lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  81                                      const X86Subtarget &STI)
  82     : TargetLowering(TM), Subtarget(&STI) {
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   TD = getDataLayout();
  86
  87   // Set up the TargetLowering object.
  88   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  89
  90   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  93   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  94
  95   // For 64-bit, since we have so many registers, use the ILP scheduler.
  96   // For 32-bit, use the register pressure specific scheduling.
  97   // For Atom, always use ILP scheduling.
  98   if (Subtarget->isAtom())
  99     setSchedulingPreference(Sched::ILP);
 100   else if (Subtarget->is64Bit())
 101     setSchedulingPreference(Sched::ILP);
 102   else
 103     setSchedulingPreference(Sched::RegPressure);
 104   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 105   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 106
 107   // Bypass expensive divides on Atom when compiling with O2.
 108   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 109     if (Subtarget->hasSlowDivide32())
 110       addBypassSlowDiv(32, 8);
 111     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 112       addBypassSlowDiv(64, 16);
 113   }
 114
 115   if (Subtarget->isTargetKnownWindowsMSVC()) {
 116     // Setup Windows compiler runtime calls.
 117     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 118     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 119     setLibcallName(RTLIB::SREM_I64, "_allrem");
 120     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 121     setLibcallName(RTLIB::MUL_I64, "_allmul");
 122     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 123     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 124     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 125     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 126     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 127
 128     // The _ftol2 runtime function has an unusual calling conv, which
 129     // is modeled by a special pseudo-instruction.
 130     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 131     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 132     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 133     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 134   }
 135
 136   if (Subtarget->isTargetDarwin()) {
 137     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 138     setUseUnderscoreSetJmp(false);
 139     setUseUnderscoreLongJmp(false);
 140   } else if (Subtarget->isTargetWindowsGNU()) {
 141     // MS runtime is weird: it exports _setjmp, but longjmp!
 142     setUseUnderscoreSetJmp(true);
 143     setUseUnderscoreLongJmp(false);
 144   } else {
 145     setUseUnderscoreSetJmp(true);
 146     setUseUnderscoreLongJmp(true);
 147   }
 148
 149   // Set up the register classes.
 150   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 151   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 152   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 153   if (Subtarget->is64Bit())
 154     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 155
 156   for (MVT VT : MVT::integer_valuetypes())
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 158
 159   // We don't accept any truncstore of integer registers.
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 164   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 165   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 166
 167   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 168
 169   // SETOEQ and SETUNE require checking two conditions.
 170   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 171   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 172   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 173   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 174   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 175   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 176
 177   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 178   // operation.
 179   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 180   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 181   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 182
 183   if (Subtarget->is64Bit()) {
 184     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 185     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 186   } else if (!TM.Options.UseSoftFloat) {
 187     // We have an algorithm for SSE2->double, and we turn this into a
 188     // 64-bit FILD followed by conditional FADD for other targets.
 189     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 190     // We have an algorithm for SSE2, and we turn this into a 64-bit
 191     // FILD for other targets.
 192     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 193   }
 194
 195   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 196   // this operation.
 197   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 198   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 199
 200   if (!TM.Options.UseSoftFloat) {
 201     // SSE has no i16 to fp conversion, only i32
 202     if (X86ScalarSSEf32) {
 203       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 204       // f32 and f64 cases are Legal, f80 case is not
 205       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 206     } else {
 207       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 208       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 209     }
 210   } else {
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 213   }
 214
 215   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 216   // are Legal, f80 is custom lowered.
 217   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 218   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 219
 220   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 221   // this operation.
 222   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 224
 225   if (X86ScalarSSEf32) {
 226     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 227     // f32 and f64 cases are Legal, f80 case is not
 228     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 229   } else {
 230     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 231     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 232   }
 233
 234   // Handle FP_TO_UINT by promoting the destination to a larger signed
 235   // conversion.
 236   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 237   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 238   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 239
 240   if (Subtarget->is64Bit()) {
 241     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 242     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 243   } else if (!TM.Options.UseSoftFloat) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254   }
 255
 256   if (isTargetFTOL()) {
 257     // Use the _ftol2 runtime function, which has a pseudo-instruction
 258     // to handle its weird calling convention.
 259     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 260   }
 261
 262   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 263   if (!X86ScalarSSEf64) {
 264     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 265     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 266     if (Subtarget->is64Bit()) {
 267       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 268       // Without SSE, i64->f64 goes through memory.
 269       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 270     }
 271   }
 272
 273   // Scalar integer divide and remainder are lowered to use operations that
 274   // produce two results, to match the available instructions. This exposes
 275   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 276   // into a single instruction.
 277   //
 278   // Scalar integer multiply-high is also lowered to use two-result
 279   // operations, to match the available instructions. However, plain multiply
 280   // (low) operations are left as Legal, as there are single-result
 281   // instructions for this in x86. Using the two-result multiply instructions
 282   // when both high and low results are needed must be arranged by dagcombine.
 283   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 284     MVT VT = IntVTs[i];
 285     setOperationAction(ISD::MULHS, VT, Expand);
 286     setOperationAction(ISD::MULHU, VT, Expand);
 287     setOperationAction(ISD::SDIV, VT, Expand);
 288     setOperationAction(ISD::UDIV, VT, Expand);
 289     setOperationAction(ISD::SREM, VT, Expand);
 290     setOperationAction(ISD::UREM, VT, Expand);
 291
 292     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 293     setOperationAction(ISD::ADDC, VT, Custom);
 294     setOperationAction(ISD::ADDE, VT, Custom);
 295     setOperationAction(ISD::SUBC, VT, Custom);
 296     setOperationAction(ISD::SUBE, VT, Custom);
 297   }
 298
 299   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 300   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 301   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 305   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 306   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 307   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 313   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 314   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 315   if (Subtarget->is64Bit())
 316     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 318   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 319   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 320   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (TM.Options.UseSoftFloat || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->is64Bit()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 502     // TargetInfo::X86_64ABIBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 515
 516   if (!TM.Options.UseSoftFloat && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!TM.Options.UseSoftFloat && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!TM.Options.UseSoftFloat) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!TM.Options.UseSoftFloat) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749     }
 750   }
 751
 752   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 753   // with -msoft-float, disable use of MMX as well.
 754   if (!TM.Options.UseSoftFloat && Subtarget->hasMMX()) {
 755     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 756     // No operations on x86mmx supported, everything uses intrinsics.
 757   }
 758
 759   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 760   // into smaller operations.
 761   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 762     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 763     setOperationAction(ISD::AND,                MMXTy,      Expand);
 764     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 765     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 766     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 767     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 768     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 769   }
 770   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 771
 772   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE1()) {
 773     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 774
 775     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 776     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 777     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 778     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 779     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 780     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 781     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 782     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 785     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 787     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 788     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 789   }
 790
 791   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE2()) {
 792     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 793
 794     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 795     // registers cannot be used even for integer operations.
 796     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 797     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 798     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 799     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 800
 801     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 802     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 803     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 804     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 805     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 806     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 807     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 808     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 809     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 810     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 811     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 812     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 813     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 814     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 815     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 816     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 817     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 819     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 820     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 821     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 822     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 823     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 824
 825     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 826     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 827     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 828     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 829
 830     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 831     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 832     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 833     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 834     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 835
 836     // Only provide customized ctpop vector bit twiddling for vector types we
 837     // know to perform better than using the popcnt instructions on each vector
 838     // element. If popcnt isn't supported, always provide the custom version.
 839     if (!Subtarget->hasPOPCNT()) {
 840       setOperationAction(ISD::CTPOP,            MVT::v4i32, Custom);
 841       setOperationAction(ISD::CTPOP,            MVT::v2i64, Custom);
 842     }
 843
 844     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 845     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 846       MVT VT = (MVT::SimpleValueType)i;
 847       // Do not attempt to custom lower non-power-of-2 vectors
 848       if (!isPowerOf2_32(VT.getVectorNumElements()))
 849         continue;
 850       // Do not attempt to custom lower non-128-bit vectors
 851       if (!VT.is128BitVector())
 852         continue;
 853       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 854       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 855       setOperationAction(ISD::VSELECT,            VT, Custom);
 856       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 857     }
 858
 859     // We support custom legalizing of sext and anyext loads for specific
 860     // memory vector types which we can load as a scalar (or sequence of
 861     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 862     // loads these must work with a single scalar load.
 863     for (MVT VT : MVT::integer_vector_valuetypes()) {
 864       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 865       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 866       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 867       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 868       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 869       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 870       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 871       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 872       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 873     }
 874
 875     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 876     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 877     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 878     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 879     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 880     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 881     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 882     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 883
 884     if (Subtarget->is64Bit()) {
 885       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 886       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 887     }
 888
 889     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 890     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 891       MVT VT = (MVT::SimpleValueType)i;
 892
 893       // Do not attempt to promote non-128-bit vectors
 894       if (!VT.is128BitVector())
 895         continue;
 896
 897       setOperationAction(ISD::AND,    VT, Promote);
 898       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 899       setOperationAction(ISD::OR,     VT, Promote);
 900       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 901       setOperationAction(ISD::XOR,    VT, Promote);
 902       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 903       setOperationAction(ISD::LOAD,   VT, Promote);
 904       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 905       setOperationAction(ISD::SELECT, VT, Promote);
 906       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 907     }
 908
 909     // Custom lower v2i64 and v2f64 selects.
 910     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 911     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 912     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 913     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 914
 915     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 916     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 917
 918     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 919     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 920     // As there is no 64-bit GPR available, we need build a special custom
 921     // sequence to convert from v2i32 to v2f32.
 922     if (!Subtarget->is64Bit())
 923       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 924
 925     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 926     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 927
 928     for (MVT VT : MVT::fp_vector_valuetypes())
 929       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 930
 931     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 932     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 933     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 934   }
 935
 936   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE41()) {
 937     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 938       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 939       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 940       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 941       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 942       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 943     }
 944
 945     // FIXME: Do we need to handle scalar-to-vector here?
 946     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 947
 948     // We directly match byte blends in the backend as they match the VSELECT
 949     // condition form.
 950     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 951
 952     // SSE41 brings specific instructions for doing vector sign extend even in
 953     // cases where we don't have SRA.
 954     for (MVT VT : MVT::integer_vector_valuetypes()) {
 955       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 956       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 957       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 958     }
 959
 960     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 961     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 962     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 963     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 964     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 965     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 966     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 967
 968     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 969     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 970     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 971     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 972     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 973     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 974
 975     // i8 and i16 vectors are custom because the source register and source
 976     // source memory operand types are not the same width.  f32 vectors are
 977     // custom since the immediate controlling the insert encodes additional
 978     // information.
 979     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 980     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 981     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 982     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 983
 984     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 985     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 986     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 987     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 988
 989     // FIXME: these should be Legal, but that's only for the case where
 990     // the index is constant.  For now custom expand to deal with that.
 991     if (Subtarget->is64Bit()) {
 992       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 993       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 994     }
 995   }
 996
 997   if (Subtarget->hasSSE2()) {
 998     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
 999     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1000
1001     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1002     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1003
1004     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1005     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1006
1007     // In the customized shift lowering, the legal cases in AVX2 will be
1008     // recognized.
1009     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1010     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1011
1012     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1013     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1014
1015     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1016   }
1017
1018   if (!TM.Options.UseSoftFloat && Subtarget->hasFp256()) {
1019     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1020     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1021     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1022     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1023     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1024     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1025
1026     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1027     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1028     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1029
1030     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1031     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1032     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1033     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1034     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1035     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1036     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1037     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1038     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1039     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1040     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1041     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1042
1043     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1044     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1045     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1046     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1047     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1048     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1049     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1050     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1051     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1052     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1053     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1054     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1055
1056     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1057     // even though v8i16 is a legal type.
1058     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1059     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1060     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1061
1062     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1063     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1064     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1065
1066     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1067     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1068
1069     for (MVT VT : MVT::fp_vector_valuetypes())
1070       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1071
1072     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1073     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1074
1075     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1076     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1077
1078     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1079     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1080
1081     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1082     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1083     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1084     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1085
1086     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1087     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1088     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1089
1090     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1091     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1092     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1093     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1094     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1095     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1096     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1097     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1098     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1099     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1100     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1101     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1102
1103     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1104       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1105       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1106       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1107       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1108       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1109       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1110     }
1111
1112     if (Subtarget->hasInt256()) {
1113       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1114       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1115       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1116       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1117
1118       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1119       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1120       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1121       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1122
1123       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1124       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1125       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1126       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1127
1128       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1129       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1130       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1131       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1132
1133       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1134       // when we have a 256bit-wide blend with immediate.
1135       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1136
1137       // Only provide customized ctpop vector bit twiddling for vector types we
1138       // know to perform better than using the popcnt instructions on each
1139       // vector element. If popcnt isn't supported, always provide the custom
1140       // version.
1141       if (!Subtarget->hasPOPCNT())
1142         setOperationAction(ISD::CTPOP,           MVT::v4i64, Custom);
1143
1144       // Custom CTPOP always performs better on natively supported v8i32
1145       setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1146
1147       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1148       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1149       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1150       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1151       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1152       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1153       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1154
1155       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1156       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1157       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1158       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1159       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1160       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1161     } else {
1162       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1163       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1164       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1165       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1166
1167       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1169       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1170       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1174       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1175       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1176     }
1177
1178     // In the customized shift lowering, the legal cases in AVX2 will be
1179     // recognized.
1180     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1181     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1182
1183     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1184     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1185
1186     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1187
1188     // Custom lower several nodes for 256-bit types.
1189     for (MVT VT : MVT::vector_valuetypes()) {
1190       if (VT.getScalarSizeInBits() >= 32) {
1191         setOperationAction(ISD::MLOAD,  VT, Legal);
1192         setOperationAction(ISD::MSTORE, VT, Legal);
1193       }
1194       // Extract subvector is special because the value type
1195       // (result) is 128-bit but the source is 256-bit wide.
1196       if (VT.is128BitVector()) {
1197         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1198       }
1199       // Do not attempt to custom lower other non-256-bit vectors
1200       if (!VT.is256BitVector())
1201         continue;
1202
1203       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1204       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1205       setOperationAction(ISD::VSELECT,            VT, Custom);
1206       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1207       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1208       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1209       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1210       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1211     }
1212
1213     if (Subtarget->hasInt256())
1214       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1215
1216
1217     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1218     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1219       MVT VT = (MVT::SimpleValueType)i;
1220
1221       // Do not attempt to promote non-256-bit vectors
1222       if (!VT.is256BitVector())
1223         continue;
1224
1225       setOperationAction(ISD::AND,    VT, Promote);
1226       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1227       setOperationAction(ISD::OR,     VT, Promote);
1228       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1229       setOperationAction(ISD::XOR,    VT, Promote);
1230       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1231       setOperationAction(ISD::LOAD,   VT, Promote);
1232       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1233       setOperationAction(ISD::SELECT, VT, Promote);
1234       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1235     }
1236   }
1237
1238   if (!TM.Options.UseSoftFloat && Subtarget->hasAVX512()) {
1239     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1240     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1241     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1242     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1243
1244     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1245     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1246     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1247
1248     for (MVT VT : MVT::fp_vector_valuetypes())
1249       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1250
1251     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1252     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1253     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1254     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1255     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1256     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1257     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1258     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1259     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1260     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1261
1262     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1263     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1264     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1265     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1266     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1267     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1268
1269     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1270     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1271     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1272     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1273     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1274     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1275     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1276     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1277
1278     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1279     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1280     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1281     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1282     if (Subtarget->is64Bit()) {
1283       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1284       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1285       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1286       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1287     }
1288     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1289     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1290     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1291     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1292     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1293     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1294     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1295     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1296     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1297     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1298     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1299     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1300     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1301     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1302
1303     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1304     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1305     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1306     if (Subtarget->hasDQI()) {
1307       setOperationAction(ISD::TRUNCATE,           MVT::v2i1, Custom);
1308       setOperationAction(ISD::TRUNCATE,           MVT::v4i1, Custom);
1309     }
1310     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1311     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1312     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1313     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1314     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1315     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1316     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1317     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1318     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1319     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1320     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1321     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1322     if (Subtarget->hasDQI()) {
1323       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1324       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1325     }
1326     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1327     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1328     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1329     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1330     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1331     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1332     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1333     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1334     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1335     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1336
1337     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1338     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1339     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1340     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1341     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1342
1343     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1344     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1345
1346     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1347
1348     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1349     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1350     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1351     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1352     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1353     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1354     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1355     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1356     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1357
1358     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1359     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1360
1361     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1362     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1363
1364     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1365
1366     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1367     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1368
1369     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1370     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1371
1372     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1373     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1374
1375     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1376     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1377     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1378     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1379     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1380     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1381
1382     if (Subtarget->hasCDI()) {
1383       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1384       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1385     }
1386     if (Subtarget->hasDQI()) {
1387       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1388       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1389       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1390     }
1391     // Custom lower several nodes.
1392     for (MVT VT : MVT::vector_valuetypes()) {
1393       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1394       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1395         setOperationAction(ISD::MGATHER,  VT, Custom);
1396         setOperationAction(ISD::MSCATTER, VT, Custom);
1397       }
1398       // Extract subvector is special because the value type
1399       // (result) is 256/128-bit but the source is 512-bit wide.
1400       if (VT.is128BitVector() || VT.is256BitVector()) {
1401         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1402       }
1403       if (VT.getVectorElementType() == MVT::i1)
1404         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1405
1406       // Do not attempt to custom lower other non-512-bit vectors
1407       if (!VT.is512BitVector())
1408         continue;
1409
1410       if (EltSize >= 32) {
1411         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1412         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1413         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1414         setOperationAction(ISD::VSELECT,             VT, Legal);
1415         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1416         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1417         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1418         setOperationAction(ISD::MLOAD,               VT, Legal);
1419         setOperationAction(ISD::MSTORE,              VT, Legal);
1420       }
1421     }
1422     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1423       MVT VT = (MVT::SimpleValueType)i;
1424
1425       // Do not attempt to promote non-512-bit vectors.
1426       if (!VT.is512BitVector())
1427         continue;
1428
1429       setOperationAction(ISD::SELECT, VT, Promote);
1430       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1431     }
1432   }// has  AVX-512
1433
1434   if (!TM.Options.UseSoftFloat && Subtarget->hasBWI()) {
1435     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1436     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1437
1438     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1439     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1440
1441     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1442     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1443     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1444     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1445     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1446     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1447     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1448     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1449     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1450     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1451     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1452     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1453     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1454
1455     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1456       const MVT VT = (MVT::SimpleValueType)i;
1457
1458       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1459
1460       // Do not attempt to promote non-512-bit vectors.
1461       if (!VT.is512BitVector())
1462         continue;
1463
1464       if (EltSize < 32) {
1465         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1466         setOperationAction(ISD::VSELECT,             VT, Legal);
1467       }
1468     }
1469   }
1470
1471   if (!TM.Options.UseSoftFloat && Subtarget->hasVLX()) {
1472     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1473     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1474
1475     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1476     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1477     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1478     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1479     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1480     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1481
1482     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1483     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1484     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1485     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1486     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1487     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1488   }
1489
1490   // We want to custom lower some of our intrinsics.
1491   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1492   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1493   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1494   if (!Subtarget->is64Bit())
1495     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1496
1497   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1498   // handle type legalization for these operations here.
1499   //
1500   // FIXME: We really should do custom legalization for addition and
1501   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1502   // than generic legalization for 64-bit multiplication-with-overflow, though.
1503   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1504     // Add/Sub/Mul with overflow operations are custom lowered.
1505     MVT VT = IntVTs[i];
1506     setOperationAction(ISD::SADDO, VT, Custom);
1507     setOperationAction(ISD::UADDO, VT, Custom);
1508     setOperationAction(ISD::SSUBO, VT, Custom);
1509     setOperationAction(ISD::USUBO, VT, Custom);
1510     setOperationAction(ISD::SMULO, VT, Custom);
1511     setOperationAction(ISD::UMULO, VT, Custom);
1512   }
1513
1514
1515   if (!Subtarget->is64Bit()) {
1516     // These libcalls are not available in 32-bit.
1517     setLibcallName(RTLIB::SHL_I128, nullptr);
1518     setLibcallName(RTLIB::SRL_I128, nullptr);
1519     setLibcallName(RTLIB::SRA_I128, nullptr);
1520   }
1521
1522   // Combine sin / cos into one node or libcall if possible.
1523   if (Subtarget->hasSinCos()) {
1524     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1525     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1526     if (Subtarget->isTargetDarwin()) {
1527       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1528       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1529       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1530       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1531     }
1532   }
1533
1534   if (Subtarget->isTargetWin64()) {
1535     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1536     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1537     setOperationAction(ISD::SREM, MVT::i128, Custom);
1538     setOperationAction(ISD::UREM, MVT::i128, Custom);
1539     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1540     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1541   }
1542
1543   // We have target-specific dag combine patterns for the following nodes:
1544   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1545   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1546   setTargetDAGCombine(ISD::BITCAST);
1547   setTargetDAGCombine(ISD::VSELECT);
1548   setTargetDAGCombine(ISD::SELECT);
1549   setTargetDAGCombine(ISD::SHL);
1550   setTargetDAGCombine(ISD::SRA);
1551   setTargetDAGCombine(ISD::SRL);
1552   setTargetDAGCombine(ISD::OR);
1553   setTargetDAGCombine(ISD::AND);
1554   setTargetDAGCombine(ISD::ADD);
1555   setTargetDAGCombine(ISD::FADD);
1556   setTargetDAGCombine(ISD::FSUB);
1557   setTargetDAGCombine(ISD::FMA);
1558   setTargetDAGCombine(ISD::SUB);
1559   setTargetDAGCombine(ISD::LOAD);
1560   setTargetDAGCombine(ISD::MLOAD);
1561   setTargetDAGCombine(ISD::STORE);
1562   setTargetDAGCombine(ISD::MSTORE);
1563   setTargetDAGCombine(ISD::ZERO_EXTEND);
1564   setTargetDAGCombine(ISD::ANY_EXTEND);
1565   setTargetDAGCombine(ISD::SIGN_EXTEND);
1566   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1567   setTargetDAGCombine(ISD::TRUNCATE);
1568   setTargetDAGCombine(ISD::SINT_TO_FP);
1569   setTargetDAGCombine(ISD::SETCC);
1570   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1571   setTargetDAGCombine(ISD::BUILD_VECTOR);
1572   setTargetDAGCombine(ISD::MUL);
1573   setTargetDAGCombine(ISD::XOR);
1574
1575   computeRegisterProperties(Subtarget->getRegisterInfo());
1576
1577   // On Darwin, -Os means optimize for size without hurting performance,
1578   // do not reduce the limit.
1579   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1580   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1581   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1582   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1583   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1584   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1585   setPrefLoopAlignment(4); // 2^4 bytes.
1586
1587   // Predictable cmov don't hurt on atom because it's in-order.
1588   PredictableSelectIsExpensive = !Subtarget->isAtom();
1589   EnableExtLdPromotion = true;
1590   setPrefFunctionAlignment(4); // 2^4 bytes.
1591
1592   verifyIntrinsicTables();
1593 }
1594
1595 // This has so far only been implemented for 64-bit MachO.
1596 bool X86TargetLowering::useLoadStackGuardNode() const {
1597   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1598 }
1599
1600 TargetLoweringBase::LegalizeTypeAction
1601 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1602   if (ExperimentalVectorWideningLegalization &&
1603       VT.getVectorNumElements() != 1 &&
1604       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1605     return TypeWidenVector;
1606
1607   return TargetLoweringBase::getPreferredVectorAction(VT);
1608 }
1609
1610 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1611   if (!VT.isVector())
1612     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1613
1614   const unsigned NumElts = VT.getVectorNumElements();
1615   const EVT EltVT = VT.getVectorElementType();
1616   if (VT.is512BitVector()) {
1617     if (Subtarget->hasAVX512())
1618       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1619           EltVT == MVT::f32 || EltVT == MVT::f64)
1620         switch(NumElts) {
1621         case  8: return MVT::v8i1;
1622         case 16: return MVT::v16i1;
1623       }
1624     if (Subtarget->hasBWI())
1625       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1626         switch(NumElts) {
1627         case 32: return MVT::v32i1;
1628         case 64: return MVT::v64i1;
1629       }
1630   }
1631
1632   if (VT.is256BitVector() || VT.is128BitVector()) {
1633     if (Subtarget->hasVLX())
1634       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1635           EltVT == MVT::f32 || EltVT == MVT::f64)
1636         switch(NumElts) {
1637         case 2: return MVT::v2i1;
1638         case 4: return MVT::v4i1;
1639         case 8: return MVT::v8i1;
1640       }
1641     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1642       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1643         switch(NumElts) {
1644         case  8: return MVT::v8i1;
1645         case 16: return MVT::v16i1;
1646         case 32: return MVT::v32i1;
1647       }
1648   }
1649
1650   return VT.changeVectorElementTypeToInteger();
1651 }
1652
1653 /// Helper for getByValTypeAlignment to determine
1654 /// the desired ByVal argument alignment.
1655 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1656   if (MaxAlign == 16)
1657     return;
1658   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1659     if (VTy->getBitWidth() == 128)
1660       MaxAlign = 16;
1661   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1662     unsigned EltAlign = 0;
1663     getMaxByValAlign(ATy->getElementType(), EltAlign);
1664     if (EltAlign > MaxAlign)
1665       MaxAlign = EltAlign;
1666   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1667     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1668       unsigned EltAlign = 0;
1669       getMaxByValAlign(STy->getElementType(i), EltAlign);
1670       if (EltAlign > MaxAlign)
1671         MaxAlign = EltAlign;
1672       if (MaxAlign == 16)
1673         break;
1674     }
1675   }
1676 }
1677
1678 /// Return the desired alignment for ByVal aggregate
1679 /// function arguments in the caller parameter area. For X86, aggregates
1680 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1681 /// are at 4-byte boundaries.
1682 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1683   if (Subtarget->is64Bit()) {
1684     // Max of 8 and alignment of type.
1685     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1686     if (TyAlign > 8)
1687       return TyAlign;
1688     return 8;
1689   }
1690
1691   unsigned Align = 4;
1692   if (Subtarget->hasSSE1())
1693     getMaxByValAlign(Ty, Align);
1694   return Align;
1695 }
1696
1697 /// Returns the target specific optimal type for load
1698 /// and store operations as a result of memset, memcpy, and memmove
1699 /// lowering. If DstAlign is zero that means it's safe to destination
1700 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1701 /// means there isn't a need to check it against alignment requirement,
1702 /// probably because the source does not need to be loaded. If 'IsMemset' is
1703 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1704 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1705 /// source is constant so it does not need to be loaded.
1706 /// It returns EVT::Other if the type should be determined using generic
1707 /// target-independent logic.
1708 EVT
1709 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1710                                        unsigned DstAlign, unsigned SrcAlign,
1711                                        bool IsMemset, bool ZeroMemset,
1712                                        bool MemcpyStrSrc,
1713                                        MachineFunction &MF) const {
1714   const Function *F = MF.getFunction();
1715   if ((!IsMemset || ZeroMemset) &&
1716       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1717     if (Size >= 16 &&
1718         (Subtarget->isUnalignedMemAccessFast() ||
1719          ((DstAlign == 0 || DstAlign >= 16) &&
1720           (SrcAlign == 0 || SrcAlign >= 16)))) {
1721       if (Size >= 32) {
1722         if (Subtarget->hasInt256())
1723           return MVT::v8i32;
1724         if (Subtarget->hasFp256())
1725           return MVT::v8f32;
1726       }
1727       if (Subtarget->hasSSE2())
1728         return MVT::v4i32;
1729       if (Subtarget->hasSSE1())
1730         return MVT::v4f32;
1731     } else if (!MemcpyStrSrc && Size >= 8 &&
1732                !Subtarget->is64Bit() &&
1733                Subtarget->hasSSE2()) {
1734       // Do not use f64 to lower memcpy if source is string constant. It's
1735       // better to use i32 to avoid the loads.
1736       return MVT::f64;
1737     }
1738   }
1739   if (Subtarget->is64Bit() && Size >= 8)
1740     return MVT::i64;
1741   return MVT::i32;
1742 }
1743
1744 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1745   if (VT == MVT::f32)
1746     return X86ScalarSSEf32;
1747   else if (VT == MVT::f64)
1748     return X86ScalarSSEf64;
1749   return true;
1750 }
1751
1752 bool
1753 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1754                                                   unsigned,
1755                                                   unsigned,
1756                                                   bool *Fast) const {
1757   if (Fast)
1758     *Fast = Subtarget->isUnalignedMemAccessFast();
1759   return true;
1760 }
1761
1762 /// Return the entry encoding for a jump table in the
1763 /// current function.  The returned value is a member of the
1764 /// MachineJumpTableInfo::JTEntryKind enum.
1765 unsigned X86TargetLowering::getJumpTableEncoding() const {
1766   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1767   // symbol.
1768   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1769       Subtarget->isPICStyleGOT())
1770     return MachineJumpTableInfo::EK_Custom32;
1771
1772   // Otherwise, use the normal jump table encoding heuristics.
1773   return TargetLowering::getJumpTableEncoding();
1774 }
1775
1776 const MCExpr *
1777 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1778                                              const MachineBasicBlock *MBB,
1779                                              unsigned uid,MCContext &Ctx) const{
1780   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1781          Subtarget->isPICStyleGOT());
1782   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1783   // entries.
1784   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1785                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1786 }
1787
1788 /// Returns relocation base for the given PIC jumptable.
1789 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1790                                                     SelectionDAG &DAG) const {
1791   if (!Subtarget->is64Bit())
1792     // This doesn't have SDLoc associated with it, but is not really the
1793     // same as a Register.
1794     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1795   return Table;
1796 }
1797
1798 /// This returns the relocation base for the given PIC jumptable,
1799 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1800 const MCExpr *X86TargetLowering::
1801 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1802                              MCContext &Ctx) const {
1803   // X86-64 uses RIP relative addressing based on the jump table label.
1804   if (Subtarget->isPICStyleRIPRel())
1805     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1806
1807   // Otherwise, the reference is relative to the PIC base.
1808   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1809 }
1810
1811 std::pair<const TargetRegisterClass *, uint8_t>
1812 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1813                                            MVT VT) const {
1814   const TargetRegisterClass *RRC = nullptr;
1815   uint8_t Cost = 1;
1816   switch (VT.SimpleTy) {
1817   default:
1818     return TargetLowering::findRepresentativeClass(TRI, VT);
1819   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1820     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1821     break;
1822   case MVT::x86mmx:
1823     RRC = &X86::VR64RegClass;
1824     break;
1825   case MVT::f32: case MVT::f64:
1826   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1827   case MVT::v4f32: case MVT::v2f64:
1828   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1829   case MVT::v4f64:
1830     RRC = &X86::VR128RegClass;
1831     break;
1832   }
1833   return std::make_pair(RRC, Cost);
1834 }
1835
1836 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1837                                                unsigned &Offset) const {
1838   if (!Subtarget->isTargetLinux())
1839     return false;
1840
1841   if (Subtarget->is64Bit()) {
1842     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1843     Offset = 0x28;
1844     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1845       AddressSpace = 256;
1846     else
1847       AddressSpace = 257;
1848   } else {
1849     // %gs:0x14 on i386
1850     Offset = 0x14;
1851     AddressSpace = 256;
1852   }
1853   return true;
1854 }
1855
1856 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1857                                             unsigned DestAS) const {
1858   assert(SrcAS != DestAS && "Expected different address spaces!");
1859
1860   return SrcAS < 256 && DestAS < 256;
1861 }
1862
1863 //===----------------------------------------------------------------------===//
1864 //               Return Value Calling Convention Implementation
1865 //===----------------------------------------------------------------------===//
1866
1867 #include "X86GenCallingConv.inc"
1868
1869 bool
1870 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1871                                   MachineFunction &MF, bool isVarArg,
1872                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1873                         LLVMContext &Context) const {
1874   SmallVector<CCValAssign, 16> RVLocs;
1875   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1876   return CCInfo.CheckReturn(Outs, RetCC_X86);
1877 }
1878
1879 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1880   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1881   return ScratchRegs;
1882 }
1883
1884 SDValue
1885 X86TargetLowering::LowerReturn(SDValue Chain,
1886                                CallingConv::ID CallConv, bool isVarArg,
1887                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1888                                const SmallVectorImpl<SDValue> &OutVals,
1889                                SDLoc dl, SelectionDAG &DAG) const {
1890   MachineFunction &MF = DAG.getMachineFunction();
1891   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1892
1893   SmallVector<CCValAssign, 16> RVLocs;
1894   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
1895   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1896
1897   SDValue Flag;
1898   SmallVector<SDValue, 6> RetOps;
1899   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1900   // Operand #1 = Bytes To Pop
1901   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
1902                    MVT::i16));
1903
1904   // Copy the result values into the output registers.
1905   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1906     CCValAssign &VA = RVLocs[i];
1907     assert(VA.isRegLoc() && "Can only return in registers!");
1908     SDValue ValToCopy = OutVals[i];
1909     EVT ValVT = ValToCopy.getValueType();
1910
1911     // Promote values to the appropriate types.
1912     if (VA.getLocInfo() == CCValAssign::SExt)
1913       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1914     else if (VA.getLocInfo() == CCValAssign::ZExt)
1915       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1916     else if (VA.getLocInfo() == CCValAssign::AExt) {
1917       if (ValVT.getScalarType() == MVT::i1)
1918         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1919       else
1920         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1921     }
1922     else if (VA.getLocInfo() == CCValAssign::BCvt)
1923       ValToCopy = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), ValToCopy);
1924
1925     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1926            "Unexpected FP-extend for return value.");
1927
1928     // If this is x86-64, and we disabled SSE, we can't return FP values,
1929     // or SSE or MMX vectors.
1930     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1931          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1932           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1933       report_fatal_error("SSE register return with SSE disabled");
1934     }
1935     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1936     // llvm-gcc has never done it right and no one has noticed, so this
1937     // should be OK for now.
1938     if (ValVT == MVT::f64 &&
1939         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1940       report_fatal_error("SSE2 register return with SSE2 disabled");
1941
1942     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1943     // the RET instruction and handled by the FP Stackifier.
1944     if (VA.getLocReg() == X86::FP0 ||
1945         VA.getLocReg() == X86::FP1) {
1946       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1947       // change the value to the FP stack register class.
1948       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1949         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1950       RetOps.push_back(ValToCopy);
1951       // Don't emit a copytoreg.
1952       continue;
1953     }
1954
1955     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1956     // which is returned in RAX / RDX.
1957     if (Subtarget->is64Bit()) {
1958       if (ValVT == MVT::x86mmx) {
1959         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1960           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1961           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1962                                   ValToCopy);
1963           // If we don't have SSE2 available, convert to v4f32 so the generated
1964           // register is legal.
1965           if (!Subtarget->hasSSE2())
1966             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1967         }
1968       }
1969     }
1970
1971     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1972     Flag = Chain.getValue(1);
1973     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
1974   }
1975
1976   // The x86-64 ABIs require that for returning structs by value we copy
1977   // the sret argument into %rax/%eax (depending on ABI) for the return.
1978   // Win32 requires us to put the sret argument to %eax as well.
1979   // We saved the argument into a virtual register in the entry block,
1980   // so now we copy the value out and into %rax/%eax.
1981   //
1982   // Checking Function.hasStructRetAttr() here is insufficient because the IR
1983   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
1984   // false, then an sret argument may be implicitly inserted in the SelDAG. In
1985   // either case FuncInfo->setSRetReturnReg() will have been called.
1986   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
1987     assert((Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) &&
1988            "No need for an sret register");
1989     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
1990
1991     unsigned RetValReg
1992         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
1993           X86::RAX : X86::EAX;
1994     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
1995     Flag = Chain.getValue(1);
1996
1997     // RAX/EAX now acts like a return value.
1998     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
1999   }
2000
2001   RetOps[0] = Chain;  // Update chain.
2002
2003   // Add the flag if we have it.
2004   if (Flag.getNode())
2005     RetOps.push_back(Flag);
2006
2007   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2008 }
2009
2010 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2011   if (N->getNumValues() != 1)
2012     return false;
2013   if (!N->hasNUsesOfValue(1, 0))
2014     return false;
2015
2016   SDValue TCChain = Chain;
2017   SDNode *Copy = *N->use_begin();
2018   if (Copy->getOpcode() == ISD::CopyToReg) {
2019     // If the copy has a glue operand, we conservatively assume it isn't safe to
2020     // perform a tail call.
2021     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2022       return false;
2023     TCChain = Copy->getOperand(0);
2024   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2025     return false;
2026
2027   bool HasRet = false;
2028   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2029        UI != UE; ++UI) {
2030     if (UI->getOpcode() != X86ISD::RET_FLAG)
2031       return false;
2032     // If we are returning more than one value, we can definitely
2033     // not make a tail call see PR19530
2034     if (UI->getNumOperands() > 4)
2035       return false;
2036     if (UI->getNumOperands() == 4 &&
2037         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2038       return false;
2039     HasRet = true;
2040   }
2041
2042   if (!HasRet)
2043     return false;
2044
2045   Chain = TCChain;
2046   return true;
2047 }
2048
2049 EVT
2050 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2051                                             ISD::NodeType ExtendKind) const {
2052   MVT ReturnMVT;
2053   // TODO: Is this also valid on 32-bit?
2054   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2055     ReturnMVT = MVT::i8;
2056   else
2057     ReturnMVT = MVT::i32;
2058
2059   EVT MinVT = getRegisterType(Context, ReturnMVT);
2060   return VT.bitsLT(MinVT) ? MinVT : VT;
2061 }
2062
2063 /// Lower the result values of a call into the
2064 /// appropriate copies out of appropriate physical registers.
2065 ///
2066 SDValue
2067 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2068                                    CallingConv::ID CallConv, bool isVarArg,
2069                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2070                                    SDLoc dl, SelectionDAG &DAG,
2071                                    SmallVectorImpl<SDValue> &InVals) const {
2072
2073   // Assign locations to each value returned by this call.
2074   SmallVector<CCValAssign, 16> RVLocs;
2075   bool Is64Bit = Subtarget->is64Bit();
2076   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2077                  *DAG.getContext());
2078   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2079
2080   // Copy all of the result registers out of their specified physreg.
2081   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2082     CCValAssign &VA = RVLocs[i];
2083     EVT CopyVT = VA.getLocVT();
2084
2085     // If this is x86-64, and we disabled SSE, we can't return FP values
2086     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2087         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2088       report_fatal_error("SSE register return with SSE disabled");
2089     }
2090
2091     // If we prefer to use the value in xmm registers, copy it out as f80 and
2092     // use a truncate to move it from fp stack reg to xmm reg.
2093     bool RoundAfterCopy = false;
2094     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2095         isScalarFPTypeInSSEReg(VA.getValVT())) {
2096       CopyVT = MVT::f80;
2097       RoundAfterCopy = (CopyVT != VA.getLocVT());
2098     }
2099
2100     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2101                                CopyVT, InFlag).getValue(1);
2102     SDValue Val = Chain.getValue(0);
2103
2104     if (RoundAfterCopy)
2105       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2106                         // This truncation won't change the value.
2107                         DAG.getIntPtrConstant(1, dl));
2108
2109     InFlag = Chain.getValue(2);
2110     InVals.push_back(Val);
2111   }
2112
2113   return Chain;
2114 }
2115
2116 //===----------------------------------------------------------------------===//
2117 //                C & StdCall & Fast Calling Convention implementation
2118 //===----------------------------------------------------------------------===//
2119 //  StdCall calling convention seems to be standard for many Windows' API
2120 //  routines and around. It differs from C calling convention just a little:
2121 //  callee should clean up the stack, not caller. Symbols should be also
2122 //  decorated in some fancy way :) It doesn't support any vector arguments.
2123 //  For info on fast calling convention see Fast Calling Convention (tail call)
2124 //  implementation LowerX86_32FastCCCallTo.
2125
2126 /// CallIsStructReturn - Determines whether a call uses struct return
2127 /// semantics.
2128 enum StructReturnType {
2129   NotStructReturn,
2130   RegStructReturn,
2131   StackStructReturn
2132 };
2133 static StructReturnType
2134 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2135   if (Outs.empty())
2136     return NotStructReturn;
2137
2138   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2139   if (!Flags.isSRet())
2140     return NotStructReturn;
2141   if (Flags.isInReg())
2142     return RegStructReturn;
2143   return StackStructReturn;
2144 }
2145
2146 /// Determines whether a function uses struct return semantics.
2147 static StructReturnType
2148 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2149   if (Ins.empty())
2150     return NotStructReturn;
2151
2152   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2153   if (!Flags.isSRet())
2154     return NotStructReturn;
2155   if (Flags.isInReg())
2156     return RegStructReturn;
2157   return StackStructReturn;
2158 }
2159
2160 /// Make a copy of an aggregate at address specified by "Src" to address
2161 /// "Dst" with size and alignment information specified by the specific
2162 /// parameter attribute. The copy will be passed as a byval function parameter.
2163 static SDValue
2164 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2165                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2166                           SDLoc dl) {
2167   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2168
2169   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2170                        /*isVolatile*/false, /*AlwaysInline=*/true,
2171                        /*isTailCall*/false,
2172                        MachinePointerInfo(), MachinePointerInfo());
2173 }
2174
2175 /// Return true if the calling convention is one that
2176 /// supports tail call optimization.
2177 static bool IsTailCallConvention(CallingConv::ID CC) {
2178   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2179           CC == CallingConv::HiPE);
2180 }
2181
2182 /// \brief Return true if the calling convention is a C calling convention.
2183 static bool IsCCallConvention(CallingConv::ID CC) {
2184   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2185           CC == CallingConv::X86_64_SysV);
2186 }
2187
2188 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2189   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2190     return false;
2191
2192   CallSite CS(CI);
2193   CallingConv::ID CalleeCC = CS.getCallingConv();
2194   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2195     return false;
2196
2197   return true;
2198 }
2199
2200 /// Return true if the function is being made into
2201 /// a tailcall target by changing its ABI.
2202 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2203                                    bool GuaranteedTailCallOpt) {
2204   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2205 }
2206
2207 SDValue
2208 X86TargetLowering::LowerMemArgument(SDValue Chain,
2209                                     CallingConv::ID CallConv,
2210                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2211                                     SDLoc dl, SelectionDAG &DAG,
2212                                     const CCValAssign &VA,
2213                                     MachineFrameInfo *MFI,
2214                                     unsigned i) const {
2215   // Create the nodes corresponding to a load from this parameter slot.
2216   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2217   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2218       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2219   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2220   EVT ValVT;
2221
2222   // If value is passed by pointer we have address passed instead of the value
2223   // itself.
2224   if (VA.getLocInfo() == CCValAssign::Indirect)
2225     ValVT = VA.getLocVT();
2226   else
2227     ValVT = VA.getValVT();
2228
2229   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2230   // changed with more analysis.
2231   // In case of tail call optimization mark all arguments mutable. Since they
2232   // could be overwritten by lowering of arguments in case of a tail call.
2233   if (Flags.isByVal()) {
2234     unsigned Bytes = Flags.getByValSize();
2235     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2236     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2237     return DAG.getFrameIndex(FI, getPointerTy());
2238   } else {
2239     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2240                                     VA.getLocMemOffset(), isImmutable);
2241     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2242     return DAG.getLoad(ValVT, dl, Chain, FIN,
2243                        MachinePointerInfo::getFixedStack(FI),
2244                        false, false, false, 0);
2245   }
2246 }
2247
2248 // FIXME: Get this from tablegen.
2249 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2250                                                 const X86Subtarget *Subtarget) {
2251   assert(Subtarget->is64Bit());
2252
2253   if (Subtarget->isCallingConvWin64(CallConv)) {
2254     static const MCPhysReg GPR64ArgRegsWin64[] = {
2255       X86::RCX, X86::RDX, X86::R8,  X86::R9
2256     };
2257     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2258   }
2259
2260   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2261     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2262   };
2263   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2264 }
2265
2266 // FIXME: Get this from tablegen.
2267 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2268                                                 CallingConv::ID CallConv,
2269                                                 const X86Subtarget *Subtarget) {
2270   assert(Subtarget->is64Bit());
2271   if (Subtarget->isCallingConvWin64(CallConv)) {
2272     // The XMM registers which might contain var arg parameters are shadowed
2273     // in their paired GPR.  So we only need to save the GPR to their home
2274     // slots.
2275     // TODO: __vectorcall will change this.
2276     return None;
2277   }
2278
2279   const Function *Fn = MF.getFunction();
2280   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2281   bool isSoftFloat = MF.getTarget().Options.UseSoftFloat;
2282   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2283          "SSE register cannot be used when SSE is disabled!");
2284   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2285     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2286     // registers.
2287     return None;
2288
2289   static const MCPhysReg XMMArgRegs64Bit[] = {
2290     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2291     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2292   };
2293   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2294 }
2295
2296 SDValue
2297 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2298                                         CallingConv::ID CallConv,
2299                                         bool isVarArg,
2300                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2301                                         SDLoc dl,
2302                                         SelectionDAG &DAG,
2303                                         SmallVectorImpl<SDValue> &InVals)
2304                                           const {
2305   MachineFunction &MF = DAG.getMachineFunction();
2306   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2307   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2308
2309   const Function* Fn = MF.getFunction();
2310   if (Fn->hasExternalLinkage() &&
2311       Subtarget->isTargetCygMing() &&
2312       Fn->getName() == "main")
2313     FuncInfo->setForceFramePointer(true);
2314
2315   MachineFrameInfo *MFI = MF.getFrameInfo();
2316   bool Is64Bit = Subtarget->is64Bit();
2317   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2318
2319   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2320          "Var args not supported with calling convention fastcc, ghc or hipe");
2321
2322   // Assign locations to all of the incoming arguments.
2323   SmallVector<CCValAssign, 16> ArgLocs;
2324   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2325
2326   // Allocate shadow area for Win64
2327   if (IsWin64)
2328     CCInfo.AllocateStack(32, 8);
2329
2330   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2331
2332   unsigned LastVal = ~0U;
2333   SDValue ArgValue;
2334   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2335     CCValAssign &VA = ArgLocs[i];
2336     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2337     // places.
2338     assert(VA.getValNo() != LastVal &&
2339            "Don't support value assigned to multiple locs yet");
2340     (void)LastVal;
2341     LastVal = VA.getValNo();
2342
2343     if (VA.isRegLoc()) {
2344       EVT RegVT = VA.getLocVT();
2345       const TargetRegisterClass *RC;
2346       if (RegVT == MVT::i32)
2347         RC = &X86::GR32RegClass;
2348       else if (Is64Bit && RegVT == MVT::i64)
2349         RC = &X86::GR64RegClass;
2350       else if (RegVT == MVT::f32)
2351         RC = &X86::FR32RegClass;
2352       else if (RegVT == MVT::f64)
2353         RC = &X86::FR64RegClass;
2354       else if (RegVT.is512BitVector())
2355         RC = &X86::VR512RegClass;
2356       else if (RegVT.is256BitVector())
2357         RC = &X86::VR256RegClass;
2358       else if (RegVT.is128BitVector())
2359         RC = &X86::VR128RegClass;
2360       else if (RegVT == MVT::x86mmx)
2361         RC = &X86::VR64RegClass;
2362       else if (RegVT == MVT::i1)
2363         RC = &X86::VK1RegClass;
2364       else if (RegVT == MVT::v8i1)
2365         RC = &X86::VK8RegClass;
2366       else if (RegVT == MVT::v16i1)
2367         RC = &X86::VK16RegClass;
2368       else if (RegVT == MVT::v32i1)
2369         RC = &X86::VK32RegClass;
2370       else if (RegVT == MVT::v64i1)
2371         RC = &X86::VK64RegClass;
2372       else
2373         llvm_unreachable("Unknown argument type!");
2374
2375       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2376       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2377
2378       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2379       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2380       // right size.
2381       if (VA.getLocInfo() == CCValAssign::SExt)
2382         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2383                                DAG.getValueType(VA.getValVT()));
2384       else if (VA.getLocInfo() == CCValAssign::ZExt)
2385         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2386                                DAG.getValueType(VA.getValVT()));
2387       else if (VA.getLocInfo() == CCValAssign::BCvt)
2388         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2389
2390       if (VA.isExtInLoc()) {
2391         // Handle MMX values passed in XMM regs.
2392         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2393           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2394         else
2395           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2396       }
2397     } else {
2398       assert(VA.isMemLoc());
2399       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2400     }
2401
2402     // If value is passed via pointer - do a load.
2403     if (VA.getLocInfo() == CCValAssign::Indirect)
2404       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2405                              MachinePointerInfo(), false, false, false, 0);
2406
2407     InVals.push_back(ArgValue);
2408   }
2409
2410   if (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) {
2411     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2412       // The x86-64 ABIs require that for returning structs by value we copy
2413       // the sret argument into %rax/%eax (depending on ABI) for the return.
2414       // Win32 requires us to put the sret argument to %eax as well.
2415       // Save the argument into a virtual register so that we can access it
2416       // from the return points.
2417       if (Ins[i].Flags.isSRet()) {
2418         unsigned Reg = FuncInfo->getSRetReturnReg();
2419         if (!Reg) {
2420           MVT PtrTy = getPointerTy();
2421           Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2422           FuncInfo->setSRetReturnReg(Reg);
2423         }
2424         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2425         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2426         break;
2427       }
2428     }
2429   }
2430
2431   unsigned StackSize = CCInfo.getNextStackOffset();
2432   // Align stack specially for tail calls.
2433   if (FuncIsMadeTailCallSafe(CallConv,
2434                              MF.getTarget().Options.GuaranteedTailCallOpt))
2435     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2436
2437   // If the function takes variable number of arguments, make a frame index for
2438   // the start of the first vararg value... for expansion of llvm.va_start. We
2439   // can skip this if there are no va_start calls.
2440   if (MFI->hasVAStart() &&
2441       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2442                    CallConv != CallingConv::X86_ThisCall))) {
2443     FuncInfo->setVarArgsFrameIndex(
2444         MFI->CreateFixedObject(1, StackSize, true));
2445   }
2446
2447   MachineModuleInfo &MMI = MF.getMMI();
2448   const Function *WinEHParent = nullptr;
2449   if (IsWin64 && MMI.hasWinEHFuncInfo(Fn))
2450     WinEHParent = MMI.getWinEHParent(Fn);
2451   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2452   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2453
2454   // Figure out if XMM registers are in use.
2455   assert(!(MF.getTarget().Options.UseSoftFloat &&
2456            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2457          "SSE register cannot be used when SSE is disabled!");
2458
2459   // 64-bit calling conventions support varargs and register parameters, so we
2460   // have to do extra work to spill them in the prologue.
2461   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2462     // Find the first unallocated argument registers.
2463     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2464     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2465     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2466     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2467     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2468            "SSE register cannot be used when SSE is disabled!");
2469
2470     // Gather all the live in physical registers.
2471     SmallVector<SDValue, 6> LiveGPRs;
2472     SmallVector<SDValue, 8> LiveXMMRegs;
2473     SDValue ALVal;
2474     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2475       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2476       LiveGPRs.push_back(
2477           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2478     }
2479     if (!ArgXMMs.empty()) {
2480       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2481       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2482       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2483         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2484         LiveXMMRegs.push_back(
2485             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2486       }
2487     }
2488
2489     if (IsWin64) {
2490       // Get to the caller-allocated home save location.  Add 8 to account
2491       // for the return address.
2492       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2493       FuncInfo->setRegSaveFrameIndex(
2494           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2495       // Fixup to set vararg frame on shadow area (4 x i64).
2496       if (NumIntRegs < 4)
2497         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2498     } else {
2499       // For X86-64, if there are vararg parameters that are passed via
2500       // registers, then we must store them to their spots on the stack so
2501       // they may be loaded by deferencing the result of va_next.
2502       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2503       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2504       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2505           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2506     }
2507
2508     // Store the integer parameter registers.
2509     SmallVector<SDValue, 8> MemOps;
2510     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2511                                       getPointerTy());
2512     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2513     for (SDValue Val : LiveGPRs) {
2514       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2515                                 DAG.getIntPtrConstant(Offset, dl));
2516       SDValue Store =
2517         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2518                      MachinePointerInfo::getFixedStack(
2519                        FuncInfo->getRegSaveFrameIndex(), Offset),
2520                      false, false, 0);
2521       MemOps.push_back(Store);
2522       Offset += 8;
2523     }
2524
2525     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2526       // Now store the XMM (fp + vector) parameter registers.
2527       SmallVector<SDValue, 12> SaveXMMOps;
2528       SaveXMMOps.push_back(Chain);
2529       SaveXMMOps.push_back(ALVal);
2530       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2531                              FuncInfo->getRegSaveFrameIndex(), dl));
2532       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2533                              FuncInfo->getVarArgsFPOffset(), dl));
2534       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2535                         LiveXMMRegs.end());
2536       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2537                                    MVT::Other, SaveXMMOps));
2538     }
2539
2540     if (!MemOps.empty())
2541       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2542   } else if (IsWinEHOutlined) {
2543     // Get to the caller-allocated home save location.  Add 8 to account
2544     // for the return address.
2545     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2546     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2547         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2548
2549     MMI.getWinEHFuncInfo(Fn)
2550         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2551         FuncInfo->getRegSaveFrameIndex();
2552
2553     // Store the second integer parameter (rdx) into rsp+16 relative to the
2554     // stack pointer at the entry of the function.
2555     SDValue RSFIN =
2556         DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), getPointerTy());
2557     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2558     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2559     Chain = DAG.getStore(
2560         Val.getValue(1), dl, Val, RSFIN,
2561         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2562         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2563   }
2564
2565   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2566     // Find the largest legal vector type.
2567     MVT VecVT = MVT::Other;
2568     // FIXME: Only some x86_32 calling conventions support AVX512.
2569     if (Subtarget->hasAVX512() &&
2570         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2571                      CallConv == CallingConv::Intel_OCL_BI)))
2572       VecVT = MVT::v16f32;
2573     else if (Subtarget->hasAVX())
2574       VecVT = MVT::v8f32;
2575     else if (Subtarget->hasSSE2())
2576       VecVT = MVT::v4f32;
2577
2578     // We forward some GPRs and some vector types.
2579     SmallVector<MVT, 2> RegParmTypes;
2580     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2581     RegParmTypes.push_back(IntVT);
2582     if (VecVT != MVT::Other)
2583       RegParmTypes.push_back(VecVT);
2584
2585     // Compute the set of forwarded registers. The rest are scratch.
2586     SmallVectorImpl<ForwardedRegister> &Forwards =
2587         FuncInfo->getForwardedMustTailRegParms();
2588     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2589
2590     // Conservatively forward AL on x86_64, since it might be used for varargs.
2591     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2592       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2593       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2594     }
2595
2596     // Copy all forwards from physical to virtual registers.
2597     for (ForwardedRegister &F : Forwards) {
2598       // FIXME: Can we use a less constrained schedule?
2599       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2600       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2601       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2602     }
2603   }
2604
2605   // Some CCs need callee pop.
2606   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2607                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2608     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2609   } else {
2610     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2611     // If this is an sret function, the return should pop the hidden pointer.
2612     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2613         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2614         argsAreStructReturn(Ins) == StackStructReturn)
2615       FuncInfo->setBytesToPopOnReturn(4);
2616   }
2617
2618   if (!Is64Bit) {
2619     // RegSaveFrameIndex is X86-64 only.
2620     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2621     if (CallConv == CallingConv::X86_FastCall ||
2622         CallConv == CallingConv::X86_ThisCall)
2623       // fastcc functions can't have varargs.
2624       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2625   }
2626
2627   FuncInfo->setArgumentStackSize(StackSize);
2628
2629   if (IsWinEHParent) {
2630     int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2631     SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2632     MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2633     SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2634     Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2635                          MachinePointerInfo::getFixedStack(UnwindHelpFI),
2636                          /*isVolatile=*/true,
2637                          /*isNonTemporal=*/false, /*Alignment=*/0);
2638   }
2639
2640   return Chain;
2641 }
2642
2643 SDValue
2644 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2645                                     SDValue StackPtr, SDValue Arg,
2646                                     SDLoc dl, SelectionDAG &DAG,
2647                                     const CCValAssign &VA,
2648                                     ISD::ArgFlagsTy Flags) const {
2649   unsigned LocMemOffset = VA.getLocMemOffset();
2650   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2651   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2652   if (Flags.isByVal())
2653     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2654
2655   return DAG.getStore(Chain, dl, Arg, PtrOff,
2656                       MachinePointerInfo::getStack(LocMemOffset),
2657                       false, false, 0);
2658 }
2659
2660 /// Emit a load of return address if tail call
2661 /// optimization is performed and it is required.
2662 SDValue
2663 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2664                                            SDValue &OutRetAddr, SDValue Chain,
2665                                            bool IsTailCall, bool Is64Bit,
2666                                            int FPDiff, SDLoc dl) const {
2667   // Adjust the Return address stack slot.
2668   EVT VT = getPointerTy();
2669   OutRetAddr = getReturnAddressFrameIndex(DAG);
2670
2671   // Load the "old" Return address.
2672   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2673                            false, false, false, 0);
2674   return SDValue(OutRetAddr.getNode(), 1);
2675 }
2676
2677 /// Emit a store of the return address if tail call
2678 /// optimization is performed and it is required (FPDiff!=0).
2679 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2680                                         SDValue Chain, SDValue RetAddrFrIdx,
2681                                         EVT PtrVT, unsigned SlotSize,
2682                                         int FPDiff, SDLoc dl) {
2683   // Store the return address to the appropriate stack slot.
2684   if (!FPDiff) return Chain;
2685   // Calculate the new stack slot for the return address.
2686   int NewReturnAddrFI =
2687     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2688                                          false);
2689   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2690   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2691                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2692                        false, false, 0);
2693   return Chain;
2694 }
2695
2696 SDValue
2697 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2698                              SmallVectorImpl<SDValue> &InVals) const {
2699   SelectionDAG &DAG                     = CLI.DAG;
2700   SDLoc &dl                             = CLI.DL;
2701   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2702   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2703   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2704   SDValue Chain                         = CLI.Chain;
2705   SDValue Callee                        = CLI.Callee;
2706   CallingConv::ID CallConv              = CLI.CallConv;
2707   bool &isTailCall                      = CLI.IsTailCall;
2708   bool isVarArg                         = CLI.IsVarArg;
2709
2710   MachineFunction &MF = DAG.getMachineFunction();
2711   bool Is64Bit        = Subtarget->is64Bit();
2712   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2713   StructReturnType SR = callIsStructReturn(Outs);
2714   bool IsSibcall      = false;
2715   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2716
2717   if (MF.getTarget().Options.DisableTailCalls)
2718     isTailCall = false;
2719
2720   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2721   if (IsMustTail) {
2722     // Force this to be a tail call.  The verifier rules are enough to ensure
2723     // that we can lower this successfully without moving the return address
2724     // around.
2725     isTailCall = true;
2726   } else if (isTailCall) {
2727     // Check if it's really possible to do a tail call.
2728     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2729                     isVarArg, SR != NotStructReturn,
2730                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2731                     Outs, OutVals, Ins, DAG);
2732
2733     // Sibcalls are automatically detected tailcalls which do not require
2734     // ABI changes.
2735     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2736       IsSibcall = true;
2737
2738     if (isTailCall)
2739       ++NumTailCalls;
2740   }
2741
2742   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2743          "Var args not supported with calling convention fastcc, ghc or hipe");
2744
2745   // Analyze operands of the call, assigning locations to each operand.
2746   SmallVector<CCValAssign, 16> ArgLocs;
2747   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2748
2749   // Allocate shadow area for Win64
2750   if (IsWin64)
2751     CCInfo.AllocateStack(32, 8);
2752
2753   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2754
2755   // Get a count of how many bytes are to be pushed on the stack.
2756   unsigned NumBytes = CCInfo.getNextStackOffset();
2757   if (IsSibcall)
2758     // This is a sibcall. The memory operands are available in caller's
2759     // own caller's stack.
2760     NumBytes = 0;
2761   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2762            IsTailCallConvention(CallConv))
2763     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2764
2765   int FPDiff = 0;
2766   if (isTailCall && !IsSibcall && !IsMustTail) {
2767     // Lower arguments at fp - stackoffset + fpdiff.
2768     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2769
2770     FPDiff = NumBytesCallerPushed - NumBytes;
2771
2772     // Set the delta of movement of the returnaddr stackslot.
2773     // But only set if delta is greater than previous delta.
2774     if (FPDiff < X86Info->getTCReturnAddrDelta())
2775       X86Info->setTCReturnAddrDelta(FPDiff);
2776   }
2777
2778   unsigned NumBytesToPush = NumBytes;
2779   unsigned NumBytesToPop = NumBytes;
2780
2781   // If we have an inalloca argument, all stack space has already been allocated
2782   // for us and be right at the top of the stack.  We don't support multiple
2783   // arguments passed in memory when using inalloca.
2784   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2785     NumBytesToPush = 0;
2786     if (!ArgLocs.back().isMemLoc())
2787       report_fatal_error("cannot use inalloca attribute on a register "
2788                          "parameter");
2789     if (ArgLocs.back().getLocMemOffset() != 0)
2790       report_fatal_error("any parameter with the inalloca attribute must be "
2791                          "the only memory argument");
2792   }
2793
2794   if (!IsSibcall)
2795     Chain = DAG.getCALLSEQ_START(
2796         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
2797
2798   SDValue RetAddrFrIdx;
2799   // Load return address for tail calls.
2800   if (isTailCall && FPDiff)
2801     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2802                                     Is64Bit, FPDiff, dl);
2803
2804   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2805   SmallVector<SDValue, 8> MemOpChains;
2806   SDValue StackPtr;
2807
2808   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2809   // of tail call optimization arguments are handle later.
2810   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2811   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2812     // Skip inalloca arguments, they have already been written.
2813     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2814     if (Flags.isInAlloca())
2815       continue;
2816
2817     CCValAssign &VA = ArgLocs[i];
2818     EVT RegVT = VA.getLocVT();
2819     SDValue Arg = OutVals[i];
2820     bool isByVal = Flags.isByVal();
2821
2822     // Promote the value if needed.
2823     switch (VA.getLocInfo()) {
2824     default: llvm_unreachable("Unknown loc info!");
2825     case CCValAssign::Full: break;
2826     case CCValAssign::SExt:
2827       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2828       break;
2829     case CCValAssign::ZExt:
2830       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2831       break;
2832     case CCValAssign::AExt:
2833       if (Arg.getValueType().getScalarType() == MVT::i1)
2834         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2835       else if (RegVT.is128BitVector()) {
2836         // Special case: passing MMX values in XMM registers.
2837         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2838         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2839         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2840       } else
2841         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2842       break;
2843     case CCValAssign::BCvt:
2844       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2845       break;
2846     case CCValAssign::Indirect: {
2847       // Store the argument.
2848       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2849       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2850       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2851                            MachinePointerInfo::getFixedStack(FI),
2852                            false, false, 0);
2853       Arg = SpillSlot;
2854       break;
2855     }
2856     }
2857
2858     if (VA.isRegLoc()) {
2859       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2860       if (isVarArg && IsWin64) {
2861         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2862         // shadow reg if callee is a varargs function.
2863         unsigned ShadowReg = 0;
2864         switch (VA.getLocReg()) {
2865         case X86::XMM0: ShadowReg = X86::RCX; break;
2866         case X86::XMM1: ShadowReg = X86::RDX; break;
2867         case X86::XMM2: ShadowReg = X86::R8; break;
2868         case X86::XMM3: ShadowReg = X86::R9; break;
2869         }
2870         if (ShadowReg)
2871           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2872       }
2873     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2874       assert(VA.isMemLoc());
2875       if (!StackPtr.getNode())
2876         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2877                                       getPointerTy());
2878       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2879                                              dl, DAG, VA, Flags));
2880     }
2881   }
2882
2883   if (!MemOpChains.empty())
2884     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2885
2886   if (Subtarget->isPICStyleGOT()) {
2887     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2888     // GOT pointer.
2889     if (!isTailCall) {
2890       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2891                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2892     } else {
2893       // If we are tail calling and generating PIC/GOT style code load the
2894       // address of the callee into ECX. The value in ecx is used as target of
2895       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2896       // for tail calls on PIC/GOT architectures. Normally we would just put the
2897       // address of GOT into ebx and then call target@PLT. But for tail calls
2898       // ebx would be restored (since ebx is callee saved) before jumping to the
2899       // target@PLT.
2900
2901       // Note: The actual moving to ECX is done further down.
2902       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2903       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2904           !G->getGlobal()->hasProtectedVisibility())
2905         Callee = LowerGlobalAddress(Callee, DAG);
2906       else if (isa<ExternalSymbolSDNode>(Callee))
2907         Callee = LowerExternalSymbol(Callee, DAG);
2908     }
2909   }
2910
2911   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2912     // From AMD64 ABI document:
2913     // For calls that may call functions that use varargs or stdargs
2914     // (prototype-less calls or calls to functions containing ellipsis (...) in
2915     // the declaration) %al is used as hidden argument to specify the number
2916     // of SSE registers used. The contents of %al do not need to match exactly
2917     // the number of registers, but must be an ubound on the number of SSE
2918     // registers used and is in the range 0 - 8 inclusive.
2919
2920     // Count the number of XMM registers allocated.
2921     static const MCPhysReg XMMArgRegs[] = {
2922       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2923       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2924     };
2925     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2926     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2927            && "SSE registers cannot be used when SSE is disabled");
2928
2929     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2930                                         DAG.getConstant(NumXMMRegs, dl,
2931                                                         MVT::i8)));
2932   }
2933
2934   if (isVarArg && IsMustTail) {
2935     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
2936     for (const auto &F : Forwards) {
2937       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2938       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
2939     }
2940   }
2941
2942   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
2943   // don't need this because the eligibility check rejects calls that require
2944   // shuffling arguments passed in memory.
2945   if (!IsSibcall && isTailCall) {
2946     // Force all the incoming stack arguments to be loaded from the stack
2947     // before any new outgoing arguments are stored to the stack, because the
2948     // outgoing stack slots may alias the incoming argument stack slots, and
2949     // the alias isn't otherwise explicit. This is slightly more conservative
2950     // than necessary, because it means that each store effectively depends
2951     // on every argument instead of just those arguments it would clobber.
2952     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2953
2954     SmallVector<SDValue, 8> MemOpChains2;
2955     SDValue FIN;
2956     int FI = 0;
2957     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2958       CCValAssign &VA = ArgLocs[i];
2959       if (VA.isRegLoc())
2960         continue;
2961       assert(VA.isMemLoc());
2962       SDValue Arg = OutVals[i];
2963       ISD::ArgFlagsTy Flags = Outs[i].Flags;
2964       // Skip inalloca arguments.  They don't require any work.
2965       if (Flags.isInAlloca())
2966         continue;
2967       // Create frame index.
2968       int32_t Offset = VA.getLocMemOffset()+FPDiff;
2969       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2970       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2971       FIN = DAG.getFrameIndex(FI, getPointerTy());
2972
2973       if (Flags.isByVal()) {
2974         // Copy relative to framepointer.
2975         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
2976         if (!StackPtr.getNode())
2977           StackPtr = DAG.getCopyFromReg(Chain, dl,
2978                                         RegInfo->getStackRegister(),
2979                                         getPointerTy());
2980         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2981
2982         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2983                                                          ArgChain,
2984                                                          Flags, DAG, dl));
2985       } else {
2986         // Store relative to framepointer.
2987         MemOpChains2.push_back(
2988           DAG.getStore(ArgChain, dl, Arg, FIN,
2989                        MachinePointerInfo::getFixedStack(FI),
2990                        false, false, 0));
2991       }
2992     }
2993
2994     if (!MemOpChains2.empty())
2995       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
2996
2997     // Store the return address to the appropriate stack slot.
2998     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
2999                                      getPointerTy(), RegInfo->getSlotSize(),
3000                                      FPDiff, dl);
3001   }
3002
3003   // Build a sequence of copy-to-reg nodes chained together with token chain
3004   // and flag operands which copy the outgoing args into registers.
3005   SDValue InFlag;
3006   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3007     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3008                              RegsToPass[i].second, InFlag);
3009     InFlag = Chain.getValue(1);
3010   }
3011
3012   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3013     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3014     // In the 64-bit large code model, we have to make all calls
3015     // through a register, since the call instruction's 32-bit
3016     // pc-relative offset may not be large enough to hold the whole
3017     // address.
3018   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3019     // If the callee is a GlobalAddress node (quite common, every direct call
3020     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3021     // it.
3022     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3023
3024     // We should use extra load for direct calls to dllimported functions in
3025     // non-JIT mode.
3026     const GlobalValue *GV = G->getGlobal();
3027     if (!GV->hasDLLImportStorageClass()) {
3028       unsigned char OpFlags = 0;
3029       bool ExtraLoad = false;
3030       unsigned WrapperKind = ISD::DELETED_NODE;
3031
3032       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3033       // external symbols most go through the PLT in PIC mode.  If the symbol
3034       // has hidden or protected visibility, or if it is static or local, then
3035       // we don't need to use the PLT - we can directly call it.
3036       if (Subtarget->isTargetELF() &&
3037           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3038           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3039         OpFlags = X86II::MO_PLT;
3040       } else if (Subtarget->isPICStyleStubAny() &&
3041                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3042                  (!Subtarget->getTargetTriple().isMacOSX() ||
3043                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3044         // PC-relative references to external symbols should go through $stub,
3045         // unless we're building with the leopard linker or later, which
3046         // automatically synthesizes these stubs.
3047         OpFlags = X86II::MO_DARWIN_STUB;
3048       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3049                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3050         // If the function is marked as non-lazy, generate an indirect call
3051         // which loads from the GOT directly. This avoids runtime overhead
3052         // at the cost of eager binding (and one extra byte of encoding).
3053         OpFlags = X86II::MO_GOTPCREL;
3054         WrapperKind = X86ISD::WrapperRIP;
3055         ExtraLoad = true;
3056       }
3057
3058       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3059                                           G->getOffset(), OpFlags);
3060
3061       // Add a wrapper if needed.
3062       if (WrapperKind != ISD::DELETED_NODE)
3063         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3064       // Add extra indirection if needed.
3065       if (ExtraLoad)
3066         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3067                              MachinePointerInfo::getGOT(),
3068                              false, false, false, 0);
3069     }
3070   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3071     unsigned char OpFlags = 0;
3072
3073     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3074     // external symbols should go through the PLT.
3075     if (Subtarget->isTargetELF() &&
3076         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3077       OpFlags = X86II::MO_PLT;
3078     } else if (Subtarget->isPICStyleStubAny() &&
3079                (!Subtarget->getTargetTriple().isMacOSX() ||
3080                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3081       // PC-relative references to external symbols should go through $stub,
3082       // unless we're building with the leopard linker or later, which
3083       // automatically synthesizes these stubs.
3084       OpFlags = X86II::MO_DARWIN_STUB;
3085     }
3086
3087     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3088                                          OpFlags);
3089   } else if (Subtarget->isTarget64BitILP32() &&
3090              Callee->getValueType(0) == MVT::i32) {
3091     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3092     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3093   }
3094
3095   // Returns a chain & a flag for retval copy to use.
3096   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3097   SmallVector<SDValue, 8> Ops;
3098
3099   if (!IsSibcall && isTailCall) {
3100     Chain = DAG.getCALLSEQ_END(Chain,
3101                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3102                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3103     InFlag = Chain.getValue(1);
3104   }
3105
3106   Ops.push_back(Chain);
3107   Ops.push_back(Callee);
3108
3109   if (isTailCall)
3110     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3111
3112   // Add argument registers to the end of the list so that they are known live
3113   // into the call.
3114   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3115     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3116                                   RegsToPass[i].second.getValueType()));
3117
3118   // Add a register mask operand representing the call-preserved registers.
3119   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3120   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
3121   assert(Mask && "Missing call preserved mask for calling convention");
3122   Ops.push_back(DAG.getRegisterMask(Mask));
3123
3124   if (InFlag.getNode())
3125     Ops.push_back(InFlag);
3126
3127   if (isTailCall) {
3128     // We used to do:
3129     //// If this is the first return lowered for this function, add the regs
3130     //// to the liveout set for the function.
3131     // This isn't right, although it's probably harmless on x86; liveouts
3132     // should be computed from returns not tail calls.  Consider a void
3133     // function making a tail call to a function returning int.
3134     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3135   }
3136
3137   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3138   InFlag = Chain.getValue(1);
3139
3140   // Create the CALLSEQ_END node.
3141   unsigned NumBytesForCalleeToPop;
3142   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3143                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3144     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3145   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3146            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3147            SR == StackStructReturn)
3148     // If this is a call to a struct-return function, the callee
3149     // pops the hidden struct pointer, so we have to push it back.
3150     // This is common for Darwin/X86, Linux & Mingw32 targets.
3151     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3152     NumBytesForCalleeToPop = 4;
3153   else
3154     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3155
3156   // Returns a flag for retval copy to use.
3157   if (!IsSibcall) {
3158     Chain = DAG.getCALLSEQ_END(Chain,
3159                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3160                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3161                                                      true),
3162                                InFlag, dl);
3163     InFlag = Chain.getValue(1);
3164   }
3165
3166   // Handle result values, copying them out of physregs into vregs that we
3167   // return.
3168   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3169                          Ins, dl, DAG, InVals);
3170 }
3171
3172 //===----------------------------------------------------------------------===//
3173 //                Fast Calling Convention (tail call) implementation
3174 //===----------------------------------------------------------------------===//
3175
3176 //  Like std call, callee cleans arguments, convention except that ECX is
3177 //  reserved for storing the tail called function address. Only 2 registers are
3178 //  free for argument passing (inreg). Tail call optimization is performed
3179 //  provided:
3180 //                * tailcallopt is enabled
3181 //                * caller/callee are fastcc
3182 //  On X86_64 architecture with GOT-style position independent code only local
3183 //  (within module) calls are supported at the moment.
3184 //  To keep the stack aligned according to platform abi the function
3185 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3186 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3187 //  If a tail called function callee has more arguments than the caller the
3188 //  caller needs to make sure that there is room to move the RETADDR to. This is
3189 //  achieved by reserving an area the size of the argument delta right after the
3190 //  original RETADDR, but before the saved framepointer or the spilled registers
3191 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3192 //  stack layout:
3193 //    arg1
3194 //    arg2
3195 //    RETADDR
3196 //    [ new RETADDR
3197 //      move area ]
3198 //    (possible EBP)
3199 //    ESI
3200 //    EDI
3201 //    local1 ..
3202
3203 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3204 /// for a 16 byte align requirement.
3205 unsigned
3206 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3207                                                SelectionDAG& DAG) const {
3208   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3209   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3210   unsigned StackAlignment = TFI.getStackAlignment();
3211   uint64_t AlignMask = StackAlignment - 1;
3212   int64_t Offset = StackSize;
3213   unsigned SlotSize = RegInfo->getSlotSize();
3214   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3215     // Number smaller than 12 so just add the difference.
3216     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3217   } else {
3218     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3219     Offset = ((~AlignMask) & Offset) + StackAlignment +
3220       (StackAlignment-SlotSize);
3221   }
3222   return Offset;
3223 }
3224
3225 /// MatchingStackOffset - Return true if the given stack call argument is
3226 /// already available in the same position (relatively) of the caller's
3227 /// incoming argument stack.
3228 static
3229 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3230                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3231                          const X86InstrInfo *TII) {
3232   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3233   int FI = INT_MAX;
3234   if (Arg.getOpcode() == ISD::CopyFromReg) {
3235     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3236     if (!TargetRegisterInfo::isVirtualRegister(VR))
3237       return false;
3238     MachineInstr *Def = MRI->getVRegDef(VR);
3239     if (!Def)
3240       return false;
3241     if (!Flags.isByVal()) {
3242       if (!TII->isLoadFromStackSlot(Def, FI))
3243         return false;
3244     } else {
3245       unsigned Opcode = Def->getOpcode();
3246       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3247            Opcode == X86::LEA64_32r) &&
3248           Def->getOperand(1).isFI()) {
3249         FI = Def->getOperand(1).getIndex();
3250         Bytes = Flags.getByValSize();
3251       } else
3252         return false;
3253     }
3254   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3255     if (Flags.isByVal())
3256       // ByVal argument is passed in as a pointer but it's now being
3257       // dereferenced. e.g.
3258       // define @foo(%struct.X* %A) {
3259       //   tail call @bar(%struct.X* byval %A)
3260       // }
3261       return false;
3262     SDValue Ptr = Ld->getBasePtr();
3263     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3264     if (!FINode)
3265       return false;
3266     FI = FINode->getIndex();
3267   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3268     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3269     FI = FINode->getIndex();
3270     Bytes = Flags.getByValSize();
3271   } else
3272     return false;
3273
3274   assert(FI != INT_MAX);
3275   if (!MFI->isFixedObjectIndex(FI))
3276     return false;
3277   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3278 }
3279
3280 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3281 /// for tail call optimization. Targets which want to do tail call
3282 /// optimization should implement this function.
3283 bool
3284 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3285                                                      CallingConv::ID CalleeCC,
3286                                                      bool isVarArg,
3287                                                      bool isCalleeStructRet,
3288                                                      bool isCallerStructRet,
3289                                                      Type *RetTy,
3290                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3291                                     const SmallVectorImpl<SDValue> &OutVals,
3292                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3293                                                      SelectionDAG &DAG) const {
3294   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3295     return false;
3296
3297   // If -tailcallopt is specified, make fastcc functions tail-callable.
3298   const MachineFunction &MF = DAG.getMachineFunction();
3299   const Function *CallerF = MF.getFunction();
3300
3301   // If the function return type is x86_fp80 and the callee return type is not,
3302   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3303   // perform a tailcall optimization here.
3304   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3305     return false;
3306
3307   CallingConv::ID CallerCC = CallerF->getCallingConv();
3308   bool CCMatch = CallerCC == CalleeCC;
3309   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3310   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3311
3312   // Win64 functions have extra shadow space for argument homing. Don't do the
3313   // sibcall if the caller and callee have mismatched expectations for this
3314   // space.
3315   if (IsCalleeWin64 != IsCallerWin64)
3316     return false;
3317
3318   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3319     if (IsTailCallConvention(CalleeCC) && CCMatch)
3320       return true;
3321     return false;
3322   }
3323
3324   // Look for obvious safe cases to perform tail call optimization that do not
3325   // require ABI changes. This is what gcc calls sibcall.
3326
3327   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3328   // emit a special epilogue.
3329   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3330   if (RegInfo->needsStackRealignment(MF))
3331     return false;
3332
3333   // Also avoid sibcall optimization if either caller or callee uses struct
3334   // return semantics.
3335   if (isCalleeStructRet || isCallerStructRet)
3336     return false;
3337
3338   // An stdcall/thiscall caller is expected to clean up its arguments; the
3339   // callee isn't going to do that.
3340   // FIXME: this is more restrictive than needed. We could produce a tailcall
3341   // when the stack adjustment matches. For example, with a thiscall that takes
3342   // only one argument.
3343   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3344                    CallerCC == CallingConv::X86_ThisCall))
3345     return false;
3346
3347   // Do not sibcall optimize vararg calls unless all arguments are passed via
3348   // registers.
3349   if (isVarArg && !Outs.empty()) {
3350
3351     // Optimizing for varargs on Win64 is unlikely to be safe without
3352     // additional testing.
3353     if (IsCalleeWin64 || IsCallerWin64)
3354       return false;
3355
3356     SmallVector<CCValAssign, 16> ArgLocs;
3357     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3358                    *DAG.getContext());
3359
3360     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3361     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3362       if (!ArgLocs[i].isRegLoc())
3363         return false;
3364   }
3365
3366   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3367   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3368   // this into a sibcall.
3369   bool Unused = false;
3370   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3371     if (!Ins[i].Used) {
3372       Unused = true;
3373       break;
3374     }
3375   }
3376   if (Unused) {
3377     SmallVector<CCValAssign, 16> RVLocs;
3378     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3379                    *DAG.getContext());
3380     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3381     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3382       CCValAssign &VA = RVLocs[i];
3383       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3384         return false;
3385     }
3386   }
3387
3388   // If the calling conventions do not match, then we'd better make sure the
3389   // results are returned in the same way as what the caller expects.
3390   if (!CCMatch) {
3391     SmallVector<CCValAssign, 16> RVLocs1;
3392     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3393                     *DAG.getContext());
3394     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3395
3396     SmallVector<CCValAssign, 16> RVLocs2;
3397     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3398                     *DAG.getContext());
3399     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3400
3401     if (RVLocs1.size() != RVLocs2.size())
3402       return false;
3403     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3404       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3405         return false;
3406       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3407         return false;
3408       if (RVLocs1[i].isRegLoc()) {
3409         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3410           return false;
3411       } else {
3412         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3413           return false;
3414       }
3415     }
3416   }
3417
3418   // If the callee takes no arguments then go on to check the results of the
3419   // call.
3420   if (!Outs.empty()) {
3421     // Check if stack adjustment is needed. For now, do not do this if any
3422     // argument is passed on the stack.
3423     SmallVector<CCValAssign, 16> ArgLocs;
3424     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3425                    *DAG.getContext());
3426
3427     // Allocate shadow area for Win64
3428     if (IsCalleeWin64)
3429       CCInfo.AllocateStack(32, 8);
3430
3431     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3432     if (CCInfo.getNextStackOffset()) {
3433       MachineFunction &MF = DAG.getMachineFunction();
3434       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3435         return false;
3436
3437       // Check if the arguments are already laid out in the right way as
3438       // the caller's fixed stack objects.
3439       MachineFrameInfo *MFI = MF.getFrameInfo();
3440       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3441       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3442       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3443         CCValAssign &VA = ArgLocs[i];
3444         SDValue Arg = OutVals[i];
3445         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3446         if (VA.getLocInfo() == CCValAssign::Indirect)
3447           return false;
3448         if (!VA.isRegLoc()) {
3449           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3450                                    MFI, MRI, TII))
3451             return false;
3452         }
3453       }
3454     }
3455
3456     // If the tailcall address may be in a register, then make sure it's
3457     // possible to register allocate for it. In 32-bit, the call address can
3458     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3459     // callee-saved registers are restored. These happen to be the same
3460     // registers used to pass 'inreg' arguments so watch out for those.
3461     if (!Subtarget->is64Bit() &&
3462         ((!isa<GlobalAddressSDNode>(Callee) &&
3463           !isa<ExternalSymbolSDNode>(Callee)) ||
3464          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3465       unsigned NumInRegs = 0;
3466       // In PIC we need an extra register to formulate the address computation
3467       // for the callee.
3468       unsigned MaxInRegs =
3469         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3470
3471       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3472         CCValAssign &VA = ArgLocs[i];
3473         if (!VA.isRegLoc())
3474           continue;
3475         unsigned Reg = VA.getLocReg();
3476         switch (Reg) {
3477         default: break;
3478         case X86::EAX: case X86::EDX: case X86::ECX:
3479           if (++NumInRegs == MaxInRegs)
3480             return false;
3481           break;
3482         }
3483       }
3484     }
3485   }
3486
3487   return true;
3488 }
3489
3490 FastISel *
3491 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3492                                   const TargetLibraryInfo *libInfo) const {
3493   return X86::createFastISel(funcInfo, libInfo);
3494 }
3495
3496 //===----------------------------------------------------------------------===//
3497 //                           Other Lowering Hooks
3498 //===----------------------------------------------------------------------===//
3499
3500 static bool MayFoldLoad(SDValue Op) {
3501   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3502 }
3503
3504 static bool MayFoldIntoStore(SDValue Op) {
3505   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3506 }
3507
3508 static bool isTargetShuffle(unsigned Opcode) {
3509   switch(Opcode) {
3510   default: return false;
3511   case X86ISD::BLENDI:
3512   case X86ISD::PSHUFB:
3513   case X86ISD::PSHUFD:
3514   case X86ISD::PSHUFHW:
3515   case X86ISD::PSHUFLW:
3516   case X86ISD::SHUFP:
3517   case X86ISD::PALIGNR:
3518   case X86ISD::MOVLHPS:
3519   case X86ISD::MOVLHPD:
3520   case X86ISD::MOVHLPS:
3521   case X86ISD::MOVLPS:
3522   case X86ISD::MOVLPD:
3523   case X86ISD::MOVSHDUP:
3524   case X86ISD::MOVSLDUP:
3525   case X86ISD::MOVDDUP:
3526   case X86ISD::MOVSS:
3527   case X86ISD::MOVSD:
3528   case X86ISD::UNPCKL:
3529   case X86ISD::UNPCKH:
3530   case X86ISD::VPERMILPI:
3531   case X86ISD::VPERM2X128:
3532   case X86ISD::VPERMI:
3533     return true;
3534   }
3535 }
3536
3537 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3538                                     SDValue V1, unsigned TargetMask,
3539                                     SelectionDAG &DAG) {
3540   switch(Opc) {
3541   default: llvm_unreachable("Unknown x86 shuffle node");
3542   case X86ISD::PSHUFD:
3543   case X86ISD::PSHUFHW:
3544   case X86ISD::PSHUFLW:
3545   case X86ISD::VPERMILPI:
3546   case X86ISD::VPERMI:
3547     return DAG.getNode(Opc, dl, VT, V1,
3548                        DAG.getConstant(TargetMask, dl, MVT::i8));
3549   }
3550 }
3551
3552 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3553                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3554   switch(Opc) {
3555   default: llvm_unreachable("Unknown x86 shuffle node");
3556   case X86ISD::MOVLHPS:
3557   case X86ISD::MOVLHPD:
3558   case X86ISD::MOVHLPS:
3559   case X86ISD::MOVLPS:
3560   case X86ISD::MOVLPD:
3561   case X86ISD::MOVSS:
3562   case X86ISD::MOVSD:
3563   case X86ISD::UNPCKL:
3564   case X86ISD::UNPCKH:
3565     return DAG.getNode(Opc, dl, VT, V1, V2);
3566   }
3567 }
3568
3569 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3570   MachineFunction &MF = DAG.getMachineFunction();
3571   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3572   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3573   int ReturnAddrIndex = FuncInfo->getRAIndex();
3574
3575   if (ReturnAddrIndex == 0) {
3576     // Set up a frame object for the return address.
3577     unsigned SlotSize = RegInfo->getSlotSize();
3578     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3579                                                            -(int64_t)SlotSize,
3580                                                            false);
3581     FuncInfo->setRAIndex(ReturnAddrIndex);
3582   }
3583
3584   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3585 }
3586
3587 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3588                                        bool hasSymbolicDisplacement) {
3589   // Offset should fit into 32 bit immediate field.
3590   if (!isInt<32>(Offset))
3591     return false;
3592
3593   // If we don't have a symbolic displacement - we don't have any extra
3594   // restrictions.
3595   if (!hasSymbolicDisplacement)
3596     return true;
3597
3598   // FIXME: Some tweaks might be needed for medium code model.
3599   if (M != CodeModel::Small && M != CodeModel::Kernel)
3600     return false;
3601
3602   // For small code model we assume that latest object is 16MB before end of 31
3603   // bits boundary. We may also accept pretty large negative constants knowing
3604   // that all objects are in the positive half of address space.
3605   if (M == CodeModel::Small && Offset < 16*1024*1024)
3606     return true;
3607
3608   // For kernel code model we know that all object resist in the negative half
3609   // of 32bits address space. We may not accept negative offsets, since they may
3610   // be just off and we may accept pretty large positive ones.
3611   if (M == CodeModel::Kernel && Offset >= 0)
3612     return true;
3613
3614   return false;
3615 }
3616
3617 /// isCalleePop - Determines whether the callee is required to pop its
3618 /// own arguments. Callee pop is necessary to support tail calls.
3619 bool X86::isCalleePop(CallingConv::ID CallingConv,
3620                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3621   switch (CallingConv) {
3622   default:
3623     return false;
3624   case CallingConv::X86_StdCall:
3625   case CallingConv::X86_FastCall:
3626   case CallingConv::X86_ThisCall:
3627     return !is64Bit;
3628   case CallingConv::Fast:
3629   case CallingConv::GHC:
3630   case CallingConv::HiPE:
3631     if (IsVarArg)
3632       return false;
3633     return TailCallOpt;
3634   }
3635 }
3636
3637 /// \brief Return true if the condition is an unsigned comparison operation.
3638 static bool isX86CCUnsigned(unsigned X86CC) {
3639   switch (X86CC) {
3640   default: llvm_unreachable("Invalid integer condition!");
3641   case X86::COND_E:     return true;
3642   case X86::COND_G:     return false;
3643   case X86::COND_GE:    return false;
3644   case X86::COND_L:     return false;
3645   case X86::COND_LE:    return false;
3646   case X86::COND_NE:    return true;
3647   case X86::COND_B:     return true;
3648   case X86::COND_A:     return true;
3649   case X86::COND_BE:    return true;
3650   case X86::COND_AE:    return true;
3651   }
3652   llvm_unreachable("covered switch fell through?!");
3653 }
3654
3655 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3656 /// specific condition code, returning the condition code and the LHS/RHS of the
3657 /// comparison to make.
3658 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3659                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3660   if (!isFP) {
3661     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3662       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3663         // X > -1   -> X == 0, jump !sign.
3664         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3665         return X86::COND_NS;
3666       }
3667       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3668         // X < 0   -> X == 0, jump on sign.
3669         return X86::COND_S;
3670       }
3671       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3672         // X < 1   -> X <= 0
3673         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3674         return X86::COND_LE;
3675       }
3676     }
3677
3678     switch (SetCCOpcode) {
3679     default: llvm_unreachable("Invalid integer condition!");
3680     case ISD::SETEQ:  return X86::COND_E;
3681     case ISD::SETGT:  return X86::COND_G;
3682     case ISD::SETGE:  return X86::COND_GE;
3683     case ISD::SETLT:  return X86::COND_L;
3684     case ISD::SETLE:  return X86::COND_LE;
3685     case ISD::SETNE:  return X86::COND_NE;
3686     case ISD::SETULT: return X86::COND_B;
3687     case ISD::SETUGT: return X86::COND_A;
3688     case ISD::SETULE: return X86::COND_BE;
3689     case ISD::SETUGE: return X86::COND_AE;
3690     }
3691   }
3692
3693   // First determine if it is required or is profitable to flip the operands.
3694
3695   // If LHS is a foldable load, but RHS is not, flip the condition.
3696   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3697       !ISD::isNON_EXTLoad(RHS.getNode())) {
3698     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3699     std::swap(LHS, RHS);
3700   }
3701
3702   switch (SetCCOpcode) {
3703   default: break;
3704   case ISD::SETOLT:
3705   case ISD::SETOLE:
3706   case ISD::SETUGT:
3707   case ISD::SETUGE:
3708     std::swap(LHS, RHS);
3709     break;
3710   }
3711
3712   // On a floating point condition, the flags are set as follows:
3713   // ZF  PF  CF   op
3714   //  0 | 0 | 0 | X > Y
3715   //  0 | 0 | 1 | X < Y
3716   //  1 | 0 | 0 | X == Y
3717   //  1 | 1 | 1 | unordered
3718   switch (SetCCOpcode) {
3719   default: llvm_unreachable("Condcode should be pre-legalized away");
3720   case ISD::SETUEQ:
3721   case ISD::SETEQ:   return X86::COND_E;
3722   case ISD::SETOLT:              // flipped
3723   case ISD::SETOGT:
3724   case ISD::SETGT:   return X86::COND_A;
3725   case ISD::SETOLE:              // flipped
3726   case ISD::SETOGE:
3727   case ISD::SETGE:   return X86::COND_AE;
3728   case ISD::SETUGT:              // flipped
3729   case ISD::SETULT:
3730   case ISD::SETLT:   return X86::COND_B;
3731   case ISD::SETUGE:              // flipped
3732   case ISD::SETULE:
3733   case ISD::SETLE:   return X86::COND_BE;
3734   case ISD::SETONE:
3735   case ISD::SETNE:   return X86::COND_NE;
3736   case ISD::SETUO:   return X86::COND_P;
3737   case ISD::SETO:    return X86::COND_NP;
3738   case ISD::SETOEQ:
3739   case ISD::SETUNE:  return X86::COND_INVALID;
3740   }
3741 }
3742
3743 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3744 /// code. Current x86 isa includes the following FP cmov instructions:
3745 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3746 static bool hasFPCMov(unsigned X86CC) {
3747   switch (X86CC) {
3748   default:
3749     return false;
3750   case X86::COND_B:
3751   case X86::COND_BE:
3752   case X86::COND_E:
3753   case X86::COND_P:
3754   case X86::COND_A:
3755   case X86::COND_AE:
3756   case X86::COND_NE:
3757   case X86::COND_NP:
3758     return true;
3759   }
3760 }
3761
3762 /// isFPImmLegal - Returns true if the target can instruction select the
3763 /// specified FP immediate natively. If false, the legalizer will
3764 /// materialize the FP immediate as a load from a constant pool.
3765 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3766   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3767     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3768       return true;
3769   }
3770   return false;
3771 }
3772
3773 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3774                                               ISD::LoadExtType ExtTy,
3775                                               EVT NewVT) const {
3776   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3777   // relocation target a movq or addq instruction: don't let the load shrink.
3778   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3779   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3780     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3781       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3782   return true;
3783 }
3784
3785 /// \brief Returns true if it is beneficial to convert a load of a constant
3786 /// to just the constant itself.
3787 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3788                                                           Type *Ty) const {
3789   assert(Ty->isIntegerTy());
3790
3791   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3792   if (BitSize == 0 || BitSize > 64)
3793     return false;
3794   return true;
3795 }
3796
3797 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3798                                                 unsigned Index) const {
3799   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3800     return false;
3801
3802   return (Index == 0 || Index == ResVT.getVectorNumElements());
3803 }
3804
3805 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3806   // Speculate cttz only if we can directly use TZCNT.
3807   return Subtarget->hasBMI();
3808 }
3809
3810 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3811   // Speculate ctlz only if we can directly use LZCNT.
3812   return Subtarget->hasLZCNT();
3813 }
3814
3815 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3816 /// the specified range (L, H].
3817 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3818   return (Val < 0) || (Val >= Low && Val < Hi);
3819 }
3820
3821 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3822 /// specified value.
3823 static bool isUndefOrEqual(int Val, int CmpVal) {
3824   return (Val < 0 || Val == CmpVal);
3825 }
3826
3827 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3828 /// from position Pos and ending in Pos+Size, falls within the specified
3829 /// sequential range (Low, Low+Size]. or is undef.
3830 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3831                                        unsigned Pos, unsigned Size, int Low) {
3832   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3833     if (!isUndefOrEqual(Mask[i], Low))
3834       return false;
3835   return true;
3836 }
3837
3838 /// isVEXTRACTIndex - Return true if the specified
3839 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3840 /// suitable for instruction that extract 128 or 256 bit vectors
3841 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3842   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3843   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3844     return false;
3845
3846   // The index should be aligned on a vecWidth-bit boundary.
3847   uint64_t Index =
3848     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3849
3850   MVT VT = N->getSimpleValueType(0);
3851   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3852   bool Result = (Index * ElSize) % vecWidth == 0;
3853
3854   return Result;
3855 }
3856
3857 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3858 /// operand specifies a subvector insert that is suitable for input to
3859 /// insertion of 128 or 256-bit subvectors
3860 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3861   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3862   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3863     return false;
3864   // The index should be aligned on a vecWidth-bit boundary.
3865   uint64_t Index =
3866     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3867
3868   MVT VT = N->getSimpleValueType(0);
3869   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3870   bool Result = (Index * ElSize) % vecWidth == 0;
3871
3872   return Result;
3873 }
3874
3875 bool X86::isVINSERT128Index(SDNode *N) {
3876   return isVINSERTIndex(N, 128);
3877 }
3878
3879 bool X86::isVINSERT256Index(SDNode *N) {
3880   return isVINSERTIndex(N, 256);
3881 }
3882
3883 bool X86::isVEXTRACT128Index(SDNode *N) {
3884   return isVEXTRACTIndex(N, 128);
3885 }
3886
3887 bool X86::isVEXTRACT256Index(SDNode *N) {
3888   return isVEXTRACTIndex(N, 256);
3889 }
3890
3891 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3892   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3893   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3894     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3895
3896   uint64_t Index =
3897     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3898
3899   MVT VecVT = N->getOperand(0).getSimpleValueType();
3900   MVT ElVT = VecVT.getVectorElementType();
3901
3902   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3903   return Index / NumElemsPerChunk;
3904 }
3905
3906 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3907   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3908   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3909     llvm_unreachable("Illegal insert subvector for VINSERT");
3910
3911   uint64_t Index =
3912     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3913
3914   MVT VecVT = N->getSimpleValueType(0);
3915   MVT ElVT = VecVT.getVectorElementType();
3916
3917   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3918   return Index / NumElemsPerChunk;
3919 }
3920
3921 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
3922 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3923 /// and VINSERTI128 instructions.
3924 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
3925   return getExtractVEXTRACTImmediate(N, 128);
3926 }
3927
3928 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
3929 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
3930 /// and VINSERTI64x4 instructions.
3931 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
3932   return getExtractVEXTRACTImmediate(N, 256);
3933 }
3934
3935 /// getInsertVINSERT128Immediate - Return the appropriate immediate
3936 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3937 /// and VINSERTI128 instructions.
3938 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
3939   return getInsertVINSERTImmediate(N, 128);
3940 }
3941
3942 /// getInsertVINSERT256Immediate - Return the appropriate immediate
3943 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
3944 /// and VINSERTI64x4 instructions.
3945 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
3946   return getInsertVINSERTImmediate(N, 256);
3947 }
3948
3949 /// isZero - Returns true if Elt is a constant integer zero
3950 static bool isZero(SDValue V) {
3951   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
3952   return C && C->isNullValue();
3953 }
3954
3955 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3956 /// constant +0.0.
3957 bool X86::isZeroNode(SDValue Elt) {
3958   if (isZero(Elt))
3959     return true;
3960   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
3961     return CFP->getValueAPF().isPosZero();
3962   return false;
3963 }
3964
3965 /// getZeroVector - Returns a vector of specified type with all zero elements.
3966 ///
3967 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
3968                              SelectionDAG &DAG, SDLoc dl) {
3969   assert(VT.isVector() && "Expected a vector type");
3970
3971   // Always build SSE zero vectors as <4 x i32> bitcasted
3972   // to their dest type. This ensures they get CSE'd.
3973   SDValue Vec;
3974   if (VT.is128BitVector()) {  // SSE
3975     if (Subtarget->hasSSE2()) {  // SSE2
3976       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
3977       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3978     } else { // SSE1
3979       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
3980       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3981     }
3982   } else if (VT.is256BitVector()) { // AVX
3983     if (Subtarget->hasInt256()) { // AVX2
3984       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
3985       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3986       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
3987     } else {
3988       // 256-bit logic and arithmetic instructions in AVX are all
3989       // floating-point, no support for integer ops. Emit fp zeroed vectors.
3990       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
3991       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3992       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
3993     }
3994   } else if (VT.is512BitVector()) { // AVX-512
3995       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
3996       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
3997                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3998       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
3999   } else if (VT.getScalarType() == MVT::i1) {
4000
4001     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4002             && "Unexpected vector type");
4003     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4004             && "Unexpected vector type");
4005     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4006     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4007     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4008   } else
4009     llvm_unreachable("Unexpected vector type");
4010
4011   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4012 }
4013
4014 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4015                                 SelectionDAG &DAG, SDLoc dl,
4016                                 unsigned vectorWidth) {
4017   assert((vectorWidth == 128 || vectorWidth == 256) &&
4018          "Unsupported vector width");
4019   EVT VT = Vec.getValueType();
4020   EVT ElVT = VT.getVectorElementType();
4021   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4022   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4023                                   VT.getVectorNumElements()/Factor);
4024
4025   // Extract from UNDEF is UNDEF.
4026   if (Vec.getOpcode() == ISD::UNDEF)
4027     return DAG.getUNDEF(ResultVT);
4028
4029   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4030   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4031
4032   // This is the index of the first element of the vectorWidth-bit chunk
4033   // we want.
4034   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4035                                * ElemsPerChunk);
4036
4037   // If the input is a buildvector just emit a smaller one.
4038   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4039     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4040                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4041                                     ElemsPerChunk));
4042
4043   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4044   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4045 }
4046
4047 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4048 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4049 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4050 /// instructions or a simple subregister reference. Idx is an index in the
4051 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4052 /// lowering EXTRACT_VECTOR_ELT operations easier.
4053 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4054                                    SelectionDAG &DAG, SDLoc dl) {
4055   assert((Vec.getValueType().is256BitVector() ||
4056           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4057   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4058 }
4059
4060 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4061 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4062                                    SelectionDAG &DAG, SDLoc dl) {
4063   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4064   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4065 }
4066
4067 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4068                                unsigned IdxVal, SelectionDAG &DAG,
4069                                SDLoc dl, unsigned vectorWidth) {
4070   assert((vectorWidth == 128 || vectorWidth == 256) &&
4071          "Unsupported vector width");
4072   // Inserting UNDEF is Result
4073   if (Vec.getOpcode() == ISD::UNDEF)
4074     return Result;
4075   EVT VT = Vec.getValueType();
4076   EVT ElVT = VT.getVectorElementType();
4077   EVT ResultVT = Result.getValueType();
4078
4079   // Insert the relevant vectorWidth bits.
4080   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4081
4082   // This is the index of the first element of the vectorWidth-bit chunk
4083   // we want.
4084   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4085                                * ElemsPerChunk);
4086
4087   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4088   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4089 }
4090
4091 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4092 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4093 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4094 /// simple superregister reference.  Idx is an index in the 128 bits
4095 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4096 /// lowering INSERT_VECTOR_ELT operations easier.
4097 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4098                                   SelectionDAG &DAG, SDLoc dl) {
4099   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4100
4101   // For insertion into the zero index (low half) of a 256-bit vector, it is
4102   // more efficient to generate a blend with immediate instead of an insert*128.
4103   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4104   // extend the subvector to the size of the result vector. Make sure that
4105   // we are not recursing on that node by checking for undef here.
4106   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4107       Result.getOpcode() != ISD::UNDEF) {
4108     EVT ResultVT = Result.getValueType();
4109     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4110     SDValue Undef = DAG.getUNDEF(ResultVT);
4111     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4112                                  Vec, ZeroIndex);
4113
4114     // The blend instruction, and therefore its mask, depend on the data type.
4115     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4116     if (ScalarType.isFloatingPoint()) {
4117       // Choose either vblendps (float) or vblendpd (double).
4118       unsigned ScalarSize = ScalarType.getSizeInBits();
4119       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4120       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4121       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4122       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4123     }
4124
4125     const X86Subtarget &Subtarget =
4126     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4127
4128     // AVX2 is needed for 256-bit integer blend support.
4129     // Integers must be cast to 32-bit because there is only vpblendd;
4130     // vpblendw can't be used for this because it has a handicapped mask.
4131
4132     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4133     // is still more efficient than using the wrong domain vinsertf128 that
4134     // will be created by InsertSubVector().
4135     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4136
4137     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4138     Vec256 = DAG.getNode(ISD::BITCAST, dl, CastVT, Vec256);
4139     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4140     return DAG.getNode(ISD::BITCAST, dl, ResultVT, Vec256);
4141   }
4142
4143   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4144 }
4145
4146 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4147                                   SelectionDAG &DAG, SDLoc dl) {
4148   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4149   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4150 }
4151
4152 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4153 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4154 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4155 /// large BUILD_VECTORS.
4156 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4157                                    unsigned NumElems, SelectionDAG &DAG,
4158                                    SDLoc dl) {
4159   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4160   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4161 }
4162
4163 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4164                                    unsigned NumElems, SelectionDAG &DAG,
4165                                    SDLoc dl) {
4166   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4167   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4168 }
4169
4170 /// getOnesVector - Returns a vector of specified type with all bits set.
4171 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4172 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4173 /// Then bitcast to their original type, ensuring they get CSE'd.
4174 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4175                              SDLoc dl) {
4176   assert(VT.isVector() && "Expected a vector type");
4177
4178   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4179   SDValue Vec;
4180   if (VT.is256BitVector()) {
4181     if (HasInt256) { // AVX2
4182       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4183       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4184     } else { // AVX
4185       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4186       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4187     }
4188   } else if (VT.is128BitVector()) {
4189     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4190   } else
4191     llvm_unreachable("Unexpected vector type");
4192
4193   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4194 }
4195
4196 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4197 /// operation of specified width.
4198 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4199                        SDValue V2) {
4200   unsigned NumElems = VT.getVectorNumElements();
4201   SmallVector<int, 8> Mask;
4202   Mask.push_back(NumElems);
4203   for (unsigned i = 1; i != NumElems; ++i)
4204     Mask.push_back(i);
4205   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4206 }
4207
4208 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4209 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4210                           SDValue V2) {
4211   unsigned NumElems = VT.getVectorNumElements();
4212   SmallVector<int, 8> Mask;
4213   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4214     Mask.push_back(i);
4215     Mask.push_back(i + NumElems);
4216   }
4217   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4218 }
4219
4220 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4221 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4222                           SDValue V2) {
4223   unsigned NumElems = VT.getVectorNumElements();
4224   SmallVector<int, 8> Mask;
4225   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4226     Mask.push_back(i + Half);
4227     Mask.push_back(i + NumElems + Half);
4228   }
4229   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4230 }
4231
4232 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4233 /// vector of zero or undef vector.  This produces a shuffle where the low
4234 /// element of V2 is swizzled into the zero/undef vector, landing at element
4235 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4236 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4237                                            bool IsZero,
4238                                            const X86Subtarget *Subtarget,
4239                                            SelectionDAG &DAG) {
4240   MVT VT = V2.getSimpleValueType();
4241   SDValue V1 = IsZero
4242     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4243   unsigned NumElems = VT.getVectorNumElements();
4244   SmallVector<int, 16> MaskVec;
4245   for (unsigned i = 0; i != NumElems; ++i)
4246     // If this is the insertion idx, put the low elt of V2 here.
4247     MaskVec.push_back(i == Idx ? NumElems : i);
4248   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4249 }
4250
4251 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4252 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4253 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4254 /// shuffles which use a single input multiple times, and in those cases it will
4255 /// adjust the mask to only have indices within that single input.
4256 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4257                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4258   unsigned NumElems = VT.getVectorNumElements();
4259   SDValue ImmN;
4260
4261   IsUnary = false;
4262   bool IsFakeUnary = false;
4263   switch(N->getOpcode()) {
4264   case X86ISD::BLENDI:
4265     ImmN = N->getOperand(N->getNumOperands()-1);
4266     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4267     break;
4268   case X86ISD::SHUFP:
4269     ImmN = N->getOperand(N->getNumOperands()-1);
4270     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4271     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4272     break;
4273   case X86ISD::UNPCKH:
4274     DecodeUNPCKHMask(VT, Mask);
4275     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4276     break;
4277   case X86ISD::UNPCKL:
4278     DecodeUNPCKLMask(VT, Mask);
4279     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4280     break;
4281   case X86ISD::MOVHLPS:
4282     DecodeMOVHLPSMask(NumElems, Mask);
4283     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4284     break;
4285   case X86ISD::MOVLHPS:
4286     DecodeMOVLHPSMask(NumElems, Mask);
4287     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4288     break;
4289   case X86ISD::PALIGNR:
4290     ImmN = N->getOperand(N->getNumOperands()-1);
4291     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4292     break;
4293   case X86ISD::PSHUFD:
4294   case X86ISD::VPERMILPI:
4295     ImmN = N->getOperand(N->getNumOperands()-1);
4296     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4297     IsUnary = true;
4298     break;
4299   case X86ISD::PSHUFHW:
4300     ImmN = N->getOperand(N->getNumOperands()-1);
4301     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4302     IsUnary = true;
4303     break;
4304   case X86ISD::PSHUFLW:
4305     ImmN = N->getOperand(N->getNumOperands()-1);
4306     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4307     IsUnary = true;
4308     break;
4309   case X86ISD::PSHUFB: {
4310     IsUnary = true;
4311     SDValue MaskNode = N->getOperand(1);
4312     while (MaskNode->getOpcode() == ISD::BITCAST)
4313       MaskNode = MaskNode->getOperand(0);
4314
4315     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4316       // If we have a build-vector, then things are easy.
4317       EVT VT = MaskNode.getValueType();
4318       assert(VT.isVector() &&
4319              "Can't produce a non-vector with a build_vector!");
4320       if (!VT.isInteger())
4321         return false;
4322
4323       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4324
4325       SmallVector<uint64_t, 32> RawMask;
4326       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4327         SDValue Op = MaskNode->getOperand(i);
4328         if (Op->getOpcode() == ISD::UNDEF) {
4329           RawMask.push_back((uint64_t)SM_SentinelUndef);
4330           continue;
4331         }
4332         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4333         if (!CN)
4334           return false;
4335         APInt MaskElement = CN->getAPIntValue();
4336
4337         // We now have to decode the element which could be any integer size and
4338         // extract each byte of it.
4339         for (int j = 0; j < NumBytesPerElement; ++j) {
4340           // Note that this is x86 and so always little endian: the low byte is
4341           // the first byte of the mask.
4342           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4343           MaskElement = MaskElement.lshr(8);
4344         }
4345       }
4346       DecodePSHUFBMask(RawMask, Mask);
4347       break;
4348     }
4349
4350     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4351     if (!MaskLoad)
4352       return false;
4353
4354     SDValue Ptr = MaskLoad->getBasePtr();
4355     if (Ptr->getOpcode() == X86ISD::Wrapper)
4356       Ptr = Ptr->getOperand(0);
4357
4358     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4359     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4360       return false;
4361
4362     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4363       DecodePSHUFBMask(C, Mask);
4364       if (Mask.empty())
4365         return false;
4366       break;
4367     }
4368
4369     return false;
4370   }
4371   case X86ISD::VPERMI:
4372     ImmN = N->getOperand(N->getNumOperands()-1);
4373     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4374     IsUnary = true;
4375     break;
4376   case X86ISD::MOVSS:
4377   case X86ISD::MOVSD:
4378     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4379     break;
4380   case X86ISD::VPERM2X128:
4381     ImmN = N->getOperand(N->getNumOperands()-1);
4382     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4383     if (Mask.empty()) return false;
4384     break;
4385   case X86ISD::MOVSLDUP:
4386     DecodeMOVSLDUPMask(VT, Mask);
4387     IsUnary = true;
4388     break;
4389   case X86ISD::MOVSHDUP:
4390     DecodeMOVSHDUPMask(VT, Mask);
4391     IsUnary = true;
4392     break;
4393   case X86ISD::MOVDDUP:
4394     DecodeMOVDDUPMask(VT, Mask);
4395     IsUnary = true;
4396     break;
4397   case X86ISD::MOVLHPD:
4398   case X86ISD::MOVLPD:
4399   case X86ISD::MOVLPS:
4400     // Not yet implemented
4401     return false;
4402   default: llvm_unreachable("unknown target shuffle node");
4403   }
4404
4405   // If we have a fake unary shuffle, the shuffle mask is spread across two
4406   // inputs that are actually the same node. Re-map the mask to always point
4407   // into the first input.
4408   if (IsFakeUnary)
4409     for (int &M : Mask)
4410       if (M >= (int)Mask.size())
4411         M -= Mask.size();
4412
4413   return true;
4414 }
4415
4416 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4417 /// element of the result of the vector shuffle.
4418 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4419                                    unsigned Depth) {
4420   if (Depth == 6)
4421     return SDValue();  // Limit search depth.
4422
4423   SDValue V = SDValue(N, 0);
4424   EVT VT = V.getValueType();
4425   unsigned Opcode = V.getOpcode();
4426
4427   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4428   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4429     int Elt = SV->getMaskElt(Index);
4430
4431     if (Elt < 0)
4432       return DAG.getUNDEF(VT.getVectorElementType());
4433
4434     unsigned NumElems = VT.getVectorNumElements();
4435     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4436                                          : SV->getOperand(1);
4437     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4438   }
4439
4440   // Recurse into target specific vector shuffles to find scalars.
4441   if (isTargetShuffle(Opcode)) {
4442     MVT ShufVT = V.getSimpleValueType();
4443     unsigned NumElems = ShufVT.getVectorNumElements();
4444     SmallVector<int, 16> ShuffleMask;
4445     bool IsUnary;
4446
4447     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4448       return SDValue();
4449
4450     int Elt = ShuffleMask[Index];
4451     if (Elt < 0)
4452       return DAG.getUNDEF(ShufVT.getVectorElementType());
4453
4454     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4455                                          : N->getOperand(1);
4456     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4457                                Depth+1);
4458   }
4459
4460   // Actual nodes that may contain scalar elements
4461   if (Opcode == ISD::BITCAST) {
4462     V = V.getOperand(0);
4463     EVT SrcVT = V.getValueType();
4464     unsigned NumElems = VT.getVectorNumElements();
4465
4466     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4467       return SDValue();
4468   }
4469
4470   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4471     return (Index == 0) ? V.getOperand(0)
4472                         : DAG.getUNDEF(VT.getVectorElementType());
4473
4474   if (V.getOpcode() == ISD::BUILD_VECTOR)
4475     return V.getOperand(Index);
4476
4477   return SDValue();
4478 }
4479
4480 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4481 ///
4482 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4483                                        unsigned NumNonZero, unsigned NumZero,
4484                                        SelectionDAG &DAG,
4485                                        const X86Subtarget* Subtarget,
4486                                        const TargetLowering &TLI) {
4487   if (NumNonZero > 8)
4488     return SDValue();
4489
4490   SDLoc dl(Op);
4491   SDValue V;
4492   bool First = true;
4493
4494   // SSE4.1 - use PINSRB to insert each byte directly.
4495   if (Subtarget->hasSSE41()) {
4496     for (unsigned i = 0; i < 16; ++i) {
4497       bool isNonZero = (NonZeros & (1 << i)) != 0;
4498       if (isNonZero) {
4499         if (First) {
4500           if (NumZero)
4501             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4502           else
4503             V = DAG.getUNDEF(MVT::v16i8);
4504           First = false;
4505         }
4506         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4507                         MVT::v16i8, V, Op.getOperand(i),
4508                         DAG.getIntPtrConstant(i, dl));
4509       }
4510     }
4511
4512     return V;
4513   }
4514
4515   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4516   for (unsigned i = 0; i < 16; ++i) {
4517     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4518     if (ThisIsNonZero && First) {
4519       if (NumZero)
4520         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4521       else
4522         V = DAG.getUNDEF(MVT::v8i16);
4523       First = false;
4524     }
4525
4526     if ((i & 1) != 0) {
4527       SDValue ThisElt, LastElt;
4528       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4529       if (LastIsNonZero) {
4530         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4531                               MVT::i16, Op.getOperand(i-1));
4532       }
4533       if (ThisIsNonZero) {
4534         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4535         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4536                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4537         if (LastIsNonZero)
4538           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4539       } else
4540         ThisElt = LastElt;
4541
4542       if (ThisElt.getNode())
4543         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4544                         DAG.getIntPtrConstant(i/2, dl));
4545     }
4546   }
4547
4548   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4549 }
4550
4551 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4552 ///
4553 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4554                                      unsigned NumNonZero, unsigned NumZero,
4555                                      SelectionDAG &DAG,
4556                                      const X86Subtarget* Subtarget,
4557                                      const TargetLowering &TLI) {
4558   if (NumNonZero > 4)
4559     return SDValue();
4560
4561   SDLoc dl(Op);
4562   SDValue V;
4563   bool First = true;
4564   for (unsigned i = 0; i < 8; ++i) {
4565     bool isNonZero = (NonZeros & (1 << i)) != 0;
4566     if (isNonZero) {
4567       if (First) {
4568         if (NumZero)
4569           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4570         else
4571           V = DAG.getUNDEF(MVT::v8i16);
4572         First = false;
4573       }
4574       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4575                       MVT::v8i16, V, Op.getOperand(i),
4576                       DAG.getIntPtrConstant(i, dl));
4577     }
4578   }
4579
4580   return V;
4581 }
4582
4583 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4584 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4585                                      const X86Subtarget *Subtarget,
4586                                      const TargetLowering &TLI) {
4587   // Find all zeroable elements.
4588   std::bitset<4> Zeroable;
4589   for (int i=0; i < 4; ++i) {
4590     SDValue Elt = Op->getOperand(i);
4591     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4592   }
4593   assert(Zeroable.size() - Zeroable.count() > 1 &&
4594          "We expect at least two non-zero elements!");
4595
4596   // We only know how to deal with build_vector nodes where elements are either
4597   // zeroable or extract_vector_elt with constant index.
4598   SDValue FirstNonZero;
4599   unsigned FirstNonZeroIdx;
4600   for (unsigned i=0; i < 4; ++i) {
4601     if (Zeroable[i])
4602       continue;
4603     SDValue Elt = Op->getOperand(i);
4604     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4605         !isa<ConstantSDNode>(Elt.getOperand(1)))
4606       return SDValue();
4607     // Make sure that this node is extracting from a 128-bit vector.
4608     MVT VT = Elt.getOperand(0).getSimpleValueType();
4609     if (!VT.is128BitVector())
4610       return SDValue();
4611     if (!FirstNonZero.getNode()) {
4612       FirstNonZero = Elt;
4613       FirstNonZeroIdx = i;
4614     }
4615   }
4616
4617   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4618   SDValue V1 = FirstNonZero.getOperand(0);
4619   MVT VT = V1.getSimpleValueType();
4620
4621   // See if this build_vector can be lowered as a blend with zero.
4622   SDValue Elt;
4623   unsigned EltMaskIdx, EltIdx;
4624   int Mask[4];
4625   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4626     if (Zeroable[EltIdx]) {
4627       // The zero vector will be on the right hand side.
4628       Mask[EltIdx] = EltIdx+4;
4629       continue;
4630     }
4631
4632     Elt = Op->getOperand(EltIdx);
4633     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4634     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4635     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4636       break;
4637     Mask[EltIdx] = EltIdx;
4638   }
4639
4640   if (EltIdx == 4) {
4641     // Let the shuffle legalizer deal with blend operations.
4642     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4643     if (V1.getSimpleValueType() != VT)
4644       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4645     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4646   }
4647
4648   // See if we can lower this build_vector to a INSERTPS.
4649   if (!Subtarget->hasSSE41())
4650     return SDValue();
4651
4652   SDValue V2 = Elt.getOperand(0);
4653   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4654     V1 = SDValue();
4655
4656   bool CanFold = true;
4657   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4658     if (Zeroable[i])
4659       continue;
4660
4661     SDValue Current = Op->getOperand(i);
4662     SDValue SrcVector = Current->getOperand(0);
4663     if (!V1.getNode())
4664       V1 = SrcVector;
4665     CanFold = SrcVector == V1 &&
4666       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4667   }
4668
4669   if (!CanFold)
4670     return SDValue();
4671
4672   assert(V1.getNode() && "Expected at least two non-zero elements!");
4673   if (V1.getSimpleValueType() != MVT::v4f32)
4674     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4675   if (V2.getSimpleValueType() != MVT::v4f32)
4676     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4677
4678   // Ok, we can emit an INSERTPS instruction.
4679   unsigned ZMask = Zeroable.to_ulong();
4680
4681   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4682   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4683   SDLoc DL(Op);
4684   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
4685                                DAG.getIntPtrConstant(InsertPSMask, DL));
4686   return DAG.getNode(ISD::BITCAST, DL, VT, Result);
4687 }
4688
4689 /// Return a vector logical shift node.
4690 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4691                          unsigned NumBits, SelectionDAG &DAG,
4692                          const TargetLowering &TLI, SDLoc dl) {
4693   assert(VT.is128BitVector() && "Unknown type for VShift");
4694   MVT ShVT = MVT::v2i64;
4695   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4696   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4697   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4698   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4699   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
4700   return DAG.getNode(ISD::BITCAST, dl, VT,
4701                      DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4702 }
4703
4704 static SDValue
4705 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4706
4707   // Check if the scalar load can be widened into a vector load. And if
4708   // the address is "base + cst" see if the cst can be "absorbed" into
4709   // the shuffle mask.
4710   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4711     SDValue Ptr = LD->getBasePtr();
4712     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4713       return SDValue();
4714     EVT PVT = LD->getValueType(0);
4715     if (PVT != MVT::i32 && PVT != MVT::f32)
4716       return SDValue();
4717
4718     int FI = -1;
4719     int64_t Offset = 0;
4720     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4721       FI = FINode->getIndex();
4722       Offset = 0;
4723     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4724                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4725       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4726       Offset = Ptr.getConstantOperandVal(1);
4727       Ptr = Ptr.getOperand(0);
4728     } else {
4729       return SDValue();
4730     }
4731
4732     // FIXME: 256-bit vector instructions don't require a strict alignment,
4733     // improve this code to support it better.
4734     unsigned RequiredAlign = VT.getSizeInBits()/8;
4735     SDValue Chain = LD->getChain();
4736     // Make sure the stack object alignment is at least 16 or 32.
4737     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4738     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4739       if (MFI->isFixedObjectIndex(FI)) {
4740         // Can't change the alignment. FIXME: It's possible to compute
4741         // the exact stack offset and reference FI + adjust offset instead.
4742         // If someone *really* cares about this. That's the way to implement it.
4743         return SDValue();
4744       } else {
4745         MFI->setObjectAlignment(FI, RequiredAlign);
4746       }
4747     }
4748
4749     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4750     // Ptr + (Offset & ~15).
4751     if (Offset < 0)
4752       return SDValue();
4753     if ((Offset % RequiredAlign) & 3)
4754       return SDValue();
4755     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4756     if (StartOffset) {
4757       SDLoc DL(Ptr);
4758       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4759                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
4760     }
4761
4762     int EltNo = (Offset - StartOffset) >> 2;
4763     unsigned NumElems = VT.getVectorNumElements();
4764
4765     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4766     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4767                              LD->getPointerInfo().getWithOffset(StartOffset),
4768                              false, false, false, 0);
4769
4770     SmallVector<int, 8> Mask(NumElems, EltNo);
4771
4772     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4773   }
4774
4775   return SDValue();
4776 }
4777
4778 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4779 /// elements can be replaced by a single large load which has the same value as
4780 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4781 ///
4782 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4783 ///
4784 /// FIXME: we'd also like to handle the case where the last elements are zero
4785 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4786 /// There's even a handy isZeroNode for that purpose.
4787 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4788                                         SDLoc &DL, SelectionDAG &DAG,
4789                                         bool isAfterLegalize) {
4790   unsigned NumElems = Elts.size();
4791
4792   LoadSDNode *LDBase = nullptr;
4793   unsigned LastLoadedElt = -1U;
4794
4795   // For each element in the initializer, see if we've found a load or an undef.
4796   // If we don't find an initial load element, or later load elements are
4797   // non-consecutive, bail out.
4798   for (unsigned i = 0; i < NumElems; ++i) {
4799     SDValue Elt = Elts[i];
4800     // Look through a bitcast.
4801     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4802       Elt = Elt.getOperand(0);
4803     if (!Elt.getNode() ||
4804         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4805       return SDValue();
4806     if (!LDBase) {
4807       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4808         return SDValue();
4809       LDBase = cast<LoadSDNode>(Elt.getNode());
4810       LastLoadedElt = i;
4811       continue;
4812     }
4813     if (Elt.getOpcode() == ISD::UNDEF)
4814       continue;
4815
4816     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4817     EVT LdVT = Elt.getValueType();
4818     // Each loaded element must be the correct fractional portion of the
4819     // requested vector load.
4820     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4821       return SDValue();
4822     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4823       return SDValue();
4824     LastLoadedElt = i;
4825   }
4826
4827   // If we have found an entire vector of loads and undefs, then return a large
4828   // load of the entire vector width starting at the base pointer.  If we found
4829   // consecutive loads for the low half, generate a vzext_load node.
4830   if (LastLoadedElt == NumElems - 1) {
4831     assert(LDBase && "Did not find base load for merging consecutive loads");
4832     EVT EltVT = LDBase->getValueType(0);
4833     // Ensure that the input vector size for the merged loads matches the
4834     // cumulative size of the input elements.
4835     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4836       return SDValue();
4837
4838     if (isAfterLegalize &&
4839         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4840       return SDValue();
4841
4842     SDValue NewLd = SDValue();
4843
4844     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4845                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4846                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4847                         LDBase->getAlignment());
4848
4849     if (LDBase->hasAnyUseOfValue(1)) {
4850       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4851                                      SDValue(LDBase, 1),
4852                                      SDValue(NewLd.getNode(), 1));
4853       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4854       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4855                              SDValue(NewLd.getNode(), 1));
4856     }
4857
4858     return NewLd;
4859   }
4860
4861   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4862   //of a v4i32 / v4f32. It's probably worth generalizing.
4863   EVT EltVT = VT.getVectorElementType();
4864   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4865       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4866     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4867     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4868     SDValue ResNode =
4869         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4870                                 LDBase->getPointerInfo(),
4871                                 LDBase->getAlignment(),
4872                                 false/*isVolatile*/, true/*ReadMem*/,
4873                                 false/*WriteMem*/);
4874
4875     // Make sure the newly-created LOAD is in the same position as LDBase in
4876     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4877     // update uses of LDBase's output chain to use the TokenFactor.
4878     if (LDBase->hasAnyUseOfValue(1)) {
4879       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4880                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4881       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4882       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4883                              SDValue(ResNode.getNode(), 1));
4884     }
4885
4886     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4887   }
4888   return SDValue();
4889 }
4890
4891 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4892 /// to generate a splat value for the following cases:
4893 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4894 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4895 /// a scalar load, or a constant.
4896 /// The VBROADCAST node is returned when a pattern is found,
4897 /// or SDValue() otherwise.
4898 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4899                                     SelectionDAG &DAG) {
4900   // VBROADCAST requires AVX.
4901   // TODO: Splats could be generated for non-AVX CPUs using SSE
4902   // instructions, but there's less potential gain for only 128-bit vectors.
4903   if (!Subtarget->hasAVX())
4904     return SDValue();
4905
4906   MVT VT = Op.getSimpleValueType();
4907   SDLoc dl(Op);
4908
4909   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4910          "Unsupported vector type for broadcast.");
4911
4912   SDValue Ld;
4913   bool ConstSplatVal;
4914
4915   switch (Op.getOpcode()) {
4916     default:
4917       // Unknown pattern found.
4918       return SDValue();
4919
4920     case ISD::BUILD_VECTOR: {
4921       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4922       BitVector UndefElements;
4923       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4924
4925       // We need a splat of a single value to use broadcast, and it doesn't
4926       // make any sense if the value is only in one element of the vector.
4927       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4928         return SDValue();
4929
4930       Ld = Splat;
4931       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4932                        Ld.getOpcode() == ISD::ConstantFP);
4933
4934       // Make sure that all of the users of a non-constant load are from the
4935       // BUILD_VECTOR node.
4936       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
4937         return SDValue();
4938       break;
4939     }
4940
4941     case ISD::VECTOR_SHUFFLE: {
4942       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4943
4944       // Shuffles must have a splat mask where the first element is
4945       // broadcasted.
4946       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
4947         return SDValue();
4948
4949       SDValue Sc = Op.getOperand(0);
4950       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
4951           Sc.getOpcode() != ISD::BUILD_VECTOR) {
4952
4953         if (!Subtarget->hasInt256())
4954           return SDValue();
4955
4956         // Use the register form of the broadcast instruction available on AVX2.
4957         if (VT.getSizeInBits() >= 256)
4958           Sc = Extract128BitVector(Sc, 0, DAG, dl);
4959         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
4960       }
4961
4962       Ld = Sc.getOperand(0);
4963       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4964                        Ld.getOpcode() == ISD::ConstantFP);
4965
4966       // The scalar_to_vector node and the suspected
4967       // load node must have exactly one user.
4968       // Constants may have multiple users.
4969
4970       // AVX-512 has register version of the broadcast
4971       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
4972         Ld.getValueType().getSizeInBits() >= 32;
4973       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
4974           !hasRegVer))
4975         return SDValue();
4976       break;
4977     }
4978   }
4979
4980   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
4981   bool IsGE256 = (VT.getSizeInBits() >= 256);
4982
4983   // When optimizing for size, generate up to 5 extra bytes for a broadcast
4984   // instruction to save 8 or more bytes of constant pool data.
4985   // TODO: If multiple splats are generated to load the same constant,
4986   // it may be detrimental to overall size. There needs to be a way to detect
4987   // that condition to know if this is truly a size win.
4988   const Function *F = DAG.getMachineFunction().getFunction();
4989   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
4990
4991   // Handle broadcasting a single constant scalar from the constant pool
4992   // into a vector.
4993   // On Sandybridge (no AVX2), it is still better to load a constant vector
4994   // from the constant pool and not to broadcast it from a scalar.
4995   // But override that restriction when optimizing for size.
4996   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
4997   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
4998     EVT CVT = Ld.getValueType();
4999     assert(!CVT.isVector() && "Must not broadcast a vector type");
5000
5001     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5002     // For size optimization, also splat v2f64 and v2i64, and for size opt
5003     // with AVX2, also splat i8 and i16.
5004     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5005     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5006         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5007       const Constant *C = nullptr;
5008       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5009         C = CI->getConstantIntValue();
5010       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5011         C = CF->getConstantFPValue();
5012
5013       assert(C && "Invalid constant type");
5014
5015       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5016       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5017       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5018       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5019                        MachinePointerInfo::getConstantPool(),
5020                        false, false, false, Alignment);
5021
5022       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5023     }
5024   }
5025
5026   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5027
5028   // Handle AVX2 in-register broadcasts.
5029   if (!IsLoad && Subtarget->hasInt256() &&
5030       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5031     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5032
5033   // The scalar source must be a normal load.
5034   if (!IsLoad)
5035     return SDValue();
5036
5037   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5038       (Subtarget->hasVLX() && ScalarSize == 64))
5039     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5040
5041   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5042   // double since there is no vbroadcastsd xmm
5043   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5044     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5045       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5046   }
5047
5048   // Unsupported broadcast.
5049   return SDValue();
5050 }
5051
5052 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5053 /// underlying vector and index.
5054 ///
5055 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5056 /// index.
5057 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5058                                          SDValue ExtIdx) {
5059   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5060   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5061     return Idx;
5062
5063   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5064   // lowered this:
5065   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5066   // to:
5067   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5068   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5069   //                           undef)
5070   //                       Constant<0>)
5071   // In this case the vector is the extract_subvector expression and the index
5072   // is 2, as specified by the shuffle.
5073   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5074   SDValue ShuffleVec = SVOp->getOperand(0);
5075   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5076   assert(ShuffleVecVT.getVectorElementType() ==
5077          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5078
5079   int ShuffleIdx = SVOp->getMaskElt(Idx);
5080   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5081     ExtractedFromVec = ShuffleVec;
5082     return ShuffleIdx;
5083   }
5084   return Idx;
5085 }
5086
5087 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5088   MVT VT = Op.getSimpleValueType();
5089
5090   // Skip if insert_vec_elt is not supported.
5091   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5092   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5093     return SDValue();
5094
5095   SDLoc DL(Op);
5096   unsigned NumElems = Op.getNumOperands();
5097
5098   SDValue VecIn1;
5099   SDValue VecIn2;
5100   SmallVector<unsigned, 4> InsertIndices;
5101   SmallVector<int, 8> Mask(NumElems, -1);
5102
5103   for (unsigned i = 0; i != NumElems; ++i) {
5104     unsigned Opc = Op.getOperand(i).getOpcode();
5105
5106     if (Opc == ISD::UNDEF)
5107       continue;
5108
5109     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5110       // Quit if more than 1 elements need inserting.
5111       if (InsertIndices.size() > 1)
5112         return SDValue();
5113
5114       InsertIndices.push_back(i);
5115       continue;
5116     }
5117
5118     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5119     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5120     // Quit if non-constant index.
5121     if (!isa<ConstantSDNode>(ExtIdx))
5122       return SDValue();
5123     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5124
5125     // Quit if extracted from vector of different type.
5126     if (ExtractedFromVec.getValueType() != VT)
5127       return SDValue();
5128
5129     if (!VecIn1.getNode())
5130       VecIn1 = ExtractedFromVec;
5131     else if (VecIn1 != ExtractedFromVec) {
5132       if (!VecIn2.getNode())
5133         VecIn2 = ExtractedFromVec;
5134       else if (VecIn2 != ExtractedFromVec)
5135         // Quit if more than 2 vectors to shuffle
5136         return SDValue();
5137     }
5138
5139     if (ExtractedFromVec == VecIn1)
5140       Mask[i] = Idx;
5141     else if (ExtractedFromVec == VecIn2)
5142       Mask[i] = Idx + NumElems;
5143   }
5144
5145   if (!VecIn1.getNode())
5146     return SDValue();
5147
5148   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5149   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5150   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5151     unsigned Idx = InsertIndices[i];
5152     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5153                      DAG.getIntPtrConstant(Idx, DL));
5154   }
5155
5156   return NV;
5157 }
5158
5159 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5160 SDValue
5161 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5162
5163   MVT VT = Op.getSimpleValueType();
5164   assert((VT.getVectorElementType() == MVT::i1) && (VT.getSizeInBits() <= 16) &&
5165          "Unexpected type in LowerBUILD_VECTORvXi1!");
5166
5167   SDLoc dl(Op);
5168   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5169     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5170     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5171     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5172   }
5173
5174   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5175     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5176     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5177     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5178   }
5179
5180   bool AllContants = true;
5181   uint64_t Immediate = 0;
5182   int NonConstIdx = -1;
5183   bool IsSplat = true;
5184   unsigned NumNonConsts = 0;
5185   unsigned NumConsts = 0;
5186   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5187     SDValue In = Op.getOperand(idx);
5188     if (In.getOpcode() == ISD::UNDEF)
5189       continue;
5190     if (!isa<ConstantSDNode>(In)) {
5191       AllContants = false;
5192       NonConstIdx = idx;
5193       NumNonConsts++;
5194     } else {
5195       NumConsts++;
5196       if (cast<ConstantSDNode>(In)->getZExtValue())
5197       Immediate |= (1ULL << idx);
5198     }
5199     if (In != Op.getOperand(0))
5200       IsSplat = false;
5201   }
5202
5203   if (AllContants) {
5204     SDValue FullMask = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1,
5205       DAG.getConstant(Immediate, dl, MVT::i16));
5206     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, FullMask,
5207                        DAG.getIntPtrConstant(0, dl));
5208   }
5209
5210   if (NumNonConsts == 1 && NonConstIdx != 0) {
5211     SDValue DstVec;
5212     if (NumConsts) {
5213       SDValue VecAsImm = DAG.getConstant(Immediate, dl,
5214                                          MVT::getIntegerVT(VT.getSizeInBits()));
5215       DstVec = DAG.getNode(ISD::BITCAST, dl, VT, VecAsImm);
5216     }
5217     else
5218       DstVec = DAG.getUNDEF(VT);
5219     return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5220                        Op.getOperand(NonConstIdx),
5221                        DAG.getIntPtrConstant(NonConstIdx, dl));
5222   }
5223   if (!IsSplat && (NonConstIdx != 0))
5224     llvm_unreachable("Unsupported BUILD_VECTOR operation");
5225   MVT SelectVT = (VT == MVT::v16i1)? MVT::i16 : MVT::i8;
5226   SDValue Select;
5227   if (IsSplat)
5228     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5229                           DAG.getConstant(-1, dl, SelectVT),
5230                           DAG.getConstant(0, dl, SelectVT));
5231   else
5232     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5233                          DAG.getConstant((Immediate | 1), dl, SelectVT),
5234                          DAG.getConstant(Immediate, dl, SelectVT));
5235   return DAG.getNode(ISD::BITCAST, dl, VT, Select);
5236 }
5237
5238 /// \brief Return true if \p N implements a horizontal binop and return the
5239 /// operands for the horizontal binop into V0 and V1.
5240 ///
5241 /// This is a helper function of LowerToHorizontalOp().
5242 /// This function checks that the build_vector \p N in input implements a
5243 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5244 /// operation to match.
5245 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5246 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5247 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5248 /// arithmetic sub.
5249 ///
5250 /// This function only analyzes elements of \p N whose indices are
5251 /// in range [BaseIdx, LastIdx).
5252 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5253                               SelectionDAG &DAG,
5254                               unsigned BaseIdx, unsigned LastIdx,
5255                               SDValue &V0, SDValue &V1) {
5256   EVT VT = N->getValueType(0);
5257
5258   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5259   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5260          "Invalid Vector in input!");
5261
5262   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5263   bool CanFold = true;
5264   unsigned ExpectedVExtractIdx = BaseIdx;
5265   unsigned NumElts = LastIdx - BaseIdx;
5266   V0 = DAG.getUNDEF(VT);
5267   V1 = DAG.getUNDEF(VT);
5268
5269   // Check if N implements a horizontal binop.
5270   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5271     SDValue Op = N->getOperand(i + BaseIdx);
5272
5273     // Skip UNDEFs.
5274     if (Op->getOpcode() == ISD::UNDEF) {
5275       // Update the expected vector extract index.
5276       if (i * 2 == NumElts)
5277         ExpectedVExtractIdx = BaseIdx;
5278       ExpectedVExtractIdx += 2;
5279       continue;
5280     }
5281
5282     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5283
5284     if (!CanFold)
5285       break;
5286
5287     SDValue Op0 = Op.getOperand(0);
5288     SDValue Op1 = Op.getOperand(1);
5289
5290     // Try to match the following pattern:
5291     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5292     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5293         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5294         Op0.getOperand(0) == Op1.getOperand(0) &&
5295         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5296         isa<ConstantSDNode>(Op1.getOperand(1)));
5297     if (!CanFold)
5298       break;
5299
5300     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5301     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5302
5303     if (i * 2 < NumElts) {
5304       if (V0.getOpcode() == ISD::UNDEF) {
5305         V0 = Op0.getOperand(0);
5306         if (V0.getValueType() != VT)
5307           return false;
5308       }
5309     } else {
5310       if (V1.getOpcode() == ISD::UNDEF) {
5311         V1 = Op0.getOperand(0);
5312         if (V1.getValueType() != VT)
5313           return false;
5314       }
5315       if (i * 2 == NumElts)
5316         ExpectedVExtractIdx = BaseIdx;
5317     }
5318
5319     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5320     if (I0 == ExpectedVExtractIdx)
5321       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5322     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5323       // Try to match the following dag sequence:
5324       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5325       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5326     } else
5327       CanFold = false;
5328
5329     ExpectedVExtractIdx += 2;
5330   }
5331
5332   return CanFold;
5333 }
5334
5335 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5336 /// a concat_vector.
5337 ///
5338 /// This is a helper function of LowerToHorizontalOp().
5339 /// This function expects two 256-bit vectors called V0 and V1.
5340 /// At first, each vector is split into two separate 128-bit vectors.
5341 /// Then, the resulting 128-bit vectors are used to implement two
5342 /// horizontal binary operations.
5343 ///
5344 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5345 ///
5346 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5347 /// the two new horizontal binop.
5348 /// When Mode is set, the first horizontal binop dag node would take as input
5349 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5350 /// horizontal binop dag node would take as input the lower 128-bit of V1
5351 /// and the upper 128-bit of V1.
5352 ///   Example:
5353 ///     HADD V0_LO, V0_HI
5354 ///     HADD V1_LO, V1_HI
5355 ///
5356 /// Otherwise, the first horizontal binop dag node takes as input the lower
5357 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5358 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5359 ///   Example:
5360 ///     HADD V0_LO, V1_LO
5361 ///     HADD V0_HI, V1_HI
5362 ///
5363 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5364 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5365 /// the upper 128-bits of the result.
5366 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5367                                      SDLoc DL, SelectionDAG &DAG,
5368                                      unsigned X86Opcode, bool Mode,
5369                                      bool isUndefLO, bool isUndefHI) {
5370   EVT VT = V0.getValueType();
5371   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5372          "Invalid nodes in input!");
5373
5374   unsigned NumElts = VT.getVectorNumElements();
5375   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5376   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5377   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5378   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5379   EVT NewVT = V0_LO.getValueType();
5380
5381   SDValue LO = DAG.getUNDEF(NewVT);
5382   SDValue HI = DAG.getUNDEF(NewVT);
5383
5384   if (Mode) {
5385     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5386     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5387       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5388     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5389       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5390   } else {
5391     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5392     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5393                        V1_LO->getOpcode() != ISD::UNDEF))
5394       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5395
5396     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5397                        V1_HI->getOpcode() != ISD::UNDEF))
5398       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5399   }
5400
5401   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5402 }
5403
5404 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5405 /// node.
5406 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5407                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5408   EVT VT = BV->getValueType(0);
5409   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5410       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5411     return SDValue();
5412
5413   SDLoc DL(BV);
5414   unsigned NumElts = VT.getVectorNumElements();
5415   SDValue InVec0 = DAG.getUNDEF(VT);
5416   SDValue InVec1 = DAG.getUNDEF(VT);
5417
5418   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5419           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5420
5421   // Odd-numbered elements in the input build vector are obtained from
5422   // adding two integer/float elements.
5423   // Even-numbered elements in the input build vector are obtained from
5424   // subtracting two integer/float elements.
5425   unsigned ExpectedOpcode = ISD::FSUB;
5426   unsigned NextExpectedOpcode = ISD::FADD;
5427   bool AddFound = false;
5428   bool SubFound = false;
5429
5430   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5431     SDValue Op = BV->getOperand(i);
5432
5433     // Skip 'undef' values.
5434     unsigned Opcode = Op.getOpcode();
5435     if (Opcode == ISD::UNDEF) {
5436       std::swap(ExpectedOpcode, NextExpectedOpcode);
5437       continue;
5438     }
5439
5440     // Early exit if we found an unexpected opcode.
5441     if (Opcode != ExpectedOpcode)
5442       return SDValue();
5443
5444     SDValue Op0 = Op.getOperand(0);
5445     SDValue Op1 = Op.getOperand(1);
5446
5447     // Try to match the following pattern:
5448     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5449     // Early exit if we cannot match that sequence.
5450     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5451         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5452         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5453         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5454         Op0.getOperand(1) != Op1.getOperand(1))
5455       return SDValue();
5456
5457     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5458     if (I0 != i)
5459       return SDValue();
5460
5461     // We found a valid add/sub node. Update the information accordingly.
5462     if (i & 1)
5463       AddFound = true;
5464     else
5465       SubFound = true;
5466
5467     // Update InVec0 and InVec1.
5468     if (InVec0.getOpcode() == ISD::UNDEF) {
5469       InVec0 = Op0.getOperand(0);
5470       if (InVec0.getValueType() != VT)
5471         return SDValue();
5472     }
5473     if (InVec1.getOpcode() == ISD::UNDEF) {
5474       InVec1 = Op1.getOperand(0);
5475       if (InVec1.getValueType() != VT)
5476         return SDValue();
5477     }
5478
5479     // Make sure that operands in input to each add/sub node always
5480     // come from a same pair of vectors.
5481     if (InVec0 != Op0.getOperand(0)) {
5482       if (ExpectedOpcode == ISD::FSUB)
5483         return SDValue();
5484
5485       // FADD is commutable. Try to commute the operands
5486       // and then test again.
5487       std::swap(Op0, Op1);
5488       if (InVec0 != Op0.getOperand(0))
5489         return SDValue();
5490     }
5491
5492     if (InVec1 != Op1.getOperand(0))
5493       return SDValue();
5494
5495     // Update the pair of expected opcodes.
5496     std::swap(ExpectedOpcode, NextExpectedOpcode);
5497   }
5498
5499   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5500   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5501       InVec1.getOpcode() != ISD::UNDEF)
5502     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5503
5504   return SDValue();
5505 }
5506
5507 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5508 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5509                                    const X86Subtarget *Subtarget,
5510                                    SelectionDAG &DAG) {
5511   EVT VT = BV->getValueType(0);
5512   unsigned NumElts = VT.getVectorNumElements();
5513   unsigned NumUndefsLO = 0;
5514   unsigned NumUndefsHI = 0;
5515   unsigned Half = NumElts/2;
5516
5517   // Count the number of UNDEF operands in the build_vector in input.
5518   for (unsigned i = 0, e = Half; i != e; ++i)
5519     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5520       NumUndefsLO++;
5521
5522   for (unsigned i = Half, e = NumElts; i != e; ++i)
5523     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5524       NumUndefsHI++;
5525
5526   // Early exit if this is either a build_vector of all UNDEFs or all the
5527   // operands but one are UNDEF.
5528   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5529     return SDValue();
5530
5531   SDLoc DL(BV);
5532   SDValue InVec0, InVec1;
5533   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5534     // Try to match an SSE3 float HADD/HSUB.
5535     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5536       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5537
5538     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5539       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5540   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5541     // Try to match an SSSE3 integer HADD/HSUB.
5542     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5543       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5544
5545     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5546       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5547   }
5548
5549   if (!Subtarget->hasAVX())
5550     return SDValue();
5551
5552   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5553     // Try to match an AVX horizontal add/sub of packed single/double
5554     // precision floating point values from 256-bit vectors.
5555     SDValue InVec2, InVec3;
5556     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5557         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5558         ((InVec0.getOpcode() == ISD::UNDEF ||
5559           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5560         ((InVec1.getOpcode() == ISD::UNDEF ||
5561           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5562       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5563
5564     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5565         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5566         ((InVec0.getOpcode() == ISD::UNDEF ||
5567           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5568         ((InVec1.getOpcode() == ISD::UNDEF ||
5569           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5570       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5571   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5572     // Try to match an AVX2 horizontal add/sub of signed integers.
5573     SDValue InVec2, InVec3;
5574     unsigned X86Opcode;
5575     bool CanFold = true;
5576
5577     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5578         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5579         ((InVec0.getOpcode() == ISD::UNDEF ||
5580           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5581         ((InVec1.getOpcode() == ISD::UNDEF ||
5582           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5583       X86Opcode = X86ISD::HADD;
5584     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5585         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5586         ((InVec0.getOpcode() == ISD::UNDEF ||
5587           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5588         ((InVec1.getOpcode() == ISD::UNDEF ||
5589           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5590       X86Opcode = X86ISD::HSUB;
5591     else
5592       CanFold = false;
5593
5594     if (CanFold) {
5595       // Fold this build_vector into a single horizontal add/sub.
5596       // Do this only if the target has AVX2.
5597       if (Subtarget->hasAVX2())
5598         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5599
5600       // Do not try to expand this build_vector into a pair of horizontal
5601       // add/sub if we can emit a pair of scalar add/sub.
5602       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5603         return SDValue();
5604
5605       // Convert this build_vector into a pair of horizontal binop followed by
5606       // a concat vector.
5607       bool isUndefLO = NumUndefsLO == Half;
5608       bool isUndefHI = NumUndefsHI == Half;
5609       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5610                                    isUndefLO, isUndefHI);
5611     }
5612   }
5613
5614   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5615        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5616     unsigned X86Opcode;
5617     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5618       X86Opcode = X86ISD::HADD;
5619     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5620       X86Opcode = X86ISD::HSUB;
5621     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5622       X86Opcode = X86ISD::FHADD;
5623     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5624       X86Opcode = X86ISD::FHSUB;
5625     else
5626       return SDValue();
5627
5628     // Don't try to expand this build_vector into a pair of horizontal add/sub
5629     // if we can simply emit a pair of scalar add/sub.
5630     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5631       return SDValue();
5632
5633     // Convert this build_vector into two horizontal add/sub followed by
5634     // a concat vector.
5635     bool isUndefLO = NumUndefsLO == Half;
5636     bool isUndefHI = NumUndefsHI == Half;
5637     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5638                                  isUndefLO, isUndefHI);
5639   }
5640
5641   return SDValue();
5642 }
5643
5644 SDValue
5645 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5646   SDLoc dl(Op);
5647
5648   MVT VT = Op.getSimpleValueType();
5649   MVT ExtVT = VT.getVectorElementType();
5650   unsigned NumElems = Op.getNumOperands();
5651
5652   // Generate vectors for predicate vectors.
5653   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5654     return LowerBUILD_VECTORvXi1(Op, DAG);
5655
5656   // Vectors containing all zeros can be matched by pxor and xorps later
5657   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5658     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5659     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5660     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5661       return Op;
5662
5663     return getZeroVector(VT, Subtarget, DAG, dl);
5664   }
5665
5666   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5667   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5668   // vpcmpeqd on 256-bit vectors.
5669   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5670     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5671       return Op;
5672
5673     if (!VT.is512BitVector())
5674       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5675   }
5676
5677   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5678   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5679     return AddSub;
5680   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5681     return HorizontalOp;
5682   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5683     return Broadcast;
5684
5685   unsigned EVTBits = ExtVT.getSizeInBits();
5686
5687   unsigned NumZero  = 0;
5688   unsigned NumNonZero = 0;
5689   unsigned NonZeros = 0;
5690   bool IsAllConstants = true;
5691   SmallSet<SDValue, 8> Values;
5692   for (unsigned i = 0; i < NumElems; ++i) {
5693     SDValue Elt = Op.getOperand(i);
5694     if (Elt.getOpcode() == ISD::UNDEF)
5695       continue;
5696     Values.insert(Elt);
5697     if (Elt.getOpcode() != ISD::Constant &&
5698         Elt.getOpcode() != ISD::ConstantFP)
5699       IsAllConstants = false;
5700     if (X86::isZeroNode(Elt))
5701       NumZero++;
5702     else {
5703       NonZeros |= (1 << i);
5704       NumNonZero++;
5705     }
5706   }
5707
5708   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5709   if (NumNonZero == 0)
5710     return DAG.getUNDEF(VT);
5711
5712   // Special case for single non-zero, non-undef, element.
5713   if (NumNonZero == 1) {
5714     unsigned Idx = countTrailingZeros(NonZeros);
5715     SDValue Item = Op.getOperand(Idx);
5716
5717     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5718     // the value are obviously zero, truncate the value to i32 and do the
5719     // insertion that way.  Only do this if the value is non-constant or if the
5720     // value is a constant being inserted into element 0.  It is cheaper to do
5721     // a constant pool load than it is to do a movd + shuffle.
5722     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5723         (!IsAllConstants || Idx == 0)) {
5724       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5725         // Handle SSE only.
5726         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5727         EVT VecVT = MVT::v4i32;
5728
5729         // Truncate the value (which may itself be a constant) to i32, and
5730         // convert it to a vector with movd (S2V+shuffle to zero extend).
5731         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5732         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5733         return DAG.getNode(
5734             ISD::BITCAST, dl, VT,
5735             getShuffleVectorZeroOrUndef(Item, Idx * 2, true, Subtarget, DAG));
5736       }
5737     }
5738
5739     // If we have a constant or non-constant insertion into the low element of
5740     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5741     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5742     // depending on what the source datatype is.
5743     if (Idx == 0) {
5744       if (NumZero == 0)
5745         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5746
5747       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5748           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5749         if (VT.is512BitVector()) {
5750           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5751           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5752                              Item, DAG.getIntPtrConstant(0, dl));
5753         }
5754         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5755                "Expected an SSE value type!");
5756         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5757         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5758         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5759       }
5760
5761       // We can't directly insert an i8 or i16 into a vector, so zero extend
5762       // it to i32 first.
5763       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5764         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5765         if (VT.is256BitVector()) {
5766           if (Subtarget->hasAVX()) {
5767             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5768             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5769           } else {
5770             // Without AVX, we need to extend to a 128-bit vector and then
5771             // insert into the 256-bit vector.
5772             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5773             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5774             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5775           }
5776         } else {
5777           assert(VT.is128BitVector() && "Expected an SSE value type!");
5778           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5779           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5780         }
5781         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
5782       }
5783     }
5784
5785     // Is it a vector logical left shift?
5786     if (NumElems == 2 && Idx == 1 &&
5787         X86::isZeroNode(Op.getOperand(0)) &&
5788         !X86::isZeroNode(Op.getOperand(1))) {
5789       unsigned NumBits = VT.getSizeInBits();
5790       return getVShift(true, VT,
5791                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5792                                    VT, Op.getOperand(1)),
5793                        NumBits/2, DAG, *this, dl);
5794     }
5795
5796     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5797       return SDValue();
5798
5799     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5800     // is a non-constant being inserted into an element other than the low one,
5801     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5802     // movd/movss) to move this into the low element, then shuffle it into
5803     // place.
5804     if (EVTBits == 32) {
5805       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5806       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5807     }
5808   }
5809
5810   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5811   if (Values.size() == 1) {
5812     if (EVTBits == 32) {
5813       // Instead of a shuffle like this:
5814       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5815       // Check if it's possible to issue this instead.
5816       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5817       unsigned Idx = countTrailingZeros(NonZeros);
5818       SDValue Item = Op.getOperand(Idx);
5819       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5820         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5821     }
5822     return SDValue();
5823   }
5824
5825   // A vector full of immediates; various special cases are already
5826   // handled, so this is best done with a single constant-pool load.
5827   if (IsAllConstants)
5828     return SDValue();
5829
5830   // For AVX-length vectors, see if we can use a vector load to get all of the
5831   // elements, otherwise build the individual 128-bit pieces and use
5832   // shuffles to put them in place.
5833   if (VT.is256BitVector() || VT.is512BitVector()) {
5834     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5835
5836     // Check for a build vector of consecutive loads.
5837     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5838       return LD;
5839
5840     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5841
5842     // Build both the lower and upper subvector.
5843     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5844                                 makeArrayRef(&V[0], NumElems/2));
5845     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5846                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5847
5848     // Recreate the wider vector with the lower and upper part.
5849     if (VT.is256BitVector())
5850       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5851     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5852   }
5853
5854   // Let legalizer expand 2-wide build_vectors.
5855   if (EVTBits == 64) {
5856     if (NumNonZero == 1) {
5857       // One half is zero or undef.
5858       unsigned Idx = countTrailingZeros(NonZeros);
5859       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5860                                  Op.getOperand(Idx));
5861       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5862     }
5863     return SDValue();
5864   }
5865
5866   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5867   if (EVTBits == 8 && NumElems == 16)
5868     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5869                                         Subtarget, *this))
5870       return V;
5871
5872   if (EVTBits == 16 && NumElems == 8)
5873     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5874                                       Subtarget, *this))
5875       return V;
5876
5877   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5878   if (EVTBits == 32 && NumElems == 4)
5879     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
5880       return V;
5881
5882   // If element VT is == 32 bits, turn it into a number of shuffles.
5883   SmallVector<SDValue, 8> V(NumElems);
5884   if (NumElems == 4 && NumZero > 0) {
5885     for (unsigned i = 0; i < 4; ++i) {
5886       bool isZero = !(NonZeros & (1 << i));
5887       if (isZero)
5888         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5889       else
5890         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5891     }
5892
5893     for (unsigned i = 0; i < 2; ++i) {
5894       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5895         default: break;
5896         case 0:
5897           V[i] = V[i*2];  // Must be a zero vector.
5898           break;
5899         case 1:
5900           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5901           break;
5902         case 2:
5903           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5904           break;
5905         case 3:
5906           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5907           break;
5908       }
5909     }
5910
5911     bool Reverse1 = (NonZeros & 0x3) == 2;
5912     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5913     int MaskVec[] = {
5914       Reverse1 ? 1 : 0,
5915       Reverse1 ? 0 : 1,
5916       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
5917       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
5918     };
5919     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5920   }
5921
5922   if (Values.size() > 1 && VT.is128BitVector()) {
5923     // Check for a build vector of consecutive loads.
5924     for (unsigned i = 0; i < NumElems; ++i)
5925       V[i] = Op.getOperand(i);
5926
5927     // Check for elements which are consecutive loads.
5928     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5929       return LD;
5930
5931     // Check for a build vector from mostly shuffle plus few inserting.
5932     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
5933       return Sh;
5934
5935     // For SSE 4.1, use insertps to put the high elements into the low element.
5936     if (Subtarget->hasSSE41()) {
5937       SDValue Result;
5938       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5939         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5940       else
5941         Result = DAG.getUNDEF(VT);
5942
5943       for (unsigned i = 1; i < NumElems; ++i) {
5944         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5945         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5946                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
5947       }
5948       return Result;
5949     }
5950
5951     // Otherwise, expand into a number of unpckl*, start by extending each of
5952     // our (non-undef) elements to the full vector width with the element in the
5953     // bottom slot of the vector (which generates no code for SSE).
5954     for (unsigned i = 0; i < NumElems; ++i) {
5955       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5956         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5957       else
5958         V[i] = DAG.getUNDEF(VT);
5959     }
5960
5961     // Next, we iteratively mix elements, e.g. for v4f32:
5962     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5963     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5964     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5965     unsigned EltStride = NumElems >> 1;
5966     while (EltStride != 0) {
5967       for (unsigned i = 0; i < EltStride; ++i) {
5968         // If V[i+EltStride] is undef and this is the first round of mixing,
5969         // then it is safe to just drop this shuffle: V[i] is already in the
5970         // right place, the one element (since it's the first round) being
5971         // inserted as undef can be dropped.  This isn't safe for successive
5972         // rounds because they will permute elements within both vectors.
5973         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5974             EltStride == NumElems/2)
5975           continue;
5976
5977         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5978       }
5979       EltStride >>= 1;
5980     }
5981     return V[0];
5982   }
5983   return SDValue();
5984 }
5985
5986 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5987 // to create 256-bit vectors from two other 128-bit ones.
5988 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5989   SDLoc dl(Op);
5990   MVT ResVT = Op.getSimpleValueType();
5991
5992   assert((ResVT.is256BitVector() ||
5993           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
5994
5995   SDValue V1 = Op.getOperand(0);
5996   SDValue V2 = Op.getOperand(1);
5997   unsigned NumElems = ResVT.getVectorNumElements();
5998   if (ResVT.is256BitVector())
5999     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6000
6001   if (Op.getNumOperands() == 4) {
6002     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6003                                 ResVT.getVectorNumElements()/2);
6004     SDValue V3 = Op.getOperand(2);
6005     SDValue V4 = Op.getOperand(3);
6006     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6007       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6008   }
6009   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6010 }
6011
6012 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6013                                        const X86Subtarget *Subtarget,
6014                                        SelectionDAG & DAG) {
6015   SDLoc dl(Op);
6016   MVT ResVT = Op.getSimpleValueType();
6017   unsigned NumOfOperands = Op.getNumOperands();
6018
6019   assert(isPowerOf2_32(NumOfOperands) &&
6020          "Unexpected number of operands in CONCAT_VECTORS");
6021
6022   if (NumOfOperands > 2) {
6023     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6024                                   ResVT.getVectorNumElements()/2);
6025     SmallVector<SDValue, 2> Ops;
6026     for (unsigned i = 0; i < NumOfOperands/2; i++)
6027       Ops.push_back(Op.getOperand(i));
6028     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6029     Ops.clear();
6030     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6031       Ops.push_back(Op.getOperand(i));
6032     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6033     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6034   }
6035
6036   SDValue V1 = Op.getOperand(0);
6037   SDValue V2 = Op.getOperand(1);
6038   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6039   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6040
6041   if (IsZeroV1 && IsZeroV2)
6042     return getZeroVector(ResVT, Subtarget, DAG, dl);
6043
6044   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6045   SDValue Undef = DAG.getUNDEF(ResVT);
6046   unsigned NumElems = ResVT.getVectorNumElements();
6047   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6048
6049   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6050   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6051   if (IsZeroV1)
6052     return V2;
6053
6054   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6055   // Zero the upper bits of V1
6056   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6057   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6058   if (IsZeroV2)
6059     return V1;
6060   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6061 }
6062
6063 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6064                                    const X86Subtarget *Subtarget,
6065                                    SelectionDAG &DAG) {
6066   MVT VT = Op.getSimpleValueType();
6067   if (VT.getVectorElementType() == MVT::i1)
6068     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6069
6070   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6071          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6072           Op.getNumOperands() == 4)));
6073
6074   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6075   // from two other 128-bit ones.
6076
6077   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6078   return LowerAVXCONCAT_VECTORS(Op, DAG);
6079 }
6080
6081
6082 //===----------------------------------------------------------------------===//
6083 // Vector shuffle lowering
6084 //
6085 // This is an experimental code path for lowering vector shuffles on x86. It is
6086 // designed to handle arbitrary vector shuffles and blends, gracefully
6087 // degrading performance as necessary. It works hard to recognize idiomatic
6088 // shuffles and lower them to optimal instruction patterns without leaving
6089 // a framework that allows reasonably efficient handling of all vector shuffle
6090 // patterns.
6091 //===----------------------------------------------------------------------===//
6092
6093 /// \brief Tiny helper function to identify a no-op mask.
6094 ///
6095 /// This is a somewhat boring predicate function. It checks whether the mask
6096 /// array input, which is assumed to be a single-input shuffle mask of the kind
6097 /// used by the X86 shuffle instructions (not a fully general
6098 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6099 /// in-place shuffle are 'no-op's.
6100 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6101   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6102     if (Mask[i] != -1 && Mask[i] != i)
6103       return false;
6104   return true;
6105 }
6106
6107 /// \brief Helper function to classify a mask as a single-input mask.
6108 ///
6109 /// This isn't a generic single-input test because in the vector shuffle
6110 /// lowering we canonicalize single inputs to be the first input operand. This
6111 /// means we can more quickly test for a single input by only checking whether
6112 /// an input from the second operand exists. We also assume that the size of
6113 /// mask corresponds to the size of the input vectors which isn't true in the
6114 /// fully general case.
6115 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6116   for (int M : Mask)
6117     if (M >= (int)Mask.size())
6118       return false;
6119   return true;
6120 }
6121
6122 /// \brief Test whether there are elements crossing 128-bit lanes in this
6123 /// shuffle mask.
6124 ///
6125 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6126 /// and we routinely test for these.
6127 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6128   int LaneSize = 128 / VT.getScalarSizeInBits();
6129   int Size = Mask.size();
6130   for (int i = 0; i < Size; ++i)
6131     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6132       return true;
6133   return false;
6134 }
6135
6136 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6137 ///
6138 /// This checks a shuffle mask to see if it is performing the same
6139 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6140 /// that it is also not lane-crossing. It may however involve a blend from the
6141 /// same lane of a second vector.
6142 ///
6143 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6144 /// non-trivial to compute in the face of undef lanes. The representation is
6145 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6146 /// entries from both V1 and V2 inputs to the wider mask.
6147 static bool
6148 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6149                                 SmallVectorImpl<int> &RepeatedMask) {
6150   int LaneSize = 128 / VT.getScalarSizeInBits();
6151   RepeatedMask.resize(LaneSize, -1);
6152   int Size = Mask.size();
6153   for (int i = 0; i < Size; ++i) {
6154     if (Mask[i] < 0)
6155       continue;
6156     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6157       // This entry crosses lanes, so there is no way to model this shuffle.
6158       return false;
6159
6160     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6161     if (RepeatedMask[i % LaneSize] == -1)
6162       // This is the first non-undef entry in this slot of a 128-bit lane.
6163       RepeatedMask[i % LaneSize] =
6164           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6165     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6166       // Found a mismatch with the repeated mask.
6167       return false;
6168   }
6169   return true;
6170 }
6171
6172 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6173 /// arguments.
6174 ///
6175 /// This is a fast way to test a shuffle mask against a fixed pattern:
6176 ///
6177 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6178 ///
6179 /// It returns true if the mask is exactly as wide as the argument list, and
6180 /// each element of the mask is either -1 (signifying undef) or the value given
6181 /// in the argument.
6182 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6183                                 ArrayRef<int> ExpectedMask) {
6184   if (Mask.size() != ExpectedMask.size())
6185     return false;
6186
6187   int Size = Mask.size();
6188
6189   // If the values are build vectors, we can look through them to find
6190   // equivalent inputs that make the shuffles equivalent.
6191   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6192   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6193
6194   for (int i = 0; i < Size; ++i)
6195     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6196       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6197       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6198       if (!MaskBV || !ExpectedBV ||
6199           MaskBV->getOperand(Mask[i] % Size) !=
6200               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6201         return false;
6202     }
6203
6204   return true;
6205 }
6206
6207 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6208 ///
6209 /// This helper function produces an 8-bit shuffle immediate corresponding to
6210 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6211 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6212 /// example.
6213 ///
6214 /// NB: We rely heavily on "undef" masks preserving the input lane.
6215 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6216                                           SelectionDAG &DAG) {
6217   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6218   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6219   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6220   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6221   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6222
6223   unsigned Imm = 0;
6224   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6225   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6226   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6227   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6228   return DAG.getConstant(Imm, DL, MVT::i8);
6229 }
6230
6231 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6232 ///
6233 /// This is used as a fallback approach when first class blend instructions are
6234 /// unavailable. Currently it is only suitable for integer vectors, but could
6235 /// be generalized for floating point vectors if desirable.
6236 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6237                                             SDValue V2, ArrayRef<int> Mask,
6238                                             SelectionDAG &DAG) {
6239   assert(VT.isInteger() && "Only supports integer vector types!");
6240   MVT EltVT = VT.getScalarType();
6241   int NumEltBits = EltVT.getSizeInBits();
6242   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6243   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6244                                     EltVT);
6245   SmallVector<SDValue, 16> MaskOps;
6246   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6247     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6248       return SDValue(); // Shuffled input!
6249     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6250   }
6251
6252   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6253   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6254   // We have to cast V2 around.
6255   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6256   V2 = DAG.getNode(ISD::BITCAST, DL, VT,
6257                    DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6258                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V1Mask),
6259                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V2)));
6260   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6261 }
6262
6263 /// \brief Try to emit a blend instruction for a shuffle.
6264 ///
6265 /// This doesn't do any checks for the availability of instructions for blending
6266 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6267 /// be matched in the backend with the type given. What it does check for is
6268 /// that the shuffle mask is in fact a blend.
6269 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6270                                          SDValue V2, ArrayRef<int> Mask,
6271                                          const X86Subtarget *Subtarget,
6272                                          SelectionDAG &DAG) {
6273   unsigned BlendMask = 0;
6274   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6275     if (Mask[i] >= Size) {
6276       if (Mask[i] != i + Size)
6277         return SDValue(); // Shuffled V2 input!
6278       BlendMask |= 1u << i;
6279       continue;
6280     }
6281     if (Mask[i] >= 0 && Mask[i] != i)
6282       return SDValue(); // Shuffled V1 input!
6283   }
6284   switch (VT.SimpleTy) {
6285   case MVT::v2f64:
6286   case MVT::v4f32:
6287   case MVT::v4f64:
6288   case MVT::v8f32:
6289     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6290                        DAG.getConstant(BlendMask, DL, MVT::i8));
6291
6292   case MVT::v4i64:
6293   case MVT::v8i32:
6294     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6295     // FALLTHROUGH
6296   case MVT::v2i64:
6297   case MVT::v4i32:
6298     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6299     // that instruction.
6300     if (Subtarget->hasAVX2()) {
6301       // Scale the blend by the number of 32-bit dwords per element.
6302       int Scale =  VT.getScalarSizeInBits() / 32;
6303       BlendMask = 0;
6304       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6305         if (Mask[i] >= Size)
6306           for (int j = 0; j < Scale; ++j)
6307             BlendMask |= 1u << (i * Scale + j);
6308
6309       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6310       V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6311       V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6312       return DAG.getNode(ISD::BITCAST, DL, VT,
6313                          DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6314                                      DAG.getConstant(BlendMask, DL, MVT::i8)));
6315     }
6316     // FALLTHROUGH
6317   case MVT::v8i16: {
6318     // For integer shuffles we need to expand the mask and cast the inputs to
6319     // v8i16s prior to blending.
6320     int Scale = 8 / VT.getVectorNumElements();
6321     BlendMask = 0;
6322     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6323       if (Mask[i] >= Size)
6324         for (int j = 0; j < Scale; ++j)
6325           BlendMask |= 1u << (i * Scale + j);
6326
6327     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
6328     V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
6329     return DAG.getNode(ISD::BITCAST, DL, VT,
6330                        DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6331                                    DAG.getConstant(BlendMask, DL, MVT::i8)));
6332   }
6333
6334   case MVT::v16i16: {
6335     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6336     SmallVector<int, 8> RepeatedMask;
6337     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6338       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6339       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6340       BlendMask = 0;
6341       for (int i = 0; i < 8; ++i)
6342         if (RepeatedMask[i] >= 16)
6343           BlendMask |= 1u << i;
6344       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6345                          DAG.getConstant(BlendMask, DL, MVT::i8));
6346     }
6347   }
6348     // FALLTHROUGH
6349   case MVT::v16i8:
6350   case MVT::v32i8: {
6351     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6352            "256-bit byte-blends require AVX2 support!");
6353
6354     // Scale the blend by the number of bytes per element.
6355     int Scale = VT.getScalarSizeInBits() / 8;
6356
6357     // This form of blend is always done on bytes. Compute the byte vector
6358     // type.
6359     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6360
6361     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6362     // mix of LLVM's code generator and the x86 backend. We tell the code
6363     // generator that boolean values in the elements of an x86 vector register
6364     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6365     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6366     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6367     // of the element (the remaining are ignored) and 0 in that high bit would
6368     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6369     // the LLVM model for boolean values in vector elements gets the relevant
6370     // bit set, it is set backwards and over constrained relative to x86's
6371     // actual model.
6372     SmallVector<SDValue, 32> VSELECTMask;
6373     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6374       for (int j = 0; j < Scale; ++j)
6375         VSELECTMask.push_back(
6376             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6377                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6378                                           MVT::i8));
6379
6380     V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6381     V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6382     return DAG.getNode(
6383         ISD::BITCAST, DL, VT,
6384         DAG.getNode(ISD::VSELECT, DL, BlendVT,
6385                     DAG.getNode(ISD::BUILD_VECTOR, DL, BlendVT, VSELECTMask),
6386                     V1, V2));
6387   }
6388
6389   default:
6390     llvm_unreachable("Not a supported integer vector type!");
6391   }
6392 }
6393
6394 /// \brief Try to lower as a blend of elements from two inputs followed by
6395 /// a single-input permutation.
6396 ///
6397 /// This matches the pattern where we can blend elements from two inputs and
6398 /// then reduce the shuffle to a single-input permutation.
6399 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6400                                                    SDValue V2,
6401                                                    ArrayRef<int> Mask,
6402                                                    SelectionDAG &DAG) {
6403   // We build up the blend mask while checking whether a blend is a viable way
6404   // to reduce the shuffle.
6405   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6406   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6407
6408   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6409     if (Mask[i] < 0)
6410       continue;
6411
6412     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6413
6414     if (BlendMask[Mask[i] % Size] == -1)
6415       BlendMask[Mask[i] % Size] = Mask[i];
6416     else if (BlendMask[Mask[i] % Size] != Mask[i])
6417       return SDValue(); // Can't blend in the needed input!
6418
6419     PermuteMask[i] = Mask[i] % Size;
6420   }
6421
6422   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6423   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6424 }
6425
6426 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6427 /// blends and permutes.
6428 ///
6429 /// This matches the extremely common pattern for handling combined
6430 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6431 /// operations. It will try to pick the best arrangement of shuffles and
6432 /// blends.
6433 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6434                                                           SDValue V1,
6435                                                           SDValue V2,
6436                                                           ArrayRef<int> Mask,
6437                                                           SelectionDAG &DAG) {
6438   // Shuffle the input elements into the desired positions in V1 and V2 and
6439   // blend them together.
6440   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6441   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6442   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6443   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6444     if (Mask[i] >= 0 && Mask[i] < Size) {
6445       V1Mask[i] = Mask[i];
6446       BlendMask[i] = i;
6447     } else if (Mask[i] >= Size) {
6448       V2Mask[i] = Mask[i] - Size;
6449       BlendMask[i] = i + Size;
6450     }
6451
6452   // Try to lower with the simpler initial blend strategy unless one of the
6453   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6454   // shuffle may be able to fold with a load or other benefit. However, when
6455   // we'll have to do 2x as many shuffles in order to achieve this, blending
6456   // first is a better strategy.
6457   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6458     if (SDValue BlendPerm =
6459             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6460       return BlendPerm;
6461
6462   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6463   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6464   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6465 }
6466
6467 /// \brief Try to lower a vector shuffle as a byte rotation.
6468 ///
6469 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6470 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6471 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6472 /// try to generically lower a vector shuffle through such an pattern. It
6473 /// does not check for the profitability of lowering either as PALIGNR or
6474 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6475 /// This matches shuffle vectors that look like:
6476 ///
6477 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6478 ///
6479 /// Essentially it concatenates V1 and V2, shifts right by some number of
6480 /// elements, and takes the low elements as the result. Note that while this is
6481 /// specified as a *right shift* because x86 is little-endian, it is a *left
6482 /// rotate* of the vector lanes.
6483 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6484                                               SDValue V2,
6485                                               ArrayRef<int> Mask,
6486                                               const X86Subtarget *Subtarget,
6487                                               SelectionDAG &DAG) {
6488   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6489
6490   int NumElts = Mask.size();
6491   int NumLanes = VT.getSizeInBits() / 128;
6492   int NumLaneElts = NumElts / NumLanes;
6493
6494   // We need to detect various ways of spelling a rotation:
6495   //   [11, 12, 13, 14, 15,  0,  1,  2]
6496   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6497   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6498   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6499   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6500   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6501   int Rotation = 0;
6502   SDValue Lo, Hi;
6503   for (int l = 0; l < NumElts; l += NumLaneElts) {
6504     for (int i = 0; i < NumLaneElts; ++i) {
6505       if (Mask[l + i] == -1)
6506         continue;
6507       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6508
6509       // Get the mod-Size index and lane correct it.
6510       int LaneIdx = (Mask[l + i] % NumElts) - l;
6511       // Make sure it was in this lane.
6512       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6513         return SDValue();
6514
6515       // Determine where a rotated vector would have started.
6516       int StartIdx = i - LaneIdx;
6517       if (StartIdx == 0)
6518         // The identity rotation isn't interesting, stop.
6519         return SDValue();
6520
6521       // If we found the tail of a vector the rotation must be the missing
6522       // front. If we found the head of a vector, it must be how much of the
6523       // head.
6524       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6525
6526       if (Rotation == 0)
6527         Rotation = CandidateRotation;
6528       else if (Rotation != CandidateRotation)
6529         // The rotations don't match, so we can't match this mask.
6530         return SDValue();
6531
6532       // Compute which value this mask is pointing at.
6533       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6534
6535       // Compute which of the two target values this index should be assigned
6536       // to. This reflects whether the high elements are remaining or the low
6537       // elements are remaining.
6538       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6539
6540       // Either set up this value if we've not encountered it before, or check
6541       // that it remains consistent.
6542       if (!TargetV)
6543         TargetV = MaskV;
6544       else if (TargetV != MaskV)
6545         // This may be a rotation, but it pulls from the inputs in some
6546         // unsupported interleaving.
6547         return SDValue();
6548     }
6549   }
6550
6551   // Check that we successfully analyzed the mask, and normalize the results.
6552   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6553   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6554   if (!Lo)
6555     Lo = Hi;
6556   else if (!Hi)
6557     Hi = Lo;
6558
6559   // The actual rotate instruction rotates bytes, so we need to scale the
6560   // rotation based on how many bytes are in the vector lane.
6561   int Scale = 16 / NumLaneElts;
6562
6563   // SSSE3 targets can use the palignr instruction.
6564   if (Subtarget->hasSSSE3()) {
6565     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6566     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6567     Lo = DAG.getNode(ISD::BITCAST, DL, AlignVT, Lo);
6568     Hi = DAG.getNode(ISD::BITCAST, DL, AlignVT, Hi);
6569
6570     return DAG.getNode(ISD::BITCAST, DL, VT,
6571                        DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6572                                    DAG.getConstant(Rotation * Scale, DL,
6573                                                    MVT::i8)));
6574   }
6575
6576   assert(VT.getSizeInBits() == 128 &&
6577          "Rotate-based lowering only supports 128-bit lowering!");
6578   assert(Mask.size() <= 16 &&
6579          "Can shuffle at most 16 bytes in a 128-bit vector!");
6580
6581   // Default SSE2 implementation
6582   int LoByteShift = 16 - Rotation * Scale;
6583   int HiByteShift = Rotation * Scale;
6584
6585   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6586   Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Lo);
6587   Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Hi);
6588
6589   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6590                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
6591   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6592                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
6593   return DAG.getNode(ISD::BITCAST, DL, VT,
6594                      DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6595 }
6596
6597 /// \brief Compute whether each element of a shuffle is zeroable.
6598 ///
6599 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6600 /// Either it is an undef element in the shuffle mask, the element of the input
6601 /// referenced is undef, or the element of the input referenced is known to be
6602 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6603 /// as many lanes with this technique as possible to simplify the remaining
6604 /// shuffle.
6605 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6606                                                      SDValue V1, SDValue V2) {
6607   SmallBitVector Zeroable(Mask.size(), false);
6608
6609   while (V1.getOpcode() == ISD::BITCAST)
6610     V1 = V1->getOperand(0);
6611   while (V2.getOpcode() == ISD::BITCAST)
6612     V2 = V2->getOperand(0);
6613
6614   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6615   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6616
6617   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6618     int M = Mask[i];
6619     // Handle the easy cases.
6620     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6621       Zeroable[i] = true;
6622       continue;
6623     }
6624
6625     // If this is an index into a build_vector node (which has the same number
6626     // of elements), dig out the input value and use it.
6627     SDValue V = M < Size ? V1 : V2;
6628     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6629       continue;
6630
6631     SDValue Input = V.getOperand(M % Size);
6632     // The UNDEF opcode check really should be dead code here, but not quite
6633     // worth asserting on (it isn't invalid, just unexpected).
6634     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6635       Zeroable[i] = true;
6636   }
6637
6638   return Zeroable;
6639 }
6640
6641 /// \brief Try to emit a bitmask instruction for a shuffle.
6642 ///
6643 /// This handles cases where we can model a blend exactly as a bitmask due to
6644 /// one of the inputs being zeroable.
6645 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6646                                            SDValue V2, ArrayRef<int> Mask,
6647                                            SelectionDAG &DAG) {
6648   MVT EltVT = VT.getScalarType();
6649   int NumEltBits = EltVT.getSizeInBits();
6650   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6651   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6652   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6653                                     IntEltVT);
6654   if (EltVT.isFloatingPoint()) {
6655     Zero = DAG.getNode(ISD::BITCAST, DL, EltVT, Zero);
6656     AllOnes = DAG.getNode(ISD::BITCAST, DL, EltVT, AllOnes);
6657   }
6658   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6659   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6660   SDValue V;
6661   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6662     if (Zeroable[i])
6663       continue;
6664     if (Mask[i] % Size != i)
6665       return SDValue(); // Not a blend.
6666     if (!V)
6667       V = Mask[i] < Size ? V1 : V2;
6668     else if (V != (Mask[i] < Size ? V1 : V2))
6669       return SDValue(); // Can only let one input through the mask.
6670
6671     VMaskOps[i] = AllOnes;
6672   }
6673   if (!V)
6674     return SDValue(); // No non-zeroable elements!
6675
6676   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6677   V = DAG.getNode(VT.isFloatingPoint()
6678                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6679                   DL, VT, V, VMask);
6680   return V;
6681 }
6682
6683 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6684 ///
6685 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6686 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6687 /// matches elements from one of the input vectors shuffled to the left or
6688 /// right with zeroable elements 'shifted in'. It handles both the strictly
6689 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6690 /// quad word lane.
6691 ///
6692 /// PSHL : (little-endian) left bit shift.
6693 /// [ zz, 0, zz,  2 ]
6694 /// [ -1, 4, zz, -1 ]
6695 /// PSRL : (little-endian) right bit shift.
6696 /// [  1, zz,  3, zz]
6697 /// [ -1, -1,  7, zz]
6698 /// PSLLDQ : (little-endian) left byte shift
6699 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6700 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6701 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6702 /// PSRLDQ : (little-endian) right byte shift
6703 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6704 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6705 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6706 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6707                                          SDValue V2, ArrayRef<int> Mask,
6708                                          SelectionDAG &DAG) {
6709   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6710
6711   int Size = Mask.size();
6712   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6713
6714   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6715     for (int i = 0; i < Size; i += Scale)
6716       for (int j = 0; j < Shift; ++j)
6717         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6718           return false;
6719
6720     return true;
6721   };
6722
6723   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6724     for (int i = 0; i != Size; i += Scale) {
6725       unsigned Pos = Left ? i + Shift : i;
6726       unsigned Low = Left ? i : i + Shift;
6727       unsigned Len = Scale - Shift;
6728       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6729                                       Low + (V == V1 ? 0 : Size)))
6730         return SDValue();
6731     }
6732
6733     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6734     bool ByteShift = ShiftEltBits > 64;
6735     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6736                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6737     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6738
6739     // Normalize the scale for byte shifts to still produce an i64 element
6740     // type.
6741     Scale = ByteShift ? Scale / 2 : Scale;
6742
6743     // We need to round trip through the appropriate type for the shift.
6744     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6745     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6746     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6747            "Illegal integer vector type");
6748     V = DAG.getNode(ISD::BITCAST, DL, ShiftVT, V);
6749
6750     V = DAG.getNode(OpCode, DL, ShiftVT, V,
6751                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
6752     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6753   };
6754
6755   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6756   // keep doubling the size of the integer elements up to that. We can
6757   // then shift the elements of the integer vector by whole multiples of
6758   // their width within the elements of the larger integer vector. Test each
6759   // multiple to see if we can find a match with the moved element indices
6760   // and that the shifted in elements are all zeroable.
6761   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6762     for (int Shift = 1; Shift != Scale; ++Shift)
6763       for (bool Left : {true, false})
6764         if (CheckZeros(Shift, Scale, Left))
6765           for (SDValue V : {V1, V2})
6766             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6767               return Match;
6768
6769   // no match
6770   return SDValue();
6771 }
6772
6773 /// \brief Lower a vector shuffle as a zero or any extension.
6774 ///
6775 /// Given a specific number of elements, element bit width, and extension
6776 /// stride, produce either a zero or any extension based on the available
6777 /// features of the subtarget.
6778 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6779     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6780     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6781   assert(Scale > 1 && "Need a scale to extend.");
6782   int NumElements = VT.getVectorNumElements();
6783   int EltBits = VT.getScalarSizeInBits();
6784   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6785          "Only 8, 16, and 32 bit elements can be extended.");
6786   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6787
6788   // Found a valid zext mask! Try various lowering strategies based on the
6789   // input type and available ISA extensions.
6790   if (Subtarget->hasSSE41()) {
6791     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6792                                  NumElements / Scale);
6793     return DAG.getNode(ISD::BITCAST, DL, VT,
6794                        DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6795   }
6796
6797   // For any extends we can cheat for larger element sizes and use shuffle
6798   // instructions that can fold with a load and/or copy.
6799   if (AnyExt && EltBits == 32) {
6800     int PSHUFDMask[4] = {0, -1, 1, -1};
6801     return DAG.getNode(
6802         ISD::BITCAST, DL, VT,
6803         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6804                     DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6805                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
6806   }
6807   if (AnyExt && EltBits == 16 && Scale > 2) {
6808     int PSHUFDMask[4] = {0, -1, 0, -1};
6809     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6810                          DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6811                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
6812     int PSHUFHWMask[4] = {1, -1, -1, -1};
6813     return DAG.getNode(
6814         ISD::BITCAST, DL, VT,
6815         DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6816                     DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, InputV),
6817                     getV4X86ShuffleImm8ForMask(PSHUFHWMask, DL, DAG)));
6818   }
6819
6820   // If this would require more than 2 unpack instructions to expand, use
6821   // pshufb when available. We can only use more than 2 unpack instructions
6822   // when zero extending i8 elements which also makes it easier to use pshufb.
6823   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6824     assert(NumElements == 16 && "Unexpected byte vector width!");
6825     SDValue PSHUFBMask[16];
6826     for (int i = 0; i < 16; ++i)
6827       PSHUFBMask[i] =
6828           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, DL, MVT::i8);
6829     InputV = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, InputV);
6830     return DAG.getNode(ISD::BITCAST, DL, VT,
6831                        DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6832                                    DAG.getNode(ISD::BUILD_VECTOR, DL,
6833                                                MVT::v16i8, PSHUFBMask)));
6834   }
6835
6836   // Otherwise emit a sequence of unpacks.
6837   do {
6838     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6839     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6840                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6841     InputV = DAG.getNode(ISD::BITCAST, DL, InputVT, InputV);
6842     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6843     Scale /= 2;
6844     EltBits *= 2;
6845     NumElements /= 2;
6846   } while (Scale > 1);
6847   return DAG.getNode(ISD::BITCAST, DL, VT, InputV);
6848 }
6849
6850 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6851 ///
6852 /// This routine will try to do everything in its power to cleverly lower
6853 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6854 /// check for the profitability of this lowering,  it tries to aggressively
6855 /// match this pattern. It will use all of the micro-architectural details it
6856 /// can to emit an efficient lowering. It handles both blends with all-zero
6857 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6858 /// masking out later).
6859 ///
6860 /// The reason we have dedicated lowering for zext-style shuffles is that they
6861 /// are both incredibly common and often quite performance sensitive.
6862 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6863     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6864     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6865   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6866
6867   int Bits = VT.getSizeInBits();
6868   int NumElements = VT.getVectorNumElements();
6869   assert(VT.getScalarSizeInBits() <= 32 &&
6870          "Exceeds 32-bit integer zero extension limit");
6871   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6872
6873   // Define a helper function to check a particular ext-scale and lower to it if
6874   // valid.
6875   auto Lower = [&](int Scale) -> SDValue {
6876     SDValue InputV;
6877     bool AnyExt = true;
6878     for (int i = 0; i < NumElements; ++i) {
6879       if (Mask[i] == -1)
6880         continue; // Valid anywhere but doesn't tell us anything.
6881       if (i % Scale != 0) {
6882         // Each of the extended elements need to be zeroable.
6883         if (!Zeroable[i])
6884           return SDValue();
6885
6886         // We no longer are in the anyext case.
6887         AnyExt = false;
6888         continue;
6889       }
6890
6891       // Each of the base elements needs to be consecutive indices into the
6892       // same input vector.
6893       SDValue V = Mask[i] < NumElements ? V1 : V2;
6894       if (!InputV)
6895         InputV = V;
6896       else if (InputV != V)
6897         return SDValue(); // Flip-flopping inputs.
6898
6899       if (Mask[i] % NumElements != i / Scale)
6900         return SDValue(); // Non-consecutive strided elements.
6901     }
6902
6903     // If we fail to find an input, we have a zero-shuffle which should always
6904     // have already been handled.
6905     // FIXME: Maybe handle this here in case during blending we end up with one?
6906     if (!InputV)
6907       return SDValue();
6908
6909     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6910         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
6911   };
6912
6913   // The widest scale possible for extending is to a 64-bit integer.
6914   assert(Bits % 64 == 0 &&
6915          "The number of bits in a vector must be divisible by 64 on x86!");
6916   int NumExtElements = Bits / 64;
6917
6918   // Each iteration, try extending the elements half as much, but into twice as
6919   // many elements.
6920   for (; NumExtElements < NumElements; NumExtElements *= 2) {
6921     assert(NumElements % NumExtElements == 0 &&
6922            "The input vector size must be divisible by the extended size.");
6923     if (SDValue V = Lower(NumElements / NumExtElements))
6924       return V;
6925   }
6926
6927   // General extends failed, but 128-bit vectors may be able to use MOVQ.
6928   if (Bits != 128)
6929     return SDValue();
6930
6931   // Returns one of the source operands if the shuffle can be reduced to a
6932   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
6933   auto CanZExtLowHalf = [&]() {
6934     for (int i = NumElements / 2; i != NumElements; ++i)
6935       if (!Zeroable[i])
6936         return SDValue();
6937     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
6938       return V1;
6939     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
6940       return V2;
6941     return SDValue();
6942   };
6943
6944   if (SDValue V = CanZExtLowHalf()) {
6945     V = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V);
6946     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
6947     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6948   }
6949
6950   // No viable ext lowering found.
6951   return SDValue();
6952 }
6953
6954 /// \brief Try to get a scalar value for a specific element of a vector.
6955 ///
6956 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
6957 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
6958                                               SelectionDAG &DAG) {
6959   MVT VT = V.getSimpleValueType();
6960   MVT EltVT = VT.getVectorElementType();
6961   while (V.getOpcode() == ISD::BITCAST)
6962     V = V.getOperand(0);
6963   // If the bitcasts shift the element size, we can't extract an equivalent
6964   // element from it.
6965   MVT NewVT = V.getSimpleValueType();
6966   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
6967     return SDValue();
6968
6969   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6970       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
6971     // Ensure the scalar operand is the same size as the destination.
6972     // FIXME: Add support for scalar truncation where possible.
6973     SDValue S = V.getOperand(Idx);
6974     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
6975       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
6976   }
6977
6978   return SDValue();
6979 }
6980
6981 /// \brief Helper to test for a load that can be folded with x86 shuffles.
6982 ///
6983 /// This is particularly important because the set of instructions varies
6984 /// significantly based on whether the operand is a load or not.
6985 static bool isShuffleFoldableLoad(SDValue V) {
6986   while (V.getOpcode() == ISD::BITCAST)
6987     V = V.getOperand(0);
6988
6989   return ISD::isNON_EXTLoad(V.getNode());
6990 }
6991
6992 /// \brief Try to lower insertion of a single element into a zero vector.
6993 ///
6994 /// This is a common pattern that we have especially efficient patterns to lower
6995 /// across all subtarget feature sets.
6996 static SDValue lowerVectorShuffleAsElementInsertion(
6997     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6998     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6999   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7000   MVT ExtVT = VT;
7001   MVT EltVT = VT.getVectorElementType();
7002
7003   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7004                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7005                 Mask.begin();
7006   bool IsV1Zeroable = true;
7007   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7008     if (i != V2Index && !Zeroable[i]) {
7009       IsV1Zeroable = false;
7010       break;
7011     }
7012
7013   // Check for a single input from a SCALAR_TO_VECTOR node.
7014   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7015   // all the smarts here sunk into that routine. However, the current
7016   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7017   // vector shuffle lowering is dead.
7018   if (SDValue V2S = getScalarValueForVectorElement(
7019           V2, Mask[V2Index] - Mask.size(), DAG)) {
7020     // We need to zext the scalar if it is smaller than an i32.
7021     V2S = DAG.getNode(ISD::BITCAST, DL, EltVT, V2S);
7022     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7023       // Using zext to expand a narrow element won't work for non-zero
7024       // insertions.
7025       if (!IsV1Zeroable)
7026         return SDValue();
7027
7028       // Zero-extend directly to i32.
7029       ExtVT = MVT::v4i32;
7030       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7031     }
7032     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7033   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7034              EltVT == MVT::i16) {
7035     // Either not inserting from the low element of the input or the input
7036     // element size is too small to use VZEXT_MOVL to clear the high bits.
7037     return SDValue();
7038   }
7039
7040   if (!IsV1Zeroable) {
7041     // If V1 can't be treated as a zero vector we have fewer options to lower
7042     // this. We can't support integer vectors or non-zero targets cheaply, and
7043     // the V1 elements can't be permuted in any way.
7044     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7045     if (!VT.isFloatingPoint() || V2Index != 0)
7046       return SDValue();
7047     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7048     V1Mask[V2Index] = -1;
7049     if (!isNoopShuffleMask(V1Mask))
7050       return SDValue();
7051     // This is essentially a special case blend operation, but if we have
7052     // general purpose blend operations, they are always faster. Bail and let
7053     // the rest of the lowering handle these as blends.
7054     if (Subtarget->hasSSE41())
7055       return SDValue();
7056
7057     // Otherwise, use MOVSD or MOVSS.
7058     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7059            "Only two types of floating point element types to handle!");
7060     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7061                        ExtVT, V1, V2);
7062   }
7063
7064   // This lowering only works for the low element with floating point vectors.
7065   if (VT.isFloatingPoint() && V2Index != 0)
7066     return SDValue();
7067
7068   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7069   if (ExtVT != VT)
7070     V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
7071
7072   if (V2Index != 0) {
7073     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7074     // the desired position. Otherwise it is more efficient to do a vector
7075     // shift left. We know that we can do a vector shift left because all
7076     // the inputs are zero.
7077     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7078       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7079       V2Shuffle[V2Index] = 0;
7080       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7081     } else {
7082       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V2);
7083       V2 = DAG.getNode(
7084           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7085           DAG.getConstant(
7086               V2Index * EltVT.getSizeInBits()/8, DL,
7087               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
7088       V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
7089     }
7090   }
7091   return V2;
7092 }
7093
7094 /// \brief Try to lower broadcast of a single element.
7095 ///
7096 /// For convenience, this code also bundles all of the subtarget feature set
7097 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7098 /// a convenient way to factor it out.
7099 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7100                                              ArrayRef<int> Mask,
7101                                              const X86Subtarget *Subtarget,
7102                                              SelectionDAG &DAG) {
7103   if (!Subtarget->hasAVX())
7104     return SDValue();
7105   if (VT.isInteger() && !Subtarget->hasAVX2())
7106     return SDValue();
7107
7108   // Check that the mask is a broadcast.
7109   int BroadcastIdx = -1;
7110   for (int M : Mask)
7111     if (M >= 0 && BroadcastIdx == -1)
7112       BroadcastIdx = M;
7113     else if (M >= 0 && M != BroadcastIdx)
7114       return SDValue();
7115
7116   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7117                                             "a sorted mask where the broadcast "
7118                                             "comes from V1.");
7119
7120   // Go up the chain of (vector) values to find a scalar load that we can
7121   // combine with the broadcast.
7122   for (;;) {
7123     switch (V.getOpcode()) {
7124     case ISD::CONCAT_VECTORS: {
7125       int OperandSize = Mask.size() / V.getNumOperands();
7126       V = V.getOperand(BroadcastIdx / OperandSize);
7127       BroadcastIdx %= OperandSize;
7128       continue;
7129     }
7130
7131     case ISD::INSERT_SUBVECTOR: {
7132       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7133       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7134       if (!ConstantIdx)
7135         break;
7136
7137       int BeginIdx = (int)ConstantIdx->getZExtValue();
7138       int EndIdx =
7139           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7140       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7141         BroadcastIdx -= BeginIdx;
7142         V = VInner;
7143       } else {
7144         V = VOuter;
7145       }
7146       continue;
7147     }
7148     }
7149     break;
7150   }
7151
7152   // Check if this is a broadcast of a scalar. We special case lowering
7153   // for scalars so that we can more effectively fold with loads.
7154   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7155       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7156     V = V.getOperand(BroadcastIdx);
7157
7158     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7159     // Only AVX2 has register broadcasts.
7160     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7161       return SDValue();
7162   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7163     // We can't broadcast from a vector register without AVX2, and we can only
7164     // broadcast from the zero-element of a vector register.
7165     return SDValue();
7166   }
7167
7168   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7169 }
7170
7171 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7172 // INSERTPS when the V1 elements are already in the correct locations
7173 // because otherwise we can just always use two SHUFPS instructions which
7174 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7175 // perform INSERTPS if a single V1 element is out of place and all V2
7176 // elements are zeroable.
7177 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7178                                             ArrayRef<int> Mask,
7179                                             SelectionDAG &DAG) {
7180   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7181   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7182   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7183   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7184
7185   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7186
7187   unsigned ZMask = 0;
7188   int V1DstIndex = -1;
7189   int V2DstIndex = -1;
7190   bool V1UsedInPlace = false;
7191
7192   for (int i = 0; i < 4; ++i) {
7193     // Synthesize a zero mask from the zeroable elements (includes undefs).
7194     if (Zeroable[i]) {
7195       ZMask |= 1 << i;
7196       continue;
7197     }
7198
7199     // Flag if we use any V1 inputs in place.
7200     if (i == Mask[i]) {
7201       V1UsedInPlace = true;
7202       continue;
7203     }
7204
7205     // We can only insert a single non-zeroable element.
7206     if (V1DstIndex != -1 || V2DstIndex != -1)
7207       return SDValue();
7208
7209     if (Mask[i] < 4) {
7210       // V1 input out of place for insertion.
7211       V1DstIndex = i;
7212     } else {
7213       // V2 input for insertion.
7214       V2DstIndex = i;
7215     }
7216   }
7217
7218   // Don't bother if we have no (non-zeroable) element for insertion.
7219   if (V1DstIndex == -1 && V2DstIndex == -1)
7220     return SDValue();
7221
7222   // Determine element insertion src/dst indices. The src index is from the
7223   // start of the inserted vector, not the start of the concatenated vector.
7224   unsigned V2SrcIndex = 0;
7225   if (V1DstIndex != -1) {
7226     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7227     // and don't use the original V2 at all.
7228     V2SrcIndex = Mask[V1DstIndex];
7229     V2DstIndex = V1DstIndex;
7230     V2 = V1;
7231   } else {
7232     V2SrcIndex = Mask[V2DstIndex] - 4;
7233   }
7234
7235   // If no V1 inputs are used in place, then the result is created only from
7236   // the zero mask and the V2 insertion - so remove V1 dependency.
7237   if (!V1UsedInPlace)
7238     V1 = DAG.getUNDEF(MVT::v4f32);
7239
7240   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7241   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7242
7243   // Insert the V2 element into the desired position.
7244   SDLoc DL(Op);
7245   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7246                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7247 }
7248
7249 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7250 /// UNPCK instruction.
7251 ///
7252 /// This specifically targets cases where we end up with alternating between
7253 /// the two inputs, and so can permute them into something that feeds a single
7254 /// UNPCK instruction. Note that this routine only targets integer vectors
7255 /// because for floating point vectors we have a generalized SHUFPS lowering
7256 /// strategy that handles everything that doesn't *exactly* match an unpack,
7257 /// making this clever lowering unnecessary.
7258 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7259                                           SDValue V2, ArrayRef<int> Mask,
7260                                           SelectionDAG &DAG) {
7261   assert(!VT.isFloatingPoint() &&
7262          "This routine only supports integer vectors.");
7263   assert(!isSingleInputShuffleMask(Mask) &&
7264          "This routine should only be used when blending two inputs.");
7265   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7266
7267   int Size = Mask.size();
7268
7269   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7270     return M >= 0 && M % Size < Size / 2;
7271   });
7272   int NumHiInputs = std::count_if(
7273       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7274
7275   bool UnpackLo = NumLoInputs >= NumHiInputs;
7276
7277   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7278     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7279     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7280
7281     for (int i = 0; i < Size; ++i) {
7282       if (Mask[i] < 0)
7283         continue;
7284
7285       // Each element of the unpack contains Scale elements from this mask.
7286       int UnpackIdx = i / Scale;
7287
7288       // We only handle the case where V1 feeds the first slots of the unpack.
7289       // We rely on canonicalization to ensure this is the case.
7290       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7291         return SDValue();
7292
7293       // Setup the mask for this input. The indexing is tricky as we have to
7294       // handle the unpack stride.
7295       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7296       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7297           Mask[i] % Size;
7298     }
7299
7300     // If we will have to shuffle both inputs to use the unpack, check whether
7301     // we can just unpack first and shuffle the result. If so, skip this unpack.
7302     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7303         !isNoopShuffleMask(V2Mask))
7304       return SDValue();
7305
7306     // Shuffle the inputs into place.
7307     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7308     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7309
7310     // Cast the inputs to the type we will use to unpack them.
7311     V1 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V1);
7312     V2 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V2);
7313
7314     // Unpack the inputs and cast the result back to the desired type.
7315     return DAG.getNode(ISD::BITCAST, DL, VT,
7316                        DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH,
7317                                    DL, UnpackVT, V1, V2));
7318   };
7319
7320   // We try each unpack from the largest to the smallest to try and find one
7321   // that fits this mask.
7322   int OrigNumElements = VT.getVectorNumElements();
7323   int OrigScalarSize = VT.getScalarSizeInBits();
7324   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7325     int Scale = ScalarSize / OrigScalarSize;
7326     int NumElements = OrigNumElements / Scale;
7327     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7328     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7329       return Unpack;
7330   }
7331
7332   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7333   // initial unpack.
7334   if (NumLoInputs == 0 || NumHiInputs == 0) {
7335     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7336            "We have to have *some* inputs!");
7337     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7338
7339     // FIXME: We could consider the total complexity of the permute of each
7340     // possible unpacking. Or at the least we should consider how many
7341     // half-crossings are created.
7342     // FIXME: We could consider commuting the unpacks.
7343
7344     SmallVector<int, 32> PermMask;
7345     PermMask.assign(Size, -1);
7346     for (int i = 0; i < Size; ++i) {
7347       if (Mask[i] < 0)
7348         continue;
7349
7350       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7351
7352       PermMask[i] =
7353           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7354     }
7355     return DAG.getVectorShuffle(
7356         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7357                             DL, VT, V1, V2),
7358         DAG.getUNDEF(VT), PermMask);
7359   }
7360
7361   return SDValue();
7362 }
7363
7364 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7365 ///
7366 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7367 /// support for floating point shuffles but not integer shuffles. These
7368 /// instructions will incur a domain crossing penalty on some chips though so
7369 /// it is better to avoid lowering through this for integer vectors where
7370 /// possible.
7371 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7372                                        const X86Subtarget *Subtarget,
7373                                        SelectionDAG &DAG) {
7374   SDLoc DL(Op);
7375   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7376   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7377   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7378   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7379   ArrayRef<int> Mask = SVOp->getMask();
7380   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7381
7382   if (isSingleInputShuffleMask(Mask)) {
7383     // Use low duplicate instructions for masks that match their pattern.
7384     if (Subtarget->hasSSE3())
7385       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7386         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7387
7388     // Straight shuffle of a single input vector. Simulate this by using the
7389     // single input as both of the "inputs" to this instruction..
7390     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7391
7392     if (Subtarget->hasAVX()) {
7393       // If we have AVX, we can use VPERMILPS which will allow folding a load
7394       // into the shuffle.
7395       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7396                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7397     }
7398
7399     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
7400                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7401   }
7402   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7403   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7404
7405   // If we have a single input, insert that into V1 if we can do so cheaply.
7406   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7407     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7408             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7409       return Insertion;
7410     // Try inverting the insertion since for v2 masks it is easy to do and we
7411     // can't reliably sort the mask one way or the other.
7412     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7413                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7414     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7415             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7416       return Insertion;
7417   }
7418
7419   // Try to use one of the special instruction patterns to handle two common
7420   // blend patterns if a zero-blend above didn't work.
7421   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7422       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7423     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7424       // We can either use a special instruction to load over the low double or
7425       // to move just the low double.
7426       return DAG.getNode(
7427           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7428           DL, MVT::v2f64, V2,
7429           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7430
7431   if (Subtarget->hasSSE41())
7432     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7433                                                   Subtarget, DAG))
7434       return Blend;
7435
7436   // Use dedicated unpack instructions for masks that match their pattern.
7437   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7438     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7439   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7440     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7441
7442   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7443   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
7444                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7445 }
7446
7447 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7448 ///
7449 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7450 /// the integer unit to minimize domain crossing penalties. However, for blends
7451 /// it falls back to the floating point shuffle operation with appropriate bit
7452 /// casting.
7453 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7454                                        const X86Subtarget *Subtarget,
7455                                        SelectionDAG &DAG) {
7456   SDLoc DL(Op);
7457   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7458   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7459   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7460   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7461   ArrayRef<int> Mask = SVOp->getMask();
7462   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7463
7464   if (isSingleInputShuffleMask(Mask)) {
7465     // Check for being able to broadcast a single element.
7466     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7467                                                           Mask, Subtarget, DAG))
7468       return Broadcast;
7469
7470     // Straight shuffle of a single input vector. For everything from SSE2
7471     // onward this has a single fast instruction with no scary immediates.
7472     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7473     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V1);
7474     int WidenedMask[4] = {
7475         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7476         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7477     return DAG.getNode(
7478         ISD::BITCAST, DL, MVT::v2i64,
7479         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7480                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
7481   }
7482   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7483   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7484   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7485   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7486
7487   // If we have a blend of two PACKUS operations an the blend aligns with the
7488   // low and half halves, we can just merge the PACKUS operations. This is
7489   // particularly important as it lets us merge shuffles that this routine itself
7490   // creates.
7491   auto GetPackNode = [](SDValue V) {
7492     while (V.getOpcode() == ISD::BITCAST)
7493       V = V.getOperand(0);
7494
7495     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7496   };
7497   if (SDValue V1Pack = GetPackNode(V1))
7498     if (SDValue V2Pack = GetPackNode(V2))
7499       return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7500                          DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7501                                      Mask[0] == 0 ? V1Pack.getOperand(0)
7502                                                   : V1Pack.getOperand(1),
7503                                      Mask[1] == 2 ? V2Pack.getOperand(0)
7504                                                   : V2Pack.getOperand(1)));
7505
7506   // Try to use shift instructions.
7507   if (SDValue Shift =
7508           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7509     return Shift;
7510
7511   // When loading a scalar and then shuffling it into a vector we can often do
7512   // the insertion cheaply.
7513   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7514           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7515     return Insertion;
7516   // Try inverting the insertion since for v2 masks it is easy to do and we
7517   // can't reliably sort the mask one way or the other.
7518   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7519   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7520           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7521     return Insertion;
7522
7523   // We have different paths for blend lowering, but they all must use the
7524   // *exact* same predicate.
7525   bool IsBlendSupported = Subtarget->hasSSE41();
7526   if (IsBlendSupported)
7527     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7528                                                   Subtarget, DAG))
7529       return Blend;
7530
7531   // Use dedicated unpack instructions for masks that match their pattern.
7532   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7533     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7534   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7535     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7536
7537   // Try to use byte rotation instructions.
7538   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7539   if (Subtarget->hasSSSE3())
7540     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7541             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7542       return Rotate;
7543
7544   // If we have direct support for blends, we should lower by decomposing into
7545   // a permute. That will be faster than the domain cross.
7546   if (IsBlendSupported)
7547     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7548                                                       Mask, DAG);
7549
7550   // We implement this with SHUFPD which is pretty lame because it will likely
7551   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7552   // However, all the alternatives are still more cycles and newer chips don't
7553   // have this problem. It would be really nice if x86 had better shuffles here.
7554   V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V1);
7555   V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V2);
7556   return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7557                      DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7558 }
7559
7560 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7561 ///
7562 /// This is used to disable more specialized lowerings when the shufps lowering
7563 /// will happen to be efficient.
7564 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7565   // This routine only handles 128-bit shufps.
7566   assert(Mask.size() == 4 && "Unsupported mask size!");
7567
7568   // To lower with a single SHUFPS we need to have the low half and high half
7569   // each requiring a single input.
7570   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7571     return false;
7572   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7573     return false;
7574
7575   return true;
7576 }
7577
7578 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7579 ///
7580 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7581 /// It makes no assumptions about whether this is the *best* lowering, it simply
7582 /// uses it.
7583 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7584                                             ArrayRef<int> Mask, SDValue V1,
7585                                             SDValue V2, SelectionDAG &DAG) {
7586   SDValue LowV = V1, HighV = V2;
7587   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7588
7589   int NumV2Elements =
7590       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7591
7592   if (NumV2Elements == 1) {
7593     int V2Index =
7594         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7595         Mask.begin();
7596
7597     // Compute the index adjacent to V2Index and in the same half by toggling
7598     // the low bit.
7599     int V2AdjIndex = V2Index ^ 1;
7600
7601     if (Mask[V2AdjIndex] == -1) {
7602       // Handles all the cases where we have a single V2 element and an undef.
7603       // This will only ever happen in the high lanes because we commute the
7604       // vector otherwise.
7605       if (V2Index < 2)
7606         std::swap(LowV, HighV);
7607       NewMask[V2Index] -= 4;
7608     } else {
7609       // Handle the case where the V2 element ends up adjacent to a V1 element.
7610       // To make this work, blend them together as the first step.
7611       int V1Index = V2AdjIndex;
7612       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7613       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7614                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7615
7616       // Now proceed to reconstruct the final blend as we have the necessary
7617       // high or low half formed.
7618       if (V2Index < 2) {
7619         LowV = V2;
7620         HighV = V1;
7621       } else {
7622         HighV = V2;
7623       }
7624       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7625       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7626     }
7627   } else if (NumV2Elements == 2) {
7628     if (Mask[0] < 4 && Mask[1] < 4) {
7629       // Handle the easy case where we have V1 in the low lanes and V2 in the
7630       // high lanes.
7631       NewMask[2] -= 4;
7632       NewMask[3] -= 4;
7633     } else if (Mask[2] < 4 && Mask[3] < 4) {
7634       // We also handle the reversed case because this utility may get called
7635       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7636       // arrange things in the right direction.
7637       NewMask[0] -= 4;
7638       NewMask[1] -= 4;
7639       HighV = V1;
7640       LowV = V2;
7641     } else {
7642       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7643       // trying to place elements directly, just blend them and set up the final
7644       // shuffle to place them.
7645
7646       // The first two blend mask elements are for V1, the second two are for
7647       // V2.
7648       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7649                           Mask[2] < 4 ? Mask[2] : Mask[3],
7650                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7651                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7652       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7653                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7654
7655       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7656       // a blend.
7657       LowV = HighV = V1;
7658       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7659       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7660       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7661       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7662     }
7663   }
7664   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7665                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
7666 }
7667
7668 /// \brief Lower 4-lane 32-bit floating point shuffles.
7669 ///
7670 /// Uses instructions exclusively from the floating point unit to minimize
7671 /// domain crossing penalties, as these are sufficient to implement all v4f32
7672 /// shuffles.
7673 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7674                                        const X86Subtarget *Subtarget,
7675                                        SelectionDAG &DAG) {
7676   SDLoc DL(Op);
7677   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7678   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7679   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7680   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7681   ArrayRef<int> Mask = SVOp->getMask();
7682   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7683
7684   int NumV2Elements =
7685       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7686
7687   if (NumV2Elements == 0) {
7688     // Check for being able to broadcast a single element.
7689     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7690                                                           Mask, Subtarget, DAG))
7691       return Broadcast;
7692
7693     // Use even/odd duplicate instructions for masks that match their pattern.
7694     if (Subtarget->hasSSE3()) {
7695       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7696         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7697       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7698         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7699     }
7700
7701     if (Subtarget->hasAVX()) {
7702       // If we have AVX, we can use VPERMILPS which will allow folding a load
7703       // into the shuffle.
7704       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7705                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7706     }
7707
7708     // Otherwise, use a straight shuffle of a single input vector. We pass the
7709     // input vector to both operands to simulate this with a SHUFPS.
7710     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7711                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7712   }
7713
7714   // There are special ways we can lower some single-element blends. However, we
7715   // have custom ways we can lower more complex single-element blends below that
7716   // we defer to if both this and BLENDPS fail to match, so restrict this to
7717   // when the V2 input is targeting element 0 of the mask -- that is the fast
7718   // case here.
7719   if (NumV2Elements == 1 && Mask[0] >= 4)
7720     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7721                                                          Mask, Subtarget, DAG))
7722       return V;
7723
7724   if (Subtarget->hasSSE41()) {
7725     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7726                                                   Subtarget, DAG))
7727       return Blend;
7728
7729     // Use INSERTPS if we can complete the shuffle efficiently.
7730     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7731       return V;
7732
7733     if (!isSingleSHUFPSMask(Mask))
7734       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7735               DL, MVT::v4f32, V1, V2, Mask, DAG))
7736         return BlendPerm;
7737   }
7738
7739   // Use dedicated unpack instructions for masks that match their pattern.
7740   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7741     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7742   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7743     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7744   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7745     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7746   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7747     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7748
7749   // Otherwise fall back to a SHUFPS lowering strategy.
7750   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7751 }
7752
7753 /// \brief Lower 4-lane i32 vector shuffles.
7754 ///
7755 /// We try to handle these with integer-domain shuffles where we can, but for
7756 /// blends we use the floating point domain blend instructions.
7757 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7758                                        const X86Subtarget *Subtarget,
7759                                        SelectionDAG &DAG) {
7760   SDLoc DL(Op);
7761   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7762   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7763   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7764   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7765   ArrayRef<int> Mask = SVOp->getMask();
7766   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7767
7768   // Whenever we can lower this as a zext, that instruction is strictly faster
7769   // than any alternative. It also allows us to fold memory operands into the
7770   // shuffle in many cases.
7771   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7772                                                          Mask, Subtarget, DAG))
7773     return ZExt;
7774
7775   int NumV2Elements =
7776       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7777
7778   if (NumV2Elements == 0) {
7779     // Check for being able to broadcast a single element.
7780     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7781                                                           Mask, Subtarget, DAG))
7782       return Broadcast;
7783
7784     // Straight shuffle of a single input vector. For everything from SSE2
7785     // onward this has a single fast instruction with no scary immediates.
7786     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7787     // but we aren't actually going to use the UNPCK instruction because doing
7788     // so prevents folding a load into this instruction or making a copy.
7789     const int UnpackLoMask[] = {0, 0, 1, 1};
7790     const int UnpackHiMask[] = {2, 2, 3, 3};
7791     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7792       Mask = UnpackLoMask;
7793     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7794       Mask = UnpackHiMask;
7795
7796     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7797                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7798   }
7799
7800   // Try to use shift instructions.
7801   if (SDValue Shift =
7802           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7803     return Shift;
7804
7805   // There are special ways we can lower some single-element blends.
7806   if (NumV2Elements == 1)
7807     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7808                                                          Mask, Subtarget, DAG))
7809       return V;
7810
7811   // We have different paths for blend lowering, but they all must use the
7812   // *exact* same predicate.
7813   bool IsBlendSupported = Subtarget->hasSSE41();
7814   if (IsBlendSupported)
7815     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7816                                                   Subtarget, DAG))
7817       return Blend;
7818
7819   if (SDValue Masked =
7820           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7821     return Masked;
7822
7823   // Use dedicated unpack instructions for masks that match their pattern.
7824   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7825     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7826   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7827     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7828   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7829     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7830   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7831     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7832
7833   // Try to use byte rotation instructions.
7834   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7835   if (Subtarget->hasSSSE3())
7836     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7837             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7838       return Rotate;
7839
7840   // If we have direct support for blends, we should lower by decomposing into
7841   // a permute. That will be faster than the domain cross.
7842   if (IsBlendSupported)
7843     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7844                                                       Mask, DAG);
7845
7846   // Try to lower by permuting the inputs into an unpack instruction.
7847   if (SDValue Unpack =
7848           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7849     return Unpack;
7850
7851   // We implement this with SHUFPS because it can blend from two vectors.
7852   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7853   // up the inputs, bypassing domain shift penalties that we would encur if we
7854   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7855   // relevant.
7856   return DAG.getNode(ISD::BITCAST, DL, MVT::v4i32,
7857                      DAG.getVectorShuffle(
7858                          MVT::v4f32, DL,
7859                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V1),
7860                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V2), Mask));
7861 }
7862
7863 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7864 /// shuffle lowering, and the most complex part.
7865 ///
7866 /// The lowering strategy is to try to form pairs of input lanes which are
7867 /// targeted at the same half of the final vector, and then use a dword shuffle
7868 /// to place them onto the right half, and finally unpack the paired lanes into
7869 /// their final position.
7870 ///
7871 /// The exact breakdown of how to form these dword pairs and align them on the
7872 /// correct sides is really tricky. See the comments within the function for
7873 /// more of the details.
7874 ///
7875 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
7876 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
7877 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
7878 /// vector, form the analogous 128-bit 8-element Mask.
7879 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
7880     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
7881     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7882   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
7883   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
7884
7885   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
7886   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
7887   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
7888
7889   SmallVector<int, 4> LoInputs;
7890   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
7891                [](int M) { return M >= 0; });
7892   std::sort(LoInputs.begin(), LoInputs.end());
7893   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
7894   SmallVector<int, 4> HiInputs;
7895   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
7896                [](int M) { return M >= 0; });
7897   std::sort(HiInputs.begin(), HiInputs.end());
7898   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
7899   int NumLToL =
7900       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
7901   int NumHToL = LoInputs.size() - NumLToL;
7902   int NumLToH =
7903       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
7904   int NumHToH = HiInputs.size() - NumLToH;
7905   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
7906   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
7907   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
7908   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
7909
7910   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
7911   // such inputs we can swap two of the dwords across the half mark and end up
7912   // with <=2 inputs to each half in each half. Once there, we can fall through
7913   // to the generic code below. For example:
7914   //
7915   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7916   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
7917   //
7918   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
7919   // and an existing 2-into-2 on the other half. In this case we may have to
7920   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
7921   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
7922   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
7923   // because any other situation (including a 3-into-1 or 1-into-3 in the other
7924   // half than the one we target for fixing) will be fixed when we re-enter this
7925   // path. We will also combine away any sequence of PSHUFD instructions that
7926   // result into a single instruction. Here is an example of the tricky case:
7927   //
7928   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7929   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
7930   //
7931   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
7932   //
7933   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
7934   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
7935   //
7936   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
7937   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
7938   //
7939   // The result is fine to be handled by the generic logic.
7940   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
7941                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
7942                           int AOffset, int BOffset) {
7943     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
7944            "Must call this with A having 3 or 1 inputs from the A half.");
7945     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
7946            "Must call this with B having 1 or 3 inputs from the B half.");
7947     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
7948            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
7949
7950     // Compute the index of dword with only one word among the three inputs in
7951     // a half by taking the sum of the half with three inputs and subtracting
7952     // the sum of the actual three inputs. The difference is the remaining
7953     // slot.
7954     int ADWord, BDWord;
7955     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
7956     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
7957     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
7958     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
7959     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
7960     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
7961     int TripleNonInputIdx =
7962         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
7963     TripleDWord = TripleNonInputIdx / 2;
7964
7965     // We use xor with one to compute the adjacent DWord to whichever one the
7966     // OneInput is in.
7967     OneInputDWord = (OneInput / 2) ^ 1;
7968
7969     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
7970     // and BToA inputs. If there is also such a problem with the BToB and AToB
7971     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
7972     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
7973     // is essential that we don't *create* a 3<-1 as then we might oscillate.
7974     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
7975       // Compute how many inputs will be flipped by swapping these DWords. We
7976       // need
7977       // to balance this to ensure we don't form a 3-1 shuffle in the other
7978       // half.
7979       int NumFlippedAToBInputs =
7980           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
7981           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
7982       int NumFlippedBToBInputs =
7983           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
7984           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
7985       if ((NumFlippedAToBInputs == 1 &&
7986            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
7987           (NumFlippedBToBInputs == 1 &&
7988            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
7989         // We choose whether to fix the A half or B half based on whether that
7990         // half has zero flipped inputs. At zero, we may not be able to fix it
7991         // with that half. We also bias towards fixing the B half because that
7992         // will more commonly be the high half, and we have to bias one way.
7993         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
7994                                                        ArrayRef<int> Inputs) {
7995           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
7996           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
7997                                          PinnedIdx ^ 1) != Inputs.end();
7998           // Determine whether the free index is in the flipped dword or the
7999           // unflipped dword based on where the pinned index is. We use this bit
8000           // in an xor to conditionally select the adjacent dword.
8001           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8002           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8003                                              FixFreeIdx) != Inputs.end();
8004           if (IsFixIdxInput == IsFixFreeIdxInput)
8005             FixFreeIdx += 1;
8006           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8007                                         FixFreeIdx) != Inputs.end();
8008           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8009                  "We need to be changing the number of flipped inputs!");
8010           int PSHUFHalfMask[] = {0, 1, 2, 3};
8011           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8012           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8013                           MVT::v8i16, V,
8014                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8015
8016           for (int &M : Mask)
8017             if (M != -1 && M == FixIdx)
8018               M = FixFreeIdx;
8019             else if (M != -1 && M == FixFreeIdx)
8020               M = FixIdx;
8021         };
8022         if (NumFlippedBToBInputs != 0) {
8023           int BPinnedIdx =
8024               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8025           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8026         } else {
8027           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8028           int APinnedIdx =
8029               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8030           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8031         }
8032       }
8033     }
8034
8035     int PSHUFDMask[] = {0, 1, 2, 3};
8036     PSHUFDMask[ADWord] = BDWord;
8037     PSHUFDMask[BDWord] = ADWord;
8038     V = DAG.getNode(ISD::BITCAST, DL, VT,
8039                     DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT,
8040                                 DAG.getNode(ISD::BITCAST, DL, PSHUFDVT, V),
8041                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DL,
8042                                                            DAG)));
8043
8044     // Adjust the mask to match the new locations of A and B.
8045     for (int &M : Mask)
8046       if (M != -1 && M/2 == ADWord)
8047         M = 2 * BDWord + M % 2;
8048       else if (M != -1 && M/2 == BDWord)
8049         M = 2 * ADWord + M % 2;
8050
8051     // Recurse back into this routine to re-compute state now that this isn't
8052     // a 3 and 1 problem.
8053     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8054                                                      DAG);
8055   };
8056   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8057     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8058   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8059     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8060
8061   // At this point there are at most two inputs to the low and high halves from
8062   // each half. That means the inputs can always be grouped into dwords and
8063   // those dwords can then be moved to the correct half with a dword shuffle.
8064   // We use at most one low and one high word shuffle to collect these paired
8065   // inputs into dwords, and finally a dword shuffle to place them.
8066   int PSHUFLMask[4] = {-1, -1, -1, -1};
8067   int PSHUFHMask[4] = {-1, -1, -1, -1};
8068   int PSHUFDMask[4] = {-1, -1, -1, -1};
8069
8070   // First fix the masks for all the inputs that are staying in their
8071   // original halves. This will then dictate the targets of the cross-half
8072   // shuffles.
8073   auto fixInPlaceInputs =
8074       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8075                     MutableArrayRef<int> SourceHalfMask,
8076                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8077     if (InPlaceInputs.empty())
8078       return;
8079     if (InPlaceInputs.size() == 1) {
8080       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8081           InPlaceInputs[0] - HalfOffset;
8082       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8083       return;
8084     }
8085     if (IncomingInputs.empty()) {
8086       // Just fix all of the in place inputs.
8087       for (int Input : InPlaceInputs) {
8088         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8089         PSHUFDMask[Input / 2] = Input / 2;
8090       }
8091       return;
8092     }
8093
8094     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8095     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8096         InPlaceInputs[0] - HalfOffset;
8097     // Put the second input next to the first so that they are packed into
8098     // a dword. We find the adjacent index by toggling the low bit.
8099     int AdjIndex = InPlaceInputs[0] ^ 1;
8100     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8101     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8102     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8103   };
8104   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8105   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8106
8107   // Now gather the cross-half inputs and place them into a free dword of
8108   // their target half.
8109   // FIXME: This operation could almost certainly be simplified dramatically to
8110   // look more like the 3-1 fixing operation.
8111   auto moveInputsToRightHalf = [&PSHUFDMask](
8112       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8113       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8114       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8115       int DestOffset) {
8116     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8117       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8118     };
8119     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8120                                                int Word) {
8121       int LowWord = Word & ~1;
8122       int HighWord = Word | 1;
8123       return isWordClobbered(SourceHalfMask, LowWord) ||
8124              isWordClobbered(SourceHalfMask, HighWord);
8125     };
8126
8127     if (IncomingInputs.empty())
8128       return;
8129
8130     if (ExistingInputs.empty()) {
8131       // Map any dwords with inputs from them into the right half.
8132       for (int Input : IncomingInputs) {
8133         // If the source half mask maps over the inputs, turn those into
8134         // swaps and use the swapped lane.
8135         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8136           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8137             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8138                 Input - SourceOffset;
8139             // We have to swap the uses in our half mask in one sweep.
8140             for (int &M : HalfMask)
8141               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8142                 M = Input;
8143               else if (M == Input)
8144                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8145           } else {
8146             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8147                        Input - SourceOffset &&
8148                    "Previous placement doesn't match!");
8149           }
8150           // Note that this correctly re-maps both when we do a swap and when
8151           // we observe the other side of the swap above. We rely on that to
8152           // avoid swapping the members of the input list directly.
8153           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8154         }
8155
8156         // Map the input's dword into the correct half.
8157         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8158           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8159         else
8160           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8161                      Input / 2 &&
8162                  "Previous placement doesn't match!");
8163       }
8164
8165       // And just directly shift any other-half mask elements to be same-half
8166       // as we will have mirrored the dword containing the element into the
8167       // same position within that half.
8168       for (int &M : HalfMask)
8169         if (M >= SourceOffset && M < SourceOffset + 4) {
8170           M = M - SourceOffset + DestOffset;
8171           assert(M >= 0 && "This should never wrap below zero!");
8172         }
8173       return;
8174     }
8175
8176     // Ensure we have the input in a viable dword of its current half. This
8177     // is particularly tricky because the original position may be clobbered
8178     // by inputs being moved and *staying* in that half.
8179     if (IncomingInputs.size() == 1) {
8180       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8181         int InputFixed = std::find(std::begin(SourceHalfMask),
8182                                    std::end(SourceHalfMask), -1) -
8183                          std::begin(SourceHalfMask) + SourceOffset;
8184         SourceHalfMask[InputFixed - SourceOffset] =
8185             IncomingInputs[0] - SourceOffset;
8186         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8187                      InputFixed);
8188         IncomingInputs[0] = InputFixed;
8189       }
8190     } else if (IncomingInputs.size() == 2) {
8191       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8192           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8193         // We have two non-adjacent or clobbered inputs we need to extract from
8194         // the source half. To do this, we need to map them into some adjacent
8195         // dword slot in the source mask.
8196         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8197                               IncomingInputs[1] - SourceOffset};
8198
8199         // If there is a free slot in the source half mask adjacent to one of
8200         // the inputs, place the other input in it. We use (Index XOR 1) to
8201         // compute an adjacent index.
8202         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8203             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8204           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8205           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8206           InputsFixed[1] = InputsFixed[0] ^ 1;
8207         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8208                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8209           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8210           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8211           InputsFixed[0] = InputsFixed[1] ^ 1;
8212         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8213                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8214           // The two inputs are in the same DWord but it is clobbered and the
8215           // adjacent DWord isn't used at all. Move both inputs to the free
8216           // slot.
8217           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8218           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8219           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8220           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8221         } else {
8222           // The only way we hit this point is if there is no clobbering
8223           // (because there are no off-half inputs to this half) and there is no
8224           // free slot adjacent to one of the inputs. In this case, we have to
8225           // swap an input with a non-input.
8226           for (int i = 0; i < 4; ++i)
8227             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8228                    "We can't handle any clobbers here!");
8229           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8230                  "Cannot have adjacent inputs here!");
8231
8232           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8233           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8234
8235           // We also have to update the final source mask in this case because
8236           // it may need to undo the above swap.
8237           for (int &M : FinalSourceHalfMask)
8238             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8239               M = InputsFixed[1] + SourceOffset;
8240             else if (M == InputsFixed[1] + SourceOffset)
8241               M = (InputsFixed[0] ^ 1) + SourceOffset;
8242
8243           InputsFixed[1] = InputsFixed[0] ^ 1;
8244         }
8245
8246         // Point everything at the fixed inputs.
8247         for (int &M : HalfMask)
8248           if (M == IncomingInputs[0])
8249             M = InputsFixed[0] + SourceOffset;
8250           else if (M == IncomingInputs[1])
8251             M = InputsFixed[1] + SourceOffset;
8252
8253         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8254         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8255       }
8256     } else {
8257       llvm_unreachable("Unhandled input size!");
8258     }
8259
8260     // Now hoist the DWord down to the right half.
8261     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8262     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8263     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8264     for (int &M : HalfMask)
8265       for (int Input : IncomingInputs)
8266         if (M == Input)
8267           M = FreeDWord * 2 + Input % 2;
8268   };
8269   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8270                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8271   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8272                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8273
8274   // Now enact all the shuffles we've computed to move the inputs into their
8275   // target half.
8276   if (!isNoopShuffleMask(PSHUFLMask))
8277     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8278                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8279   if (!isNoopShuffleMask(PSHUFHMask))
8280     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8281                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8282   if (!isNoopShuffleMask(PSHUFDMask))
8283     V = DAG.getNode(ISD::BITCAST, DL, VT,
8284                     DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT,
8285                                 DAG.getNode(ISD::BITCAST, DL, PSHUFDVT, V),
8286                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DL,
8287                                                            DAG)));
8288
8289   // At this point, each half should contain all its inputs, and we can then
8290   // just shuffle them into their final position.
8291   assert(std::count_if(LoMask.begin(), LoMask.end(),
8292                        [](int M) { return M >= 4; }) == 0 &&
8293          "Failed to lift all the high half inputs to the low mask!");
8294   assert(std::count_if(HiMask.begin(), HiMask.end(),
8295                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8296          "Failed to lift all the low half inputs to the high mask!");
8297
8298   // Do a half shuffle for the low mask.
8299   if (!isNoopShuffleMask(LoMask))
8300     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8301                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
8302
8303   // Do a half shuffle with the high mask after shifting its values down.
8304   for (int &M : HiMask)
8305     if (M >= 0)
8306       M -= 4;
8307   if (!isNoopShuffleMask(HiMask))
8308     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8309                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
8310
8311   return V;
8312 }
8313
8314 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8315 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8316                                           SDValue V2, ArrayRef<int> Mask,
8317                                           SelectionDAG &DAG, bool &V1InUse,
8318                                           bool &V2InUse) {
8319   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8320   SDValue V1Mask[16];
8321   SDValue V2Mask[16];
8322   V1InUse = false;
8323   V2InUse = false;
8324
8325   int Size = Mask.size();
8326   int Scale = 16 / Size;
8327   for (int i = 0; i < 16; ++i) {
8328     if (Mask[i / Scale] == -1) {
8329       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8330     } else {
8331       const int ZeroMask = 0x80;
8332       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8333                                           : ZeroMask;
8334       int V2Idx = Mask[i / Scale] < Size
8335                       ? ZeroMask
8336                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8337       if (Zeroable[i / Scale])
8338         V1Idx = V2Idx = ZeroMask;
8339       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
8340       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
8341       V1InUse |= (ZeroMask != V1Idx);
8342       V2InUse |= (ZeroMask != V2Idx);
8343     }
8344   }
8345
8346   if (V1InUse)
8347     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8348                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V1),
8349                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8350   if (V2InUse)
8351     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8352                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V2),
8353                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8354
8355   // If we need shuffled inputs from both, blend the two.
8356   SDValue V;
8357   if (V1InUse && V2InUse)
8358     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8359   else
8360     V = V1InUse ? V1 : V2;
8361
8362   // Cast the result back to the correct type.
8363   return DAG.getNode(ISD::BITCAST, DL, VT, V);
8364 }
8365
8366 /// \brief Generic lowering of 8-lane i16 shuffles.
8367 ///
8368 /// This handles both single-input shuffles and combined shuffle/blends with
8369 /// two inputs. The single input shuffles are immediately delegated to
8370 /// a dedicated lowering routine.
8371 ///
8372 /// The blends are lowered in one of three fundamental ways. If there are few
8373 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8374 /// of the input is significantly cheaper when lowered as an interleaving of
8375 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8376 /// halves of the inputs separately (making them have relatively few inputs)
8377 /// and then concatenate them.
8378 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8379                                        const X86Subtarget *Subtarget,
8380                                        SelectionDAG &DAG) {
8381   SDLoc DL(Op);
8382   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8383   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8384   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8385   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8386   ArrayRef<int> OrigMask = SVOp->getMask();
8387   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8388                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8389   MutableArrayRef<int> Mask(MaskStorage);
8390
8391   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8392
8393   // Whenever we can lower this as a zext, that instruction is strictly faster
8394   // than any alternative.
8395   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8396           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8397     return ZExt;
8398
8399   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8400   (void)isV1;
8401   auto isV2 = [](int M) { return M >= 8; };
8402
8403   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8404
8405   if (NumV2Inputs == 0) {
8406     // Check for being able to broadcast a single element.
8407     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8408                                                           Mask, Subtarget, DAG))
8409       return Broadcast;
8410
8411     // Try to use shift instructions.
8412     if (SDValue Shift =
8413             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8414       return Shift;
8415
8416     // Use dedicated unpack instructions for masks that match their pattern.
8417     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8418       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8419     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8420       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8421
8422     // Try to use byte rotation instructions.
8423     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8424                                                         Mask, Subtarget, DAG))
8425       return Rotate;
8426
8427     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8428                                                      Subtarget, DAG);
8429   }
8430
8431   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8432          "All single-input shuffles should be canonicalized to be V1-input "
8433          "shuffles.");
8434
8435   // Try to use shift instructions.
8436   if (SDValue Shift =
8437           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8438     return Shift;
8439
8440   // There are special ways we can lower some single-element blends.
8441   if (NumV2Inputs == 1)
8442     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8443                                                          Mask, Subtarget, DAG))
8444       return V;
8445
8446   // We have different paths for blend lowering, but they all must use the
8447   // *exact* same predicate.
8448   bool IsBlendSupported = Subtarget->hasSSE41();
8449   if (IsBlendSupported)
8450     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8451                                                   Subtarget, DAG))
8452       return Blend;
8453
8454   if (SDValue Masked =
8455           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8456     return Masked;
8457
8458   // Use dedicated unpack instructions for masks that match their pattern.
8459   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8460     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8461   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8462     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8463
8464   // Try to use byte rotation instructions.
8465   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8466           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8467     return Rotate;
8468
8469   if (SDValue BitBlend =
8470           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8471     return BitBlend;
8472
8473   if (SDValue Unpack =
8474           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8475     return Unpack;
8476
8477   // If we can't directly blend but can use PSHUFB, that will be better as it
8478   // can both shuffle and set up the inefficient blend.
8479   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8480     bool V1InUse, V2InUse;
8481     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8482                                       V1InUse, V2InUse);
8483   }
8484
8485   // We can always bit-blend if we have to so the fallback strategy is to
8486   // decompose into single-input permutes and blends.
8487   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8488                                                       Mask, DAG);
8489 }
8490
8491 /// \brief Check whether a compaction lowering can be done by dropping even
8492 /// elements and compute how many times even elements must be dropped.
8493 ///
8494 /// This handles shuffles which take every Nth element where N is a power of
8495 /// two. Example shuffle masks:
8496 ///
8497 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8498 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8499 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8500 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8501 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8502 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8503 ///
8504 /// Any of these lanes can of course be undef.
8505 ///
8506 /// This routine only supports N <= 3.
8507 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8508 /// for larger N.
8509 ///
8510 /// \returns N above, or the number of times even elements must be dropped if
8511 /// there is such a number. Otherwise returns zero.
8512 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8513   // Figure out whether we're looping over two inputs or just one.
8514   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8515
8516   // The modulus for the shuffle vector entries is based on whether this is
8517   // a single input or not.
8518   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8519   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8520          "We should only be called with masks with a power-of-2 size!");
8521
8522   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8523
8524   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8525   // and 2^3 simultaneously. This is because we may have ambiguity with
8526   // partially undef inputs.
8527   bool ViableForN[3] = {true, true, true};
8528
8529   for (int i = 0, e = Mask.size(); i < e; ++i) {
8530     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8531     // want.
8532     if (Mask[i] == -1)
8533       continue;
8534
8535     bool IsAnyViable = false;
8536     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8537       if (ViableForN[j]) {
8538         uint64_t N = j + 1;
8539
8540         // The shuffle mask must be equal to (i * 2^N) % M.
8541         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8542           IsAnyViable = true;
8543         else
8544           ViableForN[j] = false;
8545       }
8546     // Early exit if we exhaust the possible powers of two.
8547     if (!IsAnyViable)
8548       break;
8549   }
8550
8551   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8552     if (ViableForN[j])
8553       return j + 1;
8554
8555   // Return 0 as there is no viable power of two.
8556   return 0;
8557 }
8558
8559 /// \brief Generic lowering of v16i8 shuffles.
8560 ///
8561 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8562 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8563 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8564 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8565 /// back together.
8566 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8567                                        const X86Subtarget *Subtarget,
8568                                        SelectionDAG &DAG) {
8569   SDLoc DL(Op);
8570   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8571   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8572   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8573   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8574   ArrayRef<int> Mask = SVOp->getMask();
8575   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8576
8577   // Try to use shift instructions.
8578   if (SDValue Shift =
8579           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8580     return Shift;
8581
8582   // Try to use byte rotation instructions.
8583   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8584           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8585     return Rotate;
8586
8587   // Try to use a zext lowering.
8588   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8589           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8590     return ZExt;
8591
8592   int NumV2Elements =
8593       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8594
8595   // For single-input shuffles, there are some nicer lowering tricks we can use.
8596   if (NumV2Elements == 0) {
8597     // Check for being able to broadcast a single element.
8598     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8599                                                           Mask, Subtarget, DAG))
8600       return Broadcast;
8601
8602     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8603     // Notably, this handles splat and partial-splat shuffles more efficiently.
8604     // However, it only makes sense if the pre-duplication shuffle simplifies
8605     // things significantly. Currently, this means we need to be able to
8606     // express the pre-duplication shuffle as an i16 shuffle.
8607     //
8608     // FIXME: We should check for other patterns which can be widened into an
8609     // i16 shuffle as well.
8610     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8611       for (int i = 0; i < 16; i += 2)
8612         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8613           return false;
8614
8615       return true;
8616     };
8617     auto tryToWidenViaDuplication = [&]() -> SDValue {
8618       if (!canWidenViaDuplication(Mask))
8619         return SDValue();
8620       SmallVector<int, 4> LoInputs;
8621       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8622                    [](int M) { return M >= 0 && M < 8; });
8623       std::sort(LoInputs.begin(), LoInputs.end());
8624       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8625                      LoInputs.end());
8626       SmallVector<int, 4> HiInputs;
8627       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8628                    [](int M) { return M >= 8; });
8629       std::sort(HiInputs.begin(), HiInputs.end());
8630       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8631                      HiInputs.end());
8632
8633       bool TargetLo = LoInputs.size() >= HiInputs.size();
8634       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8635       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8636
8637       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8638       SmallDenseMap<int, int, 8> LaneMap;
8639       for (int I : InPlaceInputs) {
8640         PreDupI16Shuffle[I/2] = I/2;
8641         LaneMap[I] = I;
8642       }
8643       int j = TargetLo ? 0 : 4, je = j + 4;
8644       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8645         // Check if j is already a shuffle of this input. This happens when
8646         // there are two adjacent bytes after we move the low one.
8647         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8648           // If we haven't yet mapped the input, search for a slot into which
8649           // we can map it.
8650           while (j < je && PreDupI16Shuffle[j] != -1)
8651             ++j;
8652
8653           if (j == je)
8654             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8655             return SDValue();
8656
8657           // Map this input with the i16 shuffle.
8658           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8659         }
8660
8661         // Update the lane map based on the mapping we ended up with.
8662         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8663       }
8664       V1 = DAG.getNode(
8665           ISD::BITCAST, DL, MVT::v16i8,
8666           DAG.getVectorShuffle(MVT::v8i16, DL,
8667                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8668                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8669
8670       // Unpack the bytes to form the i16s that will be shuffled into place.
8671       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8672                        MVT::v16i8, V1, V1);
8673
8674       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8675       for (int i = 0; i < 16; ++i)
8676         if (Mask[i] != -1) {
8677           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8678           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8679           if (PostDupI16Shuffle[i / 2] == -1)
8680             PostDupI16Shuffle[i / 2] = MappedMask;
8681           else
8682             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8683                    "Conflicting entrties in the original shuffle!");
8684         }
8685       return DAG.getNode(
8686           ISD::BITCAST, DL, MVT::v16i8,
8687           DAG.getVectorShuffle(MVT::v8i16, DL,
8688                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8689                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8690     };
8691     if (SDValue V = tryToWidenViaDuplication())
8692       return V;
8693   }
8694
8695   // Use dedicated unpack instructions for masks that match their pattern.
8696   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8697                                          0, 16, 1, 17, 2, 18, 3, 19,
8698                                          // High half.
8699                                          4, 20, 5, 21, 6, 22, 7, 23}))
8700     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8701   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8702                                          8, 24, 9, 25, 10, 26, 11, 27,
8703                                          // High half.
8704                                          12, 28, 13, 29, 14, 30, 15, 31}))
8705     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8706
8707   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8708   // with PSHUFB. It is important to do this before we attempt to generate any
8709   // blends but after all of the single-input lowerings. If the single input
8710   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8711   // want to preserve that and we can DAG combine any longer sequences into
8712   // a PSHUFB in the end. But once we start blending from multiple inputs,
8713   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8714   // and there are *very* few patterns that would actually be faster than the
8715   // PSHUFB approach because of its ability to zero lanes.
8716   //
8717   // FIXME: The only exceptions to the above are blends which are exact
8718   // interleavings with direct instructions supporting them. We currently don't
8719   // handle those well here.
8720   if (Subtarget->hasSSSE3()) {
8721     bool V1InUse = false;
8722     bool V2InUse = false;
8723
8724     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8725                                                 DAG, V1InUse, V2InUse);
8726
8727     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8728     // do so. This avoids using them to handle blends-with-zero which is
8729     // important as a single pshufb is significantly faster for that.
8730     if (V1InUse && V2InUse) {
8731       if (Subtarget->hasSSE41())
8732         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8733                                                       Mask, Subtarget, DAG))
8734           return Blend;
8735
8736       // We can use an unpack to do the blending rather than an or in some
8737       // cases. Even though the or may be (very minorly) more efficient, we
8738       // preference this lowering because there are common cases where part of
8739       // the complexity of the shuffles goes away when we do the final blend as
8740       // an unpack.
8741       // FIXME: It might be worth trying to detect if the unpack-feeding
8742       // shuffles will both be pshufb, in which case we shouldn't bother with
8743       // this.
8744       if (SDValue Unpack =
8745               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8746         return Unpack;
8747     }
8748
8749     return PSHUFB;
8750   }
8751
8752   // There are special ways we can lower some single-element blends.
8753   if (NumV2Elements == 1)
8754     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8755                                                          Mask, Subtarget, DAG))
8756       return V;
8757
8758   if (SDValue BitBlend =
8759           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8760     return BitBlend;
8761
8762   // Check whether a compaction lowering can be done. This handles shuffles
8763   // which take every Nth element for some even N. See the helper function for
8764   // details.
8765   //
8766   // We special case these as they can be particularly efficiently handled with
8767   // the PACKUSB instruction on x86 and they show up in common patterns of
8768   // rearranging bytes to truncate wide elements.
8769   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8770     // NumEvenDrops is the power of two stride of the elements. Another way of
8771     // thinking about it is that we need to drop the even elements this many
8772     // times to get the original input.
8773     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8774
8775     // First we need to zero all the dropped bytes.
8776     assert(NumEvenDrops <= 3 &&
8777            "No support for dropping even elements more than 3 times.");
8778     // We use the mask type to pick which bytes are preserved based on how many
8779     // elements are dropped.
8780     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8781     SDValue ByteClearMask =
8782         DAG.getNode(ISD::BITCAST, DL, MVT::v16i8,
8783                     DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
8784     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8785     if (!IsSingleInput)
8786       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8787
8788     // Now pack things back together.
8789     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
8790     V2 = IsSingleInput ? V1 : DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
8791     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8792     for (int i = 1; i < NumEvenDrops; ++i) {
8793       Result = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, Result);
8794       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8795     }
8796
8797     return Result;
8798   }
8799
8800   // Handle multi-input cases by blending single-input shuffles.
8801   if (NumV2Elements > 0)
8802     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8803                                                       Mask, DAG);
8804
8805   // The fallback path for single-input shuffles widens this into two v8i16
8806   // vectors with unpacks, shuffles those, and then pulls them back together
8807   // with a pack.
8808   SDValue V = V1;
8809
8810   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8811   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8812   for (int i = 0; i < 16; ++i)
8813     if (Mask[i] >= 0)
8814       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8815
8816   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8817
8818   SDValue VLoHalf, VHiHalf;
8819   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8820   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8821   // i16s.
8822   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8823                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8824       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8825                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8826     // Use a mask to drop the high bytes.
8827     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
8828     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8829                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
8830
8831     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8832     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8833
8834     // Squash the masks to point directly into VLoHalf.
8835     for (int &M : LoBlendMask)
8836       if (M >= 0)
8837         M /= 2;
8838     for (int &M : HiBlendMask)
8839       if (M >= 0)
8840         M /= 2;
8841   } else {
8842     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8843     // VHiHalf so that we can blend them as i16s.
8844     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8845                      DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8846     VHiHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8847                      DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8848   }
8849
8850   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8851   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8852
8853   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8854 }
8855
8856 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8857 ///
8858 /// This routine breaks down the specific type of 128-bit shuffle and
8859 /// dispatches to the lowering routines accordingly.
8860 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8861                                         MVT VT, const X86Subtarget *Subtarget,
8862                                         SelectionDAG &DAG) {
8863   switch (VT.SimpleTy) {
8864   case MVT::v2i64:
8865     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8866   case MVT::v2f64:
8867     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8868   case MVT::v4i32:
8869     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8870   case MVT::v4f32:
8871     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8872   case MVT::v8i16:
8873     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8874   case MVT::v16i8:
8875     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8876
8877   default:
8878     llvm_unreachable("Unimplemented!");
8879   }
8880 }
8881
8882 /// \brief Helper function to test whether a shuffle mask could be
8883 /// simplified by widening the elements being shuffled.
8884 ///
8885 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
8886 /// leaves it in an unspecified state.
8887 ///
8888 /// NOTE: This must handle normal vector shuffle masks and *target* vector
8889 /// shuffle masks. The latter have the special property of a '-2' representing
8890 /// a zero-ed lane of a vector.
8891 static bool canWidenShuffleElements(ArrayRef<int> Mask,
8892                                     SmallVectorImpl<int> &WidenedMask) {
8893   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
8894     // If both elements are undef, its trivial.
8895     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
8896       WidenedMask.push_back(SM_SentinelUndef);
8897       continue;
8898     }
8899
8900     // Check for an undef mask and a mask value properly aligned to fit with
8901     // a pair of values. If we find such a case, use the non-undef mask's value.
8902     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
8903       WidenedMask.push_back(Mask[i + 1] / 2);
8904       continue;
8905     }
8906     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
8907       WidenedMask.push_back(Mask[i] / 2);
8908       continue;
8909     }
8910
8911     // When zeroing, we need to spread the zeroing across both lanes to widen.
8912     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
8913       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
8914           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
8915         WidenedMask.push_back(SM_SentinelZero);
8916         continue;
8917       }
8918       return false;
8919     }
8920
8921     // Finally check if the two mask values are adjacent and aligned with
8922     // a pair.
8923     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
8924       WidenedMask.push_back(Mask[i] / 2);
8925       continue;
8926     }
8927
8928     // Otherwise we can't safely widen the elements used in this shuffle.
8929     return false;
8930   }
8931   assert(WidenedMask.size() == Mask.size() / 2 &&
8932          "Incorrect size of mask after widening the elements!");
8933
8934   return true;
8935 }
8936
8937 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
8938 ///
8939 /// This routine just extracts two subvectors, shuffles them independently, and
8940 /// then concatenates them back together. This should work effectively with all
8941 /// AVX vector shuffle types.
8942 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8943                                           SDValue V2, ArrayRef<int> Mask,
8944                                           SelectionDAG &DAG) {
8945   assert(VT.getSizeInBits() >= 256 &&
8946          "Only for 256-bit or wider vector shuffles!");
8947   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
8948   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
8949
8950   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
8951   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
8952
8953   int NumElements = VT.getVectorNumElements();
8954   int SplitNumElements = NumElements / 2;
8955   MVT ScalarVT = VT.getScalarType();
8956   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
8957
8958   // Rather than splitting build-vectors, just build two narrower build
8959   // vectors. This helps shuffling with splats and zeros.
8960   auto SplitVector = [&](SDValue V) {
8961     while (V.getOpcode() == ISD::BITCAST)
8962       V = V->getOperand(0);
8963
8964     MVT OrigVT = V.getSimpleValueType();
8965     int OrigNumElements = OrigVT.getVectorNumElements();
8966     int OrigSplitNumElements = OrigNumElements / 2;
8967     MVT OrigScalarVT = OrigVT.getScalarType();
8968     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
8969
8970     SDValue LoV, HiV;
8971
8972     auto *BV = dyn_cast<BuildVectorSDNode>(V);
8973     if (!BV) {
8974       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8975                         DAG.getIntPtrConstant(0, DL));
8976       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8977                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
8978     } else {
8979
8980       SmallVector<SDValue, 16> LoOps, HiOps;
8981       for (int i = 0; i < OrigSplitNumElements; ++i) {
8982         LoOps.push_back(BV->getOperand(i));
8983         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
8984       }
8985       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
8986       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
8987     }
8988     return std::make_pair(DAG.getNode(ISD::BITCAST, DL, SplitVT, LoV),
8989                           DAG.getNode(ISD::BITCAST, DL, SplitVT, HiV));
8990   };
8991
8992   SDValue LoV1, HiV1, LoV2, HiV2;
8993   std::tie(LoV1, HiV1) = SplitVector(V1);
8994   std::tie(LoV2, HiV2) = SplitVector(V2);
8995
8996   // Now create two 4-way blends of these half-width vectors.
8997   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
8998     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
8999     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9000     for (int i = 0; i < SplitNumElements; ++i) {
9001       int M = HalfMask[i];
9002       if (M >= NumElements) {
9003         if (M >= NumElements + SplitNumElements)
9004           UseHiV2 = true;
9005         else
9006           UseLoV2 = true;
9007         V2BlendMask.push_back(M - NumElements);
9008         V1BlendMask.push_back(-1);
9009         BlendMask.push_back(SplitNumElements + i);
9010       } else if (M >= 0) {
9011         if (M >= SplitNumElements)
9012           UseHiV1 = true;
9013         else
9014           UseLoV1 = true;
9015         V2BlendMask.push_back(-1);
9016         V1BlendMask.push_back(M);
9017         BlendMask.push_back(i);
9018       } else {
9019         V2BlendMask.push_back(-1);
9020         V1BlendMask.push_back(-1);
9021         BlendMask.push_back(-1);
9022       }
9023     }
9024
9025     // Because the lowering happens after all combining takes place, we need to
9026     // manually combine these blend masks as much as possible so that we create
9027     // a minimal number of high-level vector shuffle nodes.
9028
9029     // First try just blending the halves of V1 or V2.
9030     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9031       return DAG.getUNDEF(SplitVT);
9032     if (!UseLoV2 && !UseHiV2)
9033       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9034     if (!UseLoV1 && !UseHiV1)
9035       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9036
9037     SDValue V1Blend, V2Blend;
9038     if (UseLoV1 && UseHiV1) {
9039       V1Blend =
9040         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9041     } else {
9042       // We only use half of V1 so map the usage down into the final blend mask.
9043       V1Blend = UseLoV1 ? LoV1 : HiV1;
9044       for (int i = 0; i < SplitNumElements; ++i)
9045         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9046           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9047     }
9048     if (UseLoV2 && UseHiV2) {
9049       V2Blend =
9050         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9051     } else {
9052       // We only use half of V2 so map the usage down into the final blend mask.
9053       V2Blend = UseLoV2 ? LoV2 : HiV2;
9054       for (int i = 0; i < SplitNumElements; ++i)
9055         if (BlendMask[i] >= SplitNumElements)
9056           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9057     }
9058     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9059   };
9060   SDValue Lo = HalfBlend(LoMask);
9061   SDValue Hi = HalfBlend(HiMask);
9062   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9063 }
9064
9065 /// \brief Either split a vector in halves or decompose the shuffles and the
9066 /// blend.
9067 ///
9068 /// This is provided as a good fallback for many lowerings of non-single-input
9069 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9070 /// between splitting the shuffle into 128-bit components and stitching those
9071 /// back together vs. extracting the single-input shuffles and blending those
9072 /// results.
9073 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9074                                                 SDValue V2, ArrayRef<int> Mask,
9075                                                 SelectionDAG &DAG) {
9076   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9077                                             "lower single-input shuffles as it "
9078                                             "could then recurse on itself.");
9079   int Size = Mask.size();
9080
9081   // If this can be modeled as a broadcast of two elements followed by a blend,
9082   // prefer that lowering. This is especially important because broadcasts can
9083   // often fold with memory operands.
9084   auto DoBothBroadcast = [&] {
9085     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9086     for (int M : Mask)
9087       if (M >= Size) {
9088         if (V2BroadcastIdx == -1)
9089           V2BroadcastIdx = M - Size;
9090         else if (M - Size != V2BroadcastIdx)
9091           return false;
9092       } else if (M >= 0) {
9093         if (V1BroadcastIdx == -1)
9094           V1BroadcastIdx = M;
9095         else if (M != V1BroadcastIdx)
9096           return false;
9097       }
9098     return true;
9099   };
9100   if (DoBothBroadcast())
9101     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9102                                                       DAG);
9103
9104   // If the inputs all stem from a single 128-bit lane of each input, then we
9105   // split them rather than blending because the split will decompose to
9106   // unusually few instructions.
9107   int LaneCount = VT.getSizeInBits() / 128;
9108   int LaneSize = Size / LaneCount;
9109   SmallBitVector LaneInputs[2];
9110   LaneInputs[0].resize(LaneCount, false);
9111   LaneInputs[1].resize(LaneCount, false);
9112   for (int i = 0; i < Size; ++i)
9113     if (Mask[i] >= 0)
9114       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9115   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9116     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9117
9118   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9119   // that the decomposed single-input shuffles don't end up here.
9120   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9121 }
9122
9123 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9124 /// a permutation and blend of those lanes.
9125 ///
9126 /// This essentially blends the out-of-lane inputs to each lane into the lane
9127 /// from a permuted copy of the vector. This lowering strategy results in four
9128 /// instructions in the worst case for a single-input cross lane shuffle which
9129 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9130 /// of. Special cases for each particular shuffle pattern should be handled
9131 /// prior to trying this lowering.
9132 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9133                                                        SDValue V1, SDValue V2,
9134                                                        ArrayRef<int> Mask,
9135                                                        SelectionDAG &DAG) {
9136   // FIXME: This should probably be generalized for 512-bit vectors as well.
9137   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9138   int LaneSize = Mask.size() / 2;
9139
9140   // If there are only inputs from one 128-bit lane, splitting will in fact be
9141   // less expensive. The flags track whether the given lane contains an element
9142   // that crosses to another lane.
9143   bool LaneCrossing[2] = {false, false};
9144   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9145     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9146       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9147   if (!LaneCrossing[0] || !LaneCrossing[1])
9148     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9149
9150   if (isSingleInputShuffleMask(Mask)) {
9151     SmallVector<int, 32> FlippedBlendMask;
9152     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9153       FlippedBlendMask.push_back(
9154           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9155                                   ? Mask[i]
9156                                   : Mask[i] % LaneSize +
9157                                         (i / LaneSize) * LaneSize + Size));
9158
9159     // Flip the vector, and blend the results which should now be in-lane. The
9160     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9161     // 5 for the high source. The value 3 selects the high half of source 2 and
9162     // the value 2 selects the low half of source 2. We only use source 2 to
9163     // allow folding it into a memory operand.
9164     unsigned PERMMask = 3 | 2 << 4;
9165     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9166                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9167     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9168   }
9169
9170   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9171   // will be handled by the above logic and a blend of the results, much like
9172   // other patterns in AVX.
9173   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9174 }
9175
9176 /// \brief Handle lowering 2-lane 128-bit shuffles.
9177 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9178                                         SDValue V2, ArrayRef<int> Mask,
9179                                         const X86Subtarget *Subtarget,
9180                                         SelectionDAG &DAG) {
9181   // TODO: If minimizing size and one of the inputs is a zero vector and the
9182   // the zero vector has only one use, we could use a VPERM2X128 to save the
9183   // instruction bytes needed to explicitly generate the zero vector.
9184
9185   // Blends are faster and handle all the non-lane-crossing cases.
9186   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9187                                                 Subtarget, DAG))
9188     return Blend;
9189
9190   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9191   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9192
9193   // If either input operand is a zero vector, use VPERM2X128 because its mask
9194   // allows us to replace the zero input with an implicit zero.
9195   if (!IsV1Zero && !IsV2Zero) {
9196     // Check for patterns which can be matched with a single insert of a 128-bit
9197     // subvector.
9198     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9199     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9200       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9201                                    VT.getVectorNumElements() / 2);
9202       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9203                                 DAG.getIntPtrConstant(0, DL));
9204       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9205                                 OnlyUsesV1 ? V1 : V2,
9206                                 DAG.getIntPtrConstant(0, DL));
9207       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9208     }
9209   }
9210
9211   // Otherwise form a 128-bit permutation. After accounting for undefs,
9212   // convert the 64-bit shuffle mask selection values into 128-bit
9213   // selection bits by dividing the indexes by 2 and shifting into positions
9214   // defined by a vperm2*128 instruction's immediate control byte.
9215
9216   // The immediate permute control byte looks like this:
9217   //    [1:0] - select 128 bits from sources for low half of destination
9218   //    [2]   - ignore
9219   //    [3]   - zero low half of destination
9220   //    [5:4] - select 128 bits from sources for high half of destination
9221   //    [6]   - ignore
9222   //    [7]   - zero high half of destination
9223
9224   int MaskLO = Mask[0];
9225   if (MaskLO == SM_SentinelUndef)
9226     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9227
9228   int MaskHI = Mask[2];
9229   if (MaskHI == SM_SentinelUndef)
9230     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9231
9232   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9233
9234   // If either input is a zero vector, replace it with an undef input.
9235   // Shuffle mask values <  4 are selecting elements of V1.
9236   // Shuffle mask values >= 4 are selecting elements of V2.
9237   // Adjust each half of the permute mask by clearing the half that was
9238   // selecting the zero vector and setting the zero mask bit.
9239   if (IsV1Zero) {
9240     V1 = DAG.getUNDEF(VT);
9241     if (MaskLO < 4)
9242       PermMask = (PermMask & 0xf0) | 0x08;
9243     if (MaskHI < 4)
9244       PermMask = (PermMask & 0x0f) | 0x80;
9245   }
9246   if (IsV2Zero) {
9247     V2 = DAG.getUNDEF(VT);
9248     if (MaskLO >= 4)
9249       PermMask = (PermMask & 0xf0) | 0x08;
9250     if (MaskHI >= 4)
9251       PermMask = (PermMask & 0x0f) | 0x80;
9252   }
9253
9254   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9255                      DAG.getConstant(PermMask, DL, MVT::i8));
9256 }
9257
9258 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9259 /// shuffling each lane.
9260 ///
9261 /// This will only succeed when the result of fixing the 128-bit lanes results
9262 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9263 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9264 /// the lane crosses early and then use simpler shuffles within each lane.
9265 ///
9266 /// FIXME: It might be worthwhile at some point to support this without
9267 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9268 /// in x86 only floating point has interesting non-repeating shuffles, and even
9269 /// those are still *marginally* more expensive.
9270 static SDValue lowerVectorShuffleByMerging128BitLanes(
9271     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9272     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9273   assert(!isSingleInputShuffleMask(Mask) &&
9274          "This is only useful with multiple inputs.");
9275
9276   int Size = Mask.size();
9277   int LaneSize = 128 / VT.getScalarSizeInBits();
9278   int NumLanes = Size / LaneSize;
9279   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9280
9281   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9282   // check whether the in-128-bit lane shuffles share a repeating pattern.
9283   SmallVector<int, 4> Lanes;
9284   Lanes.resize(NumLanes, -1);
9285   SmallVector<int, 4> InLaneMask;
9286   InLaneMask.resize(LaneSize, -1);
9287   for (int i = 0; i < Size; ++i) {
9288     if (Mask[i] < 0)
9289       continue;
9290
9291     int j = i / LaneSize;
9292
9293     if (Lanes[j] < 0) {
9294       // First entry we've seen for this lane.
9295       Lanes[j] = Mask[i] / LaneSize;
9296     } else if (Lanes[j] != Mask[i] / LaneSize) {
9297       // This doesn't match the lane selected previously!
9298       return SDValue();
9299     }
9300
9301     // Check that within each lane we have a consistent shuffle mask.
9302     int k = i % LaneSize;
9303     if (InLaneMask[k] < 0) {
9304       InLaneMask[k] = Mask[i] % LaneSize;
9305     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9306       // This doesn't fit a repeating in-lane mask.
9307       return SDValue();
9308     }
9309   }
9310
9311   // First shuffle the lanes into place.
9312   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9313                                 VT.getSizeInBits() / 64);
9314   SmallVector<int, 8> LaneMask;
9315   LaneMask.resize(NumLanes * 2, -1);
9316   for (int i = 0; i < NumLanes; ++i)
9317     if (Lanes[i] >= 0) {
9318       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9319       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9320     }
9321
9322   V1 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V1);
9323   V2 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V2);
9324   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9325
9326   // Cast it back to the type we actually want.
9327   LaneShuffle = DAG.getNode(ISD::BITCAST, DL, VT, LaneShuffle);
9328
9329   // Now do a simple shuffle that isn't lane crossing.
9330   SmallVector<int, 8> NewMask;
9331   NewMask.resize(Size, -1);
9332   for (int i = 0; i < Size; ++i)
9333     if (Mask[i] >= 0)
9334       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9335   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9336          "Must not introduce lane crosses at this point!");
9337
9338   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9339 }
9340
9341 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9342 /// given mask.
9343 ///
9344 /// This returns true if the elements from a particular input are already in the
9345 /// slot required by the given mask and require no permutation.
9346 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9347   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9348   int Size = Mask.size();
9349   for (int i = 0; i < Size; ++i)
9350     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9351       return false;
9352
9353   return true;
9354 }
9355
9356 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9357 ///
9358 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9359 /// isn't available.
9360 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9361                                        const X86Subtarget *Subtarget,
9362                                        SelectionDAG &DAG) {
9363   SDLoc DL(Op);
9364   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9365   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9366   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9367   ArrayRef<int> Mask = SVOp->getMask();
9368   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9369
9370   SmallVector<int, 4> WidenedMask;
9371   if (canWidenShuffleElements(Mask, WidenedMask))
9372     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9373                                     DAG);
9374
9375   if (isSingleInputShuffleMask(Mask)) {
9376     // Check for being able to broadcast a single element.
9377     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9378                                                           Mask, Subtarget, DAG))
9379       return Broadcast;
9380
9381     // Use low duplicate instructions for masks that match their pattern.
9382     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9383       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9384
9385     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9386       // Non-half-crossing single input shuffles can be lowerid with an
9387       // interleaved permutation.
9388       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9389                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9390       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9391                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
9392     }
9393
9394     // With AVX2 we have direct support for this permutation.
9395     if (Subtarget->hasAVX2())
9396       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9397                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9398
9399     // Otherwise, fall back.
9400     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9401                                                    DAG);
9402   }
9403
9404   // X86 has dedicated unpack instructions that can handle specific blend
9405   // operations: UNPCKH and UNPCKL.
9406   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9407     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9408   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9409     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9410   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9411     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9412   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9413     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9414
9415   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9416                                                 Subtarget, DAG))
9417     return Blend;
9418
9419   // Check if the blend happens to exactly fit that of SHUFPD.
9420   if ((Mask[0] == -1 || Mask[0] < 2) &&
9421       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9422       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9423       (Mask[3] == -1 || Mask[3] >= 6)) {
9424     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9425                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9426     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9427                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9428   }
9429   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9430       (Mask[1] == -1 || Mask[1] < 2) &&
9431       (Mask[2] == -1 || Mask[2] >= 6) &&
9432       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9433     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9434                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9435     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9436                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9437   }
9438
9439   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9440   // shuffle. However, if we have AVX2 and either inputs are already in place,
9441   // we will be able to shuffle even across lanes the other input in a single
9442   // instruction so skip this pattern.
9443   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9444                                  isShuffleMaskInputInPlace(1, Mask))))
9445     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9446             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9447       return Result;
9448
9449   // If we have AVX2 then we always want to lower with a blend because an v4 we
9450   // can fully permute the elements.
9451   if (Subtarget->hasAVX2())
9452     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9453                                                       Mask, DAG);
9454
9455   // Otherwise fall back on generic lowering.
9456   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9457 }
9458
9459 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9460 ///
9461 /// This routine is only called when we have AVX2 and thus a reasonable
9462 /// instruction set for v4i64 shuffling..
9463 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9464                                        const X86Subtarget *Subtarget,
9465                                        SelectionDAG &DAG) {
9466   SDLoc DL(Op);
9467   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9468   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9469   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9470   ArrayRef<int> Mask = SVOp->getMask();
9471   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9472   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9473
9474   SmallVector<int, 4> WidenedMask;
9475   if (canWidenShuffleElements(Mask, WidenedMask))
9476     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9477                                     DAG);
9478
9479   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9480                                                 Subtarget, DAG))
9481     return Blend;
9482
9483   // Check for being able to broadcast a single element.
9484   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9485                                                         Mask, Subtarget, DAG))
9486     return Broadcast;
9487
9488   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9489   // use lower latency instructions that will operate on both 128-bit lanes.
9490   SmallVector<int, 2> RepeatedMask;
9491   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9492     if (isSingleInputShuffleMask(Mask)) {
9493       int PSHUFDMask[] = {-1, -1, -1, -1};
9494       for (int i = 0; i < 2; ++i)
9495         if (RepeatedMask[i] >= 0) {
9496           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9497           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9498         }
9499       return DAG.getNode(
9500           ISD::BITCAST, DL, MVT::v4i64,
9501           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9502                       DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, V1),
9503                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9504     }
9505   }
9506
9507   // AVX2 provides a direct instruction for permuting a single input across
9508   // lanes.
9509   if (isSingleInputShuffleMask(Mask))
9510     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9511                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9512
9513   // Try to use shift instructions.
9514   if (SDValue Shift =
9515           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9516     return Shift;
9517
9518   // Use dedicated unpack instructions for masks that match their pattern.
9519   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9520     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9521   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9522     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9523   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9524     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9525   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9526     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9527
9528   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9529   // shuffle. However, if we have AVX2 and either inputs are already in place,
9530   // we will be able to shuffle even across lanes the other input in a single
9531   // instruction so skip this pattern.
9532   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9533                                  isShuffleMaskInputInPlace(1, Mask))))
9534     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9535             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9536       return Result;
9537
9538   // Otherwise fall back on generic blend lowering.
9539   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9540                                                     Mask, DAG);
9541 }
9542
9543 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9544 ///
9545 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9546 /// isn't available.
9547 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9548                                        const X86Subtarget *Subtarget,
9549                                        SelectionDAG &DAG) {
9550   SDLoc DL(Op);
9551   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9552   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9553   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9554   ArrayRef<int> Mask = SVOp->getMask();
9555   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9556
9557   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9558                                                 Subtarget, DAG))
9559     return Blend;
9560
9561   // Check for being able to broadcast a single element.
9562   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9563                                                         Mask, Subtarget, DAG))
9564     return Broadcast;
9565
9566   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9567   // options to efficiently lower the shuffle.
9568   SmallVector<int, 4> RepeatedMask;
9569   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9570     assert(RepeatedMask.size() == 4 &&
9571            "Repeated masks must be half the mask width!");
9572
9573     // Use even/odd duplicate instructions for masks that match their pattern.
9574     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9575       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9576     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9577       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9578
9579     if (isSingleInputShuffleMask(Mask))
9580       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9581                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9582
9583     // Use dedicated unpack instructions for masks that match their pattern.
9584     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9585       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9586     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9587       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9588     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9589       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9590     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9591       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9592
9593     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9594     // have already handled any direct blends. We also need to squash the
9595     // repeated mask into a simulated v4f32 mask.
9596     for (int i = 0; i < 4; ++i)
9597       if (RepeatedMask[i] >= 8)
9598         RepeatedMask[i] -= 4;
9599     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9600   }
9601
9602   // If we have a single input shuffle with different shuffle patterns in the
9603   // two 128-bit lanes use the variable mask to VPERMILPS.
9604   if (isSingleInputShuffleMask(Mask)) {
9605     SDValue VPermMask[8];
9606     for (int i = 0; i < 8; ++i)
9607       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9608                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9609     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9610       return DAG.getNode(
9611           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9612           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9613
9614     if (Subtarget->hasAVX2())
9615       return DAG.getNode(X86ISD::VPERMV, DL, MVT::v8f32,
9616                          DAG.getNode(ISD::BITCAST, DL, MVT::v8f32,
9617                                      DAG.getNode(ISD::BUILD_VECTOR, DL,
9618                                                  MVT::v8i32, VPermMask)),
9619                          V1);
9620
9621     // Otherwise, fall back.
9622     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9623                                                    DAG);
9624   }
9625
9626   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9627   // shuffle.
9628   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9629           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9630     return Result;
9631
9632   // If we have AVX2 then we always want to lower with a blend because at v8 we
9633   // can fully permute the elements.
9634   if (Subtarget->hasAVX2())
9635     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9636                                                       Mask, DAG);
9637
9638   // Otherwise fall back on generic lowering.
9639   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9640 }
9641
9642 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9643 ///
9644 /// This routine is only called when we have AVX2 and thus a reasonable
9645 /// instruction set for v8i32 shuffling..
9646 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9647                                        const X86Subtarget *Subtarget,
9648                                        SelectionDAG &DAG) {
9649   SDLoc DL(Op);
9650   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9651   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9652   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9653   ArrayRef<int> Mask = SVOp->getMask();
9654   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9655   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9656
9657   // Whenever we can lower this as a zext, that instruction is strictly faster
9658   // than any alternative. It also allows us to fold memory operands into the
9659   // shuffle in many cases.
9660   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9661                                                          Mask, Subtarget, DAG))
9662     return ZExt;
9663
9664   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9665                                                 Subtarget, DAG))
9666     return Blend;
9667
9668   // Check for being able to broadcast a single element.
9669   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9670                                                         Mask, Subtarget, DAG))
9671     return Broadcast;
9672
9673   // If the shuffle mask is repeated in each 128-bit lane we can use more
9674   // efficient instructions that mirror the shuffles across the two 128-bit
9675   // lanes.
9676   SmallVector<int, 4> RepeatedMask;
9677   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9678     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9679     if (isSingleInputShuffleMask(Mask))
9680       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9681                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9682
9683     // Use dedicated unpack instructions for masks that match their pattern.
9684     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9685       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9686     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9687       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9688     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9689       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9690     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9691       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9692   }
9693
9694   // Try to use shift instructions.
9695   if (SDValue Shift =
9696           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9697     return Shift;
9698
9699   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9700           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9701     return Rotate;
9702
9703   // If the shuffle patterns aren't repeated but it is a single input, directly
9704   // generate a cross-lane VPERMD instruction.
9705   if (isSingleInputShuffleMask(Mask)) {
9706     SDValue VPermMask[8];
9707     for (int i = 0; i < 8; ++i)
9708       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9709                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9710     return DAG.getNode(
9711         X86ISD::VPERMV, DL, MVT::v8i32,
9712         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9713   }
9714
9715   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9716   // shuffle.
9717   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9718           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9719     return Result;
9720
9721   // Otherwise fall back on generic blend lowering.
9722   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9723                                                     Mask, DAG);
9724 }
9725
9726 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9727 ///
9728 /// This routine is only called when we have AVX2 and thus a reasonable
9729 /// instruction set for v16i16 shuffling..
9730 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9731                                         const X86Subtarget *Subtarget,
9732                                         SelectionDAG &DAG) {
9733   SDLoc DL(Op);
9734   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9735   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9736   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9737   ArrayRef<int> Mask = SVOp->getMask();
9738   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9739   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9740
9741   // Whenever we can lower this as a zext, that instruction is strictly faster
9742   // than any alternative. It also allows us to fold memory operands into the
9743   // shuffle in many cases.
9744   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9745                                                          Mask, Subtarget, DAG))
9746     return ZExt;
9747
9748   // Check for being able to broadcast a single element.
9749   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9750                                                         Mask, Subtarget, DAG))
9751     return Broadcast;
9752
9753   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9754                                                 Subtarget, DAG))
9755     return Blend;
9756
9757   // Use dedicated unpack instructions for masks that match their pattern.
9758   if (isShuffleEquivalent(V1, V2, Mask,
9759                           {// First 128-bit lane:
9760                            0, 16, 1, 17, 2, 18, 3, 19,
9761                            // Second 128-bit lane:
9762                            8, 24, 9, 25, 10, 26, 11, 27}))
9763     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9764   if (isShuffleEquivalent(V1, V2, Mask,
9765                           {// First 128-bit lane:
9766                            4, 20, 5, 21, 6, 22, 7, 23,
9767                            // Second 128-bit lane:
9768                            12, 28, 13, 29, 14, 30, 15, 31}))
9769     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9770
9771   // Try to use shift instructions.
9772   if (SDValue Shift =
9773           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9774     return Shift;
9775
9776   // Try to use byte rotation instructions.
9777   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9778           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9779     return Rotate;
9780
9781   if (isSingleInputShuffleMask(Mask)) {
9782     // There are no generalized cross-lane shuffle operations available on i16
9783     // element types.
9784     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9785       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9786                                                      Mask, DAG);
9787
9788     SmallVector<int, 8> RepeatedMask;
9789     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
9790       // As this is a single-input shuffle, the repeated mask should be
9791       // a strictly valid v8i16 mask that we can pass through to the v8i16
9792       // lowering to handle even the v16 case.
9793       return lowerV8I16GeneralSingleInputVectorShuffle(
9794           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
9795     }
9796
9797     SDValue PSHUFBMask[32];
9798     for (int i = 0; i < 16; ++i) {
9799       if (Mask[i] == -1) {
9800         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9801         continue;
9802       }
9803
9804       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9805       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9806       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
9807       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
9808     }
9809     return DAG.getNode(
9810         ISD::BITCAST, DL, MVT::v16i16,
9811         DAG.getNode(
9812             X86ISD::PSHUFB, DL, MVT::v32i8,
9813             DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V1),
9814             DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask)));
9815   }
9816
9817   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9818   // shuffle.
9819   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9820           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9821     return Result;
9822
9823   // Otherwise fall back on generic lowering.
9824   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9825 }
9826
9827 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9828 ///
9829 /// This routine is only called when we have AVX2 and thus a reasonable
9830 /// instruction set for v32i8 shuffling..
9831 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9832                                        const X86Subtarget *Subtarget,
9833                                        SelectionDAG &DAG) {
9834   SDLoc DL(Op);
9835   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9836   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9837   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9838   ArrayRef<int> Mask = SVOp->getMask();
9839   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9840   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9841
9842   // Whenever we can lower this as a zext, that instruction is strictly faster
9843   // than any alternative. It also allows us to fold memory operands into the
9844   // shuffle in many cases.
9845   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9846                                                          Mask, Subtarget, DAG))
9847     return ZExt;
9848
9849   // Check for being able to broadcast a single element.
9850   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9851                                                         Mask, Subtarget, DAG))
9852     return Broadcast;
9853
9854   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9855                                                 Subtarget, DAG))
9856     return Blend;
9857
9858   // Use dedicated unpack instructions for masks that match their pattern.
9859   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9860   // 256-bit lanes.
9861   if (isShuffleEquivalent(
9862           V1, V2, Mask,
9863           {// First 128-bit lane:
9864            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9865            // Second 128-bit lane:
9866            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9867     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9868   if (isShuffleEquivalent(
9869           V1, V2, Mask,
9870           {// First 128-bit lane:
9871            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9872            // Second 128-bit lane:
9873            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9874     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9875
9876   // Try to use shift instructions.
9877   if (SDValue Shift =
9878           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9879     return Shift;
9880
9881   // Try to use byte rotation instructions.
9882   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9883           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9884     return Rotate;
9885
9886   if (isSingleInputShuffleMask(Mask)) {
9887     // There are no generalized cross-lane shuffle operations available on i8
9888     // element types.
9889     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
9890       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
9891                                                      Mask, DAG);
9892
9893     SDValue PSHUFBMask[32];
9894     for (int i = 0; i < 32; ++i)
9895       PSHUFBMask[i] =
9896           Mask[i] < 0
9897               ? DAG.getUNDEF(MVT::i8)
9898               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
9899                                 MVT::i8);
9900
9901     return DAG.getNode(
9902         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
9903         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
9904   }
9905
9906   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9907   // shuffle.
9908   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9909           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9910     return Result;
9911
9912   // Otherwise fall back on generic lowering.
9913   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
9914 }
9915
9916 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
9917 ///
9918 /// This routine either breaks down the specific type of a 256-bit x86 vector
9919 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
9920 /// together based on the available instructions.
9921 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9922                                         MVT VT, const X86Subtarget *Subtarget,
9923                                         SelectionDAG &DAG) {
9924   SDLoc DL(Op);
9925   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9926   ArrayRef<int> Mask = SVOp->getMask();
9927
9928   // If we have a single input to the zero element, insert that into V1 if we
9929   // can do so cheaply.
9930   int NumElts = VT.getVectorNumElements();
9931   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
9932     return M >= NumElts;
9933   });
9934
9935   if (NumV2Elements == 1 && Mask[0] >= NumElts)
9936     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
9937                               DL, VT, V1, V2, Mask, Subtarget, DAG))
9938       return Insertion;
9939
9940   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
9941   // check for those subtargets here and avoid much of the subtarget querying in
9942   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
9943   // ability to manipulate a 256-bit vector with integer types. Since we'll use
9944   // floating point types there eventually, just immediately cast everything to
9945   // a float and operate entirely in that domain.
9946   if (VT.isInteger() && !Subtarget->hasAVX2()) {
9947     int ElementBits = VT.getScalarSizeInBits();
9948     if (ElementBits < 32)
9949       // No floating point type available, decompose into 128-bit vectors.
9950       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9951
9952     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
9953                                 VT.getVectorNumElements());
9954     V1 = DAG.getNode(ISD::BITCAST, DL, FpVT, V1);
9955     V2 = DAG.getNode(ISD::BITCAST, DL, FpVT, V2);
9956     return DAG.getNode(ISD::BITCAST, DL, VT,
9957                        DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
9958   }
9959
9960   switch (VT.SimpleTy) {
9961   case MVT::v4f64:
9962     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9963   case MVT::v4i64:
9964     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9965   case MVT::v8f32:
9966     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9967   case MVT::v8i32:
9968     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9969   case MVT::v16i16:
9970     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9971   case MVT::v32i8:
9972     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9973
9974   default:
9975     llvm_unreachable("Not a valid 256-bit x86 vector type!");
9976   }
9977 }
9978
9979 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
9980 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9981                                        const X86Subtarget *Subtarget,
9982                                        SelectionDAG &DAG) {
9983   SDLoc DL(Op);
9984   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9985   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9986   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9987   ArrayRef<int> Mask = SVOp->getMask();
9988   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9989
9990   // X86 has dedicated unpack instructions that can handle specific blend
9991   // operations: UNPCKH and UNPCKL.
9992   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9993     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f64, V1, V2);
9994   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9995     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f64, V1, V2);
9996
9997   // FIXME: Implement direct support for this type!
9998   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
9999 }
10000
10001 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10002 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10003                                        const X86Subtarget *Subtarget,
10004                                        SelectionDAG &DAG) {
10005   SDLoc DL(Op);
10006   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10007   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10008   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10009   ArrayRef<int> Mask = SVOp->getMask();
10010   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10011
10012   // Use dedicated unpack instructions for masks that match their pattern.
10013   if (isShuffleEquivalent(V1, V2, Mask,
10014                           {// First 128-bit lane.
10015                            0, 16, 1, 17, 4, 20, 5, 21,
10016                            // Second 128-bit lane.
10017                            8, 24, 9, 25, 12, 28, 13, 29}))
10018     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
10019   if (isShuffleEquivalent(V1, V2, Mask,
10020                           {// First 128-bit lane.
10021                            2, 18, 3, 19, 6, 22, 7, 23,
10022                            // Second 128-bit lane.
10023                            10, 26, 11, 27, 14, 30, 15, 31}))
10024     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
10025
10026   // FIXME: Implement direct support for this type!
10027   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
10028 }
10029
10030 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10031 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10032                                        const X86Subtarget *Subtarget,
10033                                        SelectionDAG &DAG) {
10034   SDLoc DL(Op);
10035   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10036   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10037   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10038   ArrayRef<int> Mask = SVOp->getMask();
10039   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10040
10041   // X86 has dedicated unpack instructions that can handle specific blend
10042   // operations: UNPCKH and UNPCKL.
10043   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10044     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i64, V1, V2);
10045   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10046     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i64, V1, V2);
10047
10048   // FIXME: Implement direct support for this type!
10049   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
10050 }
10051
10052 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10053 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10054                                        const X86Subtarget *Subtarget,
10055                                        SelectionDAG &DAG) {
10056   SDLoc DL(Op);
10057   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10058   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10059   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10060   ArrayRef<int> Mask = SVOp->getMask();
10061   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10062
10063   // Use dedicated unpack instructions for masks that match their pattern.
10064   if (isShuffleEquivalent(V1, V2, Mask,
10065                           {// First 128-bit lane.
10066                            0, 16, 1, 17, 4, 20, 5, 21,
10067                            // Second 128-bit lane.
10068                            8, 24, 9, 25, 12, 28, 13, 29}))
10069     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
10070   if (isShuffleEquivalent(V1, V2, Mask,
10071                           {// First 128-bit lane.
10072                            2, 18, 3, 19, 6, 22, 7, 23,
10073                            // Second 128-bit lane.
10074                            10, 26, 11, 27, 14, 30, 15, 31}))
10075     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
10076
10077   // FIXME: Implement direct support for this type!
10078   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
10079 }
10080
10081 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10082 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10083                                         const X86Subtarget *Subtarget,
10084                                         SelectionDAG &DAG) {
10085   SDLoc DL(Op);
10086   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10087   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10088   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10089   ArrayRef<int> Mask = SVOp->getMask();
10090   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10091   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10092
10093   // FIXME: Implement direct support for this type!
10094   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10095 }
10096
10097 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10098 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10099                                        const X86Subtarget *Subtarget,
10100                                        SelectionDAG &DAG) {
10101   SDLoc DL(Op);
10102   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10103   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10104   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10105   ArrayRef<int> Mask = SVOp->getMask();
10106   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10107   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10108
10109   // FIXME: Implement direct support for this type!
10110   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10111 }
10112
10113 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10114 ///
10115 /// This routine either breaks down the specific type of a 512-bit x86 vector
10116 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10117 /// together based on the available instructions.
10118 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10119                                         MVT VT, const X86Subtarget *Subtarget,
10120                                         SelectionDAG &DAG) {
10121   SDLoc DL(Op);
10122   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10123   ArrayRef<int> Mask = SVOp->getMask();
10124   assert(Subtarget->hasAVX512() &&
10125          "Cannot lower 512-bit vectors w/ basic ISA!");
10126
10127   // Check for being able to broadcast a single element.
10128   if (SDValue Broadcast =
10129           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10130     return Broadcast;
10131
10132   // Dispatch to each element type for lowering. If we don't have supprot for
10133   // specific element type shuffles at 512 bits, immediately split them and
10134   // lower them. Each lowering routine of a given type is allowed to assume that
10135   // the requisite ISA extensions for that element type are available.
10136   switch (VT.SimpleTy) {
10137   case MVT::v8f64:
10138     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10139   case MVT::v16f32:
10140     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10141   case MVT::v8i64:
10142     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10143   case MVT::v16i32:
10144     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10145   case MVT::v32i16:
10146     if (Subtarget->hasBWI())
10147       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10148     break;
10149   case MVT::v64i8:
10150     if (Subtarget->hasBWI())
10151       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10152     break;
10153
10154   default:
10155     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10156   }
10157
10158   // Otherwise fall back on splitting.
10159   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10160 }
10161
10162 /// \brief Top-level lowering for x86 vector shuffles.
10163 ///
10164 /// This handles decomposition, canonicalization, and lowering of all x86
10165 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10166 /// above in helper routines. The canonicalization attempts to widen shuffles
10167 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10168 /// s.t. only one of the two inputs needs to be tested, etc.
10169 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10170                                   SelectionDAG &DAG) {
10171   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10172   ArrayRef<int> Mask = SVOp->getMask();
10173   SDValue V1 = Op.getOperand(0);
10174   SDValue V2 = Op.getOperand(1);
10175   MVT VT = Op.getSimpleValueType();
10176   int NumElements = VT.getVectorNumElements();
10177   SDLoc dl(Op);
10178
10179   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10180
10181   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10182   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10183   if (V1IsUndef && V2IsUndef)
10184     return DAG.getUNDEF(VT);
10185
10186   // When we create a shuffle node we put the UNDEF node to second operand,
10187   // but in some cases the first operand may be transformed to UNDEF.
10188   // In this case we should just commute the node.
10189   if (V1IsUndef)
10190     return DAG.getCommutedVectorShuffle(*SVOp);
10191
10192   // Check for non-undef masks pointing at an undef vector and make the masks
10193   // undef as well. This makes it easier to match the shuffle based solely on
10194   // the mask.
10195   if (V2IsUndef)
10196     for (int M : Mask)
10197       if (M >= NumElements) {
10198         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10199         for (int &M : NewMask)
10200           if (M >= NumElements)
10201             M = -1;
10202         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10203       }
10204
10205   // We actually see shuffles that are entirely re-arrangements of a set of
10206   // zero inputs. This mostly happens while decomposing complex shuffles into
10207   // simple ones. Directly lower these as a buildvector of zeros.
10208   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10209   if (Zeroable.all())
10210     return getZeroVector(VT, Subtarget, DAG, dl);
10211
10212   // Try to collapse shuffles into using a vector type with fewer elements but
10213   // wider element types. We cap this to not form integers or floating point
10214   // elements wider than 64 bits, but it might be interesting to form i128
10215   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10216   SmallVector<int, 16> WidenedMask;
10217   if (VT.getScalarSizeInBits() < 64 &&
10218       canWidenShuffleElements(Mask, WidenedMask)) {
10219     MVT NewEltVT = VT.isFloatingPoint()
10220                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10221                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10222     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10223     // Make sure that the new vector type is legal. For example, v2f64 isn't
10224     // legal on SSE1.
10225     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10226       V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
10227       V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
10228       return DAG.getNode(ISD::BITCAST, dl, VT,
10229                          DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10230     }
10231   }
10232
10233   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10234   for (int M : SVOp->getMask())
10235     if (M < 0)
10236       ++NumUndefElements;
10237     else if (M < NumElements)
10238       ++NumV1Elements;
10239     else
10240       ++NumV2Elements;
10241
10242   // Commute the shuffle as needed such that more elements come from V1 than
10243   // V2. This allows us to match the shuffle pattern strictly on how many
10244   // elements come from V1 without handling the symmetric cases.
10245   if (NumV2Elements > NumV1Elements)
10246     return DAG.getCommutedVectorShuffle(*SVOp);
10247
10248   // When the number of V1 and V2 elements are the same, try to minimize the
10249   // number of uses of V2 in the low half of the vector. When that is tied,
10250   // ensure that the sum of indices for V1 is equal to or lower than the sum
10251   // indices for V2. When those are equal, try to ensure that the number of odd
10252   // indices for V1 is lower than the number of odd indices for V2.
10253   if (NumV1Elements == NumV2Elements) {
10254     int LowV1Elements = 0, LowV2Elements = 0;
10255     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10256       if (M >= NumElements)
10257         ++LowV2Elements;
10258       else if (M >= 0)
10259         ++LowV1Elements;
10260     if (LowV2Elements > LowV1Elements) {
10261       return DAG.getCommutedVectorShuffle(*SVOp);
10262     } else if (LowV2Elements == LowV1Elements) {
10263       int SumV1Indices = 0, SumV2Indices = 0;
10264       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10265         if (SVOp->getMask()[i] >= NumElements)
10266           SumV2Indices += i;
10267         else if (SVOp->getMask()[i] >= 0)
10268           SumV1Indices += i;
10269       if (SumV2Indices < SumV1Indices) {
10270         return DAG.getCommutedVectorShuffle(*SVOp);
10271       } else if (SumV2Indices == SumV1Indices) {
10272         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10273         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10274           if (SVOp->getMask()[i] >= NumElements)
10275             NumV2OddIndices += i % 2;
10276           else if (SVOp->getMask()[i] >= 0)
10277             NumV1OddIndices += i % 2;
10278         if (NumV2OddIndices < NumV1OddIndices)
10279           return DAG.getCommutedVectorShuffle(*SVOp);
10280       }
10281     }
10282   }
10283
10284   // For each vector width, delegate to a specialized lowering routine.
10285   if (VT.getSizeInBits() == 128)
10286     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10287
10288   if (VT.getSizeInBits() == 256)
10289     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10290
10291   // Force AVX-512 vectors to be scalarized for now.
10292   // FIXME: Implement AVX-512 support!
10293   if (VT.getSizeInBits() == 512)
10294     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10295
10296   llvm_unreachable("Unimplemented!");
10297 }
10298
10299 // This function assumes its argument is a BUILD_VECTOR of constants or
10300 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10301 // true.
10302 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10303                                     unsigned &MaskValue) {
10304   MaskValue = 0;
10305   unsigned NumElems = BuildVector->getNumOperands();
10306   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10307   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10308   unsigned NumElemsInLane = NumElems / NumLanes;
10309
10310   // Blend for v16i16 should be symetric for the both lanes.
10311   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10312     SDValue EltCond = BuildVector->getOperand(i);
10313     SDValue SndLaneEltCond =
10314         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10315
10316     int Lane1Cond = -1, Lane2Cond = -1;
10317     if (isa<ConstantSDNode>(EltCond))
10318       Lane1Cond = !isZero(EltCond);
10319     if (isa<ConstantSDNode>(SndLaneEltCond))
10320       Lane2Cond = !isZero(SndLaneEltCond);
10321
10322     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10323       // Lane1Cond != 0, means we want the first argument.
10324       // Lane1Cond == 0, means we want the second argument.
10325       // The encoding of this argument is 0 for the first argument, 1
10326       // for the second. Therefore, invert the condition.
10327       MaskValue |= !Lane1Cond << i;
10328     else if (Lane1Cond < 0)
10329       MaskValue |= !Lane2Cond << i;
10330     else
10331       return false;
10332   }
10333   return true;
10334 }
10335
10336 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10337 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10338                                            const X86Subtarget *Subtarget,
10339                                            SelectionDAG &DAG) {
10340   SDValue Cond = Op.getOperand(0);
10341   SDValue LHS = Op.getOperand(1);
10342   SDValue RHS = Op.getOperand(2);
10343   SDLoc dl(Op);
10344   MVT VT = Op.getSimpleValueType();
10345
10346   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10347     return SDValue();
10348   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10349
10350   // Only non-legal VSELECTs reach this lowering, convert those into generic
10351   // shuffles and re-use the shuffle lowering path for blends.
10352   SmallVector<int, 32> Mask;
10353   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10354     SDValue CondElt = CondBV->getOperand(i);
10355     Mask.push_back(
10356         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10357   }
10358   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10359 }
10360
10361 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10362   // A vselect where all conditions and data are constants can be optimized into
10363   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10364   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10365       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10366       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10367     return SDValue();
10368
10369   // Try to lower this to a blend-style vector shuffle. This can handle all
10370   // constant condition cases.
10371   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10372     return BlendOp;
10373
10374   // Variable blends are only legal from SSE4.1 onward.
10375   if (!Subtarget->hasSSE41())
10376     return SDValue();
10377
10378   // Only some types will be legal on some subtargets. If we can emit a legal
10379   // VSELECT-matching blend, return Op, and but if we need to expand, return
10380   // a null value.
10381   switch (Op.getSimpleValueType().SimpleTy) {
10382   default:
10383     // Most of the vector types have blends past SSE4.1.
10384     return Op;
10385
10386   case MVT::v32i8:
10387     // The byte blends for AVX vectors were introduced only in AVX2.
10388     if (Subtarget->hasAVX2())
10389       return Op;
10390
10391     return SDValue();
10392
10393   case MVT::v8i16:
10394   case MVT::v16i16:
10395     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10396     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10397       return Op;
10398
10399     // FIXME: We should custom lower this by fixing the condition and using i8
10400     // blends.
10401     return SDValue();
10402   }
10403 }
10404
10405 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10406   MVT VT = Op.getSimpleValueType();
10407   SDLoc dl(Op);
10408
10409   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10410     return SDValue();
10411
10412   if (VT.getSizeInBits() == 8) {
10413     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10414                                   Op.getOperand(0), Op.getOperand(1));
10415     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10416                                   DAG.getValueType(VT));
10417     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10418   }
10419
10420   if (VT.getSizeInBits() == 16) {
10421     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10422     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10423     if (Idx == 0)
10424       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10425                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10426                                      DAG.getNode(ISD::BITCAST, dl,
10427                                                  MVT::v4i32,
10428                                                  Op.getOperand(0)),
10429                                      Op.getOperand(1)));
10430     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10431                                   Op.getOperand(0), Op.getOperand(1));
10432     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10433                                   DAG.getValueType(VT));
10434     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10435   }
10436
10437   if (VT == MVT::f32) {
10438     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10439     // the result back to FR32 register. It's only worth matching if the
10440     // result has a single use which is a store or a bitcast to i32.  And in
10441     // the case of a store, it's not worth it if the index is a constant 0,
10442     // because a MOVSSmr can be used instead, which is smaller and faster.
10443     if (!Op.hasOneUse())
10444       return SDValue();
10445     SDNode *User = *Op.getNode()->use_begin();
10446     if ((User->getOpcode() != ISD::STORE ||
10447          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10448           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10449         (User->getOpcode() != ISD::BITCAST ||
10450          User->getValueType(0) != MVT::i32))
10451       return SDValue();
10452     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10453                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
10454                                               Op.getOperand(0)),
10455                                               Op.getOperand(1));
10456     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
10457   }
10458
10459   if (VT == MVT::i32 || VT == MVT::i64) {
10460     // ExtractPS/pextrq works with constant index.
10461     if (isa<ConstantSDNode>(Op.getOperand(1)))
10462       return Op;
10463   }
10464   return SDValue();
10465 }
10466
10467 /// Extract one bit from mask vector, like v16i1 or v8i1.
10468 /// AVX-512 feature.
10469 SDValue
10470 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10471   SDValue Vec = Op.getOperand(0);
10472   SDLoc dl(Vec);
10473   MVT VecVT = Vec.getSimpleValueType();
10474   SDValue Idx = Op.getOperand(1);
10475   MVT EltVT = Op.getSimpleValueType();
10476
10477   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10478   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10479          "Unexpected vector type in ExtractBitFromMaskVector");
10480
10481   // variable index can't be handled in mask registers,
10482   // extend vector to VR512
10483   if (!isa<ConstantSDNode>(Idx)) {
10484     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10485     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10486     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10487                               ExtVT.getVectorElementType(), Ext, Idx);
10488     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10489   }
10490
10491   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10492   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10493   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10494     rc = getRegClassFor(MVT::v16i1);
10495   unsigned MaxSift = rc->getSize()*8 - 1;
10496   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10497                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10498   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10499                     DAG.getConstant(MaxSift, dl, MVT::i8));
10500   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10501                        DAG.getIntPtrConstant(0, dl));
10502 }
10503
10504 SDValue
10505 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10506                                            SelectionDAG &DAG) const {
10507   SDLoc dl(Op);
10508   SDValue Vec = Op.getOperand(0);
10509   MVT VecVT = Vec.getSimpleValueType();
10510   SDValue Idx = Op.getOperand(1);
10511
10512   if (Op.getSimpleValueType() == MVT::i1)
10513     return ExtractBitFromMaskVector(Op, DAG);
10514
10515   if (!isa<ConstantSDNode>(Idx)) {
10516     if (VecVT.is512BitVector() ||
10517         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10518          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10519
10520       MVT MaskEltVT =
10521         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10522       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10523                                     MaskEltVT.getSizeInBits());
10524
10525       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10526       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10527                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10528                                 Idx, DAG.getConstant(0, dl, getPointerTy()));
10529       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10530       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10531                         Perm, DAG.getConstant(0, dl, getPointerTy()));
10532     }
10533     return SDValue();
10534   }
10535
10536   // If this is a 256-bit vector result, first extract the 128-bit vector and
10537   // then extract the element from the 128-bit vector.
10538   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10539
10540     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10541     // Get the 128-bit vector.
10542     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10543     MVT EltVT = VecVT.getVectorElementType();
10544
10545     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10546
10547     //if (IdxVal >= NumElems/2)
10548     //  IdxVal -= NumElems/2;
10549     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10550     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10551                        DAG.getConstant(IdxVal, dl, MVT::i32));
10552   }
10553
10554   assert(VecVT.is128BitVector() && "Unexpected vector length");
10555
10556   if (Subtarget->hasSSE41()) {
10557     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10558     if (Res.getNode())
10559       return Res;
10560   }
10561
10562   MVT VT = Op.getSimpleValueType();
10563   // TODO: handle v16i8.
10564   if (VT.getSizeInBits() == 16) {
10565     SDValue Vec = Op.getOperand(0);
10566     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10567     if (Idx == 0)
10568       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10569                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10570                                      DAG.getNode(ISD::BITCAST, dl,
10571                                                  MVT::v4i32, Vec),
10572                                      Op.getOperand(1)));
10573     // Transform it so it match pextrw which produces a 32-bit result.
10574     MVT EltVT = MVT::i32;
10575     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10576                                   Op.getOperand(0), Op.getOperand(1));
10577     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10578                                   DAG.getValueType(VT));
10579     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10580   }
10581
10582   if (VT.getSizeInBits() == 32) {
10583     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10584     if (Idx == 0)
10585       return Op;
10586
10587     // SHUFPS the element to the lowest double word, then movss.
10588     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10589     MVT VVT = Op.getOperand(0).getSimpleValueType();
10590     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10591                                        DAG.getUNDEF(VVT), Mask);
10592     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10593                        DAG.getIntPtrConstant(0, dl));
10594   }
10595
10596   if (VT.getSizeInBits() == 64) {
10597     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10598     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10599     //        to match extract_elt for f64.
10600     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10601     if (Idx == 0)
10602       return Op;
10603
10604     // UNPCKHPD the element to the lowest double word, then movsd.
10605     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10606     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10607     int Mask[2] = { 1, -1 };
10608     MVT VVT = Op.getOperand(0).getSimpleValueType();
10609     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10610                                        DAG.getUNDEF(VVT), Mask);
10611     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10612                        DAG.getIntPtrConstant(0, dl));
10613   }
10614
10615   return SDValue();
10616 }
10617
10618 /// Insert one bit to mask vector, like v16i1 or v8i1.
10619 /// AVX-512 feature.
10620 SDValue
10621 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10622   SDLoc dl(Op);
10623   SDValue Vec = Op.getOperand(0);
10624   SDValue Elt = Op.getOperand(1);
10625   SDValue Idx = Op.getOperand(2);
10626   MVT VecVT = Vec.getSimpleValueType();
10627
10628   if (!isa<ConstantSDNode>(Idx)) {
10629     // Non constant index. Extend source and destination,
10630     // insert element and then truncate the result.
10631     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10632     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10633     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10634       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10635       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10636     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10637   }
10638
10639   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10640   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10641   if (Vec.getOpcode() == ISD::UNDEF)
10642     return DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10643                        DAG.getConstant(IdxVal, dl, MVT::i8));
10644   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10645   unsigned MaxSift = rc->getSize()*8 - 1;
10646   EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10647                     DAG.getConstant(MaxSift, dl, MVT::i8));
10648   EltInVec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, EltInVec,
10649                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10650   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10651 }
10652
10653 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10654                                                   SelectionDAG &DAG) const {
10655   MVT VT = Op.getSimpleValueType();
10656   MVT EltVT = VT.getVectorElementType();
10657
10658   if (EltVT == MVT::i1)
10659     return InsertBitToMaskVector(Op, DAG);
10660
10661   SDLoc dl(Op);
10662   SDValue N0 = Op.getOperand(0);
10663   SDValue N1 = Op.getOperand(1);
10664   SDValue N2 = Op.getOperand(2);
10665   if (!isa<ConstantSDNode>(N2))
10666     return SDValue();
10667   auto *N2C = cast<ConstantSDNode>(N2);
10668   unsigned IdxVal = N2C->getZExtValue();
10669
10670   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10671   // into that, and then insert the subvector back into the result.
10672   if (VT.is256BitVector() || VT.is512BitVector()) {
10673     // With a 256-bit vector, we can insert into the zero element efficiently
10674     // using a blend if we have AVX or AVX2 and the right data type.
10675     if (VT.is256BitVector() && IdxVal == 0) {
10676       // TODO: It is worthwhile to cast integer to floating point and back
10677       // and incur a domain crossing penalty if that's what we'll end up
10678       // doing anyway after extracting to a 128-bit vector.
10679       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
10680           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
10681         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
10682         N2 = DAG.getIntPtrConstant(1, dl);
10683         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
10684       }
10685     }
10686
10687     // Get the desired 128-bit vector chunk.
10688     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10689
10690     // Insert the element into the desired chunk.
10691     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10692     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10693
10694     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10695                     DAG.getConstant(IdxIn128, dl, MVT::i32));
10696
10697     // Insert the changed part back into the bigger vector
10698     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10699   }
10700   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10701
10702   if (Subtarget->hasSSE41()) {
10703     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10704       unsigned Opc;
10705       if (VT == MVT::v8i16) {
10706         Opc = X86ISD::PINSRW;
10707       } else {
10708         assert(VT == MVT::v16i8);
10709         Opc = X86ISD::PINSRB;
10710       }
10711
10712       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10713       // argument.
10714       if (N1.getValueType() != MVT::i32)
10715         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10716       if (N2.getValueType() != MVT::i32)
10717         N2 = DAG.getIntPtrConstant(IdxVal, dl);
10718       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10719     }
10720
10721     if (EltVT == MVT::f32) {
10722       // Bits [7:6] of the constant are the source select. This will always be
10723       //   zero here. The DAG Combiner may combine an extract_elt index into
10724       //   these bits. For example (insert (extract, 3), 2) could be matched by
10725       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
10726       // Bits [5:4] of the constant are the destination select. This is the
10727       //   value of the incoming immediate.
10728       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
10729       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10730
10731       const Function *F = DAG.getMachineFunction().getFunction();
10732       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
10733       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
10734         // If this is an insertion of 32-bits into the low 32-bits of
10735         // a vector, we prefer to generate a blend with immediate rather
10736         // than an insertps. Blends are simpler operations in hardware and so
10737         // will always have equal or better performance than insertps.
10738         // But if optimizing for size and there's a load folding opportunity,
10739         // generate insertps because blendps does not have a 32-bit memory
10740         // operand form.
10741         N2 = DAG.getIntPtrConstant(1, dl);
10742         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10743         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
10744       }
10745       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
10746       // Create this as a scalar to vector..
10747       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10748       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10749     }
10750
10751     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10752       // PINSR* works with constant index.
10753       return Op;
10754     }
10755   }
10756
10757   if (EltVT == MVT::i8)
10758     return SDValue();
10759
10760   if (EltVT.getSizeInBits() == 16) {
10761     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10762     // as its second argument.
10763     if (N1.getValueType() != MVT::i32)
10764       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10765     if (N2.getValueType() != MVT::i32)
10766       N2 = DAG.getIntPtrConstant(IdxVal, dl);
10767     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10768   }
10769   return SDValue();
10770 }
10771
10772 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10773   SDLoc dl(Op);
10774   MVT OpVT = Op.getSimpleValueType();
10775
10776   // If this is a 256-bit vector result, first insert into a 128-bit
10777   // vector and then insert into the 256-bit vector.
10778   if (!OpVT.is128BitVector()) {
10779     // Insert into a 128-bit vector.
10780     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10781     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10782                                  OpVT.getVectorNumElements() / SizeFactor);
10783
10784     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10785
10786     // Insert the 128-bit vector.
10787     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10788   }
10789
10790   if (OpVT == MVT::v1i64 &&
10791       Op.getOperand(0).getValueType() == MVT::i64)
10792     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10793
10794   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10795   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10796   return DAG.getNode(ISD::BITCAST, dl, OpVT,
10797                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
10798 }
10799
10800 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10801 // a simple subregister reference or explicit instructions to grab
10802 // upper bits of a vector.
10803 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10804                                       SelectionDAG &DAG) {
10805   SDLoc dl(Op);
10806   SDValue In =  Op.getOperand(0);
10807   SDValue Idx = Op.getOperand(1);
10808   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10809   MVT ResVT   = Op.getSimpleValueType();
10810   MVT InVT    = In.getSimpleValueType();
10811
10812   if (Subtarget->hasFp256()) {
10813     if (ResVT.is128BitVector() &&
10814         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10815         isa<ConstantSDNode>(Idx)) {
10816       return Extract128BitVector(In, IdxVal, DAG, dl);
10817     }
10818     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10819         isa<ConstantSDNode>(Idx)) {
10820       return Extract256BitVector(In, IdxVal, DAG, dl);
10821     }
10822   }
10823   return SDValue();
10824 }
10825
10826 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10827 // simple superregister reference or explicit instructions to insert
10828 // the upper bits of a vector.
10829 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10830                                      SelectionDAG &DAG) {
10831   if (!Subtarget->hasAVX())
10832     return SDValue();
10833
10834   SDLoc dl(Op);
10835   SDValue Vec = Op.getOperand(0);
10836   SDValue SubVec = Op.getOperand(1);
10837   SDValue Idx = Op.getOperand(2);
10838
10839   if (!isa<ConstantSDNode>(Idx))
10840     return SDValue();
10841
10842   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10843   MVT OpVT = Op.getSimpleValueType();
10844   MVT SubVecVT = SubVec.getSimpleValueType();
10845
10846   // Fold two 16-byte subvector loads into one 32-byte load:
10847   // (insert_subvector (insert_subvector undef, (load addr), 0),
10848   //                   (load addr + 16), Elts/2)
10849   // --> load32 addr
10850   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
10851       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
10852       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
10853       !Subtarget->isUnalignedMem32Slow()) {
10854     SDValue SubVec2 = Vec.getOperand(1);
10855     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
10856       if (Idx2->getZExtValue() == 0) {
10857         SDValue Ops[] = { SubVec2, SubVec };
10858         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
10859         if (LD.getNode())
10860           return LD;
10861       }
10862     }
10863   }
10864
10865   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
10866       SubVecVT.is128BitVector())
10867     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
10868
10869   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
10870     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
10871
10872   if (OpVT.getVectorElementType() == MVT::i1) {
10873     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
10874       return Op;
10875     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
10876     SDValue Undef = DAG.getUNDEF(OpVT);
10877     unsigned NumElems = OpVT.getVectorNumElements();
10878     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
10879
10880     if (IdxVal == OpVT.getVectorNumElements() / 2) {
10881       // Zero upper bits of the Vec
10882       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
10883       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
10884
10885       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
10886                                  SubVec, ZeroIdx);
10887       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
10888       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
10889     }
10890     if (IdxVal == 0) {
10891       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
10892                                  SubVec, ZeroIdx);
10893       // Zero upper bits of the Vec2
10894       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
10895       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
10896       // Zero lower bits of the Vec
10897       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
10898       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
10899       // Merge them together
10900       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
10901     }
10902   }
10903   return SDValue();
10904 }
10905
10906 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
10907 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
10908 // one of the above mentioned nodes. It has to be wrapped because otherwise
10909 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
10910 // be used to form addressing mode. These wrapped nodes will be selected
10911 // into MOV32ri.
10912 SDValue
10913 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
10914   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
10915
10916   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10917   // global base reg.
10918   unsigned char OpFlag = 0;
10919   unsigned WrapperKind = X86ISD::Wrapper;
10920   CodeModel::Model M = DAG.getTarget().getCodeModel();
10921
10922   if (Subtarget->isPICStyleRIPRel() &&
10923       (M == CodeModel::Small || M == CodeModel::Kernel))
10924     WrapperKind = X86ISD::WrapperRIP;
10925   else if (Subtarget->isPICStyleGOT())
10926     OpFlag = X86II::MO_GOTOFF;
10927   else if (Subtarget->isPICStyleStubPIC())
10928     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10929
10930   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
10931                                              CP->getAlignment(),
10932                                              CP->getOffset(), OpFlag);
10933   SDLoc DL(CP);
10934   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10935   // With PIC, the address is actually $g + Offset.
10936   if (OpFlag) {
10937     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10938                          DAG.getNode(X86ISD::GlobalBaseReg,
10939                                      SDLoc(), getPointerTy()),
10940                          Result);
10941   }
10942
10943   return Result;
10944 }
10945
10946 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
10947   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
10948
10949   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10950   // global base reg.
10951   unsigned char OpFlag = 0;
10952   unsigned WrapperKind = X86ISD::Wrapper;
10953   CodeModel::Model M = DAG.getTarget().getCodeModel();
10954
10955   if (Subtarget->isPICStyleRIPRel() &&
10956       (M == CodeModel::Small || M == CodeModel::Kernel))
10957     WrapperKind = X86ISD::WrapperRIP;
10958   else if (Subtarget->isPICStyleGOT())
10959     OpFlag = X86II::MO_GOTOFF;
10960   else if (Subtarget->isPICStyleStubPIC())
10961     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10962
10963   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
10964                                           OpFlag);
10965   SDLoc DL(JT);
10966   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10967
10968   // With PIC, the address is actually $g + Offset.
10969   if (OpFlag)
10970     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10971                          DAG.getNode(X86ISD::GlobalBaseReg,
10972                                      SDLoc(), getPointerTy()),
10973                          Result);
10974
10975   return Result;
10976 }
10977
10978 SDValue
10979 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
10980   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
10981
10982   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10983   // global base reg.
10984   unsigned char OpFlag = 0;
10985   unsigned WrapperKind = X86ISD::Wrapper;
10986   CodeModel::Model M = DAG.getTarget().getCodeModel();
10987
10988   if (Subtarget->isPICStyleRIPRel() &&
10989       (M == CodeModel::Small || M == CodeModel::Kernel)) {
10990     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
10991       OpFlag = X86II::MO_GOTPCREL;
10992     WrapperKind = X86ISD::WrapperRIP;
10993   } else if (Subtarget->isPICStyleGOT()) {
10994     OpFlag = X86II::MO_GOT;
10995   } else if (Subtarget->isPICStyleStubPIC()) {
10996     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
10997   } else if (Subtarget->isPICStyleStubNoDynamic()) {
10998     OpFlag = X86II::MO_DARWIN_NONLAZY;
10999   }
11000
11001   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
11002
11003   SDLoc DL(Op);
11004   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11005
11006   // With PIC, the address is actually $g + Offset.
11007   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11008       !Subtarget->is64Bit()) {
11009     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11010                          DAG.getNode(X86ISD::GlobalBaseReg,
11011                                      SDLoc(), getPointerTy()),
11012                          Result);
11013   }
11014
11015   // For symbols that require a load from a stub to get the address, emit the
11016   // load.
11017   if (isGlobalStubReference(OpFlag))
11018     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
11019                          MachinePointerInfo::getGOT(), false, false, false, 0);
11020
11021   return Result;
11022 }
11023
11024 SDValue
11025 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11026   // Create the TargetBlockAddressAddress node.
11027   unsigned char OpFlags =
11028     Subtarget->ClassifyBlockAddressReference();
11029   CodeModel::Model M = DAG.getTarget().getCodeModel();
11030   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11031   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11032   SDLoc dl(Op);
11033   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
11034                                              OpFlags);
11035
11036   if (Subtarget->isPICStyleRIPRel() &&
11037       (M == CodeModel::Small || M == CodeModel::Kernel))
11038     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11039   else
11040     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11041
11042   // With PIC, the address is actually $g + Offset.
11043   if (isGlobalRelativeToPICBase(OpFlags)) {
11044     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11045                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11046                          Result);
11047   }
11048
11049   return Result;
11050 }
11051
11052 SDValue
11053 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11054                                       int64_t Offset, SelectionDAG &DAG) const {
11055   // Create the TargetGlobalAddress node, folding in the constant
11056   // offset if it is legal.
11057   unsigned char OpFlags =
11058       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11059   CodeModel::Model M = DAG.getTarget().getCodeModel();
11060   SDValue Result;
11061   if (OpFlags == X86II::MO_NO_FLAG &&
11062       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11063     // A direct static reference to a global.
11064     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
11065     Offset = 0;
11066   } else {
11067     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
11068   }
11069
11070   if (Subtarget->isPICStyleRIPRel() &&
11071       (M == CodeModel::Small || M == CodeModel::Kernel))
11072     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11073   else
11074     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11075
11076   // With PIC, the address is actually $g + Offset.
11077   if (isGlobalRelativeToPICBase(OpFlags)) {
11078     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11079                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11080                          Result);
11081   }
11082
11083   // For globals that require a load from a stub to get the address, emit the
11084   // load.
11085   if (isGlobalStubReference(OpFlags))
11086     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
11087                          MachinePointerInfo::getGOT(), false, false, false, 0);
11088
11089   // If there was a non-zero offset that we didn't fold, create an explicit
11090   // addition for it.
11091   if (Offset != 0)
11092     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
11093                          DAG.getConstant(Offset, dl, getPointerTy()));
11094
11095   return Result;
11096 }
11097
11098 SDValue
11099 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11100   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11101   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11102   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11103 }
11104
11105 static SDValue
11106 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11107            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11108            unsigned char OperandFlags, bool LocalDynamic = false) {
11109   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11110   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11111   SDLoc dl(GA);
11112   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11113                                            GA->getValueType(0),
11114                                            GA->getOffset(),
11115                                            OperandFlags);
11116
11117   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11118                                            : X86ISD::TLSADDR;
11119
11120   if (InFlag) {
11121     SDValue Ops[] = { Chain,  TGA, *InFlag };
11122     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11123   } else {
11124     SDValue Ops[]  = { Chain, TGA };
11125     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11126   }
11127
11128   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11129   MFI->setAdjustsStack(true);
11130   MFI->setHasCalls(true);
11131
11132   SDValue Flag = Chain.getValue(1);
11133   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11134 }
11135
11136 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11137 static SDValue
11138 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11139                                 const EVT PtrVT) {
11140   SDValue InFlag;
11141   SDLoc dl(GA);  // ? function entry point might be better
11142   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11143                                    DAG.getNode(X86ISD::GlobalBaseReg,
11144                                                SDLoc(), PtrVT), InFlag);
11145   InFlag = Chain.getValue(1);
11146
11147   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11148 }
11149
11150 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11151 static SDValue
11152 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11153                                 const EVT PtrVT) {
11154   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11155                     X86::RAX, X86II::MO_TLSGD);
11156 }
11157
11158 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11159                                            SelectionDAG &DAG,
11160                                            const EVT PtrVT,
11161                                            bool is64Bit) {
11162   SDLoc dl(GA);
11163
11164   // Get the start address of the TLS block for this module.
11165   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11166       .getInfo<X86MachineFunctionInfo>();
11167   MFI->incNumLocalDynamicTLSAccesses();
11168
11169   SDValue Base;
11170   if (is64Bit) {
11171     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11172                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11173   } else {
11174     SDValue InFlag;
11175     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11176         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11177     InFlag = Chain.getValue(1);
11178     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11179                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11180   }
11181
11182   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11183   // of Base.
11184
11185   // Build x@dtpoff.
11186   unsigned char OperandFlags = X86II::MO_DTPOFF;
11187   unsigned WrapperKind = X86ISD::Wrapper;
11188   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11189                                            GA->getValueType(0),
11190                                            GA->getOffset(), OperandFlags);
11191   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11192
11193   // Add x@dtpoff with the base.
11194   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11195 }
11196
11197 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11198 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11199                                    const EVT PtrVT, TLSModel::Model model,
11200                                    bool is64Bit, bool isPIC) {
11201   SDLoc dl(GA);
11202
11203   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11204   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11205                                                          is64Bit ? 257 : 256));
11206
11207   SDValue ThreadPointer =
11208       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11209                   MachinePointerInfo(Ptr), false, false, false, 0);
11210
11211   unsigned char OperandFlags = 0;
11212   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11213   // initialexec.
11214   unsigned WrapperKind = X86ISD::Wrapper;
11215   if (model == TLSModel::LocalExec) {
11216     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11217   } else if (model == TLSModel::InitialExec) {
11218     if (is64Bit) {
11219       OperandFlags = X86II::MO_GOTTPOFF;
11220       WrapperKind = X86ISD::WrapperRIP;
11221     } else {
11222       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11223     }
11224   } else {
11225     llvm_unreachable("Unexpected model");
11226   }
11227
11228   // emit "addl x@ntpoff,%eax" (local exec)
11229   // or "addl x@indntpoff,%eax" (initial exec)
11230   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11231   SDValue TGA =
11232       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11233                                  GA->getOffset(), OperandFlags);
11234   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11235
11236   if (model == TLSModel::InitialExec) {
11237     if (isPIC && !is64Bit) {
11238       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11239                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11240                            Offset);
11241     }
11242
11243     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11244                          MachinePointerInfo::getGOT(), false, false, false, 0);
11245   }
11246
11247   // The address of the thread local variable is the add of the thread
11248   // pointer with the offset of the variable.
11249   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11250 }
11251
11252 SDValue
11253 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11254
11255   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11256   const GlobalValue *GV = GA->getGlobal();
11257
11258   if (Subtarget->isTargetELF()) {
11259     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11260
11261     switch (model) {
11262       case TLSModel::GeneralDynamic:
11263         if (Subtarget->is64Bit())
11264           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
11265         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
11266       case TLSModel::LocalDynamic:
11267         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
11268                                            Subtarget->is64Bit());
11269       case TLSModel::InitialExec:
11270       case TLSModel::LocalExec:
11271         return LowerToTLSExecModel(
11272             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
11273             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
11274     }
11275     llvm_unreachable("Unknown TLS model.");
11276   }
11277
11278   if (Subtarget->isTargetDarwin()) {
11279     // Darwin only has one model of TLS.  Lower to that.
11280     unsigned char OpFlag = 0;
11281     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11282                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11283
11284     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11285     // global base reg.
11286     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11287                  !Subtarget->is64Bit();
11288     if (PIC32)
11289       OpFlag = X86II::MO_TLVP_PIC_BASE;
11290     else
11291       OpFlag = X86II::MO_TLVP;
11292     SDLoc DL(Op);
11293     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11294                                                 GA->getValueType(0),
11295                                                 GA->getOffset(), OpFlag);
11296     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11297
11298     // With PIC32, the address is actually $g + Offset.
11299     if (PIC32)
11300       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11301                            DAG.getNode(X86ISD::GlobalBaseReg,
11302                                        SDLoc(), getPointerTy()),
11303                            Offset);
11304
11305     // Lowering the machine isd will make sure everything is in the right
11306     // location.
11307     SDValue Chain = DAG.getEntryNode();
11308     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11309     SDValue Args[] = { Chain, Offset };
11310     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11311
11312     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11313     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11314     MFI->setAdjustsStack(true);
11315
11316     // And our return value (tls address) is in the standard call return value
11317     // location.
11318     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11319     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11320                               Chain.getValue(1));
11321   }
11322
11323   if (Subtarget->isTargetKnownWindowsMSVC() ||
11324       Subtarget->isTargetWindowsGNU()) {
11325     // Just use the implicit TLS architecture
11326     // Need to generate someting similar to:
11327     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11328     //                                  ; from TEB
11329     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11330     //   mov     rcx, qword [rdx+rcx*8]
11331     //   mov     eax, .tls$:tlsvar
11332     //   [rax+rcx] contains the address
11333     // Windows 64bit: gs:0x58
11334     // Windows 32bit: fs:__tls_array
11335
11336     SDLoc dl(GA);
11337     SDValue Chain = DAG.getEntryNode();
11338
11339     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11340     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11341     // use its literal value of 0x2C.
11342     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11343                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11344                                                              256)
11345                                         : Type::getInt32PtrTy(*DAG.getContext(),
11346                                                               257));
11347
11348     SDValue TlsArray =
11349         Subtarget->is64Bit()
11350             ? DAG.getIntPtrConstant(0x58, dl)
11351             : (Subtarget->isTargetWindowsGNU()
11352                    ? DAG.getIntPtrConstant(0x2C, dl)
11353                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11354
11355     SDValue ThreadPointer =
11356         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11357                     MachinePointerInfo(Ptr), false, false, false, 0);
11358
11359     // Load the _tls_index variable
11360     SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11361     if (Subtarget->is64Bit())
11362       IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain,
11363                            IDX, MachinePointerInfo(), MVT::i32,
11364                            false, false, false, 0);
11365     else
11366       IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11367                         false, false, false, 0);
11368
11369     SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()), dl,
11370                                     getPointerTy());
11371     IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11372
11373     SDValue res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11374     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11375                       false, false, false, 0);
11376
11377     // Get the offset of start of .tls section
11378     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11379                                              GA->getValueType(0),
11380                                              GA->getOffset(), X86II::MO_SECREL);
11381     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11382
11383     // The address of the thread local variable is the add of the thread
11384     // pointer with the offset of the variable.
11385     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11386   }
11387
11388   llvm_unreachable("TLS not implemented for this target.");
11389 }
11390
11391 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11392 /// and take a 2 x i32 value to shift plus a shift amount.
11393 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11394   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11395   MVT VT = Op.getSimpleValueType();
11396   unsigned VTBits = VT.getSizeInBits();
11397   SDLoc dl(Op);
11398   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11399   SDValue ShOpLo = Op.getOperand(0);
11400   SDValue ShOpHi = Op.getOperand(1);
11401   SDValue ShAmt  = Op.getOperand(2);
11402   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11403   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11404   // during isel.
11405   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11406                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
11407   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11408                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
11409                        : DAG.getConstant(0, dl, VT);
11410
11411   SDValue Tmp2, Tmp3;
11412   if (Op.getOpcode() == ISD::SHL_PARTS) {
11413     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11414     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11415   } else {
11416     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11417     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11418   }
11419
11420   // If the shift amount is larger or equal than the width of a part we can't
11421   // rely on the results of shld/shrd. Insert a test and select the appropriate
11422   // values for large shift amounts.
11423   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11424                                 DAG.getConstant(VTBits, dl, MVT::i8));
11425   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11426                              AndNode, DAG.getConstant(0, dl, MVT::i8));
11427
11428   SDValue Hi, Lo;
11429   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
11430   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11431   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11432
11433   if (Op.getOpcode() == ISD::SHL_PARTS) {
11434     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11435     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11436   } else {
11437     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11438     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11439   }
11440
11441   SDValue Ops[2] = { Lo, Hi };
11442   return DAG.getMergeValues(Ops, dl);
11443 }
11444
11445 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11446                                            SelectionDAG &DAG) const {
11447   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11448   SDLoc dl(Op);
11449
11450   if (SrcVT.isVector()) {
11451     if (SrcVT.getVectorElementType() == MVT::i1) {
11452       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11453       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11454                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11455                                      Op.getOperand(0)));
11456     }
11457     return SDValue();
11458   }
11459
11460   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11461          "Unknown SINT_TO_FP to lower!");
11462
11463   // These are really Legal; return the operand so the caller accepts it as
11464   // Legal.
11465   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11466     return Op;
11467   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11468       Subtarget->is64Bit()) {
11469     return Op;
11470   }
11471
11472   unsigned Size = SrcVT.getSizeInBits()/8;
11473   MachineFunction &MF = DAG.getMachineFunction();
11474   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11475   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11476   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11477                                StackSlot,
11478                                MachinePointerInfo::getFixedStack(SSFI),
11479                                false, false, 0);
11480   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11481 }
11482
11483 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11484                                      SDValue StackSlot,
11485                                      SelectionDAG &DAG) const {
11486   // Build the FILD
11487   SDLoc DL(Op);
11488   SDVTList Tys;
11489   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11490   if (useSSE)
11491     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11492   else
11493     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11494
11495   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11496
11497   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11498   MachineMemOperand *MMO;
11499   if (FI) {
11500     int SSFI = FI->getIndex();
11501     MMO =
11502       DAG.getMachineFunction()
11503       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11504                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11505   } else {
11506     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11507     StackSlot = StackSlot.getOperand(1);
11508   }
11509   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11510   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11511                                            X86ISD::FILD, DL,
11512                                            Tys, Ops, SrcVT, MMO);
11513
11514   if (useSSE) {
11515     Chain = Result.getValue(1);
11516     SDValue InFlag = Result.getValue(2);
11517
11518     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11519     // shouldn't be necessary except that RFP cannot be live across
11520     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11521     MachineFunction &MF = DAG.getMachineFunction();
11522     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11523     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11524     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11525     Tys = DAG.getVTList(MVT::Other);
11526     SDValue Ops[] = {
11527       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11528     };
11529     MachineMemOperand *MMO =
11530       DAG.getMachineFunction()
11531       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11532                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11533
11534     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11535                                     Ops, Op.getValueType(), MMO);
11536     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11537                          MachinePointerInfo::getFixedStack(SSFI),
11538                          false, false, false, 0);
11539   }
11540
11541   return Result;
11542 }
11543
11544 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11545 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11546                                                SelectionDAG &DAG) const {
11547   // This algorithm is not obvious. Here it is what we're trying to output:
11548   /*
11549      movq       %rax,  %xmm0
11550      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11551      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11552      #ifdef __SSE3__
11553        haddpd   %xmm0, %xmm0
11554      #else
11555        pshufd   $0x4e, %xmm0, %xmm1
11556        addpd    %xmm1, %xmm0
11557      #endif
11558   */
11559
11560   SDLoc dl(Op);
11561   LLVMContext *Context = DAG.getContext();
11562
11563   // Build some magic constants.
11564   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11565   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11566   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11567
11568   SmallVector<Constant*,2> CV1;
11569   CV1.push_back(
11570     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11571                                       APInt(64, 0x4330000000000000ULL))));
11572   CV1.push_back(
11573     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11574                                       APInt(64, 0x4530000000000000ULL))));
11575   Constant *C1 = ConstantVector::get(CV1);
11576   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11577
11578   // Load the 64-bit value into an XMM register.
11579   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11580                             Op.getOperand(0));
11581   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11582                               MachinePointerInfo::getConstantPool(),
11583                               false, false, false, 16);
11584   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32,
11585                               DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, XR1),
11586                               CLod0);
11587
11588   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11589                               MachinePointerInfo::getConstantPool(),
11590                               false, false, false, 16);
11591   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck1);
11592   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11593   SDValue Result;
11594
11595   if (Subtarget->hasSSE3()) {
11596     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11597     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11598   } else {
11599     SDValue S2F = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Sub);
11600     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11601                                            S2F, 0x4E, DAG);
11602     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11603                          DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Shuffle),
11604                          Sub);
11605   }
11606
11607   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11608                      DAG.getIntPtrConstant(0, dl));
11609 }
11610
11611 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11612 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11613                                                SelectionDAG &DAG) const {
11614   SDLoc dl(Op);
11615   // FP constant to bias correct the final result.
11616   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
11617                                    MVT::f64);
11618
11619   // Load the 32-bit value into an XMM register.
11620   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11621                              Op.getOperand(0));
11622
11623   // Zero out the upper parts of the register.
11624   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11625
11626   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11627                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
11628                      DAG.getIntPtrConstant(0, dl));
11629
11630   // Or the load with the bias.
11631   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
11632                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11633                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11634                                                    MVT::v2f64, Load)),
11635                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11636                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11637                                                    MVT::v2f64, Bias)));
11638   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11639                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
11640                    DAG.getIntPtrConstant(0, dl));
11641
11642   // Subtract the bias.
11643   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11644
11645   // Handle final rounding.
11646   EVT DestVT = Op.getValueType();
11647
11648   if (DestVT.bitsLT(MVT::f64))
11649     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11650                        DAG.getIntPtrConstant(0, dl));
11651   if (DestVT.bitsGT(MVT::f64))
11652     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11653
11654   // Handle final rounding.
11655   return Sub;
11656 }
11657
11658 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11659                                      const X86Subtarget &Subtarget) {
11660   // The algorithm is the following:
11661   // #ifdef __SSE4_1__
11662   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11663   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11664   //                                 (uint4) 0x53000000, 0xaa);
11665   // #else
11666   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11667   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11668   // #endif
11669   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11670   //     return (float4) lo + fhi;
11671
11672   SDLoc DL(Op);
11673   SDValue V = Op->getOperand(0);
11674   EVT VecIntVT = V.getValueType();
11675   bool Is128 = VecIntVT == MVT::v4i32;
11676   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11677   // If we convert to something else than the supported type, e.g., to v4f64,
11678   // abort early.
11679   if (VecFloatVT != Op->getValueType(0))
11680     return SDValue();
11681
11682   unsigned NumElts = VecIntVT.getVectorNumElements();
11683   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11684          "Unsupported custom type");
11685   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11686
11687   // In the #idef/#else code, we have in common:
11688   // - The vector of constants:
11689   // -- 0x4b000000
11690   // -- 0x53000000
11691   // - A shift:
11692   // -- v >> 16
11693
11694   // Create the splat vector for 0x4b000000.
11695   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
11696   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11697                            CstLow, CstLow, CstLow, CstLow};
11698   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11699                                   makeArrayRef(&CstLowArray[0], NumElts));
11700   // Create the splat vector for 0x53000000.
11701   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
11702   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11703                             CstHigh, CstHigh, CstHigh, CstHigh};
11704   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11705                                    makeArrayRef(&CstHighArray[0], NumElts));
11706
11707   // Create the right shift.
11708   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
11709   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11710                              CstShift, CstShift, CstShift, CstShift};
11711   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11712                                     makeArrayRef(&CstShiftArray[0], NumElts));
11713   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11714
11715   SDValue Low, High;
11716   if (Subtarget.hasSSE41()) {
11717     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11718     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11719     SDValue VecCstLowBitcast =
11720         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstLow);
11721     SDValue VecBitcast = DAG.getNode(ISD::BITCAST, DL, VecI16VT, V);
11722     // Low will be bitcasted right away, so do not bother bitcasting back to its
11723     // original type.
11724     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11725                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11726     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11727     //                                 (uint4) 0x53000000, 0xaa);
11728     SDValue VecCstHighBitcast =
11729         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstHigh);
11730     SDValue VecShiftBitcast =
11731         DAG.getNode(ISD::BITCAST, DL, VecI16VT, HighShift);
11732     // High will be bitcasted right away, so do not bother bitcasting back to
11733     // its original type.
11734     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11735                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11736   } else {
11737     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
11738     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11739                                      CstMask, CstMask, CstMask);
11740     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11741     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11742     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11743
11744     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11745     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11746   }
11747
11748   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11749   SDValue CstFAdd = DAG.getConstantFP(
11750       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
11751   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11752                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11753   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11754                                    makeArrayRef(&CstFAddArray[0], NumElts));
11755
11756   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11757   SDValue HighBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, High);
11758   SDValue FHigh =
11759       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11760   //     return (float4) lo + fhi;
11761   SDValue LowBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, Low);
11762   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11763 }
11764
11765 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11766                                                SelectionDAG &DAG) const {
11767   SDValue N0 = Op.getOperand(0);
11768   MVT SVT = N0.getSimpleValueType();
11769   SDLoc dl(Op);
11770
11771   switch (SVT.SimpleTy) {
11772   default:
11773     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11774   case MVT::v4i8:
11775   case MVT::v4i16:
11776   case MVT::v8i8:
11777   case MVT::v8i16: {
11778     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11779     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11780                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11781   }
11782   case MVT::v4i32:
11783   case MVT::v8i32:
11784     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11785   }
11786   llvm_unreachable(nullptr);
11787 }
11788
11789 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11790                                            SelectionDAG &DAG) const {
11791   SDValue N0 = Op.getOperand(0);
11792   SDLoc dl(Op);
11793
11794   if (Op.getValueType().isVector())
11795     return lowerUINT_TO_FP_vec(Op, DAG);
11796
11797   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11798   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11799   // the optimization here.
11800   if (DAG.SignBitIsZero(N0))
11801     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11802
11803   MVT SrcVT = N0.getSimpleValueType();
11804   MVT DstVT = Op.getSimpleValueType();
11805   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11806     return LowerUINT_TO_FP_i64(Op, DAG);
11807   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11808     return LowerUINT_TO_FP_i32(Op, DAG);
11809   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11810     return SDValue();
11811
11812   // Make a 64-bit buffer, and use it to build an FILD.
11813   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11814   if (SrcVT == MVT::i32) {
11815     SDValue WordOff = DAG.getConstant(4, dl, getPointerTy());
11816     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11817                                      getPointerTy(), StackSlot, WordOff);
11818     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11819                                   StackSlot, MachinePointerInfo(),
11820                                   false, false, 0);
11821     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
11822                                   OffsetSlot, MachinePointerInfo(),
11823                                   false, false, 0);
11824     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11825     return Fild;
11826   }
11827
11828   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11829   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11830                                StackSlot, MachinePointerInfo(),
11831                                false, false, 0);
11832   // For i64 source, we need to add the appropriate power of 2 if the input
11833   // was negative.  This is the same as the optimization in
11834   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11835   // we must be careful to do the computation in x87 extended precision, not
11836   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11837   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11838   MachineMemOperand *MMO =
11839     DAG.getMachineFunction()
11840     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11841                           MachineMemOperand::MOLoad, 8, 8);
11842
11843   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11844   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
11845   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
11846                                          MVT::i64, MMO);
11847
11848   APInt FF(32, 0x5F800000ULL);
11849
11850   // Check whether the sign bit is set.
11851   SDValue SignSet = DAG.getSetCC(dl,
11852                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
11853                                  Op.getOperand(0),
11854                                  DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
11855
11856   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
11857   SDValue FudgePtr = DAG.getConstantPool(
11858                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
11859                                          getPointerTy());
11860
11861   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
11862   SDValue Zero = DAG.getIntPtrConstant(0, dl);
11863   SDValue Four = DAG.getIntPtrConstant(4, dl);
11864   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
11865                                Zero, Four);
11866   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
11867
11868   // Load the value out, extending it from f32 to f80.
11869   // FIXME: Avoid the extend by constructing the right constant pool?
11870   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
11871                                  FudgePtr, MachinePointerInfo::getConstantPool(),
11872                                  MVT::f32, false, false, false, 4);
11873   // Extend everything to 80 bits to force it to be done on x87.
11874   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
11875   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
11876                      DAG.getIntPtrConstant(0, dl));
11877 }
11878
11879 std::pair<SDValue,SDValue>
11880 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
11881                                     bool IsSigned, bool IsReplace) const {
11882   SDLoc DL(Op);
11883
11884   EVT DstTy = Op.getValueType();
11885
11886   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
11887     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
11888     DstTy = MVT::i64;
11889   }
11890
11891   assert(DstTy.getSimpleVT() <= MVT::i64 &&
11892          DstTy.getSimpleVT() >= MVT::i16 &&
11893          "Unknown FP_TO_INT to lower!");
11894
11895   // These are really Legal.
11896   if (DstTy == MVT::i32 &&
11897       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11898     return std::make_pair(SDValue(), SDValue());
11899   if (Subtarget->is64Bit() &&
11900       DstTy == MVT::i64 &&
11901       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11902     return std::make_pair(SDValue(), SDValue());
11903
11904   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
11905   // stack slot, or into the FTOL runtime function.
11906   MachineFunction &MF = DAG.getMachineFunction();
11907   unsigned MemSize = DstTy.getSizeInBits()/8;
11908   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11909   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11910
11911   unsigned Opc;
11912   if (!IsSigned && isIntegerTypeFTOL(DstTy))
11913     Opc = X86ISD::WIN_FTOL;
11914   else
11915     switch (DstTy.getSimpleVT().SimpleTy) {
11916     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
11917     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
11918     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
11919     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
11920     }
11921
11922   SDValue Chain = DAG.getEntryNode();
11923   SDValue Value = Op.getOperand(0);
11924   EVT TheVT = Op.getOperand(0).getValueType();
11925   // FIXME This causes a redundant load/store if the SSE-class value is already
11926   // in memory, such as if it is on the callstack.
11927   if (isScalarFPTypeInSSEReg(TheVT)) {
11928     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
11929     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
11930                          MachinePointerInfo::getFixedStack(SSFI),
11931                          false, false, 0);
11932     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
11933     SDValue Ops[] = {
11934       Chain, StackSlot, DAG.getValueType(TheVT)
11935     };
11936
11937     MachineMemOperand *MMO =
11938       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11939                               MachineMemOperand::MOLoad, MemSize, MemSize);
11940     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
11941     Chain = Value.getValue(1);
11942     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11943     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11944   }
11945
11946   MachineMemOperand *MMO =
11947     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11948                             MachineMemOperand::MOStore, MemSize, MemSize);
11949
11950   if (Opc != X86ISD::WIN_FTOL) {
11951     // Build the FP_TO_INT*_IN_MEM
11952     SDValue Ops[] = { Chain, Value, StackSlot };
11953     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
11954                                            Ops, DstTy, MMO);
11955     return std::make_pair(FIST, StackSlot);
11956   } else {
11957     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
11958       DAG.getVTList(MVT::Other, MVT::Glue),
11959       Chain, Value);
11960     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
11961       MVT::i32, ftol.getValue(1));
11962     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
11963       MVT::i32, eax.getValue(2));
11964     SDValue Ops[] = { eax, edx };
11965     SDValue pair = IsReplace
11966       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
11967       : DAG.getMergeValues(Ops, DL);
11968     return std::make_pair(pair, SDValue());
11969   }
11970 }
11971
11972 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
11973                               const X86Subtarget *Subtarget) {
11974   MVT VT = Op->getSimpleValueType(0);
11975   SDValue In = Op->getOperand(0);
11976   MVT InVT = In.getSimpleValueType();
11977   SDLoc dl(Op);
11978
11979   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
11980     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
11981
11982   // Optimize vectors in AVX mode:
11983   //
11984   //   v8i16 -> v8i32
11985   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
11986   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
11987   //   Concat upper and lower parts.
11988   //
11989   //   v4i32 -> v4i64
11990   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
11991   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
11992   //   Concat upper and lower parts.
11993   //
11994
11995   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
11996       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
11997       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
11998     return SDValue();
11999
12000   if (Subtarget->hasInt256())
12001     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12002
12003   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12004   SDValue Undef = DAG.getUNDEF(InVT);
12005   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12006   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12007   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12008
12009   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12010                              VT.getVectorNumElements()/2);
12011
12012   OpLo = DAG.getNode(ISD::BITCAST, dl, HVT, OpLo);
12013   OpHi = DAG.getNode(ISD::BITCAST, dl, HVT, OpHi);
12014
12015   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12016 }
12017
12018 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12019                                         SelectionDAG &DAG) {
12020   MVT VT = Op->getSimpleValueType(0);
12021   SDValue In = Op->getOperand(0);
12022   MVT InVT = In.getSimpleValueType();
12023   SDLoc DL(Op);
12024   unsigned int NumElts = VT.getVectorNumElements();
12025   if (NumElts != 8 && NumElts != 16)
12026     return SDValue();
12027
12028   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12029     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12030
12031   assert(InVT.getVectorElementType() == MVT::i1);
12032   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12033   SDValue One =
12034    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12035   SDValue Zero =
12036    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12037
12038   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12039   if (VT.is512BitVector())
12040     return V;
12041   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12042 }
12043
12044 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12045                                SelectionDAG &DAG) {
12046   if (Subtarget->hasFp256()) {
12047     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12048     if (Res.getNode())
12049       return Res;
12050   }
12051
12052   return SDValue();
12053 }
12054
12055 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12056                                 SelectionDAG &DAG) {
12057   SDLoc DL(Op);
12058   MVT VT = Op.getSimpleValueType();
12059   SDValue In = Op.getOperand(0);
12060   MVT SVT = In.getSimpleValueType();
12061
12062   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12063     return LowerZERO_EXTEND_AVX512(Op, DAG);
12064
12065   if (Subtarget->hasFp256()) {
12066     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12067     if (Res.getNode())
12068       return Res;
12069   }
12070
12071   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12072          VT.getVectorNumElements() != SVT.getVectorNumElements());
12073   return SDValue();
12074 }
12075
12076 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12077   SDLoc DL(Op);
12078   MVT VT = Op.getSimpleValueType();
12079   SDValue In = Op.getOperand(0);
12080   MVT InVT = In.getSimpleValueType();
12081
12082   if (VT == MVT::i1) {
12083     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12084            "Invalid scalar TRUNCATE operation");
12085     if (InVT.getSizeInBits() >= 32)
12086       return SDValue();
12087     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12088     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12089   }
12090   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12091          "Invalid TRUNCATE operation");
12092
12093   // move vector to mask - truncate solution for SKX
12094   if (VT.getVectorElementType() == MVT::i1) {
12095     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12096         Subtarget->hasBWI())
12097       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12098     if ((InVT.is256BitVector() || InVT.is128BitVector())
12099         && InVT.getScalarSizeInBits() <= 16 &&
12100         Subtarget->hasBWI() && Subtarget->hasVLX())
12101       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12102     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12103         Subtarget->hasDQI())
12104       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12105     if ((InVT.is256BitVector() || InVT.is128BitVector())
12106         && InVT.getScalarSizeInBits() >= 32 &&
12107         Subtarget->hasDQI() && Subtarget->hasVLX())
12108       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12109   }
12110   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
12111     if (VT.getVectorElementType().getSizeInBits() >=8)
12112       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12113
12114     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12115     unsigned NumElts = InVT.getVectorNumElements();
12116     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12117     if (InVT.getSizeInBits() < 512) {
12118       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12119       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12120       InVT = ExtVT;
12121     }
12122
12123     SDValue OneV =
12124      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
12125     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12126     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12127   }
12128
12129   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12130     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12131     if (Subtarget->hasInt256()) {
12132       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12133       In = DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, In);
12134       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12135                                 ShufMask);
12136       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12137                          DAG.getIntPtrConstant(0, DL));
12138     }
12139
12140     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12141                                DAG.getIntPtrConstant(0, DL));
12142     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12143                                DAG.getIntPtrConstant(2, DL));
12144     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
12145     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
12146     static const int ShufMask[] = {0, 2, 4, 6};
12147     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12148   }
12149
12150   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12151     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12152     if (Subtarget->hasInt256()) {
12153       In = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, In);
12154
12155       SmallVector<SDValue,32> pshufbMask;
12156       for (unsigned i = 0; i < 2; ++i) {
12157         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
12158         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
12159         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
12160         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
12161         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
12162         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
12163         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
12164         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
12165         for (unsigned j = 0; j < 8; ++j)
12166           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
12167       }
12168       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12169       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12170       In = DAG.getNode(ISD::BITCAST, DL, MVT::v4i64, In);
12171
12172       static const int ShufMask[] = {0,  2,  -1,  -1};
12173       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12174                                 &ShufMask[0]);
12175       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12176                        DAG.getIntPtrConstant(0, DL));
12177       return DAG.getNode(ISD::BITCAST, DL, VT, In);
12178     }
12179
12180     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12181                                DAG.getIntPtrConstant(0, DL));
12182
12183     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12184                                DAG.getIntPtrConstant(4, DL));
12185
12186     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpLo);
12187     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpHi);
12188
12189     // The PSHUFB mask:
12190     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12191                                    -1, -1, -1, -1, -1, -1, -1, -1};
12192
12193     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12194     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12195     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12196
12197     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
12198     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
12199
12200     // The MOVLHPS Mask:
12201     static const int ShufMask2[] = {0, 1, 4, 5};
12202     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12203     return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, res);
12204   }
12205
12206   // Handle truncation of V256 to V128 using shuffles.
12207   if (!VT.is128BitVector() || !InVT.is256BitVector())
12208     return SDValue();
12209
12210   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12211
12212   unsigned NumElems = VT.getVectorNumElements();
12213   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12214
12215   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12216   // Prepare truncation shuffle mask
12217   for (unsigned i = 0; i != NumElems; ++i)
12218     MaskVec[i] = i * 2;
12219   SDValue V = DAG.getVectorShuffle(NVT, DL,
12220                                    DAG.getNode(ISD::BITCAST, DL, NVT, In),
12221                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12222   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12223                      DAG.getIntPtrConstant(0, DL));
12224 }
12225
12226 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12227                                            SelectionDAG &DAG) const {
12228   assert(!Op.getSimpleValueType().isVector());
12229
12230   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12231     /*IsSigned=*/ true, /*IsReplace=*/ false);
12232   SDValue FIST = Vals.first, StackSlot = Vals.second;
12233   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12234   if (!FIST.getNode()) return Op;
12235
12236   if (StackSlot.getNode())
12237     // Load the result.
12238     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12239                        FIST, StackSlot, MachinePointerInfo(),
12240                        false, false, false, 0);
12241
12242   // The node is the result.
12243   return FIST;
12244 }
12245
12246 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12247                                            SelectionDAG &DAG) const {
12248   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12249     /*IsSigned=*/ false, /*IsReplace=*/ false);
12250   SDValue FIST = Vals.first, StackSlot = Vals.second;
12251   assert(FIST.getNode() && "Unexpected failure");
12252
12253   if (StackSlot.getNode())
12254     // Load the result.
12255     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12256                        FIST, StackSlot, MachinePointerInfo(),
12257                        false, false, false, 0);
12258
12259   // The node is the result.
12260   return FIST;
12261 }
12262
12263 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12264   SDLoc DL(Op);
12265   MVT VT = Op.getSimpleValueType();
12266   SDValue In = Op.getOperand(0);
12267   MVT SVT = In.getSimpleValueType();
12268
12269   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12270
12271   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12272                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12273                                  In, DAG.getUNDEF(SVT)));
12274 }
12275
12276 /// The only differences between FABS and FNEG are the mask and the logic op.
12277 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12278 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12279   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12280          "Wrong opcode for lowering FABS or FNEG.");
12281
12282   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12283
12284   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12285   // into an FNABS. We'll lower the FABS after that if it is still in use.
12286   if (IsFABS)
12287     for (SDNode *User : Op->uses())
12288       if (User->getOpcode() == ISD::FNEG)
12289         return Op;
12290
12291   SDValue Op0 = Op.getOperand(0);
12292   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12293
12294   SDLoc dl(Op);
12295   MVT VT = Op.getSimpleValueType();
12296   // Assume scalar op for initialization; update for vector if needed.
12297   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
12298   // generate a 16-byte vector constant and logic op even for the scalar case.
12299   // Using a 16-byte mask allows folding the load of the mask with
12300   // the logic op, so it can save (~4 bytes) on code size.
12301   MVT EltVT = VT;
12302   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
12303   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12304   // decide if we should generate a 16-byte constant mask when we only need 4 or
12305   // 8 bytes for the scalar case.
12306   if (VT.isVector()) {
12307     EltVT = VT.getVectorElementType();
12308     NumElts = VT.getVectorNumElements();
12309   }
12310
12311   unsigned EltBits = EltVT.getSizeInBits();
12312   LLVMContext *Context = DAG.getContext();
12313   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12314   APInt MaskElt =
12315     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12316   Constant *C = ConstantInt::get(*Context, MaskElt);
12317   C = ConstantVector::getSplat(NumElts, C);
12318   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12319   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
12320   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12321   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12322                              MachinePointerInfo::getConstantPool(),
12323                              false, false, false, Alignment);
12324
12325   if (VT.isVector()) {
12326     // For a vector, cast operands to a vector type, perform the logic op,
12327     // and cast the result back to the original value type.
12328     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12329     SDValue MaskCasted = DAG.getNode(ISD::BITCAST, dl, VecVT, Mask);
12330     SDValue Operand = IsFNABS ?
12331       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0.getOperand(0)) :
12332       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0);
12333     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12334     return DAG.getNode(ISD::BITCAST, dl, VT,
12335                        DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12336   }
12337
12338   // If not vector, then scalar.
12339   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12340   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12341   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12342 }
12343
12344 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12345   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12346   LLVMContext *Context = DAG.getContext();
12347   SDValue Op0 = Op.getOperand(0);
12348   SDValue Op1 = Op.getOperand(1);
12349   SDLoc dl(Op);
12350   MVT VT = Op.getSimpleValueType();
12351   MVT SrcVT = Op1.getSimpleValueType();
12352
12353   // If second operand is smaller, extend it first.
12354   if (SrcVT.bitsLT(VT)) {
12355     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12356     SrcVT = VT;
12357   }
12358   // And if it is bigger, shrink it first.
12359   if (SrcVT.bitsGT(VT)) {
12360     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
12361     SrcVT = VT;
12362   }
12363
12364   // At this point the operands and the result should have the same
12365   // type, and that won't be f80 since that is not custom lowered.
12366
12367   const fltSemantics &Sem =
12368       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12369   const unsigned SizeInBits = VT.getSizeInBits();
12370
12371   SmallVector<Constant *, 4> CV(
12372       VT == MVT::f64 ? 2 : 4,
12373       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12374
12375   // First, clear all bits but the sign bit from the second operand (sign).
12376   CV[0] = ConstantFP::get(*Context,
12377                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12378   Constant *C = ConstantVector::get(CV);
12379   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12380   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12381                               MachinePointerInfo::getConstantPool(),
12382                               false, false, false, 16);
12383   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12384
12385   // Next, clear the sign bit from the first operand (magnitude).
12386   // If it's a constant, we can clear it here.
12387   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12388     APFloat APF = Op0CN->getValueAPF();
12389     // If the magnitude is a positive zero, the sign bit alone is enough.
12390     if (APF.isPosZero())
12391       return SignBit;
12392     APF.clearSign();
12393     CV[0] = ConstantFP::get(*Context, APF);
12394   } else {
12395     CV[0] = ConstantFP::get(
12396         *Context,
12397         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12398   }
12399   C = ConstantVector::get(CV);
12400   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12401   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12402                             MachinePointerInfo::getConstantPool(),
12403                             false, false, false, 16);
12404   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12405   if (!isa<ConstantFPSDNode>(Op0))
12406     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12407
12408   // OR the magnitude value with the sign bit.
12409   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12410 }
12411
12412 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12413   SDValue N0 = Op.getOperand(0);
12414   SDLoc dl(Op);
12415   MVT VT = Op.getSimpleValueType();
12416
12417   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12418   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12419                                   DAG.getConstant(1, dl, VT));
12420   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
12421 }
12422
12423 // Check whether an OR'd tree is PTEST-able.
12424 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12425                                       SelectionDAG &DAG) {
12426   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12427
12428   if (!Subtarget->hasSSE41())
12429     return SDValue();
12430
12431   if (!Op->hasOneUse())
12432     return SDValue();
12433
12434   SDNode *N = Op.getNode();
12435   SDLoc DL(N);
12436
12437   SmallVector<SDValue, 8> Opnds;
12438   DenseMap<SDValue, unsigned> VecInMap;
12439   SmallVector<SDValue, 8> VecIns;
12440   EVT VT = MVT::Other;
12441
12442   // Recognize a special case where a vector is casted into wide integer to
12443   // test all 0s.
12444   Opnds.push_back(N->getOperand(0));
12445   Opnds.push_back(N->getOperand(1));
12446
12447   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12448     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12449     // BFS traverse all OR'd operands.
12450     if (I->getOpcode() == ISD::OR) {
12451       Opnds.push_back(I->getOperand(0));
12452       Opnds.push_back(I->getOperand(1));
12453       // Re-evaluate the number of nodes to be traversed.
12454       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12455       continue;
12456     }
12457
12458     // Quit if a non-EXTRACT_VECTOR_ELT
12459     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12460       return SDValue();
12461
12462     // Quit if without a constant index.
12463     SDValue Idx = I->getOperand(1);
12464     if (!isa<ConstantSDNode>(Idx))
12465       return SDValue();
12466
12467     SDValue ExtractedFromVec = I->getOperand(0);
12468     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12469     if (M == VecInMap.end()) {
12470       VT = ExtractedFromVec.getValueType();
12471       // Quit if not 128/256-bit vector.
12472       if (!VT.is128BitVector() && !VT.is256BitVector())
12473         return SDValue();
12474       // Quit if not the same type.
12475       if (VecInMap.begin() != VecInMap.end() &&
12476           VT != VecInMap.begin()->first.getValueType())
12477         return SDValue();
12478       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12479       VecIns.push_back(ExtractedFromVec);
12480     }
12481     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12482   }
12483
12484   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12485          "Not extracted from 128-/256-bit vector.");
12486
12487   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12488
12489   for (DenseMap<SDValue, unsigned>::const_iterator
12490         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12491     // Quit if not all elements are used.
12492     if (I->second != FullMask)
12493       return SDValue();
12494   }
12495
12496   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12497
12498   // Cast all vectors into TestVT for PTEST.
12499   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12500     VecIns[i] = DAG.getNode(ISD::BITCAST, DL, TestVT, VecIns[i]);
12501
12502   // If more than one full vectors are evaluated, OR them first before PTEST.
12503   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12504     // Each iteration will OR 2 nodes and append the result until there is only
12505     // 1 node left, i.e. the final OR'd value of all vectors.
12506     SDValue LHS = VecIns[Slot];
12507     SDValue RHS = VecIns[Slot + 1];
12508     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12509   }
12510
12511   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12512                      VecIns.back(), VecIns.back());
12513 }
12514
12515 /// \brief return true if \c Op has a use that doesn't just read flags.
12516 static bool hasNonFlagsUse(SDValue Op) {
12517   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12518        ++UI) {
12519     SDNode *User = *UI;
12520     unsigned UOpNo = UI.getOperandNo();
12521     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12522       // Look pass truncate.
12523       UOpNo = User->use_begin().getOperandNo();
12524       User = *User->use_begin();
12525     }
12526
12527     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12528         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12529       return true;
12530   }
12531   return false;
12532 }
12533
12534 /// Emit nodes that will be selected as "test Op0,Op0", or something
12535 /// equivalent.
12536 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12537                                     SelectionDAG &DAG) const {
12538   if (Op.getValueType() == MVT::i1) {
12539     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12540     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12541                        DAG.getConstant(0, dl, MVT::i8));
12542   }
12543   // CF and OF aren't always set the way we want. Determine which
12544   // of these we need.
12545   bool NeedCF = false;
12546   bool NeedOF = false;
12547   switch (X86CC) {
12548   default: break;
12549   case X86::COND_A: case X86::COND_AE:
12550   case X86::COND_B: case X86::COND_BE:
12551     NeedCF = true;
12552     break;
12553   case X86::COND_G: case X86::COND_GE:
12554   case X86::COND_L: case X86::COND_LE:
12555   case X86::COND_O: case X86::COND_NO: {
12556     // Check if we really need to set the
12557     // Overflow flag. If NoSignedWrap is present
12558     // that is not actually needed.
12559     switch (Op->getOpcode()) {
12560     case ISD::ADD:
12561     case ISD::SUB:
12562     case ISD::MUL:
12563     case ISD::SHL: {
12564       const SDNodeWithFlags *Node = cast<SDNodeWithFlags>(Op.getNode());
12565       if (Node->Flags.hasNoSignedWrap())
12566         break;
12567     }
12568     default:
12569       NeedOF = true;
12570       break;
12571     }
12572     break;
12573   }
12574   }
12575   // See if we can use the EFLAGS value from the operand instead of
12576   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12577   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12578   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12579     // Emit a CMP with 0, which is the TEST pattern.
12580     //if (Op.getValueType() == MVT::i1)
12581     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12582     //                     DAG.getConstant(0, MVT::i1));
12583     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12584                        DAG.getConstant(0, dl, Op.getValueType()));
12585   }
12586   unsigned Opcode = 0;
12587   unsigned NumOperands = 0;
12588
12589   // Truncate operations may prevent the merge of the SETCC instruction
12590   // and the arithmetic instruction before it. Attempt to truncate the operands
12591   // of the arithmetic instruction and use a reduced bit-width instruction.
12592   bool NeedTruncation = false;
12593   SDValue ArithOp = Op;
12594   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12595     SDValue Arith = Op->getOperand(0);
12596     // Both the trunc and the arithmetic op need to have one user each.
12597     if (Arith->hasOneUse())
12598       switch (Arith.getOpcode()) {
12599         default: break;
12600         case ISD::ADD:
12601         case ISD::SUB:
12602         case ISD::AND:
12603         case ISD::OR:
12604         case ISD::XOR: {
12605           NeedTruncation = true;
12606           ArithOp = Arith;
12607         }
12608       }
12609   }
12610
12611   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12612   // which may be the result of a CAST.  We use the variable 'Op', which is the
12613   // non-casted variable when we check for possible users.
12614   switch (ArithOp.getOpcode()) {
12615   case ISD::ADD:
12616     // Due to an isel shortcoming, be conservative if this add is likely to be
12617     // selected as part of a load-modify-store instruction. When the root node
12618     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12619     // uses of other nodes in the match, such as the ADD in this case. This
12620     // leads to the ADD being left around and reselected, with the result being
12621     // two adds in the output.  Alas, even if none our users are stores, that
12622     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12623     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12624     // climbing the DAG back to the root, and it doesn't seem to be worth the
12625     // effort.
12626     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12627          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12628       if (UI->getOpcode() != ISD::CopyToReg &&
12629           UI->getOpcode() != ISD::SETCC &&
12630           UI->getOpcode() != ISD::STORE)
12631         goto default_case;
12632
12633     if (ConstantSDNode *C =
12634         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12635       // An add of one will be selected as an INC.
12636       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12637         Opcode = X86ISD::INC;
12638         NumOperands = 1;
12639         break;
12640       }
12641
12642       // An add of negative one (subtract of one) will be selected as a DEC.
12643       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12644         Opcode = X86ISD::DEC;
12645         NumOperands = 1;
12646         break;
12647       }
12648     }
12649
12650     // Otherwise use a regular EFLAGS-setting add.
12651     Opcode = X86ISD::ADD;
12652     NumOperands = 2;
12653     break;
12654   case ISD::SHL:
12655   case ISD::SRL:
12656     // If we have a constant logical shift that's only used in a comparison
12657     // against zero turn it into an equivalent AND. This allows turning it into
12658     // a TEST instruction later.
12659     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12660         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12661       EVT VT = Op.getValueType();
12662       unsigned BitWidth = VT.getSizeInBits();
12663       unsigned ShAmt = Op->getConstantOperandVal(1);
12664       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12665         break;
12666       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12667                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12668                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12669       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12670         break;
12671       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12672                                 DAG.getConstant(Mask, dl, VT));
12673       DAG.ReplaceAllUsesWith(Op, New);
12674       Op = New;
12675     }
12676     break;
12677
12678   case ISD::AND:
12679     // If the primary and result isn't used, don't bother using X86ISD::AND,
12680     // because a TEST instruction will be better.
12681     if (!hasNonFlagsUse(Op))
12682       break;
12683     // FALL THROUGH
12684   case ISD::SUB:
12685   case ISD::OR:
12686   case ISD::XOR:
12687     // Due to the ISEL shortcoming noted above, be conservative if this op is
12688     // likely to be selected as part of a load-modify-store instruction.
12689     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12690            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12691       if (UI->getOpcode() == ISD::STORE)
12692         goto default_case;
12693
12694     // Otherwise use a regular EFLAGS-setting instruction.
12695     switch (ArithOp.getOpcode()) {
12696     default: llvm_unreachable("unexpected operator!");
12697     case ISD::SUB: Opcode = X86ISD::SUB; break;
12698     case ISD::XOR: Opcode = X86ISD::XOR; break;
12699     case ISD::AND: Opcode = X86ISD::AND; break;
12700     case ISD::OR: {
12701       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12702         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12703         if (EFLAGS.getNode())
12704           return EFLAGS;
12705       }
12706       Opcode = X86ISD::OR;
12707       break;
12708     }
12709     }
12710
12711     NumOperands = 2;
12712     break;
12713   case X86ISD::ADD:
12714   case X86ISD::SUB:
12715   case X86ISD::INC:
12716   case X86ISD::DEC:
12717   case X86ISD::OR:
12718   case X86ISD::XOR:
12719   case X86ISD::AND:
12720     return SDValue(Op.getNode(), 1);
12721   default:
12722   default_case:
12723     break;
12724   }
12725
12726   // If we found that truncation is beneficial, perform the truncation and
12727   // update 'Op'.
12728   if (NeedTruncation) {
12729     EVT VT = Op.getValueType();
12730     SDValue WideVal = Op->getOperand(0);
12731     EVT WideVT = WideVal.getValueType();
12732     unsigned ConvertedOp = 0;
12733     // Use a target machine opcode to prevent further DAGCombine
12734     // optimizations that may separate the arithmetic operations
12735     // from the setcc node.
12736     switch (WideVal.getOpcode()) {
12737       default: break;
12738       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12739       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12740       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12741       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12742       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12743     }
12744
12745     if (ConvertedOp) {
12746       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12747       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12748         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12749         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12750         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12751       }
12752     }
12753   }
12754
12755   if (Opcode == 0)
12756     // Emit a CMP with 0, which is the TEST pattern.
12757     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12758                        DAG.getConstant(0, dl, Op.getValueType()));
12759
12760   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12761   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12762
12763   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12764   DAG.ReplaceAllUsesWith(Op, New);
12765   return SDValue(New.getNode(), 1);
12766 }
12767
12768 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12769 /// equivalent.
12770 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12771                                    SDLoc dl, SelectionDAG &DAG) const {
12772   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12773     if (C->getAPIntValue() == 0)
12774       return EmitTest(Op0, X86CC, dl, DAG);
12775
12776      if (Op0.getValueType() == MVT::i1)
12777        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12778   }
12779
12780   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12781        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12782     // Do the comparison at i32 if it's smaller, besides the Atom case.
12783     // This avoids subregister aliasing issues. Keep the smaller reference
12784     // if we're optimizing for size, however, as that'll allow better folding
12785     // of memory operations.
12786     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12787         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12788             Attribute::MinSize) &&
12789         !Subtarget->isAtom()) {
12790       unsigned ExtendOp =
12791           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12792       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12793       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12794     }
12795     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12796     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12797     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12798                               Op0, Op1);
12799     return SDValue(Sub.getNode(), 1);
12800   }
12801   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12802 }
12803
12804 /// Convert a comparison if required by the subtarget.
12805 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12806                                                  SelectionDAG &DAG) const {
12807   // If the subtarget does not support the FUCOMI instruction, floating-point
12808   // comparisons have to be converted.
12809   if (Subtarget->hasCMov() ||
12810       Cmp.getOpcode() != X86ISD::CMP ||
12811       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12812       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12813     return Cmp;
12814
12815   // The instruction selector will select an FUCOM instruction instead of
12816   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12817   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12818   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12819   SDLoc dl(Cmp);
12820   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12821   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12822   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12823                             DAG.getConstant(8, dl, MVT::i8));
12824   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12825   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12826 }
12827
12828 /// The minimum architected relative accuracy is 2^-12. We need one
12829 /// Newton-Raphson step to have a good float result (24 bits of precision).
12830 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12831                                             DAGCombinerInfo &DCI,
12832                                             unsigned &RefinementSteps,
12833                                             bool &UseOneConstNR) const {
12834   // FIXME: We should use instruction latency models to calculate the cost of
12835   // each potential sequence, but this is very hard to do reliably because
12836   // at least Intel's Core* chips have variable timing based on the number of
12837   // significant digits in the divisor and/or sqrt operand.
12838   if (!Subtarget->useSqrtEst())
12839     return SDValue();
12840
12841   EVT VT = Op.getValueType();
12842
12843   // SSE1 has rsqrtss and rsqrtps.
12844   // TODO: Add support for AVX512 (v16f32).
12845   // It is likely not profitable to do this for f64 because a double-precision
12846   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
12847   // instructions: convert to single, rsqrtss, convert back to double, refine
12848   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
12849   // along with FMA, this could be a throughput win.
12850   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12851       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12852     RefinementSteps = 1;
12853     UseOneConstNR = false;
12854     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
12855   }
12856   return SDValue();
12857 }
12858
12859 /// The minimum architected relative accuracy is 2^-12. We need one
12860 /// Newton-Raphson step to have a good float result (24 bits of precision).
12861 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
12862                                             DAGCombinerInfo &DCI,
12863                                             unsigned &RefinementSteps) const {
12864   // FIXME: We should use instruction latency models to calculate the cost of
12865   // each potential sequence, but this is very hard to do reliably because
12866   // at least Intel's Core* chips have variable timing based on the number of
12867   // significant digits in the divisor.
12868   if (!Subtarget->useReciprocalEst())
12869     return SDValue();
12870
12871   EVT VT = Op.getValueType();
12872
12873   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
12874   // TODO: Add support for AVX512 (v16f32).
12875   // It is likely not profitable to do this for f64 because a double-precision
12876   // reciprocal estimate with refinement on x86 prior to FMA requires
12877   // 15 instructions: convert to single, rcpss, convert back to double, refine
12878   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
12879   // along with FMA, this could be a throughput win.
12880   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12881       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12882     RefinementSteps = ReciprocalEstimateRefinementSteps;
12883     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
12884   }
12885   return SDValue();
12886 }
12887
12888 /// If we have at least two divisions that use the same divisor, convert to
12889 /// multplication by a reciprocal. This may need to be adjusted for a given
12890 /// CPU if a division's cost is not at least twice the cost of a multiplication.
12891 /// This is because we still need one division to calculate the reciprocal and
12892 /// then we need two multiplies by that reciprocal as replacements for the
12893 /// original divisions.
12894 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
12895   return NumUsers > 1;
12896 }
12897
12898 static bool isAllOnes(SDValue V) {
12899   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
12900   return C && C->isAllOnesValue();
12901 }
12902
12903 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
12904 /// if it's possible.
12905 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
12906                                      SDLoc dl, SelectionDAG &DAG) const {
12907   SDValue Op0 = And.getOperand(0);
12908   SDValue Op1 = And.getOperand(1);
12909   if (Op0.getOpcode() == ISD::TRUNCATE)
12910     Op0 = Op0.getOperand(0);
12911   if (Op1.getOpcode() == ISD::TRUNCATE)
12912     Op1 = Op1.getOperand(0);
12913
12914   SDValue LHS, RHS;
12915   if (Op1.getOpcode() == ISD::SHL)
12916     std::swap(Op0, Op1);
12917   if (Op0.getOpcode() == ISD::SHL) {
12918     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
12919       if (And00C->getZExtValue() == 1) {
12920         // If we looked past a truncate, check that it's only truncating away
12921         // known zeros.
12922         unsigned BitWidth = Op0.getValueSizeInBits();
12923         unsigned AndBitWidth = And.getValueSizeInBits();
12924         if (BitWidth > AndBitWidth) {
12925           APInt Zeros, Ones;
12926           DAG.computeKnownBits(Op0, Zeros, Ones);
12927           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
12928             return SDValue();
12929         }
12930         LHS = Op1;
12931         RHS = Op0.getOperand(1);
12932       }
12933   } else if (Op1.getOpcode() == ISD::Constant) {
12934     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
12935     uint64_t AndRHSVal = AndRHS->getZExtValue();
12936     SDValue AndLHS = Op0;
12937
12938     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
12939       LHS = AndLHS.getOperand(0);
12940       RHS = AndLHS.getOperand(1);
12941     }
12942
12943     // Use BT if the immediate can't be encoded in a TEST instruction.
12944     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
12945       LHS = AndLHS;
12946       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
12947     }
12948   }
12949
12950   if (LHS.getNode()) {
12951     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
12952     // instruction.  Since the shift amount is in-range-or-undefined, we know
12953     // that doing a bittest on the i32 value is ok.  We extend to i32 because
12954     // the encoding for the i16 version is larger than the i32 version.
12955     // Also promote i16 to i32 for performance / code size reason.
12956     if (LHS.getValueType() == MVT::i8 ||
12957         LHS.getValueType() == MVT::i16)
12958       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
12959
12960     // If the operand types disagree, extend the shift amount to match.  Since
12961     // BT ignores high bits (like shifts) we can use anyextend.
12962     if (LHS.getValueType() != RHS.getValueType())
12963       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
12964
12965     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
12966     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
12967     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12968                        DAG.getConstant(Cond, dl, MVT::i8), BT);
12969   }
12970
12971   return SDValue();
12972 }
12973
12974 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
12975 /// mask CMPs.
12976 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
12977                               SDValue &Op1) {
12978   unsigned SSECC;
12979   bool Swap = false;
12980
12981   // SSE Condition code mapping:
12982   //  0 - EQ
12983   //  1 - LT
12984   //  2 - LE
12985   //  3 - UNORD
12986   //  4 - NEQ
12987   //  5 - NLT
12988   //  6 - NLE
12989   //  7 - ORD
12990   switch (SetCCOpcode) {
12991   default: llvm_unreachable("Unexpected SETCC condition");
12992   case ISD::SETOEQ:
12993   case ISD::SETEQ:  SSECC = 0; break;
12994   case ISD::SETOGT:
12995   case ISD::SETGT:  Swap = true; // Fallthrough
12996   case ISD::SETLT:
12997   case ISD::SETOLT: SSECC = 1; break;
12998   case ISD::SETOGE:
12999   case ISD::SETGE:  Swap = true; // Fallthrough
13000   case ISD::SETLE:
13001   case ISD::SETOLE: SSECC = 2; break;
13002   case ISD::SETUO:  SSECC = 3; break;
13003   case ISD::SETUNE:
13004   case ISD::SETNE:  SSECC = 4; break;
13005   case ISD::SETULE: Swap = true; // Fallthrough
13006   case ISD::SETUGE: SSECC = 5; break;
13007   case ISD::SETULT: Swap = true; // Fallthrough
13008   case ISD::SETUGT: SSECC = 6; break;
13009   case ISD::SETO:   SSECC = 7; break;
13010   case ISD::SETUEQ:
13011   case ISD::SETONE: SSECC = 8; break;
13012   }
13013   if (Swap)
13014     std::swap(Op0, Op1);
13015
13016   return SSECC;
13017 }
13018
13019 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13020 // ones, and then concatenate the result back.
13021 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13022   MVT VT = Op.getSimpleValueType();
13023
13024   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13025          "Unsupported value type for operation");
13026
13027   unsigned NumElems = VT.getVectorNumElements();
13028   SDLoc dl(Op);
13029   SDValue CC = Op.getOperand(2);
13030
13031   // Extract the LHS vectors
13032   SDValue LHS = Op.getOperand(0);
13033   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13034   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13035
13036   // Extract the RHS vectors
13037   SDValue RHS = Op.getOperand(1);
13038   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13039   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13040
13041   // Issue the operation on the smaller types and concatenate the result back
13042   MVT EltVT = VT.getVectorElementType();
13043   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13044   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13045                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13046                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13047 }
13048
13049 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13050   SDValue Op0 = Op.getOperand(0);
13051   SDValue Op1 = Op.getOperand(1);
13052   SDValue CC = Op.getOperand(2);
13053   MVT VT = Op.getSimpleValueType();
13054   SDLoc dl(Op);
13055
13056   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13057          "Unexpected type for boolean compare operation");
13058   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13059   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13060                                DAG.getConstant(-1, dl, VT));
13061   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13062                                DAG.getConstant(-1, dl, VT));
13063   switch (SetCCOpcode) {
13064   default: llvm_unreachable("Unexpected SETCC condition");
13065   case ISD::SETNE:
13066     // (x != y) -> ~(x ^ y)
13067     return DAG.getNode(ISD::XOR, dl, VT,
13068                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13069                        DAG.getConstant(-1, dl, VT));
13070   case ISD::SETEQ:
13071     // (x == y) -> (x ^ y)
13072     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13073   case ISD::SETUGT:
13074   case ISD::SETGT:
13075     // (x > y) -> (x & ~y)
13076     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13077   case ISD::SETULT:
13078   case ISD::SETLT:
13079     // (x < y) -> (~x & y)
13080     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13081   case ISD::SETULE:
13082   case ISD::SETLE:
13083     // (x <= y) -> (~x | y)
13084     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13085   case ISD::SETUGE:
13086   case ISD::SETGE:
13087     // (x >=y) -> (x | ~y)
13088     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13089   }
13090 }
13091
13092 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13093                                      const X86Subtarget *Subtarget) {
13094   SDValue Op0 = Op.getOperand(0);
13095   SDValue Op1 = Op.getOperand(1);
13096   SDValue CC = Op.getOperand(2);
13097   MVT VT = Op.getSimpleValueType();
13098   SDLoc dl(Op);
13099
13100   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13101          Op.getValueType().getScalarType() == MVT::i1 &&
13102          "Cannot set masked compare for this operation");
13103
13104   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13105   unsigned  Opc = 0;
13106   bool Unsigned = false;
13107   bool Swap = false;
13108   unsigned SSECC;
13109   switch (SetCCOpcode) {
13110   default: llvm_unreachable("Unexpected SETCC condition");
13111   case ISD::SETNE:  SSECC = 4; break;
13112   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13113   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13114   case ISD::SETLT:  Swap = true; //fall-through
13115   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13116   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13117   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13118   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13119   case ISD::SETULE: Unsigned = true; //fall-through
13120   case ISD::SETLE:  SSECC = 2; break;
13121   }
13122
13123   if (Swap)
13124     std::swap(Op0, Op1);
13125   if (Opc)
13126     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13127   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13128   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13129                      DAG.getConstant(SSECC, dl, MVT::i8));
13130 }
13131
13132 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13133 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13134 /// return an empty value.
13135 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13136 {
13137   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13138   if (!BV)
13139     return SDValue();
13140
13141   MVT VT = Op1.getSimpleValueType();
13142   MVT EVT = VT.getVectorElementType();
13143   unsigned n = VT.getVectorNumElements();
13144   SmallVector<SDValue, 8> ULTOp1;
13145
13146   for (unsigned i = 0; i < n; ++i) {
13147     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13148     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13149       return SDValue();
13150
13151     // Avoid underflow.
13152     APInt Val = Elt->getAPIntValue();
13153     if (Val == 0)
13154       return SDValue();
13155
13156     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
13157   }
13158
13159   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13160 }
13161
13162 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13163                            SelectionDAG &DAG) {
13164   SDValue Op0 = Op.getOperand(0);
13165   SDValue Op1 = Op.getOperand(1);
13166   SDValue CC = Op.getOperand(2);
13167   MVT VT = Op.getSimpleValueType();
13168   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13169   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13170   SDLoc dl(Op);
13171
13172   if (isFP) {
13173 #ifndef NDEBUG
13174     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13175     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13176 #endif
13177
13178     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13179     unsigned Opc = X86ISD::CMPP;
13180     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13181       assert(VT.getVectorNumElements() <= 16);
13182       Opc = X86ISD::CMPM;
13183     }
13184     // In the two special cases we can't handle, emit two comparisons.
13185     if (SSECC == 8) {
13186       unsigned CC0, CC1;
13187       unsigned CombineOpc;
13188       if (SetCCOpcode == ISD::SETUEQ) {
13189         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13190       } else {
13191         assert(SetCCOpcode == ISD::SETONE);
13192         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13193       }
13194
13195       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13196                                  DAG.getConstant(CC0, dl, MVT::i8));
13197       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13198                                  DAG.getConstant(CC1, dl, MVT::i8));
13199       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13200     }
13201     // Handle all other FP comparisons here.
13202     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13203                        DAG.getConstant(SSECC, dl, MVT::i8));
13204   }
13205
13206   // Break 256-bit integer vector compare into smaller ones.
13207   if (VT.is256BitVector() && !Subtarget->hasInt256())
13208     return Lower256IntVSETCC(Op, DAG);
13209
13210   EVT OpVT = Op1.getValueType();
13211   if (OpVT.getVectorElementType() == MVT::i1)
13212     return LowerBoolVSETCC_AVX512(Op, DAG);
13213
13214   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13215   if (Subtarget->hasAVX512()) {
13216     if (Op1.getValueType().is512BitVector() ||
13217         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13218         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13219       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13220
13221     // In AVX-512 architecture setcc returns mask with i1 elements,
13222     // But there is no compare instruction for i8 and i16 elements in KNL.
13223     // We are not talking about 512-bit operands in this case, these
13224     // types are illegal.
13225     if (MaskResult &&
13226         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13227          OpVT.getVectorElementType().getSizeInBits() >= 8))
13228       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13229                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13230   }
13231
13232   // We are handling one of the integer comparisons here.  Since SSE only has
13233   // GT and EQ comparisons for integer, swapping operands and multiple
13234   // operations may be required for some comparisons.
13235   unsigned Opc;
13236   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13237   bool Subus = false;
13238
13239   switch (SetCCOpcode) {
13240   default: llvm_unreachable("Unexpected SETCC condition");
13241   case ISD::SETNE:  Invert = true;
13242   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13243   case ISD::SETLT:  Swap = true;
13244   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13245   case ISD::SETGE:  Swap = true;
13246   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13247                     Invert = true; break;
13248   case ISD::SETULT: Swap = true;
13249   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13250                     FlipSigns = true; break;
13251   case ISD::SETUGE: Swap = true;
13252   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13253                     FlipSigns = true; Invert = true; break;
13254   }
13255
13256   // Special case: Use min/max operations for SETULE/SETUGE
13257   MVT VET = VT.getVectorElementType();
13258   bool hasMinMax =
13259        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13260     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13261
13262   if (hasMinMax) {
13263     switch (SetCCOpcode) {
13264     default: break;
13265     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
13266     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
13267     }
13268
13269     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13270   }
13271
13272   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13273   if (!MinMax && hasSubus) {
13274     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13275     // Op0 u<= Op1:
13276     //   t = psubus Op0, Op1
13277     //   pcmpeq t, <0..0>
13278     switch (SetCCOpcode) {
13279     default: break;
13280     case ISD::SETULT: {
13281       // If the comparison is against a constant we can turn this into a
13282       // setule.  With psubus, setule does not require a swap.  This is
13283       // beneficial because the constant in the register is no longer
13284       // destructed as the destination so it can be hoisted out of a loop.
13285       // Only do this pre-AVX since vpcmp* is no longer destructive.
13286       if (Subtarget->hasAVX())
13287         break;
13288       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13289       if (ULEOp1.getNode()) {
13290         Op1 = ULEOp1;
13291         Subus = true; Invert = false; Swap = false;
13292       }
13293       break;
13294     }
13295     // Psubus is better than flip-sign because it requires no inversion.
13296     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13297     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13298     }
13299
13300     if (Subus) {
13301       Opc = X86ISD::SUBUS;
13302       FlipSigns = false;
13303     }
13304   }
13305
13306   if (Swap)
13307     std::swap(Op0, Op1);
13308
13309   // Check that the operation in question is available (most are plain SSE2,
13310   // but PCMPGTQ and PCMPEQQ have different requirements).
13311   if (VT == MVT::v2i64) {
13312     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13313       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13314
13315       // First cast everything to the right type.
13316       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
13317       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
13318
13319       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13320       // bits of the inputs before performing those operations. The lower
13321       // compare is always unsigned.
13322       SDValue SB;
13323       if (FlipSigns) {
13324         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
13325       } else {
13326         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
13327         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
13328         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13329                          Sign, Zero, Sign, Zero);
13330       }
13331       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13332       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13333
13334       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13335       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13336       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13337
13338       // Create masks for only the low parts/high parts of the 64 bit integers.
13339       static const int MaskHi[] = { 1, 1, 3, 3 };
13340       static const int MaskLo[] = { 0, 0, 2, 2 };
13341       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13342       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13343       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13344
13345       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13346       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13347
13348       if (Invert)
13349         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13350
13351       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
13352     }
13353
13354     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13355       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13356       // pcmpeqd + pshufd + pand.
13357       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13358
13359       // First cast everything to the right type.
13360       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
13361       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
13362
13363       // Do the compare.
13364       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13365
13366       // Make sure the lower and upper halves are both all-ones.
13367       static const int Mask[] = { 1, 0, 3, 2 };
13368       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13369       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13370
13371       if (Invert)
13372         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13373
13374       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
13375     }
13376   }
13377
13378   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13379   // bits of the inputs before performing those operations.
13380   if (FlipSigns) {
13381     EVT EltVT = VT.getVectorElementType();
13382     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
13383                                  VT);
13384     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13385     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13386   }
13387
13388   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13389
13390   // If the logical-not of the result is required, perform that now.
13391   if (Invert)
13392     Result = DAG.getNOT(dl, Result, VT);
13393
13394   if (MinMax)
13395     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13396
13397   if (Subus)
13398     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13399                          getZeroVector(VT, Subtarget, DAG, dl));
13400
13401   return Result;
13402 }
13403
13404 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13405
13406   MVT VT = Op.getSimpleValueType();
13407
13408   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13409
13410   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13411          && "SetCC type must be 8-bit or 1-bit integer");
13412   SDValue Op0 = Op.getOperand(0);
13413   SDValue Op1 = Op.getOperand(1);
13414   SDLoc dl(Op);
13415   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13416
13417   // Optimize to BT if possible.
13418   // Lower (X & (1 << N)) == 0 to BT(X, N).
13419   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13420   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13421   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13422       Op1.getOpcode() == ISD::Constant &&
13423       cast<ConstantSDNode>(Op1)->isNullValue() &&
13424       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13425     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13426     if (NewSetCC.getNode()) {
13427       if (VT == MVT::i1)
13428         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13429       return NewSetCC;
13430     }
13431   }
13432
13433   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13434   // these.
13435   if (Op1.getOpcode() == ISD::Constant &&
13436       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13437        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13438       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13439
13440     // If the input is a setcc, then reuse the input setcc or use a new one with
13441     // the inverted condition.
13442     if (Op0.getOpcode() == X86ISD::SETCC) {
13443       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13444       bool Invert = (CC == ISD::SETNE) ^
13445         cast<ConstantSDNode>(Op1)->isNullValue();
13446       if (!Invert)
13447         return Op0;
13448
13449       CCode = X86::GetOppositeBranchCondition(CCode);
13450       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13451                                   DAG.getConstant(CCode, dl, MVT::i8),
13452                                   Op0.getOperand(1));
13453       if (VT == MVT::i1)
13454         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13455       return SetCC;
13456     }
13457   }
13458   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13459       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13460       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13461
13462     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13463     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
13464   }
13465
13466   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13467   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
13468   if (X86CC == X86::COND_INVALID)
13469     return SDValue();
13470
13471   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13472   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13473   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13474                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
13475   if (VT == MVT::i1)
13476     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13477   return SetCC;
13478 }
13479
13480 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13481 static bool isX86LogicalCmp(SDValue Op) {
13482   unsigned Opc = Op.getNode()->getOpcode();
13483   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13484       Opc == X86ISD::SAHF)
13485     return true;
13486   if (Op.getResNo() == 1 &&
13487       (Opc == X86ISD::ADD ||
13488        Opc == X86ISD::SUB ||
13489        Opc == X86ISD::ADC ||
13490        Opc == X86ISD::SBB ||
13491        Opc == X86ISD::SMUL ||
13492        Opc == X86ISD::UMUL ||
13493        Opc == X86ISD::INC ||
13494        Opc == X86ISD::DEC ||
13495        Opc == X86ISD::OR ||
13496        Opc == X86ISD::XOR ||
13497        Opc == X86ISD::AND))
13498     return true;
13499
13500   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13501     return true;
13502
13503   return false;
13504 }
13505
13506 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13507   if (V.getOpcode() != ISD::TRUNCATE)
13508     return false;
13509
13510   SDValue VOp0 = V.getOperand(0);
13511   unsigned InBits = VOp0.getValueSizeInBits();
13512   unsigned Bits = V.getValueSizeInBits();
13513   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13514 }
13515
13516 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13517   bool addTest = true;
13518   SDValue Cond  = Op.getOperand(0);
13519   SDValue Op1 = Op.getOperand(1);
13520   SDValue Op2 = Op.getOperand(2);
13521   SDLoc DL(Op);
13522   EVT VT = Op1.getValueType();
13523   SDValue CC;
13524
13525   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13526   // are available or VBLENDV if AVX is available.
13527   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13528   if (Cond.getOpcode() == ISD::SETCC &&
13529       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13530        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13531       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13532     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13533     int SSECC = translateX86FSETCC(
13534         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13535
13536     if (SSECC != 8) {
13537       if (Subtarget->hasAVX512()) {
13538         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13539                                   DAG.getConstant(SSECC, DL, MVT::i8));
13540         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13541       }
13542
13543       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13544                                 DAG.getConstant(SSECC, DL, MVT::i8));
13545
13546       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13547       // of 3 logic instructions for size savings and potentially speed.
13548       // Unfortunately, there is no scalar form of VBLENDV.
13549
13550       // If either operand is a constant, don't try this. We can expect to
13551       // optimize away at least one of the logic instructions later in that
13552       // case, so that sequence would be faster than a variable blend.
13553
13554       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13555       // uses XMM0 as the selection register. That may need just as many
13556       // instructions as the AND/ANDN/OR sequence due to register moves, so
13557       // don't bother.
13558
13559       if (Subtarget->hasAVX() &&
13560           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13561
13562         // Convert to vectors, do a VSELECT, and convert back to scalar.
13563         // All of the conversions should be optimized away.
13564
13565         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13566         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13567         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13568         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13569
13570         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13571         VCmp = DAG.getNode(ISD::BITCAST, DL, VCmpVT, VCmp);
13572
13573         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13574
13575         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13576                            VSel, DAG.getIntPtrConstant(0, DL));
13577       }
13578       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13579       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13580       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13581     }
13582   }
13583
13584   if (Cond.getOpcode() == ISD::SETCC) {
13585     SDValue NewCond = LowerSETCC(Cond, DAG);
13586     if (NewCond.getNode())
13587       Cond = NewCond;
13588   }
13589
13590   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13591   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13592   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13593   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13594   if (Cond.getOpcode() == X86ISD::SETCC &&
13595       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13596       isZero(Cond.getOperand(1).getOperand(1))) {
13597     SDValue Cmp = Cond.getOperand(1);
13598
13599     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13600
13601     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13602         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13603       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13604
13605       SDValue CmpOp0 = Cmp.getOperand(0);
13606       // Apply further optimizations for special cases
13607       // (select (x != 0), -1, 0) -> neg & sbb
13608       // (select (x == 0), 0, -1) -> neg & sbb
13609       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13610         if (YC->isNullValue() &&
13611             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13612           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13613           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13614                                     DAG.getConstant(0, DL,
13615                                                     CmpOp0.getValueType()),
13616                                     CmpOp0);
13617           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13618                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
13619                                     SDValue(Neg.getNode(), 1));
13620           return Res;
13621         }
13622
13623       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13624                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
13625       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13626
13627       SDValue Res =   // Res = 0 or -1.
13628         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13629                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
13630
13631       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13632         Res = DAG.getNOT(DL, Res, Res.getValueType());
13633
13634       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13635       if (!N2C || !N2C->isNullValue())
13636         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13637       return Res;
13638     }
13639   }
13640
13641   // Look past (and (setcc_carry (cmp ...)), 1).
13642   if (Cond.getOpcode() == ISD::AND &&
13643       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13644     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13645     if (C && C->getAPIntValue() == 1)
13646       Cond = Cond.getOperand(0);
13647   }
13648
13649   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13650   // setting operand in place of the X86ISD::SETCC.
13651   unsigned CondOpcode = Cond.getOpcode();
13652   if (CondOpcode == X86ISD::SETCC ||
13653       CondOpcode == X86ISD::SETCC_CARRY) {
13654     CC = Cond.getOperand(0);
13655
13656     SDValue Cmp = Cond.getOperand(1);
13657     unsigned Opc = Cmp.getOpcode();
13658     MVT VT = Op.getSimpleValueType();
13659
13660     bool IllegalFPCMov = false;
13661     if (VT.isFloatingPoint() && !VT.isVector() &&
13662         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13663       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13664
13665     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13666         Opc == X86ISD::BT) { // FIXME
13667       Cond = Cmp;
13668       addTest = false;
13669     }
13670   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13671              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13672              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13673               Cond.getOperand(0).getValueType() != MVT::i8)) {
13674     SDValue LHS = Cond.getOperand(0);
13675     SDValue RHS = Cond.getOperand(1);
13676     unsigned X86Opcode;
13677     unsigned X86Cond;
13678     SDVTList VTs;
13679     switch (CondOpcode) {
13680     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13681     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13682     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13683     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13684     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13685     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13686     default: llvm_unreachable("unexpected overflowing operator");
13687     }
13688     if (CondOpcode == ISD::UMULO)
13689       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13690                           MVT::i32);
13691     else
13692       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13693
13694     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13695
13696     if (CondOpcode == ISD::UMULO)
13697       Cond = X86Op.getValue(2);
13698     else
13699       Cond = X86Op.getValue(1);
13700
13701     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
13702     addTest = false;
13703   }
13704
13705   if (addTest) {
13706     // Look pass the truncate if the high bits are known zero.
13707     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13708         Cond = Cond.getOperand(0);
13709
13710     // We know the result of AND is compared against zero. Try to match
13711     // it to BT.
13712     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13713       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13714       if (NewSetCC.getNode()) {
13715         CC = NewSetCC.getOperand(0);
13716         Cond = NewSetCC.getOperand(1);
13717         addTest = false;
13718       }
13719     }
13720   }
13721
13722   if (addTest) {
13723     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
13724     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13725   }
13726
13727   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13728   // a <  b ?  0 : -1 -> RES = setcc_carry
13729   // a >= b ? -1 :  0 -> RES = setcc_carry
13730   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13731   if (Cond.getOpcode() == X86ISD::SUB) {
13732     Cond = ConvertCmpIfNecessary(Cond, DAG);
13733     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13734
13735     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13736         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13737       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13738                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
13739                                 Cond);
13740       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13741         return DAG.getNOT(DL, Res, Res.getValueType());
13742       return Res;
13743     }
13744   }
13745
13746   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13747   // widen the cmov and push the truncate through. This avoids introducing a new
13748   // branch during isel and doesn't add any extensions.
13749   if (Op.getValueType() == MVT::i8 &&
13750       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13751     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13752     if (T1.getValueType() == T2.getValueType() &&
13753         // Blacklist CopyFromReg to avoid partial register stalls.
13754         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13755       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13756       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13757       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13758     }
13759   }
13760
13761   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13762   // condition is true.
13763   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13764   SDValue Ops[] = { Op2, Op1, CC, Cond };
13765   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13766 }
13767
13768 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op, const X86Subtarget *Subtarget,
13769                                        SelectionDAG &DAG) {
13770   MVT VT = Op->getSimpleValueType(0);
13771   SDValue In = Op->getOperand(0);
13772   MVT InVT = In.getSimpleValueType();
13773   MVT VTElt = VT.getVectorElementType();
13774   MVT InVTElt = InVT.getVectorElementType();
13775   SDLoc dl(Op);
13776
13777   // SKX processor
13778   if ((InVTElt == MVT::i1) &&
13779       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13780         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13781
13782        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13783         VTElt.getSizeInBits() <= 16)) ||
13784
13785        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13786         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13787
13788        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13789         VTElt.getSizeInBits() >= 32))))
13790     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13791
13792   unsigned int NumElts = VT.getVectorNumElements();
13793
13794   if (NumElts != 8 && NumElts != 16)
13795     return SDValue();
13796
13797   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13798     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13799       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13800     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13801   }
13802
13803   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13804   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13805   SDValue NegOne =
13806    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
13807                    ExtVT);
13808   SDValue Zero =
13809    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
13810
13811   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
13812   if (VT.is512BitVector())
13813     return V;
13814   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
13815 }
13816
13817 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13818                                 SelectionDAG &DAG) {
13819   MVT VT = Op->getSimpleValueType(0);
13820   SDValue In = Op->getOperand(0);
13821   MVT InVT = In.getSimpleValueType();
13822   SDLoc dl(Op);
13823
13824   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13825     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
13826
13827   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
13828       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
13829       (VT != MVT::v16i16 || InVT != MVT::v16i8))
13830     return SDValue();
13831
13832   if (Subtarget->hasInt256())
13833     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13834
13835   // Optimize vectors in AVX mode
13836   // Sign extend  v8i16 to v8i32 and
13837   //              v4i32 to v4i64
13838   //
13839   // Divide input vector into two parts
13840   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
13841   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
13842   // concat the vectors to original VT
13843
13844   unsigned NumElems = InVT.getVectorNumElements();
13845   SDValue Undef = DAG.getUNDEF(InVT);
13846
13847   SmallVector<int,8> ShufMask1(NumElems, -1);
13848   for (unsigned i = 0; i != NumElems/2; ++i)
13849     ShufMask1[i] = i;
13850
13851   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
13852
13853   SmallVector<int,8> ShufMask2(NumElems, -1);
13854   for (unsigned i = 0; i != NumElems/2; ++i)
13855     ShufMask2[i] = i + NumElems/2;
13856
13857   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
13858
13859   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
13860                                 VT.getVectorNumElements()/2);
13861
13862   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
13863   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
13864
13865   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13866 }
13867
13868 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
13869 // may emit an illegal shuffle but the expansion is still better than scalar
13870 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
13871 // we'll emit a shuffle and a arithmetic shift.
13872 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
13873 // TODO: It is possible to support ZExt by zeroing the undef values during
13874 // the shuffle phase or after the shuffle.
13875 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
13876                                  SelectionDAG &DAG) {
13877   MVT RegVT = Op.getSimpleValueType();
13878   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
13879   assert(RegVT.isInteger() &&
13880          "We only custom lower integer vector sext loads.");
13881
13882   // Nothing useful we can do without SSE2 shuffles.
13883   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
13884
13885   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
13886   SDLoc dl(Ld);
13887   EVT MemVT = Ld->getMemoryVT();
13888   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13889   unsigned RegSz = RegVT.getSizeInBits();
13890
13891   ISD::LoadExtType Ext = Ld->getExtensionType();
13892
13893   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
13894          && "Only anyext and sext are currently implemented.");
13895   assert(MemVT != RegVT && "Cannot extend to the same type");
13896   assert(MemVT.isVector() && "Must load a vector from memory");
13897
13898   unsigned NumElems = RegVT.getVectorNumElements();
13899   unsigned MemSz = MemVT.getSizeInBits();
13900   assert(RegSz > MemSz && "Register size must be greater than the mem size");
13901
13902   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
13903     // The only way in which we have a legal 256-bit vector result but not the
13904     // integer 256-bit operations needed to directly lower a sextload is if we
13905     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
13906     // a 128-bit vector and a normal sign_extend to 256-bits that should get
13907     // correctly legalized. We do this late to allow the canonical form of
13908     // sextload to persist throughout the rest of the DAG combiner -- it wants
13909     // to fold together any extensions it can, and so will fuse a sign_extend
13910     // of an sextload into a sextload targeting a wider value.
13911     SDValue Load;
13912     if (MemSz == 128) {
13913       // Just switch this to a normal load.
13914       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
13915                                        "it must be a legal 128-bit vector "
13916                                        "type!");
13917       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
13918                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
13919                   Ld->isInvariant(), Ld->getAlignment());
13920     } else {
13921       assert(MemSz < 128 &&
13922              "Can't extend a type wider than 128 bits to a 256 bit vector!");
13923       // Do an sext load to a 128-bit vector type. We want to use the same
13924       // number of elements, but elements half as wide. This will end up being
13925       // recursively lowered by this routine, but will succeed as we definitely
13926       // have all the necessary features if we're using AVX1.
13927       EVT HalfEltVT =
13928           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
13929       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
13930       Load =
13931           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
13932                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
13933                          Ld->isNonTemporal(), Ld->isInvariant(),
13934                          Ld->getAlignment());
13935     }
13936
13937     // Replace chain users with the new chain.
13938     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
13939     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
13940
13941     // Finally, do a normal sign-extend to the desired register.
13942     return DAG.getSExtOrTrunc(Load, dl, RegVT);
13943   }
13944
13945   // All sizes must be a power of two.
13946   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
13947          "Non-power-of-two elements are not custom lowered!");
13948
13949   // Attempt to load the original value using scalar loads.
13950   // Find the largest scalar type that divides the total loaded size.
13951   MVT SclrLoadTy = MVT::i8;
13952   for (MVT Tp : MVT::integer_valuetypes()) {
13953     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
13954       SclrLoadTy = Tp;
13955     }
13956   }
13957
13958   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
13959   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
13960       (64 <= MemSz))
13961     SclrLoadTy = MVT::f64;
13962
13963   // Calculate the number of scalar loads that we need to perform
13964   // in order to load our vector from memory.
13965   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
13966
13967   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
13968          "Can only lower sext loads with a single scalar load!");
13969
13970   unsigned loadRegZize = RegSz;
13971   if (Ext == ISD::SEXTLOAD && RegSz == 256)
13972     loadRegZize /= 2;
13973
13974   // Represent our vector as a sequence of elements which are the
13975   // largest scalar that we can load.
13976   EVT LoadUnitVecVT = EVT::getVectorVT(
13977       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
13978
13979   // Represent the data using the same element type that is stored in
13980   // memory. In practice, we ''widen'' MemVT.
13981   EVT WideVecVT =
13982       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
13983                        loadRegZize / MemVT.getScalarType().getSizeInBits());
13984
13985   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
13986          "Invalid vector type");
13987
13988   // We can't shuffle using an illegal type.
13989   assert(TLI.isTypeLegal(WideVecVT) &&
13990          "We only lower types that form legal widened vector types");
13991
13992   SmallVector<SDValue, 8> Chains;
13993   SDValue Ptr = Ld->getBasePtr();
13994   SDValue Increment =
13995       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl, TLI.getPointerTy());
13996   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
13997
13998   for (unsigned i = 0; i < NumLoads; ++i) {
13999     // Perform a single load.
14000     SDValue ScalarLoad =
14001         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
14002                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
14003                     Ld->getAlignment());
14004     Chains.push_back(ScalarLoad.getValue(1));
14005     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
14006     // another round of DAGCombining.
14007     if (i == 0)
14008       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
14009     else
14010       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
14011                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
14012
14013     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
14014   }
14015
14016   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14017
14018   // Bitcast the loaded value to a vector of the original element type, in
14019   // the size of the target vector type.
14020   SDValue SlicedVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Res);
14021   unsigned SizeRatio = RegSz / MemSz;
14022
14023   if (Ext == ISD::SEXTLOAD) {
14024     // If we have SSE4.1, we can directly emit a VSEXT node.
14025     if (Subtarget->hasSSE41()) {
14026       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14027       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14028       return Sext;
14029     }
14030
14031     // Otherwise we'll shuffle the small elements in the high bits of the
14032     // larger type and perform an arithmetic shift. If the shift is not legal
14033     // it's better to scalarize.
14034     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14035            "We can't implement a sext load without an arithmetic right shift!");
14036
14037     // Redistribute the loaded elements into the different locations.
14038     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14039     for (unsigned i = 0; i != NumElems; ++i)
14040       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14041
14042     SDValue Shuff = DAG.getVectorShuffle(
14043         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14044
14045     Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
14046
14047     // Build the arithmetic shift.
14048     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14049                    MemVT.getVectorElementType().getSizeInBits();
14050     Shuff =
14051         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
14052                     DAG.getConstant(Amt, dl, RegVT));
14053
14054     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14055     return Shuff;
14056   }
14057
14058   // Redistribute the loaded elements into the different locations.
14059   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14060   for (unsigned i = 0; i != NumElems; ++i)
14061     ShuffleVec[i * SizeRatio] = i;
14062
14063   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14064                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14065
14066   // Bitcast to the requested type.
14067   Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
14068   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14069   return Shuff;
14070 }
14071
14072 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14073 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14074 // from the AND / OR.
14075 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14076   Opc = Op.getOpcode();
14077   if (Opc != ISD::OR && Opc != ISD::AND)
14078     return false;
14079   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14080           Op.getOperand(0).hasOneUse() &&
14081           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14082           Op.getOperand(1).hasOneUse());
14083 }
14084
14085 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14086 // 1 and that the SETCC node has a single use.
14087 static bool isXor1OfSetCC(SDValue Op) {
14088   if (Op.getOpcode() != ISD::XOR)
14089     return false;
14090   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14091   if (N1C && N1C->getAPIntValue() == 1) {
14092     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14093       Op.getOperand(0).hasOneUse();
14094   }
14095   return false;
14096 }
14097
14098 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14099   bool addTest = true;
14100   SDValue Chain = Op.getOperand(0);
14101   SDValue Cond  = Op.getOperand(1);
14102   SDValue Dest  = Op.getOperand(2);
14103   SDLoc dl(Op);
14104   SDValue CC;
14105   bool Inverted = false;
14106
14107   if (Cond.getOpcode() == ISD::SETCC) {
14108     // Check for setcc([su]{add,sub,mul}o == 0).
14109     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14110         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14111         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14112         Cond.getOperand(0).getResNo() == 1 &&
14113         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14114          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14115          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14116          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14117          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14118          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14119       Inverted = true;
14120       Cond = Cond.getOperand(0);
14121     } else {
14122       SDValue NewCond = LowerSETCC(Cond, DAG);
14123       if (NewCond.getNode())
14124         Cond = NewCond;
14125     }
14126   }
14127 #if 0
14128   // FIXME: LowerXALUO doesn't handle these!!
14129   else if (Cond.getOpcode() == X86ISD::ADD  ||
14130            Cond.getOpcode() == X86ISD::SUB  ||
14131            Cond.getOpcode() == X86ISD::SMUL ||
14132            Cond.getOpcode() == X86ISD::UMUL)
14133     Cond = LowerXALUO(Cond, DAG);
14134 #endif
14135
14136   // Look pass (and (setcc_carry (cmp ...)), 1).
14137   if (Cond.getOpcode() == ISD::AND &&
14138       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14139     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14140     if (C && C->getAPIntValue() == 1)
14141       Cond = Cond.getOperand(0);
14142   }
14143
14144   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14145   // setting operand in place of the X86ISD::SETCC.
14146   unsigned CondOpcode = Cond.getOpcode();
14147   if (CondOpcode == X86ISD::SETCC ||
14148       CondOpcode == X86ISD::SETCC_CARRY) {
14149     CC = Cond.getOperand(0);
14150
14151     SDValue Cmp = Cond.getOperand(1);
14152     unsigned Opc = Cmp.getOpcode();
14153     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14154     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14155       Cond = Cmp;
14156       addTest = false;
14157     } else {
14158       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14159       default: break;
14160       case X86::COND_O:
14161       case X86::COND_B:
14162         // These can only come from an arithmetic instruction with overflow,
14163         // e.g. SADDO, UADDO.
14164         Cond = Cond.getNode()->getOperand(1);
14165         addTest = false;
14166         break;
14167       }
14168     }
14169   }
14170   CondOpcode = Cond.getOpcode();
14171   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14172       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14173       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14174        Cond.getOperand(0).getValueType() != MVT::i8)) {
14175     SDValue LHS = Cond.getOperand(0);
14176     SDValue RHS = Cond.getOperand(1);
14177     unsigned X86Opcode;
14178     unsigned X86Cond;
14179     SDVTList VTs;
14180     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14181     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14182     // X86ISD::INC).
14183     switch (CondOpcode) {
14184     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14185     case ISD::SADDO:
14186       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14187         if (C->isOne()) {
14188           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14189           break;
14190         }
14191       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14192     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14193     case ISD::SSUBO:
14194       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14195         if (C->isOne()) {
14196           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14197           break;
14198         }
14199       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14200     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14201     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14202     default: llvm_unreachable("unexpected overflowing operator");
14203     }
14204     if (Inverted)
14205       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14206     if (CondOpcode == ISD::UMULO)
14207       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14208                           MVT::i32);
14209     else
14210       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14211
14212     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14213
14214     if (CondOpcode == ISD::UMULO)
14215       Cond = X86Op.getValue(2);
14216     else
14217       Cond = X86Op.getValue(1);
14218
14219     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14220     addTest = false;
14221   } else {
14222     unsigned CondOpc;
14223     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14224       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14225       if (CondOpc == ISD::OR) {
14226         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14227         // two branches instead of an explicit OR instruction with a
14228         // separate test.
14229         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14230             isX86LogicalCmp(Cmp)) {
14231           CC = Cond.getOperand(0).getOperand(0);
14232           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14233                               Chain, Dest, CC, Cmp);
14234           CC = Cond.getOperand(1).getOperand(0);
14235           Cond = Cmp;
14236           addTest = false;
14237         }
14238       } else { // ISD::AND
14239         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14240         // two branches instead of an explicit AND instruction with a
14241         // separate test. However, we only do this if this block doesn't
14242         // have a fall-through edge, because this requires an explicit
14243         // jmp when the condition is false.
14244         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14245             isX86LogicalCmp(Cmp) &&
14246             Op.getNode()->hasOneUse()) {
14247           X86::CondCode CCode =
14248             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14249           CCode = X86::GetOppositeBranchCondition(CCode);
14250           CC = DAG.getConstant(CCode, dl, MVT::i8);
14251           SDNode *User = *Op.getNode()->use_begin();
14252           // Look for an unconditional branch following this conditional branch.
14253           // We need this because we need to reverse the successors in order
14254           // to implement FCMP_OEQ.
14255           if (User->getOpcode() == ISD::BR) {
14256             SDValue FalseBB = User->getOperand(1);
14257             SDNode *NewBR =
14258               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14259             assert(NewBR == User);
14260             (void)NewBR;
14261             Dest = FalseBB;
14262
14263             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14264                                 Chain, Dest, CC, Cmp);
14265             X86::CondCode CCode =
14266               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14267             CCode = X86::GetOppositeBranchCondition(CCode);
14268             CC = DAG.getConstant(CCode, dl, MVT::i8);
14269             Cond = Cmp;
14270             addTest = false;
14271           }
14272         }
14273       }
14274     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14275       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14276       // It should be transformed during dag combiner except when the condition
14277       // is set by a arithmetics with overflow node.
14278       X86::CondCode CCode =
14279         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14280       CCode = X86::GetOppositeBranchCondition(CCode);
14281       CC = DAG.getConstant(CCode, dl, MVT::i8);
14282       Cond = Cond.getOperand(0).getOperand(1);
14283       addTest = false;
14284     } else if (Cond.getOpcode() == ISD::SETCC &&
14285                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14286       // For FCMP_OEQ, we can emit
14287       // two branches instead of an explicit AND instruction with a
14288       // separate test. However, we only do this if this block doesn't
14289       // have a fall-through edge, because this requires an explicit
14290       // jmp when the condition is false.
14291       if (Op.getNode()->hasOneUse()) {
14292         SDNode *User = *Op.getNode()->use_begin();
14293         // Look for an unconditional branch following this conditional branch.
14294         // We need this because we need to reverse the successors in order
14295         // to implement FCMP_OEQ.
14296         if (User->getOpcode() == ISD::BR) {
14297           SDValue FalseBB = User->getOperand(1);
14298           SDNode *NewBR =
14299             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14300           assert(NewBR == User);
14301           (void)NewBR;
14302           Dest = FalseBB;
14303
14304           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14305                                     Cond.getOperand(0), Cond.getOperand(1));
14306           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14307           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14308           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14309                               Chain, Dest, CC, Cmp);
14310           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
14311           Cond = Cmp;
14312           addTest = false;
14313         }
14314       }
14315     } else if (Cond.getOpcode() == ISD::SETCC &&
14316                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14317       // For FCMP_UNE, we can emit
14318       // two branches instead of an explicit AND instruction with a
14319       // separate test. However, we only do this if this block doesn't
14320       // have a fall-through edge, because this requires an explicit
14321       // jmp when the condition is false.
14322       if (Op.getNode()->hasOneUse()) {
14323         SDNode *User = *Op.getNode()->use_begin();
14324         // Look for an unconditional branch following this conditional branch.
14325         // We need this because we need to reverse the successors in order
14326         // to implement FCMP_UNE.
14327         if (User->getOpcode() == ISD::BR) {
14328           SDValue FalseBB = User->getOperand(1);
14329           SDNode *NewBR =
14330             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14331           assert(NewBR == User);
14332           (void)NewBR;
14333
14334           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14335                                     Cond.getOperand(0), Cond.getOperand(1));
14336           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14337           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14338           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14339                               Chain, Dest, CC, Cmp);
14340           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
14341           Cond = Cmp;
14342           addTest = false;
14343           Dest = FalseBB;
14344         }
14345       }
14346     }
14347   }
14348
14349   if (addTest) {
14350     // Look pass the truncate if the high bits are known zero.
14351     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14352         Cond = Cond.getOperand(0);
14353
14354     // We know the result of AND is compared against zero. Try to match
14355     // it to BT.
14356     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14357       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14358       if (NewSetCC.getNode()) {
14359         CC = NewSetCC.getOperand(0);
14360         Cond = NewSetCC.getOperand(1);
14361         addTest = false;
14362       }
14363     }
14364   }
14365
14366   if (addTest) {
14367     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14368     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14369     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14370   }
14371   Cond = ConvertCmpIfNecessary(Cond, DAG);
14372   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14373                      Chain, Dest, CC, Cond);
14374 }
14375
14376 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14377 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14378 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14379 // that the guard pages used by the OS virtual memory manager are allocated in
14380 // correct sequence.
14381 SDValue
14382 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14383                                            SelectionDAG &DAG) const {
14384   MachineFunction &MF = DAG.getMachineFunction();
14385   bool SplitStack = MF.shouldSplitStack();
14386   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14387                SplitStack;
14388   SDLoc dl(Op);
14389
14390   if (!Lower) {
14391     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14392     SDNode* Node = Op.getNode();
14393
14394     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14395     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14396         " not tell us which reg is the stack pointer!");
14397     EVT VT = Node->getValueType(0);
14398     SDValue Tmp1 = SDValue(Node, 0);
14399     SDValue Tmp2 = SDValue(Node, 1);
14400     SDValue Tmp3 = Node->getOperand(2);
14401     SDValue Chain = Tmp1.getOperand(0);
14402
14403     // Chain the dynamic stack allocation so that it doesn't modify the stack
14404     // pointer when other instructions are using the stack.
14405     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
14406         SDLoc(Node));
14407
14408     SDValue Size = Tmp2.getOperand(1);
14409     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14410     Chain = SP.getValue(1);
14411     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14412     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14413     unsigned StackAlign = TFI.getStackAlignment();
14414     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14415     if (Align > StackAlign)
14416       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14417           DAG.getConstant(-(uint64_t)Align, dl, VT));
14418     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14419
14420     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
14421         DAG.getIntPtrConstant(0, dl, true), SDValue(),
14422         SDLoc(Node));
14423
14424     SDValue Ops[2] = { Tmp1, Tmp2 };
14425     return DAG.getMergeValues(Ops, dl);
14426   }
14427
14428   // Get the inputs.
14429   SDValue Chain = Op.getOperand(0);
14430   SDValue Size  = Op.getOperand(1);
14431   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14432   EVT VT = Op.getNode()->getValueType(0);
14433
14434   bool Is64Bit = Subtarget->is64Bit();
14435   EVT SPTy = getPointerTy();
14436
14437   if (SplitStack) {
14438     MachineRegisterInfo &MRI = MF.getRegInfo();
14439
14440     if (Is64Bit) {
14441       // The 64 bit implementation of segmented stacks needs to clobber both r10
14442       // r11. This makes it impossible to use it along with nested parameters.
14443       const Function *F = MF.getFunction();
14444
14445       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14446            I != E; ++I)
14447         if (I->hasNestAttr())
14448           report_fatal_error("Cannot use segmented stacks with functions that "
14449                              "have nested arguments.");
14450     }
14451
14452     const TargetRegisterClass *AddrRegClass =
14453       getRegClassFor(getPointerTy());
14454     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14455     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14456     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14457                                 DAG.getRegister(Vreg, SPTy));
14458     SDValue Ops1[2] = { Value, Chain };
14459     return DAG.getMergeValues(Ops1, dl);
14460   } else {
14461     SDValue Flag;
14462     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14463
14464     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14465     Flag = Chain.getValue(1);
14466     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14467
14468     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14469
14470     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14471     unsigned SPReg = RegInfo->getStackRegister();
14472     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14473     Chain = SP.getValue(1);
14474
14475     if (Align) {
14476       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14477                        DAG.getConstant(-(uint64_t)Align, dl, VT));
14478       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14479     }
14480
14481     SDValue Ops1[2] = { SP, Chain };
14482     return DAG.getMergeValues(Ops1, dl);
14483   }
14484 }
14485
14486 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14487   MachineFunction &MF = DAG.getMachineFunction();
14488   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14489
14490   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14491   SDLoc DL(Op);
14492
14493   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14494     // vastart just stores the address of the VarArgsFrameIndex slot into the
14495     // memory location argument.
14496     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14497                                    getPointerTy());
14498     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14499                         MachinePointerInfo(SV), false, false, 0);
14500   }
14501
14502   // __va_list_tag:
14503   //   gp_offset         (0 - 6 * 8)
14504   //   fp_offset         (48 - 48 + 8 * 16)
14505   //   overflow_arg_area (point to parameters coming in memory).
14506   //   reg_save_area
14507   SmallVector<SDValue, 8> MemOps;
14508   SDValue FIN = Op.getOperand(1);
14509   // Store gp_offset
14510   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14511                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14512                                                DL, MVT::i32),
14513                                FIN, MachinePointerInfo(SV), false, false, 0);
14514   MemOps.push_back(Store);
14515
14516   // Store fp_offset
14517   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14518                     FIN, DAG.getIntPtrConstant(4, DL));
14519   Store = DAG.getStore(Op.getOperand(0), DL,
14520                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
14521                                        MVT::i32),
14522                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14523   MemOps.push_back(Store);
14524
14525   // Store ptr to overflow_arg_area
14526   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14527                     FIN, DAG.getIntPtrConstant(4, DL));
14528   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14529                                     getPointerTy());
14530   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14531                        MachinePointerInfo(SV, 8),
14532                        false, false, 0);
14533   MemOps.push_back(Store);
14534
14535   // Store ptr to reg_save_area.
14536   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14537                     FIN, DAG.getIntPtrConstant(8, DL));
14538   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14539                                     getPointerTy());
14540   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14541                        MachinePointerInfo(SV, 16), false, false, 0);
14542   MemOps.push_back(Store);
14543   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14544 }
14545
14546 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14547   assert(Subtarget->is64Bit() &&
14548          "LowerVAARG only handles 64-bit va_arg!");
14549   assert((Subtarget->isTargetLinux() ||
14550           Subtarget->isTargetDarwin()) &&
14551           "Unhandled target in LowerVAARG");
14552   assert(Op.getNode()->getNumOperands() == 4);
14553   SDValue Chain = Op.getOperand(0);
14554   SDValue SrcPtr = Op.getOperand(1);
14555   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14556   unsigned Align = Op.getConstantOperandVal(3);
14557   SDLoc dl(Op);
14558
14559   EVT ArgVT = Op.getNode()->getValueType(0);
14560   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14561   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14562   uint8_t ArgMode;
14563
14564   // Decide which area this value should be read from.
14565   // TODO: Implement the AMD64 ABI in its entirety. This simple
14566   // selection mechanism works only for the basic types.
14567   if (ArgVT == MVT::f80) {
14568     llvm_unreachable("va_arg for f80 not yet implemented");
14569   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14570     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14571   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14572     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14573   } else {
14574     llvm_unreachable("Unhandled argument type in LowerVAARG");
14575   }
14576
14577   if (ArgMode == 2) {
14578     // Sanity Check: Make sure using fp_offset makes sense.
14579     assert(!DAG.getTarget().Options.UseSoftFloat &&
14580            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14581                Attribute::NoImplicitFloat)) &&
14582            Subtarget->hasSSE1());
14583   }
14584
14585   // Insert VAARG_64 node into the DAG
14586   // VAARG_64 returns two values: Variable Argument Address, Chain
14587   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
14588                        DAG.getConstant(ArgMode, dl, MVT::i8),
14589                        DAG.getConstant(Align, dl, MVT::i32)};
14590   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14591   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14592                                           VTs, InstOps, MVT::i64,
14593                                           MachinePointerInfo(SV),
14594                                           /*Align=*/0,
14595                                           /*Volatile=*/false,
14596                                           /*ReadMem=*/true,
14597                                           /*WriteMem=*/true);
14598   Chain = VAARG.getValue(1);
14599
14600   // Load the next argument and return it
14601   return DAG.getLoad(ArgVT, dl,
14602                      Chain,
14603                      VAARG,
14604                      MachinePointerInfo(),
14605                      false, false, false, 0);
14606 }
14607
14608 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14609                            SelectionDAG &DAG) {
14610   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14611   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14612   SDValue Chain = Op.getOperand(0);
14613   SDValue DstPtr = Op.getOperand(1);
14614   SDValue SrcPtr = Op.getOperand(2);
14615   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14616   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14617   SDLoc DL(Op);
14618
14619   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14620                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
14621                        false, false,
14622                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14623 }
14624
14625 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14626 // amount is a constant. Takes immediate version of shift as input.
14627 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14628                                           SDValue SrcOp, uint64_t ShiftAmt,
14629                                           SelectionDAG &DAG) {
14630   MVT ElementType = VT.getVectorElementType();
14631
14632   // Fold this packed shift into its first operand if ShiftAmt is 0.
14633   if (ShiftAmt == 0)
14634     return SrcOp;
14635
14636   // Check for ShiftAmt >= element width
14637   if (ShiftAmt >= ElementType.getSizeInBits()) {
14638     if (Opc == X86ISD::VSRAI)
14639       ShiftAmt = ElementType.getSizeInBits() - 1;
14640     else
14641       return DAG.getConstant(0, dl, VT);
14642   }
14643
14644   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14645          && "Unknown target vector shift-by-constant node");
14646
14647   // Fold this packed vector shift into a build vector if SrcOp is a
14648   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14649   if (VT == SrcOp.getSimpleValueType() &&
14650       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14651     SmallVector<SDValue, 8> Elts;
14652     unsigned NumElts = SrcOp->getNumOperands();
14653     ConstantSDNode *ND;
14654
14655     switch(Opc) {
14656     default: llvm_unreachable(nullptr);
14657     case X86ISD::VSHLI:
14658       for (unsigned i=0; i!=NumElts; ++i) {
14659         SDValue CurrentOp = SrcOp->getOperand(i);
14660         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14661           Elts.push_back(CurrentOp);
14662           continue;
14663         }
14664         ND = cast<ConstantSDNode>(CurrentOp);
14665         const APInt &C = ND->getAPIntValue();
14666         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
14667       }
14668       break;
14669     case X86ISD::VSRLI:
14670       for (unsigned i=0; i!=NumElts; ++i) {
14671         SDValue CurrentOp = SrcOp->getOperand(i);
14672         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14673           Elts.push_back(CurrentOp);
14674           continue;
14675         }
14676         ND = cast<ConstantSDNode>(CurrentOp);
14677         const APInt &C = ND->getAPIntValue();
14678         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
14679       }
14680       break;
14681     case X86ISD::VSRAI:
14682       for (unsigned i=0; i!=NumElts; ++i) {
14683         SDValue CurrentOp = SrcOp->getOperand(i);
14684         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14685           Elts.push_back(CurrentOp);
14686           continue;
14687         }
14688         ND = cast<ConstantSDNode>(CurrentOp);
14689         const APInt &C = ND->getAPIntValue();
14690         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
14691       }
14692       break;
14693     }
14694
14695     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14696   }
14697
14698   return DAG.getNode(Opc, dl, VT, SrcOp,
14699                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
14700 }
14701
14702 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14703 // may or may not be a constant. Takes immediate version of shift as input.
14704 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14705                                    SDValue SrcOp, SDValue ShAmt,
14706                                    SelectionDAG &DAG) {
14707   MVT SVT = ShAmt.getSimpleValueType();
14708   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14709
14710   // Catch shift-by-constant.
14711   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14712     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14713                                       CShAmt->getZExtValue(), DAG);
14714
14715   // Change opcode to non-immediate version
14716   switch (Opc) {
14717     default: llvm_unreachable("Unknown target vector shift node");
14718     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14719     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14720     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14721   }
14722
14723   const X86Subtarget &Subtarget =
14724       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14725   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14726       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14727     // Let the shuffle legalizer expand this shift amount node.
14728     SDValue Op0 = ShAmt.getOperand(0);
14729     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14730     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14731   } else {
14732     // Need to build a vector containing shift amount.
14733     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14734     SmallVector<SDValue, 4> ShOps;
14735     ShOps.push_back(ShAmt);
14736     if (SVT == MVT::i32) {
14737       ShOps.push_back(DAG.getConstant(0, dl, SVT));
14738       ShOps.push_back(DAG.getUNDEF(SVT));
14739     }
14740     ShOps.push_back(DAG.getUNDEF(SVT));
14741
14742     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14743     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14744   }
14745
14746   // The return type has to be a 128-bit type with the same element
14747   // type as the input type.
14748   MVT EltVT = VT.getVectorElementType();
14749   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14750
14751   ShAmt = DAG.getNode(ISD::BITCAST, dl, ShVT, ShAmt);
14752   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14753 }
14754
14755 /// \brief Return (and \p Op, \p Mask) for compare instructions or
14756 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
14757 /// necessary casting for \p Mask when lowering masking intrinsics.
14758 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
14759                                     SDValue PreservedSrc,
14760                                     const X86Subtarget *Subtarget,
14761                                     SelectionDAG &DAG) {
14762     EVT VT = Op.getValueType();
14763     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
14764                                   MVT::i1, VT.getVectorNumElements());
14765     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14766                                      Mask.getValueType().getSizeInBits());
14767     SDLoc dl(Op);
14768
14769     assert(MaskVT.isSimple() && "invalid mask type");
14770
14771     if (isAllOnes(Mask))
14772       return Op;
14773
14774     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
14775     // are extracted by EXTRACT_SUBVECTOR.
14776     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14777                               DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14778                               DAG.getIntPtrConstant(0, dl));
14779
14780     switch (Op.getOpcode()) {
14781       default: break;
14782       case X86ISD::PCMPEQM:
14783       case X86ISD::PCMPGTM:
14784       case X86ISD::CMPM:
14785       case X86ISD::CMPMU:
14786         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
14787     }
14788     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14789       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14790     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
14791 }
14792
14793 /// \brief Creates an SDNode for a predicated scalar operation.
14794 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
14795 /// The mask is comming as MVT::i8 and it should be truncated
14796 /// to MVT::i1 while lowering masking intrinsics.
14797 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
14798 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
14799 /// a scalar instruction.
14800 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
14801                                     SDValue PreservedSrc,
14802                                     const X86Subtarget *Subtarget,
14803                                     SelectionDAG &DAG) {
14804     if (isAllOnes(Mask))
14805       return Op;
14806
14807     EVT VT = Op.getValueType();
14808     SDLoc dl(Op);
14809     // The mask should be of type MVT::i1
14810     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
14811
14812     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14813       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14814     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
14815 }
14816
14817 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14818                                        SelectionDAG &DAG) {
14819   SDLoc dl(Op);
14820   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14821   EVT VT = Op.getValueType();
14822   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
14823   if (IntrData) {
14824     switch(IntrData->Type) {
14825     case INTR_TYPE_1OP:
14826       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
14827     case INTR_TYPE_2OP:
14828       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14829         Op.getOperand(2));
14830     case INTR_TYPE_3OP:
14831       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14832         Op.getOperand(2), Op.getOperand(3));
14833     case INTR_TYPE_1OP_MASK_RM: {
14834       SDValue Src = Op.getOperand(1);
14835       SDValue Src0 = Op.getOperand(2);
14836       SDValue Mask = Op.getOperand(3);
14837       SDValue RoundingMode = Op.getOperand(4);
14838       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
14839                                               RoundingMode),
14840                                   Mask, Src0, Subtarget, DAG);
14841     }
14842     case INTR_TYPE_SCALAR_MASK_RM: {
14843       SDValue Src1 = Op.getOperand(1);
14844       SDValue Src2 = Op.getOperand(2);
14845       SDValue Src0 = Op.getOperand(3);
14846       SDValue Mask = Op.getOperand(4);
14847       // There are 2 kinds of intrinsics in this group:
14848       // (1) With supress-all-exceptions (sae) - 6 operands
14849       // (2) With rounding mode and sae - 7 operands.
14850       if (Op.getNumOperands() == 6) {
14851         SDValue Sae  = Op.getOperand(5);
14852         return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14853                                                 Sae),
14854                                     Mask, Src0, Subtarget, DAG);
14855       }
14856       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
14857       SDValue RoundingMode  = Op.getOperand(5);
14858       SDValue Sae  = Op.getOperand(6);
14859       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14860                                               RoundingMode, Sae),
14861                                   Mask, Src0, Subtarget, DAG);
14862     }
14863     case INTR_TYPE_2OP_MASK: {
14864       SDValue Src1 = Op.getOperand(1);
14865       SDValue Src2 = Op.getOperand(2);
14866       SDValue PassThru = Op.getOperand(3);
14867       SDValue Mask = Op.getOperand(4);
14868       // We specify 2 possible opcodes for intrinsics with rounding modes.
14869       // First, we check if the intrinsic may have non-default rounding mode,
14870       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14871       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14872       if (IntrWithRoundingModeOpcode != 0) {
14873         SDValue Rnd = Op.getOperand(5);
14874         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
14875         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
14876           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14877                                       dl, Op.getValueType(),
14878                                       Src1, Src2, Rnd),
14879                                       Mask, PassThru, Subtarget, DAG);
14880         }
14881       }
14882       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
14883                                               Src1,Src2),
14884                                   Mask, PassThru, Subtarget, DAG);
14885     }
14886     case FMA_OP_MASK: {
14887       SDValue Src1 = Op.getOperand(1);
14888       SDValue Src2 = Op.getOperand(2);
14889       SDValue Src3 = Op.getOperand(3);
14890       SDValue Mask = Op.getOperand(4);
14891       // We specify 2 possible opcodes for intrinsics with rounding modes.
14892       // First, we check if the intrinsic may have non-default rounding mode,
14893       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14894       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14895       if (IntrWithRoundingModeOpcode != 0) {
14896         SDValue Rnd = Op.getOperand(5);
14897         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
14898             X86::STATIC_ROUNDING::CUR_DIRECTION)
14899           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14900                                                   dl, Op.getValueType(),
14901                                                   Src1, Src2, Src3, Rnd),
14902                                       Mask, Src1, Subtarget, DAG);
14903       }
14904       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
14905                                               dl, Op.getValueType(),
14906                                               Src1, Src2, Src3),
14907                                   Mask, Src1, Subtarget, DAG);
14908     }
14909     case CMP_MASK:
14910     case CMP_MASK_CC: {
14911       // Comparison intrinsics with masks.
14912       // Example of transformation:
14913       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
14914       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
14915       // (i8 (bitcast
14916       //   (v8i1 (insert_subvector undef,
14917       //           (v2i1 (and (PCMPEQM %a, %b),
14918       //                      (extract_subvector
14919       //                         (v8i1 (bitcast %mask)), 0))), 0))))
14920       EVT VT = Op.getOperand(1).getValueType();
14921       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14922                                     VT.getVectorNumElements());
14923       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
14924       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14925                                        Mask.getValueType().getSizeInBits());
14926       SDValue Cmp;
14927       if (IntrData->Type == CMP_MASK_CC) {
14928         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14929                     Op.getOperand(2), Op.getOperand(3));
14930       } else {
14931         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
14932         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14933                     Op.getOperand(2));
14934       }
14935       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
14936                                              DAG.getTargetConstant(0, dl,
14937                                                                    MaskVT),
14938                                              Subtarget, DAG);
14939       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
14940                                 DAG.getUNDEF(BitcastVT), CmpMask,
14941                                 DAG.getIntPtrConstant(0, dl));
14942       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
14943     }
14944     case COMI: { // Comparison intrinsics
14945       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
14946       SDValue LHS = Op.getOperand(1);
14947       SDValue RHS = Op.getOperand(2);
14948       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
14949       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
14950       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
14951       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14952                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
14953       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14954     }
14955     case VSHIFT:
14956       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
14957                                  Op.getOperand(1), Op.getOperand(2), DAG);
14958     case VSHIFT_MASK:
14959       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
14960                                                       Op.getSimpleValueType(),
14961                                                       Op.getOperand(1),
14962                                                       Op.getOperand(2), DAG),
14963                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
14964                                   DAG);
14965     case COMPRESS_EXPAND_IN_REG: {
14966       SDValue Mask = Op.getOperand(3);
14967       SDValue DataToCompress = Op.getOperand(1);
14968       SDValue PassThru = Op.getOperand(2);
14969       if (isAllOnes(Mask)) // return data as is
14970         return Op.getOperand(1);
14971       EVT VT = Op.getValueType();
14972       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14973                                     VT.getVectorNumElements());
14974       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14975                                        Mask.getValueType().getSizeInBits());
14976       SDLoc dl(Op);
14977       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14978                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14979                                   DAG.getIntPtrConstant(0, dl));
14980
14981       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
14982                          PassThru);
14983     }
14984     case BLEND: {
14985       SDValue Mask = Op.getOperand(3);
14986       EVT VT = Op.getValueType();
14987       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14988                                     VT.getVectorNumElements());
14989       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14990                                        Mask.getValueType().getSizeInBits());
14991       SDLoc dl(Op);
14992       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14993                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14994                                   DAG.getIntPtrConstant(0, dl));
14995       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
14996                          Op.getOperand(2));
14997     }
14998     default:
14999       break;
15000     }
15001   }
15002
15003   switch (IntNo) {
15004   default: return SDValue();    // Don't custom lower most intrinsics.
15005
15006   case Intrinsic::x86_avx2_permd:
15007   case Intrinsic::x86_avx2_permps:
15008     // Operands intentionally swapped. Mask is last operand to intrinsic,
15009     // but second operand for node/instruction.
15010     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
15011                        Op.getOperand(2), Op.getOperand(1));
15012
15013   case Intrinsic::x86_avx512_mask_valign_q_512:
15014   case Intrinsic::x86_avx512_mask_valign_d_512:
15015     // Vector source operands are swapped.
15016     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
15017                                             Op.getValueType(), Op.getOperand(2),
15018                                             Op.getOperand(1),
15019                                             Op.getOperand(3)),
15020                                 Op.getOperand(5), Op.getOperand(4),
15021                                 Subtarget, DAG);
15022
15023   // ptest and testp intrinsics. The intrinsic these come from are designed to
15024   // return an integer value, not just an instruction so lower it to the ptest
15025   // or testp pattern and a setcc for the result.
15026   case Intrinsic::x86_sse41_ptestz:
15027   case Intrinsic::x86_sse41_ptestc:
15028   case Intrinsic::x86_sse41_ptestnzc:
15029   case Intrinsic::x86_avx_ptestz_256:
15030   case Intrinsic::x86_avx_ptestc_256:
15031   case Intrinsic::x86_avx_ptestnzc_256:
15032   case Intrinsic::x86_avx_vtestz_ps:
15033   case Intrinsic::x86_avx_vtestc_ps:
15034   case Intrinsic::x86_avx_vtestnzc_ps:
15035   case Intrinsic::x86_avx_vtestz_pd:
15036   case Intrinsic::x86_avx_vtestc_pd:
15037   case Intrinsic::x86_avx_vtestnzc_pd:
15038   case Intrinsic::x86_avx_vtestz_ps_256:
15039   case Intrinsic::x86_avx_vtestc_ps_256:
15040   case Intrinsic::x86_avx_vtestnzc_ps_256:
15041   case Intrinsic::x86_avx_vtestz_pd_256:
15042   case Intrinsic::x86_avx_vtestc_pd_256:
15043   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15044     bool IsTestPacked = false;
15045     unsigned X86CC;
15046     switch (IntNo) {
15047     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15048     case Intrinsic::x86_avx_vtestz_ps:
15049     case Intrinsic::x86_avx_vtestz_pd:
15050     case Intrinsic::x86_avx_vtestz_ps_256:
15051     case Intrinsic::x86_avx_vtestz_pd_256:
15052       IsTestPacked = true; // Fallthrough
15053     case Intrinsic::x86_sse41_ptestz:
15054     case Intrinsic::x86_avx_ptestz_256:
15055       // ZF = 1
15056       X86CC = X86::COND_E;
15057       break;
15058     case Intrinsic::x86_avx_vtestc_ps:
15059     case Intrinsic::x86_avx_vtestc_pd:
15060     case Intrinsic::x86_avx_vtestc_ps_256:
15061     case Intrinsic::x86_avx_vtestc_pd_256:
15062       IsTestPacked = true; // Fallthrough
15063     case Intrinsic::x86_sse41_ptestc:
15064     case Intrinsic::x86_avx_ptestc_256:
15065       // CF = 1
15066       X86CC = X86::COND_B;
15067       break;
15068     case Intrinsic::x86_avx_vtestnzc_ps:
15069     case Intrinsic::x86_avx_vtestnzc_pd:
15070     case Intrinsic::x86_avx_vtestnzc_ps_256:
15071     case Intrinsic::x86_avx_vtestnzc_pd_256:
15072       IsTestPacked = true; // Fallthrough
15073     case Intrinsic::x86_sse41_ptestnzc:
15074     case Intrinsic::x86_avx_ptestnzc_256:
15075       // ZF and CF = 0
15076       X86CC = X86::COND_A;
15077       break;
15078     }
15079
15080     SDValue LHS = Op.getOperand(1);
15081     SDValue RHS = Op.getOperand(2);
15082     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15083     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15084     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15085     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15086     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15087   }
15088   case Intrinsic::x86_avx512_kortestz_w:
15089   case Intrinsic::x86_avx512_kortestc_w: {
15090     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15091     SDValue LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(1));
15092     SDValue RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(2));
15093     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15094     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15095     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15096     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15097   }
15098
15099   case Intrinsic::x86_sse42_pcmpistria128:
15100   case Intrinsic::x86_sse42_pcmpestria128:
15101   case Intrinsic::x86_sse42_pcmpistric128:
15102   case Intrinsic::x86_sse42_pcmpestric128:
15103   case Intrinsic::x86_sse42_pcmpistrio128:
15104   case Intrinsic::x86_sse42_pcmpestrio128:
15105   case Intrinsic::x86_sse42_pcmpistris128:
15106   case Intrinsic::x86_sse42_pcmpestris128:
15107   case Intrinsic::x86_sse42_pcmpistriz128:
15108   case Intrinsic::x86_sse42_pcmpestriz128: {
15109     unsigned Opcode;
15110     unsigned X86CC;
15111     switch (IntNo) {
15112     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15113     case Intrinsic::x86_sse42_pcmpistria128:
15114       Opcode = X86ISD::PCMPISTRI;
15115       X86CC = X86::COND_A;
15116       break;
15117     case Intrinsic::x86_sse42_pcmpestria128:
15118       Opcode = X86ISD::PCMPESTRI;
15119       X86CC = X86::COND_A;
15120       break;
15121     case Intrinsic::x86_sse42_pcmpistric128:
15122       Opcode = X86ISD::PCMPISTRI;
15123       X86CC = X86::COND_B;
15124       break;
15125     case Intrinsic::x86_sse42_pcmpestric128:
15126       Opcode = X86ISD::PCMPESTRI;
15127       X86CC = X86::COND_B;
15128       break;
15129     case Intrinsic::x86_sse42_pcmpistrio128:
15130       Opcode = X86ISD::PCMPISTRI;
15131       X86CC = X86::COND_O;
15132       break;
15133     case Intrinsic::x86_sse42_pcmpestrio128:
15134       Opcode = X86ISD::PCMPESTRI;
15135       X86CC = X86::COND_O;
15136       break;
15137     case Intrinsic::x86_sse42_pcmpistris128:
15138       Opcode = X86ISD::PCMPISTRI;
15139       X86CC = X86::COND_S;
15140       break;
15141     case Intrinsic::x86_sse42_pcmpestris128:
15142       Opcode = X86ISD::PCMPESTRI;
15143       X86CC = X86::COND_S;
15144       break;
15145     case Intrinsic::x86_sse42_pcmpistriz128:
15146       Opcode = X86ISD::PCMPISTRI;
15147       X86CC = X86::COND_E;
15148       break;
15149     case Intrinsic::x86_sse42_pcmpestriz128:
15150       Opcode = X86ISD::PCMPESTRI;
15151       X86CC = X86::COND_E;
15152       break;
15153     }
15154     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15155     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15156     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15157     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15158                                 DAG.getConstant(X86CC, dl, MVT::i8),
15159                                 SDValue(PCMP.getNode(), 1));
15160     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15161   }
15162
15163   case Intrinsic::x86_sse42_pcmpistri128:
15164   case Intrinsic::x86_sse42_pcmpestri128: {
15165     unsigned Opcode;
15166     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15167       Opcode = X86ISD::PCMPISTRI;
15168     else
15169       Opcode = X86ISD::PCMPESTRI;
15170
15171     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15172     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15173     return DAG.getNode(Opcode, dl, VTs, NewOps);
15174   }
15175   }
15176 }
15177
15178 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15179                               SDValue Src, SDValue Mask, SDValue Base,
15180                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15181                               const X86Subtarget * Subtarget) {
15182   SDLoc dl(Op);
15183   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15184   assert(C && "Invalid scale type");
15185   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15186   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15187                              Index.getSimpleValueType().getVectorNumElements());
15188   SDValue MaskInReg;
15189   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15190   if (MaskC)
15191     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15192   else
15193     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15194   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15195   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15196   SDValue Segment = DAG.getRegister(0, MVT::i32);
15197   if (Src.getOpcode() == ISD::UNDEF)
15198     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15199   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15200   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15201   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15202   return DAG.getMergeValues(RetOps, dl);
15203 }
15204
15205 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15206                                SDValue Src, SDValue Mask, SDValue Base,
15207                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15208   SDLoc dl(Op);
15209   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15210   assert(C && "Invalid scale type");
15211   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15212   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15213   SDValue Segment = DAG.getRegister(0, MVT::i32);
15214   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15215                              Index.getSimpleValueType().getVectorNumElements());
15216   SDValue MaskInReg;
15217   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15218   if (MaskC)
15219     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15220   else
15221     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15222   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15223   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15224   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15225   return SDValue(Res, 1);
15226 }
15227
15228 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15229                                SDValue Mask, SDValue Base, SDValue Index,
15230                                SDValue ScaleOp, SDValue Chain) {
15231   SDLoc dl(Op);
15232   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15233   assert(C && "Invalid scale type");
15234   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15235   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15236   SDValue Segment = DAG.getRegister(0, MVT::i32);
15237   EVT MaskVT =
15238     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15239   SDValue MaskInReg;
15240   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15241   if (MaskC)
15242     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15243   else
15244     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15245   //SDVTList VTs = DAG.getVTList(MVT::Other);
15246   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15247   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15248   return SDValue(Res, 0);
15249 }
15250
15251 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15252 // read performance monitor counters (x86_rdpmc).
15253 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
15254                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15255                               SmallVectorImpl<SDValue> &Results) {
15256   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15257   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15258   SDValue LO, HI;
15259
15260   // The ECX register is used to select the index of the performance counter
15261   // to read.
15262   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
15263                                    N->getOperand(2));
15264   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
15265
15266   // Reads the content of a 64-bit performance counter and returns it in the
15267   // registers EDX:EAX.
15268   if (Subtarget->is64Bit()) {
15269     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15270     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15271                             LO.getValue(2));
15272   } else {
15273     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15274     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15275                             LO.getValue(2));
15276   }
15277   Chain = HI.getValue(1);
15278
15279   if (Subtarget->is64Bit()) {
15280     // The EAX register is loaded with the low-order 32 bits. The EDX register
15281     // is loaded with the supported high-order bits of the counter.
15282     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15283                               DAG.getConstant(32, DL, MVT::i8));
15284     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15285     Results.push_back(Chain);
15286     return;
15287   }
15288
15289   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15290   SDValue Ops[] = { LO, HI };
15291   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15292   Results.push_back(Pair);
15293   Results.push_back(Chain);
15294 }
15295
15296 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
15297 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
15298 // also used to custom lower READCYCLECOUNTER nodes.
15299 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
15300                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15301                               SmallVectorImpl<SDValue> &Results) {
15302   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15303   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
15304   SDValue LO, HI;
15305
15306   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
15307   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
15308   // and the EAX register is loaded with the low-order 32 bits.
15309   if (Subtarget->is64Bit()) {
15310     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15311     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15312                             LO.getValue(2));
15313   } else {
15314     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15315     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15316                             LO.getValue(2));
15317   }
15318   SDValue Chain = HI.getValue(1);
15319
15320   if (Opcode == X86ISD::RDTSCP_DAG) {
15321     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15322
15323     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
15324     // the ECX register. Add 'ecx' explicitly to the chain.
15325     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
15326                                      HI.getValue(2));
15327     // Explicitly store the content of ECX at the location passed in input
15328     // to the 'rdtscp' intrinsic.
15329     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
15330                          MachinePointerInfo(), false, false, 0);
15331   }
15332
15333   if (Subtarget->is64Bit()) {
15334     // The EDX register is loaded with the high-order 32 bits of the MSR, and
15335     // the EAX register is loaded with the low-order 32 bits.
15336     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15337                               DAG.getConstant(32, DL, MVT::i8));
15338     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15339     Results.push_back(Chain);
15340     return;
15341   }
15342
15343   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15344   SDValue Ops[] = { LO, HI };
15345   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15346   Results.push_back(Pair);
15347   Results.push_back(Chain);
15348 }
15349
15350 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
15351                                      SelectionDAG &DAG) {
15352   SmallVector<SDValue, 2> Results;
15353   SDLoc DL(Op);
15354   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
15355                           Results);
15356   return DAG.getMergeValues(Results, DL);
15357 }
15358
15359
15360 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15361                                       SelectionDAG &DAG) {
15362   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
15363
15364   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
15365   if (!IntrData)
15366     return SDValue();
15367
15368   SDLoc dl(Op);
15369   switch(IntrData->Type) {
15370   default:
15371     llvm_unreachable("Unknown Intrinsic Type");
15372     break;
15373   case RDSEED:
15374   case RDRAND: {
15375     // Emit the node with the right value type.
15376     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
15377     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15378
15379     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
15380     // Otherwise return the value from Rand, which is always 0, casted to i32.
15381     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
15382                       DAG.getConstant(1, dl, Op->getValueType(1)),
15383                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
15384                       SDValue(Result.getNode(), 1) };
15385     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
15386                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
15387                                   Ops);
15388
15389     // Return { result, isValid, chain }.
15390     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
15391                        SDValue(Result.getNode(), 2));
15392   }
15393   case GATHER: {
15394   //gather(v1, mask, index, base, scale);
15395     SDValue Chain = Op.getOperand(0);
15396     SDValue Src   = Op.getOperand(2);
15397     SDValue Base  = Op.getOperand(3);
15398     SDValue Index = Op.getOperand(4);
15399     SDValue Mask  = Op.getOperand(5);
15400     SDValue Scale = Op.getOperand(6);
15401     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
15402                          Chain, Subtarget);
15403   }
15404   case SCATTER: {
15405   //scatter(base, mask, index, v1, scale);
15406     SDValue Chain = Op.getOperand(0);
15407     SDValue Base  = Op.getOperand(2);
15408     SDValue Mask  = Op.getOperand(3);
15409     SDValue Index = Op.getOperand(4);
15410     SDValue Src   = Op.getOperand(5);
15411     SDValue Scale = Op.getOperand(6);
15412     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
15413                           Scale, Chain);
15414   }
15415   case PREFETCH: {
15416     SDValue Hint = Op.getOperand(6);
15417     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
15418     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
15419     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
15420     SDValue Chain = Op.getOperand(0);
15421     SDValue Mask  = Op.getOperand(2);
15422     SDValue Index = Op.getOperand(3);
15423     SDValue Base  = Op.getOperand(4);
15424     SDValue Scale = Op.getOperand(5);
15425     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15426   }
15427   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15428   case RDTSC: {
15429     SmallVector<SDValue, 2> Results;
15430     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
15431                             Results);
15432     return DAG.getMergeValues(Results, dl);
15433   }
15434   // Read Performance Monitoring Counters.
15435   case RDPMC: {
15436     SmallVector<SDValue, 2> Results;
15437     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15438     return DAG.getMergeValues(Results, dl);
15439   }
15440   // XTEST intrinsics.
15441   case XTEST: {
15442     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15443     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15444     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15445                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
15446                                 InTrans);
15447     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15448     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15449                        Ret, SDValue(InTrans.getNode(), 1));
15450   }
15451   // ADC/ADCX/SBB
15452   case ADX: {
15453     SmallVector<SDValue, 2> Results;
15454     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15455     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15456     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15457                                 DAG.getConstant(-1, dl, MVT::i8));
15458     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15459                               Op.getOperand(4), GenCF.getValue(1));
15460     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15461                                  Op.getOperand(5), MachinePointerInfo(),
15462                                  false, false, 0);
15463     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15464                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
15465                                 Res.getValue(1));
15466     Results.push_back(SetCC);
15467     Results.push_back(Store);
15468     return DAG.getMergeValues(Results, dl);
15469   }
15470   case COMPRESS_TO_MEM: {
15471     SDLoc dl(Op);
15472     SDValue Mask = Op.getOperand(4);
15473     SDValue DataToCompress = Op.getOperand(3);
15474     SDValue Addr = Op.getOperand(2);
15475     SDValue Chain = Op.getOperand(0);
15476
15477     if (isAllOnes(Mask)) // return just a store
15478       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15479                           MachinePointerInfo(), false, false, 0);
15480
15481     EVT VT = DataToCompress.getValueType();
15482     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15483                                   VT.getVectorNumElements());
15484     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15485                                      Mask.getValueType().getSizeInBits());
15486     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15487                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15488                                 DAG.getIntPtrConstant(0, dl));
15489
15490     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15491                                       DataToCompress, DAG.getUNDEF(VT));
15492     return DAG.getStore(Chain, dl, Compressed, Addr,
15493                         MachinePointerInfo(), false, false, 0);
15494   }
15495   case EXPAND_FROM_MEM: {
15496     SDLoc dl(Op);
15497     SDValue Mask = Op.getOperand(4);
15498     SDValue PathThru = Op.getOperand(3);
15499     SDValue Addr = Op.getOperand(2);
15500     SDValue Chain = Op.getOperand(0);
15501     EVT VT = Op.getValueType();
15502
15503     if (isAllOnes(Mask)) // return just a load
15504       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15505                          false, 0);
15506     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15507                                   VT.getVectorNumElements());
15508     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15509                                      Mask.getValueType().getSizeInBits());
15510     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15511                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15512                                 DAG.getIntPtrConstant(0, dl));
15513
15514     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15515                                    false, false, false, 0);
15516
15517     SDValue Results[] = {
15518         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15519         Chain};
15520     return DAG.getMergeValues(Results, dl);
15521   }
15522   }
15523 }
15524
15525 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15526                                            SelectionDAG &DAG) const {
15527   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15528   MFI->setReturnAddressIsTaken(true);
15529
15530   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15531     return SDValue();
15532
15533   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15534   SDLoc dl(Op);
15535   EVT PtrVT = getPointerTy();
15536
15537   if (Depth > 0) {
15538     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15539     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15540     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
15541     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15542                        DAG.getNode(ISD::ADD, dl, PtrVT,
15543                                    FrameAddr, Offset),
15544                        MachinePointerInfo(), false, false, false, 0);
15545   }
15546
15547   // Just load the return address.
15548   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15549   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15550                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15551 }
15552
15553 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15554   MachineFunction &MF = DAG.getMachineFunction();
15555   MachineFrameInfo *MFI = MF.getFrameInfo();
15556   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15557   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15558   EVT VT = Op.getValueType();
15559
15560   MFI->setFrameAddressIsTaken(true);
15561
15562   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15563     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15564     // is not possible to crawl up the stack without looking at the unwind codes
15565     // simultaneously.
15566     int FrameAddrIndex = FuncInfo->getFAIndex();
15567     if (!FrameAddrIndex) {
15568       // Set up a frame object for the return address.
15569       unsigned SlotSize = RegInfo->getSlotSize();
15570       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15571           SlotSize, /*Offset=*/INT64_MIN, /*IsImmutable=*/false);
15572       FuncInfo->setFAIndex(FrameAddrIndex);
15573     }
15574     return DAG.getFrameIndex(FrameAddrIndex, VT);
15575   }
15576
15577   unsigned FrameReg =
15578       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15579   SDLoc dl(Op);  // FIXME probably not meaningful
15580   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15581   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15582           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15583          "Invalid Frame Register!");
15584   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15585   while (Depth--)
15586     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15587                             MachinePointerInfo(),
15588                             false, false, false, 0);
15589   return FrameAddr;
15590 }
15591
15592 // FIXME? Maybe this could be a TableGen attribute on some registers and
15593 // this table could be generated automatically from RegInfo.
15594 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15595                                               EVT VT) const {
15596   unsigned Reg = StringSwitch<unsigned>(RegName)
15597                        .Case("esp", X86::ESP)
15598                        .Case("rsp", X86::RSP)
15599                        .Default(0);
15600   if (Reg)
15601     return Reg;
15602   report_fatal_error("Invalid register name global variable");
15603 }
15604
15605 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15606                                                      SelectionDAG &DAG) const {
15607   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15608   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
15609 }
15610
15611 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15612   SDValue Chain     = Op.getOperand(0);
15613   SDValue Offset    = Op.getOperand(1);
15614   SDValue Handler   = Op.getOperand(2);
15615   SDLoc dl      (Op);
15616
15617   EVT PtrVT = getPointerTy();
15618   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15619   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15620   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15621           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15622          "Invalid Frame Register!");
15623   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15624   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15625
15626   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15627                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
15628                                                        dl));
15629   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15630   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15631                        false, false, 0);
15632   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15633
15634   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15635                      DAG.getRegister(StoreAddrReg, PtrVT));
15636 }
15637
15638 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15639                                                SelectionDAG &DAG) const {
15640   SDLoc DL(Op);
15641   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15642                      DAG.getVTList(MVT::i32, MVT::Other),
15643                      Op.getOperand(0), Op.getOperand(1));
15644 }
15645
15646 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15647                                                 SelectionDAG &DAG) const {
15648   SDLoc DL(Op);
15649   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15650                      Op.getOperand(0), Op.getOperand(1));
15651 }
15652
15653 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15654   return Op.getOperand(0);
15655 }
15656
15657 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15658                                                 SelectionDAG &DAG) const {
15659   SDValue Root = Op.getOperand(0);
15660   SDValue Trmp = Op.getOperand(1); // trampoline
15661   SDValue FPtr = Op.getOperand(2); // nested function
15662   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15663   SDLoc dl (Op);
15664
15665   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15666   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15667
15668   if (Subtarget->is64Bit()) {
15669     SDValue OutChains[6];
15670
15671     // Large code-model.
15672     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15673     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15674
15675     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15676     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15677
15678     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15679
15680     // Load the pointer to the nested function into R11.
15681     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15682     SDValue Addr = Trmp;
15683     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15684                                 Addr, MachinePointerInfo(TrmpAddr),
15685                                 false, false, 0);
15686
15687     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15688                        DAG.getConstant(2, dl, MVT::i64));
15689     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15690                                 MachinePointerInfo(TrmpAddr, 2),
15691                                 false, false, 2);
15692
15693     // Load the 'nest' parameter value into R10.
15694     // R10 is specified in X86CallingConv.td
15695     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15696     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15697                        DAG.getConstant(10, dl, MVT::i64));
15698     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15699                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15700                                 false, false, 0);
15701
15702     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15703                        DAG.getConstant(12, dl, MVT::i64));
15704     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15705                                 MachinePointerInfo(TrmpAddr, 12),
15706                                 false, false, 2);
15707
15708     // Jump to the nested function.
15709     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15710     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15711                        DAG.getConstant(20, dl, MVT::i64));
15712     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15713                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15714                                 false, false, 0);
15715
15716     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15717     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15718                        DAG.getConstant(22, dl, MVT::i64));
15719     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
15720                                 Addr, MachinePointerInfo(TrmpAddr, 22),
15721                                 false, false, 0);
15722
15723     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15724   } else {
15725     const Function *Func =
15726       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
15727     CallingConv::ID CC = Func->getCallingConv();
15728     unsigned NestReg;
15729
15730     switch (CC) {
15731     default:
15732       llvm_unreachable("Unsupported calling convention");
15733     case CallingConv::C:
15734     case CallingConv::X86_StdCall: {
15735       // Pass 'nest' parameter in ECX.
15736       // Must be kept in sync with X86CallingConv.td
15737       NestReg = X86::ECX;
15738
15739       // Check that ECX wasn't needed by an 'inreg' parameter.
15740       FunctionType *FTy = Func->getFunctionType();
15741       const AttributeSet &Attrs = Func->getAttributes();
15742
15743       if (!Attrs.isEmpty() && !Func->isVarArg()) {
15744         unsigned InRegCount = 0;
15745         unsigned Idx = 1;
15746
15747         for (FunctionType::param_iterator I = FTy->param_begin(),
15748              E = FTy->param_end(); I != E; ++I, ++Idx)
15749           if (Attrs.hasAttribute(Idx, Attribute::InReg))
15750             // FIXME: should only count parameters that are lowered to integers.
15751             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
15752
15753         if (InRegCount > 2) {
15754           report_fatal_error("Nest register in use - reduce number of inreg"
15755                              " parameters!");
15756         }
15757       }
15758       break;
15759     }
15760     case CallingConv::X86_FastCall:
15761     case CallingConv::X86_ThisCall:
15762     case CallingConv::Fast:
15763       // Pass 'nest' parameter in EAX.
15764       // Must be kept in sync with X86CallingConv.td
15765       NestReg = X86::EAX;
15766       break;
15767     }
15768
15769     SDValue OutChains[4];
15770     SDValue Addr, Disp;
15771
15772     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15773                        DAG.getConstant(10, dl, MVT::i32));
15774     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
15775
15776     // This is storing the opcode for MOV32ri.
15777     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
15778     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
15779     OutChains[0] = DAG.getStore(Root, dl,
15780                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
15781                                 Trmp, MachinePointerInfo(TrmpAddr),
15782                                 false, false, 0);
15783
15784     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15785                        DAG.getConstant(1, dl, MVT::i32));
15786     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
15787                                 MachinePointerInfo(TrmpAddr, 1),
15788                                 false, false, 1);
15789
15790     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
15791     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15792                        DAG.getConstant(5, dl, MVT::i32));
15793     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
15794                                 Addr, MachinePointerInfo(TrmpAddr, 5),
15795                                 false, false, 1);
15796
15797     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15798                        DAG.getConstant(6, dl, MVT::i32));
15799     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
15800                                 MachinePointerInfo(TrmpAddr, 6),
15801                                 false, false, 1);
15802
15803     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15804   }
15805 }
15806
15807 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
15808                                             SelectionDAG &DAG) const {
15809   /*
15810    The rounding mode is in bits 11:10 of FPSR, and has the following
15811    settings:
15812      00 Round to nearest
15813      01 Round to -inf
15814      10 Round to +inf
15815      11 Round to 0
15816
15817   FLT_ROUNDS, on the other hand, expects the following:
15818     -1 Undefined
15819      0 Round to 0
15820      1 Round to nearest
15821      2 Round to +inf
15822      3 Round to -inf
15823
15824   To perform the conversion, we do:
15825     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
15826   */
15827
15828   MachineFunction &MF = DAG.getMachineFunction();
15829   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15830   unsigned StackAlignment = TFI.getStackAlignment();
15831   MVT VT = Op.getSimpleValueType();
15832   SDLoc DL(Op);
15833
15834   // Save FP Control Word to stack slot
15835   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
15836   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
15837
15838   MachineMemOperand *MMO =
15839    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
15840                            MachineMemOperand::MOStore, 2, 2);
15841
15842   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
15843   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
15844                                           DAG.getVTList(MVT::Other),
15845                                           Ops, MVT::i16, MMO);
15846
15847   // Load FP Control Word from stack slot
15848   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
15849                             MachinePointerInfo(), false, false, false, 0);
15850
15851   // Transform as necessary
15852   SDValue CWD1 =
15853     DAG.getNode(ISD::SRL, DL, MVT::i16,
15854                 DAG.getNode(ISD::AND, DL, MVT::i16,
15855                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
15856                 DAG.getConstant(11, DL, MVT::i8));
15857   SDValue CWD2 =
15858     DAG.getNode(ISD::SRL, DL, MVT::i16,
15859                 DAG.getNode(ISD::AND, DL, MVT::i16,
15860                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
15861                 DAG.getConstant(9, DL, MVT::i8));
15862
15863   SDValue RetVal =
15864     DAG.getNode(ISD::AND, DL, MVT::i16,
15865                 DAG.getNode(ISD::ADD, DL, MVT::i16,
15866                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
15867                             DAG.getConstant(1, DL, MVT::i16)),
15868                 DAG.getConstant(3, DL, MVT::i16));
15869
15870   return DAG.getNode((VT.getSizeInBits() < 16 ?
15871                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
15872 }
15873
15874 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
15875   MVT VT = Op.getSimpleValueType();
15876   EVT OpVT = VT;
15877   unsigned NumBits = VT.getSizeInBits();
15878   SDLoc dl(Op);
15879
15880   Op = Op.getOperand(0);
15881   if (VT == MVT::i8) {
15882     // Zero extend to i32 since there is not an i8 bsr.
15883     OpVT = MVT::i32;
15884     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15885   }
15886
15887   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
15888   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15889   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15890
15891   // If src is zero (i.e. bsr sets ZF), returns NumBits.
15892   SDValue Ops[] = {
15893     Op,
15894     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
15895     DAG.getConstant(X86::COND_E, dl, MVT::i8),
15896     Op.getValue(1)
15897   };
15898   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
15899
15900   // Finally xor with NumBits-1.
15901   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
15902                    DAG.getConstant(NumBits - 1, dl, OpVT));
15903
15904   if (VT == MVT::i8)
15905     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15906   return Op;
15907 }
15908
15909 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
15910   MVT VT = Op.getSimpleValueType();
15911   EVT OpVT = VT;
15912   unsigned NumBits = VT.getSizeInBits();
15913   SDLoc dl(Op);
15914
15915   Op = Op.getOperand(0);
15916   if (VT == MVT::i8) {
15917     // Zero extend to i32 since there is not an i8 bsr.
15918     OpVT = MVT::i32;
15919     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15920   }
15921
15922   // Issue a bsr (scan bits in reverse).
15923   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15924   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15925
15926   // And xor with NumBits-1.
15927   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
15928                    DAG.getConstant(NumBits - 1, dl, OpVT));
15929
15930   if (VT == MVT::i8)
15931     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15932   return Op;
15933 }
15934
15935 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
15936   MVT VT = Op.getSimpleValueType();
15937   unsigned NumBits = VT.getSizeInBits();
15938   SDLoc dl(Op);
15939   Op = Op.getOperand(0);
15940
15941   // Issue a bsf (scan bits forward) which also sets EFLAGS.
15942   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
15943   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
15944
15945   // If src is zero (i.e. bsf sets ZF), returns NumBits.
15946   SDValue Ops[] = {
15947     Op,
15948     DAG.getConstant(NumBits, dl, VT),
15949     DAG.getConstant(X86::COND_E, dl, MVT::i8),
15950     Op.getValue(1)
15951   };
15952   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
15953 }
15954
15955 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
15956 // ones, and then concatenate the result back.
15957 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
15958   MVT VT = Op.getSimpleValueType();
15959
15960   assert(VT.is256BitVector() && VT.isInteger() &&
15961          "Unsupported value type for operation");
15962
15963   unsigned NumElems = VT.getVectorNumElements();
15964   SDLoc dl(Op);
15965
15966   // Extract the LHS vectors
15967   SDValue LHS = Op.getOperand(0);
15968   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15969   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15970
15971   // Extract the RHS vectors
15972   SDValue RHS = Op.getOperand(1);
15973   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
15974   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
15975
15976   MVT EltVT = VT.getVectorElementType();
15977   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15978
15979   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15980                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
15981                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
15982 }
15983
15984 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
15985   assert(Op.getSimpleValueType().is256BitVector() &&
15986          Op.getSimpleValueType().isInteger() &&
15987          "Only handle AVX 256-bit vector integer operation");
15988   return Lower256IntArith(Op, DAG);
15989 }
15990
15991 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
15992   assert(Op.getSimpleValueType().is256BitVector() &&
15993          Op.getSimpleValueType().isInteger() &&
15994          "Only handle AVX 256-bit vector integer operation");
15995   return Lower256IntArith(Op, DAG);
15996 }
15997
15998 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
15999                         SelectionDAG &DAG) {
16000   SDLoc dl(Op);
16001   MVT VT = Op.getSimpleValueType();
16002
16003   // Decompose 256-bit ops into smaller 128-bit ops.
16004   if (VT.is256BitVector() && !Subtarget->hasInt256())
16005     return Lower256IntArith(Op, DAG);
16006
16007   SDValue A = Op.getOperand(0);
16008   SDValue B = Op.getOperand(1);
16009
16010   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
16011   // pairs, multiply and truncate.
16012   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
16013     if (Subtarget->hasInt256()) {
16014       if (VT == MVT::v32i8) {
16015         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
16016         SDValue Lo = DAG.getIntPtrConstant(0, dl);
16017         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
16018         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
16019         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
16020         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
16021         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
16022         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16023                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16024                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16025       }
16026
16027       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16028       return DAG.getNode(
16029           ISD::TRUNCATE, dl, VT,
16030           DAG.getNode(ISD::MUL, dl, ExVT,
16031                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16032                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16033     }
16034
16035     assert(VT == MVT::v16i8 &&
16036            "Pre-AVX2 support only supports v16i8 multiplication");
16037     MVT ExVT = MVT::v8i16;
16038
16039     // Extract the lo parts and sign extend to i16
16040     SDValue ALo, BLo;
16041     if (Subtarget->hasSSE41()) {
16042       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16043       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16044     } else {
16045       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
16046                               -1, 4, -1, 5, -1, 6, -1, 7};
16047       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16048       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16049       ALo = DAG.getNode(ISD::BITCAST, dl, ExVT, ALo);
16050       BLo = DAG.getNode(ISD::BITCAST, dl, ExVT, BLo);
16051       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
16052       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
16053     }
16054
16055     // Extract the hi parts and sign extend to i16
16056     SDValue AHi, BHi;
16057     if (Subtarget->hasSSE41()) {
16058       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16059                               -1, -1, -1, -1, -1, -1, -1, -1};
16060       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16061       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16062       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16063       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16064     } else {
16065       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
16066                               -1, 12, -1, 13, -1, 14, -1, 15};
16067       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16068       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16069       AHi = DAG.getNode(ISD::BITCAST, dl, ExVT, AHi);
16070       BHi = DAG.getNode(ISD::BITCAST, dl, ExVT, BHi);
16071       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
16072       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
16073     }
16074
16075     // Multiply, mask the lower 8bits of the lo/hi results and pack
16076     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16077     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16078     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
16079     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
16080     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16081   }
16082
16083   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16084   if (VT == MVT::v4i32) {
16085     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16086            "Should not custom lower when pmuldq is available!");
16087
16088     // Extract the odd parts.
16089     static const int UnpackMask[] = { 1, -1, 3, -1 };
16090     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16091     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16092
16093     // Multiply the even parts.
16094     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16095     // Now multiply odd parts.
16096     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16097
16098     Evens = DAG.getNode(ISD::BITCAST, dl, VT, Evens);
16099     Odds = DAG.getNode(ISD::BITCAST, dl, VT, Odds);
16100
16101     // Merge the two vectors back together with a shuffle. This expands into 2
16102     // shuffles.
16103     static const int ShufMask[] = { 0, 4, 2, 6 };
16104     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16105   }
16106
16107   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16108          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16109
16110   //  Ahi = psrlqi(a, 32);
16111   //  Bhi = psrlqi(b, 32);
16112   //
16113   //  AloBlo = pmuludq(a, b);
16114   //  AloBhi = pmuludq(a, Bhi);
16115   //  AhiBlo = pmuludq(Ahi, b);
16116
16117   //  AloBhi = psllqi(AloBhi, 32);
16118   //  AhiBlo = psllqi(AhiBlo, 32);
16119   //  return AloBlo + AloBhi + AhiBlo;
16120
16121   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16122   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16123
16124   // Bit cast to 32-bit vectors for MULUDQ
16125   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
16126                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
16127   A = DAG.getNode(ISD::BITCAST, dl, MulVT, A);
16128   B = DAG.getNode(ISD::BITCAST, dl, MulVT, B);
16129   Ahi = DAG.getNode(ISD::BITCAST, dl, MulVT, Ahi);
16130   Bhi = DAG.getNode(ISD::BITCAST, dl, MulVT, Bhi);
16131
16132   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
16133   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
16134   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
16135
16136   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
16137   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
16138
16139   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
16140   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
16141 }
16142
16143 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
16144   assert(Subtarget->isTargetWin64() && "Unexpected target");
16145   EVT VT = Op.getValueType();
16146   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
16147          "Unexpected return type for lowering");
16148
16149   RTLIB::Libcall LC;
16150   bool isSigned;
16151   switch (Op->getOpcode()) {
16152   default: llvm_unreachable("Unexpected request for libcall!");
16153   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
16154   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
16155   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
16156   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
16157   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
16158   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
16159   }
16160
16161   SDLoc dl(Op);
16162   SDValue InChain = DAG.getEntryNode();
16163
16164   TargetLowering::ArgListTy Args;
16165   TargetLowering::ArgListEntry Entry;
16166   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
16167     EVT ArgVT = Op->getOperand(i).getValueType();
16168     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
16169            "Unexpected argument type for lowering");
16170     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
16171     Entry.Node = StackPtr;
16172     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
16173                            false, false, 16);
16174     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16175     Entry.Ty = PointerType::get(ArgTy,0);
16176     Entry.isSExt = false;
16177     Entry.isZExt = false;
16178     Args.push_back(Entry);
16179   }
16180
16181   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
16182                                          getPointerTy());
16183
16184   TargetLowering::CallLoweringInfo CLI(DAG);
16185   CLI.setDebugLoc(dl).setChain(InChain)
16186     .setCallee(getLibcallCallingConv(LC),
16187                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
16188                Callee, std::move(Args), 0)
16189     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
16190
16191   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
16192   return DAG.getNode(ISD::BITCAST, dl, VT, CallInfo.first);
16193 }
16194
16195 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
16196                              SelectionDAG &DAG) {
16197   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
16198   EVT VT = Op0.getValueType();
16199   SDLoc dl(Op);
16200
16201   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
16202          (VT == MVT::v8i32 && Subtarget->hasInt256()));
16203
16204   // PMULxD operations multiply each even value (starting at 0) of LHS with
16205   // the related value of RHS and produce a widen result.
16206   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16207   // => <2 x i64> <ae|cg>
16208   //
16209   // In other word, to have all the results, we need to perform two PMULxD:
16210   // 1. one with the even values.
16211   // 2. one with the odd values.
16212   // To achieve #2, with need to place the odd values at an even position.
16213   //
16214   // Place the odd value at an even position (basically, shift all values 1
16215   // step to the left):
16216   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
16217   // <a|b|c|d> => <b|undef|d|undef>
16218   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
16219   // <e|f|g|h> => <f|undef|h|undef>
16220   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
16221
16222   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
16223   // ints.
16224   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
16225   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
16226   unsigned Opcode =
16227       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
16228   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16229   // => <2 x i64> <ae|cg>
16230   SDValue Mul1 = DAG.getNode(ISD::BITCAST, dl, VT,
16231                              DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
16232   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
16233   // => <2 x i64> <bf|dh>
16234   SDValue Mul2 = DAG.getNode(ISD::BITCAST, dl, VT,
16235                              DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
16236
16237   // Shuffle it back into the right order.
16238   SDValue Highs, Lows;
16239   if (VT == MVT::v8i32) {
16240     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
16241     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16242     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
16243     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16244   } else {
16245     const int HighMask[] = {1, 5, 3, 7};
16246     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16247     const int LowMask[] = {0, 4, 2, 6};
16248     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16249   }
16250
16251   // If we have a signed multiply but no PMULDQ fix up the high parts of a
16252   // unsigned multiply.
16253   if (IsSigned && !Subtarget->hasSSE41()) {
16254     SDValue ShAmt =
16255         DAG.getConstant(31, dl,
16256                         DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
16257     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
16258                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
16259     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
16260                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
16261
16262     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
16263     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
16264   }
16265
16266   // The first result of MUL_LOHI is actually the low value, followed by the
16267   // high value.
16268   SDValue Ops[] = {Lows, Highs};
16269   return DAG.getMergeValues(Ops, dl);
16270 }
16271
16272 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
16273                                          const X86Subtarget *Subtarget) {
16274   MVT VT = Op.getSimpleValueType();
16275   SDLoc dl(Op);
16276   SDValue R = Op.getOperand(0);
16277   SDValue Amt = Op.getOperand(1);
16278
16279   // Optimize shl/srl/sra with constant shift amount.
16280   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
16281     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
16282       uint64_t ShiftAmt = ShiftConst->getZExtValue();
16283
16284       if (VT == MVT::v2i64 || VT == MVT::v4i32 || VT == MVT::v8i16 ||
16285           (Subtarget->hasInt256() &&
16286            (VT == MVT::v4i64 || VT == MVT::v8i32 || VT == MVT::v16i16)) ||
16287           (Subtarget->hasAVX512() &&
16288            (VT == MVT::v8i64 || VT == MVT::v16i32))) {
16289         if (Op.getOpcode() == ISD::SHL)
16290           return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
16291                                             DAG);
16292         if (Op.getOpcode() == ISD::SRL)
16293           return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
16294                                             DAG);
16295         if (Op.getOpcode() == ISD::SRA && VT != MVT::v2i64 && VT != MVT::v4i64)
16296           return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
16297                                             DAG);
16298       }
16299
16300       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
16301         unsigned NumElts = VT.getVectorNumElements();
16302         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
16303
16304         if (Op.getOpcode() == ISD::SHL) {
16305           // Make a large shift.
16306           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
16307                                                    R, ShiftAmt, DAG);
16308           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
16309           // Zero out the rightmost bits.
16310           SmallVector<SDValue, 32> V(
16311               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
16312           return DAG.getNode(ISD::AND, dl, VT, SHL,
16313                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16314         }
16315         if (Op.getOpcode() == ISD::SRL) {
16316           // Make a large shift.
16317           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
16318                                                    R, ShiftAmt, DAG);
16319           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
16320           // Zero out the leftmost bits.
16321           SmallVector<SDValue, 32> V(
16322               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
16323           return DAG.getNode(ISD::AND, dl, VT, SRL,
16324                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16325         }
16326         if (Op.getOpcode() == ISD::SRA) {
16327           if (ShiftAmt == 7) {
16328             // R s>> 7  ===  R s< 0
16329             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
16330             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
16331           }
16332
16333           // R s>> a === ((R u>> a) ^ m) - m
16334           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
16335           SmallVector<SDValue, 32> V(NumElts,
16336                                      DAG.getConstant(128 >> ShiftAmt, dl,
16337                                                      MVT::i8));
16338           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
16339           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
16340           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
16341           return Res;
16342         }
16343         llvm_unreachable("Unknown shift opcode.");
16344       }
16345     }
16346   }
16347
16348   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16349   if (!Subtarget->is64Bit() &&
16350       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
16351       Amt.getOpcode() == ISD::BITCAST &&
16352       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16353     Amt = Amt.getOperand(0);
16354     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16355                      VT.getVectorNumElements();
16356     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
16357     uint64_t ShiftAmt = 0;
16358     for (unsigned i = 0; i != Ratio; ++i) {
16359       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
16360       if (!C)
16361         return SDValue();
16362       // 6 == Log2(64)
16363       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
16364     }
16365     // Check remaining shift amounts.
16366     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16367       uint64_t ShAmt = 0;
16368       for (unsigned j = 0; j != Ratio; ++j) {
16369         ConstantSDNode *C =
16370           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
16371         if (!C)
16372           return SDValue();
16373         // 6 == Log2(64)
16374         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
16375       }
16376       if (ShAmt != ShiftAmt)
16377         return SDValue();
16378     }
16379     switch (Op.getOpcode()) {
16380     default:
16381       llvm_unreachable("Unknown shift opcode!");
16382     case ISD::SHL:
16383       return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
16384                                         DAG);
16385     case ISD::SRL:
16386       return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
16387                                         DAG);
16388     case ISD::SRA:
16389       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
16390                                         DAG);
16391     }
16392   }
16393
16394   return SDValue();
16395 }
16396
16397 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
16398                                         const X86Subtarget* Subtarget) {
16399   MVT VT = Op.getSimpleValueType();
16400   SDLoc dl(Op);
16401   SDValue R = Op.getOperand(0);
16402   SDValue Amt = Op.getOperand(1);
16403
16404   if ((VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) ||
16405       VT == MVT::v4i32 || VT == MVT::v8i16 ||
16406       (Subtarget->hasInt256() &&
16407        ((VT == MVT::v4i64 && Op.getOpcode() != ISD::SRA) ||
16408         VT == MVT::v8i32 || VT == MVT::v16i16)) ||
16409        (Subtarget->hasAVX512() && (VT == MVT::v8i64 || VT == MVT::v16i32))) {
16410     SDValue BaseShAmt;
16411     EVT EltVT = VT.getVectorElementType();
16412
16413     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
16414       // Check if this build_vector node is doing a splat.
16415       // If so, then set BaseShAmt equal to the splat value.
16416       BaseShAmt = BV->getSplatValue();
16417       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
16418         BaseShAmt = SDValue();
16419     } else {
16420       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
16421         Amt = Amt.getOperand(0);
16422
16423       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
16424       if (SVN && SVN->isSplat()) {
16425         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
16426         SDValue InVec = Amt.getOperand(0);
16427         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
16428           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
16429                  "Unexpected shuffle index found!");
16430           BaseShAmt = InVec.getOperand(SplatIdx);
16431         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
16432            if (ConstantSDNode *C =
16433                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
16434              if (C->getZExtValue() == SplatIdx)
16435                BaseShAmt = InVec.getOperand(1);
16436            }
16437         }
16438
16439         if (!BaseShAmt)
16440           // Avoid introducing an extract element from a shuffle.
16441           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
16442                                   DAG.getIntPtrConstant(SplatIdx, dl));
16443       }
16444     }
16445
16446     if (BaseShAmt.getNode()) {
16447       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
16448       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
16449         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
16450       else if (EltVT.bitsLT(MVT::i32))
16451         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
16452
16453       switch (Op.getOpcode()) {
16454       default:
16455         llvm_unreachable("Unknown shift opcode!");
16456       case ISD::SHL:
16457         switch (VT.SimpleTy) {
16458         default: return SDValue();
16459         case MVT::v2i64:
16460         case MVT::v4i32:
16461         case MVT::v8i16:
16462         case MVT::v4i64:
16463         case MVT::v8i32:
16464         case MVT::v16i16:
16465         case MVT::v16i32:
16466         case MVT::v8i64:
16467           return getTargetVShiftNode(X86ISD::VSHLI, dl, VT, R, BaseShAmt, DAG);
16468         }
16469       case ISD::SRA:
16470         switch (VT.SimpleTy) {
16471         default: return SDValue();
16472         case MVT::v4i32:
16473         case MVT::v8i16:
16474         case MVT::v8i32:
16475         case MVT::v16i16:
16476         case MVT::v16i32:
16477         case MVT::v8i64:
16478           return getTargetVShiftNode(X86ISD::VSRAI, dl, VT, R, BaseShAmt, DAG);
16479         }
16480       case ISD::SRL:
16481         switch (VT.SimpleTy) {
16482         default: return SDValue();
16483         case MVT::v2i64:
16484         case MVT::v4i32:
16485         case MVT::v8i16:
16486         case MVT::v4i64:
16487         case MVT::v8i32:
16488         case MVT::v16i16:
16489         case MVT::v16i32:
16490         case MVT::v8i64:
16491           return getTargetVShiftNode(X86ISD::VSRLI, dl, VT, R, BaseShAmt, DAG);
16492         }
16493       }
16494     }
16495   }
16496
16497   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16498   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
16499       Amt.getOpcode() == ISD::BITCAST &&
16500       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16501     Amt = Amt.getOperand(0);
16502     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16503                      VT.getVectorNumElements();
16504     std::vector<SDValue> Vals(Ratio);
16505     for (unsigned i = 0; i != Ratio; ++i)
16506       Vals[i] = Amt.getOperand(i);
16507     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16508       for (unsigned j = 0; j != Ratio; ++j)
16509         if (Vals[j] != Amt.getOperand(i + j))
16510           return SDValue();
16511     }
16512     switch (Op.getOpcode()) {
16513     default:
16514       llvm_unreachable("Unknown shift opcode!");
16515     case ISD::SHL:
16516       return DAG.getNode(X86ISD::VSHL, dl, VT, R, Op.getOperand(1));
16517     case ISD::SRL:
16518       return DAG.getNode(X86ISD::VSRL, dl, VT, R, Op.getOperand(1));
16519     case ISD::SRA:
16520       return DAG.getNode(X86ISD::VSRA, dl, VT, R, Op.getOperand(1));
16521     }
16522   }
16523
16524   return SDValue();
16525 }
16526
16527 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16528                           SelectionDAG &DAG) {
16529   MVT VT = Op.getSimpleValueType();
16530   SDLoc dl(Op);
16531   SDValue R = Op.getOperand(0);
16532   SDValue Amt = Op.getOperand(1);
16533
16534   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16535   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16536
16537   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
16538     return V;
16539
16540   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
16541       return V;
16542
16543   if (Subtarget->hasAVX512() && (VT == MVT::v16i32 || VT == MVT::v8i64))
16544     return Op;
16545
16546   // AVX2 has VPSLLV/VPSRAV/VPSRLV.
16547   if (Subtarget->hasInt256()) {
16548     if (Op.getOpcode() == ISD::SRL &&
16549         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16550          VT == MVT::v4i64 || VT == MVT::v8i32))
16551       return Op;
16552     if (Op.getOpcode() == ISD::SHL &&
16553         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16554          VT == MVT::v4i64 || VT == MVT::v8i32))
16555       return Op;
16556     if (Op.getOpcode() == ISD::SRA && (VT == MVT::v4i32 || VT == MVT::v8i32))
16557       return Op;
16558   }
16559
16560   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
16561   // shifts per-lane and then shuffle the partial results back together.
16562   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
16563     // Splat the shift amounts so the scalar shifts above will catch it.
16564     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
16565     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
16566     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
16567     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
16568     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
16569   }
16570
16571   // If possible, lower this packed shift into a vector multiply instead of
16572   // expanding it into a sequence of scalar shifts.
16573   // Do this only if the vector shift count is a constant build_vector.
16574   if (Op.getOpcode() == ISD::SHL &&
16575       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16576        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16577       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16578     SmallVector<SDValue, 8> Elts;
16579     EVT SVT = VT.getScalarType();
16580     unsigned SVTBits = SVT.getSizeInBits();
16581     const APInt &One = APInt(SVTBits, 1);
16582     unsigned NumElems = VT.getVectorNumElements();
16583
16584     for (unsigned i=0; i !=NumElems; ++i) {
16585       SDValue Op = Amt->getOperand(i);
16586       if (Op->getOpcode() == ISD::UNDEF) {
16587         Elts.push_back(Op);
16588         continue;
16589       }
16590
16591       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16592       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16593       uint64_t ShAmt = C.getZExtValue();
16594       if (ShAmt >= SVTBits) {
16595         Elts.push_back(DAG.getUNDEF(SVT));
16596         continue;
16597       }
16598       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
16599     }
16600     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16601     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16602   }
16603
16604   // Lower SHL with variable shift amount.
16605   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16606     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
16607
16608     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
16609                      DAG.getConstant(0x3f800000U, dl, VT));
16610     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
16611     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16612     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16613   }
16614
16615   // If possible, lower this shift as a sequence of two shifts by
16616   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16617   // Example:
16618   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16619   //
16620   // Could be rewritten as:
16621   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16622   //
16623   // The advantage is that the two shifts from the example would be
16624   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16625   // the vector shift into four scalar shifts plus four pairs of vector
16626   // insert/extract.
16627   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16628       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16629     unsigned TargetOpcode = X86ISD::MOVSS;
16630     bool CanBeSimplified;
16631     // The splat value for the first packed shift (the 'X' from the example).
16632     SDValue Amt1 = Amt->getOperand(0);
16633     // The splat value for the second packed shift (the 'Y' from the example).
16634     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16635                                         Amt->getOperand(2);
16636
16637     // See if it is possible to replace this node with a sequence of
16638     // two shifts followed by a MOVSS/MOVSD
16639     if (VT == MVT::v4i32) {
16640       // Check if it is legal to use a MOVSS.
16641       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16642                         Amt2 == Amt->getOperand(3);
16643       if (!CanBeSimplified) {
16644         // Otherwise, check if we can still simplify this node using a MOVSD.
16645         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16646                           Amt->getOperand(2) == Amt->getOperand(3);
16647         TargetOpcode = X86ISD::MOVSD;
16648         Amt2 = Amt->getOperand(2);
16649       }
16650     } else {
16651       // Do similar checks for the case where the machine value type
16652       // is MVT::v8i16.
16653       CanBeSimplified = Amt1 == Amt->getOperand(1);
16654       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16655         CanBeSimplified = Amt2 == Amt->getOperand(i);
16656
16657       if (!CanBeSimplified) {
16658         TargetOpcode = X86ISD::MOVSD;
16659         CanBeSimplified = true;
16660         Amt2 = Amt->getOperand(4);
16661         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16662           CanBeSimplified = Amt1 == Amt->getOperand(i);
16663         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16664           CanBeSimplified = Amt2 == Amt->getOperand(j);
16665       }
16666     }
16667
16668     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16669         isa<ConstantSDNode>(Amt2)) {
16670       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16671       EVT CastVT = MVT::v4i32;
16672       SDValue Splat1 =
16673         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
16674       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16675       SDValue Splat2 =
16676         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
16677       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16678       if (TargetOpcode == X86ISD::MOVSD)
16679         CastVT = MVT::v2i64;
16680       SDValue BitCast1 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift1);
16681       SDValue BitCast2 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift2);
16682       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16683                                             BitCast1, DAG);
16684       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
16685     }
16686   }
16687
16688   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16689     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
16690     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, dl, VT));
16691
16692     SDValue VSelM = DAG.getConstant(0x80, dl, VT);
16693     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16694     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16695
16696     // r = VSELECT(r, shl(r, 4), a);
16697     SDValue M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(4, dl, VT));
16698     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16699
16700     // a += a
16701     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16702     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16703     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16704
16705     // r = VSELECT(r, shl(r, 2), a);
16706     M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(2, dl, VT));
16707     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16708
16709     // a += a
16710     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16711     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16712     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16713
16714     // return VSELECT(r, r+r, a);
16715     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16716                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16717     return R;
16718   }
16719
16720   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16721   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16722   // solution better.
16723   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16724     MVT NewVT = VT == MVT::v8i16 ? MVT::v8i32 : MVT::v16i16;
16725     unsigned ExtOpc =
16726         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16727     R = DAG.getNode(ExtOpc, dl, NewVT, R);
16728     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, Amt);
16729     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16730                        DAG.getNode(Op.getOpcode(), dl, NewVT, R, Amt));
16731   }
16732
16733   // Decompose 256-bit shifts into smaller 128-bit shifts.
16734   if (VT.is256BitVector()) {
16735     unsigned NumElems = VT.getVectorNumElements();
16736     MVT EltVT = VT.getVectorElementType();
16737     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16738
16739     // Extract the two vectors
16740     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
16741     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
16742
16743     // Recreate the shift amount vectors
16744     SDValue Amt1, Amt2;
16745     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
16746       // Constant shift amount
16747       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
16748       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
16749       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
16750
16751       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
16752       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
16753     } else {
16754       // Variable shift amount
16755       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
16756       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
16757     }
16758
16759     // Issue new vector shifts for the smaller types
16760     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
16761     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
16762
16763     // Concatenate the result back
16764     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
16765   }
16766
16767   return SDValue();
16768 }
16769
16770 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
16771   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
16772   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
16773   // looks for this combo and may remove the "setcc" instruction if the "setcc"
16774   // has only one use.
16775   SDNode *N = Op.getNode();
16776   SDValue LHS = N->getOperand(0);
16777   SDValue RHS = N->getOperand(1);
16778   unsigned BaseOp = 0;
16779   unsigned Cond = 0;
16780   SDLoc DL(Op);
16781   switch (Op.getOpcode()) {
16782   default: llvm_unreachable("Unknown ovf instruction!");
16783   case ISD::SADDO:
16784     // A subtract of one will be selected as a INC. Note that INC doesn't
16785     // set CF, so we can't do this for UADDO.
16786     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16787       if (C->isOne()) {
16788         BaseOp = X86ISD::INC;
16789         Cond = X86::COND_O;
16790         break;
16791       }
16792     BaseOp = X86ISD::ADD;
16793     Cond = X86::COND_O;
16794     break;
16795   case ISD::UADDO:
16796     BaseOp = X86ISD::ADD;
16797     Cond = X86::COND_B;
16798     break;
16799   case ISD::SSUBO:
16800     // A subtract of one will be selected as a DEC. Note that DEC doesn't
16801     // set CF, so we can't do this for USUBO.
16802     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16803       if (C->isOne()) {
16804         BaseOp = X86ISD::DEC;
16805         Cond = X86::COND_O;
16806         break;
16807       }
16808     BaseOp = X86ISD::SUB;
16809     Cond = X86::COND_O;
16810     break;
16811   case ISD::USUBO:
16812     BaseOp = X86ISD::SUB;
16813     Cond = X86::COND_B;
16814     break;
16815   case ISD::SMULO:
16816     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
16817     Cond = X86::COND_O;
16818     break;
16819   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
16820     if (N->getValueType(0) == MVT::i8) {
16821       BaseOp = X86ISD::UMUL8;
16822       Cond = X86::COND_O;
16823       break;
16824     }
16825     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
16826                                  MVT::i32);
16827     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
16828
16829     SDValue SetCC =
16830       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
16831                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
16832                   SDValue(Sum.getNode(), 2));
16833
16834     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16835   }
16836   }
16837
16838   // Also sets EFLAGS.
16839   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
16840   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
16841
16842   SDValue SetCC =
16843     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
16844                 DAG.getConstant(Cond, DL, MVT::i32),
16845                 SDValue(Sum.getNode(), 1));
16846
16847   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16848 }
16849
16850 /// Returns true if the operand type is exactly twice the native width, and
16851 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
16852 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
16853 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
16854 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
16855   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
16856
16857   if (OpWidth == 64)
16858     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
16859   else if (OpWidth == 128)
16860     return Subtarget->hasCmpxchg16b();
16861   else
16862     return false;
16863 }
16864
16865 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
16866   return needsCmpXchgNb(SI->getValueOperand()->getType());
16867 }
16868
16869 // Note: this turns large loads into lock cmpxchg8b/16b.
16870 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
16871 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
16872   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
16873   return needsCmpXchgNb(PTy->getElementType());
16874 }
16875
16876 TargetLoweringBase::AtomicRMWExpansionKind
16877 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
16878   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16879   const Type *MemType = AI->getType();
16880
16881   // If the operand is too big, we must see if cmpxchg8/16b is available
16882   // and default to library calls otherwise.
16883   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
16884     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
16885                                    : AtomicRMWExpansionKind::None;
16886   }
16887
16888   AtomicRMWInst::BinOp Op = AI->getOperation();
16889   switch (Op) {
16890   default:
16891     llvm_unreachable("Unknown atomic operation");
16892   case AtomicRMWInst::Xchg:
16893   case AtomicRMWInst::Add:
16894   case AtomicRMWInst::Sub:
16895     // It's better to use xadd, xsub or xchg for these in all cases.
16896     return AtomicRMWExpansionKind::None;
16897   case AtomicRMWInst::Or:
16898   case AtomicRMWInst::And:
16899   case AtomicRMWInst::Xor:
16900     // If the atomicrmw's result isn't actually used, we can just add a "lock"
16901     // prefix to a normal instruction for these operations.
16902     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
16903                             : AtomicRMWExpansionKind::None;
16904   case AtomicRMWInst::Nand:
16905   case AtomicRMWInst::Max:
16906   case AtomicRMWInst::Min:
16907   case AtomicRMWInst::UMax:
16908   case AtomicRMWInst::UMin:
16909     // These always require a non-trivial set of data operations on x86. We must
16910     // use a cmpxchg loop.
16911     return AtomicRMWExpansionKind::CmpXChg;
16912   }
16913 }
16914
16915 static bool hasMFENCE(const X86Subtarget& Subtarget) {
16916   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
16917   // no-sse2). There isn't any reason to disable it if the target processor
16918   // supports it.
16919   return Subtarget.hasSSE2() || Subtarget.is64Bit();
16920 }
16921
16922 LoadInst *
16923 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
16924   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16925   const Type *MemType = AI->getType();
16926   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
16927   // there is no benefit in turning such RMWs into loads, and it is actually
16928   // harmful as it introduces a mfence.
16929   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16930     return nullptr;
16931
16932   auto Builder = IRBuilder<>(AI);
16933   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
16934   auto SynchScope = AI->getSynchScope();
16935   // We must restrict the ordering to avoid generating loads with Release or
16936   // ReleaseAcquire orderings.
16937   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
16938   auto Ptr = AI->getPointerOperand();
16939
16940   // Before the load we need a fence. Here is an example lifted from
16941   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
16942   // is required:
16943   // Thread 0:
16944   //   x.store(1, relaxed);
16945   //   r1 = y.fetch_add(0, release);
16946   // Thread 1:
16947   //   y.fetch_add(42, acquire);
16948   //   r2 = x.load(relaxed);
16949   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
16950   // lowered to just a load without a fence. A mfence flushes the store buffer,
16951   // making the optimization clearly correct.
16952   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
16953   // otherwise, we might be able to be more agressive on relaxed idempotent
16954   // rmw. In practice, they do not look useful, so we don't try to be
16955   // especially clever.
16956   if (SynchScope == SingleThread) {
16957     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
16958     // the IR level, so we must wrap it in an intrinsic.
16959     return nullptr;
16960   } else if (hasMFENCE(*Subtarget)) {
16961     Function *MFence = llvm::Intrinsic::getDeclaration(M,
16962             Intrinsic::x86_sse2_mfence);
16963     Builder.CreateCall(MFence);
16964   } else {
16965     // FIXME: it might make sense to use a locked operation here but on a
16966     // different cache-line to prevent cache-line bouncing. In practice it
16967     // is probably a small win, and x86 processors without mfence are rare
16968     // enough that we do not bother.
16969     return nullptr;
16970   }
16971
16972   // Finally we can emit the atomic load.
16973   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
16974           AI->getType()->getPrimitiveSizeInBits());
16975   Loaded->setAtomic(Order, SynchScope);
16976   AI->replaceAllUsesWith(Loaded);
16977   AI->eraseFromParent();
16978   return Loaded;
16979 }
16980
16981 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
16982                                  SelectionDAG &DAG) {
16983   SDLoc dl(Op);
16984   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
16985     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
16986   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
16987     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
16988
16989   // The only fence that needs an instruction is a sequentially-consistent
16990   // cross-thread fence.
16991   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
16992     if (hasMFENCE(*Subtarget))
16993       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
16994
16995     SDValue Chain = Op.getOperand(0);
16996     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
16997     SDValue Ops[] = {
16998       DAG.getRegister(X86::ESP, MVT::i32),     // Base
16999       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
17000       DAG.getRegister(0, MVT::i32),            // Index
17001       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
17002       DAG.getRegister(0, MVT::i32),            // Segment.
17003       Zero,
17004       Chain
17005     };
17006     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
17007     return SDValue(Res, 0);
17008   }
17009
17010   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
17011   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
17012 }
17013
17014 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
17015                              SelectionDAG &DAG) {
17016   MVT T = Op.getSimpleValueType();
17017   SDLoc DL(Op);
17018   unsigned Reg = 0;
17019   unsigned size = 0;
17020   switch(T.SimpleTy) {
17021   default: llvm_unreachable("Invalid value type!");
17022   case MVT::i8:  Reg = X86::AL;  size = 1; break;
17023   case MVT::i16: Reg = X86::AX;  size = 2; break;
17024   case MVT::i32: Reg = X86::EAX; size = 4; break;
17025   case MVT::i64:
17026     assert(Subtarget->is64Bit() && "Node not type legal!");
17027     Reg = X86::RAX; size = 8;
17028     break;
17029   }
17030   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
17031                                   Op.getOperand(2), SDValue());
17032   SDValue Ops[] = { cpIn.getValue(0),
17033                     Op.getOperand(1),
17034                     Op.getOperand(3),
17035                     DAG.getTargetConstant(size, DL, MVT::i8),
17036                     cpIn.getValue(1) };
17037   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17038   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
17039   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
17040                                            Ops, T, MMO);
17041
17042   SDValue cpOut =
17043     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
17044   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
17045                                       MVT::i32, cpOut.getValue(2));
17046   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
17047                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
17048                                 EFLAGS);
17049
17050   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
17051   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
17052   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
17053   return SDValue();
17054 }
17055
17056 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
17057                             SelectionDAG &DAG) {
17058   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
17059   MVT DstVT = Op.getSimpleValueType();
17060
17061   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
17062     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17063     if (DstVT != MVT::f64)
17064       // This conversion needs to be expanded.
17065       return SDValue();
17066
17067     SDValue InVec = Op->getOperand(0);
17068     SDLoc dl(Op);
17069     unsigned NumElts = SrcVT.getVectorNumElements();
17070     EVT SVT = SrcVT.getVectorElementType();
17071
17072     // Widen the vector in input in the case of MVT::v2i32.
17073     // Example: from MVT::v2i32 to MVT::v4i32.
17074     SmallVector<SDValue, 16> Elts;
17075     for (unsigned i = 0, e = NumElts; i != e; ++i)
17076       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
17077                                  DAG.getIntPtrConstant(i, dl)));
17078
17079     // Explicitly mark the extra elements as Undef.
17080     Elts.append(NumElts, DAG.getUNDEF(SVT));
17081
17082     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17083     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
17084     SDValue ToV2F64 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, BV);
17085     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
17086                        DAG.getIntPtrConstant(0, dl));
17087   }
17088
17089   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
17090          Subtarget->hasMMX() && "Unexpected custom BITCAST");
17091   assert((DstVT == MVT::i64 ||
17092           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
17093          "Unexpected custom BITCAST");
17094   // i64 <=> MMX conversions are Legal.
17095   if (SrcVT==MVT::i64 && DstVT.isVector())
17096     return Op;
17097   if (DstVT==MVT::i64 && SrcVT.isVector())
17098     return Op;
17099   // MMX <=> MMX conversions are Legal.
17100   if (SrcVT.isVector() && DstVT.isVector())
17101     return Op;
17102   // All other conversions need to be expanded.
17103   return SDValue();
17104 }
17105
17106 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17107                           SelectionDAG &DAG) {
17108   SDNode *Node = Op.getNode();
17109   SDLoc dl(Node);
17110
17111   Op = Op.getOperand(0);
17112   EVT VT = Op.getValueType();
17113   assert((VT.is128BitVector() || VT.is256BitVector()) &&
17114          "CTPOP lowering only implemented for 128/256-bit wide vector types");
17115
17116   unsigned NumElts = VT.getVectorNumElements();
17117   EVT EltVT = VT.getVectorElementType();
17118   unsigned Len = EltVT.getSizeInBits();
17119
17120   // This is the vectorized version of the "best" algorithm from
17121   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
17122   // with a minor tweak to use a series of adds + shifts instead of vector
17123   // multiplications. Implemented for the v2i64, v4i64, v4i32, v8i32 types:
17124   //
17125   //  v2i64, v4i64, v4i32 => Only profitable w/ popcnt disabled
17126   //  v8i32 => Always profitable
17127   //
17128   // FIXME: There a couple of possible improvements:
17129   //
17130   // 1) Support for i8 and i16 vectors (needs measurements if popcnt enabled).
17131   // 2) Use strategies from http://wm.ite.pl/articles/sse-popcount.html
17132   //
17133   assert(EltVT.isInteger() && (Len == 32 || Len == 64) && Len % 8 == 0 &&
17134          "CTPOP not implemented for this vector element type.");
17135
17136   // X86 canonicalize ANDs to vXi64, generate the appropriate bitcasts to avoid
17137   // extra legalization.
17138   bool NeedsBitcast = EltVT == MVT::i32;
17139   MVT BitcastVT = VT.is256BitVector() ? MVT::v4i64 : MVT::v2i64;
17140
17141   SDValue Cst55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), dl,
17142                                   EltVT);
17143   SDValue Cst33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), dl,
17144                                   EltVT);
17145   SDValue Cst0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), dl,
17146                                   EltVT);
17147
17148   // v = v - ((v >> 1) & 0x55555555...)
17149   SmallVector<SDValue, 8> Ones(NumElts, DAG.getConstant(1, dl, EltVT));
17150   SDValue OnesV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ones);
17151   SDValue Srl = DAG.getNode(ISD::SRL, dl, VT, Op, OnesV);
17152   if (NeedsBitcast)
17153     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
17154
17155   SmallVector<SDValue, 8> Mask55(NumElts, Cst55);
17156   SDValue M55 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask55);
17157   if (NeedsBitcast)
17158     M55 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M55);
17159
17160   SDValue And = DAG.getNode(ISD::AND, dl, Srl.getValueType(), Srl, M55);
17161   if (VT != And.getValueType())
17162     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17163   SDValue Sub = DAG.getNode(ISD::SUB, dl, VT, Op, And);
17164
17165   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
17166   SmallVector<SDValue, 8> Mask33(NumElts, Cst33);
17167   SDValue M33 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask33);
17168   SmallVector<SDValue, 8> Twos(NumElts, DAG.getConstant(2, dl, EltVT));
17169   SDValue TwosV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Twos);
17170
17171   Srl = DAG.getNode(ISD::SRL, dl, VT, Sub, TwosV);
17172   if (NeedsBitcast) {
17173     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
17174     M33 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M33);
17175     Sub = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Sub);
17176   }
17177
17178   SDValue AndRHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Srl, M33);
17179   SDValue AndLHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Sub, M33);
17180   if (VT != AndRHS.getValueType()) {
17181     AndRHS = DAG.getNode(ISD::BITCAST, dl, VT, AndRHS);
17182     AndLHS = DAG.getNode(ISD::BITCAST, dl, VT, AndLHS);
17183   }
17184   SDValue Add = DAG.getNode(ISD::ADD, dl, VT, AndLHS, AndRHS);
17185
17186   // v = (v + (v >> 4)) & 0x0F0F0F0F...
17187   SmallVector<SDValue, 8> Fours(NumElts, DAG.getConstant(4, dl, EltVT));
17188   SDValue FoursV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Fours);
17189   Srl = DAG.getNode(ISD::SRL, dl, VT, Add, FoursV);
17190   Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
17191
17192   SmallVector<SDValue, 8> Mask0F(NumElts, Cst0F);
17193   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask0F);
17194   if (NeedsBitcast) {
17195     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
17196     M0F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M0F);
17197   }
17198   And = DAG.getNode(ISD::AND, dl, M0F.getValueType(), Add, M0F);
17199   if (VT != And.getValueType())
17200     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17201
17202   // The algorithm mentioned above uses:
17203   //    v = (v * 0x01010101...) >> (Len - 8)
17204   //
17205   // Change it to use vector adds + vector shifts which yield faster results on
17206   // Haswell than using vector integer multiplication.
17207   //
17208   // For i32 elements:
17209   //    v = v + (v >> 8)
17210   //    v = v + (v >> 16)
17211   //
17212   // For i64 elements:
17213   //    v = v + (v >> 8)
17214   //    v = v + (v >> 16)
17215   //    v = v + (v >> 32)
17216   //
17217   Add = And;
17218   SmallVector<SDValue, 8> Csts;
17219   for (unsigned i = 8; i <= Len/2; i *= 2) {
17220     Csts.assign(NumElts, DAG.getConstant(i, dl, EltVT));
17221     SDValue CstsV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Csts);
17222     Srl = DAG.getNode(ISD::SRL, dl, VT, Add, CstsV);
17223     Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
17224     Csts.clear();
17225   }
17226
17227   // The result is on the least significant 6-bits on i32 and 7-bits on i64.
17228   SDValue Cst3F = DAG.getConstant(APInt(Len, Len == 32 ? 0x3F : 0x7F), dl,
17229                                   EltVT);
17230   SmallVector<SDValue, 8> Cst3FV(NumElts, Cst3F);
17231   SDValue M3F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Cst3FV);
17232   if (NeedsBitcast) {
17233     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
17234     M3F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M3F);
17235   }
17236   And = DAG.getNode(ISD::AND, dl, M3F.getValueType(), Add, M3F);
17237   if (VT != And.getValueType())
17238     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17239
17240   return And;
17241 }
17242
17243 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
17244   SDNode *Node = Op.getNode();
17245   SDLoc dl(Node);
17246   EVT T = Node->getValueType(0);
17247   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
17248                               DAG.getConstant(0, dl, T), Node->getOperand(2));
17249   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
17250                        cast<AtomicSDNode>(Node)->getMemoryVT(),
17251                        Node->getOperand(0),
17252                        Node->getOperand(1), negOp,
17253                        cast<AtomicSDNode>(Node)->getMemOperand(),
17254                        cast<AtomicSDNode>(Node)->getOrdering(),
17255                        cast<AtomicSDNode>(Node)->getSynchScope());
17256 }
17257
17258 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
17259   SDNode *Node = Op.getNode();
17260   SDLoc dl(Node);
17261   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
17262
17263   // Convert seq_cst store -> xchg
17264   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
17265   // FIXME: On 32-bit, store -> fist or movq would be more efficient
17266   //        (The only way to get a 16-byte store is cmpxchg16b)
17267   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
17268   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
17269       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
17270     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
17271                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
17272                                  Node->getOperand(0),
17273                                  Node->getOperand(1), Node->getOperand(2),
17274                                  cast<AtomicSDNode>(Node)->getMemOperand(),
17275                                  cast<AtomicSDNode>(Node)->getOrdering(),
17276                                  cast<AtomicSDNode>(Node)->getSynchScope());
17277     return Swap.getValue(1);
17278   }
17279   // Other atomic stores have a simple pattern.
17280   return Op;
17281 }
17282
17283 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
17284   EVT VT = Op.getNode()->getSimpleValueType(0);
17285
17286   // Let legalize expand this if it isn't a legal type yet.
17287   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
17288     return SDValue();
17289
17290   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17291
17292   unsigned Opc;
17293   bool ExtraOp = false;
17294   switch (Op.getOpcode()) {
17295   default: llvm_unreachable("Invalid code");
17296   case ISD::ADDC: Opc = X86ISD::ADD; break;
17297   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
17298   case ISD::SUBC: Opc = X86ISD::SUB; break;
17299   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
17300   }
17301
17302   if (!ExtraOp)
17303     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17304                        Op.getOperand(1));
17305   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17306                      Op.getOperand(1), Op.getOperand(2));
17307 }
17308
17309 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
17310                             SelectionDAG &DAG) {
17311   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
17312
17313   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
17314   // which returns the values as { float, float } (in XMM0) or
17315   // { double, double } (which is returned in XMM0, XMM1).
17316   SDLoc dl(Op);
17317   SDValue Arg = Op.getOperand(0);
17318   EVT ArgVT = Arg.getValueType();
17319   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17320
17321   TargetLowering::ArgListTy Args;
17322   TargetLowering::ArgListEntry Entry;
17323
17324   Entry.Node = Arg;
17325   Entry.Ty = ArgTy;
17326   Entry.isSExt = false;
17327   Entry.isZExt = false;
17328   Args.push_back(Entry);
17329
17330   bool isF64 = ArgVT == MVT::f64;
17331   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
17332   // the small struct {f32, f32} is returned in (eax, edx). For f64,
17333   // the results are returned via SRet in memory.
17334   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
17335   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17336   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
17337
17338   Type *RetTy = isF64
17339     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
17340     : (Type*)VectorType::get(ArgTy, 4);
17341
17342   TargetLowering::CallLoweringInfo CLI(DAG);
17343   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
17344     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
17345
17346   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
17347
17348   if (isF64)
17349     // Returned in xmm0 and xmm1.
17350     return CallResult.first;
17351
17352   // Returned in bits 0:31 and 32:64 xmm0.
17353   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17354                                CallResult.first, DAG.getIntPtrConstant(0, dl));
17355   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17356                                CallResult.first, DAG.getIntPtrConstant(1, dl));
17357   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
17358   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
17359 }
17360
17361 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
17362                              SelectionDAG &DAG) {
17363   assert(Subtarget->hasAVX512() &&
17364          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17365
17366   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
17367   EVT VT = N->getValue().getValueType();
17368   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
17369   SDLoc dl(Op);
17370
17371   // X86 scatter kills mask register, so its type should be added to
17372   // the list of return values
17373   if (N->getNumValues() == 1) {
17374     SDValue Index = N->getIndex();
17375     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17376         !Index.getValueType().is512BitVector())
17377       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17378
17379     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
17380     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17381                       N->getOperand(3), Index };
17382
17383     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
17384     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
17385     return SDValue(NewScatter.getNode(), 0);
17386   }
17387   return Op;
17388 }
17389
17390 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
17391                             SelectionDAG &DAG) {
17392   assert(Subtarget->hasAVX512() &&
17393          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17394
17395   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
17396   EVT VT = Op.getValueType();
17397   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
17398   SDLoc dl(Op);
17399
17400   SDValue Index = N->getIndex();
17401   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17402       !Index.getValueType().is512BitVector()) {
17403     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17404     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17405                       N->getOperand(3), Index };
17406     DAG.UpdateNodeOperands(N, Ops);
17407   }
17408   return Op;
17409 }
17410
17411 /// LowerOperation - Provide custom lowering hooks for some operations.
17412 ///
17413 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
17414   switch (Op.getOpcode()) {
17415   default: llvm_unreachable("Should not custom lower this!");
17416   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
17417   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
17418     return LowerCMP_SWAP(Op, Subtarget, DAG);
17419   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
17420   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
17421   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
17422   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
17423   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
17424   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
17425   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
17426   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
17427   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
17428   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
17429   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
17430   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
17431   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
17432   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
17433   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
17434   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
17435   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
17436   case ISD::SHL_PARTS:
17437   case ISD::SRA_PARTS:
17438   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
17439   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
17440   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
17441   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
17442   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
17443   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
17444   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
17445   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
17446   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
17447   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
17448   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
17449   case ISD::FABS:
17450   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
17451   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
17452   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
17453   case ISD::SETCC:              return LowerSETCC(Op, DAG);
17454   case ISD::SELECT:             return LowerSELECT(Op, DAG);
17455   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
17456   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
17457   case ISD::VASTART:            return LowerVASTART(Op, DAG);
17458   case ISD::VAARG:              return LowerVAARG(Op, DAG);
17459   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
17460   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
17461   case ISD::INTRINSIC_VOID:
17462   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
17463   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
17464   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
17465   case ISD::FRAME_TO_ARGS_OFFSET:
17466                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
17467   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
17468   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
17469   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
17470   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
17471   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
17472   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
17473   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
17474   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
17475   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
17476   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
17477   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
17478   case ISD::UMUL_LOHI:
17479   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
17480   case ISD::SRA:
17481   case ISD::SRL:
17482   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
17483   case ISD::SADDO:
17484   case ISD::UADDO:
17485   case ISD::SSUBO:
17486   case ISD::USUBO:
17487   case ISD::SMULO:
17488   case ISD::UMULO:              return LowerXALUO(Op, DAG);
17489   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
17490   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
17491   case ISD::ADDC:
17492   case ISD::ADDE:
17493   case ISD::SUBC:
17494   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
17495   case ISD::ADD:                return LowerADD(Op, DAG);
17496   case ISD::SUB:                return LowerSUB(Op, DAG);
17497   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
17498   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
17499   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
17500   }
17501 }
17502
17503 /// ReplaceNodeResults - Replace a node with an illegal result type
17504 /// with a new node built out of custom code.
17505 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
17506                                            SmallVectorImpl<SDValue>&Results,
17507                                            SelectionDAG &DAG) const {
17508   SDLoc dl(N);
17509   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17510   switch (N->getOpcode()) {
17511   default:
17512     llvm_unreachable("Do not know how to custom type legalize this operation!");
17513   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
17514   case X86ISD::FMINC:
17515   case X86ISD::FMIN:
17516   case X86ISD::FMAXC:
17517   case X86ISD::FMAX: {
17518     EVT VT = N->getValueType(0);
17519     if (VT != MVT::v2f32)
17520       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
17521     SDValue UNDEF = DAG.getUNDEF(VT);
17522     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17523                               N->getOperand(0), UNDEF);
17524     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17525                               N->getOperand(1), UNDEF);
17526     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
17527     return;
17528   }
17529   case ISD::SIGN_EXTEND_INREG:
17530   case ISD::ADDC:
17531   case ISD::ADDE:
17532   case ISD::SUBC:
17533   case ISD::SUBE:
17534     // We don't want to expand or promote these.
17535     return;
17536   case ISD::SDIV:
17537   case ISD::UDIV:
17538   case ISD::SREM:
17539   case ISD::UREM:
17540   case ISD::SDIVREM:
17541   case ISD::UDIVREM: {
17542     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
17543     Results.push_back(V);
17544     return;
17545   }
17546   case ISD::FP_TO_SINT:
17547   case ISD::FP_TO_UINT: {
17548     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
17549
17550     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
17551       return;
17552
17553     std::pair<SDValue,SDValue> Vals =
17554         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
17555     SDValue FIST = Vals.first, StackSlot = Vals.second;
17556     if (FIST.getNode()) {
17557       EVT VT = N->getValueType(0);
17558       // Return a load from the stack slot.
17559       if (StackSlot.getNode())
17560         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
17561                                       MachinePointerInfo(),
17562                                       false, false, false, 0));
17563       else
17564         Results.push_back(FIST);
17565     }
17566     return;
17567   }
17568   case ISD::UINT_TO_FP: {
17569     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17570     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17571         N->getValueType(0) != MVT::v2f32)
17572       return;
17573     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17574                                  N->getOperand(0));
17575     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
17576                                      MVT::f64);
17577     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
17578     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
17579                              DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, VBias));
17580     Or = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or);
17581     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
17582     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
17583     return;
17584   }
17585   case ISD::FP_ROUND: {
17586     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
17587         return;
17588     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
17589     Results.push_back(V);
17590     return;
17591   }
17592   case ISD::INTRINSIC_W_CHAIN: {
17593     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
17594     switch (IntNo) {
17595     default : llvm_unreachable("Do not know how to custom type "
17596                                "legalize this intrinsic operation!");
17597     case Intrinsic::x86_rdtsc:
17598       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17599                                      Results);
17600     case Intrinsic::x86_rdtscp:
17601       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
17602                                      Results);
17603     case Intrinsic::x86_rdpmc:
17604       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
17605     }
17606   }
17607   case ISD::READCYCLECOUNTER: {
17608     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17609                                    Results);
17610   }
17611   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
17612     EVT T = N->getValueType(0);
17613     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
17614     bool Regs64bit = T == MVT::i128;
17615     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
17616     SDValue cpInL, cpInH;
17617     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17618                         DAG.getConstant(0, dl, HalfT));
17619     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17620                         DAG.getConstant(1, dl, HalfT));
17621     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
17622                              Regs64bit ? X86::RAX : X86::EAX,
17623                              cpInL, SDValue());
17624     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
17625                              Regs64bit ? X86::RDX : X86::EDX,
17626                              cpInH, cpInL.getValue(1));
17627     SDValue swapInL, swapInH;
17628     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17629                           DAG.getConstant(0, dl, HalfT));
17630     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17631                           DAG.getConstant(1, dl, HalfT));
17632     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
17633                                Regs64bit ? X86::RBX : X86::EBX,
17634                                swapInL, cpInH.getValue(1));
17635     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
17636                                Regs64bit ? X86::RCX : X86::ECX,
17637                                swapInH, swapInL.getValue(1));
17638     SDValue Ops[] = { swapInH.getValue(0),
17639                       N->getOperand(1),
17640                       swapInH.getValue(1) };
17641     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17642     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
17643     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
17644                                   X86ISD::LCMPXCHG8_DAG;
17645     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
17646     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
17647                                         Regs64bit ? X86::RAX : X86::EAX,
17648                                         HalfT, Result.getValue(1));
17649     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
17650                                         Regs64bit ? X86::RDX : X86::EDX,
17651                                         HalfT, cpOutL.getValue(2));
17652     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
17653
17654     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
17655                                         MVT::i32, cpOutH.getValue(2));
17656     SDValue Success =
17657         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17658                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
17659     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
17660
17661     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
17662     Results.push_back(Success);
17663     Results.push_back(EFLAGS.getValue(1));
17664     return;
17665   }
17666   case ISD::ATOMIC_SWAP:
17667   case ISD::ATOMIC_LOAD_ADD:
17668   case ISD::ATOMIC_LOAD_SUB:
17669   case ISD::ATOMIC_LOAD_AND:
17670   case ISD::ATOMIC_LOAD_OR:
17671   case ISD::ATOMIC_LOAD_XOR:
17672   case ISD::ATOMIC_LOAD_NAND:
17673   case ISD::ATOMIC_LOAD_MIN:
17674   case ISD::ATOMIC_LOAD_MAX:
17675   case ISD::ATOMIC_LOAD_UMIN:
17676   case ISD::ATOMIC_LOAD_UMAX:
17677   case ISD::ATOMIC_LOAD: {
17678     // Delegate to generic TypeLegalization. Situations we can really handle
17679     // should have already been dealt with by AtomicExpandPass.cpp.
17680     break;
17681   }
17682   case ISD::BITCAST: {
17683     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17684     EVT DstVT = N->getValueType(0);
17685     EVT SrcVT = N->getOperand(0)->getValueType(0);
17686
17687     if (SrcVT != MVT::f64 ||
17688         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
17689       return;
17690
17691     unsigned NumElts = DstVT.getVectorNumElements();
17692     EVT SVT = DstVT.getVectorElementType();
17693     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17694     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
17695                                    MVT::v2f64, N->getOperand(0));
17696     SDValue ToVecInt = DAG.getNode(ISD::BITCAST, dl, WiderVT, Expanded);
17697
17698     if (ExperimentalVectorWideningLegalization) {
17699       // If we are legalizing vectors by widening, we already have the desired
17700       // legal vector type, just return it.
17701       Results.push_back(ToVecInt);
17702       return;
17703     }
17704
17705     SmallVector<SDValue, 8> Elts;
17706     for (unsigned i = 0, e = NumElts; i != e; ++i)
17707       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
17708                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
17709
17710     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
17711   }
17712   }
17713 }
17714
17715 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
17716   switch (Opcode) {
17717   default: return nullptr;
17718   case X86ISD::BSF:                return "X86ISD::BSF";
17719   case X86ISD::BSR:                return "X86ISD::BSR";
17720   case X86ISD::SHLD:               return "X86ISD::SHLD";
17721   case X86ISD::SHRD:               return "X86ISD::SHRD";
17722   case X86ISD::FAND:               return "X86ISD::FAND";
17723   case X86ISD::FANDN:              return "X86ISD::FANDN";
17724   case X86ISD::FOR:                return "X86ISD::FOR";
17725   case X86ISD::FXOR:               return "X86ISD::FXOR";
17726   case X86ISD::FSRL:               return "X86ISD::FSRL";
17727   case X86ISD::FILD:               return "X86ISD::FILD";
17728   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
17729   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
17730   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
17731   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
17732   case X86ISD::FLD:                return "X86ISD::FLD";
17733   case X86ISD::FST:                return "X86ISD::FST";
17734   case X86ISD::CALL:               return "X86ISD::CALL";
17735   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
17736   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
17737   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
17738   case X86ISD::BT:                 return "X86ISD::BT";
17739   case X86ISD::CMP:                return "X86ISD::CMP";
17740   case X86ISD::COMI:               return "X86ISD::COMI";
17741   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
17742   case X86ISD::CMPM:               return "X86ISD::CMPM";
17743   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
17744   case X86ISD::SETCC:              return "X86ISD::SETCC";
17745   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
17746   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
17747   case X86ISD::CMOV:               return "X86ISD::CMOV";
17748   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
17749   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
17750   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
17751   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
17752   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
17753   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
17754   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
17755   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
17756   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
17757   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
17758   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
17759   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
17760   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
17761   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
17762   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
17763   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
17764   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
17765   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
17766   case X86ISD::HADD:               return "X86ISD::HADD";
17767   case X86ISD::HSUB:               return "X86ISD::HSUB";
17768   case X86ISD::FHADD:              return "X86ISD::FHADD";
17769   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
17770   case X86ISD::UMAX:               return "X86ISD::UMAX";
17771   case X86ISD::UMIN:               return "X86ISD::UMIN";
17772   case X86ISD::SMAX:               return "X86ISD::SMAX";
17773   case X86ISD::SMIN:               return "X86ISD::SMIN";
17774   case X86ISD::FMAX:               return "X86ISD::FMAX";
17775   case X86ISD::FMIN:               return "X86ISD::FMIN";
17776   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
17777   case X86ISD::FMINC:              return "X86ISD::FMINC";
17778   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
17779   case X86ISD::FRCP:               return "X86ISD::FRCP";
17780   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
17781   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
17782   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
17783   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
17784   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
17785   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
17786   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
17787   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
17788   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
17789   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
17790   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
17791   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
17792   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
17793   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
17794   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
17795   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
17796   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
17797   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
17798   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
17799   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
17800   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
17801   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
17802   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
17803   case X86ISD::VSHL:               return "X86ISD::VSHL";
17804   case X86ISD::VSRL:               return "X86ISD::VSRL";
17805   case X86ISD::VSRA:               return "X86ISD::VSRA";
17806   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
17807   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
17808   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
17809   case X86ISD::CMPP:               return "X86ISD::CMPP";
17810   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
17811   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
17812   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
17813   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
17814   case X86ISD::ADD:                return "X86ISD::ADD";
17815   case X86ISD::SUB:                return "X86ISD::SUB";
17816   case X86ISD::ADC:                return "X86ISD::ADC";
17817   case X86ISD::SBB:                return "X86ISD::SBB";
17818   case X86ISD::SMUL:               return "X86ISD::SMUL";
17819   case X86ISD::UMUL:               return "X86ISD::UMUL";
17820   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
17821   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
17822   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
17823   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
17824   case X86ISD::INC:                return "X86ISD::INC";
17825   case X86ISD::DEC:                return "X86ISD::DEC";
17826   case X86ISD::OR:                 return "X86ISD::OR";
17827   case X86ISD::XOR:                return "X86ISD::XOR";
17828   case X86ISD::AND:                return "X86ISD::AND";
17829   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
17830   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
17831   case X86ISD::PTEST:              return "X86ISD::PTEST";
17832   case X86ISD::TESTP:              return "X86ISD::TESTP";
17833   case X86ISD::TESTM:              return "X86ISD::TESTM";
17834   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
17835   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
17836   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
17837   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
17838   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
17839   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
17840   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
17841   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
17842   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
17843   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
17844   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
17845   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
17846   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
17847   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
17848   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
17849   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
17850   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
17851   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
17852   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
17853   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
17854   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
17855   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
17856   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
17857   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
17858   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
17859   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
17860   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
17861   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
17862   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
17863   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
17864   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
17865   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
17866   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
17867   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
17868   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
17869   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
17870   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
17871   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
17872   case X86ISD::SAHF:               return "X86ISD::SAHF";
17873   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
17874   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
17875   case X86ISD::FMADD:              return "X86ISD::FMADD";
17876   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
17877   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
17878   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
17879   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
17880   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
17881   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
17882   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
17883   case X86ISD::XTEST:              return "X86ISD::XTEST";
17884   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
17885   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
17886   case X86ISD::SELECT:             return "X86ISD::SELECT";
17887   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
17888   case X86ISD::RCP28:              return "X86ISD::RCP28";
17889   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
17890   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
17891   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
17892   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
17893   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
17894   }
17895 }
17896
17897 // isLegalAddressingMode - Return true if the addressing mode represented
17898 // by AM is legal for this target, for a load/store of the specified type.
17899 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
17900                                               Type *Ty) const {
17901   // X86 supports extremely general addressing modes.
17902   CodeModel::Model M = getTargetMachine().getCodeModel();
17903   Reloc::Model R = getTargetMachine().getRelocationModel();
17904
17905   // X86 allows a sign-extended 32-bit immediate field as a displacement.
17906   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
17907     return false;
17908
17909   if (AM.BaseGV) {
17910     unsigned GVFlags =
17911       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
17912
17913     // If a reference to this global requires an extra load, we can't fold it.
17914     if (isGlobalStubReference(GVFlags))
17915       return false;
17916
17917     // If BaseGV requires a register for the PIC base, we cannot also have a
17918     // BaseReg specified.
17919     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
17920       return false;
17921
17922     // If lower 4G is not available, then we must use rip-relative addressing.
17923     if ((M != CodeModel::Small || R != Reloc::Static) &&
17924         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
17925       return false;
17926   }
17927
17928   switch (AM.Scale) {
17929   case 0:
17930   case 1:
17931   case 2:
17932   case 4:
17933   case 8:
17934     // These scales always work.
17935     break;
17936   case 3:
17937   case 5:
17938   case 9:
17939     // These scales are formed with basereg+scalereg.  Only accept if there is
17940     // no basereg yet.
17941     if (AM.HasBaseReg)
17942       return false;
17943     break;
17944   default:  // Other stuff never works.
17945     return false;
17946   }
17947
17948   return true;
17949 }
17950
17951 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
17952   unsigned Bits = Ty->getScalarSizeInBits();
17953
17954   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
17955   // particularly cheaper than those without.
17956   if (Bits == 8)
17957     return false;
17958
17959   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
17960   // variable shifts just as cheap as scalar ones.
17961   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
17962     return false;
17963
17964   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
17965   // fully general vector.
17966   return true;
17967 }
17968
17969 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
17970   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17971     return false;
17972   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
17973   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
17974   return NumBits1 > NumBits2;
17975 }
17976
17977 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
17978   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17979     return false;
17980
17981   if (!isTypeLegal(EVT::getEVT(Ty1)))
17982     return false;
17983
17984   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
17985
17986   // Assuming the caller doesn't have a zeroext or signext return parameter,
17987   // truncation all the way down to i1 is valid.
17988   return true;
17989 }
17990
17991 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
17992   return isInt<32>(Imm);
17993 }
17994
17995 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
17996   // Can also use sub to handle negated immediates.
17997   return isInt<32>(Imm);
17998 }
17999
18000 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
18001   if (!VT1.isInteger() || !VT2.isInteger())
18002     return false;
18003   unsigned NumBits1 = VT1.getSizeInBits();
18004   unsigned NumBits2 = VT2.getSizeInBits();
18005   return NumBits1 > NumBits2;
18006 }
18007
18008 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
18009   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18010   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
18011 }
18012
18013 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
18014   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18015   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
18016 }
18017
18018 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
18019   EVT VT1 = Val.getValueType();
18020   if (isZExtFree(VT1, VT2))
18021     return true;
18022
18023   if (Val.getOpcode() != ISD::LOAD)
18024     return false;
18025
18026   if (!VT1.isSimple() || !VT1.isInteger() ||
18027       !VT2.isSimple() || !VT2.isInteger())
18028     return false;
18029
18030   switch (VT1.getSimpleVT().SimpleTy) {
18031   default: break;
18032   case MVT::i8:
18033   case MVT::i16:
18034   case MVT::i32:
18035     // X86 has 8, 16, and 32-bit zero-extending loads.
18036     return true;
18037   }
18038
18039   return false;
18040 }
18041
18042 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
18043
18044 bool
18045 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
18046   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
18047     return false;
18048
18049   VT = VT.getScalarType();
18050
18051   if (!VT.isSimple())
18052     return false;
18053
18054   switch (VT.getSimpleVT().SimpleTy) {
18055   case MVT::f32:
18056   case MVT::f64:
18057     return true;
18058   default:
18059     break;
18060   }
18061
18062   return false;
18063 }
18064
18065 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
18066   // i16 instructions are longer (0x66 prefix) and potentially slower.
18067   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
18068 }
18069
18070 /// isShuffleMaskLegal - Targets can use this to indicate that they only
18071 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
18072 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
18073 /// are assumed to be legal.
18074 bool
18075 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
18076                                       EVT VT) const {
18077   if (!VT.isSimple())
18078     return false;
18079
18080   // Very little shuffling can be done for 64-bit vectors right now.
18081   if (VT.getSizeInBits() == 64)
18082     return false;
18083
18084   // We only care that the types being shuffled are legal. The lowering can
18085   // handle any possible shuffle mask that results.
18086   return isTypeLegal(VT.getSimpleVT());
18087 }
18088
18089 bool
18090 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
18091                                           EVT VT) const {
18092   // Just delegate to the generic legality, clear masks aren't special.
18093   return isShuffleMaskLegal(Mask, VT);
18094 }
18095
18096 //===----------------------------------------------------------------------===//
18097 //                           X86 Scheduler Hooks
18098 //===----------------------------------------------------------------------===//
18099
18100 /// Utility function to emit xbegin specifying the start of an RTM region.
18101 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
18102                                      const TargetInstrInfo *TII) {
18103   DebugLoc DL = MI->getDebugLoc();
18104
18105   const BasicBlock *BB = MBB->getBasicBlock();
18106   MachineFunction::iterator I = MBB;
18107   ++I;
18108
18109   // For the v = xbegin(), we generate
18110   //
18111   // thisMBB:
18112   //  xbegin sinkMBB
18113   //
18114   // mainMBB:
18115   //  eax = -1
18116   //
18117   // sinkMBB:
18118   //  v = eax
18119
18120   MachineBasicBlock *thisMBB = MBB;
18121   MachineFunction *MF = MBB->getParent();
18122   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18123   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18124   MF->insert(I, mainMBB);
18125   MF->insert(I, sinkMBB);
18126
18127   // Transfer the remainder of BB and its successor edges to sinkMBB.
18128   sinkMBB->splice(sinkMBB->begin(), MBB,
18129                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18130   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18131
18132   // thisMBB:
18133   //  xbegin sinkMBB
18134   //  # fallthrough to mainMBB
18135   //  # abortion to sinkMBB
18136   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
18137   thisMBB->addSuccessor(mainMBB);
18138   thisMBB->addSuccessor(sinkMBB);
18139
18140   // mainMBB:
18141   //  EAX = -1
18142   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
18143   mainMBB->addSuccessor(sinkMBB);
18144
18145   // sinkMBB:
18146   // EAX is live into the sinkMBB
18147   sinkMBB->addLiveIn(X86::EAX);
18148   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18149           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18150     .addReg(X86::EAX);
18151
18152   MI->eraseFromParent();
18153   return sinkMBB;
18154 }
18155
18156 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
18157 // or XMM0_V32I8 in AVX all of this code can be replaced with that
18158 // in the .td file.
18159 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
18160                                        const TargetInstrInfo *TII) {
18161   unsigned Opc;
18162   switch (MI->getOpcode()) {
18163   default: llvm_unreachable("illegal opcode!");
18164   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
18165   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
18166   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
18167   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
18168   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
18169   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
18170   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
18171   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
18172   }
18173
18174   DebugLoc dl = MI->getDebugLoc();
18175   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18176
18177   unsigned NumArgs = MI->getNumOperands();
18178   for (unsigned i = 1; i < NumArgs; ++i) {
18179     MachineOperand &Op = MI->getOperand(i);
18180     if (!(Op.isReg() && Op.isImplicit()))
18181       MIB.addOperand(Op);
18182   }
18183   if (MI->hasOneMemOperand())
18184     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18185
18186   BuildMI(*BB, MI, dl,
18187     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18188     .addReg(X86::XMM0);
18189
18190   MI->eraseFromParent();
18191   return BB;
18192 }
18193
18194 // FIXME: Custom handling because TableGen doesn't support multiple implicit
18195 // defs in an instruction pattern
18196 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
18197                                        const TargetInstrInfo *TII) {
18198   unsigned Opc;
18199   switch (MI->getOpcode()) {
18200   default: llvm_unreachable("illegal opcode!");
18201   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
18202   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
18203   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
18204   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
18205   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
18206   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
18207   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
18208   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
18209   }
18210
18211   DebugLoc dl = MI->getDebugLoc();
18212   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18213
18214   unsigned NumArgs = MI->getNumOperands(); // remove the results
18215   for (unsigned i = 1; i < NumArgs; ++i) {
18216     MachineOperand &Op = MI->getOperand(i);
18217     if (!(Op.isReg() && Op.isImplicit()))
18218       MIB.addOperand(Op);
18219   }
18220   if (MI->hasOneMemOperand())
18221     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18222
18223   BuildMI(*BB, MI, dl,
18224     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18225     .addReg(X86::ECX);
18226
18227   MI->eraseFromParent();
18228   return BB;
18229 }
18230
18231 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
18232                                       const X86Subtarget *Subtarget) {
18233   DebugLoc dl = MI->getDebugLoc();
18234   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18235   // Address into RAX/EAX, other two args into ECX, EDX.
18236   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
18237   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
18238   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
18239   for (int i = 0; i < X86::AddrNumOperands; ++i)
18240     MIB.addOperand(MI->getOperand(i));
18241
18242   unsigned ValOps = X86::AddrNumOperands;
18243   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
18244     .addReg(MI->getOperand(ValOps).getReg());
18245   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
18246     .addReg(MI->getOperand(ValOps+1).getReg());
18247
18248   // The instruction doesn't actually take any operands though.
18249   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
18250
18251   MI->eraseFromParent(); // The pseudo is gone now.
18252   return BB;
18253 }
18254
18255 MachineBasicBlock *
18256 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
18257                                                  MachineBasicBlock *MBB) const {
18258   // Emit va_arg instruction on X86-64.
18259
18260   // Operands to this pseudo-instruction:
18261   // 0  ) Output        : destination address (reg)
18262   // 1-5) Input         : va_list address (addr, i64mem)
18263   // 6  ) ArgSize       : Size (in bytes) of vararg type
18264   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
18265   // 8  ) Align         : Alignment of type
18266   // 9  ) EFLAGS (implicit-def)
18267
18268   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
18269   static_assert(X86::AddrNumOperands == 5,
18270                 "VAARG_64 assumes 5 address operands");
18271
18272   unsigned DestReg = MI->getOperand(0).getReg();
18273   MachineOperand &Base = MI->getOperand(1);
18274   MachineOperand &Scale = MI->getOperand(2);
18275   MachineOperand &Index = MI->getOperand(3);
18276   MachineOperand &Disp = MI->getOperand(4);
18277   MachineOperand &Segment = MI->getOperand(5);
18278   unsigned ArgSize = MI->getOperand(6).getImm();
18279   unsigned ArgMode = MI->getOperand(7).getImm();
18280   unsigned Align = MI->getOperand(8).getImm();
18281
18282   // Memory Reference
18283   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
18284   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18285   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18286
18287   // Machine Information
18288   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18289   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
18290   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
18291   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
18292   DebugLoc DL = MI->getDebugLoc();
18293
18294   // struct va_list {
18295   //   i32   gp_offset
18296   //   i32   fp_offset
18297   //   i64   overflow_area (address)
18298   //   i64   reg_save_area (address)
18299   // }
18300   // sizeof(va_list) = 24
18301   // alignment(va_list) = 8
18302
18303   unsigned TotalNumIntRegs = 6;
18304   unsigned TotalNumXMMRegs = 8;
18305   bool UseGPOffset = (ArgMode == 1);
18306   bool UseFPOffset = (ArgMode == 2);
18307   unsigned MaxOffset = TotalNumIntRegs * 8 +
18308                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
18309
18310   /* Align ArgSize to a multiple of 8 */
18311   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
18312   bool NeedsAlign = (Align > 8);
18313
18314   MachineBasicBlock *thisMBB = MBB;
18315   MachineBasicBlock *overflowMBB;
18316   MachineBasicBlock *offsetMBB;
18317   MachineBasicBlock *endMBB;
18318
18319   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
18320   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
18321   unsigned OffsetReg = 0;
18322
18323   if (!UseGPOffset && !UseFPOffset) {
18324     // If we only pull from the overflow region, we don't create a branch.
18325     // We don't need to alter control flow.
18326     OffsetDestReg = 0; // unused
18327     OverflowDestReg = DestReg;
18328
18329     offsetMBB = nullptr;
18330     overflowMBB = thisMBB;
18331     endMBB = thisMBB;
18332   } else {
18333     // First emit code to check if gp_offset (or fp_offset) is below the bound.
18334     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
18335     // If not, pull from overflow_area. (branch to overflowMBB)
18336     //
18337     //       thisMBB
18338     //         |     .
18339     //         |        .
18340     //     offsetMBB   overflowMBB
18341     //         |        .
18342     //         |     .
18343     //        endMBB
18344
18345     // Registers for the PHI in endMBB
18346     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
18347     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
18348
18349     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18350     MachineFunction *MF = MBB->getParent();
18351     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18352     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18353     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18354
18355     MachineFunction::iterator MBBIter = MBB;
18356     ++MBBIter;
18357
18358     // Insert the new basic blocks
18359     MF->insert(MBBIter, offsetMBB);
18360     MF->insert(MBBIter, overflowMBB);
18361     MF->insert(MBBIter, endMBB);
18362
18363     // Transfer the remainder of MBB and its successor edges to endMBB.
18364     endMBB->splice(endMBB->begin(), thisMBB,
18365                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
18366     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
18367
18368     // Make offsetMBB and overflowMBB successors of thisMBB
18369     thisMBB->addSuccessor(offsetMBB);
18370     thisMBB->addSuccessor(overflowMBB);
18371
18372     // endMBB is a successor of both offsetMBB and overflowMBB
18373     offsetMBB->addSuccessor(endMBB);
18374     overflowMBB->addSuccessor(endMBB);
18375
18376     // Load the offset value into a register
18377     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18378     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
18379       .addOperand(Base)
18380       .addOperand(Scale)
18381       .addOperand(Index)
18382       .addDisp(Disp, UseFPOffset ? 4 : 0)
18383       .addOperand(Segment)
18384       .setMemRefs(MMOBegin, MMOEnd);
18385
18386     // Check if there is enough room left to pull this argument.
18387     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
18388       .addReg(OffsetReg)
18389       .addImm(MaxOffset + 8 - ArgSizeA8);
18390
18391     // Branch to "overflowMBB" if offset >= max
18392     // Fall through to "offsetMBB" otherwise
18393     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
18394       .addMBB(overflowMBB);
18395   }
18396
18397   // In offsetMBB, emit code to use the reg_save_area.
18398   if (offsetMBB) {
18399     assert(OffsetReg != 0);
18400
18401     // Read the reg_save_area address.
18402     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
18403     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
18404       .addOperand(Base)
18405       .addOperand(Scale)
18406       .addOperand(Index)
18407       .addDisp(Disp, 16)
18408       .addOperand(Segment)
18409       .setMemRefs(MMOBegin, MMOEnd);
18410
18411     // Zero-extend the offset
18412     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
18413       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
18414         .addImm(0)
18415         .addReg(OffsetReg)
18416         .addImm(X86::sub_32bit);
18417
18418     // Add the offset to the reg_save_area to get the final address.
18419     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
18420       .addReg(OffsetReg64)
18421       .addReg(RegSaveReg);
18422
18423     // Compute the offset for the next argument
18424     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18425     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
18426       .addReg(OffsetReg)
18427       .addImm(UseFPOffset ? 16 : 8);
18428
18429     // Store it back into the va_list.
18430     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
18431       .addOperand(Base)
18432       .addOperand(Scale)
18433       .addOperand(Index)
18434       .addDisp(Disp, UseFPOffset ? 4 : 0)
18435       .addOperand(Segment)
18436       .addReg(NextOffsetReg)
18437       .setMemRefs(MMOBegin, MMOEnd);
18438
18439     // Jump to endMBB
18440     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
18441       .addMBB(endMBB);
18442   }
18443
18444   //
18445   // Emit code to use overflow area
18446   //
18447
18448   // Load the overflow_area address into a register.
18449   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
18450   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
18451     .addOperand(Base)
18452     .addOperand(Scale)
18453     .addOperand(Index)
18454     .addDisp(Disp, 8)
18455     .addOperand(Segment)
18456     .setMemRefs(MMOBegin, MMOEnd);
18457
18458   // If we need to align it, do so. Otherwise, just copy the address
18459   // to OverflowDestReg.
18460   if (NeedsAlign) {
18461     // Align the overflow address
18462     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
18463     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
18464
18465     // aligned_addr = (addr + (align-1)) & ~(align-1)
18466     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
18467       .addReg(OverflowAddrReg)
18468       .addImm(Align-1);
18469
18470     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
18471       .addReg(TmpReg)
18472       .addImm(~(uint64_t)(Align-1));
18473   } else {
18474     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
18475       .addReg(OverflowAddrReg);
18476   }
18477
18478   // Compute the next overflow address after this argument.
18479   // (the overflow address should be kept 8-byte aligned)
18480   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
18481   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
18482     .addReg(OverflowDestReg)
18483     .addImm(ArgSizeA8);
18484
18485   // Store the new overflow address.
18486   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
18487     .addOperand(Base)
18488     .addOperand(Scale)
18489     .addOperand(Index)
18490     .addDisp(Disp, 8)
18491     .addOperand(Segment)
18492     .addReg(NextAddrReg)
18493     .setMemRefs(MMOBegin, MMOEnd);
18494
18495   // If we branched, emit the PHI to the front of endMBB.
18496   if (offsetMBB) {
18497     BuildMI(*endMBB, endMBB->begin(), DL,
18498             TII->get(X86::PHI), DestReg)
18499       .addReg(OffsetDestReg).addMBB(offsetMBB)
18500       .addReg(OverflowDestReg).addMBB(overflowMBB);
18501   }
18502
18503   // Erase the pseudo instruction
18504   MI->eraseFromParent();
18505
18506   return endMBB;
18507 }
18508
18509 MachineBasicBlock *
18510 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
18511                                                  MachineInstr *MI,
18512                                                  MachineBasicBlock *MBB) const {
18513   // Emit code to save XMM registers to the stack. The ABI says that the
18514   // number of registers to save is given in %al, so it's theoretically
18515   // possible to do an indirect jump trick to avoid saving all of them,
18516   // however this code takes a simpler approach and just executes all
18517   // of the stores if %al is non-zero. It's less code, and it's probably
18518   // easier on the hardware branch predictor, and stores aren't all that
18519   // expensive anyway.
18520
18521   // Create the new basic blocks. One block contains all the XMM stores,
18522   // and one block is the final destination regardless of whether any
18523   // stores were performed.
18524   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18525   MachineFunction *F = MBB->getParent();
18526   MachineFunction::iterator MBBIter = MBB;
18527   ++MBBIter;
18528   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
18529   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
18530   F->insert(MBBIter, XMMSaveMBB);
18531   F->insert(MBBIter, EndMBB);
18532
18533   // Transfer the remainder of MBB and its successor edges to EndMBB.
18534   EndMBB->splice(EndMBB->begin(), MBB,
18535                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18536   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
18537
18538   // The original block will now fall through to the XMM save block.
18539   MBB->addSuccessor(XMMSaveMBB);
18540   // The XMMSaveMBB will fall through to the end block.
18541   XMMSaveMBB->addSuccessor(EndMBB);
18542
18543   // Now add the instructions.
18544   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18545   DebugLoc DL = MI->getDebugLoc();
18546
18547   unsigned CountReg = MI->getOperand(0).getReg();
18548   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
18549   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
18550
18551   if (!Subtarget->isTargetWin64()) {
18552     // If %al is 0, branch around the XMM save block.
18553     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
18554     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
18555     MBB->addSuccessor(EndMBB);
18556   }
18557
18558   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
18559   // that was just emitted, but clearly shouldn't be "saved".
18560   assert((MI->getNumOperands() <= 3 ||
18561           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
18562           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
18563          && "Expected last argument to be EFLAGS");
18564   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
18565   // In the XMM save block, save all the XMM argument registers.
18566   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
18567     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
18568     MachineMemOperand *MMO =
18569       F->getMachineMemOperand(
18570           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
18571         MachineMemOperand::MOStore,
18572         /*Size=*/16, /*Align=*/16);
18573     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
18574       .addFrameIndex(RegSaveFrameIndex)
18575       .addImm(/*Scale=*/1)
18576       .addReg(/*IndexReg=*/0)
18577       .addImm(/*Disp=*/Offset)
18578       .addReg(/*Segment=*/0)
18579       .addReg(MI->getOperand(i).getReg())
18580       .addMemOperand(MMO);
18581   }
18582
18583   MI->eraseFromParent();   // The pseudo instruction is gone now.
18584
18585   return EndMBB;
18586 }
18587
18588 // The EFLAGS operand of SelectItr might be missing a kill marker
18589 // because there were multiple uses of EFLAGS, and ISel didn't know
18590 // which to mark. Figure out whether SelectItr should have had a
18591 // kill marker, and set it if it should. Returns the correct kill
18592 // marker value.
18593 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
18594                                      MachineBasicBlock* BB,
18595                                      const TargetRegisterInfo* TRI) {
18596   // Scan forward through BB for a use/def of EFLAGS.
18597   MachineBasicBlock::iterator miI(std::next(SelectItr));
18598   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
18599     const MachineInstr& mi = *miI;
18600     if (mi.readsRegister(X86::EFLAGS))
18601       return false;
18602     if (mi.definesRegister(X86::EFLAGS))
18603       break; // Should have kill-flag - update below.
18604   }
18605
18606   // If we hit the end of the block, check whether EFLAGS is live into a
18607   // successor.
18608   if (miI == BB->end()) {
18609     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
18610                                           sEnd = BB->succ_end();
18611          sItr != sEnd; ++sItr) {
18612       MachineBasicBlock* succ = *sItr;
18613       if (succ->isLiveIn(X86::EFLAGS))
18614         return false;
18615     }
18616   }
18617
18618   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
18619   // out. SelectMI should have a kill flag on EFLAGS.
18620   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
18621   return true;
18622 }
18623
18624 MachineBasicBlock *
18625 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
18626                                      MachineBasicBlock *BB) const {
18627   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18628   DebugLoc DL = MI->getDebugLoc();
18629
18630   // To "insert" a SELECT_CC instruction, we actually have to insert the
18631   // diamond control-flow pattern.  The incoming instruction knows the
18632   // destination vreg to set, the condition code register to branch on, the
18633   // true/false values to select between, and a branch opcode to use.
18634   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18635   MachineFunction::iterator It = BB;
18636   ++It;
18637
18638   //  thisMBB:
18639   //  ...
18640   //   TrueVal = ...
18641   //   cmpTY ccX, r1, r2
18642   //   bCC copy1MBB
18643   //   fallthrough --> copy0MBB
18644   MachineBasicBlock *thisMBB = BB;
18645   MachineFunction *F = BB->getParent();
18646
18647   // We also lower double CMOVs:
18648   //   (CMOV (CMOV F, T, cc1), T, cc2)
18649   // to two successives branches.  For that, we look for another CMOV as the
18650   // following instruction.
18651   //
18652   // Without this, we would add a PHI between the two jumps, which ends up
18653   // creating a few copies all around. For instance, for
18654   //
18655   //    (sitofp (zext (fcmp une)))
18656   //
18657   // we would generate:
18658   //
18659   //         ucomiss %xmm1, %xmm0
18660   //         movss  <1.0f>, %xmm0
18661   //         movaps  %xmm0, %xmm1
18662   //         jne     .LBB5_2
18663   //         xorps   %xmm1, %xmm1
18664   // .LBB5_2:
18665   //         jp      .LBB5_4
18666   //         movaps  %xmm1, %xmm0
18667   // .LBB5_4:
18668   //         retq
18669   //
18670   // because this custom-inserter would have generated:
18671   //
18672   //   A
18673   //   | \
18674   //   |  B
18675   //   | /
18676   //   C
18677   //   | \
18678   //   |  D
18679   //   | /
18680   //   E
18681   //
18682   // A: X = ...; Y = ...
18683   // B: empty
18684   // C: Z = PHI [X, A], [Y, B]
18685   // D: empty
18686   // E: PHI [X, C], [Z, D]
18687   //
18688   // If we lower both CMOVs in a single step, we can instead generate:
18689   //
18690   //   A
18691   //   | \
18692   //   |  C
18693   //   | /|
18694   //   |/ |
18695   //   |  |
18696   //   |  D
18697   //   | /
18698   //   E
18699   //
18700   // A: X = ...; Y = ...
18701   // D: empty
18702   // E: PHI [X, A], [X, C], [Y, D]
18703   //
18704   // Which, in our sitofp/fcmp example, gives us something like:
18705   //
18706   //         ucomiss %xmm1, %xmm0
18707   //         movss  <1.0f>, %xmm0
18708   //         jne     .LBB5_4
18709   //         jp      .LBB5_4
18710   //         xorps   %xmm0, %xmm0
18711   // .LBB5_4:
18712   //         retq
18713   //
18714   MachineInstr *NextCMOV = nullptr;
18715   MachineBasicBlock::iterator NextMIIt =
18716       std::next(MachineBasicBlock::iterator(MI));
18717   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
18718       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
18719       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
18720     NextCMOV = &*NextMIIt;
18721
18722   MachineBasicBlock *jcc1MBB = nullptr;
18723
18724   // If we have a double CMOV, we lower it to two successive branches to
18725   // the same block.  EFLAGS is used by both, so mark it as live in the second.
18726   if (NextCMOV) {
18727     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
18728     F->insert(It, jcc1MBB);
18729     jcc1MBB->addLiveIn(X86::EFLAGS);
18730   }
18731
18732   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
18733   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
18734   F->insert(It, copy0MBB);
18735   F->insert(It, sinkMBB);
18736
18737   // If the EFLAGS register isn't dead in the terminator, then claim that it's
18738   // live into the sink and copy blocks.
18739   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
18740
18741   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
18742   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
18743       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
18744     copy0MBB->addLiveIn(X86::EFLAGS);
18745     sinkMBB->addLiveIn(X86::EFLAGS);
18746   }
18747
18748   // Transfer the remainder of BB and its successor edges to sinkMBB.
18749   sinkMBB->splice(sinkMBB->begin(), BB,
18750                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
18751   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
18752
18753   // Add the true and fallthrough blocks as its successors.
18754   if (NextCMOV) {
18755     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
18756     BB->addSuccessor(jcc1MBB);
18757
18758     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
18759     // jump to the sinkMBB.
18760     jcc1MBB->addSuccessor(copy0MBB);
18761     jcc1MBB->addSuccessor(sinkMBB);
18762   } else {
18763     BB->addSuccessor(copy0MBB);
18764   }
18765
18766   // The true block target of the first (or only) branch is always sinkMBB.
18767   BB->addSuccessor(sinkMBB);
18768
18769   // Create the conditional branch instruction.
18770   unsigned Opc =
18771     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
18772   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
18773
18774   if (NextCMOV) {
18775     unsigned Opc2 = X86::GetCondBranchFromCond(
18776         (X86::CondCode)NextCMOV->getOperand(3).getImm());
18777     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
18778   }
18779
18780   //  copy0MBB:
18781   //   %FalseValue = ...
18782   //   # fallthrough to sinkMBB
18783   copy0MBB->addSuccessor(sinkMBB);
18784
18785   //  sinkMBB:
18786   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
18787   //  ...
18788   MachineInstrBuilder MIB =
18789       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
18790               MI->getOperand(0).getReg())
18791           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
18792           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
18793
18794   // If we have a double CMOV, the second Jcc provides the same incoming
18795   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
18796   if (NextCMOV) {
18797     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
18798     // Copy the PHI result to the register defined by the second CMOV.
18799     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
18800             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
18801         .addReg(MI->getOperand(0).getReg());
18802     NextCMOV->eraseFromParent();
18803   }
18804
18805   MI->eraseFromParent();   // The pseudo instruction is gone now.
18806   return sinkMBB;
18807 }
18808
18809 MachineBasicBlock *
18810 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
18811                                         MachineBasicBlock *BB) const {
18812   MachineFunction *MF = BB->getParent();
18813   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18814   DebugLoc DL = MI->getDebugLoc();
18815   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18816
18817   assert(MF->shouldSplitStack());
18818
18819   const bool Is64Bit = Subtarget->is64Bit();
18820   const bool IsLP64 = Subtarget->isTarget64BitLP64();
18821
18822   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
18823   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
18824
18825   // BB:
18826   //  ... [Till the alloca]
18827   // If stacklet is not large enough, jump to mallocMBB
18828   //
18829   // bumpMBB:
18830   //  Allocate by subtracting from RSP
18831   //  Jump to continueMBB
18832   //
18833   // mallocMBB:
18834   //  Allocate by call to runtime
18835   //
18836   // continueMBB:
18837   //  ...
18838   //  [rest of original BB]
18839   //
18840
18841   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18842   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18843   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18844
18845   MachineRegisterInfo &MRI = MF->getRegInfo();
18846   const TargetRegisterClass *AddrRegClass =
18847     getRegClassFor(getPointerTy());
18848
18849   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18850     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18851     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
18852     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
18853     sizeVReg = MI->getOperand(1).getReg(),
18854     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
18855
18856   MachineFunction::iterator MBBIter = BB;
18857   ++MBBIter;
18858
18859   MF->insert(MBBIter, bumpMBB);
18860   MF->insert(MBBIter, mallocMBB);
18861   MF->insert(MBBIter, continueMBB);
18862
18863   continueMBB->splice(continueMBB->begin(), BB,
18864                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
18865   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
18866
18867   // Add code to the main basic block to check if the stack limit has been hit,
18868   // and if so, jump to mallocMBB otherwise to bumpMBB.
18869   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
18870   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
18871     .addReg(tmpSPVReg).addReg(sizeVReg);
18872   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
18873     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
18874     .addReg(SPLimitVReg);
18875   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
18876
18877   // bumpMBB simply decreases the stack pointer, since we know the current
18878   // stacklet has enough space.
18879   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
18880     .addReg(SPLimitVReg);
18881   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
18882     .addReg(SPLimitVReg);
18883   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18884
18885   // Calls into a routine in libgcc to allocate more space from the heap.
18886   const uint32_t *RegMask =
18887       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
18888   if (IsLP64) {
18889     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
18890       .addReg(sizeVReg);
18891     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18892       .addExternalSymbol("__morestack_allocate_stack_space")
18893       .addRegMask(RegMask)
18894       .addReg(X86::RDI, RegState::Implicit)
18895       .addReg(X86::RAX, RegState::ImplicitDefine);
18896   } else if (Is64Bit) {
18897     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
18898       .addReg(sizeVReg);
18899     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18900       .addExternalSymbol("__morestack_allocate_stack_space")
18901       .addRegMask(RegMask)
18902       .addReg(X86::EDI, RegState::Implicit)
18903       .addReg(X86::EAX, RegState::ImplicitDefine);
18904   } else {
18905     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
18906       .addImm(12);
18907     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
18908     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
18909       .addExternalSymbol("__morestack_allocate_stack_space")
18910       .addRegMask(RegMask)
18911       .addReg(X86::EAX, RegState::ImplicitDefine);
18912   }
18913
18914   if (!Is64Bit)
18915     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
18916       .addImm(16);
18917
18918   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
18919     .addReg(IsLP64 ? X86::RAX : X86::EAX);
18920   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18921
18922   // Set up the CFG correctly.
18923   BB->addSuccessor(bumpMBB);
18924   BB->addSuccessor(mallocMBB);
18925   mallocMBB->addSuccessor(continueMBB);
18926   bumpMBB->addSuccessor(continueMBB);
18927
18928   // Take care of the PHI nodes.
18929   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
18930           MI->getOperand(0).getReg())
18931     .addReg(mallocPtrVReg).addMBB(mallocMBB)
18932     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
18933
18934   // Delete the original pseudo instruction.
18935   MI->eraseFromParent();
18936
18937   // And we're done.
18938   return continueMBB;
18939 }
18940
18941 MachineBasicBlock *
18942 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
18943                                         MachineBasicBlock *BB) const {
18944   DebugLoc DL = MI->getDebugLoc();
18945
18946   assert(!Subtarget->isTargetMachO());
18947
18948   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
18949
18950   MI->eraseFromParent();   // The pseudo instruction is gone now.
18951   return BB;
18952 }
18953
18954 MachineBasicBlock *
18955 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
18956                                       MachineBasicBlock *BB) const {
18957   // This is pretty easy.  We're taking the value that we received from
18958   // our load from the relocation, sticking it in either RDI (x86-64)
18959   // or EAX and doing an indirect call.  The return value will then
18960   // be in the normal return register.
18961   MachineFunction *F = BB->getParent();
18962   const X86InstrInfo *TII = Subtarget->getInstrInfo();
18963   DebugLoc DL = MI->getDebugLoc();
18964
18965   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
18966   assert(MI->getOperand(3).isGlobal() && "This should be a global");
18967
18968   // Get a register mask for the lowered call.
18969   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
18970   // proper register mask.
18971   const uint32_t *RegMask =
18972       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
18973   if (Subtarget->is64Bit()) {
18974     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18975                                       TII->get(X86::MOV64rm), X86::RDI)
18976     .addReg(X86::RIP)
18977     .addImm(0).addReg(0)
18978     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18979                       MI->getOperand(3).getTargetFlags())
18980     .addReg(0);
18981     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
18982     addDirectMem(MIB, X86::RDI);
18983     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
18984   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
18985     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18986                                       TII->get(X86::MOV32rm), X86::EAX)
18987     .addReg(0)
18988     .addImm(0).addReg(0)
18989     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18990                       MI->getOperand(3).getTargetFlags())
18991     .addReg(0);
18992     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18993     addDirectMem(MIB, X86::EAX);
18994     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18995   } else {
18996     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18997                                       TII->get(X86::MOV32rm), X86::EAX)
18998     .addReg(TII->getGlobalBaseReg(F))
18999     .addImm(0).addReg(0)
19000     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19001                       MI->getOperand(3).getTargetFlags())
19002     .addReg(0);
19003     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19004     addDirectMem(MIB, X86::EAX);
19005     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19006   }
19007
19008   MI->eraseFromParent(); // The pseudo instruction is gone now.
19009   return BB;
19010 }
19011
19012 MachineBasicBlock *
19013 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
19014                                     MachineBasicBlock *MBB) const {
19015   DebugLoc DL = MI->getDebugLoc();
19016   MachineFunction *MF = MBB->getParent();
19017   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19018   MachineRegisterInfo &MRI = MF->getRegInfo();
19019
19020   const BasicBlock *BB = MBB->getBasicBlock();
19021   MachineFunction::iterator I = MBB;
19022   ++I;
19023
19024   // Memory Reference
19025   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19026   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19027
19028   unsigned DstReg;
19029   unsigned MemOpndSlot = 0;
19030
19031   unsigned CurOp = 0;
19032
19033   DstReg = MI->getOperand(CurOp++).getReg();
19034   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
19035   assert(RC->hasType(MVT::i32) && "Invalid destination!");
19036   unsigned mainDstReg = MRI.createVirtualRegister(RC);
19037   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
19038
19039   MemOpndSlot = CurOp;
19040
19041   MVT PVT = getPointerTy();
19042   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19043          "Invalid Pointer Size!");
19044
19045   // For v = setjmp(buf), we generate
19046   //
19047   // thisMBB:
19048   //  buf[LabelOffset] = restoreMBB
19049   //  SjLjSetup restoreMBB
19050   //
19051   // mainMBB:
19052   //  v_main = 0
19053   //
19054   // sinkMBB:
19055   //  v = phi(main, restore)
19056   //
19057   // restoreMBB:
19058   //  if base pointer being used, load it from frame
19059   //  v_restore = 1
19060
19061   MachineBasicBlock *thisMBB = MBB;
19062   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
19063   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
19064   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
19065   MF->insert(I, mainMBB);
19066   MF->insert(I, sinkMBB);
19067   MF->push_back(restoreMBB);
19068
19069   MachineInstrBuilder MIB;
19070
19071   // Transfer the remainder of BB and its successor edges to sinkMBB.
19072   sinkMBB->splice(sinkMBB->begin(), MBB,
19073                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19074   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19075
19076   // thisMBB:
19077   unsigned PtrStoreOpc = 0;
19078   unsigned LabelReg = 0;
19079   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19080   Reloc::Model RM = MF->getTarget().getRelocationModel();
19081   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
19082                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
19083
19084   // Prepare IP either in reg or imm.
19085   if (!UseImmLabel) {
19086     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
19087     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
19088     LabelReg = MRI.createVirtualRegister(PtrRC);
19089     if (Subtarget->is64Bit()) {
19090       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
19091               .addReg(X86::RIP)
19092               .addImm(0)
19093               .addReg(0)
19094               .addMBB(restoreMBB)
19095               .addReg(0);
19096     } else {
19097       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
19098       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
19099               .addReg(XII->getGlobalBaseReg(MF))
19100               .addImm(0)
19101               .addReg(0)
19102               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
19103               .addReg(0);
19104     }
19105   } else
19106     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
19107   // Store IP
19108   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
19109   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19110     if (i == X86::AddrDisp)
19111       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
19112     else
19113       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
19114   }
19115   if (!UseImmLabel)
19116     MIB.addReg(LabelReg);
19117   else
19118     MIB.addMBB(restoreMBB);
19119   MIB.setMemRefs(MMOBegin, MMOEnd);
19120   // Setup
19121   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
19122           .addMBB(restoreMBB);
19123
19124   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19125   MIB.addRegMask(RegInfo->getNoPreservedMask());
19126   thisMBB->addSuccessor(mainMBB);
19127   thisMBB->addSuccessor(restoreMBB);
19128
19129   // mainMBB:
19130   //  EAX = 0
19131   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
19132   mainMBB->addSuccessor(sinkMBB);
19133
19134   // sinkMBB:
19135   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19136           TII->get(X86::PHI), DstReg)
19137     .addReg(mainDstReg).addMBB(mainMBB)
19138     .addReg(restoreDstReg).addMBB(restoreMBB);
19139
19140   // restoreMBB:
19141   if (RegInfo->hasBasePointer(*MF)) {
19142     const bool Uses64BitFramePtr =
19143         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
19144     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
19145     X86FI->setRestoreBasePointer(MF);
19146     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
19147     unsigned BasePtr = RegInfo->getBaseRegister();
19148     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
19149     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
19150                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
19151       .setMIFlag(MachineInstr::FrameSetup);
19152   }
19153   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
19154   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
19155   restoreMBB->addSuccessor(sinkMBB);
19156
19157   MI->eraseFromParent();
19158   return sinkMBB;
19159 }
19160
19161 MachineBasicBlock *
19162 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
19163                                      MachineBasicBlock *MBB) const {
19164   DebugLoc DL = MI->getDebugLoc();
19165   MachineFunction *MF = MBB->getParent();
19166   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19167   MachineRegisterInfo &MRI = MF->getRegInfo();
19168
19169   // Memory Reference
19170   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19171   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19172
19173   MVT PVT = getPointerTy();
19174   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19175          "Invalid Pointer Size!");
19176
19177   const TargetRegisterClass *RC =
19178     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
19179   unsigned Tmp = MRI.createVirtualRegister(RC);
19180   // Since FP is only updated here but NOT referenced, it's treated as GPR.
19181   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19182   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
19183   unsigned SP = RegInfo->getStackRegister();
19184
19185   MachineInstrBuilder MIB;
19186
19187   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19188   const int64_t SPOffset = 2 * PVT.getStoreSize();
19189
19190   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
19191   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
19192
19193   // Reload FP
19194   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
19195   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
19196     MIB.addOperand(MI->getOperand(i));
19197   MIB.setMemRefs(MMOBegin, MMOEnd);
19198   // Reload IP
19199   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
19200   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19201     if (i == X86::AddrDisp)
19202       MIB.addDisp(MI->getOperand(i), LabelOffset);
19203     else
19204       MIB.addOperand(MI->getOperand(i));
19205   }
19206   MIB.setMemRefs(MMOBegin, MMOEnd);
19207   // Reload SP
19208   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
19209   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19210     if (i == X86::AddrDisp)
19211       MIB.addDisp(MI->getOperand(i), SPOffset);
19212     else
19213       MIB.addOperand(MI->getOperand(i));
19214   }
19215   MIB.setMemRefs(MMOBegin, MMOEnd);
19216   // Jump
19217   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
19218
19219   MI->eraseFromParent();
19220   return MBB;
19221 }
19222
19223 // Replace 213-type (isel default) FMA3 instructions with 231-type for
19224 // accumulator loops. Writing back to the accumulator allows the coalescer
19225 // to remove extra copies in the loop.
19226 MachineBasicBlock *
19227 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
19228                                  MachineBasicBlock *MBB) const {
19229   MachineOperand &AddendOp = MI->getOperand(3);
19230
19231   // Bail out early if the addend isn't a register - we can't switch these.
19232   if (!AddendOp.isReg())
19233     return MBB;
19234
19235   MachineFunction &MF = *MBB->getParent();
19236   MachineRegisterInfo &MRI = MF.getRegInfo();
19237
19238   // Check whether the addend is defined by a PHI:
19239   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
19240   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
19241   if (!AddendDef.isPHI())
19242     return MBB;
19243
19244   // Look for the following pattern:
19245   // loop:
19246   //   %addend = phi [%entry, 0], [%loop, %result]
19247   //   ...
19248   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
19249
19250   // Replace with:
19251   //   loop:
19252   //   %addend = phi [%entry, 0], [%loop, %result]
19253   //   ...
19254   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
19255
19256   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
19257     assert(AddendDef.getOperand(i).isReg());
19258     MachineOperand PHISrcOp = AddendDef.getOperand(i);
19259     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
19260     if (&PHISrcInst == MI) {
19261       // Found a matching instruction.
19262       unsigned NewFMAOpc = 0;
19263       switch (MI->getOpcode()) {
19264         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
19265         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
19266         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
19267         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
19268         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
19269         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
19270         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
19271         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
19272         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
19273         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
19274         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
19275         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
19276         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
19277         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
19278         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
19279         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
19280         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
19281         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
19282         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
19283         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
19284
19285         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
19286         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
19287         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
19288         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
19289         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
19290         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
19291         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
19292         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
19293         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
19294         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
19295         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
19296         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
19297         default: llvm_unreachable("Unrecognized FMA variant.");
19298       }
19299
19300       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
19301       MachineInstrBuilder MIB =
19302         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
19303         .addOperand(MI->getOperand(0))
19304         .addOperand(MI->getOperand(3))
19305         .addOperand(MI->getOperand(2))
19306         .addOperand(MI->getOperand(1));
19307       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
19308       MI->eraseFromParent();
19309     }
19310   }
19311
19312   return MBB;
19313 }
19314
19315 MachineBasicBlock *
19316 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
19317                                                MachineBasicBlock *BB) const {
19318   switch (MI->getOpcode()) {
19319   default: llvm_unreachable("Unexpected instr type to insert");
19320   case X86::TAILJMPd64:
19321   case X86::TAILJMPr64:
19322   case X86::TAILJMPm64:
19323   case X86::TAILJMPd64_REX:
19324   case X86::TAILJMPr64_REX:
19325   case X86::TAILJMPm64_REX:
19326     llvm_unreachable("TAILJMP64 would not be touched here.");
19327   case X86::TCRETURNdi64:
19328   case X86::TCRETURNri64:
19329   case X86::TCRETURNmi64:
19330     return BB;
19331   case X86::WIN_ALLOCA:
19332     return EmitLoweredWinAlloca(MI, BB);
19333   case X86::SEG_ALLOCA_32:
19334   case X86::SEG_ALLOCA_64:
19335     return EmitLoweredSegAlloca(MI, BB);
19336   case X86::TLSCall_32:
19337   case X86::TLSCall_64:
19338     return EmitLoweredTLSCall(MI, BB);
19339   case X86::CMOV_GR8:
19340   case X86::CMOV_FR32:
19341   case X86::CMOV_FR64:
19342   case X86::CMOV_V4F32:
19343   case X86::CMOV_V2F64:
19344   case X86::CMOV_V2I64:
19345   case X86::CMOV_V8F32:
19346   case X86::CMOV_V4F64:
19347   case X86::CMOV_V4I64:
19348   case X86::CMOV_V16F32:
19349   case X86::CMOV_V8F64:
19350   case X86::CMOV_V8I64:
19351   case X86::CMOV_GR16:
19352   case X86::CMOV_GR32:
19353   case X86::CMOV_RFP32:
19354   case X86::CMOV_RFP64:
19355   case X86::CMOV_RFP80:
19356     return EmitLoweredSelect(MI, BB);
19357
19358   case X86::FP32_TO_INT16_IN_MEM:
19359   case X86::FP32_TO_INT32_IN_MEM:
19360   case X86::FP32_TO_INT64_IN_MEM:
19361   case X86::FP64_TO_INT16_IN_MEM:
19362   case X86::FP64_TO_INT32_IN_MEM:
19363   case X86::FP64_TO_INT64_IN_MEM:
19364   case X86::FP80_TO_INT16_IN_MEM:
19365   case X86::FP80_TO_INT32_IN_MEM:
19366   case X86::FP80_TO_INT64_IN_MEM: {
19367     MachineFunction *F = BB->getParent();
19368     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19369     DebugLoc DL = MI->getDebugLoc();
19370
19371     // Change the floating point control register to use "round towards zero"
19372     // mode when truncating to an integer value.
19373     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
19374     addFrameReference(BuildMI(*BB, MI, DL,
19375                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
19376
19377     // Load the old value of the high byte of the control word...
19378     unsigned OldCW =
19379       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
19380     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
19381                       CWFrameIdx);
19382
19383     // Set the high part to be round to zero...
19384     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
19385       .addImm(0xC7F);
19386
19387     // Reload the modified control word now...
19388     addFrameReference(BuildMI(*BB, MI, DL,
19389                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19390
19391     // Restore the memory image of control word to original value
19392     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
19393       .addReg(OldCW);
19394
19395     // Get the X86 opcode to use.
19396     unsigned Opc;
19397     switch (MI->getOpcode()) {
19398     default: llvm_unreachable("illegal opcode!");
19399     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
19400     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
19401     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
19402     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
19403     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
19404     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
19405     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
19406     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
19407     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
19408     }
19409
19410     X86AddressMode AM;
19411     MachineOperand &Op = MI->getOperand(0);
19412     if (Op.isReg()) {
19413       AM.BaseType = X86AddressMode::RegBase;
19414       AM.Base.Reg = Op.getReg();
19415     } else {
19416       AM.BaseType = X86AddressMode::FrameIndexBase;
19417       AM.Base.FrameIndex = Op.getIndex();
19418     }
19419     Op = MI->getOperand(1);
19420     if (Op.isImm())
19421       AM.Scale = Op.getImm();
19422     Op = MI->getOperand(2);
19423     if (Op.isImm())
19424       AM.IndexReg = Op.getImm();
19425     Op = MI->getOperand(3);
19426     if (Op.isGlobal()) {
19427       AM.GV = Op.getGlobal();
19428     } else {
19429       AM.Disp = Op.getImm();
19430     }
19431     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
19432                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
19433
19434     // Reload the original control word now.
19435     addFrameReference(BuildMI(*BB, MI, DL,
19436                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19437
19438     MI->eraseFromParent();   // The pseudo instruction is gone now.
19439     return BB;
19440   }
19441     // String/text processing lowering.
19442   case X86::PCMPISTRM128REG:
19443   case X86::VPCMPISTRM128REG:
19444   case X86::PCMPISTRM128MEM:
19445   case X86::VPCMPISTRM128MEM:
19446   case X86::PCMPESTRM128REG:
19447   case X86::VPCMPESTRM128REG:
19448   case X86::PCMPESTRM128MEM:
19449   case X86::VPCMPESTRM128MEM:
19450     assert(Subtarget->hasSSE42() &&
19451            "Target must have SSE4.2 or AVX features enabled");
19452     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
19453
19454   // String/text processing lowering.
19455   case X86::PCMPISTRIREG:
19456   case X86::VPCMPISTRIREG:
19457   case X86::PCMPISTRIMEM:
19458   case X86::VPCMPISTRIMEM:
19459   case X86::PCMPESTRIREG:
19460   case X86::VPCMPESTRIREG:
19461   case X86::PCMPESTRIMEM:
19462   case X86::VPCMPESTRIMEM:
19463     assert(Subtarget->hasSSE42() &&
19464            "Target must have SSE4.2 or AVX features enabled");
19465     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
19466
19467   // Thread synchronization.
19468   case X86::MONITOR:
19469     return EmitMonitor(MI, BB, Subtarget);
19470
19471   // xbegin
19472   case X86::XBEGIN:
19473     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
19474
19475   case X86::VASTART_SAVE_XMM_REGS:
19476     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
19477
19478   case X86::VAARG_64:
19479     return EmitVAARG64WithCustomInserter(MI, BB);
19480
19481   case X86::EH_SjLj_SetJmp32:
19482   case X86::EH_SjLj_SetJmp64:
19483     return emitEHSjLjSetJmp(MI, BB);
19484
19485   case X86::EH_SjLj_LongJmp32:
19486   case X86::EH_SjLj_LongJmp64:
19487     return emitEHSjLjLongJmp(MI, BB);
19488
19489   case TargetOpcode::STATEPOINT:
19490     // As an implementation detail, STATEPOINT shares the STACKMAP format at
19491     // this point in the process.  We diverge later.
19492     return emitPatchPoint(MI, BB);
19493
19494   case TargetOpcode::STACKMAP:
19495   case TargetOpcode::PATCHPOINT:
19496     return emitPatchPoint(MI, BB);
19497
19498   case X86::VFMADDPDr213r:
19499   case X86::VFMADDPSr213r:
19500   case X86::VFMADDSDr213r:
19501   case X86::VFMADDSSr213r:
19502   case X86::VFMSUBPDr213r:
19503   case X86::VFMSUBPSr213r:
19504   case X86::VFMSUBSDr213r:
19505   case X86::VFMSUBSSr213r:
19506   case X86::VFNMADDPDr213r:
19507   case X86::VFNMADDPSr213r:
19508   case X86::VFNMADDSDr213r:
19509   case X86::VFNMADDSSr213r:
19510   case X86::VFNMSUBPDr213r:
19511   case X86::VFNMSUBPSr213r:
19512   case X86::VFNMSUBSDr213r:
19513   case X86::VFNMSUBSSr213r:
19514   case X86::VFMADDSUBPDr213r:
19515   case X86::VFMADDSUBPSr213r:
19516   case X86::VFMSUBADDPDr213r:
19517   case X86::VFMSUBADDPSr213r:
19518   case X86::VFMADDPDr213rY:
19519   case X86::VFMADDPSr213rY:
19520   case X86::VFMSUBPDr213rY:
19521   case X86::VFMSUBPSr213rY:
19522   case X86::VFNMADDPDr213rY:
19523   case X86::VFNMADDPSr213rY:
19524   case X86::VFNMSUBPDr213rY:
19525   case X86::VFNMSUBPSr213rY:
19526   case X86::VFMADDSUBPDr213rY:
19527   case X86::VFMADDSUBPSr213rY:
19528   case X86::VFMSUBADDPDr213rY:
19529   case X86::VFMSUBADDPSr213rY:
19530     return emitFMA3Instr(MI, BB);
19531   }
19532 }
19533
19534 //===----------------------------------------------------------------------===//
19535 //                           X86 Optimization Hooks
19536 //===----------------------------------------------------------------------===//
19537
19538 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
19539                                                       APInt &KnownZero,
19540                                                       APInt &KnownOne,
19541                                                       const SelectionDAG &DAG,
19542                                                       unsigned Depth) const {
19543   unsigned BitWidth = KnownZero.getBitWidth();
19544   unsigned Opc = Op.getOpcode();
19545   assert((Opc >= ISD::BUILTIN_OP_END ||
19546           Opc == ISD::INTRINSIC_WO_CHAIN ||
19547           Opc == ISD::INTRINSIC_W_CHAIN ||
19548           Opc == ISD::INTRINSIC_VOID) &&
19549          "Should use MaskedValueIsZero if you don't know whether Op"
19550          " is a target node!");
19551
19552   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
19553   switch (Opc) {
19554   default: break;
19555   case X86ISD::ADD:
19556   case X86ISD::SUB:
19557   case X86ISD::ADC:
19558   case X86ISD::SBB:
19559   case X86ISD::SMUL:
19560   case X86ISD::UMUL:
19561   case X86ISD::INC:
19562   case X86ISD::DEC:
19563   case X86ISD::OR:
19564   case X86ISD::XOR:
19565   case X86ISD::AND:
19566     // These nodes' second result is a boolean.
19567     if (Op.getResNo() == 0)
19568       break;
19569     // Fallthrough
19570   case X86ISD::SETCC:
19571     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
19572     break;
19573   case ISD::INTRINSIC_WO_CHAIN: {
19574     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
19575     unsigned NumLoBits = 0;
19576     switch (IntId) {
19577     default: break;
19578     case Intrinsic::x86_sse_movmsk_ps:
19579     case Intrinsic::x86_avx_movmsk_ps_256:
19580     case Intrinsic::x86_sse2_movmsk_pd:
19581     case Intrinsic::x86_avx_movmsk_pd_256:
19582     case Intrinsic::x86_mmx_pmovmskb:
19583     case Intrinsic::x86_sse2_pmovmskb_128:
19584     case Intrinsic::x86_avx2_pmovmskb: {
19585       // High bits of movmskp{s|d}, pmovmskb are known zero.
19586       switch (IntId) {
19587         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
19588         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
19589         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
19590         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
19591         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
19592         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
19593         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
19594         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
19595       }
19596       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
19597       break;
19598     }
19599     }
19600     break;
19601   }
19602   }
19603 }
19604
19605 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
19606   SDValue Op,
19607   const SelectionDAG &,
19608   unsigned Depth) const {
19609   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
19610   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
19611     return Op.getValueType().getScalarType().getSizeInBits();
19612
19613   // Fallback case.
19614   return 1;
19615 }
19616
19617 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
19618 /// node is a GlobalAddress + offset.
19619 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
19620                                        const GlobalValue* &GA,
19621                                        int64_t &Offset) const {
19622   if (N->getOpcode() == X86ISD::Wrapper) {
19623     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
19624       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
19625       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
19626       return true;
19627     }
19628   }
19629   return TargetLowering::isGAPlusOffset(N, GA, Offset);
19630 }
19631
19632 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
19633 /// same as extracting the high 128-bit part of 256-bit vector and then
19634 /// inserting the result into the low part of a new 256-bit vector
19635 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
19636   EVT VT = SVOp->getValueType(0);
19637   unsigned NumElems = VT.getVectorNumElements();
19638
19639   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19640   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
19641     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
19642         SVOp->getMaskElt(j) >= 0)
19643       return false;
19644
19645   return true;
19646 }
19647
19648 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
19649 /// same as extracting the low 128-bit part of 256-bit vector and then
19650 /// inserting the result into the high part of a new 256-bit vector
19651 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
19652   EVT VT = SVOp->getValueType(0);
19653   unsigned NumElems = VT.getVectorNumElements();
19654
19655   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19656   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
19657     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
19658         SVOp->getMaskElt(j) >= 0)
19659       return false;
19660
19661   return true;
19662 }
19663
19664 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
19665 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
19666                                         TargetLowering::DAGCombinerInfo &DCI,
19667                                         const X86Subtarget* Subtarget) {
19668   SDLoc dl(N);
19669   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
19670   SDValue V1 = SVOp->getOperand(0);
19671   SDValue V2 = SVOp->getOperand(1);
19672   EVT VT = SVOp->getValueType(0);
19673   unsigned NumElems = VT.getVectorNumElements();
19674
19675   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
19676       V2.getOpcode() == ISD::CONCAT_VECTORS) {
19677     //
19678     //                   0,0,0,...
19679     //                      |
19680     //    V      UNDEF    BUILD_VECTOR    UNDEF
19681     //     \      /           \           /
19682     //  CONCAT_VECTOR         CONCAT_VECTOR
19683     //         \                  /
19684     //          \                /
19685     //          RESULT: V + zero extended
19686     //
19687     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
19688         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
19689         V1.getOperand(1).getOpcode() != ISD::UNDEF)
19690       return SDValue();
19691
19692     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
19693       return SDValue();
19694
19695     // To match the shuffle mask, the first half of the mask should
19696     // be exactly the first vector, and all the rest a splat with the
19697     // first element of the second one.
19698     for (unsigned i = 0; i != NumElems/2; ++i)
19699       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
19700           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
19701         return SDValue();
19702
19703     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
19704     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
19705       if (Ld->hasNUsesOfValue(1, 0)) {
19706         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
19707         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
19708         SDValue ResNode =
19709           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
19710                                   Ld->getMemoryVT(),
19711                                   Ld->getPointerInfo(),
19712                                   Ld->getAlignment(),
19713                                   false/*isVolatile*/, true/*ReadMem*/,
19714                                   false/*WriteMem*/);
19715
19716         // Make sure the newly-created LOAD is in the same position as Ld in
19717         // terms of dependency. We create a TokenFactor for Ld and ResNode,
19718         // and update uses of Ld's output chain to use the TokenFactor.
19719         if (Ld->hasAnyUseOfValue(1)) {
19720           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
19721                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
19722           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
19723           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
19724                                  SDValue(ResNode.getNode(), 1));
19725         }
19726
19727         return DAG.getNode(ISD::BITCAST, dl, VT, ResNode);
19728       }
19729     }
19730
19731     // Emit a zeroed vector and insert the desired subvector on its
19732     // first half.
19733     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
19734     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
19735     return DCI.CombineTo(N, InsV);
19736   }
19737
19738   //===--------------------------------------------------------------------===//
19739   // Combine some shuffles into subvector extracts and inserts:
19740   //
19741
19742   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19743   if (isShuffleHigh128VectorInsertLow(SVOp)) {
19744     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
19745     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
19746     return DCI.CombineTo(N, InsV);
19747   }
19748
19749   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19750   if (isShuffleLow128VectorInsertHigh(SVOp)) {
19751     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
19752     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
19753     return DCI.CombineTo(N, InsV);
19754   }
19755
19756   return SDValue();
19757 }
19758
19759 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
19760 /// possible.
19761 ///
19762 /// This is the leaf of the recursive combinine below. When we have found some
19763 /// chain of single-use x86 shuffle instructions and accumulated the combined
19764 /// shuffle mask represented by them, this will try to pattern match that mask
19765 /// into either a single instruction if there is a special purpose instruction
19766 /// for this operation, or into a PSHUFB instruction which is a fully general
19767 /// instruction but should only be used to replace chains over a certain depth.
19768 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
19769                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
19770                                    TargetLowering::DAGCombinerInfo &DCI,
19771                                    const X86Subtarget *Subtarget) {
19772   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
19773
19774   // Find the operand that enters the chain. Note that multiple uses are OK
19775   // here, we're not going to remove the operand we find.
19776   SDValue Input = Op.getOperand(0);
19777   while (Input.getOpcode() == ISD::BITCAST)
19778     Input = Input.getOperand(0);
19779
19780   MVT VT = Input.getSimpleValueType();
19781   MVT RootVT = Root.getSimpleValueType();
19782   SDLoc DL(Root);
19783
19784   // Just remove no-op shuffle masks.
19785   if (Mask.size() == 1) {
19786     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Input),
19787                   /*AddTo*/ true);
19788     return true;
19789   }
19790
19791   // Use the float domain if the operand type is a floating point type.
19792   bool FloatDomain = VT.isFloatingPoint();
19793
19794   // For floating point shuffles, we don't have free copies in the shuffle
19795   // instructions or the ability to load as part of the instruction, so
19796   // canonicalize their shuffles to UNPCK or MOV variants.
19797   //
19798   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
19799   // vectors because it can have a load folded into it that UNPCK cannot. This
19800   // doesn't preclude something switching to the shorter encoding post-RA.
19801   //
19802   // FIXME: Should teach these routines about AVX vector widths.
19803   if (FloatDomain && VT.getSizeInBits() == 128) {
19804     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
19805       bool Lo = Mask.equals({0, 0});
19806       unsigned Shuffle;
19807       MVT ShuffleVT;
19808       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
19809       // is no slower than UNPCKLPD but has the option to fold the input operand
19810       // into even an unaligned memory load.
19811       if (Lo && Subtarget->hasSSE3()) {
19812         Shuffle = X86ISD::MOVDDUP;
19813         ShuffleVT = MVT::v2f64;
19814       } else {
19815         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
19816         // than the UNPCK variants.
19817         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
19818         ShuffleVT = MVT::v4f32;
19819       }
19820       if (Depth == 1 && Root->getOpcode() == Shuffle)
19821         return false; // Nothing to do!
19822       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19823       DCI.AddToWorklist(Op.getNode());
19824       if (Shuffle == X86ISD::MOVDDUP)
19825         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19826       else
19827         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19828       DCI.AddToWorklist(Op.getNode());
19829       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19830                     /*AddTo*/ true);
19831       return true;
19832     }
19833     if (Subtarget->hasSSE3() &&
19834         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
19835       bool Lo = Mask.equals({0, 0, 2, 2});
19836       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
19837       MVT ShuffleVT = MVT::v4f32;
19838       if (Depth == 1 && Root->getOpcode() == Shuffle)
19839         return false; // Nothing to do!
19840       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19841       DCI.AddToWorklist(Op.getNode());
19842       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19843       DCI.AddToWorklist(Op.getNode());
19844       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19845                     /*AddTo*/ true);
19846       return true;
19847     }
19848     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
19849       bool Lo = Mask.equals({0, 0, 1, 1});
19850       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19851       MVT ShuffleVT = MVT::v4f32;
19852       if (Depth == 1 && Root->getOpcode() == Shuffle)
19853         return false; // Nothing to do!
19854       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19855       DCI.AddToWorklist(Op.getNode());
19856       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19857       DCI.AddToWorklist(Op.getNode());
19858       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19859                     /*AddTo*/ true);
19860       return true;
19861     }
19862   }
19863
19864   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
19865   // variants as none of these have single-instruction variants that are
19866   // superior to the UNPCK formulation.
19867   if (!FloatDomain && VT.getSizeInBits() == 128 &&
19868       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
19869        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
19870        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
19871        Mask.equals(
19872            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
19873     bool Lo = Mask[0] == 0;
19874     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19875     if (Depth == 1 && Root->getOpcode() == Shuffle)
19876       return false; // Nothing to do!
19877     MVT ShuffleVT;
19878     switch (Mask.size()) {
19879     case 8:
19880       ShuffleVT = MVT::v8i16;
19881       break;
19882     case 16:
19883       ShuffleVT = MVT::v16i8;
19884       break;
19885     default:
19886       llvm_unreachable("Impossible mask size!");
19887     };
19888     Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19889     DCI.AddToWorklist(Op.getNode());
19890     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19891     DCI.AddToWorklist(Op.getNode());
19892     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19893                   /*AddTo*/ true);
19894     return true;
19895   }
19896
19897   // Don't try to re-form single instruction chains under any circumstances now
19898   // that we've done encoding canonicalization for them.
19899   if (Depth < 2)
19900     return false;
19901
19902   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
19903   // can replace them with a single PSHUFB instruction profitably. Intel's
19904   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
19905   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
19906   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
19907     SmallVector<SDValue, 16> PSHUFBMask;
19908     int NumBytes = VT.getSizeInBits() / 8;
19909     int Ratio = NumBytes / Mask.size();
19910     for (int i = 0; i < NumBytes; ++i) {
19911       if (Mask[i / Ratio] == SM_SentinelUndef) {
19912         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
19913         continue;
19914       }
19915       int M = Mask[i / Ratio] != SM_SentinelZero
19916                   ? Ratio * Mask[i / Ratio] + i % Ratio
19917                   : 255;
19918       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
19919     }
19920     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
19921     Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Input);
19922     DCI.AddToWorklist(Op.getNode());
19923     SDValue PSHUFBMaskOp =
19924         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
19925     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
19926     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
19927     DCI.AddToWorklist(Op.getNode());
19928     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19929                   /*AddTo*/ true);
19930     return true;
19931   }
19932
19933   // Failed to find any combines.
19934   return false;
19935 }
19936
19937 /// \brief Fully generic combining of x86 shuffle instructions.
19938 ///
19939 /// This should be the last combine run over the x86 shuffle instructions. Once
19940 /// they have been fully optimized, this will recursively consider all chains
19941 /// of single-use shuffle instructions, build a generic model of the cumulative
19942 /// shuffle operation, and check for simpler instructions which implement this
19943 /// operation. We use this primarily for two purposes:
19944 ///
19945 /// 1) Collapse generic shuffles to specialized single instructions when
19946 ///    equivalent. In most cases, this is just an encoding size win, but
19947 ///    sometimes we will collapse multiple generic shuffles into a single
19948 ///    special-purpose shuffle.
19949 /// 2) Look for sequences of shuffle instructions with 3 or more total
19950 ///    instructions, and replace them with the slightly more expensive SSSE3
19951 ///    PSHUFB instruction if available. We do this as the last combining step
19952 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
19953 ///    a suitable short sequence of other instructions. The PHUFB will either
19954 ///    use a register or have to read from memory and so is slightly (but only
19955 ///    slightly) more expensive than the other shuffle instructions.
19956 ///
19957 /// Because this is inherently a quadratic operation (for each shuffle in
19958 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
19959 /// This should never be an issue in practice as the shuffle lowering doesn't
19960 /// produce sequences of more than 8 instructions.
19961 ///
19962 /// FIXME: We will currently miss some cases where the redundant shuffling
19963 /// would simplify under the threshold for PSHUFB formation because of
19964 /// combine-ordering. To fix this, we should do the redundant instruction
19965 /// combining in this recursive walk.
19966 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
19967                                           ArrayRef<int> RootMask,
19968                                           int Depth, bool HasPSHUFB,
19969                                           SelectionDAG &DAG,
19970                                           TargetLowering::DAGCombinerInfo &DCI,
19971                                           const X86Subtarget *Subtarget) {
19972   // Bound the depth of our recursive combine because this is ultimately
19973   // quadratic in nature.
19974   if (Depth > 8)
19975     return false;
19976
19977   // Directly rip through bitcasts to find the underlying operand.
19978   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
19979     Op = Op.getOperand(0);
19980
19981   MVT VT = Op.getSimpleValueType();
19982   if (!VT.isVector())
19983     return false; // Bail if we hit a non-vector.
19984
19985   assert(Root.getSimpleValueType().isVector() &&
19986          "Shuffles operate on vector types!");
19987   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
19988          "Can only combine shuffles of the same vector register size.");
19989
19990   if (!isTargetShuffle(Op.getOpcode()))
19991     return false;
19992   SmallVector<int, 16> OpMask;
19993   bool IsUnary;
19994   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
19995   // We only can combine unary shuffles which we can decode the mask for.
19996   if (!HaveMask || !IsUnary)
19997     return false;
19998
19999   assert(VT.getVectorNumElements() == OpMask.size() &&
20000          "Different mask size from vector size!");
20001   assert(((RootMask.size() > OpMask.size() &&
20002            RootMask.size() % OpMask.size() == 0) ||
20003           (OpMask.size() > RootMask.size() &&
20004            OpMask.size() % RootMask.size() == 0) ||
20005           OpMask.size() == RootMask.size()) &&
20006          "The smaller number of elements must divide the larger.");
20007   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
20008   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
20009   assert(((RootRatio == 1 && OpRatio == 1) ||
20010           (RootRatio == 1) != (OpRatio == 1)) &&
20011          "Must not have a ratio for both incoming and op masks!");
20012
20013   SmallVector<int, 16> Mask;
20014   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
20015
20016   // Merge this shuffle operation's mask into our accumulated mask. Note that
20017   // this shuffle's mask will be the first applied to the input, followed by the
20018   // root mask to get us all the way to the root value arrangement. The reason
20019   // for this order is that we are recursing up the operation chain.
20020   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
20021     int RootIdx = i / RootRatio;
20022     if (RootMask[RootIdx] < 0) {
20023       // This is a zero or undef lane, we're done.
20024       Mask.push_back(RootMask[RootIdx]);
20025       continue;
20026     }
20027
20028     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
20029     int OpIdx = RootMaskedIdx / OpRatio;
20030     if (OpMask[OpIdx] < 0) {
20031       // The incoming lanes are zero or undef, it doesn't matter which ones we
20032       // are using.
20033       Mask.push_back(OpMask[OpIdx]);
20034       continue;
20035     }
20036
20037     // Ok, we have non-zero lanes, map them through.
20038     Mask.push_back(OpMask[OpIdx] * OpRatio +
20039                    RootMaskedIdx % OpRatio);
20040   }
20041
20042   // See if we can recurse into the operand to combine more things.
20043   switch (Op.getOpcode()) {
20044     case X86ISD::PSHUFB:
20045       HasPSHUFB = true;
20046     case X86ISD::PSHUFD:
20047     case X86ISD::PSHUFHW:
20048     case X86ISD::PSHUFLW:
20049       if (Op.getOperand(0).hasOneUse() &&
20050           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20051                                         HasPSHUFB, DAG, DCI, Subtarget))
20052         return true;
20053       break;
20054
20055     case X86ISD::UNPCKL:
20056     case X86ISD::UNPCKH:
20057       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
20058       // We can't check for single use, we have to check that this shuffle is the only user.
20059       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
20060           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20061                                         HasPSHUFB, DAG, DCI, Subtarget))
20062           return true;
20063       break;
20064   }
20065
20066   // Minor canonicalization of the accumulated shuffle mask to make it easier
20067   // to match below. All this does is detect masks with squential pairs of
20068   // elements, and shrink them to the half-width mask. It does this in a loop
20069   // so it will reduce the size of the mask to the minimal width mask which
20070   // performs an equivalent shuffle.
20071   SmallVector<int, 16> WidenedMask;
20072   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
20073     Mask = std::move(WidenedMask);
20074     WidenedMask.clear();
20075   }
20076
20077   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
20078                                 Subtarget);
20079 }
20080
20081 /// \brief Get the PSHUF-style mask from PSHUF node.
20082 ///
20083 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
20084 /// PSHUF-style masks that can be reused with such instructions.
20085 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
20086   MVT VT = N.getSimpleValueType();
20087   SmallVector<int, 4> Mask;
20088   bool IsUnary;
20089   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
20090   (void)HaveMask;
20091   assert(HaveMask);
20092
20093   // If we have more than 128-bits, only the low 128-bits of shuffle mask
20094   // matter. Check that the upper masks are repeats and remove them.
20095   if (VT.getSizeInBits() > 128) {
20096     int LaneElts = 128 / VT.getScalarSizeInBits();
20097 #ifndef NDEBUG
20098     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
20099       for (int j = 0; j < LaneElts; ++j)
20100         assert(Mask[j] == Mask[i * LaneElts + j] - LaneElts &&
20101                "Mask doesn't repeat in high 128-bit lanes!");
20102 #endif
20103     Mask.resize(LaneElts);
20104   }
20105
20106   switch (N.getOpcode()) {
20107   case X86ISD::PSHUFD:
20108     return Mask;
20109   case X86ISD::PSHUFLW:
20110     Mask.resize(4);
20111     return Mask;
20112   case X86ISD::PSHUFHW:
20113     Mask.erase(Mask.begin(), Mask.begin() + 4);
20114     for (int &M : Mask)
20115       M -= 4;
20116     return Mask;
20117   default:
20118     llvm_unreachable("No valid shuffle instruction found!");
20119   }
20120 }
20121
20122 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
20123 ///
20124 /// We walk up the chain and look for a combinable shuffle, skipping over
20125 /// shuffles that we could hoist this shuffle's transformation past without
20126 /// altering anything.
20127 static SDValue
20128 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
20129                              SelectionDAG &DAG,
20130                              TargetLowering::DAGCombinerInfo &DCI) {
20131   assert(N.getOpcode() == X86ISD::PSHUFD &&
20132          "Called with something other than an x86 128-bit half shuffle!");
20133   SDLoc DL(N);
20134
20135   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
20136   // of the shuffles in the chain so that we can form a fresh chain to replace
20137   // this one.
20138   SmallVector<SDValue, 8> Chain;
20139   SDValue V = N.getOperand(0);
20140   for (; V.hasOneUse(); V = V.getOperand(0)) {
20141     switch (V.getOpcode()) {
20142     default:
20143       return SDValue(); // Nothing combined!
20144
20145     case ISD::BITCAST:
20146       // Skip bitcasts as we always know the type for the target specific
20147       // instructions.
20148       continue;
20149
20150     case X86ISD::PSHUFD:
20151       // Found another dword shuffle.
20152       break;
20153
20154     case X86ISD::PSHUFLW:
20155       // Check that the low words (being shuffled) are the identity in the
20156       // dword shuffle, and the high words are self-contained.
20157       if (Mask[0] != 0 || Mask[1] != 1 ||
20158           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
20159         return SDValue();
20160
20161       Chain.push_back(V);
20162       continue;
20163
20164     case X86ISD::PSHUFHW:
20165       // Check that the high words (being shuffled) are the identity in the
20166       // dword shuffle, and the low words are self-contained.
20167       if (Mask[2] != 2 || Mask[3] != 3 ||
20168           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
20169         return SDValue();
20170
20171       Chain.push_back(V);
20172       continue;
20173
20174     case X86ISD::UNPCKL:
20175     case X86ISD::UNPCKH:
20176       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
20177       // shuffle into a preceding word shuffle.
20178       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
20179           V.getSimpleValueType().getScalarType() != MVT::i16)
20180         return SDValue();
20181
20182       // Search for a half-shuffle which we can combine with.
20183       unsigned CombineOp =
20184           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
20185       if (V.getOperand(0) != V.getOperand(1) ||
20186           !V->isOnlyUserOf(V.getOperand(0).getNode()))
20187         return SDValue();
20188       Chain.push_back(V);
20189       V = V.getOperand(0);
20190       do {
20191         switch (V.getOpcode()) {
20192         default:
20193           return SDValue(); // Nothing to combine.
20194
20195         case X86ISD::PSHUFLW:
20196         case X86ISD::PSHUFHW:
20197           if (V.getOpcode() == CombineOp)
20198             break;
20199
20200           Chain.push_back(V);
20201
20202           // Fallthrough!
20203         case ISD::BITCAST:
20204           V = V.getOperand(0);
20205           continue;
20206         }
20207         break;
20208       } while (V.hasOneUse());
20209       break;
20210     }
20211     // Break out of the loop if we break out of the switch.
20212     break;
20213   }
20214
20215   if (!V.hasOneUse())
20216     // We fell out of the loop without finding a viable combining instruction.
20217     return SDValue();
20218
20219   // Merge this node's mask and our incoming mask.
20220   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20221   for (int &M : Mask)
20222     M = VMask[M];
20223   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
20224                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20225
20226   // Rebuild the chain around this new shuffle.
20227   while (!Chain.empty()) {
20228     SDValue W = Chain.pop_back_val();
20229
20230     if (V.getValueType() != W.getOperand(0).getValueType())
20231       V = DAG.getNode(ISD::BITCAST, DL, W.getOperand(0).getValueType(), V);
20232
20233     switch (W.getOpcode()) {
20234     default:
20235       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
20236
20237     case X86ISD::UNPCKL:
20238     case X86ISD::UNPCKH:
20239       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
20240       break;
20241
20242     case X86ISD::PSHUFD:
20243     case X86ISD::PSHUFLW:
20244     case X86ISD::PSHUFHW:
20245       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
20246       break;
20247     }
20248   }
20249   if (V.getValueType() != N.getValueType())
20250     V = DAG.getNode(ISD::BITCAST, DL, N.getValueType(), V);
20251
20252   // Return the new chain to replace N.
20253   return V;
20254 }
20255
20256 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
20257 ///
20258 /// We walk up the chain, skipping shuffles of the other half and looking
20259 /// through shuffles which switch halves trying to find a shuffle of the same
20260 /// pair of dwords.
20261 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
20262                                         SelectionDAG &DAG,
20263                                         TargetLowering::DAGCombinerInfo &DCI) {
20264   assert(
20265       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
20266       "Called with something other than an x86 128-bit half shuffle!");
20267   SDLoc DL(N);
20268   unsigned CombineOpcode = N.getOpcode();
20269
20270   // Walk up a single-use chain looking for a combinable shuffle.
20271   SDValue V = N.getOperand(0);
20272   for (; V.hasOneUse(); V = V.getOperand(0)) {
20273     switch (V.getOpcode()) {
20274     default:
20275       return false; // Nothing combined!
20276
20277     case ISD::BITCAST:
20278       // Skip bitcasts as we always know the type for the target specific
20279       // instructions.
20280       continue;
20281
20282     case X86ISD::PSHUFLW:
20283     case X86ISD::PSHUFHW:
20284       if (V.getOpcode() == CombineOpcode)
20285         break;
20286
20287       // Other-half shuffles are no-ops.
20288       continue;
20289     }
20290     // Break out of the loop if we break out of the switch.
20291     break;
20292   }
20293
20294   if (!V.hasOneUse())
20295     // We fell out of the loop without finding a viable combining instruction.
20296     return false;
20297
20298   // Combine away the bottom node as its shuffle will be accumulated into
20299   // a preceding shuffle.
20300   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20301
20302   // Record the old value.
20303   SDValue Old = V;
20304
20305   // Merge this node's mask and our incoming mask (adjusted to account for all
20306   // the pshufd instructions encountered).
20307   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20308   for (int &M : Mask)
20309     M = VMask[M];
20310   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
20311                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20312
20313   // Check that the shuffles didn't cancel each other out. If not, we need to
20314   // combine to the new one.
20315   if (Old != V)
20316     // Replace the combinable shuffle with the combined one, updating all users
20317     // so that we re-evaluate the chain here.
20318     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
20319
20320   return true;
20321 }
20322
20323 /// \brief Try to combine x86 target specific shuffles.
20324 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
20325                                            TargetLowering::DAGCombinerInfo &DCI,
20326                                            const X86Subtarget *Subtarget) {
20327   SDLoc DL(N);
20328   MVT VT = N.getSimpleValueType();
20329   SmallVector<int, 4> Mask;
20330
20331   switch (N.getOpcode()) {
20332   case X86ISD::PSHUFD:
20333   case X86ISD::PSHUFLW:
20334   case X86ISD::PSHUFHW:
20335     Mask = getPSHUFShuffleMask(N);
20336     assert(Mask.size() == 4);
20337     break;
20338   default:
20339     return SDValue();
20340   }
20341
20342   // Nuke no-op shuffles that show up after combining.
20343   if (isNoopShuffleMask(Mask))
20344     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20345
20346   // Look for simplifications involving one or two shuffle instructions.
20347   SDValue V = N.getOperand(0);
20348   switch (N.getOpcode()) {
20349   default:
20350     break;
20351   case X86ISD::PSHUFLW:
20352   case X86ISD::PSHUFHW:
20353     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
20354
20355     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
20356       return SDValue(); // We combined away this shuffle, so we're done.
20357
20358     // See if this reduces to a PSHUFD which is no more expensive and can
20359     // combine with more operations. Note that it has to at least flip the
20360     // dwords as otherwise it would have been removed as a no-op.
20361     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
20362       int DMask[] = {0, 1, 2, 3};
20363       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
20364       DMask[DOffset + 0] = DOffset + 1;
20365       DMask[DOffset + 1] = DOffset + 0;
20366       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
20367       V = DAG.getNode(ISD::BITCAST, DL, DVT, V);
20368       DCI.AddToWorklist(V.getNode());
20369       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
20370                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
20371       DCI.AddToWorklist(V.getNode());
20372       return DAG.getNode(ISD::BITCAST, DL, VT, V);
20373     }
20374
20375     // Look for shuffle patterns which can be implemented as a single unpack.
20376     // FIXME: This doesn't handle the location of the PSHUFD generically, and
20377     // only works when we have a PSHUFD followed by two half-shuffles.
20378     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
20379         (V.getOpcode() == X86ISD::PSHUFLW ||
20380          V.getOpcode() == X86ISD::PSHUFHW) &&
20381         V.getOpcode() != N.getOpcode() &&
20382         V.hasOneUse()) {
20383       SDValue D = V.getOperand(0);
20384       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
20385         D = D.getOperand(0);
20386       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
20387         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20388         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
20389         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20390         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20391         int WordMask[8];
20392         for (int i = 0; i < 4; ++i) {
20393           WordMask[i + NOffset] = Mask[i] + NOffset;
20394           WordMask[i + VOffset] = VMask[i] + VOffset;
20395         }
20396         // Map the word mask through the DWord mask.
20397         int MappedMask[8];
20398         for (int i = 0; i < 8; ++i)
20399           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
20400         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20401             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
20402           // We can replace all three shuffles with an unpack.
20403           V = DAG.getNode(ISD::BITCAST, DL, VT, D.getOperand(0));
20404           DCI.AddToWorklist(V.getNode());
20405           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
20406                                                 : X86ISD::UNPCKH,
20407                              DL, VT, V, V);
20408         }
20409       }
20410     }
20411
20412     break;
20413
20414   case X86ISD::PSHUFD:
20415     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
20416       return NewN;
20417
20418     break;
20419   }
20420
20421   return SDValue();
20422 }
20423
20424 /// \brief Try to combine a shuffle into a target-specific add-sub node.
20425 ///
20426 /// We combine this directly on the abstract vector shuffle nodes so it is
20427 /// easier to generically match. We also insert dummy vector shuffle nodes for
20428 /// the operands which explicitly discard the lanes which are unused by this
20429 /// operation to try to flow through the rest of the combiner the fact that
20430 /// they're unused.
20431 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
20432   SDLoc DL(N);
20433   EVT VT = N->getValueType(0);
20434
20435   // We only handle target-independent shuffles.
20436   // FIXME: It would be easy and harmless to use the target shuffle mask
20437   // extraction tool to support more.
20438   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
20439     return SDValue();
20440
20441   auto *SVN = cast<ShuffleVectorSDNode>(N);
20442   ArrayRef<int> Mask = SVN->getMask();
20443   SDValue V1 = N->getOperand(0);
20444   SDValue V2 = N->getOperand(1);
20445
20446   // We require the first shuffle operand to be the SUB node, and the second to
20447   // be the ADD node.
20448   // FIXME: We should support the commuted patterns.
20449   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
20450     return SDValue();
20451
20452   // If there are other uses of these operations we can't fold them.
20453   if (!V1->hasOneUse() || !V2->hasOneUse())
20454     return SDValue();
20455
20456   // Ensure that both operations have the same operands. Note that we can
20457   // commute the FADD operands.
20458   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
20459   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
20460       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
20461     return SDValue();
20462
20463   // We're looking for blends between FADD and FSUB nodes. We insist on these
20464   // nodes being lined up in a specific expected pattern.
20465   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
20466         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
20467         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
20468     return SDValue();
20469
20470   // Only specific types are legal at this point, assert so we notice if and
20471   // when these change.
20472   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
20473           VT == MVT::v4f64) &&
20474          "Unknown vector type encountered!");
20475
20476   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
20477 }
20478
20479 /// PerformShuffleCombine - Performs several different shuffle combines.
20480 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
20481                                      TargetLowering::DAGCombinerInfo &DCI,
20482                                      const X86Subtarget *Subtarget) {
20483   SDLoc dl(N);
20484   SDValue N0 = N->getOperand(0);
20485   SDValue N1 = N->getOperand(1);
20486   EVT VT = N->getValueType(0);
20487
20488   // Don't create instructions with illegal types after legalize types has run.
20489   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20490   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
20491     return SDValue();
20492
20493   // If we have legalized the vector types, look for blends of FADD and FSUB
20494   // nodes that we can fuse into an ADDSUB node.
20495   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
20496     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
20497       return AddSub;
20498
20499   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
20500   if (Subtarget->hasFp256() && VT.is256BitVector() &&
20501       N->getOpcode() == ISD::VECTOR_SHUFFLE)
20502     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
20503
20504   // During Type Legalization, when promoting illegal vector types,
20505   // the backend might introduce new shuffle dag nodes and bitcasts.
20506   //
20507   // This code performs the following transformation:
20508   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
20509   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
20510   //
20511   // We do this only if both the bitcast and the BINOP dag nodes have
20512   // one use. Also, perform this transformation only if the new binary
20513   // operation is legal. This is to avoid introducing dag nodes that
20514   // potentially need to be further expanded (or custom lowered) into a
20515   // less optimal sequence of dag nodes.
20516   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
20517       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
20518       N0.getOpcode() == ISD::BITCAST) {
20519     SDValue BC0 = N0.getOperand(0);
20520     EVT SVT = BC0.getValueType();
20521     unsigned Opcode = BC0.getOpcode();
20522     unsigned NumElts = VT.getVectorNumElements();
20523
20524     if (BC0.hasOneUse() && SVT.isVector() &&
20525         SVT.getVectorNumElements() * 2 == NumElts &&
20526         TLI.isOperationLegal(Opcode, VT)) {
20527       bool CanFold = false;
20528       switch (Opcode) {
20529       default : break;
20530       case ISD::ADD :
20531       case ISD::FADD :
20532       case ISD::SUB :
20533       case ISD::FSUB :
20534       case ISD::MUL :
20535       case ISD::FMUL :
20536         CanFold = true;
20537       }
20538
20539       unsigned SVTNumElts = SVT.getVectorNumElements();
20540       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20541       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
20542         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
20543       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
20544         CanFold = SVOp->getMaskElt(i) < 0;
20545
20546       if (CanFold) {
20547         SDValue BC00 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(0));
20548         SDValue BC01 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(1));
20549         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
20550         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
20551       }
20552     }
20553   }
20554
20555   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
20556   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
20557   // consecutive, non-overlapping, and in the right order.
20558   SmallVector<SDValue, 16> Elts;
20559   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
20560     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
20561
20562   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
20563   if (LD.getNode())
20564     return LD;
20565
20566   if (isTargetShuffle(N->getOpcode())) {
20567     SDValue Shuffle =
20568         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
20569     if (Shuffle.getNode())
20570       return Shuffle;
20571
20572     // Try recursively combining arbitrary sequences of x86 shuffle
20573     // instructions into higher-order shuffles. We do this after combining
20574     // specific PSHUF instruction sequences into their minimal form so that we
20575     // can evaluate how many specialized shuffle instructions are involved in
20576     // a particular chain.
20577     SmallVector<int, 1> NonceMask; // Just a placeholder.
20578     NonceMask.push_back(0);
20579     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
20580                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
20581                                       DCI, Subtarget))
20582       return SDValue(); // This routine will use CombineTo to replace N.
20583   }
20584
20585   return SDValue();
20586 }
20587
20588 /// PerformTruncateCombine - Converts truncate operation to
20589 /// a sequence of vector shuffle operations.
20590 /// It is possible when we truncate 256-bit vector to 128-bit vector
20591 static SDValue PerformTruncateCombine(SDNode *N, SelectionDAG &DAG,
20592                                       TargetLowering::DAGCombinerInfo &DCI,
20593                                       const X86Subtarget *Subtarget)  {
20594   return SDValue();
20595 }
20596
20597 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
20598 /// specific shuffle of a load can be folded into a single element load.
20599 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
20600 /// shuffles have been custom lowered so we need to handle those here.
20601 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
20602                                          TargetLowering::DAGCombinerInfo &DCI) {
20603   if (DCI.isBeforeLegalizeOps())
20604     return SDValue();
20605
20606   SDValue InVec = N->getOperand(0);
20607   SDValue EltNo = N->getOperand(1);
20608
20609   if (!isa<ConstantSDNode>(EltNo))
20610     return SDValue();
20611
20612   EVT OriginalVT = InVec.getValueType();
20613
20614   if (InVec.getOpcode() == ISD::BITCAST) {
20615     // Don't duplicate a load with other uses.
20616     if (!InVec.hasOneUse())
20617       return SDValue();
20618     EVT BCVT = InVec.getOperand(0).getValueType();
20619     if (BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
20620       return SDValue();
20621     InVec = InVec.getOperand(0);
20622   }
20623
20624   EVT CurrentVT = InVec.getValueType();
20625
20626   if (!isTargetShuffle(InVec.getOpcode()))
20627     return SDValue();
20628
20629   // Don't duplicate a load with other uses.
20630   if (!InVec.hasOneUse())
20631     return SDValue();
20632
20633   SmallVector<int, 16> ShuffleMask;
20634   bool UnaryShuffle;
20635   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
20636                             ShuffleMask, UnaryShuffle))
20637     return SDValue();
20638
20639   // Select the input vector, guarding against out of range extract vector.
20640   unsigned NumElems = CurrentVT.getVectorNumElements();
20641   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
20642   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
20643   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
20644                                          : InVec.getOperand(1);
20645
20646   // If inputs to shuffle are the same for both ops, then allow 2 uses
20647   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
20648                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
20649
20650   if (LdNode.getOpcode() == ISD::BITCAST) {
20651     // Don't duplicate a load with other uses.
20652     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
20653       return SDValue();
20654
20655     AllowedUses = 1; // only allow 1 load use if we have a bitcast
20656     LdNode = LdNode.getOperand(0);
20657   }
20658
20659   if (!ISD::isNormalLoad(LdNode.getNode()))
20660     return SDValue();
20661
20662   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
20663
20664   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
20665     return SDValue();
20666
20667   EVT EltVT = N->getValueType(0);
20668   // If there's a bitcast before the shuffle, check if the load type and
20669   // alignment is valid.
20670   unsigned Align = LN0->getAlignment();
20671   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20672   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
20673       EltVT.getTypeForEVT(*DAG.getContext()));
20674
20675   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
20676     return SDValue();
20677
20678   // All checks match so transform back to vector_shuffle so that DAG combiner
20679   // can finish the job
20680   SDLoc dl(N);
20681
20682   // Create shuffle node taking into account the case that its a unary shuffle
20683   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
20684                                    : InVec.getOperand(1);
20685   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
20686                                  InVec.getOperand(0), Shuffle,
20687                                  &ShuffleMask[0]);
20688   Shuffle = DAG.getNode(ISD::BITCAST, dl, OriginalVT, Shuffle);
20689   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
20690                      EltNo);
20691 }
20692
20693 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
20694 /// special and don't usually play with other vector types, it's better to
20695 /// handle them early to be sure we emit efficient code by avoiding
20696 /// store-load conversions.
20697 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
20698   if (N->getValueType(0) != MVT::x86mmx ||
20699       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
20700       N->getOperand(0)->getValueType(0) != MVT::v2i32)
20701     return SDValue();
20702
20703   SDValue V = N->getOperand(0);
20704   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
20705   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
20706     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
20707                        N->getValueType(0), V.getOperand(0));
20708
20709   return SDValue();
20710 }
20711
20712 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
20713 /// generation and convert it from being a bunch of shuffles and extracts
20714 /// into a somewhat faster sequence. For i686, the best sequence is apparently
20715 /// storing the value and loading scalars back, while for x64 we should
20716 /// use 64-bit extracts and shifts.
20717 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
20718                                          TargetLowering::DAGCombinerInfo &DCI) {
20719   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
20720   if (NewOp.getNode())
20721     return NewOp;
20722
20723   SDValue InputVector = N->getOperand(0);
20724
20725   // Detect mmx to i32 conversion through a v2i32 elt extract.
20726   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
20727       N->getValueType(0) == MVT::i32 &&
20728       InputVector.getValueType() == MVT::v2i32) {
20729
20730     // The bitcast source is a direct mmx result.
20731     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
20732     if (MMXSrc.getValueType() == MVT::x86mmx)
20733       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20734                          N->getValueType(0),
20735                          InputVector.getNode()->getOperand(0));
20736
20737     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
20738     SDValue MMXSrcOp = MMXSrc.getOperand(0);
20739     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
20740         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
20741         MMXSrcOp.getOpcode() == ISD::BITCAST &&
20742         MMXSrcOp.getValueType() == MVT::v1i64 &&
20743         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
20744       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20745                          N->getValueType(0),
20746                          MMXSrcOp.getOperand(0));
20747   }
20748
20749   // Only operate on vectors of 4 elements, where the alternative shuffling
20750   // gets to be more expensive.
20751   if (InputVector.getValueType() != MVT::v4i32)
20752     return SDValue();
20753
20754   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
20755   // single use which is a sign-extend or zero-extend, and all elements are
20756   // used.
20757   SmallVector<SDNode *, 4> Uses;
20758   unsigned ExtractedElements = 0;
20759   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
20760        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
20761     if (UI.getUse().getResNo() != InputVector.getResNo())
20762       return SDValue();
20763
20764     SDNode *Extract = *UI;
20765     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
20766       return SDValue();
20767
20768     if (Extract->getValueType(0) != MVT::i32)
20769       return SDValue();
20770     if (!Extract->hasOneUse())
20771       return SDValue();
20772     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
20773         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
20774       return SDValue();
20775     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
20776       return SDValue();
20777
20778     // Record which element was extracted.
20779     ExtractedElements |=
20780       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
20781
20782     Uses.push_back(Extract);
20783   }
20784
20785   // If not all the elements were used, this may not be worthwhile.
20786   if (ExtractedElements != 15)
20787     return SDValue();
20788
20789   // Ok, we've now decided to do the transformation.
20790   // If 64-bit shifts are legal, use the extract-shift sequence,
20791   // otherwise bounce the vector off the cache.
20792   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20793   SDValue Vals[4];
20794   SDLoc dl(InputVector);
20795
20796   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
20797     SDValue Cst = DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, InputVector);
20798     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
20799     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20800       DAG.getConstant(0, dl, VecIdxTy));
20801     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20802       DAG.getConstant(1, dl, VecIdxTy));
20803
20804     SDValue ShAmt = DAG.getConstant(32, dl,
20805       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
20806     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
20807     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20808       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
20809     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
20810     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20811       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
20812   } else {
20813     // Store the value to a temporary stack slot.
20814     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
20815     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
20816       MachinePointerInfo(), false, false, 0);
20817
20818     EVT ElementType = InputVector.getValueType().getVectorElementType();
20819     unsigned EltSize = ElementType.getSizeInBits() / 8;
20820
20821     // Replace each use (extract) with a load of the appropriate element.
20822     for (unsigned i = 0; i < 4; ++i) {
20823       uint64_t Offset = EltSize * i;
20824       SDValue OffsetVal = DAG.getConstant(Offset, dl, TLI.getPointerTy());
20825
20826       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
20827                                        StackPtr, OffsetVal);
20828
20829       // Load the scalar.
20830       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
20831                             ScalarAddr, MachinePointerInfo(),
20832                             false, false, false, 0);
20833
20834     }
20835   }
20836
20837   // Replace the extracts
20838   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
20839     UE = Uses.end(); UI != UE; ++UI) {
20840     SDNode *Extract = *UI;
20841
20842     SDValue Idx = Extract->getOperand(1);
20843     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
20844     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
20845   }
20846
20847   // The replacement was made in place; don't return anything.
20848   return SDValue();
20849 }
20850
20851 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
20852 static std::pair<unsigned, bool>
20853 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
20854                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
20855   if (!VT.isVector())
20856     return std::make_pair(0, false);
20857
20858   bool NeedSplit = false;
20859   switch (VT.getSimpleVT().SimpleTy) {
20860   default: return std::make_pair(0, false);
20861   case MVT::v4i64:
20862   case MVT::v2i64:
20863     if (!Subtarget->hasVLX())
20864       return std::make_pair(0, false);
20865     break;
20866   case MVT::v64i8:
20867   case MVT::v32i16:
20868     if (!Subtarget->hasBWI())
20869       return std::make_pair(0, false);
20870     break;
20871   case MVT::v16i32:
20872   case MVT::v8i64:
20873     if (!Subtarget->hasAVX512())
20874       return std::make_pair(0, false);
20875     break;
20876   case MVT::v32i8:
20877   case MVT::v16i16:
20878   case MVT::v8i32:
20879     if (!Subtarget->hasAVX2())
20880       NeedSplit = true;
20881     if (!Subtarget->hasAVX())
20882       return std::make_pair(0, false);
20883     break;
20884   case MVT::v16i8:
20885   case MVT::v8i16:
20886   case MVT::v4i32:
20887     if (!Subtarget->hasSSE2())
20888       return std::make_pair(0, false);
20889   }
20890
20891   // SSE2 has only a small subset of the operations.
20892   bool hasUnsigned = Subtarget->hasSSE41() ||
20893                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
20894   bool hasSigned = Subtarget->hasSSE41() ||
20895                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
20896
20897   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20898
20899   unsigned Opc = 0;
20900   // Check for x CC y ? x : y.
20901   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20902       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20903     switch (CC) {
20904     default: break;
20905     case ISD::SETULT:
20906     case ISD::SETULE:
20907       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20908     case ISD::SETUGT:
20909     case ISD::SETUGE:
20910       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20911     case ISD::SETLT:
20912     case ISD::SETLE:
20913       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20914     case ISD::SETGT:
20915     case ISD::SETGE:
20916       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20917     }
20918   // Check for x CC y ? y : x -- a min/max with reversed arms.
20919   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20920              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20921     switch (CC) {
20922     default: break;
20923     case ISD::SETULT:
20924     case ISD::SETULE:
20925       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20926     case ISD::SETUGT:
20927     case ISD::SETUGE:
20928       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20929     case ISD::SETLT:
20930     case ISD::SETLE:
20931       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20932     case ISD::SETGT:
20933     case ISD::SETGE:
20934       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20935     }
20936   }
20937
20938   return std::make_pair(Opc, NeedSplit);
20939 }
20940
20941 static SDValue
20942 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
20943                                       const X86Subtarget *Subtarget) {
20944   SDLoc dl(N);
20945   SDValue Cond = N->getOperand(0);
20946   SDValue LHS = N->getOperand(1);
20947   SDValue RHS = N->getOperand(2);
20948
20949   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
20950     SDValue CondSrc = Cond->getOperand(0);
20951     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
20952       Cond = CondSrc->getOperand(0);
20953   }
20954
20955   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
20956     return SDValue();
20957
20958   // A vselect where all conditions and data are constants can be optimized into
20959   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
20960   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
20961       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
20962     return SDValue();
20963
20964   unsigned MaskValue = 0;
20965   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
20966     return SDValue();
20967
20968   MVT VT = N->getSimpleValueType(0);
20969   unsigned NumElems = VT.getVectorNumElements();
20970   SmallVector<int, 8> ShuffleMask(NumElems, -1);
20971   for (unsigned i = 0; i < NumElems; ++i) {
20972     // Be sure we emit undef where we can.
20973     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
20974       ShuffleMask[i] = -1;
20975     else
20976       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
20977   }
20978
20979   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20980   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
20981     return SDValue();
20982   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
20983 }
20984
20985 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
20986 /// nodes.
20987 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
20988                                     TargetLowering::DAGCombinerInfo &DCI,
20989                                     const X86Subtarget *Subtarget) {
20990   SDLoc DL(N);
20991   SDValue Cond = N->getOperand(0);
20992   // Get the LHS/RHS of the select.
20993   SDValue LHS = N->getOperand(1);
20994   SDValue RHS = N->getOperand(2);
20995   EVT VT = LHS.getValueType();
20996   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20997
20998   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
20999   // instructions match the semantics of the common C idiom x<y?x:y but not
21000   // x<=y?x:y, because of how they handle negative zero (which can be
21001   // ignored in unsafe-math mode).
21002   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
21003   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
21004       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
21005       (Subtarget->hasSSE2() ||
21006        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
21007     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21008
21009     unsigned Opcode = 0;
21010     // Check for x CC y ? x : y.
21011     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21012         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21013       switch (CC) {
21014       default: break;
21015       case ISD::SETULT:
21016         // Converting this to a min would handle NaNs incorrectly, and swapping
21017         // the operands would cause it to handle comparisons between positive
21018         // and negative zero incorrectly.
21019         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21020           if (!DAG.getTarget().Options.UnsafeFPMath &&
21021               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21022             break;
21023           std::swap(LHS, RHS);
21024         }
21025         Opcode = X86ISD::FMIN;
21026         break;
21027       case ISD::SETOLE:
21028         // Converting this to a min would handle comparisons between positive
21029         // and negative zero incorrectly.
21030         if (!DAG.getTarget().Options.UnsafeFPMath &&
21031             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21032           break;
21033         Opcode = X86ISD::FMIN;
21034         break;
21035       case ISD::SETULE:
21036         // Converting this to a min would handle both negative zeros and NaNs
21037         // incorrectly, but we can swap the operands to fix both.
21038         std::swap(LHS, RHS);
21039       case ISD::SETOLT:
21040       case ISD::SETLT:
21041       case ISD::SETLE:
21042         Opcode = X86ISD::FMIN;
21043         break;
21044
21045       case ISD::SETOGE:
21046         // Converting this to a max would handle comparisons between positive
21047         // and negative zero incorrectly.
21048         if (!DAG.getTarget().Options.UnsafeFPMath &&
21049             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21050           break;
21051         Opcode = X86ISD::FMAX;
21052         break;
21053       case ISD::SETUGT:
21054         // Converting this to a max would handle NaNs incorrectly, and swapping
21055         // the operands would cause it to handle comparisons between positive
21056         // and negative zero incorrectly.
21057         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21058           if (!DAG.getTarget().Options.UnsafeFPMath &&
21059               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21060             break;
21061           std::swap(LHS, RHS);
21062         }
21063         Opcode = X86ISD::FMAX;
21064         break;
21065       case ISD::SETUGE:
21066         // Converting this to a max would handle both negative zeros and NaNs
21067         // incorrectly, but we can swap the operands to fix both.
21068         std::swap(LHS, RHS);
21069       case ISD::SETOGT:
21070       case ISD::SETGT:
21071       case ISD::SETGE:
21072         Opcode = X86ISD::FMAX;
21073         break;
21074       }
21075     // Check for x CC y ? y : x -- a min/max with reversed arms.
21076     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21077                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21078       switch (CC) {
21079       default: break;
21080       case ISD::SETOGE:
21081         // Converting this to a min would handle comparisons between positive
21082         // and negative zero incorrectly, and swapping the operands would
21083         // cause it to handle NaNs incorrectly.
21084         if (!DAG.getTarget().Options.UnsafeFPMath &&
21085             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
21086           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21087             break;
21088           std::swap(LHS, RHS);
21089         }
21090         Opcode = X86ISD::FMIN;
21091         break;
21092       case ISD::SETUGT:
21093         // Converting this to a min would handle NaNs incorrectly.
21094         if (!DAG.getTarget().Options.UnsafeFPMath &&
21095             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
21096           break;
21097         Opcode = X86ISD::FMIN;
21098         break;
21099       case ISD::SETUGE:
21100         // Converting this to a min would handle both negative zeros and NaNs
21101         // incorrectly, but we can swap the operands to fix both.
21102         std::swap(LHS, RHS);
21103       case ISD::SETOGT:
21104       case ISD::SETGT:
21105       case ISD::SETGE:
21106         Opcode = X86ISD::FMIN;
21107         break;
21108
21109       case ISD::SETULT:
21110         // Converting this to a max would handle NaNs incorrectly.
21111         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21112           break;
21113         Opcode = X86ISD::FMAX;
21114         break;
21115       case ISD::SETOLE:
21116         // Converting this to a max would handle comparisons between positive
21117         // and negative zero incorrectly, and swapping the operands would
21118         // cause it to handle NaNs incorrectly.
21119         if (!DAG.getTarget().Options.UnsafeFPMath &&
21120             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
21121           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21122             break;
21123           std::swap(LHS, RHS);
21124         }
21125         Opcode = X86ISD::FMAX;
21126         break;
21127       case ISD::SETULE:
21128         // Converting this to a max would handle both negative zeros and NaNs
21129         // incorrectly, but we can swap the operands to fix both.
21130         std::swap(LHS, RHS);
21131       case ISD::SETOLT:
21132       case ISD::SETLT:
21133       case ISD::SETLE:
21134         Opcode = X86ISD::FMAX;
21135         break;
21136       }
21137     }
21138
21139     if (Opcode)
21140       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
21141   }
21142
21143   EVT CondVT = Cond.getValueType();
21144   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
21145       CondVT.getVectorElementType() == MVT::i1) {
21146     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
21147     // lowering on KNL. In this case we convert it to
21148     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
21149     // The same situation for all 128 and 256-bit vectors of i8 and i16.
21150     // Since SKX these selects have a proper lowering.
21151     EVT OpVT = LHS.getValueType();
21152     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
21153         (OpVT.getVectorElementType() == MVT::i8 ||
21154          OpVT.getVectorElementType() == MVT::i16) &&
21155         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
21156       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
21157       DCI.AddToWorklist(Cond.getNode());
21158       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
21159     }
21160   }
21161   // If this is a select between two integer constants, try to do some
21162   // optimizations.
21163   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
21164     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
21165       // Don't do this for crazy integer types.
21166       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
21167         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
21168         // so that TrueC (the true value) is larger than FalseC.
21169         bool NeedsCondInvert = false;
21170
21171         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
21172             // Efficiently invertible.
21173             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
21174              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
21175               isa<ConstantSDNode>(Cond.getOperand(1))))) {
21176           NeedsCondInvert = true;
21177           std::swap(TrueC, FalseC);
21178         }
21179
21180         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
21181         if (FalseC->getAPIntValue() == 0 &&
21182             TrueC->getAPIntValue().isPowerOf2()) {
21183           if (NeedsCondInvert) // Invert the condition if needed.
21184             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21185                                DAG.getConstant(1, DL, Cond.getValueType()));
21186
21187           // Zero extend the condition if needed.
21188           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
21189
21190           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21191           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
21192                              DAG.getConstant(ShAmt, DL, MVT::i8));
21193         }
21194
21195         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
21196         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21197           if (NeedsCondInvert) // Invert the condition if needed.
21198             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21199                                DAG.getConstant(1, DL, Cond.getValueType()));
21200
21201           // Zero extend the condition if needed.
21202           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21203                              FalseC->getValueType(0), Cond);
21204           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21205                              SDValue(FalseC, 0));
21206         }
21207
21208         // Optimize cases that will turn into an LEA instruction.  This requires
21209         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21210         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21211           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21212           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21213
21214           bool isFastMultiplier = false;
21215           if (Diff < 10) {
21216             switch ((unsigned char)Diff) {
21217               default: break;
21218               case 1:  // result = add base, cond
21219               case 2:  // result = lea base(    , cond*2)
21220               case 3:  // result = lea base(cond, cond*2)
21221               case 4:  // result = lea base(    , cond*4)
21222               case 5:  // result = lea base(cond, cond*4)
21223               case 8:  // result = lea base(    , cond*8)
21224               case 9:  // result = lea base(cond, cond*8)
21225                 isFastMultiplier = true;
21226                 break;
21227             }
21228           }
21229
21230           if (isFastMultiplier) {
21231             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21232             if (NeedsCondInvert) // Invert the condition if needed.
21233               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21234                                  DAG.getConstant(1, DL, Cond.getValueType()));
21235
21236             // Zero extend the condition if needed.
21237             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21238                                Cond);
21239             // Scale the condition by the difference.
21240             if (Diff != 1)
21241               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21242                                  DAG.getConstant(Diff, DL,
21243                                                  Cond.getValueType()));
21244
21245             // Add the base if non-zero.
21246             if (FalseC->getAPIntValue() != 0)
21247               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21248                                  SDValue(FalseC, 0));
21249             return Cond;
21250           }
21251         }
21252       }
21253   }
21254
21255   // Canonicalize max and min:
21256   // (x > y) ? x : y -> (x >= y) ? x : y
21257   // (x < y) ? x : y -> (x <= y) ? x : y
21258   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
21259   // the need for an extra compare
21260   // against zero. e.g.
21261   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
21262   // subl   %esi, %edi
21263   // testl  %edi, %edi
21264   // movl   $0, %eax
21265   // cmovgl %edi, %eax
21266   // =>
21267   // xorl   %eax, %eax
21268   // subl   %esi, $edi
21269   // cmovsl %eax, %edi
21270   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
21271       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21272       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21273     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21274     switch (CC) {
21275     default: break;
21276     case ISD::SETLT:
21277     case ISD::SETGT: {
21278       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
21279       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
21280                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
21281       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
21282     }
21283     }
21284   }
21285
21286   // Early exit check
21287   if (!TLI.isTypeLegal(VT))
21288     return SDValue();
21289
21290   // Match VSELECTs into subs with unsigned saturation.
21291   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
21292       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
21293       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
21294        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
21295     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21296
21297     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
21298     // left side invert the predicate to simplify logic below.
21299     SDValue Other;
21300     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
21301       Other = RHS;
21302       CC = ISD::getSetCCInverse(CC, true);
21303     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
21304       Other = LHS;
21305     }
21306
21307     if (Other.getNode() && Other->getNumOperands() == 2 &&
21308         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
21309       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
21310       SDValue CondRHS = Cond->getOperand(1);
21311
21312       // Look for a general sub with unsigned saturation first.
21313       // x >= y ? x-y : 0 --> subus x, y
21314       // x >  y ? x-y : 0 --> subus x, y
21315       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
21316           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
21317         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
21318
21319       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
21320         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
21321           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
21322             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
21323               // If the RHS is a constant we have to reverse the const
21324               // canonicalization.
21325               // x > C-1 ? x+-C : 0 --> subus x, C
21326               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
21327                   CondRHSConst->getAPIntValue() ==
21328                       (-OpRHSConst->getAPIntValue() - 1))
21329                 return DAG.getNode(
21330                     X86ISD::SUBUS, DL, VT, OpLHS,
21331                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
21332
21333           // Another special case: If C was a sign bit, the sub has been
21334           // canonicalized into a xor.
21335           // FIXME: Would it be better to use computeKnownBits to determine
21336           //        whether it's safe to decanonicalize the xor?
21337           // x s< 0 ? x^C : 0 --> subus x, C
21338           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
21339               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
21340               OpRHSConst->getAPIntValue().isSignBit())
21341             // Note that we have to rebuild the RHS constant here to ensure we
21342             // don't rely on particular values of undef lanes.
21343             return DAG.getNode(
21344                 X86ISD::SUBUS, DL, VT, OpLHS,
21345                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
21346         }
21347     }
21348   }
21349
21350   // Try to match a min/max vector operation.
21351   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
21352     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
21353     unsigned Opc = ret.first;
21354     bool NeedSplit = ret.second;
21355
21356     if (Opc && NeedSplit) {
21357       unsigned NumElems = VT.getVectorNumElements();
21358       // Extract the LHS vectors
21359       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
21360       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
21361
21362       // Extract the RHS vectors
21363       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
21364       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
21365
21366       // Create min/max for each subvector
21367       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
21368       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
21369
21370       // Merge the result
21371       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
21372     } else if (Opc)
21373       return DAG.getNode(Opc, DL, VT, LHS, RHS);
21374   }
21375
21376   // Simplify vector selection if condition value type matches vselect
21377   // operand type
21378   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
21379     assert(Cond.getValueType().isVector() &&
21380            "vector select expects a vector selector!");
21381
21382     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
21383     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
21384
21385     // Try invert the condition if true value is not all 1s and false value
21386     // is not all 0s.
21387     if (!TValIsAllOnes && !FValIsAllZeros &&
21388         // Check if the selector will be produced by CMPP*/PCMP*
21389         Cond.getOpcode() == ISD::SETCC &&
21390         // Check if SETCC has already been promoted
21391         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
21392       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
21393       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
21394
21395       if (TValIsAllZeros || FValIsAllOnes) {
21396         SDValue CC = Cond.getOperand(2);
21397         ISD::CondCode NewCC =
21398           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
21399                                Cond.getOperand(0).getValueType().isInteger());
21400         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
21401         std::swap(LHS, RHS);
21402         TValIsAllOnes = FValIsAllOnes;
21403         FValIsAllZeros = TValIsAllZeros;
21404       }
21405     }
21406
21407     if (TValIsAllOnes || FValIsAllZeros) {
21408       SDValue Ret;
21409
21410       if (TValIsAllOnes && FValIsAllZeros)
21411         Ret = Cond;
21412       else if (TValIsAllOnes)
21413         Ret = DAG.getNode(ISD::OR, DL, CondVT, Cond,
21414                           DAG.getNode(ISD::BITCAST, DL, CondVT, RHS));
21415       else if (FValIsAllZeros)
21416         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
21417                           DAG.getNode(ISD::BITCAST, DL, CondVT, LHS));
21418
21419       return DAG.getNode(ISD::BITCAST, DL, VT, Ret);
21420     }
21421   }
21422
21423   // We should generate an X86ISD::BLENDI from a vselect if its argument
21424   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
21425   // constants. This specific pattern gets generated when we split a
21426   // selector for a 512 bit vector in a machine without AVX512 (but with
21427   // 256-bit vectors), during legalization:
21428   //
21429   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
21430   //
21431   // Iff we find this pattern and the build_vectors are built from
21432   // constants, we translate the vselect into a shuffle_vector that we
21433   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
21434   if ((N->getOpcode() == ISD::VSELECT ||
21435        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
21436       !DCI.isBeforeLegalize()) {
21437     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
21438     if (Shuffle.getNode())
21439       return Shuffle;
21440   }
21441
21442   // If this is a *dynamic* select (non-constant condition) and we can match
21443   // this node with one of the variable blend instructions, restructure the
21444   // condition so that the blends can use the high bit of each element and use
21445   // SimplifyDemandedBits to simplify the condition operand.
21446   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
21447       !DCI.isBeforeLegalize() &&
21448       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
21449     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
21450
21451     // Don't optimize vector selects that map to mask-registers.
21452     if (BitWidth == 1)
21453       return SDValue();
21454
21455     // We can only handle the cases where VSELECT is directly legal on the
21456     // subtarget. We custom lower VSELECT nodes with constant conditions and
21457     // this makes it hard to see whether a dynamic VSELECT will correctly
21458     // lower, so we both check the operation's status and explicitly handle the
21459     // cases where a *dynamic* blend will fail even though a constant-condition
21460     // blend could be custom lowered.
21461     // FIXME: We should find a better way to handle this class of problems.
21462     // Potentially, we should combine constant-condition vselect nodes
21463     // pre-legalization into shuffles and not mark as many types as custom
21464     // lowered.
21465     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
21466       return SDValue();
21467     // FIXME: We don't support i16-element blends currently. We could and
21468     // should support them by making *all* the bits in the condition be set
21469     // rather than just the high bit and using an i8-element blend.
21470     if (VT.getScalarType() == MVT::i16)
21471       return SDValue();
21472     // Dynamic blending was only available from SSE4.1 onward.
21473     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
21474       return SDValue();
21475     // Byte blends are only available in AVX2
21476     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
21477         !Subtarget->hasAVX2())
21478       return SDValue();
21479
21480     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
21481     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
21482
21483     APInt KnownZero, KnownOne;
21484     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
21485                                           DCI.isBeforeLegalizeOps());
21486     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
21487         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
21488                                  TLO)) {
21489       // If we changed the computation somewhere in the DAG, this change
21490       // will affect all users of Cond.
21491       // Make sure it is fine and update all the nodes so that we do not
21492       // use the generic VSELECT anymore. Otherwise, we may perform
21493       // wrong optimizations as we messed up with the actual expectation
21494       // for the vector boolean values.
21495       if (Cond != TLO.Old) {
21496         // Check all uses of that condition operand to check whether it will be
21497         // consumed by non-BLEND instructions, which may depend on all bits are
21498         // set properly.
21499         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21500              I != E; ++I)
21501           if (I->getOpcode() != ISD::VSELECT)
21502             // TODO: Add other opcodes eventually lowered into BLEND.
21503             return SDValue();
21504
21505         // Update all the users of the condition, before committing the change,
21506         // so that the VSELECT optimizations that expect the correct vector
21507         // boolean value will not be triggered.
21508         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21509              I != E; ++I)
21510           DAG.ReplaceAllUsesOfValueWith(
21511               SDValue(*I, 0),
21512               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
21513                           Cond, I->getOperand(1), I->getOperand(2)));
21514         DCI.CommitTargetLoweringOpt(TLO);
21515         return SDValue();
21516       }
21517       // At this point, only Cond is changed. Change the condition
21518       // just for N to keep the opportunity to optimize all other
21519       // users their own way.
21520       DAG.ReplaceAllUsesOfValueWith(
21521           SDValue(N, 0),
21522           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
21523                       TLO.New, N->getOperand(1), N->getOperand(2)));
21524       return SDValue();
21525     }
21526   }
21527
21528   return SDValue();
21529 }
21530
21531 // Check whether a boolean test is testing a boolean value generated by
21532 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
21533 // code.
21534 //
21535 // Simplify the following patterns:
21536 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
21537 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
21538 // to (Op EFLAGS Cond)
21539 //
21540 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
21541 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
21542 // to (Op EFLAGS !Cond)
21543 //
21544 // where Op could be BRCOND or CMOV.
21545 //
21546 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
21547   // Quit if not CMP and SUB with its value result used.
21548   if (Cmp.getOpcode() != X86ISD::CMP &&
21549       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
21550       return SDValue();
21551
21552   // Quit if not used as a boolean value.
21553   if (CC != X86::COND_E && CC != X86::COND_NE)
21554     return SDValue();
21555
21556   // Check CMP operands. One of them should be 0 or 1 and the other should be
21557   // an SetCC or extended from it.
21558   SDValue Op1 = Cmp.getOperand(0);
21559   SDValue Op2 = Cmp.getOperand(1);
21560
21561   SDValue SetCC;
21562   const ConstantSDNode* C = nullptr;
21563   bool needOppositeCond = (CC == X86::COND_E);
21564   bool checkAgainstTrue = false; // Is it a comparison against 1?
21565
21566   if ((C = dyn_cast<ConstantSDNode>(Op1)))
21567     SetCC = Op2;
21568   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
21569     SetCC = Op1;
21570   else // Quit if all operands are not constants.
21571     return SDValue();
21572
21573   if (C->getZExtValue() == 1) {
21574     needOppositeCond = !needOppositeCond;
21575     checkAgainstTrue = true;
21576   } else if (C->getZExtValue() != 0)
21577     // Quit if the constant is neither 0 or 1.
21578     return SDValue();
21579
21580   bool truncatedToBoolWithAnd = false;
21581   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
21582   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
21583          SetCC.getOpcode() == ISD::TRUNCATE ||
21584          SetCC.getOpcode() == ISD::AND) {
21585     if (SetCC.getOpcode() == ISD::AND) {
21586       int OpIdx = -1;
21587       ConstantSDNode *CS;
21588       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
21589           CS->getZExtValue() == 1)
21590         OpIdx = 1;
21591       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
21592           CS->getZExtValue() == 1)
21593         OpIdx = 0;
21594       if (OpIdx == -1)
21595         break;
21596       SetCC = SetCC.getOperand(OpIdx);
21597       truncatedToBoolWithAnd = true;
21598     } else
21599       SetCC = SetCC.getOperand(0);
21600   }
21601
21602   switch (SetCC.getOpcode()) {
21603   case X86ISD::SETCC_CARRY:
21604     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
21605     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
21606     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
21607     // truncated to i1 using 'and'.
21608     if (checkAgainstTrue && !truncatedToBoolWithAnd)
21609       break;
21610     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
21611            "Invalid use of SETCC_CARRY!");
21612     // FALL THROUGH
21613   case X86ISD::SETCC:
21614     // Set the condition code or opposite one if necessary.
21615     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
21616     if (needOppositeCond)
21617       CC = X86::GetOppositeBranchCondition(CC);
21618     return SetCC.getOperand(1);
21619   case X86ISD::CMOV: {
21620     // Check whether false/true value has canonical one, i.e. 0 or 1.
21621     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
21622     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
21623     // Quit if true value is not a constant.
21624     if (!TVal)
21625       return SDValue();
21626     // Quit if false value is not a constant.
21627     if (!FVal) {
21628       SDValue Op = SetCC.getOperand(0);
21629       // Skip 'zext' or 'trunc' node.
21630       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
21631           Op.getOpcode() == ISD::TRUNCATE)
21632         Op = Op.getOperand(0);
21633       // A special case for rdrand/rdseed, where 0 is set if false cond is
21634       // found.
21635       if ((Op.getOpcode() != X86ISD::RDRAND &&
21636            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
21637         return SDValue();
21638     }
21639     // Quit if false value is not the constant 0 or 1.
21640     bool FValIsFalse = true;
21641     if (FVal && FVal->getZExtValue() != 0) {
21642       if (FVal->getZExtValue() != 1)
21643         return SDValue();
21644       // If FVal is 1, opposite cond is needed.
21645       needOppositeCond = !needOppositeCond;
21646       FValIsFalse = false;
21647     }
21648     // Quit if TVal is not the constant opposite of FVal.
21649     if (FValIsFalse && TVal->getZExtValue() != 1)
21650       return SDValue();
21651     if (!FValIsFalse && TVal->getZExtValue() != 0)
21652       return SDValue();
21653     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
21654     if (needOppositeCond)
21655       CC = X86::GetOppositeBranchCondition(CC);
21656     return SetCC.getOperand(3);
21657   }
21658   }
21659
21660   return SDValue();
21661 }
21662
21663 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
21664 /// Match:
21665 ///   (X86or (X86setcc) (X86setcc))
21666 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
21667 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
21668                                            X86::CondCode &CC1, SDValue &Flags,
21669                                            bool &isAnd) {
21670   if (Cond->getOpcode() == X86ISD::CMP) {
21671     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
21672     if (!CondOp1C || !CondOp1C->isNullValue())
21673       return false;
21674
21675     Cond = Cond->getOperand(0);
21676   }
21677
21678   isAnd = false;
21679
21680   SDValue SetCC0, SetCC1;
21681   switch (Cond->getOpcode()) {
21682   default: return false;
21683   case ISD::AND:
21684   case X86ISD::AND:
21685     isAnd = true;
21686     // fallthru
21687   case ISD::OR:
21688   case X86ISD::OR:
21689     SetCC0 = Cond->getOperand(0);
21690     SetCC1 = Cond->getOperand(1);
21691     break;
21692   };
21693
21694   // Make sure we have SETCC nodes, using the same flags value.
21695   if (SetCC0.getOpcode() != X86ISD::SETCC ||
21696       SetCC1.getOpcode() != X86ISD::SETCC ||
21697       SetCC0->getOperand(1) != SetCC1->getOperand(1))
21698     return false;
21699
21700   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
21701   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
21702   Flags = SetCC0->getOperand(1);
21703   return true;
21704 }
21705
21706 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
21707 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
21708                                   TargetLowering::DAGCombinerInfo &DCI,
21709                                   const X86Subtarget *Subtarget) {
21710   SDLoc DL(N);
21711
21712   // If the flag operand isn't dead, don't touch this CMOV.
21713   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
21714     return SDValue();
21715
21716   SDValue FalseOp = N->getOperand(0);
21717   SDValue TrueOp = N->getOperand(1);
21718   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
21719   SDValue Cond = N->getOperand(3);
21720
21721   if (CC == X86::COND_E || CC == X86::COND_NE) {
21722     switch (Cond.getOpcode()) {
21723     default: break;
21724     case X86ISD::BSR:
21725     case X86ISD::BSF:
21726       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
21727       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
21728         return (CC == X86::COND_E) ? FalseOp : TrueOp;
21729     }
21730   }
21731
21732   SDValue Flags;
21733
21734   Flags = checkBoolTestSetCCCombine(Cond, CC);
21735   if (Flags.getNode() &&
21736       // Extra check as FCMOV only supports a subset of X86 cond.
21737       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
21738     SDValue Ops[] = { FalseOp, TrueOp,
21739                       DAG.getConstant(CC, DL, MVT::i8), Flags };
21740     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
21741   }
21742
21743   // If this is a select between two integer constants, try to do some
21744   // optimizations.  Note that the operands are ordered the opposite of SELECT
21745   // operands.
21746   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
21747     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
21748       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
21749       // larger than FalseC (the false value).
21750       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
21751         CC = X86::GetOppositeBranchCondition(CC);
21752         std::swap(TrueC, FalseC);
21753         std::swap(TrueOp, FalseOp);
21754       }
21755
21756       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
21757       // This is efficient for any integer data type (including i8/i16) and
21758       // shift amount.
21759       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
21760         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21761                            DAG.getConstant(CC, DL, MVT::i8), Cond);
21762
21763         // Zero extend the condition if needed.
21764         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
21765
21766         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21767         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
21768                            DAG.getConstant(ShAmt, DL, MVT::i8));
21769         if (N->getNumValues() == 2)  // Dead flag value?
21770           return DCI.CombineTo(N, Cond, SDValue());
21771         return Cond;
21772       }
21773
21774       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
21775       // for any integer data type, including i8/i16.
21776       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21777         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21778                            DAG.getConstant(CC, DL, MVT::i8), Cond);
21779
21780         // Zero extend the condition if needed.
21781         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21782                            FalseC->getValueType(0), Cond);
21783         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21784                            SDValue(FalseC, 0));
21785
21786         if (N->getNumValues() == 2)  // Dead flag value?
21787           return DCI.CombineTo(N, Cond, SDValue());
21788         return Cond;
21789       }
21790
21791       // Optimize cases that will turn into an LEA instruction.  This requires
21792       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21793       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21794         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21795         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21796
21797         bool isFastMultiplier = false;
21798         if (Diff < 10) {
21799           switch ((unsigned char)Diff) {
21800           default: break;
21801           case 1:  // result = add base, cond
21802           case 2:  // result = lea base(    , cond*2)
21803           case 3:  // result = lea base(cond, cond*2)
21804           case 4:  // result = lea base(    , cond*4)
21805           case 5:  // result = lea base(cond, cond*4)
21806           case 8:  // result = lea base(    , cond*8)
21807           case 9:  // result = lea base(cond, cond*8)
21808             isFastMultiplier = true;
21809             break;
21810           }
21811         }
21812
21813         if (isFastMultiplier) {
21814           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21815           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21816                              DAG.getConstant(CC, DL, MVT::i8), Cond);
21817           // Zero extend the condition if needed.
21818           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21819                              Cond);
21820           // Scale the condition by the difference.
21821           if (Diff != 1)
21822             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21823                                DAG.getConstant(Diff, DL, Cond.getValueType()));
21824
21825           // Add the base if non-zero.
21826           if (FalseC->getAPIntValue() != 0)
21827             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21828                                SDValue(FalseC, 0));
21829           if (N->getNumValues() == 2)  // Dead flag value?
21830             return DCI.CombineTo(N, Cond, SDValue());
21831           return Cond;
21832         }
21833       }
21834     }
21835   }
21836
21837   // Handle these cases:
21838   //   (select (x != c), e, c) -> select (x != c), e, x),
21839   //   (select (x == c), c, e) -> select (x == c), x, e)
21840   // where the c is an integer constant, and the "select" is the combination
21841   // of CMOV and CMP.
21842   //
21843   // The rationale for this change is that the conditional-move from a constant
21844   // needs two instructions, however, conditional-move from a register needs
21845   // only one instruction.
21846   //
21847   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
21848   //  some instruction-combining opportunities. This opt needs to be
21849   //  postponed as late as possible.
21850   //
21851   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
21852     // the DCI.xxxx conditions are provided to postpone the optimization as
21853     // late as possible.
21854
21855     ConstantSDNode *CmpAgainst = nullptr;
21856     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
21857         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
21858         !isa<ConstantSDNode>(Cond.getOperand(0))) {
21859
21860       if (CC == X86::COND_NE &&
21861           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
21862         CC = X86::GetOppositeBranchCondition(CC);
21863         std::swap(TrueOp, FalseOp);
21864       }
21865
21866       if (CC == X86::COND_E &&
21867           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
21868         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
21869                           DAG.getConstant(CC, DL, MVT::i8), Cond };
21870         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
21871       }
21872     }
21873   }
21874
21875   // Fold and/or of setcc's to double CMOV:
21876   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
21877   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
21878   //
21879   // This combine lets us generate:
21880   //   cmovcc1 (jcc1 if we don't have CMOV)
21881   //   cmovcc2 (same)
21882   // instead of:
21883   //   setcc1
21884   //   setcc2
21885   //   and/or
21886   //   cmovne (jne if we don't have CMOV)
21887   // When we can't use the CMOV instruction, it might increase branch
21888   // mispredicts.
21889   // When we can use CMOV, or when there is no mispredict, this improves
21890   // throughput and reduces register pressure.
21891   //
21892   if (CC == X86::COND_NE) {
21893     SDValue Flags;
21894     X86::CondCode CC0, CC1;
21895     bool isAndSetCC;
21896     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
21897       if (isAndSetCC) {
21898         std::swap(FalseOp, TrueOp);
21899         CC0 = X86::GetOppositeBranchCondition(CC0);
21900         CC1 = X86::GetOppositeBranchCondition(CC1);
21901       }
21902
21903       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
21904         Flags};
21905       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
21906       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
21907       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
21908       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
21909       return CMOV;
21910     }
21911   }
21912
21913   return SDValue();
21914 }
21915
21916 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
21917                                                 const X86Subtarget *Subtarget) {
21918   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
21919   switch (IntNo) {
21920   default: return SDValue();
21921   // SSE/AVX/AVX2 blend intrinsics.
21922   case Intrinsic::x86_avx2_pblendvb:
21923     // Don't try to simplify this intrinsic if we don't have AVX2.
21924     if (!Subtarget->hasAVX2())
21925       return SDValue();
21926     // FALL-THROUGH
21927   case Intrinsic::x86_avx_blendv_pd_256:
21928   case Intrinsic::x86_avx_blendv_ps_256:
21929     // Don't try to simplify this intrinsic if we don't have AVX.
21930     if (!Subtarget->hasAVX())
21931       return SDValue();
21932     // FALL-THROUGH
21933   case Intrinsic::x86_sse41_blendvps:
21934   case Intrinsic::x86_sse41_blendvpd:
21935   case Intrinsic::x86_sse41_pblendvb: {
21936     SDValue Op0 = N->getOperand(1);
21937     SDValue Op1 = N->getOperand(2);
21938     SDValue Mask = N->getOperand(3);
21939
21940     // Don't try to simplify this intrinsic if we don't have SSE4.1.
21941     if (!Subtarget->hasSSE41())
21942       return SDValue();
21943
21944     // fold (blend A, A, Mask) -> A
21945     if (Op0 == Op1)
21946       return Op0;
21947     // fold (blend A, B, allZeros) -> A
21948     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
21949       return Op0;
21950     // fold (blend A, B, allOnes) -> B
21951     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
21952       return Op1;
21953
21954     // Simplify the case where the mask is a constant i32 value.
21955     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
21956       if (C->isNullValue())
21957         return Op0;
21958       if (C->isAllOnesValue())
21959         return Op1;
21960     }
21961
21962     return SDValue();
21963   }
21964
21965   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
21966   case Intrinsic::x86_sse2_psrai_w:
21967   case Intrinsic::x86_sse2_psrai_d:
21968   case Intrinsic::x86_avx2_psrai_w:
21969   case Intrinsic::x86_avx2_psrai_d:
21970   case Intrinsic::x86_sse2_psra_w:
21971   case Intrinsic::x86_sse2_psra_d:
21972   case Intrinsic::x86_avx2_psra_w:
21973   case Intrinsic::x86_avx2_psra_d: {
21974     SDValue Op0 = N->getOperand(1);
21975     SDValue Op1 = N->getOperand(2);
21976     EVT VT = Op0.getValueType();
21977     assert(VT.isVector() && "Expected a vector type!");
21978
21979     if (isa<BuildVectorSDNode>(Op1))
21980       Op1 = Op1.getOperand(0);
21981
21982     if (!isa<ConstantSDNode>(Op1))
21983       return SDValue();
21984
21985     EVT SVT = VT.getVectorElementType();
21986     unsigned SVTBits = SVT.getSizeInBits();
21987
21988     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
21989     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
21990     uint64_t ShAmt = C.getZExtValue();
21991
21992     // Don't try to convert this shift into a ISD::SRA if the shift
21993     // count is bigger than or equal to the element size.
21994     if (ShAmt >= SVTBits)
21995       return SDValue();
21996
21997     // Trivial case: if the shift count is zero, then fold this
21998     // into the first operand.
21999     if (ShAmt == 0)
22000       return Op0;
22001
22002     // Replace this packed shift intrinsic with a target independent
22003     // shift dag node.
22004     SDLoc DL(N);
22005     SDValue Splat = DAG.getConstant(C, DL, VT);
22006     return DAG.getNode(ISD::SRA, DL, VT, Op0, Splat);
22007   }
22008   }
22009 }
22010
22011 /// PerformMulCombine - Optimize a single multiply with constant into two
22012 /// in order to implement it with two cheaper instructions, e.g.
22013 /// LEA + SHL, LEA + LEA.
22014 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
22015                                  TargetLowering::DAGCombinerInfo &DCI) {
22016   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
22017     return SDValue();
22018
22019   EVT VT = N->getValueType(0);
22020   if (VT != MVT::i64 && VT != MVT::i32)
22021     return SDValue();
22022
22023   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
22024   if (!C)
22025     return SDValue();
22026   uint64_t MulAmt = C->getZExtValue();
22027   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
22028     return SDValue();
22029
22030   uint64_t MulAmt1 = 0;
22031   uint64_t MulAmt2 = 0;
22032   if ((MulAmt % 9) == 0) {
22033     MulAmt1 = 9;
22034     MulAmt2 = MulAmt / 9;
22035   } else if ((MulAmt % 5) == 0) {
22036     MulAmt1 = 5;
22037     MulAmt2 = MulAmt / 5;
22038   } else if ((MulAmt % 3) == 0) {
22039     MulAmt1 = 3;
22040     MulAmt2 = MulAmt / 3;
22041   }
22042   if (MulAmt2 &&
22043       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
22044     SDLoc DL(N);
22045
22046     if (isPowerOf2_64(MulAmt2) &&
22047         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
22048       // If second multiplifer is pow2, issue it first. We want the multiply by
22049       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
22050       // is an add.
22051       std::swap(MulAmt1, MulAmt2);
22052
22053     SDValue NewMul;
22054     if (isPowerOf2_64(MulAmt1))
22055       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
22056                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
22057     else
22058       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
22059                            DAG.getConstant(MulAmt1, DL, VT));
22060
22061     if (isPowerOf2_64(MulAmt2))
22062       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
22063                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
22064     else
22065       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
22066                            DAG.getConstant(MulAmt2, DL, VT));
22067
22068     // Do not add new nodes to DAG combiner worklist.
22069     DCI.CombineTo(N, NewMul, false);
22070   }
22071   return SDValue();
22072 }
22073
22074 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
22075   SDValue N0 = N->getOperand(0);
22076   SDValue N1 = N->getOperand(1);
22077   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
22078   EVT VT = N0.getValueType();
22079
22080   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
22081   // since the result of setcc_c is all zero's or all ones.
22082   if (VT.isInteger() && !VT.isVector() &&
22083       N1C && N0.getOpcode() == ISD::AND &&
22084       N0.getOperand(1).getOpcode() == ISD::Constant) {
22085     SDValue N00 = N0.getOperand(0);
22086     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
22087         ((N00.getOpcode() == ISD::ANY_EXTEND ||
22088           N00.getOpcode() == ISD::ZERO_EXTEND) &&
22089          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
22090       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
22091       APInt ShAmt = N1C->getAPIntValue();
22092       Mask = Mask.shl(ShAmt);
22093       if (Mask != 0) {
22094         SDLoc DL(N);
22095         return DAG.getNode(ISD::AND, DL, VT,
22096                            N00, DAG.getConstant(Mask, DL, VT));
22097       }
22098     }
22099   }
22100
22101   // Hardware support for vector shifts is sparse which makes us scalarize the
22102   // vector operations in many cases. Also, on sandybridge ADD is faster than
22103   // shl.
22104   // (shl V, 1) -> add V,V
22105   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
22106     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
22107       assert(N0.getValueType().isVector() && "Invalid vector shift type");
22108       // We shift all of the values by one. In many cases we do not have
22109       // hardware support for this operation. This is better expressed as an ADD
22110       // of two values.
22111       if (N1SplatC->getZExtValue() == 1)
22112         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
22113     }
22114
22115   return SDValue();
22116 }
22117
22118 /// \brief Returns a vector of 0s if the node in input is a vector logical
22119 /// shift by a constant amount which is known to be bigger than or equal
22120 /// to the vector element size in bits.
22121 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
22122                                       const X86Subtarget *Subtarget) {
22123   EVT VT = N->getValueType(0);
22124
22125   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
22126       (!Subtarget->hasInt256() ||
22127        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
22128     return SDValue();
22129
22130   SDValue Amt = N->getOperand(1);
22131   SDLoc DL(N);
22132   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
22133     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
22134       APInt ShiftAmt = AmtSplat->getAPIntValue();
22135       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
22136
22137       // SSE2/AVX2 logical shifts always return a vector of 0s
22138       // if the shift amount is bigger than or equal to
22139       // the element size. The constant shift amount will be
22140       // encoded as a 8-bit immediate.
22141       if (ShiftAmt.trunc(8).uge(MaxAmount))
22142         return getZeroVector(VT, Subtarget, DAG, DL);
22143     }
22144
22145   return SDValue();
22146 }
22147
22148 /// PerformShiftCombine - Combine shifts.
22149 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
22150                                    TargetLowering::DAGCombinerInfo &DCI,
22151                                    const X86Subtarget *Subtarget) {
22152   if (N->getOpcode() == ISD::SHL) {
22153     SDValue V = PerformSHLCombine(N, DAG);
22154     if (V.getNode()) return V;
22155   }
22156
22157   if (N->getOpcode() != ISD::SRA) {
22158     // Try to fold this logical shift into a zero vector.
22159     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
22160     if (V.getNode()) return V;
22161   }
22162
22163   return SDValue();
22164 }
22165
22166 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
22167 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
22168 // and friends.  Likewise for OR -> CMPNEQSS.
22169 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
22170                             TargetLowering::DAGCombinerInfo &DCI,
22171                             const X86Subtarget *Subtarget) {
22172   unsigned opcode;
22173
22174   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
22175   // we're requiring SSE2 for both.
22176   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
22177     SDValue N0 = N->getOperand(0);
22178     SDValue N1 = N->getOperand(1);
22179     SDValue CMP0 = N0->getOperand(1);
22180     SDValue CMP1 = N1->getOperand(1);
22181     SDLoc DL(N);
22182
22183     // The SETCCs should both refer to the same CMP.
22184     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
22185       return SDValue();
22186
22187     SDValue CMP00 = CMP0->getOperand(0);
22188     SDValue CMP01 = CMP0->getOperand(1);
22189     EVT     VT    = CMP00.getValueType();
22190
22191     if (VT == MVT::f32 || VT == MVT::f64) {
22192       bool ExpectingFlags = false;
22193       // Check for any users that want flags:
22194       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
22195            !ExpectingFlags && UI != UE; ++UI)
22196         switch (UI->getOpcode()) {
22197         default:
22198         case ISD::BR_CC:
22199         case ISD::BRCOND:
22200         case ISD::SELECT:
22201           ExpectingFlags = true;
22202           break;
22203         case ISD::CopyToReg:
22204         case ISD::SIGN_EXTEND:
22205         case ISD::ZERO_EXTEND:
22206         case ISD::ANY_EXTEND:
22207           break;
22208         }
22209
22210       if (!ExpectingFlags) {
22211         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
22212         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
22213
22214         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
22215           X86::CondCode tmp = cc0;
22216           cc0 = cc1;
22217           cc1 = tmp;
22218         }
22219
22220         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
22221             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
22222           // FIXME: need symbolic constants for these magic numbers.
22223           // See X86ATTInstPrinter.cpp:printSSECC().
22224           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
22225           if (Subtarget->hasAVX512()) {
22226             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
22227                                          CMP01,
22228                                          DAG.getConstant(x86cc, DL, MVT::i8));
22229             if (N->getValueType(0) != MVT::i1)
22230               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
22231                                  FSetCC);
22232             return FSetCC;
22233           }
22234           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
22235                                               CMP00.getValueType(), CMP00, CMP01,
22236                                               DAG.getConstant(x86cc, DL,
22237                                                               MVT::i8));
22238
22239           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
22240           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
22241
22242           if (is64BitFP && !Subtarget->is64Bit()) {
22243             // On a 32-bit target, we cannot bitcast the 64-bit float to a
22244             // 64-bit integer, since that's not a legal type. Since
22245             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
22246             // bits, but can do this little dance to extract the lowest 32 bits
22247             // and work with those going forward.
22248             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
22249                                            OnesOrZeroesF);
22250             SDValue Vector32 = DAG.getNode(ISD::BITCAST, DL, MVT::v4f32,
22251                                            Vector64);
22252             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
22253                                         Vector32, DAG.getIntPtrConstant(0, DL));
22254             IntVT = MVT::i32;
22255           }
22256
22257           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, IntVT,
22258                                               OnesOrZeroesF);
22259           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
22260                                       DAG.getConstant(1, DL, IntVT));
22261           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
22262                                               ANDed);
22263           return OneBitOfTruth;
22264         }
22265       }
22266     }
22267   }
22268   return SDValue();
22269 }
22270
22271 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
22272 /// so it can be folded inside ANDNP.
22273 static bool CanFoldXORWithAllOnes(const SDNode *N) {
22274   EVT VT = N->getValueType(0);
22275
22276   // Match direct AllOnes for 128 and 256-bit vectors
22277   if (ISD::isBuildVectorAllOnes(N))
22278     return true;
22279
22280   // Look through a bit convert.
22281   if (N->getOpcode() == ISD::BITCAST)
22282     N = N->getOperand(0).getNode();
22283
22284   // Sometimes the operand may come from a insert_subvector building a 256-bit
22285   // allones vector
22286   if (VT.is256BitVector() &&
22287       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
22288     SDValue V1 = N->getOperand(0);
22289     SDValue V2 = N->getOperand(1);
22290
22291     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
22292         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
22293         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
22294         ISD::isBuildVectorAllOnes(V2.getNode()))
22295       return true;
22296   }
22297
22298   return false;
22299 }
22300
22301 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
22302 // register. In most cases we actually compare or select YMM-sized registers
22303 // and mixing the two types creates horrible code. This method optimizes
22304 // some of the transition sequences.
22305 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
22306                                  TargetLowering::DAGCombinerInfo &DCI,
22307                                  const X86Subtarget *Subtarget) {
22308   EVT VT = N->getValueType(0);
22309   if (!VT.is256BitVector())
22310     return SDValue();
22311
22312   assert((N->getOpcode() == ISD::ANY_EXTEND ||
22313           N->getOpcode() == ISD::ZERO_EXTEND ||
22314           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
22315
22316   SDValue Narrow = N->getOperand(0);
22317   EVT NarrowVT = Narrow->getValueType(0);
22318   if (!NarrowVT.is128BitVector())
22319     return SDValue();
22320
22321   if (Narrow->getOpcode() != ISD::XOR &&
22322       Narrow->getOpcode() != ISD::AND &&
22323       Narrow->getOpcode() != ISD::OR)
22324     return SDValue();
22325
22326   SDValue N0  = Narrow->getOperand(0);
22327   SDValue N1  = Narrow->getOperand(1);
22328   SDLoc DL(Narrow);
22329
22330   // The Left side has to be a trunc.
22331   if (N0.getOpcode() != ISD::TRUNCATE)
22332     return SDValue();
22333
22334   // The type of the truncated inputs.
22335   EVT WideVT = N0->getOperand(0)->getValueType(0);
22336   if (WideVT != VT)
22337     return SDValue();
22338
22339   // The right side has to be a 'trunc' or a constant vector.
22340   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
22341   ConstantSDNode *RHSConstSplat = nullptr;
22342   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
22343     RHSConstSplat = RHSBV->getConstantSplatNode();
22344   if (!RHSTrunc && !RHSConstSplat)
22345     return SDValue();
22346
22347   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22348
22349   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
22350     return SDValue();
22351
22352   // Set N0 and N1 to hold the inputs to the new wide operation.
22353   N0 = N0->getOperand(0);
22354   if (RHSConstSplat) {
22355     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
22356                      SDValue(RHSConstSplat, 0));
22357     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
22358     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
22359   } else if (RHSTrunc) {
22360     N1 = N1->getOperand(0);
22361   }
22362
22363   // Generate the wide operation.
22364   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
22365   unsigned Opcode = N->getOpcode();
22366   switch (Opcode) {
22367   case ISD::ANY_EXTEND:
22368     return Op;
22369   case ISD::ZERO_EXTEND: {
22370     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
22371     APInt Mask = APInt::getAllOnesValue(InBits);
22372     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
22373     return DAG.getNode(ISD::AND, DL, VT,
22374                        Op, DAG.getConstant(Mask, DL, VT));
22375   }
22376   case ISD::SIGN_EXTEND:
22377     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
22378                        Op, DAG.getValueType(NarrowVT));
22379   default:
22380     llvm_unreachable("Unexpected opcode");
22381   }
22382 }
22383
22384 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
22385                                  TargetLowering::DAGCombinerInfo &DCI,
22386                                  const X86Subtarget *Subtarget) {
22387   SDValue N0 = N->getOperand(0);
22388   SDValue N1 = N->getOperand(1);
22389   SDLoc DL(N);
22390
22391   // A vector zext_in_reg may be represented as a shuffle,
22392   // feeding into a bitcast (this represents anyext) feeding into
22393   // an and with a mask.
22394   // We'd like to try to combine that into a shuffle with zero
22395   // plus a bitcast, removing the and.
22396   if (N0.getOpcode() != ISD::BITCAST ||
22397       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
22398     return SDValue();
22399
22400   // The other side of the AND should be a splat of 2^C, where C
22401   // is the number of bits in the source type.
22402   if (N1.getOpcode() == ISD::BITCAST)
22403     N1 = N1.getOperand(0);
22404   if (N1.getOpcode() != ISD::BUILD_VECTOR)
22405     return SDValue();
22406   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
22407
22408   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
22409   EVT SrcType = Shuffle->getValueType(0);
22410
22411   // We expect a single-source shuffle
22412   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
22413     return SDValue();
22414
22415   unsigned SrcSize = SrcType.getScalarSizeInBits();
22416
22417   APInt SplatValue, SplatUndef;
22418   unsigned SplatBitSize;
22419   bool HasAnyUndefs;
22420   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
22421                                 SplatBitSize, HasAnyUndefs))
22422     return SDValue();
22423
22424   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
22425   // Make sure the splat matches the mask we expect
22426   if (SplatBitSize > ResSize ||
22427       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
22428     return SDValue();
22429
22430   // Make sure the input and output size make sense
22431   if (SrcSize >= ResSize || ResSize % SrcSize)
22432     return SDValue();
22433
22434   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
22435   // The number of u's between each two values depends on the ratio between
22436   // the source and dest type.
22437   unsigned ZextRatio = ResSize / SrcSize;
22438   bool IsZext = true;
22439   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
22440     if (i % ZextRatio) {
22441       if (Shuffle->getMaskElt(i) > 0) {
22442         // Expected undef
22443         IsZext = false;
22444         break;
22445       }
22446     } else {
22447       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
22448         // Expected element number
22449         IsZext = false;
22450         break;
22451       }
22452     }
22453   }
22454
22455   if (!IsZext)
22456     return SDValue();
22457
22458   // Ok, perform the transformation - replace the shuffle with
22459   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
22460   // (instead of undef) where the k elements come from the zero vector.
22461   SmallVector<int, 8> Mask;
22462   unsigned NumElems = SrcType.getVectorNumElements();
22463   for (unsigned i = 0; i < NumElems; ++i)
22464     if (i % ZextRatio)
22465       Mask.push_back(NumElems);
22466     else
22467       Mask.push_back(i / ZextRatio);
22468
22469   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
22470     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
22471   return DAG.getNode(ISD::BITCAST, DL, N0.getValueType(), NewShuffle);
22472 }
22473
22474 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
22475                                  TargetLowering::DAGCombinerInfo &DCI,
22476                                  const X86Subtarget *Subtarget) {
22477   if (DCI.isBeforeLegalizeOps())
22478     return SDValue();
22479
22480   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
22481     return Zext;
22482
22483   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
22484     return R;
22485
22486   EVT VT = N->getValueType(0);
22487   SDValue N0 = N->getOperand(0);
22488   SDValue N1 = N->getOperand(1);
22489   SDLoc DL(N);
22490
22491   // Create BEXTR instructions
22492   // BEXTR is ((X >> imm) & (2**size-1))
22493   if (VT == MVT::i32 || VT == MVT::i64) {
22494     // Check for BEXTR.
22495     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
22496         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
22497       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
22498       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22499       if (MaskNode && ShiftNode) {
22500         uint64_t Mask = MaskNode->getZExtValue();
22501         uint64_t Shift = ShiftNode->getZExtValue();
22502         if (isMask_64(Mask)) {
22503           uint64_t MaskSize = countPopulation(Mask);
22504           if (Shift + MaskSize <= VT.getSizeInBits())
22505             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
22506                                DAG.getConstant(Shift | (MaskSize << 8), DL,
22507                                                VT));
22508         }
22509       }
22510     } // BEXTR
22511
22512     return SDValue();
22513   }
22514
22515   // Want to form ANDNP nodes:
22516   // 1) In the hopes of then easily combining them with OR and AND nodes
22517   //    to form PBLEND/PSIGN.
22518   // 2) To match ANDN packed intrinsics
22519   if (VT != MVT::v2i64 && VT != MVT::v4i64)
22520     return SDValue();
22521
22522   // Check LHS for vnot
22523   if (N0.getOpcode() == ISD::XOR &&
22524       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
22525       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
22526     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
22527
22528   // Check RHS for vnot
22529   if (N1.getOpcode() == ISD::XOR &&
22530       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
22531       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
22532     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
22533
22534   return SDValue();
22535 }
22536
22537 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
22538                                 TargetLowering::DAGCombinerInfo &DCI,
22539                                 const X86Subtarget *Subtarget) {
22540   if (DCI.isBeforeLegalizeOps())
22541     return SDValue();
22542
22543   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
22544   if (R.getNode())
22545     return R;
22546
22547   SDValue N0 = N->getOperand(0);
22548   SDValue N1 = N->getOperand(1);
22549   EVT VT = N->getValueType(0);
22550
22551   // look for psign/blend
22552   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
22553     if (!Subtarget->hasSSSE3() ||
22554         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
22555       return SDValue();
22556
22557     // Canonicalize pandn to RHS
22558     if (N0.getOpcode() == X86ISD::ANDNP)
22559       std::swap(N0, N1);
22560     // or (and (m, y), (pandn m, x))
22561     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
22562       SDValue Mask = N1.getOperand(0);
22563       SDValue X    = N1.getOperand(1);
22564       SDValue Y;
22565       if (N0.getOperand(0) == Mask)
22566         Y = N0.getOperand(1);
22567       if (N0.getOperand(1) == Mask)
22568         Y = N0.getOperand(0);
22569
22570       // Check to see if the mask appeared in both the AND and ANDNP and
22571       if (!Y.getNode())
22572         return SDValue();
22573
22574       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
22575       // Look through mask bitcast.
22576       if (Mask.getOpcode() == ISD::BITCAST)
22577         Mask = Mask.getOperand(0);
22578       if (X.getOpcode() == ISD::BITCAST)
22579         X = X.getOperand(0);
22580       if (Y.getOpcode() == ISD::BITCAST)
22581         Y = Y.getOperand(0);
22582
22583       EVT MaskVT = Mask.getValueType();
22584
22585       // Validate that the Mask operand is a vector sra node.
22586       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
22587       // there is no psrai.b
22588       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
22589       unsigned SraAmt = ~0;
22590       if (Mask.getOpcode() == ISD::SRA) {
22591         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
22592           if (auto *AmtConst = AmtBV->getConstantSplatNode())
22593             SraAmt = AmtConst->getZExtValue();
22594       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
22595         SDValue SraC = Mask.getOperand(1);
22596         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
22597       }
22598       if ((SraAmt + 1) != EltBits)
22599         return SDValue();
22600
22601       SDLoc DL(N);
22602
22603       // Now we know we at least have a plendvb with the mask val.  See if
22604       // we can form a psignb/w/d.
22605       // psign = x.type == y.type == mask.type && y = sub(0, x);
22606       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
22607           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
22608           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
22609         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
22610                "Unsupported VT for PSIGN");
22611         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
22612         return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
22613       }
22614       // PBLENDVB only available on SSE 4.1
22615       if (!Subtarget->hasSSE41())
22616         return SDValue();
22617
22618       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
22619
22620       X = DAG.getNode(ISD::BITCAST, DL, BlendVT, X);
22621       Y = DAG.getNode(ISD::BITCAST, DL, BlendVT, Y);
22622       Mask = DAG.getNode(ISD::BITCAST, DL, BlendVT, Mask);
22623       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
22624       return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
22625     }
22626   }
22627
22628   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
22629     return SDValue();
22630
22631   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
22632   MachineFunction &MF = DAG.getMachineFunction();
22633   bool OptForSize =
22634       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
22635
22636   // SHLD/SHRD instructions have lower register pressure, but on some
22637   // platforms they have higher latency than the equivalent
22638   // series of shifts/or that would otherwise be generated.
22639   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
22640   // have higher latencies and we are not optimizing for size.
22641   if (!OptForSize && Subtarget->isSHLDSlow())
22642     return SDValue();
22643
22644   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
22645     std::swap(N0, N1);
22646   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
22647     return SDValue();
22648   if (!N0.hasOneUse() || !N1.hasOneUse())
22649     return SDValue();
22650
22651   SDValue ShAmt0 = N0.getOperand(1);
22652   if (ShAmt0.getValueType() != MVT::i8)
22653     return SDValue();
22654   SDValue ShAmt1 = N1.getOperand(1);
22655   if (ShAmt1.getValueType() != MVT::i8)
22656     return SDValue();
22657   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
22658     ShAmt0 = ShAmt0.getOperand(0);
22659   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
22660     ShAmt1 = ShAmt1.getOperand(0);
22661
22662   SDLoc DL(N);
22663   unsigned Opc = X86ISD::SHLD;
22664   SDValue Op0 = N0.getOperand(0);
22665   SDValue Op1 = N1.getOperand(0);
22666   if (ShAmt0.getOpcode() == ISD::SUB) {
22667     Opc = X86ISD::SHRD;
22668     std::swap(Op0, Op1);
22669     std::swap(ShAmt0, ShAmt1);
22670   }
22671
22672   unsigned Bits = VT.getSizeInBits();
22673   if (ShAmt1.getOpcode() == ISD::SUB) {
22674     SDValue Sum = ShAmt1.getOperand(0);
22675     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
22676       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
22677       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
22678         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
22679       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
22680         return DAG.getNode(Opc, DL, VT,
22681                            Op0, Op1,
22682                            DAG.getNode(ISD::TRUNCATE, DL,
22683                                        MVT::i8, ShAmt0));
22684     }
22685   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
22686     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
22687     if (ShAmt0C &&
22688         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
22689       return DAG.getNode(Opc, DL, VT,
22690                          N0.getOperand(0), N1.getOperand(0),
22691                          DAG.getNode(ISD::TRUNCATE, DL,
22692                                        MVT::i8, ShAmt0));
22693   }
22694
22695   return SDValue();
22696 }
22697
22698 // Generate NEG and CMOV for integer abs.
22699 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
22700   EVT VT = N->getValueType(0);
22701
22702   // Since X86 does not have CMOV for 8-bit integer, we don't convert
22703   // 8-bit integer abs to NEG and CMOV.
22704   if (VT.isInteger() && VT.getSizeInBits() == 8)
22705     return SDValue();
22706
22707   SDValue N0 = N->getOperand(0);
22708   SDValue N1 = N->getOperand(1);
22709   SDLoc DL(N);
22710
22711   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
22712   // and change it to SUB and CMOV.
22713   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
22714       N0.getOpcode() == ISD::ADD &&
22715       N0.getOperand(1) == N1 &&
22716       N1.getOpcode() == ISD::SRA &&
22717       N1.getOperand(0) == N0.getOperand(0))
22718     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
22719       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
22720         // Generate SUB & CMOV.
22721         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
22722                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
22723
22724         SDValue Ops[] = { N0.getOperand(0), Neg,
22725                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
22726                           SDValue(Neg.getNode(), 1) };
22727         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
22728       }
22729   return SDValue();
22730 }
22731
22732 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
22733 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
22734                                  TargetLowering::DAGCombinerInfo &DCI,
22735                                  const X86Subtarget *Subtarget) {
22736   if (DCI.isBeforeLegalizeOps())
22737     return SDValue();
22738
22739   if (Subtarget->hasCMov()) {
22740     SDValue RV = performIntegerAbsCombine(N, DAG);
22741     if (RV.getNode())
22742       return RV;
22743   }
22744
22745   return SDValue();
22746 }
22747
22748 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
22749 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
22750                                   TargetLowering::DAGCombinerInfo &DCI,
22751                                   const X86Subtarget *Subtarget) {
22752   LoadSDNode *Ld = cast<LoadSDNode>(N);
22753   EVT RegVT = Ld->getValueType(0);
22754   EVT MemVT = Ld->getMemoryVT();
22755   SDLoc dl(Ld);
22756   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22757
22758   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
22759   // into two 16-byte operations.
22760   ISD::LoadExtType Ext = Ld->getExtensionType();
22761   unsigned Alignment = Ld->getAlignment();
22762   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
22763   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
22764       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
22765     unsigned NumElems = RegVT.getVectorNumElements();
22766     if (NumElems < 2)
22767       return SDValue();
22768
22769     SDValue Ptr = Ld->getBasePtr();
22770     SDValue Increment = DAG.getConstant(16, dl, TLI.getPointerTy());
22771
22772     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
22773                                   NumElems/2);
22774     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
22775                                 Ld->getPointerInfo(), Ld->isVolatile(),
22776                                 Ld->isNonTemporal(), Ld->isInvariant(),
22777                                 Alignment);
22778     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
22779     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
22780                                 Ld->getPointerInfo(), Ld->isVolatile(),
22781                                 Ld->isNonTemporal(), Ld->isInvariant(),
22782                                 std::min(16U, Alignment));
22783     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22784                              Load1.getValue(1),
22785                              Load2.getValue(1));
22786
22787     SDValue NewVec = DAG.getUNDEF(RegVT);
22788     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
22789     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
22790     return DCI.CombineTo(N, NewVec, TF, true);
22791   }
22792
22793   return SDValue();
22794 }
22795
22796 /// PerformMLOADCombine - Resolve extending loads
22797 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
22798                                    TargetLowering::DAGCombinerInfo &DCI,
22799                                    const X86Subtarget *Subtarget) {
22800   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
22801   if (Mld->getExtensionType() != ISD::SEXTLOAD)
22802     return SDValue();
22803
22804   EVT VT = Mld->getValueType(0);
22805   unsigned NumElems = VT.getVectorNumElements();
22806   EVT LdVT = Mld->getMemoryVT();
22807   SDLoc dl(Mld);
22808
22809   assert(LdVT != VT && "Cannot extend to the same type");
22810   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
22811   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
22812   // From, To sizes and ElemCount must be pow of two
22813   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22814     "Unexpected size for extending masked load");
22815
22816   unsigned SizeRatio  = ToSz / FromSz;
22817   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
22818
22819   // Create a type on which we perform the shuffle
22820   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22821           LdVT.getScalarType(), NumElems*SizeRatio);
22822   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22823
22824   // Convert Src0 value
22825   SDValue WideSrc0 = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mld->getSrc0());
22826   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
22827     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22828     for (unsigned i = 0; i != NumElems; ++i)
22829       ShuffleVec[i] = i * SizeRatio;
22830
22831     // Can't shuffle using an illegal type.
22832     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22833             && "WideVecVT should be legal");
22834     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
22835                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
22836   }
22837   // Prepare the new mask
22838   SDValue NewMask;
22839   SDValue Mask = Mld->getMask();
22840   if (Mask.getValueType() == VT) {
22841     // Mask and original value have the same type
22842     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22843     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22844     for (unsigned i = 0; i != NumElems; ++i)
22845       ShuffleVec[i] = i * SizeRatio;
22846     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22847       ShuffleVec[i] = NumElems*SizeRatio;
22848     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22849                                    DAG.getConstant(0, dl, WideVecVT),
22850                                    &ShuffleVec[0]);
22851   }
22852   else {
22853     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22854     unsigned WidenNumElts = NumElems*SizeRatio;
22855     unsigned MaskNumElts = VT.getVectorNumElements();
22856     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22857                                      WidenNumElts);
22858
22859     unsigned NumConcat = WidenNumElts / MaskNumElts;
22860     SmallVector<SDValue, 16> Ops(NumConcat);
22861     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
22862     Ops[0] = Mask;
22863     for (unsigned i = 1; i != NumConcat; ++i)
22864       Ops[i] = ZeroVal;
22865
22866     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22867   }
22868
22869   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
22870                                      Mld->getBasePtr(), NewMask, WideSrc0,
22871                                      Mld->getMemoryVT(), Mld->getMemOperand(),
22872                                      ISD::NON_EXTLOAD);
22873   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
22874   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
22875
22876 }
22877 /// PerformMSTORECombine - Resolve truncating stores
22878 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
22879                                     const X86Subtarget *Subtarget) {
22880   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
22881   if (!Mst->isTruncatingStore())
22882     return SDValue();
22883
22884   EVT VT = Mst->getValue().getValueType();
22885   unsigned NumElems = VT.getVectorNumElements();
22886   EVT StVT = Mst->getMemoryVT();
22887   SDLoc dl(Mst);
22888
22889   assert(StVT != VT && "Cannot truncate to the same type");
22890   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22891   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22892
22893   // From, To sizes and ElemCount must be pow of two
22894   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22895     "Unexpected size for truncating masked store");
22896   // We are going to use the original vector elt for storing.
22897   // Accumulated smaller vector elements must be a multiple of the store size.
22898   assert (((NumElems * FromSz) % ToSz) == 0 &&
22899           "Unexpected ratio for truncating masked store");
22900
22901   unsigned SizeRatio  = FromSz / ToSz;
22902   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22903
22904   // Create a type on which we perform the shuffle
22905   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22906           StVT.getScalarType(), NumElems*SizeRatio);
22907
22908   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22909
22910   SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mst->getValue());
22911   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22912   for (unsigned i = 0; i != NumElems; ++i)
22913     ShuffleVec[i] = i * SizeRatio;
22914
22915   // Can't shuffle using an illegal type.
22916   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22917           && "WideVecVT should be legal");
22918
22919   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22920                                         DAG.getUNDEF(WideVecVT),
22921                                         &ShuffleVec[0]);
22922
22923   SDValue NewMask;
22924   SDValue Mask = Mst->getMask();
22925   if (Mask.getValueType() == VT) {
22926     // Mask and original value have the same type
22927     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22928     for (unsigned i = 0; i != NumElems; ++i)
22929       ShuffleVec[i] = i * SizeRatio;
22930     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22931       ShuffleVec[i] = NumElems*SizeRatio;
22932     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22933                                    DAG.getConstant(0, dl, WideVecVT),
22934                                    &ShuffleVec[0]);
22935   }
22936   else {
22937     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22938     unsigned WidenNumElts = NumElems*SizeRatio;
22939     unsigned MaskNumElts = VT.getVectorNumElements();
22940     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22941                                      WidenNumElts);
22942
22943     unsigned NumConcat = WidenNumElts / MaskNumElts;
22944     SmallVector<SDValue, 16> Ops(NumConcat);
22945     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
22946     Ops[0] = Mask;
22947     for (unsigned i = 1; i != NumConcat; ++i)
22948       Ops[i] = ZeroVal;
22949
22950     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22951   }
22952
22953   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
22954                             NewMask, StVT, Mst->getMemOperand(), false);
22955 }
22956 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
22957 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
22958                                    const X86Subtarget *Subtarget) {
22959   StoreSDNode *St = cast<StoreSDNode>(N);
22960   EVT VT = St->getValue().getValueType();
22961   EVT StVT = St->getMemoryVT();
22962   SDLoc dl(St);
22963   SDValue StoredVal = St->getOperand(1);
22964   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22965
22966   // If we are saving a concatenation of two XMM registers and 32-byte stores
22967   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
22968   unsigned Alignment = St->getAlignment();
22969   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
22970   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
22971       StVT == VT && !IsAligned) {
22972     unsigned NumElems = VT.getVectorNumElements();
22973     if (NumElems < 2)
22974       return SDValue();
22975
22976     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
22977     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
22978
22979     SDValue Stride = DAG.getConstant(16, dl, TLI.getPointerTy());
22980     SDValue Ptr0 = St->getBasePtr();
22981     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
22982
22983     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
22984                                 St->getPointerInfo(), St->isVolatile(),
22985                                 St->isNonTemporal(), Alignment);
22986     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
22987                                 St->getPointerInfo(), St->isVolatile(),
22988                                 St->isNonTemporal(),
22989                                 std::min(16U, Alignment));
22990     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
22991   }
22992
22993   // Optimize trunc store (of multiple scalars) to shuffle and store.
22994   // First, pack all of the elements in one place. Next, store to memory
22995   // in fewer chunks.
22996   if (St->isTruncatingStore() && VT.isVector()) {
22997     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22998     unsigned NumElems = VT.getVectorNumElements();
22999     assert(StVT != VT && "Cannot truncate to the same type");
23000     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23001     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23002
23003     // From, To sizes and ElemCount must be pow of two
23004     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
23005     // We are going to use the original vector elt for storing.
23006     // Accumulated smaller vector elements must be a multiple of the store size.
23007     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
23008
23009     unsigned SizeRatio  = FromSz / ToSz;
23010
23011     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23012
23013     // Create a type on which we perform the shuffle
23014     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23015             StVT.getScalarType(), NumElems*SizeRatio);
23016
23017     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23018
23019     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
23020     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
23021     for (unsigned i = 0; i != NumElems; ++i)
23022       ShuffleVec[i] = i * SizeRatio;
23023
23024     // Can't shuffle using an illegal type.
23025     if (!TLI.isTypeLegal(WideVecVT))
23026       return SDValue();
23027
23028     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23029                                          DAG.getUNDEF(WideVecVT),
23030                                          &ShuffleVec[0]);
23031     // At this point all of the data is stored at the bottom of the
23032     // register. We now need to save it to mem.
23033
23034     // Find the largest store unit
23035     MVT StoreType = MVT::i8;
23036     for (MVT Tp : MVT::integer_valuetypes()) {
23037       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
23038         StoreType = Tp;
23039     }
23040
23041     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
23042     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
23043         (64 <= NumElems * ToSz))
23044       StoreType = MVT::f64;
23045
23046     // Bitcast the original vector into a vector of store-size units
23047     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
23048             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
23049     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
23050     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
23051     SmallVector<SDValue, 8> Chains;
23052     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, dl,
23053                                         TLI.getPointerTy());
23054     SDValue Ptr = St->getBasePtr();
23055
23056     // Perform one or more big stores into memory.
23057     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
23058       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
23059                                    StoreType, ShuffWide,
23060                                    DAG.getIntPtrConstant(i, dl));
23061       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
23062                                 St->getPointerInfo(), St->isVolatile(),
23063                                 St->isNonTemporal(), St->getAlignment());
23064       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23065       Chains.push_back(Ch);
23066     }
23067
23068     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
23069   }
23070
23071   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
23072   // the FP state in cases where an emms may be missing.
23073   // A preferable solution to the general problem is to figure out the right
23074   // places to insert EMMS.  This qualifies as a quick hack.
23075
23076   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
23077   if (VT.getSizeInBits() != 64)
23078     return SDValue();
23079
23080   const Function *F = DAG.getMachineFunction().getFunction();
23081   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
23082   bool F64IsLegal = !DAG.getTarget().Options.UseSoftFloat && !NoImplicitFloatOps
23083                      && Subtarget->hasSSE2();
23084   if ((VT.isVector() ||
23085        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
23086       isa<LoadSDNode>(St->getValue()) &&
23087       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
23088       St->getChain().hasOneUse() && !St->isVolatile()) {
23089     SDNode* LdVal = St->getValue().getNode();
23090     LoadSDNode *Ld = nullptr;
23091     int TokenFactorIndex = -1;
23092     SmallVector<SDValue, 8> Ops;
23093     SDNode* ChainVal = St->getChain().getNode();
23094     // Must be a store of a load.  We currently handle two cases:  the load
23095     // is a direct child, and it's under an intervening TokenFactor.  It is
23096     // possible to dig deeper under nested TokenFactors.
23097     if (ChainVal == LdVal)
23098       Ld = cast<LoadSDNode>(St->getChain());
23099     else if (St->getValue().hasOneUse() &&
23100              ChainVal->getOpcode() == ISD::TokenFactor) {
23101       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
23102         if (ChainVal->getOperand(i).getNode() == LdVal) {
23103           TokenFactorIndex = i;
23104           Ld = cast<LoadSDNode>(St->getValue());
23105         } else
23106           Ops.push_back(ChainVal->getOperand(i));
23107       }
23108     }
23109
23110     if (!Ld || !ISD::isNormalLoad(Ld))
23111       return SDValue();
23112
23113     // If this is not the MMX case, i.e. we are just turning i64 load/store
23114     // into f64 load/store, avoid the transformation if there are multiple
23115     // uses of the loaded value.
23116     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
23117       return SDValue();
23118
23119     SDLoc LdDL(Ld);
23120     SDLoc StDL(N);
23121     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
23122     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
23123     // pair instead.
23124     if (Subtarget->is64Bit() || F64IsLegal) {
23125       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
23126       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
23127                                   Ld->getPointerInfo(), Ld->isVolatile(),
23128                                   Ld->isNonTemporal(), Ld->isInvariant(),
23129                                   Ld->getAlignment());
23130       SDValue NewChain = NewLd.getValue(1);
23131       if (TokenFactorIndex != -1) {
23132         Ops.push_back(NewChain);
23133         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23134       }
23135       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
23136                           St->getPointerInfo(),
23137                           St->isVolatile(), St->isNonTemporal(),
23138                           St->getAlignment());
23139     }
23140
23141     // Otherwise, lower to two pairs of 32-bit loads / stores.
23142     SDValue LoAddr = Ld->getBasePtr();
23143     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
23144                                  DAG.getConstant(4, LdDL, MVT::i32));
23145
23146     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
23147                                Ld->getPointerInfo(),
23148                                Ld->isVolatile(), Ld->isNonTemporal(),
23149                                Ld->isInvariant(), Ld->getAlignment());
23150     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
23151                                Ld->getPointerInfo().getWithOffset(4),
23152                                Ld->isVolatile(), Ld->isNonTemporal(),
23153                                Ld->isInvariant(),
23154                                MinAlign(Ld->getAlignment(), 4));
23155
23156     SDValue NewChain = LoLd.getValue(1);
23157     if (TokenFactorIndex != -1) {
23158       Ops.push_back(LoLd);
23159       Ops.push_back(HiLd);
23160       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23161     }
23162
23163     LoAddr = St->getBasePtr();
23164     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
23165                          DAG.getConstant(4, StDL, MVT::i32));
23166
23167     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
23168                                 St->getPointerInfo(),
23169                                 St->isVolatile(), St->isNonTemporal(),
23170                                 St->getAlignment());
23171     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
23172                                 St->getPointerInfo().getWithOffset(4),
23173                                 St->isVolatile(),
23174                                 St->isNonTemporal(),
23175                                 MinAlign(St->getAlignment(), 4));
23176     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
23177   }
23178
23179   // This is similar to the above case, but here we handle a scalar 64-bit
23180   // integer store that is extracted from a vector on a 32-bit target.
23181   // If we have SSE2, then we can treat it like a floating-point double
23182   // to get past legalization. The execution dependencies fixup pass will
23183   // choose the optimal machine instruction for the store if this really is
23184   // an integer or v2f32 rather than an f64.
23185   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
23186       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
23187     SDValue OldExtract = St->getOperand(1);
23188     SDValue ExtOp0 = OldExtract.getOperand(0);
23189     unsigned VecSize = ExtOp0.getValueSizeInBits();
23190     MVT VecVT = MVT::getVectorVT(MVT::f64, VecSize / 64);
23191     SDValue BitCast = DAG.getNode(ISD::BITCAST, dl, VecVT, ExtOp0);
23192     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
23193                                      BitCast, OldExtract.getOperand(1));
23194     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
23195                         St->getPointerInfo(), St->isVolatile(),
23196                         St->isNonTemporal(), St->getAlignment());
23197   }
23198
23199   return SDValue();
23200 }
23201
23202 /// Return 'true' if this vector operation is "horizontal"
23203 /// and return the operands for the horizontal operation in LHS and RHS.  A
23204 /// horizontal operation performs the binary operation on successive elements
23205 /// of its first operand, then on successive elements of its second operand,
23206 /// returning the resulting values in a vector.  For example, if
23207 ///   A = < float a0, float a1, float a2, float a3 >
23208 /// and
23209 ///   B = < float b0, float b1, float b2, float b3 >
23210 /// then the result of doing a horizontal operation on A and B is
23211 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
23212 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
23213 /// A horizontal-op B, for some already available A and B, and if so then LHS is
23214 /// set to A, RHS to B, and the routine returns 'true'.
23215 /// Note that the binary operation should have the property that if one of the
23216 /// operands is UNDEF then the result is UNDEF.
23217 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
23218   // Look for the following pattern: if
23219   //   A = < float a0, float a1, float a2, float a3 >
23220   //   B = < float b0, float b1, float b2, float b3 >
23221   // and
23222   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
23223   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
23224   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
23225   // which is A horizontal-op B.
23226
23227   // At least one of the operands should be a vector shuffle.
23228   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
23229       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
23230     return false;
23231
23232   MVT VT = LHS.getSimpleValueType();
23233
23234   assert((VT.is128BitVector() || VT.is256BitVector()) &&
23235          "Unsupported vector type for horizontal add/sub");
23236
23237   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
23238   // operate independently on 128-bit lanes.
23239   unsigned NumElts = VT.getVectorNumElements();
23240   unsigned NumLanes = VT.getSizeInBits()/128;
23241   unsigned NumLaneElts = NumElts / NumLanes;
23242   assert((NumLaneElts % 2 == 0) &&
23243          "Vector type should have an even number of elements in each lane");
23244   unsigned HalfLaneElts = NumLaneElts/2;
23245
23246   // View LHS in the form
23247   //   LHS = VECTOR_SHUFFLE A, B, LMask
23248   // If LHS is not a shuffle then pretend it is the shuffle
23249   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
23250   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
23251   // type VT.
23252   SDValue A, B;
23253   SmallVector<int, 16> LMask(NumElts);
23254   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23255     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
23256       A = LHS.getOperand(0);
23257     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
23258       B = LHS.getOperand(1);
23259     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
23260     std::copy(Mask.begin(), Mask.end(), LMask.begin());
23261   } else {
23262     if (LHS.getOpcode() != ISD::UNDEF)
23263       A = LHS;
23264     for (unsigned i = 0; i != NumElts; ++i)
23265       LMask[i] = i;
23266   }
23267
23268   // Likewise, view RHS in the form
23269   //   RHS = VECTOR_SHUFFLE C, D, RMask
23270   SDValue C, D;
23271   SmallVector<int, 16> RMask(NumElts);
23272   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23273     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
23274       C = RHS.getOperand(0);
23275     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
23276       D = RHS.getOperand(1);
23277     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
23278     std::copy(Mask.begin(), Mask.end(), RMask.begin());
23279   } else {
23280     if (RHS.getOpcode() != ISD::UNDEF)
23281       C = RHS;
23282     for (unsigned i = 0; i != NumElts; ++i)
23283       RMask[i] = i;
23284   }
23285
23286   // Check that the shuffles are both shuffling the same vectors.
23287   if (!(A == C && B == D) && !(A == D && B == C))
23288     return false;
23289
23290   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
23291   if (!A.getNode() && !B.getNode())
23292     return false;
23293
23294   // If A and B occur in reverse order in RHS, then "swap" them (which means
23295   // rewriting the mask).
23296   if (A != C)
23297     ShuffleVectorSDNode::commuteMask(RMask);
23298
23299   // At this point LHS and RHS are equivalent to
23300   //   LHS = VECTOR_SHUFFLE A, B, LMask
23301   //   RHS = VECTOR_SHUFFLE A, B, RMask
23302   // Check that the masks correspond to performing a horizontal operation.
23303   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
23304     for (unsigned i = 0; i != NumLaneElts; ++i) {
23305       int LIdx = LMask[i+l], RIdx = RMask[i+l];
23306
23307       // Ignore any UNDEF components.
23308       if (LIdx < 0 || RIdx < 0 ||
23309           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
23310           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
23311         continue;
23312
23313       // Check that successive elements are being operated on.  If not, this is
23314       // not a horizontal operation.
23315       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
23316       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
23317       if (!(LIdx == Index && RIdx == Index + 1) &&
23318           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
23319         return false;
23320     }
23321   }
23322
23323   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
23324   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
23325   return true;
23326 }
23327
23328 /// Do target-specific dag combines on floating point adds.
23329 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
23330                                   const X86Subtarget *Subtarget) {
23331   EVT VT = N->getValueType(0);
23332   SDValue LHS = N->getOperand(0);
23333   SDValue RHS = N->getOperand(1);
23334
23335   // Try to synthesize horizontal adds from adds of shuffles.
23336   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23337        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23338       isHorizontalBinOp(LHS, RHS, true))
23339     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
23340   return SDValue();
23341 }
23342
23343 /// Do target-specific dag combines on floating point subs.
23344 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
23345                                   const X86Subtarget *Subtarget) {
23346   EVT VT = N->getValueType(0);
23347   SDValue LHS = N->getOperand(0);
23348   SDValue RHS = N->getOperand(1);
23349
23350   // Try to synthesize horizontal subs from subs of shuffles.
23351   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23352        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23353       isHorizontalBinOp(LHS, RHS, false))
23354     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
23355   return SDValue();
23356 }
23357
23358 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
23359 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
23360   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
23361
23362   // F[X]OR(0.0, x) -> x
23363   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23364     if (C->getValueAPF().isPosZero())
23365       return N->getOperand(1);
23366
23367   // F[X]OR(x, 0.0) -> x
23368   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23369     if (C->getValueAPF().isPosZero())
23370       return N->getOperand(0);
23371   return SDValue();
23372 }
23373
23374 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
23375 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
23376   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
23377
23378   // Only perform optimizations if UnsafeMath is used.
23379   if (!DAG.getTarget().Options.UnsafeFPMath)
23380     return SDValue();
23381
23382   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
23383   // into FMINC and FMAXC, which are Commutative operations.
23384   unsigned NewOp = 0;
23385   switch (N->getOpcode()) {
23386     default: llvm_unreachable("unknown opcode");
23387     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
23388     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
23389   }
23390
23391   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
23392                      N->getOperand(0), N->getOperand(1));
23393 }
23394
23395 /// Do target-specific dag combines on X86ISD::FAND nodes.
23396 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
23397   // FAND(0.0, x) -> 0.0
23398   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23399     if (C->getValueAPF().isPosZero())
23400       return N->getOperand(0);
23401
23402   // FAND(x, 0.0) -> 0.0
23403   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23404     if (C->getValueAPF().isPosZero())
23405       return N->getOperand(1);
23406
23407   return SDValue();
23408 }
23409
23410 /// Do target-specific dag combines on X86ISD::FANDN nodes
23411 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
23412   // FANDN(0.0, x) -> x
23413   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23414     if (C->getValueAPF().isPosZero())
23415       return N->getOperand(1);
23416
23417   // FANDN(x, 0.0) -> 0.0
23418   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23419     if (C->getValueAPF().isPosZero())
23420       return N->getOperand(1);
23421
23422   return SDValue();
23423 }
23424
23425 static SDValue PerformBTCombine(SDNode *N,
23426                                 SelectionDAG &DAG,
23427                                 TargetLowering::DAGCombinerInfo &DCI) {
23428   // BT ignores high bits in the bit index operand.
23429   SDValue Op1 = N->getOperand(1);
23430   if (Op1.hasOneUse()) {
23431     unsigned BitWidth = Op1.getValueSizeInBits();
23432     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
23433     APInt KnownZero, KnownOne;
23434     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
23435                                           !DCI.isBeforeLegalizeOps());
23436     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23437     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
23438         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
23439       DCI.CommitTargetLoweringOpt(TLO);
23440   }
23441   return SDValue();
23442 }
23443
23444 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
23445   SDValue Op = N->getOperand(0);
23446   if (Op.getOpcode() == ISD::BITCAST)
23447     Op = Op.getOperand(0);
23448   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
23449   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
23450       VT.getVectorElementType().getSizeInBits() ==
23451       OpVT.getVectorElementType().getSizeInBits()) {
23452     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
23453   }
23454   return SDValue();
23455 }
23456
23457 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
23458                                                const X86Subtarget *Subtarget) {
23459   EVT VT = N->getValueType(0);
23460   if (!VT.isVector())
23461     return SDValue();
23462
23463   SDValue N0 = N->getOperand(0);
23464   SDValue N1 = N->getOperand(1);
23465   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
23466   SDLoc dl(N);
23467
23468   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
23469   // both SSE and AVX2 since there is no sign-extended shift right
23470   // operation on a vector with 64-bit elements.
23471   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
23472   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
23473   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
23474       N0.getOpcode() == ISD::SIGN_EXTEND)) {
23475     SDValue N00 = N0.getOperand(0);
23476
23477     // EXTLOAD has a better solution on AVX2,
23478     // it may be replaced with X86ISD::VSEXT node.
23479     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
23480       if (!ISD::isNormalLoad(N00.getNode()))
23481         return SDValue();
23482
23483     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
23484         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
23485                                   N00, N1);
23486       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
23487     }
23488   }
23489   return SDValue();
23490 }
23491
23492 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
23493                                   TargetLowering::DAGCombinerInfo &DCI,
23494                                   const X86Subtarget *Subtarget) {
23495   SDValue N0 = N->getOperand(0);
23496   EVT VT = N->getValueType(0);
23497
23498   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
23499   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
23500   // This exposes the sext to the sdivrem lowering, so that it directly extends
23501   // from AH (which we otherwise need to do contortions to access).
23502   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
23503       N0.getValueType() == MVT::i8 && VT == MVT::i32) {
23504     SDLoc dl(N);
23505     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23506     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, dl, NodeTys,
23507                             N0.getOperand(0), N0.getOperand(1));
23508     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23509     return R.getValue(1);
23510   }
23511
23512   if (!DCI.isBeforeLegalizeOps())
23513     return SDValue();
23514
23515   if (!Subtarget->hasFp256())
23516     return SDValue();
23517
23518   if (VT.isVector() && VT.getSizeInBits() == 256) {
23519     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
23520     if (R.getNode())
23521       return R;
23522   }
23523
23524   return SDValue();
23525 }
23526
23527 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
23528                                  const X86Subtarget* Subtarget) {
23529   SDLoc dl(N);
23530   EVT VT = N->getValueType(0);
23531
23532   // Let legalize expand this if it isn't a legal type yet.
23533   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
23534     return SDValue();
23535
23536   EVT ScalarVT = VT.getScalarType();
23537   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
23538       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
23539     return SDValue();
23540
23541   SDValue A = N->getOperand(0);
23542   SDValue B = N->getOperand(1);
23543   SDValue C = N->getOperand(2);
23544
23545   bool NegA = (A.getOpcode() == ISD::FNEG);
23546   bool NegB = (B.getOpcode() == ISD::FNEG);
23547   bool NegC = (C.getOpcode() == ISD::FNEG);
23548
23549   // Negative multiplication when NegA xor NegB
23550   bool NegMul = (NegA != NegB);
23551   if (NegA)
23552     A = A.getOperand(0);
23553   if (NegB)
23554     B = B.getOperand(0);
23555   if (NegC)
23556     C = C.getOperand(0);
23557
23558   unsigned Opcode;
23559   if (!NegMul)
23560     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
23561   else
23562     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
23563
23564   return DAG.getNode(Opcode, dl, VT, A, B, C);
23565 }
23566
23567 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
23568                                   TargetLowering::DAGCombinerInfo &DCI,
23569                                   const X86Subtarget *Subtarget) {
23570   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
23571   //           (and (i32 x86isd::setcc_carry), 1)
23572   // This eliminates the zext. This transformation is necessary because
23573   // ISD::SETCC is always legalized to i8.
23574   SDLoc dl(N);
23575   SDValue N0 = N->getOperand(0);
23576   EVT VT = N->getValueType(0);
23577
23578   if (N0.getOpcode() == ISD::AND &&
23579       N0.hasOneUse() &&
23580       N0.getOperand(0).hasOneUse()) {
23581     SDValue N00 = N0.getOperand(0);
23582     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
23583       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
23584       if (!C || C->getZExtValue() != 1)
23585         return SDValue();
23586       return DAG.getNode(ISD::AND, dl, VT,
23587                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
23588                                      N00.getOperand(0), N00.getOperand(1)),
23589                          DAG.getConstant(1, dl, VT));
23590     }
23591   }
23592
23593   if (N0.getOpcode() == ISD::TRUNCATE &&
23594       N0.hasOneUse() &&
23595       N0.getOperand(0).hasOneUse()) {
23596     SDValue N00 = N0.getOperand(0);
23597     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
23598       return DAG.getNode(ISD::AND, dl, VT,
23599                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
23600                                      N00.getOperand(0), N00.getOperand(1)),
23601                          DAG.getConstant(1, dl, VT));
23602     }
23603   }
23604   if (VT.is256BitVector()) {
23605     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
23606     if (R.getNode())
23607       return R;
23608   }
23609
23610   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
23611   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
23612   // This exposes the zext to the udivrem lowering, so that it directly extends
23613   // from AH (which we otherwise need to do contortions to access).
23614   if (N0.getOpcode() == ISD::UDIVREM &&
23615       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
23616       (VT == MVT::i32 || VT == MVT::i64)) {
23617     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23618     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
23619                             N0.getOperand(0), N0.getOperand(1));
23620     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23621     return R.getValue(1);
23622   }
23623
23624   return SDValue();
23625 }
23626
23627 // Optimize x == -y --> x+y == 0
23628 //          x != -y --> x+y != 0
23629 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
23630                                       const X86Subtarget* Subtarget) {
23631   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
23632   SDValue LHS = N->getOperand(0);
23633   SDValue RHS = N->getOperand(1);
23634   EVT VT = N->getValueType(0);
23635   SDLoc DL(N);
23636
23637   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
23638     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
23639       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
23640         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
23641                                    LHS.getOperand(1));
23642         return DAG.getSetCC(DL, N->getValueType(0), addV,
23643                             DAG.getConstant(0, DL, addV.getValueType()), CC);
23644       }
23645   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
23646     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
23647       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
23648         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
23649                                    RHS.getOperand(1));
23650         return DAG.getSetCC(DL, N->getValueType(0), addV,
23651                             DAG.getConstant(0, DL, addV.getValueType()), CC);
23652       }
23653
23654   if (VT.getScalarType() == MVT::i1 &&
23655       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
23656     bool IsSEXT0 =
23657         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
23658         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
23659     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
23660
23661     if (!IsSEXT0 || !IsVZero1) {
23662       // Swap the operands and update the condition code.
23663       std::swap(LHS, RHS);
23664       CC = ISD::getSetCCSwappedOperands(CC);
23665
23666       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
23667                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
23668       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
23669     }
23670
23671     if (IsSEXT0 && IsVZero1) {
23672       assert(VT == LHS.getOperand(0).getValueType() &&
23673              "Uexpected operand type");
23674       if (CC == ISD::SETGT)
23675         return DAG.getConstant(0, DL, VT);
23676       if (CC == ISD::SETLE)
23677         return DAG.getConstant(1, DL, VT);
23678       if (CC == ISD::SETEQ || CC == ISD::SETGE)
23679         return DAG.getNOT(DL, LHS.getOperand(0), VT);
23680
23681       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
23682              "Unexpected condition code!");
23683       return LHS.getOperand(0);
23684     }
23685   }
23686
23687   return SDValue();
23688 }
23689
23690 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
23691                                          SelectionDAG &DAG) {
23692   SDLoc dl(Load);
23693   MVT VT = Load->getSimpleValueType(0);
23694   MVT EVT = VT.getVectorElementType();
23695   SDValue Addr = Load->getOperand(1);
23696   SDValue NewAddr = DAG.getNode(
23697       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
23698       DAG.getConstant(Index * EVT.getStoreSize(), dl,
23699                       Addr.getSimpleValueType()));
23700
23701   SDValue NewLoad =
23702       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
23703                   DAG.getMachineFunction().getMachineMemOperand(
23704                       Load->getMemOperand(), 0, EVT.getStoreSize()));
23705   return NewLoad;
23706 }
23707
23708 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
23709                                       const X86Subtarget *Subtarget) {
23710   SDLoc dl(N);
23711   MVT VT = N->getOperand(1)->getSimpleValueType(0);
23712   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
23713          "X86insertps is only defined for v4x32");
23714
23715   SDValue Ld = N->getOperand(1);
23716   if (MayFoldLoad(Ld)) {
23717     // Extract the countS bits from the immediate so we can get the proper
23718     // address when narrowing the vector load to a specific element.
23719     // When the second source op is a memory address, insertps doesn't use
23720     // countS and just gets an f32 from that address.
23721     unsigned DestIndex =
23722         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
23723
23724     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
23725
23726     // Create this as a scalar to vector to match the instruction pattern.
23727     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
23728     // countS bits are ignored when loading from memory on insertps, which
23729     // means we don't need to explicitly set them to 0.
23730     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
23731                        LoadScalarToVector, N->getOperand(2));
23732   }
23733   return SDValue();
23734 }
23735
23736 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
23737   SDValue V0 = N->getOperand(0);
23738   SDValue V1 = N->getOperand(1);
23739   SDLoc DL(N);
23740   EVT VT = N->getValueType(0);
23741
23742   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
23743   // operands and changing the mask to 1. This saves us a bunch of
23744   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
23745   // x86InstrInfo knows how to commute this back after instruction selection
23746   // if it would help register allocation.
23747
23748   // TODO: If optimizing for size or a processor that doesn't suffer from
23749   // partial register update stalls, this should be transformed into a MOVSD
23750   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
23751
23752   if (VT == MVT::v2f64)
23753     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
23754       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
23755         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
23756         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
23757       }
23758
23759   return SDValue();
23760 }
23761
23762 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
23763 // as "sbb reg,reg", since it can be extended without zext and produces
23764 // an all-ones bit which is more useful than 0/1 in some cases.
23765 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
23766                                MVT VT) {
23767   if (VT == MVT::i8)
23768     return DAG.getNode(ISD::AND, DL, VT,
23769                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
23770                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
23771                                    EFLAGS),
23772                        DAG.getConstant(1, DL, VT));
23773   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
23774   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
23775                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
23776                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
23777                                  EFLAGS));
23778 }
23779
23780 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
23781 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
23782                                    TargetLowering::DAGCombinerInfo &DCI,
23783                                    const X86Subtarget *Subtarget) {
23784   SDLoc DL(N);
23785   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
23786   SDValue EFLAGS = N->getOperand(1);
23787
23788   if (CC == X86::COND_A) {
23789     // Try to convert COND_A into COND_B in an attempt to facilitate
23790     // materializing "setb reg".
23791     //
23792     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
23793     // cannot take an immediate as its first operand.
23794     //
23795     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
23796         EFLAGS.getValueType().isInteger() &&
23797         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
23798       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
23799                                    EFLAGS.getNode()->getVTList(),
23800                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
23801       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
23802       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
23803     }
23804   }
23805
23806   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
23807   // a zext and produces an all-ones bit which is more useful than 0/1 in some
23808   // cases.
23809   if (CC == X86::COND_B)
23810     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
23811
23812   SDValue Flags;
23813
23814   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23815   if (Flags.getNode()) {
23816     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
23817     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
23818   }
23819
23820   return SDValue();
23821 }
23822
23823 // Optimize branch condition evaluation.
23824 //
23825 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
23826                                     TargetLowering::DAGCombinerInfo &DCI,
23827                                     const X86Subtarget *Subtarget) {
23828   SDLoc DL(N);
23829   SDValue Chain = N->getOperand(0);
23830   SDValue Dest = N->getOperand(1);
23831   SDValue EFLAGS = N->getOperand(3);
23832   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
23833
23834   SDValue Flags;
23835
23836   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23837   if (Flags.getNode()) {
23838     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
23839     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
23840                        Flags);
23841   }
23842
23843   return SDValue();
23844 }
23845
23846 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
23847                                                          SelectionDAG &DAG) {
23848   // Take advantage of vector comparisons producing 0 or -1 in each lane to
23849   // optimize away operation when it's from a constant.
23850   //
23851   // The general transformation is:
23852   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
23853   //       AND(VECTOR_CMP(x,y), constant2)
23854   //    constant2 = UNARYOP(constant)
23855
23856   // Early exit if this isn't a vector operation, the operand of the
23857   // unary operation isn't a bitwise AND, or if the sizes of the operations
23858   // aren't the same.
23859   EVT VT = N->getValueType(0);
23860   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
23861       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
23862       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
23863     return SDValue();
23864
23865   // Now check that the other operand of the AND is a constant. We could
23866   // make the transformation for non-constant splats as well, but it's unclear
23867   // that would be a benefit as it would not eliminate any operations, just
23868   // perform one more step in scalar code before moving to the vector unit.
23869   if (BuildVectorSDNode *BV =
23870           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
23871     // Bail out if the vector isn't a constant.
23872     if (!BV->isConstant())
23873       return SDValue();
23874
23875     // Everything checks out. Build up the new and improved node.
23876     SDLoc DL(N);
23877     EVT IntVT = BV->getValueType(0);
23878     // Create a new constant of the appropriate type for the transformed
23879     // DAG.
23880     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
23881     // The AND node needs bitcasts to/from an integer vector type around it.
23882     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
23883     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
23884                                  N->getOperand(0)->getOperand(0), MaskConst);
23885     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
23886     return Res;
23887   }
23888
23889   return SDValue();
23890 }
23891
23892 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
23893                                         const X86Subtarget *Subtarget) {
23894   // First try to optimize away the conversion entirely when it's
23895   // conditionally from a constant. Vectors only.
23896   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
23897   if (Res != SDValue())
23898     return Res;
23899
23900   // Now move on to more general possibilities.
23901   SDValue Op0 = N->getOperand(0);
23902   EVT InVT = Op0->getValueType(0);
23903
23904   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
23905   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
23906     SDLoc dl(N);
23907     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
23908     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
23909     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
23910   }
23911
23912   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
23913   // a 32-bit target where SSE doesn't support i64->FP operations.
23914   if (Op0.getOpcode() == ISD::LOAD) {
23915     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
23916     EVT VT = Ld->getValueType(0);
23917     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
23918         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
23919         !Subtarget->is64Bit() && VT == MVT::i64) {
23920       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
23921           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
23922       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
23923       return FILDChain;
23924     }
23925   }
23926   return SDValue();
23927 }
23928
23929 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
23930 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
23931                                  X86TargetLowering::DAGCombinerInfo &DCI) {
23932   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
23933   // the result is either zero or one (depending on the input carry bit).
23934   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
23935   if (X86::isZeroNode(N->getOperand(0)) &&
23936       X86::isZeroNode(N->getOperand(1)) &&
23937       // We don't have a good way to replace an EFLAGS use, so only do this when
23938       // dead right now.
23939       SDValue(N, 1).use_empty()) {
23940     SDLoc DL(N);
23941     EVT VT = N->getValueType(0);
23942     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
23943     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
23944                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
23945                                            DAG.getConstant(X86::COND_B, DL,
23946                                                            MVT::i8),
23947                                            N->getOperand(2)),
23948                                DAG.getConstant(1, DL, VT));
23949     return DCI.CombineTo(N, Res1, CarryOut);
23950   }
23951
23952   return SDValue();
23953 }
23954
23955 // fold (add Y, (sete  X, 0)) -> adc  0, Y
23956 //      (add Y, (setne X, 0)) -> sbb -1, Y
23957 //      (sub (sete  X, 0), Y) -> sbb  0, Y
23958 //      (sub (setne X, 0), Y) -> adc -1, Y
23959 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
23960   SDLoc DL(N);
23961
23962   // Look through ZExts.
23963   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
23964   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
23965     return SDValue();
23966
23967   SDValue SetCC = Ext.getOperand(0);
23968   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
23969     return SDValue();
23970
23971   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
23972   if (CC != X86::COND_E && CC != X86::COND_NE)
23973     return SDValue();
23974
23975   SDValue Cmp = SetCC.getOperand(1);
23976   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
23977       !X86::isZeroNode(Cmp.getOperand(1)) ||
23978       !Cmp.getOperand(0).getValueType().isInteger())
23979     return SDValue();
23980
23981   SDValue CmpOp0 = Cmp.getOperand(0);
23982   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
23983                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
23984
23985   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
23986   if (CC == X86::COND_NE)
23987     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
23988                        DL, OtherVal.getValueType(), OtherVal,
23989                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
23990                        NewCmp);
23991   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
23992                      DL, OtherVal.getValueType(), OtherVal,
23993                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
23994 }
23995
23996 /// PerformADDCombine - Do target-specific dag combines on integer adds.
23997 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
23998                                  const X86Subtarget *Subtarget) {
23999   EVT VT = N->getValueType(0);
24000   SDValue Op0 = N->getOperand(0);
24001   SDValue Op1 = N->getOperand(1);
24002
24003   // Try to synthesize horizontal adds from adds of shuffles.
24004   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24005        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24006       isHorizontalBinOp(Op0, Op1, true))
24007     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
24008
24009   return OptimizeConditionalInDecrement(N, DAG);
24010 }
24011
24012 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
24013                                  const X86Subtarget *Subtarget) {
24014   SDValue Op0 = N->getOperand(0);
24015   SDValue Op1 = N->getOperand(1);
24016
24017   // X86 can't encode an immediate LHS of a sub. See if we can push the
24018   // negation into a preceding instruction.
24019   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
24020     // If the RHS of the sub is a XOR with one use and a constant, invert the
24021     // immediate. Then add one to the LHS of the sub so we can turn
24022     // X-Y -> X+~Y+1, saving one register.
24023     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
24024         isa<ConstantSDNode>(Op1.getOperand(1))) {
24025       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
24026       EVT VT = Op0.getValueType();
24027       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
24028                                    Op1.getOperand(0),
24029                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
24030       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
24031                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
24032     }
24033   }
24034
24035   // Try to synthesize horizontal adds from adds of shuffles.
24036   EVT VT = N->getValueType(0);
24037   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24038        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24039       isHorizontalBinOp(Op0, Op1, true))
24040     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
24041
24042   return OptimizeConditionalInDecrement(N, DAG);
24043 }
24044
24045 /// performVZEXTCombine - Performs build vector combines
24046 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
24047                                    TargetLowering::DAGCombinerInfo &DCI,
24048                                    const X86Subtarget *Subtarget) {
24049   SDLoc DL(N);
24050   MVT VT = N->getSimpleValueType(0);
24051   SDValue Op = N->getOperand(0);
24052   MVT OpVT = Op.getSimpleValueType();
24053   MVT OpEltVT = OpVT.getVectorElementType();
24054   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
24055
24056   // (vzext (bitcast (vzext (x)) -> (vzext x)
24057   SDValue V = Op;
24058   while (V.getOpcode() == ISD::BITCAST)
24059     V = V.getOperand(0);
24060
24061   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
24062     MVT InnerVT = V.getSimpleValueType();
24063     MVT InnerEltVT = InnerVT.getVectorElementType();
24064
24065     // If the element sizes match exactly, we can just do one larger vzext. This
24066     // is always an exact type match as vzext operates on integer types.
24067     if (OpEltVT == InnerEltVT) {
24068       assert(OpVT == InnerVT && "Types must match for vzext!");
24069       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
24070     }
24071
24072     // The only other way we can combine them is if only a single element of the
24073     // inner vzext is used in the input to the outer vzext.
24074     if (InnerEltVT.getSizeInBits() < InputBits)
24075       return SDValue();
24076
24077     // In this case, the inner vzext is completely dead because we're going to
24078     // only look at bits inside of the low element. Just do the outer vzext on
24079     // a bitcast of the input to the inner.
24080     return DAG.getNode(X86ISD::VZEXT, DL, VT,
24081                        DAG.getNode(ISD::BITCAST, DL, OpVT, V));
24082   }
24083
24084   // Check if we can bypass extracting and re-inserting an element of an input
24085   // vector. Essentialy:
24086   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
24087   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
24088       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
24089       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
24090     SDValue ExtractedV = V.getOperand(0);
24091     SDValue OrigV = ExtractedV.getOperand(0);
24092     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
24093       if (ExtractIdx->getZExtValue() == 0) {
24094         MVT OrigVT = OrigV.getSimpleValueType();
24095         // Extract a subvector if necessary...
24096         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
24097           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
24098           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
24099                                     OrigVT.getVectorNumElements() / Ratio);
24100           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
24101                               DAG.getIntPtrConstant(0, DL));
24102         }
24103         Op = DAG.getNode(ISD::BITCAST, DL, OpVT, OrigV);
24104         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
24105       }
24106   }
24107
24108   return SDValue();
24109 }
24110
24111 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
24112                                              DAGCombinerInfo &DCI) const {
24113   SelectionDAG &DAG = DCI.DAG;
24114   switch (N->getOpcode()) {
24115   default: break;
24116   case ISD::EXTRACT_VECTOR_ELT:
24117     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
24118   case ISD::VSELECT:
24119   case ISD::SELECT:
24120   case X86ISD::SHRUNKBLEND:
24121     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
24122   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
24123   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
24124   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
24125   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
24126   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
24127   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
24128   case ISD::SHL:
24129   case ISD::SRA:
24130   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
24131   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
24132   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
24133   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
24134   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
24135   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
24136   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
24137   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
24138   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
24139   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
24140   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
24141   case X86ISD::FXOR:
24142   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
24143   case X86ISD::FMIN:
24144   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
24145   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
24146   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
24147   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
24148   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
24149   case ISD::ANY_EXTEND:
24150   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
24151   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
24152   case ISD::SIGN_EXTEND_INREG:
24153     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
24154   case ISD::TRUNCATE:       return PerformTruncateCombine(N, DAG,DCI,Subtarget);
24155   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
24156   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
24157   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
24158   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
24159   case X86ISD::SHUFP:       // Handle all target specific shuffles
24160   case X86ISD::PALIGNR:
24161   case X86ISD::UNPCKH:
24162   case X86ISD::UNPCKL:
24163   case X86ISD::MOVHLPS:
24164   case X86ISD::MOVLHPS:
24165   case X86ISD::PSHUFB:
24166   case X86ISD::PSHUFD:
24167   case X86ISD::PSHUFHW:
24168   case X86ISD::PSHUFLW:
24169   case X86ISD::MOVSS:
24170   case X86ISD::MOVSD:
24171   case X86ISD::VPERMILPI:
24172   case X86ISD::VPERM2X128:
24173   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
24174   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
24175   case ISD::INTRINSIC_WO_CHAIN:
24176     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
24177   case X86ISD::INSERTPS: {
24178     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
24179       return PerformINSERTPSCombine(N, DAG, Subtarget);
24180     break;
24181   }
24182   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
24183   }
24184
24185   return SDValue();
24186 }
24187
24188 /// isTypeDesirableForOp - Return true if the target has native support for
24189 /// the specified value type and it is 'desirable' to use the type for the
24190 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
24191 /// instruction encodings are longer and some i16 instructions are slow.
24192 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
24193   if (!isTypeLegal(VT))
24194     return false;
24195   if (VT != MVT::i16)
24196     return true;
24197
24198   switch (Opc) {
24199   default:
24200     return true;
24201   case ISD::LOAD:
24202   case ISD::SIGN_EXTEND:
24203   case ISD::ZERO_EXTEND:
24204   case ISD::ANY_EXTEND:
24205   case ISD::SHL:
24206   case ISD::SRL:
24207   case ISD::SUB:
24208   case ISD::ADD:
24209   case ISD::MUL:
24210   case ISD::AND:
24211   case ISD::OR:
24212   case ISD::XOR:
24213     return false;
24214   }
24215 }
24216
24217 /// IsDesirableToPromoteOp - This method query the target whether it is
24218 /// beneficial for dag combiner to promote the specified node. If true, it
24219 /// should return the desired promotion type by reference.
24220 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
24221   EVT VT = Op.getValueType();
24222   if (VT != MVT::i16)
24223     return false;
24224
24225   bool Promote = false;
24226   bool Commute = false;
24227   switch (Op.getOpcode()) {
24228   default: break;
24229   case ISD::LOAD: {
24230     LoadSDNode *LD = cast<LoadSDNode>(Op);
24231     // If the non-extending load has a single use and it's not live out, then it
24232     // might be folded.
24233     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
24234                                                      Op.hasOneUse()*/) {
24235       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
24236              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
24237         // The only case where we'd want to promote LOAD (rather then it being
24238         // promoted as an operand is when it's only use is liveout.
24239         if (UI->getOpcode() != ISD::CopyToReg)
24240           return false;
24241       }
24242     }
24243     Promote = true;
24244     break;
24245   }
24246   case ISD::SIGN_EXTEND:
24247   case ISD::ZERO_EXTEND:
24248   case ISD::ANY_EXTEND:
24249     Promote = true;
24250     break;
24251   case ISD::SHL:
24252   case ISD::SRL: {
24253     SDValue N0 = Op.getOperand(0);
24254     // Look out for (store (shl (load), x)).
24255     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
24256       return false;
24257     Promote = true;
24258     break;
24259   }
24260   case ISD::ADD:
24261   case ISD::MUL:
24262   case ISD::AND:
24263   case ISD::OR:
24264   case ISD::XOR:
24265     Commute = true;
24266     // fallthrough
24267   case ISD::SUB: {
24268     SDValue N0 = Op.getOperand(0);
24269     SDValue N1 = Op.getOperand(1);
24270     if (!Commute && MayFoldLoad(N1))
24271       return false;
24272     // Avoid disabling potential load folding opportunities.
24273     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
24274       return false;
24275     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
24276       return false;
24277     Promote = true;
24278   }
24279   }
24280
24281   PVT = MVT::i32;
24282   return Promote;
24283 }
24284
24285 //===----------------------------------------------------------------------===//
24286 //                           X86 Inline Assembly Support
24287 //===----------------------------------------------------------------------===//
24288
24289 // Helper to match a string separated by whitespace.
24290 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
24291   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
24292
24293   for (StringRef Piece : Pieces) {
24294     if (!S.startswith(Piece)) // Check if the piece matches.
24295       return false;
24296
24297     S = S.substr(Piece.size());
24298     StringRef::size_type Pos = S.find_first_not_of(" \t");
24299     if (Pos == 0) // We matched a prefix.
24300       return false;
24301
24302     S = S.substr(Pos);
24303   }
24304
24305   return S.empty();
24306 }
24307
24308 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
24309
24310   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
24311     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
24312         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
24313         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
24314
24315       if (AsmPieces.size() == 3)
24316         return true;
24317       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
24318         return true;
24319     }
24320   }
24321   return false;
24322 }
24323
24324 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
24325   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
24326
24327   std::string AsmStr = IA->getAsmString();
24328
24329   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
24330   if (!Ty || Ty->getBitWidth() % 16 != 0)
24331     return false;
24332
24333   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
24334   SmallVector<StringRef, 4> AsmPieces;
24335   SplitString(AsmStr, AsmPieces, ";\n");
24336
24337   switch (AsmPieces.size()) {
24338   default: return false;
24339   case 1:
24340     // FIXME: this should verify that we are targeting a 486 or better.  If not,
24341     // we will turn this bswap into something that will be lowered to logical
24342     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
24343     // lower so don't worry about this.
24344     // bswap $0
24345     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
24346         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
24347         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
24348         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
24349         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
24350         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
24351       // No need to check constraints, nothing other than the equivalent of
24352       // "=r,0" would be valid here.
24353       return IntrinsicLowering::LowerToByteSwap(CI);
24354     }
24355
24356     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
24357     if (CI->getType()->isIntegerTy(16) &&
24358         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24359         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
24360          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
24361       AsmPieces.clear();
24362       const std::string &ConstraintsStr = IA->getConstraintString();
24363       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24364       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24365       if (clobbersFlagRegisters(AsmPieces))
24366         return IntrinsicLowering::LowerToByteSwap(CI);
24367     }
24368     break;
24369   case 3:
24370     if (CI->getType()->isIntegerTy(32) &&
24371         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24372         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
24373         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
24374         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
24375       AsmPieces.clear();
24376       const std::string &ConstraintsStr = IA->getConstraintString();
24377       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24378       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24379       if (clobbersFlagRegisters(AsmPieces))
24380         return IntrinsicLowering::LowerToByteSwap(CI);
24381     }
24382
24383     if (CI->getType()->isIntegerTy(64)) {
24384       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
24385       if (Constraints.size() >= 2 &&
24386           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
24387           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
24388         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
24389         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
24390             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
24391             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
24392           return IntrinsicLowering::LowerToByteSwap(CI);
24393       }
24394     }
24395     break;
24396   }
24397   return false;
24398 }
24399
24400 /// getConstraintType - Given a constraint letter, return the type of
24401 /// constraint it is for this target.
24402 X86TargetLowering::ConstraintType
24403 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
24404   if (Constraint.size() == 1) {
24405     switch (Constraint[0]) {
24406     case 'R':
24407     case 'q':
24408     case 'Q':
24409     case 'f':
24410     case 't':
24411     case 'u':
24412     case 'y':
24413     case 'x':
24414     case 'Y':
24415     case 'l':
24416       return C_RegisterClass;
24417     case 'a':
24418     case 'b':
24419     case 'c':
24420     case 'd':
24421     case 'S':
24422     case 'D':
24423     case 'A':
24424       return C_Register;
24425     case 'I':
24426     case 'J':
24427     case 'K':
24428     case 'L':
24429     case 'M':
24430     case 'N':
24431     case 'G':
24432     case 'C':
24433     case 'e':
24434     case 'Z':
24435       return C_Other;
24436     default:
24437       break;
24438     }
24439   }
24440   return TargetLowering::getConstraintType(Constraint);
24441 }
24442
24443 /// Examine constraint type and operand type and determine a weight value.
24444 /// This object must already have been set up with the operand type
24445 /// and the current alternative constraint selected.
24446 TargetLowering::ConstraintWeight
24447   X86TargetLowering::getSingleConstraintMatchWeight(
24448     AsmOperandInfo &info, const char *constraint) const {
24449   ConstraintWeight weight = CW_Invalid;
24450   Value *CallOperandVal = info.CallOperandVal;
24451     // If we don't have a value, we can't do a match,
24452     // but allow it at the lowest weight.
24453   if (!CallOperandVal)
24454     return CW_Default;
24455   Type *type = CallOperandVal->getType();
24456   // Look at the constraint type.
24457   switch (*constraint) {
24458   default:
24459     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
24460   case 'R':
24461   case 'q':
24462   case 'Q':
24463   case 'a':
24464   case 'b':
24465   case 'c':
24466   case 'd':
24467   case 'S':
24468   case 'D':
24469   case 'A':
24470     if (CallOperandVal->getType()->isIntegerTy())
24471       weight = CW_SpecificReg;
24472     break;
24473   case 'f':
24474   case 't':
24475   case 'u':
24476     if (type->isFloatingPointTy())
24477       weight = CW_SpecificReg;
24478     break;
24479   case 'y':
24480     if (type->isX86_MMXTy() && Subtarget->hasMMX())
24481       weight = CW_SpecificReg;
24482     break;
24483   case 'x':
24484   case 'Y':
24485     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
24486         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
24487       weight = CW_Register;
24488     break;
24489   case 'I':
24490     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
24491       if (C->getZExtValue() <= 31)
24492         weight = CW_Constant;
24493     }
24494     break;
24495   case 'J':
24496     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24497       if (C->getZExtValue() <= 63)
24498         weight = CW_Constant;
24499     }
24500     break;
24501   case 'K':
24502     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24503       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
24504         weight = CW_Constant;
24505     }
24506     break;
24507   case 'L':
24508     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24509       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
24510         weight = CW_Constant;
24511     }
24512     break;
24513   case 'M':
24514     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24515       if (C->getZExtValue() <= 3)
24516         weight = CW_Constant;
24517     }
24518     break;
24519   case 'N':
24520     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24521       if (C->getZExtValue() <= 0xff)
24522         weight = CW_Constant;
24523     }
24524     break;
24525   case 'G':
24526   case 'C':
24527     if (isa<ConstantFP>(CallOperandVal)) {
24528       weight = CW_Constant;
24529     }
24530     break;
24531   case 'e':
24532     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24533       if ((C->getSExtValue() >= -0x80000000LL) &&
24534           (C->getSExtValue() <= 0x7fffffffLL))
24535         weight = CW_Constant;
24536     }
24537     break;
24538   case 'Z':
24539     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24540       if (C->getZExtValue() <= 0xffffffff)
24541         weight = CW_Constant;
24542     }
24543     break;
24544   }
24545   return weight;
24546 }
24547
24548 /// LowerXConstraint - try to replace an X constraint, which matches anything,
24549 /// with another that has more specific requirements based on the type of the
24550 /// corresponding operand.
24551 const char *X86TargetLowering::
24552 LowerXConstraint(EVT ConstraintVT) const {
24553   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
24554   // 'f' like normal targets.
24555   if (ConstraintVT.isFloatingPoint()) {
24556     if (Subtarget->hasSSE2())
24557       return "Y";
24558     if (Subtarget->hasSSE1())
24559       return "x";
24560   }
24561
24562   return TargetLowering::LowerXConstraint(ConstraintVT);
24563 }
24564
24565 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
24566 /// vector.  If it is invalid, don't add anything to Ops.
24567 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
24568                                                      std::string &Constraint,
24569                                                      std::vector<SDValue>&Ops,
24570                                                      SelectionDAG &DAG) const {
24571   SDValue Result;
24572
24573   // Only support length 1 constraints for now.
24574   if (Constraint.length() > 1) return;
24575
24576   char ConstraintLetter = Constraint[0];
24577   switch (ConstraintLetter) {
24578   default: break;
24579   case 'I':
24580     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24581       if (C->getZExtValue() <= 31) {
24582         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24583                                        Op.getValueType());
24584         break;
24585       }
24586     }
24587     return;
24588   case 'J':
24589     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24590       if (C->getZExtValue() <= 63) {
24591         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24592                                        Op.getValueType());
24593         break;
24594       }
24595     }
24596     return;
24597   case 'K':
24598     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24599       if (isInt<8>(C->getSExtValue())) {
24600         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24601                                        Op.getValueType());
24602         break;
24603       }
24604     }
24605     return;
24606   case 'L':
24607     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24608       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
24609           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
24610         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
24611                                        Op.getValueType());
24612         break;
24613       }
24614     }
24615     return;
24616   case 'M':
24617     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24618       if (C->getZExtValue() <= 3) {
24619         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24620                                        Op.getValueType());
24621         break;
24622       }
24623     }
24624     return;
24625   case 'N':
24626     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24627       if (C->getZExtValue() <= 255) {
24628         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24629                                        Op.getValueType());
24630         break;
24631       }
24632     }
24633     return;
24634   case 'O':
24635     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24636       if (C->getZExtValue() <= 127) {
24637         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24638                                        Op.getValueType());
24639         break;
24640       }
24641     }
24642     return;
24643   case 'e': {
24644     // 32-bit signed value
24645     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24646       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
24647                                            C->getSExtValue())) {
24648         // Widen to 64 bits here to get it sign extended.
24649         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
24650         break;
24651       }
24652     // FIXME gcc accepts some relocatable values here too, but only in certain
24653     // memory models; it's complicated.
24654     }
24655     return;
24656   }
24657   case 'Z': {
24658     // 32-bit unsigned value
24659     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24660       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
24661                                            C->getZExtValue())) {
24662         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24663                                        Op.getValueType());
24664         break;
24665       }
24666     }
24667     // FIXME gcc accepts some relocatable values here too, but only in certain
24668     // memory models; it's complicated.
24669     return;
24670   }
24671   case 'i': {
24672     // Literal immediates are always ok.
24673     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
24674       // Widen to 64 bits here to get it sign extended.
24675       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
24676       break;
24677     }
24678
24679     // In any sort of PIC mode addresses need to be computed at runtime by
24680     // adding in a register or some sort of table lookup.  These can't
24681     // be used as immediates.
24682     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
24683       return;
24684
24685     // If we are in non-pic codegen mode, we allow the address of a global (with
24686     // an optional displacement) to be used with 'i'.
24687     GlobalAddressSDNode *GA = nullptr;
24688     int64_t Offset = 0;
24689
24690     // Match either (GA), (GA+C), (GA+C1+C2), etc.
24691     while (1) {
24692       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
24693         Offset += GA->getOffset();
24694         break;
24695       } else if (Op.getOpcode() == ISD::ADD) {
24696         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
24697           Offset += C->getZExtValue();
24698           Op = Op.getOperand(0);
24699           continue;
24700         }
24701       } else if (Op.getOpcode() == ISD::SUB) {
24702         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
24703           Offset += -C->getZExtValue();
24704           Op = Op.getOperand(0);
24705           continue;
24706         }
24707       }
24708
24709       // Otherwise, this isn't something we can handle, reject it.
24710       return;
24711     }
24712
24713     const GlobalValue *GV = GA->getGlobal();
24714     // If we require an extra load to get this address, as in PIC mode, we
24715     // can't accept it.
24716     if (isGlobalStubReference(
24717             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
24718       return;
24719
24720     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
24721                                         GA->getValueType(0), Offset);
24722     break;
24723   }
24724   }
24725
24726   if (Result.getNode()) {
24727     Ops.push_back(Result);
24728     return;
24729   }
24730   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
24731 }
24732
24733 std::pair<unsigned, const TargetRegisterClass *>
24734 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
24735                                                 const std::string &Constraint,
24736                                                 MVT VT) const {
24737   // First, see if this is a constraint that directly corresponds to an LLVM
24738   // register class.
24739   if (Constraint.size() == 1) {
24740     // GCC Constraint Letters
24741     switch (Constraint[0]) {
24742     default: break;
24743       // TODO: Slight differences here in allocation order and leaving
24744       // RIP in the class. Do they matter any more here than they do
24745       // in the normal allocation?
24746     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
24747       if (Subtarget->is64Bit()) {
24748         if (VT == MVT::i32 || VT == MVT::f32)
24749           return std::make_pair(0U, &X86::GR32RegClass);
24750         if (VT == MVT::i16)
24751           return std::make_pair(0U, &X86::GR16RegClass);
24752         if (VT == MVT::i8 || VT == MVT::i1)
24753           return std::make_pair(0U, &X86::GR8RegClass);
24754         if (VT == MVT::i64 || VT == MVT::f64)
24755           return std::make_pair(0U, &X86::GR64RegClass);
24756         break;
24757       }
24758       // 32-bit fallthrough
24759     case 'Q':   // Q_REGS
24760       if (VT == MVT::i32 || VT == MVT::f32)
24761         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
24762       if (VT == MVT::i16)
24763         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
24764       if (VT == MVT::i8 || VT == MVT::i1)
24765         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
24766       if (VT == MVT::i64)
24767         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
24768       break;
24769     case 'r':   // GENERAL_REGS
24770     case 'l':   // INDEX_REGS
24771       if (VT == MVT::i8 || VT == MVT::i1)
24772         return std::make_pair(0U, &X86::GR8RegClass);
24773       if (VT == MVT::i16)
24774         return std::make_pair(0U, &X86::GR16RegClass);
24775       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
24776         return std::make_pair(0U, &X86::GR32RegClass);
24777       return std::make_pair(0U, &X86::GR64RegClass);
24778     case 'R':   // LEGACY_REGS
24779       if (VT == MVT::i8 || VT == MVT::i1)
24780         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
24781       if (VT == MVT::i16)
24782         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
24783       if (VT == MVT::i32 || !Subtarget->is64Bit())
24784         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
24785       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
24786     case 'f':  // FP Stack registers.
24787       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
24788       // value to the correct fpstack register class.
24789       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
24790         return std::make_pair(0U, &X86::RFP32RegClass);
24791       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
24792         return std::make_pair(0U, &X86::RFP64RegClass);
24793       return std::make_pair(0U, &X86::RFP80RegClass);
24794     case 'y':   // MMX_REGS if MMX allowed.
24795       if (!Subtarget->hasMMX()) break;
24796       return std::make_pair(0U, &X86::VR64RegClass);
24797     case 'Y':   // SSE_REGS if SSE2 allowed
24798       if (!Subtarget->hasSSE2()) break;
24799       // FALL THROUGH.
24800     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
24801       if (!Subtarget->hasSSE1()) break;
24802
24803       switch (VT.SimpleTy) {
24804       default: break;
24805       // Scalar SSE types.
24806       case MVT::f32:
24807       case MVT::i32:
24808         return std::make_pair(0U, &X86::FR32RegClass);
24809       case MVT::f64:
24810       case MVT::i64:
24811         return std::make_pair(0U, &X86::FR64RegClass);
24812       // Vector types.
24813       case MVT::v16i8:
24814       case MVT::v8i16:
24815       case MVT::v4i32:
24816       case MVT::v2i64:
24817       case MVT::v4f32:
24818       case MVT::v2f64:
24819         return std::make_pair(0U, &X86::VR128RegClass);
24820       // AVX types.
24821       case MVT::v32i8:
24822       case MVT::v16i16:
24823       case MVT::v8i32:
24824       case MVT::v4i64:
24825       case MVT::v8f32:
24826       case MVT::v4f64:
24827         return std::make_pair(0U, &X86::VR256RegClass);
24828       case MVT::v8f64:
24829       case MVT::v16f32:
24830       case MVT::v16i32:
24831       case MVT::v8i64:
24832         return std::make_pair(0U, &X86::VR512RegClass);
24833       }
24834       break;
24835     }
24836   }
24837
24838   // Use the default implementation in TargetLowering to convert the register
24839   // constraint into a member of a register class.
24840   std::pair<unsigned, const TargetRegisterClass*> Res;
24841   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
24842
24843   // Not found as a standard register?
24844   if (!Res.second) {
24845     // Map st(0) -> st(7) -> ST0
24846     if (Constraint.size() == 7 && Constraint[0] == '{' &&
24847         tolower(Constraint[1]) == 's' &&
24848         tolower(Constraint[2]) == 't' &&
24849         Constraint[3] == '(' &&
24850         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
24851         Constraint[5] == ')' &&
24852         Constraint[6] == '}') {
24853
24854       Res.first = X86::FP0+Constraint[4]-'0';
24855       Res.second = &X86::RFP80RegClass;
24856       return Res;
24857     }
24858
24859     // GCC allows "st(0)" to be called just plain "st".
24860     if (StringRef("{st}").equals_lower(Constraint)) {
24861       Res.first = X86::FP0;
24862       Res.second = &X86::RFP80RegClass;
24863       return Res;
24864     }
24865
24866     // flags -> EFLAGS
24867     if (StringRef("{flags}").equals_lower(Constraint)) {
24868       Res.first = X86::EFLAGS;
24869       Res.second = &X86::CCRRegClass;
24870       return Res;
24871     }
24872
24873     // 'A' means EAX + EDX.
24874     if (Constraint == "A") {
24875       Res.first = X86::EAX;
24876       Res.second = &X86::GR32_ADRegClass;
24877       return Res;
24878     }
24879     return Res;
24880   }
24881
24882   // Otherwise, check to see if this is a register class of the wrong value
24883   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
24884   // turn into {ax},{dx}.
24885   if (Res.second->hasType(VT))
24886     return Res;   // Correct type already, nothing to do.
24887
24888   // All of the single-register GCC register classes map their values onto
24889   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
24890   // really want an 8-bit or 32-bit register, map to the appropriate register
24891   // class and return the appropriate register.
24892   if (Res.second == &X86::GR16RegClass) {
24893     if (VT == MVT::i8 || VT == MVT::i1) {
24894       unsigned DestReg = 0;
24895       switch (Res.first) {
24896       default: break;
24897       case X86::AX: DestReg = X86::AL; break;
24898       case X86::DX: DestReg = X86::DL; break;
24899       case X86::CX: DestReg = X86::CL; break;
24900       case X86::BX: DestReg = X86::BL; break;
24901       }
24902       if (DestReg) {
24903         Res.first = DestReg;
24904         Res.second = &X86::GR8RegClass;
24905       }
24906     } else if (VT == MVT::i32 || VT == MVT::f32) {
24907       unsigned DestReg = 0;
24908       switch (Res.first) {
24909       default: break;
24910       case X86::AX: DestReg = X86::EAX; break;
24911       case X86::DX: DestReg = X86::EDX; break;
24912       case X86::CX: DestReg = X86::ECX; break;
24913       case X86::BX: DestReg = X86::EBX; break;
24914       case X86::SI: DestReg = X86::ESI; break;
24915       case X86::DI: DestReg = X86::EDI; break;
24916       case X86::BP: DestReg = X86::EBP; break;
24917       case X86::SP: DestReg = X86::ESP; break;
24918       }
24919       if (DestReg) {
24920         Res.first = DestReg;
24921         Res.second = &X86::GR32RegClass;
24922       }
24923     } else if (VT == MVT::i64 || VT == MVT::f64) {
24924       unsigned DestReg = 0;
24925       switch (Res.first) {
24926       default: break;
24927       case X86::AX: DestReg = X86::RAX; break;
24928       case X86::DX: DestReg = X86::RDX; break;
24929       case X86::CX: DestReg = X86::RCX; break;
24930       case X86::BX: DestReg = X86::RBX; break;
24931       case X86::SI: DestReg = X86::RSI; break;
24932       case X86::DI: DestReg = X86::RDI; break;
24933       case X86::BP: DestReg = X86::RBP; break;
24934       case X86::SP: DestReg = X86::RSP; break;
24935       }
24936       if (DestReg) {
24937         Res.first = DestReg;
24938         Res.second = &X86::GR64RegClass;
24939       }
24940     }
24941   } else if (Res.second == &X86::FR32RegClass ||
24942              Res.second == &X86::FR64RegClass ||
24943              Res.second == &X86::VR128RegClass ||
24944              Res.second == &X86::VR256RegClass ||
24945              Res.second == &X86::FR32XRegClass ||
24946              Res.second == &X86::FR64XRegClass ||
24947              Res.second == &X86::VR128XRegClass ||
24948              Res.second == &X86::VR256XRegClass ||
24949              Res.second == &X86::VR512RegClass) {
24950     // Handle references to XMM physical registers that got mapped into the
24951     // wrong class.  This can happen with constraints like {xmm0} where the
24952     // target independent register mapper will just pick the first match it can
24953     // find, ignoring the required type.
24954
24955     if (VT == MVT::f32 || VT == MVT::i32)
24956       Res.second = &X86::FR32RegClass;
24957     else if (VT == MVT::f64 || VT == MVT::i64)
24958       Res.second = &X86::FR64RegClass;
24959     else if (X86::VR128RegClass.hasType(VT))
24960       Res.second = &X86::VR128RegClass;
24961     else if (X86::VR256RegClass.hasType(VT))
24962       Res.second = &X86::VR256RegClass;
24963     else if (X86::VR512RegClass.hasType(VT))
24964       Res.second = &X86::VR512RegClass;
24965   }
24966
24967   return Res;
24968 }
24969
24970 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
24971                                             Type *Ty) const {
24972   // Scaling factors are not free at all.
24973   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
24974   // will take 2 allocations in the out of order engine instead of 1
24975   // for plain addressing mode, i.e. inst (reg1).
24976   // E.g.,
24977   // vaddps (%rsi,%drx), %ymm0, %ymm1
24978   // Requires two allocations (one for the load, one for the computation)
24979   // whereas:
24980   // vaddps (%rsi), %ymm0, %ymm1
24981   // Requires just 1 allocation, i.e., freeing allocations for other operations
24982   // and having less micro operations to execute.
24983   //
24984   // For some X86 architectures, this is even worse because for instance for
24985   // stores, the complex addressing mode forces the instruction to use the
24986   // "load" ports instead of the dedicated "store" port.
24987   // E.g., on Haswell:
24988   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
24989   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
24990   if (isLegalAddressingMode(AM, Ty))
24991     // Scale represents reg2 * scale, thus account for 1
24992     // as soon as we use a second register.
24993     return AM.Scale != 0;
24994   return -1;
24995 }
24996
24997 bool X86TargetLowering::isTargetFTOL() const {
24998   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
24999 }