lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/Analysis/EHPersonalities.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/WinEHFuncInfo.h"
  37 #include "llvm/IR/CallSite.h"
  38 #include "llvm/IR/CallingConv.h"
  39 #include "llvm/IR/Constants.h"
  40 #include "llvm/IR/DerivedTypes.h"
  41 #include "llvm/IR/Function.h"
  42 #include "llvm/IR/GlobalAlias.h"
  43 #include "llvm/IR/GlobalVariable.h"
  44 #include "llvm/IR/Instructions.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/MC/MCAsmInfo.h"
  47 #include "llvm/MC/MCContext.h"
  48 #include "llvm/MC/MCExpr.h"
  49 #include "llvm/MC/MCSymbol.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/Debug.h"
  52 #include "llvm/Support/ErrorHandling.h"
  53 #include "llvm/Support/MathExtras.h"
  54 #include "llvm/Target/TargetOptions.h"
  55 #include "X86IntrinsicsInfo.h"
  56 #include <bitset>
  57 #include <numeric>
  58 #include <cctype>
  59 using namespace llvm;
  60
  61 #define DEBUG_TYPE "x86-isel"
  62
  63 STATISTIC(NumTailCalls, "Number of tail calls");
  64
  65 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  66     "x86-experimental-vector-widening-legalization", cl::init(false),
  67     cl::desc("Enable an experimental vector type legalization through widening "
  68              "rather than promotion."),
  69     cl::Hidden);
  70
  71 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  72                                      const X86Subtarget &STI)
  73     : TargetLowering(TM), Subtarget(&STI) {
  74   X86ScalarSSEf64 = Subtarget->hasSSE2();
  75   X86ScalarSSEf32 = Subtarget->hasSSE1();
  76   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  77
  78   // Set up the TargetLowering object.
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 203   // this operation.
 204   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 205   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 206
 207   if (!Subtarget->useSoftFloat()) {
 208     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 209     // are Legal, f80 is custom lowered.
 210     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 212
 213     if (X86ScalarSSEf32) {
 214       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 215       // f32 and f64 cases are Legal, f80 case is not
 216       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 217     } else {
 218       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 219       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 220     }
 221   } else {
 222     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 223     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
 224     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
 225   }
 226
 227   // Handle FP_TO_UINT by promoting the destination to a larger signed
 228   // conversion.
 229   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 230   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 231   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 232
 233   if (Subtarget->is64Bit()) {
 234     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 235       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 236       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 237       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 238     } else {
 239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 240       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 241     }
 242   } else if (!Subtarget->useSoftFloat()) {
 243     // Since AVX is a superset of SSE3, only check for SSE here.
 244     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 245       // Expand FP_TO_UINT into a select.
 246       // FIXME: We would like to use a Custom expander here eventually to do
 247       // the optimal thing for SSE vs. the default expansion in the legalizer.
 248       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 249     else
 250       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254
 255     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 256   }
 257
 258   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 259   if (!X86ScalarSSEf64) {
 260     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 261     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 262     if (Subtarget->is64Bit()) {
 263       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 264       // Without SSE, i64->f64 goes through memory.
 265       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 266     }
 267   }
 268
 269   // Scalar integer divide and remainder are lowered to use operations that
 270   // produce two results, to match the available instructions. This exposes
 271   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 272   // into a single instruction.
 273   //
 274   // Scalar integer multiply-high is also lowered to use two-result
 275   // operations, to match the available instructions. However, plain multiply
 276   // (low) operations are left as Legal, as there are single-result
 277   // instructions for this in x86. Using the two-result multiply instructions
 278   // when both high and low results are needed must be arranged by dagcombine.
 279   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 280     setOperationAction(ISD::MULHS, VT, Expand);
 281     setOperationAction(ISD::MULHU, VT, Expand);
 282     setOperationAction(ISD::SDIV, VT, Expand);
 283     setOperationAction(ISD::UDIV, VT, Expand);
 284     setOperationAction(ISD::SREM, VT, Expand);
 285     setOperationAction(ISD::UREM, VT, Expand);
 286
 287     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 288     setOperationAction(ISD::ADDC, VT, Custom);
 289     setOperationAction(ISD::ADDE, VT, Custom);
 290     setOperationAction(ISD::SUBC, VT, Custom);
 291     setOperationAction(ISD::SUBE, VT, Custom);
 292   }
 293
 294   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 295   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 296   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 298   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 299   setOperationAction(ISD::BR_CC            , MVT::f128,  Expand);
 300   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 301   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 305   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 306   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 307   setOperationAction(ISD::SELECT_CC        , MVT::f128,  Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 312   if (Subtarget->is64Bit())
 313     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 314   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 315   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 316   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 317   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 318
 319   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 320     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 321     // is. We should promote the value to 64-bits to solve this.
 322     // This is what the CRT headers do - `fmodf` is an inline header
 323     // function casting to f64 and calling `fmod`.
 324     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 325   } else {
 326     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 327   }
 328
 329   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 330   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 331   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 332
 333   // Promote the i8 variants and force them on up to i32 which has a shorter
 334   // encoding.
 335   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 336   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 337   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 338   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 339   if (Subtarget->hasBMI()) {
 340     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 341     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 342     if (Subtarget->is64Bit())
 343       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 344   } else {
 345     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 346     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 347     if (Subtarget->is64Bit())
 348       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 349   }
 350
 351   if (Subtarget->hasLZCNT()) {
 352     // When promoting the i8 variants, force them to i32 for a shorter
 353     // encoding.
 354     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 355     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 356     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 357     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 360     if (Subtarget->is64Bit())
 361       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 362   } else {
 363     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 364     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 365     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 366     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 367     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 368     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 369     if (Subtarget->is64Bit()) {
 370       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 371       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 372     }
 373   }
 374
 375   // Special handling for half-precision floating point conversions.
 376   // If we don't have F16C support, then lower half float conversions
 377   // into library calls.
 378   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 379     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 380     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 381   }
 382
 383   // There's never any support for operations beyond MVT::f32.
 384   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 385   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 386   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 387   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 388
 389   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 390   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 391   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 392   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 393   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 394   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 395
 396   if (Subtarget->hasPOPCNT()) {
 397     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 398   } else {
 399     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 400     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 401     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 402     if (Subtarget->is64Bit())
 403       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 404   }
 405
 406   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 407
 408   if (!Subtarget->hasMOVBE())
 409     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 410
 411   // These should be promoted to a larger select which is supported.
 412   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 413   // X86 wants to expand cmov itself.
 414   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 415   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 416   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 417   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 418   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 419   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 420   setOperationAction(ISD::SELECT          , MVT::f128 , Custom);
 421   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 422   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 423   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 424   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 425   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 426   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 427   setOperationAction(ISD::SETCC           , MVT::f128 , Custom);
 428   setOperationAction(ISD::SETCCE          , MVT::i8   , Custom);
 429   setOperationAction(ISD::SETCCE          , MVT::i16  , Custom);
 430   setOperationAction(ISD::SETCCE          , MVT::i32  , Custom);
 431   if (Subtarget->is64Bit()) {
 432     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 433     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 434     setOperationAction(ISD::SETCCE        , MVT::i64  , Custom);
 435   }
 436   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 437   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 438   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 439   // support continuation, user-level threading, and etc.. As a result, no
 440   // other SjLj exception interfaces are implemented and please don't build
 441   // your own exception handling based on them.
 442   // LLVM/Clang supports zero-cost DWARF exception handling.
 443   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 444   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 445
 446   // Darwin ABI issue.
 447   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 448   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 449   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 450   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 451   if (Subtarget->is64Bit())
 452     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 453   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 454   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 455   if (Subtarget->is64Bit()) {
 456     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 457     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 458     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 459     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 460     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 461   }
 462   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 463   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 464   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 465   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 466   if (Subtarget->is64Bit()) {
 467     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 468     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 469     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 470   }
 471
 472   if (Subtarget->hasSSE1())
 473     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 474
 475   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 476
 477   // Expand certain atomics
 478   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 479     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 480     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 481     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 482   }
 483
 484   if (Subtarget->hasCmpxchg16b()) {
 485     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 486   }
 487
 488   // FIXME - use subtarget debug flags
 489   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 490       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 491     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 492   }
 493
 494   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 495   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 496
 497   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 498   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 499
 500   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 501   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 502
 503   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 504   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 505   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 506   if (Subtarget->is64Bit()) {
 507     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 509   } else {
 510     // TargetInfo::CharPtrBuiltinVaList
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517
 518   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 519
 520   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 521   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 522   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 523
 524   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 525     // f32 and f64 use SSE.
 526     // Set up the FP register classes.
 527     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 528     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 529
 530     // Use ANDPD to simulate FABS.
 531     setOperationAction(ISD::FABS , MVT::f64, Custom);
 532     setOperationAction(ISD::FABS , MVT::f32, Custom);
 533
 534     // Use XORP to simulate FNEG.
 535     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 536     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 537
 538     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 540     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 541
 542     // Lower this to FGETSIGNx86 plus an AND.
 543     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 544     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 545
 546     // We don't support sin/cos/fmod
 547     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 548     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 549     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 550     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 551     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 552     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 553
 554     // Expand FP immediates into loads from the stack, except for the special
 555     // cases we handle.
 556     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 557     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 558   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 559     // Use SSE for f32, x87 for f64.
 560     // Set up the FP register classes.
 561     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 562     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 563
 564     // Use ANDPS to simulate FABS.
 565     setOperationAction(ISD::FABS , MVT::f32, Custom);
 566
 567     // Use XORP to simulate FNEG.
 568     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 569
 570     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 571
 572     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 573     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 575
 576     // We don't support sin/cos/fmod
 577     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 578     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 579     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 580
 581     // Special cases we handle for FP constants.
 582     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 583     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 584     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 585     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 586     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 587
 588     if (!TM.Options.UnsafeFPMath) {
 589       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 590       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 591       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 592     }
 593   } else if (!Subtarget->useSoftFloat()) {
 594     // f32 and f64 in x87.
 595     // Set up the FP register classes.
 596     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 597     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 598
 599     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 600     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 601     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 602     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 603
 604     if (!TM.Options.UnsafeFPMath) {
 605       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 606       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 607       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 608       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 609       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 610       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 611     }
 612     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 616     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 617     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 618     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 619     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 620   }
 621
 622   // We don't support FMA.
 623   setOperationAction(ISD::FMA, MVT::f64, Expand);
 624   setOperationAction(ISD::FMA, MVT::f32, Expand);
 625
 626   // Long double always uses X87, except f128 in MMX.
 627   if (!Subtarget->useSoftFloat()) {
 628     if (Subtarget->is64Bit() && Subtarget->hasMMX()) {
 629       addRegisterClass(MVT::f128, &X86::FR128RegClass);
 630       ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
 631       setOperationAction(ISD::FABS , MVT::f128, Custom);
 632       setOperationAction(ISD::FNEG , MVT::f128, Custom);
 633       setOperationAction(ISD::FCOPYSIGN, MVT::f128, Custom);
 634     }
 635
 636     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 637     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 638     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 639     {
 640       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 641       addLegalFPImmediate(TmpFlt);  // FLD0
 642       TmpFlt.changeSign();
 643       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 644
 645       bool ignored;
 646       APFloat TmpFlt2(+1.0);
 647       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 648                       &ignored);
 649       addLegalFPImmediate(TmpFlt2);  // FLD1
 650       TmpFlt2.changeSign();
 651       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 652     }
 653
 654     if (!TM.Options.UnsafeFPMath) {
 655       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 656       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 657       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 658     }
 659
 660     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 661     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 662     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 663     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 664     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 665     setOperationAction(ISD::FMA, MVT::f80, Expand);
 666   }
 667
 668   // Always use a library call for pow.
 669   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 670   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 671   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 672
 673   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 674   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 675   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 676   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 677   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 678   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 679   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 680
 681   // First set operation action for all vector types to either promote
 682   // (for widening) or expand (for scalarization). Then we will selectively
 683   // turn on ones that can be effectively codegen'd.
 684   for (MVT VT : MVT::vector_valuetypes()) {
 685     setOperationAction(ISD::ADD , VT, Expand);
 686     setOperationAction(ISD::SUB , VT, Expand);
 687     setOperationAction(ISD::FADD, VT, Expand);
 688     setOperationAction(ISD::FNEG, VT, Expand);
 689     setOperationAction(ISD::FSUB, VT, Expand);
 690     setOperationAction(ISD::MUL , VT, Expand);
 691     setOperationAction(ISD::FMUL, VT, Expand);
 692     setOperationAction(ISD::SDIV, VT, Expand);
 693     setOperationAction(ISD::UDIV, VT, Expand);
 694     setOperationAction(ISD::FDIV, VT, Expand);
 695     setOperationAction(ISD::SREM, VT, Expand);
 696     setOperationAction(ISD::UREM, VT, Expand);
 697     setOperationAction(ISD::LOAD, VT, Expand);
 698     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 699     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 700     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 701     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 702     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 703     setOperationAction(ISD::FABS, VT, Expand);
 704     setOperationAction(ISD::FSIN, VT, Expand);
 705     setOperationAction(ISD::FSINCOS, VT, Expand);
 706     setOperationAction(ISD::FCOS, VT, Expand);
 707     setOperationAction(ISD::FSINCOS, VT, Expand);
 708     setOperationAction(ISD::FREM, VT, Expand);
 709     setOperationAction(ISD::FMA,  VT, Expand);
 710     setOperationAction(ISD::FPOWI, VT, Expand);
 711     setOperationAction(ISD::FSQRT, VT, Expand);
 712     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 713     setOperationAction(ISD::FFLOOR, VT, Expand);
 714     setOperationAction(ISD::FCEIL, VT, Expand);
 715     setOperationAction(ISD::FTRUNC, VT, Expand);
 716     setOperationAction(ISD::FRINT, VT, Expand);
 717     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 718     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 719     setOperationAction(ISD::MULHS, VT, Expand);
 720     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 721     setOperationAction(ISD::MULHU, VT, Expand);
 722     setOperationAction(ISD::SDIVREM, VT, Expand);
 723     setOperationAction(ISD::UDIVREM, VT, Expand);
 724     setOperationAction(ISD::FPOW, VT, Expand);
 725     setOperationAction(ISD::CTPOP, VT, Expand);
 726     setOperationAction(ISD::CTTZ, VT, Expand);
 727     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 728     setOperationAction(ISD::CTLZ, VT, Expand);
 729     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 730     setOperationAction(ISD::SHL, VT, Expand);
 731     setOperationAction(ISD::SRA, VT, Expand);
 732     setOperationAction(ISD::SRL, VT, Expand);
 733     setOperationAction(ISD::ROTL, VT, Expand);
 734     setOperationAction(ISD::ROTR, VT, Expand);
 735     setOperationAction(ISD::BSWAP, VT, Expand);
 736     setOperationAction(ISD::SETCC, VT, Expand);
 737     setOperationAction(ISD::FLOG, VT, Expand);
 738     setOperationAction(ISD::FLOG2, VT, Expand);
 739     setOperationAction(ISD::FLOG10, VT, Expand);
 740     setOperationAction(ISD::FEXP, VT, Expand);
 741     setOperationAction(ISD::FEXP2, VT, Expand);
 742     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 743     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 744     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 745     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 746     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 747     setOperationAction(ISD::TRUNCATE, VT, Expand);
 748     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 749     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 750     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 751     setOperationAction(ISD::VSELECT, VT, Expand);
 752     setOperationAction(ISD::SELECT_CC, VT, Expand);
 753     for (MVT InnerVT : MVT::vector_valuetypes()) {
 754       setTruncStoreAction(InnerVT, VT, Expand);
 755
 756       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 757       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 758
 759       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 760       // types, we have to deal with them whether we ask for Expansion or not.
 761       // Setting Expand causes its own optimisation problems though, so leave
 762       // them legal.
 763       if (VT.getVectorElementType() == MVT::i1)
 764         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 765
 766       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 767       // split/scalarized right now.
 768       if (VT.getVectorElementType() == MVT::f16)
 769         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 770     }
 771   }
 772
 773   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 774   // with -msoft-float, disable use of MMX as well.
 775   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 776     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 777     // No operations on x86mmx supported, everything uses intrinsics.
 778   }
 779
 780   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 781   // into smaller operations.
 782   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 783     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 784     setOperationAction(ISD::AND,                MMXTy,      Expand);
 785     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 786     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 787     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 788     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 789     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 790   }
 791   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 792
 793   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 794     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 795
 796     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 797     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 798     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 799     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 800     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 801     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 802     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 803     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 804     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 805     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 806     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 807     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 808     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 809     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 810   }
 811
 812   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 813     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 814
 815     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 816     // registers cannot be used even for integer operations.
 817     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 818     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 819     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 820     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 821
 822     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 823     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 824     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 825     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 826     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 827     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 828     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 829     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 830     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 831     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 832     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 833     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 834     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 835     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 836     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 837     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 838     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 839     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 840     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 841     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 842     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 843     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 844     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 845
 846     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 847     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 848     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 849     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 850
 851     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 852     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 853     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 854     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 855
 856     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 857     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 858     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 859     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 860     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 861
 862     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 863     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 864     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 865     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 866
 867     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 868     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 869     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 870     // ISD::CTTZ v2i64 - scalarization is faster.
 871     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 872     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 873     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 874     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 875
 876     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 877     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 878       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 879       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 880       setOperationAction(ISD::VSELECT,            VT, Custom);
 881       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 882     }
 883
 884     // We support custom legalizing of sext and anyext loads for specific
 885     // memory vector types which we can load as a scalar (or sequence of
 886     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 887     // loads these must work with a single scalar load.
 888     for (MVT VT : MVT::integer_vector_valuetypes()) {
 889       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 892       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 893       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 894       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 895       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 896       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 897       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 898     }
 899
 900     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 901     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 902     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 903     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 904     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 905     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 906     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 907     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 908
 909     if (Subtarget->is64Bit()) {
 910       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 911       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 912     }
 913
 914     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 915     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (Subtarget->hasXOP()) {
1054     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1055     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1056     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1057     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1058     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1059     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1060     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1061     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1062   }
1063
1064   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1065     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1066     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1067     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1068     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1069     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1070     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1071
1072     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1073     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1075
1076     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1077     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1078     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1079     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1080     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1081     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1082     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1083     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1084     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1085     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1086     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1087     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1088
1089     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1090     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1091     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1092     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1093     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1094     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1095     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1096     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1097     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1098     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1099     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1100     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1101
1102     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1103     // even though v8i16 is a legal type.
1104     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1105     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1106     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1107
1108     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1109     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1110     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1111
1112     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1113     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1114
1115     for (MVT VT : MVT::fp_vector_valuetypes())
1116       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1117
1118     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1119     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1120
1121     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1122     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1123
1124     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1125     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1126
1127     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1128     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1129     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1130     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1131
1132     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1133     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1134     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1135
1136     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1137     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1138     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1139     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1140     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1141     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1142     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1143     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1144     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1145     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1146     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1147     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1148
1149     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1150     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1151     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1152     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1153
1154     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1155     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1156     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1157     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1158     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1159     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1160     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1161     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1162
1163     if (Subtarget->hasAnyFMA()) {
1164       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1165       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1166       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1167       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1168       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1169       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1170     }
1171
1172     if (Subtarget->hasInt256()) {
1173       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1174       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1175       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1176       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1177
1178       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1179       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1180       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1181       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1182
1183       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1184       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1185       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1186       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1187
1188       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1189       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1190       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1191       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1192
1193       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1194       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1195       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1196       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1197       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1198       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1199       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1200       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1201       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1202       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1203       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1204       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1205
1206       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1207       // when we have a 256bit-wide blend with immediate.
1208       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1209
1210       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1211       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1212       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1213       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1214       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1215       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1216       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1217
1218       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1219       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1220       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1221       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1222       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1223       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1224     } else {
1225       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1226       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1227       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1228       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1229
1230       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1231       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1232       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1233       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1234
1235       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1236       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1237       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1238       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1239
1240       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1241       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1242       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1243       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1244       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1245       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1246       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1247       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1248       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1249       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1250       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1251       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1252     }
1253
1254     // In the customized shift lowering, the legal cases in AVX2 will be
1255     // recognized.
1256     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1257     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1258
1259     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1260     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1261
1262     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1263     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1264
1265     // Custom lower several nodes for 256-bit types.
1266     for (MVT VT : MVT::vector_valuetypes()) {
1267       if (VT.getScalarSizeInBits() >= 32) {
1268         setOperationAction(ISD::MLOAD,  VT, Legal);
1269         setOperationAction(ISD::MSTORE, VT, Legal);
1270       }
1271       // Extract subvector is special because the value type
1272       // (result) is 128-bit but the source is 256-bit wide.
1273       if (VT.is128BitVector()) {
1274         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1275       }
1276       // Do not attempt to custom lower other non-256-bit vectors
1277       if (!VT.is256BitVector())
1278         continue;
1279
1280       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1281       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1282       setOperationAction(ISD::VSELECT,            VT, Custom);
1283       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1284       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1285       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1286       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1287       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1288     }
1289
1290     if (Subtarget->hasInt256())
1291       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1292
1293     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1294     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1295       setOperationAction(ISD::AND,    VT, Promote);
1296       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1297       setOperationAction(ISD::OR,     VT, Promote);
1298       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1299       setOperationAction(ISD::XOR,    VT, Promote);
1300       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1301       setOperationAction(ISD::LOAD,   VT, Promote);
1302       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1303       setOperationAction(ISD::SELECT, VT, Promote);
1304       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1305     }
1306   }
1307
1308   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1309     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1310     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1311     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1312     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1313
1314     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1315     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1316     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1317
1318     for (MVT VT : MVT::fp_vector_valuetypes())
1319       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1320
1321     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1322     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1323     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1324     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1325     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1326     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1327     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1328     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1329     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1330     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1331     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1332     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1333
1334     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1335     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1336     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1337     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1338     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1339     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1340     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1341     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1342     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1343     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1344     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1345     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1346     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1347     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1348
1349     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1350     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1351     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1352     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1353     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1354     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1355     setOperationAction(ISD::FABS,               MVT::v16f32, Custom);
1356
1357     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1358     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1359     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1360     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1361     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1362     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1363     setOperationAction(ISD::FABS,               MVT::v8f64, Custom);
1364     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1365     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1366
1367     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1368     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1370     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1371     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1372     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1373     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1374     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1375     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1376     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1377     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1378     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1379     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1380     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1381     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1382     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1383
1384     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1385     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1386     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1387     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1388     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1389     if (Subtarget->hasVLX()){
1390       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1391       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1392       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1393       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1394       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1395
1396       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1397       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1398       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1399       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1400       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1401     } else {
1402       setOperationAction(ISD::MLOAD,    MVT::v8i32, Custom);
1403       setOperationAction(ISD::MLOAD,    MVT::v8f32, Custom);
1404       setOperationAction(ISD::MSTORE,   MVT::v8i32, Custom);
1405       setOperationAction(ISD::MSTORE,   MVT::v8f32, Custom);
1406     }
1407     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1408     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1409     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1410     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1411     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1412     if (Subtarget->hasDQI()) {
1413       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1414       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1415
1416       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1417       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1418       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1419       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1420       if (Subtarget->hasVLX()) {
1421         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1422         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1423         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1424         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1425         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1426         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1427         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1428         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1429       }
1430     }
1431     if (Subtarget->hasVLX()) {
1432       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1433       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1434       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1435       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1436       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1437       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1438       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1439       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1440     }
1441     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1442     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1443     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1444     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1445     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1446     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1447     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1448     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1449     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1450     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1451     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1452     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1453     if (Subtarget->hasDQI()) {
1454       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1455       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1456     }
1457     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1458     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1459     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1460     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1461     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1462     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1463     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1464     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1465     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1466     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1467
1468     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1472     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1,   Custom);
1473
1474     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1475     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1476
1477     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1478
1479     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1480     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1481     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v16i1, Custom);
1482     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1483     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1484     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1485     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1486     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1489     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1490     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1491
1492     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1493     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1494     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1495     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1496     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1497     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1498     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1499     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1500
1501     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1502     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1503
1504     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1505     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1506
1507     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1508
1509     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1510     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1511
1512     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1513     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1514
1515     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1516     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1517
1518     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1519     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1520     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1521     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1522     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1523     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1524
1525     if (Subtarget->hasCDI()) {
1526       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1527       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1528       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1529       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1530
1531       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1532       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1533       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1534       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1535       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1536       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1537       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1538       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1539
1540       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1541       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1542
1543       if (Subtarget->hasVLX()) {
1544         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1545         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1546         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1547         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1548         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1549         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1550         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1551         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1552
1553         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1554         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1555         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1556         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1557       } else {
1558         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1559         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1560         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1561         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1562         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1563         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1564         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1565         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1566       }
1567     } // Subtarget->hasCDI()
1568
1569     if (Subtarget->hasDQI()) {
1570       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1571       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1572       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1573     }
1574     // Custom lower several nodes.
1575     for (MVT VT : MVT::vector_valuetypes()) {
1576       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1577       if (EltSize == 1) {
1578         setOperationAction(ISD::AND, VT, Legal);
1579         setOperationAction(ISD::OR,  VT, Legal);
1580         setOperationAction(ISD::XOR,  VT, Legal);
1581       }
1582       if ((VT.is128BitVector() || VT.is256BitVector()) && EltSize >= 32) {
1583         setOperationAction(ISD::MGATHER,  VT, Custom);
1584         setOperationAction(ISD::MSCATTER, VT, Custom);
1585       }
1586       // Extract subvector is special because the value type
1587       // (result) is 256/128-bit but the source is 512-bit wide.
1588       if (VT.is128BitVector() || VT.is256BitVector()) {
1589         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1590       }
1591       if (VT.getVectorElementType() == MVT::i1)
1592         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1593
1594       // Do not attempt to custom lower other non-512-bit vectors
1595       if (!VT.is512BitVector())
1596         continue;
1597
1598       if (EltSize >= 32) {
1599         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1600         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1601         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1602         setOperationAction(ISD::VSELECT,             VT, Legal);
1603         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1604         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1605         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1606         setOperationAction(ISD::MLOAD,               VT, Legal);
1607         setOperationAction(ISD::MSTORE,              VT, Legal);
1608         setOperationAction(ISD::MGATHER,  VT, Legal);
1609         setOperationAction(ISD::MSCATTER, VT, Custom);
1610       }
1611     }
1612     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1613       setOperationAction(ISD::SELECT, VT, Promote);
1614       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1615     }
1616   }// has  AVX-512
1617
1618   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1619     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1620     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1621
1622     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1623     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1624
1625     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1626     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1627     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1628     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1629     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1630     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1631     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1632     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1633     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1634     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1635     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1636     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1637     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1638     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1639     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1640     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1641     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1642     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1643     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1644     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1645     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1646     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1647     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1648     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1649     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1650     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1651     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1652     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1653     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1654     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1655     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1656     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1657     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1658     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1659     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1660     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1661     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1662     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1663     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1664     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1665     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1667
1668     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1669     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1670     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1671     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1672     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1673     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1674     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1675     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1676
1677     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1678     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1679     if (Subtarget->hasVLX())
1680       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1681
1682     if (Subtarget->hasCDI()) {
1683       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1684       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1685       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1686       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1687     }
1688
1689     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1690       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1691       setOperationAction(ISD::VSELECT,             VT, Legal);
1692     }
1693   }
1694
1695   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1696     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1697     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1698
1699     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1700     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1701     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1702     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1703     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1704     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1705     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1706     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1707     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1708     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1709     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1711
1712     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1713     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1714     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1715     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1716     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1717     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1718     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1719     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1720
1721     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1722     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1723     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1724     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1725     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1726     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1727     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1728     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1729   }
1730
1731   // We want to custom lower some of our intrinsics.
1732   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1733   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1734   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1735   if (!Subtarget->is64Bit()) {
1736     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1737     setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i64, Custom);
1738   }
1739
1740   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1741   // handle type legalization for these operations here.
1742   //
1743   // FIXME: We really should do custom legalization for addition and
1744   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1745   // than generic legalization for 64-bit multiplication-with-overflow, though.
1746   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1747     if (VT == MVT::i64 && !Subtarget->is64Bit())
1748       continue;
1749     // Add/Sub/Mul with overflow operations are custom lowered.
1750     setOperationAction(ISD::SADDO, VT, Custom);
1751     setOperationAction(ISD::UADDO, VT, Custom);
1752     setOperationAction(ISD::SSUBO, VT, Custom);
1753     setOperationAction(ISD::USUBO, VT, Custom);
1754     setOperationAction(ISD::SMULO, VT, Custom);
1755     setOperationAction(ISD::UMULO, VT, Custom);
1756   }
1757
1758   if (!Subtarget->is64Bit()) {
1759     // These libcalls are not available in 32-bit.
1760     setLibcallName(RTLIB::SHL_I128, nullptr);
1761     setLibcallName(RTLIB::SRL_I128, nullptr);
1762     setLibcallName(RTLIB::SRA_I128, nullptr);
1763   }
1764
1765   // Combine sin / cos into one node or libcall if possible.
1766   if (Subtarget->hasSinCos()) {
1767     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1768     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1769     if (Subtarget->isTargetDarwin()) {
1770       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1771       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1772       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1773       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1774     }
1775   }
1776
1777   if (Subtarget->isTargetWin64()) {
1778     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1779     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1780     setOperationAction(ISD::SREM, MVT::i128, Custom);
1781     setOperationAction(ISD::UREM, MVT::i128, Custom);
1782     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1783     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1784   }
1785
1786   // We have target-specific dag combine patterns for the following nodes:
1787   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1788   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1789   setTargetDAGCombine(ISD::BITCAST);
1790   setTargetDAGCombine(ISD::VSELECT);
1791   setTargetDAGCombine(ISD::SELECT);
1792   setTargetDAGCombine(ISD::SHL);
1793   setTargetDAGCombine(ISD::SRA);
1794   setTargetDAGCombine(ISD::SRL);
1795   setTargetDAGCombine(ISD::OR);
1796   setTargetDAGCombine(ISD::AND);
1797   setTargetDAGCombine(ISD::ADD);
1798   setTargetDAGCombine(ISD::FADD);
1799   setTargetDAGCombine(ISD::FSUB);
1800   setTargetDAGCombine(ISD::FNEG);
1801   setTargetDAGCombine(ISD::FMA);
1802   setTargetDAGCombine(ISD::FMAXNUM);
1803   setTargetDAGCombine(ISD::SUB);
1804   setTargetDAGCombine(ISD::LOAD);
1805   setTargetDAGCombine(ISD::MLOAD);
1806   setTargetDAGCombine(ISD::STORE);
1807   setTargetDAGCombine(ISD::MSTORE);
1808   setTargetDAGCombine(ISD::TRUNCATE);
1809   setTargetDAGCombine(ISD::ZERO_EXTEND);
1810   setTargetDAGCombine(ISD::ANY_EXTEND);
1811   setTargetDAGCombine(ISD::SIGN_EXTEND);
1812   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1813   setTargetDAGCombine(ISD::SINT_TO_FP);
1814   setTargetDAGCombine(ISD::UINT_TO_FP);
1815   setTargetDAGCombine(ISD::SETCC);
1816   setTargetDAGCombine(ISD::BUILD_VECTOR);
1817   setTargetDAGCombine(ISD::MUL);
1818   setTargetDAGCombine(ISD::XOR);
1819   setTargetDAGCombine(ISD::MSCATTER);
1820   setTargetDAGCombine(ISD::MGATHER);
1821
1822   computeRegisterProperties(Subtarget->getRegisterInfo());
1823
1824   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1825   MaxStoresPerMemsetOptSize = 8;
1826   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1827   MaxStoresPerMemcpyOptSize = 4;
1828   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1829   MaxStoresPerMemmoveOptSize = 4;
1830   setPrefLoopAlignment(4); // 2^4 bytes.
1831
1832   // A predictable cmov does not hurt on an in-order CPU.
1833   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1834   PredictableSelectIsExpensive = !Subtarget->isAtom();
1835   EnableExtLdPromotion = true;
1836   setPrefFunctionAlignment(4); // 2^4 bytes.
1837
1838   verifyIntrinsicTables();
1839 }
1840
1841 // This has so far only been implemented for 64-bit MachO.
1842 bool X86TargetLowering::useLoadStackGuardNode() const {
1843   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1844 }
1845
1846 TargetLoweringBase::LegalizeTypeAction
1847 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1848   if (ExperimentalVectorWideningLegalization &&
1849       VT.getVectorNumElements() != 1 &&
1850       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1851     return TypeWidenVector;
1852
1853   return TargetLoweringBase::getPreferredVectorAction(VT);
1854 }
1855
1856 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1857                                           EVT VT) const {
1858   if (!VT.isVector())
1859     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1860
1861   if (VT.isSimple()) {
1862     MVT VVT = VT.getSimpleVT();
1863     const unsigned NumElts = VVT.getVectorNumElements();
1864     const MVT EltVT = VVT.getVectorElementType();
1865     if (VVT.is512BitVector()) {
1866       if (Subtarget->hasAVX512())
1867         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1868             EltVT == MVT::f32 || EltVT == MVT::f64)
1869           switch(NumElts) {
1870           case  8: return MVT::v8i1;
1871           case 16: return MVT::v16i1;
1872         }
1873       if (Subtarget->hasBWI())
1874         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1875           switch(NumElts) {
1876           case 32: return MVT::v32i1;
1877           case 64: return MVT::v64i1;
1878         }
1879     }
1880
1881     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1882       if (Subtarget->hasVLX())
1883         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1884             EltVT == MVT::f32 || EltVT == MVT::f64)
1885           switch(NumElts) {
1886           case 2: return MVT::v2i1;
1887           case 4: return MVT::v4i1;
1888           case 8: return MVT::v8i1;
1889         }
1890       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1891         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1892           switch(NumElts) {
1893           case  8: return MVT::v8i1;
1894           case 16: return MVT::v16i1;
1895           case 32: return MVT::v32i1;
1896         }
1897     }
1898   }
1899
1900   return VT.changeVectorElementTypeToInteger();
1901 }
1902
1903 /// Helper for getByValTypeAlignment to determine
1904 /// the desired ByVal argument alignment.
1905 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1906   if (MaxAlign == 16)
1907     return;
1908   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1909     if (VTy->getBitWidth() == 128)
1910       MaxAlign = 16;
1911   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1912     unsigned EltAlign = 0;
1913     getMaxByValAlign(ATy->getElementType(), EltAlign);
1914     if (EltAlign > MaxAlign)
1915       MaxAlign = EltAlign;
1916   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1917     for (auto *EltTy : STy->elements()) {
1918       unsigned EltAlign = 0;
1919       getMaxByValAlign(EltTy, EltAlign);
1920       if (EltAlign > MaxAlign)
1921         MaxAlign = EltAlign;
1922       if (MaxAlign == 16)
1923         break;
1924     }
1925   }
1926 }
1927
1928 /// Return the desired alignment for ByVal aggregate
1929 /// function arguments in the caller parameter area. For X86, aggregates
1930 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1931 /// are at 4-byte boundaries.
1932 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1933                                                   const DataLayout &DL) const {
1934   if (Subtarget->is64Bit()) {
1935     // Max of 8 and alignment of type.
1936     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1937     if (TyAlign > 8)
1938       return TyAlign;
1939     return 8;
1940   }
1941
1942   unsigned Align = 4;
1943   if (Subtarget->hasSSE1())
1944     getMaxByValAlign(Ty, Align);
1945   return Align;
1946 }
1947
1948 /// Returns the target specific optimal type for load
1949 /// and store operations as a result of memset, memcpy, and memmove
1950 /// lowering. If DstAlign is zero that means it's safe to destination
1951 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1952 /// means there isn't a need to check it against alignment requirement,
1953 /// probably because the source does not need to be loaded. If 'IsMemset' is
1954 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1955 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1956 /// source is constant so it does not need to be loaded.
1957 /// It returns EVT::Other if the type should be determined using generic
1958 /// target-independent logic.
1959 EVT
1960 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1961                                        unsigned DstAlign, unsigned SrcAlign,
1962                                        bool IsMemset, bool ZeroMemset,
1963                                        bool MemcpyStrSrc,
1964                                        MachineFunction &MF) const {
1965   const Function *F = MF.getFunction();
1966   if ((!IsMemset || ZeroMemset) &&
1967       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1968     if (Size >= 16 &&
1969         (!Subtarget->isUnalignedMem16Slow() ||
1970          ((DstAlign == 0 || DstAlign >= 16) &&
1971           (SrcAlign == 0 || SrcAlign >= 16)))) {
1972       if (Size >= 32) {
1973         // FIXME: Check if unaligned 32-byte accesses are slow.
1974         if (Subtarget->hasInt256())
1975           return MVT::v8i32;
1976         if (Subtarget->hasFp256())
1977           return MVT::v8f32;
1978       }
1979       if (Subtarget->hasSSE2())
1980         return MVT::v4i32;
1981       if (Subtarget->hasSSE1())
1982         return MVT::v4f32;
1983     } else if (!MemcpyStrSrc && Size >= 8 &&
1984                !Subtarget->is64Bit() &&
1985                Subtarget->hasSSE2()) {
1986       // Do not use f64 to lower memcpy if source is string constant. It's
1987       // better to use i32 to avoid the loads.
1988       return MVT::f64;
1989     }
1990   }
1991   // This is a compromise. If we reach here, unaligned accesses may be slow on
1992   // this target. However, creating smaller, aligned accesses could be even
1993   // slower and would certainly be a lot more code.
1994   if (Subtarget->is64Bit() && Size >= 8)
1995     return MVT::i64;
1996   return MVT::i32;
1997 }
1998
1999 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
2000   if (VT == MVT::f32)
2001     return X86ScalarSSEf32;
2002   else if (VT == MVT::f64)
2003     return X86ScalarSSEf64;
2004   return true;
2005 }
2006
2007 bool
2008 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
2009                                                   unsigned,
2010                                                   unsigned,
2011                                                   bool *Fast) const {
2012   if (Fast) {
2013     switch (VT.getSizeInBits()) {
2014     default:
2015       // 8-byte and under are always assumed to be fast.
2016       *Fast = true;
2017       break;
2018     case 128:
2019       *Fast = !Subtarget->isUnalignedMem16Slow();
2020       break;
2021     case 256:
2022       *Fast = !Subtarget->isUnalignedMem32Slow();
2023       break;
2024     // TODO: What about AVX-512 (512-bit) accesses?
2025     }
2026   }
2027   // Misaligned accesses of any size are always allowed.
2028   return true;
2029 }
2030
2031 /// Return the entry encoding for a jump table in the
2032 /// current function.  The returned value is a member of the
2033 /// MachineJumpTableInfo::JTEntryKind enum.
2034 unsigned X86TargetLowering::getJumpTableEncoding() const {
2035   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2036   // symbol.
2037   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2038       Subtarget->isPICStyleGOT())
2039     return MachineJumpTableInfo::EK_Custom32;
2040
2041   // Otherwise, use the normal jump table encoding heuristics.
2042   return TargetLowering::getJumpTableEncoding();
2043 }
2044
2045 bool X86TargetLowering::useSoftFloat() const {
2046   return Subtarget->useSoftFloat();
2047 }
2048
2049 const MCExpr *
2050 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2051                                              const MachineBasicBlock *MBB,
2052                                              unsigned uid,MCContext &Ctx) const{
2053   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2054          Subtarget->isPICStyleGOT());
2055   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2056   // entries.
2057   return MCSymbolRefExpr::create(MBB->getSymbol(),
2058                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2059 }
2060
2061 /// Returns relocation base for the given PIC jumptable.
2062 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2063                                                     SelectionDAG &DAG) const {
2064   if (!Subtarget->is64Bit())
2065     // This doesn't have SDLoc associated with it, but is not really the
2066     // same as a Register.
2067     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2068                        getPointerTy(DAG.getDataLayout()));
2069   return Table;
2070 }
2071
2072 /// This returns the relocation base for the given PIC jumptable,
2073 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2074 const MCExpr *X86TargetLowering::
2075 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2076                              MCContext &Ctx) const {
2077   // X86-64 uses RIP relative addressing based on the jump table label.
2078   if (Subtarget->isPICStyleRIPRel())
2079     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2080
2081   // Otherwise, the reference is relative to the PIC base.
2082   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2083 }
2084
2085 std::pair<const TargetRegisterClass *, uint8_t>
2086 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2087                                            MVT VT) const {
2088   const TargetRegisterClass *RRC = nullptr;
2089   uint8_t Cost = 1;
2090   switch (VT.SimpleTy) {
2091   default:
2092     return TargetLowering::findRepresentativeClass(TRI, VT);
2093   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2094     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2095     break;
2096   case MVT::x86mmx:
2097     RRC = &X86::VR64RegClass;
2098     break;
2099   case MVT::f32: case MVT::f64:
2100   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2101   case MVT::v4f32: case MVT::v2f64:
2102   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2103   case MVT::v4f64:
2104     RRC = &X86::VR128RegClass;
2105     break;
2106   }
2107   return std::make_pair(RRC, Cost);
2108 }
2109
2110 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2111                                                unsigned &Offset) const {
2112   if (!Subtarget->isTargetLinux())
2113     return false;
2114
2115   if (Subtarget->is64Bit()) {
2116     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2117     Offset = 0x28;
2118     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2119       AddressSpace = 256;
2120     else
2121       AddressSpace = 257;
2122   } else {
2123     // %gs:0x14 on i386
2124     Offset = 0x14;
2125     AddressSpace = 256;
2126   }
2127   return true;
2128 }
2129
2130 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2131   if (!Subtarget->isTargetAndroid())
2132     return TargetLowering::getSafeStackPointerLocation(IRB);
2133
2134   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2135   // definition of TLS_SLOT_SAFESTACK in
2136   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2137   unsigned AddressSpace, Offset;
2138   if (Subtarget->is64Bit()) {
2139     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2140     Offset = 0x48;
2141     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2142       AddressSpace = 256;
2143     else
2144       AddressSpace = 257;
2145   } else {
2146     // %gs:0x24 on i386
2147     Offset = 0x24;
2148     AddressSpace = 256;
2149   }
2150
2151   return ConstantExpr::getIntToPtr(
2152       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2153       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2154 }
2155
2156 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2157                                             unsigned DestAS) const {
2158   assert(SrcAS != DestAS && "Expected different address spaces!");
2159
2160   return SrcAS < 256 && DestAS < 256;
2161 }
2162
2163 //===----------------------------------------------------------------------===//
2164 //               Return Value Calling Convention Implementation
2165 //===----------------------------------------------------------------------===//
2166
2167 #include "X86GenCallingConv.inc"
2168
2169 bool X86TargetLowering::CanLowerReturn(
2170     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2171     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2172   SmallVector<CCValAssign, 16> RVLocs;
2173   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2174   return CCInfo.CheckReturn(Outs, RetCC_X86);
2175 }
2176
2177 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2178   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2179   return ScratchRegs;
2180 }
2181
2182 SDValue
2183 X86TargetLowering::LowerReturn(SDValue Chain,
2184                                CallingConv::ID CallConv, bool isVarArg,
2185                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2186                                const SmallVectorImpl<SDValue> &OutVals,
2187                                SDLoc dl, SelectionDAG &DAG) const {
2188   MachineFunction &MF = DAG.getMachineFunction();
2189   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2190
2191   SmallVector<CCValAssign, 16> RVLocs;
2192   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2193   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2194
2195   SDValue Flag;
2196   SmallVector<SDValue, 6> RetOps;
2197   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2198   // Operand #1 = Bytes To Pop
2199   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2200                    MVT::i16));
2201
2202   // Copy the result values into the output registers.
2203   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2204     CCValAssign &VA = RVLocs[i];
2205     assert(VA.isRegLoc() && "Can only return in registers!");
2206     SDValue ValToCopy = OutVals[i];
2207     EVT ValVT = ValToCopy.getValueType();
2208
2209     // Promote values to the appropriate types.
2210     if (VA.getLocInfo() == CCValAssign::SExt)
2211       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2212     else if (VA.getLocInfo() == CCValAssign::ZExt)
2213       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2214     else if (VA.getLocInfo() == CCValAssign::AExt) {
2215       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2216         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2217       else
2218         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2219     }
2220     else if (VA.getLocInfo() == CCValAssign::BCvt)
2221       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2222
2223     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2224            "Unexpected FP-extend for return value.");
2225
2226     // If this is x86-64, and we disabled SSE, we can't return FP values,
2227     // or SSE or MMX vectors.
2228     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2229          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2230           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2231       report_fatal_error("SSE register return with SSE disabled");
2232     }
2233     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2234     // llvm-gcc has never done it right and no one has noticed, so this
2235     // should be OK for now.
2236     if (ValVT == MVT::f64 &&
2237         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2238       report_fatal_error("SSE2 register return with SSE2 disabled");
2239
2240     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2241     // the RET instruction and handled by the FP Stackifier.
2242     if (VA.getLocReg() == X86::FP0 ||
2243         VA.getLocReg() == X86::FP1) {
2244       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2245       // change the value to the FP stack register class.
2246       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2247         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2248       RetOps.push_back(ValToCopy);
2249       // Don't emit a copytoreg.
2250       continue;
2251     }
2252
2253     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2254     // which is returned in RAX / RDX.
2255     if (Subtarget->is64Bit()) {
2256       if (ValVT == MVT::x86mmx) {
2257         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2258           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2259           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2260                                   ValToCopy);
2261           // If we don't have SSE2 available, convert to v4f32 so the generated
2262           // register is legal.
2263           if (!Subtarget->hasSSE2())
2264             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2265         }
2266       }
2267     }
2268
2269     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2270     Flag = Chain.getValue(1);
2271     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2272   }
2273
2274   // All x86 ABIs require that for returning structs by value we copy
2275   // the sret argument into %rax/%eax (depending on ABI) for the return.
2276   // We saved the argument into a virtual register in the entry block,
2277   // so now we copy the value out and into %rax/%eax.
2278   //
2279   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2280   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2281   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2282   // either case FuncInfo->setSRetReturnReg() will have been called.
2283   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2284     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2285                                      getPointerTy(MF.getDataLayout()));
2286
2287     unsigned RetValReg
2288         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2289           X86::RAX : X86::EAX;
2290     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2291     Flag = Chain.getValue(1);
2292
2293     // RAX/EAX now acts like a return value.
2294     RetOps.push_back(
2295         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2296   }
2297
2298   RetOps[0] = Chain;  // Update chain.
2299
2300   // Add the flag if we have it.
2301   if (Flag.getNode())
2302     RetOps.push_back(Flag);
2303
2304   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2305 }
2306
2307 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2308   if (N->getNumValues() != 1)
2309     return false;
2310   if (!N->hasNUsesOfValue(1, 0))
2311     return false;
2312
2313   SDValue TCChain = Chain;
2314   SDNode *Copy = *N->use_begin();
2315   if (Copy->getOpcode() == ISD::CopyToReg) {
2316     // If the copy has a glue operand, we conservatively assume it isn't safe to
2317     // perform a tail call.
2318     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2319       return false;
2320     TCChain = Copy->getOperand(0);
2321   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2322     return false;
2323
2324   bool HasRet = false;
2325   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2326        UI != UE; ++UI) {
2327     if (UI->getOpcode() != X86ISD::RET_FLAG)
2328       return false;
2329     // If we are returning more than one value, we can definitely
2330     // not make a tail call see PR19530
2331     if (UI->getNumOperands() > 4)
2332       return false;
2333     if (UI->getNumOperands() == 4 &&
2334         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2335       return false;
2336     HasRet = true;
2337   }
2338
2339   if (!HasRet)
2340     return false;
2341
2342   Chain = TCChain;
2343   return true;
2344 }
2345
2346 EVT
2347 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2348                                             ISD::NodeType ExtendKind) const {
2349   MVT ReturnMVT;
2350   // TODO: Is this also valid on 32-bit?
2351   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2352     ReturnMVT = MVT::i8;
2353   else
2354     ReturnMVT = MVT::i32;
2355
2356   EVT MinVT = getRegisterType(Context, ReturnMVT);
2357   return VT.bitsLT(MinVT) ? MinVT : VT;
2358 }
2359
2360 /// Lower the result values of a call into the
2361 /// appropriate copies out of appropriate physical registers.
2362 ///
2363 SDValue
2364 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2365                                    CallingConv::ID CallConv, bool isVarArg,
2366                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2367                                    SDLoc dl, SelectionDAG &DAG,
2368                                    SmallVectorImpl<SDValue> &InVals) const {
2369
2370   // Assign locations to each value returned by this call.
2371   SmallVector<CCValAssign, 16> RVLocs;
2372   bool Is64Bit = Subtarget->is64Bit();
2373   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2374                  *DAG.getContext());
2375   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2376
2377   // Copy all of the result registers out of their specified physreg.
2378   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2379     CCValAssign &VA = RVLocs[i];
2380     EVT CopyVT = VA.getLocVT();
2381
2382     // If this is x86-64, and we disabled SSE, we can't return FP values
2383     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64 || CopyVT == MVT::f128) &&
2384         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2385       report_fatal_error("SSE register return with SSE disabled");
2386     }
2387
2388     // If we prefer to use the value in xmm registers, copy it out as f80 and
2389     // use a truncate to move it from fp stack reg to xmm reg.
2390     bool RoundAfterCopy = false;
2391     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2392         isScalarFPTypeInSSEReg(VA.getValVT())) {
2393       CopyVT = MVT::f80;
2394       RoundAfterCopy = (CopyVT != VA.getLocVT());
2395     }
2396
2397     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2398                                CopyVT, InFlag).getValue(1);
2399     SDValue Val = Chain.getValue(0);
2400
2401     if (RoundAfterCopy)
2402       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2403                         // This truncation won't change the value.
2404                         DAG.getIntPtrConstant(1, dl));
2405
2406     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2407       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2408
2409     InFlag = Chain.getValue(2);
2410     InVals.push_back(Val);
2411   }
2412
2413   return Chain;
2414 }
2415
2416 //===----------------------------------------------------------------------===//
2417 //                C & StdCall & Fast Calling Convention implementation
2418 //===----------------------------------------------------------------------===//
2419 //  StdCall calling convention seems to be standard for many Windows' API
2420 //  routines and around. It differs from C calling convention just a little:
2421 //  callee should clean up the stack, not caller. Symbols should be also
2422 //  decorated in some fancy way :) It doesn't support any vector arguments.
2423 //  For info on fast calling convention see Fast Calling Convention (tail call)
2424 //  implementation LowerX86_32FastCCCallTo.
2425
2426 /// CallIsStructReturn - Determines whether a call uses struct return
2427 /// semantics.
2428 enum StructReturnType {
2429   NotStructReturn,
2430   RegStructReturn,
2431   StackStructReturn
2432 };
2433 static StructReturnType
2434 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2435   if (Outs.empty())
2436     return NotStructReturn;
2437
2438   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2439   if (!Flags.isSRet())
2440     return NotStructReturn;
2441   if (Flags.isInReg())
2442     return RegStructReturn;
2443   return StackStructReturn;
2444 }
2445
2446 /// Determines whether a function uses struct return semantics.
2447 static StructReturnType
2448 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2449   if (Ins.empty())
2450     return NotStructReturn;
2451
2452   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2453   if (!Flags.isSRet())
2454     return NotStructReturn;
2455   if (Flags.isInReg())
2456     return RegStructReturn;
2457   return StackStructReturn;
2458 }
2459
2460 /// Make a copy of an aggregate at address specified by "Src" to address
2461 /// "Dst" with size and alignment information specified by the specific
2462 /// parameter attribute. The copy will be passed as a byval function parameter.
2463 static SDValue
2464 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2465                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2466                           SDLoc dl) {
2467   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2468
2469   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2470                        /*isVolatile*/false, /*AlwaysInline=*/true,
2471                        /*isTailCall*/false,
2472                        MachinePointerInfo(), MachinePointerInfo());
2473 }
2474
2475 /// Return true if the calling convention is one that we can guarantee TCO for.
2476 static bool canGuaranteeTCO(CallingConv::ID CC) {
2477   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2478           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2479 }
2480
2481 /// Return true if we might ever do TCO for calls with this calling convention.
2482 static bool mayTailCallThisCC(CallingConv::ID CC) {
2483   switch (CC) {
2484   // C calling conventions:
2485   case CallingConv::C:
2486   case CallingConv::X86_64_Win64:
2487   case CallingConv::X86_64_SysV:
2488   // Callee pop conventions:
2489   case CallingConv::X86_ThisCall:
2490   case CallingConv::X86_StdCall:
2491   case CallingConv::X86_VectorCall:
2492   case CallingConv::X86_FastCall:
2493     return true;
2494   default:
2495     return canGuaranteeTCO(CC);
2496   }
2497 }
2498
2499 /// Return true if the function is being made into a tailcall target by
2500 /// changing its ABI.
2501 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2502   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2503 }
2504
2505 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2506   auto Attr =
2507       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2508   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2509     return false;
2510
2511   CallSite CS(CI);
2512   CallingConv::ID CalleeCC = CS.getCallingConv();
2513   if (!mayTailCallThisCC(CalleeCC))
2514     return false;
2515
2516   return true;
2517 }
2518
2519 SDValue
2520 X86TargetLowering::LowerMemArgument(SDValue Chain,
2521                                     CallingConv::ID CallConv,
2522                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2523                                     SDLoc dl, SelectionDAG &DAG,
2524                                     const CCValAssign &VA,
2525                                     MachineFrameInfo *MFI,
2526                                     unsigned i) const {
2527   // Create the nodes corresponding to a load from this parameter slot.
2528   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2529   bool AlwaysUseMutable = shouldGuaranteeTCO(
2530       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2531   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2532   EVT ValVT;
2533
2534   // If value is passed by pointer we have address passed instead of the value
2535   // itself.
2536   bool ExtendedInMem = VA.isExtInLoc() &&
2537     VA.getValVT().getScalarType() == MVT::i1;
2538
2539   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2540     ValVT = VA.getLocVT();
2541   else
2542     ValVT = VA.getValVT();
2543
2544   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2545   // changed with more analysis.
2546   // In case of tail call optimization mark all arguments mutable. Since they
2547   // could be overwritten by lowering of arguments in case of a tail call.
2548   if (Flags.isByVal()) {
2549     unsigned Bytes = Flags.getByValSize();
2550     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2551     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2552     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2553   } else {
2554     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2555                                     VA.getLocMemOffset(), isImmutable);
2556     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2557     SDValue Val = DAG.getLoad(
2558         ValVT, dl, Chain, FIN,
2559         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2560         false, false, 0);
2561     return ExtendedInMem ?
2562       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2563   }
2564 }
2565
2566 // FIXME: Get this from tablegen.
2567 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2568                                                 const X86Subtarget *Subtarget) {
2569   assert(Subtarget->is64Bit());
2570
2571   if (Subtarget->isCallingConvWin64(CallConv)) {
2572     static const MCPhysReg GPR64ArgRegsWin64[] = {
2573       X86::RCX, X86::RDX, X86::R8,  X86::R9
2574     };
2575     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2576   }
2577
2578   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2579     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2580   };
2581   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2582 }
2583
2584 // FIXME: Get this from tablegen.
2585 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2586                                                 CallingConv::ID CallConv,
2587                                                 const X86Subtarget *Subtarget) {
2588   assert(Subtarget->is64Bit());
2589   if (Subtarget->isCallingConvWin64(CallConv)) {
2590     // The XMM registers which might contain var arg parameters are shadowed
2591     // in their paired GPR.  So we only need to save the GPR to their home
2592     // slots.
2593     // TODO: __vectorcall will change this.
2594     return None;
2595   }
2596
2597   const Function *Fn = MF.getFunction();
2598   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2599   bool isSoftFloat = Subtarget->useSoftFloat();
2600   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2601          "SSE register cannot be used when SSE is disabled!");
2602   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2603     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2604     // registers.
2605     return None;
2606
2607   static const MCPhysReg XMMArgRegs64Bit[] = {
2608     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2609     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2610   };
2611   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2612 }
2613
2614 SDValue X86TargetLowering::LowerFormalArguments(
2615     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2616     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2617     SmallVectorImpl<SDValue> &InVals) const {
2618   MachineFunction &MF = DAG.getMachineFunction();
2619   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2620   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2621
2622   const Function* Fn = MF.getFunction();
2623   if (Fn->hasExternalLinkage() &&
2624       Subtarget->isTargetCygMing() &&
2625       Fn->getName() == "main")
2626     FuncInfo->setForceFramePointer(true);
2627
2628   MachineFrameInfo *MFI = MF.getFrameInfo();
2629   bool Is64Bit = Subtarget->is64Bit();
2630   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2631
2632   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2633          "Var args not supported with calling convention fastcc, ghc or hipe");
2634
2635   // Assign locations to all of the incoming arguments.
2636   SmallVector<CCValAssign, 16> ArgLocs;
2637   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2638
2639   // Allocate shadow area for Win64
2640   if (IsWin64)
2641     CCInfo.AllocateStack(32, 8);
2642
2643   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2644
2645   unsigned LastVal = ~0U;
2646   SDValue ArgValue;
2647   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2648     CCValAssign &VA = ArgLocs[i];
2649     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2650     // places.
2651     assert(VA.getValNo() != LastVal &&
2652            "Don't support value assigned to multiple locs yet");
2653     (void)LastVal;
2654     LastVal = VA.getValNo();
2655
2656     if (VA.isRegLoc()) {
2657       EVT RegVT = VA.getLocVT();
2658       const TargetRegisterClass *RC;
2659       if (RegVT == MVT::i32)
2660         RC = &X86::GR32RegClass;
2661       else if (Is64Bit && RegVT == MVT::i64)
2662         RC = &X86::GR64RegClass;
2663       else if (RegVT == MVT::f32)
2664         RC = &X86::FR32RegClass;
2665       else if (RegVT == MVT::f64)
2666         RC = &X86::FR64RegClass;
2667       else if (RegVT == MVT::f128)
2668         RC = &X86::FR128RegClass;
2669       else if (RegVT.is512BitVector())
2670         RC = &X86::VR512RegClass;
2671       else if (RegVT.is256BitVector())
2672         RC = &X86::VR256RegClass;
2673       else if (RegVT.is128BitVector())
2674         RC = &X86::VR128RegClass;
2675       else if (RegVT == MVT::x86mmx)
2676         RC = &X86::VR64RegClass;
2677       else if (RegVT == MVT::i1)
2678         RC = &X86::VK1RegClass;
2679       else if (RegVT == MVT::v8i1)
2680         RC = &X86::VK8RegClass;
2681       else if (RegVT == MVT::v16i1)
2682         RC = &X86::VK16RegClass;
2683       else if (RegVT == MVT::v32i1)
2684         RC = &X86::VK32RegClass;
2685       else if (RegVT == MVT::v64i1)
2686         RC = &X86::VK64RegClass;
2687       else
2688         llvm_unreachable("Unknown argument type!");
2689
2690       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2691       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2692
2693       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2694       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2695       // right size.
2696       if (VA.getLocInfo() == CCValAssign::SExt)
2697         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2698                                DAG.getValueType(VA.getValVT()));
2699       else if (VA.getLocInfo() == CCValAssign::ZExt)
2700         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2701                                DAG.getValueType(VA.getValVT()));
2702       else if (VA.getLocInfo() == CCValAssign::BCvt)
2703         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2704
2705       if (VA.isExtInLoc()) {
2706         // Handle MMX values passed in XMM regs.
2707         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2708           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2709         else
2710           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2711       }
2712     } else {
2713       assert(VA.isMemLoc());
2714       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2715     }
2716
2717     // If value is passed via pointer - do a load.
2718     if (VA.getLocInfo() == CCValAssign::Indirect)
2719       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2720                              MachinePointerInfo(), false, false, false, 0);
2721
2722     InVals.push_back(ArgValue);
2723   }
2724
2725   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2726     // All x86 ABIs require that for returning structs by value we copy the
2727     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2728     // the argument into a virtual register so that we can access it from the
2729     // return points.
2730     if (Ins[i].Flags.isSRet()) {
2731       unsigned Reg = FuncInfo->getSRetReturnReg();
2732       if (!Reg) {
2733         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2734         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2735         FuncInfo->setSRetReturnReg(Reg);
2736       }
2737       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2738       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2739       break;
2740     }
2741   }
2742
2743   unsigned StackSize = CCInfo.getNextStackOffset();
2744   // Align stack specially for tail calls.
2745   if (shouldGuaranteeTCO(CallConv,
2746                          MF.getTarget().Options.GuaranteedTailCallOpt))
2747     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2748
2749   // If the function takes variable number of arguments, make a frame index for
2750   // the start of the first vararg value... for expansion of llvm.va_start. We
2751   // can skip this if there are no va_start calls.
2752   if (MFI->hasVAStart() &&
2753       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2754                    CallConv != CallingConv::X86_ThisCall))) {
2755     FuncInfo->setVarArgsFrameIndex(
2756         MFI->CreateFixedObject(1, StackSize, true));
2757   }
2758
2759   // Figure out if XMM registers are in use.
2760   assert(!(Subtarget->useSoftFloat() &&
2761            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2762          "SSE register cannot be used when SSE is disabled!");
2763
2764   // 64-bit calling conventions support varargs and register parameters, so we
2765   // have to do extra work to spill them in the prologue.
2766   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2767     // Find the first unallocated argument registers.
2768     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2769     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2770     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2771     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2772     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2773            "SSE register cannot be used when SSE is disabled!");
2774
2775     // Gather all the live in physical registers.
2776     SmallVector<SDValue, 6> LiveGPRs;
2777     SmallVector<SDValue, 8> LiveXMMRegs;
2778     SDValue ALVal;
2779     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2780       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2781       LiveGPRs.push_back(
2782           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2783     }
2784     if (!ArgXMMs.empty()) {
2785       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2786       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2787       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2788         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2789         LiveXMMRegs.push_back(
2790             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2791       }
2792     }
2793
2794     if (IsWin64) {
2795       // Get to the caller-allocated home save location.  Add 8 to account
2796       // for the return address.
2797       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2798       FuncInfo->setRegSaveFrameIndex(
2799           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2800       // Fixup to set vararg frame on shadow area (4 x i64).
2801       if (NumIntRegs < 4)
2802         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2803     } else {
2804       // For X86-64, if there are vararg parameters that are passed via
2805       // registers, then we must store them to their spots on the stack so
2806       // they may be loaded by deferencing the result of va_next.
2807       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2808       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2809       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2810           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2811     }
2812
2813     // Store the integer parameter registers.
2814     SmallVector<SDValue, 8> MemOps;
2815     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2816                                       getPointerTy(DAG.getDataLayout()));
2817     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2818     for (SDValue Val : LiveGPRs) {
2819       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2820                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2821       SDValue Store =
2822           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2823                        MachinePointerInfo::getFixedStack(
2824                            DAG.getMachineFunction(),
2825                            FuncInfo->getRegSaveFrameIndex(), Offset),
2826                        false, false, 0);
2827       MemOps.push_back(Store);
2828       Offset += 8;
2829     }
2830
2831     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2832       // Now store the XMM (fp + vector) parameter registers.
2833       SmallVector<SDValue, 12> SaveXMMOps;
2834       SaveXMMOps.push_back(Chain);
2835       SaveXMMOps.push_back(ALVal);
2836       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2837                              FuncInfo->getRegSaveFrameIndex(), dl));
2838       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2839                              FuncInfo->getVarArgsFPOffset(), dl));
2840       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2841                         LiveXMMRegs.end());
2842       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2843                                    MVT::Other, SaveXMMOps));
2844     }
2845
2846     if (!MemOps.empty())
2847       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2848   }
2849
2850   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2851     // Find the largest legal vector type.
2852     MVT VecVT = MVT::Other;
2853     // FIXME: Only some x86_32 calling conventions support AVX512.
2854     if (Subtarget->hasAVX512() &&
2855         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2856                      CallConv == CallingConv::Intel_OCL_BI)))
2857       VecVT = MVT::v16f32;
2858     else if (Subtarget->hasAVX())
2859       VecVT = MVT::v8f32;
2860     else if (Subtarget->hasSSE2())
2861       VecVT = MVT::v4f32;
2862
2863     // We forward some GPRs and some vector types.
2864     SmallVector<MVT, 2> RegParmTypes;
2865     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2866     RegParmTypes.push_back(IntVT);
2867     if (VecVT != MVT::Other)
2868       RegParmTypes.push_back(VecVT);
2869
2870     // Compute the set of forwarded registers. The rest are scratch.
2871     SmallVectorImpl<ForwardedRegister> &Forwards =
2872         FuncInfo->getForwardedMustTailRegParms();
2873     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2874
2875     // Conservatively forward AL on x86_64, since it might be used for varargs.
2876     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2877       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2878       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2879     }
2880
2881     // Copy all forwards from physical to virtual registers.
2882     for (ForwardedRegister &F : Forwards) {
2883       // FIXME: Can we use a less constrained schedule?
2884       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2885       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2886       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2887     }
2888   }
2889
2890   // Some CCs need callee pop.
2891   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2892                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2893     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2894   } else {
2895     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2896     // If this is an sret function, the return should pop the hidden pointer.
2897     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2898         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2899         argsAreStructReturn(Ins) == StackStructReturn)
2900       FuncInfo->setBytesToPopOnReturn(4);
2901   }
2902
2903   if (!Is64Bit) {
2904     // RegSaveFrameIndex is X86-64 only.
2905     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2906     if (CallConv == CallingConv::X86_FastCall ||
2907         CallConv == CallingConv::X86_ThisCall)
2908       // fastcc functions can't have varargs.
2909       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2910   }
2911
2912   FuncInfo->setArgumentStackSize(StackSize);
2913
2914   if (WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo()) {
2915     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2916     if (Personality == EHPersonality::CoreCLR) {
2917       assert(Is64Bit);
2918       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2919       // that we'd prefer this slot be allocated towards the bottom of the frame
2920       // (i.e. near the stack pointer after allocating the frame).  Every
2921       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2922       // offset from the bottom of this and each funclet's frame must be the
2923       // same, so the size of funclets' (mostly empty) frames is dictated by
2924       // how far this slot is from the bottom (since they allocate just enough
2925       // space to accomodate holding this slot at the correct offset).
2926       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2927       EHInfo->PSPSymFrameIdx = PSPSymFI;
2928     }
2929   }
2930
2931   return Chain;
2932 }
2933
2934 SDValue
2935 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2936                                     SDValue StackPtr, SDValue Arg,
2937                                     SDLoc dl, SelectionDAG &DAG,
2938                                     const CCValAssign &VA,
2939                                     ISD::ArgFlagsTy Flags) const {
2940   unsigned LocMemOffset = VA.getLocMemOffset();
2941   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2942   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2943                        StackPtr, PtrOff);
2944   if (Flags.isByVal())
2945     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2946
2947   return DAG.getStore(
2948       Chain, dl, Arg, PtrOff,
2949       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2950       false, false, 0);
2951 }
2952
2953 /// Emit a load of return address if tail call
2954 /// optimization is performed and it is required.
2955 SDValue
2956 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2957                                            SDValue &OutRetAddr, SDValue Chain,
2958                                            bool IsTailCall, bool Is64Bit,
2959                                            int FPDiff, SDLoc dl) const {
2960   // Adjust the Return address stack slot.
2961   EVT VT = getPointerTy(DAG.getDataLayout());
2962   OutRetAddr = getReturnAddressFrameIndex(DAG);
2963
2964   // Load the "old" Return address.
2965   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2966                            false, false, false, 0);
2967   return SDValue(OutRetAddr.getNode(), 1);
2968 }
2969
2970 /// Emit a store of the return address if tail call
2971 /// optimization is performed and it is required (FPDiff!=0).
2972 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2973                                         SDValue Chain, SDValue RetAddrFrIdx,
2974                                         EVT PtrVT, unsigned SlotSize,
2975                                         int FPDiff, SDLoc dl) {
2976   // Store the return address to the appropriate stack slot.
2977   if (!FPDiff) return Chain;
2978   // Calculate the new stack slot for the return address.
2979   int NewReturnAddrFI =
2980     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2981                                          false);
2982   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2983   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2984                        MachinePointerInfo::getFixedStack(
2985                            DAG.getMachineFunction(), NewReturnAddrFI),
2986                        false, false, 0);
2987   return Chain;
2988 }
2989
2990 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2991 /// operation of specified width.
2992 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2993                        SDValue V2) {
2994   unsigned NumElems = VT.getVectorNumElements();
2995   SmallVector<int, 8> Mask;
2996   Mask.push_back(NumElems);
2997   for (unsigned i = 1; i != NumElems; ++i)
2998     Mask.push_back(i);
2999   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3000 }
3001
3002 SDValue
3003 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3004                              SmallVectorImpl<SDValue> &InVals) const {
3005   SelectionDAG &DAG                     = CLI.DAG;
3006   SDLoc &dl                             = CLI.DL;
3007   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
3008   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
3009   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
3010   SDValue Chain                         = CLI.Chain;
3011   SDValue Callee                        = CLI.Callee;
3012   CallingConv::ID CallConv              = CLI.CallConv;
3013   bool &isTailCall                      = CLI.IsTailCall;
3014   bool isVarArg                         = CLI.IsVarArg;
3015
3016   MachineFunction &MF = DAG.getMachineFunction();
3017   bool Is64Bit        = Subtarget->is64Bit();
3018   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3019   StructReturnType SR = callIsStructReturn(Outs);
3020   bool IsSibcall      = false;
3021   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3022   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3023
3024   if (Attr.getValueAsString() == "true")
3025     isTailCall = false;
3026
3027   if (Subtarget->isPICStyleGOT() &&
3028       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3029     // If we are using a GOT, disable tail calls to external symbols with
3030     // default visibility. Tail calling such a symbol requires using a GOT
3031     // relocation, which forces early binding of the symbol. This breaks code
3032     // that require lazy function symbol resolution. Using musttail or
3033     // GuaranteedTailCallOpt will override this.
3034     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3035     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3036                G->getGlobal()->hasDefaultVisibility()))
3037       isTailCall = false;
3038   }
3039
3040   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3041   if (IsMustTail) {
3042     // Force this to be a tail call.  The verifier rules are enough to ensure
3043     // that we can lower this successfully without moving the return address
3044     // around.
3045     isTailCall = true;
3046   } else if (isTailCall) {
3047     // Check if it's really possible to do a tail call.
3048     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3049                     isVarArg, SR != NotStructReturn,
3050                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3051                     Outs, OutVals, Ins, DAG);
3052
3053     // Sibcalls are automatically detected tailcalls which do not require
3054     // ABI changes.
3055     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3056       IsSibcall = true;
3057
3058     if (isTailCall)
3059       ++NumTailCalls;
3060   }
3061
3062   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3063          "Var args not supported with calling convention fastcc, ghc or hipe");
3064
3065   // Analyze operands of the call, assigning locations to each operand.
3066   SmallVector<CCValAssign, 16> ArgLocs;
3067   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3068
3069   // Allocate shadow area for Win64
3070   if (IsWin64)
3071     CCInfo.AllocateStack(32, 8);
3072
3073   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3074
3075   // Get a count of how many bytes are to be pushed on the stack.
3076   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3077   if (IsSibcall)
3078     // This is a sibcall. The memory operands are available in caller's
3079     // own caller's stack.
3080     NumBytes = 0;
3081   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3082            canGuaranteeTCO(CallConv))
3083     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3084
3085   int FPDiff = 0;
3086   if (isTailCall && !IsSibcall && !IsMustTail) {
3087     // Lower arguments at fp - stackoffset + fpdiff.
3088     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3089
3090     FPDiff = NumBytesCallerPushed - NumBytes;
3091
3092     // Set the delta of movement of the returnaddr stackslot.
3093     // But only set if delta is greater than previous delta.
3094     if (FPDiff < X86Info->getTCReturnAddrDelta())
3095       X86Info->setTCReturnAddrDelta(FPDiff);
3096   }
3097
3098   unsigned NumBytesToPush = NumBytes;
3099   unsigned NumBytesToPop = NumBytes;
3100
3101   // If we have an inalloca argument, all stack space has already been allocated
3102   // for us and be right at the top of the stack.  We don't support multiple
3103   // arguments passed in memory when using inalloca.
3104   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3105     NumBytesToPush = 0;
3106     if (!ArgLocs.back().isMemLoc())
3107       report_fatal_error("cannot use inalloca attribute on a register "
3108                          "parameter");
3109     if (ArgLocs.back().getLocMemOffset() != 0)
3110       report_fatal_error("any parameter with the inalloca attribute must be "
3111                          "the only memory argument");
3112   }
3113
3114   if (!IsSibcall)
3115     Chain = DAG.getCALLSEQ_START(
3116         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3117
3118   SDValue RetAddrFrIdx;
3119   // Load return address for tail calls.
3120   if (isTailCall && FPDiff)
3121     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3122                                     Is64Bit, FPDiff, dl);
3123
3124   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3125   SmallVector<SDValue, 8> MemOpChains;
3126   SDValue StackPtr;
3127
3128   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3129   // of tail call optimization arguments are handle later.
3130   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3131   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3132     // Skip inalloca arguments, they have already been written.
3133     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3134     if (Flags.isInAlloca())
3135       continue;
3136
3137     CCValAssign &VA = ArgLocs[i];
3138     EVT RegVT = VA.getLocVT();
3139     SDValue Arg = OutVals[i];
3140     bool isByVal = Flags.isByVal();
3141
3142     // Promote the value if needed.
3143     switch (VA.getLocInfo()) {
3144     default: llvm_unreachable("Unknown loc info!");
3145     case CCValAssign::Full: break;
3146     case CCValAssign::SExt:
3147       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3148       break;
3149     case CCValAssign::ZExt:
3150       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3151       break;
3152     case CCValAssign::AExt:
3153       if (Arg.getValueType().isVector() &&
3154           Arg.getValueType().getVectorElementType() == MVT::i1)
3155         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3156       else if (RegVT.is128BitVector()) {
3157         // Special case: passing MMX values in XMM registers.
3158         Arg = DAG.getBitcast(MVT::i64, Arg);
3159         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3160         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3161       } else
3162         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3163       break;
3164     case CCValAssign::BCvt:
3165       Arg = DAG.getBitcast(RegVT, Arg);
3166       break;
3167     case CCValAssign::Indirect: {
3168       // Store the argument.
3169       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3170       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3171       Chain = DAG.getStore(
3172           Chain, dl, Arg, SpillSlot,
3173           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3174           false, false, 0);
3175       Arg = SpillSlot;
3176       break;
3177     }
3178     }
3179
3180     if (VA.isRegLoc()) {
3181       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3182       if (isVarArg && IsWin64) {
3183         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3184         // shadow reg if callee is a varargs function.
3185         unsigned ShadowReg = 0;
3186         switch (VA.getLocReg()) {
3187         case X86::XMM0: ShadowReg = X86::RCX; break;
3188         case X86::XMM1: ShadowReg = X86::RDX; break;
3189         case X86::XMM2: ShadowReg = X86::R8; break;
3190         case X86::XMM3: ShadowReg = X86::R9; break;
3191         }
3192         if (ShadowReg)
3193           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3194       }
3195     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3196       assert(VA.isMemLoc());
3197       if (!StackPtr.getNode())
3198         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3199                                       getPointerTy(DAG.getDataLayout()));
3200       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3201                                              dl, DAG, VA, Flags));
3202     }
3203   }
3204
3205   if (!MemOpChains.empty())
3206     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3207
3208   if (Subtarget->isPICStyleGOT()) {
3209     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3210     // GOT pointer.
3211     if (!isTailCall) {
3212       RegsToPass.push_back(std::make_pair(
3213           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3214                                           getPointerTy(DAG.getDataLayout()))));
3215     } else {
3216       // If we are tail calling and generating PIC/GOT style code load the
3217       // address of the callee into ECX. The value in ecx is used as target of
3218       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3219       // for tail calls on PIC/GOT architectures. Normally we would just put the
3220       // address of GOT into ebx and then call target@PLT. But for tail calls
3221       // ebx would be restored (since ebx is callee saved) before jumping to the
3222       // target@PLT.
3223
3224       // Note: The actual moving to ECX is done further down.
3225       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3226       if (G && !G->getGlobal()->hasLocalLinkage() &&
3227           G->getGlobal()->hasDefaultVisibility())
3228         Callee = LowerGlobalAddress(Callee, DAG);
3229       else if (isa<ExternalSymbolSDNode>(Callee))
3230         Callee = LowerExternalSymbol(Callee, DAG);
3231     }
3232   }
3233
3234   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3235     // From AMD64 ABI document:
3236     // For calls that may call functions that use varargs or stdargs
3237     // (prototype-less calls or calls to functions containing ellipsis (...) in
3238     // the declaration) %al is used as hidden argument to specify the number
3239     // of SSE registers used. The contents of %al do not need to match exactly
3240     // the number of registers, but must be an ubound on the number of SSE
3241     // registers used and is in the range 0 - 8 inclusive.
3242
3243     // Count the number of XMM registers allocated.
3244     static const MCPhysReg XMMArgRegs[] = {
3245       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3246       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3247     };
3248     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3249     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3250            && "SSE registers cannot be used when SSE is disabled");
3251
3252     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3253                                         DAG.getConstant(NumXMMRegs, dl,
3254                                                         MVT::i8)));
3255   }
3256
3257   if (isVarArg && IsMustTail) {
3258     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3259     for (const auto &F : Forwards) {
3260       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3261       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3262     }
3263   }
3264
3265   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3266   // don't need this because the eligibility check rejects calls that require
3267   // shuffling arguments passed in memory.
3268   if (!IsSibcall && isTailCall) {
3269     // Force all the incoming stack arguments to be loaded from the stack
3270     // before any new outgoing arguments are stored to the stack, because the
3271     // outgoing stack slots may alias the incoming argument stack slots, and
3272     // the alias isn't otherwise explicit. This is slightly more conservative
3273     // than necessary, because it means that each store effectively depends
3274     // on every argument instead of just those arguments it would clobber.
3275     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3276
3277     SmallVector<SDValue, 8> MemOpChains2;
3278     SDValue FIN;
3279     int FI = 0;
3280     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3281       CCValAssign &VA = ArgLocs[i];
3282       if (VA.isRegLoc())
3283         continue;
3284       assert(VA.isMemLoc());
3285       SDValue Arg = OutVals[i];
3286       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3287       // Skip inalloca arguments.  They don't require any work.
3288       if (Flags.isInAlloca())
3289         continue;
3290       // Create frame index.
3291       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3292       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3293       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3294       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3295
3296       if (Flags.isByVal()) {
3297         // Copy relative to framepointer.
3298         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3299         if (!StackPtr.getNode())
3300           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3301                                         getPointerTy(DAG.getDataLayout()));
3302         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3303                              StackPtr, Source);
3304
3305         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3306                                                          ArgChain,
3307                                                          Flags, DAG, dl));
3308       } else {
3309         // Store relative to framepointer.
3310         MemOpChains2.push_back(DAG.getStore(
3311             ArgChain, dl, Arg, FIN,
3312             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3313             false, false, 0));
3314       }
3315     }
3316
3317     if (!MemOpChains2.empty())
3318       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3319
3320     // Store the return address to the appropriate stack slot.
3321     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3322                                      getPointerTy(DAG.getDataLayout()),
3323                                      RegInfo->getSlotSize(), FPDiff, dl);
3324   }
3325
3326   // Build a sequence of copy-to-reg nodes chained together with token chain
3327   // and flag operands which copy the outgoing args into registers.
3328   SDValue InFlag;
3329   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3330     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3331                              RegsToPass[i].second, InFlag);
3332     InFlag = Chain.getValue(1);
3333   }
3334
3335   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3336     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3337     // In the 64-bit large code model, we have to make all calls
3338     // through a register, since the call instruction's 32-bit
3339     // pc-relative offset may not be large enough to hold the whole
3340     // address.
3341   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3342     // If the callee is a GlobalAddress node (quite common, every direct call
3343     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3344     // it.
3345     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3346
3347     // We should use extra load for direct calls to dllimported functions in
3348     // non-JIT mode.
3349     const GlobalValue *GV = G->getGlobal();
3350     if (!GV->hasDLLImportStorageClass()) {
3351       unsigned char OpFlags = 0;
3352       bool ExtraLoad = false;
3353       unsigned WrapperKind = ISD::DELETED_NODE;
3354
3355       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3356       // external symbols most go through the PLT in PIC mode.  If the symbol
3357       // has hidden or protected visibility, or if it is static or local, then
3358       // we don't need to use the PLT - we can directly call it.
3359       if (Subtarget->isTargetELF() &&
3360           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3361           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3362         OpFlags = X86II::MO_PLT;
3363       } else if (Subtarget->isPICStyleStubAny() &&
3364                  !GV->isStrongDefinitionForLinker() &&
3365                  (!Subtarget->getTargetTriple().isMacOSX() ||
3366                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3367         // PC-relative references to external symbols should go through $stub,
3368         // unless we're building with the leopard linker or later, which
3369         // automatically synthesizes these stubs.
3370         OpFlags = X86II::MO_DARWIN_STUB;
3371       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3372                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3373         // If the function is marked as non-lazy, generate an indirect call
3374         // which loads from the GOT directly. This avoids runtime overhead
3375         // at the cost of eager binding (and one extra byte of encoding).
3376         OpFlags = X86II::MO_GOTPCREL;
3377         WrapperKind = X86ISD::WrapperRIP;
3378         ExtraLoad = true;
3379       }
3380
3381       Callee = DAG.getTargetGlobalAddress(
3382           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3383
3384       // Add a wrapper if needed.
3385       if (WrapperKind != ISD::DELETED_NODE)
3386         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3387                              getPointerTy(DAG.getDataLayout()), Callee);
3388       // Add extra indirection if needed.
3389       if (ExtraLoad)
3390         Callee = DAG.getLoad(
3391             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3392             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3393             false, 0);
3394     }
3395   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3396     unsigned char OpFlags = 0;
3397
3398     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3399     // external symbols should go through the PLT.
3400     if (Subtarget->isTargetELF() &&
3401         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3402       OpFlags = X86II::MO_PLT;
3403     } else if (Subtarget->isPICStyleStubAny() &&
3404                (!Subtarget->getTargetTriple().isMacOSX() ||
3405                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3406       // PC-relative references to external symbols should go through $stub,
3407       // unless we're building with the leopard linker or later, which
3408       // automatically synthesizes these stubs.
3409       OpFlags = X86II::MO_DARWIN_STUB;
3410     }
3411
3412     Callee = DAG.getTargetExternalSymbol(
3413         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3414   } else if (Subtarget->isTarget64BitILP32() &&
3415              Callee->getValueType(0) == MVT::i32) {
3416     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3417     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3418   }
3419
3420   // Returns a chain & a flag for retval copy to use.
3421   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3422   SmallVector<SDValue, 8> Ops;
3423
3424   if (!IsSibcall && isTailCall) {
3425     Chain = DAG.getCALLSEQ_END(Chain,
3426                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3427                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3428     InFlag = Chain.getValue(1);
3429   }
3430
3431   Ops.push_back(Chain);
3432   Ops.push_back(Callee);
3433
3434   if (isTailCall)
3435     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3436
3437   // Add argument registers to the end of the list so that they are known live
3438   // into the call.
3439   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3440     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3441                                   RegsToPass[i].second.getValueType()));
3442
3443   // Add a register mask operand representing the call-preserved registers.
3444   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3445   assert(Mask && "Missing call preserved mask for calling convention");
3446
3447   // If this is an invoke in a 32-bit function using a funclet-based
3448   // personality, assume the function clobbers all registers. If an exception
3449   // is thrown, the runtime will not restore CSRs.
3450   // FIXME: Model this more precisely so that we can register allocate across
3451   // the normal edge and spill and fill across the exceptional edge.
3452   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3453     const Function *CallerFn = MF.getFunction();
3454     EHPersonality Pers =
3455         CallerFn->hasPersonalityFn()
3456             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3457             : EHPersonality::Unknown;
3458     if (isFuncletEHPersonality(Pers))
3459       Mask = RegInfo->getNoPreservedMask();
3460   }
3461
3462   Ops.push_back(DAG.getRegisterMask(Mask));
3463
3464   if (InFlag.getNode())
3465     Ops.push_back(InFlag);
3466
3467   if (isTailCall) {
3468     // We used to do:
3469     //// If this is the first return lowered for this function, add the regs
3470     //// to the liveout set for the function.
3471     // This isn't right, although it's probably harmless on x86; liveouts
3472     // should be computed from returns not tail calls.  Consider a void
3473     // function making a tail call to a function returning int.
3474     MF.getFrameInfo()->setHasTailCall();
3475     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3476   }
3477
3478   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3479   InFlag = Chain.getValue(1);
3480
3481   // Create the CALLSEQ_END node.
3482   unsigned NumBytesForCalleeToPop;
3483   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3484                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3485     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3486   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3487            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3488            SR == StackStructReturn)
3489     // If this is a call to a struct-return function, the callee
3490     // pops the hidden struct pointer, so we have to push it back.
3491     // This is common for Darwin/X86, Linux & Mingw32 targets.
3492     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3493     NumBytesForCalleeToPop = 4;
3494   else
3495     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3496
3497   // Returns a flag for retval copy to use.
3498   if (!IsSibcall) {
3499     Chain = DAG.getCALLSEQ_END(Chain,
3500                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3501                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3502                                                      true),
3503                                InFlag, dl);
3504     InFlag = Chain.getValue(1);
3505   }
3506
3507   // Handle result values, copying them out of physregs into vregs that we
3508   // return.
3509   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3510                          Ins, dl, DAG, InVals);
3511 }
3512
3513 //===----------------------------------------------------------------------===//
3514 //                Fast Calling Convention (tail call) implementation
3515 //===----------------------------------------------------------------------===//
3516
3517 //  Like std call, callee cleans arguments, convention except that ECX is
3518 //  reserved for storing the tail called function address. Only 2 registers are
3519 //  free for argument passing (inreg). Tail call optimization is performed
3520 //  provided:
3521 //                * tailcallopt is enabled
3522 //                * caller/callee are fastcc
3523 //  On X86_64 architecture with GOT-style position independent code only local
3524 //  (within module) calls are supported at the moment.
3525 //  To keep the stack aligned according to platform abi the function
3526 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3527 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3528 //  If a tail called function callee has more arguments than the caller the
3529 //  caller needs to make sure that there is room to move the RETADDR to. This is
3530 //  achieved by reserving an area the size of the argument delta right after the
3531 //  original RETADDR, but before the saved framepointer or the spilled registers
3532 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3533 //  stack layout:
3534 //    arg1
3535 //    arg2
3536 //    RETADDR
3537 //    [ new RETADDR
3538 //      move area ]
3539 //    (possible EBP)
3540 //    ESI
3541 //    EDI
3542 //    local1 ..
3543
3544 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3545 /// requirement.
3546 unsigned
3547 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3548                                                SelectionDAG& DAG) const {
3549   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3550   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3551   unsigned StackAlignment = TFI.getStackAlignment();
3552   uint64_t AlignMask = StackAlignment - 1;
3553   int64_t Offset = StackSize;
3554   unsigned SlotSize = RegInfo->getSlotSize();
3555   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3556     // Number smaller than 12 so just add the difference.
3557     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3558   } else {
3559     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3560     Offset = ((~AlignMask) & Offset) + StackAlignment +
3561       (StackAlignment-SlotSize);
3562   }
3563   return Offset;
3564 }
3565
3566 /// Return true if the given stack call argument is already available in the
3567 /// same position (relatively) of the caller's incoming argument stack.
3568 static
3569 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3570                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3571                          const X86InstrInfo *TII) {
3572   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3573   int FI = INT_MAX;
3574   if (Arg.getOpcode() == ISD::CopyFromReg) {
3575     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3576     if (!TargetRegisterInfo::isVirtualRegister(VR))
3577       return false;
3578     MachineInstr *Def = MRI->getVRegDef(VR);
3579     if (!Def)
3580       return false;
3581     if (!Flags.isByVal()) {
3582       if (!TII->isLoadFromStackSlot(Def, FI))
3583         return false;
3584     } else {
3585       unsigned Opcode = Def->getOpcode();
3586       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3587            Opcode == X86::LEA64_32r) &&
3588           Def->getOperand(1).isFI()) {
3589         FI = Def->getOperand(1).getIndex();
3590         Bytes = Flags.getByValSize();
3591       } else
3592         return false;
3593     }
3594   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3595     if (Flags.isByVal())
3596       // ByVal argument is passed in as a pointer but it's now being
3597       // dereferenced. e.g.
3598       // define @foo(%struct.X* %A) {
3599       //   tail call @bar(%struct.X* byval %A)
3600       // }
3601       return false;
3602     SDValue Ptr = Ld->getBasePtr();
3603     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3604     if (!FINode)
3605       return false;
3606     FI = FINode->getIndex();
3607   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3608     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3609     FI = FINode->getIndex();
3610     Bytes = Flags.getByValSize();
3611   } else
3612     return false;
3613
3614   assert(FI != INT_MAX);
3615   if (!MFI->isFixedObjectIndex(FI))
3616     return false;
3617   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3618 }
3619
3620 /// Check whether the call is eligible for tail call optimization. Targets
3621 /// that want to do tail call optimization should implement this function.
3622 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3623     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3624     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3625     const SmallVectorImpl<ISD::OutputArg> &Outs,
3626     const SmallVectorImpl<SDValue> &OutVals,
3627     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3628   if (!mayTailCallThisCC(CalleeCC))
3629     return false;
3630
3631   // If -tailcallopt is specified, make fastcc functions tail-callable.
3632   MachineFunction &MF = DAG.getMachineFunction();
3633   const Function *CallerF = MF.getFunction();
3634
3635   // If the function return type is x86_fp80 and the callee return type is not,
3636   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3637   // perform a tailcall optimization here.
3638   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3639     return false;
3640
3641   CallingConv::ID CallerCC = CallerF->getCallingConv();
3642   bool CCMatch = CallerCC == CalleeCC;
3643   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3644   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3645
3646   // Win64 functions have extra shadow space for argument homing. Don't do the
3647   // sibcall if the caller and callee have mismatched expectations for this
3648   // space.
3649   if (IsCalleeWin64 != IsCallerWin64)
3650     return false;
3651
3652   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3653     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3654       return true;
3655     return false;
3656   }
3657
3658   // Look for obvious safe cases to perform tail call optimization that do not
3659   // require ABI changes. This is what gcc calls sibcall.
3660
3661   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3662   // emit a special epilogue.
3663   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3664   if (RegInfo->needsStackRealignment(MF))
3665     return false;
3666
3667   // Also avoid sibcall optimization if either caller or callee uses struct
3668   // return semantics.
3669   if (isCalleeStructRet || isCallerStructRet)
3670     return false;
3671
3672   // Do not sibcall optimize vararg calls unless all arguments are passed via
3673   // registers.
3674   if (isVarArg && !Outs.empty()) {
3675     // Optimizing for varargs on Win64 is unlikely to be safe without
3676     // additional testing.
3677     if (IsCalleeWin64 || IsCallerWin64)
3678       return false;
3679
3680     SmallVector<CCValAssign, 16> ArgLocs;
3681     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3682                    *DAG.getContext());
3683
3684     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3685     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3686       if (!ArgLocs[i].isRegLoc())
3687         return false;
3688   }
3689
3690   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3691   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3692   // this into a sibcall.
3693   bool Unused = false;
3694   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3695     if (!Ins[i].Used) {
3696       Unused = true;
3697       break;
3698     }
3699   }
3700   if (Unused) {
3701     SmallVector<CCValAssign, 16> RVLocs;
3702     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3703                    *DAG.getContext());
3704     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3705     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3706       CCValAssign &VA = RVLocs[i];
3707       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3708         return false;
3709     }
3710   }
3711
3712   // If the calling conventions do not match, then we'd better make sure the
3713   // results are returned in the same way as what the caller expects.
3714   if (!CCMatch) {
3715     SmallVector<CCValAssign, 16> RVLocs1;
3716     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3717                     *DAG.getContext());
3718     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3719
3720     SmallVector<CCValAssign, 16> RVLocs2;
3721     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3722                     *DAG.getContext());
3723     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3724
3725     if (RVLocs1.size() != RVLocs2.size())
3726       return false;
3727     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3728       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3729         return false;
3730       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3731         return false;
3732       if (RVLocs1[i].isRegLoc()) {
3733         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3734           return false;
3735       } else {
3736         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3737           return false;
3738       }
3739     }
3740   }
3741
3742   unsigned StackArgsSize = 0;
3743
3744   // If the callee takes no arguments then go on to check the results of the
3745   // call.
3746   if (!Outs.empty()) {
3747     // Check if stack adjustment is needed. For now, do not do this if any
3748     // argument is passed on the stack.
3749     SmallVector<CCValAssign, 16> ArgLocs;
3750     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3751                    *DAG.getContext());
3752
3753     // Allocate shadow area for Win64
3754     if (IsCalleeWin64)
3755       CCInfo.AllocateStack(32, 8);
3756
3757     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3758     StackArgsSize = CCInfo.getNextStackOffset();
3759
3760     if (CCInfo.getNextStackOffset()) {
3761       // Check if the arguments are already laid out in the right way as
3762       // the caller's fixed stack objects.
3763       MachineFrameInfo *MFI = MF.getFrameInfo();
3764       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3765       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3766       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3767         CCValAssign &VA = ArgLocs[i];
3768         SDValue Arg = OutVals[i];
3769         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3770         if (VA.getLocInfo() == CCValAssign::Indirect)
3771           return false;
3772         if (!VA.isRegLoc()) {
3773           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3774                                    MFI, MRI, TII))
3775             return false;
3776         }
3777       }
3778     }
3779
3780     // If the tailcall address may be in a register, then make sure it's
3781     // possible to register allocate for it. In 32-bit, the call address can
3782     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3783     // callee-saved registers are restored. These happen to be the same
3784     // registers used to pass 'inreg' arguments so watch out for those.
3785     if (!Subtarget->is64Bit() &&
3786         ((!isa<GlobalAddressSDNode>(Callee) &&
3787           !isa<ExternalSymbolSDNode>(Callee)) ||
3788          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3789       unsigned NumInRegs = 0;
3790       // In PIC we need an extra register to formulate the address computation
3791       // for the callee.
3792       unsigned MaxInRegs =
3793         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3794
3795       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3796         CCValAssign &VA = ArgLocs[i];
3797         if (!VA.isRegLoc())
3798           continue;
3799         unsigned Reg = VA.getLocReg();
3800         switch (Reg) {
3801         default: break;
3802         case X86::EAX: case X86::EDX: case X86::ECX:
3803           if (++NumInRegs == MaxInRegs)
3804             return false;
3805           break;
3806         }
3807       }
3808     }
3809   }
3810
3811   bool CalleeWillPop =
3812       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3813                        MF.getTarget().Options.GuaranteedTailCallOpt);
3814
3815   if (unsigned BytesToPop =
3816           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3817     // If we have bytes to pop, the callee must pop them.
3818     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3819     if (!CalleePopMatches)
3820       return false;
3821   } else if (CalleeWillPop && StackArgsSize > 0) {
3822     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3823     return false;
3824   }
3825
3826   return true;
3827 }
3828
3829 FastISel *
3830 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3831                                   const TargetLibraryInfo *libInfo) const {
3832   return X86::createFastISel(funcInfo, libInfo);
3833 }
3834
3835 //===----------------------------------------------------------------------===//
3836 //                           Other Lowering Hooks
3837 //===----------------------------------------------------------------------===//
3838
3839 static bool MayFoldLoad(SDValue Op) {
3840   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3841 }
3842
3843 static bool MayFoldIntoStore(SDValue Op) {
3844   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3845 }
3846
3847 static bool isTargetShuffle(unsigned Opcode) {
3848   switch(Opcode) {
3849   default: return false;
3850   case X86ISD::BLENDI:
3851   case X86ISD::PSHUFB:
3852   case X86ISD::PSHUFD:
3853   case X86ISD::PSHUFHW:
3854   case X86ISD::PSHUFLW:
3855   case X86ISD::SHUFP:
3856   case X86ISD::PALIGNR:
3857   case X86ISD::MOVLHPS:
3858   case X86ISD::MOVLHPD:
3859   case X86ISD::MOVHLPS:
3860   case X86ISD::MOVLPS:
3861   case X86ISD::MOVLPD:
3862   case X86ISD::MOVSHDUP:
3863   case X86ISD::MOVSLDUP:
3864   case X86ISD::MOVDDUP:
3865   case X86ISD::MOVSS:
3866   case X86ISD::MOVSD:
3867   case X86ISD::UNPCKL:
3868   case X86ISD::UNPCKH:
3869   case X86ISD::VPERMILPI:
3870   case X86ISD::VPERM2X128:
3871   case X86ISD::VPERMI:
3872   case X86ISD::VPERMV:
3873   case X86ISD::VPERMV3:
3874     return true;
3875   }
3876 }
3877
3878 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3879                                     SDValue V1, unsigned TargetMask,
3880                                     SelectionDAG &DAG) {
3881   switch(Opc) {
3882   default: llvm_unreachable("Unknown x86 shuffle node");
3883   case X86ISD::PSHUFD:
3884   case X86ISD::PSHUFHW:
3885   case X86ISD::PSHUFLW:
3886   case X86ISD::VPERMILPI:
3887   case X86ISD::VPERMI:
3888     return DAG.getNode(Opc, dl, VT, V1,
3889                        DAG.getConstant(TargetMask, dl, MVT::i8));
3890   }
3891 }
3892
3893 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3894                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3895   switch(Opc) {
3896   default: llvm_unreachable("Unknown x86 shuffle node");
3897   case X86ISD::MOVLHPS:
3898   case X86ISD::MOVLHPD:
3899   case X86ISD::MOVHLPS:
3900   case X86ISD::MOVLPS:
3901   case X86ISD::MOVLPD:
3902   case X86ISD::MOVSS:
3903   case X86ISD::MOVSD:
3904   case X86ISD::UNPCKL:
3905   case X86ISD::UNPCKH:
3906     return DAG.getNode(Opc, dl, VT, V1, V2);
3907   }
3908 }
3909
3910 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3911   MachineFunction &MF = DAG.getMachineFunction();
3912   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3913   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3914   int ReturnAddrIndex = FuncInfo->getRAIndex();
3915
3916   if (ReturnAddrIndex == 0) {
3917     // Set up a frame object for the return address.
3918     unsigned SlotSize = RegInfo->getSlotSize();
3919     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3920                                                            -(int64_t)SlotSize,
3921                                                            false);
3922     FuncInfo->setRAIndex(ReturnAddrIndex);
3923   }
3924
3925   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3926 }
3927
3928 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3929                                        bool hasSymbolicDisplacement) {
3930   // Offset should fit into 32 bit immediate field.
3931   if (!isInt<32>(Offset))
3932     return false;
3933
3934   // If we don't have a symbolic displacement - we don't have any extra
3935   // restrictions.
3936   if (!hasSymbolicDisplacement)
3937     return true;
3938
3939   // FIXME: Some tweaks might be needed for medium code model.
3940   if (M != CodeModel::Small && M != CodeModel::Kernel)
3941     return false;
3942
3943   // For small code model we assume that latest object is 16MB before end of 31
3944   // bits boundary. We may also accept pretty large negative constants knowing
3945   // that all objects are in the positive half of address space.
3946   if (M == CodeModel::Small && Offset < 16*1024*1024)
3947     return true;
3948
3949   // For kernel code model we know that all object resist in the negative half
3950   // of 32bits address space. We may not accept negative offsets, since they may
3951   // be just off and we may accept pretty large positive ones.
3952   if (M == CodeModel::Kernel && Offset >= 0)
3953     return true;
3954
3955   return false;
3956 }
3957
3958 /// Determines whether the callee is required to pop its own arguments.
3959 /// Callee pop is necessary to support tail calls.
3960 bool X86::isCalleePop(CallingConv::ID CallingConv,
3961                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3962   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3963   // can guarantee TCO.
3964   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3965     return true;
3966
3967   switch (CallingConv) {
3968   default:
3969     return false;
3970   case CallingConv::X86_StdCall:
3971   case CallingConv::X86_FastCall:
3972   case CallingConv::X86_ThisCall:
3973   case CallingConv::X86_VectorCall:
3974     return !is64Bit;
3975   }
3976 }
3977
3978 /// \brief Return true if the condition is an unsigned comparison operation.
3979 static bool isX86CCUnsigned(unsigned X86CC) {
3980   switch (X86CC) {
3981   default: llvm_unreachable("Invalid integer condition!");
3982   case X86::COND_E:     return true;
3983   case X86::COND_G:     return false;
3984   case X86::COND_GE:    return false;
3985   case X86::COND_L:     return false;
3986   case X86::COND_LE:    return false;
3987   case X86::COND_NE:    return true;
3988   case X86::COND_B:     return true;
3989   case X86::COND_A:     return true;
3990   case X86::COND_BE:    return true;
3991   case X86::COND_AE:    return true;
3992   }
3993 }
3994
3995 static X86::CondCode TranslateIntegerX86CC(ISD::CondCode SetCCOpcode) {
3996   switch (SetCCOpcode) {
3997   default: llvm_unreachable("Invalid integer condition!");
3998   case ISD::SETEQ:  return X86::COND_E;
3999   case ISD::SETGT:  return X86::COND_G;
4000   case ISD::SETGE:  return X86::COND_GE;
4001   case ISD::SETLT:  return X86::COND_L;
4002   case ISD::SETLE:  return X86::COND_LE;
4003   case ISD::SETNE:  return X86::COND_NE;
4004   case ISD::SETULT: return X86::COND_B;
4005   case ISD::SETUGT: return X86::COND_A;
4006   case ISD::SETULE: return X86::COND_BE;
4007   case ISD::SETUGE: return X86::COND_AE;
4008   }
4009 }
4010
4011 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
4012 /// condition code, returning the condition code and the LHS/RHS of the
4013 /// comparison to make.
4014 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
4015                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
4016   if (!isFP) {
4017     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
4018       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
4019         // X > -1   -> X == 0, jump !sign.
4020         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4021         return X86::COND_NS;
4022       }
4023       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
4024         // X < 0   -> X == 0, jump on sign.
4025         return X86::COND_S;
4026       }
4027       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
4028         // X < 1   -> X <= 0
4029         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4030         return X86::COND_LE;
4031       }
4032     }
4033
4034     return TranslateIntegerX86CC(SetCCOpcode);
4035   }
4036
4037   // First determine if it is required or is profitable to flip the operands.
4038
4039   // If LHS is a foldable load, but RHS is not, flip the condition.
4040   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4041       !ISD::isNON_EXTLoad(RHS.getNode())) {
4042     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4043     std::swap(LHS, RHS);
4044   }
4045
4046   switch (SetCCOpcode) {
4047   default: break;
4048   case ISD::SETOLT:
4049   case ISD::SETOLE:
4050   case ISD::SETUGT:
4051   case ISD::SETUGE:
4052     std::swap(LHS, RHS);
4053     break;
4054   }
4055
4056   // On a floating point condition, the flags are set as follows:
4057   // ZF  PF  CF   op
4058   //  0 | 0 | 0 | X > Y
4059   //  0 | 0 | 1 | X < Y
4060   //  1 | 0 | 0 | X == Y
4061   //  1 | 1 | 1 | unordered
4062   switch (SetCCOpcode) {
4063   default: llvm_unreachable("Condcode should be pre-legalized away");
4064   case ISD::SETUEQ:
4065   case ISD::SETEQ:   return X86::COND_E;
4066   case ISD::SETOLT:              // flipped
4067   case ISD::SETOGT:
4068   case ISD::SETGT:   return X86::COND_A;
4069   case ISD::SETOLE:              // flipped
4070   case ISD::SETOGE:
4071   case ISD::SETGE:   return X86::COND_AE;
4072   case ISD::SETUGT:              // flipped
4073   case ISD::SETULT:
4074   case ISD::SETLT:   return X86::COND_B;
4075   case ISD::SETUGE:              // flipped
4076   case ISD::SETULE:
4077   case ISD::SETLE:   return X86::COND_BE;
4078   case ISD::SETONE:
4079   case ISD::SETNE:   return X86::COND_NE;
4080   case ISD::SETUO:   return X86::COND_P;
4081   case ISD::SETO:    return X86::COND_NP;
4082   case ISD::SETOEQ:
4083   case ISD::SETUNE:  return X86::COND_INVALID;
4084   }
4085 }
4086
4087 /// Is there a floating point cmov for the specific X86 condition code?
4088 /// Current x86 isa includes the following FP cmov instructions:
4089 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4090 static bool hasFPCMov(unsigned X86CC) {
4091   switch (X86CC) {
4092   default:
4093     return false;
4094   case X86::COND_B:
4095   case X86::COND_BE:
4096   case X86::COND_E:
4097   case X86::COND_P:
4098   case X86::COND_A:
4099   case X86::COND_AE:
4100   case X86::COND_NE:
4101   case X86::COND_NP:
4102     return true;
4103   }
4104 }
4105
4106 /// Returns true if the target can instruction select the
4107 /// specified FP immediate natively. If false, the legalizer will
4108 /// materialize the FP immediate as a load from a constant pool.
4109 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4110   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4111     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4112       return true;
4113   }
4114   return false;
4115 }
4116
4117 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4118                                               ISD::LoadExtType ExtTy,
4119                                               EVT NewVT) const {
4120   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4121   // relocation target a movq or addq instruction: don't let the load shrink.
4122   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4123   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4124     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4125       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4126   return true;
4127 }
4128
4129 /// \brief Returns true if it is beneficial to convert a load of a constant
4130 /// to just the constant itself.
4131 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4132                                                           Type *Ty) const {
4133   assert(Ty->isIntegerTy());
4134
4135   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4136   if (BitSize == 0 || BitSize > 64)
4137     return false;
4138   return true;
4139 }
4140
4141 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4142                                                 unsigned Index) const {
4143   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4144     return false;
4145
4146   return (Index == 0 || Index == ResVT.getVectorNumElements());
4147 }
4148
4149 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4150   // Speculate cttz only if we can directly use TZCNT.
4151   return Subtarget->hasBMI();
4152 }
4153
4154 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4155   // Speculate ctlz only if we can directly use LZCNT.
4156   return Subtarget->hasLZCNT();
4157 }
4158
4159 /// Return true if every element in Mask, beginning
4160 /// from position Pos and ending in Pos+Size is undef.
4161 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4162   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4163     if (0 <= Mask[i])
4164       return false;
4165   return true;
4166 }
4167
4168 /// Return true if Val is undef or if its value falls within the
4169 /// specified range (L, H].
4170 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4171   return (Val < 0) || (Val >= Low && Val < Hi);
4172 }
4173
4174 /// Val is either less than zero (undef) or equal to the specified value.
4175 static bool isUndefOrEqual(int Val, int CmpVal) {
4176   return (Val < 0 || Val == CmpVal);
4177 }
4178
4179 /// Return true if every element in Mask, beginning
4180 /// from position Pos and ending in Pos+Size, falls within the specified
4181 /// sequential range (Low, Low+Size]. or is undef.
4182 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4183                                        unsigned Pos, unsigned Size, int Low) {
4184   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4185     if (!isUndefOrEqual(Mask[i], Low))
4186       return false;
4187   return true;
4188 }
4189
4190 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4191 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4192 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4193   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4194   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4195     return false;
4196
4197   // The index should be aligned on a vecWidth-bit boundary.
4198   uint64_t Index =
4199     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4200
4201   MVT VT = N->getSimpleValueType(0);
4202   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4203   bool Result = (Index * ElSize) % vecWidth == 0;
4204
4205   return Result;
4206 }
4207
4208 /// Return true if the specified INSERT_SUBVECTOR
4209 /// operand specifies a subvector insert that is suitable for input to
4210 /// insertion of 128 or 256-bit subvectors
4211 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4212   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4213   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4214     return false;
4215   // The index should be aligned on a vecWidth-bit boundary.
4216   uint64_t Index =
4217     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4218
4219   MVT VT = N->getSimpleValueType(0);
4220   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4221   bool Result = (Index * ElSize) % vecWidth == 0;
4222
4223   return Result;
4224 }
4225
4226 bool X86::isVINSERT128Index(SDNode *N) {
4227   return isVINSERTIndex(N, 128);
4228 }
4229
4230 bool X86::isVINSERT256Index(SDNode *N) {
4231   return isVINSERTIndex(N, 256);
4232 }
4233
4234 bool X86::isVEXTRACT128Index(SDNode *N) {
4235   return isVEXTRACTIndex(N, 128);
4236 }
4237
4238 bool X86::isVEXTRACT256Index(SDNode *N) {
4239   return isVEXTRACTIndex(N, 256);
4240 }
4241
4242 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4243   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4244   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4245          "Illegal extract subvector for VEXTRACT");
4246
4247   uint64_t Index =
4248     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4249
4250   MVT VecVT = N->getOperand(0).getSimpleValueType();
4251   MVT ElVT = VecVT.getVectorElementType();
4252
4253   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4254   return Index / NumElemsPerChunk;
4255 }
4256
4257 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4258   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4259   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4260          "Illegal insert subvector for VINSERT");
4261
4262   uint64_t Index =
4263     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4264
4265   MVT VecVT = N->getSimpleValueType(0);
4266   MVT ElVT = VecVT.getVectorElementType();
4267
4268   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4269   return Index / NumElemsPerChunk;
4270 }
4271
4272 /// Return the appropriate immediate to extract the specified
4273 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4274 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4275   return getExtractVEXTRACTImmediate(N, 128);
4276 }
4277
4278 /// Return the appropriate immediate to extract the specified
4279 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4280 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4281   return getExtractVEXTRACTImmediate(N, 256);
4282 }
4283
4284 /// Return the appropriate immediate to insert at the specified
4285 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4286 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4287   return getInsertVINSERTImmediate(N, 128);
4288 }
4289
4290 /// Return the appropriate immediate to insert at the specified
4291 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4292 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4293   return getInsertVINSERTImmediate(N, 256);
4294 }
4295
4296 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4297 bool X86::isZeroNode(SDValue Elt) {
4298   return isNullConstant(Elt) || isNullFPConstant(Elt);
4299 }
4300
4301 // Build a vector of constants
4302 // Use an UNDEF node if MaskElt == -1.
4303 // Spilt 64-bit constants in the 32-bit mode.
4304 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4305                               SelectionDAG &DAG,
4306                               SDLoc dl, bool IsMask = false) {
4307
4308   SmallVector<SDValue, 32>  Ops;
4309   bool Split = false;
4310
4311   MVT ConstVecVT = VT;
4312   unsigned NumElts = VT.getVectorNumElements();
4313   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4314   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4315     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4316     Split = true;
4317   }
4318
4319   MVT EltVT = ConstVecVT.getVectorElementType();
4320   for (unsigned i = 0; i < NumElts; ++i) {
4321     bool IsUndef = Values[i] < 0 && IsMask;
4322     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4323       DAG.getConstant(Values[i], dl, EltVT);
4324     Ops.push_back(OpNode);
4325     if (Split)
4326       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4327                     DAG.getConstant(0, dl, EltVT));
4328   }
4329   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4330   if (Split)
4331     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4332   return ConstsNode;
4333 }
4334
4335 /// Returns a vector of specified type with all zero elements.
4336 static SDValue getZeroVector(MVT VT, const X86Subtarget *Subtarget,
4337                              SelectionDAG &DAG, SDLoc dl) {
4338   assert(VT.isVector() && "Expected a vector type");
4339
4340   // Always build SSE zero vectors as <4 x i32> bitcasted
4341   // to their dest type. This ensures they get CSE'd.
4342   SDValue Vec;
4343   if (VT.is128BitVector()) {  // SSE
4344     if (Subtarget->hasSSE2()) {  // SSE2
4345       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4346       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4347     } else { // SSE1
4348       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4349       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4350     }
4351   } else if (VT.is256BitVector()) { // AVX
4352     if (Subtarget->hasInt256()) { // AVX2
4353       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4354       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4355       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4356     } else {
4357       // 256-bit logic and arithmetic instructions in AVX are all
4358       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4359       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4360       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4361       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4362     }
4363   } else if (VT.is512BitVector()) { // AVX-512
4364       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4365       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4366                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4367       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4368   } else if (VT.getVectorElementType() == MVT::i1) {
4369
4370     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4371             && "Unexpected vector type");
4372     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4373             && "Unexpected vector type");
4374     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4375     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4376     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4377   } else
4378     llvm_unreachable("Unexpected vector type");
4379
4380   return DAG.getBitcast(VT, Vec);
4381 }
4382
4383 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4384                                 SelectionDAG &DAG, SDLoc dl,
4385                                 unsigned vectorWidth) {
4386   assert((vectorWidth == 128 || vectorWidth == 256) &&
4387          "Unsupported vector width");
4388   EVT VT = Vec.getValueType();
4389   EVT ElVT = VT.getVectorElementType();
4390   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4391   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4392                                   VT.getVectorNumElements()/Factor);
4393
4394   // Extract from UNDEF is UNDEF.
4395   if (Vec.getOpcode() == ISD::UNDEF)
4396     return DAG.getUNDEF(ResultVT);
4397
4398   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4399   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4400   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4401
4402   // This is the index of the first element of the vectorWidth-bit chunk
4403   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4404   IdxVal &= ~(ElemsPerChunk - 1);
4405
4406   // If the input is a buildvector just emit a smaller one.
4407   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4408     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4409                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4410
4411   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4412   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4413 }
4414
4415 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4416 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4417 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4418 /// instructions or a simple subregister reference. Idx is an index in the
4419 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4420 /// lowering EXTRACT_VECTOR_ELT operations easier.
4421 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4422                                    SelectionDAG &DAG, SDLoc dl) {
4423   assert((Vec.getValueType().is256BitVector() ||
4424           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4425   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4426 }
4427
4428 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4429 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4430                                    SelectionDAG &DAG, SDLoc dl) {
4431   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4432   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4433 }
4434
4435 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4436                                unsigned IdxVal, SelectionDAG &DAG,
4437                                SDLoc dl, unsigned vectorWidth) {
4438   assert((vectorWidth == 128 || vectorWidth == 256) &&
4439          "Unsupported vector width");
4440   // Inserting UNDEF is Result
4441   if (Vec.getOpcode() == ISD::UNDEF)
4442     return Result;
4443   EVT VT = Vec.getValueType();
4444   EVT ElVT = VT.getVectorElementType();
4445   EVT ResultVT = Result.getValueType();
4446
4447   // Insert the relevant vectorWidth bits.
4448   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4449   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4450
4451   // This is the index of the first element of the vectorWidth-bit chunk
4452   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4453   IdxVal &= ~(ElemsPerChunk - 1);
4454
4455   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4456   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4457 }
4458
4459 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4460 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4461 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4462 /// simple superregister reference.  Idx is an index in the 128 bits
4463 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4464 /// lowering INSERT_VECTOR_ELT operations easier.
4465 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4466                                   SelectionDAG &DAG, SDLoc dl) {
4467   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4468
4469   // For insertion into the zero index (low half) of a 256-bit vector, it is
4470   // more efficient to generate a blend with immediate instead of an insert*128.
4471   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4472   // extend the subvector to the size of the result vector. Make sure that
4473   // we are not recursing on that node by checking for undef here.
4474   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4475       Result.getOpcode() != ISD::UNDEF) {
4476     EVT ResultVT = Result.getValueType();
4477     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4478     SDValue Undef = DAG.getUNDEF(ResultVT);
4479     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4480                                  Vec, ZeroIndex);
4481
4482     // The blend instruction, and therefore its mask, depend on the data type.
4483     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4484     if (ScalarType.isFloatingPoint()) {
4485       // Choose either vblendps (float) or vblendpd (double).
4486       unsigned ScalarSize = ScalarType.getSizeInBits();
4487       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4488       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4489       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4490       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4491     }
4492
4493     const X86Subtarget &Subtarget =
4494     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4495
4496     // AVX2 is needed for 256-bit integer blend support.
4497     // Integers must be cast to 32-bit because there is only vpblendd;
4498     // vpblendw can't be used for this because it has a handicapped mask.
4499
4500     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4501     // is still more efficient than using the wrong domain vinsertf128 that
4502     // will be created by InsertSubVector().
4503     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4504
4505     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4506     Vec256 = DAG.getBitcast(CastVT, Vec256);
4507     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4508     return DAG.getBitcast(ResultVT, Vec256);
4509   }
4510
4511   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4512 }
4513
4514 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4515                                   SelectionDAG &DAG, SDLoc dl) {
4516   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4517   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4518 }
4519
4520 /// Insert i1-subvector to i1-vector.
4521 static SDValue Insert1BitVector(SDValue Op, SelectionDAG &DAG) {
4522
4523   SDLoc dl(Op);
4524   SDValue Vec = Op.getOperand(0);
4525   SDValue SubVec = Op.getOperand(1);
4526   SDValue Idx = Op.getOperand(2);
4527
4528   if (!isa<ConstantSDNode>(Idx))
4529     return SDValue();
4530
4531   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
4532   if (IdxVal == 0  && Vec.isUndef()) // the operation is legal
4533     return Op;
4534
4535   MVT OpVT = Op.getSimpleValueType();
4536   MVT SubVecVT = SubVec.getSimpleValueType();
4537   unsigned NumElems = OpVT.getVectorNumElements();
4538   unsigned SubVecNumElems = SubVecVT.getVectorNumElements();
4539
4540   assert(IdxVal + SubVecNumElems <= NumElems &&
4541          IdxVal % SubVecVT.getSizeInBits() == 0 &&
4542          "Unexpected index value in INSERT_SUBVECTOR");
4543
4544   // There are 3 possible cases:
4545   // 1. Subvector should be inserted in the lower part (IdxVal == 0)
4546   // 2. Subvector should be inserted in the upper part
4547   //    (IdxVal + SubVecNumElems == NumElems)
4548   // 3. Subvector should be inserted in the middle (for example v2i1
4549   //    to v16i1, index 2)
4550
4551   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
4552   SDValue Undef = DAG.getUNDEF(OpVT);
4553   SDValue WideSubVec =
4554     DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef, SubVec, ZeroIdx);
4555   if (Vec.isUndef())
4556     return DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4557       DAG.getConstant(IdxVal, dl, MVT::i8));
4558
4559   if (ISD::isBuildVectorAllZeros(Vec.getNode())) {
4560     unsigned ShiftLeft = NumElems - SubVecNumElems;
4561     unsigned ShiftRight = NumElems - SubVecNumElems - IdxVal;
4562     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4563       DAG.getConstant(ShiftLeft, dl, MVT::i8));
4564     return ShiftRight ? DAG.getNode(X86ISD::VSRLI, dl, OpVT, WideSubVec,
4565       DAG.getConstant(ShiftRight, dl, MVT::i8)) : WideSubVec;
4566   }
4567
4568   if (IdxVal == 0) {
4569     // Zero lower bits of the Vec
4570     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4571     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4572     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4573     // Merge them together
4574     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4575   }
4576
4577   // Simple case when we put subvector in the upper part
4578   if (IdxVal + SubVecNumElems == NumElems) {
4579     // Zero upper bits of the Vec
4580     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec,
4581                         DAG.getConstant(IdxVal, dl, MVT::i8));
4582     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4583     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4584     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4585     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4586   }
4587   // Subvector should be inserted in the middle - use shuffle
4588   SmallVector<int, 64> Mask;
4589   for (unsigned i = 0; i < NumElems; ++i)
4590     Mask.push_back(i >= IdxVal && i < IdxVal + SubVecNumElems ?
4591                     i : i + NumElems);
4592   return DAG.getVectorShuffle(OpVT, dl, WideSubVec, Vec, Mask);
4593 }
4594
4595 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4596 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4597 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4598 /// large BUILD_VECTORS.
4599 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4600                                    unsigned NumElems, SelectionDAG &DAG,
4601                                    SDLoc dl) {
4602   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4603   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4604 }
4605
4606 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4607                                    unsigned NumElems, SelectionDAG &DAG,
4608                                    SDLoc dl) {
4609   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4610   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4611 }
4612
4613 /// Returns a vector of specified type with all bits set.
4614 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4615 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4616 /// Then bitcast to their original type, ensuring they get CSE'd.
4617 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4618                              SelectionDAG &DAG, SDLoc dl) {
4619   assert(VT.isVector() && "Expected a vector type");
4620
4621   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4622   SDValue Vec;
4623   if (VT.is512BitVector()) {
4624     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4625                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4626     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4627   } else if (VT.is256BitVector()) {
4628     if (Subtarget->hasInt256()) { // AVX2
4629       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4630       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4631     } else { // AVX
4632       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4633       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4634     }
4635   } else if (VT.is128BitVector()) {
4636     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4637   } else
4638     llvm_unreachable("Unexpected vector type");
4639
4640   return DAG.getBitcast(VT, Vec);
4641 }
4642
4643 /// Returns a vector_shuffle node for an unpackl operation.
4644 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4645                           SDValue V2) {
4646   unsigned NumElems = VT.getVectorNumElements();
4647   SmallVector<int, 8> Mask;
4648   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4649     Mask.push_back(i);
4650     Mask.push_back(i + NumElems);
4651   }
4652   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4653 }
4654
4655 /// Returns a vector_shuffle node for an unpackh operation.
4656 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4657                           SDValue V2) {
4658   unsigned NumElems = VT.getVectorNumElements();
4659   SmallVector<int, 8> Mask;
4660   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4661     Mask.push_back(i + Half);
4662     Mask.push_back(i + NumElems + Half);
4663   }
4664   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4665 }
4666
4667 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4668 /// This produces a shuffle where the low element of V2 is swizzled into the
4669 /// zero/undef vector, landing at element Idx.
4670 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4671 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4672                                            bool IsZero,
4673                                            const X86Subtarget *Subtarget,
4674                                            SelectionDAG &DAG) {
4675   MVT VT = V2.getSimpleValueType();
4676   SDValue V1 = IsZero
4677     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4678   unsigned NumElems = VT.getVectorNumElements();
4679   SmallVector<int, 16> MaskVec;
4680   for (unsigned i = 0; i != NumElems; ++i)
4681     // If this is the insertion idx, put the low elt of V2 here.
4682     MaskVec.push_back(i == Idx ? NumElems : i);
4683   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4684 }
4685
4686 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4687 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4688 /// uses one source. Note that this will set IsUnary for shuffles which use a
4689 /// single input multiple times, and in those cases it will
4690 /// adjust the mask to only have indices within that single input.
4691 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4692 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4693                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4694   unsigned NumElems = VT.getVectorNumElements();
4695   SDValue ImmN;
4696
4697   IsUnary = false;
4698   bool IsFakeUnary = false;
4699   switch(N->getOpcode()) {
4700   case X86ISD::BLENDI:
4701     ImmN = N->getOperand(N->getNumOperands()-1);
4702     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4703     break;
4704   case X86ISD::SHUFP:
4705     ImmN = N->getOperand(N->getNumOperands()-1);
4706     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4707     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4708     break;
4709   case X86ISD::UNPCKH:
4710     DecodeUNPCKHMask(VT, Mask);
4711     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4712     break;
4713   case X86ISD::UNPCKL:
4714     DecodeUNPCKLMask(VT, Mask);
4715     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4716     break;
4717   case X86ISD::MOVHLPS:
4718     DecodeMOVHLPSMask(NumElems, Mask);
4719     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4720     break;
4721   case X86ISD::MOVLHPS:
4722     DecodeMOVLHPSMask(NumElems, Mask);
4723     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4724     break;
4725   case X86ISD::PALIGNR:
4726     ImmN = N->getOperand(N->getNumOperands()-1);
4727     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4728     break;
4729   case X86ISD::PSHUFD:
4730   case X86ISD::VPERMILPI:
4731     ImmN = N->getOperand(N->getNumOperands()-1);
4732     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4733     IsUnary = true;
4734     break;
4735   case X86ISD::PSHUFHW:
4736     ImmN = N->getOperand(N->getNumOperands()-1);
4737     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4738     IsUnary = true;
4739     break;
4740   case X86ISD::PSHUFLW:
4741     ImmN = N->getOperand(N->getNumOperands()-1);
4742     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4743     IsUnary = true;
4744     break;
4745   case X86ISD::PSHUFB: {
4746     IsUnary = true;
4747     SDValue MaskNode = N->getOperand(1);
4748     while (MaskNode->getOpcode() == ISD::BITCAST)
4749       MaskNode = MaskNode->getOperand(0);
4750
4751     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4752       // If we have a build-vector, then things are easy.
4753       MVT VT = MaskNode.getSimpleValueType();
4754       assert(VT.isVector() &&
4755              "Can't produce a non-vector with a build_vector!");
4756       if (!VT.isInteger())
4757         return false;
4758
4759       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4760
4761       SmallVector<uint64_t, 32> RawMask;
4762       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4763         SDValue Op = MaskNode->getOperand(i);
4764         if (Op->getOpcode() == ISD::UNDEF) {
4765           RawMask.push_back((uint64_t)SM_SentinelUndef);
4766           continue;
4767         }
4768         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4769         if (!CN)
4770           return false;
4771         APInt MaskElement = CN->getAPIntValue();
4772
4773         // We now have to decode the element which could be any integer size and
4774         // extract each byte of it.
4775         for (int j = 0; j < NumBytesPerElement; ++j) {
4776           // Note that this is x86 and so always little endian: the low byte is
4777           // the first byte of the mask.
4778           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4779           MaskElement = MaskElement.lshr(8);
4780         }
4781       }
4782       DecodePSHUFBMask(RawMask, Mask);
4783       break;
4784     }
4785
4786     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4787     if (!MaskLoad)
4788       return false;
4789
4790     SDValue Ptr = MaskLoad->getBasePtr();
4791     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4792         Ptr->getOpcode() == X86ISD::WrapperRIP)
4793       Ptr = Ptr->getOperand(0);
4794
4795     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4796     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4797       return false;
4798
4799     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4800       DecodePSHUFBMask(C, Mask);
4801       if (Mask.empty())
4802         return false;
4803       break;
4804     }
4805
4806     return false;
4807   }
4808   case X86ISD::VPERMI:
4809     ImmN = N->getOperand(N->getNumOperands()-1);
4810     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4811     IsUnary = true;
4812     break;
4813   case X86ISD::MOVSS:
4814   case X86ISD::MOVSD:
4815     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4816     break;
4817   case X86ISD::VPERM2X128:
4818     ImmN = N->getOperand(N->getNumOperands()-1);
4819     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4820     if (Mask.empty()) return false;
4821     // Mask only contains negative index if an element is zero.
4822     if (std::any_of(Mask.begin(), Mask.end(),
4823                     [](int M){ return M == SM_SentinelZero; }))
4824       return false;
4825     break;
4826   case X86ISD::MOVSLDUP:
4827     DecodeMOVSLDUPMask(VT, Mask);
4828     IsUnary = true;
4829     break;
4830   case X86ISD::MOVSHDUP:
4831     DecodeMOVSHDUPMask(VT, Mask);
4832     IsUnary = true;
4833     break;
4834   case X86ISD::MOVDDUP:
4835     DecodeMOVDDUPMask(VT, Mask);
4836     IsUnary = true;
4837     break;
4838   case X86ISD::MOVLHPD:
4839   case X86ISD::MOVLPD:
4840   case X86ISD::MOVLPS:
4841     // Not yet implemented
4842     return false;
4843   case X86ISD::VPERMV: {
4844     IsUnary = true;
4845     SDValue MaskNode = N->getOperand(0);
4846     while (MaskNode->getOpcode() == ISD::BITCAST)
4847       MaskNode = MaskNode->getOperand(0);
4848
4849     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4850     SmallVector<uint64_t, 32> RawMask;
4851     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4852       // If we have a build-vector, then things are easy.
4853       assert(MaskNode.getSimpleValueType().isInteger() &&
4854              MaskNode.getSimpleValueType().getVectorNumElements() ==
4855              VT.getVectorNumElements());
4856
4857       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4858         SDValue Op = MaskNode->getOperand(i);
4859         if (Op->getOpcode() == ISD::UNDEF)
4860           RawMask.push_back((uint64_t)SM_SentinelUndef);
4861         else if (isa<ConstantSDNode>(Op)) {
4862           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4863           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4864         } else
4865           return false;
4866       }
4867       DecodeVPERMVMask(RawMask, Mask);
4868       break;
4869     }
4870     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4871       unsigned NumEltsInMask = MaskNode->getNumOperands();
4872       MaskNode = MaskNode->getOperand(0);
4873       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4874       if (CN) {
4875         APInt MaskEltValue = CN->getAPIntValue();
4876         for (unsigned i = 0; i < NumEltsInMask; ++i)
4877           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4878         DecodeVPERMVMask(RawMask, Mask);
4879         break;
4880       }
4881       // It may be a scalar load
4882     }
4883
4884     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4885     if (!MaskLoad)
4886       return false;
4887
4888     SDValue Ptr = MaskLoad->getBasePtr();
4889     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4890         Ptr->getOpcode() == X86ISD::WrapperRIP)
4891       Ptr = Ptr->getOperand(0);
4892
4893     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4894     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4895       return false;
4896
4897     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4898     if (C) {
4899       DecodeVPERMVMask(C, VT, Mask);
4900       if (Mask.empty())
4901         return false;
4902       break;
4903     }
4904     return false;
4905   }
4906   case X86ISD::VPERMV3: {
4907     IsUnary = false;
4908     SDValue MaskNode = N->getOperand(1);
4909     while (MaskNode->getOpcode() == ISD::BITCAST)
4910       MaskNode = MaskNode->getOperand(1);
4911
4912     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4913       // If we have a build-vector, then things are easy.
4914       assert(MaskNode.getSimpleValueType().isInteger() &&
4915              MaskNode.getSimpleValueType().getVectorNumElements() ==
4916              VT.getVectorNumElements());
4917
4918       SmallVector<uint64_t, 32> RawMask;
4919       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4920
4921       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4922         SDValue Op = MaskNode->getOperand(i);
4923         if (Op->getOpcode() == ISD::UNDEF)
4924           RawMask.push_back((uint64_t)SM_SentinelUndef);
4925         else {
4926           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4927           if (!CN)
4928             return false;
4929           APInt MaskElement = CN->getAPIntValue();
4930           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4931         }
4932       }
4933       DecodeVPERMV3Mask(RawMask, Mask);
4934       break;
4935     }
4936
4937     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4938     if (!MaskLoad)
4939       return false;
4940
4941     SDValue Ptr = MaskLoad->getBasePtr();
4942     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4943         Ptr->getOpcode() == X86ISD::WrapperRIP)
4944       Ptr = Ptr->getOperand(0);
4945
4946     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4947     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4948       return false;
4949
4950     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4951     if (C) {
4952       DecodeVPERMV3Mask(C, VT, Mask);
4953       if (Mask.empty())
4954         return false;
4955       break;
4956     }
4957     return false;
4958   }
4959   default: llvm_unreachable("unknown target shuffle node");
4960   }
4961
4962   // If we have a fake unary shuffle, the shuffle mask is spread across two
4963   // inputs that are actually the same node. Re-map the mask to always point
4964   // into the first input.
4965   if (IsFakeUnary)
4966     for (int &M : Mask)
4967       if (M >= (int)Mask.size())
4968         M -= Mask.size();
4969
4970   return true;
4971 }
4972
4973 /// Returns the scalar element that will make up the ith
4974 /// element of the result of the vector shuffle.
4975 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4976                                    unsigned Depth) {
4977   if (Depth == 6)
4978     return SDValue();  // Limit search depth.
4979
4980   SDValue V = SDValue(N, 0);
4981   EVT VT = V.getValueType();
4982   unsigned Opcode = V.getOpcode();
4983
4984   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4985   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4986     int Elt = SV->getMaskElt(Index);
4987
4988     if (Elt < 0)
4989       return DAG.getUNDEF(VT.getVectorElementType());
4990
4991     unsigned NumElems = VT.getVectorNumElements();
4992     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4993                                          : SV->getOperand(1);
4994     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4995   }
4996
4997   // Recurse into target specific vector shuffles to find scalars.
4998   if (isTargetShuffle(Opcode)) {
4999     MVT ShufVT = V.getSimpleValueType();
5000     unsigned NumElems = ShufVT.getVectorNumElements();
5001     SmallVector<int, 16> ShuffleMask;
5002     bool IsUnary;
5003
5004     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
5005       return SDValue();
5006
5007     int Elt = ShuffleMask[Index];
5008     if (Elt < 0)
5009       return DAG.getUNDEF(ShufVT.getVectorElementType());
5010
5011     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
5012                                          : N->getOperand(1);
5013     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
5014                                Depth+1);
5015   }
5016
5017   // Actual nodes that may contain scalar elements
5018   if (Opcode == ISD::BITCAST) {
5019     V = V.getOperand(0);
5020     EVT SrcVT = V.getValueType();
5021     unsigned NumElems = VT.getVectorNumElements();
5022
5023     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
5024       return SDValue();
5025   }
5026
5027   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5028     return (Index == 0) ? V.getOperand(0)
5029                         : DAG.getUNDEF(VT.getVectorElementType());
5030
5031   if (V.getOpcode() == ISD::BUILD_VECTOR)
5032     return V.getOperand(Index);
5033
5034   return SDValue();
5035 }
5036
5037 /// Custom lower build_vector of v16i8.
5038 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
5039                                        unsigned NumNonZero, unsigned NumZero,
5040                                        SelectionDAG &DAG,
5041                                        const X86Subtarget* Subtarget,
5042                                        const TargetLowering &TLI) {
5043   if (NumNonZero > 8)
5044     return SDValue();
5045
5046   SDLoc dl(Op);
5047   SDValue V;
5048   bool First = true;
5049
5050   // SSE4.1 - use PINSRB to insert each byte directly.
5051   if (Subtarget->hasSSE41()) {
5052     for (unsigned i = 0; i < 16; ++i) {
5053       bool isNonZero = (NonZeros & (1 << i)) != 0;
5054       if (isNonZero) {
5055         if (First) {
5056           if (NumZero)
5057             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
5058           else
5059             V = DAG.getUNDEF(MVT::v16i8);
5060           First = false;
5061         }
5062         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5063                         MVT::v16i8, V, Op.getOperand(i),
5064                         DAG.getIntPtrConstant(i, dl));
5065       }
5066     }
5067
5068     return V;
5069   }
5070
5071   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5072   for (unsigned i = 0; i < 16; ++i) {
5073     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5074     if (ThisIsNonZero && First) {
5075       if (NumZero)
5076         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5077       else
5078         V = DAG.getUNDEF(MVT::v8i16);
5079       First = false;
5080     }
5081
5082     if ((i & 1) != 0) {
5083       SDValue ThisElt, LastElt;
5084       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5085       if (LastIsNonZero) {
5086         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5087                               MVT::i16, Op.getOperand(i-1));
5088       }
5089       if (ThisIsNonZero) {
5090         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5091         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5092                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5093         if (LastIsNonZero)
5094           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5095       } else
5096         ThisElt = LastElt;
5097
5098       if (ThisElt.getNode())
5099         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5100                         DAG.getIntPtrConstant(i/2, dl));
5101     }
5102   }
5103
5104   return DAG.getBitcast(MVT::v16i8, V);
5105 }
5106
5107 /// Custom lower build_vector of v8i16.
5108 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5109                                      unsigned NumNonZero, unsigned NumZero,
5110                                      SelectionDAG &DAG,
5111                                      const X86Subtarget* Subtarget,
5112                                      const TargetLowering &TLI) {
5113   if (NumNonZero > 4)
5114     return SDValue();
5115
5116   SDLoc dl(Op);
5117   SDValue V;
5118   bool First = true;
5119   for (unsigned i = 0; i < 8; ++i) {
5120     bool isNonZero = (NonZeros & (1 << i)) != 0;
5121     if (isNonZero) {
5122       if (First) {
5123         if (NumZero)
5124           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5125         else
5126           V = DAG.getUNDEF(MVT::v8i16);
5127         First = false;
5128       }
5129       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5130                       MVT::v8i16, V, Op.getOperand(i),
5131                       DAG.getIntPtrConstant(i, dl));
5132     }
5133   }
5134
5135   return V;
5136 }
5137
5138 /// Custom lower build_vector of v4i32 or v4f32.
5139 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5140                                      const X86Subtarget *Subtarget,
5141                                      const TargetLowering &TLI) {
5142   // Find all zeroable elements.
5143   std::bitset<4> Zeroable;
5144   for (int i=0; i < 4; ++i) {
5145     SDValue Elt = Op->getOperand(i);
5146     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5147   }
5148   assert(Zeroable.size() - Zeroable.count() > 1 &&
5149          "We expect at least two non-zero elements!");
5150
5151   // We only know how to deal with build_vector nodes where elements are either
5152   // zeroable or extract_vector_elt with constant index.
5153   SDValue FirstNonZero;
5154   unsigned FirstNonZeroIdx;
5155   for (unsigned i=0; i < 4; ++i) {
5156     if (Zeroable[i])
5157       continue;
5158     SDValue Elt = Op->getOperand(i);
5159     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5160         !isa<ConstantSDNode>(Elt.getOperand(1)))
5161       return SDValue();
5162     // Make sure that this node is extracting from a 128-bit vector.
5163     MVT VT = Elt.getOperand(0).getSimpleValueType();
5164     if (!VT.is128BitVector())
5165       return SDValue();
5166     if (!FirstNonZero.getNode()) {
5167       FirstNonZero = Elt;
5168       FirstNonZeroIdx = i;
5169     }
5170   }
5171
5172   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5173   SDValue V1 = FirstNonZero.getOperand(0);
5174   MVT VT = V1.getSimpleValueType();
5175
5176   // See if this build_vector can be lowered as a blend with zero.
5177   SDValue Elt;
5178   unsigned EltMaskIdx, EltIdx;
5179   int Mask[4];
5180   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5181     if (Zeroable[EltIdx]) {
5182       // The zero vector will be on the right hand side.
5183       Mask[EltIdx] = EltIdx+4;
5184       continue;
5185     }
5186
5187     Elt = Op->getOperand(EltIdx);
5188     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5189     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5190     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5191       break;
5192     Mask[EltIdx] = EltIdx;
5193   }
5194
5195   if (EltIdx == 4) {
5196     // Let the shuffle legalizer deal with blend operations.
5197     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5198     if (V1.getSimpleValueType() != VT)
5199       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5200     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5201   }
5202
5203   // See if we can lower this build_vector to a INSERTPS.
5204   if (!Subtarget->hasSSE41())
5205     return SDValue();
5206
5207   SDValue V2 = Elt.getOperand(0);
5208   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5209     V1 = SDValue();
5210
5211   bool CanFold = true;
5212   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5213     if (Zeroable[i])
5214       continue;
5215
5216     SDValue Current = Op->getOperand(i);
5217     SDValue SrcVector = Current->getOperand(0);
5218     if (!V1.getNode())
5219       V1 = SrcVector;
5220     CanFold = SrcVector == V1 &&
5221       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5222   }
5223
5224   if (!CanFold)
5225     return SDValue();
5226
5227   assert(V1.getNode() && "Expected at least two non-zero elements!");
5228   if (V1.getSimpleValueType() != MVT::v4f32)
5229     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5230   if (V2.getSimpleValueType() != MVT::v4f32)
5231     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5232
5233   // Ok, we can emit an INSERTPS instruction.
5234   unsigned ZMask = Zeroable.to_ulong();
5235
5236   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5237   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5238   SDLoc DL(Op);
5239   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5240                                DAG.getIntPtrConstant(InsertPSMask, DL));
5241   return DAG.getBitcast(VT, Result);
5242 }
5243
5244 /// Return a vector logical shift node.
5245 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5246                          unsigned NumBits, SelectionDAG &DAG,
5247                          const TargetLowering &TLI, SDLoc dl) {
5248   assert(VT.is128BitVector() && "Unknown type for VShift");
5249   MVT ShVT = MVT::v2i64;
5250   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5251   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5252   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5253   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5254   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5255   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5256 }
5257
5258 static SDValue
5259 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5260
5261   // Check if the scalar load can be widened into a vector load. And if
5262   // the address is "base + cst" see if the cst can be "absorbed" into
5263   // the shuffle mask.
5264   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5265     SDValue Ptr = LD->getBasePtr();
5266     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5267       return SDValue();
5268     EVT PVT = LD->getValueType(0);
5269     if (PVT != MVT::i32 && PVT != MVT::f32)
5270       return SDValue();
5271
5272     int FI = -1;
5273     int64_t Offset = 0;
5274     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5275       FI = FINode->getIndex();
5276       Offset = 0;
5277     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5278                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5279       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5280       Offset = Ptr.getConstantOperandVal(1);
5281       Ptr = Ptr.getOperand(0);
5282     } else {
5283       return SDValue();
5284     }
5285
5286     // FIXME: 256-bit vector instructions don't require a strict alignment,
5287     // improve this code to support it better.
5288     unsigned RequiredAlign = VT.getSizeInBits()/8;
5289     SDValue Chain = LD->getChain();
5290     // Make sure the stack object alignment is at least 16 or 32.
5291     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5292     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5293       if (MFI->isFixedObjectIndex(FI)) {
5294         // Can't change the alignment. FIXME: It's possible to compute
5295         // the exact stack offset and reference FI + adjust offset instead.
5296         // If someone *really* cares about this. That's the way to implement it.
5297         return SDValue();
5298       } else {
5299         MFI->setObjectAlignment(FI, RequiredAlign);
5300       }
5301     }
5302
5303     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5304     // Ptr + (Offset & ~15).
5305     if (Offset < 0)
5306       return SDValue();
5307     if ((Offset % RequiredAlign) & 3)
5308       return SDValue();
5309     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5310     if (StartOffset) {
5311       SDLoc DL(Ptr);
5312       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5313                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5314     }
5315
5316     int EltNo = (Offset - StartOffset) >> 2;
5317     unsigned NumElems = VT.getVectorNumElements();
5318
5319     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5320     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5321                              LD->getPointerInfo().getWithOffset(StartOffset),
5322                              false, false, false, 0);
5323
5324     SmallVector<int, 8> Mask(NumElems, EltNo);
5325
5326     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5327   }
5328
5329   return SDValue();
5330 }
5331
5332 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5333 /// elements can be replaced by a single large load which has the same value as
5334 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5335 ///
5336 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5337 ///
5338 /// FIXME: we'd also like to handle the case where the last elements are zero
5339 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5340 /// There's even a handy isZeroNode for that purpose.
5341 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5342                                         SDLoc &DL, SelectionDAG &DAG,
5343                                         bool isAfterLegalize) {
5344   unsigned NumElems = Elts.size();
5345
5346   LoadSDNode *LDBase = nullptr;
5347   unsigned LastLoadedElt = -1U;
5348
5349   // For each element in the initializer, see if we've found a load or an undef.
5350   // If we don't find an initial load element, or later load elements are
5351   // non-consecutive, bail out.
5352   for (unsigned i = 0; i < NumElems; ++i) {
5353     SDValue Elt = Elts[i];
5354     // Look through a bitcast.
5355     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5356       Elt = Elt.getOperand(0);
5357     if (!Elt.getNode() ||
5358         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5359       return SDValue();
5360     if (!LDBase) {
5361       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5362         return SDValue();
5363       LDBase = cast<LoadSDNode>(Elt.getNode());
5364       LastLoadedElt = i;
5365       continue;
5366     }
5367     if (Elt.getOpcode() == ISD::UNDEF)
5368       continue;
5369
5370     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5371     EVT LdVT = Elt.getValueType();
5372     // Each loaded element must be the correct fractional portion of the
5373     // requested vector load.
5374     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5375       return SDValue();
5376     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5377       return SDValue();
5378     LastLoadedElt = i;
5379   }
5380
5381   // If we have found an entire vector of loads and undefs, then return a large
5382   // load of the entire vector width starting at the base pointer.  If we found
5383   // consecutive loads for the low half, generate a vzext_load node.
5384   if (LastLoadedElt == NumElems - 1) {
5385     assert(LDBase && "Did not find base load for merging consecutive loads");
5386     EVT EltVT = LDBase->getValueType(0);
5387     // Ensure that the input vector size for the merged loads matches the
5388     // cumulative size of the input elements.
5389     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5390       return SDValue();
5391
5392     if (isAfterLegalize &&
5393         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5394       return SDValue();
5395
5396     SDValue NewLd = SDValue();
5397
5398     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5399                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5400                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5401                         LDBase->getAlignment());
5402
5403     if (LDBase->hasAnyUseOfValue(1)) {
5404       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5405                                      SDValue(LDBase, 1),
5406                                      SDValue(NewLd.getNode(), 1));
5407       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5408       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5409                              SDValue(NewLd.getNode(), 1));
5410     }
5411
5412     return NewLd;
5413   }
5414
5415   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5416   //of a v4i32 / v4f32. It's probably worth generalizing.
5417   EVT EltVT = VT.getVectorElementType();
5418   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5419       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5420     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5421     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5422     SDValue ResNode =
5423         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5424                                 LDBase->getPointerInfo(),
5425                                 LDBase->getAlignment(),
5426                                 false/*isVolatile*/, true/*ReadMem*/,
5427                                 false/*WriteMem*/);
5428
5429     // Make sure the newly-created LOAD is in the same position as LDBase in
5430     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5431     // update uses of LDBase's output chain to use the TokenFactor.
5432     if (LDBase->hasAnyUseOfValue(1)) {
5433       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5434                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5435       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5436       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5437                              SDValue(ResNode.getNode(), 1));
5438     }
5439
5440     return DAG.getBitcast(VT, ResNode);
5441   }
5442   return SDValue();
5443 }
5444
5445 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5446 /// to generate a splat value for the following cases:
5447 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5448 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5449 /// a scalar load, or a constant.
5450 /// The VBROADCAST node is returned when a pattern is found,
5451 /// or SDValue() otherwise.
5452 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5453                                     SelectionDAG &DAG) {
5454   // VBROADCAST requires AVX.
5455   // TODO: Splats could be generated for non-AVX CPUs using SSE
5456   // instructions, but there's less potential gain for only 128-bit vectors.
5457   if (!Subtarget->hasAVX())
5458     return SDValue();
5459
5460   MVT VT = Op.getSimpleValueType();
5461   SDLoc dl(Op);
5462
5463   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5464          "Unsupported vector type for broadcast.");
5465
5466   SDValue Ld;
5467   bool ConstSplatVal;
5468
5469   switch (Op.getOpcode()) {
5470     default:
5471       // Unknown pattern found.
5472       return SDValue();
5473
5474     case ISD::BUILD_VECTOR: {
5475       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5476       BitVector UndefElements;
5477       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5478
5479       // We need a splat of a single value to use broadcast, and it doesn't
5480       // make any sense if the value is only in one element of the vector.
5481       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5482         return SDValue();
5483
5484       Ld = Splat;
5485       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5486                        Ld.getOpcode() == ISD::ConstantFP);
5487
5488       // Make sure that all of the users of a non-constant load are from the
5489       // BUILD_VECTOR node.
5490       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5491         return SDValue();
5492       break;
5493     }
5494
5495     case ISD::VECTOR_SHUFFLE: {
5496       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5497
5498       // Shuffles must have a splat mask where the first element is
5499       // broadcasted.
5500       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5501         return SDValue();
5502
5503       SDValue Sc = Op.getOperand(0);
5504       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5505           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5506
5507         if (!Subtarget->hasInt256())
5508           return SDValue();
5509
5510         // Use the register form of the broadcast instruction available on AVX2.
5511         if (VT.getSizeInBits() >= 256)
5512           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5513         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5514       }
5515
5516       Ld = Sc.getOperand(0);
5517       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5518                        Ld.getOpcode() == ISD::ConstantFP);
5519
5520       // The scalar_to_vector node and the suspected
5521       // load node must have exactly one user.
5522       // Constants may have multiple users.
5523
5524       // AVX-512 has register version of the broadcast
5525       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5526         Ld.getValueType().getSizeInBits() >= 32;
5527       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5528           !hasRegVer))
5529         return SDValue();
5530       break;
5531     }
5532   }
5533
5534   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5535   bool IsGE256 = (VT.getSizeInBits() >= 256);
5536
5537   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5538   // instruction to save 8 or more bytes of constant pool data.
5539   // TODO: If multiple splats are generated to load the same constant,
5540   // it may be detrimental to overall size. There needs to be a way to detect
5541   // that condition to know if this is truly a size win.
5542   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5543
5544   // Handle broadcasting a single constant scalar from the constant pool
5545   // into a vector.
5546   // On Sandybridge (no AVX2), it is still better to load a constant vector
5547   // from the constant pool and not to broadcast it from a scalar.
5548   // But override that restriction when optimizing for size.
5549   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5550   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5551     EVT CVT = Ld.getValueType();
5552     assert(!CVT.isVector() && "Must not broadcast a vector type");
5553
5554     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5555     // For size optimization, also splat v2f64 and v2i64, and for size opt
5556     // with AVX2, also splat i8 and i16.
5557     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5558     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5559         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5560       const Constant *C = nullptr;
5561       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5562         C = CI->getConstantIntValue();
5563       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5564         C = CF->getConstantFPValue();
5565
5566       assert(C && "Invalid constant type");
5567
5568       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5569       SDValue CP =
5570           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5571       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5572       Ld = DAG.getLoad(
5573           CVT, dl, DAG.getEntryNode(), CP,
5574           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5575           false, false, Alignment);
5576
5577       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5578     }
5579   }
5580
5581   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5582
5583   // Handle AVX2 in-register broadcasts.
5584   if (!IsLoad && Subtarget->hasInt256() &&
5585       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5586     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5587
5588   // The scalar source must be a normal load.
5589   if (!IsLoad)
5590     return SDValue();
5591
5592   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5593       (Subtarget->hasVLX() && ScalarSize == 64))
5594     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5595
5596   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5597   // double since there is no vbroadcastsd xmm
5598   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5599     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5600       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5601   }
5602
5603   // Unsupported broadcast.
5604   return SDValue();
5605 }
5606
5607 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5608 /// underlying vector and index.
5609 ///
5610 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5611 /// index.
5612 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5613                                          SDValue ExtIdx) {
5614   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5615   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5616     return Idx;
5617
5618   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5619   // lowered this:
5620   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5621   // to:
5622   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5623   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5624   //                           undef)
5625   //                       Constant<0>)
5626   // In this case the vector is the extract_subvector expression and the index
5627   // is 2, as specified by the shuffle.
5628   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5629   SDValue ShuffleVec = SVOp->getOperand(0);
5630   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5631   assert(ShuffleVecVT.getVectorElementType() ==
5632          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5633
5634   int ShuffleIdx = SVOp->getMaskElt(Idx);
5635   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5636     ExtractedFromVec = ShuffleVec;
5637     return ShuffleIdx;
5638   }
5639   return Idx;
5640 }
5641
5642 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5643   MVT VT = Op.getSimpleValueType();
5644
5645   // Skip if insert_vec_elt is not supported.
5646   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5647   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5648     return SDValue();
5649
5650   SDLoc DL(Op);
5651   unsigned NumElems = Op.getNumOperands();
5652
5653   SDValue VecIn1;
5654   SDValue VecIn2;
5655   SmallVector<unsigned, 4> InsertIndices;
5656   SmallVector<int, 8> Mask(NumElems, -1);
5657
5658   for (unsigned i = 0; i != NumElems; ++i) {
5659     unsigned Opc = Op.getOperand(i).getOpcode();
5660
5661     if (Opc == ISD::UNDEF)
5662       continue;
5663
5664     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5665       // Quit if more than 1 elements need inserting.
5666       if (InsertIndices.size() > 1)
5667         return SDValue();
5668
5669       InsertIndices.push_back(i);
5670       continue;
5671     }
5672
5673     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5674     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5675     // Quit if non-constant index.
5676     if (!isa<ConstantSDNode>(ExtIdx))
5677       return SDValue();
5678     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5679
5680     // Quit if extracted from vector of different type.
5681     if (ExtractedFromVec.getValueType() != VT)
5682       return SDValue();
5683
5684     if (!VecIn1.getNode())
5685       VecIn1 = ExtractedFromVec;
5686     else if (VecIn1 != ExtractedFromVec) {
5687       if (!VecIn2.getNode())
5688         VecIn2 = ExtractedFromVec;
5689       else if (VecIn2 != ExtractedFromVec)
5690         // Quit if more than 2 vectors to shuffle
5691         return SDValue();
5692     }
5693
5694     if (ExtractedFromVec == VecIn1)
5695       Mask[i] = Idx;
5696     else if (ExtractedFromVec == VecIn2)
5697       Mask[i] = Idx + NumElems;
5698   }
5699
5700   if (!VecIn1.getNode())
5701     return SDValue();
5702
5703   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5704   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5705   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5706     unsigned Idx = InsertIndices[i];
5707     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5708                      DAG.getIntPtrConstant(Idx, DL));
5709   }
5710
5711   return NV;
5712 }
5713
5714 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5715   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5716          Op.getScalarValueSizeInBits() == 1 &&
5717          "Can not convert non-constant vector");
5718   uint64_t Immediate = 0;
5719   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5720     SDValue In = Op.getOperand(idx);
5721     if (In.getOpcode() != ISD::UNDEF)
5722       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5723   }
5724   SDLoc dl(Op);
5725   MVT VT =
5726    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5727   return DAG.getConstant(Immediate, dl, VT);
5728 }
5729 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5730 SDValue
5731 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5732
5733   MVT VT = Op.getSimpleValueType();
5734   assert((VT.getVectorElementType() == MVT::i1) &&
5735          "Unexpected type in LowerBUILD_VECTORvXi1!");
5736
5737   SDLoc dl(Op);
5738   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5739     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5740     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5741     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5742   }
5743
5744   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5745     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5746     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5747     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5748   }
5749
5750   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5751     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5752     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5753       return DAG.getBitcast(VT, Imm);
5754     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5755     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5756                         DAG.getIntPtrConstant(0, dl));
5757   }
5758
5759   // Vector has one or more non-const elements
5760   uint64_t Immediate = 0;
5761   SmallVector<unsigned, 16> NonConstIdx;
5762   bool IsSplat = true;
5763   bool HasConstElts = false;
5764   int SplatIdx = -1;
5765   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5766     SDValue In = Op.getOperand(idx);
5767     if (In.getOpcode() == ISD::UNDEF)
5768       continue;
5769     if (!isa<ConstantSDNode>(In))
5770       NonConstIdx.push_back(idx);
5771     else {
5772       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5773       HasConstElts = true;
5774     }
5775     if (SplatIdx == -1)
5776       SplatIdx = idx;
5777     else if (In != Op.getOperand(SplatIdx))
5778       IsSplat = false;
5779   }
5780
5781   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5782   if (IsSplat)
5783     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5784                        DAG.getConstant(1, dl, VT),
5785                        DAG.getConstant(0, dl, VT));
5786
5787   // insert elements one by one
5788   SDValue DstVec;
5789   SDValue Imm;
5790   if (Immediate) {
5791     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5792     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5793   }
5794   else if (HasConstElts)
5795     Imm = DAG.getConstant(0, dl, VT);
5796   else
5797     Imm = DAG.getUNDEF(VT);
5798   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5799     DstVec = DAG.getBitcast(VT, Imm);
5800   else {
5801     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5802     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5803                          DAG.getIntPtrConstant(0, dl));
5804   }
5805
5806   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5807     unsigned InsertIdx = NonConstIdx[i];
5808     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5809                          Op.getOperand(InsertIdx),
5810                          DAG.getIntPtrConstant(InsertIdx, dl));
5811   }
5812   return DstVec;
5813 }
5814
5815 /// \brief Return true if \p N implements a horizontal binop and return the
5816 /// operands for the horizontal binop into V0 and V1.
5817 ///
5818 /// This is a helper function of LowerToHorizontalOp().
5819 /// This function checks that the build_vector \p N in input implements a
5820 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5821 /// operation to match.
5822 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5823 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5824 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5825 /// arithmetic sub.
5826 ///
5827 /// This function only analyzes elements of \p N whose indices are
5828 /// in range [BaseIdx, LastIdx).
5829 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5830                               SelectionDAG &DAG,
5831                               unsigned BaseIdx, unsigned LastIdx,
5832                               SDValue &V0, SDValue &V1) {
5833   EVT VT = N->getValueType(0);
5834
5835   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5836   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5837          "Invalid Vector in input!");
5838
5839   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5840   bool CanFold = true;
5841   unsigned ExpectedVExtractIdx = BaseIdx;
5842   unsigned NumElts = LastIdx - BaseIdx;
5843   V0 = DAG.getUNDEF(VT);
5844   V1 = DAG.getUNDEF(VT);
5845
5846   // Check if N implements a horizontal binop.
5847   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5848     SDValue Op = N->getOperand(i + BaseIdx);
5849
5850     // Skip UNDEFs.
5851     if (Op->getOpcode() == ISD::UNDEF) {
5852       // Update the expected vector extract index.
5853       if (i * 2 == NumElts)
5854         ExpectedVExtractIdx = BaseIdx;
5855       ExpectedVExtractIdx += 2;
5856       continue;
5857     }
5858
5859     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5860
5861     if (!CanFold)
5862       break;
5863
5864     SDValue Op0 = Op.getOperand(0);
5865     SDValue Op1 = Op.getOperand(1);
5866
5867     // Try to match the following pattern:
5868     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5869     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5870         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5871         Op0.getOperand(0) == Op1.getOperand(0) &&
5872         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5873         isa<ConstantSDNode>(Op1.getOperand(1)));
5874     if (!CanFold)
5875       break;
5876
5877     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5878     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5879
5880     if (i * 2 < NumElts) {
5881       if (V0.getOpcode() == ISD::UNDEF) {
5882         V0 = Op0.getOperand(0);
5883         if (V0.getValueType() != VT)
5884           return false;
5885       }
5886     } else {
5887       if (V1.getOpcode() == ISD::UNDEF) {
5888         V1 = Op0.getOperand(0);
5889         if (V1.getValueType() != VT)
5890           return false;
5891       }
5892       if (i * 2 == NumElts)
5893         ExpectedVExtractIdx = BaseIdx;
5894     }
5895
5896     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5897     if (I0 == ExpectedVExtractIdx)
5898       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5899     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5900       // Try to match the following dag sequence:
5901       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5902       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5903     } else
5904       CanFold = false;
5905
5906     ExpectedVExtractIdx += 2;
5907   }
5908
5909   return CanFold;
5910 }
5911
5912 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5913 /// a concat_vector.
5914 ///
5915 /// This is a helper function of LowerToHorizontalOp().
5916 /// This function expects two 256-bit vectors called V0 and V1.
5917 /// At first, each vector is split into two separate 128-bit vectors.
5918 /// Then, the resulting 128-bit vectors are used to implement two
5919 /// horizontal binary operations.
5920 ///
5921 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5922 ///
5923 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5924 /// the two new horizontal binop.
5925 /// When Mode is set, the first horizontal binop dag node would take as input
5926 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5927 /// horizontal binop dag node would take as input the lower 128-bit of V1
5928 /// and the upper 128-bit of V1.
5929 ///   Example:
5930 ///     HADD V0_LO, V0_HI
5931 ///     HADD V1_LO, V1_HI
5932 ///
5933 /// Otherwise, the first horizontal binop dag node takes as input the lower
5934 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5935 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5936 ///   Example:
5937 ///     HADD V0_LO, V1_LO
5938 ///     HADD V0_HI, V1_HI
5939 ///
5940 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5941 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5942 /// the upper 128-bits of the result.
5943 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5944                                      SDLoc DL, SelectionDAG &DAG,
5945                                      unsigned X86Opcode, bool Mode,
5946                                      bool isUndefLO, bool isUndefHI) {
5947   EVT VT = V0.getValueType();
5948   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5949          "Invalid nodes in input!");
5950
5951   unsigned NumElts = VT.getVectorNumElements();
5952   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5953   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5954   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5955   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5956   EVT NewVT = V0_LO.getValueType();
5957
5958   SDValue LO = DAG.getUNDEF(NewVT);
5959   SDValue HI = DAG.getUNDEF(NewVT);
5960
5961   if (Mode) {
5962     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5963     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5964       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5965     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5966       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5967   } else {
5968     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5969     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5970                        V1_LO->getOpcode() != ISD::UNDEF))
5971       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5972
5973     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5974                        V1_HI->getOpcode() != ISD::UNDEF))
5975       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5976   }
5977
5978   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5979 }
5980
5981 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5982 /// node.
5983 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5984                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5985   MVT VT = BV->getSimpleValueType(0);
5986   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5987       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5988     return SDValue();
5989
5990   SDLoc DL(BV);
5991   unsigned NumElts = VT.getVectorNumElements();
5992   SDValue InVec0 = DAG.getUNDEF(VT);
5993   SDValue InVec1 = DAG.getUNDEF(VT);
5994
5995   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5996           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5997
5998   // Odd-numbered elements in the input build vector are obtained from
5999   // adding two integer/float elements.
6000   // Even-numbered elements in the input build vector are obtained from
6001   // subtracting two integer/float elements.
6002   unsigned ExpectedOpcode = ISD::FSUB;
6003   unsigned NextExpectedOpcode = ISD::FADD;
6004   bool AddFound = false;
6005   bool SubFound = false;
6006
6007   for (unsigned i = 0, e = NumElts; i != e; ++i) {
6008     SDValue Op = BV->getOperand(i);
6009
6010     // Skip 'undef' values.
6011     unsigned Opcode = Op.getOpcode();
6012     if (Opcode == ISD::UNDEF) {
6013       std::swap(ExpectedOpcode, NextExpectedOpcode);
6014       continue;
6015     }
6016
6017     // Early exit if we found an unexpected opcode.
6018     if (Opcode != ExpectedOpcode)
6019       return SDValue();
6020
6021     SDValue Op0 = Op.getOperand(0);
6022     SDValue Op1 = Op.getOperand(1);
6023
6024     // Try to match the following pattern:
6025     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
6026     // Early exit if we cannot match that sequence.
6027     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6028         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6029         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
6030         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
6031         Op0.getOperand(1) != Op1.getOperand(1))
6032       return SDValue();
6033
6034     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6035     if (I0 != i)
6036       return SDValue();
6037
6038     // We found a valid add/sub node. Update the information accordingly.
6039     if (i & 1)
6040       AddFound = true;
6041     else
6042       SubFound = true;
6043
6044     // Update InVec0 and InVec1.
6045     if (InVec0.getOpcode() == ISD::UNDEF) {
6046       InVec0 = Op0.getOperand(0);
6047       if (InVec0.getSimpleValueType() != VT)
6048         return SDValue();
6049     }
6050     if (InVec1.getOpcode() == ISD::UNDEF) {
6051       InVec1 = Op1.getOperand(0);
6052       if (InVec1.getSimpleValueType() != VT)
6053         return SDValue();
6054     }
6055
6056     // Make sure that operands in input to each add/sub node always
6057     // come from a same pair of vectors.
6058     if (InVec0 != Op0.getOperand(0)) {
6059       if (ExpectedOpcode == ISD::FSUB)
6060         return SDValue();
6061
6062       // FADD is commutable. Try to commute the operands
6063       // and then test again.
6064       std::swap(Op0, Op1);
6065       if (InVec0 != Op0.getOperand(0))
6066         return SDValue();
6067     }
6068
6069     if (InVec1 != Op1.getOperand(0))
6070       return SDValue();
6071
6072     // Update the pair of expected opcodes.
6073     std::swap(ExpectedOpcode, NextExpectedOpcode);
6074   }
6075
6076   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6077   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6078       InVec1.getOpcode() != ISD::UNDEF)
6079     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6080
6081   return SDValue();
6082 }
6083
6084 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6085 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6086                                    const X86Subtarget *Subtarget,
6087                                    SelectionDAG &DAG) {
6088   MVT VT = BV->getSimpleValueType(0);
6089   unsigned NumElts = VT.getVectorNumElements();
6090   unsigned NumUndefsLO = 0;
6091   unsigned NumUndefsHI = 0;
6092   unsigned Half = NumElts/2;
6093
6094   // Count the number of UNDEF operands in the build_vector in input.
6095   for (unsigned i = 0, e = Half; i != e; ++i)
6096     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6097       NumUndefsLO++;
6098
6099   for (unsigned i = Half, e = NumElts; i != e; ++i)
6100     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6101       NumUndefsHI++;
6102
6103   // Early exit if this is either a build_vector of all UNDEFs or all the
6104   // operands but one are UNDEF.
6105   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6106     return SDValue();
6107
6108   SDLoc DL(BV);
6109   SDValue InVec0, InVec1;
6110   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6111     // Try to match an SSE3 float HADD/HSUB.
6112     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6113       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6114
6115     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6116       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6117   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6118     // Try to match an SSSE3 integer HADD/HSUB.
6119     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6120       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6121
6122     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6123       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6124   }
6125
6126   if (!Subtarget->hasAVX())
6127     return SDValue();
6128
6129   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6130     // Try to match an AVX horizontal add/sub of packed single/double
6131     // precision floating point values from 256-bit vectors.
6132     SDValue InVec2, InVec3;
6133     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6134         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6135         ((InVec0.getOpcode() == ISD::UNDEF ||
6136           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6137         ((InVec1.getOpcode() == ISD::UNDEF ||
6138           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6139       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6140
6141     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6142         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6143         ((InVec0.getOpcode() == ISD::UNDEF ||
6144           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6145         ((InVec1.getOpcode() == ISD::UNDEF ||
6146           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6147       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6148   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6149     // Try to match an AVX2 horizontal add/sub of signed integers.
6150     SDValue InVec2, InVec3;
6151     unsigned X86Opcode;
6152     bool CanFold = true;
6153
6154     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6155         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6156         ((InVec0.getOpcode() == ISD::UNDEF ||
6157           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6158         ((InVec1.getOpcode() == ISD::UNDEF ||
6159           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6160       X86Opcode = X86ISD::HADD;
6161     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6162         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6163         ((InVec0.getOpcode() == ISD::UNDEF ||
6164           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6165         ((InVec1.getOpcode() == ISD::UNDEF ||
6166           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6167       X86Opcode = X86ISD::HSUB;
6168     else
6169       CanFold = false;
6170
6171     if (CanFold) {
6172       // Fold this build_vector into a single horizontal add/sub.
6173       // Do this only if the target has AVX2.
6174       if (Subtarget->hasAVX2())
6175         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6176
6177       // Do not try to expand this build_vector into a pair of horizontal
6178       // add/sub if we can emit a pair of scalar add/sub.
6179       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6180         return SDValue();
6181
6182       // Convert this build_vector into a pair of horizontal binop followed by
6183       // a concat vector.
6184       bool isUndefLO = NumUndefsLO == Half;
6185       bool isUndefHI = NumUndefsHI == Half;
6186       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6187                                    isUndefLO, isUndefHI);
6188     }
6189   }
6190
6191   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6192        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6193     unsigned X86Opcode;
6194     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6195       X86Opcode = X86ISD::HADD;
6196     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6197       X86Opcode = X86ISD::HSUB;
6198     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6199       X86Opcode = X86ISD::FHADD;
6200     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6201       X86Opcode = X86ISD::FHSUB;
6202     else
6203       return SDValue();
6204
6205     // Don't try to expand this build_vector into a pair of horizontal add/sub
6206     // if we can simply emit a pair of scalar add/sub.
6207     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6208       return SDValue();
6209
6210     // Convert this build_vector into two horizontal add/sub followed by
6211     // a concat vector.
6212     bool isUndefLO = NumUndefsLO == Half;
6213     bool isUndefHI = NumUndefsHI == Half;
6214     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6215                                  isUndefLO, isUndefHI);
6216   }
6217
6218   return SDValue();
6219 }
6220
6221 SDValue
6222 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6223   SDLoc dl(Op);
6224
6225   MVT VT = Op.getSimpleValueType();
6226   MVT ExtVT = VT.getVectorElementType();
6227   unsigned NumElems = Op.getNumOperands();
6228
6229   // Generate vectors for predicate vectors.
6230   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6231     return LowerBUILD_VECTORvXi1(Op, DAG);
6232
6233   // Vectors containing all zeros can be matched by pxor and xorps later
6234   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6235     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6236     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6237     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6238       return Op;
6239
6240     return getZeroVector(VT, Subtarget, DAG, dl);
6241   }
6242
6243   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6244   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6245   // vpcmpeqd on 256-bit vectors.
6246   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6247     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6248       return Op;
6249
6250     if (!VT.is512BitVector())
6251       return getOnesVector(VT, Subtarget, DAG, dl);
6252   }
6253
6254   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6255   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6256     return AddSub;
6257   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6258     return HorizontalOp;
6259   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6260     return Broadcast;
6261
6262   unsigned EVTBits = ExtVT.getSizeInBits();
6263
6264   unsigned NumZero  = 0;
6265   unsigned NumNonZero = 0;
6266   uint64_t NonZeros = 0;
6267   bool IsAllConstants = true;
6268   SmallSet<SDValue, 8> Values;
6269   for (unsigned i = 0; i < NumElems; ++i) {
6270     SDValue Elt = Op.getOperand(i);
6271     if (Elt.getOpcode() == ISD::UNDEF)
6272       continue;
6273     Values.insert(Elt);
6274     if (Elt.getOpcode() != ISD::Constant &&
6275         Elt.getOpcode() != ISD::ConstantFP)
6276       IsAllConstants = false;
6277     if (X86::isZeroNode(Elt))
6278       NumZero++;
6279     else {
6280       assert(i < sizeof(NonZeros) * 8); // Make sure the shift is within range.
6281       NonZeros |= ((uint64_t)1 << i);
6282       NumNonZero++;
6283     }
6284   }
6285
6286   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6287   if (NumNonZero == 0)
6288     return DAG.getUNDEF(VT);
6289
6290   // Special case for single non-zero, non-undef, element.
6291   if (NumNonZero == 1) {
6292     unsigned Idx = countTrailingZeros(NonZeros);
6293     SDValue Item = Op.getOperand(Idx);
6294
6295     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6296     // the value are obviously zero, truncate the value to i32 and do the
6297     // insertion that way.  Only do this if the value is non-constant or if the
6298     // value is a constant being inserted into element 0.  It is cheaper to do
6299     // a constant pool load than it is to do a movd + shuffle.
6300     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6301         (!IsAllConstants || Idx == 0)) {
6302       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6303         // Handle SSE only.
6304         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6305         MVT VecVT = MVT::v4i32;
6306
6307         // Truncate the value (which may itself be a constant) to i32, and
6308         // convert it to a vector with movd (S2V+shuffle to zero extend).
6309         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6310         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6311         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6312                                       Item, Idx * 2, true, Subtarget, DAG));
6313       }
6314     }
6315
6316     // If we have a constant or non-constant insertion into the low element of
6317     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6318     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6319     // depending on what the source datatype is.
6320     if (Idx == 0) {
6321       if (NumZero == 0)
6322         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6323
6324       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6325           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6326         if (VT.is512BitVector()) {
6327           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6328           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6329                              Item, DAG.getIntPtrConstant(0, dl));
6330         }
6331         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6332                "Expected an SSE value type!");
6333         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6334         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6335         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6336       }
6337
6338       // We can't directly insert an i8 or i16 into a vector, so zero extend
6339       // it to i32 first.
6340       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6341         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6342         if (VT.is256BitVector()) {
6343           if (Subtarget->hasAVX()) {
6344             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6345             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6346           } else {
6347             // Without AVX, we need to extend to a 128-bit vector and then
6348             // insert into the 256-bit vector.
6349             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6350             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6351             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6352           }
6353         } else {
6354           assert(VT.is128BitVector() && "Expected an SSE value type!");
6355           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6356           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6357         }
6358         return DAG.getBitcast(VT, Item);
6359       }
6360     }
6361
6362     // Is it a vector logical left shift?
6363     if (NumElems == 2 && Idx == 1 &&
6364         X86::isZeroNode(Op.getOperand(0)) &&
6365         !X86::isZeroNode(Op.getOperand(1))) {
6366       unsigned NumBits = VT.getSizeInBits();
6367       return getVShift(true, VT,
6368                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6369                                    VT, Op.getOperand(1)),
6370                        NumBits/2, DAG, *this, dl);
6371     }
6372
6373     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6374       return SDValue();
6375
6376     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6377     // is a non-constant being inserted into an element other than the low one,
6378     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6379     // movd/movss) to move this into the low element, then shuffle it into
6380     // place.
6381     if (EVTBits == 32) {
6382       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6383       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6384     }
6385   }
6386
6387   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6388   if (Values.size() == 1) {
6389     if (EVTBits == 32) {
6390       // Instead of a shuffle like this:
6391       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6392       // Check if it's possible to issue this instead.
6393       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6394       unsigned Idx = countTrailingZeros(NonZeros);
6395       SDValue Item = Op.getOperand(Idx);
6396       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6397         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6398     }
6399     return SDValue();
6400   }
6401
6402   // A vector full of immediates; various special cases are already
6403   // handled, so this is best done with a single constant-pool load.
6404   if (IsAllConstants)
6405     return SDValue();
6406
6407   // For AVX-length vectors, see if we can use a vector load to get all of the
6408   // elements, otherwise build the individual 128-bit pieces and use
6409   // shuffles to put them in place.
6410   if (VT.is256BitVector() || VT.is512BitVector()) {
6411     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6412
6413     // Check for a build vector of consecutive loads.
6414     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6415       return LD;
6416
6417     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6418
6419     // Build both the lower and upper subvector.
6420     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6421                                 makeArrayRef(&V[0], NumElems/2));
6422     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6423                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6424
6425     // Recreate the wider vector with the lower and upper part.
6426     if (VT.is256BitVector())
6427       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6428     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6429   }
6430
6431   // Let legalizer expand 2-wide build_vectors.
6432   if (EVTBits == 64) {
6433     if (NumNonZero == 1) {
6434       // One half is zero or undef.
6435       unsigned Idx = countTrailingZeros(NonZeros);
6436       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6437                                Op.getOperand(Idx));
6438       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6439     }
6440     return SDValue();
6441   }
6442
6443   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6444   if (EVTBits == 8 && NumElems == 16)
6445     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros, NumNonZero, NumZero,
6446                                           DAG, Subtarget, *this))
6447       return V;
6448
6449   if (EVTBits == 16 && NumElems == 8)
6450     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros, NumNonZero, NumZero,
6451                                           DAG, Subtarget, *this))
6452       return V;
6453
6454   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6455   if (EVTBits == 32 && NumElems == 4)
6456     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6457       return V;
6458
6459   // If element VT is == 32 bits, turn it into a number of shuffles.
6460   SmallVector<SDValue, 8> V(NumElems);
6461   if (NumElems == 4 && NumZero > 0) {
6462     for (unsigned i = 0; i < 4; ++i) {
6463       bool isZero = !(NonZeros & (1ULL << i));
6464       if (isZero)
6465         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6466       else
6467         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6468     }
6469
6470     for (unsigned i = 0; i < 2; ++i) {
6471       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6472         default: break;
6473         case 0:
6474           V[i] = V[i*2];  // Must be a zero vector.
6475           break;
6476         case 1:
6477           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6478           break;
6479         case 2:
6480           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6481           break;
6482         case 3:
6483           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6484           break;
6485       }
6486     }
6487
6488     bool Reverse1 = (NonZeros & 0x3) == 2;
6489     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6490     int MaskVec[] = {
6491       Reverse1 ? 1 : 0,
6492       Reverse1 ? 0 : 1,
6493       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6494       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6495     };
6496     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6497   }
6498
6499   if (Values.size() > 1 && VT.is128BitVector()) {
6500     // Check for a build vector of consecutive loads.
6501     for (unsigned i = 0; i < NumElems; ++i)
6502       V[i] = Op.getOperand(i);
6503
6504     // Check for elements which are consecutive loads.
6505     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6506       return LD;
6507
6508     // Check for a build vector from mostly shuffle plus few inserting.
6509     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6510       return Sh;
6511
6512     // For SSE 4.1, use insertps to put the high elements into the low element.
6513     if (Subtarget->hasSSE41()) {
6514       SDValue Result;
6515       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6516         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6517       else
6518         Result = DAG.getUNDEF(VT);
6519
6520       for (unsigned i = 1; i < NumElems; ++i) {
6521         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6522         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6523                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6524       }
6525       return Result;
6526     }
6527
6528     // Otherwise, expand into a number of unpckl*, start by extending each of
6529     // our (non-undef) elements to the full vector width with the element in the
6530     // bottom slot of the vector (which generates no code for SSE).
6531     for (unsigned i = 0; i < NumElems; ++i) {
6532       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6533         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6534       else
6535         V[i] = DAG.getUNDEF(VT);
6536     }
6537
6538     // Next, we iteratively mix elements, e.g. for v4f32:
6539     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6540     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6541     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6542     unsigned EltStride = NumElems >> 1;
6543     while (EltStride != 0) {
6544       for (unsigned i = 0; i < EltStride; ++i) {
6545         // If V[i+EltStride] is undef and this is the first round of mixing,
6546         // then it is safe to just drop this shuffle: V[i] is already in the
6547         // right place, the one element (since it's the first round) being
6548         // inserted as undef can be dropped.  This isn't safe for successive
6549         // rounds because they will permute elements within both vectors.
6550         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6551             EltStride == NumElems/2)
6552           continue;
6553
6554         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6555       }
6556       EltStride >>= 1;
6557     }
6558     return V[0];
6559   }
6560   return SDValue();
6561 }
6562
6563 // 256-bit AVX can use the vinsertf128 instruction
6564 // to create 256-bit vectors from two other 128-bit ones.
6565 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6566   SDLoc dl(Op);
6567   MVT ResVT = Op.getSimpleValueType();
6568
6569   assert((ResVT.is256BitVector() ||
6570           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6571
6572   SDValue V1 = Op.getOperand(0);
6573   SDValue V2 = Op.getOperand(1);
6574   unsigned NumElems = ResVT.getVectorNumElements();
6575   if (ResVT.is256BitVector())
6576     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6577
6578   if (Op.getNumOperands() == 4) {
6579     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6580                                   ResVT.getVectorNumElements()/2);
6581     SDValue V3 = Op.getOperand(2);
6582     SDValue V4 = Op.getOperand(3);
6583     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6584       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6585   }
6586   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6587 }
6588
6589 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6590                                        const X86Subtarget *Subtarget,
6591                                        SelectionDAG & DAG) {
6592   SDLoc dl(Op);
6593   MVT ResVT = Op.getSimpleValueType();
6594   unsigned NumOfOperands = Op.getNumOperands();
6595
6596   assert(isPowerOf2_32(NumOfOperands) &&
6597          "Unexpected number of operands in CONCAT_VECTORS");
6598
6599   SDValue Undef = DAG.getUNDEF(ResVT);
6600   if (NumOfOperands > 2) {
6601     // Specialize the cases when all, or all but one, of the operands are undef.
6602     unsigned NumOfDefinedOps = 0;
6603     unsigned OpIdx = 0;
6604     for (unsigned i = 0; i < NumOfOperands; i++)
6605       if (!Op.getOperand(i).isUndef()) {
6606         NumOfDefinedOps++;
6607         OpIdx = i;
6608       }
6609     if (NumOfDefinedOps == 0)
6610       return Undef;
6611     if (NumOfDefinedOps == 1) {
6612       unsigned SubVecNumElts =
6613         Op.getOperand(OpIdx).getValueType().getVectorNumElements();
6614       SDValue IdxVal = DAG.getIntPtrConstant(SubVecNumElts * OpIdx, dl);
6615       return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef,
6616                          Op.getOperand(OpIdx), IdxVal);
6617     }
6618
6619     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6620                                   ResVT.getVectorNumElements()/2);
6621     SmallVector<SDValue, 2> Ops;
6622     for (unsigned i = 0; i < NumOfOperands/2; i++)
6623       Ops.push_back(Op.getOperand(i));
6624     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6625     Ops.clear();
6626     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6627       Ops.push_back(Op.getOperand(i));
6628     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6629     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6630   }
6631
6632   // 2 operands
6633   SDValue V1 = Op.getOperand(0);
6634   SDValue V2 = Op.getOperand(1);
6635   unsigned NumElems = ResVT.getVectorNumElements();
6636   assert(V1.getValueType() == V2.getValueType() &&
6637          V1.getValueType().getVectorNumElements() == NumElems/2 &&
6638          "Unexpected operands in CONCAT_VECTORS");
6639
6640   if (ResVT.getSizeInBits() >= 16)
6641     return Op; // The operation is legal with KUNPCK
6642
6643   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6644   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6645   SDValue ZeroVec = getZeroVector(ResVT, Subtarget, DAG, dl);
6646   if (IsZeroV1 && IsZeroV2)
6647     return ZeroVec;
6648
6649   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6650   if (V2.isUndef())
6651     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6652   if (IsZeroV2)
6653     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V1, ZeroIdx);
6654
6655   SDValue IdxVal = DAG.getIntPtrConstant(NumElems/2, dl);
6656   if (V1.isUndef())
6657     V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, IdxVal);
6658
6659   if (IsZeroV1)
6660     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V2, IdxVal);
6661
6662   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6663   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, V1, V2, IdxVal);
6664 }
6665
6666 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6667                                    const X86Subtarget *Subtarget,
6668                                    SelectionDAG &DAG) {
6669   MVT VT = Op.getSimpleValueType();
6670   if (VT.getVectorElementType() == MVT::i1)
6671     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6672
6673   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6674          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6675           Op.getNumOperands() == 4)));
6676
6677   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6678   // from two other 128-bit ones.
6679
6680   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6681   return LowerAVXCONCAT_VECTORS(Op, DAG);
6682 }
6683
6684 //===----------------------------------------------------------------------===//
6685 // Vector shuffle lowering
6686 //
6687 // This is an experimental code path for lowering vector shuffles on x86. It is
6688 // designed to handle arbitrary vector shuffles and blends, gracefully
6689 // degrading performance as necessary. It works hard to recognize idiomatic
6690 // shuffles and lower them to optimal instruction patterns without leaving
6691 // a framework that allows reasonably efficient handling of all vector shuffle
6692 // patterns.
6693 //===----------------------------------------------------------------------===//
6694
6695 /// \brief Tiny helper function to identify a no-op mask.
6696 ///
6697 /// This is a somewhat boring predicate function. It checks whether the mask
6698 /// array input, which is assumed to be a single-input shuffle mask of the kind
6699 /// used by the X86 shuffle instructions (not a fully general
6700 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6701 /// in-place shuffle are 'no-op's.
6702 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6703   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6704     if (Mask[i] != -1 && Mask[i] != i)
6705       return false;
6706   return true;
6707 }
6708
6709 /// \brief Helper function to classify a mask as a single-input mask.
6710 ///
6711 /// This isn't a generic single-input test because in the vector shuffle
6712 /// lowering we canonicalize single inputs to be the first input operand. This
6713 /// means we can more quickly test for a single input by only checking whether
6714 /// an input from the second operand exists. We also assume that the size of
6715 /// mask corresponds to the size of the input vectors which isn't true in the
6716 /// fully general case.
6717 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6718   for (int M : Mask)
6719     if (M >= (int)Mask.size())
6720       return false;
6721   return true;
6722 }
6723
6724 /// \brief Test whether there are elements crossing 128-bit lanes in this
6725 /// shuffle mask.
6726 ///
6727 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6728 /// and we routinely test for these.
6729 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6730   int LaneSize = 128 / VT.getScalarSizeInBits();
6731   int Size = Mask.size();
6732   for (int i = 0; i < Size; ++i)
6733     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6734       return true;
6735   return false;
6736 }
6737
6738 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6739 ///
6740 /// This checks a shuffle mask to see if it is performing the same
6741 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6742 /// that it is also not lane-crossing. It may however involve a blend from the
6743 /// same lane of a second vector.
6744 ///
6745 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6746 /// non-trivial to compute in the face of undef lanes. The representation is
6747 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6748 /// entries from both V1 and V2 inputs to the wider mask.
6749 static bool
6750 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6751                                 SmallVectorImpl<int> &RepeatedMask) {
6752   int LaneSize = 128 / VT.getScalarSizeInBits();
6753   RepeatedMask.resize(LaneSize, -1);
6754   int Size = Mask.size();
6755   for (int i = 0; i < Size; ++i) {
6756     if (Mask[i] < 0)
6757       continue;
6758     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6759       // This entry crosses lanes, so there is no way to model this shuffle.
6760       return false;
6761
6762     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6763     if (RepeatedMask[i % LaneSize] == -1)
6764       // This is the first non-undef entry in this slot of a 128-bit lane.
6765       RepeatedMask[i % LaneSize] =
6766           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6767     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6768       // Found a mismatch with the repeated mask.
6769       return false;
6770   }
6771   return true;
6772 }
6773
6774 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6775 /// arguments.
6776 ///
6777 /// This is a fast way to test a shuffle mask against a fixed pattern:
6778 ///
6779 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6780 ///
6781 /// It returns true if the mask is exactly as wide as the argument list, and
6782 /// each element of the mask is either -1 (signifying undef) or the value given
6783 /// in the argument.
6784 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6785                                 ArrayRef<int> ExpectedMask) {
6786   if (Mask.size() != ExpectedMask.size())
6787     return false;
6788
6789   int Size = Mask.size();
6790
6791   // If the values are build vectors, we can look through them to find
6792   // equivalent inputs that make the shuffles equivalent.
6793   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6794   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6795
6796   for (int i = 0; i < Size; ++i)
6797     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6798       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6799       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6800       if (!MaskBV || !ExpectedBV ||
6801           MaskBV->getOperand(Mask[i] % Size) !=
6802               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6803         return false;
6804     }
6805
6806   return true;
6807 }
6808
6809 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6810 ///
6811 /// This helper function produces an 8-bit shuffle immediate corresponding to
6812 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6813 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6814 /// example.
6815 ///
6816 /// NB: We rely heavily on "undef" masks preserving the input lane.
6817 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6818                                           SelectionDAG &DAG) {
6819   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6820   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6821   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6822   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6823   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6824
6825   unsigned Imm = 0;
6826   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6827   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6828   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6829   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6830   return DAG.getConstant(Imm, DL, MVT::i8);
6831 }
6832
6833 /// \brief Compute whether each element of a shuffle is zeroable.
6834 ///
6835 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6836 /// Either it is an undef element in the shuffle mask, the element of the input
6837 /// referenced is undef, or the element of the input referenced is known to be
6838 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6839 /// as many lanes with this technique as possible to simplify the remaining
6840 /// shuffle.
6841 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6842                                                      SDValue V1, SDValue V2) {
6843   SmallBitVector Zeroable(Mask.size(), false);
6844
6845   while (V1.getOpcode() == ISD::BITCAST)
6846     V1 = V1->getOperand(0);
6847   while (V2.getOpcode() == ISD::BITCAST)
6848     V2 = V2->getOperand(0);
6849
6850   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6851   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6852
6853   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6854     int M = Mask[i];
6855     // Handle the easy cases.
6856     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6857       Zeroable[i] = true;
6858       continue;
6859     }
6860
6861     // If this is an index into a build_vector node (which has the same number
6862     // of elements), dig out the input value and use it.
6863     SDValue V = M < Size ? V1 : V2;
6864     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6865       continue;
6866
6867     SDValue Input = V.getOperand(M % Size);
6868     // The UNDEF opcode check really should be dead code here, but not quite
6869     // worth asserting on (it isn't invalid, just unexpected).
6870     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6871       Zeroable[i] = true;
6872   }
6873
6874   return Zeroable;
6875 }
6876
6877 // X86 has dedicated unpack instructions that can handle specific blend
6878 // operations: UNPCKH and UNPCKL.
6879 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6880                                            SDValue V1, SDValue V2,
6881                                            SelectionDAG &DAG) {
6882   int NumElts = VT.getVectorNumElements();
6883   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6884   SmallVector<int, 8> Unpckl;
6885   SmallVector<int, 8> Unpckh;
6886
6887   for (int i = 0; i < NumElts; ++i) {
6888     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6889     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6890     int HiPos = LoPos + NumEltsInLane / 2;
6891     Unpckl.push_back(LoPos);
6892     Unpckh.push_back(HiPos);
6893   }
6894
6895   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6896     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6897   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6898     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6899
6900   // Commute and try again.
6901   ShuffleVectorSDNode::commuteMask(Unpckl);
6902   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6903     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6904
6905   ShuffleVectorSDNode::commuteMask(Unpckh);
6906   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6907     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6908
6909   return SDValue();
6910 }
6911
6912 /// \brief Try to emit a bitmask instruction for a shuffle.
6913 ///
6914 /// This handles cases where we can model a blend exactly as a bitmask due to
6915 /// one of the inputs being zeroable.
6916 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6917                                            SDValue V2, ArrayRef<int> Mask,
6918                                            SelectionDAG &DAG) {
6919   MVT EltVT = VT.getVectorElementType();
6920   int NumEltBits = EltVT.getSizeInBits();
6921   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6922   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6923   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6924                                     IntEltVT);
6925   if (EltVT.isFloatingPoint()) {
6926     Zero = DAG.getBitcast(EltVT, Zero);
6927     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6928   }
6929   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6930   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6931   SDValue V;
6932   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6933     if (Zeroable[i])
6934       continue;
6935     if (Mask[i] % Size != i)
6936       return SDValue(); // Not a blend.
6937     if (!V)
6938       V = Mask[i] < Size ? V1 : V2;
6939     else if (V != (Mask[i] < Size ? V1 : V2))
6940       return SDValue(); // Can only let one input through the mask.
6941
6942     VMaskOps[i] = AllOnes;
6943   }
6944   if (!V)
6945     return SDValue(); // No non-zeroable elements!
6946
6947   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6948   V = DAG.getNode(VT.isFloatingPoint()
6949                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6950                   DL, VT, V, VMask);
6951   return V;
6952 }
6953
6954 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6955 ///
6956 /// This is used as a fallback approach when first class blend instructions are
6957 /// unavailable. Currently it is only suitable for integer vectors, but could
6958 /// be generalized for floating point vectors if desirable.
6959 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6960                                             SDValue V2, ArrayRef<int> Mask,
6961                                             SelectionDAG &DAG) {
6962   assert(VT.isInteger() && "Only supports integer vector types!");
6963   MVT EltVT = VT.getVectorElementType();
6964   int NumEltBits = EltVT.getSizeInBits();
6965   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6966   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6967                                     EltVT);
6968   SmallVector<SDValue, 16> MaskOps;
6969   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6970     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6971       return SDValue(); // Shuffled input!
6972     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6973   }
6974
6975   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6976   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6977   // We have to cast V2 around.
6978   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6979   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6980                                       DAG.getBitcast(MaskVT, V1Mask),
6981                                       DAG.getBitcast(MaskVT, V2)));
6982   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6983 }
6984
6985 /// \brief Try to emit a blend instruction for a shuffle.
6986 ///
6987 /// This doesn't do any checks for the availability of instructions for blending
6988 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6989 /// be matched in the backend with the type given. What it does check for is
6990 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6991 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6992                                          SDValue V2, ArrayRef<int> Original,
6993                                          const X86Subtarget *Subtarget,
6994                                          SelectionDAG &DAG) {
6995   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6996   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6997   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6998   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6999   bool ForceV1Zero = false, ForceV2Zero = false;
7000
7001   // Attempt to generate the binary blend mask. If an input is zero then
7002   // we can use any lane.
7003   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
7004   unsigned BlendMask = 0;
7005   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7006     int M = Mask[i];
7007     if (M < 0)
7008       continue;
7009     if (M == i)
7010       continue;
7011     if (M == i + Size) {
7012       BlendMask |= 1u << i;
7013       continue;
7014     }
7015     if (Zeroable[i]) {
7016       if (V1IsZero) {
7017         ForceV1Zero = true;
7018         Mask[i] = i;
7019         continue;
7020       }
7021       if (V2IsZero) {
7022         ForceV2Zero = true;
7023         BlendMask |= 1u << i;
7024         Mask[i] = i + Size;
7025         continue;
7026       }
7027     }
7028     return SDValue(); // Shuffled input!
7029   }
7030
7031   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
7032   if (ForceV1Zero)
7033     V1 = getZeroVector(VT, Subtarget, DAG, DL);
7034   if (ForceV2Zero)
7035     V2 = getZeroVector(VT, Subtarget, DAG, DL);
7036
7037   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
7038     unsigned ScaledMask = 0;
7039     for (int i = 0; i != Size; ++i)
7040       if (BlendMask & (1u << i))
7041         for (int j = 0; j != Scale; ++j)
7042           ScaledMask |= 1u << (i * Scale + j);
7043     return ScaledMask;
7044   };
7045
7046   switch (VT.SimpleTy) {
7047   case MVT::v2f64:
7048   case MVT::v4f32:
7049   case MVT::v4f64:
7050   case MVT::v8f32:
7051     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
7052                        DAG.getConstant(BlendMask, DL, MVT::i8));
7053
7054   case MVT::v4i64:
7055   case MVT::v8i32:
7056     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7057     // FALLTHROUGH
7058   case MVT::v2i64:
7059   case MVT::v4i32:
7060     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
7061     // that instruction.
7062     if (Subtarget->hasAVX2()) {
7063       // Scale the blend by the number of 32-bit dwords per element.
7064       int Scale =  VT.getScalarSizeInBits() / 32;
7065       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7066       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
7067       V1 = DAG.getBitcast(BlendVT, V1);
7068       V2 = DAG.getBitcast(BlendVT, V2);
7069       return DAG.getBitcast(
7070           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
7071                           DAG.getConstant(BlendMask, DL, MVT::i8)));
7072     }
7073     // FALLTHROUGH
7074   case MVT::v8i16: {
7075     // For integer shuffles we need to expand the mask and cast the inputs to
7076     // v8i16s prior to blending.
7077     int Scale = 8 / VT.getVectorNumElements();
7078     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7079     V1 = DAG.getBitcast(MVT::v8i16, V1);
7080     V2 = DAG.getBitcast(MVT::v8i16, V2);
7081     return DAG.getBitcast(VT,
7082                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
7083                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
7084   }
7085
7086   case MVT::v16i16: {
7087     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7088     SmallVector<int, 8> RepeatedMask;
7089     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
7090       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
7091       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
7092       BlendMask = 0;
7093       for (int i = 0; i < 8; ++i)
7094         if (RepeatedMask[i] >= 16)
7095           BlendMask |= 1u << i;
7096       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
7097                          DAG.getConstant(BlendMask, DL, MVT::i8));
7098     }
7099   }
7100     // FALLTHROUGH
7101   case MVT::v16i8:
7102   case MVT::v32i8: {
7103     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
7104            "256-bit byte-blends require AVX2 support!");
7105
7106     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
7107     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
7108       return Masked;
7109
7110     // Scale the blend by the number of bytes per element.
7111     int Scale = VT.getScalarSizeInBits() / 8;
7112
7113     // This form of blend is always done on bytes. Compute the byte vector
7114     // type.
7115     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
7116
7117     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7118     // mix of LLVM's code generator and the x86 backend. We tell the code
7119     // generator that boolean values in the elements of an x86 vector register
7120     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7121     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7122     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7123     // of the element (the remaining are ignored) and 0 in that high bit would
7124     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7125     // the LLVM model for boolean values in vector elements gets the relevant
7126     // bit set, it is set backwards and over constrained relative to x86's
7127     // actual model.
7128     SmallVector<SDValue, 32> VSELECTMask;
7129     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7130       for (int j = 0; j < Scale; ++j)
7131         VSELECTMask.push_back(
7132             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7133                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7134                                           MVT::i8));
7135
7136     V1 = DAG.getBitcast(BlendVT, V1);
7137     V2 = DAG.getBitcast(BlendVT, V2);
7138     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7139                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7140                                                       BlendVT, VSELECTMask),
7141                                           V1, V2));
7142   }
7143
7144   default:
7145     llvm_unreachable("Not a supported integer vector type!");
7146   }
7147 }
7148
7149 /// \brief Try to lower as a blend of elements from two inputs followed by
7150 /// a single-input permutation.
7151 ///
7152 /// This matches the pattern where we can blend elements from two inputs and
7153 /// then reduce the shuffle to a single-input permutation.
7154 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7155                                                    SDValue V2,
7156                                                    ArrayRef<int> Mask,
7157                                                    SelectionDAG &DAG) {
7158   // We build up the blend mask while checking whether a blend is a viable way
7159   // to reduce the shuffle.
7160   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7161   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7162
7163   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7164     if (Mask[i] < 0)
7165       continue;
7166
7167     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7168
7169     if (BlendMask[Mask[i] % Size] == -1)
7170       BlendMask[Mask[i] % Size] = Mask[i];
7171     else if (BlendMask[Mask[i] % Size] != Mask[i])
7172       return SDValue(); // Can't blend in the needed input!
7173
7174     PermuteMask[i] = Mask[i] % Size;
7175   }
7176
7177   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7178   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7179 }
7180
7181 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7182 /// blends and permutes.
7183 ///
7184 /// This matches the extremely common pattern for handling combined
7185 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7186 /// operations. It will try to pick the best arrangement of shuffles and
7187 /// blends.
7188 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7189                                                           SDValue V1,
7190                                                           SDValue V2,
7191                                                           ArrayRef<int> Mask,
7192                                                           SelectionDAG &DAG) {
7193   // Shuffle the input elements into the desired positions in V1 and V2 and
7194   // blend them together.
7195   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7196   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7197   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7198   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7199     if (Mask[i] >= 0 && Mask[i] < Size) {
7200       V1Mask[i] = Mask[i];
7201       BlendMask[i] = i;
7202     } else if (Mask[i] >= Size) {
7203       V2Mask[i] = Mask[i] - Size;
7204       BlendMask[i] = i + Size;
7205     }
7206
7207   // Try to lower with the simpler initial blend strategy unless one of the
7208   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7209   // shuffle may be able to fold with a load or other benefit. However, when
7210   // we'll have to do 2x as many shuffles in order to achieve this, blending
7211   // first is a better strategy.
7212   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7213     if (SDValue BlendPerm =
7214             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7215       return BlendPerm;
7216
7217   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7218   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7219   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7220 }
7221
7222 /// \brief Try to lower a vector shuffle as a byte rotation.
7223 ///
7224 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7225 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7226 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7227 /// try to generically lower a vector shuffle through such an pattern. It
7228 /// does not check for the profitability of lowering either as PALIGNR or
7229 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7230 /// This matches shuffle vectors that look like:
7231 ///
7232 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7233 ///
7234 /// Essentially it concatenates V1 and V2, shifts right by some number of
7235 /// elements, and takes the low elements as the result. Note that while this is
7236 /// specified as a *right shift* because x86 is little-endian, it is a *left
7237 /// rotate* of the vector lanes.
7238 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7239                                               SDValue V2,
7240                                               ArrayRef<int> Mask,
7241                                               const X86Subtarget *Subtarget,
7242                                               SelectionDAG &DAG) {
7243   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7244
7245   int NumElts = Mask.size();
7246   int NumLanes = VT.getSizeInBits() / 128;
7247   int NumLaneElts = NumElts / NumLanes;
7248
7249   // We need to detect various ways of spelling a rotation:
7250   //   [11, 12, 13, 14, 15,  0,  1,  2]
7251   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7252   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7253   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7254   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7255   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7256   int Rotation = 0;
7257   SDValue Lo, Hi;
7258   for (int l = 0; l < NumElts; l += NumLaneElts) {
7259     for (int i = 0; i < NumLaneElts; ++i) {
7260       if (Mask[l + i] == -1)
7261         continue;
7262       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7263
7264       // Get the mod-Size index and lane correct it.
7265       int LaneIdx = (Mask[l + i] % NumElts) - l;
7266       // Make sure it was in this lane.
7267       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7268         return SDValue();
7269
7270       // Determine where a rotated vector would have started.
7271       int StartIdx = i - LaneIdx;
7272       if (StartIdx == 0)
7273         // The identity rotation isn't interesting, stop.
7274         return SDValue();
7275
7276       // If we found the tail of a vector the rotation must be the missing
7277       // front. If we found the head of a vector, it must be how much of the
7278       // head.
7279       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7280
7281       if (Rotation == 0)
7282         Rotation = CandidateRotation;
7283       else if (Rotation != CandidateRotation)
7284         // The rotations don't match, so we can't match this mask.
7285         return SDValue();
7286
7287       // Compute which value this mask is pointing at.
7288       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7289
7290       // Compute which of the two target values this index should be assigned
7291       // to. This reflects whether the high elements are remaining or the low
7292       // elements are remaining.
7293       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7294
7295       // Either set up this value if we've not encountered it before, or check
7296       // that it remains consistent.
7297       if (!TargetV)
7298         TargetV = MaskV;
7299       else if (TargetV != MaskV)
7300         // This may be a rotation, but it pulls from the inputs in some
7301         // unsupported interleaving.
7302         return SDValue();
7303     }
7304   }
7305
7306   // Check that we successfully analyzed the mask, and normalize the results.
7307   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7308   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7309   if (!Lo)
7310     Lo = Hi;
7311   else if (!Hi)
7312     Hi = Lo;
7313
7314   // The actual rotate instruction rotates bytes, so we need to scale the
7315   // rotation based on how many bytes are in the vector lane.
7316   int Scale = 16 / NumLaneElts;
7317
7318   // SSSE3 targets can use the palignr instruction.
7319   if (Subtarget->hasSSSE3()) {
7320     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7321     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7322     Lo = DAG.getBitcast(AlignVT, Lo);
7323     Hi = DAG.getBitcast(AlignVT, Hi);
7324
7325     return DAG.getBitcast(
7326         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7327                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7328   }
7329
7330   assert(VT.is128BitVector() &&
7331          "Rotate-based lowering only supports 128-bit lowering!");
7332   assert(Mask.size() <= 16 &&
7333          "Can shuffle at most 16 bytes in a 128-bit vector!");
7334
7335   // Default SSE2 implementation
7336   int LoByteShift = 16 - Rotation * Scale;
7337   int HiByteShift = Rotation * Scale;
7338
7339   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7340   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7341   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7342
7343   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7344                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7345   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7346                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7347   return DAG.getBitcast(VT,
7348                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7349 }
7350
7351 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7352 ///
7353 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7354 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7355 /// matches elements from one of the input vectors shuffled to the left or
7356 /// right with zeroable elements 'shifted in'. It handles both the strictly
7357 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7358 /// quad word lane.
7359 ///
7360 /// PSHL : (little-endian) left bit shift.
7361 /// [ zz, 0, zz,  2 ]
7362 /// [ -1, 4, zz, -1 ]
7363 /// PSRL : (little-endian) right bit shift.
7364 /// [  1, zz,  3, zz]
7365 /// [ -1, -1,  7, zz]
7366 /// PSLLDQ : (little-endian) left byte shift
7367 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7368 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7369 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7370 /// PSRLDQ : (little-endian) right byte shift
7371 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7372 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7373 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7374 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7375                                          SDValue V2, ArrayRef<int> Mask,
7376                                          SelectionDAG &DAG) {
7377   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7378
7379   int Size = Mask.size();
7380   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7381
7382   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7383     for (int i = 0; i < Size; i += Scale)
7384       for (int j = 0; j < Shift; ++j)
7385         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7386           return false;
7387
7388     return true;
7389   };
7390
7391   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7392     for (int i = 0; i != Size; i += Scale) {
7393       unsigned Pos = Left ? i + Shift : i;
7394       unsigned Low = Left ? i : i + Shift;
7395       unsigned Len = Scale - Shift;
7396       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7397                                       Low + (V == V1 ? 0 : Size)))
7398         return SDValue();
7399     }
7400
7401     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7402     bool ByteShift = ShiftEltBits > 64;
7403     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7404                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7405     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7406
7407     // Normalize the scale for byte shifts to still produce an i64 element
7408     // type.
7409     Scale = ByteShift ? Scale / 2 : Scale;
7410
7411     // We need to round trip through the appropriate type for the shift.
7412     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7413     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7414     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7415            "Illegal integer vector type");
7416     V = DAG.getBitcast(ShiftVT, V);
7417
7418     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7419                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7420     return DAG.getBitcast(VT, V);
7421   };
7422
7423   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7424   // keep doubling the size of the integer elements up to that. We can
7425   // then shift the elements of the integer vector by whole multiples of
7426   // their width within the elements of the larger integer vector. Test each
7427   // multiple to see if we can find a match with the moved element indices
7428   // and that the shifted in elements are all zeroable.
7429   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7430     for (int Shift = 1; Shift != Scale; ++Shift)
7431       for (bool Left : {true, false})
7432         if (CheckZeros(Shift, Scale, Left))
7433           for (SDValue V : {V1, V2})
7434             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7435               return Match;
7436
7437   // no match
7438   return SDValue();
7439 }
7440
7441 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7442 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7443                                            SDValue V2, ArrayRef<int> Mask,
7444                                            SelectionDAG &DAG) {
7445   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7446   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7447
7448   int Size = Mask.size();
7449   int HalfSize = Size / 2;
7450   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7451
7452   // Upper half must be undefined.
7453   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7454     return SDValue();
7455
7456   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7457   // Remainder of lower half result is zero and upper half is all undef.
7458   auto LowerAsEXTRQ = [&]() {
7459     // Determine the extraction length from the part of the
7460     // lower half that isn't zeroable.
7461     int Len = HalfSize;
7462     for (; Len > 0; --Len)
7463       if (!Zeroable[Len - 1])
7464         break;
7465     assert(Len > 0 && "Zeroable shuffle mask");
7466
7467     // Attempt to match first Len sequential elements from the lower half.
7468     SDValue Src;
7469     int Idx = -1;
7470     for (int i = 0; i != Len; ++i) {
7471       int M = Mask[i];
7472       if (M < 0)
7473         continue;
7474       SDValue &V = (M < Size ? V1 : V2);
7475       M = M % Size;
7476
7477       // The extracted elements must start at a valid index and all mask
7478       // elements must be in the lower half.
7479       if (i > M || M >= HalfSize)
7480         return SDValue();
7481
7482       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7483         Src = V;
7484         Idx = M - i;
7485         continue;
7486       }
7487       return SDValue();
7488     }
7489
7490     if (Idx < 0)
7491       return SDValue();
7492
7493     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7494     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7495     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7496     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7497                        DAG.getConstant(BitLen, DL, MVT::i8),
7498                        DAG.getConstant(BitIdx, DL, MVT::i8));
7499   };
7500
7501   if (SDValue ExtrQ = LowerAsEXTRQ())
7502     return ExtrQ;
7503
7504   // INSERTQ: Extract lowest Len elements from lower half of second source and
7505   // insert over first source, starting at Idx.
7506   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7507   auto LowerAsInsertQ = [&]() {
7508     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7509       SDValue Base;
7510
7511       // Attempt to match first source from mask before insertion point.
7512       if (isUndefInRange(Mask, 0, Idx)) {
7513         /* EMPTY */
7514       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7515         Base = V1;
7516       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7517         Base = V2;
7518       } else {
7519         continue;
7520       }
7521
7522       // Extend the extraction length looking to match both the insertion of
7523       // the second source and the remaining elements of the first.
7524       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7525         SDValue Insert;
7526         int Len = Hi - Idx;
7527
7528         // Match insertion.
7529         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7530           Insert = V1;
7531         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7532           Insert = V2;
7533         } else {
7534           continue;
7535         }
7536
7537         // Match the remaining elements of the lower half.
7538         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7539           /* EMPTY */
7540         } else if ((!Base || (Base == V1)) &&
7541                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7542           Base = V1;
7543         } else if ((!Base || (Base == V2)) &&
7544                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7545                                               Size + Hi)) {
7546           Base = V2;
7547         } else {
7548           continue;
7549         }
7550
7551         // We may not have a base (first source) - this can safely be undefined.
7552         if (!Base)
7553           Base = DAG.getUNDEF(VT);
7554
7555         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7556         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7557         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7558                            DAG.getConstant(BitLen, DL, MVT::i8),
7559                            DAG.getConstant(BitIdx, DL, MVT::i8));
7560       }
7561     }
7562
7563     return SDValue();
7564   };
7565
7566   if (SDValue InsertQ = LowerAsInsertQ())
7567     return InsertQ;
7568
7569   return SDValue();
7570 }
7571
7572 /// \brief Lower a vector shuffle as a zero or any extension.
7573 ///
7574 /// Given a specific number of elements, element bit width, and extension
7575 /// stride, produce either a zero or any extension based on the available
7576 /// features of the subtarget. The extended elements are consecutive and
7577 /// begin and can start from an offseted element index in the input; to
7578 /// avoid excess shuffling the offset must either being in the bottom lane
7579 /// or at the start of a higher lane. All extended elements must be from
7580 /// the same lane.
7581 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7582     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7583     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7584   assert(Scale > 1 && "Need a scale to extend.");
7585   int EltBits = VT.getScalarSizeInBits();
7586   int NumElements = VT.getVectorNumElements();
7587   int NumEltsPerLane = 128 / EltBits;
7588   int OffsetLane = Offset / NumEltsPerLane;
7589   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7590          "Only 8, 16, and 32 bit elements can be extended.");
7591   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7592   assert(0 <= Offset && "Extension offset must be positive.");
7593   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7594          "Extension offset must be in the first lane or start an upper lane.");
7595
7596   // Check that an index is in same lane as the base offset.
7597   auto SafeOffset = [&](int Idx) {
7598     return OffsetLane == (Idx / NumEltsPerLane);
7599   };
7600
7601   // Shift along an input so that the offset base moves to the first element.
7602   auto ShuffleOffset = [&](SDValue V) {
7603     if (!Offset)
7604       return V;
7605
7606     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7607     for (int i = 0; i * Scale < NumElements; ++i) {
7608       int SrcIdx = i + Offset;
7609       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7610     }
7611     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7612   };
7613
7614   // Found a valid zext mask! Try various lowering strategies based on the
7615   // input type and available ISA extensions.
7616   if (Subtarget->hasSSE41()) {
7617     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7618     // PUNPCK will catch this in a later shuffle match.
7619     if (Offset && Scale == 2 && VT.is128BitVector())
7620       return SDValue();
7621     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7622                                  NumElements / Scale);
7623     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7624     return DAG.getBitcast(VT, InputV);
7625   }
7626
7627   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7628
7629   // For any extends we can cheat for larger element sizes and use shuffle
7630   // instructions that can fold with a load and/or copy.
7631   if (AnyExt && EltBits == 32) {
7632     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7633                          -1};
7634     return DAG.getBitcast(
7635         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7636                         DAG.getBitcast(MVT::v4i32, InputV),
7637                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7638   }
7639   if (AnyExt && EltBits == 16 && Scale > 2) {
7640     int PSHUFDMask[4] = {Offset / 2, -1,
7641                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7642     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7643                          DAG.getBitcast(MVT::v4i32, InputV),
7644                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7645     int PSHUFWMask[4] = {1, -1, -1, -1};
7646     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7647     return DAG.getBitcast(
7648         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7649                         DAG.getBitcast(MVT::v8i16, InputV),
7650                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7651   }
7652
7653   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7654   // to 64-bits.
7655   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7656     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7657     assert(VT.is128BitVector() && "Unexpected vector width!");
7658
7659     int LoIdx = Offset * EltBits;
7660     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7661                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7662                                          DAG.getConstant(EltBits, DL, MVT::i8),
7663                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7664
7665     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7666         !SafeOffset(Offset + 1))
7667       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7668
7669     int HiIdx = (Offset + 1) * EltBits;
7670     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7671                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7672                                          DAG.getConstant(EltBits, DL, MVT::i8),
7673                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7674     return DAG.getNode(ISD::BITCAST, DL, VT,
7675                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7676   }
7677
7678   // If this would require more than 2 unpack instructions to expand, use
7679   // pshufb when available. We can only use more than 2 unpack instructions
7680   // when zero extending i8 elements which also makes it easier to use pshufb.
7681   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7682     assert(NumElements == 16 && "Unexpected byte vector width!");
7683     SDValue PSHUFBMask[16];
7684     for (int i = 0; i < 16; ++i) {
7685       int Idx = Offset + (i / Scale);
7686       PSHUFBMask[i] = DAG.getConstant(
7687           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7688     }
7689     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7690     return DAG.getBitcast(VT,
7691                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7692                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7693                                                   MVT::v16i8, PSHUFBMask)));
7694   }
7695
7696   // If we are extending from an offset, ensure we start on a boundary that
7697   // we can unpack from.
7698   int AlignToUnpack = Offset % (NumElements / Scale);
7699   if (AlignToUnpack) {
7700     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7701     for (int i = AlignToUnpack; i < NumElements; ++i)
7702       ShMask[i - AlignToUnpack] = i;
7703     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7704     Offset -= AlignToUnpack;
7705   }
7706
7707   // Otherwise emit a sequence of unpacks.
7708   do {
7709     unsigned UnpackLoHi = X86ISD::UNPCKL;
7710     if (Offset >= (NumElements / 2)) {
7711       UnpackLoHi = X86ISD::UNPCKH;
7712       Offset -= (NumElements / 2);
7713     }
7714
7715     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7716     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7717                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7718     InputV = DAG.getBitcast(InputVT, InputV);
7719     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7720     Scale /= 2;
7721     EltBits *= 2;
7722     NumElements /= 2;
7723   } while (Scale > 1);
7724   return DAG.getBitcast(VT, InputV);
7725 }
7726
7727 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7728 ///
7729 /// This routine will try to do everything in its power to cleverly lower
7730 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7731 /// check for the profitability of this lowering,  it tries to aggressively
7732 /// match this pattern. It will use all of the micro-architectural details it
7733 /// can to emit an efficient lowering. It handles both blends with all-zero
7734 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7735 /// masking out later).
7736 ///
7737 /// The reason we have dedicated lowering for zext-style shuffles is that they
7738 /// are both incredibly common and often quite performance sensitive.
7739 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7740     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7741     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7742   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7743
7744   int Bits = VT.getSizeInBits();
7745   int NumLanes = Bits / 128;
7746   int NumElements = VT.getVectorNumElements();
7747   int NumEltsPerLane = NumElements / NumLanes;
7748   assert(VT.getScalarSizeInBits() <= 32 &&
7749          "Exceeds 32-bit integer zero extension limit");
7750   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7751
7752   // Define a helper function to check a particular ext-scale and lower to it if
7753   // valid.
7754   auto Lower = [&](int Scale) -> SDValue {
7755     SDValue InputV;
7756     bool AnyExt = true;
7757     int Offset = 0;
7758     int Matches = 0;
7759     for (int i = 0; i < NumElements; ++i) {
7760       int M = Mask[i];
7761       if (M == -1)
7762         continue; // Valid anywhere but doesn't tell us anything.
7763       if (i % Scale != 0) {
7764         // Each of the extended elements need to be zeroable.
7765         if (!Zeroable[i])
7766           return SDValue();
7767
7768         // We no longer are in the anyext case.
7769         AnyExt = false;
7770         continue;
7771       }
7772
7773       // Each of the base elements needs to be consecutive indices into the
7774       // same input vector.
7775       SDValue V = M < NumElements ? V1 : V2;
7776       M = M % NumElements;
7777       if (!InputV) {
7778         InputV = V;
7779         Offset = M - (i / Scale);
7780       } else if (InputV != V)
7781         return SDValue(); // Flip-flopping inputs.
7782
7783       // Offset must start in the lowest 128-bit lane or at the start of an
7784       // upper lane.
7785       // FIXME: Is it ever worth allowing a negative base offset?
7786       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7787             (Offset % NumEltsPerLane) == 0))
7788         return SDValue();
7789
7790       // If we are offsetting, all referenced entries must come from the same
7791       // lane.
7792       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7793         return SDValue();
7794
7795       if ((M % NumElements) != (Offset + (i / Scale)))
7796         return SDValue(); // Non-consecutive strided elements.
7797       Matches++;
7798     }
7799
7800     // If we fail to find an input, we have a zero-shuffle which should always
7801     // have already been handled.
7802     // FIXME: Maybe handle this here in case during blending we end up with one?
7803     if (!InputV)
7804       return SDValue();
7805
7806     // If we are offsetting, don't extend if we only match a single input, we
7807     // can always do better by using a basic PSHUF or PUNPCK.
7808     if (Offset != 0 && Matches < 2)
7809       return SDValue();
7810
7811     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7812         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7813   };
7814
7815   // The widest scale possible for extending is to a 64-bit integer.
7816   assert(Bits % 64 == 0 &&
7817          "The number of bits in a vector must be divisible by 64 on x86!");
7818   int NumExtElements = Bits / 64;
7819
7820   // Each iteration, try extending the elements half as much, but into twice as
7821   // many elements.
7822   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7823     assert(NumElements % NumExtElements == 0 &&
7824            "The input vector size must be divisible by the extended size.");
7825     if (SDValue V = Lower(NumElements / NumExtElements))
7826       return V;
7827   }
7828
7829   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7830   if (Bits != 128)
7831     return SDValue();
7832
7833   // Returns one of the source operands if the shuffle can be reduced to a
7834   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7835   auto CanZExtLowHalf = [&]() {
7836     for (int i = NumElements / 2; i != NumElements; ++i)
7837       if (!Zeroable[i])
7838         return SDValue();
7839     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7840       return V1;
7841     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7842       return V2;
7843     return SDValue();
7844   };
7845
7846   if (SDValue V = CanZExtLowHalf()) {
7847     V = DAG.getBitcast(MVT::v2i64, V);
7848     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7849     return DAG.getBitcast(VT, V);
7850   }
7851
7852   // No viable ext lowering found.
7853   return SDValue();
7854 }
7855
7856 /// \brief Try to get a scalar value for a specific element of a vector.
7857 ///
7858 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7859 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7860                                               SelectionDAG &DAG) {
7861   MVT VT = V.getSimpleValueType();
7862   MVT EltVT = VT.getVectorElementType();
7863   while (V.getOpcode() == ISD::BITCAST)
7864     V = V.getOperand(0);
7865   // If the bitcasts shift the element size, we can't extract an equivalent
7866   // element from it.
7867   MVT NewVT = V.getSimpleValueType();
7868   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7869     return SDValue();
7870
7871   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7872       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7873     // Ensure the scalar operand is the same size as the destination.
7874     // FIXME: Add support for scalar truncation where possible.
7875     SDValue S = V.getOperand(Idx);
7876     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7877       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7878   }
7879
7880   return SDValue();
7881 }
7882
7883 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7884 ///
7885 /// This is particularly important because the set of instructions varies
7886 /// significantly based on whether the operand is a load or not.
7887 static bool isShuffleFoldableLoad(SDValue V) {
7888   while (V.getOpcode() == ISD::BITCAST)
7889     V = V.getOperand(0);
7890
7891   return ISD::isNON_EXTLoad(V.getNode());
7892 }
7893
7894 /// \brief Try to lower insertion of a single element into a zero vector.
7895 ///
7896 /// This is a common pattern that we have especially efficient patterns to lower
7897 /// across all subtarget feature sets.
7898 static SDValue lowerVectorShuffleAsElementInsertion(
7899     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7900     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7901   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7902   MVT ExtVT = VT;
7903   MVT EltVT = VT.getVectorElementType();
7904
7905   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7906                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7907                 Mask.begin();
7908   bool IsV1Zeroable = true;
7909   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7910     if (i != V2Index && !Zeroable[i]) {
7911       IsV1Zeroable = false;
7912       break;
7913     }
7914
7915   // Check for a single input from a SCALAR_TO_VECTOR node.
7916   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7917   // all the smarts here sunk into that routine. However, the current
7918   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7919   // vector shuffle lowering is dead.
7920   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7921                                                DAG);
7922   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7923     // We need to zext the scalar if it is smaller than an i32.
7924     V2S = DAG.getBitcast(EltVT, V2S);
7925     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7926       // Using zext to expand a narrow element won't work for non-zero
7927       // insertions.
7928       if (!IsV1Zeroable)
7929         return SDValue();
7930
7931       // Zero-extend directly to i32.
7932       ExtVT = MVT::v4i32;
7933       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7934     }
7935     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7936   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7937              EltVT == MVT::i16) {
7938     // Either not inserting from the low element of the input or the input
7939     // element size is too small to use VZEXT_MOVL to clear the high bits.
7940     return SDValue();
7941   }
7942
7943   if (!IsV1Zeroable) {
7944     // If V1 can't be treated as a zero vector we have fewer options to lower
7945     // this. We can't support integer vectors or non-zero targets cheaply, and
7946     // the V1 elements can't be permuted in any way.
7947     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7948     if (!VT.isFloatingPoint() || V2Index != 0)
7949       return SDValue();
7950     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7951     V1Mask[V2Index] = -1;
7952     if (!isNoopShuffleMask(V1Mask))
7953       return SDValue();
7954     // This is essentially a special case blend operation, but if we have
7955     // general purpose blend operations, they are always faster. Bail and let
7956     // the rest of the lowering handle these as blends.
7957     if (Subtarget->hasSSE41())
7958       return SDValue();
7959
7960     // Otherwise, use MOVSD or MOVSS.
7961     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7962            "Only two types of floating point element types to handle!");
7963     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7964                        ExtVT, V1, V2);
7965   }
7966
7967   // This lowering only works for the low element with floating point vectors.
7968   if (VT.isFloatingPoint() && V2Index != 0)
7969     return SDValue();
7970
7971   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7972   if (ExtVT != VT)
7973     V2 = DAG.getBitcast(VT, V2);
7974
7975   if (V2Index != 0) {
7976     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7977     // the desired position. Otherwise it is more efficient to do a vector
7978     // shift left. We know that we can do a vector shift left because all
7979     // the inputs are zero.
7980     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7981       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7982       V2Shuffle[V2Index] = 0;
7983       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7984     } else {
7985       V2 = DAG.getBitcast(MVT::v2i64, V2);
7986       V2 = DAG.getNode(
7987           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7988           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7989                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7990                               DAG.getDataLayout(), VT)));
7991       V2 = DAG.getBitcast(VT, V2);
7992     }
7993   }
7994   return V2;
7995 }
7996
7997 /// \brief Try to lower broadcast of a single - truncated - integer element,
7998 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
7999 ///
8000 /// This assumes we have AVX2.
8001 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
8002                                                   int BroadcastIdx,
8003                                                   const X86Subtarget *Subtarget,
8004                                                   SelectionDAG &DAG) {
8005   assert(Subtarget->hasAVX2() &&
8006          "We can only lower integer broadcasts with AVX2!");
8007
8008   EVT EltVT = VT.getVectorElementType();
8009   EVT V0VT = V0.getValueType();
8010
8011   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
8012   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
8013
8014   EVT V0EltVT = V0VT.getVectorElementType();
8015   if (!V0EltVT.isInteger())
8016     return SDValue();
8017
8018   const unsigned EltSize = EltVT.getSizeInBits();
8019   const unsigned V0EltSize = V0EltVT.getSizeInBits();
8020
8021   // This is only a truncation if the original element type is larger.
8022   if (V0EltSize <= EltSize)
8023     return SDValue();
8024
8025   assert(((V0EltSize % EltSize) == 0) &&
8026          "Scalar type sizes must all be powers of 2 on x86!");
8027
8028   const unsigned V0Opc = V0.getOpcode();
8029   const unsigned Scale = V0EltSize / EltSize;
8030   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
8031
8032   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
8033       V0Opc != ISD::BUILD_VECTOR)
8034     return SDValue();
8035
8036   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
8037
8038   // If we're extracting non-least-significant bits, shift so we can truncate.
8039   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
8040   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
8041   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
8042   if (const int OffsetIdx = BroadcastIdx % Scale)
8043     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
8044             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
8045
8046   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
8047                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
8048 }
8049
8050 /// \brief Try to lower broadcast of a single element.
8051 ///
8052 /// For convenience, this code also bundles all of the subtarget feature set
8053 /// filtering. While a little annoying to re-dispatch on type here, there isn't
8054 /// a convenient way to factor it out.
8055 /// FIXME: This is very similar to LowerVectorBroadcast - can we merge them?
8056 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
8057                                              ArrayRef<int> Mask,
8058                                              const X86Subtarget *Subtarget,
8059                                              SelectionDAG &DAG) {
8060   if (!Subtarget->hasAVX())
8061     return SDValue();
8062   if (VT.isInteger() && !Subtarget->hasAVX2())
8063     return SDValue();
8064
8065   // Check that the mask is a broadcast.
8066   int BroadcastIdx = -1;
8067   for (int M : Mask)
8068     if (M >= 0 && BroadcastIdx == -1)
8069       BroadcastIdx = M;
8070     else if (M >= 0 && M != BroadcastIdx)
8071       return SDValue();
8072
8073   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
8074                                             "a sorted mask where the broadcast "
8075                                             "comes from V1.");
8076
8077   // Go up the chain of (vector) values to find a scalar load that we can
8078   // combine with the broadcast.
8079   for (;;) {
8080     switch (V.getOpcode()) {
8081     case ISD::CONCAT_VECTORS: {
8082       int OperandSize = Mask.size() / V.getNumOperands();
8083       V = V.getOperand(BroadcastIdx / OperandSize);
8084       BroadcastIdx %= OperandSize;
8085       continue;
8086     }
8087
8088     case ISD::INSERT_SUBVECTOR: {
8089       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
8090       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
8091       if (!ConstantIdx)
8092         break;
8093
8094       int BeginIdx = (int)ConstantIdx->getZExtValue();
8095       int EndIdx =
8096           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
8097       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
8098         BroadcastIdx -= BeginIdx;
8099         V = VInner;
8100       } else {
8101         V = VOuter;
8102       }
8103       continue;
8104     }
8105     }
8106     break;
8107   }
8108
8109   // Check if this is a broadcast of a scalar. We special case lowering
8110   // for scalars so that we can more effectively fold with loads.
8111   // First, look through bitcast: if the original value has a larger element
8112   // type than the shuffle, the broadcast element is in essence truncated.
8113   // Make that explicit to ease folding.
8114   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
8115     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
8116             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
8117       return TruncBroadcast;
8118
8119   // Also check the simpler case, where we can directly reuse the scalar.
8120   if (V.getOpcode() == ISD::BUILD_VECTOR ||
8121       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
8122     V = V.getOperand(BroadcastIdx);
8123
8124     // If the scalar isn't a load, we can't broadcast from it in AVX1.
8125     // Only AVX2 has register broadcasts.
8126     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8127       return SDValue();
8128   } else if (MayFoldLoad(V) && !cast<LoadSDNode>(V)->isVolatile()) {
8129     // If we are broadcasting a load that is only used by the shuffle
8130     // then we can reduce the vector load to the broadcasted scalar load.
8131     LoadSDNode *Ld = cast<LoadSDNode>(V);
8132     SDValue BaseAddr = Ld->getOperand(1);
8133     EVT AddrVT = BaseAddr.getValueType();
8134     EVT SVT = VT.getScalarType();
8135     unsigned Offset = BroadcastIdx * SVT.getStoreSize();
8136     SDValue NewAddr = DAG.getNode(
8137         ISD::ADD, DL, AddrVT, BaseAddr,
8138         DAG.getConstant(Offset, DL, AddrVT));
8139     V = DAG.getLoad(SVT, DL, Ld->getChain(), NewAddr,
8140                     DAG.getMachineFunction().getMachineMemOperand(
8141                         Ld->getMemOperand(), Offset, SVT.getStoreSize()));
8142   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8143     // We can't broadcast from a vector register without AVX2, and we can only
8144     // broadcast from the zero-element of a vector register.
8145     return SDValue();
8146   }
8147
8148   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8149 }
8150
8151 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8152 // INSERTPS when the V1 elements are already in the correct locations
8153 // because otherwise we can just always use two SHUFPS instructions which
8154 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8155 // perform INSERTPS if a single V1 element is out of place and all V2
8156 // elements are zeroable.
8157 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8158                                             ArrayRef<int> Mask,
8159                                             SelectionDAG &DAG) {
8160   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8161   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8162   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8163   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8164
8165   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8166
8167   unsigned ZMask = 0;
8168   int V1DstIndex = -1;
8169   int V2DstIndex = -1;
8170   bool V1UsedInPlace = false;
8171
8172   for (int i = 0; i < 4; ++i) {
8173     // Synthesize a zero mask from the zeroable elements (includes undefs).
8174     if (Zeroable[i]) {
8175       ZMask |= 1 << i;
8176       continue;
8177     }
8178
8179     // Flag if we use any V1 inputs in place.
8180     if (i == Mask[i]) {
8181       V1UsedInPlace = true;
8182       continue;
8183     }
8184
8185     // We can only insert a single non-zeroable element.
8186     if (V1DstIndex != -1 || V2DstIndex != -1)
8187       return SDValue();
8188
8189     if (Mask[i] < 4) {
8190       // V1 input out of place for insertion.
8191       V1DstIndex = i;
8192     } else {
8193       // V2 input for insertion.
8194       V2DstIndex = i;
8195     }
8196   }
8197
8198   // Don't bother if we have no (non-zeroable) element for insertion.
8199   if (V1DstIndex == -1 && V2DstIndex == -1)
8200     return SDValue();
8201
8202   // Determine element insertion src/dst indices. The src index is from the
8203   // start of the inserted vector, not the start of the concatenated vector.
8204   unsigned V2SrcIndex = 0;
8205   if (V1DstIndex != -1) {
8206     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8207     // and don't use the original V2 at all.
8208     V2SrcIndex = Mask[V1DstIndex];
8209     V2DstIndex = V1DstIndex;
8210     V2 = V1;
8211   } else {
8212     V2SrcIndex = Mask[V2DstIndex] - 4;
8213   }
8214
8215   // If no V1 inputs are used in place, then the result is created only from
8216   // the zero mask and the V2 insertion - so remove V1 dependency.
8217   if (!V1UsedInPlace)
8218     V1 = DAG.getUNDEF(MVT::v4f32);
8219
8220   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8221   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8222
8223   // Insert the V2 element into the desired position.
8224   SDLoc DL(Op);
8225   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8226                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8227 }
8228
8229 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8230 /// UNPCK instruction.
8231 ///
8232 /// This specifically targets cases where we end up with alternating between
8233 /// the two inputs, and so can permute them into something that feeds a single
8234 /// UNPCK instruction. Note that this routine only targets integer vectors
8235 /// because for floating point vectors we have a generalized SHUFPS lowering
8236 /// strategy that handles everything that doesn't *exactly* match an unpack,
8237 /// making this clever lowering unnecessary.
8238 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8239                                                     SDValue V1, SDValue V2,
8240                                                     ArrayRef<int> Mask,
8241                                                     SelectionDAG &DAG) {
8242   assert(!VT.isFloatingPoint() &&
8243          "This routine only supports integer vectors.");
8244   assert(!isSingleInputShuffleMask(Mask) &&
8245          "This routine should only be used when blending two inputs.");
8246   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8247
8248   int Size = Mask.size();
8249
8250   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8251     return M >= 0 && M % Size < Size / 2;
8252   });
8253   int NumHiInputs = std::count_if(
8254       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8255
8256   bool UnpackLo = NumLoInputs >= NumHiInputs;
8257
8258   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8259     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8260     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8261
8262     for (int i = 0; i < Size; ++i) {
8263       if (Mask[i] < 0)
8264         continue;
8265
8266       // Each element of the unpack contains Scale elements from this mask.
8267       int UnpackIdx = i / Scale;
8268
8269       // We only handle the case where V1 feeds the first slots of the unpack.
8270       // We rely on canonicalization to ensure this is the case.
8271       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8272         return SDValue();
8273
8274       // Setup the mask for this input. The indexing is tricky as we have to
8275       // handle the unpack stride.
8276       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8277       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8278           Mask[i] % Size;
8279     }
8280
8281     // If we will have to shuffle both inputs to use the unpack, check whether
8282     // we can just unpack first and shuffle the result. If so, skip this unpack.
8283     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8284         !isNoopShuffleMask(V2Mask))
8285       return SDValue();
8286
8287     // Shuffle the inputs into place.
8288     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8289     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8290
8291     // Cast the inputs to the type we will use to unpack them.
8292     V1 = DAG.getBitcast(UnpackVT, V1);
8293     V2 = DAG.getBitcast(UnpackVT, V2);
8294
8295     // Unpack the inputs and cast the result back to the desired type.
8296     return DAG.getBitcast(
8297         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8298                         UnpackVT, V1, V2));
8299   };
8300
8301   // We try each unpack from the largest to the smallest to try and find one
8302   // that fits this mask.
8303   int OrigNumElements = VT.getVectorNumElements();
8304   int OrigScalarSize = VT.getScalarSizeInBits();
8305   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8306     int Scale = ScalarSize / OrigScalarSize;
8307     int NumElements = OrigNumElements / Scale;
8308     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8309     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8310       return Unpack;
8311   }
8312
8313   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8314   // initial unpack.
8315   if (NumLoInputs == 0 || NumHiInputs == 0) {
8316     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8317            "We have to have *some* inputs!");
8318     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8319
8320     // FIXME: We could consider the total complexity of the permute of each
8321     // possible unpacking. Or at the least we should consider how many
8322     // half-crossings are created.
8323     // FIXME: We could consider commuting the unpacks.
8324
8325     SmallVector<int, 32> PermMask;
8326     PermMask.assign(Size, -1);
8327     for (int i = 0; i < Size; ++i) {
8328       if (Mask[i] < 0)
8329         continue;
8330
8331       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8332
8333       PermMask[i] =
8334           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8335     }
8336     return DAG.getVectorShuffle(
8337         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8338                             DL, VT, V1, V2),
8339         DAG.getUNDEF(VT), PermMask);
8340   }
8341
8342   return SDValue();
8343 }
8344
8345 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8346 ///
8347 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8348 /// support for floating point shuffles but not integer shuffles. These
8349 /// instructions will incur a domain crossing penalty on some chips though so
8350 /// it is better to avoid lowering through this for integer vectors where
8351 /// possible.
8352 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8353                                        const X86Subtarget *Subtarget,
8354                                        SelectionDAG &DAG) {
8355   SDLoc DL(Op);
8356   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8357   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8358   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8359   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8360   ArrayRef<int> Mask = SVOp->getMask();
8361   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8362
8363   if (isSingleInputShuffleMask(Mask)) {
8364     // Use low duplicate instructions for masks that match their pattern.
8365     if (Subtarget->hasSSE3())
8366       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8367         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8368
8369     // Straight shuffle of a single input vector. Simulate this by using the
8370     // single input as both of the "inputs" to this instruction..
8371     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8372
8373     if (Subtarget->hasAVX()) {
8374       // If we have AVX, we can use VPERMILPS which will allow folding a load
8375       // into the shuffle.
8376       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8377                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8378     }
8379
8380     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8381                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8382   }
8383   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8384   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8385
8386   // If we have a single input, insert that into V1 if we can do so cheaply.
8387   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8388     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8389             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8390       return Insertion;
8391     // Try inverting the insertion since for v2 masks it is easy to do and we
8392     // can't reliably sort the mask one way or the other.
8393     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8394                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8395     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8396             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8397       return Insertion;
8398   }
8399
8400   // Try to use one of the special instruction patterns to handle two common
8401   // blend patterns if a zero-blend above didn't work.
8402   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8403       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8404     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8405       // We can either use a special instruction to load over the low double or
8406       // to move just the low double.
8407       return DAG.getNode(
8408           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8409           DL, MVT::v2f64, V2,
8410           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8411
8412   if (Subtarget->hasSSE41())
8413     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8414                                                   Subtarget, DAG))
8415       return Blend;
8416
8417   // Use dedicated unpack instructions for masks that match their pattern.
8418   if (SDValue V =
8419           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8420     return V;
8421
8422   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8423   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8424                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8425 }
8426
8427 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8428 ///
8429 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8430 /// the integer unit to minimize domain crossing penalties. However, for blends
8431 /// it falls back to the floating point shuffle operation with appropriate bit
8432 /// casting.
8433 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8434                                        const X86Subtarget *Subtarget,
8435                                        SelectionDAG &DAG) {
8436   SDLoc DL(Op);
8437   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8438   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8439   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8440   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8441   ArrayRef<int> Mask = SVOp->getMask();
8442   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8443
8444   if (isSingleInputShuffleMask(Mask)) {
8445     // Check for being able to broadcast a single element.
8446     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8447                                                           Mask, Subtarget, DAG))
8448       return Broadcast;
8449
8450     // Straight shuffle of a single input vector. For everything from SSE2
8451     // onward this has a single fast instruction with no scary immediates.
8452     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8453     V1 = DAG.getBitcast(MVT::v4i32, V1);
8454     int WidenedMask[4] = {
8455         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8456         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8457     return DAG.getBitcast(
8458         MVT::v2i64,
8459         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8460                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8461   }
8462   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8463   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8464   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8465   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8466
8467   // If we have a blend of two PACKUS operations an the blend aligns with the
8468   // low and half halves, we can just merge the PACKUS operations. This is
8469   // particularly important as it lets us merge shuffles that this routine itself
8470   // creates.
8471   auto GetPackNode = [](SDValue V) {
8472     while (V.getOpcode() == ISD::BITCAST)
8473       V = V.getOperand(0);
8474
8475     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8476   };
8477   if (SDValue V1Pack = GetPackNode(V1))
8478     if (SDValue V2Pack = GetPackNode(V2))
8479       return DAG.getBitcast(MVT::v2i64,
8480                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8481                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8482                                                      : V1Pack.getOperand(1),
8483                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8484                                                      : V2Pack.getOperand(1)));
8485
8486   // Try to use shift instructions.
8487   if (SDValue Shift =
8488           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8489     return Shift;
8490
8491   // When loading a scalar and then shuffling it into a vector we can often do
8492   // the insertion cheaply.
8493   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8494           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8495     return Insertion;
8496   // Try inverting the insertion since for v2 masks it is easy to do and we
8497   // can't reliably sort the mask one way or the other.
8498   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8499   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8500           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8501     return Insertion;
8502
8503   // We have different paths for blend lowering, but they all must use the
8504   // *exact* same predicate.
8505   bool IsBlendSupported = Subtarget->hasSSE41();
8506   if (IsBlendSupported)
8507     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8508                                                   Subtarget, DAG))
8509       return Blend;
8510
8511   // Use dedicated unpack instructions for masks that match their pattern.
8512   if (SDValue V =
8513           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8514     return V;
8515
8516   // Try to use byte rotation instructions.
8517   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8518   if (Subtarget->hasSSSE3())
8519     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8520             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8521       return Rotate;
8522
8523   // If we have direct support for blends, we should lower by decomposing into
8524   // a permute. That will be faster than the domain cross.
8525   if (IsBlendSupported)
8526     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8527                                                       Mask, DAG);
8528
8529   // We implement this with SHUFPD which is pretty lame because it will likely
8530   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8531   // However, all the alternatives are still more cycles and newer chips don't
8532   // have this problem. It would be really nice if x86 had better shuffles here.
8533   V1 = DAG.getBitcast(MVT::v2f64, V1);
8534   V2 = DAG.getBitcast(MVT::v2f64, V2);
8535   return DAG.getBitcast(MVT::v2i64,
8536                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8537 }
8538
8539 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8540 ///
8541 /// This is used to disable more specialized lowerings when the shufps lowering
8542 /// will happen to be efficient.
8543 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8544   // This routine only handles 128-bit shufps.
8545   assert(Mask.size() == 4 && "Unsupported mask size!");
8546
8547   // To lower with a single SHUFPS we need to have the low half and high half
8548   // each requiring a single input.
8549   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8550     return false;
8551   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8552     return false;
8553
8554   return true;
8555 }
8556
8557 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8558 ///
8559 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8560 /// It makes no assumptions about whether this is the *best* lowering, it simply
8561 /// uses it.
8562 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8563                                             ArrayRef<int> Mask, SDValue V1,
8564                                             SDValue V2, SelectionDAG &DAG) {
8565   SDValue LowV = V1, HighV = V2;
8566   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8567
8568   int NumV2Elements =
8569       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8570
8571   if (NumV2Elements == 1) {
8572     int V2Index =
8573         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8574         Mask.begin();
8575
8576     // Compute the index adjacent to V2Index and in the same half by toggling
8577     // the low bit.
8578     int V2AdjIndex = V2Index ^ 1;
8579
8580     if (Mask[V2AdjIndex] == -1) {
8581       // Handles all the cases where we have a single V2 element and an undef.
8582       // This will only ever happen in the high lanes because we commute the
8583       // vector otherwise.
8584       if (V2Index < 2)
8585         std::swap(LowV, HighV);
8586       NewMask[V2Index] -= 4;
8587     } else {
8588       // Handle the case where the V2 element ends up adjacent to a V1 element.
8589       // To make this work, blend them together as the first step.
8590       int V1Index = V2AdjIndex;
8591       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8592       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8593                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8594
8595       // Now proceed to reconstruct the final blend as we have the necessary
8596       // high or low half formed.
8597       if (V2Index < 2) {
8598         LowV = V2;
8599         HighV = V1;
8600       } else {
8601         HighV = V2;
8602       }
8603       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8604       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8605     }
8606   } else if (NumV2Elements == 2) {
8607     if (Mask[0] < 4 && Mask[1] < 4) {
8608       // Handle the easy case where we have V1 in the low lanes and V2 in the
8609       // high lanes.
8610       NewMask[2] -= 4;
8611       NewMask[3] -= 4;
8612     } else if (Mask[2] < 4 && Mask[3] < 4) {
8613       // We also handle the reversed case because this utility may get called
8614       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8615       // arrange things in the right direction.
8616       NewMask[0] -= 4;
8617       NewMask[1] -= 4;
8618       HighV = V1;
8619       LowV = V2;
8620     } else {
8621       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8622       // trying to place elements directly, just blend them and set up the final
8623       // shuffle to place them.
8624
8625       // The first two blend mask elements are for V1, the second two are for
8626       // V2.
8627       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8628                           Mask[2] < 4 ? Mask[2] : Mask[3],
8629                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8630                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8631       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8632                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8633
8634       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8635       // a blend.
8636       LowV = HighV = V1;
8637       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8638       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8639       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8640       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8641     }
8642   }
8643   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8644                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8645 }
8646
8647 /// \brief Lower 4-lane 32-bit floating point shuffles.
8648 ///
8649 /// Uses instructions exclusively from the floating point unit to minimize
8650 /// domain crossing penalties, as these are sufficient to implement all v4f32
8651 /// shuffles.
8652 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8653                                        const X86Subtarget *Subtarget,
8654                                        SelectionDAG &DAG) {
8655   SDLoc DL(Op);
8656   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8657   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8658   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8659   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8660   ArrayRef<int> Mask = SVOp->getMask();
8661   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8662
8663   int NumV2Elements =
8664       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8665
8666   if (NumV2Elements == 0) {
8667     // Check for being able to broadcast a single element.
8668     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8669                                                           Mask, Subtarget, DAG))
8670       return Broadcast;
8671
8672     // Use even/odd duplicate instructions for masks that match their pattern.
8673     if (Subtarget->hasSSE3()) {
8674       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8675         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8676       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8677         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8678     }
8679
8680     if (Subtarget->hasAVX()) {
8681       // If we have AVX, we can use VPERMILPS which will allow folding a load
8682       // into the shuffle.
8683       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8684                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8685     }
8686
8687     // Otherwise, use a straight shuffle of a single input vector. We pass the
8688     // input vector to both operands to simulate this with a SHUFPS.
8689     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8690                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8691   }
8692
8693   // There are special ways we can lower some single-element blends. However, we
8694   // have custom ways we can lower more complex single-element blends below that
8695   // we defer to if both this and BLENDPS fail to match, so restrict this to
8696   // when the V2 input is targeting element 0 of the mask -- that is the fast
8697   // case here.
8698   if (NumV2Elements == 1 && Mask[0] >= 4)
8699     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8700                                                          Mask, Subtarget, DAG))
8701       return V;
8702
8703   if (Subtarget->hasSSE41()) {
8704     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8705                                                   Subtarget, DAG))
8706       return Blend;
8707
8708     // Use INSERTPS if we can complete the shuffle efficiently.
8709     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8710       return V;
8711
8712     if (!isSingleSHUFPSMask(Mask))
8713       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8714               DL, MVT::v4f32, V1, V2, Mask, DAG))
8715         return BlendPerm;
8716   }
8717
8718   // Use dedicated unpack instructions for masks that match their pattern.
8719   if (SDValue V =
8720           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8721     return V;
8722
8723   // Otherwise fall back to a SHUFPS lowering strategy.
8724   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8725 }
8726
8727 /// \brief Lower 4-lane i32 vector shuffles.
8728 ///
8729 /// We try to handle these with integer-domain shuffles where we can, but for
8730 /// blends we use the floating point domain blend instructions.
8731 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8732                                        const X86Subtarget *Subtarget,
8733                                        SelectionDAG &DAG) {
8734   SDLoc DL(Op);
8735   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8736   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8737   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8738   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8739   ArrayRef<int> Mask = SVOp->getMask();
8740   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8741
8742   // Whenever we can lower this as a zext, that instruction is strictly faster
8743   // than any alternative. It also allows us to fold memory operands into the
8744   // shuffle in many cases.
8745   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8746                                                          Mask, Subtarget, DAG))
8747     return ZExt;
8748
8749   int NumV2Elements =
8750       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8751
8752   if (NumV2Elements == 0) {
8753     // Check for being able to broadcast a single element.
8754     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8755                                                           Mask, Subtarget, DAG))
8756       return Broadcast;
8757
8758     // Straight shuffle of a single input vector. For everything from SSE2
8759     // onward this has a single fast instruction with no scary immediates.
8760     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8761     // but we aren't actually going to use the UNPCK instruction because doing
8762     // so prevents folding a load into this instruction or making a copy.
8763     const int UnpackLoMask[] = {0, 0, 1, 1};
8764     const int UnpackHiMask[] = {2, 2, 3, 3};
8765     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8766       Mask = UnpackLoMask;
8767     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8768       Mask = UnpackHiMask;
8769
8770     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8771                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8772   }
8773
8774   // Try to use shift instructions.
8775   if (SDValue Shift =
8776           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8777     return Shift;
8778
8779   // There are special ways we can lower some single-element blends.
8780   if (NumV2Elements == 1)
8781     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8782                                                          Mask, Subtarget, DAG))
8783       return V;
8784
8785   // We have different paths for blend lowering, but they all must use the
8786   // *exact* same predicate.
8787   bool IsBlendSupported = Subtarget->hasSSE41();
8788   if (IsBlendSupported)
8789     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8790                                                   Subtarget, DAG))
8791       return Blend;
8792
8793   if (SDValue Masked =
8794           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8795     return Masked;
8796
8797   // Use dedicated unpack instructions for masks that match their pattern.
8798   if (SDValue V =
8799           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8800     return V;
8801
8802   // Try to use byte rotation instructions.
8803   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8804   if (Subtarget->hasSSSE3())
8805     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8806             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8807       return Rotate;
8808
8809   // If we have direct support for blends, we should lower by decomposing into
8810   // a permute. That will be faster than the domain cross.
8811   if (IsBlendSupported)
8812     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8813                                                       Mask, DAG);
8814
8815   // Try to lower by permuting the inputs into an unpack instruction.
8816   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8817                                                             V2, Mask, DAG))
8818     return Unpack;
8819
8820   // We implement this with SHUFPS because it can blend from two vectors.
8821   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8822   // up the inputs, bypassing domain shift penalties that we would encur if we
8823   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8824   // relevant.
8825   return DAG.getBitcast(
8826       MVT::v4i32,
8827       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8828                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8829 }
8830
8831 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8832 /// shuffle lowering, and the most complex part.
8833 ///
8834 /// The lowering strategy is to try to form pairs of input lanes which are
8835 /// targeted at the same half of the final vector, and then use a dword shuffle
8836 /// to place them onto the right half, and finally unpack the paired lanes into
8837 /// their final position.
8838 ///
8839 /// The exact breakdown of how to form these dword pairs and align them on the
8840 /// correct sides is really tricky. See the comments within the function for
8841 /// more of the details.
8842 ///
8843 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8844 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8845 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8846 /// vector, form the analogous 128-bit 8-element Mask.
8847 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8848     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8849     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8850   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8851   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8852
8853   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8854   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8855   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8856
8857   SmallVector<int, 4> LoInputs;
8858   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8859                [](int M) { return M >= 0; });
8860   std::sort(LoInputs.begin(), LoInputs.end());
8861   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8862   SmallVector<int, 4> HiInputs;
8863   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8864                [](int M) { return M >= 0; });
8865   std::sort(HiInputs.begin(), HiInputs.end());
8866   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8867   int NumLToL =
8868       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8869   int NumHToL = LoInputs.size() - NumLToL;
8870   int NumLToH =
8871       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8872   int NumHToH = HiInputs.size() - NumLToH;
8873   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8874   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8875   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8876   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8877
8878   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8879   // such inputs we can swap two of the dwords across the half mark and end up
8880   // with <=2 inputs to each half in each half. Once there, we can fall through
8881   // to the generic code below. For example:
8882   //
8883   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8884   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8885   //
8886   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8887   // and an existing 2-into-2 on the other half. In this case we may have to
8888   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8889   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8890   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8891   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8892   // half than the one we target for fixing) will be fixed when we re-enter this
8893   // path. We will also combine away any sequence of PSHUFD instructions that
8894   // result into a single instruction. Here is an example of the tricky case:
8895   //
8896   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8897   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8898   //
8899   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8900   //
8901   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8902   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8903   //
8904   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8905   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8906   //
8907   // The result is fine to be handled by the generic logic.
8908   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8909                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8910                           int AOffset, int BOffset) {
8911     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8912            "Must call this with A having 3 or 1 inputs from the A half.");
8913     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8914            "Must call this with B having 1 or 3 inputs from the B half.");
8915     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8916            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8917
8918     bool ThreeAInputs = AToAInputs.size() == 3;
8919
8920     // Compute the index of dword with only one word among the three inputs in
8921     // a half by taking the sum of the half with three inputs and subtracting
8922     // the sum of the actual three inputs. The difference is the remaining
8923     // slot.
8924     int ADWord, BDWord;
8925     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8926     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8927     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8928     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8929     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8930     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8931     int TripleNonInputIdx =
8932         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8933     TripleDWord = TripleNonInputIdx / 2;
8934
8935     // We use xor with one to compute the adjacent DWord to whichever one the
8936     // OneInput is in.
8937     OneInputDWord = (OneInput / 2) ^ 1;
8938
8939     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8940     // and BToA inputs. If there is also such a problem with the BToB and AToB
8941     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8942     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8943     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8944     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8945       // Compute how many inputs will be flipped by swapping these DWords. We
8946       // need
8947       // to balance this to ensure we don't form a 3-1 shuffle in the other
8948       // half.
8949       int NumFlippedAToBInputs =
8950           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8951           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8952       int NumFlippedBToBInputs =
8953           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8954           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8955       if ((NumFlippedAToBInputs == 1 &&
8956            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8957           (NumFlippedBToBInputs == 1 &&
8958            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8959         // We choose whether to fix the A half or B half based on whether that
8960         // half has zero flipped inputs. At zero, we may not be able to fix it
8961         // with that half. We also bias towards fixing the B half because that
8962         // will more commonly be the high half, and we have to bias one way.
8963         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8964                                                        ArrayRef<int> Inputs) {
8965           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8966           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8967                                          PinnedIdx ^ 1) != Inputs.end();
8968           // Determine whether the free index is in the flipped dword or the
8969           // unflipped dword based on where the pinned index is. We use this bit
8970           // in an xor to conditionally select the adjacent dword.
8971           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8972           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8973                                              FixFreeIdx) != Inputs.end();
8974           if (IsFixIdxInput == IsFixFreeIdxInput)
8975             FixFreeIdx += 1;
8976           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8977                                         FixFreeIdx) != Inputs.end();
8978           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8979                  "We need to be changing the number of flipped inputs!");
8980           int PSHUFHalfMask[] = {0, 1, 2, 3};
8981           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8982           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8983                           MVT::v8i16, V,
8984                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8985
8986           for (int &M : Mask)
8987             if (M != -1 && M == FixIdx)
8988               M = FixFreeIdx;
8989             else if (M != -1 && M == FixFreeIdx)
8990               M = FixIdx;
8991         };
8992         if (NumFlippedBToBInputs != 0) {
8993           int BPinnedIdx =
8994               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8995           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8996         } else {
8997           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8998           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8999           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
9000         }
9001       }
9002     }
9003
9004     int PSHUFDMask[] = {0, 1, 2, 3};
9005     PSHUFDMask[ADWord] = BDWord;
9006     PSHUFDMask[BDWord] = ADWord;
9007     V = DAG.getBitcast(
9008         VT,
9009         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9010                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9011
9012     // Adjust the mask to match the new locations of A and B.
9013     for (int &M : Mask)
9014       if (M != -1 && M/2 == ADWord)
9015         M = 2 * BDWord + M % 2;
9016       else if (M != -1 && M/2 == BDWord)
9017         M = 2 * ADWord + M % 2;
9018
9019     // Recurse back into this routine to re-compute state now that this isn't
9020     // a 3 and 1 problem.
9021     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
9022                                                      DAG);
9023   };
9024   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
9025     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
9026   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
9027     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
9028
9029   // At this point there are at most two inputs to the low and high halves from
9030   // each half. That means the inputs can always be grouped into dwords and
9031   // those dwords can then be moved to the correct half with a dword shuffle.
9032   // We use at most one low and one high word shuffle to collect these paired
9033   // inputs into dwords, and finally a dword shuffle to place them.
9034   int PSHUFLMask[4] = {-1, -1, -1, -1};
9035   int PSHUFHMask[4] = {-1, -1, -1, -1};
9036   int PSHUFDMask[4] = {-1, -1, -1, -1};
9037
9038   // First fix the masks for all the inputs that are staying in their
9039   // original halves. This will then dictate the targets of the cross-half
9040   // shuffles.
9041   auto fixInPlaceInputs =
9042       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
9043                     MutableArrayRef<int> SourceHalfMask,
9044                     MutableArrayRef<int> HalfMask, int HalfOffset) {
9045     if (InPlaceInputs.empty())
9046       return;
9047     if (InPlaceInputs.size() == 1) {
9048       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9049           InPlaceInputs[0] - HalfOffset;
9050       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
9051       return;
9052     }
9053     if (IncomingInputs.empty()) {
9054       // Just fix all of the in place inputs.
9055       for (int Input : InPlaceInputs) {
9056         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
9057         PSHUFDMask[Input / 2] = Input / 2;
9058       }
9059       return;
9060     }
9061
9062     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
9063     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9064         InPlaceInputs[0] - HalfOffset;
9065     // Put the second input next to the first so that they are packed into
9066     // a dword. We find the adjacent index by toggling the low bit.
9067     int AdjIndex = InPlaceInputs[0] ^ 1;
9068     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
9069     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
9070     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
9071   };
9072   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
9073   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
9074
9075   // Now gather the cross-half inputs and place them into a free dword of
9076   // their target half.
9077   // FIXME: This operation could almost certainly be simplified dramatically to
9078   // look more like the 3-1 fixing operation.
9079   auto moveInputsToRightHalf = [&PSHUFDMask](
9080       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
9081       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
9082       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
9083       int DestOffset) {
9084     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
9085       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
9086     };
9087     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
9088                                                int Word) {
9089       int LowWord = Word & ~1;
9090       int HighWord = Word | 1;
9091       return isWordClobbered(SourceHalfMask, LowWord) ||
9092              isWordClobbered(SourceHalfMask, HighWord);
9093     };
9094
9095     if (IncomingInputs.empty())
9096       return;
9097
9098     if (ExistingInputs.empty()) {
9099       // Map any dwords with inputs from them into the right half.
9100       for (int Input : IncomingInputs) {
9101         // If the source half mask maps over the inputs, turn those into
9102         // swaps and use the swapped lane.
9103         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
9104           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
9105             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
9106                 Input - SourceOffset;
9107             // We have to swap the uses in our half mask in one sweep.
9108             for (int &M : HalfMask)
9109               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
9110                 M = Input;
9111               else if (M == Input)
9112                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9113           } else {
9114             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
9115                        Input - SourceOffset &&
9116                    "Previous placement doesn't match!");
9117           }
9118           // Note that this correctly re-maps both when we do a swap and when
9119           // we observe the other side of the swap above. We rely on that to
9120           // avoid swapping the members of the input list directly.
9121           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9122         }
9123
9124         // Map the input's dword into the correct half.
9125         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
9126           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
9127         else
9128           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
9129                      Input / 2 &&
9130                  "Previous placement doesn't match!");
9131       }
9132
9133       // And just directly shift any other-half mask elements to be same-half
9134       // as we will have mirrored the dword containing the element into the
9135       // same position within that half.
9136       for (int &M : HalfMask)
9137         if (M >= SourceOffset && M < SourceOffset + 4) {
9138           M = M - SourceOffset + DestOffset;
9139           assert(M >= 0 && "This should never wrap below zero!");
9140         }
9141       return;
9142     }
9143
9144     // Ensure we have the input in a viable dword of its current half. This
9145     // is particularly tricky because the original position may be clobbered
9146     // by inputs being moved and *staying* in that half.
9147     if (IncomingInputs.size() == 1) {
9148       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9149         int InputFixed = std::find(std::begin(SourceHalfMask),
9150                                    std::end(SourceHalfMask), -1) -
9151                          std::begin(SourceHalfMask) + SourceOffset;
9152         SourceHalfMask[InputFixed - SourceOffset] =
9153             IncomingInputs[0] - SourceOffset;
9154         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9155                      InputFixed);
9156         IncomingInputs[0] = InputFixed;
9157       }
9158     } else if (IncomingInputs.size() == 2) {
9159       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9160           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9161         // We have two non-adjacent or clobbered inputs we need to extract from
9162         // the source half. To do this, we need to map them into some adjacent
9163         // dword slot in the source mask.
9164         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9165                               IncomingInputs[1] - SourceOffset};
9166
9167         // If there is a free slot in the source half mask adjacent to one of
9168         // the inputs, place the other input in it. We use (Index XOR 1) to
9169         // compute an adjacent index.
9170         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9171             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9172           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9173           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9174           InputsFixed[1] = InputsFixed[0] ^ 1;
9175         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9176                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9177           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9178           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9179           InputsFixed[0] = InputsFixed[1] ^ 1;
9180         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9181                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9182           // The two inputs are in the same DWord but it is clobbered and the
9183           // adjacent DWord isn't used at all. Move both inputs to the free
9184           // slot.
9185           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9186           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9187           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9188           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9189         } else {
9190           // The only way we hit this point is if there is no clobbering
9191           // (because there are no off-half inputs to this half) and there is no
9192           // free slot adjacent to one of the inputs. In this case, we have to
9193           // swap an input with a non-input.
9194           for (int i = 0; i < 4; ++i)
9195             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9196                    "We can't handle any clobbers here!");
9197           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9198                  "Cannot have adjacent inputs here!");
9199
9200           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9201           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9202
9203           // We also have to update the final source mask in this case because
9204           // it may need to undo the above swap.
9205           for (int &M : FinalSourceHalfMask)
9206             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9207               M = InputsFixed[1] + SourceOffset;
9208             else if (M == InputsFixed[1] + SourceOffset)
9209               M = (InputsFixed[0] ^ 1) + SourceOffset;
9210
9211           InputsFixed[1] = InputsFixed[0] ^ 1;
9212         }
9213
9214         // Point everything at the fixed inputs.
9215         for (int &M : HalfMask)
9216           if (M == IncomingInputs[0])
9217             M = InputsFixed[0] + SourceOffset;
9218           else if (M == IncomingInputs[1])
9219             M = InputsFixed[1] + SourceOffset;
9220
9221         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9222         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9223       }
9224     } else {
9225       llvm_unreachable("Unhandled input size!");
9226     }
9227
9228     // Now hoist the DWord down to the right half.
9229     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9230     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9231     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9232     for (int &M : HalfMask)
9233       for (int Input : IncomingInputs)
9234         if (M == Input)
9235           M = FreeDWord * 2 + Input % 2;
9236   };
9237   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9238                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9239   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9240                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9241
9242   // Now enact all the shuffles we've computed to move the inputs into their
9243   // target half.
9244   if (!isNoopShuffleMask(PSHUFLMask))
9245     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9246                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9247   if (!isNoopShuffleMask(PSHUFHMask))
9248     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9249                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9250   if (!isNoopShuffleMask(PSHUFDMask))
9251     V = DAG.getBitcast(
9252         VT,
9253         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9254                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9255
9256   // At this point, each half should contain all its inputs, and we can then
9257   // just shuffle them into their final position.
9258   assert(std::count_if(LoMask.begin(), LoMask.end(),
9259                        [](int M) { return M >= 4; }) == 0 &&
9260          "Failed to lift all the high half inputs to the low mask!");
9261   assert(std::count_if(HiMask.begin(), HiMask.end(),
9262                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9263          "Failed to lift all the low half inputs to the high mask!");
9264
9265   // Do a half shuffle for the low mask.
9266   if (!isNoopShuffleMask(LoMask))
9267     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9268                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9269
9270   // Do a half shuffle with the high mask after shifting its values down.
9271   for (int &M : HiMask)
9272     if (M >= 0)
9273       M -= 4;
9274   if (!isNoopShuffleMask(HiMask))
9275     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9276                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9277
9278   return V;
9279 }
9280
9281 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9282 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9283                                           SDValue V2, ArrayRef<int> Mask,
9284                                           SelectionDAG &DAG, bool &V1InUse,
9285                                           bool &V2InUse) {
9286   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9287   SDValue V1Mask[16];
9288   SDValue V2Mask[16];
9289   V1InUse = false;
9290   V2InUse = false;
9291
9292   int Size = Mask.size();
9293   int Scale = 16 / Size;
9294   for (int i = 0; i < 16; ++i) {
9295     if (Mask[i / Scale] == -1) {
9296       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9297     } else {
9298       const int ZeroMask = 0x80;
9299       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9300                                           : ZeroMask;
9301       int V2Idx = Mask[i / Scale] < Size
9302                       ? ZeroMask
9303                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9304       if (Zeroable[i / Scale])
9305         V1Idx = V2Idx = ZeroMask;
9306       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9307       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9308       V1InUse |= (ZeroMask != V1Idx);
9309       V2InUse |= (ZeroMask != V2Idx);
9310     }
9311   }
9312
9313   if (V1InUse)
9314     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9315                      DAG.getBitcast(MVT::v16i8, V1),
9316                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9317   if (V2InUse)
9318     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9319                      DAG.getBitcast(MVT::v16i8, V2),
9320                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9321
9322   // If we need shuffled inputs from both, blend the two.
9323   SDValue V;
9324   if (V1InUse && V2InUse)
9325     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9326   else
9327     V = V1InUse ? V1 : V2;
9328
9329   // Cast the result back to the correct type.
9330   return DAG.getBitcast(VT, V);
9331 }
9332
9333 /// \brief Generic lowering of 8-lane i16 shuffles.
9334 ///
9335 /// This handles both single-input shuffles and combined shuffle/blends with
9336 /// two inputs. The single input shuffles are immediately delegated to
9337 /// a dedicated lowering routine.
9338 ///
9339 /// The blends are lowered in one of three fundamental ways. If there are few
9340 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9341 /// of the input is significantly cheaper when lowered as an interleaving of
9342 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9343 /// halves of the inputs separately (making them have relatively few inputs)
9344 /// and then concatenate them.
9345 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9346                                        const X86Subtarget *Subtarget,
9347                                        SelectionDAG &DAG) {
9348   SDLoc DL(Op);
9349   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9350   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9351   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9352   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9353   ArrayRef<int> OrigMask = SVOp->getMask();
9354   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9355                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9356   MutableArrayRef<int> Mask(MaskStorage);
9357
9358   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9359
9360   // Whenever we can lower this as a zext, that instruction is strictly faster
9361   // than any alternative.
9362   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9363           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9364     return ZExt;
9365
9366   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9367   (void)isV1;
9368   auto isV2 = [](int M) { return M >= 8; };
9369
9370   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9371
9372   if (NumV2Inputs == 0) {
9373     // Check for being able to broadcast a single element.
9374     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9375                                                           Mask, Subtarget, DAG))
9376       return Broadcast;
9377
9378     // Try to use shift instructions.
9379     if (SDValue Shift =
9380             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9381       return Shift;
9382
9383     // Use dedicated unpack instructions for masks that match their pattern.
9384     if (SDValue V =
9385             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9386       return V;
9387
9388     // Try to use byte rotation instructions.
9389     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9390                                                         Mask, Subtarget, DAG))
9391       return Rotate;
9392
9393     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9394                                                      Subtarget, DAG);
9395   }
9396
9397   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9398          "All single-input shuffles should be canonicalized to be V1-input "
9399          "shuffles.");
9400
9401   // Try to use shift instructions.
9402   if (SDValue Shift =
9403           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9404     return Shift;
9405
9406   // See if we can use SSE4A Extraction / Insertion.
9407   if (Subtarget->hasSSE4A())
9408     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9409       return V;
9410
9411   // There are special ways we can lower some single-element blends.
9412   if (NumV2Inputs == 1)
9413     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9414                                                          Mask, Subtarget, DAG))
9415       return V;
9416
9417   // We have different paths for blend lowering, but they all must use the
9418   // *exact* same predicate.
9419   bool IsBlendSupported = Subtarget->hasSSE41();
9420   if (IsBlendSupported)
9421     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9422                                                   Subtarget, DAG))
9423       return Blend;
9424
9425   if (SDValue Masked =
9426           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9427     return Masked;
9428
9429   // Use dedicated unpack instructions for masks that match their pattern.
9430   if (SDValue V =
9431           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9432     return V;
9433
9434   // Try to use byte rotation instructions.
9435   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9436           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9437     return Rotate;
9438
9439   if (SDValue BitBlend =
9440           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9441     return BitBlend;
9442
9443   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9444                                                             V2, Mask, DAG))
9445     return Unpack;
9446
9447   // If we can't directly blend but can use PSHUFB, that will be better as it
9448   // can both shuffle and set up the inefficient blend.
9449   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9450     bool V1InUse, V2InUse;
9451     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9452                                       V1InUse, V2InUse);
9453   }
9454
9455   // We can always bit-blend if we have to so the fallback strategy is to
9456   // decompose into single-input permutes and blends.
9457   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9458                                                       Mask, DAG);
9459 }
9460
9461 /// \brief Check whether a compaction lowering can be done by dropping even
9462 /// elements and compute how many times even elements must be dropped.
9463 ///
9464 /// This handles shuffles which take every Nth element where N is a power of
9465 /// two. Example shuffle masks:
9466 ///
9467 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9468 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9469 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9470 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9471 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9472 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9473 ///
9474 /// Any of these lanes can of course be undef.
9475 ///
9476 /// This routine only supports N <= 3.
9477 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9478 /// for larger N.
9479 ///
9480 /// \returns N above, or the number of times even elements must be dropped if
9481 /// there is such a number. Otherwise returns zero.
9482 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9483   // Figure out whether we're looping over two inputs or just one.
9484   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9485
9486   // The modulus for the shuffle vector entries is based on whether this is
9487   // a single input or not.
9488   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9489   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9490          "We should only be called with masks with a power-of-2 size!");
9491
9492   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9493
9494   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9495   // and 2^3 simultaneously. This is because we may have ambiguity with
9496   // partially undef inputs.
9497   bool ViableForN[3] = {true, true, true};
9498
9499   for (int i = 0, e = Mask.size(); i < e; ++i) {
9500     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9501     // want.
9502     if (Mask[i] == -1)
9503       continue;
9504
9505     bool IsAnyViable = false;
9506     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9507       if (ViableForN[j]) {
9508         uint64_t N = j + 1;
9509
9510         // The shuffle mask must be equal to (i * 2^N) % M.
9511         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9512           IsAnyViable = true;
9513         else
9514           ViableForN[j] = false;
9515       }
9516     // Early exit if we exhaust the possible powers of two.
9517     if (!IsAnyViable)
9518       break;
9519   }
9520
9521   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9522     if (ViableForN[j])
9523       return j + 1;
9524
9525   // Return 0 as there is no viable power of two.
9526   return 0;
9527 }
9528
9529 /// \brief Generic lowering of v16i8 shuffles.
9530 ///
9531 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9532 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9533 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9534 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9535 /// back together.
9536 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9537                                        const X86Subtarget *Subtarget,
9538                                        SelectionDAG &DAG) {
9539   SDLoc DL(Op);
9540   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9541   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9542   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9543   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9544   ArrayRef<int> Mask = SVOp->getMask();
9545   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9546
9547   // Try to use shift instructions.
9548   if (SDValue Shift =
9549           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9550     return Shift;
9551
9552   // Try to use byte rotation instructions.
9553   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9554           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9555     return Rotate;
9556
9557   // Try to use a zext lowering.
9558   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9559           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9560     return ZExt;
9561
9562   // See if we can use SSE4A Extraction / Insertion.
9563   if (Subtarget->hasSSE4A())
9564     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9565       return V;
9566
9567   int NumV2Elements =
9568       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9569
9570   // For single-input shuffles, there are some nicer lowering tricks we can use.
9571   if (NumV2Elements == 0) {
9572     // Check for being able to broadcast a single element.
9573     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9574                                                           Mask, Subtarget, DAG))
9575       return Broadcast;
9576
9577     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9578     // Notably, this handles splat and partial-splat shuffles more efficiently.
9579     // However, it only makes sense if the pre-duplication shuffle simplifies
9580     // things significantly. Currently, this means we need to be able to
9581     // express the pre-duplication shuffle as an i16 shuffle.
9582     //
9583     // FIXME: We should check for other patterns which can be widened into an
9584     // i16 shuffle as well.
9585     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9586       for (int i = 0; i < 16; i += 2)
9587         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9588           return false;
9589
9590       return true;
9591     };
9592     auto tryToWidenViaDuplication = [&]() -> SDValue {
9593       if (!canWidenViaDuplication(Mask))
9594         return SDValue();
9595       SmallVector<int, 4> LoInputs;
9596       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9597                    [](int M) { return M >= 0 && M < 8; });
9598       std::sort(LoInputs.begin(), LoInputs.end());
9599       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9600                      LoInputs.end());
9601       SmallVector<int, 4> HiInputs;
9602       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9603                    [](int M) { return M >= 8; });
9604       std::sort(HiInputs.begin(), HiInputs.end());
9605       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9606                      HiInputs.end());
9607
9608       bool TargetLo = LoInputs.size() >= HiInputs.size();
9609       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9610       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9611
9612       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9613       SmallDenseMap<int, int, 8> LaneMap;
9614       for (int I : InPlaceInputs) {
9615         PreDupI16Shuffle[I/2] = I/2;
9616         LaneMap[I] = I;
9617       }
9618       int j = TargetLo ? 0 : 4, je = j + 4;
9619       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9620         // Check if j is already a shuffle of this input. This happens when
9621         // there are two adjacent bytes after we move the low one.
9622         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9623           // If we haven't yet mapped the input, search for a slot into which
9624           // we can map it.
9625           while (j < je && PreDupI16Shuffle[j] != -1)
9626             ++j;
9627
9628           if (j == je)
9629             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9630             return SDValue();
9631
9632           // Map this input with the i16 shuffle.
9633           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9634         }
9635
9636         // Update the lane map based on the mapping we ended up with.
9637         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9638       }
9639       V1 = DAG.getBitcast(
9640           MVT::v16i8,
9641           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9642                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9643
9644       // Unpack the bytes to form the i16s that will be shuffled into place.
9645       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9646                        MVT::v16i8, V1, V1);
9647
9648       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9649       for (int i = 0; i < 16; ++i)
9650         if (Mask[i] != -1) {
9651           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9652           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9653           if (PostDupI16Shuffle[i / 2] == -1)
9654             PostDupI16Shuffle[i / 2] = MappedMask;
9655           else
9656             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9657                    "Conflicting entrties in the original shuffle!");
9658         }
9659       return DAG.getBitcast(
9660           MVT::v16i8,
9661           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9662                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9663     };
9664     if (SDValue V = tryToWidenViaDuplication())
9665       return V;
9666   }
9667
9668   if (SDValue Masked =
9669           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9670     return Masked;
9671
9672   // Use dedicated unpack instructions for masks that match their pattern.
9673   if (SDValue V =
9674           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9675     return V;
9676
9677   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9678   // with PSHUFB. It is important to do this before we attempt to generate any
9679   // blends but after all of the single-input lowerings. If the single input
9680   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9681   // want to preserve that and we can DAG combine any longer sequences into
9682   // a PSHUFB in the end. But once we start blending from multiple inputs,
9683   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9684   // and there are *very* few patterns that would actually be faster than the
9685   // PSHUFB approach because of its ability to zero lanes.
9686   //
9687   // FIXME: The only exceptions to the above are blends which are exact
9688   // interleavings with direct instructions supporting them. We currently don't
9689   // handle those well here.
9690   if (Subtarget->hasSSSE3()) {
9691     bool V1InUse = false;
9692     bool V2InUse = false;
9693
9694     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9695                                                 DAG, V1InUse, V2InUse);
9696
9697     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9698     // do so. This avoids using them to handle blends-with-zero which is
9699     // important as a single pshufb is significantly faster for that.
9700     if (V1InUse && V2InUse) {
9701       if (Subtarget->hasSSE41())
9702         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9703                                                       Mask, Subtarget, DAG))
9704           return Blend;
9705
9706       // We can use an unpack to do the blending rather than an or in some
9707       // cases. Even though the or may be (very minorly) more efficient, we
9708       // preference this lowering because there are common cases where part of
9709       // the complexity of the shuffles goes away when we do the final blend as
9710       // an unpack.
9711       // FIXME: It might be worth trying to detect if the unpack-feeding
9712       // shuffles will both be pshufb, in which case we shouldn't bother with
9713       // this.
9714       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9715               DL, MVT::v16i8, V1, V2, Mask, DAG))
9716         return Unpack;
9717     }
9718
9719     return PSHUFB;
9720   }
9721
9722   // There are special ways we can lower some single-element blends.
9723   if (NumV2Elements == 1)
9724     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9725                                                          Mask, Subtarget, DAG))
9726       return V;
9727
9728   if (SDValue BitBlend =
9729           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9730     return BitBlend;
9731
9732   // Check whether a compaction lowering can be done. This handles shuffles
9733   // which take every Nth element for some even N. See the helper function for
9734   // details.
9735   //
9736   // We special case these as they can be particularly efficiently handled with
9737   // the PACKUSB instruction on x86 and they show up in common patterns of
9738   // rearranging bytes to truncate wide elements.
9739   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9740     // NumEvenDrops is the power of two stride of the elements. Another way of
9741     // thinking about it is that we need to drop the even elements this many
9742     // times to get the original input.
9743     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9744
9745     // First we need to zero all the dropped bytes.
9746     assert(NumEvenDrops <= 3 &&
9747            "No support for dropping even elements more than 3 times.");
9748     // We use the mask type to pick which bytes are preserved based on how many
9749     // elements are dropped.
9750     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9751     SDValue ByteClearMask = DAG.getBitcast(
9752         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9753     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9754     if (!IsSingleInput)
9755       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9756
9757     // Now pack things back together.
9758     V1 = DAG.getBitcast(MVT::v8i16, V1);
9759     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9760     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9761     for (int i = 1; i < NumEvenDrops; ++i) {
9762       Result = DAG.getBitcast(MVT::v8i16, Result);
9763       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9764     }
9765
9766     return Result;
9767   }
9768
9769   // Handle multi-input cases by blending single-input shuffles.
9770   if (NumV2Elements > 0)
9771     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9772                                                       Mask, DAG);
9773
9774   // The fallback path for single-input shuffles widens this into two v8i16
9775   // vectors with unpacks, shuffles those, and then pulls them back together
9776   // with a pack.
9777   SDValue V = V1;
9778
9779   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9780   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9781   for (int i = 0; i < 16; ++i)
9782     if (Mask[i] >= 0)
9783       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9784
9785   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9786
9787   SDValue VLoHalf, VHiHalf;
9788   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9789   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9790   // i16s.
9791   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9792                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9793       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9794                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9795     // Use a mask to drop the high bytes.
9796     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9797     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9798                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9799
9800     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9801     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9802
9803     // Squash the masks to point directly into VLoHalf.
9804     for (int &M : LoBlendMask)
9805       if (M >= 0)
9806         M /= 2;
9807     for (int &M : HiBlendMask)
9808       if (M >= 0)
9809         M /= 2;
9810   } else {
9811     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9812     // VHiHalf so that we can blend them as i16s.
9813     VLoHalf = DAG.getBitcast(
9814         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9815     VHiHalf = DAG.getBitcast(
9816         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9817   }
9818
9819   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9820   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9821
9822   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9823 }
9824
9825 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9826 ///
9827 /// This routine breaks down the specific type of 128-bit shuffle and
9828 /// dispatches to the lowering routines accordingly.
9829 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9830                                         MVT VT, const X86Subtarget *Subtarget,
9831                                         SelectionDAG &DAG) {
9832   switch (VT.SimpleTy) {
9833   case MVT::v2i64:
9834     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9835   case MVT::v2f64:
9836     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9837   case MVT::v4i32:
9838     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9839   case MVT::v4f32:
9840     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9841   case MVT::v8i16:
9842     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9843   case MVT::v16i8:
9844     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9845
9846   default:
9847     llvm_unreachable("Unimplemented!");
9848   }
9849 }
9850
9851 /// \brief Helper function to test whether a shuffle mask could be
9852 /// simplified by widening the elements being shuffled.
9853 ///
9854 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9855 /// leaves it in an unspecified state.
9856 ///
9857 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9858 /// shuffle masks. The latter have the special property of a '-2' representing
9859 /// a zero-ed lane of a vector.
9860 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9861                                     SmallVectorImpl<int> &WidenedMask) {
9862   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9863     // If both elements are undef, its trivial.
9864     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9865       WidenedMask.push_back(SM_SentinelUndef);
9866       continue;
9867     }
9868
9869     // Check for an undef mask and a mask value properly aligned to fit with
9870     // a pair of values. If we find such a case, use the non-undef mask's value.
9871     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9872       WidenedMask.push_back(Mask[i + 1] / 2);
9873       continue;
9874     }
9875     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9876       WidenedMask.push_back(Mask[i] / 2);
9877       continue;
9878     }
9879
9880     // When zeroing, we need to spread the zeroing across both lanes to widen.
9881     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9882       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9883           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9884         WidenedMask.push_back(SM_SentinelZero);
9885         continue;
9886       }
9887       return false;
9888     }
9889
9890     // Finally check if the two mask values are adjacent and aligned with
9891     // a pair.
9892     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9893       WidenedMask.push_back(Mask[i] / 2);
9894       continue;
9895     }
9896
9897     // Otherwise we can't safely widen the elements used in this shuffle.
9898     return false;
9899   }
9900   assert(WidenedMask.size() == Mask.size() / 2 &&
9901          "Incorrect size of mask after widening the elements!");
9902
9903   return true;
9904 }
9905
9906 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9907 ///
9908 /// This routine just extracts two subvectors, shuffles them independently, and
9909 /// then concatenates them back together. This should work effectively with all
9910 /// AVX vector shuffle types.
9911 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9912                                           SDValue V2, ArrayRef<int> Mask,
9913                                           SelectionDAG &DAG) {
9914   assert(VT.getSizeInBits() >= 256 &&
9915          "Only for 256-bit or wider vector shuffles!");
9916   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9917   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9918
9919   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9920   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9921
9922   int NumElements = VT.getVectorNumElements();
9923   int SplitNumElements = NumElements / 2;
9924   MVT ScalarVT = VT.getVectorElementType();
9925   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9926
9927   // Rather than splitting build-vectors, just build two narrower build
9928   // vectors. This helps shuffling with splats and zeros.
9929   auto SplitVector = [&](SDValue V) {
9930     while (V.getOpcode() == ISD::BITCAST)
9931       V = V->getOperand(0);
9932
9933     MVT OrigVT = V.getSimpleValueType();
9934     int OrigNumElements = OrigVT.getVectorNumElements();
9935     int OrigSplitNumElements = OrigNumElements / 2;
9936     MVT OrigScalarVT = OrigVT.getVectorElementType();
9937     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9938
9939     SDValue LoV, HiV;
9940
9941     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9942     if (!BV) {
9943       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9944                         DAG.getIntPtrConstant(0, DL));
9945       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9946                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9947     } else {
9948
9949       SmallVector<SDValue, 16> LoOps, HiOps;
9950       for (int i = 0; i < OrigSplitNumElements; ++i) {
9951         LoOps.push_back(BV->getOperand(i));
9952         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9953       }
9954       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9955       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9956     }
9957     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9958                           DAG.getBitcast(SplitVT, HiV));
9959   };
9960
9961   SDValue LoV1, HiV1, LoV2, HiV2;
9962   std::tie(LoV1, HiV1) = SplitVector(V1);
9963   std::tie(LoV2, HiV2) = SplitVector(V2);
9964
9965   // Now create two 4-way blends of these half-width vectors.
9966   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9967     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9968     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9969     for (int i = 0; i < SplitNumElements; ++i) {
9970       int M = HalfMask[i];
9971       if (M >= NumElements) {
9972         if (M >= NumElements + SplitNumElements)
9973           UseHiV2 = true;
9974         else
9975           UseLoV2 = true;
9976         V2BlendMask.push_back(M - NumElements);
9977         V1BlendMask.push_back(-1);
9978         BlendMask.push_back(SplitNumElements + i);
9979       } else if (M >= 0) {
9980         if (M >= SplitNumElements)
9981           UseHiV1 = true;
9982         else
9983           UseLoV1 = true;
9984         V2BlendMask.push_back(-1);
9985         V1BlendMask.push_back(M);
9986         BlendMask.push_back(i);
9987       } else {
9988         V2BlendMask.push_back(-1);
9989         V1BlendMask.push_back(-1);
9990         BlendMask.push_back(-1);
9991       }
9992     }
9993
9994     // Because the lowering happens after all combining takes place, we need to
9995     // manually combine these blend masks as much as possible so that we create
9996     // a minimal number of high-level vector shuffle nodes.
9997
9998     // First try just blending the halves of V1 or V2.
9999     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
10000       return DAG.getUNDEF(SplitVT);
10001     if (!UseLoV2 && !UseHiV2)
10002       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
10003     if (!UseLoV1 && !UseHiV1)
10004       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10005
10006     SDValue V1Blend, V2Blend;
10007     if (UseLoV1 && UseHiV1) {
10008       V1Blend =
10009         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
10010     } else {
10011       // We only use half of V1 so map the usage down into the final blend mask.
10012       V1Blend = UseLoV1 ? LoV1 : HiV1;
10013       for (int i = 0; i < SplitNumElements; ++i)
10014         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
10015           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
10016     }
10017     if (UseLoV2 && UseHiV2) {
10018       V2Blend =
10019         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10020     } else {
10021       // We only use half of V2 so map the usage down into the final blend mask.
10022       V2Blend = UseLoV2 ? LoV2 : HiV2;
10023       for (int i = 0; i < SplitNumElements; ++i)
10024         if (BlendMask[i] >= SplitNumElements)
10025           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
10026     }
10027     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
10028   };
10029   SDValue Lo = HalfBlend(LoMask);
10030   SDValue Hi = HalfBlend(HiMask);
10031   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
10032 }
10033
10034 /// \brief Either split a vector in halves or decompose the shuffles and the
10035 /// blend.
10036 ///
10037 /// This is provided as a good fallback for many lowerings of non-single-input
10038 /// shuffles with more than one 128-bit lane. In those cases, we want to select
10039 /// between splitting the shuffle into 128-bit components and stitching those
10040 /// back together vs. extracting the single-input shuffles and blending those
10041 /// results.
10042 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
10043                                                 SDValue V2, ArrayRef<int> Mask,
10044                                                 SelectionDAG &DAG) {
10045   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
10046                                             "lower single-input shuffles as it "
10047                                             "could then recurse on itself.");
10048   int Size = Mask.size();
10049
10050   // If this can be modeled as a broadcast of two elements followed by a blend,
10051   // prefer that lowering. This is especially important because broadcasts can
10052   // often fold with memory operands.
10053   auto DoBothBroadcast = [&] {
10054     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
10055     for (int M : Mask)
10056       if (M >= Size) {
10057         if (V2BroadcastIdx == -1)
10058           V2BroadcastIdx = M - Size;
10059         else if (M - Size != V2BroadcastIdx)
10060           return false;
10061       } else if (M >= 0) {
10062         if (V1BroadcastIdx == -1)
10063           V1BroadcastIdx = M;
10064         else if (M != V1BroadcastIdx)
10065           return false;
10066       }
10067     return true;
10068   };
10069   if (DoBothBroadcast())
10070     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
10071                                                       DAG);
10072
10073   // If the inputs all stem from a single 128-bit lane of each input, then we
10074   // split them rather than blending because the split will decompose to
10075   // unusually few instructions.
10076   int LaneCount = VT.getSizeInBits() / 128;
10077   int LaneSize = Size / LaneCount;
10078   SmallBitVector LaneInputs[2];
10079   LaneInputs[0].resize(LaneCount, false);
10080   LaneInputs[1].resize(LaneCount, false);
10081   for (int i = 0; i < Size; ++i)
10082     if (Mask[i] >= 0)
10083       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
10084   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
10085     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10086
10087   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
10088   // that the decomposed single-input shuffles don't end up here.
10089   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10090 }
10091
10092 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
10093 /// a permutation and blend of those lanes.
10094 ///
10095 /// This essentially blends the out-of-lane inputs to each lane into the lane
10096 /// from a permuted copy of the vector. This lowering strategy results in four
10097 /// instructions in the worst case for a single-input cross lane shuffle which
10098 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
10099 /// of. Special cases for each particular shuffle pattern should be handled
10100 /// prior to trying this lowering.
10101 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
10102                                                        SDValue V1, SDValue V2,
10103                                                        ArrayRef<int> Mask,
10104                                                        SelectionDAG &DAG) {
10105   // FIXME: This should probably be generalized for 512-bit vectors as well.
10106   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
10107   int LaneSize = Mask.size() / 2;
10108
10109   // If there are only inputs from one 128-bit lane, splitting will in fact be
10110   // less expensive. The flags track whether the given lane contains an element
10111   // that crosses to another lane.
10112   bool LaneCrossing[2] = {false, false};
10113   for (int i = 0, Size = Mask.size(); i < Size; ++i)
10114     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
10115       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
10116   if (!LaneCrossing[0] || !LaneCrossing[1])
10117     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10118
10119   if (isSingleInputShuffleMask(Mask)) {
10120     SmallVector<int, 32> FlippedBlendMask;
10121     for (int i = 0, Size = Mask.size(); i < Size; ++i)
10122       FlippedBlendMask.push_back(
10123           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
10124                                   ? Mask[i]
10125                                   : Mask[i] % LaneSize +
10126                                         (i / LaneSize) * LaneSize + Size));
10127
10128     // Flip the vector, and blend the results which should now be in-lane. The
10129     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
10130     // 5 for the high source. The value 3 selects the high half of source 2 and
10131     // the value 2 selects the low half of source 2. We only use source 2 to
10132     // allow folding it into a memory operand.
10133     unsigned PERMMask = 3 | 2 << 4;
10134     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
10135                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
10136     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
10137   }
10138
10139   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10140   // will be handled by the above logic and a blend of the results, much like
10141   // other patterns in AVX.
10142   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10143 }
10144
10145 /// \brief Handle lowering 2-lane 128-bit shuffles.
10146 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10147                                         SDValue V2, ArrayRef<int> Mask,
10148                                         const X86Subtarget *Subtarget,
10149                                         SelectionDAG &DAG) {
10150   // TODO: If minimizing size and one of the inputs is a zero vector and the
10151   // the zero vector has only one use, we could use a VPERM2X128 to save the
10152   // instruction bytes needed to explicitly generate the zero vector.
10153
10154   // Blends are faster and handle all the non-lane-crossing cases.
10155   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10156                                                 Subtarget, DAG))
10157     return Blend;
10158
10159   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10160   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10161
10162   // If either input operand is a zero vector, use VPERM2X128 because its mask
10163   // allows us to replace the zero input with an implicit zero.
10164   if (!IsV1Zero && !IsV2Zero) {
10165     // Check for patterns which can be matched with a single insert of a 128-bit
10166     // subvector.
10167     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10168     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10169       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10170                                    VT.getVectorNumElements() / 2);
10171       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10172                                 DAG.getIntPtrConstant(0, DL));
10173       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10174                                 OnlyUsesV1 ? V1 : V2,
10175                                 DAG.getIntPtrConstant(0, DL));
10176       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10177     }
10178   }
10179
10180   // Otherwise form a 128-bit permutation. After accounting for undefs,
10181   // convert the 64-bit shuffle mask selection values into 128-bit
10182   // selection bits by dividing the indexes by 2 and shifting into positions
10183   // defined by a vperm2*128 instruction's immediate control byte.
10184
10185   // The immediate permute control byte looks like this:
10186   //    [1:0] - select 128 bits from sources for low half of destination
10187   //    [2]   - ignore
10188   //    [3]   - zero low half of destination
10189   //    [5:4] - select 128 bits from sources for high half of destination
10190   //    [6]   - ignore
10191   //    [7]   - zero high half of destination
10192
10193   int MaskLO = Mask[0];
10194   if (MaskLO == SM_SentinelUndef)
10195     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10196
10197   int MaskHI = Mask[2];
10198   if (MaskHI == SM_SentinelUndef)
10199     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10200
10201   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10202
10203   // If either input is a zero vector, replace it with an undef input.
10204   // Shuffle mask values <  4 are selecting elements of V1.
10205   // Shuffle mask values >= 4 are selecting elements of V2.
10206   // Adjust each half of the permute mask by clearing the half that was
10207   // selecting the zero vector and setting the zero mask bit.
10208   if (IsV1Zero) {
10209     V1 = DAG.getUNDEF(VT);
10210     if (MaskLO < 4)
10211       PermMask = (PermMask & 0xf0) | 0x08;
10212     if (MaskHI < 4)
10213       PermMask = (PermMask & 0x0f) | 0x80;
10214   }
10215   if (IsV2Zero) {
10216     V2 = DAG.getUNDEF(VT);
10217     if (MaskLO >= 4)
10218       PermMask = (PermMask & 0xf0) | 0x08;
10219     if (MaskHI >= 4)
10220       PermMask = (PermMask & 0x0f) | 0x80;
10221   }
10222
10223   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10224                      DAG.getConstant(PermMask, DL, MVT::i8));
10225 }
10226
10227 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10228 /// shuffling each lane.
10229 ///
10230 /// This will only succeed when the result of fixing the 128-bit lanes results
10231 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10232 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10233 /// the lane crosses early and then use simpler shuffles within each lane.
10234 ///
10235 /// FIXME: It might be worthwhile at some point to support this without
10236 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10237 /// in x86 only floating point has interesting non-repeating shuffles, and even
10238 /// those are still *marginally* more expensive.
10239 static SDValue lowerVectorShuffleByMerging128BitLanes(
10240     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10241     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10242   assert(!isSingleInputShuffleMask(Mask) &&
10243          "This is only useful with multiple inputs.");
10244
10245   int Size = Mask.size();
10246   int LaneSize = 128 / VT.getScalarSizeInBits();
10247   int NumLanes = Size / LaneSize;
10248   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10249
10250   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10251   // check whether the in-128-bit lane shuffles share a repeating pattern.
10252   SmallVector<int, 4> Lanes;
10253   Lanes.resize(NumLanes, -1);
10254   SmallVector<int, 4> InLaneMask;
10255   InLaneMask.resize(LaneSize, -1);
10256   for (int i = 0; i < Size; ++i) {
10257     if (Mask[i] < 0)
10258       continue;
10259
10260     int j = i / LaneSize;
10261
10262     if (Lanes[j] < 0) {
10263       // First entry we've seen for this lane.
10264       Lanes[j] = Mask[i] / LaneSize;
10265     } else if (Lanes[j] != Mask[i] / LaneSize) {
10266       // This doesn't match the lane selected previously!
10267       return SDValue();
10268     }
10269
10270     // Check that within each lane we have a consistent shuffle mask.
10271     int k = i % LaneSize;
10272     if (InLaneMask[k] < 0) {
10273       InLaneMask[k] = Mask[i] % LaneSize;
10274     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10275       // This doesn't fit a repeating in-lane mask.
10276       return SDValue();
10277     }
10278   }
10279
10280   // First shuffle the lanes into place.
10281   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10282                                 VT.getSizeInBits() / 64);
10283   SmallVector<int, 8> LaneMask;
10284   LaneMask.resize(NumLanes * 2, -1);
10285   for (int i = 0; i < NumLanes; ++i)
10286     if (Lanes[i] >= 0) {
10287       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10288       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10289     }
10290
10291   V1 = DAG.getBitcast(LaneVT, V1);
10292   V2 = DAG.getBitcast(LaneVT, V2);
10293   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10294
10295   // Cast it back to the type we actually want.
10296   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10297
10298   // Now do a simple shuffle that isn't lane crossing.
10299   SmallVector<int, 8> NewMask;
10300   NewMask.resize(Size, -1);
10301   for (int i = 0; i < Size; ++i)
10302     if (Mask[i] >= 0)
10303       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10304   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10305          "Must not introduce lane crosses at this point!");
10306
10307   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10308 }
10309
10310 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10311 /// given mask.
10312 ///
10313 /// This returns true if the elements from a particular input are already in the
10314 /// slot required by the given mask and require no permutation.
10315 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10316   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10317   int Size = Mask.size();
10318   for (int i = 0; i < Size; ++i)
10319     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10320       return false;
10321
10322   return true;
10323 }
10324
10325 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10326                                             ArrayRef<int> Mask, SDValue V1,
10327                                             SDValue V2, SelectionDAG &DAG) {
10328
10329   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10330   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10331   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10332   int NumElts = VT.getVectorNumElements();
10333   bool ShufpdMask = true;
10334   bool CommutableMask = true;
10335   unsigned Immediate = 0;
10336   for (int i = 0; i < NumElts; ++i) {
10337     if (Mask[i] < 0)
10338       continue;
10339     int Val = (i & 6) + NumElts * (i & 1);
10340     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10341     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10342       ShufpdMask = false;
10343     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10344       CommutableMask = false;
10345     Immediate |= (Mask[i] % 2) << i;
10346   }
10347   if (ShufpdMask)
10348     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10349                        DAG.getConstant(Immediate, DL, MVT::i8));
10350   if (CommutableMask)
10351     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10352                        DAG.getConstant(Immediate, DL, MVT::i8));
10353   return SDValue();
10354 }
10355
10356 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10357 ///
10358 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10359 /// isn't available.
10360 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10361                                        const X86Subtarget *Subtarget,
10362                                        SelectionDAG &DAG) {
10363   SDLoc DL(Op);
10364   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10365   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10366   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10367   ArrayRef<int> Mask = SVOp->getMask();
10368   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10369
10370   SmallVector<int, 4> WidenedMask;
10371   if (canWidenShuffleElements(Mask, WidenedMask))
10372     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10373                                     DAG);
10374
10375   if (isSingleInputShuffleMask(Mask)) {
10376     // Check for being able to broadcast a single element.
10377     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10378                                                           Mask, Subtarget, DAG))
10379       return Broadcast;
10380
10381     // Use low duplicate instructions for masks that match their pattern.
10382     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10383       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10384
10385     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10386       // Non-half-crossing single input shuffles can be lowerid with an
10387       // interleaved permutation.
10388       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10389                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10390       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10391                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10392     }
10393
10394     // With AVX2 we have direct support for this permutation.
10395     if (Subtarget->hasAVX2())
10396       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10397                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10398
10399     // Otherwise, fall back.
10400     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10401                                                    DAG);
10402   }
10403
10404   // Use dedicated unpack instructions for masks that match their pattern.
10405   if (SDValue V =
10406           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10407     return V;
10408
10409   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10410                                                 Subtarget, DAG))
10411     return Blend;
10412
10413   // Check if the blend happens to exactly fit that of SHUFPD.
10414   if (SDValue Op =
10415       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10416     return Op;
10417
10418   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10419   // shuffle. However, if we have AVX2 and either inputs are already in place,
10420   // we will be able to shuffle even across lanes the other input in a single
10421   // instruction so skip this pattern.
10422   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10423                                  isShuffleMaskInputInPlace(1, Mask))))
10424     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10425             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10426       return Result;
10427
10428   // If we have AVX2 then we always want to lower with a blend because an v4 we
10429   // can fully permute the elements.
10430   if (Subtarget->hasAVX2())
10431     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10432                                                       Mask, DAG);
10433
10434   // Otherwise fall back on generic lowering.
10435   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10436 }
10437
10438 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10439 ///
10440 /// This routine is only called when we have AVX2 and thus a reasonable
10441 /// instruction set for v4i64 shuffling..
10442 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10443                                        const X86Subtarget *Subtarget,
10444                                        SelectionDAG &DAG) {
10445   SDLoc DL(Op);
10446   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10447   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10448   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10449   ArrayRef<int> Mask = SVOp->getMask();
10450   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10451   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10452
10453   SmallVector<int, 4> WidenedMask;
10454   if (canWidenShuffleElements(Mask, WidenedMask))
10455     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10456                                     DAG);
10457
10458   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10459                                                 Subtarget, DAG))
10460     return Blend;
10461
10462   // Check for being able to broadcast a single element.
10463   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10464                                                         Mask, Subtarget, DAG))
10465     return Broadcast;
10466
10467   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10468   // use lower latency instructions that will operate on both 128-bit lanes.
10469   SmallVector<int, 2> RepeatedMask;
10470   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10471     if (isSingleInputShuffleMask(Mask)) {
10472       int PSHUFDMask[] = {-1, -1, -1, -1};
10473       for (int i = 0; i < 2; ++i)
10474         if (RepeatedMask[i] >= 0) {
10475           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10476           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10477         }
10478       return DAG.getBitcast(
10479           MVT::v4i64,
10480           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10481                       DAG.getBitcast(MVT::v8i32, V1),
10482                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10483     }
10484   }
10485
10486   // AVX2 provides a direct instruction for permuting a single input across
10487   // lanes.
10488   if (isSingleInputShuffleMask(Mask))
10489     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10490                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10491
10492   // Try to use shift instructions.
10493   if (SDValue Shift =
10494           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10495     return Shift;
10496
10497   // Use dedicated unpack instructions for masks that match their pattern.
10498   if (SDValue V =
10499           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10500     return V;
10501
10502   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10503   // shuffle. However, if we have AVX2 and either inputs are already in place,
10504   // we will be able to shuffle even across lanes the other input in a single
10505   // instruction so skip this pattern.
10506   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10507                                  isShuffleMaskInputInPlace(1, Mask))))
10508     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10509             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10510       return Result;
10511
10512   // Otherwise fall back on generic blend lowering.
10513   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10514                                                     Mask, DAG);
10515 }
10516
10517 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10518 ///
10519 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10520 /// isn't available.
10521 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10522                                        const X86Subtarget *Subtarget,
10523                                        SelectionDAG &DAG) {
10524   SDLoc DL(Op);
10525   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10526   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10527   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10528   ArrayRef<int> Mask = SVOp->getMask();
10529   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10530
10531   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10532                                                 Subtarget, DAG))
10533     return Blend;
10534
10535   // Check for being able to broadcast a single element.
10536   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10537                                                         Mask, Subtarget, DAG))
10538     return Broadcast;
10539
10540   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10541   // options to efficiently lower the shuffle.
10542   SmallVector<int, 4> RepeatedMask;
10543   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10544     assert(RepeatedMask.size() == 4 &&
10545            "Repeated masks must be half the mask width!");
10546
10547     // Use even/odd duplicate instructions for masks that match their pattern.
10548     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10549       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10550     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10551       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10552
10553     if (isSingleInputShuffleMask(Mask))
10554       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10555                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10556
10557     // Use dedicated unpack instructions for masks that match their pattern.
10558     if (SDValue V =
10559             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10560       return V;
10561
10562     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10563     // have already handled any direct blends. We also need to squash the
10564     // repeated mask into a simulated v4f32 mask.
10565     for (int i = 0; i < 4; ++i)
10566       if (RepeatedMask[i] >= 8)
10567         RepeatedMask[i] -= 4;
10568     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10569   }
10570
10571   // If we have a single input shuffle with different shuffle patterns in the
10572   // two 128-bit lanes use the variable mask to VPERMILPS.
10573   if (isSingleInputShuffleMask(Mask)) {
10574     SDValue VPermMask[8];
10575     for (int i = 0; i < 8; ++i)
10576       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10577                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10578     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10579       return DAG.getNode(
10580           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10581           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10582
10583     if (Subtarget->hasAVX2())
10584       return DAG.getNode(
10585           X86ISD::VPERMV, DL, MVT::v8f32,
10586           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10587
10588     // Otherwise, fall back.
10589     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10590                                                    DAG);
10591   }
10592
10593   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10594   // shuffle.
10595   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10596           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10597     return Result;
10598
10599   // If we have AVX2 then we always want to lower with a blend because at v8 we
10600   // can fully permute the elements.
10601   if (Subtarget->hasAVX2())
10602     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10603                                                       Mask, DAG);
10604
10605   // Otherwise fall back on generic lowering.
10606   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10607 }
10608
10609 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10610 ///
10611 /// This routine is only called when we have AVX2 and thus a reasonable
10612 /// instruction set for v8i32 shuffling..
10613 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10614                                        const X86Subtarget *Subtarget,
10615                                        SelectionDAG &DAG) {
10616   SDLoc DL(Op);
10617   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10618   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10619   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10620   ArrayRef<int> Mask = SVOp->getMask();
10621   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10622   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10623
10624   // Whenever we can lower this as a zext, that instruction is strictly faster
10625   // than any alternative. It also allows us to fold memory operands into the
10626   // shuffle in many cases.
10627   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10628                                                          Mask, Subtarget, DAG))
10629     return ZExt;
10630
10631   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10632                                                 Subtarget, DAG))
10633     return Blend;
10634
10635   // Check for being able to broadcast a single element.
10636   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10637                                                         Mask, Subtarget, DAG))
10638     return Broadcast;
10639
10640   // If the shuffle mask is repeated in each 128-bit lane we can use more
10641   // efficient instructions that mirror the shuffles across the two 128-bit
10642   // lanes.
10643   SmallVector<int, 4> RepeatedMask;
10644   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10645     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10646     if (isSingleInputShuffleMask(Mask))
10647       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10648                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10649
10650     // Use dedicated unpack instructions for masks that match their pattern.
10651     if (SDValue V =
10652             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10653       return V;
10654   }
10655
10656   // Try to use shift instructions.
10657   if (SDValue Shift =
10658           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10659     return Shift;
10660
10661   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10662           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10663     return Rotate;
10664
10665   // If the shuffle patterns aren't repeated but it is a single input, directly
10666   // generate a cross-lane VPERMD instruction.
10667   if (isSingleInputShuffleMask(Mask)) {
10668     SDValue VPermMask[8];
10669     for (int i = 0; i < 8; ++i)
10670       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10671                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10672     return DAG.getNode(
10673         X86ISD::VPERMV, DL, MVT::v8i32,
10674         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10675   }
10676
10677   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10678   // shuffle.
10679   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10680           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10681     return Result;
10682
10683   // Otherwise fall back on generic blend lowering.
10684   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10685                                                     Mask, DAG);
10686 }
10687
10688 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10689 ///
10690 /// This routine is only called when we have AVX2 and thus a reasonable
10691 /// instruction set for v16i16 shuffling..
10692 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10693                                         const X86Subtarget *Subtarget,
10694                                         SelectionDAG &DAG) {
10695   SDLoc DL(Op);
10696   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10697   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10698   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10699   ArrayRef<int> Mask = SVOp->getMask();
10700   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10701   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10702
10703   // Whenever we can lower this as a zext, that instruction is strictly faster
10704   // than any alternative. It also allows us to fold memory operands into the
10705   // shuffle in many cases.
10706   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10707                                                          Mask, Subtarget, DAG))
10708     return ZExt;
10709
10710   // Check for being able to broadcast a single element.
10711   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10712                                                         Mask, Subtarget, DAG))
10713     return Broadcast;
10714
10715   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10716                                                 Subtarget, DAG))
10717     return Blend;
10718
10719   // Use dedicated unpack instructions for masks that match their pattern.
10720   if (SDValue V =
10721           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10722     return V;
10723
10724   // Try to use shift instructions.
10725   if (SDValue Shift =
10726           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10727     return Shift;
10728
10729   // Try to use byte rotation instructions.
10730   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10731           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10732     return Rotate;
10733
10734   if (isSingleInputShuffleMask(Mask)) {
10735     // There are no generalized cross-lane shuffle operations available on i16
10736     // element types.
10737     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10738       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10739                                                      Mask, DAG);
10740
10741     SmallVector<int, 8> RepeatedMask;
10742     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10743       // As this is a single-input shuffle, the repeated mask should be
10744       // a strictly valid v8i16 mask that we can pass through to the v8i16
10745       // lowering to handle even the v16 case.
10746       return lowerV8I16GeneralSingleInputVectorShuffle(
10747           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10748     }
10749
10750     SDValue PSHUFBMask[32];
10751     for (int i = 0; i < 16; ++i) {
10752       if (Mask[i] == -1) {
10753         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10754         continue;
10755       }
10756
10757       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10758       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10759       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10760       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10761     }
10762     return DAG.getBitcast(MVT::v16i16,
10763                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10764                                       DAG.getBitcast(MVT::v32i8, V1),
10765                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10766                                                   MVT::v32i8, PSHUFBMask)));
10767   }
10768
10769   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10770   // shuffle.
10771   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10772           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10773     return Result;
10774
10775   // Otherwise fall back on generic lowering.
10776   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10777 }
10778
10779 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10780 ///
10781 /// This routine is only called when we have AVX2 and thus a reasonable
10782 /// instruction set for v32i8 shuffling..
10783 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10784                                        const X86Subtarget *Subtarget,
10785                                        SelectionDAG &DAG) {
10786   SDLoc DL(Op);
10787   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10788   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10789   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10790   ArrayRef<int> Mask = SVOp->getMask();
10791   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10792   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10793
10794   // Whenever we can lower this as a zext, that instruction is strictly faster
10795   // than any alternative. It also allows us to fold memory operands into the
10796   // shuffle in many cases.
10797   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10798                                                          Mask, Subtarget, DAG))
10799     return ZExt;
10800
10801   // Check for being able to broadcast a single element.
10802   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10803                                                         Mask, Subtarget, DAG))
10804     return Broadcast;
10805
10806   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10807                                                 Subtarget, DAG))
10808     return Blend;
10809
10810   // Use dedicated unpack instructions for masks that match their pattern.
10811   if (SDValue V =
10812           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10813     return V;
10814
10815   // Try to use shift instructions.
10816   if (SDValue Shift =
10817           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10818     return Shift;
10819
10820   // Try to use byte rotation instructions.
10821   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10822           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10823     return Rotate;
10824
10825   if (isSingleInputShuffleMask(Mask)) {
10826     // There are no generalized cross-lane shuffle operations available on i8
10827     // element types.
10828     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10829       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10830                                                      Mask, DAG);
10831
10832     SDValue PSHUFBMask[32];
10833     for (int i = 0; i < 32; ++i)
10834       PSHUFBMask[i] =
10835           Mask[i] < 0
10836               ? DAG.getUNDEF(MVT::i8)
10837               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10838                                 MVT::i8);
10839
10840     return DAG.getNode(
10841         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10842         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10843   }
10844
10845   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10846   // shuffle.
10847   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10848           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10849     return Result;
10850
10851   // Otherwise fall back on generic lowering.
10852   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10853 }
10854
10855 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10856 ///
10857 /// This routine either breaks down the specific type of a 256-bit x86 vector
10858 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10859 /// together based on the available instructions.
10860 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10861                                         MVT VT, const X86Subtarget *Subtarget,
10862                                         SelectionDAG &DAG) {
10863   SDLoc DL(Op);
10864   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10865   ArrayRef<int> Mask = SVOp->getMask();
10866
10867   // If we have a single input to the zero element, insert that into V1 if we
10868   // can do so cheaply.
10869   int NumElts = VT.getVectorNumElements();
10870   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10871     return M >= NumElts;
10872   });
10873
10874   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10875     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10876                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10877       return Insertion;
10878
10879   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10880   // can check for those subtargets here and avoid much of the subtarget
10881   // querying in the per-vector-type lowering routines. With AVX1 we have
10882   // essentially *zero* ability to manipulate a 256-bit vector with integer
10883   // types. Since we'll use floating point types there eventually, just
10884   // immediately cast everything to a float and operate entirely in that domain.
10885   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10886     int ElementBits = VT.getScalarSizeInBits();
10887     if (ElementBits < 32)
10888       // No floating point type available, decompose into 128-bit vectors.
10889       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10890
10891     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10892                                 VT.getVectorNumElements());
10893     V1 = DAG.getBitcast(FpVT, V1);
10894     V2 = DAG.getBitcast(FpVT, V2);
10895     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10896   }
10897
10898   switch (VT.SimpleTy) {
10899   case MVT::v4f64:
10900     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10901   case MVT::v4i64:
10902     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10903   case MVT::v8f32:
10904     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10905   case MVT::v8i32:
10906     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10907   case MVT::v16i16:
10908     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10909   case MVT::v32i8:
10910     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10911
10912   default:
10913     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10914   }
10915 }
10916
10917 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10918 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10919                                         ArrayRef<int> Mask,
10920                                         SDValue V1, SDValue V2,
10921                                         SelectionDAG &DAG) {
10922   assert(VT.getScalarSizeInBits() == 64 &&
10923          "Unexpected element type size for 128bit shuffle.");
10924
10925   // To handle 256 bit vector requires VLX and most probably
10926   // function lowerV2X128VectorShuffle() is better solution.
10927   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10928
10929   SmallVector<int, 4> WidenedMask;
10930   if (!canWidenShuffleElements(Mask, WidenedMask))
10931     return SDValue();
10932
10933   // Form a 128-bit permutation.
10934   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10935   // bits defined by a vshuf64x2 instruction's immediate control byte.
10936   unsigned PermMask = 0, Imm = 0;
10937   unsigned ControlBitsNum = WidenedMask.size() / 2;
10938
10939   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10940     if (WidenedMask[i] == SM_SentinelZero)
10941       return SDValue();
10942
10943     // Use first element in place of undef mask.
10944     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10945     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10946   }
10947
10948   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10949                      DAG.getConstant(PermMask, DL, MVT::i8));
10950 }
10951
10952 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10953                                            ArrayRef<int> Mask, SDValue V1,
10954                                            SDValue V2, SelectionDAG &DAG) {
10955
10956   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10957
10958   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10959   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10960
10961   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10962   if (isSingleInputShuffleMask(Mask))
10963     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10964
10965   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10966 }
10967
10968 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10969 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10970                                        const X86Subtarget *Subtarget,
10971                                        SelectionDAG &DAG) {
10972   SDLoc DL(Op);
10973   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10974   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10975   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10976   ArrayRef<int> Mask = SVOp->getMask();
10977   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10978
10979   if (SDValue Shuf128 =
10980           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10981     return Shuf128;
10982
10983   if (SDValue Unpck =
10984           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10985     return Unpck;
10986
10987   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10988 }
10989
10990 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10991 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10992                                         const X86Subtarget *Subtarget,
10993                                         SelectionDAG &DAG) {
10994   SDLoc DL(Op);
10995   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10996   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10997   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10998   ArrayRef<int> Mask = SVOp->getMask();
10999   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
11000
11001   if (SDValue Unpck =
11002           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
11003     return Unpck;
11004
11005   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
11006 }
11007
11008 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
11009 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11010                                        const X86Subtarget *Subtarget,
11011                                        SelectionDAG &DAG) {
11012   SDLoc DL(Op);
11013   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
11014   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
11015   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11016   ArrayRef<int> Mask = SVOp->getMask();
11017   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
11018
11019   if (SDValue Shuf128 =
11020           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
11021     return Shuf128;
11022
11023   if (SDValue Unpck =
11024           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
11025     return Unpck;
11026
11027   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
11028 }
11029
11030 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
11031 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11032                                         const X86Subtarget *Subtarget,
11033                                         SelectionDAG &DAG) {
11034   SDLoc DL(Op);
11035   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11036   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11037   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11038   ArrayRef<int> Mask = SVOp->getMask();
11039   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
11040
11041   if (SDValue Unpck =
11042           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
11043     return Unpck;
11044
11045   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
11046 }
11047
11048 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
11049 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11050                                         const X86Subtarget *Subtarget,
11051                                         SelectionDAG &DAG) {
11052   SDLoc DL(Op);
11053   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11054   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11055   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11056   ArrayRef<int> Mask = SVOp->getMask();
11057   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
11058   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
11059
11060   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
11061 }
11062
11063 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
11064 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11065                                        const X86Subtarget *Subtarget,
11066                                        SelectionDAG &DAG) {
11067   SDLoc DL(Op);
11068   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11069   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11070   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11071   ArrayRef<int> Mask = SVOp->getMask();
11072   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
11073   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
11074
11075   // FIXME: Implement direct support for this type!
11076   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
11077 }
11078
11079 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
11080 ///
11081 /// This routine either breaks down the specific type of a 512-bit x86 vector
11082 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
11083 /// together based on the available instructions.
11084 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11085                                         MVT VT, const X86Subtarget *Subtarget,
11086                                         SelectionDAG &DAG) {
11087   SDLoc DL(Op);
11088   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11089   ArrayRef<int> Mask = SVOp->getMask();
11090   assert(Subtarget->hasAVX512() &&
11091          "Cannot lower 512-bit vectors w/ basic ISA!");
11092
11093   // Check for being able to broadcast a single element.
11094   if (SDValue Broadcast =
11095           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
11096     return Broadcast;
11097
11098   // Dispatch to each element type for lowering. If we don't have supprot for
11099   // specific element type shuffles at 512 bits, immediately split them and
11100   // lower them. Each lowering routine of a given type is allowed to assume that
11101   // the requisite ISA extensions for that element type are available.
11102   switch (VT.SimpleTy) {
11103   case MVT::v8f64:
11104     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11105   case MVT::v16f32:
11106     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11107   case MVT::v8i64:
11108     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11109   case MVT::v16i32:
11110     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11111   case MVT::v32i16:
11112     if (Subtarget->hasBWI())
11113       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11114     break;
11115   case MVT::v64i8:
11116     if (Subtarget->hasBWI())
11117       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11118     break;
11119
11120   default:
11121     llvm_unreachable("Not a valid 512-bit x86 vector type!");
11122   }
11123
11124   // Otherwise fall back on splitting.
11125   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11126 }
11127
11128 // Lower vXi1 vector shuffles.
11129 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11130 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11131 // vector, shuffle and then truncate it back.
11132 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11133                                       MVT VT, const X86Subtarget *Subtarget,
11134                                       SelectionDAG &DAG) {
11135   SDLoc DL(Op);
11136   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11137   ArrayRef<int> Mask = SVOp->getMask();
11138   assert(Subtarget->hasAVX512() &&
11139          "Cannot lower 512-bit vectors w/o basic ISA!");
11140   MVT ExtVT;
11141   switch (VT.SimpleTy) {
11142   default:
11143     llvm_unreachable("Expected a vector of i1 elements");
11144   case MVT::v2i1:
11145     ExtVT = MVT::v2i64;
11146     break;
11147   case MVT::v4i1:
11148     ExtVT = MVT::v4i32;
11149     break;
11150   case MVT::v8i1:
11151     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11152     break;
11153   case MVT::v16i1:
11154     ExtVT = MVT::v16i32;
11155     break;
11156   case MVT::v32i1:
11157     ExtVT = MVT::v32i16;
11158     break;
11159   case MVT::v64i1:
11160     ExtVT = MVT::v64i8;
11161     break;
11162   }
11163
11164   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11165     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11166   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11167     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11168   else
11169     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11170
11171   if (V2.isUndef())
11172     V2 = DAG.getUNDEF(ExtVT);
11173   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11174     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11175   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11176     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11177   else
11178     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11179   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11180                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11181 }
11182 /// \brief Top-level lowering for x86 vector shuffles.
11183 ///
11184 /// This handles decomposition, canonicalization, and lowering of all x86
11185 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11186 /// above in helper routines. The canonicalization attempts to widen shuffles
11187 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11188 /// s.t. only one of the two inputs needs to be tested, etc.
11189 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11190                                   SelectionDAG &DAG) {
11191   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11192   ArrayRef<int> Mask = SVOp->getMask();
11193   SDValue V1 = Op.getOperand(0);
11194   SDValue V2 = Op.getOperand(1);
11195   MVT VT = Op.getSimpleValueType();
11196   int NumElements = VT.getVectorNumElements();
11197   SDLoc dl(Op);
11198   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11199
11200   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11201          "Can't lower MMX shuffles");
11202
11203   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11204   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11205   if (V1IsUndef && V2IsUndef)
11206     return DAG.getUNDEF(VT);
11207
11208   // When we create a shuffle node we put the UNDEF node to second operand,
11209   // but in some cases the first operand may be transformed to UNDEF.
11210   // In this case we should just commute the node.
11211   if (V1IsUndef)
11212     return DAG.getCommutedVectorShuffle(*SVOp);
11213
11214   // Check for non-undef masks pointing at an undef vector and make the masks
11215   // undef as well. This makes it easier to match the shuffle based solely on
11216   // the mask.
11217   if (V2IsUndef)
11218     for (int M : Mask)
11219       if (M >= NumElements) {
11220         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11221         for (int &M : NewMask)
11222           if (M >= NumElements)
11223             M = -1;
11224         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11225       }
11226
11227   // We actually see shuffles that are entirely re-arrangements of a set of
11228   // zero inputs. This mostly happens while decomposing complex shuffles into
11229   // simple ones. Directly lower these as a buildvector of zeros.
11230   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11231   if (Zeroable.all())
11232     return getZeroVector(VT, Subtarget, DAG, dl);
11233
11234   // Try to collapse shuffles into using a vector type with fewer elements but
11235   // wider element types. We cap this to not form integers or floating point
11236   // elements wider than 64 bits, but it might be interesting to form i128
11237   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11238   SmallVector<int, 16> WidenedMask;
11239   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11240       canWidenShuffleElements(Mask, WidenedMask)) {
11241     MVT NewEltVT = VT.isFloatingPoint()
11242                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11243                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11244     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11245     // Make sure that the new vector type is legal. For example, v2f64 isn't
11246     // legal on SSE1.
11247     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11248       V1 = DAG.getBitcast(NewVT, V1);
11249       V2 = DAG.getBitcast(NewVT, V2);
11250       return DAG.getBitcast(
11251           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11252     }
11253   }
11254
11255   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11256   for (int M : SVOp->getMask())
11257     if (M < 0)
11258       ++NumUndefElements;
11259     else if (M < NumElements)
11260       ++NumV1Elements;
11261     else
11262       ++NumV2Elements;
11263
11264   // Commute the shuffle as needed such that more elements come from V1 than
11265   // V2. This allows us to match the shuffle pattern strictly on how many
11266   // elements come from V1 without handling the symmetric cases.
11267   if (NumV2Elements > NumV1Elements)
11268     return DAG.getCommutedVectorShuffle(*SVOp);
11269
11270   // When the number of V1 and V2 elements are the same, try to minimize the
11271   // number of uses of V2 in the low half of the vector. When that is tied,
11272   // ensure that the sum of indices for V1 is equal to or lower than the sum
11273   // indices for V2. When those are equal, try to ensure that the number of odd
11274   // indices for V1 is lower than the number of odd indices for V2.
11275   if (NumV1Elements == NumV2Elements) {
11276     int LowV1Elements = 0, LowV2Elements = 0;
11277     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11278       if (M >= NumElements)
11279         ++LowV2Elements;
11280       else if (M >= 0)
11281         ++LowV1Elements;
11282     if (LowV2Elements > LowV1Elements) {
11283       return DAG.getCommutedVectorShuffle(*SVOp);
11284     } else if (LowV2Elements == LowV1Elements) {
11285       int SumV1Indices = 0, SumV2Indices = 0;
11286       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11287         if (SVOp->getMask()[i] >= NumElements)
11288           SumV2Indices += i;
11289         else if (SVOp->getMask()[i] >= 0)
11290           SumV1Indices += i;
11291       if (SumV2Indices < SumV1Indices) {
11292         return DAG.getCommutedVectorShuffle(*SVOp);
11293       } else if (SumV2Indices == SumV1Indices) {
11294         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11295         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11296           if (SVOp->getMask()[i] >= NumElements)
11297             NumV2OddIndices += i % 2;
11298           else if (SVOp->getMask()[i] >= 0)
11299             NumV1OddIndices += i % 2;
11300         if (NumV2OddIndices < NumV1OddIndices)
11301           return DAG.getCommutedVectorShuffle(*SVOp);
11302       }
11303     }
11304   }
11305
11306   // For each vector width, delegate to a specialized lowering routine.
11307   if (VT.is128BitVector())
11308     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11309
11310   if (VT.is256BitVector())
11311     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11312
11313   if (VT.is512BitVector())
11314     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11315
11316   if (Is1BitVector)
11317     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11318   llvm_unreachable("Unimplemented!");
11319 }
11320
11321 // This function assumes its argument is a BUILD_VECTOR of constants or
11322 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11323 // true.
11324 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11325                                     unsigned &MaskValue) {
11326   MaskValue = 0;
11327   unsigned NumElems = BuildVector->getNumOperands();
11328
11329   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11330   // We don't handle the >2 lanes case right now.
11331   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11332   if (NumLanes > 2)
11333     return false;
11334
11335   unsigned NumElemsInLane = NumElems / NumLanes;
11336
11337   // Blend for v16i16 should be symmetric for the both lanes.
11338   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11339     SDValue EltCond = BuildVector->getOperand(i);
11340     SDValue SndLaneEltCond =
11341         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11342
11343     int Lane1Cond = -1, Lane2Cond = -1;
11344     if (isa<ConstantSDNode>(EltCond))
11345       Lane1Cond = !isNullConstant(EltCond);
11346     if (isa<ConstantSDNode>(SndLaneEltCond))
11347       Lane2Cond = !isNullConstant(SndLaneEltCond);
11348
11349     unsigned LaneMask = 0;
11350     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11351       // Lane1Cond != 0, means we want the first argument.
11352       // Lane1Cond == 0, means we want the second argument.
11353       // The encoding of this argument is 0 for the first argument, 1
11354       // for the second. Therefore, invert the condition.
11355       LaneMask = !Lane1Cond << i;
11356     else if (Lane1Cond < 0)
11357       LaneMask = !Lane2Cond << i;
11358     else
11359       return false;
11360
11361     MaskValue |= LaneMask;
11362     if (NumLanes == 2)
11363       MaskValue |= LaneMask << NumElemsInLane;
11364   }
11365   return true;
11366 }
11367
11368 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11369 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11370                                            const X86Subtarget *Subtarget,
11371                                            SelectionDAG &DAG) {
11372   SDValue Cond = Op.getOperand(0);
11373   SDValue LHS = Op.getOperand(1);
11374   SDValue RHS = Op.getOperand(2);
11375   SDLoc dl(Op);
11376   MVT VT = Op.getSimpleValueType();
11377
11378   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11379     return SDValue();
11380   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11381
11382   // Only non-legal VSELECTs reach this lowering, convert those into generic
11383   // shuffles and re-use the shuffle lowering path for blends.
11384   SmallVector<int, 32> Mask;
11385   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11386     SDValue CondElt = CondBV->getOperand(i);
11387     Mask.push_back(
11388         isa<ConstantSDNode>(CondElt) ? i + (isNullConstant(CondElt) ? Size : 0)
11389                                      : -1);
11390   }
11391   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11392 }
11393
11394 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11395   // A vselect where all conditions and data are constants can be optimized into
11396   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11397   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11398       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11399       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11400     return SDValue();
11401
11402   // Try to lower this to a blend-style vector shuffle. This can handle all
11403   // constant condition cases.
11404   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11405     return BlendOp;
11406
11407   // Variable blends are only legal from SSE4.1 onward.
11408   if (!Subtarget->hasSSE41())
11409     return SDValue();
11410
11411   // Only some types will be legal on some subtargets. If we can emit a legal
11412   // VSELECT-matching blend, return Op, and but if we need to expand, return
11413   // a null value.
11414   switch (Op.getSimpleValueType().SimpleTy) {
11415   default:
11416     // Most of the vector types have blends past SSE4.1.
11417     return Op;
11418
11419   case MVT::v32i8:
11420     // The byte blends for AVX vectors were introduced only in AVX2.
11421     if (Subtarget->hasAVX2())
11422       return Op;
11423
11424     return SDValue();
11425
11426   case MVT::v8i16:
11427   case MVT::v16i16:
11428     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11429     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11430       return Op;
11431
11432     // FIXME: We should custom lower this by fixing the condition and using i8
11433     // blends.
11434     return SDValue();
11435   }
11436 }
11437
11438 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11439   MVT VT = Op.getSimpleValueType();
11440   SDLoc dl(Op);
11441
11442   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11443     return SDValue();
11444
11445   if (VT.getSizeInBits() == 8) {
11446     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11447                                   Op.getOperand(0), Op.getOperand(1));
11448     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11449                                   DAG.getValueType(VT));
11450     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11451   }
11452
11453   if (VT.getSizeInBits() == 16) {
11454     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11455     if (isNullConstant(Op.getOperand(1)))
11456       return DAG.getNode(
11457           ISD::TRUNCATE, dl, MVT::i16,
11458           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11459                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11460                       Op.getOperand(1)));
11461     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11462                                   Op.getOperand(0), Op.getOperand(1));
11463     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11464                                   DAG.getValueType(VT));
11465     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11466   }
11467
11468   if (VT == MVT::f32) {
11469     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11470     // the result back to FR32 register. It's only worth matching if the
11471     // result has a single use which is a store or a bitcast to i32.  And in
11472     // the case of a store, it's not worth it if the index is a constant 0,
11473     // because a MOVSSmr can be used instead, which is smaller and faster.
11474     if (!Op.hasOneUse())
11475       return SDValue();
11476     SDNode *User = *Op.getNode()->use_begin();
11477     if ((User->getOpcode() != ISD::STORE ||
11478          isNullConstant(Op.getOperand(1))) &&
11479         (User->getOpcode() != ISD::BITCAST ||
11480          User->getValueType(0) != MVT::i32))
11481       return SDValue();
11482     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11483                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11484                                   Op.getOperand(1));
11485     return DAG.getBitcast(MVT::f32, Extract);
11486   }
11487
11488   if (VT == MVT::i32 || VT == MVT::i64) {
11489     // ExtractPS/pextrq works with constant index.
11490     if (isa<ConstantSDNode>(Op.getOperand(1)))
11491       return Op;
11492   }
11493   return SDValue();
11494 }
11495
11496 /// Extract one bit from mask vector, like v16i1 or v8i1.
11497 /// AVX-512 feature.
11498 SDValue
11499 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11500   SDValue Vec = Op.getOperand(0);
11501   SDLoc dl(Vec);
11502   MVT VecVT = Vec.getSimpleValueType();
11503   SDValue Idx = Op.getOperand(1);
11504   MVT EltVT = Op.getSimpleValueType();
11505
11506   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11507   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11508          "Unexpected vector type in ExtractBitFromMaskVector");
11509
11510   // variable index can't be handled in mask registers,
11511   // extend vector to VR512
11512   if (!isa<ConstantSDNode>(Idx)) {
11513     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11514     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11515     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11516                               ExtVT.getVectorElementType(), Ext, Idx);
11517     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11518   }
11519
11520   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11521   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11522   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11523     rc = getRegClassFor(MVT::v16i1);
11524   unsigned MaxSift = rc->getSize()*8 - 1;
11525   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11526                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11527   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11528                     DAG.getConstant(MaxSift, dl, MVT::i8));
11529   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11530                        DAG.getIntPtrConstant(0, dl));
11531 }
11532
11533 SDValue
11534 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11535                                            SelectionDAG &DAG) const {
11536   SDLoc dl(Op);
11537   SDValue Vec = Op.getOperand(0);
11538   MVT VecVT = Vec.getSimpleValueType();
11539   SDValue Idx = Op.getOperand(1);
11540
11541   if (Op.getSimpleValueType() == MVT::i1)
11542     return ExtractBitFromMaskVector(Op, DAG);
11543
11544   if (!isa<ConstantSDNode>(Idx)) {
11545     if (VecVT.is512BitVector() ||
11546         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11547          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11548
11549       MVT MaskEltVT =
11550         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11551       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11552                                     MaskEltVT.getSizeInBits());
11553
11554       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11555       auto PtrVT = getPointerTy(DAG.getDataLayout());
11556       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11557                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11558                                  DAG.getConstant(0, dl, PtrVT));
11559       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11560       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11561                          DAG.getConstant(0, dl, PtrVT));
11562     }
11563     return SDValue();
11564   }
11565
11566   // If this is a 256-bit vector result, first extract the 128-bit vector and
11567   // then extract the element from the 128-bit vector.
11568   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11569
11570     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11571     // Get the 128-bit vector.
11572     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11573     MVT EltVT = VecVT.getVectorElementType();
11574
11575     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11576     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11577
11578     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11579     // this can be done with a mask.
11580     IdxVal &= ElemsPerChunk - 1;
11581     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11582                        DAG.getConstant(IdxVal, dl, MVT::i32));
11583   }
11584
11585   assert(VecVT.is128BitVector() && "Unexpected vector length");
11586
11587   if (Subtarget->hasSSE41())
11588     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11589       return Res;
11590
11591   MVT VT = Op.getSimpleValueType();
11592   // TODO: handle v16i8.
11593   if (VT.getSizeInBits() == 16) {
11594     SDValue Vec = Op.getOperand(0);
11595     if (isNullConstant(Op.getOperand(1)))
11596       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11597                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11598                                      DAG.getBitcast(MVT::v4i32, Vec),
11599                                      Op.getOperand(1)));
11600     // Transform it so it match pextrw which produces a 32-bit result.
11601     MVT EltVT = MVT::i32;
11602     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11603                                   Op.getOperand(0), Op.getOperand(1));
11604     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11605                                   DAG.getValueType(VT));
11606     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11607   }
11608
11609   if (VT.getSizeInBits() == 32) {
11610     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11611     if (Idx == 0)
11612       return Op;
11613
11614     // SHUFPS the element to the lowest double word, then movss.
11615     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11616     MVT VVT = Op.getOperand(0).getSimpleValueType();
11617     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11618                                        DAG.getUNDEF(VVT), Mask);
11619     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11620                        DAG.getIntPtrConstant(0, dl));
11621   }
11622
11623   if (VT.getSizeInBits() == 64) {
11624     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11625     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11626     //        to match extract_elt for f64.
11627     if (isNullConstant(Op.getOperand(1)))
11628       return Op;
11629
11630     // UNPCKHPD the element to the lowest double word, then movsd.
11631     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11632     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11633     int Mask[2] = { 1, -1 };
11634     MVT VVT = Op.getOperand(0).getSimpleValueType();
11635     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11636                                        DAG.getUNDEF(VVT), Mask);
11637     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11638                        DAG.getIntPtrConstant(0, dl));
11639   }
11640
11641   return SDValue();
11642 }
11643
11644 /// Insert one bit to mask vector, like v16i1 or v8i1.
11645 /// AVX-512 feature.
11646 SDValue
11647 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11648   SDLoc dl(Op);
11649   SDValue Vec = Op.getOperand(0);
11650   SDValue Elt = Op.getOperand(1);
11651   SDValue Idx = Op.getOperand(2);
11652   MVT VecVT = Vec.getSimpleValueType();
11653
11654   if (!isa<ConstantSDNode>(Idx)) {
11655     // Non constant index. Extend source and destination,
11656     // insert element and then truncate the result.
11657     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11658     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11659     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11660       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11661       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11662     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11663   }
11664
11665   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11666   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11667   if (IdxVal)
11668     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11669                            DAG.getConstant(IdxVal, dl, MVT::i8));
11670   if (Vec.getOpcode() == ISD::UNDEF)
11671     return EltInVec;
11672   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11673 }
11674
11675 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11676                                                   SelectionDAG &DAG) const {
11677   MVT VT = Op.getSimpleValueType();
11678   MVT EltVT = VT.getVectorElementType();
11679
11680   if (EltVT == MVT::i1)
11681     return InsertBitToMaskVector(Op, DAG);
11682
11683   SDLoc dl(Op);
11684   SDValue N0 = Op.getOperand(0);
11685   SDValue N1 = Op.getOperand(1);
11686   SDValue N2 = Op.getOperand(2);
11687   if (!isa<ConstantSDNode>(N2))
11688     return SDValue();
11689   auto *N2C = cast<ConstantSDNode>(N2);
11690   unsigned IdxVal = N2C->getZExtValue();
11691
11692   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11693   // into that, and then insert the subvector back into the result.
11694   if (VT.is256BitVector() || VT.is512BitVector()) {
11695     // With a 256-bit vector, we can insert into the zero element efficiently
11696     // using a blend if we have AVX or AVX2 and the right data type.
11697     if (VT.is256BitVector() && IdxVal == 0) {
11698       // TODO: It is worthwhile to cast integer to floating point and back
11699       // and incur a domain crossing penalty if that's what we'll end up
11700       // doing anyway after extracting to a 128-bit vector.
11701       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11702           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11703         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11704         N2 = DAG.getIntPtrConstant(1, dl);
11705         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11706       }
11707     }
11708
11709     // Get the desired 128-bit vector chunk.
11710     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11711
11712     // Insert the element into the desired chunk.
11713     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11714     assert(isPowerOf2_32(NumEltsIn128));
11715     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11716     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11717
11718     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11719                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11720
11721     // Insert the changed part back into the bigger vector
11722     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11723   }
11724   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11725
11726   if (Subtarget->hasSSE41()) {
11727     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11728       unsigned Opc;
11729       if (VT == MVT::v8i16) {
11730         Opc = X86ISD::PINSRW;
11731       } else {
11732         assert(VT == MVT::v16i8);
11733         Opc = X86ISD::PINSRB;
11734       }
11735
11736       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11737       // argument.
11738       if (N1.getValueType() != MVT::i32)
11739         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11740       if (N2.getValueType() != MVT::i32)
11741         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11742       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11743     }
11744
11745     if (EltVT == MVT::f32) {
11746       // Bits [7:6] of the constant are the source select. This will always be
11747       //   zero here. The DAG Combiner may combine an extract_elt index into
11748       //   these bits. For example (insert (extract, 3), 2) could be matched by
11749       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11750       // Bits [5:4] of the constant are the destination select. This is the
11751       //   value of the incoming immediate.
11752       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11753       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11754
11755       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11756       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11757         // If this is an insertion of 32-bits into the low 32-bits of
11758         // a vector, we prefer to generate a blend with immediate rather
11759         // than an insertps. Blends are simpler operations in hardware and so
11760         // will always have equal or better performance than insertps.
11761         // But if optimizing for size and there's a load folding opportunity,
11762         // generate insertps because blendps does not have a 32-bit memory
11763         // operand form.
11764         N2 = DAG.getIntPtrConstant(1, dl);
11765         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11766         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11767       }
11768       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11769       // Create this as a scalar to vector..
11770       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11771       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11772     }
11773
11774     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11775       // PINSR* works with constant index.
11776       return Op;
11777     }
11778   }
11779
11780   if (EltVT == MVT::i8)
11781     return SDValue();
11782
11783   if (EltVT.getSizeInBits() == 16) {
11784     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11785     // as its second argument.
11786     if (N1.getValueType() != MVT::i32)
11787       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11788     if (N2.getValueType() != MVT::i32)
11789       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11790     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11791   }
11792   return SDValue();
11793 }
11794
11795 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11796   SDLoc dl(Op);
11797   MVT OpVT = Op.getSimpleValueType();
11798
11799   // If this is a 256-bit vector result, first insert into a 128-bit
11800   // vector and then insert into the 256-bit vector.
11801   if (!OpVT.is128BitVector()) {
11802     // Insert into a 128-bit vector.
11803     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11804     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11805                                  OpVT.getVectorNumElements() / SizeFactor);
11806
11807     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11808
11809     // Insert the 128-bit vector.
11810     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11811   }
11812
11813   if (OpVT == MVT::v1i64 &&
11814       Op.getOperand(0).getValueType() == MVT::i64)
11815     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11816
11817   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11818   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11819   return DAG.getBitcast(
11820       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11821 }
11822
11823 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11824 // a simple subregister reference or explicit instructions to grab
11825 // upper bits of a vector.
11826 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11827                                       SelectionDAG &DAG) {
11828   SDLoc dl(Op);
11829   SDValue In =  Op.getOperand(0);
11830   SDValue Idx = Op.getOperand(1);
11831   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11832   MVT ResVT   = Op.getSimpleValueType();
11833   MVT InVT    = In.getSimpleValueType();
11834
11835   if (Subtarget->hasFp256()) {
11836     if (ResVT.is128BitVector() &&
11837         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11838         isa<ConstantSDNode>(Idx)) {
11839       return Extract128BitVector(In, IdxVal, DAG, dl);
11840     }
11841     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11842         isa<ConstantSDNode>(Idx)) {
11843       return Extract256BitVector(In, IdxVal, DAG, dl);
11844     }
11845   }
11846   return SDValue();
11847 }
11848
11849 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11850 // simple superregister reference or explicit instructions to insert
11851 // the upper bits of a vector.
11852 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11853                                      SelectionDAG &DAG) {
11854   if (!Subtarget->hasAVX())
11855     return SDValue();
11856
11857   SDLoc dl(Op);
11858   SDValue Vec = Op.getOperand(0);
11859   SDValue SubVec = Op.getOperand(1);
11860   SDValue Idx = Op.getOperand(2);
11861
11862   if (!isa<ConstantSDNode>(Idx))
11863     return SDValue();
11864
11865   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11866   MVT OpVT = Op.getSimpleValueType();
11867   MVT SubVecVT = SubVec.getSimpleValueType();
11868
11869   // Fold two 16-byte subvector loads into one 32-byte load:
11870   // (insert_subvector (insert_subvector undef, (load addr), 0),
11871   //                   (load addr + 16), Elts/2)
11872   // --> load32 addr
11873   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11874       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11875       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11876     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11877     if (Idx2 && Idx2->getZExtValue() == 0) {
11878       SDValue SubVec2 = Vec.getOperand(1);
11879       // If needed, look through a bitcast to get to the load.
11880       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11881         SubVec2 = SubVec2.getOperand(0);
11882
11883       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11884         bool Fast;
11885         unsigned Alignment = FirstLd->getAlignment();
11886         unsigned AS = FirstLd->getAddressSpace();
11887         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11888         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11889                                     OpVT, AS, Alignment, &Fast) && Fast) {
11890           SDValue Ops[] = { SubVec2, SubVec };
11891           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11892             return Ld;
11893         }
11894       }
11895     }
11896   }
11897
11898   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11899       SubVecVT.is128BitVector())
11900     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11901
11902   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11903     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11904
11905   if (OpVT.getVectorElementType() == MVT::i1)
11906     return Insert1BitVector(Op, DAG);
11907
11908   return SDValue();
11909 }
11910
11911 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11912 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11913 // one of the above mentioned nodes. It has to be wrapped because otherwise
11914 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11915 // be used to form addressing mode. These wrapped nodes will be selected
11916 // into MOV32ri.
11917 SDValue
11918 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11919   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11920
11921   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11922   // global base reg.
11923   unsigned char OpFlag = 0;
11924   unsigned WrapperKind = X86ISD::Wrapper;
11925   CodeModel::Model M = DAG.getTarget().getCodeModel();
11926
11927   if (Subtarget->isPICStyleRIPRel() &&
11928       (M == CodeModel::Small || M == CodeModel::Kernel))
11929     WrapperKind = X86ISD::WrapperRIP;
11930   else if (Subtarget->isPICStyleGOT())
11931     OpFlag = X86II::MO_GOTOFF;
11932   else if (Subtarget->isPICStyleStubPIC())
11933     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11934
11935   auto PtrVT = getPointerTy(DAG.getDataLayout());
11936   SDValue Result = DAG.getTargetConstantPool(
11937       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11938   SDLoc DL(CP);
11939   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11940   // With PIC, the address is actually $g + Offset.
11941   if (OpFlag) {
11942     Result =
11943         DAG.getNode(ISD::ADD, DL, PtrVT,
11944                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11945   }
11946
11947   return Result;
11948 }
11949
11950 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11951   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11952
11953   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11954   // global base reg.
11955   unsigned char OpFlag = 0;
11956   unsigned WrapperKind = X86ISD::Wrapper;
11957   CodeModel::Model M = DAG.getTarget().getCodeModel();
11958
11959   if (Subtarget->isPICStyleRIPRel() &&
11960       (M == CodeModel::Small || M == CodeModel::Kernel))
11961     WrapperKind = X86ISD::WrapperRIP;
11962   else if (Subtarget->isPICStyleGOT())
11963     OpFlag = X86II::MO_GOTOFF;
11964   else if (Subtarget->isPICStyleStubPIC())
11965     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11966
11967   auto PtrVT = getPointerTy(DAG.getDataLayout());
11968   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11969   SDLoc DL(JT);
11970   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11971
11972   // With PIC, the address is actually $g + Offset.
11973   if (OpFlag)
11974     Result =
11975         DAG.getNode(ISD::ADD, DL, PtrVT,
11976                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11977
11978   return Result;
11979 }
11980
11981 SDValue
11982 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11983   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11984
11985   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11986   // global base reg.
11987   unsigned char OpFlag = 0;
11988   unsigned WrapperKind = X86ISD::Wrapper;
11989   CodeModel::Model M = DAG.getTarget().getCodeModel();
11990
11991   if (Subtarget->isPICStyleRIPRel() &&
11992       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11993     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11994       OpFlag = X86II::MO_GOTPCREL;
11995     WrapperKind = X86ISD::WrapperRIP;
11996   } else if (Subtarget->isPICStyleGOT()) {
11997     OpFlag = X86II::MO_GOT;
11998   } else if (Subtarget->isPICStyleStubPIC()) {
11999     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
12000   } else if (Subtarget->isPICStyleStubNoDynamic()) {
12001     OpFlag = X86II::MO_DARWIN_NONLAZY;
12002   }
12003
12004   auto PtrVT = getPointerTy(DAG.getDataLayout());
12005   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
12006
12007   SDLoc DL(Op);
12008   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12009
12010   // With PIC, the address is actually $g + Offset.
12011   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
12012       !Subtarget->is64Bit()) {
12013     Result =
12014         DAG.getNode(ISD::ADD, DL, PtrVT,
12015                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
12016   }
12017
12018   // For symbols that require a load from a stub to get the address, emit the
12019   // load.
12020   if (isGlobalStubReference(OpFlag))
12021     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
12022                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12023                          false, false, false, 0);
12024
12025   return Result;
12026 }
12027
12028 SDValue
12029 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
12030   // Create the TargetBlockAddressAddress node.
12031   unsigned char OpFlags =
12032     Subtarget->ClassifyBlockAddressReference();
12033   CodeModel::Model M = DAG.getTarget().getCodeModel();
12034   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
12035   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
12036   SDLoc dl(Op);
12037   auto PtrVT = getPointerTy(DAG.getDataLayout());
12038   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
12039
12040   if (Subtarget->isPICStyleRIPRel() &&
12041       (M == CodeModel::Small || M == CodeModel::Kernel))
12042     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12043   else
12044     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12045
12046   // With PIC, the address is actually $g + Offset.
12047   if (isGlobalRelativeToPICBase(OpFlags)) {
12048     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12049                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12050   }
12051
12052   return Result;
12053 }
12054
12055 SDValue
12056 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
12057                                       int64_t Offset, SelectionDAG &DAG) const {
12058   // Create the TargetGlobalAddress node, folding in the constant
12059   // offset if it is legal.
12060   unsigned char OpFlags =
12061       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
12062   CodeModel::Model M = DAG.getTarget().getCodeModel();
12063   auto PtrVT = getPointerTy(DAG.getDataLayout());
12064   SDValue Result;
12065   if (OpFlags == X86II::MO_NO_FLAG &&
12066       X86::isOffsetSuitableForCodeModel(Offset, M)) {
12067     // A direct static reference to a global.
12068     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
12069     Offset = 0;
12070   } else {
12071     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
12072   }
12073
12074   if (Subtarget->isPICStyleRIPRel() &&
12075       (M == CodeModel::Small || M == CodeModel::Kernel))
12076     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12077   else
12078     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12079
12080   // With PIC, the address is actually $g + Offset.
12081   if (isGlobalRelativeToPICBase(OpFlags)) {
12082     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12083                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12084   }
12085
12086   // For globals that require a load from a stub to get the address, emit the
12087   // load.
12088   if (isGlobalStubReference(OpFlags))
12089     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
12090                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12091                          false, false, false, 0);
12092
12093   // If there was a non-zero offset that we didn't fold, create an explicit
12094   // addition for it.
12095   if (Offset != 0)
12096     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
12097                          DAG.getConstant(Offset, dl, PtrVT));
12098
12099   return Result;
12100 }
12101
12102 SDValue
12103 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12104   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12105   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12106   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12107 }
12108
12109 static SDValue
12110 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12111            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12112            unsigned char OperandFlags, bool LocalDynamic = false) {
12113   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12114   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12115   SDLoc dl(GA);
12116   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12117                                            GA->getValueType(0),
12118                                            GA->getOffset(),
12119                                            OperandFlags);
12120
12121   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12122                                            : X86ISD::TLSADDR;
12123
12124   if (InFlag) {
12125     SDValue Ops[] = { Chain,  TGA, *InFlag };
12126     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12127   } else {
12128     SDValue Ops[]  = { Chain, TGA };
12129     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12130   }
12131
12132   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12133   MFI->setAdjustsStack(true);
12134   MFI->setHasCalls(true);
12135
12136   SDValue Flag = Chain.getValue(1);
12137   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12138 }
12139
12140 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12141 static SDValue
12142 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12143                                 const EVT PtrVT) {
12144   SDValue InFlag;
12145   SDLoc dl(GA);  // ? function entry point might be better
12146   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12147                                    DAG.getNode(X86ISD::GlobalBaseReg,
12148                                                SDLoc(), PtrVT), InFlag);
12149   InFlag = Chain.getValue(1);
12150
12151   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12152 }
12153
12154 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12155 static SDValue
12156 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12157                                 const EVT PtrVT) {
12158   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12159                     X86::RAX, X86II::MO_TLSGD);
12160 }
12161
12162 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12163                                            SelectionDAG &DAG,
12164                                            const EVT PtrVT,
12165                                            bool is64Bit) {
12166   SDLoc dl(GA);
12167
12168   // Get the start address of the TLS block for this module.
12169   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12170       .getInfo<X86MachineFunctionInfo>();
12171   MFI->incNumLocalDynamicTLSAccesses();
12172
12173   SDValue Base;
12174   if (is64Bit) {
12175     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12176                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12177   } else {
12178     SDValue InFlag;
12179     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12180         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12181     InFlag = Chain.getValue(1);
12182     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12183                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12184   }
12185
12186   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12187   // of Base.
12188
12189   // Build x@dtpoff.
12190   unsigned char OperandFlags = X86II::MO_DTPOFF;
12191   unsigned WrapperKind = X86ISD::Wrapper;
12192   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12193                                            GA->getValueType(0),
12194                                            GA->getOffset(), OperandFlags);
12195   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12196
12197   // Add x@dtpoff with the base.
12198   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12199 }
12200
12201 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12202 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12203                                    const EVT PtrVT, TLSModel::Model model,
12204                                    bool is64Bit, bool isPIC) {
12205   SDLoc dl(GA);
12206
12207   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12208   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12209                                                          is64Bit ? 257 : 256));
12210
12211   SDValue ThreadPointer =
12212       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12213                   MachinePointerInfo(Ptr), false, false, false, 0);
12214
12215   unsigned char OperandFlags = 0;
12216   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12217   // initialexec.
12218   unsigned WrapperKind = X86ISD::Wrapper;
12219   if (model == TLSModel::LocalExec) {
12220     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12221   } else if (model == TLSModel::InitialExec) {
12222     if (is64Bit) {
12223       OperandFlags = X86II::MO_GOTTPOFF;
12224       WrapperKind = X86ISD::WrapperRIP;
12225     } else {
12226       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12227     }
12228   } else {
12229     llvm_unreachable("Unexpected model");
12230   }
12231
12232   // emit "addl x@ntpoff,%eax" (local exec)
12233   // or "addl x@indntpoff,%eax" (initial exec)
12234   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12235   SDValue TGA =
12236       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12237                                  GA->getOffset(), OperandFlags);
12238   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12239
12240   if (model == TLSModel::InitialExec) {
12241     if (isPIC && !is64Bit) {
12242       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12243                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12244                            Offset);
12245     }
12246
12247     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12248                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12249                          false, false, false, 0);
12250   }
12251
12252   // The address of the thread local variable is the add of the thread
12253   // pointer with the offset of the variable.
12254   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12255 }
12256
12257 SDValue
12258 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12259
12260   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12261
12262   // Cygwin uses emutls.
12263   // FIXME: It may be EmulatedTLS-generic also for X86-Android.
12264   if (Subtarget->isTargetWindowsCygwin())
12265     return LowerToTLSEmulatedModel(GA, DAG);
12266
12267   const GlobalValue *GV = GA->getGlobal();
12268   auto PtrVT = getPointerTy(DAG.getDataLayout());
12269
12270   if (Subtarget->isTargetELF()) {
12271     if (DAG.getTarget().Options.EmulatedTLS)
12272       return LowerToTLSEmulatedModel(GA, DAG);
12273     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12274     switch (model) {
12275       case TLSModel::GeneralDynamic:
12276         if (Subtarget->is64Bit())
12277           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12278         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12279       case TLSModel::LocalDynamic:
12280         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12281                                            Subtarget->is64Bit());
12282       case TLSModel::InitialExec:
12283       case TLSModel::LocalExec:
12284         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12285                                    DAG.getTarget().getRelocationModel() ==
12286                                        Reloc::PIC_);
12287     }
12288     llvm_unreachable("Unknown TLS model.");
12289   }
12290
12291   if (Subtarget->isTargetDarwin()) {
12292     // Darwin only has one model of TLS.  Lower to that.
12293     unsigned char OpFlag = 0;
12294     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12295                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12296
12297     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12298     // global base reg.
12299     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12300                  !Subtarget->is64Bit();
12301     if (PIC32)
12302       OpFlag = X86II::MO_TLVP_PIC_BASE;
12303     else
12304       OpFlag = X86II::MO_TLVP;
12305     SDLoc DL(Op);
12306     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12307                                                 GA->getValueType(0),
12308                                                 GA->getOffset(), OpFlag);
12309     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12310
12311     // With PIC32, the address is actually $g + Offset.
12312     if (PIC32)
12313       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12314                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12315                            Offset);
12316
12317     // Lowering the machine isd will make sure everything is in the right
12318     // location.
12319     SDValue Chain = DAG.getEntryNode();
12320     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12321     SDValue Args[] = { Chain, Offset };
12322     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12323
12324     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12325     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12326     MFI->setAdjustsStack(true);
12327
12328     // And our return value (tls address) is in the standard call return value
12329     // location.
12330     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12331     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12332   }
12333
12334   if (Subtarget->isTargetKnownWindowsMSVC() ||
12335       Subtarget->isTargetWindowsGNU()) {
12336     // Just use the implicit TLS architecture
12337     // Need to generate someting similar to:
12338     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12339     //                                  ; from TEB
12340     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12341     //   mov     rcx, qword [rdx+rcx*8]
12342     //   mov     eax, .tls$:tlsvar
12343     //   [rax+rcx] contains the address
12344     // Windows 64bit: gs:0x58
12345     // Windows 32bit: fs:__tls_array
12346
12347     SDLoc dl(GA);
12348     SDValue Chain = DAG.getEntryNode();
12349
12350     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12351     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12352     // use its literal value of 0x2C.
12353     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12354                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12355                                                              256)
12356                                         : Type::getInt32PtrTy(*DAG.getContext(),
12357                                                               257));
12358
12359     SDValue TlsArray = Subtarget->is64Bit()
12360                            ? DAG.getIntPtrConstant(0x58, dl)
12361                            : (Subtarget->isTargetWindowsGNU()
12362                                   ? DAG.getIntPtrConstant(0x2C, dl)
12363                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12364
12365     SDValue ThreadPointer =
12366         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12367                     false, false, 0);
12368
12369     SDValue res;
12370     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12371       res = ThreadPointer;
12372     } else {
12373       // Load the _tls_index variable
12374       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12375       if (Subtarget->is64Bit())
12376         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12377                              MachinePointerInfo(), MVT::i32, false, false,
12378                              false, 0);
12379       else
12380         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12381                           false, false, 0);
12382
12383       auto &DL = DAG.getDataLayout();
12384       SDValue Scale =
12385           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12386       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12387
12388       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12389     }
12390
12391     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12392                       false, 0);
12393
12394     // Get the offset of start of .tls section
12395     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12396                                              GA->getValueType(0),
12397                                              GA->getOffset(), X86II::MO_SECREL);
12398     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12399
12400     // The address of the thread local variable is the add of the thread
12401     // pointer with the offset of the variable.
12402     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12403   }
12404
12405   llvm_unreachable("TLS not implemented for this target.");
12406 }
12407
12408 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12409 /// and take a 2 x i32 value to shift plus a shift amount.
12410 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12411   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12412   MVT VT = Op.getSimpleValueType();
12413   unsigned VTBits = VT.getSizeInBits();
12414   SDLoc dl(Op);
12415   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12416   SDValue ShOpLo = Op.getOperand(0);
12417   SDValue ShOpHi = Op.getOperand(1);
12418   SDValue ShAmt  = Op.getOperand(2);
12419   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12420   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12421   // during isel.
12422   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12423                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12424   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12425                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12426                        : DAG.getConstant(0, dl, VT);
12427
12428   SDValue Tmp2, Tmp3;
12429   if (Op.getOpcode() == ISD::SHL_PARTS) {
12430     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12431     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12432   } else {
12433     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12434     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12435   }
12436
12437   // If the shift amount is larger or equal than the width of a part we can't
12438   // rely on the results of shld/shrd. Insert a test and select the appropriate
12439   // values for large shift amounts.
12440   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12441                                 DAG.getConstant(VTBits, dl, MVT::i8));
12442   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12443                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12444
12445   SDValue Hi, Lo;
12446   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12447   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12448   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12449
12450   if (Op.getOpcode() == ISD::SHL_PARTS) {
12451     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12452     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12453   } else {
12454     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12455     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12456   }
12457
12458   SDValue Ops[2] = { Lo, Hi };
12459   return DAG.getMergeValues(Ops, dl);
12460 }
12461
12462 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12463                                            SelectionDAG &DAG) const {
12464   SDValue Src = Op.getOperand(0);
12465   MVT SrcVT = Src.getSimpleValueType();
12466   MVT VT = Op.getSimpleValueType();
12467   SDLoc dl(Op);
12468
12469   if (SrcVT.isVector()) {
12470     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12471       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12472                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12473                          DAG.getUNDEF(SrcVT)));
12474     }
12475     if (SrcVT.getVectorElementType() == MVT::i1) {
12476       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12477       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12478                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12479     }
12480     return SDValue();
12481   }
12482
12483   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12484          "Unknown SINT_TO_FP to lower!");
12485
12486   // These are really Legal; return the operand so the caller accepts it as
12487   // Legal.
12488   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12489     return Op;
12490   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12491       Subtarget->is64Bit()) {
12492     return Op;
12493   }
12494
12495   unsigned Size = SrcVT.getSizeInBits()/8;
12496   MachineFunction &MF = DAG.getMachineFunction();
12497   auto PtrVT = getPointerTy(MF.getDataLayout());
12498   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12499   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12500   SDValue Chain = DAG.getStore(
12501       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12502       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12503       false, 0);
12504   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12505 }
12506
12507 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12508                                      SDValue StackSlot,
12509                                      SelectionDAG &DAG) const {
12510   // Build the FILD
12511   SDLoc DL(Op);
12512   SDVTList Tys;
12513   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12514   if (useSSE)
12515     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12516   else
12517     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12518
12519   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12520
12521   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12522   MachineMemOperand *MMO;
12523   if (FI) {
12524     int SSFI = FI->getIndex();
12525     MMO = DAG.getMachineFunction().getMachineMemOperand(
12526         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12527         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12528   } else {
12529     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12530     StackSlot = StackSlot.getOperand(1);
12531   }
12532   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12533   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12534                                            X86ISD::FILD, DL,
12535                                            Tys, Ops, SrcVT, MMO);
12536
12537   if (useSSE) {
12538     Chain = Result.getValue(1);
12539     SDValue InFlag = Result.getValue(2);
12540
12541     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12542     // shouldn't be necessary except that RFP cannot be live across
12543     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12544     MachineFunction &MF = DAG.getMachineFunction();
12545     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12546     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12547     auto PtrVT = getPointerTy(MF.getDataLayout());
12548     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12549     Tys = DAG.getVTList(MVT::Other);
12550     SDValue Ops[] = {
12551       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12552     };
12553     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12554         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12555         MachineMemOperand::MOStore, SSFISize, SSFISize);
12556
12557     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12558                                     Ops, Op.getValueType(), MMO);
12559     Result = DAG.getLoad(
12560         Op.getValueType(), DL, Chain, StackSlot,
12561         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12562         false, false, false, 0);
12563   }
12564
12565   return Result;
12566 }
12567
12568 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12569 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12570                                                SelectionDAG &DAG) const {
12571   // This algorithm is not obvious. Here it is what we're trying to output:
12572   /*
12573      movq       %rax,  %xmm0
12574      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12575      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12576      #ifdef __SSE3__
12577        haddpd   %xmm0, %xmm0
12578      #else
12579        pshufd   $0x4e, %xmm0, %xmm1
12580        addpd    %xmm1, %xmm0
12581      #endif
12582   */
12583
12584   SDLoc dl(Op);
12585   LLVMContext *Context = DAG.getContext();
12586
12587   // Build some magic constants.
12588   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12589   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12590   auto PtrVT = getPointerTy(DAG.getDataLayout());
12591   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12592
12593   SmallVector<Constant*,2> CV1;
12594   CV1.push_back(
12595     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12596                                       APInt(64, 0x4330000000000000ULL))));
12597   CV1.push_back(
12598     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12599                                       APInt(64, 0x4530000000000000ULL))));
12600   Constant *C1 = ConstantVector::get(CV1);
12601   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12602
12603   // Load the 64-bit value into an XMM register.
12604   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12605                             Op.getOperand(0));
12606   SDValue CLod0 =
12607       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12608                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12609                   false, false, false, 16);
12610   SDValue Unpck1 =
12611       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12612
12613   SDValue CLod1 =
12614       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12615                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12616                   false, false, false, 16);
12617   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12618   // TODO: Are there any fast-math-flags to propagate here?
12619   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12620   SDValue Result;
12621
12622   if (Subtarget->hasSSE3()) {
12623     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12624     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12625   } else {
12626     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12627     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12628                                            S2F, 0x4E, DAG);
12629     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12630                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12631   }
12632
12633   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12634                      DAG.getIntPtrConstant(0, dl));
12635 }
12636
12637 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12638 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12639                                                SelectionDAG &DAG) const {
12640   SDLoc dl(Op);
12641   // FP constant to bias correct the final result.
12642   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12643                                    MVT::f64);
12644
12645   // Load the 32-bit value into an XMM register.
12646   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12647                              Op.getOperand(0));
12648
12649   // Zero out the upper parts of the register.
12650   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12651
12652   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12653                      DAG.getBitcast(MVT::v2f64, Load),
12654                      DAG.getIntPtrConstant(0, dl));
12655
12656   // Or the load with the bias.
12657   SDValue Or = DAG.getNode(
12658       ISD::OR, dl, MVT::v2i64,
12659       DAG.getBitcast(MVT::v2i64,
12660                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12661       DAG.getBitcast(MVT::v2i64,
12662                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12663   Or =
12664       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12665                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12666
12667   // Subtract the bias.
12668   // TODO: Are there any fast-math-flags to propagate here?
12669   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12670
12671   // Handle final rounding.
12672   MVT DestVT = Op.getSimpleValueType();
12673
12674   if (DestVT.bitsLT(MVT::f64))
12675     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12676                        DAG.getIntPtrConstant(0, dl));
12677   if (DestVT.bitsGT(MVT::f64))
12678     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12679
12680   // Handle final rounding.
12681   return Sub;
12682 }
12683
12684 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12685                                      const X86Subtarget &Subtarget) {
12686   // The algorithm is the following:
12687   // #ifdef __SSE4_1__
12688   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12689   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12690   //                                 (uint4) 0x53000000, 0xaa);
12691   // #else
12692   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12693   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12694   // #endif
12695   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12696   //     return (float4) lo + fhi;
12697
12698   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12699   // reassociate the two FADDs, and if we do that, the algorithm fails
12700   // spectacularly (PR24512).
12701   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12702   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12703   // there's also the MachineCombiner reassociations happening on Machine IR.
12704   if (DAG.getTarget().Options.UnsafeFPMath)
12705     return SDValue();
12706
12707   SDLoc DL(Op);
12708   SDValue V = Op->getOperand(0);
12709   MVT VecIntVT = V.getSimpleValueType();
12710   bool Is128 = VecIntVT == MVT::v4i32;
12711   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12712   // If we convert to something else than the supported type, e.g., to v4f64,
12713   // abort early.
12714   if (VecFloatVT != Op->getSimpleValueType(0))
12715     return SDValue();
12716
12717   unsigned NumElts = VecIntVT.getVectorNumElements();
12718   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12719          "Unsupported custom type");
12720   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12721
12722   // In the #idef/#else code, we have in common:
12723   // - The vector of constants:
12724   // -- 0x4b000000
12725   // -- 0x53000000
12726   // - A shift:
12727   // -- v >> 16
12728
12729   // Create the splat vector for 0x4b000000.
12730   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12731   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12732                            CstLow, CstLow, CstLow, CstLow};
12733   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12734                                   makeArrayRef(&CstLowArray[0], NumElts));
12735   // Create the splat vector for 0x53000000.
12736   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12737   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12738                             CstHigh, CstHigh, CstHigh, CstHigh};
12739   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12740                                    makeArrayRef(&CstHighArray[0], NumElts));
12741
12742   // Create the right shift.
12743   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12744   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12745                              CstShift, CstShift, CstShift, CstShift};
12746   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12747                                     makeArrayRef(&CstShiftArray[0], NumElts));
12748   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12749
12750   SDValue Low, High;
12751   if (Subtarget.hasSSE41()) {
12752     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12753     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12754     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12755     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12756     // Low will be bitcasted right away, so do not bother bitcasting back to its
12757     // original type.
12758     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12759                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12760     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12761     //                                 (uint4) 0x53000000, 0xaa);
12762     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12763     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12764     // High will be bitcasted right away, so do not bother bitcasting back to
12765     // its original type.
12766     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12767                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12768   } else {
12769     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12770     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12771                                      CstMask, CstMask, CstMask);
12772     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12773     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12774     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12775
12776     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12777     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12778   }
12779
12780   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12781   SDValue CstFAdd = DAG.getConstantFP(
12782       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12783   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12784                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12785   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12786                                    makeArrayRef(&CstFAddArray[0], NumElts));
12787
12788   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12789   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12790   // TODO: Are there any fast-math-flags to propagate here?
12791   SDValue FHigh =
12792       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12793   //     return (float4) lo + fhi;
12794   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12795   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12796 }
12797
12798 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12799                                                SelectionDAG &DAG) const {
12800   SDValue N0 = Op.getOperand(0);
12801   MVT SVT = N0.getSimpleValueType();
12802   SDLoc dl(Op);
12803
12804   switch (SVT.SimpleTy) {
12805   default:
12806     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12807   case MVT::v4i8:
12808   case MVT::v4i16:
12809   case MVT::v8i8:
12810   case MVT::v8i16: {
12811     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12812     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12813                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12814   }
12815   case MVT::v4i32:
12816   case MVT::v8i32:
12817     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12818   case MVT::v16i8:
12819   case MVT::v16i16:
12820     assert(Subtarget->hasAVX512());
12821     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12822                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12823   }
12824 }
12825
12826 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12827                                            SelectionDAG &DAG) const {
12828   SDValue N0 = Op.getOperand(0);
12829   SDLoc dl(Op);
12830   auto PtrVT = getPointerTy(DAG.getDataLayout());
12831
12832   if (Op.getSimpleValueType().isVector())
12833     return lowerUINT_TO_FP_vec(Op, DAG);
12834
12835   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12836   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12837   // the optimization here.
12838   if (DAG.SignBitIsZero(N0))
12839     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12840
12841   MVT SrcVT = N0.getSimpleValueType();
12842   MVT DstVT = Op.getSimpleValueType();
12843
12844   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12845       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12846     // Conversions from unsigned i32 to f32/f64 are legal,
12847     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12848     return Op;
12849   }
12850
12851   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12852     return LowerUINT_TO_FP_i64(Op, DAG);
12853   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12854     return LowerUINT_TO_FP_i32(Op, DAG);
12855   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12856     return SDValue();
12857
12858   // Make a 64-bit buffer, and use it to build an FILD.
12859   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12860   if (SrcVT == MVT::i32) {
12861     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12862     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12863     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12864                                   StackSlot, MachinePointerInfo(),
12865                                   false, false, 0);
12866     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12867                                   OffsetSlot, MachinePointerInfo(),
12868                                   false, false, 0);
12869     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12870     return Fild;
12871   }
12872
12873   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12874   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12875                                StackSlot, MachinePointerInfo(),
12876                                false, false, 0);
12877   // For i64 source, we need to add the appropriate power of 2 if the input
12878   // was negative.  This is the same as the optimization in
12879   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12880   // we must be careful to do the computation in x87 extended precision, not
12881   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12882   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12883   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12884       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12885       MachineMemOperand::MOLoad, 8, 8);
12886
12887   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12888   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12889   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12890                                          MVT::i64, MMO);
12891
12892   APInt FF(32, 0x5F800000ULL);
12893
12894   // Check whether the sign bit is set.
12895   SDValue SignSet = DAG.getSetCC(
12896       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12897       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12898
12899   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12900   SDValue FudgePtr = DAG.getConstantPool(
12901       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12902
12903   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12904   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12905   SDValue Four = DAG.getIntPtrConstant(4, dl);
12906   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12907                                Zero, Four);
12908   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12909
12910   // Load the value out, extending it from f32 to f80.
12911   // FIXME: Avoid the extend by constructing the right constant pool?
12912   SDValue Fudge = DAG.getExtLoad(
12913       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12914       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12915       false, false, false, 4);
12916   // Extend everything to 80 bits to force it to be done on x87.
12917   // TODO: Are there any fast-math-flags to propagate here?
12918   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12919   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12920                      DAG.getIntPtrConstant(0, dl));
12921 }
12922
12923 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12924 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12925 // just return an <SDValue(), SDValue()> pair.
12926 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12927 // to i16, i32 or i64, and we lower it to a legal sequence.
12928 // If lowered to the final integer result we return a <result, SDValue()> pair.
12929 // Otherwise we lower it to a sequence ending with a FIST, return a
12930 // <FIST, StackSlot> pair, and the caller is responsible for loading
12931 // the final integer result from StackSlot.
12932 std::pair<SDValue,SDValue>
12933 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12934                                    bool IsSigned, bool IsReplace) const {
12935   SDLoc DL(Op);
12936
12937   EVT DstTy = Op.getValueType();
12938   EVT TheVT = Op.getOperand(0).getValueType();
12939   auto PtrVT = getPointerTy(DAG.getDataLayout());
12940
12941   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12942     // f16 must be promoted before using the lowering in this routine.
12943     // fp128 does not use this lowering.
12944     return std::make_pair(SDValue(), SDValue());
12945   }
12946
12947   // If using FIST to compute an unsigned i64, we'll need some fixup
12948   // to handle values above the maximum signed i64.  A FIST is always
12949   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12950   bool UnsignedFixup = !IsSigned &&
12951                        DstTy == MVT::i64 &&
12952                        (!Subtarget->is64Bit() ||
12953                         !isScalarFPTypeInSSEReg(TheVT));
12954
12955   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12956     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12957     // The low 32 bits of the fist result will have the correct uint32 result.
12958     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12959     DstTy = MVT::i64;
12960   }
12961
12962   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12963          DstTy.getSimpleVT() >= MVT::i16 &&
12964          "Unknown FP_TO_INT to lower!");
12965
12966   // These are really Legal.
12967   if (DstTy == MVT::i32 &&
12968       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12969     return std::make_pair(SDValue(), SDValue());
12970   if (Subtarget->is64Bit() &&
12971       DstTy == MVT::i64 &&
12972       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12973     return std::make_pair(SDValue(), SDValue());
12974
12975   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12976   // stack slot.
12977   MachineFunction &MF = DAG.getMachineFunction();
12978   unsigned MemSize = DstTy.getSizeInBits()/8;
12979   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12980   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12981
12982   unsigned Opc;
12983   switch (DstTy.getSimpleVT().SimpleTy) {
12984   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12985   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12986   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12987   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12988   }
12989
12990   SDValue Chain = DAG.getEntryNode();
12991   SDValue Value = Op.getOperand(0);
12992   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12993
12994   if (UnsignedFixup) {
12995     //
12996     // Conversion to unsigned i64 is implemented with a select,
12997     // depending on whether the source value fits in the range
12998     // of a signed i64.  Let Thresh be the FP equivalent of
12999     // 0x8000000000000000ULL.
13000     //
13001     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
13002     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
13003     //  Fist-to-mem64 FistSrc
13004     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
13005     //  to XOR'ing the high 32 bits with Adjust.
13006     //
13007     // Being a power of 2, Thresh is exactly representable in all FP formats.
13008     // For X87 we'd like to use the smallest FP type for this constant, but
13009     // for DAG type consistency we have to match the FP operand type.
13010
13011     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
13012     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
13013     bool LosesInfo = false;
13014     if (TheVT == MVT::f64)
13015       // The rounding mode is irrelevant as the conversion should be exact.
13016       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
13017                               &LosesInfo);
13018     else if (TheVT == MVT::f80)
13019       Status = Thresh.convert(APFloat::x87DoubleExtended,
13020                               APFloat::rmNearestTiesToEven, &LosesInfo);
13021
13022     assert(Status == APFloat::opOK && !LosesInfo &&
13023            "FP conversion should have been exact");
13024
13025     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
13026
13027     SDValue Cmp = DAG.getSetCC(DL,
13028                                getSetCCResultType(DAG.getDataLayout(),
13029                                                   *DAG.getContext(), TheVT),
13030                                Value, ThreshVal, ISD::SETLT);
13031     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
13032                            DAG.getConstant(0, DL, MVT::i32),
13033                            DAG.getConstant(0x80000000, DL, MVT::i32));
13034     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
13035     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
13036                                               *DAG.getContext(), TheVT),
13037                        Value, ThreshVal, ISD::SETLT);
13038     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
13039   }
13040
13041   // FIXME This causes a redundant load/store if the SSE-class value is already
13042   // in memory, such as if it is on the callstack.
13043   if (isScalarFPTypeInSSEReg(TheVT)) {
13044     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
13045     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
13046                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
13047                          false, 0);
13048     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
13049     SDValue Ops[] = {
13050       Chain, StackSlot, DAG.getValueType(TheVT)
13051     };
13052
13053     MachineMemOperand *MMO =
13054         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13055                                 MachineMemOperand::MOLoad, MemSize, MemSize);
13056     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
13057     Chain = Value.getValue(1);
13058     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
13059     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
13060   }
13061
13062   MachineMemOperand *MMO =
13063       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13064                               MachineMemOperand::MOStore, MemSize, MemSize);
13065
13066   if (UnsignedFixup) {
13067
13068     // Insert the FIST, load its result as two i32's,
13069     // and XOR the high i32 with Adjust.
13070
13071     SDValue FistOps[] = { Chain, Value, StackSlot };
13072     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13073                                            FistOps, DstTy, MMO);
13074
13075     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
13076                                 MachinePointerInfo(),
13077                                 false, false, false, 0);
13078     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
13079                                    DAG.getConstant(4, DL, PtrVT));
13080
13081     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
13082                                  MachinePointerInfo(),
13083                                  false, false, false, 0);
13084     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
13085
13086     if (Subtarget->is64Bit()) {
13087       // Join High32 and Low32 into a 64-bit result.
13088       // (High32 << 32) | Low32
13089       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
13090       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
13091       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
13092                            DAG.getConstant(32, DL, MVT::i8));
13093       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
13094       return std::make_pair(Result, SDValue());
13095     }
13096
13097     SDValue ResultOps[] = { Low32, High32 };
13098
13099     SDValue pair = IsReplace
13100       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
13101       : DAG.getMergeValues(ResultOps, DL);
13102     return std::make_pair(pair, SDValue());
13103   } else {
13104     // Build the FP_TO_INT*_IN_MEM
13105     SDValue Ops[] = { Chain, Value, StackSlot };
13106     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13107                                            Ops, DstTy, MMO);
13108     return std::make_pair(FIST, StackSlot);
13109   }
13110 }
13111
13112 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13113                               const X86Subtarget *Subtarget) {
13114   MVT VT = Op->getSimpleValueType(0);
13115   SDValue In = Op->getOperand(0);
13116   MVT InVT = In.getSimpleValueType();
13117   SDLoc dl(Op);
13118
13119   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13120     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13121
13122   // Optimize vectors in AVX mode:
13123   //
13124   //   v8i16 -> v8i32
13125   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13126   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13127   //   Concat upper and lower parts.
13128   //
13129   //   v4i32 -> v4i64
13130   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13131   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13132   //   Concat upper and lower parts.
13133   //
13134
13135   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13136       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13137       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13138     return SDValue();
13139
13140   if (Subtarget->hasInt256())
13141     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13142
13143   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13144   SDValue Undef = DAG.getUNDEF(InVT);
13145   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13146   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13147   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13148
13149   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13150                              VT.getVectorNumElements()/2);
13151
13152   OpLo = DAG.getBitcast(HVT, OpLo);
13153   OpHi = DAG.getBitcast(HVT, OpHi);
13154
13155   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13156 }
13157
13158 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13159                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13160   MVT VT = Op->getSimpleValueType(0);
13161   SDValue In = Op->getOperand(0);
13162   MVT InVT = In.getSimpleValueType();
13163   SDLoc DL(Op);
13164   unsigned int NumElts = VT.getVectorNumElements();
13165   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13166     return SDValue();
13167
13168   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13169     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13170
13171   assert(InVT.getVectorElementType() == MVT::i1);
13172   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13173   SDValue One =
13174    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13175   SDValue Zero =
13176    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13177
13178   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13179   if (VT.is512BitVector())
13180     return V;
13181   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13182 }
13183
13184 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13185                                SelectionDAG &DAG) {
13186   if (Subtarget->hasFp256())
13187     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13188       return Res;
13189
13190   return SDValue();
13191 }
13192
13193 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13194                                 SelectionDAG &DAG) {
13195   SDLoc DL(Op);
13196   MVT VT = Op.getSimpleValueType();
13197   SDValue In = Op.getOperand(0);
13198   MVT SVT = In.getSimpleValueType();
13199
13200   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13201     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13202
13203   if (Subtarget->hasFp256())
13204     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13205       return Res;
13206
13207   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13208          VT.getVectorNumElements() != SVT.getVectorNumElements());
13209   return SDValue();
13210 }
13211
13212 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13213   SDLoc DL(Op);
13214   MVT VT = Op.getSimpleValueType();
13215   SDValue In = Op.getOperand(0);
13216   MVT InVT = In.getSimpleValueType();
13217
13218   if (VT == MVT::i1) {
13219     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13220            "Invalid scalar TRUNCATE operation");
13221     if (InVT.getSizeInBits() >= 32)
13222       return SDValue();
13223     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13224     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13225   }
13226   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13227          "Invalid TRUNCATE operation");
13228
13229   // move vector to mask - truncate solution for SKX
13230   if (VT.getVectorElementType() == MVT::i1) {
13231     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13232         Subtarget->hasBWI())
13233       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13234     if ((InVT.is256BitVector() || InVT.is128BitVector())
13235         && InVT.getScalarSizeInBits() <= 16 &&
13236         Subtarget->hasBWI() && Subtarget->hasVLX())
13237       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13238     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13239         Subtarget->hasDQI())
13240       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13241     if ((InVT.is256BitVector() || InVT.is128BitVector())
13242         && InVT.getScalarSizeInBits() >= 32 &&
13243         Subtarget->hasDQI() && Subtarget->hasVLX())
13244       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13245   }
13246
13247   if (VT.getVectorElementType() == MVT::i1) {
13248     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13249     unsigned NumElts = InVT.getVectorNumElements();
13250     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13251     if (InVT.getSizeInBits() < 512) {
13252       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13253       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13254       InVT = ExtVT;
13255     }
13256
13257     SDValue OneV =
13258      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13259     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13260     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13261   }
13262
13263   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13264   if (Subtarget->hasAVX512()) {
13265     // word to byte only under BWI
13266     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13267       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13268                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13269     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13270   }
13271   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13272     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13273     if (Subtarget->hasInt256()) {
13274       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13275       In = DAG.getBitcast(MVT::v8i32, In);
13276       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13277                                 ShufMask);
13278       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13279                          DAG.getIntPtrConstant(0, DL));
13280     }
13281
13282     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13283                                DAG.getIntPtrConstant(0, DL));
13284     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13285                                DAG.getIntPtrConstant(2, DL));
13286     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13287     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13288     static const int ShufMask[] = {0, 2, 4, 6};
13289     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13290   }
13291
13292   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13293     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13294     if (Subtarget->hasInt256()) {
13295       In = DAG.getBitcast(MVT::v32i8, In);
13296
13297       SmallVector<SDValue,32> pshufbMask;
13298       for (unsigned i = 0; i < 2; ++i) {
13299         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13300         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13301         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13302         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13303         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13304         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13305         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13306         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13307         for (unsigned j = 0; j < 8; ++j)
13308           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13309       }
13310       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13311       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13312       In = DAG.getBitcast(MVT::v4i64, In);
13313
13314       static const int ShufMask[] = {0,  2,  -1,  -1};
13315       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13316                                 &ShufMask[0]);
13317       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13318                        DAG.getIntPtrConstant(0, DL));
13319       return DAG.getBitcast(VT, In);
13320     }
13321
13322     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13323                                DAG.getIntPtrConstant(0, DL));
13324
13325     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13326                                DAG.getIntPtrConstant(4, DL));
13327
13328     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13329     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13330
13331     // The PSHUFB mask:
13332     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13333                                    -1, -1, -1, -1, -1, -1, -1, -1};
13334
13335     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13336     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13337     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13338
13339     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13340     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13341
13342     // The MOVLHPS Mask:
13343     static const int ShufMask2[] = {0, 1, 4, 5};
13344     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13345     return DAG.getBitcast(MVT::v8i16, res);
13346   }
13347
13348   // Handle truncation of V256 to V128 using shuffles.
13349   if (!VT.is128BitVector() || !InVT.is256BitVector())
13350     return SDValue();
13351
13352   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13353
13354   unsigned NumElems = VT.getVectorNumElements();
13355   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13356
13357   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13358   // Prepare truncation shuffle mask
13359   for (unsigned i = 0; i != NumElems; ++i)
13360     MaskVec[i] = i * 2;
13361   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13362                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13363   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13364                      DAG.getIntPtrConstant(0, DL));
13365 }
13366
13367 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13368                                            SelectionDAG &DAG) const {
13369   assert(!Op.getSimpleValueType().isVector());
13370
13371   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13372     /*IsSigned=*/ true, /*IsReplace=*/ false);
13373   SDValue FIST = Vals.first, StackSlot = Vals.second;
13374   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13375   if (!FIST.getNode())
13376     return Op;
13377
13378   if (StackSlot.getNode())
13379     // Load the result.
13380     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13381                        FIST, StackSlot, MachinePointerInfo(),
13382                        false, false, false, 0);
13383
13384   // The node is the result.
13385   return FIST;
13386 }
13387
13388 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13389                                            SelectionDAG &DAG) const {
13390   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13391     /*IsSigned=*/ false, /*IsReplace=*/ false);
13392   SDValue FIST = Vals.first, StackSlot = Vals.second;
13393   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13394   if (!FIST.getNode())
13395     return Op;
13396
13397   if (StackSlot.getNode())
13398     // Load the result.
13399     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13400                        FIST, StackSlot, MachinePointerInfo(),
13401                        false, false, false, 0);
13402
13403   // The node is the result.
13404   return FIST;
13405 }
13406
13407 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13408   SDLoc DL(Op);
13409   MVT VT = Op.getSimpleValueType();
13410   SDValue In = Op.getOperand(0);
13411   MVT SVT = In.getSimpleValueType();
13412
13413   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13414
13415   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13416                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13417                                  In, DAG.getUNDEF(SVT)));
13418 }
13419
13420 /// The only differences between FABS and FNEG are the mask and the logic op.
13421 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13422 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13423   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13424          "Wrong opcode for lowering FABS or FNEG.");
13425
13426   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13427
13428   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13429   // into an FNABS. We'll lower the FABS after that if it is still in use.
13430   if (IsFABS)
13431     for (SDNode *User : Op->uses())
13432       if (User->getOpcode() == ISD::FNEG)
13433         return Op;
13434
13435   SDLoc dl(Op);
13436   MVT VT = Op.getSimpleValueType();
13437
13438   bool IsF128 = (VT == MVT::f128);
13439
13440   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13441   // decide if we should generate a 16-byte constant mask when we only need 4 or
13442   // 8 bytes for the scalar case.
13443
13444   MVT LogicVT;
13445   MVT EltVT;
13446   unsigned NumElts;
13447
13448   if (VT.isVector()) {
13449     LogicVT = VT;
13450     EltVT = VT.getVectorElementType();
13451     NumElts = VT.getVectorNumElements();
13452   } else if (IsF128) {
13453     // SSE instructions are used for optimized f128 logical operations.
13454     LogicVT = MVT::f128;
13455     EltVT = VT;
13456     NumElts = 1;
13457   } else {
13458     // There are no scalar bitwise logical SSE/AVX instructions, so we
13459     // generate a 16-byte vector constant and logic op even for the scalar case.
13460     // Using a 16-byte mask allows folding the load of the mask with
13461     // the logic op, so it can save (~4 bytes) on code size.
13462     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13463     EltVT = VT;
13464     NumElts = (VT == MVT::f64) ? 2 : 4;
13465   }
13466
13467   unsigned EltBits = EltVT.getSizeInBits();
13468   LLVMContext *Context = DAG.getContext();
13469   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13470   APInt MaskElt =
13471     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13472   Constant *C = ConstantInt::get(*Context, MaskElt);
13473   C = ConstantVector::getSplat(NumElts, C);
13474   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13475   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13476   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13477   SDValue Mask =
13478       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13479                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13480                   false, false, false, Alignment);
13481
13482   SDValue Op0 = Op.getOperand(0);
13483   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13484   unsigned LogicOp =
13485     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13486   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13487
13488   if (VT.isVector() || IsF128)
13489     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13490
13491   // For the scalar case extend to a 128-bit vector, perform the logic op,
13492   // and extract the scalar result back out.
13493   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13494   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13495   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13496                      DAG.getIntPtrConstant(0, dl));
13497 }
13498
13499 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13500   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13501   LLVMContext *Context = DAG.getContext();
13502   SDValue Op0 = Op.getOperand(0);
13503   SDValue Op1 = Op.getOperand(1);
13504   SDLoc dl(Op);
13505   MVT VT = Op.getSimpleValueType();
13506   MVT SrcVT = Op1.getSimpleValueType();
13507   bool IsF128 = (VT == MVT::f128);
13508
13509   // If second operand is smaller, extend it first.
13510   if (SrcVT.bitsLT(VT)) {
13511     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13512     SrcVT = VT;
13513   }
13514   // And if it is bigger, shrink it first.
13515   if (SrcVT.bitsGT(VT)) {
13516     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13517     SrcVT = VT;
13518   }
13519
13520   // At this point the operands and the result should have the same
13521   // type, and that won't be f80 since that is not custom lowered.
13522   assert((VT == MVT::f64 || VT == MVT::f32 || IsF128) &&
13523          "Unexpected type in LowerFCOPYSIGN");
13524
13525   const fltSemantics &Sem =
13526       VT == MVT::f64 ? APFloat::IEEEdouble :
13527           (IsF128 ? APFloat::IEEEquad : APFloat::IEEEsingle);
13528   const unsigned SizeInBits = VT.getSizeInBits();
13529
13530   SmallVector<Constant *, 4> CV(
13531       VT == MVT::f64 ? 2 : (IsF128 ? 1 : 4),
13532       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13533
13534   // First, clear all bits but the sign bit from the second operand (sign).
13535   CV[0] = ConstantFP::get(*Context,
13536                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13537   Constant *C = ConstantVector::get(CV);
13538   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13539   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13540
13541   // Perform all logic operations as 16-byte vectors because there are no
13542   // scalar FP logic instructions in SSE. This allows load folding of the
13543   // constants into the logic instructions.
13544   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : (IsF128 ? MVT::f128 : MVT::v4f32);
13545   SDValue Mask1 =
13546       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13547                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13548                   false, false, false, 16);
13549   if (!IsF128)
13550     Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13551   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13552
13553   // Next, clear the sign bit from the first operand (magnitude).
13554   // If it's a constant, we can clear it here.
13555   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13556     APFloat APF = Op0CN->getValueAPF();
13557     // If the magnitude is a positive zero, the sign bit alone is enough.
13558     if (APF.isPosZero())
13559       return IsF128 ? SignBit :
13560           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13561                       DAG.getIntPtrConstant(0, dl));
13562     APF.clearSign();
13563     CV[0] = ConstantFP::get(*Context, APF);
13564   } else {
13565     CV[0] = ConstantFP::get(
13566         *Context,
13567         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13568   }
13569   C = ConstantVector::get(CV);
13570   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13571   SDValue Val =
13572       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13573                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13574                   false, false, false, 16);
13575   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13576   if (!isa<ConstantFPSDNode>(Op0)) {
13577     if (!IsF128)
13578       Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13579     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13580   }
13581   // OR the magnitude value with the sign bit.
13582   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13583   return IsF128 ? Val :
13584       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13585                   DAG.getIntPtrConstant(0, dl));
13586 }
13587
13588 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13589   SDValue N0 = Op.getOperand(0);
13590   SDLoc dl(Op);
13591   MVT VT = Op.getSimpleValueType();
13592
13593   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13594   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13595                                   DAG.getConstant(1, dl, VT));
13596   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13597 }
13598
13599 // Check whether an OR'd tree is PTEST-able.
13600 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13601                                       SelectionDAG &DAG) {
13602   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13603
13604   if (!Subtarget->hasSSE41())
13605     return SDValue();
13606
13607   if (!Op->hasOneUse())
13608     return SDValue();
13609
13610   SDNode *N = Op.getNode();
13611   SDLoc DL(N);
13612
13613   SmallVector<SDValue, 8> Opnds;
13614   DenseMap<SDValue, unsigned> VecInMap;
13615   SmallVector<SDValue, 8> VecIns;
13616   EVT VT = MVT::Other;
13617
13618   // Recognize a special case where a vector is casted into wide integer to
13619   // test all 0s.
13620   Opnds.push_back(N->getOperand(0));
13621   Opnds.push_back(N->getOperand(1));
13622
13623   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13624     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13625     // BFS traverse all OR'd operands.
13626     if (I->getOpcode() == ISD::OR) {
13627       Opnds.push_back(I->getOperand(0));
13628       Opnds.push_back(I->getOperand(1));
13629       // Re-evaluate the number of nodes to be traversed.
13630       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13631       continue;
13632     }
13633
13634     // Quit if a non-EXTRACT_VECTOR_ELT
13635     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13636       return SDValue();
13637
13638     // Quit if without a constant index.
13639     SDValue Idx = I->getOperand(1);
13640     if (!isa<ConstantSDNode>(Idx))
13641       return SDValue();
13642
13643     SDValue ExtractedFromVec = I->getOperand(0);
13644     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13645     if (M == VecInMap.end()) {
13646       VT = ExtractedFromVec.getValueType();
13647       // Quit if not 128/256-bit vector.
13648       if (!VT.is128BitVector() && !VT.is256BitVector())
13649         return SDValue();
13650       // Quit if not the same type.
13651       if (VecInMap.begin() != VecInMap.end() &&
13652           VT != VecInMap.begin()->first.getValueType())
13653         return SDValue();
13654       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13655       VecIns.push_back(ExtractedFromVec);
13656     }
13657     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13658   }
13659
13660   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13661          "Not extracted from 128-/256-bit vector.");
13662
13663   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13664
13665   for (DenseMap<SDValue, unsigned>::const_iterator
13666         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13667     // Quit if not all elements are used.
13668     if (I->second != FullMask)
13669       return SDValue();
13670   }
13671
13672   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13673
13674   // Cast all vectors into TestVT for PTEST.
13675   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13676     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13677
13678   // If more than one full vectors are evaluated, OR them first before PTEST.
13679   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13680     // Each iteration will OR 2 nodes and append the result until there is only
13681     // 1 node left, i.e. the final OR'd value of all vectors.
13682     SDValue LHS = VecIns[Slot];
13683     SDValue RHS = VecIns[Slot + 1];
13684     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13685   }
13686
13687   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13688                      VecIns.back(), VecIns.back());
13689 }
13690
13691 /// \brief return true if \c Op has a use that doesn't just read flags.
13692 static bool hasNonFlagsUse(SDValue Op) {
13693   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13694        ++UI) {
13695     SDNode *User = *UI;
13696     unsigned UOpNo = UI.getOperandNo();
13697     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13698       // Look pass truncate.
13699       UOpNo = User->use_begin().getOperandNo();
13700       User = *User->use_begin();
13701     }
13702
13703     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13704         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13705       return true;
13706   }
13707   return false;
13708 }
13709
13710 /// Emit nodes that will be selected as "test Op0,Op0", or something
13711 /// equivalent.
13712 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13713                                     SelectionDAG &DAG) const {
13714   if (Op.getValueType() == MVT::i1) {
13715     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13716     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13717                        DAG.getConstant(0, dl, MVT::i8));
13718   }
13719   // CF and OF aren't always set the way we want. Determine which
13720   // of these we need.
13721   bool NeedCF = false;
13722   bool NeedOF = false;
13723   switch (X86CC) {
13724   default: break;
13725   case X86::COND_A: case X86::COND_AE:
13726   case X86::COND_B: case X86::COND_BE:
13727     NeedCF = true;
13728     break;
13729   case X86::COND_G: case X86::COND_GE:
13730   case X86::COND_L: case X86::COND_LE:
13731   case X86::COND_O: case X86::COND_NO: {
13732     // Check if we really need to set the
13733     // Overflow flag. If NoSignedWrap is present
13734     // that is not actually needed.
13735     switch (Op->getOpcode()) {
13736     case ISD::ADD:
13737     case ISD::SUB:
13738     case ISD::MUL:
13739     case ISD::SHL: {
13740       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13741       if (BinNode->Flags.hasNoSignedWrap())
13742         break;
13743     }
13744     default:
13745       NeedOF = true;
13746       break;
13747     }
13748     break;
13749   }
13750   }
13751   // See if we can use the EFLAGS value from the operand instead of
13752   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13753   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13754   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13755     // Emit a CMP with 0, which is the TEST pattern.
13756     //if (Op.getValueType() == MVT::i1)
13757     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13758     //                     DAG.getConstant(0, MVT::i1));
13759     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13760                        DAG.getConstant(0, dl, Op.getValueType()));
13761   }
13762   unsigned Opcode = 0;
13763   unsigned NumOperands = 0;
13764
13765   // Truncate operations may prevent the merge of the SETCC instruction
13766   // and the arithmetic instruction before it. Attempt to truncate the operands
13767   // of the arithmetic instruction and use a reduced bit-width instruction.
13768   bool NeedTruncation = false;
13769   SDValue ArithOp = Op;
13770   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13771     SDValue Arith = Op->getOperand(0);
13772     // Both the trunc and the arithmetic op need to have one user each.
13773     if (Arith->hasOneUse())
13774       switch (Arith.getOpcode()) {
13775         default: break;
13776         case ISD::ADD:
13777         case ISD::SUB:
13778         case ISD::AND:
13779         case ISD::OR:
13780         case ISD::XOR: {
13781           NeedTruncation = true;
13782           ArithOp = Arith;
13783         }
13784       }
13785   }
13786
13787   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13788   // which may be the result of a CAST.  We use the variable 'Op', which is the
13789   // non-casted variable when we check for possible users.
13790   switch (ArithOp.getOpcode()) {
13791   case ISD::ADD:
13792     // Due to an isel shortcoming, be conservative if this add is likely to be
13793     // selected as part of a load-modify-store instruction. When the root node
13794     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13795     // uses of other nodes in the match, such as the ADD in this case. This
13796     // leads to the ADD being left around and reselected, with the result being
13797     // two adds in the output.  Alas, even if none our users are stores, that
13798     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13799     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13800     // climbing the DAG back to the root, and it doesn't seem to be worth the
13801     // effort.
13802     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13803          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13804       if (UI->getOpcode() != ISD::CopyToReg &&
13805           UI->getOpcode() != ISD::SETCC &&
13806           UI->getOpcode() != ISD::STORE)
13807         goto default_case;
13808
13809     if (ConstantSDNode *C =
13810         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13811       // An add of one will be selected as an INC.
13812       if (C->isOne() && !Subtarget->slowIncDec()) {
13813         Opcode = X86ISD::INC;
13814         NumOperands = 1;
13815         break;
13816       }
13817
13818       // An add of negative one (subtract of one) will be selected as a DEC.
13819       if (C->isAllOnesValue() && !Subtarget->slowIncDec()) {
13820         Opcode = X86ISD::DEC;
13821         NumOperands = 1;
13822         break;
13823       }
13824     }
13825
13826     // Otherwise use a regular EFLAGS-setting add.
13827     Opcode = X86ISD::ADD;
13828     NumOperands = 2;
13829     break;
13830   case ISD::SHL:
13831   case ISD::SRL:
13832     // If we have a constant logical shift that's only used in a comparison
13833     // against zero turn it into an equivalent AND. This allows turning it into
13834     // a TEST instruction later.
13835     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13836         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13837       EVT VT = Op.getValueType();
13838       unsigned BitWidth = VT.getSizeInBits();
13839       unsigned ShAmt = Op->getConstantOperandVal(1);
13840       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13841         break;
13842       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13843                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13844                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13845       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13846         break;
13847       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13848                                 DAG.getConstant(Mask, dl, VT));
13849       DAG.ReplaceAllUsesWith(Op, New);
13850       Op = New;
13851     }
13852     break;
13853
13854   case ISD::AND:
13855     // If the primary and result isn't used, don't bother using X86ISD::AND,
13856     // because a TEST instruction will be better.
13857     if (!hasNonFlagsUse(Op))
13858       break;
13859     // FALL THROUGH
13860   case ISD::SUB:
13861   case ISD::OR:
13862   case ISD::XOR:
13863     // Due to the ISEL shortcoming noted above, be conservative if this op is
13864     // likely to be selected as part of a load-modify-store instruction.
13865     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13866            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13867       if (UI->getOpcode() == ISD::STORE)
13868         goto default_case;
13869
13870     // Otherwise use a regular EFLAGS-setting instruction.
13871     switch (ArithOp.getOpcode()) {
13872     default: llvm_unreachable("unexpected operator!");
13873     case ISD::SUB: Opcode = X86ISD::SUB; break;
13874     case ISD::XOR: Opcode = X86ISD::XOR; break;
13875     case ISD::AND: Opcode = X86ISD::AND; break;
13876     case ISD::OR: {
13877       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13878         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13879         if (EFLAGS.getNode())
13880           return EFLAGS;
13881       }
13882       Opcode = X86ISD::OR;
13883       break;
13884     }
13885     }
13886
13887     NumOperands = 2;
13888     break;
13889   case X86ISD::ADD:
13890   case X86ISD::SUB:
13891   case X86ISD::INC:
13892   case X86ISD::DEC:
13893   case X86ISD::OR:
13894   case X86ISD::XOR:
13895   case X86ISD::AND:
13896     return SDValue(Op.getNode(), 1);
13897   default:
13898   default_case:
13899     break;
13900   }
13901
13902   // If we found that truncation is beneficial, perform the truncation and
13903   // update 'Op'.
13904   if (NeedTruncation) {
13905     EVT VT = Op.getValueType();
13906     SDValue WideVal = Op->getOperand(0);
13907     EVT WideVT = WideVal.getValueType();
13908     unsigned ConvertedOp = 0;
13909     // Use a target machine opcode to prevent further DAGCombine
13910     // optimizations that may separate the arithmetic operations
13911     // from the setcc node.
13912     switch (WideVal.getOpcode()) {
13913       default: break;
13914       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13915       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13916       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13917       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13918       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13919     }
13920
13921     if (ConvertedOp) {
13922       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13923       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13924         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13925         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13926         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13927       }
13928     }
13929   }
13930
13931   if (Opcode == 0)
13932     // Emit a CMP with 0, which is the TEST pattern.
13933     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13934                        DAG.getConstant(0, dl, Op.getValueType()));
13935
13936   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13937   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13938
13939   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13940   DAG.ReplaceAllUsesWith(Op, New);
13941   return SDValue(New.getNode(), 1);
13942 }
13943
13944 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13945 /// equivalent.
13946 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13947                                    SDLoc dl, SelectionDAG &DAG) const {
13948   if (isNullConstant(Op1))
13949     return EmitTest(Op0, X86CC, dl, DAG);
13950
13951   assert(!(isa<ConstantSDNode>(Op1) && Op0.getValueType() == MVT::i1) &&
13952          "Unexpected comparison operation for MVT::i1 operands");
13953
13954   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13955        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13956     // Do the comparison at i32 if it's smaller, besides the Atom case.
13957     // This avoids subregister aliasing issues. Keep the smaller reference
13958     // if we're optimizing for size, however, as that'll allow better folding
13959     // of memory operations.
13960     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13961         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13962         !Subtarget->isAtom()) {
13963       unsigned ExtendOp =
13964           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13965       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13966       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13967     }
13968     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13969     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13970     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13971                               Op0, Op1);
13972     return SDValue(Sub.getNode(), 1);
13973   }
13974   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13975 }
13976
13977 /// Convert a comparison if required by the subtarget.
13978 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13979                                                  SelectionDAG &DAG) const {
13980   // If the subtarget does not support the FUCOMI instruction, floating-point
13981   // comparisons have to be converted.
13982   if (Subtarget->hasCMov() ||
13983       Cmp.getOpcode() != X86ISD::CMP ||
13984       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13985       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13986     return Cmp;
13987
13988   // The instruction selector will select an FUCOM instruction instead of
13989   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13990   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13991   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13992   SDLoc dl(Cmp);
13993   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13994   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13995   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13996                             DAG.getConstant(8, dl, MVT::i8));
13997   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13998
13999   // Some 64-bit targets lack SAHF support, but they do support FCOMI.
14000   assert(Subtarget->hasLAHFSAHF() && "Target doesn't support SAHF or FCOMI?");
14001   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
14002 }
14003
14004 /// The minimum architected relative accuracy is 2^-12. We need one
14005 /// Newton-Raphson step to have a good float result (24 bits of precision).
14006 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
14007                                             DAGCombinerInfo &DCI,
14008                                             unsigned &RefinementSteps,
14009                                             bool &UseOneConstNR) const {
14010   EVT VT = Op.getValueType();
14011   const char *RecipOp;
14012
14013   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
14014   // TODO: Add support for AVX512 (v16f32).
14015   // It is likely not profitable to do this for f64 because a double-precision
14016   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
14017   // instructions: convert to single, rsqrtss, convert back to double, refine
14018   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
14019   // along with FMA, this could be a throughput win.
14020   if (VT == MVT::f32 && Subtarget->hasSSE1())
14021     RecipOp = "sqrtf";
14022   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14023            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14024     RecipOp = "vec-sqrtf";
14025   else
14026     return SDValue();
14027
14028   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14029   if (!Recips.isEnabled(RecipOp))
14030     return SDValue();
14031
14032   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14033   UseOneConstNR = false;
14034   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
14035 }
14036
14037 /// The minimum architected relative accuracy is 2^-12. We need one
14038 /// Newton-Raphson step to have a good float result (24 bits of precision).
14039 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
14040                                             DAGCombinerInfo &DCI,
14041                                             unsigned &RefinementSteps) const {
14042   EVT VT = Op.getValueType();
14043   const char *RecipOp;
14044
14045   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
14046   // TODO: Add support for AVX512 (v16f32).
14047   // It is likely not profitable to do this for f64 because a double-precision
14048   // reciprocal estimate with refinement on x86 prior to FMA requires
14049   // 15 instructions: convert to single, rcpss, convert back to double, refine
14050   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
14051   // along with FMA, this could be a throughput win.
14052   if (VT == MVT::f32 && Subtarget->hasSSE1())
14053     RecipOp = "divf";
14054   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14055            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14056     RecipOp = "vec-divf";
14057   else
14058     return SDValue();
14059
14060   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14061   if (!Recips.isEnabled(RecipOp))
14062     return SDValue();
14063
14064   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14065   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
14066 }
14067
14068 /// If we have at least two divisions that use the same divisor, convert to
14069 /// multplication by a reciprocal. This may need to be adjusted for a given
14070 /// CPU if a division's cost is not at least twice the cost of a multiplication.
14071 /// This is because we still need one division to calculate the reciprocal and
14072 /// then we need two multiplies by that reciprocal as replacements for the
14073 /// original divisions.
14074 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
14075   return 2;
14076 }
14077
14078 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
14079 /// if it's possible.
14080 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
14081                                      SDLoc dl, SelectionDAG &DAG) const {
14082   SDValue Op0 = And.getOperand(0);
14083   SDValue Op1 = And.getOperand(1);
14084   if (Op0.getOpcode() == ISD::TRUNCATE)
14085     Op0 = Op0.getOperand(0);
14086   if (Op1.getOpcode() == ISD::TRUNCATE)
14087     Op1 = Op1.getOperand(0);
14088
14089   SDValue LHS, RHS;
14090   if (Op1.getOpcode() == ISD::SHL)
14091     std::swap(Op0, Op1);
14092   if (Op0.getOpcode() == ISD::SHL) {
14093     if (isOneConstant(Op0.getOperand(0))) {
14094         // If we looked past a truncate, check that it's only truncating away
14095         // known zeros.
14096         unsigned BitWidth = Op0.getValueSizeInBits();
14097         unsigned AndBitWidth = And.getValueSizeInBits();
14098         if (BitWidth > AndBitWidth) {
14099           APInt Zeros, Ones;
14100           DAG.computeKnownBits(Op0, Zeros, Ones);
14101           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
14102             return SDValue();
14103         }
14104         LHS = Op1;
14105         RHS = Op0.getOperand(1);
14106       }
14107   } else if (Op1.getOpcode() == ISD::Constant) {
14108     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
14109     uint64_t AndRHSVal = AndRHS->getZExtValue();
14110     SDValue AndLHS = Op0;
14111
14112     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
14113       LHS = AndLHS.getOperand(0);
14114       RHS = AndLHS.getOperand(1);
14115     }
14116
14117     // Use BT if the immediate can't be encoded in a TEST instruction.
14118     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14119       LHS = AndLHS;
14120       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14121     }
14122   }
14123
14124   if (LHS.getNode()) {
14125     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14126     // instruction.  Since the shift amount is in-range-or-undefined, we know
14127     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14128     // the encoding for the i16 version is larger than the i32 version.
14129     // Also promote i16 to i32 for performance / code size reason.
14130     if (LHS.getValueType() == MVT::i8 ||
14131         LHS.getValueType() == MVT::i16)
14132       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14133
14134     // If the operand types disagree, extend the shift amount to match.  Since
14135     // BT ignores high bits (like shifts) we can use anyextend.
14136     if (LHS.getValueType() != RHS.getValueType())
14137       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14138
14139     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14140     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14141     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14142                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14143   }
14144
14145   return SDValue();
14146 }
14147
14148 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14149 /// mask CMPs.
14150 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14151                               SDValue &Op1) {
14152   unsigned SSECC;
14153   bool Swap = false;
14154
14155   // SSE Condition code mapping:
14156   //  0 - EQ
14157   //  1 - LT
14158   //  2 - LE
14159   //  3 - UNORD
14160   //  4 - NEQ
14161   //  5 - NLT
14162   //  6 - NLE
14163   //  7 - ORD
14164   switch (SetCCOpcode) {
14165   default: llvm_unreachable("Unexpected SETCC condition");
14166   case ISD::SETOEQ:
14167   case ISD::SETEQ:  SSECC = 0; break;
14168   case ISD::SETOGT:
14169   case ISD::SETGT:  Swap = true; // Fallthrough
14170   case ISD::SETLT:
14171   case ISD::SETOLT: SSECC = 1; break;
14172   case ISD::SETOGE:
14173   case ISD::SETGE:  Swap = true; // Fallthrough
14174   case ISD::SETLE:
14175   case ISD::SETOLE: SSECC = 2; break;
14176   case ISD::SETUO:  SSECC = 3; break;
14177   case ISD::SETUNE:
14178   case ISD::SETNE:  SSECC = 4; break;
14179   case ISD::SETULE: Swap = true; // Fallthrough
14180   case ISD::SETUGE: SSECC = 5; break;
14181   case ISD::SETULT: Swap = true; // Fallthrough
14182   case ISD::SETUGT: SSECC = 6; break;
14183   case ISD::SETO:   SSECC = 7; break;
14184   case ISD::SETUEQ:
14185   case ISD::SETONE: SSECC = 8; break;
14186   }
14187   if (Swap)
14188     std::swap(Op0, Op1);
14189
14190   return SSECC;
14191 }
14192
14193 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14194 // ones, and then concatenate the result back.
14195 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14196   MVT VT = Op.getSimpleValueType();
14197
14198   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14199          "Unsupported value type for operation");
14200
14201   unsigned NumElems = VT.getVectorNumElements();
14202   SDLoc dl(Op);
14203   SDValue CC = Op.getOperand(2);
14204
14205   // Extract the LHS vectors
14206   SDValue LHS = Op.getOperand(0);
14207   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14208   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14209
14210   // Extract the RHS vectors
14211   SDValue RHS = Op.getOperand(1);
14212   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14213   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14214
14215   // Issue the operation on the smaller types and concatenate the result back
14216   MVT EltVT = VT.getVectorElementType();
14217   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14218   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14219                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14220                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14221 }
14222
14223 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14224   SDValue Op0 = Op.getOperand(0);
14225   SDValue Op1 = Op.getOperand(1);
14226   SDValue CC = Op.getOperand(2);
14227   MVT VT = Op.getSimpleValueType();
14228   SDLoc dl(Op);
14229
14230   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14231          "Unexpected type for boolean compare operation");
14232   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14233   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14234                                DAG.getConstant(-1, dl, VT));
14235   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14236                                DAG.getConstant(-1, dl, VT));
14237   switch (SetCCOpcode) {
14238   default: llvm_unreachable("Unexpected SETCC condition");
14239   case ISD::SETEQ:
14240     // (x == y) -> ~(x ^ y)
14241     return DAG.getNode(ISD::XOR, dl, VT,
14242                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14243                        DAG.getConstant(-1, dl, VT));
14244   case ISD::SETNE:
14245     // (x != y) -> (x ^ y)
14246     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14247   case ISD::SETUGT:
14248   case ISD::SETGT:
14249     // (x > y) -> (x & ~y)
14250     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14251   case ISD::SETULT:
14252   case ISD::SETLT:
14253     // (x < y) -> (~x & y)
14254     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14255   case ISD::SETULE:
14256   case ISD::SETLE:
14257     // (x <= y) -> (~x | y)
14258     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14259   case ISD::SETUGE:
14260   case ISD::SETGE:
14261     // (x >=y) -> (x | ~y)
14262     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14263   }
14264 }
14265
14266 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14267                                      const X86Subtarget *Subtarget) {
14268   SDValue Op0 = Op.getOperand(0);
14269   SDValue Op1 = Op.getOperand(1);
14270   SDValue CC = Op.getOperand(2);
14271   MVT VT = Op.getSimpleValueType();
14272   SDLoc dl(Op);
14273
14274   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14275          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14276          "Cannot set masked compare for this operation");
14277
14278   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14279   unsigned  Opc = 0;
14280   bool Unsigned = false;
14281   bool Swap = false;
14282   unsigned SSECC;
14283   switch (SetCCOpcode) {
14284   default: llvm_unreachable("Unexpected SETCC condition");
14285   case ISD::SETNE:  SSECC = 4; break;
14286   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14287   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14288   case ISD::SETLT:  Swap = true; //fall-through
14289   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14290   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14291   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14292   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14293   case ISD::SETULE: Unsigned = true; //fall-through
14294   case ISD::SETLE:  SSECC = 2; break;
14295   }
14296
14297   if (Swap)
14298     std::swap(Op0, Op1);
14299   if (Opc)
14300     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14301   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14302   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14303                      DAG.getConstant(SSECC, dl, MVT::i8));
14304 }
14305
14306 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14307 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14308 /// return an empty value.
14309 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14310 {
14311   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14312   if (!BV)
14313     return SDValue();
14314
14315   MVT VT = Op1.getSimpleValueType();
14316   MVT EVT = VT.getVectorElementType();
14317   unsigned n = VT.getVectorNumElements();
14318   SmallVector<SDValue, 8> ULTOp1;
14319
14320   for (unsigned i = 0; i < n; ++i) {
14321     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14322     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14323       return SDValue();
14324
14325     // Avoid underflow.
14326     APInt Val = Elt->getAPIntValue();
14327     if (Val == 0)
14328       return SDValue();
14329
14330     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14331   }
14332
14333   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14334 }
14335
14336 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14337                            SelectionDAG &DAG) {
14338   SDValue Op0 = Op.getOperand(0);
14339   SDValue Op1 = Op.getOperand(1);
14340   SDValue CC = Op.getOperand(2);
14341   MVT VT = Op.getSimpleValueType();
14342   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14343   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14344   SDLoc dl(Op);
14345
14346   if (isFP) {
14347 #ifndef NDEBUG
14348     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14349     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14350 #endif
14351
14352     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14353     unsigned Opc = X86ISD::CMPP;
14354     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14355       assert(VT.getVectorNumElements() <= 16);
14356       Opc = X86ISD::CMPM;
14357     }
14358     // In the two special cases we can't handle, emit two comparisons.
14359     if (SSECC == 8) {
14360       unsigned CC0, CC1;
14361       unsigned CombineOpc;
14362       if (SetCCOpcode == ISD::SETUEQ) {
14363         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14364       } else {
14365         assert(SetCCOpcode == ISD::SETONE);
14366         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14367       }
14368
14369       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14370                                  DAG.getConstant(CC0, dl, MVT::i8));
14371       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14372                                  DAG.getConstant(CC1, dl, MVT::i8));
14373       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14374     }
14375     // Handle all other FP comparisons here.
14376     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14377                        DAG.getConstant(SSECC, dl, MVT::i8));
14378   }
14379
14380   MVT VTOp0 = Op0.getSimpleValueType();
14381   assert(VTOp0 == Op1.getSimpleValueType() &&
14382          "Expected operands with same type!");
14383   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14384          "Invalid number of packed elements for source and destination!");
14385
14386   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14387     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14388     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14389     // legalizer firstly checks if the first operand in input to the setcc has
14390     // a legal type. If so, then it promotes the return type to that same type.
14391     // Otherwise, the return type is promoted to the 'next legal type' which,
14392     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14393     //
14394     // We reach this code only if the following two conditions are met:
14395     // 1. Both return type and operand type have been promoted to wider types
14396     //    by the type legalizer.
14397     // 2. The original operand type has been promoted to a 256-bit vector.
14398     //
14399     // Note that condition 2. only applies for AVX targets.
14400     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14401     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14402   }
14403
14404   // The non-AVX512 code below works under the assumption that source and
14405   // destination types are the same.
14406   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14407          "Value types for source and destination must be the same!");
14408
14409   // Break 256-bit integer vector compare into smaller ones.
14410   if (VT.is256BitVector() && !Subtarget->hasInt256())
14411     return Lower256IntVSETCC(Op, DAG);
14412
14413   MVT OpVT = Op1.getSimpleValueType();
14414   if (OpVT.getVectorElementType() == MVT::i1)
14415     return LowerBoolVSETCC_AVX512(Op, DAG);
14416
14417   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14418   if (Subtarget->hasAVX512()) {
14419     if (Op1.getSimpleValueType().is512BitVector() ||
14420         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14421         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14422       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14423
14424     // In AVX-512 architecture setcc returns mask with i1 elements,
14425     // But there is no compare instruction for i8 and i16 elements in KNL.
14426     // We are not talking about 512-bit operands in this case, these
14427     // types are illegal.
14428     if (MaskResult &&
14429         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14430          OpVT.getVectorElementType().getSizeInBits() >= 8))
14431       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14432                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14433   }
14434
14435   // Lower using XOP integer comparisons.
14436   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14437        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14438     // Translate compare code to XOP PCOM compare mode.
14439     unsigned CmpMode = 0;
14440     switch (SetCCOpcode) {
14441     default: llvm_unreachable("Unexpected SETCC condition");
14442     case ISD::SETULT:
14443     case ISD::SETLT: CmpMode = 0x00; break;
14444     case ISD::SETULE:
14445     case ISD::SETLE: CmpMode = 0x01; break;
14446     case ISD::SETUGT:
14447     case ISD::SETGT: CmpMode = 0x02; break;
14448     case ISD::SETUGE:
14449     case ISD::SETGE: CmpMode = 0x03; break;
14450     case ISD::SETEQ: CmpMode = 0x04; break;
14451     case ISD::SETNE: CmpMode = 0x05; break;
14452     }
14453
14454     // Are we comparing unsigned or signed integers?
14455     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14456       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14457
14458     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14459                        DAG.getConstant(CmpMode, dl, MVT::i8));
14460   }
14461
14462   // We are handling one of the integer comparisons here.  Since SSE only has
14463   // GT and EQ comparisons for integer, swapping operands and multiple
14464   // operations may be required for some comparisons.
14465   unsigned Opc;
14466   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14467   bool Subus = false;
14468
14469   switch (SetCCOpcode) {
14470   default: llvm_unreachable("Unexpected SETCC condition");
14471   case ISD::SETNE:  Invert = true;
14472   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14473   case ISD::SETLT:  Swap = true;
14474   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14475   case ISD::SETGE:  Swap = true;
14476   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14477                     Invert = true; break;
14478   case ISD::SETULT: Swap = true;
14479   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14480                     FlipSigns = true; break;
14481   case ISD::SETUGE: Swap = true;
14482   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14483                     FlipSigns = true; Invert = true; break;
14484   }
14485
14486   // Special case: Use min/max operations for SETULE/SETUGE
14487   MVT VET = VT.getVectorElementType();
14488   bool hasMinMax =
14489        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14490     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14491
14492   if (hasMinMax) {
14493     switch (SetCCOpcode) {
14494     default: break;
14495     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14496     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14497     }
14498
14499     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14500   }
14501
14502   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14503   if (!MinMax && hasSubus) {
14504     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14505     // Op0 u<= Op1:
14506     //   t = psubus Op0, Op1
14507     //   pcmpeq t, <0..0>
14508     switch (SetCCOpcode) {
14509     default: break;
14510     case ISD::SETULT: {
14511       // If the comparison is against a constant we can turn this into a
14512       // setule.  With psubus, setule does not require a swap.  This is
14513       // beneficial because the constant in the register is no longer
14514       // destructed as the destination so it can be hoisted out of a loop.
14515       // Only do this pre-AVX since vpcmp* is no longer destructive.
14516       if (Subtarget->hasAVX())
14517         break;
14518       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14519       if (ULEOp1.getNode()) {
14520         Op1 = ULEOp1;
14521         Subus = true; Invert = false; Swap = false;
14522       }
14523       break;
14524     }
14525     // Psubus is better than flip-sign because it requires no inversion.
14526     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14527     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14528     }
14529
14530     if (Subus) {
14531       Opc = X86ISD::SUBUS;
14532       FlipSigns = false;
14533     }
14534   }
14535
14536   if (Swap)
14537     std::swap(Op0, Op1);
14538
14539   // Check that the operation in question is available (most are plain SSE2,
14540   // but PCMPGTQ and PCMPEQQ have different requirements).
14541   if (VT == MVT::v2i64) {
14542     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14543       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14544
14545       // First cast everything to the right type.
14546       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14547       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14548
14549       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14550       // bits of the inputs before performing those operations. The lower
14551       // compare is always unsigned.
14552       SDValue SB;
14553       if (FlipSigns) {
14554         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14555       } else {
14556         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14557         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14558         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14559                          Sign, Zero, Sign, Zero);
14560       }
14561       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14562       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14563
14564       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14565       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14566       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14567
14568       // Create masks for only the low parts/high parts of the 64 bit integers.
14569       static const int MaskHi[] = { 1, 1, 3, 3 };
14570       static const int MaskLo[] = { 0, 0, 2, 2 };
14571       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14572       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14573       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14574
14575       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14576       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14577
14578       if (Invert)
14579         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14580
14581       return DAG.getBitcast(VT, Result);
14582     }
14583
14584     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14585       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14586       // pcmpeqd + pshufd + pand.
14587       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14588
14589       // First cast everything to the right type.
14590       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14591       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14592
14593       // Do the compare.
14594       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14595
14596       // Make sure the lower and upper halves are both all-ones.
14597       static const int Mask[] = { 1, 0, 3, 2 };
14598       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14599       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14600
14601       if (Invert)
14602         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14603
14604       return DAG.getBitcast(VT, Result);
14605     }
14606   }
14607
14608   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14609   // bits of the inputs before performing those operations.
14610   if (FlipSigns) {
14611     MVT EltVT = VT.getVectorElementType();
14612     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14613                                  VT);
14614     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14615     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14616   }
14617
14618   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14619
14620   // If the logical-not of the result is required, perform that now.
14621   if (Invert)
14622     Result = DAG.getNOT(dl, Result, VT);
14623
14624   if (MinMax)
14625     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14626
14627   if (Subus)
14628     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14629                          getZeroVector(VT, Subtarget, DAG, dl));
14630
14631   return Result;
14632 }
14633
14634 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14635
14636   MVT VT = Op.getSimpleValueType();
14637
14638   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14639
14640   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14641          && "SetCC type must be 8-bit or 1-bit integer");
14642   SDValue Op0 = Op.getOperand(0);
14643   SDValue Op1 = Op.getOperand(1);
14644   SDLoc dl(Op);
14645   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14646
14647   // Optimize to BT if possible.
14648   // Lower (X & (1 << N)) == 0 to BT(X, N).
14649   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14650   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14651   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14652       isNullConstant(Op1) &&
14653       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14654     if (SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG)) {
14655       if (VT == MVT::i1)
14656         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14657       return NewSetCC;
14658     }
14659   }
14660
14661   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14662   // these.
14663   if ((isOneConstant(Op1) || isNullConstant(Op1)) &&
14664       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14665
14666     // If the input is a setcc, then reuse the input setcc or use a new one with
14667     // the inverted condition.
14668     if (Op0.getOpcode() == X86ISD::SETCC) {
14669       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14670       bool Invert = (CC == ISD::SETNE) ^ isNullConstant(Op1);
14671       if (!Invert)
14672         return Op0;
14673
14674       CCode = X86::GetOppositeBranchCondition(CCode);
14675       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14676                                   DAG.getConstant(CCode, dl, MVT::i8),
14677                                   Op0.getOperand(1));
14678       if (VT == MVT::i1)
14679         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14680       return SetCC;
14681     }
14682   }
14683   if ((Op0.getValueType() == MVT::i1) && isOneConstant(Op1) &&
14684       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14685
14686     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14687     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14688   }
14689
14690   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14691   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14692   if (X86CC == X86::COND_INVALID)
14693     return SDValue();
14694
14695   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14696   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14697   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14698                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14699   if (VT == MVT::i1)
14700     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14701   return SetCC;
14702 }
14703
14704 SDValue X86TargetLowering::LowerSETCCE(SDValue Op, SelectionDAG &DAG) const {
14705   SDValue LHS = Op.getOperand(0);
14706   SDValue RHS = Op.getOperand(1);
14707   SDValue Carry = Op.getOperand(2);
14708   SDValue Cond = Op.getOperand(3);
14709   SDLoc DL(Op);
14710
14711   assert(LHS.getSimpleValueType().isInteger() && "SETCCE is integer only.");
14712   X86::CondCode CC = TranslateIntegerX86CC(cast<CondCodeSDNode>(Cond)->get());
14713
14714   assert(Carry.getOpcode() != ISD::CARRY_FALSE);
14715   SDVTList VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14716   SDValue Cmp = DAG.getNode(X86ISD::SBB, DL, VTs, LHS, RHS, Carry);
14717   return DAG.getNode(X86ISD::SETCC, DL, Op.getValueType(),
14718                      DAG.getConstant(CC, DL, MVT::i8), Cmp.getValue(1));
14719 }
14720
14721 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14722 static bool isX86LogicalCmp(SDValue Op) {
14723   unsigned Opc = Op.getNode()->getOpcode();
14724   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14725       Opc == X86ISD::SAHF)
14726     return true;
14727   if (Op.getResNo() == 1 &&
14728       (Opc == X86ISD::ADD ||
14729        Opc == X86ISD::SUB ||
14730        Opc == X86ISD::ADC ||
14731        Opc == X86ISD::SBB ||
14732        Opc == X86ISD::SMUL ||
14733        Opc == X86ISD::UMUL ||
14734        Opc == X86ISD::INC ||
14735        Opc == X86ISD::DEC ||
14736        Opc == X86ISD::OR ||
14737        Opc == X86ISD::XOR ||
14738        Opc == X86ISD::AND))
14739     return true;
14740
14741   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14742     return true;
14743
14744   return false;
14745 }
14746
14747 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14748   if (V.getOpcode() != ISD::TRUNCATE)
14749     return false;
14750
14751   SDValue VOp0 = V.getOperand(0);
14752   unsigned InBits = VOp0.getValueSizeInBits();
14753   unsigned Bits = V.getValueSizeInBits();
14754   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14755 }
14756
14757 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14758   bool addTest = true;
14759   SDValue Cond  = Op.getOperand(0);
14760   SDValue Op1 = Op.getOperand(1);
14761   SDValue Op2 = Op.getOperand(2);
14762   SDLoc DL(Op);
14763   MVT VT = Op1.getSimpleValueType();
14764   SDValue CC;
14765
14766   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14767   // are available or VBLENDV if AVX is available.
14768   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14769   if (Cond.getOpcode() == ISD::SETCC &&
14770       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14771        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14772       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14773     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14774     int SSECC = translateX86FSETCC(
14775         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14776
14777     if (SSECC != 8) {
14778       if (Subtarget->hasAVX512()) {
14779         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14780                                   DAG.getConstant(SSECC, DL, MVT::i8));
14781         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14782       }
14783
14784       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14785                                 DAG.getConstant(SSECC, DL, MVT::i8));
14786
14787       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14788       // of 3 logic instructions for size savings and potentially speed.
14789       // Unfortunately, there is no scalar form of VBLENDV.
14790
14791       // If either operand is a constant, don't try this. We can expect to
14792       // optimize away at least one of the logic instructions later in that
14793       // case, so that sequence would be faster than a variable blend.
14794
14795       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14796       // uses XMM0 as the selection register. That may need just as many
14797       // instructions as the AND/ANDN/OR sequence due to register moves, so
14798       // don't bother.
14799
14800       if (Subtarget->hasAVX() &&
14801           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14802
14803         // Convert to vectors, do a VSELECT, and convert back to scalar.
14804         // All of the conversions should be optimized away.
14805
14806         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14807         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14808         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14809         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14810
14811         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14812         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14813
14814         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14815
14816         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14817                            VSel, DAG.getIntPtrConstant(0, DL));
14818       }
14819       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14820       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14821       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14822     }
14823   }
14824
14825   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14826     SDValue Op1Scalar;
14827     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14828       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14829     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14830       Op1Scalar = Op1.getOperand(0);
14831     SDValue Op2Scalar;
14832     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14833       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14834     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14835       Op2Scalar = Op2.getOperand(0);
14836     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14837       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14838                                       Op1Scalar.getValueType(),
14839                                       Cond, Op1Scalar, Op2Scalar);
14840       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14841         return DAG.getBitcast(VT, newSelect);
14842       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14843       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14844                          DAG.getIntPtrConstant(0, DL));
14845     }
14846   }
14847
14848   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14849     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14850     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14851                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14852     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14853                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14854     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14855                                     Cond, Op1, Op2);
14856     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14857   }
14858
14859   if (Cond.getOpcode() == ISD::SETCC) {
14860     SDValue NewCond = LowerSETCC(Cond, DAG);
14861     if (NewCond.getNode())
14862       Cond = NewCond;
14863   }
14864
14865   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14866   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14867   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14868   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14869   if (Cond.getOpcode() == X86ISD::SETCC &&
14870       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14871       isNullConstant(Cond.getOperand(1).getOperand(1))) {
14872     SDValue Cmp = Cond.getOperand(1);
14873
14874     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14875
14876     if ((isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
14877         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14878       SDValue Y = isAllOnesConstant(Op2) ? Op1 : Op2;
14879
14880       SDValue CmpOp0 = Cmp.getOperand(0);
14881       // Apply further optimizations for special cases
14882       // (select (x != 0), -1, 0) -> neg & sbb
14883       // (select (x == 0), 0, -1) -> neg & sbb
14884       if (isNullConstant(Y) &&
14885             (isAllOnesConstant(Op1) == (CondCode == X86::COND_NE))) {
14886           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14887           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14888                                     DAG.getConstant(0, DL,
14889                                                     CmpOp0.getValueType()),
14890                                     CmpOp0);
14891           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14892                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14893                                     SDValue(Neg.getNode(), 1));
14894           return Res;
14895         }
14896
14897       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14898                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14899       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14900
14901       SDValue Res =   // Res = 0 or -1.
14902         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14903                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14904
14905       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_E))
14906         Res = DAG.getNOT(DL, Res, Res.getValueType());
14907
14908       if (!isNullConstant(Op2))
14909         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14910       return Res;
14911     }
14912   }
14913
14914   // Look past (and (setcc_carry (cmp ...)), 1).
14915   if (Cond.getOpcode() == ISD::AND &&
14916       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
14917       isOneConstant(Cond.getOperand(1)))
14918     Cond = Cond.getOperand(0);
14919
14920   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14921   // setting operand in place of the X86ISD::SETCC.
14922   unsigned CondOpcode = Cond.getOpcode();
14923   if (CondOpcode == X86ISD::SETCC ||
14924       CondOpcode == X86ISD::SETCC_CARRY) {
14925     CC = Cond.getOperand(0);
14926
14927     SDValue Cmp = Cond.getOperand(1);
14928     unsigned Opc = Cmp.getOpcode();
14929     MVT VT = Op.getSimpleValueType();
14930
14931     bool IllegalFPCMov = false;
14932     if (VT.isFloatingPoint() && !VT.isVector() &&
14933         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14934       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14935
14936     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14937         Opc == X86ISD::BT) { // FIXME
14938       Cond = Cmp;
14939       addTest = false;
14940     }
14941   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14942              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14943              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14944               Cond.getOperand(0).getValueType() != MVT::i8)) {
14945     SDValue LHS = Cond.getOperand(0);
14946     SDValue RHS = Cond.getOperand(1);
14947     unsigned X86Opcode;
14948     unsigned X86Cond;
14949     SDVTList VTs;
14950     switch (CondOpcode) {
14951     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14952     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14953     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14954     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14955     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14956     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14957     default: llvm_unreachable("unexpected overflowing operator");
14958     }
14959     if (CondOpcode == ISD::UMULO)
14960       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14961                           MVT::i32);
14962     else
14963       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14964
14965     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14966
14967     if (CondOpcode == ISD::UMULO)
14968       Cond = X86Op.getValue(2);
14969     else
14970       Cond = X86Op.getValue(1);
14971
14972     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14973     addTest = false;
14974   }
14975
14976   if (addTest) {
14977     // Look past the truncate if the high bits are known zero.
14978     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14979       Cond = Cond.getOperand(0);
14980
14981     // We know the result of AND is compared against zero. Try to match
14982     // it to BT.
14983     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14984       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG)) {
14985         CC = NewSetCC.getOperand(0);
14986         Cond = NewSetCC.getOperand(1);
14987         addTest = false;
14988       }
14989     }
14990   }
14991
14992   if (addTest) {
14993     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14994     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14995   }
14996
14997   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14998   // a <  b ?  0 : -1 -> RES = setcc_carry
14999   // a >= b ? -1 :  0 -> RES = setcc_carry
15000   // a >= b ?  0 : -1 -> RES = ~setcc_carry
15001   if (Cond.getOpcode() == X86ISD::SUB) {
15002     Cond = ConvertCmpIfNecessary(Cond, DAG);
15003     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
15004
15005     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
15006         (isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
15007         (isNullConstant(Op1) || isNullConstant(Op2))) {
15008       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15009                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
15010                                 Cond);
15011       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_B))
15012         return DAG.getNOT(DL, Res, Res.getValueType());
15013       return Res;
15014     }
15015   }
15016
15017   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
15018   // widen the cmov and push the truncate through. This avoids introducing a new
15019   // branch during isel and doesn't add any extensions.
15020   if (Op.getValueType() == MVT::i8 &&
15021       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
15022     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
15023     if (T1.getValueType() == T2.getValueType() &&
15024         // Blacklist CopyFromReg to avoid partial register stalls.
15025         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
15026       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
15027       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
15028       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
15029     }
15030   }
15031
15032   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
15033   // condition is true.
15034   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
15035   SDValue Ops[] = { Op2, Op1, CC, Cond };
15036   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
15037 }
15038
15039 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
15040                                        const X86Subtarget *Subtarget,
15041                                        SelectionDAG &DAG) {
15042   MVT VT = Op->getSimpleValueType(0);
15043   SDValue In = Op->getOperand(0);
15044   MVT InVT = In.getSimpleValueType();
15045   MVT VTElt = VT.getVectorElementType();
15046   MVT InVTElt = InVT.getVectorElementType();
15047   SDLoc dl(Op);
15048
15049   // SKX processor
15050   if ((InVTElt == MVT::i1) &&
15051       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
15052         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
15053
15054        ((Subtarget->hasBWI() && VT.is512BitVector() &&
15055         VTElt.getSizeInBits() <= 16)) ||
15056
15057        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
15058         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
15059
15060        ((Subtarget->hasDQI() && VT.is512BitVector() &&
15061         VTElt.getSizeInBits() >= 32))))
15062     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15063
15064   unsigned int NumElts = VT.getVectorNumElements();
15065
15066   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
15067     return SDValue();
15068
15069   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
15070     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
15071       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
15072     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15073   }
15074
15075   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
15076   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
15077   SDValue NegOne =
15078    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
15079                    ExtVT);
15080   SDValue Zero =
15081    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
15082
15083   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
15084   if (VT.is512BitVector())
15085     return V;
15086   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
15087 }
15088
15089 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
15090                                              const X86Subtarget *Subtarget,
15091                                              SelectionDAG &DAG) {
15092   SDValue In = Op->getOperand(0);
15093   MVT VT = Op->getSimpleValueType(0);
15094   MVT InVT = In.getSimpleValueType();
15095   assert(VT.getSizeInBits() == InVT.getSizeInBits());
15096
15097   MVT InSVT = InVT.getVectorElementType();
15098   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
15099
15100   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
15101     return SDValue();
15102   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
15103     return SDValue();
15104
15105   SDLoc dl(Op);
15106
15107   // SSE41 targets can use the pmovsx* instructions directly.
15108   if (Subtarget->hasSSE41())
15109     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15110
15111   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
15112   SDValue Curr = In;
15113   MVT CurrVT = InVT;
15114
15115   // As SRAI is only available on i16/i32 types, we expand only up to i32
15116   // and handle i64 separately.
15117   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
15118     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15119     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15120     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15121     Curr = DAG.getBitcast(CurrVT, Curr);
15122   }
15123
15124   SDValue SignExt = Curr;
15125   if (CurrVT != InVT) {
15126     unsigned SignExtShift =
15127         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
15128     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15129                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15130   }
15131
15132   if (CurrVT == VT)
15133     return SignExt;
15134
15135   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15136     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15137                                DAG.getConstant(31, dl, MVT::i8));
15138     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15139     return DAG.getBitcast(VT, Ext);
15140   }
15141
15142   return SDValue();
15143 }
15144
15145 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15146                                 SelectionDAG &DAG) {
15147   MVT VT = Op->getSimpleValueType(0);
15148   SDValue In = Op->getOperand(0);
15149   MVT InVT = In.getSimpleValueType();
15150   SDLoc dl(Op);
15151
15152   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15153     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15154
15155   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15156       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15157       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15158     return SDValue();
15159
15160   if (Subtarget->hasInt256())
15161     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15162
15163   // Optimize vectors in AVX mode
15164   // Sign extend  v8i16 to v8i32 and
15165   //              v4i32 to v4i64
15166   //
15167   // Divide input vector into two parts
15168   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15169   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15170   // concat the vectors to original VT
15171
15172   unsigned NumElems = InVT.getVectorNumElements();
15173   SDValue Undef = DAG.getUNDEF(InVT);
15174
15175   SmallVector<int,8> ShufMask1(NumElems, -1);
15176   for (unsigned i = 0; i != NumElems/2; ++i)
15177     ShufMask1[i] = i;
15178
15179   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15180
15181   SmallVector<int,8> ShufMask2(NumElems, -1);
15182   for (unsigned i = 0; i != NumElems/2; ++i)
15183     ShufMask2[i] = i + NumElems/2;
15184
15185   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15186
15187   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15188                                 VT.getVectorNumElements()/2);
15189
15190   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15191   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15192
15193   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15194 }
15195
15196 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15197 // may emit an illegal shuffle but the expansion is still better than scalar
15198 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15199 // we'll emit a shuffle and a arithmetic shift.
15200 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15201 // TODO: It is possible to support ZExt by zeroing the undef values during
15202 // the shuffle phase or after the shuffle.
15203 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15204                                  SelectionDAG &DAG) {
15205   MVT RegVT = Op.getSimpleValueType();
15206   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15207   assert(RegVT.isInteger() &&
15208          "We only custom lower integer vector sext loads.");
15209
15210   // Nothing useful we can do without SSE2 shuffles.
15211   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15212
15213   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15214   SDLoc dl(Ld);
15215   EVT MemVT = Ld->getMemoryVT();
15216   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15217   unsigned RegSz = RegVT.getSizeInBits();
15218
15219   ISD::LoadExtType Ext = Ld->getExtensionType();
15220
15221   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15222          && "Only anyext and sext are currently implemented.");
15223   assert(MemVT != RegVT && "Cannot extend to the same type");
15224   assert(MemVT.isVector() && "Must load a vector from memory");
15225
15226   unsigned NumElems = RegVT.getVectorNumElements();
15227   unsigned MemSz = MemVT.getSizeInBits();
15228   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15229
15230   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15231     // The only way in which we have a legal 256-bit vector result but not the
15232     // integer 256-bit operations needed to directly lower a sextload is if we
15233     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15234     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15235     // correctly legalized. We do this late to allow the canonical form of
15236     // sextload to persist throughout the rest of the DAG combiner -- it wants
15237     // to fold together any extensions it can, and so will fuse a sign_extend
15238     // of an sextload into a sextload targeting a wider value.
15239     SDValue Load;
15240     if (MemSz == 128) {
15241       // Just switch this to a normal load.
15242       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15243                                        "it must be a legal 128-bit vector "
15244                                        "type!");
15245       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15246                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15247                   Ld->isInvariant(), Ld->getAlignment());
15248     } else {
15249       assert(MemSz < 128 &&
15250              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15251       // Do an sext load to a 128-bit vector type. We want to use the same
15252       // number of elements, but elements half as wide. This will end up being
15253       // recursively lowered by this routine, but will succeed as we definitely
15254       // have all the necessary features if we're using AVX1.
15255       EVT HalfEltVT =
15256           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15257       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15258       Load =
15259           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15260                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15261                          Ld->isNonTemporal(), Ld->isInvariant(),
15262                          Ld->getAlignment());
15263     }
15264
15265     // Replace chain users with the new chain.
15266     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15267     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15268
15269     // Finally, do a normal sign-extend to the desired register.
15270     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15271   }
15272
15273   // All sizes must be a power of two.
15274   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15275          "Non-power-of-two elements are not custom lowered!");
15276
15277   // Attempt to load the original value using scalar loads.
15278   // Find the largest scalar type that divides the total loaded size.
15279   MVT SclrLoadTy = MVT::i8;
15280   for (MVT Tp : MVT::integer_valuetypes()) {
15281     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15282       SclrLoadTy = Tp;
15283     }
15284   }
15285
15286   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15287   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15288       (64 <= MemSz))
15289     SclrLoadTy = MVT::f64;
15290
15291   // Calculate the number of scalar loads that we need to perform
15292   // in order to load our vector from memory.
15293   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15294
15295   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15296          "Can only lower sext loads with a single scalar load!");
15297
15298   unsigned loadRegZize = RegSz;
15299   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15300     loadRegZize = 128;
15301
15302   // Represent our vector as a sequence of elements which are the
15303   // largest scalar that we can load.
15304   EVT LoadUnitVecVT = EVT::getVectorVT(
15305       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15306
15307   // Represent the data using the same element type that is stored in
15308   // memory. In practice, we ''widen'' MemVT.
15309   EVT WideVecVT =
15310       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15311                        loadRegZize / MemVT.getScalarSizeInBits());
15312
15313   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15314          "Invalid vector type");
15315
15316   // We can't shuffle using an illegal type.
15317   assert(TLI.isTypeLegal(WideVecVT) &&
15318          "We only lower types that form legal widened vector types");
15319
15320   SmallVector<SDValue, 8> Chains;
15321   SDValue Ptr = Ld->getBasePtr();
15322   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15323                                       TLI.getPointerTy(DAG.getDataLayout()));
15324   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15325
15326   for (unsigned i = 0; i < NumLoads; ++i) {
15327     // Perform a single load.
15328     SDValue ScalarLoad =
15329         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15330                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15331                     Ld->getAlignment());
15332     Chains.push_back(ScalarLoad.getValue(1));
15333     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15334     // another round of DAGCombining.
15335     if (i == 0)
15336       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15337     else
15338       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15339                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15340
15341     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15342   }
15343
15344   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15345
15346   // Bitcast the loaded value to a vector of the original element type, in
15347   // the size of the target vector type.
15348   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15349   unsigned SizeRatio = RegSz / MemSz;
15350
15351   if (Ext == ISD::SEXTLOAD) {
15352     // If we have SSE4.1, we can directly emit a VSEXT node.
15353     if (Subtarget->hasSSE41()) {
15354       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15355       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15356       return Sext;
15357     }
15358
15359     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15360     // lanes.
15361     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15362            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15363
15364     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15365     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15366     return Shuff;
15367   }
15368
15369   // Redistribute the loaded elements into the different locations.
15370   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15371   for (unsigned i = 0; i != NumElems; ++i)
15372     ShuffleVec[i * SizeRatio] = i;
15373
15374   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15375                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15376
15377   // Bitcast to the requested type.
15378   Shuff = DAG.getBitcast(RegVT, Shuff);
15379   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15380   return Shuff;
15381 }
15382
15383 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15384 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15385 // from the AND / OR.
15386 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15387   Opc = Op.getOpcode();
15388   if (Opc != ISD::OR && Opc != ISD::AND)
15389     return false;
15390   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15391           Op.getOperand(0).hasOneUse() &&
15392           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15393           Op.getOperand(1).hasOneUse());
15394 }
15395
15396 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15397 // 1 and that the SETCC node has a single use.
15398 static bool isXor1OfSetCC(SDValue Op) {
15399   if (Op.getOpcode() != ISD::XOR)
15400     return false;
15401   if (isOneConstant(Op.getOperand(1)))
15402     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15403            Op.getOperand(0).hasOneUse();
15404   return false;
15405 }
15406
15407 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15408   bool addTest = true;
15409   SDValue Chain = Op.getOperand(0);
15410   SDValue Cond  = Op.getOperand(1);
15411   SDValue Dest  = Op.getOperand(2);
15412   SDLoc dl(Op);
15413   SDValue CC;
15414   bool Inverted = false;
15415
15416   if (Cond.getOpcode() == ISD::SETCC) {
15417     // Check for setcc([su]{add,sub,mul}o == 0).
15418     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15419         isNullConstant(Cond.getOperand(1)) &&
15420         Cond.getOperand(0).getResNo() == 1 &&
15421         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15422          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15423          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15424          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15425          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15426          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15427       Inverted = true;
15428       Cond = Cond.getOperand(0);
15429     } else {
15430       SDValue NewCond = LowerSETCC(Cond, DAG);
15431       if (NewCond.getNode())
15432         Cond = NewCond;
15433     }
15434   }
15435 #if 0
15436   // FIXME: LowerXALUO doesn't handle these!!
15437   else if (Cond.getOpcode() == X86ISD::ADD  ||
15438            Cond.getOpcode() == X86ISD::SUB  ||
15439            Cond.getOpcode() == X86ISD::SMUL ||
15440            Cond.getOpcode() == X86ISD::UMUL)
15441     Cond = LowerXALUO(Cond, DAG);
15442 #endif
15443
15444   // Look pass (and (setcc_carry (cmp ...)), 1).
15445   if (Cond.getOpcode() == ISD::AND &&
15446       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
15447       isOneConstant(Cond.getOperand(1)))
15448     Cond = Cond.getOperand(0);
15449
15450   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15451   // setting operand in place of the X86ISD::SETCC.
15452   unsigned CondOpcode = Cond.getOpcode();
15453   if (CondOpcode == X86ISD::SETCC ||
15454       CondOpcode == X86ISD::SETCC_CARRY) {
15455     CC = Cond.getOperand(0);
15456
15457     SDValue Cmp = Cond.getOperand(1);
15458     unsigned Opc = Cmp.getOpcode();
15459     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15460     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15461       Cond = Cmp;
15462       addTest = false;
15463     } else {
15464       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15465       default: break;
15466       case X86::COND_O:
15467       case X86::COND_B:
15468         // These can only come from an arithmetic instruction with overflow,
15469         // e.g. SADDO, UADDO.
15470         Cond = Cond.getNode()->getOperand(1);
15471         addTest = false;
15472         break;
15473       }
15474     }
15475   }
15476   CondOpcode = Cond.getOpcode();
15477   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15478       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15479       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15480        Cond.getOperand(0).getValueType() != MVT::i8)) {
15481     SDValue LHS = Cond.getOperand(0);
15482     SDValue RHS = Cond.getOperand(1);
15483     unsigned X86Opcode;
15484     unsigned X86Cond;
15485     SDVTList VTs;
15486     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15487     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15488     // X86ISD::INC).
15489     switch (CondOpcode) {
15490     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15491     case ISD::SADDO:
15492       if (isOneConstant(RHS)) {
15493           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15494           break;
15495         }
15496       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15497     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15498     case ISD::SSUBO:
15499       if (isOneConstant(RHS)) {
15500           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15501           break;
15502         }
15503       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15504     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15505     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15506     default: llvm_unreachable("unexpected overflowing operator");
15507     }
15508     if (Inverted)
15509       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15510     if (CondOpcode == ISD::UMULO)
15511       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15512                           MVT::i32);
15513     else
15514       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15515
15516     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15517
15518     if (CondOpcode == ISD::UMULO)
15519       Cond = X86Op.getValue(2);
15520     else
15521       Cond = X86Op.getValue(1);
15522
15523     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15524     addTest = false;
15525   } else {
15526     unsigned CondOpc;
15527     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15528       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15529       if (CondOpc == ISD::OR) {
15530         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15531         // two branches instead of an explicit OR instruction with a
15532         // separate test.
15533         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15534             isX86LogicalCmp(Cmp)) {
15535           CC = Cond.getOperand(0).getOperand(0);
15536           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15537                               Chain, Dest, CC, Cmp);
15538           CC = Cond.getOperand(1).getOperand(0);
15539           Cond = Cmp;
15540           addTest = false;
15541         }
15542       } else { // ISD::AND
15543         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15544         // two branches instead of an explicit AND instruction with a
15545         // separate test. However, we only do this if this block doesn't
15546         // have a fall-through edge, because this requires an explicit
15547         // jmp when the condition is false.
15548         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15549             isX86LogicalCmp(Cmp) &&
15550             Op.getNode()->hasOneUse()) {
15551           X86::CondCode CCode =
15552             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15553           CCode = X86::GetOppositeBranchCondition(CCode);
15554           CC = DAG.getConstant(CCode, dl, MVT::i8);
15555           SDNode *User = *Op.getNode()->use_begin();
15556           // Look for an unconditional branch following this conditional branch.
15557           // We need this because we need to reverse the successors in order
15558           // to implement FCMP_OEQ.
15559           if (User->getOpcode() == ISD::BR) {
15560             SDValue FalseBB = User->getOperand(1);
15561             SDNode *NewBR =
15562               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15563             assert(NewBR == User);
15564             (void)NewBR;
15565             Dest = FalseBB;
15566
15567             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15568                                 Chain, Dest, CC, Cmp);
15569             X86::CondCode CCode =
15570               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15571             CCode = X86::GetOppositeBranchCondition(CCode);
15572             CC = DAG.getConstant(CCode, dl, MVT::i8);
15573             Cond = Cmp;
15574             addTest = false;
15575           }
15576         }
15577       }
15578     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15579       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15580       // It should be transformed during dag combiner except when the condition
15581       // is set by a arithmetics with overflow node.
15582       X86::CondCode CCode =
15583         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15584       CCode = X86::GetOppositeBranchCondition(CCode);
15585       CC = DAG.getConstant(CCode, dl, MVT::i8);
15586       Cond = Cond.getOperand(0).getOperand(1);
15587       addTest = false;
15588     } else if (Cond.getOpcode() == ISD::SETCC &&
15589                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15590       // For FCMP_OEQ, we can emit
15591       // two branches instead of an explicit AND instruction with a
15592       // separate test. However, we only do this if this block doesn't
15593       // have a fall-through edge, because this requires an explicit
15594       // jmp when the condition is false.
15595       if (Op.getNode()->hasOneUse()) {
15596         SDNode *User = *Op.getNode()->use_begin();
15597         // Look for an unconditional branch following this conditional branch.
15598         // We need this because we need to reverse the successors in order
15599         // to implement FCMP_OEQ.
15600         if (User->getOpcode() == ISD::BR) {
15601           SDValue FalseBB = User->getOperand(1);
15602           SDNode *NewBR =
15603             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15604           assert(NewBR == User);
15605           (void)NewBR;
15606           Dest = FalseBB;
15607
15608           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15609                                     Cond.getOperand(0), Cond.getOperand(1));
15610           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15611           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15612           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15613                               Chain, Dest, CC, Cmp);
15614           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15615           Cond = Cmp;
15616           addTest = false;
15617         }
15618       }
15619     } else if (Cond.getOpcode() == ISD::SETCC &&
15620                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15621       // For FCMP_UNE, we can emit
15622       // two branches instead of an explicit AND instruction with a
15623       // separate test. However, we only do this if this block doesn't
15624       // have a fall-through edge, because this requires an explicit
15625       // jmp when the condition is false.
15626       if (Op.getNode()->hasOneUse()) {
15627         SDNode *User = *Op.getNode()->use_begin();
15628         // Look for an unconditional branch following this conditional branch.
15629         // We need this because we need to reverse the successors in order
15630         // to implement FCMP_UNE.
15631         if (User->getOpcode() == ISD::BR) {
15632           SDValue FalseBB = User->getOperand(1);
15633           SDNode *NewBR =
15634             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15635           assert(NewBR == User);
15636           (void)NewBR;
15637
15638           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15639                                     Cond.getOperand(0), Cond.getOperand(1));
15640           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15641           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15642           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15643                               Chain, Dest, CC, Cmp);
15644           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15645           Cond = Cmp;
15646           addTest = false;
15647           Dest = FalseBB;
15648         }
15649       }
15650     }
15651   }
15652
15653   if (addTest) {
15654     // Look pass the truncate if the high bits are known zero.
15655     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15656         Cond = Cond.getOperand(0);
15657
15658     // We know the result of AND is compared against zero. Try to match
15659     // it to BT.
15660     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15661       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG)) {
15662         CC = NewSetCC.getOperand(0);
15663         Cond = NewSetCC.getOperand(1);
15664         addTest = false;
15665       }
15666     }
15667   }
15668
15669   if (addTest) {
15670     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15671     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15672     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15673   }
15674   Cond = ConvertCmpIfNecessary(Cond, DAG);
15675   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15676                      Chain, Dest, CC, Cond);
15677 }
15678
15679 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15680 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15681 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15682 // that the guard pages used by the OS virtual memory manager are allocated in
15683 // correct sequence.
15684 SDValue
15685 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15686                                            SelectionDAG &DAG) const {
15687   MachineFunction &MF = DAG.getMachineFunction();
15688   bool SplitStack = MF.shouldSplitStack();
15689   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15690                SplitStack;
15691   SDLoc dl(Op);
15692
15693   // Get the inputs.
15694   SDNode *Node = Op.getNode();
15695   SDValue Chain = Op.getOperand(0);
15696   SDValue Size  = Op.getOperand(1);
15697   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15698   EVT VT = Node->getValueType(0);
15699
15700   // Chain the dynamic stack allocation so that it doesn't modify the stack
15701   // pointer when other instructions are using the stack.
15702   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true), dl);
15703
15704   bool Is64Bit = Subtarget->is64Bit();
15705   MVT SPTy = getPointerTy(DAG.getDataLayout());
15706
15707   SDValue Result;
15708   if (!Lower) {
15709     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15710     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15711     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15712                     " not tell us which reg is the stack pointer!");
15713     EVT VT = Node->getValueType(0);
15714     SDValue Tmp3 = Node->getOperand(2);
15715
15716     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15717     Chain = SP.getValue(1);
15718     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15719     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15720     unsigned StackAlign = TFI.getStackAlignment();
15721     Result = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15722     if (Align > StackAlign)
15723       Result = DAG.getNode(ISD::AND, dl, VT, Result,
15724                          DAG.getConstant(-(uint64_t)Align, dl, VT));
15725     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Result); // Output chain
15726   } else if (SplitStack) {
15727     MachineRegisterInfo &MRI = MF.getRegInfo();
15728
15729     if (Is64Bit) {
15730       // The 64 bit implementation of segmented stacks needs to clobber both r10
15731       // r11. This makes it impossible to use it along with nested parameters.
15732       const Function *F = MF.getFunction();
15733
15734       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15735            I != E; ++I)
15736         if (I->hasNestAttr())
15737           report_fatal_error("Cannot use segmented stacks with functions that "
15738                              "have nested arguments.");
15739     }
15740
15741     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15742     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15743     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15744     Result = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15745                                 DAG.getRegister(Vreg, SPTy));
15746   } else {
15747     SDValue Flag;
15748     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15749
15750     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15751     Flag = Chain.getValue(1);
15752     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15753
15754     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15755
15756     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15757     unsigned SPReg = RegInfo->getStackRegister();
15758     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15759     Chain = SP.getValue(1);
15760
15761     if (Align) {
15762       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15763                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15764       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15765     }
15766
15767     Result = SP;
15768   }
15769
15770   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15771                              DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
15772
15773   SDValue Ops[2] = {Result, Chain};
15774   return DAG.getMergeValues(Ops, dl);
15775 }
15776
15777 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15778   MachineFunction &MF = DAG.getMachineFunction();
15779   auto PtrVT = getPointerTy(MF.getDataLayout());
15780   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15781
15782   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15783   SDLoc DL(Op);
15784
15785   if (!Subtarget->is64Bit() ||
15786       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15787     // vastart just stores the address of the VarArgsFrameIndex slot into the
15788     // memory location argument.
15789     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15790     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15791                         MachinePointerInfo(SV), false, false, 0);
15792   }
15793
15794   // __va_list_tag:
15795   //   gp_offset         (0 - 6 * 8)
15796   //   fp_offset         (48 - 48 + 8 * 16)
15797   //   overflow_arg_area (point to parameters coming in memory).
15798   //   reg_save_area
15799   SmallVector<SDValue, 8> MemOps;
15800   SDValue FIN = Op.getOperand(1);
15801   // Store gp_offset
15802   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15803                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15804                                                DL, MVT::i32),
15805                                FIN, MachinePointerInfo(SV), false, false, 0);
15806   MemOps.push_back(Store);
15807
15808   // Store fp_offset
15809   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15810   Store = DAG.getStore(Op.getOperand(0), DL,
15811                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15812                                        MVT::i32),
15813                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15814   MemOps.push_back(Store);
15815
15816   // Store ptr to overflow_arg_area
15817   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15818   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15819   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15820                        MachinePointerInfo(SV, 8),
15821                        false, false, 0);
15822   MemOps.push_back(Store);
15823
15824   // Store ptr to reg_save_area.
15825   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15826       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15827   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15828   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15829       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15830   MemOps.push_back(Store);
15831   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15832 }
15833
15834 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15835   assert(Subtarget->is64Bit() &&
15836          "LowerVAARG only handles 64-bit va_arg!");
15837   assert(Op.getNode()->getNumOperands() == 4);
15838
15839   MachineFunction &MF = DAG.getMachineFunction();
15840   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15841     // The Win64 ABI uses char* instead of a structure.
15842     return DAG.expandVAArg(Op.getNode());
15843
15844   SDValue Chain = Op.getOperand(0);
15845   SDValue SrcPtr = Op.getOperand(1);
15846   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15847   unsigned Align = Op.getConstantOperandVal(3);
15848   SDLoc dl(Op);
15849
15850   EVT ArgVT = Op.getNode()->getValueType(0);
15851   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15852   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15853   uint8_t ArgMode;
15854
15855   // Decide which area this value should be read from.
15856   // TODO: Implement the AMD64 ABI in its entirety. This simple
15857   // selection mechanism works only for the basic types.
15858   if (ArgVT == MVT::f80) {
15859     llvm_unreachable("va_arg for f80 not yet implemented");
15860   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15861     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15862   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15863     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15864   } else {
15865     llvm_unreachable("Unhandled argument type in LowerVAARG");
15866   }
15867
15868   if (ArgMode == 2) {
15869     // Sanity Check: Make sure using fp_offset makes sense.
15870     assert(!Subtarget->useSoftFloat() &&
15871            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15872            Subtarget->hasSSE1());
15873   }
15874
15875   // Insert VAARG_64 node into the DAG
15876   // VAARG_64 returns two values: Variable Argument Address, Chain
15877   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15878                        DAG.getConstant(ArgMode, dl, MVT::i8),
15879                        DAG.getConstant(Align, dl, MVT::i32)};
15880   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15881   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15882                                           VTs, InstOps, MVT::i64,
15883                                           MachinePointerInfo(SV),
15884                                           /*Align=*/0,
15885                                           /*Volatile=*/false,
15886                                           /*ReadMem=*/true,
15887                                           /*WriteMem=*/true);
15888   Chain = VAARG.getValue(1);
15889
15890   // Load the next argument and return it
15891   return DAG.getLoad(ArgVT, dl,
15892                      Chain,
15893                      VAARG,
15894                      MachinePointerInfo(),
15895                      false, false, false, 0);
15896 }
15897
15898 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15899                            SelectionDAG &DAG) {
15900   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15901   // where a va_list is still an i8*.
15902   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15903   if (Subtarget->isCallingConvWin64(
15904         DAG.getMachineFunction().getFunction()->getCallingConv()))
15905     // Probably a Win64 va_copy.
15906     return DAG.expandVACopy(Op.getNode());
15907
15908   SDValue Chain = Op.getOperand(0);
15909   SDValue DstPtr = Op.getOperand(1);
15910   SDValue SrcPtr = Op.getOperand(2);
15911   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15912   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15913   SDLoc DL(Op);
15914
15915   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15916                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15917                        false, false,
15918                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15919 }
15920
15921 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15922 // amount is a constant. Takes immediate version of shift as input.
15923 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15924                                           SDValue SrcOp, uint64_t ShiftAmt,
15925                                           SelectionDAG &DAG) {
15926   MVT ElementType = VT.getVectorElementType();
15927
15928   // Fold this packed shift into its first operand if ShiftAmt is 0.
15929   if (ShiftAmt == 0)
15930     return SrcOp;
15931
15932   // Check for ShiftAmt >= element width
15933   if (ShiftAmt >= ElementType.getSizeInBits()) {
15934     if (Opc == X86ISD::VSRAI)
15935       ShiftAmt = ElementType.getSizeInBits() - 1;
15936     else
15937       return DAG.getConstant(0, dl, VT);
15938   }
15939
15940   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15941          && "Unknown target vector shift-by-constant node");
15942
15943   // Fold this packed vector shift into a build vector if SrcOp is a
15944   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15945   if (VT == SrcOp.getSimpleValueType() &&
15946       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15947     SmallVector<SDValue, 8> Elts;
15948     unsigned NumElts = SrcOp->getNumOperands();
15949     ConstantSDNode *ND;
15950
15951     switch(Opc) {
15952     default: llvm_unreachable(nullptr);
15953     case X86ISD::VSHLI:
15954       for (unsigned i=0; i!=NumElts; ++i) {
15955         SDValue CurrentOp = SrcOp->getOperand(i);
15956         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15957           Elts.push_back(CurrentOp);
15958           continue;
15959         }
15960         ND = cast<ConstantSDNode>(CurrentOp);
15961         const APInt &C = ND->getAPIntValue();
15962         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15963       }
15964       break;
15965     case X86ISD::VSRLI:
15966       for (unsigned i=0; i!=NumElts; ++i) {
15967         SDValue CurrentOp = SrcOp->getOperand(i);
15968         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15969           Elts.push_back(CurrentOp);
15970           continue;
15971         }
15972         ND = cast<ConstantSDNode>(CurrentOp);
15973         const APInt &C = ND->getAPIntValue();
15974         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15975       }
15976       break;
15977     case X86ISD::VSRAI:
15978       for (unsigned i=0; i!=NumElts; ++i) {
15979         SDValue CurrentOp = SrcOp->getOperand(i);
15980         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15981           Elts.push_back(CurrentOp);
15982           continue;
15983         }
15984         ND = cast<ConstantSDNode>(CurrentOp);
15985         const APInt &C = ND->getAPIntValue();
15986         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15987       }
15988       break;
15989     }
15990
15991     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15992   }
15993
15994   return DAG.getNode(Opc, dl, VT, SrcOp,
15995                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15996 }
15997
15998 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15999 // may or may not be a constant. Takes immediate version of shift as input.
16000 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
16001                                    SDValue SrcOp, SDValue ShAmt,
16002                                    SelectionDAG &DAG) {
16003   MVT SVT = ShAmt.getSimpleValueType();
16004   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
16005
16006   // Catch shift-by-constant.
16007   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
16008     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
16009                                       CShAmt->getZExtValue(), DAG);
16010
16011   // Change opcode to non-immediate version
16012   switch (Opc) {
16013     default: llvm_unreachable("Unknown target vector shift node");
16014     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
16015     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
16016     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
16017   }
16018
16019   const X86Subtarget &Subtarget =
16020       static_cast<const X86Subtarget &>(DAG.getSubtarget());
16021   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
16022       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
16023     // Let the shuffle legalizer expand this shift amount node.
16024     SDValue Op0 = ShAmt.getOperand(0);
16025     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
16026     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
16027   } else {
16028     // Need to build a vector containing shift amount.
16029     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
16030     SmallVector<SDValue, 4> ShOps;
16031     ShOps.push_back(ShAmt);
16032     if (SVT == MVT::i32) {
16033       ShOps.push_back(DAG.getConstant(0, dl, SVT));
16034       ShOps.push_back(DAG.getUNDEF(SVT));
16035     }
16036     ShOps.push_back(DAG.getUNDEF(SVT));
16037
16038     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
16039     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
16040   }
16041
16042   // The return type has to be a 128-bit type with the same element
16043   // type as the input type.
16044   MVT EltVT = VT.getVectorElementType();
16045   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
16046
16047   ShAmt = DAG.getBitcast(ShVT, ShAmt);
16048   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
16049 }
16050
16051 /// \brief Return Mask with the necessary casting or extending
16052 /// for \p Mask according to \p MaskVT when lowering masking intrinsics
16053 static SDValue getMaskNode(SDValue Mask, MVT MaskVT,
16054                            const X86Subtarget *Subtarget,
16055                            SelectionDAG &DAG, SDLoc dl) {
16056
16057   if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
16058     // Mask should be extended
16059     Mask = DAG.getNode(ISD::ANY_EXTEND, dl,
16060                        MVT::getIntegerVT(MaskVT.getSizeInBits()), Mask);
16061   }
16062
16063   if (Mask.getSimpleValueType() == MVT::i64 && Subtarget->is32Bit()) {
16064     if (MaskVT == MVT::v64i1) {
16065       assert(Subtarget->hasBWI() && "Expected AVX512BW target!");
16066       // In case 32bit mode, bitcast i64 is illegal, extend/split it.
16067       SDValue Lo, Hi;
16068       Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16069                           DAG.getConstant(0, dl, MVT::i32));
16070       Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16071                           DAG.getConstant(1, dl, MVT::i32));
16072
16073       Lo = DAG.getBitcast(MVT::v32i1, Lo);
16074       Hi = DAG.getBitcast(MVT::v32i1, Hi);
16075
16076       return DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v64i1, Lo, Hi);
16077     } else {
16078       // MaskVT require < 64bit. Truncate mask (should succeed in any case),
16079       // and bitcast.
16080       MVT TruncVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
16081       return DAG.getBitcast(MaskVT,
16082                             DAG.getNode(ISD::TRUNCATE, dl, TruncVT, Mask));
16083     }
16084
16085   } else {
16086     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16087                                      Mask.getSimpleValueType().getSizeInBits());
16088     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16089     // are extracted by EXTRACT_SUBVECTOR.
16090     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16091                        DAG.getBitcast(BitcastVT, Mask),
16092                        DAG.getIntPtrConstant(0, dl));
16093   }
16094 }
16095
16096 /// \brief Return (and \p Op, \p Mask) for compare instructions or
16097 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
16098 /// necessary casting or extending for \p Mask when lowering masking intrinsics
16099 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
16100                   SDValue PreservedSrc,
16101                   const X86Subtarget *Subtarget,
16102                   SelectionDAG &DAG) {
16103   MVT VT = Op.getSimpleValueType();
16104   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16105   unsigned OpcodeSelect = ISD::VSELECT;
16106   SDLoc dl(Op);
16107
16108   if (isAllOnesConstant(Mask))
16109     return Op;
16110
16111   SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16112
16113   switch (Op.getOpcode()) {
16114   default: break;
16115   case X86ISD::PCMPEQM:
16116   case X86ISD::PCMPGTM:
16117   case X86ISD::CMPM:
16118   case X86ISD::CMPMU:
16119     return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
16120   case X86ISD::VFPCLASS:
16121     case X86ISD::VFPCLASSS:
16122     return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
16123   case X86ISD::VTRUNC:
16124   case X86ISD::VTRUNCS:
16125   case X86ISD::VTRUNCUS:
16126     // We can't use ISD::VSELECT here because it is not always "Legal"
16127     // for the destination type. For example vpmovqb require only AVX512
16128     // and vselect that can operate on byte element type require BWI
16129     OpcodeSelect = X86ISD::SELECT;
16130     break;
16131   }
16132   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16133     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16134   return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16135 }
16136
16137 /// \brief Creates an SDNode for a predicated scalar operation.
16138 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16139 /// The mask is coming as MVT::i8 and it should be truncated
16140 /// to MVT::i1 while lowering masking intrinsics.
16141 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16142 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16143 /// for a scalar instruction.
16144 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16145                                     SDValue PreservedSrc,
16146                                     const X86Subtarget *Subtarget,
16147                                     SelectionDAG &DAG) {
16148   if (isAllOnesConstant(Mask))
16149     return Op;
16150
16151   MVT VT = Op.getSimpleValueType();
16152   SDLoc dl(Op);
16153   // The mask should be of type MVT::i1
16154   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16155
16156   if (Op.getOpcode() == X86ISD::FSETCC)
16157     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16158   if (Op.getOpcode() == X86ISD::VFPCLASS ||
16159       Op.getOpcode() == X86ISD::VFPCLASSS)
16160     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16161
16162   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16163     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16164   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16165 }
16166
16167 static int getSEHRegistrationNodeSize(const Function *Fn) {
16168   if (!Fn->hasPersonalityFn())
16169     report_fatal_error(
16170         "querying registration node size for function without personality");
16171   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16172   // WinEHStatePass for the full struct definition.
16173   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16174   case EHPersonality::MSVC_X86SEH: return 24;
16175   case EHPersonality::MSVC_CXX: return 16;
16176   default: break;
16177   }
16178   report_fatal_error(
16179       "can only recover FP for 32-bit MSVC EH personality functions");
16180 }
16181
16182 /// When the MSVC runtime transfers control to us, either to an outlined
16183 /// function or when returning to a parent frame after catching an exception, we
16184 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16185 /// Here's the math:
16186 ///   RegNodeBase = EntryEBP - RegNodeSize
16187 ///   ParentFP = RegNodeBase - ParentFrameOffset
16188 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16189 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16190 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16191                                    SDValue EntryEBP) {
16192   MachineFunction &MF = DAG.getMachineFunction();
16193   SDLoc dl;
16194
16195   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16196   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16197
16198   // It's possible that the parent function no longer has a personality function
16199   // if the exceptional code was optimized away, in which case we just return
16200   // the incoming EBP.
16201   if (!Fn->hasPersonalityFn())
16202     return EntryEBP;
16203
16204   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16205   // registration, or the .set_setframe offset.
16206   MCSymbol *OffsetSym =
16207       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16208           GlobalValue::getRealLinkageName(Fn->getName()));
16209   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16210   SDValue ParentFrameOffset =
16211       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16212
16213   // Return EntryEBP + ParentFrameOffset for x64. This adjusts from RSP after
16214   // prologue to RBP in the parent function.
16215   const X86Subtarget &Subtarget =
16216       static_cast<const X86Subtarget &>(DAG.getSubtarget());
16217   if (Subtarget.is64Bit())
16218     return DAG.getNode(ISD::ADD, dl, PtrVT, EntryEBP, ParentFrameOffset);
16219
16220   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16221   // RegNodeBase = EntryEBP - RegNodeSize
16222   // ParentFP = RegNodeBase - ParentFrameOffset
16223   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16224                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16225   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, ParentFrameOffset);
16226 }
16227
16228 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16229                                        SelectionDAG &DAG) {
16230   SDLoc dl(Op);
16231   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16232   MVT VT = Op.getSimpleValueType();
16233   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16234   if (IntrData) {
16235     switch(IntrData->Type) {
16236     case INTR_TYPE_1OP:
16237       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16238     case INTR_TYPE_2OP:
16239       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16240         Op.getOperand(2));
16241     case INTR_TYPE_2OP_IMM8:
16242       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16243                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16244     case INTR_TYPE_3OP:
16245       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16246         Op.getOperand(2), Op.getOperand(3));
16247     case INTR_TYPE_4OP:
16248       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16249         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16250     case INTR_TYPE_1OP_MASK_RM: {
16251       SDValue Src = Op.getOperand(1);
16252       SDValue PassThru = Op.getOperand(2);
16253       SDValue Mask = Op.getOperand(3);
16254       SDValue RoundingMode;
16255       // We allways add rounding mode to the Node.
16256       // If the rounding mode is not specified, we add the
16257       // "current direction" mode.
16258       if (Op.getNumOperands() == 4)
16259         RoundingMode =
16260           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16261       else
16262         RoundingMode = Op.getOperand(4);
16263       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16264       if (IntrWithRoundingModeOpcode != 0)
16265         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16266             X86::STATIC_ROUNDING::CUR_DIRECTION)
16267           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16268                                       dl, Op.getValueType(), Src, RoundingMode),
16269                                       Mask, PassThru, Subtarget, DAG);
16270       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16271                                               RoundingMode),
16272                                   Mask, PassThru, Subtarget, DAG);
16273     }
16274     case INTR_TYPE_1OP_MASK: {
16275       SDValue Src = Op.getOperand(1);
16276       SDValue PassThru = Op.getOperand(2);
16277       SDValue Mask = Op.getOperand(3);
16278       // We add rounding mode to the Node when
16279       //   - RM Opcode is specified and
16280       //   - RM is not "current direction".
16281       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16282       if (IntrWithRoundingModeOpcode != 0) {
16283         SDValue Rnd = Op.getOperand(4);
16284         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16285         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16286           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16287                                       dl, Op.getValueType(),
16288                                       Src, Rnd),
16289                                       Mask, PassThru, Subtarget, DAG);
16290         }
16291       }
16292       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16293                                   Mask, PassThru, Subtarget, DAG);
16294     }
16295     case INTR_TYPE_SCALAR_MASK: {
16296       SDValue Src1 = Op.getOperand(1);
16297       SDValue Src2 = Op.getOperand(2);
16298       SDValue passThru = Op.getOperand(3);
16299       SDValue Mask = Op.getOperand(4);
16300       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16301                                   Mask, passThru, Subtarget, DAG);
16302     }
16303     case INTR_TYPE_SCALAR_MASK_RM: {
16304       SDValue Src1 = Op.getOperand(1);
16305       SDValue Src2 = Op.getOperand(2);
16306       SDValue Src0 = Op.getOperand(3);
16307       SDValue Mask = Op.getOperand(4);
16308       // There are 2 kinds of intrinsics in this group:
16309       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16310       // (2) With rounding mode and sae - 7 operands.
16311       if (Op.getNumOperands() == 6) {
16312         SDValue Sae  = Op.getOperand(5);
16313         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16314         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16315                                                 Sae),
16316                                     Mask, Src0, Subtarget, DAG);
16317       }
16318       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16319       SDValue RoundingMode  = Op.getOperand(5);
16320       SDValue Sae  = Op.getOperand(6);
16321       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16322                                               RoundingMode, Sae),
16323                                   Mask, Src0, Subtarget, DAG);
16324     }
16325     case INTR_TYPE_2OP_MASK:
16326     case INTR_TYPE_2OP_IMM8_MASK: {
16327       SDValue Src1 = Op.getOperand(1);
16328       SDValue Src2 = Op.getOperand(2);
16329       SDValue PassThru = Op.getOperand(3);
16330       SDValue Mask = Op.getOperand(4);
16331
16332       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16333         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16334
16335       // We specify 2 possible opcodes for intrinsics with rounding modes.
16336       // First, we check if the intrinsic may have non-default rounding mode,
16337       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16338       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16339       if (IntrWithRoundingModeOpcode != 0) {
16340         SDValue Rnd = Op.getOperand(5);
16341         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16342         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16343           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16344                                       dl, Op.getValueType(),
16345                                       Src1, Src2, Rnd),
16346                                       Mask, PassThru, Subtarget, DAG);
16347         }
16348       }
16349       // TODO: Intrinsics should have fast-math-flags to propagate.
16350       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16351                                   Mask, PassThru, Subtarget, DAG);
16352     }
16353     case INTR_TYPE_2OP_MASK_RM: {
16354       SDValue Src1 = Op.getOperand(1);
16355       SDValue Src2 = Op.getOperand(2);
16356       SDValue PassThru = Op.getOperand(3);
16357       SDValue Mask = Op.getOperand(4);
16358       // We specify 2 possible modes for intrinsics, with/without rounding
16359       // modes.
16360       // First, we check if the intrinsic have rounding mode (6 operands),
16361       // if not, we set rounding mode to "current".
16362       SDValue Rnd;
16363       if (Op.getNumOperands() == 6)
16364         Rnd = Op.getOperand(5);
16365       else
16366         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16367       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16368                                               Src1, Src2, Rnd),
16369                                   Mask, PassThru, Subtarget, DAG);
16370     }
16371     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16372       SDValue Src1 = Op.getOperand(1);
16373       SDValue Src2 = Op.getOperand(2);
16374       SDValue Src3 = Op.getOperand(3);
16375       SDValue PassThru = Op.getOperand(4);
16376       SDValue Mask = Op.getOperand(5);
16377       SDValue Sae  = Op.getOperand(6);
16378
16379       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16380                                               Src2, Src3, Sae),
16381                                   Mask, PassThru, Subtarget, DAG);
16382     }
16383     case INTR_TYPE_3OP_MASK_RM: {
16384       SDValue Src1 = Op.getOperand(1);
16385       SDValue Src2 = Op.getOperand(2);
16386       SDValue Imm = Op.getOperand(3);
16387       SDValue PassThru = Op.getOperand(4);
16388       SDValue Mask = Op.getOperand(5);
16389       // We specify 2 possible modes for intrinsics, with/without rounding
16390       // modes.
16391       // First, we check if the intrinsic have rounding mode (7 operands),
16392       // if not, we set rounding mode to "current".
16393       SDValue Rnd;
16394       if (Op.getNumOperands() == 7)
16395         Rnd = Op.getOperand(6);
16396       else
16397         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16398       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16399         Src1, Src2, Imm, Rnd),
16400         Mask, PassThru, Subtarget, DAG);
16401     }
16402     case INTR_TYPE_3OP_IMM8_MASK:
16403     case INTR_TYPE_3OP_MASK:
16404     case INSERT_SUBVEC: {
16405       SDValue Src1 = Op.getOperand(1);
16406       SDValue Src2 = Op.getOperand(2);
16407       SDValue Src3 = Op.getOperand(3);
16408       SDValue PassThru = Op.getOperand(4);
16409       SDValue Mask = Op.getOperand(5);
16410
16411       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16412         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16413       else if (IntrData->Type == INSERT_SUBVEC) {
16414         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16415         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16416         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16417         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16418         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16419       }
16420
16421       // We specify 2 possible opcodes for intrinsics with rounding modes.
16422       // First, we check if the intrinsic may have non-default rounding mode,
16423       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16424       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16425       if (IntrWithRoundingModeOpcode != 0) {
16426         SDValue Rnd = Op.getOperand(6);
16427         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16428         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16429           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16430                                       dl, Op.getValueType(),
16431                                       Src1, Src2, Src3, Rnd),
16432                                       Mask, PassThru, Subtarget, DAG);
16433         }
16434       }
16435       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16436                                               Src1, Src2, Src3),
16437                                   Mask, PassThru, Subtarget, DAG);
16438     }
16439     case VPERM_3OP_MASKZ:
16440     case VPERM_3OP_MASK:{
16441       // Src2 is the PassThru
16442       SDValue Src1 = Op.getOperand(1);
16443       SDValue Src2 = Op.getOperand(2);
16444       SDValue Src3 = Op.getOperand(3);
16445       SDValue Mask = Op.getOperand(4);
16446       MVT VT = Op.getSimpleValueType();
16447       SDValue PassThru = SDValue();
16448
16449       // set PassThru element
16450       if (IntrData->Type == VPERM_3OP_MASKZ)
16451         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16452       else
16453         PassThru = DAG.getBitcast(VT, Src2);
16454
16455       // Swap Src1 and Src2 in the node creation
16456       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16457                                               dl, Op.getValueType(),
16458                                               Src2, Src1, Src3),
16459                                   Mask, PassThru, Subtarget, DAG);
16460     }
16461     case FMA_OP_MASK3:
16462     case FMA_OP_MASKZ:
16463     case FMA_OP_MASK: {
16464       SDValue Src1 = Op.getOperand(1);
16465       SDValue Src2 = Op.getOperand(2);
16466       SDValue Src3 = Op.getOperand(3);
16467       SDValue Mask = Op.getOperand(4);
16468       MVT VT = Op.getSimpleValueType();
16469       SDValue PassThru = SDValue();
16470
16471       // set PassThru element
16472       if (IntrData->Type == FMA_OP_MASKZ)
16473         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16474       else if (IntrData->Type == FMA_OP_MASK3)
16475         PassThru = Src3;
16476       else
16477         PassThru = Src1;
16478
16479       // We specify 2 possible opcodes for intrinsics with rounding modes.
16480       // First, we check if the intrinsic may have non-default rounding mode,
16481       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16482       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16483       if (IntrWithRoundingModeOpcode != 0) {
16484         SDValue Rnd = Op.getOperand(5);
16485         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16486             X86::STATIC_ROUNDING::CUR_DIRECTION)
16487           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16488                                                   dl, Op.getValueType(),
16489                                                   Src1, Src2, Src3, Rnd),
16490                                       Mask, PassThru, Subtarget, DAG);
16491       }
16492       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16493                                               dl, Op.getValueType(),
16494                                               Src1, Src2, Src3),
16495                                   Mask, PassThru, Subtarget, DAG);
16496     }
16497     case TERLOG_OP_MASK:
16498     case TERLOG_OP_MASKZ: {
16499       SDValue Src1 = Op.getOperand(1);
16500       SDValue Src2 = Op.getOperand(2);
16501       SDValue Src3 = Op.getOperand(3);
16502       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16503       SDValue Mask = Op.getOperand(5);
16504       MVT VT = Op.getSimpleValueType();
16505       SDValue PassThru = Src1;
16506       // Set PassThru element.
16507       if (IntrData->Type == TERLOG_OP_MASKZ)
16508         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16509
16510       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16511                                               Src1, Src2, Src3, Src4),
16512                                   Mask, PassThru, Subtarget, DAG);
16513     }
16514     case FPCLASS: {
16515       // FPclass intrinsics with mask
16516        SDValue Src1 = Op.getOperand(1);
16517        MVT VT = Src1.getSimpleValueType();
16518        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16519        SDValue Imm = Op.getOperand(2);
16520        SDValue Mask = Op.getOperand(3);
16521        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16522                                      Mask.getSimpleValueType().getSizeInBits());
16523        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16524        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16525                                                  DAG.getTargetConstant(0, dl, MaskVT),
16526                                                  Subtarget, DAG);
16527        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16528                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16529                                  DAG.getIntPtrConstant(0, dl));
16530        return DAG.getBitcast(Op.getValueType(), Res);
16531     }
16532     case FPCLASSS: {
16533       SDValue Src1 = Op.getOperand(1);
16534       SDValue Imm = Op.getOperand(2);
16535       SDValue Mask = Op.getOperand(3);
16536       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16537       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16538         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16539       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16540     }
16541     case CMP_MASK:
16542     case CMP_MASK_CC: {
16543       // Comparison intrinsics with masks.
16544       // Example of transformation:
16545       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16546       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16547       // (i8 (bitcast
16548       //   (v8i1 (insert_subvector undef,
16549       //           (v2i1 (and (PCMPEQM %a, %b),
16550       //                      (extract_subvector
16551       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16552       MVT VT = Op.getOperand(1).getSimpleValueType();
16553       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16554       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16555       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16556                                        Mask.getSimpleValueType().getSizeInBits());
16557       SDValue Cmp;
16558       if (IntrData->Type == CMP_MASK_CC) {
16559         SDValue CC = Op.getOperand(3);
16560         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16561         // We specify 2 possible opcodes for intrinsics with rounding modes.
16562         // First, we check if the intrinsic may have non-default rounding mode,
16563         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16564         if (IntrData->Opc1 != 0) {
16565           SDValue Rnd = Op.getOperand(5);
16566           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16567               X86::STATIC_ROUNDING::CUR_DIRECTION)
16568             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16569                               Op.getOperand(2), CC, Rnd);
16570         }
16571         //default rounding mode
16572         if(!Cmp.getNode())
16573             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16574                               Op.getOperand(2), CC);
16575
16576       } else {
16577         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16578         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16579                           Op.getOperand(2));
16580       }
16581       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16582                                              DAG.getTargetConstant(0, dl,
16583                                                                    MaskVT),
16584                                              Subtarget, DAG);
16585       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16586                                 DAG.getUNDEF(BitcastVT), CmpMask,
16587                                 DAG.getIntPtrConstant(0, dl));
16588       return DAG.getBitcast(Op.getValueType(), Res);
16589     }
16590     case CMP_MASK_SCALAR_CC: {
16591       SDValue Src1 = Op.getOperand(1);
16592       SDValue Src2 = Op.getOperand(2);
16593       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16594       SDValue Mask = Op.getOperand(4);
16595
16596       SDValue Cmp;
16597       if (IntrData->Opc1 != 0) {
16598         SDValue Rnd = Op.getOperand(5);
16599         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16600             X86::STATIC_ROUNDING::CUR_DIRECTION)
16601           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16602       }
16603       //default rounding mode
16604       if(!Cmp.getNode())
16605         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16606
16607       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16608                                              DAG.getTargetConstant(0, dl,
16609                                                                    MVT::i1),
16610                                              Subtarget, DAG);
16611
16612       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16613                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16614                          DAG.getValueType(MVT::i1));
16615     }
16616     case COMI: { // Comparison intrinsics
16617       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16618       SDValue LHS = Op.getOperand(1);
16619       SDValue RHS = Op.getOperand(2);
16620       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16621       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16622       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16623       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16624                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16625       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16626     }
16627     case COMI_RM: { // Comparison intrinsics with Sae
16628       SDValue LHS = Op.getOperand(1);
16629       SDValue RHS = Op.getOperand(2);
16630       SDValue CC = Op.getOperand(3);
16631       SDValue Sae = Op.getOperand(4);
16632       auto ComiType = TranslateX86ConstCondToX86CC(CC);
16633       // choose between ordered and unordered (comi/ucomi)
16634       unsigned comiOp = std::get<0>(ComiType) ? IntrData->Opc0 : IntrData->Opc1;
16635       SDValue Cond;
16636       if (cast<ConstantSDNode>(Sae)->getZExtValue() !=
16637                                            X86::STATIC_ROUNDING::CUR_DIRECTION)
16638         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS, Sae);
16639       else
16640         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS);
16641       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16642         DAG.getConstant(std::get<1>(ComiType), dl, MVT::i8), Cond);
16643       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16644     }
16645     case VSHIFT:
16646       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16647                                  Op.getOperand(1), Op.getOperand(2), DAG);
16648     case VSHIFT_MASK:
16649       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16650                                                       Op.getSimpleValueType(),
16651                                                       Op.getOperand(1),
16652                                                       Op.getOperand(2), DAG),
16653                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16654                                   DAG);
16655     case COMPRESS_EXPAND_IN_REG: {
16656       SDValue Mask = Op.getOperand(3);
16657       SDValue DataToCompress = Op.getOperand(1);
16658       SDValue PassThru = Op.getOperand(2);
16659       if (isAllOnesConstant(Mask)) // return data as is
16660         return Op.getOperand(1);
16661
16662       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16663                                               DataToCompress),
16664                                   Mask, PassThru, Subtarget, DAG);
16665     }
16666     case BROADCASTM: {
16667       SDValue Mask = Op.getOperand(1);
16668       MVT MaskVT = MVT::getVectorVT(MVT::i1, Mask.getSimpleValueType().getSizeInBits());
16669       Mask = DAG.getBitcast(MaskVT, Mask);
16670       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Mask);
16671     }
16672     case BLEND: {
16673       SDValue Mask = Op.getOperand(3);
16674       MVT VT = Op.getSimpleValueType();
16675       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16676       SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16677       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16678                          Op.getOperand(2));
16679     }
16680     case KUNPCK: {
16681       MVT VT = Op.getSimpleValueType();
16682       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getSizeInBits()/2);
16683
16684       SDValue Src1 = getMaskNode(Op.getOperand(1), MaskVT, Subtarget, DAG, dl);
16685       SDValue Src2 = getMaskNode(Op.getOperand(2), MaskVT, Subtarget, DAG, dl);
16686       // Arguments should be swapped.
16687       SDValue Res = DAG.getNode(IntrData->Opc0, dl,
16688                                 MVT::getVectorVT(MVT::i1, VT.getSizeInBits()),
16689                                 Src2, Src1);
16690       return DAG.getBitcast(VT, Res);
16691     }
16692     default:
16693       break;
16694     }
16695   }
16696
16697   switch (IntNo) {
16698   default: return SDValue();    // Don't custom lower most intrinsics.
16699
16700   case Intrinsic::x86_avx2_permd:
16701   case Intrinsic::x86_avx2_permps:
16702     // Operands intentionally swapped. Mask is last operand to intrinsic,
16703     // but second operand for node/instruction.
16704     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16705                        Op.getOperand(2), Op.getOperand(1));
16706
16707   // ptest and testp intrinsics. The intrinsic these come from are designed to
16708   // return an integer value, not just an instruction so lower it to the ptest
16709   // or testp pattern and a setcc for the result.
16710   case Intrinsic::x86_sse41_ptestz:
16711   case Intrinsic::x86_sse41_ptestc:
16712   case Intrinsic::x86_sse41_ptestnzc:
16713   case Intrinsic::x86_avx_ptestz_256:
16714   case Intrinsic::x86_avx_ptestc_256:
16715   case Intrinsic::x86_avx_ptestnzc_256:
16716   case Intrinsic::x86_avx_vtestz_ps:
16717   case Intrinsic::x86_avx_vtestc_ps:
16718   case Intrinsic::x86_avx_vtestnzc_ps:
16719   case Intrinsic::x86_avx_vtestz_pd:
16720   case Intrinsic::x86_avx_vtestc_pd:
16721   case Intrinsic::x86_avx_vtestnzc_pd:
16722   case Intrinsic::x86_avx_vtestz_ps_256:
16723   case Intrinsic::x86_avx_vtestc_ps_256:
16724   case Intrinsic::x86_avx_vtestnzc_ps_256:
16725   case Intrinsic::x86_avx_vtestz_pd_256:
16726   case Intrinsic::x86_avx_vtestc_pd_256:
16727   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16728     bool IsTestPacked = false;
16729     unsigned X86CC;
16730     switch (IntNo) {
16731     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16732     case Intrinsic::x86_avx_vtestz_ps:
16733     case Intrinsic::x86_avx_vtestz_pd:
16734     case Intrinsic::x86_avx_vtestz_ps_256:
16735     case Intrinsic::x86_avx_vtestz_pd_256:
16736       IsTestPacked = true; // Fallthrough
16737     case Intrinsic::x86_sse41_ptestz:
16738     case Intrinsic::x86_avx_ptestz_256:
16739       // ZF = 1
16740       X86CC = X86::COND_E;
16741       break;
16742     case Intrinsic::x86_avx_vtestc_ps:
16743     case Intrinsic::x86_avx_vtestc_pd:
16744     case Intrinsic::x86_avx_vtestc_ps_256:
16745     case Intrinsic::x86_avx_vtestc_pd_256:
16746       IsTestPacked = true; // Fallthrough
16747     case Intrinsic::x86_sse41_ptestc:
16748     case Intrinsic::x86_avx_ptestc_256:
16749       // CF = 1
16750       X86CC = X86::COND_B;
16751       break;
16752     case Intrinsic::x86_avx_vtestnzc_ps:
16753     case Intrinsic::x86_avx_vtestnzc_pd:
16754     case Intrinsic::x86_avx_vtestnzc_ps_256:
16755     case Intrinsic::x86_avx_vtestnzc_pd_256:
16756       IsTestPacked = true; // Fallthrough
16757     case Intrinsic::x86_sse41_ptestnzc:
16758     case Intrinsic::x86_avx_ptestnzc_256:
16759       // ZF and CF = 0
16760       X86CC = X86::COND_A;
16761       break;
16762     }
16763
16764     SDValue LHS = Op.getOperand(1);
16765     SDValue RHS = Op.getOperand(2);
16766     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16767     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16768     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16769     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16770     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16771   }
16772   case Intrinsic::x86_avx512_kortestz_w:
16773   case Intrinsic::x86_avx512_kortestc_w: {
16774     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16775     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16776     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16777     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16778     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16779     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16780     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16781   }
16782
16783   case Intrinsic::x86_sse42_pcmpistria128:
16784   case Intrinsic::x86_sse42_pcmpestria128:
16785   case Intrinsic::x86_sse42_pcmpistric128:
16786   case Intrinsic::x86_sse42_pcmpestric128:
16787   case Intrinsic::x86_sse42_pcmpistrio128:
16788   case Intrinsic::x86_sse42_pcmpestrio128:
16789   case Intrinsic::x86_sse42_pcmpistris128:
16790   case Intrinsic::x86_sse42_pcmpestris128:
16791   case Intrinsic::x86_sse42_pcmpistriz128:
16792   case Intrinsic::x86_sse42_pcmpestriz128: {
16793     unsigned Opcode;
16794     unsigned X86CC;
16795     switch (IntNo) {
16796     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16797     case Intrinsic::x86_sse42_pcmpistria128:
16798       Opcode = X86ISD::PCMPISTRI;
16799       X86CC = X86::COND_A;
16800       break;
16801     case Intrinsic::x86_sse42_pcmpestria128:
16802       Opcode = X86ISD::PCMPESTRI;
16803       X86CC = X86::COND_A;
16804       break;
16805     case Intrinsic::x86_sse42_pcmpistric128:
16806       Opcode = X86ISD::PCMPISTRI;
16807       X86CC = X86::COND_B;
16808       break;
16809     case Intrinsic::x86_sse42_pcmpestric128:
16810       Opcode = X86ISD::PCMPESTRI;
16811       X86CC = X86::COND_B;
16812       break;
16813     case Intrinsic::x86_sse42_pcmpistrio128:
16814       Opcode = X86ISD::PCMPISTRI;
16815       X86CC = X86::COND_O;
16816       break;
16817     case Intrinsic::x86_sse42_pcmpestrio128:
16818       Opcode = X86ISD::PCMPESTRI;
16819       X86CC = X86::COND_O;
16820       break;
16821     case Intrinsic::x86_sse42_pcmpistris128:
16822       Opcode = X86ISD::PCMPISTRI;
16823       X86CC = X86::COND_S;
16824       break;
16825     case Intrinsic::x86_sse42_pcmpestris128:
16826       Opcode = X86ISD::PCMPESTRI;
16827       X86CC = X86::COND_S;
16828       break;
16829     case Intrinsic::x86_sse42_pcmpistriz128:
16830       Opcode = X86ISD::PCMPISTRI;
16831       X86CC = X86::COND_E;
16832       break;
16833     case Intrinsic::x86_sse42_pcmpestriz128:
16834       Opcode = X86ISD::PCMPESTRI;
16835       X86CC = X86::COND_E;
16836       break;
16837     }
16838     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16839     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16840     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16841     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16842                                 DAG.getConstant(X86CC, dl, MVT::i8),
16843                                 SDValue(PCMP.getNode(), 1));
16844     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16845   }
16846
16847   case Intrinsic::x86_sse42_pcmpistri128:
16848   case Intrinsic::x86_sse42_pcmpestri128: {
16849     unsigned Opcode;
16850     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16851       Opcode = X86ISD::PCMPISTRI;
16852     else
16853       Opcode = X86ISD::PCMPESTRI;
16854
16855     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16856     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16857     return DAG.getNode(Opcode, dl, VTs, NewOps);
16858   }
16859
16860   case Intrinsic::x86_seh_lsda: {
16861     // Compute the symbol for the LSDA. We know it'll get emitted later.
16862     MachineFunction &MF = DAG.getMachineFunction();
16863     SDValue Op1 = Op.getOperand(1);
16864     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16865     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16866         GlobalValue::getRealLinkageName(Fn->getName()));
16867
16868     // Generate a simple absolute symbol reference. This intrinsic is only
16869     // supported on 32-bit Windows, which isn't PIC.
16870     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16871     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16872   }
16873
16874   case Intrinsic::x86_seh_recoverfp: {
16875     SDValue FnOp = Op.getOperand(1);
16876     SDValue IncomingFPOp = Op.getOperand(2);
16877     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16878     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16879     if (!Fn)
16880       report_fatal_error(
16881           "llvm.x86.seh.recoverfp must take a function as the first argument");
16882     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16883   }
16884
16885   case Intrinsic::localaddress: {
16886     // Returns one of the stack, base, or frame pointer registers, depending on
16887     // which is used to reference local variables.
16888     MachineFunction &MF = DAG.getMachineFunction();
16889     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16890     unsigned Reg;
16891     if (RegInfo->hasBasePointer(MF))
16892       Reg = RegInfo->getBaseRegister();
16893     else // This function handles the SP or FP case.
16894       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16895     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16896   }
16897   }
16898 }
16899
16900 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16901                               SDValue Src, SDValue Mask, SDValue Base,
16902                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16903                               const X86Subtarget * Subtarget) {
16904   SDLoc dl(Op);
16905   auto *C = cast<ConstantSDNode>(ScaleOp);
16906   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16907   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16908                              Index.getSimpleValueType().getVectorNumElements());
16909   SDValue MaskInReg;
16910   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16911   if (MaskC)
16912     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16913   else {
16914     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16915                                      Mask.getSimpleValueType().getSizeInBits());
16916
16917     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16918     // are extracted by EXTRACT_SUBVECTOR.
16919     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16920                             DAG.getBitcast(BitcastVT, Mask),
16921                             DAG.getIntPtrConstant(0, dl));
16922   }
16923   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16924   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16925   SDValue Segment = DAG.getRegister(0, MVT::i32);
16926   if (Src.getOpcode() == ISD::UNDEF)
16927     Src = getZeroVector(Op.getSimpleValueType(), Subtarget, DAG, dl);
16928   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16929   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16930   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16931   return DAG.getMergeValues(RetOps, dl);
16932 }
16933
16934 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16935                                SDValue Src, SDValue Mask, SDValue Base,
16936                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16937   SDLoc dl(Op);
16938   auto *C = cast<ConstantSDNode>(ScaleOp);
16939   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16940   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16941   SDValue Segment = DAG.getRegister(0, MVT::i32);
16942   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16943                              Index.getSimpleValueType().getVectorNumElements());
16944   SDValue MaskInReg;
16945   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16946   if (MaskC)
16947     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16948   else {
16949     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16950                                      Mask.getSimpleValueType().getSizeInBits());
16951
16952     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16953     // are extracted by EXTRACT_SUBVECTOR.
16954     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16955                             DAG.getBitcast(BitcastVT, Mask),
16956                             DAG.getIntPtrConstant(0, dl));
16957   }
16958   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16959   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16960   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16961   return SDValue(Res, 1);
16962 }
16963
16964 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16965                                SDValue Mask, SDValue Base, SDValue Index,
16966                                SDValue ScaleOp, SDValue Chain) {
16967   SDLoc dl(Op);
16968   auto *C = cast<ConstantSDNode>(ScaleOp);
16969   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16970   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16971   SDValue Segment = DAG.getRegister(0, MVT::i32);
16972   MVT MaskVT =
16973     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16974   SDValue MaskInReg;
16975   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16976   if (MaskC)
16977     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16978   else
16979     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16980   //SDVTList VTs = DAG.getVTList(MVT::Other);
16981   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16982   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16983   return SDValue(Res, 0);
16984 }
16985
16986 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16987 // read performance monitor counters (x86_rdpmc).
16988 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16989                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16990                               SmallVectorImpl<SDValue> &Results) {
16991   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16992   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16993   SDValue LO, HI;
16994
16995   // The ECX register is used to select the index of the performance counter
16996   // to read.
16997   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16998                                    N->getOperand(2));
16999   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
17000
17001   // Reads the content of a 64-bit performance counter and returns it in the
17002   // registers EDX:EAX.
17003   if (Subtarget->is64Bit()) {
17004     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17005     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17006                             LO.getValue(2));
17007   } else {
17008     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17009     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17010                             LO.getValue(2));
17011   }
17012   Chain = HI.getValue(1);
17013
17014   if (Subtarget->is64Bit()) {
17015     // The EAX register is loaded with the low-order 32 bits. The EDX register
17016     // is loaded with the supported high-order bits of the counter.
17017     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17018                               DAG.getConstant(32, DL, MVT::i8));
17019     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17020     Results.push_back(Chain);
17021     return;
17022   }
17023
17024   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17025   SDValue Ops[] = { LO, HI };
17026   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17027   Results.push_back(Pair);
17028   Results.push_back(Chain);
17029 }
17030
17031 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
17032 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
17033 // also used to custom lower READCYCLECOUNTER nodes.
17034 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
17035                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
17036                               SmallVectorImpl<SDValue> &Results) {
17037   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17038   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
17039   SDValue LO, HI;
17040
17041   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
17042   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
17043   // and the EAX register is loaded with the low-order 32 bits.
17044   if (Subtarget->is64Bit()) {
17045     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17046     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17047                             LO.getValue(2));
17048   } else {
17049     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17050     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17051                             LO.getValue(2));
17052   }
17053   SDValue Chain = HI.getValue(1);
17054
17055   if (Opcode == X86ISD::RDTSCP_DAG) {
17056     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17057
17058     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
17059     // the ECX register. Add 'ecx' explicitly to the chain.
17060     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
17061                                      HI.getValue(2));
17062     // Explicitly store the content of ECX at the location passed in input
17063     // to the 'rdtscp' intrinsic.
17064     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
17065                          MachinePointerInfo(), false, false, 0);
17066   }
17067
17068   if (Subtarget->is64Bit()) {
17069     // The EDX register is loaded with the high-order 32 bits of the MSR, and
17070     // the EAX register is loaded with the low-order 32 bits.
17071     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17072                               DAG.getConstant(32, DL, MVT::i8));
17073     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17074     Results.push_back(Chain);
17075     return;
17076   }
17077
17078   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17079   SDValue Ops[] = { LO, HI };
17080   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17081   Results.push_back(Pair);
17082   Results.push_back(Chain);
17083 }
17084
17085 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
17086                                      SelectionDAG &DAG) {
17087   SmallVector<SDValue, 2> Results;
17088   SDLoc DL(Op);
17089   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
17090                           Results);
17091   return DAG.getMergeValues(Results, DL);
17092 }
17093
17094 static SDValue MarkEHRegistrationNode(SDValue Op, SelectionDAG &DAG) {
17095   MachineFunction &MF = DAG.getMachineFunction();
17096   SDValue Chain = Op.getOperand(0);
17097   SDValue RegNode = Op.getOperand(2);
17098   WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo();
17099   if (!EHInfo)
17100     report_fatal_error("EH registrations only live in functions using WinEH");
17101
17102   // Cast the operand to an alloca, and remember the frame index.
17103   auto *FINode = dyn_cast<FrameIndexSDNode>(RegNode);
17104   if (!FINode)
17105     report_fatal_error("llvm.x86.seh.ehregnode expects a static alloca");
17106   EHInfo->EHRegNodeFrameIndex = FINode->getIndex();
17107
17108   // Return the chain operand without making any DAG nodes.
17109   return Chain;
17110 }
17111
17112 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
17113 /// return truncate Store/MaskedStore Node
17114 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
17115                                                SelectionDAG &DAG,
17116                                                MVT ElementType) {
17117   SDLoc dl(Op);
17118   SDValue Mask = Op.getOperand(4);
17119   SDValue DataToTruncate = Op.getOperand(3);
17120   SDValue Addr = Op.getOperand(2);
17121   SDValue Chain = Op.getOperand(0);
17122
17123   MVT VT  = DataToTruncate.getSimpleValueType();
17124   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
17125
17126   if (isAllOnesConstant(Mask)) // return just a truncate store
17127     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17128                              MachinePointerInfo(), SVT, false, false,
17129                              SVT.getScalarSizeInBits()/8);
17130
17131   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
17132   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17133                                    Mask.getSimpleValueType().getSizeInBits());
17134   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17135   // are extracted by EXTRACT_SUBVECTOR.
17136   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17137                               DAG.getBitcast(BitcastVT, Mask),
17138                               DAG.getIntPtrConstant(0, dl));
17139
17140   MachineMemOperand *MMO = DAG.getMachineFunction().
17141     getMachineMemOperand(MachinePointerInfo(),
17142                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17143                          SVT.getScalarSizeInBits()/8);
17144
17145   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17146                             VMask, SVT, MMO, true);
17147 }
17148
17149 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17150                                       SelectionDAG &DAG) {
17151   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17152
17153   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17154   if (!IntrData) {
17155     if (IntNo == llvm::Intrinsic::x86_seh_ehregnode)
17156       return MarkEHRegistrationNode(Op, DAG);
17157     return SDValue();
17158   }
17159
17160   SDLoc dl(Op);
17161   switch(IntrData->Type) {
17162   default: llvm_unreachable("Unknown Intrinsic Type");
17163   case RDSEED:
17164   case RDRAND: {
17165     // Emit the node with the right value type.
17166     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17167     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17168
17169     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17170     // Otherwise return the value from Rand, which is always 0, casted to i32.
17171     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17172                       DAG.getConstant(1, dl, Op->getValueType(1)),
17173                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17174                       SDValue(Result.getNode(), 1) };
17175     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17176                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17177                                   Ops);
17178
17179     // Return { result, isValid, chain }.
17180     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17181                        SDValue(Result.getNode(), 2));
17182   }
17183   case GATHER: {
17184   //gather(v1, mask, index, base, scale);
17185     SDValue Chain = Op.getOperand(0);
17186     SDValue Src   = Op.getOperand(2);
17187     SDValue Base  = Op.getOperand(3);
17188     SDValue Index = Op.getOperand(4);
17189     SDValue Mask  = Op.getOperand(5);
17190     SDValue Scale = Op.getOperand(6);
17191     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17192                          Chain, Subtarget);
17193   }
17194   case SCATTER: {
17195   //scatter(base, mask, index, v1, scale);
17196     SDValue Chain = Op.getOperand(0);
17197     SDValue Base  = Op.getOperand(2);
17198     SDValue Mask  = Op.getOperand(3);
17199     SDValue Index = Op.getOperand(4);
17200     SDValue Src   = Op.getOperand(5);
17201     SDValue Scale = Op.getOperand(6);
17202     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17203                           Scale, Chain);
17204   }
17205   case PREFETCH: {
17206     SDValue Hint = Op.getOperand(6);
17207     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17208     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17209     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17210     SDValue Chain = Op.getOperand(0);
17211     SDValue Mask  = Op.getOperand(2);
17212     SDValue Index = Op.getOperand(3);
17213     SDValue Base  = Op.getOperand(4);
17214     SDValue Scale = Op.getOperand(5);
17215     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17216   }
17217   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17218   case RDTSC: {
17219     SmallVector<SDValue, 2> Results;
17220     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17221                             Results);
17222     return DAG.getMergeValues(Results, dl);
17223   }
17224   // Read Performance Monitoring Counters.
17225   case RDPMC: {
17226     SmallVector<SDValue, 2> Results;
17227     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17228     return DAG.getMergeValues(Results, dl);
17229   }
17230   // XTEST intrinsics.
17231   case XTEST: {
17232     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17233     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17234     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17235                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17236                                 InTrans);
17237     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17238     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17239                        Ret, SDValue(InTrans.getNode(), 1));
17240   }
17241   // ADC/ADCX/SBB
17242   case ADX: {
17243     SmallVector<SDValue, 2> Results;
17244     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17245     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17246     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17247                                 DAG.getConstant(-1, dl, MVT::i8));
17248     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17249                               Op.getOperand(4), GenCF.getValue(1));
17250     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17251                                  Op.getOperand(5), MachinePointerInfo(),
17252                                  false, false, 0);
17253     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17254                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17255                                 Res.getValue(1));
17256     Results.push_back(SetCC);
17257     Results.push_back(Store);
17258     return DAG.getMergeValues(Results, dl);
17259   }
17260   case COMPRESS_TO_MEM: {
17261     SDLoc dl(Op);
17262     SDValue Mask = Op.getOperand(4);
17263     SDValue DataToCompress = Op.getOperand(3);
17264     SDValue Addr = Op.getOperand(2);
17265     SDValue Chain = Op.getOperand(0);
17266
17267     MVT VT = DataToCompress.getSimpleValueType();
17268     if (isAllOnesConstant(Mask)) // return just a store
17269       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17270                           MachinePointerInfo(), false, false,
17271                           VT.getScalarSizeInBits()/8);
17272
17273     SDValue Compressed =
17274       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17275                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17276     return DAG.getStore(Chain, dl, Compressed, Addr,
17277                         MachinePointerInfo(), false, false,
17278                         VT.getScalarSizeInBits()/8);
17279   }
17280   case TRUNCATE_TO_MEM_VI8:
17281     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17282   case TRUNCATE_TO_MEM_VI16:
17283     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17284   case TRUNCATE_TO_MEM_VI32:
17285     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17286   case EXPAND_FROM_MEM: {
17287     SDLoc dl(Op);
17288     SDValue Mask = Op.getOperand(4);
17289     SDValue PassThru = Op.getOperand(3);
17290     SDValue Addr = Op.getOperand(2);
17291     SDValue Chain = Op.getOperand(0);
17292     MVT VT = Op.getSimpleValueType();
17293
17294     if (isAllOnesConstant(Mask)) // return just a load
17295       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17296                          false, VT.getScalarSizeInBits()/8);
17297
17298     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17299                                        false, false, false,
17300                                        VT.getScalarSizeInBits()/8);
17301
17302     SDValue Results[] = {
17303       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17304                            Mask, PassThru, Subtarget, DAG), Chain};
17305     return DAG.getMergeValues(Results, dl);
17306   }
17307   }
17308 }
17309
17310 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17311                                            SelectionDAG &DAG) const {
17312   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17313   MFI->setReturnAddressIsTaken(true);
17314
17315   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17316     return SDValue();
17317
17318   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17319   SDLoc dl(Op);
17320   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17321
17322   if (Depth > 0) {
17323     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17324     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17325     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17326     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17327                        DAG.getNode(ISD::ADD, dl, PtrVT,
17328                                    FrameAddr, Offset),
17329                        MachinePointerInfo(), false, false, false, 0);
17330   }
17331
17332   // Just load the return address.
17333   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17334   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17335                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17336 }
17337
17338 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17339   MachineFunction &MF = DAG.getMachineFunction();
17340   MachineFrameInfo *MFI = MF.getFrameInfo();
17341   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17342   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17343   EVT VT = Op.getValueType();
17344
17345   MFI->setFrameAddressIsTaken(true);
17346
17347   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17348     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17349     // is not possible to crawl up the stack without looking at the unwind codes
17350     // simultaneously.
17351     int FrameAddrIndex = FuncInfo->getFAIndex();
17352     if (!FrameAddrIndex) {
17353       // Set up a frame object for the return address.
17354       unsigned SlotSize = RegInfo->getSlotSize();
17355       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17356           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17357       FuncInfo->setFAIndex(FrameAddrIndex);
17358     }
17359     return DAG.getFrameIndex(FrameAddrIndex, VT);
17360   }
17361
17362   unsigned FrameReg =
17363       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17364   SDLoc dl(Op);  // FIXME probably not meaningful
17365   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17366   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17367           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17368          "Invalid Frame Register!");
17369   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17370   while (Depth--)
17371     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17372                             MachinePointerInfo(),
17373                             false, false, false, 0);
17374   return FrameAddr;
17375 }
17376
17377 // FIXME? Maybe this could be a TableGen attribute on some registers and
17378 // this table could be generated automatically from RegInfo.
17379 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17380                                               SelectionDAG &DAG) const {
17381   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17382   const MachineFunction &MF = DAG.getMachineFunction();
17383
17384   unsigned Reg = StringSwitch<unsigned>(RegName)
17385                        .Case("esp", X86::ESP)
17386                        .Case("rsp", X86::RSP)
17387                        .Case("ebp", X86::EBP)
17388                        .Case("rbp", X86::RBP)
17389                        .Default(0);
17390
17391   if (Reg == X86::EBP || Reg == X86::RBP) {
17392     if (!TFI.hasFP(MF))
17393       report_fatal_error("register " + StringRef(RegName) +
17394                          " is allocatable: function has no frame pointer");
17395 #ifndef NDEBUG
17396     else {
17397       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17398       unsigned FrameReg =
17399           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17400       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17401              "Invalid Frame Register!");
17402     }
17403 #endif
17404   }
17405
17406   if (Reg)
17407     return Reg;
17408
17409   report_fatal_error("Invalid register name global variable");
17410 }
17411
17412 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17413                                                      SelectionDAG &DAG) const {
17414   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17415   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17416 }
17417
17418 unsigned X86TargetLowering::getExceptionPointerRegister(
17419     const Constant *PersonalityFn) const {
17420   if (classifyEHPersonality(PersonalityFn) == EHPersonality::CoreCLR)
17421     return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17422
17423   return Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX;
17424 }
17425
17426 unsigned X86TargetLowering::getExceptionSelectorRegister(
17427     const Constant *PersonalityFn) const {
17428   // Funclet personalities don't use selectors (the runtime does the selection).
17429   assert(!isFuncletEHPersonality(classifyEHPersonality(PersonalityFn)));
17430   return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17431 }
17432
17433 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17434   SDValue Chain     = Op.getOperand(0);
17435   SDValue Offset    = Op.getOperand(1);
17436   SDValue Handler   = Op.getOperand(2);
17437   SDLoc dl      (Op);
17438
17439   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17440   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17441   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17442   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17443           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17444          "Invalid Frame Register!");
17445   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17446   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17447
17448   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17449                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17450                                                        dl));
17451   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17452   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17453                        false, false, 0);
17454   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17455
17456   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17457                      DAG.getRegister(StoreAddrReg, PtrVT));
17458 }
17459
17460 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17461                                                SelectionDAG &DAG) const {
17462   SDLoc DL(Op);
17463   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17464                      DAG.getVTList(MVT::i32, MVT::Other),
17465                      Op.getOperand(0), Op.getOperand(1));
17466 }
17467
17468 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17469                                                 SelectionDAG &DAG) const {
17470   SDLoc DL(Op);
17471   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17472                      Op.getOperand(0), Op.getOperand(1));
17473 }
17474
17475 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17476   return Op.getOperand(0);
17477 }
17478
17479 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17480                                                 SelectionDAG &DAG) const {
17481   SDValue Root = Op.getOperand(0);
17482   SDValue Trmp = Op.getOperand(1); // trampoline
17483   SDValue FPtr = Op.getOperand(2); // nested function
17484   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17485   SDLoc dl (Op);
17486
17487   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17488   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17489
17490   if (Subtarget->is64Bit()) {
17491     SDValue OutChains[6];
17492
17493     // Large code-model.
17494     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17495     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17496
17497     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17498     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17499
17500     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17501
17502     // Load the pointer to the nested function into R11.
17503     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17504     SDValue Addr = Trmp;
17505     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17506                                 Addr, MachinePointerInfo(TrmpAddr),
17507                                 false, false, 0);
17508
17509     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17510                        DAG.getConstant(2, dl, MVT::i64));
17511     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17512                                 MachinePointerInfo(TrmpAddr, 2),
17513                                 false, false, 2);
17514
17515     // Load the 'nest' parameter value into R10.
17516     // R10 is specified in X86CallingConv.td
17517     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17518     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17519                        DAG.getConstant(10, dl, MVT::i64));
17520     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17521                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17522                                 false, false, 0);
17523
17524     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17525                        DAG.getConstant(12, dl, MVT::i64));
17526     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17527                                 MachinePointerInfo(TrmpAddr, 12),
17528                                 false, false, 2);
17529
17530     // Jump to the nested function.
17531     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17532     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17533                        DAG.getConstant(20, dl, MVT::i64));
17534     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17535                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17536                                 false, false, 0);
17537
17538     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17539     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17540                        DAG.getConstant(22, dl, MVT::i64));
17541     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17542                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17543                                 false, false, 0);
17544
17545     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17546   } else {
17547     const Function *Func =
17548       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17549     CallingConv::ID CC = Func->getCallingConv();
17550     unsigned NestReg;
17551
17552     switch (CC) {
17553     default:
17554       llvm_unreachable("Unsupported calling convention");
17555     case CallingConv::C:
17556     case CallingConv::X86_StdCall: {
17557       // Pass 'nest' parameter in ECX.
17558       // Must be kept in sync with X86CallingConv.td
17559       NestReg = X86::ECX;
17560
17561       // Check that ECX wasn't needed by an 'inreg' parameter.
17562       FunctionType *FTy = Func->getFunctionType();
17563       const AttributeSet &Attrs = Func->getAttributes();
17564
17565       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17566         unsigned InRegCount = 0;
17567         unsigned Idx = 1;
17568
17569         for (FunctionType::param_iterator I = FTy->param_begin(),
17570              E = FTy->param_end(); I != E; ++I, ++Idx)
17571           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17572             auto &DL = DAG.getDataLayout();
17573             // FIXME: should only count parameters that are lowered to integers.
17574             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17575           }
17576
17577         if (InRegCount > 2) {
17578           report_fatal_error("Nest register in use - reduce number of inreg"
17579                              " parameters!");
17580         }
17581       }
17582       break;
17583     }
17584     case CallingConv::X86_FastCall:
17585     case CallingConv::X86_ThisCall:
17586     case CallingConv::Fast:
17587       // Pass 'nest' parameter in EAX.
17588       // Must be kept in sync with X86CallingConv.td
17589       NestReg = X86::EAX;
17590       break;
17591     }
17592
17593     SDValue OutChains[4];
17594     SDValue Addr, Disp;
17595
17596     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17597                        DAG.getConstant(10, dl, MVT::i32));
17598     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17599
17600     // This is storing the opcode for MOV32ri.
17601     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17602     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17603     OutChains[0] = DAG.getStore(Root, dl,
17604                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17605                                 Trmp, MachinePointerInfo(TrmpAddr),
17606                                 false, false, 0);
17607
17608     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17609                        DAG.getConstant(1, dl, MVT::i32));
17610     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17611                                 MachinePointerInfo(TrmpAddr, 1),
17612                                 false, false, 1);
17613
17614     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17615     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17616                        DAG.getConstant(5, dl, MVT::i32));
17617     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17618                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17619                                 false, false, 1);
17620
17621     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17622                        DAG.getConstant(6, dl, MVT::i32));
17623     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17624                                 MachinePointerInfo(TrmpAddr, 6),
17625                                 false, false, 1);
17626
17627     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17628   }
17629 }
17630
17631 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17632                                             SelectionDAG &DAG) const {
17633   /*
17634    The rounding mode is in bits 11:10 of FPSR, and has the following
17635    settings:
17636      00 Round to nearest
17637      01 Round to -inf
17638      10 Round to +inf
17639      11 Round to 0
17640
17641   FLT_ROUNDS, on the other hand, expects the following:
17642     -1 Undefined
17643      0 Round to 0
17644      1 Round to nearest
17645      2 Round to +inf
17646      3 Round to -inf
17647
17648   To perform the conversion, we do:
17649     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17650   */
17651
17652   MachineFunction &MF = DAG.getMachineFunction();
17653   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17654   unsigned StackAlignment = TFI.getStackAlignment();
17655   MVT VT = Op.getSimpleValueType();
17656   SDLoc DL(Op);
17657
17658   // Save FP Control Word to stack slot
17659   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17660   SDValue StackSlot =
17661       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17662
17663   MachineMemOperand *MMO =
17664       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17665                               MachineMemOperand::MOStore, 2, 2);
17666
17667   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17668   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17669                                           DAG.getVTList(MVT::Other),
17670                                           Ops, MVT::i16, MMO);
17671
17672   // Load FP Control Word from stack slot
17673   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17674                             MachinePointerInfo(), false, false, false, 0);
17675
17676   // Transform as necessary
17677   SDValue CWD1 =
17678     DAG.getNode(ISD::SRL, DL, MVT::i16,
17679                 DAG.getNode(ISD::AND, DL, MVT::i16,
17680                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17681                 DAG.getConstant(11, DL, MVT::i8));
17682   SDValue CWD2 =
17683     DAG.getNode(ISD::SRL, DL, MVT::i16,
17684                 DAG.getNode(ISD::AND, DL, MVT::i16,
17685                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17686                 DAG.getConstant(9, DL, MVT::i8));
17687
17688   SDValue RetVal =
17689     DAG.getNode(ISD::AND, DL, MVT::i16,
17690                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17691                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17692                             DAG.getConstant(1, DL, MVT::i16)),
17693                 DAG.getConstant(3, DL, MVT::i16));
17694
17695   return DAG.getNode((VT.getSizeInBits() < 16 ?
17696                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17697 }
17698
17699 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17700 //
17701 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17702 //    to 512-bit vector.
17703 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17704 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17705 //    split the vector, perform operation on it's Lo a Hi part and
17706 //    concatenate the results.
17707 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17708   SDLoc dl(Op);
17709   MVT VT = Op.getSimpleValueType();
17710   MVT EltVT = VT.getVectorElementType();
17711   unsigned NumElems = VT.getVectorNumElements();
17712
17713   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17714     // Extend to 512 bit vector.
17715     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17716               "Unsupported value type for operation");
17717
17718     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17719     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17720                                  DAG.getUNDEF(NewVT),
17721                                  Op.getOperand(0),
17722                                  DAG.getIntPtrConstant(0, dl));
17723     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17724
17725     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17726                        DAG.getIntPtrConstant(0, dl));
17727   }
17728
17729   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17730           "Unsupported element type");
17731
17732   if (16 < NumElems) {
17733     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17734     SDValue Lo, Hi;
17735     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17736     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17737
17738     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17739     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17740
17741     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17742   }
17743
17744   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17745
17746   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17747           "Unsupported value type for operation");
17748
17749   // Use native supported vector instruction vplzcntd.
17750   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17751   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17752   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17753   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17754
17755   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17756 }
17757
17758 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17759                          SelectionDAG &DAG) {
17760   MVT VT = Op.getSimpleValueType();
17761   MVT OpVT = VT;
17762   unsigned NumBits = VT.getSizeInBits();
17763   SDLoc dl(Op);
17764
17765   if (VT.isVector() && Subtarget->hasAVX512())
17766     return LowerVectorCTLZ_AVX512(Op, DAG);
17767
17768   Op = Op.getOperand(0);
17769   if (VT == MVT::i8) {
17770     // Zero extend to i32 since there is not an i8 bsr.
17771     OpVT = MVT::i32;
17772     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17773   }
17774
17775   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17776   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17777   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17778
17779   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17780   SDValue Ops[] = {
17781     Op,
17782     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17783     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17784     Op.getValue(1)
17785   };
17786   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17787
17788   // Finally xor with NumBits-1.
17789   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17790                    DAG.getConstant(NumBits - 1, dl, OpVT));
17791
17792   if (VT == MVT::i8)
17793     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17794   return Op;
17795 }
17796
17797 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17798                                     SelectionDAG &DAG) {
17799   MVT VT = Op.getSimpleValueType();
17800   EVT OpVT = VT;
17801   unsigned NumBits = VT.getSizeInBits();
17802   SDLoc dl(Op);
17803
17804   if (VT.isVector() && Subtarget->hasAVX512())
17805     return LowerVectorCTLZ_AVX512(Op, DAG);
17806
17807   Op = Op.getOperand(0);
17808   if (VT == MVT::i8) {
17809     // Zero extend to i32 since there is not an i8 bsr.
17810     OpVT = MVT::i32;
17811     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17812   }
17813
17814   // Issue a bsr (scan bits in reverse).
17815   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17816   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17817
17818   // And xor with NumBits-1.
17819   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17820                    DAG.getConstant(NumBits - 1, dl, OpVT));
17821
17822   if (VT == MVT::i8)
17823     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17824   return Op;
17825 }
17826
17827 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17828   MVT VT = Op.getSimpleValueType();
17829   unsigned NumBits = VT.getScalarSizeInBits();
17830   SDLoc dl(Op);
17831
17832   if (VT.isVector()) {
17833     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17834
17835     SDValue N0 = Op.getOperand(0);
17836     SDValue Zero = DAG.getConstant(0, dl, VT);
17837
17838     // lsb(x) = (x & -x)
17839     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17840                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17841
17842     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17843     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17844         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17845       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17846       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17847                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17848     }
17849
17850     // cttz(x) = ctpop(lsb - 1)
17851     SDValue One = DAG.getConstant(1, dl, VT);
17852     return DAG.getNode(ISD::CTPOP, dl, VT,
17853                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17854   }
17855
17856   assert(Op.getOpcode() == ISD::CTTZ &&
17857          "Only scalar CTTZ requires custom lowering");
17858
17859   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17860   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17861   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17862
17863   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17864   SDValue Ops[] = {
17865     Op,
17866     DAG.getConstant(NumBits, dl, VT),
17867     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17868     Op.getValue(1)
17869   };
17870   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17871 }
17872
17873 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17874 // ones, and then concatenate the result back.
17875 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17876   MVT VT = Op.getSimpleValueType();
17877
17878   assert(VT.is256BitVector() && VT.isInteger() &&
17879          "Unsupported value type for operation");
17880
17881   unsigned NumElems = VT.getVectorNumElements();
17882   SDLoc dl(Op);
17883
17884   // Extract the LHS vectors
17885   SDValue LHS = Op.getOperand(0);
17886   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17887   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17888
17889   // Extract the RHS vectors
17890   SDValue RHS = Op.getOperand(1);
17891   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17892   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17893
17894   MVT EltVT = VT.getVectorElementType();
17895   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17896
17897   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17898                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17899                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17900 }
17901
17902 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17903   if (Op.getValueType() == MVT::i1)
17904     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17905                        Op.getOperand(0), Op.getOperand(1));
17906   assert(Op.getSimpleValueType().is256BitVector() &&
17907          Op.getSimpleValueType().isInteger() &&
17908          "Only handle AVX 256-bit vector integer operation");
17909   return Lower256IntArith(Op, DAG);
17910 }
17911
17912 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17913   if (Op.getValueType() == MVT::i1)
17914     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17915                        Op.getOperand(0), Op.getOperand(1));
17916   assert(Op.getSimpleValueType().is256BitVector() &&
17917          Op.getSimpleValueType().isInteger() &&
17918          "Only handle AVX 256-bit vector integer operation");
17919   return Lower256IntArith(Op, DAG);
17920 }
17921
17922 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17923   assert(Op.getSimpleValueType().is256BitVector() &&
17924          Op.getSimpleValueType().isInteger() &&
17925          "Only handle AVX 256-bit vector integer operation");
17926   return Lower256IntArith(Op, DAG);
17927 }
17928
17929 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17930                         SelectionDAG &DAG) {
17931   SDLoc dl(Op);
17932   MVT VT = Op.getSimpleValueType();
17933
17934   if (VT == MVT::i1)
17935     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17936
17937   // Decompose 256-bit ops into smaller 128-bit ops.
17938   if (VT.is256BitVector() && !Subtarget->hasInt256())
17939     return Lower256IntArith(Op, DAG);
17940
17941   SDValue A = Op.getOperand(0);
17942   SDValue B = Op.getOperand(1);
17943
17944   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17945   // pairs, multiply and truncate.
17946   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17947     if (Subtarget->hasInt256()) {
17948       if (VT == MVT::v32i8) {
17949         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17950         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17951         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17952         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17953         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17954         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17955         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17956         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17957                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17958                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17959       }
17960
17961       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17962       return DAG.getNode(
17963           ISD::TRUNCATE, dl, VT,
17964           DAG.getNode(ISD::MUL, dl, ExVT,
17965                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17966                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17967     }
17968
17969     assert(VT == MVT::v16i8 &&
17970            "Pre-AVX2 support only supports v16i8 multiplication");
17971     MVT ExVT = MVT::v8i16;
17972
17973     // Extract the lo parts and sign extend to i16
17974     SDValue ALo, BLo;
17975     if (Subtarget->hasSSE41()) {
17976       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17977       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17978     } else {
17979       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17980                               -1, 4, -1, 5, -1, 6, -1, 7};
17981       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17982       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17983       ALo = DAG.getBitcast(ExVT, ALo);
17984       BLo = DAG.getBitcast(ExVT, BLo);
17985       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17986       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17987     }
17988
17989     // Extract the hi parts and sign extend to i16
17990     SDValue AHi, BHi;
17991     if (Subtarget->hasSSE41()) {
17992       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17993                               -1, -1, -1, -1, -1, -1, -1, -1};
17994       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17995       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17996       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17997       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17998     } else {
17999       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
18000                               -1, 12, -1, 13, -1, 14, -1, 15};
18001       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18002       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18003       AHi = DAG.getBitcast(ExVT, AHi);
18004       BHi = DAG.getBitcast(ExVT, BHi);
18005       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
18006       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
18007     }
18008
18009     // Multiply, mask the lower 8bits of the lo/hi results and pack
18010     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
18011     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
18012     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
18013     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
18014     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18015   }
18016
18017   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
18018   if (VT == MVT::v4i32) {
18019     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
18020            "Should not custom lower when pmuldq is available!");
18021
18022     // Extract the odd parts.
18023     static const int UnpackMask[] = { 1, -1, 3, -1 };
18024     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
18025     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
18026
18027     // Multiply the even parts.
18028     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
18029     // Now multiply odd parts.
18030     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
18031
18032     Evens = DAG.getBitcast(VT, Evens);
18033     Odds = DAG.getBitcast(VT, Odds);
18034
18035     // Merge the two vectors back together with a shuffle. This expands into 2
18036     // shuffles.
18037     static const int ShufMask[] = { 0, 4, 2, 6 };
18038     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
18039   }
18040
18041   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
18042          "Only know how to lower V2I64/V4I64/V8I64 multiply");
18043
18044   //  Ahi = psrlqi(a, 32);
18045   //  Bhi = psrlqi(b, 32);
18046   //
18047   //  AloBlo = pmuludq(a, b);
18048   //  AloBhi = pmuludq(a, Bhi);
18049   //  AhiBlo = pmuludq(Ahi, b);
18050
18051   //  AloBhi = psllqi(AloBhi, 32);
18052   //  AhiBlo = psllqi(AhiBlo, 32);
18053   //  return AloBlo + AloBhi + AhiBlo;
18054
18055   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
18056   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
18057
18058   SDValue AhiBlo = Ahi;
18059   SDValue AloBhi = Bhi;
18060   // Bit cast to 32-bit vectors for MULUDQ
18061   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
18062                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
18063   A = DAG.getBitcast(MulVT, A);
18064   B = DAG.getBitcast(MulVT, B);
18065   Ahi = DAG.getBitcast(MulVT, Ahi);
18066   Bhi = DAG.getBitcast(MulVT, Bhi);
18067
18068   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
18069   // After shifting right const values the result may be all-zero.
18070   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
18071     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
18072     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
18073   }
18074   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
18075     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
18076     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
18077   }
18078
18079   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
18080   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
18081 }
18082
18083 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
18084   assert(Subtarget->isTargetWin64() && "Unexpected target");
18085   EVT VT = Op.getValueType();
18086   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
18087          "Unexpected return type for lowering");
18088
18089   RTLIB::Libcall LC;
18090   bool isSigned;
18091   switch (Op->getOpcode()) {
18092   default: llvm_unreachable("Unexpected request for libcall!");
18093   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
18094   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
18095   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
18096   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
18097   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
18098   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
18099   }
18100
18101   SDLoc dl(Op);
18102   SDValue InChain = DAG.getEntryNode();
18103
18104   TargetLowering::ArgListTy Args;
18105   TargetLowering::ArgListEntry Entry;
18106   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
18107     EVT ArgVT = Op->getOperand(i).getValueType();
18108     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
18109            "Unexpected argument type for lowering");
18110     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
18111     Entry.Node = StackPtr;
18112     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
18113                            false, false, 16);
18114     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
18115     Entry.Ty = PointerType::get(ArgTy,0);
18116     Entry.isSExt = false;
18117     Entry.isZExt = false;
18118     Args.push_back(Entry);
18119   }
18120
18121   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
18122                                          getPointerTy(DAG.getDataLayout()));
18123
18124   TargetLowering::CallLoweringInfo CLI(DAG);
18125   CLI.setDebugLoc(dl).setChain(InChain)
18126     .setCallee(getLibcallCallingConv(LC),
18127                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18128                Callee, std::move(Args), 0)
18129     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18130
18131   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18132   return DAG.getBitcast(VT, CallInfo.first);
18133 }
18134
18135 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18136                              SelectionDAG &DAG) {
18137   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18138   MVT VT = Op0.getSimpleValueType();
18139   SDLoc dl(Op);
18140
18141   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18142          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18143
18144   // PMULxD operations multiply each even value (starting at 0) of LHS with
18145   // the related value of RHS and produce a widen result.
18146   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18147   // => <2 x i64> <ae|cg>
18148   //
18149   // In other word, to have all the results, we need to perform two PMULxD:
18150   // 1. one with the even values.
18151   // 2. one with the odd values.
18152   // To achieve #2, with need to place the odd values at an even position.
18153   //
18154   // Place the odd value at an even position (basically, shift all values 1
18155   // step to the left):
18156   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18157   // <a|b|c|d> => <b|undef|d|undef>
18158   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18159   // <e|f|g|h> => <f|undef|h|undef>
18160   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18161
18162   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18163   // ints.
18164   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18165   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18166   unsigned Opcode =
18167       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18168   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18169   // => <2 x i64> <ae|cg>
18170   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18171   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18172   // => <2 x i64> <bf|dh>
18173   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18174
18175   // Shuffle it back into the right order.
18176   SDValue Highs, Lows;
18177   if (VT == MVT::v8i32) {
18178     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18179     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18180     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18181     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18182   } else {
18183     const int HighMask[] = {1, 5, 3, 7};
18184     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18185     const int LowMask[] = {0, 4, 2, 6};
18186     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18187   }
18188
18189   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18190   // unsigned multiply.
18191   if (IsSigned && !Subtarget->hasSSE41()) {
18192     SDValue ShAmt = DAG.getConstant(
18193         31, dl,
18194         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18195     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18196                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18197     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18198                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18199
18200     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18201     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18202   }
18203
18204   // The first result of MUL_LOHI is actually the low value, followed by the
18205   // high value.
18206   SDValue Ops[] = {Lows, Highs};
18207   return DAG.getMergeValues(Ops, dl);
18208 }
18209
18210 // Return true if the required (according to Opcode) shift-imm form is natively
18211 // supported by the Subtarget
18212 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18213                                         unsigned Opcode) {
18214   if (VT.getScalarSizeInBits() < 16)
18215     return false;
18216
18217   if (VT.is512BitVector() &&
18218       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18219     return true;
18220
18221   bool LShift = VT.is128BitVector() ||
18222     (VT.is256BitVector() && Subtarget->hasInt256());
18223
18224   bool AShift = LShift && (Subtarget->hasVLX() ||
18225     (VT != MVT::v2i64 && VT != MVT::v4i64));
18226   return (Opcode == ISD::SRA) ? AShift : LShift;
18227 }
18228
18229 // The shift amount is a variable, but it is the same for all vector lanes.
18230 // These instructions are defined together with shift-immediate.
18231 static
18232 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18233                                       unsigned Opcode) {
18234   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18235 }
18236
18237 // Return true if the required (according to Opcode) variable-shift form is
18238 // natively supported by the Subtarget
18239 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18240                                     unsigned Opcode) {
18241
18242   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18243     return false;
18244
18245   // vXi16 supported only on AVX-512, BWI
18246   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18247     return false;
18248
18249   if (VT.is512BitVector() || Subtarget->hasVLX())
18250     return true;
18251
18252   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18253   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18254   return (Opcode == ISD::SRA) ? AShift : LShift;
18255 }
18256
18257 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18258                                          const X86Subtarget *Subtarget) {
18259   MVT VT = Op.getSimpleValueType();
18260   SDLoc dl(Op);
18261   SDValue R = Op.getOperand(0);
18262   SDValue Amt = Op.getOperand(1);
18263
18264   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18265     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18266
18267   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18268     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18269     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18270     SDValue Ex = DAG.getBitcast(ExVT, R);
18271
18272     if (ShiftAmt >= 32) {
18273       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18274       SDValue Upper =
18275           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18276       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18277                                                  ShiftAmt - 32, DAG);
18278       if (VT == MVT::v2i64)
18279         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18280       if (VT == MVT::v4i64)
18281         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18282                                   {9, 1, 11, 3, 13, 5, 15, 7});
18283     } else {
18284       // SRA upper i32, SHL whole i64 and select lower i32.
18285       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18286                                                  ShiftAmt, DAG);
18287       SDValue Lower =
18288           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18289       Lower = DAG.getBitcast(ExVT, Lower);
18290       if (VT == MVT::v2i64)
18291         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18292       if (VT == MVT::v4i64)
18293         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18294                                   {8, 1, 10, 3, 12, 5, 14, 7});
18295     }
18296     return DAG.getBitcast(VT, Ex);
18297   };
18298
18299   // Optimize shl/srl/sra with constant shift amount.
18300   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18301     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18302       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18303
18304       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18305         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18306
18307       // i64 SRA needs to be performed as partial shifts.
18308       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18309           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18310         return ArithmeticShiftRight64(ShiftAmt);
18311
18312       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18313         unsigned NumElts = VT.getVectorNumElements();
18314         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18315
18316         // Simple i8 add case
18317         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18318           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18319
18320         // ashr(R, 7)  === cmp_slt(R, 0)
18321         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18322           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18323           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18324         }
18325
18326         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18327         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18328           return SDValue();
18329
18330         if (Op.getOpcode() == ISD::SHL) {
18331           // Make a large shift.
18332           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18333                                                    R, ShiftAmt, DAG);
18334           SHL = DAG.getBitcast(VT, SHL);
18335           // Zero out the rightmost bits.
18336           SmallVector<SDValue, 32> V(
18337               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18338           return DAG.getNode(ISD::AND, dl, VT, SHL,
18339                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18340         }
18341         if (Op.getOpcode() == ISD::SRL) {
18342           // Make a large shift.
18343           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18344                                                    R, ShiftAmt, DAG);
18345           SRL = DAG.getBitcast(VT, SRL);
18346           // Zero out the leftmost bits.
18347           SmallVector<SDValue, 32> V(
18348               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18349           return DAG.getNode(ISD::AND, dl, VT, SRL,
18350                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18351         }
18352         if (Op.getOpcode() == ISD::SRA) {
18353           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18354           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18355           SmallVector<SDValue, 32> V(NumElts,
18356                                      DAG.getConstant(128 >> ShiftAmt, dl,
18357                                                      MVT::i8));
18358           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18359           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18360           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18361           return Res;
18362         }
18363         llvm_unreachable("Unknown shift opcode.");
18364       }
18365     }
18366   }
18367
18368   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18369   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18370       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18371
18372     // Peek through any splat that was introduced for i64 shift vectorization.
18373     int SplatIndex = -1;
18374     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18375       if (SVN->isSplat()) {
18376         SplatIndex = SVN->getSplatIndex();
18377         Amt = Amt.getOperand(0);
18378         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18379                "Splat shuffle referencing second operand");
18380       }
18381
18382     if (Amt.getOpcode() != ISD::BITCAST ||
18383         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18384       return SDValue();
18385
18386     Amt = Amt.getOperand(0);
18387     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18388                      VT.getVectorNumElements();
18389     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18390     uint64_t ShiftAmt = 0;
18391     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18392     for (unsigned i = 0; i != Ratio; ++i) {
18393       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18394       if (!C)
18395         return SDValue();
18396       // 6 == Log2(64)
18397       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18398     }
18399
18400     // Check remaining shift amounts (if not a splat).
18401     if (SplatIndex < 0) {
18402       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18403         uint64_t ShAmt = 0;
18404         for (unsigned j = 0; j != Ratio; ++j) {
18405           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18406           if (!C)
18407             return SDValue();
18408           // 6 == Log2(64)
18409           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18410         }
18411         if (ShAmt != ShiftAmt)
18412           return SDValue();
18413       }
18414     }
18415
18416     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18417       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18418
18419     if (Op.getOpcode() == ISD::SRA)
18420       return ArithmeticShiftRight64(ShiftAmt);
18421   }
18422
18423   return SDValue();
18424 }
18425
18426 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18427                                         const X86Subtarget* Subtarget) {
18428   MVT VT = Op.getSimpleValueType();
18429   SDLoc dl(Op);
18430   SDValue R = Op.getOperand(0);
18431   SDValue Amt = Op.getOperand(1);
18432
18433   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18434     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18435
18436   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18437     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18438
18439   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18440     SDValue BaseShAmt;
18441     MVT EltVT = VT.getVectorElementType();
18442
18443     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18444       // Check if this build_vector node is doing a splat.
18445       // If so, then set BaseShAmt equal to the splat value.
18446       BaseShAmt = BV->getSplatValue();
18447       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18448         BaseShAmt = SDValue();
18449     } else {
18450       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18451         Amt = Amt.getOperand(0);
18452
18453       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18454       if (SVN && SVN->isSplat()) {
18455         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18456         SDValue InVec = Amt.getOperand(0);
18457         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18458           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18459                  "Unexpected shuffle index found!");
18460           BaseShAmt = InVec.getOperand(SplatIdx);
18461         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18462            if (ConstantSDNode *C =
18463                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18464              if (C->getZExtValue() == SplatIdx)
18465                BaseShAmt = InVec.getOperand(1);
18466            }
18467         }
18468
18469         if (!BaseShAmt)
18470           // Avoid introducing an extract element from a shuffle.
18471           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18472                                   DAG.getIntPtrConstant(SplatIdx, dl));
18473       }
18474     }
18475
18476     if (BaseShAmt.getNode()) {
18477       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18478       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18479         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18480       else if (EltVT.bitsLT(MVT::i32))
18481         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18482
18483       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18484     }
18485   }
18486
18487   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18488   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18489       Amt.getOpcode() == ISD::BITCAST &&
18490       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18491     Amt = Amt.getOperand(0);
18492     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18493                      VT.getVectorNumElements();
18494     std::vector<SDValue> Vals(Ratio);
18495     for (unsigned i = 0; i != Ratio; ++i)
18496       Vals[i] = Amt.getOperand(i);
18497     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18498       for (unsigned j = 0; j != Ratio; ++j)
18499         if (Vals[j] != Amt.getOperand(i + j))
18500           return SDValue();
18501     }
18502
18503     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18504       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18505   }
18506   return SDValue();
18507 }
18508
18509 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18510                           SelectionDAG &DAG) {
18511   MVT VT = Op.getSimpleValueType();
18512   SDLoc dl(Op);
18513   SDValue R = Op.getOperand(0);
18514   SDValue Amt = Op.getOperand(1);
18515
18516   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18517   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18518
18519   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18520     return V;
18521
18522   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18523     return V;
18524
18525   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18526     return Op;
18527
18528   // XOP has 128-bit variable logical/arithmetic shifts.
18529   // +ve/-ve Amt = shift left/right.
18530   if (Subtarget->hasXOP() &&
18531       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18532        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18533     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18534       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18535       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18536     }
18537     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18538       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18539     if (Op.getOpcode() == ISD::SRA)
18540       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18541   }
18542
18543   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18544   // shifts per-lane and then shuffle the partial results back together.
18545   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18546     // Splat the shift amounts so the scalar shifts above will catch it.
18547     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18548     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18549     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18550     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18551     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18552   }
18553
18554   // i64 vector arithmetic shift can be emulated with the transform:
18555   // M = lshr(SIGN_BIT, Amt)
18556   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18557   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18558       Op.getOpcode() == ISD::SRA) {
18559     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18560     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18561     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18562     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18563     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18564     return R;
18565   }
18566
18567   // If possible, lower this packed shift into a vector multiply instead of
18568   // expanding it into a sequence of scalar shifts.
18569   // Do this only if the vector shift count is a constant build_vector.
18570   if (Op.getOpcode() == ISD::SHL &&
18571       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18572        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18573       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18574     SmallVector<SDValue, 8> Elts;
18575     MVT SVT = VT.getVectorElementType();
18576     unsigned SVTBits = SVT.getSizeInBits();
18577     APInt One(SVTBits, 1);
18578     unsigned NumElems = VT.getVectorNumElements();
18579
18580     for (unsigned i=0; i !=NumElems; ++i) {
18581       SDValue Op = Amt->getOperand(i);
18582       if (Op->getOpcode() == ISD::UNDEF) {
18583         Elts.push_back(Op);
18584         continue;
18585       }
18586
18587       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18588       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18589       uint64_t ShAmt = C.getZExtValue();
18590       if (ShAmt >= SVTBits) {
18591         Elts.push_back(DAG.getUNDEF(SVT));
18592         continue;
18593       }
18594       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18595     }
18596     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18597     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18598   }
18599
18600   // Lower SHL with variable shift amount.
18601   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18602     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18603
18604     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18605                      DAG.getConstant(0x3f800000U, dl, VT));
18606     Op = DAG.getBitcast(MVT::v4f32, Op);
18607     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18608     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18609   }
18610
18611   // If possible, lower this shift as a sequence of two shifts by
18612   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18613   // Example:
18614   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18615   //
18616   // Could be rewritten as:
18617   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18618   //
18619   // The advantage is that the two shifts from the example would be
18620   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18621   // the vector shift into four scalar shifts plus four pairs of vector
18622   // insert/extract.
18623   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18624       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18625     unsigned TargetOpcode = X86ISD::MOVSS;
18626     bool CanBeSimplified;
18627     // The splat value for the first packed shift (the 'X' from the example).
18628     SDValue Amt1 = Amt->getOperand(0);
18629     // The splat value for the second packed shift (the 'Y' from the example).
18630     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18631                                         Amt->getOperand(2);
18632
18633     // See if it is possible to replace this node with a sequence of
18634     // two shifts followed by a MOVSS/MOVSD
18635     if (VT == MVT::v4i32) {
18636       // Check if it is legal to use a MOVSS.
18637       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18638                         Amt2 == Amt->getOperand(3);
18639       if (!CanBeSimplified) {
18640         // Otherwise, check if we can still simplify this node using a MOVSD.
18641         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18642                           Amt->getOperand(2) == Amt->getOperand(3);
18643         TargetOpcode = X86ISD::MOVSD;
18644         Amt2 = Amt->getOperand(2);
18645       }
18646     } else {
18647       // Do similar checks for the case where the machine value type
18648       // is MVT::v8i16.
18649       CanBeSimplified = Amt1 == Amt->getOperand(1);
18650       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18651         CanBeSimplified = Amt2 == Amt->getOperand(i);
18652
18653       if (!CanBeSimplified) {
18654         TargetOpcode = X86ISD::MOVSD;
18655         CanBeSimplified = true;
18656         Amt2 = Amt->getOperand(4);
18657         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18658           CanBeSimplified = Amt1 == Amt->getOperand(i);
18659         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18660           CanBeSimplified = Amt2 == Amt->getOperand(j);
18661       }
18662     }
18663
18664     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18665         isa<ConstantSDNode>(Amt2)) {
18666       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18667       MVT CastVT = MVT::v4i32;
18668       SDValue Splat1 =
18669         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18670       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18671       SDValue Splat2 =
18672         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18673       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18674       if (TargetOpcode == X86ISD::MOVSD)
18675         CastVT = MVT::v2i64;
18676       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18677       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18678       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18679                                             BitCast1, DAG);
18680       return DAG.getBitcast(VT, Result);
18681     }
18682   }
18683
18684   // v4i32 Non Uniform Shifts.
18685   // If the shift amount is constant we can shift each lane using the SSE2
18686   // immediate shifts, else we need to zero-extend each lane to the lower i64
18687   // and shift using the SSE2 variable shifts.
18688   // The separate results can then be blended together.
18689   if (VT == MVT::v4i32) {
18690     unsigned Opc = Op.getOpcode();
18691     SDValue Amt0, Amt1, Amt2, Amt3;
18692     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18693       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18694       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18695       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18696       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18697     } else {
18698       // ISD::SHL is handled above but we include it here for completeness.
18699       switch (Opc) {
18700       default:
18701         llvm_unreachable("Unknown target vector shift node");
18702       case ISD::SHL:
18703         Opc = X86ISD::VSHL;
18704         break;
18705       case ISD::SRL:
18706         Opc = X86ISD::VSRL;
18707         break;
18708       case ISD::SRA:
18709         Opc = X86ISD::VSRA;
18710         break;
18711       }
18712       // The SSE2 shifts use the lower i64 as the same shift amount for
18713       // all lanes and the upper i64 is ignored. These shuffle masks
18714       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18715       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18716       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18717       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18718       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18719       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18720     }
18721
18722     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18723     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18724     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18725     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18726     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18727     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18728     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18729   }
18730
18731   if (VT == MVT::v16i8 ||
18732       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18733     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18734     unsigned ShiftOpcode = Op->getOpcode();
18735
18736     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18737       // On SSE41 targets we make use of the fact that VSELECT lowers
18738       // to PBLENDVB which selects bytes based just on the sign bit.
18739       if (Subtarget->hasSSE41()) {
18740         V0 = DAG.getBitcast(VT, V0);
18741         V1 = DAG.getBitcast(VT, V1);
18742         Sel = DAG.getBitcast(VT, Sel);
18743         return DAG.getBitcast(SelVT,
18744                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18745       }
18746       // On pre-SSE41 targets we test for the sign bit by comparing to
18747       // zero - a negative value will set all bits of the lanes to true
18748       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18749       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18750       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18751       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18752     };
18753
18754     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18755     // We can safely do this using i16 shifts as we're only interested in
18756     // the 3 lower bits of each byte.
18757     Amt = DAG.getBitcast(ExtVT, Amt);
18758     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18759     Amt = DAG.getBitcast(VT, Amt);
18760
18761     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18762       // r = VSELECT(r, shift(r, 4), a);
18763       SDValue M =
18764           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18765       R = SignBitSelect(VT, Amt, M, R);
18766
18767       // a += a
18768       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18769
18770       // r = VSELECT(r, shift(r, 2), a);
18771       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18772       R = SignBitSelect(VT, Amt, M, R);
18773
18774       // a += a
18775       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18776
18777       // return VSELECT(r, shift(r, 1), a);
18778       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18779       R = SignBitSelect(VT, Amt, M, R);
18780       return R;
18781     }
18782
18783     if (Op->getOpcode() == ISD::SRA) {
18784       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18785       // so we can correctly sign extend. We don't care what happens to the
18786       // lower byte.
18787       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18788       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18789       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18790       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18791       ALo = DAG.getBitcast(ExtVT, ALo);
18792       AHi = DAG.getBitcast(ExtVT, AHi);
18793       RLo = DAG.getBitcast(ExtVT, RLo);
18794       RHi = DAG.getBitcast(ExtVT, RHi);
18795
18796       // r = VSELECT(r, shift(r, 4), a);
18797       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18798                                 DAG.getConstant(4, dl, ExtVT));
18799       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18800                                 DAG.getConstant(4, dl, ExtVT));
18801       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18802       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18803
18804       // a += a
18805       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18806       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18807
18808       // r = VSELECT(r, shift(r, 2), a);
18809       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18810                         DAG.getConstant(2, dl, ExtVT));
18811       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18812                         DAG.getConstant(2, dl, ExtVT));
18813       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18814       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18815
18816       // a += a
18817       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18818       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18819
18820       // r = VSELECT(r, shift(r, 1), a);
18821       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18822                         DAG.getConstant(1, dl, ExtVT));
18823       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18824                         DAG.getConstant(1, dl, ExtVT));
18825       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18826       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18827
18828       // Logical shift the result back to the lower byte, leaving a zero upper
18829       // byte
18830       // meaning that we can safely pack with PACKUSWB.
18831       RLo =
18832           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18833       RHi =
18834           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18835       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18836     }
18837   }
18838
18839   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18840   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18841   // solution better.
18842   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18843     MVT ExtVT = MVT::v8i32;
18844     unsigned ExtOpc =
18845         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18846     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18847     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18848     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18849                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18850   }
18851
18852   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18853     MVT ExtVT = MVT::v8i32;
18854     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18855     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18856     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18857     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18858     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18859     ALo = DAG.getBitcast(ExtVT, ALo);
18860     AHi = DAG.getBitcast(ExtVT, AHi);
18861     RLo = DAG.getBitcast(ExtVT, RLo);
18862     RHi = DAG.getBitcast(ExtVT, RHi);
18863     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18864     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18865     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18866     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18867     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18868   }
18869
18870   if (VT == MVT::v8i16) {
18871     unsigned ShiftOpcode = Op->getOpcode();
18872
18873     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18874       // On SSE41 targets we make use of the fact that VSELECT lowers
18875       // to PBLENDVB which selects bytes based just on the sign bit.
18876       if (Subtarget->hasSSE41()) {
18877         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18878         V0 = DAG.getBitcast(ExtVT, V0);
18879         V1 = DAG.getBitcast(ExtVT, V1);
18880         Sel = DAG.getBitcast(ExtVT, Sel);
18881         return DAG.getBitcast(
18882             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18883       }
18884       // On pre-SSE41 targets we splat the sign bit - a negative value will
18885       // set all bits of the lanes to true and VSELECT uses that in
18886       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18887       SDValue C =
18888           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18889       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18890     };
18891
18892     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18893     if (Subtarget->hasSSE41()) {
18894       // On SSE41 targets we need to replicate the shift mask in both
18895       // bytes for PBLENDVB.
18896       Amt = DAG.getNode(
18897           ISD::OR, dl, VT,
18898           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18899           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18900     } else {
18901       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18902     }
18903
18904     // r = VSELECT(r, shift(r, 8), a);
18905     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18906     R = SignBitSelect(Amt, M, R);
18907
18908     // a += a
18909     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18910
18911     // r = VSELECT(r, shift(r, 4), a);
18912     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18913     R = SignBitSelect(Amt, M, R);
18914
18915     // a += a
18916     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18917
18918     // r = VSELECT(r, shift(r, 2), a);
18919     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18920     R = SignBitSelect(Amt, M, R);
18921
18922     // a += a
18923     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18924
18925     // return VSELECT(r, shift(r, 1), a);
18926     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18927     R = SignBitSelect(Amt, M, R);
18928     return R;
18929   }
18930
18931   // Decompose 256-bit shifts into smaller 128-bit shifts.
18932   if (VT.is256BitVector()) {
18933     unsigned NumElems = VT.getVectorNumElements();
18934     MVT EltVT = VT.getVectorElementType();
18935     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18936
18937     // Extract the two vectors
18938     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18939     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18940
18941     // Recreate the shift amount vectors
18942     SDValue Amt1, Amt2;
18943     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18944       // Constant shift amount
18945       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18946       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18947       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18948
18949       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18950       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18951     } else {
18952       // Variable shift amount
18953       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18954       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18955     }
18956
18957     // Issue new vector shifts for the smaller types
18958     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18959     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18960
18961     // Concatenate the result back
18962     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18963   }
18964
18965   return SDValue();
18966 }
18967
18968 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18969                            SelectionDAG &DAG) {
18970   MVT VT = Op.getSimpleValueType();
18971   SDLoc DL(Op);
18972   SDValue R = Op.getOperand(0);
18973   SDValue Amt = Op.getOperand(1);
18974
18975   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18976   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18977   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18978
18979   // XOP has 128-bit vector variable + immediate rotates.
18980   // +ve/-ve Amt = rotate left/right.
18981
18982   // Split 256-bit integers.
18983   if (VT.is256BitVector())
18984     return Lower256IntArith(Op, DAG);
18985
18986   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
18987
18988   // Attempt to rotate by immediate.
18989   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18990     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18991       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18992       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18993       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18994                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18995     }
18996   }
18997
18998   // Use general rotate by variable (per-element).
18999   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
19000 }
19001
19002 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
19003   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
19004   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
19005   // looks for this combo and may remove the "setcc" instruction if the "setcc"
19006   // has only one use.
19007   SDNode *N = Op.getNode();
19008   SDValue LHS = N->getOperand(0);
19009   SDValue RHS = N->getOperand(1);
19010   unsigned BaseOp = 0;
19011   unsigned Cond = 0;
19012   SDLoc DL(Op);
19013   switch (Op.getOpcode()) {
19014   default: llvm_unreachable("Unknown ovf instruction!");
19015   case ISD::SADDO:
19016     // A subtract of one will be selected as a INC. Note that INC doesn't
19017     // set CF, so we can't do this for UADDO.
19018     if (isOneConstant(RHS)) {
19019         BaseOp = X86ISD::INC;
19020         Cond = X86::COND_O;
19021         break;
19022       }
19023     BaseOp = X86ISD::ADD;
19024     Cond = X86::COND_O;
19025     break;
19026   case ISD::UADDO:
19027     BaseOp = X86ISD::ADD;
19028     Cond = X86::COND_B;
19029     break;
19030   case ISD::SSUBO:
19031     // A subtract of one will be selected as a DEC. Note that DEC doesn't
19032     // set CF, so we can't do this for USUBO.
19033     if (isOneConstant(RHS)) {
19034         BaseOp = X86ISD::DEC;
19035         Cond = X86::COND_O;
19036         break;
19037       }
19038     BaseOp = X86ISD::SUB;
19039     Cond = X86::COND_O;
19040     break;
19041   case ISD::USUBO:
19042     BaseOp = X86ISD::SUB;
19043     Cond = X86::COND_B;
19044     break;
19045   case ISD::SMULO:
19046     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
19047     Cond = X86::COND_O;
19048     break;
19049   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
19050     if (N->getValueType(0) == MVT::i8) {
19051       BaseOp = X86ISD::UMUL8;
19052       Cond = X86::COND_O;
19053       break;
19054     }
19055     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
19056                                  MVT::i32);
19057     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
19058
19059     SDValue SetCC =
19060       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
19061                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
19062                   SDValue(Sum.getNode(), 2));
19063
19064     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19065   }
19066   }
19067
19068   // Also sets EFLAGS.
19069   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
19070   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
19071
19072   SDValue SetCC =
19073     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
19074                 DAG.getConstant(Cond, DL, MVT::i32),
19075                 SDValue(Sum.getNode(), 1));
19076
19077   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19078 }
19079
19080 /// Returns true if the operand type is exactly twice the native width, and
19081 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
19082 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
19083 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
19084 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
19085   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
19086
19087   if (OpWidth == 64)
19088     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
19089   else if (OpWidth == 128)
19090     return Subtarget->hasCmpxchg16b();
19091   else
19092     return false;
19093 }
19094
19095 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
19096   return needsCmpXchgNb(SI->getValueOperand()->getType());
19097 }
19098
19099 // Note: this turns large loads into lock cmpxchg8b/16b.
19100 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
19101 TargetLowering::AtomicExpansionKind
19102 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
19103   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
19104   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
19105                                                : AtomicExpansionKind::None;
19106 }
19107
19108 TargetLowering::AtomicExpansionKind
19109 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
19110   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19111   Type *MemType = AI->getType();
19112
19113   // If the operand is too big, we must see if cmpxchg8/16b is available
19114   // and default to library calls otherwise.
19115   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
19116     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
19117                                    : AtomicExpansionKind::None;
19118   }
19119
19120   AtomicRMWInst::BinOp Op = AI->getOperation();
19121   switch (Op) {
19122   default:
19123     llvm_unreachable("Unknown atomic operation");
19124   case AtomicRMWInst::Xchg:
19125   case AtomicRMWInst::Add:
19126   case AtomicRMWInst::Sub:
19127     // It's better to use xadd, xsub or xchg for these in all cases.
19128     return AtomicExpansionKind::None;
19129   case AtomicRMWInst::Or:
19130   case AtomicRMWInst::And:
19131   case AtomicRMWInst::Xor:
19132     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19133     // prefix to a normal instruction for these operations.
19134     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19135                             : AtomicExpansionKind::None;
19136   case AtomicRMWInst::Nand:
19137   case AtomicRMWInst::Max:
19138   case AtomicRMWInst::Min:
19139   case AtomicRMWInst::UMax:
19140   case AtomicRMWInst::UMin:
19141     // These always require a non-trivial set of data operations on x86. We must
19142     // use a cmpxchg loop.
19143     return AtomicExpansionKind::CmpXChg;
19144   }
19145 }
19146
19147 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19148   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19149   // no-sse2). There isn't any reason to disable it if the target processor
19150   // supports it.
19151   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19152 }
19153
19154 LoadInst *
19155 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19156   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19157   Type *MemType = AI->getType();
19158   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19159   // there is no benefit in turning such RMWs into loads, and it is actually
19160   // harmful as it introduces a mfence.
19161   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19162     return nullptr;
19163
19164   auto Builder = IRBuilder<>(AI);
19165   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19166   auto SynchScope = AI->getSynchScope();
19167   // We must restrict the ordering to avoid generating loads with Release or
19168   // ReleaseAcquire orderings.
19169   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19170   auto Ptr = AI->getPointerOperand();
19171
19172   // Before the load we need a fence. Here is an example lifted from
19173   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19174   // is required:
19175   // Thread 0:
19176   //   x.store(1, relaxed);
19177   //   r1 = y.fetch_add(0, release);
19178   // Thread 1:
19179   //   y.fetch_add(42, acquire);
19180   //   r2 = x.load(relaxed);
19181   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19182   // lowered to just a load without a fence. A mfence flushes the store buffer,
19183   // making the optimization clearly correct.
19184   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19185   // otherwise, we might be able to be more aggressive on relaxed idempotent
19186   // rmw. In practice, they do not look useful, so we don't try to be
19187   // especially clever.
19188   if (SynchScope == SingleThread)
19189     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19190     // the IR level, so we must wrap it in an intrinsic.
19191     return nullptr;
19192
19193   if (!hasMFENCE(*Subtarget))
19194     // FIXME: it might make sense to use a locked operation here but on a
19195     // different cache-line to prevent cache-line bouncing. In practice it
19196     // is probably a small win, and x86 processors without mfence are rare
19197     // enough that we do not bother.
19198     return nullptr;
19199
19200   Function *MFence =
19201       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19202   Builder.CreateCall(MFence, {});
19203
19204   // Finally we can emit the atomic load.
19205   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19206           AI->getType()->getPrimitiveSizeInBits());
19207   Loaded->setAtomic(Order, SynchScope);
19208   AI->replaceAllUsesWith(Loaded);
19209   AI->eraseFromParent();
19210   return Loaded;
19211 }
19212
19213 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19214                                  SelectionDAG &DAG) {
19215   SDLoc dl(Op);
19216   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19217     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19218   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19219     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19220
19221   // The only fence that needs an instruction is a sequentially-consistent
19222   // cross-thread fence.
19223   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19224     if (hasMFENCE(*Subtarget))
19225       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19226
19227     SDValue Chain = Op.getOperand(0);
19228     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19229     SDValue Ops[] = {
19230       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19231       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19232       DAG.getRegister(0, MVT::i32),            // Index
19233       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19234       DAG.getRegister(0, MVT::i32),            // Segment.
19235       Zero,
19236       Chain
19237     };
19238     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19239     return SDValue(Res, 0);
19240   }
19241
19242   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19243   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19244 }
19245
19246 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19247                              SelectionDAG &DAG) {
19248   MVT T = Op.getSimpleValueType();
19249   SDLoc DL(Op);
19250   unsigned Reg = 0;
19251   unsigned size = 0;
19252   switch(T.SimpleTy) {
19253   default: llvm_unreachable("Invalid value type!");
19254   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19255   case MVT::i16: Reg = X86::AX;  size = 2; break;
19256   case MVT::i32: Reg = X86::EAX; size = 4; break;
19257   case MVT::i64:
19258     assert(Subtarget->is64Bit() && "Node not type legal!");
19259     Reg = X86::RAX; size = 8;
19260     break;
19261   }
19262   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19263                                   Op.getOperand(2), SDValue());
19264   SDValue Ops[] = { cpIn.getValue(0),
19265                     Op.getOperand(1),
19266                     Op.getOperand(3),
19267                     DAG.getTargetConstant(size, DL, MVT::i8),
19268                     cpIn.getValue(1) };
19269   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19270   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19271   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19272                                            Ops, T, MMO);
19273
19274   SDValue cpOut =
19275     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19276   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19277                                       MVT::i32, cpOut.getValue(2));
19278   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19279                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19280                                 EFLAGS);
19281
19282   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19283   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19284   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19285   return SDValue();
19286 }
19287
19288 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19289                             SelectionDAG &DAG) {
19290   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19291   MVT DstVT = Op.getSimpleValueType();
19292
19293   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19294     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19295     if (DstVT != MVT::f64)
19296       // This conversion needs to be expanded.
19297       return SDValue();
19298
19299     SDValue InVec = Op->getOperand(0);
19300     SDLoc dl(Op);
19301     unsigned NumElts = SrcVT.getVectorNumElements();
19302     MVT SVT = SrcVT.getVectorElementType();
19303
19304     // Widen the vector in input in the case of MVT::v2i32.
19305     // Example: from MVT::v2i32 to MVT::v4i32.
19306     SmallVector<SDValue, 16> Elts;
19307     for (unsigned i = 0, e = NumElts; i != e; ++i)
19308       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19309                                  DAG.getIntPtrConstant(i, dl)));
19310
19311     // Explicitly mark the extra elements as Undef.
19312     Elts.append(NumElts, DAG.getUNDEF(SVT));
19313
19314     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19315     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19316     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19317     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19318                        DAG.getIntPtrConstant(0, dl));
19319   }
19320
19321   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19322          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19323   assert((DstVT == MVT::i64 ||
19324           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19325          "Unexpected custom BITCAST");
19326   // i64 <=> MMX conversions are Legal.
19327   if (SrcVT==MVT::i64 && DstVT.isVector())
19328     return Op;
19329   if (DstVT==MVT::i64 && SrcVT.isVector())
19330     return Op;
19331   // MMX <=> MMX conversions are Legal.
19332   if (SrcVT.isVector() && DstVT.isVector())
19333     return Op;
19334   // All other conversions need to be expanded.
19335   return SDValue();
19336 }
19337
19338 /// Compute the horizontal sum of bytes in V for the elements of VT.
19339 ///
19340 /// Requires V to be a byte vector and VT to be an integer vector type with
19341 /// wider elements than V's type. The width of the elements of VT determines
19342 /// how many bytes of V are summed horizontally to produce each element of the
19343 /// result.
19344 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19345                                       const X86Subtarget *Subtarget,
19346                                       SelectionDAG &DAG) {
19347   SDLoc DL(V);
19348   MVT ByteVecVT = V.getSimpleValueType();
19349   MVT EltVT = VT.getVectorElementType();
19350   int NumElts = VT.getVectorNumElements();
19351   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19352          "Expected value to have byte element type.");
19353   assert(EltVT != MVT::i8 &&
19354          "Horizontal byte sum only makes sense for wider elements!");
19355   unsigned VecSize = VT.getSizeInBits();
19356   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19357
19358   // PSADBW instruction horizontally add all bytes and leave the result in i64
19359   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19360   if (EltVT == MVT::i64) {
19361     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19362     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19363     V = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT, V, Zeros);
19364     return DAG.getBitcast(VT, V);
19365   }
19366
19367   if (EltVT == MVT::i32) {
19368     // We unpack the low half and high half into i32s interleaved with zeros so
19369     // that we can use PSADBW to horizontally sum them. The most useful part of
19370     // this is that it lines up the results of two PSADBW instructions to be
19371     // two v2i64 vectors which concatenated are the 4 population counts. We can
19372     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19373     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19374     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19375     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19376
19377     // Do the horizontal sums into two v2i64s.
19378     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19379     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19380     Low = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19381                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19382     High = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19383                        DAG.getBitcast(ByteVecVT, High), Zeros);
19384
19385     // Merge them together.
19386     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19387     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19388                     DAG.getBitcast(ShortVecVT, Low),
19389                     DAG.getBitcast(ShortVecVT, High));
19390
19391     return DAG.getBitcast(VT, V);
19392   }
19393
19394   // The only element type left is i16.
19395   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19396
19397   // To obtain pop count for each i16 element starting from the pop count for
19398   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19399   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19400   // directly supported.
19401   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19402   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19403   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19404   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19405                   DAG.getBitcast(ByteVecVT, V));
19406   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19407 }
19408
19409 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19410                                         const X86Subtarget *Subtarget,
19411                                         SelectionDAG &DAG) {
19412   MVT VT = Op.getSimpleValueType();
19413   MVT EltVT = VT.getVectorElementType();
19414   unsigned VecSize = VT.getSizeInBits();
19415
19416   // Implement a lookup table in register by using an algorithm based on:
19417   // http://wm.ite.pl/articles/sse-popcount.html
19418   //
19419   // The general idea is that every lower byte nibble in the input vector is an
19420   // index into a in-register pre-computed pop count table. We then split up the
19421   // input vector in two new ones: (1) a vector with only the shifted-right
19422   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19423   // masked out higher ones) for each byte. PSHUB is used separately with both
19424   // to index the in-register table. Next, both are added and the result is a
19425   // i8 vector where each element contains the pop count for input byte.
19426   //
19427   // To obtain the pop count for elements != i8, we follow up with the same
19428   // approach and use additional tricks as described below.
19429   //
19430   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19431                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19432                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19433                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19434
19435   int NumByteElts = VecSize / 8;
19436   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19437   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19438   SmallVector<SDValue, 16> LUTVec;
19439   for (int i = 0; i < NumByteElts; ++i)
19440     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19441   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19442   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19443                                   DAG.getConstant(0x0F, DL, MVT::i8));
19444   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19445
19446   // High nibbles
19447   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19448   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19449   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19450
19451   // Low nibbles
19452   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19453
19454   // The input vector is used as the shuffle mask that index elements into the
19455   // LUT. After counting low and high nibbles, add the vector to obtain the
19456   // final pop count per i8 element.
19457   SDValue HighPopCnt =
19458       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19459   SDValue LowPopCnt =
19460       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19461   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19462
19463   if (EltVT == MVT::i8)
19464     return PopCnt;
19465
19466   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19467 }
19468
19469 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19470                                        const X86Subtarget *Subtarget,
19471                                        SelectionDAG &DAG) {
19472   MVT VT = Op.getSimpleValueType();
19473   assert(VT.is128BitVector() &&
19474          "Only 128-bit vector bitmath lowering supported.");
19475
19476   int VecSize = VT.getSizeInBits();
19477   MVT EltVT = VT.getVectorElementType();
19478   int Len = EltVT.getSizeInBits();
19479
19480   // This is the vectorized version of the "best" algorithm from
19481   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19482   // with a minor tweak to use a series of adds + shifts instead of vector
19483   // multiplications. Implemented for all integer vector types. We only use
19484   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19485   // much faster, even faster than using native popcnt instructions.
19486
19487   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19488     MVT VT = V.getSimpleValueType();
19489     SmallVector<SDValue, 32> Shifters(
19490         VT.getVectorNumElements(),
19491         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19492     return DAG.getNode(OpCode, DL, VT, V,
19493                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19494   };
19495   auto GetMask = [&](SDValue V, APInt Mask) {
19496     MVT VT = V.getSimpleValueType();
19497     SmallVector<SDValue, 32> Masks(
19498         VT.getVectorNumElements(),
19499         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19500     return DAG.getNode(ISD::AND, DL, VT, V,
19501                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19502   };
19503
19504   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19505   // x86, so set the SRL type to have elements at least i16 wide. This is
19506   // correct because all of our SRLs are followed immediately by a mask anyways
19507   // that handles any bits that sneak into the high bits of the byte elements.
19508   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19509
19510   SDValue V = Op;
19511
19512   // v = v - ((v >> 1) & 0x55555555...)
19513   SDValue Srl =
19514       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19515   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19516   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19517
19518   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19519   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19520   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19521   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19522   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19523
19524   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19525   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19526   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19527   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19528
19529   // At this point, V contains the byte-wise population count, and we are
19530   // merely doing a horizontal sum if necessary to get the wider element
19531   // counts.
19532   if (EltVT == MVT::i8)
19533     return V;
19534
19535   return LowerHorizontalByteSum(
19536       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19537       DAG);
19538 }
19539
19540 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19541                                 SelectionDAG &DAG) {
19542   MVT VT = Op.getSimpleValueType();
19543   // FIXME: Need to add AVX-512 support here!
19544   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19545          "Unknown CTPOP type to handle");
19546   SDLoc DL(Op.getNode());
19547   SDValue Op0 = Op.getOperand(0);
19548
19549   if (!Subtarget->hasSSSE3()) {
19550     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19551     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19552     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19553   }
19554
19555   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19556     unsigned NumElems = VT.getVectorNumElements();
19557
19558     // Extract each 128-bit vector, compute pop count and concat the result.
19559     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19560     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19561
19562     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19563                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19564                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19565   }
19566
19567   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19568 }
19569
19570 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19571                           SelectionDAG &DAG) {
19572   assert(Op.getSimpleValueType().isVector() &&
19573          "We only do custom lowering for vector population count.");
19574   return LowerVectorCTPOP(Op, Subtarget, DAG);
19575 }
19576
19577 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19578   SDNode *Node = Op.getNode();
19579   SDLoc dl(Node);
19580   EVT T = Node->getValueType(0);
19581   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19582                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19583   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19584                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19585                        Node->getOperand(0),
19586                        Node->getOperand(1), negOp,
19587                        cast<AtomicSDNode>(Node)->getMemOperand(),
19588                        cast<AtomicSDNode>(Node)->getOrdering(),
19589                        cast<AtomicSDNode>(Node)->getSynchScope());
19590 }
19591
19592 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19593   SDNode *Node = Op.getNode();
19594   SDLoc dl(Node);
19595   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19596
19597   // Convert seq_cst store -> xchg
19598   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19599   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19600   //        (The only way to get a 16-byte store is cmpxchg16b)
19601   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19602   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19603       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19604     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19605                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19606                                  Node->getOperand(0),
19607                                  Node->getOperand(1), Node->getOperand(2),
19608                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19609                                  cast<AtomicSDNode>(Node)->getOrdering(),
19610                                  cast<AtomicSDNode>(Node)->getSynchScope());
19611     return Swap.getValue(1);
19612   }
19613   // Other atomic stores have a simple pattern.
19614   return Op;
19615 }
19616
19617 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19618   MVT VT = Op.getNode()->getSimpleValueType(0);
19619
19620   // Let legalize expand this if it isn't a legal type yet.
19621   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19622     return SDValue();
19623
19624   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19625
19626   unsigned Opc;
19627   bool ExtraOp = false;
19628   switch (Op.getOpcode()) {
19629   default: llvm_unreachable("Invalid code");
19630   case ISD::ADDC: Opc = X86ISD::ADD; break;
19631   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19632   case ISD::SUBC: Opc = X86ISD::SUB; break;
19633   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19634   }
19635
19636   if (!ExtraOp)
19637     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19638                        Op.getOperand(1));
19639   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19640                      Op.getOperand(1), Op.getOperand(2));
19641 }
19642
19643 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19644                             SelectionDAG &DAG) {
19645   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19646
19647   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19648   // which returns the values as { float, float } (in XMM0) or
19649   // { double, double } (which is returned in XMM0, XMM1).
19650   SDLoc dl(Op);
19651   SDValue Arg = Op.getOperand(0);
19652   EVT ArgVT = Arg.getValueType();
19653   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19654
19655   TargetLowering::ArgListTy Args;
19656   TargetLowering::ArgListEntry Entry;
19657
19658   Entry.Node = Arg;
19659   Entry.Ty = ArgTy;
19660   Entry.isSExt = false;
19661   Entry.isZExt = false;
19662   Args.push_back(Entry);
19663
19664   bool isF64 = ArgVT == MVT::f64;
19665   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19666   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19667   // the results are returned via SRet in memory.
19668   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19669   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19670   SDValue Callee =
19671       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19672
19673   Type *RetTy = isF64
19674     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19675     : (Type*)VectorType::get(ArgTy, 4);
19676
19677   TargetLowering::CallLoweringInfo CLI(DAG);
19678   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19679     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19680
19681   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19682
19683   if (isF64)
19684     // Returned in xmm0 and xmm1.
19685     return CallResult.first;
19686
19687   // Returned in bits 0:31 and 32:64 xmm0.
19688   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19689                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19690   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19691                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19692   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19693   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19694 }
19695
19696 /// Widen a vector input to a vector of NVT.  The
19697 /// input vector must have the same element type as NVT.
19698 static SDValue ExtendToType(SDValue InOp, MVT NVT, SelectionDAG &DAG,
19699                             bool FillWithZeroes = false) {
19700   // Check if InOp already has the right width.
19701   MVT InVT = InOp.getSimpleValueType();
19702   if (InVT == NVT)
19703     return InOp;
19704
19705   if (InOp.isUndef())
19706     return DAG.getUNDEF(NVT);
19707
19708   assert(InVT.getVectorElementType() == NVT.getVectorElementType() &&
19709          "input and widen element type must match");
19710
19711   unsigned InNumElts = InVT.getVectorNumElements();
19712   unsigned WidenNumElts = NVT.getVectorNumElements();
19713   assert(WidenNumElts > InNumElts && WidenNumElts % InNumElts == 0 &&
19714          "Unexpected request for vector widening");
19715
19716   EVT EltVT = NVT.getVectorElementType();
19717
19718   SDLoc dl(InOp);
19719   if (InOp.getOpcode() == ISD::CONCAT_VECTORS &&
19720       InOp.getNumOperands() == 2) {
19721     SDValue N1 = InOp.getOperand(1);
19722     if ((ISD::isBuildVectorAllZeros(N1.getNode()) && FillWithZeroes) ||
19723         N1.isUndef()) {
19724       InOp = InOp.getOperand(0);
19725       InVT = InOp.getSimpleValueType();
19726       InNumElts = InVT.getVectorNumElements();
19727     }
19728   }
19729   if (ISD::isBuildVectorOfConstantSDNodes(InOp.getNode()) ||
19730       ISD::isBuildVectorOfConstantFPSDNodes(InOp.getNode())) {
19731     SmallVector<SDValue, 16> Ops;
19732     for (unsigned i = 0; i < InNumElts; ++i)
19733       Ops.push_back(InOp.getOperand(i));
19734
19735     SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, EltVT) :
19736       DAG.getUNDEF(EltVT);
19737     for (unsigned i = 0; i < WidenNumElts - InNumElts; ++i)
19738       Ops.push_back(FillVal);
19739     return DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Ops);
19740   }
19741   SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, NVT) :
19742     DAG.getUNDEF(NVT);
19743   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NVT, FillVal,
19744                      InOp, DAG.getIntPtrConstant(0, dl));
19745 }
19746
19747 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19748                              SelectionDAG &DAG) {
19749   assert(Subtarget->hasAVX512() &&
19750          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19751
19752   // X86 scatter kills mask register, so its type should be added to
19753   // the list of return values.
19754   // If the "scatter" has 2 return values, it is already handled.
19755   if (Op.getNode()->getNumValues() == 2)
19756     return Op;
19757
19758   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19759   SDValue Src = N->getValue();
19760   MVT VT = Src.getSimpleValueType();
19761   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19762   SDLoc dl(Op);
19763
19764   SDValue NewScatter;
19765   SDValue Index = N->getIndex();
19766   SDValue Mask = N->getMask();
19767   SDValue Chain = N->getChain();
19768   SDValue BasePtr = N->getBasePtr();
19769   MVT MemVT = N->getMemoryVT().getSimpleVT();
19770   MVT IndexVT = Index.getSimpleValueType();
19771   MVT MaskVT = Mask.getSimpleValueType();
19772
19773   if (MemVT.getScalarSizeInBits() < VT.getScalarSizeInBits()) {
19774     // The v2i32 value was promoted to v2i64.
19775     // Now we "redo" the type legalizer's work and widen the original
19776     // v2i32 value to v4i32. The original v2i32 is retrieved from v2i64
19777     // with a shuffle.
19778     assert((MemVT == MVT::v2i32 && VT == MVT::v2i64) &&
19779            "Unexpected memory type");
19780     int ShuffleMask[] = {0, 2, -1, -1};
19781     Src = DAG.getVectorShuffle(MVT::v4i32, dl, DAG.getBitcast(MVT::v4i32, Src),
19782                                DAG.getUNDEF(MVT::v4i32), ShuffleMask);
19783     // Now we have 4 elements instead of 2.
19784     // Expand the index.
19785     MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), 4);
19786     Index = ExtendToType(Index, NewIndexVT, DAG);
19787
19788     // Expand the mask with zeroes
19789     // Mask may be <2 x i64> or <2 x i1> at this moment
19790     assert((MaskVT == MVT::v2i1 || MaskVT == MVT::v2i64) &&
19791            "Unexpected mask type");
19792     MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), 4);
19793     Mask = ExtendToType(Mask, ExtMaskVT, DAG, true);
19794     VT = MVT::v4i32;
19795   }
19796
19797   unsigned NumElts = VT.getVectorNumElements();
19798   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19799       !Index.getSimpleValueType().is512BitVector()) {
19800     // AVX512F supports only 512-bit vectors. Or data or index should
19801     // be 512 bit wide. If now the both index and data are 256-bit, but
19802     // the vector contains 8 elements, we just sign-extend the index
19803     if (IndexVT == MVT::v8i32)
19804       // Just extend index
19805       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19806     else {
19807       // The minimal number of elts in scatter is 8
19808       NumElts = 8;
19809       // Index
19810       MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), NumElts);
19811       // Use original index here, do not modify the index twice
19812       Index = ExtendToType(N->getIndex(), NewIndexVT, DAG);
19813       if (IndexVT.getScalarType() == MVT::i32)
19814         Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19815
19816       // Mask
19817       // At this point we have promoted mask operand
19818       assert(MaskVT.getScalarSizeInBits() >= 32 && "unexpected mask type");
19819       MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), NumElts);
19820       // Use the original mask here, do not modify the mask twice
19821       Mask = ExtendToType(N->getMask(), ExtMaskVT, DAG, true);
19822
19823       // The value that should be stored
19824       MVT NewVT = MVT::getVectorVT(VT.getScalarType(), NumElts);
19825       Src = ExtendToType(Src, NewVT, DAG);
19826     }
19827   }
19828   // If the mask is "wide" at this point - truncate it to i1 vector
19829   MVT BitMaskVT = MVT::getVectorVT(MVT::i1, NumElts);
19830   Mask = DAG.getNode(ISD::TRUNCATE, dl, BitMaskVT, Mask);
19831
19832   // The mask is killed by scatter, add it to the values
19833   SDVTList VTs = DAG.getVTList(BitMaskVT, MVT::Other);
19834   SDValue Ops[] = {Chain, Src, Mask, BasePtr, Index};
19835   NewScatter = DAG.getMaskedScatter(VTs, N->getMemoryVT(), dl, Ops,
19836                                     N->getMemOperand());
19837   DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19838   return SDValue(NewScatter.getNode(), 0);
19839 }
19840
19841 static SDValue LowerMLOAD(SDValue Op, const X86Subtarget *Subtarget,
19842                           SelectionDAG &DAG) {
19843
19844   MaskedLoadSDNode *N = cast<MaskedLoadSDNode>(Op.getNode());
19845   MVT VT = Op.getSimpleValueType();
19846   SDValue Mask = N->getMask();
19847   SDLoc dl(Op);
19848
19849   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
19850       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
19851     // This operation is legal for targets with VLX, but without
19852     // VLX the vector should be widened to 512 bit
19853     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
19854     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
19855     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
19856     SDValue Src0 = N->getSrc0();
19857     Src0 = ExtendToType(Src0, WideDataVT, DAG);
19858     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
19859     SDValue NewLoad = DAG.getMaskedLoad(WideDataVT, dl, N->getChain(),
19860                                         N->getBasePtr(), Mask, Src0,
19861                                         N->getMemoryVT(), N->getMemOperand(),
19862                                         N->getExtensionType());
19863
19864     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
19865                                  NewLoad.getValue(0),
19866                                  DAG.getIntPtrConstant(0, dl));
19867     SDValue RetOps[] = {Exract, NewLoad.getValue(1)};
19868     return DAG.getMergeValues(RetOps, dl);
19869   }
19870   return Op;
19871 }
19872
19873 static SDValue LowerMSTORE(SDValue Op, const X86Subtarget *Subtarget,
19874                            SelectionDAG &DAG) {
19875   MaskedStoreSDNode *N = cast<MaskedStoreSDNode>(Op.getNode());
19876   SDValue DataToStore = N->getValue();
19877   MVT VT = DataToStore.getSimpleValueType();
19878   SDValue Mask = N->getMask();
19879   SDLoc dl(Op);
19880
19881   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
19882       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
19883     // This operation is legal for targets with VLX, but without
19884     // VLX the vector should be widened to 512 bit
19885     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
19886     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
19887     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
19888     DataToStore = ExtendToType(DataToStore, WideDataVT, DAG);
19889     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
19890     return DAG.getMaskedStore(N->getChain(), dl, DataToStore, N->getBasePtr(),
19891                               Mask, N->getMemoryVT(), N->getMemOperand(),
19892                               N->isTruncatingStore());
19893   }
19894   return Op;
19895 }
19896
19897 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19898                             SelectionDAG &DAG) {
19899   assert(Subtarget->hasAVX512() &&
19900          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19901
19902   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19903   SDLoc dl(Op);
19904   MVT VT = Op.getSimpleValueType();
19905   SDValue Index = N->getIndex();
19906   SDValue Mask = N->getMask();
19907   SDValue Src0 = N->getValue();
19908   MVT IndexVT = Index.getSimpleValueType();
19909   MVT MaskVT = Mask.getSimpleValueType();
19910
19911   unsigned NumElts = VT.getVectorNumElements();
19912   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19913
19914   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19915       !Index.getSimpleValueType().is512BitVector()) {
19916     // AVX512F supports only 512-bit vectors. Or data or index should
19917     // be 512 bit wide. If now the both index and data are 256-bit, but
19918     // the vector contains 8 elements, we just sign-extend the index
19919     if (NumElts == 8) {
19920       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19921       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19922                         N->getOperand(3), Index };
19923       DAG.UpdateNodeOperands(N, Ops);
19924       return Op;
19925     }
19926
19927     // Minimal number of elements in Gather
19928     NumElts = 8;
19929     // Index
19930     MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), NumElts);
19931     Index = ExtendToType(Index, NewIndexVT, DAG);
19932     if (IndexVT.getScalarType() == MVT::i32)
19933       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19934
19935     // Mask
19936     MVT MaskBitVT = MVT::getVectorVT(MVT::i1, NumElts);
19937     // At this point we have promoted mask operand
19938     assert(MaskVT.getScalarSizeInBits() >= 32 && "unexpected mask type");
19939     MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), NumElts);
19940     Mask = ExtendToType(Mask, ExtMaskVT, DAG, true);
19941     Mask = DAG.getNode(ISD::TRUNCATE, dl, MaskBitVT, Mask);
19942
19943     // The pass-thru value
19944     MVT NewVT = MVT::getVectorVT(VT.getScalarType(), NumElts);
19945     Src0 = ExtendToType(Src0, NewVT, DAG);
19946
19947     SDValue Ops[] = { N->getChain(), Src0, Mask, N->getBasePtr(), Index };
19948     SDValue NewGather = DAG.getMaskedGather(DAG.getVTList(NewVT, MVT::Other),
19949                                             N->getMemoryVT(), dl, Ops,
19950                                             N->getMemOperand());
19951     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
19952                                  NewGather.getValue(0),
19953                                  DAG.getIntPtrConstant(0, dl));
19954     SDValue RetOps[] = {Exract, NewGather.getValue(1)};
19955     return DAG.getMergeValues(RetOps, dl);
19956   }
19957   return Op;
19958 }
19959
19960 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19961                                                     SelectionDAG &DAG) const {
19962   // TODO: Eventually, the lowering of these nodes should be informed by or
19963   // deferred to the GC strategy for the function in which they appear. For
19964   // now, however, they must be lowered to something. Since they are logically
19965   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19966   // require special handling for these nodes), lower them as literal NOOPs for
19967   // the time being.
19968   SmallVector<SDValue, 2> Ops;
19969
19970   Ops.push_back(Op.getOperand(0));
19971   if (Op->getGluedNode())
19972     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19973
19974   SDLoc OpDL(Op);
19975   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19976   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19977
19978   return NOOP;
19979 }
19980
19981 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19982                                                   SelectionDAG &DAG) const {
19983   // TODO: Eventually, the lowering of these nodes should be informed by or
19984   // deferred to the GC strategy for the function in which they appear. For
19985   // now, however, they must be lowered to something. Since they are logically
19986   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19987   // require special handling for these nodes), lower them as literal NOOPs for
19988   // the time being.
19989   SmallVector<SDValue, 2> Ops;
19990
19991   Ops.push_back(Op.getOperand(0));
19992   if (Op->getGluedNode())
19993     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19994
19995   SDLoc OpDL(Op);
19996   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19997   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19998
19999   return NOOP;
20000 }
20001
20002 /// LowerOperation - Provide custom lowering hooks for some operations.
20003 ///
20004 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
20005   switch (Op.getOpcode()) {
20006   default: llvm_unreachable("Should not custom lower this!");
20007   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
20008   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
20009     return LowerCMP_SWAP(Op, Subtarget, DAG);
20010   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
20011   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
20012   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
20013   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
20014   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
20015   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
20016   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
20017   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
20018   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
20019   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
20020   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
20021   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
20022   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
20023   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
20024   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
20025   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
20026   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
20027   case ISD::SHL_PARTS:
20028   case ISD::SRA_PARTS:
20029   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
20030   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
20031   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
20032   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
20033   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
20034   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
20035   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
20036   case ISD::SIGN_EXTEND_VECTOR_INREG:
20037     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
20038   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
20039   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
20040   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
20041   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
20042   case ISD::FABS:
20043   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
20044   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
20045   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
20046   case ISD::SETCC:              return LowerSETCC(Op, DAG);
20047   case ISD::SETCCE:             return LowerSETCCE(Op, DAG);
20048   case ISD::SELECT:             return LowerSELECT(Op, DAG);
20049   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
20050   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
20051   case ISD::VASTART:            return LowerVASTART(Op, DAG);
20052   case ISD::VAARG:              return LowerVAARG(Op, DAG);
20053   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
20054   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
20055   case ISD::INTRINSIC_VOID:
20056   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
20057   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
20058   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
20059   case ISD::FRAME_TO_ARGS_OFFSET:
20060                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
20061   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
20062   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
20063   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
20064   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
20065   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
20066   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
20067   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
20068   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
20069   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
20070   case ISD::CTTZ:
20071   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
20072   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
20073   case ISD::UMUL_LOHI:
20074   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
20075   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
20076   case ISD::SRA:
20077   case ISD::SRL:
20078   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
20079   case ISD::SADDO:
20080   case ISD::UADDO:
20081   case ISD::SSUBO:
20082   case ISD::USUBO:
20083   case ISD::SMULO:
20084   case ISD::UMULO:              return LowerXALUO(Op, DAG);
20085   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
20086   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
20087   case ISD::ADDC:
20088   case ISD::ADDE:
20089   case ISD::SUBC:
20090   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
20091   case ISD::ADD:                return LowerADD(Op, DAG);
20092   case ISD::SUB:                return LowerSUB(Op, DAG);
20093   case ISD::SMAX:
20094   case ISD::SMIN:
20095   case ISD::UMAX:
20096   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
20097   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
20098   case ISD::MLOAD:              return LowerMLOAD(Op, Subtarget, DAG);
20099   case ISD::MSTORE:             return LowerMSTORE(Op, Subtarget, DAG);
20100   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
20101   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
20102   case ISD::GC_TRANSITION_START:
20103                                 return LowerGC_TRANSITION_START(Op, DAG);
20104   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
20105   }
20106 }
20107
20108 /// ReplaceNodeResults - Replace a node with an illegal result type
20109 /// with a new node built out of custom code.
20110 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
20111                                            SmallVectorImpl<SDValue>&Results,
20112                                            SelectionDAG &DAG) const {
20113   SDLoc dl(N);
20114   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20115   switch (N->getOpcode()) {
20116   default:
20117     llvm_unreachable("Do not know how to custom type legalize this operation!");
20118   case X86ISD::AVG: {
20119     // Legalize types for X86ISD::AVG by expanding vectors.
20120     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20121
20122     auto InVT = N->getValueType(0);
20123     auto InVTSize = InVT.getSizeInBits();
20124     const unsigned RegSize =
20125         (InVTSize > 128) ? ((InVTSize > 256) ? 512 : 256) : 128;
20126     assert((!Subtarget->hasAVX512() || RegSize < 512) &&
20127            "512-bit vector requires AVX512");
20128     assert((!Subtarget->hasAVX2() || RegSize < 256) &&
20129            "256-bit vector requires AVX2");
20130
20131     auto ElemVT = InVT.getVectorElementType();
20132     auto RegVT = EVT::getVectorVT(*DAG.getContext(), ElemVT,
20133                                   RegSize / ElemVT.getSizeInBits());
20134     assert(RegSize % InVT.getSizeInBits() == 0);
20135     unsigned NumConcat = RegSize / InVT.getSizeInBits();
20136
20137     SmallVector<SDValue, 16> Ops(NumConcat, DAG.getUNDEF(InVT));
20138     Ops[0] = N->getOperand(0);
20139     SDValue InVec0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20140     Ops[0] = N->getOperand(1);
20141     SDValue InVec1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20142
20143     SDValue Res = DAG.getNode(X86ISD::AVG, dl, RegVT, InVec0, InVec1);
20144     Results.push_back(DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, InVT, Res,
20145                                   DAG.getIntPtrConstant(0, dl)));
20146     return;
20147   }
20148   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
20149   case X86ISD::FMINC:
20150   case X86ISD::FMIN:
20151   case X86ISD::FMAXC:
20152   case X86ISD::FMAX: {
20153     EVT VT = N->getValueType(0);
20154     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
20155     SDValue UNDEF = DAG.getUNDEF(VT);
20156     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20157                               N->getOperand(0), UNDEF);
20158     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20159                               N->getOperand(1), UNDEF);
20160     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
20161     return;
20162   }
20163   case ISD::SIGN_EXTEND_INREG:
20164   case ISD::ADDC:
20165   case ISD::ADDE:
20166   case ISD::SUBC:
20167   case ISD::SUBE:
20168     // We don't want to expand or promote these.
20169     return;
20170   case ISD::SDIV:
20171   case ISD::UDIV:
20172   case ISD::SREM:
20173   case ISD::UREM:
20174   case ISD::SDIVREM:
20175   case ISD::UDIVREM: {
20176     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
20177     Results.push_back(V);
20178     return;
20179   }
20180   case ISD::FP_TO_SINT:
20181   case ISD::FP_TO_UINT: {
20182     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
20183
20184     std::pair<SDValue,SDValue> Vals =
20185         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
20186     SDValue FIST = Vals.first, StackSlot = Vals.second;
20187     if (FIST.getNode()) {
20188       EVT VT = N->getValueType(0);
20189       // Return a load from the stack slot.
20190       if (StackSlot.getNode())
20191         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
20192                                       MachinePointerInfo(),
20193                                       false, false, false, 0));
20194       else
20195         Results.push_back(FIST);
20196     }
20197     return;
20198   }
20199   case ISD::UINT_TO_FP: {
20200     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20201     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
20202         N->getValueType(0) != MVT::v2f32)
20203       return;
20204     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
20205                                  N->getOperand(0));
20206     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
20207                                      MVT::f64);
20208     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
20209     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
20210                              DAG.getBitcast(MVT::v2i64, VBias));
20211     Or = DAG.getBitcast(MVT::v2f64, Or);
20212     // TODO: Are there any fast-math-flags to propagate here?
20213     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
20214     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
20215     return;
20216   }
20217   case ISD::FP_ROUND: {
20218     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
20219         return;
20220     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
20221     Results.push_back(V);
20222     return;
20223   }
20224   case ISD::FP_EXTEND: {
20225     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
20226     // No other ValueType for FP_EXTEND should reach this point.
20227     assert(N->getValueType(0) == MVT::v2f32 &&
20228            "Do not know how to legalize this Node");
20229     return;
20230   }
20231   case ISD::INTRINSIC_W_CHAIN: {
20232     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
20233     switch (IntNo) {
20234     default : llvm_unreachable("Do not know how to custom type "
20235                                "legalize this intrinsic operation!");
20236     case Intrinsic::x86_rdtsc:
20237       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20238                                      Results);
20239     case Intrinsic::x86_rdtscp:
20240       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
20241                                      Results);
20242     case Intrinsic::x86_rdpmc:
20243       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
20244     }
20245   }
20246   case ISD::INTRINSIC_WO_CHAIN: {
20247     if (SDValue V = LowerINTRINSIC_WO_CHAIN(SDValue(N, 0), Subtarget, DAG))
20248       Results.push_back(V);
20249     return;
20250   }
20251   case ISD::READCYCLECOUNTER: {
20252     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20253                                    Results);
20254   }
20255   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
20256     EVT T = N->getValueType(0);
20257     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
20258     bool Regs64bit = T == MVT::i128;
20259     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
20260     SDValue cpInL, cpInH;
20261     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20262                         DAG.getConstant(0, dl, HalfT));
20263     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20264                         DAG.getConstant(1, dl, HalfT));
20265     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
20266                              Regs64bit ? X86::RAX : X86::EAX,
20267                              cpInL, SDValue());
20268     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
20269                              Regs64bit ? X86::RDX : X86::EDX,
20270                              cpInH, cpInL.getValue(1));
20271     SDValue swapInL, swapInH;
20272     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20273                           DAG.getConstant(0, dl, HalfT));
20274     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20275                           DAG.getConstant(1, dl, HalfT));
20276     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
20277                                Regs64bit ? X86::RBX : X86::EBX,
20278                                swapInL, cpInH.getValue(1));
20279     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
20280                                Regs64bit ? X86::RCX : X86::ECX,
20281                                swapInH, swapInL.getValue(1));
20282     SDValue Ops[] = { swapInH.getValue(0),
20283                       N->getOperand(1),
20284                       swapInH.getValue(1) };
20285     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
20286     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
20287     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
20288                                   X86ISD::LCMPXCHG8_DAG;
20289     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
20290     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
20291                                         Regs64bit ? X86::RAX : X86::EAX,
20292                                         HalfT, Result.getValue(1));
20293     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
20294                                         Regs64bit ? X86::RDX : X86::EDX,
20295                                         HalfT, cpOutL.getValue(2));
20296     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
20297
20298     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
20299                                         MVT::i32, cpOutH.getValue(2));
20300     SDValue Success =
20301         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
20302                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
20303     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
20304
20305     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
20306     Results.push_back(Success);
20307     Results.push_back(EFLAGS.getValue(1));
20308     return;
20309   }
20310   case ISD::ATOMIC_SWAP:
20311   case ISD::ATOMIC_LOAD_ADD:
20312   case ISD::ATOMIC_LOAD_SUB:
20313   case ISD::ATOMIC_LOAD_AND:
20314   case ISD::ATOMIC_LOAD_OR:
20315   case ISD::ATOMIC_LOAD_XOR:
20316   case ISD::ATOMIC_LOAD_NAND:
20317   case ISD::ATOMIC_LOAD_MIN:
20318   case ISD::ATOMIC_LOAD_MAX:
20319   case ISD::ATOMIC_LOAD_UMIN:
20320   case ISD::ATOMIC_LOAD_UMAX:
20321   case ISD::ATOMIC_LOAD: {
20322     // Delegate to generic TypeLegalization. Situations we can really handle
20323     // should have already been dealt with by AtomicExpandPass.cpp.
20324     break;
20325   }
20326   case ISD::BITCAST: {
20327     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20328     EVT DstVT = N->getValueType(0);
20329     EVT SrcVT = N->getOperand(0)->getValueType(0);
20330
20331     if (SrcVT != MVT::f64 ||
20332         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
20333       return;
20334
20335     unsigned NumElts = DstVT.getVectorNumElements();
20336     EVT SVT = DstVT.getVectorElementType();
20337     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
20338     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
20339                                    MVT::v2f64, N->getOperand(0));
20340     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
20341
20342     if (ExperimentalVectorWideningLegalization) {
20343       // If we are legalizing vectors by widening, we already have the desired
20344       // legal vector type, just return it.
20345       Results.push_back(ToVecInt);
20346       return;
20347     }
20348
20349     SmallVector<SDValue, 8> Elts;
20350     for (unsigned i = 0, e = NumElts; i != e; ++i)
20351       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
20352                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
20353
20354     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
20355   }
20356   }
20357 }
20358
20359 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
20360   switch ((X86ISD::NodeType)Opcode) {
20361   case X86ISD::FIRST_NUMBER:       break;
20362   case X86ISD::BSF:                return "X86ISD::BSF";
20363   case X86ISD::BSR:                return "X86ISD::BSR";
20364   case X86ISD::SHLD:               return "X86ISD::SHLD";
20365   case X86ISD::SHRD:               return "X86ISD::SHRD";
20366   case X86ISD::FAND:               return "X86ISD::FAND";
20367   case X86ISD::FANDN:              return "X86ISD::FANDN";
20368   case X86ISD::FOR:                return "X86ISD::FOR";
20369   case X86ISD::FXOR:               return "X86ISD::FXOR";
20370   case X86ISD::FILD:               return "X86ISD::FILD";
20371   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
20372   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
20373   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
20374   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
20375   case X86ISD::FLD:                return "X86ISD::FLD";
20376   case X86ISD::FST:                return "X86ISD::FST";
20377   case X86ISD::CALL:               return "X86ISD::CALL";
20378   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
20379   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
20380   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
20381   case X86ISD::BT:                 return "X86ISD::BT";
20382   case X86ISD::CMP:                return "X86ISD::CMP";
20383   case X86ISD::COMI:               return "X86ISD::COMI";
20384   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
20385   case X86ISD::CMPM:               return "X86ISD::CMPM";
20386   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
20387   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20388   case X86ISD::SETCC:              return "X86ISD::SETCC";
20389   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20390   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20391   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20392   case X86ISD::CMOV:               return "X86ISD::CMOV";
20393   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20394   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20395   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20396   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20397   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20398   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20399   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20400   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20401   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20402   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20403   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20404   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20405   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20406   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20407   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20408   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20409   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20410   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20411   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20412   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20413   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20414   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20415   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20416   case X86ISD::HADD:               return "X86ISD::HADD";
20417   case X86ISD::HSUB:               return "X86ISD::HSUB";
20418   case X86ISD::FHADD:              return "X86ISD::FHADD";
20419   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20420   case X86ISD::ABS:                return "X86ISD::ABS";
20421   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20422   case X86ISD::FMAX:               return "X86ISD::FMAX";
20423   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20424   case X86ISD::FMIN:               return "X86ISD::FMIN";
20425   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20426   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20427   case X86ISD::FMINC:              return "X86ISD::FMINC";
20428   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20429   case X86ISD::FRCP:               return "X86ISD::FRCP";
20430   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20431   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20432   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20433   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20434   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20435   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20436   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20437   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20438   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20439   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20440   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20441   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20442   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20443   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20444   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20445   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20446   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20447   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20448   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20449   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20450   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20451   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20452   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20453   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20454   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20455   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20456   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20457   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20458   case X86ISD::VSHL:               return "X86ISD::VSHL";
20459   case X86ISD::VSRL:               return "X86ISD::VSRL";
20460   case X86ISD::VSRA:               return "X86ISD::VSRA";
20461   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20462   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20463   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20464   case X86ISD::CMPP:               return "X86ISD::CMPP";
20465   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20466   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20467   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20468   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20469   case X86ISD::ADD:                return "X86ISD::ADD";
20470   case X86ISD::SUB:                return "X86ISD::SUB";
20471   case X86ISD::ADC:                return "X86ISD::ADC";
20472   case X86ISD::SBB:                return "X86ISD::SBB";
20473   case X86ISD::SMUL:               return "X86ISD::SMUL";
20474   case X86ISD::UMUL:               return "X86ISD::UMUL";
20475   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20476   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20477   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20478   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20479   case X86ISD::INC:                return "X86ISD::INC";
20480   case X86ISD::DEC:                return "X86ISD::DEC";
20481   case X86ISD::OR:                 return "X86ISD::OR";
20482   case X86ISD::XOR:                return "X86ISD::XOR";
20483   case X86ISD::AND:                return "X86ISD::AND";
20484   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20485   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20486   case X86ISD::PTEST:              return "X86ISD::PTEST";
20487   case X86ISD::TESTP:              return "X86ISD::TESTP";
20488   case X86ISD::TESTM:              return "X86ISD::TESTM";
20489   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20490   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20491   case X86ISD::KTEST:              return "X86ISD::KTEST";
20492   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20493   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20494   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20495   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20496   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20497   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20498   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20499   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20500   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20501   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20502   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20503   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20504   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20505   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20506   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20507   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20508   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20509   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20510   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20511   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20512   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20513   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20514   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
20515   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20516   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20517   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20518   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20519   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20520   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20521   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20522   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20523   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20524   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20525   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20526   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20527   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20528   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20529   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20530   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20531   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20532   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20533   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20534   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20535   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20536   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20537   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20538   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20539   case X86ISD::SAHF:               return "X86ISD::SAHF";
20540   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20541   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20542   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20543   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20544   case X86ISD::VPROT:              return "X86ISD::VPROT";
20545   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20546   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20547   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20548   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20549   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20550   case X86ISD::FMADD:              return "X86ISD::FMADD";
20551   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20552   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20553   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20554   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20555   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20556   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20557   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20558   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20559   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20560   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20561   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20562   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20563   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20564   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20565   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20566   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20567   case X86ISD::XTEST:              return "X86ISD::XTEST";
20568   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20569   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20570   case X86ISD::SELECT:             return "X86ISD::SELECT";
20571   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20572   case X86ISD::RCP28:              return "X86ISD::RCP28";
20573   case X86ISD::EXP2:               return "X86ISD::EXP2";
20574   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20575   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20576   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20577   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20578   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20579   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20580   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20581   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20582   case X86ISD::ADDS:               return "X86ISD::ADDS";
20583   case X86ISD::SUBS:               return "X86ISD::SUBS";
20584   case X86ISD::AVG:                return "X86ISD::AVG";
20585   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20586   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20587   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20588   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20589   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20590   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20591   case X86ISD::VFPCLASSS:          return "X86ISD::VFPCLASSS";
20592   }
20593   return nullptr;
20594 }
20595
20596 // isLegalAddressingMode - Return true if the addressing mode represented
20597 // by AM is legal for this target, for a load/store of the specified type.
20598 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20599                                               const AddrMode &AM, Type *Ty,
20600                                               unsigned AS) const {
20601   // X86 supports extremely general addressing modes.
20602   CodeModel::Model M = getTargetMachine().getCodeModel();
20603   Reloc::Model R = getTargetMachine().getRelocationModel();
20604
20605   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20606   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20607     return false;
20608
20609   if (AM.BaseGV) {
20610     unsigned GVFlags =
20611       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20612
20613     // If a reference to this global requires an extra load, we can't fold it.
20614     if (isGlobalStubReference(GVFlags))
20615       return false;
20616
20617     // If BaseGV requires a register for the PIC base, we cannot also have a
20618     // BaseReg specified.
20619     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20620       return false;
20621
20622     // If lower 4G is not available, then we must use rip-relative addressing.
20623     if ((M != CodeModel::Small || R != Reloc::Static) &&
20624         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20625       return false;
20626   }
20627
20628   switch (AM.Scale) {
20629   case 0:
20630   case 1:
20631   case 2:
20632   case 4:
20633   case 8:
20634     // These scales always work.
20635     break;
20636   case 3:
20637   case 5:
20638   case 9:
20639     // These scales are formed with basereg+scalereg.  Only accept if there is
20640     // no basereg yet.
20641     if (AM.HasBaseReg)
20642       return false;
20643     break;
20644   default:  // Other stuff never works.
20645     return false;
20646   }
20647
20648   return true;
20649 }
20650
20651 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20652   unsigned Bits = Ty->getScalarSizeInBits();
20653
20654   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20655   // particularly cheaper than those without.
20656   if (Bits == 8)
20657     return false;
20658
20659   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20660   // variable shifts just as cheap as scalar ones.
20661   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20662     return false;
20663
20664   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20665   // fully general vector.
20666   return true;
20667 }
20668
20669 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20670   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20671     return false;
20672   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20673   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20674   return NumBits1 > NumBits2;
20675 }
20676
20677 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20678   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20679     return false;
20680
20681   if (!isTypeLegal(EVT::getEVT(Ty1)))
20682     return false;
20683
20684   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20685
20686   // Assuming the caller doesn't have a zeroext or signext return parameter,
20687   // truncation all the way down to i1 is valid.
20688   return true;
20689 }
20690
20691 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20692   return isInt<32>(Imm);
20693 }
20694
20695 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20696   // Can also use sub to handle negated immediates.
20697   return isInt<32>(Imm);
20698 }
20699
20700 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20701   if (!VT1.isInteger() || !VT2.isInteger())
20702     return false;
20703   unsigned NumBits1 = VT1.getSizeInBits();
20704   unsigned NumBits2 = VT2.getSizeInBits();
20705   return NumBits1 > NumBits2;
20706 }
20707
20708 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20709   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20710   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20711 }
20712
20713 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20714   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20715   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20716 }
20717
20718 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20719   EVT VT1 = Val.getValueType();
20720   if (isZExtFree(VT1, VT2))
20721     return true;
20722
20723   if (Val.getOpcode() != ISD::LOAD)
20724     return false;
20725
20726   if (!VT1.isSimple() || !VT1.isInteger() ||
20727       !VT2.isSimple() || !VT2.isInteger())
20728     return false;
20729
20730   switch (VT1.getSimpleVT().SimpleTy) {
20731   default: break;
20732   case MVT::i8:
20733   case MVT::i16:
20734   case MVT::i32:
20735     // X86 has 8, 16, and 32-bit zero-extending loads.
20736     return true;
20737   }
20738
20739   return false;
20740 }
20741
20742 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20743
20744 bool
20745 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20746   if (!Subtarget->hasAnyFMA())
20747     return false;
20748
20749   VT = VT.getScalarType();
20750
20751   if (!VT.isSimple())
20752     return false;
20753
20754   switch (VT.getSimpleVT().SimpleTy) {
20755   case MVT::f32:
20756   case MVT::f64:
20757     return true;
20758   default:
20759     break;
20760   }
20761
20762   return false;
20763 }
20764
20765 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20766   // i16 instructions are longer (0x66 prefix) and potentially slower.
20767   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20768 }
20769
20770 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20771 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20772 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20773 /// are assumed to be legal.
20774 bool
20775 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20776                                       EVT VT) const {
20777   if (!VT.isSimple())
20778     return false;
20779
20780   // Not for i1 vectors
20781   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20782     return false;
20783
20784   // Very little shuffling can be done for 64-bit vectors right now.
20785   if (VT.getSimpleVT().getSizeInBits() == 64)
20786     return false;
20787
20788   // We only care that the types being shuffled are legal. The lowering can
20789   // handle any possible shuffle mask that results.
20790   return isTypeLegal(VT.getSimpleVT());
20791 }
20792
20793 bool
20794 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20795                                           EVT VT) const {
20796   // Just delegate to the generic legality, clear masks aren't special.
20797   return isShuffleMaskLegal(Mask, VT);
20798 }
20799
20800 //===----------------------------------------------------------------------===//
20801 //                           X86 Scheduler Hooks
20802 //===----------------------------------------------------------------------===//
20803
20804 /// Utility function to emit xbegin specifying the start of an RTM region.
20805 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20806                                      const TargetInstrInfo *TII) {
20807   DebugLoc DL = MI->getDebugLoc();
20808
20809   const BasicBlock *BB = MBB->getBasicBlock();
20810   MachineFunction::iterator I = ++MBB->getIterator();
20811
20812   // For the v = xbegin(), we generate
20813   //
20814   // thisMBB:
20815   //  xbegin sinkMBB
20816   //
20817   // mainMBB:
20818   //  eax = -1
20819   //
20820   // sinkMBB:
20821   //  v = eax
20822
20823   MachineBasicBlock *thisMBB = MBB;
20824   MachineFunction *MF = MBB->getParent();
20825   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20826   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20827   MF->insert(I, mainMBB);
20828   MF->insert(I, sinkMBB);
20829
20830   // Transfer the remainder of BB and its successor edges to sinkMBB.
20831   sinkMBB->splice(sinkMBB->begin(), MBB,
20832                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20833   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20834
20835   // thisMBB:
20836   //  xbegin sinkMBB
20837   //  # fallthrough to mainMBB
20838   //  # abortion to sinkMBB
20839   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20840   thisMBB->addSuccessor(mainMBB);
20841   thisMBB->addSuccessor(sinkMBB);
20842
20843   // mainMBB:
20844   //  EAX = -1
20845   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20846   mainMBB->addSuccessor(sinkMBB);
20847
20848   // sinkMBB:
20849   // EAX is live into the sinkMBB
20850   sinkMBB->addLiveIn(X86::EAX);
20851   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20852           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20853     .addReg(X86::EAX);
20854
20855   MI->eraseFromParent();
20856   return sinkMBB;
20857 }
20858
20859 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20860 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20861 // in the .td file.
20862 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20863                                        const TargetInstrInfo *TII) {
20864   unsigned Opc;
20865   switch (MI->getOpcode()) {
20866   default: llvm_unreachable("illegal opcode!");
20867   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20868   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20869   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20870   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20871   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20872   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20873   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20874   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20875   }
20876
20877   DebugLoc dl = MI->getDebugLoc();
20878   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20879
20880   unsigned NumArgs = MI->getNumOperands();
20881   for (unsigned i = 1; i < NumArgs; ++i) {
20882     MachineOperand &Op = MI->getOperand(i);
20883     if (!(Op.isReg() && Op.isImplicit()))
20884       MIB.addOperand(Op);
20885   }
20886   if (MI->hasOneMemOperand())
20887     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20888
20889   BuildMI(*BB, MI, dl,
20890     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20891     .addReg(X86::XMM0);
20892
20893   MI->eraseFromParent();
20894   return BB;
20895 }
20896
20897 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20898 // defs in an instruction pattern
20899 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20900                                        const TargetInstrInfo *TII) {
20901   unsigned Opc;
20902   switch (MI->getOpcode()) {
20903   default: llvm_unreachable("illegal opcode!");
20904   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20905   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20906   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20907   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20908   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20909   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20910   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20911   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20912   }
20913
20914   DebugLoc dl = MI->getDebugLoc();
20915   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20916
20917   unsigned NumArgs = MI->getNumOperands(); // remove the results
20918   for (unsigned i = 1; i < NumArgs; ++i) {
20919     MachineOperand &Op = MI->getOperand(i);
20920     if (!(Op.isReg() && Op.isImplicit()))
20921       MIB.addOperand(Op);
20922   }
20923   if (MI->hasOneMemOperand())
20924     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20925
20926   BuildMI(*BB, MI, dl,
20927     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20928     .addReg(X86::ECX);
20929
20930   MI->eraseFromParent();
20931   return BB;
20932 }
20933
20934 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20935                                       const X86Subtarget *Subtarget) {
20936   DebugLoc dl = MI->getDebugLoc();
20937   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20938   // Address into RAX/EAX, other two args into ECX, EDX.
20939   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20940   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20941   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20942   for (int i = 0; i < X86::AddrNumOperands; ++i)
20943     MIB.addOperand(MI->getOperand(i));
20944
20945   unsigned ValOps = X86::AddrNumOperands;
20946   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20947     .addReg(MI->getOperand(ValOps).getReg());
20948   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20949     .addReg(MI->getOperand(ValOps+1).getReg());
20950
20951   // The instruction doesn't actually take any operands though.
20952   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20953
20954   MI->eraseFromParent(); // The pseudo is gone now.
20955   return BB;
20956 }
20957
20958 MachineBasicBlock *
20959 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20960                                                  MachineBasicBlock *MBB) const {
20961   // Emit va_arg instruction on X86-64.
20962
20963   // Operands to this pseudo-instruction:
20964   // 0  ) Output        : destination address (reg)
20965   // 1-5) Input         : va_list address (addr, i64mem)
20966   // 6  ) ArgSize       : Size (in bytes) of vararg type
20967   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20968   // 8  ) Align         : Alignment of type
20969   // 9  ) EFLAGS (implicit-def)
20970
20971   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20972   static_assert(X86::AddrNumOperands == 5,
20973                 "VAARG_64 assumes 5 address operands");
20974
20975   unsigned DestReg = MI->getOperand(0).getReg();
20976   MachineOperand &Base = MI->getOperand(1);
20977   MachineOperand &Scale = MI->getOperand(2);
20978   MachineOperand &Index = MI->getOperand(3);
20979   MachineOperand &Disp = MI->getOperand(4);
20980   MachineOperand &Segment = MI->getOperand(5);
20981   unsigned ArgSize = MI->getOperand(6).getImm();
20982   unsigned ArgMode = MI->getOperand(7).getImm();
20983   unsigned Align = MI->getOperand(8).getImm();
20984
20985   // Memory Reference
20986   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20987   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20988   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20989
20990   // Machine Information
20991   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20992   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20993   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20994   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20995   DebugLoc DL = MI->getDebugLoc();
20996
20997   // struct va_list {
20998   //   i32   gp_offset
20999   //   i32   fp_offset
21000   //   i64   overflow_area (address)
21001   //   i64   reg_save_area (address)
21002   // }
21003   // sizeof(va_list) = 24
21004   // alignment(va_list) = 8
21005
21006   unsigned TotalNumIntRegs = 6;
21007   unsigned TotalNumXMMRegs = 8;
21008   bool UseGPOffset = (ArgMode == 1);
21009   bool UseFPOffset = (ArgMode == 2);
21010   unsigned MaxOffset = TotalNumIntRegs * 8 +
21011                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
21012
21013   /* Align ArgSize to a multiple of 8 */
21014   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
21015   bool NeedsAlign = (Align > 8);
21016
21017   MachineBasicBlock *thisMBB = MBB;
21018   MachineBasicBlock *overflowMBB;
21019   MachineBasicBlock *offsetMBB;
21020   MachineBasicBlock *endMBB;
21021
21022   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
21023   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
21024   unsigned OffsetReg = 0;
21025
21026   if (!UseGPOffset && !UseFPOffset) {
21027     // If we only pull from the overflow region, we don't create a branch.
21028     // We don't need to alter control flow.
21029     OffsetDestReg = 0; // unused
21030     OverflowDestReg = DestReg;
21031
21032     offsetMBB = nullptr;
21033     overflowMBB = thisMBB;
21034     endMBB = thisMBB;
21035   } else {
21036     // First emit code to check if gp_offset (or fp_offset) is below the bound.
21037     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
21038     // If not, pull from overflow_area. (branch to overflowMBB)
21039     //
21040     //       thisMBB
21041     //         |     .
21042     //         |        .
21043     //     offsetMBB   overflowMBB
21044     //         |        .
21045     //         |     .
21046     //        endMBB
21047
21048     // Registers for the PHI in endMBB
21049     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
21050     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
21051
21052     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21053     MachineFunction *MF = MBB->getParent();
21054     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21055     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21056     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21057
21058     MachineFunction::iterator MBBIter = ++MBB->getIterator();
21059
21060     // Insert the new basic blocks
21061     MF->insert(MBBIter, offsetMBB);
21062     MF->insert(MBBIter, overflowMBB);
21063     MF->insert(MBBIter, endMBB);
21064
21065     // Transfer the remainder of MBB and its successor edges to endMBB.
21066     endMBB->splice(endMBB->begin(), thisMBB,
21067                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
21068     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
21069
21070     // Make offsetMBB and overflowMBB successors of thisMBB
21071     thisMBB->addSuccessor(offsetMBB);
21072     thisMBB->addSuccessor(overflowMBB);
21073
21074     // endMBB is a successor of both offsetMBB and overflowMBB
21075     offsetMBB->addSuccessor(endMBB);
21076     overflowMBB->addSuccessor(endMBB);
21077
21078     // Load the offset value into a register
21079     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21080     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
21081       .addOperand(Base)
21082       .addOperand(Scale)
21083       .addOperand(Index)
21084       .addDisp(Disp, UseFPOffset ? 4 : 0)
21085       .addOperand(Segment)
21086       .setMemRefs(MMOBegin, MMOEnd);
21087
21088     // Check if there is enough room left to pull this argument.
21089     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
21090       .addReg(OffsetReg)
21091       .addImm(MaxOffset + 8 - ArgSizeA8);
21092
21093     // Branch to "overflowMBB" if offset >= max
21094     // Fall through to "offsetMBB" otherwise
21095     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
21096       .addMBB(overflowMBB);
21097   }
21098
21099   // In offsetMBB, emit code to use the reg_save_area.
21100   if (offsetMBB) {
21101     assert(OffsetReg != 0);
21102
21103     // Read the reg_save_area address.
21104     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
21105     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
21106       .addOperand(Base)
21107       .addOperand(Scale)
21108       .addOperand(Index)
21109       .addDisp(Disp, 16)
21110       .addOperand(Segment)
21111       .setMemRefs(MMOBegin, MMOEnd);
21112
21113     // Zero-extend the offset
21114     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
21115       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
21116         .addImm(0)
21117         .addReg(OffsetReg)
21118         .addImm(X86::sub_32bit);
21119
21120     // Add the offset to the reg_save_area to get the final address.
21121     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
21122       .addReg(OffsetReg64)
21123       .addReg(RegSaveReg);
21124
21125     // Compute the offset for the next argument
21126     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21127     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
21128       .addReg(OffsetReg)
21129       .addImm(UseFPOffset ? 16 : 8);
21130
21131     // Store it back into the va_list.
21132     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
21133       .addOperand(Base)
21134       .addOperand(Scale)
21135       .addOperand(Index)
21136       .addDisp(Disp, UseFPOffset ? 4 : 0)
21137       .addOperand(Segment)
21138       .addReg(NextOffsetReg)
21139       .setMemRefs(MMOBegin, MMOEnd);
21140
21141     // Jump to endMBB
21142     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
21143       .addMBB(endMBB);
21144   }
21145
21146   //
21147   // Emit code to use overflow area
21148   //
21149
21150   // Load the overflow_area address into a register.
21151   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
21152   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
21153     .addOperand(Base)
21154     .addOperand(Scale)
21155     .addOperand(Index)
21156     .addDisp(Disp, 8)
21157     .addOperand(Segment)
21158     .setMemRefs(MMOBegin, MMOEnd);
21159
21160   // If we need to align it, do so. Otherwise, just copy the address
21161   // to OverflowDestReg.
21162   if (NeedsAlign) {
21163     // Align the overflow address
21164     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
21165     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
21166
21167     // aligned_addr = (addr + (align-1)) & ~(align-1)
21168     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
21169       .addReg(OverflowAddrReg)
21170       .addImm(Align-1);
21171
21172     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
21173       .addReg(TmpReg)
21174       .addImm(~(uint64_t)(Align-1));
21175   } else {
21176     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
21177       .addReg(OverflowAddrReg);
21178   }
21179
21180   // Compute the next overflow address after this argument.
21181   // (the overflow address should be kept 8-byte aligned)
21182   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
21183   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
21184     .addReg(OverflowDestReg)
21185     .addImm(ArgSizeA8);
21186
21187   // Store the new overflow address.
21188   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
21189     .addOperand(Base)
21190     .addOperand(Scale)
21191     .addOperand(Index)
21192     .addDisp(Disp, 8)
21193     .addOperand(Segment)
21194     .addReg(NextAddrReg)
21195     .setMemRefs(MMOBegin, MMOEnd);
21196
21197   // If we branched, emit the PHI to the front of endMBB.
21198   if (offsetMBB) {
21199     BuildMI(*endMBB, endMBB->begin(), DL,
21200             TII->get(X86::PHI), DestReg)
21201       .addReg(OffsetDestReg).addMBB(offsetMBB)
21202       .addReg(OverflowDestReg).addMBB(overflowMBB);
21203   }
21204
21205   // Erase the pseudo instruction
21206   MI->eraseFromParent();
21207
21208   return endMBB;
21209 }
21210
21211 MachineBasicBlock *
21212 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
21213                                                  MachineInstr *MI,
21214                                                  MachineBasicBlock *MBB) const {
21215   // Emit code to save XMM registers to the stack. The ABI says that the
21216   // number of registers to save is given in %al, so it's theoretically
21217   // possible to do an indirect jump trick to avoid saving all of them,
21218   // however this code takes a simpler approach and just executes all
21219   // of the stores if %al is non-zero. It's less code, and it's probably
21220   // easier on the hardware branch predictor, and stores aren't all that
21221   // expensive anyway.
21222
21223   // Create the new basic blocks. One block contains all the XMM stores,
21224   // and one block is the final destination regardless of whether any
21225   // stores were performed.
21226   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21227   MachineFunction *F = MBB->getParent();
21228   MachineFunction::iterator MBBIter = ++MBB->getIterator();
21229   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
21230   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
21231   F->insert(MBBIter, XMMSaveMBB);
21232   F->insert(MBBIter, EndMBB);
21233
21234   // Transfer the remainder of MBB and its successor edges to EndMBB.
21235   EndMBB->splice(EndMBB->begin(), MBB,
21236                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21237   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
21238
21239   // The original block will now fall through to the XMM save block.
21240   MBB->addSuccessor(XMMSaveMBB);
21241   // The XMMSaveMBB will fall through to the end block.
21242   XMMSaveMBB->addSuccessor(EndMBB);
21243
21244   // Now add the instructions.
21245   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21246   DebugLoc DL = MI->getDebugLoc();
21247
21248   unsigned CountReg = MI->getOperand(0).getReg();
21249   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
21250   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
21251
21252   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
21253     // If %al is 0, branch around the XMM save block.
21254     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
21255     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
21256     MBB->addSuccessor(EndMBB);
21257   }
21258
21259   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
21260   // that was just emitted, but clearly shouldn't be "saved".
21261   assert((MI->getNumOperands() <= 3 ||
21262           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
21263           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
21264          && "Expected last argument to be EFLAGS");
21265   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
21266   // In the XMM save block, save all the XMM argument registers.
21267   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
21268     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
21269     MachineMemOperand *MMO = F->getMachineMemOperand(
21270         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
21271         MachineMemOperand::MOStore,
21272         /*Size=*/16, /*Align=*/16);
21273     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
21274       .addFrameIndex(RegSaveFrameIndex)
21275       .addImm(/*Scale=*/1)
21276       .addReg(/*IndexReg=*/0)
21277       .addImm(/*Disp=*/Offset)
21278       .addReg(/*Segment=*/0)
21279       .addReg(MI->getOperand(i).getReg())
21280       .addMemOperand(MMO);
21281   }
21282
21283   MI->eraseFromParent();   // The pseudo instruction is gone now.
21284
21285   return EndMBB;
21286 }
21287
21288 // The EFLAGS operand of SelectItr might be missing a kill marker
21289 // because there were multiple uses of EFLAGS, and ISel didn't know
21290 // which to mark. Figure out whether SelectItr should have had a
21291 // kill marker, and set it if it should. Returns the correct kill
21292 // marker value.
21293 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
21294                                      MachineBasicBlock* BB,
21295                                      const TargetRegisterInfo* TRI) {
21296   // Scan forward through BB for a use/def of EFLAGS.
21297   MachineBasicBlock::iterator miI(std::next(SelectItr));
21298   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
21299     const MachineInstr& mi = *miI;
21300     if (mi.readsRegister(X86::EFLAGS))
21301       return false;
21302     if (mi.definesRegister(X86::EFLAGS))
21303       break; // Should have kill-flag - update below.
21304   }
21305
21306   // If we hit the end of the block, check whether EFLAGS is live into a
21307   // successor.
21308   if (miI == BB->end()) {
21309     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
21310                                           sEnd = BB->succ_end();
21311          sItr != sEnd; ++sItr) {
21312       MachineBasicBlock* succ = *sItr;
21313       if (succ->isLiveIn(X86::EFLAGS))
21314         return false;
21315     }
21316   }
21317
21318   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
21319   // out. SelectMI should have a kill flag on EFLAGS.
21320   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
21321   return true;
21322 }
21323
21324 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
21325 // together with other CMOV pseudo-opcodes into a single basic-block with
21326 // conditional jump around it.
21327 static bool isCMOVPseudo(MachineInstr *MI) {
21328   switch (MI->getOpcode()) {
21329   case X86::CMOV_FR32:
21330   case X86::CMOV_FR64:
21331   case X86::CMOV_GR8:
21332   case X86::CMOV_GR16:
21333   case X86::CMOV_GR32:
21334   case X86::CMOV_RFP32:
21335   case X86::CMOV_RFP64:
21336   case X86::CMOV_RFP80:
21337   case X86::CMOV_V2F64:
21338   case X86::CMOV_V2I64:
21339   case X86::CMOV_V4F32:
21340   case X86::CMOV_V4F64:
21341   case X86::CMOV_V4I64:
21342   case X86::CMOV_V16F32:
21343   case X86::CMOV_V8F32:
21344   case X86::CMOV_V8F64:
21345   case X86::CMOV_V8I64:
21346   case X86::CMOV_V8I1:
21347   case X86::CMOV_V16I1:
21348   case X86::CMOV_V32I1:
21349   case X86::CMOV_V64I1:
21350     return true;
21351
21352   default:
21353     return false;
21354   }
21355 }
21356
21357 MachineBasicBlock *
21358 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
21359                                      MachineBasicBlock *BB) const {
21360   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21361   DebugLoc DL = MI->getDebugLoc();
21362
21363   // To "insert" a SELECT_CC instruction, we actually have to insert the
21364   // diamond control-flow pattern.  The incoming instruction knows the
21365   // destination vreg to set, the condition code register to branch on, the
21366   // true/false values to select between, and a branch opcode to use.
21367   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21368   MachineFunction::iterator It = ++BB->getIterator();
21369
21370   //  thisMBB:
21371   //  ...
21372   //   TrueVal = ...
21373   //   cmpTY ccX, r1, r2
21374   //   bCC copy1MBB
21375   //   fallthrough --> copy0MBB
21376   MachineBasicBlock *thisMBB = BB;
21377   MachineFunction *F = BB->getParent();
21378
21379   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
21380   // as described above, by inserting a BB, and then making a PHI at the join
21381   // point to select the true and false operands of the CMOV in the PHI.
21382   //
21383   // The code also handles two different cases of multiple CMOV opcodes
21384   // in a row.
21385   //
21386   // Case 1:
21387   // In this case, there are multiple CMOVs in a row, all which are based on
21388   // the same condition setting (or the exact opposite condition setting).
21389   // In this case we can lower all the CMOVs using a single inserted BB, and
21390   // then make a number of PHIs at the join point to model the CMOVs. The only
21391   // trickiness here, is that in a case like:
21392   //
21393   // t2 = CMOV cond1 t1, f1
21394   // t3 = CMOV cond1 t2, f2
21395   //
21396   // when rewriting this into PHIs, we have to perform some renaming on the
21397   // temps since you cannot have a PHI operand refer to a PHI result earlier
21398   // in the same block.  The "simple" but wrong lowering would be:
21399   //
21400   // t2 = PHI t1(BB1), f1(BB2)
21401   // t3 = PHI t2(BB1), f2(BB2)
21402   //
21403   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21404   // renaming is to note that on the path through BB1, t2 is really just a
21405   // copy of t1, and do that renaming, properly generating:
21406   //
21407   // t2 = PHI t1(BB1), f1(BB2)
21408   // t3 = PHI t1(BB1), f2(BB2)
21409   //
21410   // Case 2, we lower cascaded CMOVs such as
21411   //
21412   //   (CMOV (CMOV F, T, cc1), T, cc2)
21413   //
21414   // to two successives branches.  For that, we look for another CMOV as the
21415   // following instruction.
21416   //
21417   // Without this, we would add a PHI between the two jumps, which ends up
21418   // creating a few copies all around. For instance, for
21419   //
21420   //    (sitofp (zext (fcmp une)))
21421   //
21422   // we would generate:
21423   //
21424   //         ucomiss %xmm1, %xmm0
21425   //         movss  <1.0f>, %xmm0
21426   //         movaps  %xmm0, %xmm1
21427   //         jne     .LBB5_2
21428   //         xorps   %xmm1, %xmm1
21429   // .LBB5_2:
21430   //         jp      .LBB5_4
21431   //         movaps  %xmm1, %xmm0
21432   // .LBB5_4:
21433   //         retq
21434   //
21435   // because this custom-inserter would have generated:
21436   //
21437   //   A
21438   //   | \
21439   //   |  B
21440   //   | /
21441   //   C
21442   //   | \
21443   //   |  D
21444   //   | /
21445   //   E
21446   //
21447   // A: X = ...; Y = ...
21448   // B: empty
21449   // C: Z = PHI [X, A], [Y, B]
21450   // D: empty
21451   // E: PHI [X, C], [Z, D]
21452   //
21453   // If we lower both CMOVs in a single step, we can instead generate:
21454   //
21455   //   A
21456   //   | \
21457   //   |  C
21458   //   | /|
21459   //   |/ |
21460   //   |  |
21461   //   |  D
21462   //   | /
21463   //   E
21464   //
21465   // A: X = ...; Y = ...
21466   // D: empty
21467   // E: PHI [X, A], [X, C], [Y, D]
21468   //
21469   // Which, in our sitofp/fcmp example, gives us something like:
21470   //
21471   //         ucomiss %xmm1, %xmm0
21472   //         movss  <1.0f>, %xmm0
21473   //         jne     .LBB5_4
21474   //         jp      .LBB5_4
21475   //         xorps   %xmm0, %xmm0
21476   // .LBB5_4:
21477   //         retq
21478   //
21479   MachineInstr *CascadedCMOV = nullptr;
21480   MachineInstr *LastCMOV = MI;
21481   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21482   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21483   MachineBasicBlock::iterator NextMIIt =
21484       std::next(MachineBasicBlock::iterator(MI));
21485
21486   // Check for case 1, where there are multiple CMOVs with the same condition
21487   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21488   // number of jumps the most.
21489
21490   if (isCMOVPseudo(MI)) {
21491     // See if we have a string of CMOVS with the same condition.
21492     while (NextMIIt != BB->end() &&
21493            isCMOVPseudo(NextMIIt) &&
21494            (NextMIIt->getOperand(3).getImm() == CC ||
21495             NextMIIt->getOperand(3).getImm() == OppCC)) {
21496       LastCMOV = &*NextMIIt;
21497       ++NextMIIt;
21498     }
21499   }
21500
21501   // This checks for case 2, but only do this if we didn't already find
21502   // case 1, as indicated by LastCMOV == MI.
21503   if (LastCMOV == MI &&
21504       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21505       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21506       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21507     CascadedCMOV = &*NextMIIt;
21508   }
21509
21510   MachineBasicBlock *jcc1MBB = nullptr;
21511
21512   // If we have a cascaded CMOV, we lower it to two successive branches to
21513   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21514   if (CascadedCMOV) {
21515     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21516     F->insert(It, jcc1MBB);
21517     jcc1MBB->addLiveIn(X86::EFLAGS);
21518   }
21519
21520   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21521   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21522   F->insert(It, copy0MBB);
21523   F->insert(It, sinkMBB);
21524
21525   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21526   // live into the sink and copy blocks.
21527   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21528
21529   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21530   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21531       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21532     copy0MBB->addLiveIn(X86::EFLAGS);
21533     sinkMBB->addLiveIn(X86::EFLAGS);
21534   }
21535
21536   // Transfer the remainder of BB and its successor edges to sinkMBB.
21537   sinkMBB->splice(sinkMBB->begin(), BB,
21538                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21539   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21540
21541   // Add the true and fallthrough blocks as its successors.
21542   if (CascadedCMOV) {
21543     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21544     BB->addSuccessor(jcc1MBB);
21545
21546     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21547     // jump to the sinkMBB.
21548     jcc1MBB->addSuccessor(copy0MBB);
21549     jcc1MBB->addSuccessor(sinkMBB);
21550   } else {
21551     BB->addSuccessor(copy0MBB);
21552   }
21553
21554   // The true block target of the first (or only) branch is always sinkMBB.
21555   BB->addSuccessor(sinkMBB);
21556
21557   // Create the conditional branch instruction.
21558   unsigned Opc = X86::GetCondBranchFromCond(CC);
21559   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21560
21561   if (CascadedCMOV) {
21562     unsigned Opc2 = X86::GetCondBranchFromCond(
21563         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21564     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21565   }
21566
21567   //  copy0MBB:
21568   //   %FalseValue = ...
21569   //   # fallthrough to sinkMBB
21570   copy0MBB->addSuccessor(sinkMBB);
21571
21572   //  sinkMBB:
21573   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21574   //  ...
21575   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21576   MachineBasicBlock::iterator MIItEnd =
21577     std::next(MachineBasicBlock::iterator(LastCMOV));
21578   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21579   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21580   MachineInstrBuilder MIB;
21581
21582   // As we are creating the PHIs, we have to be careful if there is more than
21583   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21584   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21585   // That also means that PHI construction must work forward from earlier to
21586   // later, and that the code must maintain a mapping from earlier PHI's
21587   // destination registers, and the registers that went into the PHI.
21588
21589   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21590     unsigned DestReg = MIIt->getOperand(0).getReg();
21591     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21592     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21593
21594     // If this CMOV we are generating is the opposite condition from
21595     // the jump we generated, then we have to swap the operands for the
21596     // PHI that is going to be generated.
21597     if (MIIt->getOperand(3).getImm() == OppCC)
21598         std::swap(Op1Reg, Op2Reg);
21599
21600     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21601       Op1Reg = RegRewriteTable[Op1Reg].first;
21602
21603     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21604       Op2Reg = RegRewriteTable[Op2Reg].second;
21605
21606     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21607                   TII->get(X86::PHI), DestReg)
21608           .addReg(Op1Reg).addMBB(copy0MBB)
21609           .addReg(Op2Reg).addMBB(thisMBB);
21610
21611     // Add this PHI to the rewrite table.
21612     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21613   }
21614
21615   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21616   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21617   if (CascadedCMOV) {
21618     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21619     // Copy the PHI result to the register defined by the second CMOV.
21620     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21621             DL, TII->get(TargetOpcode::COPY),
21622             CascadedCMOV->getOperand(0).getReg())
21623         .addReg(MI->getOperand(0).getReg());
21624     CascadedCMOV->eraseFromParent();
21625   }
21626
21627   // Now remove the CMOV(s).
21628   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21629     (MIIt++)->eraseFromParent();
21630
21631   return sinkMBB;
21632 }
21633
21634 MachineBasicBlock *
21635 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21636                                        MachineBasicBlock *BB) const {
21637   // Combine the following atomic floating-point modification pattern:
21638   //   a.store(reg OP a.load(acquire), release)
21639   // Transform them into:
21640   //   OPss (%gpr), %xmm
21641   //   movss %xmm, (%gpr)
21642   // Or sd equivalent for 64-bit operations.
21643   unsigned MOp, FOp;
21644   switch (MI->getOpcode()) {
21645   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21646   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21647   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21648   }
21649   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21650   DebugLoc DL = MI->getDebugLoc();
21651   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21652   MachineOperand MSrc = MI->getOperand(0);
21653   unsigned VSrc = MI->getOperand(5).getReg();
21654   const MachineOperand &Disp = MI->getOperand(3);
21655   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21656   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21657   if (hasDisp && MSrc.isReg())
21658     MSrc.setIsKill(false);
21659   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21660                                 .addOperand(/*Base=*/MSrc)
21661                                 .addImm(/*Scale=*/1)
21662                                 .addReg(/*Index=*/0)
21663                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21664                                 .addReg(0);
21665   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21666                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21667                           .addReg(VSrc)
21668                           .addOperand(/*Base=*/MSrc)
21669                           .addImm(/*Scale=*/1)
21670                           .addReg(/*Index=*/0)
21671                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21672                           .addReg(/*Segment=*/0);
21673   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21674   MI->eraseFromParent(); // The pseudo instruction is gone now.
21675   return BB;
21676 }
21677
21678 MachineBasicBlock *
21679 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21680                                         MachineBasicBlock *BB) const {
21681   MachineFunction *MF = BB->getParent();
21682   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21683   DebugLoc DL = MI->getDebugLoc();
21684   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21685
21686   assert(MF->shouldSplitStack());
21687
21688   const bool Is64Bit = Subtarget->is64Bit();
21689   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21690
21691   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21692   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21693
21694   // BB:
21695   //  ... [Till the alloca]
21696   // If stacklet is not large enough, jump to mallocMBB
21697   //
21698   // bumpMBB:
21699   //  Allocate by subtracting from RSP
21700   //  Jump to continueMBB
21701   //
21702   // mallocMBB:
21703   //  Allocate by call to runtime
21704   //
21705   // continueMBB:
21706   //  ...
21707   //  [rest of original BB]
21708   //
21709
21710   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21711   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21712   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21713
21714   MachineRegisterInfo &MRI = MF->getRegInfo();
21715   const TargetRegisterClass *AddrRegClass =
21716       getRegClassFor(getPointerTy(MF->getDataLayout()));
21717
21718   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21719     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21720     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21721     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21722     sizeVReg = MI->getOperand(1).getReg(),
21723     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21724
21725   MachineFunction::iterator MBBIter = ++BB->getIterator();
21726
21727   MF->insert(MBBIter, bumpMBB);
21728   MF->insert(MBBIter, mallocMBB);
21729   MF->insert(MBBIter, continueMBB);
21730
21731   continueMBB->splice(continueMBB->begin(), BB,
21732                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21733   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21734
21735   // Add code to the main basic block to check if the stack limit has been hit,
21736   // and if so, jump to mallocMBB otherwise to bumpMBB.
21737   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21738   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21739     .addReg(tmpSPVReg).addReg(sizeVReg);
21740   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21741     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21742     .addReg(SPLimitVReg);
21743   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21744
21745   // bumpMBB simply decreases the stack pointer, since we know the current
21746   // stacklet has enough space.
21747   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21748     .addReg(SPLimitVReg);
21749   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21750     .addReg(SPLimitVReg);
21751   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21752
21753   // Calls into a routine in libgcc to allocate more space from the heap.
21754   const uint32_t *RegMask =
21755       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21756   if (IsLP64) {
21757     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21758       .addReg(sizeVReg);
21759     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21760       .addExternalSymbol("__morestack_allocate_stack_space")
21761       .addRegMask(RegMask)
21762       .addReg(X86::RDI, RegState::Implicit)
21763       .addReg(X86::RAX, RegState::ImplicitDefine);
21764   } else if (Is64Bit) {
21765     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21766       .addReg(sizeVReg);
21767     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21768       .addExternalSymbol("__morestack_allocate_stack_space")
21769       .addRegMask(RegMask)
21770       .addReg(X86::EDI, RegState::Implicit)
21771       .addReg(X86::EAX, RegState::ImplicitDefine);
21772   } else {
21773     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21774       .addImm(12);
21775     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21776     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21777       .addExternalSymbol("__morestack_allocate_stack_space")
21778       .addRegMask(RegMask)
21779       .addReg(X86::EAX, RegState::ImplicitDefine);
21780   }
21781
21782   if (!Is64Bit)
21783     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21784       .addImm(16);
21785
21786   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21787     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21788   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21789
21790   // Set up the CFG correctly.
21791   BB->addSuccessor(bumpMBB);
21792   BB->addSuccessor(mallocMBB);
21793   mallocMBB->addSuccessor(continueMBB);
21794   bumpMBB->addSuccessor(continueMBB);
21795
21796   // Take care of the PHI nodes.
21797   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21798           MI->getOperand(0).getReg())
21799     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21800     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21801
21802   // Delete the original pseudo instruction.
21803   MI->eraseFromParent();
21804
21805   // And we're done.
21806   return continueMBB;
21807 }
21808
21809 MachineBasicBlock *
21810 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21811                                         MachineBasicBlock *BB) const {
21812   assert(!Subtarget->isTargetMachO());
21813   DebugLoc DL = MI->getDebugLoc();
21814   MachineInstr *ResumeMI = Subtarget->getFrameLowering()->emitStackProbe(
21815       *BB->getParent(), *BB, MI, DL, false);
21816   MachineBasicBlock *ResumeBB = ResumeMI->getParent();
21817   MI->eraseFromParent(); // The pseudo instruction is gone now.
21818   return ResumeBB;
21819 }
21820
21821 MachineBasicBlock *
21822 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
21823                                        MachineBasicBlock *BB) const {
21824   MachineFunction *MF = BB->getParent();
21825   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21826   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
21827   DebugLoc DL = MI->getDebugLoc();
21828
21829   assert(!isAsynchronousEHPersonality(
21830              classifyEHPersonality(MF->getFunction()->getPersonalityFn())) &&
21831          "SEH does not use catchret!");
21832
21833   // Only 32-bit EH needs to worry about manually restoring stack pointers.
21834   if (!Subtarget->is32Bit())
21835     return BB;
21836
21837   // C++ EH creates a new target block to hold the restore code, and wires up
21838   // the new block to the return destination with a normal JMP_4.
21839   MachineBasicBlock *RestoreMBB =
21840       MF->CreateMachineBasicBlock(BB->getBasicBlock());
21841   assert(BB->succ_size() == 1);
21842   MF->insert(std::next(BB->getIterator()), RestoreMBB);
21843   RestoreMBB->transferSuccessorsAndUpdatePHIs(BB);
21844   BB->addSuccessor(RestoreMBB);
21845   MI->getOperand(0).setMBB(RestoreMBB);
21846
21847   auto RestoreMBBI = RestoreMBB->begin();
21848   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
21849   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
21850   return BB;
21851 }
21852
21853 MachineBasicBlock *
21854 X86TargetLowering::EmitLoweredCatchPad(MachineInstr *MI,
21855                                        MachineBasicBlock *BB) const {
21856   MachineFunction *MF = BB->getParent();
21857   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
21858   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
21859   // Only 32-bit SEH requires special handling for catchpad.
21860   if (IsSEH && Subtarget->is32Bit()) {
21861     const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21862     DebugLoc DL = MI->getDebugLoc();
21863     BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
21864   }
21865   MI->eraseFromParent();
21866   return BB;
21867 }
21868
21869 MachineBasicBlock *
21870 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21871                                       MachineBasicBlock *BB) const {
21872   // This is pretty easy.  We're taking the value that we received from
21873   // our load from the relocation, sticking it in either RDI (x86-64)
21874   // or EAX and doing an indirect call.  The return value will then
21875   // be in the normal return register.
21876   MachineFunction *F = BB->getParent();
21877   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21878   DebugLoc DL = MI->getDebugLoc();
21879
21880   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21881   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21882
21883   // Get a register mask for the lowered call.
21884   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21885   // proper register mask.
21886   const uint32_t *RegMask =
21887       Subtarget->is64Bit() ?
21888       Subtarget->getRegisterInfo()->getDarwinTLSCallPreservedMask() :
21889       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21890   if (Subtarget->is64Bit()) {
21891     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21892                                       TII->get(X86::MOV64rm), X86::RDI)
21893     .addReg(X86::RIP)
21894     .addImm(0).addReg(0)
21895     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21896                       MI->getOperand(3).getTargetFlags())
21897     .addReg(0);
21898     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21899     addDirectMem(MIB, X86::RDI);
21900     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21901   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21902     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21903                                       TII->get(X86::MOV32rm), X86::EAX)
21904     .addReg(0)
21905     .addImm(0).addReg(0)
21906     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21907                       MI->getOperand(3).getTargetFlags())
21908     .addReg(0);
21909     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21910     addDirectMem(MIB, X86::EAX);
21911     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21912   } else {
21913     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21914                                       TII->get(X86::MOV32rm), X86::EAX)
21915     .addReg(TII->getGlobalBaseReg(F))
21916     .addImm(0).addReg(0)
21917     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21918                       MI->getOperand(3).getTargetFlags())
21919     .addReg(0);
21920     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21921     addDirectMem(MIB, X86::EAX);
21922     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21923   }
21924
21925   MI->eraseFromParent(); // The pseudo instruction is gone now.
21926   return BB;
21927 }
21928
21929 MachineBasicBlock *
21930 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21931                                     MachineBasicBlock *MBB) const {
21932   DebugLoc DL = MI->getDebugLoc();
21933   MachineFunction *MF = MBB->getParent();
21934   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21935   MachineRegisterInfo &MRI = MF->getRegInfo();
21936
21937   const BasicBlock *BB = MBB->getBasicBlock();
21938   MachineFunction::iterator I = ++MBB->getIterator();
21939
21940   // Memory Reference
21941   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21942   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21943
21944   unsigned DstReg;
21945   unsigned MemOpndSlot = 0;
21946
21947   unsigned CurOp = 0;
21948
21949   DstReg = MI->getOperand(CurOp++).getReg();
21950   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21951   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21952   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21953   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21954
21955   MemOpndSlot = CurOp;
21956
21957   MVT PVT = getPointerTy(MF->getDataLayout());
21958   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21959          "Invalid Pointer Size!");
21960
21961   // For v = setjmp(buf), we generate
21962   //
21963   // thisMBB:
21964   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21965   //  SjLjSetup restoreMBB
21966   //
21967   // mainMBB:
21968   //  v_main = 0
21969   //
21970   // sinkMBB:
21971   //  v = phi(main, restore)
21972   //
21973   // restoreMBB:
21974   //  if base pointer being used, load it from frame
21975   //  v_restore = 1
21976
21977   MachineBasicBlock *thisMBB = MBB;
21978   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21979   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21980   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21981   MF->insert(I, mainMBB);
21982   MF->insert(I, sinkMBB);
21983   MF->push_back(restoreMBB);
21984   restoreMBB->setHasAddressTaken();
21985
21986   MachineInstrBuilder MIB;
21987
21988   // Transfer the remainder of BB and its successor edges to sinkMBB.
21989   sinkMBB->splice(sinkMBB->begin(), MBB,
21990                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21991   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21992
21993   // thisMBB:
21994   unsigned PtrStoreOpc = 0;
21995   unsigned LabelReg = 0;
21996   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21997   Reloc::Model RM = MF->getTarget().getRelocationModel();
21998   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21999                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
22000
22001   // Prepare IP either in reg or imm.
22002   if (!UseImmLabel) {
22003     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
22004     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
22005     LabelReg = MRI.createVirtualRegister(PtrRC);
22006     if (Subtarget->is64Bit()) {
22007       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
22008               .addReg(X86::RIP)
22009               .addImm(0)
22010               .addReg(0)
22011               .addMBB(restoreMBB)
22012               .addReg(0);
22013     } else {
22014       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
22015       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
22016               .addReg(XII->getGlobalBaseReg(MF))
22017               .addImm(0)
22018               .addReg(0)
22019               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
22020               .addReg(0);
22021     }
22022   } else
22023     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
22024   // Store IP
22025   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
22026   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22027     if (i == X86::AddrDisp)
22028       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
22029     else
22030       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
22031   }
22032   if (!UseImmLabel)
22033     MIB.addReg(LabelReg);
22034   else
22035     MIB.addMBB(restoreMBB);
22036   MIB.setMemRefs(MMOBegin, MMOEnd);
22037   // Setup
22038   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
22039           .addMBB(restoreMBB);
22040
22041   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
22042   MIB.addRegMask(RegInfo->getNoPreservedMask());
22043   thisMBB->addSuccessor(mainMBB);
22044   thisMBB->addSuccessor(restoreMBB);
22045
22046   // mainMBB:
22047   //  EAX = 0
22048   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
22049   mainMBB->addSuccessor(sinkMBB);
22050
22051   // sinkMBB:
22052   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
22053           TII->get(X86::PHI), DstReg)
22054     .addReg(mainDstReg).addMBB(mainMBB)
22055     .addReg(restoreDstReg).addMBB(restoreMBB);
22056
22057   // restoreMBB:
22058   if (RegInfo->hasBasePointer(*MF)) {
22059     const bool Uses64BitFramePtr =
22060         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
22061     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
22062     X86FI->setRestoreBasePointer(MF);
22063     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
22064     unsigned BasePtr = RegInfo->getBaseRegister();
22065     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
22066     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
22067                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
22068       .setMIFlag(MachineInstr::FrameSetup);
22069   }
22070   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
22071   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
22072   restoreMBB->addSuccessor(sinkMBB);
22073
22074   MI->eraseFromParent();
22075   return sinkMBB;
22076 }
22077
22078 MachineBasicBlock *
22079 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
22080                                      MachineBasicBlock *MBB) const {
22081   DebugLoc DL = MI->getDebugLoc();
22082   MachineFunction *MF = MBB->getParent();
22083   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22084   MachineRegisterInfo &MRI = MF->getRegInfo();
22085
22086   // Memory Reference
22087   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
22088   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
22089
22090   MVT PVT = getPointerTy(MF->getDataLayout());
22091   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
22092          "Invalid Pointer Size!");
22093
22094   const TargetRegisterClass *RC =
22095     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
22096   unsigned Tmp = MRI.createVirtualRegister(RC);
22097   // Since FP is only updated here but NOT referenced, it's treated as GPR.
22098   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
22099   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
22100   unsigned SP = RegInfo->getStackRegister();
22101
22102   MachineInstrBuilder MIB;
22103
22104   const int64_t LabelOffset = 1 * PVT.getStoreSize();
22105   const int64_t SPOffset = 2 * PVT.getStoreSize();
22106
22107   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
22108   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
22109
22110   // Reload FP
22111   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
22112   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
22113     MIB.addOperand(MI->getOperand(i));
22114   MIB.setMemRefs(MMOBegin, MMOEnd);
22115   // Reload IP
22116   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
22117   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22118     if (i == X86::AddrDisp)
22119       MIB.addDisp(MI->getOperand(i), LabelOffset);
22120     else
22121       MIB.addOperand(MI->getOperand(i));
22122   }
22123   MIB.setMemRefs(MMOBegin, MMOEnd);
22124   // Reload SP
22125   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
22126   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22127     if (i == X86::AddrDisp)
22128       MIB.addDisp(MI->getOperand(i), SPOffset);
22129     else
22130       MIB.addOperand(MI->getOperand(i));
22131   }
22132   MIB.setMemRefs(MMOBegin, MMOEnd);
22133   // Jump
22134   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
22135
22136   MI->eraseFromParent();
22137   return MBB;
22138 }
22139
22140 // Replace 213-type (isel default) FMA3 instructions with 231-type for
22141 // accumulator loops. Writing back to the accumulator allows the coalescer
22142 // to remove extra copies in the loop.
22143 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
22144 MachineBasicBlock *
22145 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
22146                                  MachineBasicBlock *MBB) const {
22147   MachineOperand &AddendOp = MI->getOperand(3);
22148
22149   // Bail out early if the addend isn't a register - we can't switch these.
22150   if (!AddendOp.isReg())
22151     return MBB;
22152
22153   MachineFunction &MF = *MBB->getParent();
22154   MachineRegisterInfo &MRI = MF.getRegInfo();
22155
22156   // Check whether the addend is defined by a PHI:
22157   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
22158   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
22159   if (!AddendDef.isPHI())
22160     return MBB;
22161
22162   // Look for the following pattern:
22163   // loop:
22164   //   %addend = phi [%entry, 0], [%loop, %result]
22165   //   ...
22166   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
22167
22168   // Replace with:
22169   //   loop:
22170   //   %addend = phi [%entry, 0], [%loop, %result]
22171   //   ...
22172   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
22173
22174   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
22175     assert(AddendDef.getOperand(i).isReg());
22176     MachineOperand PHISrcOp = AddendDef.getOperand(i);
22177     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
22178     if (&PHISrcInst == MI) {
22179       // Found a matching instruction.
22180       unsigned NewFMAOpc = 0;
22181       switch (MI->getOpcode()) {
22182         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
22183         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
22184         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
22185         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
22186         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
22187         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
22188         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
22189         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
22190         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
22191         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
22192         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
22193         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
22194         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
22195         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
22196         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
22197         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
22198         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
22199         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
22200         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
22201         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
22202
22203         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
22204         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
22205         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
22206         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
22207         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
22208         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
22209         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
22210         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
22211         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
22212         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
22213         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
22214         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
22215         default: llvm_unreachable("Unrecognized FMA variant.");
22216       }
22217
22218       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22219       MachineInstrBuilder MIB =
22220         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
22221         .addOperand(MI->getOperand(0))
22222         .addOperand(MI->getOperand(3))
22223         .addOperand(MI->getOperand(2))
22224         .addOperand(MI->getOperand(1));
22225       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
22226       MI->eraseFromParent();
22227     }
22228   }
22229
22230   return MBB;
22231 }
22232
22233 MachineBasicBlock *
22234 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
22235                                                MachineBasicBlock *BB) const {
22236   switch (MI->getOpcode()) {
22237   default: llvm_unreachable("Unexpected instr type to insert");
22238   case X86::TAILJMPd64:
22239   case X86::TAILJMPr64:
22240   case X86::TAILJMPm64:
22241   case X86::TAILJMPd64_REX:
22242   case X86::TAILJMPr64_REX:
22243   case X86::TAILJMPm64_REX:
22244     llvm_unreachable("TAILJMP64 would not be touched here.");
22245   case X86::TCRETURNdi64:
22246   case X86::TCRETURNri64:
22247   case X86::TCRETURNmi64:
22248     return BB;
22249   case X86::WIN_ALLOCA:
22250     return EmitLoweredWinAlloca(MI, BB);
22251   case X86::CATCHRET:
22252     return EmitLoweredCatchRet(MI, BB);
22253   case X86::CATCHPAD:
22254     return EmitLoweredCatchPad(MI, BB);
22255   case X86::SEG_ALLOCA_32:
22256   case X86::SEG_ALLOCA_64:
22257     return EmitLoweredSegAlloca(MI, BB);
22258   case X86::TLSCall_32:
22259   case X86::TLSCall_64:
22260     return EmitLoweredTLSCall(MI, BB);
22261   case X86::CMOV_FR32:
22262   case X86::CMOV_FR64:
22263   case X86::CMOV_FR128:
22264   case X86::CMOV_GR8:
22265   case X86::CMOV_GR16:
22266   case X86::CMOV_GR32:
22267   case X86::CMOV_RFP32:
22268   case X86::CMOV_RFP64:
22269   case X86::CMOV_RFP80:
22270   case X86::CMOV_V2F64:
22271   case X86::CMOV_V2I64:
22272   case X86::CMOV_V4F32:
22273   case X86::CMOV_V4F64:
22274   case X86::CMOV_V4I64:
22275   case X86::CMOV_V16F32:
22276   case X86::CMOV_V8F32:
22277   case X86::CMOV_V8F64:
22278   case X86::CMOV_V8I64:
22279   case X86::CMOV_V8I1:
22280   case X86::CMOV_V16I1:
22281   case X86::CMOV_V32I1:
22282   case X86::CMOV_V64I1:
22283     return EmitLoweredSelect(MI, BB);
22284
22285   case X86::RELEASE_FADD32mr:
22286   case X86::RELEASE_FADD64mr:
22287     return EmitLoweredAtomicFP(MI, BB);
22288
22289   case X86::FP32_TO_INT16_IN_MEM:
22290   case X86::FP32_TO_INT32_IN_MEM:
22291   case X86::FP32_TO_INT64_IN_MEM:
22292   case X86::FP64_TO_INT16_IN_MEM:
22293   case X86::FP64_TO_INT32_IN_MEM:
22294   case X86::FP64_TO_INT64_IN_MEM:
22295   case X86::FP80_TO_INT16_IN_MEM:
22296   case X86::FP80_TO_INT32_IN_MEM:
22297   case X86::FP80_TO_INT64_IN_MEM: {
22298     MachineFunction *F = BB->getParent();
22299     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22300     DebugLoc DL = MI->getDebugLoc();
22301
22302     // Change the floating point control register to use "round towards zero"
22303     // mode when truncating to an integer value.
22304     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
22305     addFrameReference(BuildMI(*BB, MI, DL,
22306                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
22307
22308     // Load the old value of the high byte of the control word...
22309     unsigned OldCW =
22310       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
22311     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
22312                       CWFrameIdx);
22313
22314     // Set the high part to be round to zero...
22315     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
22316       .addImm(0xC7F);
22317
22318     // Reload the modified control word now...
22319     addFrameReference(BuildMI(*BB, MI, DL,
22320                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22321
22322     // Restore the memory image of control word to original value
22323     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
22324       .addReg(OldCW);
22325
22326     // Get the X86 opcode to use.
22327     unsigned Opc;
22328     switch (MI->getOpcode()) {
22329     default: llvm_unreachable("illegal opcode!");
22330     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
22331     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
22332     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
22333     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
22334     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
22335     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
22336     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
22337     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
22338     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
22339     }
22340
22341     X86AddressMode AM;
22342     MachineOperand &Op = MI->getOperand(0);
22343     if (Op.isReg()) {
22344       AM.BaseType = X86AddressMode::RegBase;
22345       AM.Base.Reg = Op.getReg();
22346     } else {
22347       AM.BaseType = X86AddressMode::FrameIndexBase;
22348       AM.Base.FrameIndex = Op.getIndex();
22349     }
22350     Op = MI->getOperand(1);
22351     if (Op.isImm())
22352       AM.Scale = Op.getImm();
22353     Op = MI->getOperand(2);
22354     if (Op.isImm())
22355       AM.IndexReg = Op.getImm();
22356     Op = MI->getOperand(3);
22357     if (Op.isGlobal()) {
22358       AM.GV = Op.getGlobal();
22359     } else {
22360       AM.Disp = Op.getImm();
22361     }
22362     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
22363                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
22364
22365     // Reload the original control word now.
22366     addFrameReference(BuildMI(*BB, MI, DL,
22367                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22368
22369     MI->eraseFromParent();   // The pseudo instruction is gone now.
22370     return BB;
22371   }
22372     // String/text processing lowering.
22373   case X86::PCMPISTRM128REG:
22374   case X86::VPCMPISTRM128REG:
22375   case X86::PCMPISTRM128MEM:
22376   case X86::VPCMPISTRM128MEM:
22377   case X86::PCMPESTRM128REG:
22378   case X86::VPCMPESTRM128REG:
22379   case X86::PCMPESTRM128MEM:
22380   case X86::VPCMPESTRM128MEM:
22381     assert(Subtarget->hasSSE42() &&
22382            "Target must have SSE4.2 or AVX features enabled");
22383     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
22384
22385   // String/text processing lowering.
22386   case X86::PCMPISTRIREG:
22387   case X86::VPCMPISTRIREG:
22388   case X86::PCMPISTRIMEM:
22389   case X86::VPCMPISTRIMEM:
22390   case X86::PCMPESTRIREG:
22391   case X86::VPCMPESTRIREG:
22392   case X86::PCMPESTRIMEM:
22393   case X86::VPCMPESTRIMEM:
22394     assert(Subtarget->hasSSE42() &&
22395            "Target must have SSE4.2 or AVX features enabled");
22396     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
22397
22398   // Thread synchronization.
22399   case X86::MONITOR:
22400     return EmitMonitor(MI, BB, Subtarget);
22401
22402   // xbegin
22403   case X86::XBEGIN:
22404     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
22405
22406   case X86::VASTART_SAVE_XMM_REGS:
22407     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
22408
22409   case X86::VAARG_64:
22410     return EmitVAARG64WithCustomInserter(MI, BB);
22411
22412   case X86::EH_SjLj_SetJmp32:
22413   case X86::EH_SjLj_SetJmp64:
22414     return emitEHSjLjSetJmp(MI, BB);
22415
22416   case X86::EH_SjLj_LongJmp32:
22417   case X86::EH_SjLj_LongJmp64:
22418     return emitEHSjLjLongJmp(MI, BB);
22419
22420   case TargetOpcode::STATEPOINT:
22421     // As an implementation detail, STATEPOINT shares the STACKMAP format at
22422     // this point in the process.  We diverge later.
22423     return emitPatchPoint(MI, BB);
22424
22425   case TargetOpcode::STACKMAP:
22426   case TargetOpcode::PATCHPOINT:
22427     return emitPatchPoint(MI, BB);
22428
22429   case X86::VFMADDPDr213r:
22430   case X86::VFMADDPSr213r:
22431   case X86::VFMADDSDr213r:
22432   case X86::VFMADDSSr213r:
22433   case X86::VFMSUBPDr213r:
22434   case X86::VFMSUBPSr213r:
22435   case X86::VFMSUBSDr213r:
22436   case X86::VFMSUBSSr213r:
22437   case X86::VFNMADDPDr213r:
22438   case X86::VFNMADDPSr213r:
22439   case X86::VFNMADDSDr213r:
22440   case X86::VFNMADDSSr213r:
22441   case X86::VFNMSUBPDr213r:
22442   case X86::VFNMSUBPSr213r:
22443   case X86::VFNMSUBSDr213r:
22444   case X86::VFNMSUBSSr213r:
22445   case X86::VFMADDSUBPDr213r:
22446   case X86::VFMADDSUBPSr213r:
22447   case X86::VFMSUBADDPDr213r:
22448   case X86::VFMSUBADDPSr213r:
22449   case X86::VFMADDPDr213rY:
22450   case X86::VFMADDPSr213rY:
22451   case X86::VFMSUBPDr213rY:
22452   case X86::VFMSUBPSr213rY:
22453   case X86::VFNMADDPDr213rY:
22454   case X86::VFNMADDPSr213rY:
22455   case X86::VFNMSUBPDr213rY:
22456   case X86::VFNMSUBPSr213rY:
22457   case X86::VFMADDSUBPDr213rY:
22458   case X86::VFMADDSUBPSr213rY:
22459   case X86::VFMSUBADDPDr213rY:
22460   case X86::VFMSUBADDPSr213rY:
22461     return emitFMA3Instr(MI, BB);
22462   }
22463 }
22464
22465 //===----------------------------------------------------------------------===//
22466 //                           X86 Optimization Hooks
22467 //===----------------------------------------------------------------------===//
22468
22469 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22470                                                       APInt &KnownZero,
22471                                                       APInt &KnownOne,
22472                                                       const SelectionDAG &DAG,
22473                                                       unsigned Depth) const {
22474   unsigned BitWidth = KnownZero.getBitWidth();
22475   unsigned Opc = Op.getOpcode();
22476   assert((Opc >= ISD::BUILTIN_OP_END ||
22477           Opc == ISD::INTRINSIC_WO_CHAIN ||
22478           Opc == ISD::INTRINSIC_W_CHAIN ||
22479           Opc == ISD::INTRINSIC_VOID) &&
22480          "Should use MaskedValueIsZero if you don't know whether Op"
22481          " is a target node!");
22482
22483   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22484   switch (Opc) {
22485   default: break;
22486   case X86ISD::ADD:
22487   case X86ISD::SUB:
22488   case X86ISD::ADC:
22489   case X86ISD::SBB:
22490   case X86ISD::SMUL:
22491   case X86ISD::UMUL:
22492   case X86ISD::INC:
22493   case X86ISD::DEC:
22494   case X86ISD::OR:
22495   case X86ISD::XOR:
22496   case X86ISD::AND:
22497     // These nodes' second result is a boolean.
22498     if (Op.getResNo() == 0)
22499       break;
22500     // Fallthrough
22501   case X86ISD::SETCC:
22502     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22503     break;
22504   case ISD::INTRINSIC_WO_CHAIN: {
22505     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22506     unsigned NumLoBits = 0;
22507     switch (IntId) {
22508     default: break;
22509     case Intrinsic::x86_sse_movmsk_ps:
22510     case Intrinsic::x86_avx_movmsk_ps_256:
22511     case Intrinsic::x86_sse2_movmsk_pd:
22512     case Intrinsic::x86_avx_movmsk_pd_256:
22513     case Intrinsic::x86_mmx_pmovmskb:
22514     case Intrinsic::x86_sse2_pmovmskb_128:
22515     case Intrinsic::x86_avx2_pmovmskb: {
22516       // High bits of movmskp{s|d}, pmovmskb are known zero.
22517       switch (IntId) {
22518         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22519         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22520         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22521         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22522         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22523         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22524         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22525         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22526       }
22527       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22528       break;
22529     }
22530     }
22531     break;
22532   }
22533   }
22534 }
22535
22536 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22537   SDValue Op,
22538   const SelectionDAG &,
22539   unsigned Depth) const {
22540   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22541   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22542     return Op.getValueType().getScalarSizeInBits();
22543
22544   // Fallback case.
22545   return 1;
22546 }
22547
22548 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22549 /// node is a GlobalAddress + offset.
22550 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22551                                        const GlobalValue* &GA,
22552                                        int64_t &Offset) const {
22553   if (N->getOpcode() == X86ISD::Wrapper) {
22554     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22555       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22556       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22557       return true;
22558     }
22559   }
22560   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22561 }
22562
22563 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22564 /// same as extracting the high 128-bit part of 256-bit vector and then
22565 /// inserting the result into the low part of a new 256-bit vector
22566 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22567   EVT VT = SVOp->getValueType(0);
22568   unsigned NumElems = VT.getVectorNumElements();
22569
22570   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22571   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22572     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22573         SVOp->getMaskElt(j) >= 0)
22574       return false;
22575
22576   return true;
22577 }
22578
22579 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22580 /// same as extracting the low 128-bit part of 256-bit vector and then
22581 /// inserting the result into the high part of a new 256-bit vector
22582 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22583   EVT VT = SVOp->getValueType(0);
22584   unsigned NumElems = VT.getVectorNumElements();
22585
22586   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22587   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22588     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22589         SVOp->getMaskElt(j) >= 0)
22590       return false;
22591
22592   return true;
22593 }
22594
22595 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22596 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22597                                         TargetLowering::DAGCombinerInfo &DCI,
22598                                         const X86Subtarget* Subtarget) {
22599   SDLoc dl(N);
22600   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22601   SDValue V1 = SVOp->getOperand(0);
22602   SDValue V2 = SVOp->getOperand(1);
22603   MVT VT = SVOp->getSimpleValueType(0);
22604   unsigned NumElems = VT.getVectorNumElements();
22605
22606   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22607       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22608     //
22609     //                   0,0,0,...
22610     //                      |
22611     //    V      UNDEF    BUILD_VECTOR    UNDEF
22612     //     \      /           \           /
22613     //  CONCAT_VECTOR         CONCAT_VECTOR
22614     //         \                  /
22615     //          \                /
22616     //          RESULT: V + zero extended
22617     //
22618     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22619         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22620         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22621       return SDValue();
22622
22623     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22624       return SDValue();
22625
22626     // To match the shuffle mask, the first half of the mask should
22627     // be exactly the first vector, and all the rest a splat with the
22628     // first element of the second one.
22629     for (unsigned i = 0; i != NumElems/2; ++i)
22630       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22631           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22632         return SDValue();
22633
22634     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22635     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22636       if (Ld->hasNUsesOfValue(1, 0)) {
22637         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22638         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22639         SDValue ResNode =
22640           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22641                                   Ld->getMemoryVT(),
22642                                   Ld->getPointerInfo(),
22643                                   Ld->getAlignment(),
22644                                   false/*isVolatile*/, true/*ReadMem*/,
22645                                   false/*WriteMem*/);
22646
22647         // Make sure the newly-created LOAD is in the same position as Ld in
22648         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22649         // and update uses of Ld's output chain to use the TokenFactor.
22650         if (Ld->hasAnyUseOfValue(1)) {
22651           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22652                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22653           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22654           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22655                                  SDValue(ResNode.getNode(), 1));
22656         }
22657
22658         return DAG.getBitcast(VT, ResNode);
22659       }
22660     }
22661
22662     // Emit a zeroed vector and insert the desired subvector on its
22663     // first half.
22664     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22665     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22666     return DCI.CombineTo(N, InsV);
22667   }
22668
22669   //===--------------------------------------------------------------------===//
22670   // Combine some shuffles into subvector extracts and inserts:
22671   //
22672
22673   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22674   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22675     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22676     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22677     return DCI.CombineTo(N, InsV);
22678   }
22679
22680   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22681   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22682     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22683     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22684     return DCI.CombineTo(N, InsV);
22685   }
22686
22687   return SDValue();
22688 }
22689
22690 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22691 /// possible.
22692 ///
22693 /// This is the leaf of the recursive combinine below. When we have found some
22694 /// chain of single-use x86 shuffle instructions and accumulated the combined
22695 /// shuffle mask represented by them, this will try to pattern match that mask
22696 /// into either a single instruction if there is a special purpose instruction
22697 /// for this operation, or into a PSHUFB instruction which is a fully general
22698 /// instruction but should only be used to replace chains over a certain depth.
22699 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22700                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22701                                    TargetLowering::DAGCombinerInfo &DCI,
22702                                    const X86Subtarget *Subtarget) {
22703   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22704
22705   // Find the operand that enters the chain. Note that multiple uses are OK
22706   // here, we're not going to remove the operand we find.
22707   SDValue Input = Op.getOperand(0);
22708   while (Input.getOpcode() == ISD::BITCAST)
22709     Input = Input.getOperand(0);
22710
22711   MVT VT = Input.getSimpleValueType();
22712   MVT RootVT = Root.getSimpleValueType();
22713   SDLoc DL(Root);
22714
22715   if (Mask.size() == 1) {
22716     int Index = Mask[0];
22717     assert((Index >= 0 || Index == SM_SentinelUndef ||
22718             Index == SM_SentinelZero) &&
22719            "Invalid shuffle index found!");
22720
22721     // We may end up with an accumulated mask of size 1 as a result of
22722     // widening of shuffle operands (see function canWidenShuffleElements).
22723     // If the only shuffle index is equal to SM_SentinelZero then propagate
22724     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22725     // mask, and therefore the entire chain of shuffles can be folded away.
22726     if (Index == SM_SentinelZero)
22727       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22728     else
22729       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22730                     /*AddTo*/ true);
22731     return true;
22732   }
22733
22734   // Use the float domain if the operand type is a floating point type.
22735   bool FloatDomain = VT.isFloatingPoint();
22736
22737   // For floating point shuffles, we don't have free copies in the shuffle
22738   // instructions or the ability to load as part of the instruction, so
22739   // canonicalize their shuffles to UNPCK or MOV variants.
22740   //
22741   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22742   // vectors because it can have a load folded into it that UNPCK cannot. This
22743   // doesn't preclude something switching to the shorter encoding post-RA.
22744   //
22745   // FIXME: Should teach these routines about AVX vector widths.
22746   if (FloatDomain && VT.is128BitVector()) {
22747     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22748       bool Lo = Mask.equals({0, 0});
22749       unsigned Shuffle;
22750       MVT ShuffleVT;
22751       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22752       // is no slower than UNPCKLPD but has the option to fold the input operand
22753       // into even an unaligned memory load.
22754       if (Lo && Subtarget->hasSSE3()) {
22755         Shuffle = X86ISD::MOVDDUP;
22756         ShuffleVT = MVT::v2f64;
22757       } else {
22758         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22759         // than the UNPCK variants.
22760         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22761         ShuffleVT = MVT::v4f32;
22762       }
22763       if (Depth == 1 && Root->getOpcode() == Shuffle)
22764         return false; // Nothing to do!
22765       Op = DAG.getBitcast(ShuffleVT, Input);
22766       DCI.AddToWorklist(Op.getNode());
22767       if (Shuffle == X86ISD::MOVDDUP)
22768         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22769       else
22770         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22771       DCI.AddToWorklist(Op.getNode());
22772       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22773                     /*AddTo*/ true);
22774       return true;
22775     }
22776     if (Subtarget->hasSSE3() &&
22777         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22778       bool Lo = Mask.equals({0, 0, 2, 2});
22779       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22780       MVT ShuffleVT = MVT::v4f32;
22781       if (Depth == 1 && Root->getOpcode() == Shuffle)
22782         return false; // Nothing to do!
22783       Op = DAG.getBitcast(ShuffleVT, Input);
22784       DCI.AddToWorklist(Op.getNode());
22785       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22786       DCI.AddToWorklist(Op.getNode());
22787       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22788                     /*AddTo*/ true);
22789       return true;
22790     }
22791     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22792       bool Lo = Mask.equals({0, 0, 1, 1});
22793       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22794       MVT ShuffleVT = MVT::v4f32;
22795       if (Depth == 1 && Root->getOpcode() == Shuffle)
22796         return false; // Nothing to do!
22797       Op = DAG.getBitcast(ShuffleVT, Input);
22798       DCI.AddToWorklist(Op.getNode());
22799       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22800       DCI.AddToWorklist(Op.getNode());
22801       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22802                     /*AddTo*/ true);
22803       return true;
22804     }
22805   }
22806
22807   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22808   // variants as none of these have single-instruction variants that are
22809   // superior to the UNPCK formulation.
22810   if (!FloatDomain && VT.is128BitVector() &&
22811       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22812        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22813        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22814        Mask.equals(
22815            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22816     bool Lo = Mask[0] == 0;
22817     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22818     if (Depth == 1 && Root->getOpcode() == Shuffle)
22819       return false; // Nothing to do!
22820     MVT ShuffleVT;
22821     switch (Mask.size()) {
22822     case 8:
22823       ShuffleVT = MVT::v8i16;
22824       break;
22825     case 16:
22826       ShuffleVT = MVT::v16i8;
22827       break;
22828     default:
22829       llvm_unreachable("Impossible mask size!");
22830     };
22831     Op = DAG.getBitcast(ShuffleVT, Input);
22832     DCI.AddToWorklist(Op.getNode());
22833     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22834     DCI.AddToWorklist(Op.getNode());
22835     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22836                   /*AddTo*/ true);
22837     return true;
22838   }
22839
22840   // Don't try to re-form single instruction chains under any circumstances now
22841   // that we've done encoding canonicalization for them.
22842   if (Depth < 2)
22843     return false;
22844
22845   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22846   // can replace them with a single PSHUFB instruction profitably. Intel's
22847   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22848   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22849   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22850     SmallVector<SDValue, 16> PSHUFBMask;
22851     int NumBytes = VT.getSizeInBits() / 8;
22852     int Ratio = NumBytes / Mask.size();
22853     for (int i = 0; i < NumBytes; ++i) {
22854       if (Mask[i / Ratio] == SM_SentinelUndef) {
22855         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22856         continue;
22857       }
22858       int M = Mask[i / Ratio] != SM_SentinelZero
22859                   ? Ratio * Mask[i / Ratio] + i % Ratio
22860                   : 255;
22861       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22862     }
22863     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22864     Op = DAG.getBitcast(ByteVT, Input);
22865     DCI.AddToWorklist(Op.getNode());
22866     SDValue PSHUFBMaskOp =
22867         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22868     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22869     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22870     DCI.AddToWorklist(Op.getNode());
22871     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22872                   /*AddTo*/ true);
22873     return true;
22874   }
22875
22876   // Failed to find any combines.
22877   return false;
22878 }
22879
22880 /// \brief Fully generic combining of x86 shuffle instructions.
22881 ///
22882 /// This should be the last combine run over the x86 shuffle instructions. Once
22883 /// they have been fully optimized, this will recursively consider all chains
22884 /// of single-use shuffle instructions, build a generic model of the cumulative
22885 /// shuffle operation, and check for simpler instructions which implement this
22886 /// operation. We use this primarily for two purposes:
22887 ///
22888 /// 1) Collapse generic shuffles to specialized single instructions when
22889 ///    equivalent. In most cases, this is just an encoding size win, but
22890 ///    sometimes we will collapse multiple generic shuffles into a single
22891 ///    special-purpose shuffle.
22892 /// 2) Look for sequences of shuffle instructions with 3 or more total
22893 ///    instructions, and replace them with the slightly more expensive SSSE3
22894 ///    PSHUFB instruction if available. We do this as the last combining step
22895 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22896 ///    a suitable short sequence of other instructions. The PHUFB will either
22897 ///    use a register or have to read from memory and so is slightly (but only
22898 ///    slightly) more expensive than the other shuffle instructions.
22899 ///
22900 /// Because this is inherently a quadratic operation (for each shuffle in
22901 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22902 /// This should never be an issue in practice as the shuffle lowering doesn't
22903 /// produce sequences of more than 8 instructions.
22904 ///
22905 /// FIXME: We will currently miss some cases where the redundant shuffling
22906 /// would simplify under the threshold for PSHUFB formation because of
22907 /// combine-ordering. To fix this, we should do the redundant instruction
22908 /// combining in this recursive walk.
22909 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22910                                           ArrayRef<int> RootMask,
22911                                           int Depth, bool HasPSHUFB,
22912                                           SelectionDAG &DAG,
22913                                           TargetLowering::DAGCombinerInfo &DCI,
22914                                           const X86Subtarget *Subtarget) {
22915   // Bound the depth of our recursive combine because this is ultimately
22916   // quadratic in nature.
22917   if (Depth > 8)
22918     return false;
22919
22920   // Directly rip through bitcasts to find the underlying operand.
22921   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22922     Op = Op.getOperand(0);
22923
22924   MVT VT = Op.getSimpleValueType();
22925   if (!VT.isVector())
22926     return false; // Bail if we hit a non-vector.
22927
22928   assert(Root.getSimpleValueType().isVector() &&
22929          "Shuffles operate on vector types!");
22930   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22931          "Can only combine shuffles of the same vector register size.");
22932
22933   if (!isTargetShuffle(Op.getOpcode()))
22934     return false;
22935   SmallVector<int, 16> OpMask;
22936   bool IsUnary;
22937   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22938   // We only can combine unary shuffles which we can decode the mask for.
22939   if (!HaveMask || !IsUnary)
22940     return false;
22941
22942   assert(VT.getVectorNumElements() == OpMask.size() &&
22943          "Different mask size from vector size!");
22944   assert(((RootMask.size() > OpMask.size() &&
22945            RootMask.size() % OpMask.size() == 0) ||
22946           (OpMask.size() > RootMask.size() &&
22947            OpMask.size() % RootMask.size() == 0) ||
22948           OpMask.size() == RootMask.size()) &&
22949          "The smaller number of elements must divide the larger.");
22950   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22951   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22952   assert(((RootRatio == 1 && OpRatio == 1) ||
22953           (RootRatio == 1) != (OpRatio == 1)) &&
22954          "Must not have a ratio for both incoming and op masks!");
22955
22956   SmallVector<int, 16> Mask;
22957   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22958
22959   // Merge this shuffle operation's mask into our accumulated mask. Note that
22960   // this shuffle's mask will be the first applied to the input, followed by the
22961   // root mask to get us all the way to the root value arrangement. The reason
22962   // for this order is that we are recursing up the operation chain.
22963   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22964     int RootIdx = i / RootRatio;
22965     if (RootMask[RootIdx] < 0) {
22966       // This is a zero or undef lane, we're done.
22967       Mask.push_back(RootMask[RootIdx]);
22968       continue;
22969     }
22970
22971     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22972     int OpIdx = RootMaskedIdx / OpRatio;
22973     if (OpMask[OpIdx] < 0) {
22974       // The incoming lanes are zero or undef, it doesn't matter which ones we
22975       // are using.
22976       Mask.push_back(OpMask[OpIdx]);
22977       continue;
22978     }
22979
22980     // Ok, we have non-zero lanes, map them through.
22981     Mask.push_back(OpMask[OpIdx] * OpRatio +
22982                    RootMaskedIdx % OpRatio);
22983   }
22984
22985   // See if we can recurse into the operand to combine more things.
22986   switch (Op.getOpcode()) {
22987   case X86ISD::PSHUFB:
22988     HasPSHUFB = true;
22989   case X86ISD::PSHUFD:
22990   case X86ISD::PSHUFHW:
22991   case X86ISD::PSHUFLW:
22992     if (Op.getOperand(0).hasOneUse() &&
22993         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22994                                       HasPSHUFB, DAG, DCI, Subtarget))
22995       return true;
22996     break;
22997
22998   case X86ISD::UNPCKL:
22999   case X86ISD::UNPCKH:
23000     assert(Op.getOperand(0) == Op.getOperand(1) &&
23001            "We only combine unary shuffles!");
23002     // We can't check for single use, we have to check that this shuffle is the
23003     // only user.
23004     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
23005         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
23006                                       HasPSHUFB, DAG, DCI, Subtarget))
23007       return true;
23008     break;
23009   }
23010
23011   // Minor canonicalization of the accumulated shuffle mask to make it easier
23012   // to match below. All this does is detect masks with squential pairs of
23013   // elements, and shrink them to the half-width mask. It does this in a loop
23014   // so it will reduce the size of the mask to the minimal width mask which
23015   // performs an equivalent shuffle.
23016   SmallVector<int, 16> WidenedMask;
23017   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
23018     Mask = std::move(WidenedMask);
23019     WidenedMask.clear();
23020   }
23021
23022   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
23023                                 Subtarget);
23024 }
23025
23026 /// \brief Get the PSHUF-style mask from PSHUF node.
23027 ///
23028 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
23029 /// PSHUF-style masks that can be reused with such instructions.
23030 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
23031   MVT VT = N.getSimpleValueType();
23032   SmallVector<int, 4> Mask;
23033   bool IsUnary;
23034   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
23035   (void)HaveMask;
23036   assert(HaveMask);
23037
23038   // If we have more than 128-bits, only the low 128-bits of shuffle mask
23039   // matter. Check that the upper masks are repeats and remove them.
23040   if (VT.getSizeInBits() > 128) {
23041     int LaneElts = 128 / VT.getScalarSizeInBits();
23042 #ifndef NDEBUG
23043     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
23044       for (int j = 0; j < LaneElts; ++j)
23045         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
23046                "Mask doesn't repeat in high 128-bit lanes!");
23047 #endif
23048     Mask.resize(LaneElts);
23049   }
23050
23051   switch (N.getOpcode()) {
23052   case X86ISD::PSHUFD:
23053     return Mask;
23054   case X86ISD::PSHUFLW:
23055     Mask.resize(4);
23056     return Mask;
23057   case X86ISD::PSHUFHW:
23058     Mask.erase(Mask.begin(), Mask.begin() + 4);
23059     for (int &M : Mask)
23060       M -= 4;
23061     return Mask;
23062   default:
23063     llvm_unreachable("No valid shuffle instruction found!");
23064   }
23065 }
23066
23067 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
23068 ///
23069 /// We walk up the chain and look for a combinable shuffle, skipping over
23070 /// shuffles that we could hoist this shuffle's transformation past without
23071 /// altering anything.
23072 static SDValue
23073 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
23074                              SelectionDAG &DAG,
23075                              TargetLowering::DAGCombinerInfo &DCI) {
23076   assert(N.getOpcode() == X86ISD::PSHUFD &&
23077          "Called with something other than an x86 128-bit half shuffle!");
23078   SDLoc DL(N);
23079
23080   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
23081   // of the shuffles in the chain so that we can form a fresh chain to replace
23082   // this one.
23083   SmallVector<SDValue, 8> Chain;
23084   SDValue V = N.getOperand(0);
23085   for (; V.hasOneUse(); V = V.getOperand(0)) {
23086     switch (V.getOpcode()) {
23087     default:
23088       return SDValue(); // Nothing combined!
23089
23090     case ISD::BITCAST:
23091       // Skip bitcasts as we always know the type for the target specific
23092       // instructions.
23093       continue;
23094
23095     case X86ISD::PSHUFD:
23096       // Found another dword shuffle.
23097       break;
23098
23099     case X86ISD::PSHUFLW:
23100       // Check that the low words (being shuffled) are the identity in the
23101       // dword shuffle, and the high words are self-contained.
23102       if (Mask[0] != 0 || Mask[1] != 1 ||
23103           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
23104         return SDValue();
23105
23106       Chain.push_back(V);
23107       continue;
23108
23109     case X86ISD::PSHUFHW:
23110       // Check that the high words (being shuffled) are the identity in the
23111       // dword shuffle, and the low words are self-contained.
23112       if (Mask[2] != 2 || Mask[3] != 3 ||
23113           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
23114         return SDValue();
23115
23116       Chain.push_back(V);
23117       continue;
23118
23119     case X86ISD::UNPCKL:
23120     case X86ISD::UNPCKH:
23121       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
23122       // shuffle into a preceding word shuffle.
23123       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
23124           V.getSimpleValueType().getVectorElementType() != MVT::i16)
23125         return SDValue();
23126
23127       // Search for a half-shuffle which we can combine with.
23128       unsigned CombineOp =
23129           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
23130       if (V.getOperand(0) != V.getOperand(1) ||
23131           !V->isOnlyUserOf(V.getOperand(0).getNode()))
23132         return SDValue();
23133       Chain.push_back(V);
23134       V = V.getOperand(0);
23135       do {
23136         switch (V.getOpcode()) {
23137         default:
23138           return SDValue(); // Nothing to combine.
23139
23140         case X86ISD::PSHUFLW:
23141         case X86ISD::PSHUFHW:
23142           if (V.getOpcode() == CombineOp)
23143             break;
23144
23145           Chain.push_back(V);
23146
23147           // Fallthrough!
23148         case ISD::BITCAST:
23149           V = V.getOperand(0);
23150           continue;
23151         }
23152         break;
23153       } while (V.hasOneUse());
23154       break;
23155     }
23156     // Break out of the loop if we break out of the switch.
23157     break;
23158   }
23159
23160   if (!V.hasOneUse())
23161     // We fell out of the loop without finding a viable combining instruction.
23162     return SDValue();
23163
23164   // Merge this node's mask and our incoming mask.
23165   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23166   for (int &M : Mask)
23167     M = VMask[M];
23168   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
23169                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23170
23171   // Rebuild the chain around this new shuffle.
23172   while (!Chain.empty()) {
23173     SDValue W = Chain.pop_back_val();
23174
23175     if (V.getValueType() != W.getOperand(0).getValueType())
23176       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
23177
23178     switch (W.getOpcode()) {
23179     default:
23180       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
23181
23182     case X86ISD::UNPCKL:
23183     case X86ISD::UNPCKH:
23184       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
23185       break;
23186
23187     case X86ISD::PSHUFD:
23188     case X86ISD::PSHUFLW:
23189     case X86ISD::PSHUFHW:
23190       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
23191       break;
23192     }
23193   }
23194   if (V.getValueType() != N.getValueType())
23195     V = DAG.getBitcast(N.getValueType(), V);
23196
23197   // Return the new chain to replace N.
23198   return V;
23199 }
23200
23201 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
23202 /// pshufhw.
23203 ///
23204 /// We walk up the chain, skipping shuffles of the other half and looking
23205 /// through shuffles which switch halves trying to find a shuffle of the same
23206 /// pair of dwords.
23207 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
23208                                         SelectionDAG &DAG,
23209                                         TargetLowering::DAGCombinerInfo &DCI) {
23210   assert(
23211       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
23212       "Called with something other than an x86 128-bit half shuffle!");
23213   SDLoc DL(N);
23214   unsigned CombineOpcode = N.getOpcode();
23215
23216   // Walk up a single-use chain looking for a combinable shuffle.
23217   SDValue V = N.getOperand(0);
23218   for (; V.hasOneUse(); V = V.getOperand(0)) {
23219     switch (V.getOpcode()) {
23220     default:
23221       return false; // Nothing combined!
23222
23223     case ISD::BITCAST:
23224       // Skip bitcasts as we always know the type for the target specific
23225       // instructions.
23226       continue;
23227
23228     case X86ISD::PSHUFLW:
23229     case X86ISD::PSHUFHW:
23230       if (V.getOpcode() == CombineOpcode)
23231         break;
23232
23233       // Other-half shuffles are no-ops.
23234       continue;
23235     }
23236     // Break out of the loop if we break out of the switch.
23237     break;
23238   }
23239
23240   if (!V.hasOneUse())
23241     // We fell out of the loop without finding a viable combining instruction.
23242     return false;
23243
23244   // Combine away the bottom node as its shuffle will be accumulated into
23245   // a preceding shuffle.
23246   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23247
23248   // Record the old value.
23249   SDValue Old = V;
23250
23251   // Merge this node's mask and our incoming mask (adjusted to account for all
23252   // the pshufd instructions encountered).
23253   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23254   for (int &M : Mask)
23255     M = VMask[M];
23256   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
23257                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23258
23259   // Check that the shuffles didn't cancel each other out. If not, we need to
23260   // combine to the new one.
23261   if (Old != V)
23262     // Replace the combinable shuffle with the combined one, updating all users
23263     // so that we re-evaluate the chain here.
23264     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
23265
23266   return true;
23267 }
23268
23269 /// \brief Try to combine x86 target specific shuffles.
23270 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
23271                                            TargetLowering::DAGCombinerInfo &DCI,
23272                                            const X86Subtarget *Subtarget) {
23273   SDLoc DL(N);
23274   MVT VT = N.getSimpleValueType();
23275   SmallVector<int, 4> Mask;
23276
23277   switch (N.getOpcode()) {
23278   case X86ISD::PSHUFD:
23279   case X86ISD::PSHUFLW:
23280   case X86ISD::PSHUFHW:
23281     Mask = getPSHUFShuffleMask(N);
23282     assert(Mask.size() == 4);
23283     break;
23284   case X86ISD::UNPCKL: {
23285     // Combine X86ISD::UNPCKL and ISD::VECTOR_SHUFFLE into X86ISD::UNPCKH, in
23286     // which X86ISD::UNPCKL has a ISD::UNDEF operand, and ISD::VECTOR_SHUFFLE
23287     // moves upper half elements into the lower half part. For example:
23288     //
23289     // t2: v16i8 = vector_shuffle<8,9,10,11,12,13,14,15,u,u,u,u,u,u,u,u> t1,
23290     //     undef:v16i8
23291     // t3: v16i8 = X86ISD::UNPCKL undef:v16i8, t2
23292     //
23293     // will be combined to:
23294     //
23295     // t3: v16i8 = X86ISD::UNPCKH undef:v16i8, t1
23296
23297     // This is only for 128-bit vectors. From SSE4.1 onward this combine may not
23298     // happen due to advanced instructions.
23299     if (!VT.is128BitVector())
23300       return SDValue();
23301
23302     auto Op0 = N.getOperand(0);
23303     auto Op1 = N.getOperand(1);
23304     if (Op0.getOpcode() == ISD::UNDEF &&
23305         Op1.getNode()->getOpcode() == ISD::VECTOR_SHUFFLE) {
23306       ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op1.getNode())->getMask();
23307
23308       unsigned NumElts = VT.getVectorNumElements();
23309       SmallVector<int, 8> ExpectedMask(NumElts, -1);
23310       std::iota(ExpectedMask.begin(), ExpectedMask.begin() + NumElts / 2,
23311                 NumElts / 2);
23312
23313       auto ShufOp = Op1.getOperand(0);
23314       if (isShuffleEquivalent(Op1, ShufOp, Mask, ExpectedMask))
23315         return DAG.getNode(X86ISD::UNPCKH, DL, VT, N.getOperand(0), ShufOp);
23316     }
23317     return SDValue();
23318   }
23319   default:
23320     return SDValue();
23321   }
23322
23323   // Nuke no-op shuffles that show up after combining.
23324   if (isNoopShuffleMask(Mask))
23325     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23326
23327   // Look for simplifications involving one or two shuffle instructions.
23328   SDValue V = N.getOperand(0);
23329   switch (N.getOpcode()) {
23330   default:
23331     break;
23332   case X86ISD::PSHUFLW:
23333   case X86ISD::PSHUFHW:
23334     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
23335
23336     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
23337       return SDValue(); // We combined away this shuffle, so we're done.
23338
23339     // See if this reduces to a PSHUFD which is no more expensive and can
23340     // combine with more operations. Note that it has to at least flip the
23341     // dwords as otherwise it would have been removed as a no-op.
23342     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
23343       int DMask[] = {0, 1, 2, 3};
23344       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
23345       DMask[DOffset + 0] = DOffset + 1;
23346       DMask[DOffset + 1] = DOffset + 0;
23347       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
23348       V = DAG.getBitcast(DVT, V);
23349       DCI.AddToWorklist(V.getNode());
23350       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
23351                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
23352       DCI.AddToWorklist(V.getNode());
23353       return DAG.getBitcast(VT, V);
23354     }
23355
23356     // Look for shuffle patterns which can be implemented as a single unpack.
23357     // FIXME: This doesn't handle the location of the PSHUFD generically, and
23358     // only works when we have a PSHUFD followed by two half-shuffles.
23359     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
23360         (V.getOpcode() == X86ISD::PSHUFLW ||
23361          V.getOpcode() == X86ISD::PSHUFHW) &&
23362         V.getOpcode() != N.getOpcode() &&
23363         V.hasOneUse()) {
23364       SDValue D = V.getOperand(0);
23365       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
23366         D = D.getOperand(0);
23367       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
23368         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23369         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
23370         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23371         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23372         int WordMask[8];
23373         for (int i = 0; i < 4; ++i) {
23374           WordMask[i + NOffset] = Mask[i] + NOffset;
23375           WordMask[i + VOffset] = VMask[i] + VOffset;
23376         }
23377         // Map the word mask through the DWord mask.
23378         int MappedMask[8];
23379         for (int i = 0; i < 8; ++i)
23380           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
23381         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
23382             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
23383           // We can replace all three shuffles with an unpack.
23384           V = DAG.getBitcast(VT, D.getOperand(0));
23385           DCI.AddToWorklist(V.getNode());
23386           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
23387                                                 : X86ISD::UNPCKH,
23388                              DL, VT, V, V);
23389         }
23390       }
23391     }
23392
23393     break;
23394
23395   case X86ISD::PSHUFD:
23396     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
23397       return NewN;
23398
23399     break;
23400   }
23401
23402   return SDValue();
23403 }
23404
23405 /// \brief Try to combine a shuffle into a target-specific add-sub node.
23406 ///
23407 /// We combine this directly on the abstract vector shuffle nodes so it is
23408 /// easier to generically match. We also insert dummy vector shuffle nodes for
23409 /// the operands which explicitly discard the lanes which are unused by this
23410 /// operation to try to flow through the rest of the combiner the fact that
23411 /// they're unused.
23412 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
23413   SDLoc DL(N);
23414   EVT VT = N->getValueType(0);
23415
23416   // We only handle target-independent shuffles.
23417   // FIXME: It would be easy and harmless to use the target shuffle mask
23418   // extraction tool to support more.
23419   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
23420     return SDValue();
23421
23422   auto *SVN = cast<ShuffleVectorSDNode>(N);
23423   SmallVector<int, 8> Mask;
23424   for (int M : SVN->getMask())
23425     Mask.push_back(M);
23426
23427   SDValue V1 = N->getOperand(0);
23428   SDValue V2 = N->getOperand(1);
23429
23430   // We require the first shuffle operand to be the FSUB node, and the second to
23431   // be the FADD node.
23432   if (V1.getOpcode() == ISD::FADD && V2.getOpcode() == ISD::FSUB) {
23433     ShuffleVectorSDNode::commuteMask(Mask);
23434     std::swap(V1, V2);
23435   } else if (V1.getOpcode() != ISD::FSUB || V2.getOpcode() != ISD::FADD)
23436     return SDValue();
23437
23438   // If there are other uses of these operations we can't fold them.
23439   if (!V1->hasOneUse() || !V2->hasOneUse())
23440     return SDValue();
23441
23442   // Ensure that both operations have the same operands. Note that we can
23443   // commute the FADD operands.
23444   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
23445   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
23446       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
23447     return SDValue();
23448
23449   // We're looking for blends between FADD and FSUB nodes. We insist on these
23450   // nodes being lined up in a specific expected pattern.
23451   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
23452         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
23453         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
23454     return SDValue();
23455
23456   // Only specific types are legal at this point, assert so we notice if and
23457   // when these change.
23458   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
23459           VT == MVT::v4f64) &&
23460          "Unknown vector type encountered!");
23461
23462   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
23463 }
23464
23465 /// PerformShuffleCombine - Performs several different shuffle combines.
23466 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
23467                                      TargetLowering::DAGCombinerInfo &DCI,
23468                                      const X86Subtarget *Subtarget) {
23469   SDLoc dl(N);
23470   SDValue N0 = N->getOperand(0);
23471   SDValue N1 = N->getOperand(1);
23472   EVT VT = N->getValueType(0);
23473
23474   // Don't create instructions with illegal types after legalize types has run.
23475   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23476   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23477     return SDValue();
23478
23479   // If we have legalized the vector types, look for blends of FADD and FSUB
23480   // nodes that we can fuse into an ADDSUB node.
23481   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
23482     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23483       return AddSub;
23484
23485   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23486   if (TLI.isTypeLegal(VT) && Subtarget->hasFp256() && VT.is256BitVector() &&
23487       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23488     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23489
23490   // During Type Legalization, when promoting illegal vector types,
23491   // the backend might introduce new shuffle dag nodes and bitcasts.
23492   //
23493   // This code performs the following transformation:
23494   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23495   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23496   //
23497   // We do this only if both the bitcast and the BINOP dag nodes have
23498   // one use. Also, perform this transformation only if the new binary
23499   // operation is legal. This is to avoid introducing dag nodes that
23500   // potentially need to be further expanded (or custom lowered) into a
23501   // less optimal sequence of dag nodes.
23502   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23503       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23504       N0.getOpcode() == ISD::BITCAST) {
23505     SDValue BC0 = N0.getOperand(0);
23506     EVT SVT = BC0.getValueType();
23507     unsigned Opcode = BC0.getOpcode();
23508     unsigned NumElts = VT.getVectorNumElements();
23509
23510     if (BC0.hasOneUse() && SVT.isVector() &&
23511         SVT.getVectorNumElements() * 2 == NumElts &&
23512         TLI.isOperationLegal(Opcode, VT)) {
23513       bool CanFold = false;
23514       switch (Opcode) {
23515       default : break;
23516       case ISD::ADD :
23517       case ISD::FADD :
23518       case ISD::SUB :
23519       case ISD::FSUB :
23520       case ISD::MUL :
23521       case ISD::FMUL :
23522         CanFold = true;
23523       }
23524
23525       unsigned SVTNumElts = SVT.getVectorNumElements();
23526       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23527       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23528         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23529       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23530         CanFold = SVOp->getMaskElt(i) < 0;
23531
23532       if (CanFold) {
23533         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23534         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23535         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23536         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23537       }
23538     }
23539   }
23540
23541   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23542   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23543   // consecutive, non-overlapping, and in the right order.
23544   SmallVector<SDValue, 16> Elts;
23545   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23546     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23547
23548   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23549     return LD;
23550
23551   if (isTargetShuffle(N->getOpcode())) {
23552     SDValue Shuffle =
23553         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23554     if (Shuffle.getNode())
23555       return Shuffle;
23556
23557     // Try recursively combining arbitrary sequences of x86 shuffle
23558     // instructions into higher-order shuffles. We do this after combining
23559     // specific PSHUF instruction sequences into their minimal form so that we
23560     // can evaluate how many specialized shuffle instructions are involved in
23561     // a particular chain.
23562     SmallVector<int, 1> NonceMask; // Just a placeholder.
23563     NonceMask.push_back(0);
23564     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23565                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23566                                       DCI, Subtarget))
23567       return SDValue(); // This routine will use CombineTo to replace N.
23568   }
23569
23570   return SDValue();
23571 }
23572
23573 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23574 /// specific shuffle of a load can be folded into a single element load.
23575 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23576 /// shuffles have been custom lowered so we need to handle those here.
23577 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23578                                          TargetLowering::DAGCombinerInfo &DCI) {
23579   if (DCI.isBeforeLegalizeOps())
23580     return SDValue();
23581
23582   SDValue InVec = N->getOperand(0);
23583   SDValue EltNo = N->getOperand(1);
23584
23585   if (!isa<ConstantSDNode>(EltNo))
23586     return SDValue();
23587
23588   EVT OriginalVT = InVec.getValueType();
23589
23590   if (InVec.getOpcode() == ISD::BITCAST) {
23591     // Don't duplicate a load with other uses.
23592     if (!InVec.hasOneUse())
23593       return SDValue();
23594     EVT BCVT = InVec.getOperand(0).getValueType();
23595     if (!BCVT.isVector() ||
23596         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23597       return SDValue();
23598     InVec = InVec.getOperand(0);
23599   }
23600
23601   EVT CurrentVT = InVec.getValueType();
23602
23603   if (!isTargetShuffle(InVec.getOpcode()))
23604     return SDValue();
23605
23606   // Don't duplicate a load with other uses.
23607   if (!InVec.hasOneUse())
23608     return SDValue();
23609
23610   SmallVector<int, 16> ShuffleMask;
23611   bool UnaryShuffle;
23612   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23613                             ShuffleMask, UnaryShuffle))
23614     return SDValue();
23615
23616   // Select the input vector, guarding against out of range extract vector.
23617   unsigned NumElems = CurrentVT.getVectorNumElements();
23618   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23619   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23620   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23621                                          : InVec.getOperand(1);
23622
23623   // If inputs to shuffle are the same for both ops, then allow 2 uses
23624   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23625                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23626
23627   if (LdNode.getOpcode() == ISD::BITCAST) {
23628     // Don't duplicate a load with other uses.
23629     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23630       return SDValue();
23631
23632     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23633     LdNode = LdNode.getOperand(0);
23634   }
23635
23636   if (!ISD::isNormalLoad(LdNode.getNode()))
23637     return SDValue();
23638
23639   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23640
23641   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23642     return SDValue();
23643
23644   EVT EltVT = N->getValueType(0);
23645   // If there's a bitcast before the shuffle, check if the load type and
23646   // alignment is valid.
23647   unsigned Align = LN0->getAlignment();
23648   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23649   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23650       EltVT.getTypeForEVT(*DAG.getContext()));
23651
23652   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23653     return SDValue();
23654
23655   // All checks match so transform back to vector_shuffle so that DAG combiner
23656   // can finish the job
23657   SDLoc dl(N);
23658
23659   // Create shuffle node taking into account the case that its a unary shuffle
23660   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23661                                    : InVec.getOperand(1);
23662   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23663                                  InVec.getOperand(0), Shuffle,
23664                                  &ShuffleMask[0]);
23665   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23666   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23667                      EltNo);
23668 }
23669
23670 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23671                                      const X86Subtarget *Subtarget) {
23672   SDValue N0 = N->getOperand(0);
23673   EVT VT = N->getValueType(0);
23674
23675   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23676   // special and don't usually play with other vector types, it's better to
23677   // handle them early to be sure we emit efficient code by avoiding
23678   // store-load conversions.
23679   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23680       N0.getValueType() == MVT::v2i32 &&
23681       isNullConstant(N0.getOperand(1))) {
23682     SDValue N00 = N0->getOperand(0);
23683     if (N00.getValueType() == MVT::i32)
23684       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23685   }
23686
23687   // Convert a bitcasted integer logic operation that has one bitcasted
23688   // floating-point operand and one constant operand into a floating-point
23689   // logic operation. This may create a load of the constant, but that is
23690   // cheaper than materializing the constant in an integer register and
23691   // transferring it to an SSE register or transferring the SSE operand to
23692   // integer register and back.
23693   unsigned FPOpcode;
23694   switch (N0.getOpcode()) {
23695     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23696     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23697     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23698     default: return SDValue();
23699   }
23700   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23701        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23702       isa<ConstantSDNode>(N0.getOperand(1)) &&
23703       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23704       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23705     SDValue N000 = N0.getOperand(0).getOperand(0);
23706     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23707     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23708   }
23709
23710   return SDValue();
23711 }
23712
23713 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23714 /// generation and convert it from being a bunch of shuffles and extracts
23715 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23716 /// storing the value and loading scalars back, while for x64 we should
23717 /// use 64-bit extracts and shifts.
23718 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23719                                          TargetLowering::DAGCombinerInfo &DCI) {
23720   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23721     return NewOp;
23722
23723   SDValue InputVector = N->getOperand(0);
23724   SDLoc dl(InputVector);
23725   // Detect mmx to i32 conversion through a v2i32 elt extract.
23726   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23727       N->getValueType(0) == MVT::i32 &&
23728       InputVector.getValueType() == MVT::v2i32) {
23729
23730     // The bitcast source is a direct mmx result.
23731     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23732     if (MMXSrc.getValueType() == MVT::x86mmx)
23733       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23734                          N->getValueType(0),
23735                          InputVector.getNode()->getOperand(0));
23736
23737     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23738     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23739         MMXSrc.getValueType() == MVT::i64) {
23740       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23741       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23742           MMXSrcOp.getValueType() == MVT::v1i64 &&
23743           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23744         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23745                            N->getValueType(0), MMXSrcOp.getOperand(0));
23746     }
23747   }
23748
23749   EVT VT = N->getValueType(0);
23750
23751   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23752       InputVector.getOpcode() == ISD::BITCAST &&
23753       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23754     uint64_t ExtractedElt =
23755         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23756     uint64_t InputValue =
23757         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23758     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23759     return DAG.getConstant(Res, dl, MVT::i1);
23760   }
23761   // Only operate on vectors of 4 elements, where the alternative shuffling
23762   // gets to be more expensive.
23763   if (InputVector.getValueType() != MVT::v4i32)
23764     return SDValue();
23765
23766   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23767   // single use which is a sign-extend or zero-extend, and all elements are
23768   // used.
23769   SmallVector<SDNode *, 4> Uses;
23770   unsigned ExtractedElements = 0;
23771   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23772        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23773     if (UI.getUse().getResNo() != InputVector.getResNo())
23774       return SDValue();
23775
23776     SDNode *Extract = *UI;
23777     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23778       return SDValue();
23779
23780     if (Extract->getValueType(0) != MVT::i32)
23781       return SDValue();
23782     if (!Extract->hasOneUse())
23783       return SDValue();
23784     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23785         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23786       return SDValue();
23787     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23788       return SDValue();
23789
23790     // Record which element was extracted.
23791     ExtractedElements |=
23792       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23793
23794     Uses.push_back(Extract);
23795   }
23796
23797   // If not all the elements were used, this may not be worthwhile.
23798   if (ExtractedElements != 15)
23799     return SDValue();
23800
23801   // Ok, we've now decided to do the transformation.
23802   // If 64-bit shifts are legal, use the extract-shift sequence,
23803   // otherwise bounce the vector off the cache.
23804   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23805   SDValue Vals[4];
23806
23807   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23808     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23809     auto &DL = DAG.getDataLayout();
23810     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23811     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23812       DAG.getConstant(0, dl, VecIdxTy));
23813     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23814       DAG.getConstant(1, dl, VecIdxTy));
23815
23816     SDValue ShAmt = DAG.getConstant(
23817         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23818     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23819     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23820       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23821     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23822     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23823       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23824   } else {
23825     // Store the value to a temporary stack slot.
23826     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23827     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23828       MachinePointerInfo(), false, false, 0);
23829
23830     EVT ElementType = InputVector.getValueType().getVectorElementType();
23831     unsigned EltSize = ElementType.getSizeInBits() / 8;
23832
23833     // Replace each use (extract) with a load of the appropriate element.
23834     for (unsigned i = 0; i < 4; ++i) {
23835       uint64_t Offset = EltSize * i;
23836       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23837       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23838
23839       SDValue ScalarAddr =
23840           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23841
23842       // Load the scalar.
23843       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23844                             ScalarAddr, MachinePointerInfo(),
23845                             false, false, false, 0);
23846
23847     }
23848   }
23849
23850   // Replace the extracts
23851   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23852     UE = Uses.end(); UI != UE; ++UI) {
23853     SDNode *Extract = *UI;
23854
23855     SDValue Idx = Extract->getOperand(1);
23856     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23857     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23858   }
23859
23860   // The replacement was made in place; don't return anything.
23861   return SDValue();
23862 }
23863
23864 static SDValue
23865 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23866                                       const X86Subtarget *Subtarget) {
23867   SDLoc dl(N);
23868   SDValue Cond = N->getOperand(0);
23869   SDValue LHS = N->getOperand(1);
23870   SDValue RHS = N->getOperand(2);
23871
23872   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23873     SDValue CondSrc = Cond->getOperand(0);
23874     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23875       Cond = CondSrc->getOperand(0);
23876   }
23877
23878   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23879     return SDValue();
23880
23881   // A vselect where all conditions and data are constants can be optimized into
23882   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23883   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23884       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23885     return SDValue();
23886
23887   unsigned MaskValue = 0;
23888   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23889     return SDValue();
23890
23891   MVT VT = N->getSimpleValueType(0);
23892   unsigned NumElems = VT.getVectorNumElements();
23893   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23894   for (unsigned i = 0; i < NumElems; ++i) {
23895     // Be sure we emit undef where we can.
23896     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23897       ShuffleMask[i] = -1;
23898     else
23899       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23900   }
23901
23902   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23903   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23904     return SDValue();
23905   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23906 }
23907
23908 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23909 /// nodes.
23910 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23911                                     TargetLowering::DAGCombinerInfo &DCI,
23912                                     const X86Subtarget *Subtarget) {
23913   SDLoc DL(N);
23914   SDValue Cond = N->getOperand(0);
23915   // Get the LHS/RHS of the select.
23916   SDValue LHS = N->getOperand(1);
23917   SDValue RHS = N->getOperand(2);
23918   EVT VT = LHS.getValueType();
23919   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23920
23921   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23922   // instructions match the semantics of the common C idiom x<y?x:y but not
23923   // x<=y?x:y, because of how they handle negative zero (which can be
23924   // ignored in unsafe-math mode).
23925   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23926   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23927       VT != MVT::f80 && VT != MVT::f128 &&
23928       (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23929       (Subtarget->hasSSE2() ||
23930        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23931     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23932
23933     unsigned Opcode = 0;
23934     // Check for x CC y ? x : y.
23935     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23936         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23937       switch (CC) {
23938       default: break;
23939       case ISD::SETULT:
23940         // Converting this to a min would handle NaNs incorrectly, and swapping
23941         // the operands would cause it to handle comparisons between positive
23942         // and negative zero incorrectly.
23943         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23944           if (!DAG.getTarget().Options.UnsafeFPMath &&
23945               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23946             break;
23947           std::swap(LHS, RHS);
23948         }
23949         Opcode = X86ISD::FMIN;
23950         break;
23951       case ISD::SETOLE:
23952         // Converting this to a min would handle comparisons between positive
23953         // and negative zero incorrectly.
23954         if (!DAG.getTarget().Options.UnsafeFPMath &&
23955             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23956           break;
23957         Opcode = X86ISD::FMIN;
23958         break;
23959       case ISD::SETULE:
23960         // Converting this to a min would handle both negative zeros and NaNs
23961         // incorrectly, but we can swap the operands to fix both.
23962         std::swap(LHS, RHS);
23963       case ISD::SETOLT:
23964       case ISD::SETLT:
23965       case ISD::SETLE:
23966         Opcode = X86ISD::FMIN;
23967         break;
23968
23969       case ISD::SETOGE:
23970         // Converting this to a max would handle comparisons between positive
23971         // and negative zero incorrectly.
23972         if (!DAG.getTarget().Options.UnsafeFPMath &&
23973             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23974           break;
23975         Opcode = X86ISD::FMAX;
23976         break;
23977       case ISD::SETUGT:
23978         // Converting this to a max would handle NaNs incorrectly, and swapping
23979         // the operands would cause it to handle comparisons between positive
23980         // and negative zero incorrectly.
23981         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23982           if (!DAG.getTarget().Options.UnsafeFPMath &&
23983               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23984             break;
23985           std::swap(LHS, RHS);
23986         }
23987         Opcode = X86ISD::FMAX;
23988         break;
23989       case ISD::SETUGE:
23990         // Converting this to a max would handle both negative zeros and NaNs
23991         // incorrectly, but we can swap the operands to fix both.
23992         std::swap(LHS, RHS);
23993       case ISD::SETOGT:
23994       case ISD::SETGT:
23995       case ISD::SETGE:
23996         Opcode = X86ISD::FMAX;
23997         break;
23998       }
23999     // Check for x CC y ? y : x -- a min/max with reversed arms.
24000     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
24001                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
24002       switch (CC) {
24003       default: break;
24004       case ISD::SETOGE:
24005         // Converting this to a min would handle comparisons between positive
24006         // and negative zero incorrectly, and swapping the operands would
24007         // cause it to handle NaNs incorrectly.
24008         if (!DAG.getTarget().Options.UnsafeFPMath &&
24009             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
24010           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24011             break;
24012           std::swap(LHS, RHS);
24013         }
24014         Opcode = X86ISD::FMIN;
24015         break;
24016       case ISD::SETUGT:
24017         // Converting this to a min would handle NaNs incorrectly.
24018         if (!DAG.getTarget().Options.UnsafeFPMath &&
24019             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
24020           break;
24021         Opcode = X86ISD::FMIN;
24022         break;
24023       case ISD::SETUGE:
24024         // Converting this to a min would handle both negative zeros and NaNs
24025         // incorrectly, but we can swap the operands to fix both.
24026         std::swap(LHS, RHS);
24027       case ISD::SETOGT:
24028       case ISD::SETGT:
24029       case ISD::SETGE:
24030         Opcode = X86ISD::FMIN;
24031         break;
24032
24033       case ISD::SETULT:
24034         // Converting this to a max would handle NaNs incorrectly.
24035         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24036           break;
24037         Opcode = X86ISD::FMAX;
24038         break;
24039       case ISD::SETOLE:
24040         // Converting this to a max would handle comparisons between positive
24041         // and negative zero incorrectly, and swapping the operands would
24042         // cause it to handle NaNs incorrectly.
24043         if (!DAG.getTarget().Options.UnsafeFPMath &&
24044             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
24045           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24046             break;
24047           std::swap(LHS, RHS);
24048         }
24049         Opcode = X86ISD::FMAX;
24050         break;
24051       case ISD::SETULE:
24052         // Converting this to a max would handle both negative zeros and NaNs
24053         // incorrectly, but we can swap the operands to fix both.
24054         std::swap(LHS, RHS);
24055       case ISD::SETOLT:
24056       case ISD::SETLT:
24057       case ISD::SETLE:
24058         Opcode = X86ISD::FMAX;
24059         break;
24060       }
24061     }
24062
24063     if (Opcode)
24064       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
24065   }
24066
24067   EVT CondVT = Cond.getValueType();
24068   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
24069       CondVT.getVectorElementType() == MVT::i1) {
24070     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
24071     // lowering on KNL. In this case we convert it to
24072     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
24073     // The same situation for all 128 and 256-bit vectors of i8 and i16.
24074     // Since SKX these selects have a proper lowering.
24075     EVT OpVT = LHS.getValueType();
24076     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
24077         (OpVT.getVectorElementType() == MVT::i8 ||
24078          OpVT.getVectorElementType() == MVT::i16) &&
24079         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
24080       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
24081       DCI.AddToWorklist(Cond.getNode());
24082       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
24083     }
24084   }
24085   // If this is a select between two integer constants, try to do some
24086   // optimizations.
24087   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
24088     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
24089       // Don't do this for crazy integer types.
24090       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
24091         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
24092         // so that TrueC (the true value) is larger than FalseC.
24093         bool NeedsCondInvert = false;
24094
24095         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
24096             // Efficiently invertible.
24097             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
24098              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
24099               isa<ConstantSDNode>(Cond.getOperand(1))))) {
24100           NeedsCondInvert = true;
24101           std::swap(TrueC, FalseC);
24102         }
24103
24104         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
24105         if (FalseC->getAPIntValue() == 0 &&
24106             TrueC->getAPIntValue().isPowerOf2()) {
24107           if (NeedsCondInvert) // Invert the condition if needed.
24108             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24109                                DAG.getConstant(1, DL, Cond.getValueType()));
24110
24111           // Zero extend the condition if needed.
24112           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
24113
24114           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24115           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
24116                              DAG.getConstant(ShAmt, DL, MVT::i8));
24117         }
24118
24119         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
24120         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24121           if (NeedsCondInvert) // Invert the condition if needed.
24122             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24123                                DAG.getConstant(1, DL, Cond.getValueType()));
24124
24125           // Zero extend the condition if needed.
24126           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24127                              FalseC->getValueType(0), Cond);
24128           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24129                              SDValue(FalseC, 0));
24130         }
24131
24132         // Optimize cases that will turn into an LEA instruction.  This requires
24133         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24134         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24135           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24136           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24137
24138           bool isFastMultiplier = false;
24139           if (Diff < 10) {
24140             switch ((unsigned char)Diff) {
24141               default: break;
24142               case 1:  // result = add base, cond
24143               case 2:  // result = lea base(    , cond*2)
24144               case 3:  // result = lea base(cond, cond*2)
24145               case 4:  // result = lea base(    , cond*4)
24146               case 5:  // result = lea base(cond, cond*4)
24147               case 8:  // result = lea base(    , cond*8)
24148               case 9:  // result = lea base(cond, cond*8)
24149                 isFastMultiplier = true;
24150                 break;
24151             }
24152           }
24153
24154           if (isFastMultiplier) {
24155             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24156             if (NeedsCondInvert) // Invert the condition if needed.
24157               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24158                                  DAG.getConstant(1, DL, Cond.getValueType()));
24159
24160             // Zero extend the condition if needed.
24161             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24162                                Cond);
24163             // Scale the condition by the difference.
24164             if (Diff != 1)
24165               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24166                                  DAG.getConstant(Diff, DL,
24167                                                  Cond.getValueType()));
24168
24169             // Add the base if non-zero.
24170             if (FalseC->getAPIntValue() != 0)
24171               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24172                                  SDValue(FalseC, 0));
24173             return Cond;
24174           }
24175         }
24176       }
24177   }
24178
24179   // Canonicalize max and min:
24180   // (x > y) ? x : y -> (x >= y) ? x : y
24181   // (x < y) ? x : y -> (x <= y) ? x : y
24182   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
24183   // the need for an extra compare
24184   // against zero. e.g.
24185   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
24186   // subl   %esi, %edi
24187   // testl  %edi, %edi
24188   // movl   $0, %eax
24189   // cmovgl %edi, %eax
24190   // =>
24191   // xorl   %eax, %eax
24192   // subl   %esi, $edi
24193   // cmovsl %eax, %edi
24194   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
24195       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
24196       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
24197     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24198     switch (CC) {
24199     default: break;
24200     case ISD::SETLT:
24201     case ISD::SETGT: {
24202       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
24203       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
24204                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
24205       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
24206     }
24207     }
24208   }
24209
24210   // Early exit check
24211   if (!TLI.isTypeLegal(VT))
24212     return SDValue();
24213
24214   // Match VSELECTs into subs with unsigned saturation.
24215   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
24216       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
24217       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
24218        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
24219     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24220
24221     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
24222     // left side invert the predicate to simplify logic below.
24223     SDValue Other;
24224     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
24225       Other = RHS;
24226       CC = ISD::getSetCCInverse(CC, true);
24227     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
24228       Other = LHS;
24229     }
24230
24231     if (Other.getNode() && Other->getNumOperands() == 2 &&
24232         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
24233       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
24234       SDValue CondRHS = Cond->getOperand(1);
24235
24236       // Look for a general sub with unsigned saturation first.
24237       // x >= y ? x-y : 0 --> subus x, y
24238       // x >  y ? x-y : 0 --> subus x, y
24239       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
24240           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
24241         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
24242
24243       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
24244         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
24245           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
24246             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
24247               // If the RHS is a constant we have to reverse the const
24248               // canonicalization.
24249               // x > C-1 ? x+-C : 0 --> subus x, C
24250               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
24251                   CondRHSConst->getAPIntValue() ==
24252                       (-OpRHSConst->getAPIntValue() - 1))
24253                 return DAG.getNode(
24254                     X86ISD::SUBUS, DL, VT, OpLHS,
24255                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
24256
24257           // Another special case: If C was a sign bit, the sub has been
24258           // canonicalized into a xor.
24259           // FIXME: Would it be better to use computeKnownBits to determine
24260           //        whether it's safe to decanonicalize the xor?
24261           // x s< 0 ? x^C : 0 --> subus x, C
24262           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
24263               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
24264               OpRHSConst->getAPIntValue().isSignBit())
24265             // Note that we have to rebuild the RHS constant here to ensure we
24266             // don't rely on particular values of undef lanes.
24267             return DAG.getNode(
24268                 X86ISD::SUBUS, DL, VT, OpLHS,
24269                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
24270         }
24271     }
24272   }
24273
24274   // Simplify vector selection if condition value type matches vselect
24275   // operand type
24276   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
24277     assert(Cond.getValueType().isVector() &&
24278            "vector select expects a vector selector!");
24279
24280     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
24281     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
24282
24283     // Try invert the condition if true value is not all 1s and false value
24284     // is not all 0s.
24285     if (!TValIsAllOnes && !FValIsAllZeros &&
24286         // Check if the selector will be produced by CMPP*/PCMP*
24287         Cond.getOpcode() == ISD::SETCC &&
24288         // Check if SETCC has already been promoted
24289         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
24290             CondVT) {
24291       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
24292       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
24293
24294       if (TValIsAllZeros || FValIsAllOnes) {
24295         SDValue CC = Cond.getOperand(2);
24296         ISD::CondCode NewCC =
24297           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
24298                                Cond.getOperand(0).getValueType().isInteger());
24299         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
24300         std::swap(LHS, RHS);
24301         TValIsAllOnes = FValIsAllOnes;
24302         FValIsAllZeros = TValIsAllZeros;
24303       }
24304     }
24305
24306     if (TValIsAllOnes || FValIsAllZeros) {
24307       SDValue Ret;
24308
24309       if (TValIsAllOnes && FValIsAllZeros)
24310         Ret = Cond;
24311       else if (TValIsAllOnes)
24312         Ret =
24313             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
24314       else if (FValIsAllZeros)
24315         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
24316                           DAG.getBitcast(CondVT, LHS));
24317
24318       return DAG.getBitcast(VT, Ret);
24319     }
24320   }
24321
24322   // We should generate an X86ISD::BLENDI from a vselect if its argument
24323   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
24324   // constants. This specific pattern gets generated when we split a
24325   // selector for a 512 bit vector in a machine without AVX512 (but with
24326   // 256-bit vectors), during legalization:
24327   //
24328   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
24329   //
24330   // Iff we find this pattern and the build_vectors are built from
24331   // constants, we translate the vselect into a shuffle_vector that we
24332   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
24333   if ((N->getOpcode() == ISD::VSELECT ||
24334        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
24335       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
24336     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
24337     if (Shuffle.getNode())
24338       return Shuffle;
24339   }
24340
24341   // If this is a *dynamic* select (non-constant condition) and we can match
24342   // this node with one of the variable blend instructions, restructure the
24343   // condition so that the blends can use the high bit of each element and use
24344   // SimplifyDemandedBits to simplify the condition operand.
24345   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
24346       !DCI.isBeforeLegalize() &&
24347       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
24348     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
24349
24350     // Don't optimize vector selects that map to mask-registers.
24351     if (BitWidth == 1)
24352       return SDValue();
24353
24354     // We can only handle the cases where VSELECT is directly legal on the
24355     // subtarget. We custom lower VSELECT nodes with constant conditions and
24356     // this makes it hard to see whether a dynamic VSELECT will correctly
24357     // lower, so we both check the operation's status and explicitly handle the
24358     // cases where a *dynamic* blend will fail even though a constant-condition
24359     // blend could be custom lowered.
24360     // FIXME: We should find a better way to handle this class of problems.
24361     // Potentially, we should combine constant-condition vselect nodes
24362     // pre-legalization into shuffles and not mark as many types as custom
24363     // lowered.
24364     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
24365       return SDValue();
24366     // FIXME: We don't support i16-element blends currently. We could and
24367     // should support them by making *all* the bits in the condition be set
24368     // rather than just the high bit and using an i8-element blend.
24369     if (VT.getVectorElementType() == MVT::i16)
24370       return SDValue();
24371     // Dynamic blending was only available from SSE4.1 onward.
24372     if (VT.is128BitVector() && !Subtarget->hasSSE41())
24373       return SDValue();
24374     // Byte blends are only available in AVX2
24375     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
24376       return SDValue();
24377
24378     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
24379     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
24380
24381     APInt KnownZero, KnownOne;
24382     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
24383                                           DCI.isBeforeLegalizeOps());
24384     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
24385         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
24386                                  TLO)) {
24387       // If we changed the computation somewhere in the DAG, this change
24388       // will affect all users of Cond.
24389       // Make sure it is fine and update all the nodes so that we do not
24390       // use the generic VSELECT anymore. Otherwise, we may perform
24391       // wrong optimizations as we messed up with the actual expectation
24392       // for the vector boolean values.
24393       if (Cond != TLO.Old) {
24394         // Check all uses of that condition operand to check whether it will be
24395         // consumed by non-BLEND instructions, which may depend on all bits are
24396         // set properly.
24397         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24398              I != E; ++I)
24399           if (I->getOpcode() != ISD::VSELECT)
24400             // TODO: Add other opcodes eventually lowered into BLEND.
24401             return SDValue();
24402
24403         // Update all the users of the condition, before committing the change,
24404         // so that the VSELECT optimizations that expect the correct vector
24405         // boolean value will not be triggered.
24406         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24407              I != E; ++I)
24408           DAG.ReplaceAllUsesOfValueWith(
24409               SDValue(*I, 0),
24410               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
24411                           Cond, I->getOperand(1), I->getOperand(2)));
24412         DCI.CommitTargetLoweringOpt(TLO);
24413         return SDValue();
24414       }
24415       // At this point, only Cond is changed. Change the condition
24416       // just for N to keep the opportunity to optimize all other
24417       // users their own way.
24418       DAG.ReplaceAllUsesOfValueWith(
24419           SDValue(N, 0),
24420           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
24421                       TLO.New, N->getOperand(1), N->getOperand(2)));
24422       return SDValue();
24423     }
24424   }
24425
24426   return SDValue();
24427 }
24428
24429 // Check whether a boolean test is testing a boolean value generated by
24430 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
24431 // code.
24432 //
24433 // Simplify the following patterns:
24434 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
24435 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
24436 // to (Op EFLAGS Cond)
24437 //
24438 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
24439 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
24440 // to (Op EFLAGS !Cond)
24441 //
24442 // where Op could be BRCOND or CMOV.
24443 //
24444 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
24445   // Quit if not CMP and SUB with its value result used.
24446   if (Cmp.getOpcode() != X86ISD::CMP &&
24447       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
24448       return SDValue();
24449
24450   // Quit if not used as a boolean value.
24451   if (CC != X86::COND_E && CC != X86::COND_NE)
24452     return SDValue();
24453
24454   // Check CMP operands. One of them should be 0 or 1 and the other should be
24455   // an SetCC or extended from it.
24456   SDValue Op1 = Cmp.getOperand(0);
24457   SDValue Op2 = Cmp.getOperand(1);
24458
24459   SDValue SetCC;
24460   const ConstantSDNode* C = nullptr;
24461   bool needOppositeCond = (CC == X86::COND_E);
24462   bool checkAgainstTrue = false; // Is it a comparison against 1?
24463
24464   if ((C = dyn_cast<ConstantSDNode>(Op1)))
24465     SetCC = Op2;
24466   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
24467     SetCC = Op1;
24468   else // Quit if all operands are not constants.
24469     return SDValue();
24470
24471   if (C->getZExtValue() == 1) {
24472     needOppositeCond = !needOppositeCond;
24473     checkAgainstTrue = true;
24474   } else if (C->getZExtValue() != 0)
24475     // Quit if the constant is neither 0 or 1.
24476     return SDValue();
24477
24478   bool truncatedToBoolWithAnd = false;
24479   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
24480   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
24481          SetCC.getOpcode() == ISD::TRUNCATE ||
24482          SetCC.getOpcode() == ISD::AND) {
24483     if (SetCC.getOpcode() == ISD::AND) {
24484       int OpIdx = -1;
24485       if (isOneConstant(SetCC.getOperand(0)))
24486         OpIdx = 1;
24487       if (isOneConstant(SetCC.getOperand(1)))
24488         OpIdx = 0;
24489       if (OpIdx == -1)
24490         break;
24491       SetCC = SetCC.getOperand(OpIdx);
24492       truncatedToBoolWithAnd = true;
24493     } else
24494       SetCC = SetCC.getOperand(0);
24495   }
24496
24497   switch (SetCC.getOpcode()) {
24498   case X86ISD::SETCC_CARRY:
24499     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24500     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24501     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24502     // truncated to i1 using 'and'.
24503     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24504       break;
24505     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24506            "Invalid use of SETCC_CARRY!");
24507     // FALL THROUGH
24508   case X86ISD::SETCC:
24509     // Set the condition code or opposite one if necessary.
24510     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24511     if (needOppositeCond)
24512       CC = X86::GetOppositeBranchCondition(CC);
24513     return SetCC.getOperand(1);
24514   case X86ISD::CMOV: {
24515     // Check whether false/true value has canonical one, i.e. 0 or 1.
24516     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24517     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24518     // Quit if true value is not a constant.
24519     if (!TVal)
24520       return SDValue();
24521     // Quit if false value is not a constant.
24522     if (!FVal) {
24523       SDValue Op = SetCC.getOperand(0);
24524       // Skip 'zext' or 'trunc' node.
24525       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24526           Op.getOpcode() == ISD::TRUNCATE)
24527         Op = Op.getOperand(0);
24528       // A special case for rdrand/rdseed, where 0 is set if false cond is
24529       // found.
24530       if ((Op.getOpcode() != X86ISD::RDRAND &&
24531            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24532         return SDValue();
24533     }
24534     // Quit if false value is not the constant 0 or 1.
24535     bool FValIsFalse = true;
24536     if (FVal && FVal->getZExtValue() != 0) {
24537       if (FVal->getZExtValue() != 1)
24538         return SDValue();
24539       // If FVal is 1, opposite cond is needed.
24540       needOppositeCond = !needOppositeCond;
24541       FValIsFalse = false;
24542     }
24543     // Quit if TVal is not the constant opposite of FVal.
24544     if (FValIsFalse && TVal->getZExtValue() != 1)
24545       return SDValue();
24546     if (!FValIsFalse && TVal->getZExtValue() != 0)
24547       return SDValue();
24548     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24549     if (needOppositeCond)
24550       CC = X86::GetOppositeBranchCondition(CC);
24551     return SetCC.getOperand(3);
24552   }
24553   }
24554
24555   return SDValue();
24556 }
24557
24558 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24559 /// Match:
24560 ///   (X86or (X86setcc) (X86setcc))
24561 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24562 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24563                                            X86::CondCode &CC1, SDValue &Flags,
24564                                            bool &isAnd) {
24565   if (Cond->getOpcode() == X86ISD::CMP) {
24566     if (!isNullConstant(Cond->getOperand(1)))
24567       return false;
24568
24569     Cond = Cond->getOperand(0);
24570   }
24571
24572   isAnd = false;
24573
24574   SDValue SetCC0, SetCC1;
24575   switch (Cond->getOpcode()) {
24576   default: return false;
24577   case ISD::AND:
24578   case X86ISD::AND:
24579     isAnd = true;
24580     // fallthru
24581   case ISD::OR:
24582   case X86ISD::OR:
24583     SetCC0 = Cond->getOperand(0);
24584     SetCC1 = Cond->getOperand(1);
24585     break;
24586   };
24587
24588   // Make sure we have SETCC nodes, using the same flags value.
24589   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24590       SetCC1.getOpcode() != X86ISD::SETCC ||
24591       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24592     return false;
24593
24594   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24595   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24596   Flags = SetCC0->getOperand(1);
24597   return true;
24598 }
24599
24600 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24601 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24602                                   TargetLowering::DAGCombinerInfo &DCI,
24603                                   const X86Subtarget *Subtarget) {
24604   SDLoc DL(N);
24605
24606   // If the flag operand isn't dead, don't touch this CMOV.
24607   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24608     return SDValue();
24609
24610   SDValue FalseOp = N->getOperand(0);
24611   SDValue TrueOp = N->getOperand(1);
24612   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24613   SDValue Cond = N->getOperand(3);
24614
24615   if (CC == X86::COND_E || CC == X86::COND_NE) {
24616     switch (Cond.getOpcode()) {
24617     default: break;
24618     case X86ISD::BSR:
24619     case X86ISD::BSF:
24620       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24621       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24622         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24623     }
24624   }
24625
24626   SDValue Flags;
24627
24628   Flags = checkBoolTestSetCCCombine(Cond, CC);
24629   if (Flags.getNode() &&
24630       // Extra check as FCMOV only supports a subset of X86 cond.
24631       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24632     SDValue Ops[] = { FalseOp, TrueOp,
24633                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24634     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24635   }
24636
24637   // If this is a select between two integer constants, try to do some
24638   // optimizations.  Note that the operands are ordered the opposite of SELECT
24639   // operands.
24640   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24641     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24642       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24643       // larger than FalseC (the false value).
24644       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24645         CC = X86::GetOppositeBranchCondition(CC);
24646         std::swap(TrueC, FalseC);
24647         std::swap(TrueOp, FalseOp);
24648       }
24649
24650       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24651       // This is efficient for any integer data type (including i8/i16) and
24652       // shift amount.
24653       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24654         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24655                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24656
24657         // Zero extend the condition if needed.
24658         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24659
24660         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24661         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24662                            DAG.getConstant(ShAmt, DL, MVT::i8));
24663         if (N->getNumValues() == 2)  // Dead flag value?
24664           return DCI.CombineTo(N, Cond, SDValue());
24665         return Cond;
24666       }
24667
24668       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24669       // for any integer data type, including i8/i16.
24670       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24671         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24672                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24673
24674         // Zero extend the condition if needed.
24675         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24676                            FalseC->getValueType(0), Cond);
24677         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24678                            SDValue(FalseC, 0));
24679
24680         if (N->getNumValues() == 2)  // Dead flag value?
24681           return DCI.CombineTo(N, Cond, SDValue());
24682         return Cond;
24683       }
24684
24685       // Optimize cases that will turn into an LEA instruction.  This requires
24686       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24687       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24688         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24689         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24690
24691         bool isFastMultiplier = false;
24692         if (Diff < 10) {
24693           switch ((unsigned char)Diff) {
24694           default: break;
24695           case 1:  // result = add base, cond
24696           case 2:  // result = lea base(    , cond*2)
24697           case 3:  // result = lea base(cond, cond*2)
24698           case 4:  // result = lea base(    , cond*4)
24699           case 5:  // result = lea base(cond, cond*4)
24700           case 8:  // result = lea base(    , cond*8)
24701           case 9:  // result = lea base(cond, cond*8)
24702             isFastMultiplier = true;
24703             break;
24704           }
24705         }
24706
24707         if (isFastMultiplier) {
24708           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24709           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24710                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24711           // Zero extend the condition if needed.
24712           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24713                              Cond);
24714           // Scale the condition by the difference.
24715           if (Diff != 1)
24716             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24717                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24718
24719           // Add the base if non-zero.
24720           if (FalseC->getAPIntValue() != 0)
24721             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24722                                SDValue(FalseC, 0));
24723           if (N->getNumValues() == 2)  // Dead flag value?
24724             return DCI.CombineTo(N, Cond, SDValue());
24725           return Cond;
24726         }
24727       }
24728     }
24729   }
24730
24731   // Handle these cases:
24732   //   (select (x != c), e, c) -> select (x != c), e, x),
24733   //   (select (x == c), c, e) -> select (x == c), x, e)
24734   // where the c is an integer constant, and the "select" is the combination
24735   // of CMOV and CMP.
24736   //
24737   // The rationale for this change is that the conditional-move from a constant
24738   // needs two instructions, however, conditional-move from a register needs
24739   // only one instruction.
24740   //
24741   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24742   //  some instruction-combining opportunities. This opt needs to be
24743   //  postponed as late as possible.
24744   //
24745   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24746     // the DCI.xxxx conditions are provided to postpone the optimization as
24747     // late as possible.
24748
24749     ConstantSDNode *CmpAgainst = nullptr;
24750     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24751         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24752         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24753
24754       if (CC == X86::COND_NE &&
24755           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24756         CC = X86::GetOppositeBranchCondition(CC);
24757         std::swap(TrueOp, FalseOp);
24758       }
24759
24760       if (CC == X86::COND_E &&
24761           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24762         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24763                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24764         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24765       }
24766     }
24767   }
24768
24769   // Fold and/or of setcc's to double CMOV:
24770   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24771   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24772   //
24773   // This combine lets us generate:
24774   //   cmovcc1 (jcc1 if we don't have CMOV)
24775   //   cmovcc2 (same)
24776   // instead of:
24777   //   setcc1
24778   //   setcc2
24779   //   and/or
24780   //   cmovne (jne if we don't have CMOV)
24781   // When we can't use the CMOV instruction, it might increase branch
24782   // mispredicts.
24783   // When we can use CMOV, or when there is no mispredict, this improves
24784   // throughput and reduces register pressure.
24785   //
24786   if (CC == X86::COND_NE) {
24787     SDValue Flags;
24788     X86::CondCode CC0, CC1;
24789     bool isAndSetCC;
24790     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24791       if (isAndSetCC) {
24792         std::swap(FalseOp, TrueOp);
24793         CC0 = X86::GetOppositeBranchCondition(CC0);
24794         CC1 = X86::GetOppositeBranchCondition(CC1);
24795       }
24796
24797       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24798         Flags};
24799       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24800       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24801       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24802       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24803       return CMOV;
24804     }
24805   }
24806
24807   return SDValue();
24808 }
24809
24810 /// PerformMulCombine - Optimize a single multiply with constant into two
24811 /// in order to implement it with two cheaper instructions, e.g.
24812 /// LEA + SHL, LEA + LEA.
24813 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24814                                  TargetLowering::DAGCombinerInfo &DCI) {
24815   // An imul is usually smaller than the alternative sequence.
24816   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24817     return SDValue();
24818
24819   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24820     return SDValue();
24821
24822   EVT VT = N->getValueType(0);
24823   if (VT != MVT::i64 && VT != MVT::i32)
24824     return SDValue();
24825
24826   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24827   if (!C)
24828     return SDValue();
24829   uint64_t MulAmt = C->getZExtValue();
24830   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24831     return SDValue();
24832
24833   uint64_t MulAmt1 = 0;
24834   uint64_t MulAmt2 = 0;
24835   if ((MulAmt % 9) == 0) {
24836     MulAmt1 = 9;
24837     MulAmt2 = MulAmt / 9;
24838   } else if ((MulAmt % 5) == 0) {
24839     MulAmt1 = 5;
24840     MulAmt2 = MulAmt / 5;
24841   } else if ((MulAmt % 3) == 0) {
24842     MulAmt1 = 3;
24843     MulAmt2 = MulAmt / 3;
24844   }
24845
24846   SDLoc DL(N);
24847   SDValue NewMul;
24848   if (MulAmt2 &&
24849       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24850
24851     if (isPowerOf2_64(MulAmt2) &&
24852         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24853       // If second multiplifer is pow2, issue it first. We want the multiply by
24854       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24855       // is an add.
24856       std::swap(MulAmt1, MulAmt2);
24857
24858     if (isPowerOf2_64(MulAmt1))
24859       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24860                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24861     else
24862       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24863                            DAG.getConstant(MulAmt1, DL, VT));
24864
24865     if (isPowerOf2_64(MulAmt2))
24866       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24867                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24868     else
24869       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24870                            DAG.getConstant(MulAmt2, DL, VT));
24871   }
24872
24873   if (!NewMul) {
24874     assert(MulAmt != 0 && MulAmt != (VT == MVT::i64 ? UINT64_MAX : UINT32_MAX)
24875            && "Both cases that could cause potential overflows should have "
24876               "already been handled.");
24877     if (isPowerOf2_64(MulAmt - 1))
24878       // (mul x, 2^N + 1) => (add (shl x, N), x)
24879       NewMul = DAG.getNode(ISD::ADD, DL, VT, N->getOperand(0),
24880                                 DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24881                                 DAG.getConstant(Log2_64(MulAmt - 1), DL,
24882                                 MVT::i8)));
24883
24884     else if (isPowerOf2_64(MulAmt + 1))
24885       // (mul x, 2^N - 1) => (sub (shl x, N), x)
24886       NewMul = DAG.getNode(ISD::SUB, DL, VT, DAG.getNode(ISD::SHL, DL, VT,
24887                                 N->getOperand(0),
24888                                 DAG.getConstant(Log2_64(MulAmt + 1),
24889                                 DL, MVT::i8)), N->getOperand(0));
24890   }
24891
24892   if (NewMul)
24893     // Do not add new nodes to DAG combiner worklist.
24894     DCI.CombineTo(N, NewMul, false);
24895
24896   return SDValue();
24897 }
24898
24899 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24900   SDValue N0 = N->getOperand(0);
24901   SDValue N1 = N->getOperand(1);
24902   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24903   EVT VT = N0.getValueType();
24904
24905   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24906   // since the result of setcc_c is all zero's or all ones.
24907   if (VT.isInteger() && !VT.isVector() &&
24908       N1C && N0.getOpcode() == ISD::AND &&
24909       N0.getOperand(1).getOpcode() == ISD::Constant) {
24910     SDValue N00 = N0.getOperand(0);
24911     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24912     APInt ShAmt = N1C->getAPIntValue();
24913     Mask = Mask.shl(ShAmt);
24914     bool MaskOK = false;
24915     // We can handle cases concerning bit-widening nodes containing setcc_c if
24916     // we carefully interrogate the mask to make sure we are semantics
24917     // preserving.
24918     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24919     // of the underlying setcc_c operation if the setcc_c was zero extended.
24920     // Consider the following example:
24921     //   zext(setcc_c)                 -> i32 0x0000FFFF
24922     //   c1                            -> i32 0x0000FFFF
24923     //   c2                            -> i32 0x00000001
24924     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24925     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24926     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24927       MaskOK = true;
24928     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24929                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24930       MaskOK = true;
24931     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24932                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24933                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24934       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24935     }
24936     if (MaskOK && Mask != 0) {
24937       SDLoc DL(N);
24938       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24939     }
24940   }
24941
24942   // Hardware support for vector shifts is sparse which makes us scalarize the
24943   // vector operations in many cases. Also, on sandybridge ADD is faster than
24944   // shl.
24945   // (shl V, 1) -> add V,V
24946   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24947     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24948       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24949       // We shift all of the values by one. In many cases we do not have
24950       // hardware support for this operation. This is better expressed as an ADD
24951       // of two values.
24952       if (N1SplatC->getAPIntValue() == 1)
24953         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24954     }
24955
24956   return SDValue();
24957 }
24958
24959 static SDValue PerformSRACombine(SDNode *N, SelectionDAG &DAG) {
24960   SDValue N0 = N->getOperand(0);
24961   SDValue N1 = N->getOperand(1);
24962   EVT VT = N0.getValueType();
24963   unsigned Size = VT.getSizeInBits();
24964
24965   // fold (ashr (shl, a, [56,48,32,24,16]), SarConst)
24966   // into (shl, (sext (a), [56,48,32,24,16] - SarConst)) or
24967   // into (lshr, (sext (a), SarConst - [56,48,32,24,16]))
24968   // depending on sign of (SarConst - [56,48,32,24,16])
24969
24970   // sexts in X86 are MOVs. The MOVs have the same code size
24971   // as above SHIFTs (only SHIFT on 1 has lower code size).
24972   // However the MOVs have 2 advantages to a SHIFT:
24973   // 1. MOVs can write to a register that differs from source
24974   // 2. MOVs accept memory operands
24975
24976   if (!VT.isInteger() || VT.isVector() || N1.getOpcode() != ISD::Constant ||
24977       N0.getOpcode() != ISD::SHL || !N0.hasOneUse() ||
24978       N0.getOperand(1).getOpcode() != ISD::Constant)
24979     return SDValue();
24980
24981   SDValue N00 = N0.getOperand(0);
24982   SDValue N01 = N0.getOperand(1);
24983   APInt ShlConst = (cast<ConstantSDNode>(N01))->getAPIntValue();
24984   APInt SarConst = (cast<ConstantSDNode>(N1))->getAPIntValue();
24985   EVT CVT = N1.getValueType();
24986
24987   if (SarConst.isNegative())
24988     return SDValue();
24989
24990   for (MVT SVT : MVT::integer_valuetypes()) {
24991     unsigned ShiftSize = SVT.getSizeInBits();
24992     // skipping types without corresponding sext/zext and
24993     // ShlConst that is not one of [56,48,32,24,16]
24994     if (ShiftSize < 8 || ShiftSize > 64 || ShlConst != Size - ShiftSize)
24995       continue;
24996     SDLoc DL(N);
24997     SDValue NN =
24998         DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, N00, DAG.getValueType(SVT));
24999     SarConst = SarConst - (Size - ShiftSize);
25000     if (SarConst == 0)
25001       return NN;
25002     else if (SarConst.isNegative())
25003       return DAG.getNode(ISD::SHL, DL, VT, NN,
25004                          DAG.getConstant(-SarConst, DL, CVT));
25005     else
25006       return DAG.getNode(ISD::SRA, DL, VT, NN,
25007                          DAG.getConstant(SarConst, DL, CVT));
25008   }
25009   return SDValue();
25010 }
25011
25012 /// \brief Returns a vector of 0s if the node in input is a vector logical
25013 /// shift by a constant amount which is known to be bigger than or equal
25014 /// to the vector element size in bits.
25015 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
25016                                       const X86Subtarget *Subtarget) {
25017   EVT VT = N->getValueType(0);
25018
25019   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
25020       (!Subtarget->hasInt256() ||
25021        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
25022     return SDValue();
25023
25024   SDValue Amt = N->getOperand(1);
25025   SDLoc DL(N);
25026   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
25027     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
25028       APInt ShiftAmt = AmtSplat->getAPIntValue();
25029       unsigned MaxAmount =
25030         VT.getSimpleVT().getVectorElementType().getSizeInBits();
25031
25032       // SSE2/AVX2 logical shifts always return a vector of 0s
25033       // if the shift amount is bigger than or equal to
25034       // the element size. The constant shift amount will be
25035       // encoded as a 8-bit immediate.
25036       if (ShiftAmt.trunc(8).uge(MaxAmount))
25037         return getZeroVector(VT.getSimpleVT(), Subtarget, DAG, DL);
25038     }
25039
25040   return SDValue();
25041 }
25042
25043 /// PerformShiftCombine - Combine shifts.
25044 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
25045                                    TargetLowering::DAGCombinerInfo &DCI,
25046                                    const X86Subtarget *Subtarget) {
25047   if (N->getOpcode() == ISD::SHL)
25048     if (SDValue V = PerformSHLCombine(N, DAG))
25049       return V;
25050
25051   if (N->getOpcode() == ISD::SRA)
25052     if (SDValue V = PerformSRACombine(N, DAG))
25053       return V;
25054
25055   // Try to fold this logical shift into a zero vector.
25056   if (N->getOpcode() != ISD::SRA)
25057     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
25058       return V;
25059
25060   return SDValue();
25061 }
25062
25063 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
25064 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
25065 // and friends.  Likewise for OR -> CMPNEQSS.
25066 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
25067                             TargetLowering::DAGCombinerInfo &DCI,
25068                             const X86Subtarget *Subtarget) {
25069   unsigned opcode;
25070
25071   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
25072   // we're requiring SSE2 for both.
25073   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
25074     SDValue N0 = N->getOperand(0);
25075     SDValue N1 = N->getOperand(1);
25076     SDValue CMP0 = N0->getOperand(1);
25077     SDValue CMP1 = N1->getOperand(1);
25078     SDLoc DL(N);
25079
25080     // The SETCCs should both refer to the same CMP.
25081     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
25082       return SDValue();
25083
25084     SDValue CMP00 = CMP0->getOperand(0);
25085     SDValue CMP01 = CMP0->getOperand(1);
25086     EVT     VT    = CMP00.getValueType();
25087
25088     if (VT == MVT::f32 || VT == MVT::f64) {
25089       bool ExpectingFlags = false;
25090       // Check for any users that want flags:
25091       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
25092            !ExpectingFlags && UI != UE; ++UI)
25093         switch (UI->getOpcode()) {
25094         default:
25095         case ISD::BR_CC:
25096         case ISD::BRCOND:
25097         case ISD::SELECT:
25098           ExpectingFlags = true;
25099           break;
25100         case ISD::CopyToReg:
25101         case ISD::SIGN_EXTEND:
25102         case ISD::ZERO_EXTEND:
25103         case ISD::ANY_EXTEND:
25104           break;
25105         }
25106
25107       if (!ExpectingFlags) {
25108         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
25109         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
25110
25111         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
25112           X86::CondCode tmp = cc0;
25113           cc0 = cc1;
25114           cc1 = tmp;
25115         }
25116
25117         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
25118             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
25119           // FIXME: need symbolic constants for these magic numbers.
25120           // See X86ATTInstPrinter.cpp:printSSECC().
25121           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
25122           if (Subtarget->hasAVX512()) {
25123             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
25124                                          CMP01,
25125                                          DAG.getConstant(x86cc, DL, MVT::i8));
25126             if (N->getValueType(0) != MVT::i1)
25127               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
25128                                  FSetCC);
25129             return FSetCC;
25130           }
25131           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
25132                                               CMP00.getValueType(), CMP00, CMP01,
25133                                               DAG.getConstant(x86cc, DL,
25134                                                               MVT::i8));
25135
25136           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
25137           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
25138
25139           if (is64BitFP && !Subtarget->is64Bit()) {
25140             // On a 32-bit target, we cannot bitcast the 64-bit float to a
25141             // 64-bit integer, since that's not a legal type. Since
25142             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
25143             // bits, but can do this little dance to extract the lowest 32 bits
25144             // and work with those going forward.
25145             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
25146                                            OnesOrZeroesF);
25147             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
25148             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
25149                                         Vector32, DAG.getIntPtrConstant(0, DL));
25150             IntVT = MVT::i32;
25151           }
25152
25153           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
25154           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
25155                                       DAG.getConstant(1, DL, IntVT));
25156           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
25157                                               ANDed);
25158           return OneBitOfTruth;
25159         }
25160       }
25161     }
25162   }
25163   return SDValue();
25164 }
25165
25166 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
25167 /// so it can be folded inside ANDNP.
25168 static bool CanFoldXORWithAllOnes(const SDNode *N) {
25169   EVT VT = N->getValueType(0);
25170
25171   // Match direct AllOnes for 128 and 256-bit vectors
25172   if (ISD::isBuildVectorAllOnes(N))
25173     return true;
25174
25175   // Look through a bit convert.
25176   if (N->getOpcode() == ISD::BITCAST)
25177     N = N->getOperand(0).getNode();
25178
25179   // Sometimes the operand may come from a insert_subvector building a 256-bit
25180   // allones vector
25181   if (VT.is256BitVector() &&
25182       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
25183     SDValue V1 = N->getOperand(0);
25184     SDValue V2 = N->getOperand(1);
25185
25186     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
25187         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
25188         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
25189         ISD::isBuildVectorAllOnes(V2.getNode()))
25190       return true;
25191   }
25192
25193   return false;
25194 }
25195
25196 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
25197 // register. In most cases we actually compare or select YMM-sized registers
25198 // and mixing the two types creates horrible code. This method optimizes
25199 // some of the transition sequences.
25200 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
25201                                  TargetLowering::DAGCombinerInfo &DCI,
25202                                  const X86Subtarget *Subtarget) {
25203   EVT VT = N->getValueType(0);
25204   if (!VT.is256BitVector())
25205     return SDValue();
25206
25207   assert((N->getOpcode() == ISD::ANY_EXTEND ||
25208           N->getOpcode() == ISD::ZERO_EXTEND ||
25209           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
25210
25211   SDValue Narrow = N->getOperand(0);
25212   EVT NarrowVT = Narrow->getValueType(0);
25213   if (!NarrowVT.is128BitVector())
25214     return SDValue();
25215
25216   if (Narrow->getOpcode() != ISD::XOR &&
25217       Narrow->getOpcode() != ISD::AND &&
25218       Narrow->getOpcode() != ISD::OR)
25219     return SDValue();
25220
25221   SDValue N0  = Narrow->getOperand(0);
25222   SDValue N1  = Narrow->getOperand(1);
25223   SDLoc DL(Narrow);
25224
25225   // The Left side has to be a trunc.
25226   if (N0.getOpcode() != ISD::TRUNCATE)
25227     return SDValue();
25228
25229   // The type of the truncated inputs.
25230   EVT WideVT = N0->getOperand(0)->getValueType(0);
25231   if (WideVT != VT)
25232     return SDValue();
25233
25234   // The right side has to be a 'trunc' or a constant vector.
25235   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
25236   ConstantSDNode *RHSConstSplat = nullptr;
25237   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
25238     RHSConstSplat = RHSBV->getConstantSplatNode();
25239   if (!RHSTrunc && !RHSConstSplat)
25240     return SDValue();
25241
25242   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25243
25244   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
25245     return SDValue();
25246
25247   // Set N0 and N1 to hold the inputs to the new wide operation.
25248   N0 = N0->getOperand(0);
25249   if (RHSConstSplat) {
25250     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
25251                      SDValue(RHSConstSplat, 0));
25252     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
25253     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
25254   } else if (RHSTrunc) {
25255     N1 = N1->getOperand(0);
25256   }
25257
25258   // Generate the wide operation.
25259   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
25260   unsigned Opcode = N->getOpcode();
25261   switch (Opcode) {
25262   case ISD::ANY_EXTEND:
25263     return Op;
25264   case ISD::ZERO_EXTEND: {
25265     unsigned InBits = NarrowVT.getScalarSizeInBits();
25266     APInt Mask = APInt::getAllOnesValue(InBits);
25267     Mask = Mask.zext(VT.getScalarSizeInBits());
25268     return DAG.getNode(ISD::AND, DL, VT,
25269                        Op, DAG.getConstant(Mask, DL, VT));
25270   }
25271   case ISD::SIGN_EXTEND:
25272     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
25273                        Op, DAG.getValueType(NarrowVT));
25274   default:
25275     llvm_unreachable("Unexpected opcode");
25276   }
25277 }
25278
25279 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
25280                                  TargetLowering::DAGCombinerInfo &DCI,
25281                                  const X86Subtarget *Subtarget) {
25282   SDValue N0 = N->getOperand(0);
25283   SDValue N1 = N->getOperand(1);
25284   SDLoc DL(N);
25285
25286   // A vector zext_in_reg may be represented as a shuffle,
25287   // feeding into a bitcast (this represents anyext) feeding into
25288   // an and with a mask.
25289   // We'd like to try to combine that into a shuffle with zero
25290   // plus a bitcast, removing the and.
25291   if (N0.getOpcode() != ISD::BITCAST ||
25292       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
25293     return SDValue();
25294
25295   // The other side of the AND should be a splat of 2^C, where C
25296   // is the number of bits in the source type.
25297   if (N1.getOpcode() == ISD::BITCAST)
25298     N1 = N1.getOperand(0);
25299   if (N1.getOpcode() != ISD::BUILD_VECTOR)
25300     return SDValue();
25301   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
25302
25303   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
25304   EVT SrcType = Shuffle->getValueType(0);
25305
25306   // We expect a single-source shuffle
25307   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
25308     return SDValue();
25309
25310   unsigned SrcSize = SrcType.getScalarSizeInBits();
25311
25312   APInt SplatValue, SplatUndef;
25313   unsigned SplatBitSize;
25314   bool HasAnyUndefs;
25315   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
25316                                 SplatBitSize, HasAnyUndefs))
25317     return SDValue();
25318
25319   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
25320   // Make sure the splat matches the mask we expect
25321   if (SplatBitSize > ResSize ||
25322       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
25323     return SDValue();
25324
25325   // Make sure the input and output size make sense
25326   if (SrcSize >= ResSize || ResSize % SrcSize)
25327     return SDValue();
25328
25329   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
25330   // The number of u's between each two values depends on the ratio between
25331   // the source and dest type.
25332   unsigned ZextRatio = ResSize / SrcSize;
25333   bool IsZext = true;
25334   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
25335     if (i % ZextRatio) {
25336       if (Shuffle->getMaskElt(i) > 0) {
25337         // Expected undef
25338         IsZext = false;
25339         break;
25340       }
25341     } else {
25342       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
25343         // Expected element number
25344         IsZext = false;
25345         break;
25346       }
25347     }
25348   }
25349
25350   if (!IsZext)
25351     return SDValue();
25352
25353   // Ok, perform the transformation - replace the shuffle with
25354   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
25355   // (instead of undef) where the k elements come from the zero vector.
25356   SmallVector<int, 8> Mask;
25357   unsigned NumElems = SrcType.getVectorNumElements();
25358   for (unsigned i = 0; i < NumElems; ++i)
25359     if (i % ZextRatio)
25360       Mask.push_back(NumElems);
25361     else
25362       Mask.push_back(i / ZextRatio);
25363
25364   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
25365     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
25366   return DAG.getBitcast(N0.getValueType(), NewShuffle);
25367 }
25368
25369 /// If both input operands of a logic op are being cast from floating point
25370 /// types, try to convert this into a floating point logic node to avoid
25371 /// unnecessary moves from SSE to integer registers.
25372 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
25373                                         const X86Subtarget *Subtarget) {
25374   unsigned FPOpcode = ISD::DELETED_NODE;
25375   if (N->getOpcode() == ISD::AND)
25376     FPOpcode = X86ISD::FAND;
25377   else if (N->getOpcode() == ISD::OR)
25378     FPOpcode = X86ISD::FOR;
25379   else if (N->getOpcode() == ISD::XOR)
25380     FPOpcode = X86ISD::FXOR;
25381
25382   assert(FPOpcode != ISD::DELETED_NODE &&
25383          "Unexpected input node for FP logic conversion");
25384
25385   EVT VT = N->getValueType(0);
25386   SDValue N0 = N->getOperand(0);
25387   SDValue N1 = N->getOperand(1);
25388   SDLoc DL(N);
25389   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
25390       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
25391        (Subtarget->hasSSE2() && VT == MVT::i64))) {
25392     SDValue N00 = N0.getOperand(0);
25393     SDValue N10 = N1.getOperand(0);
25394     EVT N00Type = N00.getValueType();
25395     EVT N10Type = N10.getValueType();
25396     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
25397       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
25398       return DAG.getBitcast(VT, FPLogic);
25399     }
25400   }
25401   return SDValue();
25402 }
25403
25404 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
25405                                  TargetLowering::DAGCombinerInfo &DCI,
25406                                  const X86Subtarget *Subtarget) {
25407   if (DCI.isBeforeLegalizeOps())
25408     return SDValue();
25409
25410   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
25411     return Zext;
25412
25413   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25414     return R;
25415
25416   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25417     return FPLogic;
25418
25419   EVT VT = N->getValueType(0);
25420   SDValue N0 = N->getOperand(0);
25421   SDValue N1 = N->getOperand(1);
25422   SDLoc DL(N);
25423
25424   // Create BEXTR instructions
25425   // BEXTR is ((X >> imm) & (2**size-1))
25426   if (VT == MVT::i32 || VT == MVT::i64) {
25427     // Check for BEXTR.
25428     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
25429         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
25430       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
25431       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25432       if (MaskNode && ShiftNode) {
25433         uint64_t Mask = MaskNode->getZExtValue();
25434         uint64_t Shift = ShiftNode->getZExtValue();
25435         if (isMask_64(Mask)) {
25436           uint64_t MaskSize = countPopulation(Mask);
25437           if (Shift + MaskSize <= VT.getSizeInBits())
25438             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
25439                                DAG.getConstant(Shift | (MaskSize << 8), DL,
25440                                                VT));
25441         }
25442       }
25443     } // BEXTR
25444
25445     return SDValue();
25446   }
25447
25448   // Want to form ANDNP nodes:
25449   // 1) In the hopes of then easily combining them with OR and AND nodes
25450   //    to form PBLEND/PSIGN.
25451   // 2) To match ANDN packed intrinsics
25452   if (VT != MVT::v2i64 && VT != MVT::v4i64)
25453     return SDValue();
25454
25455   // Check LHS for vnot
25456   if (N0.getOpcode() == ISD::XOR &&
25457       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
25458       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
25459     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
25460
25461   // Check RHS for vnot
25462   if (N1.getOpcode() == ISD::XOR &&
25463       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
25464       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
25465     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
25466
25467   return SDValue();
25468 }
25469
25470 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
25471                                 TargetLowering::DAGCombinerInfo &DCI,
25472                                 const X86Subtarget *Subtarget) {
25473   if (DCI.isBeforeLegalizeOps())
25474     return SDValue();
25475
25476   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25477     return R;
25478
25479   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25480     return FPLogic;
25481
25482   SDValue N0 = N->getOperand(0);
25483   SDValue N1 = N->getOperand(1);
25484   EVT VT = N->getValueType(0);
25485
25486   // look for psign/blend
25487   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
25488     if (!Subtarget->hasSSSE3() ||
25489         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
25490       return SDValue();
25491
25492     // Canonicalize pandn to RHS
25493     if (N0.getOpcode() == X86ISD::ANDNP)
25494       std::swap(N0, N1);
25495     // or (and (m, y), (pandn m, x))
25496     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
25497       SDValue Mask = N1.getOperand(0);
25498       SDValue X    = N1.getOperand(1);
25499       SDValue Y;
25500       if (N0.getOperand(0) == Mask)
25501         Y = N0.getOperand(1);
25502       if (N0.getOperand(1) == Mask)
25503         Y = N0.getOperand(0);
25504
25505       // Check to see if the mask appeared in both the AND and ANDNP and
25506       if (!Y.getNode())
25507         return SDValue();
25508
25509       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
25510       // Look through mask bitcast.
25511       if (Mask.getOpcode() == ISD::BITCAST)
25512         Mask = Mask.getOperand(0);
25513       if (X.getOpcode() == ISD::BITCAST)
25514         X = X.getOperand(0);
25515       if (Y.getOpcode() == ISD::BITCAST)
25516         Y = Y.getOperand(0);
25517
25518       EVT MaskVT = Mask.getValueType();
25519
25520       // Validate that the Mask operand is a vector sra node.
25521       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
25522       // there is no psrai.b
25523       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
25524       unsigned SraAmt = ~0;
25525       if (Mask.getOpcode() == ISD::SRA) {
25526         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
25527           if (auto *AmtConst = AmtBV->getConstantSplatNode())
25528             SraAmt = AmtConst->getZExtValue();
25529       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
25530         SDValue SraC = Mask.getOperand(1);
25531         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
25532       }
25533       if ((SraAmt + 1) != EltBits)
25534         return SDValue();
25535
25536       SDLoc DL(N);
25537
25538       // Now we know we at least have a plendvb with the mask val.  See if
25539       // we can form a psignb/w/d.
25540       // psign = x.type == y.type == mask.type && y = sub(0, x);
25541       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
25542           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
25543           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
25544         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
25545                "Unsupported VT for PSIGN");
25546         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
25547         return DAG.getBitcast(VT, Mask);
25548       }
25549       // PBLENDVB only available on SSE 4.1
25550       if (!Subtarget->hasSSE41())
25551         return SDValue();
25552
25553       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
25554
25555       X = DAG.getBitcast(BlendVT, X);
25556       Y = DAG.getBitcast(BlendVT, Y);
25557       Mask = DAG.getBitcast(BlendVT, Mask);
25558       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
25559       return DAG.getBitcast(VT, Mask);
25560     }
25561   }
25562
25563   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
25564     return SDValue();
25565
25566   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25567   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25568
25569   // SHLD/SHRD instructions have lower register pressure, but on some
25570   // platforms they have higher latency than the equivalent
25571   // series of shifts/or that would otherwise be generated.
25572   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25573   // have higher latencies and we are not optimizing for size.
25574   if (!OptForSize && Subtarget->isSHLDSlow())
25575     return SDValue();
25576
25577   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25578     std::swap(N0, N1);
25579   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25580     return SDValue();
25581   if (!N0.hasOneUse() || !N1.hasOneUse())
25582     return SDValue();
25583
25584   SDValue ShAmt0 = N0.getOperand(1);
25585   if (ShAmt0.getValueType() != MVT::i8)
25586     return SDValue();
25587   SDValue ShAmt1 = N1.getOperand(1);
25588   if (ShAmt1.getValueType() != MVT::i8)
25589     return SDValue();
25590   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25591     ShAmt0 = ShAmt0.getOperand(0);
25592   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25593     ShAmt1 = ShAmt1.getOperand(0);
25594
25595   SDLoc DL(N);
25596   unsigned Opc = X86ISD::SHLD;
25597   SDValue Op0 = N0.getOperand(0);
25598   SDValue Op1 = N1.getOperand(0);
25599   if (ShAmt0.getOpcode() == ISD::SUB) {
25600     Opc = X86ISD::SHRD;
25601     std::swap(Op0, Op1);
25602     std::swap(ShAmt0, ShAmt1);
25603   }
25604
25605   unsigned Bits = VT.getSizeInBits();
25606   if (ShAmt1.getOpcode() == ISD::SUB) {
25607     SDValue Sum = ShAmt1.getOperand(0);
25608     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25609       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25610       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25611         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25612       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25613         return DAG.getNode(Opc, DL, VT,
25614                            Op0, Op1,
25615                            DAG.getNode(ISD::TRUNCATE, DL,
25616                                        MVT::i8, ShAmt0));
25617     }
25618   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25619     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25620     if (ShAmt0C &&
25621         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25622       return DAG.getNode(Opc, DL, VT,
25623                          N0.getOperand(0), N1.getOperand(0),
25624                          DAG.getNode(ISD::TRUNCATE, DL,
25625                                        MVT::i8, ShAmt0));
25626   }
25627
25628   return SDValue();
25629 }
25630
25631 // Generate NEG and CMOV for integer abs.
25632 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25633   EVT VT = N->getValueType(0);
25634
25635   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25636   // 8-bit integer abs to NEG and CMOV.
25637   if (VT.isInteger() && VT.getSizeInBits() == 8)
25638     return SDValue();
25639
25640   SDValue N0 = N->getOperand(0);
25641   SDValue N1 = N->getOperand(1);
25642   SDLoc DL(N);
25643
25644   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25645   // and change it to SUB and CMOV.
25646   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25647       N0.getOpcode() == ISD::ADD &&
25648       N0.getOperand(1) == N1 &&
25649       N1.getOpcode() == ISD::SRA &&
25650       N1.getOperand(0) == N0.getOperand(0))
25651     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25652       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25653         // Generate SUB & CMOV.
25654         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25655                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25656
25657         SDValue Ops[] = { N0.getOperand(0), Neg,
25658                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25659                           SDValue(Neg.getNode(), 1) };
25660         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25661       }
25662   return SDValue();
25663 }
25664
25665 // Try to turn tests against the signbit in the form of:
25666 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25667 // into:
25668 //   SETGT(X, -1)
25669 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25670   // This is only worth doing if the output type is i8.
25671   if (N->getValueType(0) != MVT::i8)
25672     return SDValue();
25673
25674   SDValue N0 = N->getOperand(0);
25675   SDValue N1 = N->getOperand(1);
25676
25677   // We should be performing an xor against a truncated shift.
25678   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25679     return SDValue();
25680
25681   // Make sure we are performing an xor against one.
25682   if (!isOneConstant(N1))
25683     return SDValue();
25684
25685   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25686   SDValue Shift = N0.getOperand(0);
25687   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25688     return SDValue();
25689
25690   // Make sure we are truncating from one of i16, i32 or i64.
25691   EVT ShiftTy = Shift.getValueType();
25692   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25693     return SDValue();
25694
25695   // Make sure the shift amount extracts the sign bit.
25696   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25697       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25698     return SDValue();
25699
25700   // Create a greater-than comparison against -1.
25701   // N.B. Using SETGE against 0 works but we want a canonical looking
25702   // comparison, using SETGT matches up with what TranslateX86CC.
25703   SDLoc DL(N);
25704   SDValue ShiftOp = Shift.getOperand(0);
25705   EVT ShiftOpTy = ShiftOp.getValueType();
25706   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25707                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25708   return Cond;
25709 }
25710
25711 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25712                                  TargetLowering::DAGCombinerInfo &DCI,
25713                                  const X86Subtarget *Subtarget) {
25714   if (DCI.isBeforeLegalizeOps())
25715     return SDValue();
25716
25717   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25718     return RV;
25719
25720   if (Subtarget->hasCMov())
25721     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25722       return RV;
25723
25724   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25725     return FPLogic;
25726
25727   return SDValue();
25728 }
25729
25730 /// This function detects the AVG pattern between vectors of unsigned i8/i16,
25731 /// which is c = (a + b + 1) / 2, and replace this operation with the efficient
25732 /// X86ISD::AVG instruction.
25733 static SDValue detectAVGPattern(SDValue In, EVT VT, SelectionDAG &DAG,
25734                                 const X86Subtarget *Subtarget, SDLoc DL) {
25735   if (!VT.isVector() || !VT.isSimple())
25736     return SDValue();
25737   EVT InVT = In.getValueType();
25738   unsigned NumElems = VT.getVectorNumElements();
25739
25740   EVT ScalarVT = VT.getVectorElementType();
25741   if (!((ScalarVT == MVT::i8 || ScalarVT == MVT::i16) &&
25742         isPowerOf2_32(NumElems)))
25743     return SDValue();
25744
25745   // InScalarVT is the intermediate type in AVG pattern and it should be greater
25746   // than the original input type (i8/i16).
25747   EVT InScalarVT = InVT.getVectorElementType();
25748   if (InScalarVT.getSizeInBits() <= ScalarVT.getSizeInBits())
25749     return SDValue();
25750
25751   if (Subtarget->hasAVX512()) {
25752     if (VT.getSizeInBits() > 512)
25753       return SDValue();
25754   } else if (Subtarget->hasAVX2()) {
25755     if (VT.getSizeInBits() > 256)
25756       return SDValue();
25757   } else {
25758     if (VT.getSizeInBits() > 128)
25759       return SDValue();
25760   }
25761
25762   // Detect the following pattern:
25763   //
25764   //   %1 = zext <N x i8> %a to <N x i32>
25765   //   %2 = zext <N x i8> %b to <N x i32>
25766   //   %3 = add nuw nsw <N x i32> %1, <i32 1 x N>
25767   //   %4 = add nuw nsw <N x i32> %3, %2
25768   //   %5 = lshr <N x i32> %N, <i32 1 x N>
25769   //   %6 = trunc <N x i32> %5 to <N x i8>
25770   //
25771   // In AVX512, the last instruction can also be a trunc store.
25772
25773   if (In.getOpcode() != ISD::SRL)
25774     return SDValue();
25775
25776   // A lambda checking the given SDValue is a constant vector and each element
25777   // is in the range [Min, Max].
25778   auto IsConstVectorInRange = [](SDValue V, unsigned Min, unsigned Max) {
25779     BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(V);
25780     if (!BV || !BV->isConstant())
25781       return false;
25782     for (unsigned i = 0, e = V.getNumOperands(); i < e; i++) {
25783       ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(i));
25784       if (!C)
25785         return false;
25786       uint64_t Val = C->getZExtValue();
25787       if (Val < Min || Val > Max)
25788         return false;
25789     }
25790     return true;
25791   };
25792
25793   // Check if each element of the vector is left-shifted by one.
25794   auto LHS = In.getOperand(0);
25795   auto RHS = In.getOperand(1);
25796   if (!IsConstVectorInRange(RHS, 1, 1))
25797     return SDValue();
25798   if (LHS.getOpcode() != ISD::ADD)
25799     return SDValue();
25800
25801   // Detect a pattern of a + b + 1 where the order doesn't matter.
25802   SDValue Operands[3];
25803   Operands[0] = LHS.getOperand(0);
25804   Operands[1] = LHS.getOperand(1);
25805
25806   // Take care of the case when one of the operands is a constant vector whose
25807   // element is in the range [1, 256].
25808   if (IsConstVectorInRange(Operands[1], 1, ScalarVT == MVT::i8 ? 256 : 65536) &&
25809       Operands[0].getOpcode() == ISD::ZERO_EXTEND &&
25810       Operands[0].getOperand(0).getValueType() == VT) {
25811     // The pattern is detected. Subtract one from the constant vector, then
25812     // demote it and emit X86ISD::AVG instruction.
25813     SDValue One = DAG.getConstant(1, DL, InScalarVT);
25814     SDValue Ones = DAG.getNode(ISD::BUILD_VECTOR, DL, InVT,
25815                                SmallVector<SDValue, 8>(NumElems, One));
25816     Operands[1] = DAG.getNode(ISD::SUB, DL, InVT, Operands[1], Ones);
25817     Operands[1] = DAG.getNode(ISD::TRUNCATE, DL, VT, Operands[1]);
25818     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25819                        Operands[1]);
25820   }
25821
25822   if (Operands[0].getOpcode() == ISD::ADD)
25823     std::swap(Operands[0], Operands[1]);
25824   else if (Operands[1].getOpcode() != ISD::ADD)
25825     return SDValue();
25826   Operands[2] = Operands[1].getOperand(0);
25827   Operands[1] = Operands[1].getOperand(1);
25828
25829   // Now we have three operands of two additions. Check that one of them is a
25830   // constant vector with ones, and the other two are promoted from i8/i16.
25831   for (int i = 0; i < 3; ++i) {
25832     if (!IsConstVectorInRange(Operands[i], 1, 1))
25833       continue;
25834     std::swap(Operands[i], Operands[2]);
25835
25836     // Check if Operands[0] and Operands[1] are results of type promotion.
25837     for (int j = 0; j < 2; ++j)
25838       if (Operands[j].getOpcode() != ISD::ZERO_EXTEND ||
25839           Operands[j].getOperand(0).getValueType() != VT)
25840         return SDValue();
25841
25842     // The pattern is detected, emit X86ISD::AVG instruction.
25843     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25844                        Operands[1].getOperand(0));
25845   }
25846
25847   return SDValue();
25848 }
25849
25850 static SDValue PerformTRUNCATECombine(SDNode *N, SelectionDAG &DAG,
25851                                       const X86Subtarget *Subtarget) {
25852   return detectAVGPattern(N->getOperand(0), N->getValueType(0), DAG, Subtarget,
25853                           SDLoc(N));
25854 }
25855
25856 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25857 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25858                                   TargetLowering::DAGCombinerInfo &DCI,
25859                                   const X86Subtarget *Subtarget) {
25860   LoadSDNode *Ld = cast<LoadSDNode>(N);
25861   EVT RegVT = Ld->getValueType(0);
25862   EVT MemVT = Ld->getMemoryVT();
25863   SDLoc dl(Ld);
25864   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25865
25866   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25867   // into two 16-byte operations.
25868   ISD::LoadExtType Ext = Ld->getExtensionType();
25869   bool Fast;
25870   unsigned AddressSpace = Ld->getAddressSpace();
25871   unsigned Alignment = Ld->getAlignment();
25872   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25873       Ext == ISD::NON_EXTLOAD &&
25874       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25875                              AddressSpace, Alignment, &Fast) && !Fast) {
25876     unsigned NumElems = RegVT.getVectorNumElements();
25877     if (NumElems < 2)
25878       return SDValue();
25879
25880     SDValue Ptr = Ld->getBasePtr();
25881     SDValue Increment =
25882         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25883
25884     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25885                                   NumElems/2);
25886     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25887                                 Ld->getPointerInfo(), Ld->isVolatile(),
25888                                 Ld->isNonTemporal(), Ld->isInvariant(),
25889                                 Alignment);
25890     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25891     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25892                                 Ld->getPointerInfo(), Ld->isVolatile(),
25893                                 Ld->isNonTemporal(), Ld->isInvariant(),
25894                                 std::min(16U, Alignment));
25895     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25896                              Load1.getValue(1),
25897                              Load2.getValue(1));
25898
25899     SDValue NewVec = DAG.getUNDEF(RegVT);
25900     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25901     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25902     return DCI.CombineTo(N, NewVec, TF, true);
25903   }
25904
25905   return SDValue();
25906 }
25907
25908 /// PerformMLOADCombine - Resolve extending loads
25909 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25910                                    TargetLowering::DAGCombinerInfo &DCI,
25911                                    const X86Subtarget *Subtarget) {
25912   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25913   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25914     return SDValue();
25915
25916   EVT VT = Mld->getValueType(0);
25917   unsigned NumElems = VT.getVectorNumElements();
25918   EVT LdVT = Mld->getMemoryVT();
25919   SDLoc dl(Mld);
25920
25921   assert(LdVT != VT && "Cannot extend to the same type");
25922   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25923   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25924   // From, To sizes and ElemCount must be pow of two
25925   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25926     "Unexpected size for extending masked load");
25927
25928   unsigned SizeRatio  = ToSz / FromSz;
25929   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25930
25931   // Create a type on which we perform the shuffle
25932   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25933           LdVT.getScalarType(), NumElems*SizeRatio);
25934   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25935
25936   // Convert Src0 value
25937   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25938   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25939     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25940     for (unsigned i = 0; i != NumElems; ++i)
25941       ShuffleVec[i] = i * SizeRatio;
25942
25943     // Can't shuffle using an illegal type.
25944     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25945            "WideVecVT should be legal");
25946     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25947                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25948   }
25949   // Prepare the new mask
25950   SDValue NewMask;
25951   SDValue Mask = Mld->getMask();
25952   if (Mask.getValueType() == VT) {
25953     // Mask and original value have the same type
25954     NewMask = DAG.getBitcast(WideVecVT, Mask);
25955     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25956     for (unsigned i = 0; i != NumElems; ++i)
25957       ShuffleVec[i] = i * SizeRatio;
25958     for (unsigned i = NumElems; i != NumElems * SizeRatio; ++i)
25959       ShuffleVec[i] = NumElems * SizeRatio;
25960     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25961                                    DAG.getConstant(0, dl, WideVecVT),
25962                                    &ShuffleVec[0]);
25963   }
25964   else {
25965     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25966     unsigned WidenNumElts = NumElems*SizeRatio;
25967     unsigned MaskNumElts = VT.getVectorNumElements();
25968     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25969                                      WidenNumElts);
25970
25971     unsigned NumConcat = WidenNumElts / MaskNumElts;
25972     SmallVector<SDValue, 16> Ops(NumConcat);
25973     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25974     Ops[0] = Mask;
25975     for (unsigned i = 1; i != NumConcat; ++i)
25976       Ops[i] = ZeroVal;
25977
25978     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25979   }
25980
25981   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25982                                      Mld->getBasePtr(), NewMask, WideSrc0,
25983                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25984                                      ISD::NON_EXTLOAD);
25985   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25986   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25987 }
25988 /// PerformMSTORECombine - Resolve truncating stores
25989 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25990                                     const X86Subtarget *Subtarget) {
25991   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25992   if (!Mst->isTruncatingStore())
25993     return SDValue();
25994
25995   EVT VT = Mst->getValue().getValueType();
25996   unsigned NumElems = VT.getVectorNumElements();
25997   EVT StVT = Mst->getMemoryVT();
25998   SDLoc dl(Mst);
25999
26000   assert(StVT != VT && "Cannot truncate to the same type");
26001   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
26002   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
26003
26004   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26005
26006   // The truncating store is legal in some cases. For example
26007   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
26008   // are designated for truncate store.
26009   // In this case we don't need any further transformations.
26010   if (TLI.isTruncStoreLegal(VT, StVT))
26011     return SDValue();
26012
26013   // From, To sizes and ElemCount must be pow of two
26014   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
26015     "Unexpected size for truncating masked store");
26016   // We are going to use the original vector elt for storing.
26017   // Accumulated smaller vector elements must be a multiple of the store size.
26018   assert (((NumElems * FromSz) % ToSz) == 0 &&
26019           "Unexpected ratio for truncating masked store");
26020
26021   unsigned SizeRatio  = FromSz / ToSz;
26022   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
26023
26024   // Create a type on which we perform the shuffle
26025   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26026           StVT.getScalarType(), NumElems*SizeRatio);
26027
26028   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26029
26030   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
26031   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
26032   for (unsigned i = 0; i != NumElems; ++i)
26033     ShuffleVec[i] = i * SizeRatio;
26034
26035   // Can't shuffle using an illegal type.
26036   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
26037          "WideVecVT should be legal");
26038
26039   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
26040                                               DAG.getUNDEF(WideVecVT),
26041                                               &ShuffleVec[0]);
26042
26043   SDValue NewMask;
26044   SDValue Mask = Mst->getMask();
26045   if (Mask.getValueType() == VT) {
26046     // Mask and original value have the same type
26047     NewMask = DAG.getBitcast(WideVecVT, Mask);
26048     for (unsigned i = 0; i != NumElems; ++i)
26049       ShuffleVec[i] = i * SizeRatio;
26050     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
26051       ShuffleVec[i] = NumElems*SizeRatio;
26052     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
26053                                    DAG.getConstant(0, dl, WideVecVT),
26054                                    &ShuffleVec[0]);
26055   }
26056   else {
26057     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
26058     unsigned WidenNumElts = NumElems*SizeRatio;
26059     unsigned MaskNumElts = VT.getVectorNumElements();
26060     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
26061                                      WidenNumElts);
26062
26063     unsigned NumConcat = WidenNumElts / MaskNumElts;
26064     SmallVector<SDValue, 16> Ops(NumConcat);
26065     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
26066     Ops[0] = Mask;
26067     for (unsigned i = 1; i != NumConcat; ++i)
26068       Ops[i] = ZeroVal;
26069
26070     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
26071   }
26072
26073   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal,
26074                             Mst->getBasePtr(), NewMask, StVT,
26075                             Mst->getMemOperand(), false);
26076 }
26077 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
26078 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
26079                                    const X86Subtarget *Subtarget) {
26080   StoreSDNode *St = cast<StoreSDNode>(N);
26081   EVT VT = St->getValue().getValueType();
26082   EVT StVT = St->getMemoryVT();
26083   SDLoc dl(St);
26084   SDValue StoredVal = St->getOperand(1);
26085   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26086
26087   // If we are saving a concatenation of two XMM registers and 32-byte stores
26088   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
26089   bool Fast;
26090   unsigned AddressSpace = St->getAddressSpace();
26091   unsigned Alignment = St->getAlignment();
26092   if (VT.is256BitVector() && StVT == VT &&
26093       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
26094                              AddressSpace, Alignment, &Fast) && !Fast) {
26095     unsigned NumElems = VT.getVectorNumElements();
26096     if (NumElems < 2)
26097       return SDValue();
26098
26099     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
26100     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
26101
26102     SDValue Stride =
26103         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
26104     SDValue Ptr0 = St->getBasePtr();
26105     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
26106
26107     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
26108                                 St->getPointerInfo(), St->isVolatile(),
26109                                 St->isNonTemporal(), Alignment);
26110     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
26111                                 St->getPointerInfo(), St->isVolatile(),
26112                                 St->isNonTemporal(),
26113                                 std::min(16U, Alignment));
26114     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
26115   }
26116
26117   // Optimize trunc store (of multiple scalars) to shuffle and store.
26118   // First, pack all of the elements in one place. Next, store to memory
26119   // in fewer chunks.
26120   if (St->isTruncatingStore() && VT.isVector()) {
26121     // Check if we can detect an AVG pattern from the truncation. If yes,
26122     // replace the trunc store by a normal store with the result of X86ISD::AVG
26123     // instruction.
26124     SDValue Avg =
26125         detectAVGPattern(St->getValue(), St->getMemoryVT(), DAG, Subtarget, dl);
26126     if (Avg.getNode())
26127       return DAG.getStore(St->getChain(), dl, Avg, St->getBasePtr(),
26128                           St->getPointerInfo(), St->isVolatile(),
26129                           St->isNonTemporal(), St->getAlignment());
26130
26131     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26132     unsigned NumElems = VT.getVectorNumElements();
26133     assert(StVT != VT && "Cannot truncate to the same type");
26134     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
26135     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
26136
26137     // The truncating store is legal in some cases. For example
26138     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
26139     // are designated for truncate store.
26140     // In this case we don't need any further transformations.
26141     if (TLI.isTruncStoreLegal(VT, StVT))
26142       return SDValue();
26143
26144     // From, To sizes and ElemCount must be pow of two
26145     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
26146     // We are going to use the original vector elt for storing.
26147     // Accumulated smaller vector elements must be a multiple of the store size.
26148     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
26149
26150     unsigned SizeRatio  = FromSz / ToSz;
26151
26152     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
26153
26154     // Create a type on which we perform the shuffle
26155     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26156             StVT.getScalarType(), NumElems*SizeRatio);
26157
26158     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26159
26160     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
26161     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
26162     for (unsigned i = 0; i != NumElems; ++i)
26163       ShuffleVec[i] = i * SizeRatio;
26164
26165     // Can't shuffle using an illegal type.
26166     if (!TLI.isTypeLegal(WideVecVT))
26167       return SDValue();
26168
26169     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
26170                                          DAG.getUNDEF(WideVecVT),
26171                                          &ShuffleVec[0]);
26172     // At this point all of the data is stored at the bottom of the
26173     // register. We now need to save it to mem.
26174
26175     // Find the largest store unit
26176     MVT StoreType = MVT::i8;
26177     for (MVT Tp : MVT::integer_valuetypes()) {
26178       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
26179         StoreType = Tp;
26180     }
26181
26182     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
26183     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
26184         (64 <= NumElems * ToSz))
26185       StoreType = MVT::f64;
26186
26187     // Bitcast the original vector into a vector of store-size units
26188     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
26189             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
26190     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
26191     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
26192     SmallVector<SDValue, 8> Chains;
26193     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
26194                                         TLI.getPointerTy(DAG.getDataLayout()));
26195     SDValue Ptr = St->getBasePtr();
26196
26197     // Perform one or more big stores into memory.
26198     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
26199       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
26200                                    StoreType, ShuffWide,
26201                                    DAG.getIntPtrConstant(i, dl));
26202       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
26203                                 St->getPointerInfo(), St->isVolatile(),
26204                                 St->isNonTemporal(), St->getAlignment());
26205       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
26206       Chains.push_back(Ch);
26207     }
26208
26209     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
26210   }
26211
26212   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
26213   // the FP state in cases where an emms may be missing.
26214   // A preferable solution to the general problem is to figure out the right
26215   // places to insert EMMS.  This qualifies as a quick hack.
26216
26217   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
26218   if (VT.getSizeInBits() != 64)
26219     return SDValue();
26220
26221   const Function *F = DAG.getMachineFunction().getFunction();
26222   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
26223   bool F64IsLegal =
26224       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
26225   if ((VT.isVector() ||
26226        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
26227       isa<LoadSDNode>(St->getValue()) &&
26228       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
26229       St->getChain().hasOneUse() && !St->isVolatile()) {
26230     SDNode* LdVal = St->getValue().getNode();
26231     LoadSDNode *Ld = nullptr;
26232     int TokenFactorIndex = -1;
26233     SmallVector<SDValue, 8> Ops;
26234     SDNode* ChainVal = St->getChain().getNode();
26235     // Must be a store of a load.  We currently handle two cases:  the load
26236     // is a direct child, and it's under an intervening TokenFactor.  It is
26237     // possible to dig deeper under nested TokenFactors.
26238     if (ChainVal == LdVal)
26239       Ld = cast<LoadSDNode>(St->getChain());
26240     else if (St->getValue().hasOneUse() &&
26241              ChainVal->getOpcode() == ISD::TokenFactor) {
26242       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
26243         if (ChainVal->getOperand(i).getNode() == LdVal) {
26244           TokenFactorIndex = i;
26245           Ld = cast<LoadSDNode>(St->getValue());
26246         } else
26247           Ops.push_back(ChainVal->getOperand(i));
26248       }
26249     }
26250
26251     if (!Ld || !ISD::isNormalLoad(Ld))
26252       return SDValue();
26253
26254     // If this is not the MMX case, i.e. we are just turning i64 load/store
26255     // into f64 load/store, avoid the transformation if there are multiple
26256     // uses of the loaded value.
26257     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
26258       return SDValue();
26259
26260     SDLoc LdDL(Ld);
26261     SDLoc StDL(N);
26262     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
26263     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
26264     // pair instead.
26265     if (Subtarget->is64Bit() || F64IsLegal) {
26266       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
26267       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
26268                                   Ld->getPointerInfo(), Ld->isVolatile(),
26269                                   Ld->isNonTemporal(), Ld->isInvariant(),
26270                                   Ld->getAlignment());
26271       SDValue NewChain = NewLd.getValue(1);
26272       if (TokenFactorIndex != -1) {
26273         Ops.push_back(NewChain);
26274         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26275       }
26276       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
26277                           St->getPointerInfo(),
26278                           St->isVolatile(), St->isNonTemporal(),
26279                           St->getAlignment());
26280     }
26281
26282     // Otherwise, lower to two pairs of 32-bit loads / stores.
26283     SDValue LoAddr = Ld->getBasePtr();
26284     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
26285                                  DAG.getConstant(4, LdDL, MVT::i32));
26286
26287     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
26288                                Ld->getPointerInfo(),
26289                                Ld->isVolatile(), Ld->isNonTemporal(),
26290                                Ld->isInvariant(), Ld->getAlignment());
26291     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
26292                                Ld->getPointerInfo().getWithOffset(4),
26293                                Ld->isVolatile(), Ld->isNonTemporal(),
26294                                Ld->isInvariant(),
26295                                MinAlign(Ld->getAlignment(), 4));
26296
26297     SDValue NewChain = LoLd.getValue(1);
26298     if (TokenFactorIndex != -1) {
26299       Ops.push_back(LoLd);
26300       Ops.push_back(HiLd);
26301       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26302     }
26303
26304     LoAddr = St->getBasePtr();
26305     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
26306                          DAG.getConstant(4, StDL, MVT::i32));
26307
26308     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
26309                                 St->getPointerInfo(),
26310                                 St->isVolatile(), St->isNonTemporal(),
26311                                 St->getAlignment());
26312     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
26313                                 St->getPointerInfo().getWithOffset(4),
26314                                 St->isVolatile(),
26315                                 St->isNonTemporal(),
26316                                 MinAlign(St->getAlignment(), 4));
26317     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
26318   }
26319
26320   // This is similar to the above case, but here we handle a scalar 64-bit
26321   // integer store that is extracted from a vector on a 32-bit target.
26322   // If we have SSE2, then we can treat it like a floating-point double
26323   // to get past legalization. The execution dependencies fixup pass will
26324   // choose the optimal machine instruction for the store if this really is
26325   // an integer or v2f32 rather than an f64.
26326   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
26327       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
26328     SDValue OldExtract = St->getOperand(1);
26329     SDValue ExtOp0 = OldExtract.getOperand(0);
26330     unsigned VecSize = ExtOp0.getValueSizeInBits();
26331     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
26332     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
26333     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
26334                                      BitCast, OldExtract.getOperand(1));
26335     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
26336                         St->getPointerInfo(), St->isVolatile(),
26337                         St->isNonTemporal(), St->getAlignment());
26338   }
26339
26340   return SDValue();
26341 }
26342
26343 /// Return 'true' if this vector operation is "horizontal"
26344 /// and return the operands for the horizontal operation in LHS and RHS.  A
26345 /// horizontal operation performs the binary operation on successive elements
26346 /// of its first operand, then on successive elements of its second operand,
26347 /// returning the resulting values in a vector.  For example, if
26348 ///   A = < float a0, float a1, float a2, float a3 >
26349 /// and
26350 ///   B = < float b0, float b1, float b2, float b3 >
26351 /// then the result of doing a horizontal operation on A and B is
26352 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
26353 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
26354 /// A horizontal-op B, for some already available A and B, and if so then LHS is
26355 /// set to A, RHS to B, and the routine returns 'true'.
26356 /// Note that the binary operation should have the property that if one of the
26357 /// operands is UNDEF then the result is UNDEF.
26358 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
26359   // Look for the following pattern: if
26360   //   A = < float a0, float a1, float a2, float a3 >
26361   //   B = < float b0, float b1, float b2, float b3 >
26362   // and
26363   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
26364   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
26365   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
26366   // which is A horizontal-op B.
26367
26368   // At least one of the operands should be a vector shuffle.
26369   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
26370       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
26371     return false;
26372
26373   MVT VT = LHS.getSimpleValueType();
26374
26375   assert((VT.is128BitVector() || VT.is256BitVector()) &&
26376          "Unsupported vector type for horizontal add/sub");
26377
26378   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
26379   // operate independently on 128-bit lanes.
26380   unsigned NumElts = VT.getVectorNumElements();
26381   unsigned NumLanes = VT.getSizeInBits()/128;
26382   unsigned NumLaneElts = NumElts / NumLanes;
26383   assert((NumLaneElts % 2 == 0) &&
26384          "Vector type should have an even number of elements in each lane");
26385   unsigned HalfLaneElts = NumLaneElts/2;
26386
26387   // View LHS in the form
26388   //   LHS = VECTOR_SHUFFLE A, B, LMask
26389   // If LHS is not a shuffle then pretend it is the shuffle
26390   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
26391   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
26392   // type VT.
26393   SDValue A, B;
26394   SmallVector<int, 16> LMask(NumElts);
26395   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26396     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
26397       A = LHS.getOperand(0);
26398     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
26399       B = LHS.getOperand(1);
26400     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
26401     std::copy(Mask.begin(), Mask.end(), LMask.begin());
26402   } else {
26403     if (LHS.getOpcode() != ISD::UNDEF)
26404       A = LHS;
26405     for (unsigned i = 0; i != NumElts; ++i)
26406       LMask[i] = i;
26407   }
26408
26409   // Likewise, view RHS in the form
26410   //   RHS = VECTOR_SHUFFLE C, D, RMask
26411   SDValue C, D;
26412   SmallVector<int, 16> RMask(NumElts);
26413   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26414     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
26415       C = RHS.getOperand(0);
26416     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
26417       D = RHS.getOperand(1);
26418     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
26419     std::copy(Mask.begin(), Mask.end(), RMask.begin());
26420   } else {
26421     if (RHS.getOpcode() != ISD::UNDEF)
26422       C = RHS;
26423     for (unsigned i = 0; i != NumElts; ++i)
26424       RMask[i] = i;
26425   }
26426
26427   // Check that the shuffles are both shuffling the same vectors.
26428   if (!(A == C && B == D) && !(A == D && B == C))
26429     return false;
26430
26431   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
26432   if (!A.getNode() && !B.getNode())
26433     return false;
26434
26435   // If A and B occur in reverse order in RHS, then "swap" them (which means
26436   // rewriting the mask).
26437   if (A != C)
26438     ShuffleVectorSDNode::commuteMask(RMask);
26439
26440   // At this point LHS and RHS are equivalent to
26441   //   LHS = VECTOR_SHUFFLE A, B, LMask
26442   //   RHS = VECTOR_SHUFFLE A, B, RMask
26443   // Check that the masks correspond to performing a horizontal operation.
26444   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
26445     for (unsigned i = 0; i != NumLaneElts; ++i) {
26446       int LIdx = LMask[i+l], RIdx = RMask[i+l];
26447
26448       // Ignore any UNDEF components.
26449       if (LIdx < 0 || RIdx < 0 ||
26450           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
26451           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
26452         continue;
26453
26454       // Check that successive elements are being operated on.  If not, this is
26455       // not a horizontal operation.
26456       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
26457       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
26458       if (!(LIdx == Index && RIdx == Index + 1) &&
26459           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
26460         return false;
26461     }
26462   }
26463
26464   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
26465   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
26466   return true;
26467 }
26468
26469 /// Do target-specific dag combines on floating point adds.
26470 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
26471                                   const X86Subtarget *Subtarget) {
26472   EVT VT = N->getValueType(0);
26473   SDValue LHS = N->getOperand(0);
26474   SDValue RHS = N->getOperand(1);
26475
26476   // Try to synthesize horizontal adds from adds of shuffles.
26477   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26478        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26479       isHorizontalBinOp(LHS, RHS, true))
26480     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
26481   return SDValue();
26482 }
26483
26484 /// Do target-specific dag combines on floating point subs.
26485 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
26486                                   const X86Subtarget *Subtarget) {
26487   EVT VT = N->getValueType(0);
26488   SDValue LHS = N->getOperand(0);
26489   SDValue RHS = N->getOperand(1);
26490
26491   // Try to synthesize horizontal subs from subs of shuffles.
26492   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26493        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26494       isHorizontalBinOp(LHS, RHS, false))
26495     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
26496   return SDValue();
26497 }
26498
26499 /// Do target-specific dag combines on floating point negations.
26500 static SDValue PerformFNEGCombine(SDNode *N, SelectionDAG &DAG,
26501                                   const X86Subtarget *Subtarget) {
26502   EVT VT = N->getValueType(0);
26503   EVT SVT = VT.getScalarType();
26504   SDValue Arg = N->getOperand(0);
26505   SDLoc DL(N);
26506
26507   // Let legalize expand this if it isn't a legal type yet.
26508   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26509     return SDValue();
26510
26511   // If we're negating a FMUL node on a target with FMA, then we can avoid the
26512   // use of a constant by performing (-0 - A*B) instead.
26513   // FIXME: Check rounding control flags as well once it becomes available.
26514   if (Arg.getOpcode() == ISD::FMUL && (SVT == MVT::f32 || SVT == MVT::f64) &&
26515       Arg->getFlags()->hasNoSignedZeros() && Subtarget->hasAnyFMA()) {
26516     SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
26517     return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26518                        Arg.getOperand(1), Zero);
26519   }
26520
26521   // If we're negating a FMA node, then we can adjust the
26522   // instruction to include the extra negation.
26523   if (Arg.hasOneUse()) {
26524     switch (Arg.getOpcode()) {
26525     case X86ISD::FMADD:
26526       return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26527                          Arg.getOperand(1), Arg.getOperand(2));
26528     case X86ISD::FMSUB:
26529       return DAG.getNode(X86ISD::FNMADD, DL, VT, Arg.getOperand(0),
26530                          Arg.getOperand(1), Arg.getOperand(2));
26531     case X86ISD::FNMADD:
26532       return DAG.getNode(X86ISD::FMSUB, DL, VT, Arg.getOperand(0),
26533                          Arg.getOperand(1), Arg.getOperand(2));
26534     case X86ISD::FNMSUB:
26535       return DAG.getNode(X86ISD::FMADD, DL, VT, Arg.getOperand(0),
26536                          Arg.getOperand(1), Arg.getOperand(2));
26537     }
26538   }
26539   return SDValue();
26540 }
26541
26542 static SDValue lowerX86FPLogicOp(SDNode *N, SelectionDAG &DAG,
26543                               const X86Subtarget *Subtarget) {
26544   EVT VT = N->getValueType(0);
26545   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
26546     // VXORPS, VORPS, VANDPS, VANDNPS are supported only under DQ extention.
26547     // These logic operations may be executed in the integer domain.
26548     SDLoc dl(N);
26549     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
26550     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
26551
26552     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
26553     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
26554     unsigned IntOpcode = 0;
26555     switch (N->getOpcode()) {
26556       default: llvm_unreachable("Unexpected FP logic op");
26557       case X86ISD::FOR: IntOpcode = ISD::OR; break;
26558       case X86ISD::FXOR: IntOpcode = ISD::XOR; break;
26559       case X86ISD::FAND: IntOpcode = ISD::AND; break;
26560       case X86ISD::FANDN: IntOpcode = X86ISD::ANDNP; break;
26561     }
26562     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
26563     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
26564   }
26565   return SDValue();
26566 }
26567 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
26568 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
26569                                  const X86Subtarget *Subtarget) {
26570   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
26571
26572   // F[X]OR(0.0, x) -> x
26573   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26574     if (C->getValueAPF().isPosZero())
26575       return N->getOperand(1);
26576
26577   // F[X]OR(x, 0.0) -> x
26578   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26579     if (C->getValueAPF().isPosZero())
26580       return N->getOperand(0);
26581
26582   return lowerX86FPLogicOp(N, DAG, Subtarget);
26583 }
26584
26585 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
26586 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
26587   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
26588
26589   // Only perform optimizations if UnsafeMath is used.
26590   if (!DAG.getTarget().Options.UnsafeFPMath)
26591     return SDValue();
26592
26593   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
26594   // into FMINC and FMAXC, which are Commutative operations.
26595   unsigned NewOp = 0;
26596   switch (N->getOpcode()) {
26597     default: llvm_unreachable("unknown opcode");
26598     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
26599     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
26600   }
26601
26602   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
26603                      N->getOperand(0), N->getOperand(1));
26604 }
26605
26606 static SDValue performFMaxNumCombine(SDNode *N, SelectionDAG &DAG,
26607                                      const X86Subtarget *Subtarget) {
26608   // This takes at least 3 instructions, so favor a library call when
26609   // minimizing code size.
26610   if (DAG.getMachineFunction().getFunction()->optForMinSize())
26611     return SDValue();
26612
26613   EVT VT = N->getValueType(0);
26614
26615   // TODO: Check for global or instruction-level "nnan". In that case, we
26616   //       should be able to lower to FMAX/FMIN alone.
26617   // TODO: If an operand is already known to be a NaN or not a NaN, this
26618   //       should be an optional swap and FMAX/FMIN.
26619   // TODO: Allow f64, vectors, and fminnum.
26620
26621   if (VT != MVT::f32 || !Subtarget->hasSSE1() || Subtarget->useSoftFloat())
26622     return SDValue();
26623
26624   SDValue Op0 = N->getOperand(0);
26625   SDValue Op1 = N->getOperand(1);
26626   SDLoc DL(N);
26627   EVT SetCCType = DAG.getTargetLoweringInfo().getSetCCResultType(
26628       DAG.getDataLayout(), *DAG.getContext(), VT);
26629
26630   // There are 4 possibilities involving NaN inputs, and these are the required
26631   // outputs:
26632   //                   Op1
26633   //               Num     NaN
26634   //            ----------------
26635   //       Num  |  Max  |  Op0 |
26636   // Op0        ----------------
26637   //       NaN  |  Op1  |  NaN |
26638   //            ----------------
26639   //
26640   // The SSE FP max/min instructions were not designed for this case, but rather
26641   // to implement:
26642   //   Max = Op1 > Op0 ? Op1 : Op0
26643   //
26644   // So they always return Op0 if either input is a NaN. However, we can still
26645   // use those instructions for fmaxnum by selecting away a NaN input.
26646
26647   // If either operand is NaN, the 2nd source operand (Op0) is passed through.
26648   SDValue Max = DAG.getNode(X86ISD::FMAX, DL, VT, Op1, Op0);
26649   SDValue IsOp0Nan = DAG.getSetCC(DL, SetCCType , Op0, Op0, ISD::SETUO);
26650
26651   // If Op0 is a NaN, select Op1. Otherwise, select the max. If both operands
26652   // are NaN, the NaN value of Op1 is the result.
26653   return DAG.getNode(ISD::SELECT, DL, VT, IsOp0Nan, Op1, Max);
26654 }
26655
26656 /// Do target-specific dag combines on X86ISD::FAND nodes.
26657 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG,
26658                                   const X86Subtarget *Subtarget) {
26659   // FAND(0.0, x) -> 0.0
26660   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26661     if (C->getValueAPF().isPosZero())
26662       return N->getOperand(0);
26663
26664   // FAND(x, 0.0) -> 0.0
26665   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26666     if (C->getValueAPF().isPosZero())
26667       return N->getOperand(1);
26668
26669   return lowerX86FPLogicOp(N, DAG, Subtarget);
26670 }
26671
26672 /// Do target-specific dag combines on X86ISD::FANDN nodes
26673 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG,
26674                                    const X86Subtarget *Subtarget) {
26675   // FANDN(0.0, x) -> x
26676   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26677     if (C->getValueAPF().isPosZero())
26678       return N->getOperand(1);
26679
26680   // FANDN(x, 0.0) -> 0.0
26681   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26682     if (C->getValueAPF().isPosZero())
26683       return N->getOperand(1);
26684
26685   return lowerX86FPLogicOp(N, DAG, Subtarget);
26686 }
26687
26688 static SDValue PerformBTCombine(SDNode *N,
26689                                 SelectionDAG &DAG,
26690                                 TargetLowering::DAGCombinerInfo &DCI) {
26691   // BT ignores high bits in the bit index operand.
26692   SDValue Op1 = N->getOperand(1);
26693   if (Op1.hasOneUse()) {
26694     unsigned BitWidth = Op1.getValueSizeInBits();
26695     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
26696     APInt KnownZero, KnownOne;
26697     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
26698                                           !DCI.isBeforeLegalizeOps());
26699     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26700     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
26701         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
26702       DCI.CommitTargetLoweringOpt(TLO);
26703   }
26704   return SDValue();
26705 }
26706
26707 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
26708   SDValue Op = N->getOperand(0);
26709   if (Op.getOpcode() == ISD::BITCAST)
26710     Op = Op.getOperand(0);
26711   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
26712   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
26713       VT.getVectorElementType().getSizeInBits() ==
26714       OpVT.getVectorElementType().getSizeInBits()) {
26715     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
26716   }
26717   return SDValue();
26718 }
26719
26720 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
26721                                                const X86Subtarget *Subtarget) {
26722   EVT VT = N->getValueType(0);
26723   if (!VT.isVector())
26724     return SDValue();
26725
26726   SDValue N0 = N->getOperand(0);
26727   SDValue N1 = N->getOperand(1);
26728   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
26729   SDLoc dl(N);
26730
26731   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
26732   // both SSE and AVX2 since there is no sign-extended shift right
26733   // operation on a vector with 64-bit elements.
26734   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
26735   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
26736   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
26737       N0.getOpcode() == ISD::SIGN_EXTEND)) {
26738     SDValue N00 = N0.getOperand(0);
26739
26740     // EXTLOAD has a better solution on AVX2,
26741     // it may be replaced with X86ISD::VSEXT node.
26742     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
26743       if (!ISD::isNormalLoad(N00.getNode()))
26744         return SDValue();
26745
26746     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
26747         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
26748                                   N00, N1);
26749       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
26750     }
26751   }
26752   return SDValue();
26753 }
26754
26755 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
26756 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
26757 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
26758 /// eliminate extend, add, and shift instructions.
26759 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
26760                                        const X86Subtarget *Subtarget) {
26761   // TODO: This should be valid for other integer types.
26762   EVT VT = Sext->getValueType(0);
26763   if (VT != MVT::i64)
26764     return SDValue();
26765
26766   // We need an 'add nsw' feeding into the 'sext'.
26767   SDValue Add = Sext->getOperand(0);
26768   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
26769     return SDValue();
26770
26771   // Having a constant operand to the 'add' ensures that we are not increasing
26772   // the instruction count because the constant is extended for free below.
26773   // A constant operand can also become the displacement field of an LEA.
26774   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
26775   if (!AddOp1)
26776     return SDValue();
26777
26778   // Don't make the 'add' bigger if there's no hope of combining it with some
26779   // other 'add' or 'shl' instruction.
26780   // TODO: It may be profitable to generate simpler LEA instructions in place
26781   // of single 'add' instructions, but the cost model for selecting an LEA
26782   // currently has a high threshold.
26783   bool HasLEAPotential = false;
26784   for (auto *User : Sext->uses()) {
26785     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
26786       HasLEAPotential = true;
26787       break;
26788     }
26789   }
26790   if (!HasLEAPotential)
26791     return SDValue();
26792
26793   // Everything looks good, so pull the 'sext' ahead of the 'add'.
26794   int64_t AddConstant = AddOp1->getSExtValue();
26795   SDValue AddOp0 = Add.getOperand(0);
26796   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
26797   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
26798
26799   // The wider add is guaranteed to not wrap because both operands are
26800   // sign-extended.
26801   SDNodeFlags Flags;
26802   Flags.setNoSignedWrap(true);
26803   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
26804 }
26805
26806 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
26807                                   TargetLowering::DAGCombinerInfo &DCI,
26808                                   const X86Subtarget *Subtarget) {
26809   SDValue N0 = N->getOperand(0);
26810   EVT VT = N->getValueType(0);
26811   EVT SVT = VT.getScalarType();
26812   EVT InVT = N0.getValueType();
26813   EVT InSVT = InVT.getScalarType();
26814   SDLoc DL(N);
26815
26816   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
26817   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
26818   // This exposes the sext to the sdivrem lowering, so that it directly extends
26819   // from AH (which we otherwise need to do contortions to access).
26820   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
26821       InVT == MVT::i8 && VT == MVT::i32) {
26822     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26823     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
26824                             N0.getOperand(0), N0.getOperand(1));
26825     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26826     return R.getValue(1);
26827   }
26828
26829   if (!DCI.isBeforeLegalizeOps()) {
26830     if (InVT == MVT::i1) {
26831       SDValue Zero = DAG.getConstant(0, DL, VT);
26832       SDValue AllOnes =
26833         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26834       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26835     }
26836     return SDValue();
26837   }
26838
26839   if (VT.isVector() && Subtarget->hasSSE2()) {
26840     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26841       EVT InVT = N.getValueType();
26842       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26843                                    Size / InVT.getScalarSizeInBits());
26844       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26845                                     DAG.getUNDEF(InVT));
26846       Opnds[0] = N;
26847       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26848     };
26849
26850     // If target-size is less than 128-bits, extend to a type that would extend
26851     // to 128 bits, extend that and extract the original target vector.
26852     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26853         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26854         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26855       unsigned Scale = 128 / VT.getSizeInBits();
26856       EVT ExVT =
26857           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26858       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26859       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26860       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26861                          DAG.getIntPtrConstant(0, DL));
26862     }
26863
26864     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26865     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26866     if (VT.getSizeInBits() == 128 &&
26867         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26868         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26869       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26870       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26871     }
26872
26873     // On pre-AVX2 targets, split into 128-bit nodes of
26874     // ISD::SIGN_EXTEND_VECTOR_INREG.
26875     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26876         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26877         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26878       unsigned NumVecs = VT.getSizeInBits() / 128;
26879       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26880       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26881       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26882
26883       SmallVector<SDValue, 8> Opnds;
26884       for (unsigned i = 0, Offset = 0; i != NumVecs;
26885            ++i, Offset += NumSubElts) {
26886         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26887                                      DAG.getIntPtrConstant(Offset, DL));
26888         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26889         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26890         Opnds.push_back(SrcVec);
26891       }
26892       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26893     }
26894   }
26895
26896   if (Subtarget->hasAVX() && VT.is256BitVector())
26897     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26898       return R;
26899
26900   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26901     return NewAdd;
26902
26903   return SDValue();
26904 }
26905
26906 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26907                                  const X86Subtarget* Subtarget) {
26908   SDLoc dl(N);
26909   EVT VT = N->getValueType(0);
26910
26911   // Let legalize expand this if it isn't a legal type yet.
26912   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26913     return SDValue();
26914
26915   EVT ScalarVT = VT.getScalarType();
26916   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) || !Subtarget->hasAnyFMA())
26917     return SDValue();
26918
26919   SDValue A = N->getOperand(0);
26920   SDValue B = N->getOperand(1);
26921   SDValue C = N->getOperand(2);
26922
26923   bool NegA = (A.getOpcode() == ISD::FNEG);
26924   bool NegB = (B.getOpcode() == ISD::FNEG);
26925   bool NegC = (C.getOpcode() == ISD::FNEG);
26926
26927   // Negative multiplication when NegA xor NegB
26928   bool NegMul = (NegA != NegB);
26929   if (NegA)
26930     A = A.getOperand(0);
26931   if (NegB)
26932     B = B.getOperand(0);
26933   if (NegC)
26934     C = C.getOperand(0);
26935
26936   unsigned Opcode;
26937   if (!NegMul)
26938     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26939   else
26940     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26941
26942   return DAG.getNode(Opcode, dl, VT, A, B, C);
26943 }
26944
26945 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26946                                   TargetLowering::DAGCombinerInfo &DCI,
26947                                   const X86Subtarget *Subtarget) {
26948   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26949   //           (and (i32 x86isd::setcc_carry), 1)
26950   // This eliminates the zext. This transformation is necessary because
26951   // ISD::SETCC is always legalized to i8.
26952   SDLoc dl(N);
26953   SDValue N0 = N->getOperand(0);
26954   EVT VT = N->getValueType(0);
26955
26956   if (N0.getOpcode() == ISD::AND &&
26957       N0.hasOneUse() &&
26958       N0.getOperand(0).hasOneUse()) {
26959     SDValue N00 = N0.getOperand(0);
26960     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26961       if (!isOneConstant(N0.getOperand(1)))
26962         return SDValue();
26963       return DAG.getNode(ISD::AND, dl, VT,
26964                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26965                                      N00.getOperand(0), N00.getOperand(1)),
26966                          DAG.getConstant(1, dl, VT));
26967     }
26968   }
26969
26970   if (N0.getOpcode() == ISD::TRUNCATE &&
26971       N0.hasOneUse() &&
26972       N0.getOperand(0).hasOneUse()) {
26973     SDValue N00 = N0.getOperand(0);
26974     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26975       return DAG.getNode(ISD::AND, dl, VT,
26976                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26977                                      N00.getOperand(0), N00.getOperand(1)),
26978                          DAG.getConstant(1, dl, VT));
26979     }
26980   }
26981
26982   if (VT.is256BitVector())
26983     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26984       return R;
26985
26986   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26987   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26988   // This exposes the zext to the udivrem lowering, so that it directly extends
26989   // from AH (which we otherwise need to do contortions to access).
26990   if (N0.getOpcode() == ISD::UDIVREM &&
26991       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26992       (VT == MVT::i32 || VT == MVT::i64)) {
26993     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26994     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26995                             N0.getOperand(0), N0.getOperand(1));
26996     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26997     return R.getValue(1);
26998   }
26999
27000   return SDValue();
27001 }
27002
27003 // Optimize x == -y --> x+y == 0
27004 //          x != -y --> x+y != 0
27005 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
27006                                       const X86Subtarget* Subtarget) {
27007   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
27008   SDValue LHS = N->getOperand(0);
27009   SDValue RHS = N->getOperand(1);
27010   EVT VT = N->getValueType(0);
27011   SDLoc DL(N);
27012
27013   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
27014     if (isNullConstant(LHS.getOperand(0)) && LHS.hasOneUse()) {
27015       SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
27016                                  LHS.getOperand(1));
27017       return DAG.getSetCC(DL, N->getValueType(0), addV,
27018                           DAG.getConstant(0, DL, addV.getValueType()), CC);
27019     }
27020   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
27021     if (isNullConstant(RHS.getOperand(0)) && RHS.hasOneUse()) {
27022       SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
27023                                  RHS.getOperand(1));
27024       return DAG.getSetCC(DL, N->getValueType(0), addV,
27025                           DAG.getConstant(0, DL, addV.getValueType()), CC);
27026     }
27027
27028   if (VT.getScalarType() == MVT::i1 &&
27029       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
27030     bool IsSEXT0 =
27031         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
27032         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
27033     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
27034
27035     if (!IsSEXT0 || !IsVZero1) {
27036       // Swap the operands and update the condition code.
27037       std::swap(LHS, RHS);
27038       CC = ISD::getSetCCSwappedOperands(CC);
27039
27040       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
27041                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
27042       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
27043     }
27044
27045     if (IsSEXT0 && IsVZero1) {
27046       assert(VT == LHS.getOperand(0).getValueType() &&
27047              "Uexpected operand type");
27048       if (CC == ISD::SETGT)
27049         return DAG.getConstant(0, DL, VT);
27050       if (CC == ISD::SETLE)
27051         return DAG.getConstant(1, DL, VT);
27052       if (CC == ISD::SETEQ || CC == ISD::SETGE)
27053         return DAG.getNOT(DL, LHS.getOperand(0), VT);
27054
27055       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
27056              "Unexpected condition code!");
27057       return LHS.getOperand(0);
27058     }
27059   }
27060
27061   return SDValue();
27062 }
27063
27064 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
27065   SDValue V0 = N->getOperand(0);
27066   SDValue V1 = N->getOperand(1);
27067   SDLoc DL(N);
27068   EVT VT = N->getValueType(0);
27069
27070   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
27071   // operands and changing the mask to 1. This saves us a bunch of
27072   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
27073   // x86InstrInfo knows how to commute this back after instruction selection
27074   // if it would help register allocation.
27075
27076   // TODO: If optimizing for size or a processor that doesn't suffer from
27077   // partial register update stalls, this should be transformed into a MOVSD
27078   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
27079
27080   if (VT == MVT::v2f64)
27081     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
27082       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
27083         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
27084         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
27085       }
27086
27087   return SDValue();
27088 }
27089
27090 static SDValue PerformGatherScatterCombine(SDNode *N, SelectionDAG &DAG) {
27091   SDLoc DL(N);
27092   // Gather and Scatter instructions use k-registers for masks. The type of
27093   // the masks is v*i1. So the mask will be truncated anyway.
27094   // The SIGN_EXTEND_INREG my be dropped.
27095   SDValue Mask = N->getOperand(2);
27096   if (Mask.getOpcode() == ISD::SIGN_EXTEND_INREG) {
27097     SmallVector<SDValue, 5> NewOps(N->op_begin(), N->op_end());
27098     NewOps[2] = Mask.getOperand(0);
27099     DAG.UpdateNodeOperands(N, NewOps);
27100   }
27101   return SDValue();
27102 }
27103
27104 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
27105 // as "sbb reg,reg", since it can be extended without zext and produces
27106 // an all-ones bit which is more useful than 0/1 in some cases.
27107 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
27108                                MVT VT) {
27109   if (VT == MVT::i8)
27110     return DAG.getNode(ISD::AND, DL, VT,
27111                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
27112                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
27113                                    EFLAGS),
27114                        DAG.getConstant(1, DL, VT));
27115   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
27116   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
27117                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
27118                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
27119                                  EFLAGS));
27120 }
27121
27122 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
27123 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
27124                                    TargetLowering::DAGCombinerInfo &DCI,
27125                                    const X86Subtarget *Subtarget) {
27126   SDLoc DL(N);
27127   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
27128   SDValue EFLAGS = N->getOperand(1);
27129
27130   if (CC == X86::COND_A) {
27131     // Try to convert COND_A into COND_B in an attempt to facilitate
27132     // materializing "setb reg".
27133     //
27134     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
27135     // cannot take an immediate as its first operand.
27136     //
27137     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
27138         EFLAGS.getValueType().isInteger() &&
27139         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
27140       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
27141                                    EFLAGS.getNode()->getVTList(),
27142                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
27143       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
27144       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
27145     }
27146   }
27147
27148   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
27149   // a zext and produces an all-ones bit which is more useful than 0/1 in some
27150   // cases.
27151   if (CC == X86::COND_B)
27152     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
27153
27154   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
27155     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
27156     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
27157   }
27158
27159   return SDValue();
27160 }
27161
27162 // Optimize branch condition evaluation.
27163 //
27164 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
27165                                     TargetLowering::DAGCombinerInfo &DCI,
27166                                     const X86Subtarget *Subtarget) {
27167   SDLoc DL(N);
27168   SDValue Chain = N->getOperand(0);
27169   SDValue Dest = N->getOperand(1);
27170   SDValue EFLAGS = N->getOperand(3);
27171   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
27172
27173   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
27174     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
27175     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
27176                        Flags);
27177   }
27178
27179   return SDValue();
27180 }
27181
27182 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
27183                                                          SelectionDAG &DAG) {
27184   // Take advantage of vector comparisons producing 0 or -1 in each lane to
27185   // optimize away operation when it's from a constant.
27186   //
27187   // The general transformation is:
27188   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
27189   //       AND(VECTOR_CMP(x,y), constant2)
27190   //    constant2 = UNARYOP(constant)
27191
27192   // Early exit if this isn't a vector operation, the operand of the
27193   // unary operation isn't a bitwise AND, or if the sizes of the operations
27194   // aren't the same.
27195   EVT VT = N->getValueType(0);
27196   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
27197       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
27198       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
27199     return SDValue();
27200
27201   // Now check that the other operand of the AND is a constant. We could
27202   // make the transformation for non-constant splats as well, but it's unclear
27203   // that would be a benefit as it would not eliminate any operations, just
27204   // perform one more step in scalar code before moving to the vector unit.
27205   if (BuildVectorSDNode *BV =
27206           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
27207     // Bail out if the vector isn't a constant.
27208     if (!BV->isConstant())
27209       return SDValue();
27210
27211     // Everything checks out. Build up the new and improved node.
27212     SDLoc DL(N);
27213     EVT IntVT = BV->getValueType(0);
27214     // Create a new constant of the appropriate type for the transformed
27215     // DAG.
27216     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
27217     // The AND node needs bitcasts to/from an integer vector type around it.
27218     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
27219     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
27220                                  N->getOperand(0)->getOperand(0), MaskConst);
27221     SDValue Res = DAG.getBitcast(VT, NewAnd);
27222     return Res;
27223   }
27224
27225   return SDValue();
27226 }
27227
27228 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27229                                         const X86Subtarget *Subtarget) {
27230   SDValue Op0 = N->getOperand(0);
27231   EVT VT = N->getValueType(0);
27232   EVT InVT = Op0.getValueType();
27233   EVT InSVT = InVT.getScalarType();
27234   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
27235
27236   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
27237   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
27238   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27239     SDLoc dl(N);
27240     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27241                                  InVT.getVectorNumElements());
27242     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
27243
27244     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
27245       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
27246
27247     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27248   }
27249
27250   return SDValue();
27251 }
27252
27253 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27254                                         const X86Subtarget *Subtarget) {
27255   // First try to optimize away the conversion entirely when it's
27256   // conditionally from a constant. Vectors only.
27257   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
27258     return Res;
27259
27260   // Now move on to more general possibilities.
27261   SDValue Op0 = N->getOperand(0);
27262   EVT VT = N->getValueType(0);
27263   EVT InVT = Op0.getValueType();
27264   EVT InSVT = InVT.getScalarType();
27265
27266   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
27267   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
27268   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27269     SDLoc dl(N);
27270     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27271                                  InVT.getVectorNumElements());
27272     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
27273     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27274   }
27275
27276   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
27277   // a 32-bit target where SSE doesn't support i64->FP operations.
27278   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
27279     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
27280     EVT LdVT = Ld->getValueType(0);
27281
27282     // This transformation is not supported if the result type is f16
27283     if (VT == MVT::f16)
27284       return SDValue();
27285
27286     if (!Ld->isVolatile() && !VT.isVector() &&
27287         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
27288         !Subtarget->is64Bit() && LdVT == MVT::i64) {
27289       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
27290           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
27291       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
27292       return FILDChain;
27293     }
27294   }
27295   return SDValue();
27296 }
27297
27298 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
27299 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
27300                                  X86TargetLowering::DAGCombinerInfo &DCI) {
27301   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
27302   // the result is either zero or one (depending on the input carry bit).
27303   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
27304   if (X86::isZeroNode(N->getOperand(0)) &&
27305       X86::isZeroNode(N->getOperand(1)) &&
27306       // We don't have a good way to replace an EFLAGS use, so only do this when
27307       // dead right now.
27308       SDValue(N, 1).use_empty()) {
27309     SDLoc DL(N);
27310     EVT VT = N->getValueType(0);
27311     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
27312     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
27313                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
27314                                            DAG.getConstant(X86::COND_B, DL,
27315                                                            MVT::i8),
27316                                            N->getOperand(2)),
27317                                DAG.getConstant(1, DL, VT));
27318     return DCI.CombineTo(N, Res1, CarryOut);
27319   }
27320
27321   return SDValue();
27322 }
27323
27324 // fold (add Y, (sete  X, 0)) -> adc  0, Y
27325 //      (add Y, (setne X, 0)) -> sbb -1, Y
27326 //      (sub (sete  X, 0), Y) -> sbb  0, Y
27327 //      (sub (setne X, 0), Y) -> adc -1, Y
27328 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
27329   SDLoc DL(N);
27330
27331   // Look through ZExts.
27332   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
27333   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
27334     return SDValue();
27335
27336   SDValue SetCC = Ext.getOperand(0);
27337   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
27338     return SDValue();
27339
27340   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
27341   if (CC != X86::COND_E && CC != X86::COND_NE)
27342     return SDValue();
27343
27344   SDValue Cmp = SetCC.getOperand(1);
27345   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
27346       !X86::isZeroNode(Cmp.getOperand(1)) ||
27347       !Cmp.getOperand(0).getValueType().isInteger())
27348     return SDValue();
27349
27350   SDValue CmpOp0 = Cmp.getOperand(0);
27351   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
27352                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
27353
27354   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
27355   if (CC == X86::COND_NE)
27356     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
27357                        DL, OtherVal.getValueType(), OtherVal,
27358                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
27359                        NewCmp);
27360   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
27361                      DL, OtherVal.getValueType(), OtherVal,
27362                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
27363 }
27364
27365 /// PerformADDCombine - Do target-specific dag combines on integer adds.
27366 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
27367                                  const X86Subtarget *Subtarget) {
27368   EVT VT = N->getValueType(0);
27369   SDValue Op0 = N->getOperand(0);
27370   SDValue Op1 = N->getOperand(1);
27371
27372   // Try to synthesize horizontal adds from adds of shuffles.
27373   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27374        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27375       isHorizontalBinOp(Op0, Op1, true))
27376     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
27377
27378   return OptimizeConditionalInDecrement(N, DAG);
27379 }
27380
27381 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
27382                                  const X86Subtarget *Subtarget) {
27383   SDValue Op0 = N->getOperand(0);
27384   SDValue Op1 = N->getOperand(1);
27385
27386   // X86 can't encode an immediate LHS of a sub. See if we can push the
27387   // negation into a preceding instruction.
27388   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
27389     // If the RHS of the sub is a XOR with one use and a constant, invert the
27390     // immediate. Then add one to the LHS of the sub so we can turn
27391     // X-Y -> X+~Y+1, saving one register.
27392     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
27393         isa<ConstantSDNode>(Op1.getOperand(1))) {
27394       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
27395       EVT VT = Op0.getValueType();
27396       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
27397                                    Op1.getOperand(0),
27398                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
27399       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
27400                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
27401     }
27402   }
27403
27404   // Try to synthesize horizontal adds from adds of shuffles.
27405   EVT VT = N->getValueType(0);
27406   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27407        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27408       isHorizontalBinOp(Op0, Op1, true))
27409     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
27410
27411   return OptimizeConditionalInDecrement(N, DAG);
27412 }
27413
27414 /// performVZEXTCombine - Performs build vector combines
27415 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
27416                                    TargetLowering::DAGCombinerInfo &DCI,
27417                                    const X86Subtarget *Subtarget) {
27418   SDLoc DL(N);
27419   MVT VT = N->getSimpleValueType(0);
27420   SDValue Op = N->getOperand(0);
27421   MVT OpVT = Op.getSimpleValueType();
27422   MVT OpEltVT = OpVT.getVectorElementType();
27423   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
27424
27425   // (vzext (bitcast (vzext (x)) -> (vzext x)
27426   SDValue V = Op;
27427   while (V.getOpcode() == ISD::BITCAST)
27428     V = V.getOperand(0);
27429
27430   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
27431     MVT InnerVT = V.getSimpleValueType();
27432     MVT InnerEltVT = InnerVT.getVectorElementType();
27433
27434     // If the element sizes match exactly, we can just do one larger vzext. This
27435     // is always an exact type match as vzext operates on integer types.
27436     if (OpEltVT == InnerEltVT) {
27437       assert(OpVT == InnerVT && "Types must match for vzext!");
27438       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
27439     }
27440
27441     // The only other way we can combine them is if only a single element of the
27442     // inner vzext is used in the input to the outer vzext.
27443     if (InnerEltVT.getSizeInBits() < InputBits)
27444       return SDValue();
27445
27446     // In this case, the inner vzext is completely dead because we're going to
27447     // only look at bits inside of the low element. Just do the outer vzext on
27448     // a bitcast of the input to the inner.
27449     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
27450   }
27451
27452   // Check if we can bypass extracting and re-inserting an element of an input
27453   // vector. Essentially:
27454   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
27455   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
27456       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
27457       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
27458     SDValue ExtractedV = V.getOperand(0);
27459     SDValue OrigV = ExtractedV.getOperand(0);
27460     if (isNullConstant(ExtractedV.getOperand(1))) {
27461         MVT OrigVT = OrigV.getSimpleValueType();
27462         // Extract a subvector if necessary...
27463         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
27464           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
27465           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
27466                                     OrigVT.getVectorNumElements() / Ratio);
27467           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
27468                               DAG.getIntPtrConstant(0, DL));
27469         }
27470         Op = DAG.getBitcast(OpVT, OrigV);
27471         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
27472       }
27473   }
27474
27475   return SDValue();
27476 }
27477
27478 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
27479                                              DAGCombinerInfo &DCI) const {
27480   SelectionDAG &DAG = DCI.DAG;
27481   switch (N->getOpcode()) {
27482   default: break;
27483   case ISD::EXTRACT_VECTOR_ELT:
27484     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
27485   case ISD::VSELECT:
27486   case ISD::SELECT:
27487   case X86ISD::SHRUNKBLEND:
27488     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
27489   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
27490   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
27491   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
27492   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
27493   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
27494   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
27495   case ISD::SHL:
27496   case ISD::SRA:
27497   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
27498   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
27499   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
27500   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
27501   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
27502   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
27503   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
27504   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
27505   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
27506   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
27507   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
27508   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
27509   case ISD::FNEG:           return PerformFNEGCombine(N, DAG, Subtarget);
27510   case ISD::TRUNCATE:       return PerformTRUNCATECombine(N, DAG, Subtarget);
27511   case X86ISD::FXOR:
27512   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
27513   case X86ISD::FMIN:
27514   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
27515   case ISD::FMAXNUM:        return performFMaxNumCombine(N, DAG, Subtarget);
27516   case X86ISD::FAND:        return PerformFANDCombine(N, DAG, Subtarget);
27517   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG, Subtarget);
27518   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
27519   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
27520   case ISD::ANY_EXTEND:
27521   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
27522   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
27523   case ISD::SIGN_EXTEND_INREG:
27524     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
27525   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
27526   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
27527   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
27528   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
27529   case X86ISD::SHUFP:       // Handle all target specific shuffles
27530   case X86ISD::PALIGNR:
27531   case X86ISD::UNPCKH:
27532   case X86ISD::UNPCKL:
27533   case X86ISD::MOVHLPS:
27534   case X86ISD::MOVLHPS:
27535   case X86ISD::PSHUFB:
27536   case X86ISD::PSHUFD:
27537   case X86ISD::PSHUFHW:
27538   case X86ISD::PSHUFLW:
27539   case X86ISD::MOVSS:
27540   case X86ISD::MOVSD:
27541   case X86ISD::VPERMILPI:
27542   case X86ISD::VPERM2X128:
27543   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
27544   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
27545   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
27546   case ISD::MGATHER:
27547   case ISD::MSCATTER:       return PerformGatherScatterCombine(N, DAG);
27548   }
27549
27550   return SDValue();
27551 }
27552
27553 /// isTypeDesirableForOp - Return true if the target has native support for
27554 /// the specified value type and it is 'desirable' to use the type for the
27555 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
27556 /// instruction encodings are longer and some i16 instructions are slow.
27557 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
27558   if (!isTypeLegal(VT))
27559     return false;
27560   if (VT != MVT::i16)
27561     return true;
27562
27563   switch (Opc) {
27564   default:
27565     return true;
27566   case ISD::LOAD:
27567   case ISD::SIGN_EXTEND:
27568   case ISD::ZERO_EXTEND:
27569   case ISD::ANY_EXTEND:
27570   case ISD::SHL:
27571   case ISD::SRL:
27572   case ISD::SUB:
27573   case ISD::ADD:
27574   case ISD::MUL:
27575   case ISD::AND:
27576   case ISD::OR:
27577   case ISD::XOR:
27578     return false;
27579   }
27580 }
27581
27582 /// IsDesirableToPromoteOp - This method query the target whether it is
27583 /// beneficial for dag combiner to promote the specified node. If true, it
27584 /// should return the desired promotion type by reference.
27585 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
27586   EVT VT = Op.getValueType();
27587   if (VT != MVT::i16)
27588     return false;
27589
27590   bool Promote = false;
27591   bool Commute = false;
27592   switch (Op.getOpcode()) {
27593   default: break;
27594   case ISD::LOAD: {
27595     LoadSDNode *LD = cast<LoadSDNode>(Op);
27596     // If the non-extending load has a single use and it's not live out, then it
27597     // might be folded.
27598     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
27599                                                      Op.hasOneUse()*/) {
27600       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
27601              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
27602         // The only case where we'd want to promote LOAD (rather then it being
27603         // promoted as an operand is when it's only use is liveout.
27604         if (UI->getOpcode() != ISD::CopyToReg)
27605           return false;
27606       }
27607     }
27608     Promote = true;
27609     break;
27610   }
27611   case ISD::SIGN_EXTEND:
27612   case ISD::ZERO_EXTEND:
27613   case ISD::ANY_EXTEND:
27614     Promote = true;
27615     break;
27616   case ISD::SHL:
27617   case ISD::SRL: {
27618     SDValue N0 = Op.getOperand(0);
27619     // Look out for (store (shl (load), x)).
27620     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
27621       return false;
27622     Promote = true;
27623     break;
27624   }
27625   case ISD::ADD:
27626   case ISD::MUL:
27627   case ISD::AND:
27628   case ISD::OR:
27629   case ISD::XOR:
27630     Commute = true;
27631     // fallthrough
27632   case ISD::SUB: {
27633     SDValue N0 = Op.getOperand(0);
27634     SDValue N1 = Op.getOperand(1);
27635     if (!Commute && MayFoldLoad(N1))
27636       return false;
27637     // Avoid disabling potential load folding opportunities.
27638     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
27639       return false;
27640     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
27641       return false;
27642     Promote = true;
27643   }
27644   }
27645
27646   PVT = MVT::i32;
27647   return Promote;
27648 }
27649
27650 //===----------------------------------------------------------------------===//
27651 //                           X86 Inline Assembly Support
27652 //===----------------------------------------------------------------------===//
27653
27654 // Helper to match a string separated by whitespace.
27655 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
27656   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
27657
27658   for (StringRef Piece : Pieces) {
27659     if (!S.startswith(Piece)) // Check if the piece matches.
27660       return false;
27661
27662     S = S.substr(Piece.size());
27663     StringRef::size_type Pos = S.find_first_not_of(" \t");
27664     if (Pos == 0) // We matched a prefix.
27665       return false;
27666
27667     S = S.substr(Pos);
27668   }
27669
27670   return S.empty();
27671 }
27672
27673 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
27674
27675   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
27676     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
27677         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
27678         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
27679
27680       if (AsmPieces.size() == 3)
27681         return true;
27682       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
27683         return true;
27684     }
27685   }
27686   return false;
27687 }
27688
27689 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
27690   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
27691
27692   std::string AsmStr = IA->getAsmString();
27693
27694   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
27695   if (!Ty || Ty->getBitWidth() % 16 != 0)
27696     return false;
27697
27698   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
27699   SmallVector<StringRef, 4> AsmPieces;
27700   SplitString(AsmStr, AsmPieces, ";\n");
27701
27702   switch (AsmPieces.size()) {
27703   default: return false;
27704   case 1:
27705     // FIXME: this should verify that we are targeting a 486 or better.  If not,
27706     // we will turn this bswap into something that will be lowered to logical
27707     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
27708     // lower so don't worry about this.
27709     // bswap $0
27710     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
27711         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
27712         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
27713         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
27714         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
27715         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
27716       // No need to check constraints, nothing other than the equivalent of
27717       // "=r,0" would be valid here.
27718       return IntrinsicLowering::LowerToByteSwap(CI);
27719     }
27720
27721     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
27722     if (CI->getType()->isIntegerTy(16) &&
27723         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27724         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
27725          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
27726       AsmPieces.clear();
27727       StringRef ConstraintsStr = IA->getConstraintString();
27728       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27729       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27730       if (clobbersFlagRegisters(AsmPieces))
27731         return IntrinsicLowering::LowerToByteSwap(CI);
27732     }
27733     break;
27734   case 3:
27735     if (CI->getType()->isIntegerTy(32) &&
27736         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27737         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
27738         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
27739         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
27740       AsmPieces.clear();
27741       StringRef ConstraintsStr = IA->getConstraintString();
27742       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27743       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27744       if (clobbersFlagRegisters(AsmPieces))
27745         return IntrinsicLowering::LowerToByteSwap(CI);
27746     }
27747
27748     if (CI->getType()->isIntegerTy(64)) {
27749       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
27750       if (Constraints.size() >= 2 &&
27751           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
27752           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
27753         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
27754         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
27755             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
27756             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
27757           return IntrinsicLowering::LowerToByteSwap(CI);
27758       }
27759     }
27760     break;
27761   }
27762   return false;
27763 }
27764
27765 /// getConstraintType - Given a constraint letter, return the type of
27766 /// constraint it is for this target.
27767 X86TargetLowering::ConstraintType
27768 X86TargetLowering::getConstraintType(StringRef Constraint) const {
27769   if (Constraint.size() == 1) {
27770     switch (Constraint[0]) {
27771     case 'R':
27772     case 'q':
27773     case 'Q':
27774     case 'f':
27775     case 't':
27776     case 'u':
27777     case 'y':
27778     case 'x':
27779     case 'Y':
27780     case 'l':
27781       return C_RegisterClass;
27782     case 'a':
27783     case 'b':
27784     case 'c':
27785     case 'd':
27786     case 'S':
27787     case 'D':
27788     case 'A':
27789       return C_Register;
27790     case 'I':
27791     case 'J':
27792     case 'K':
27793     case 'L':
27794     case 'M':
27795     case 'N':
27796     case 'G':
27797     case 'C':
27798     case 'e':
27799     case 'Z':
27800       return C_Other;
27801     default:
27802       break;
27803     }
27804   }
27805   return TargetLowering::getConstraintType(Constraint);
27806 }
27807
27808 /// Examine constraint type and operand type and determine a weight value.
27809 /// This object must already have been set up with the operand type
27810 /// and the current alternative constraint selected.
27811 TargetLowering::ConstraintWeight
27812   X86TargetLowering::getSingleConstraintMatchWeight(
27813     AsmOperandInfo &info, const char *constraint) const {
27814   ConstraintWeight weight = CW_Invalid;
27815   Value *CallOperandVal = info.CallOperandVal;
27816     // If we don't have a value, we can't do a match,
27817     // but allow it at the lowest weight.
27818   if (!CallOperandVal)
27819     return CW_Default;
27820   Type *type = CallOperandVal->getType();
27821   // Look at the constraint type.
27822   switch (*constraint) {
27823   default:
27824     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27825   case 'R':
27826   case 'q':
27827   case 'Q':
27828   case 'a':
27829   case 'b':
27830   case 'c':
27831   case 'd':
27832   case 'S':
27833   case 'D':
27834   case 'A':
27835     if (CallOperandVal->getType()->isIntegerTy())
27836       weight = CW_SpecificReg;
27837     break;
27838   case 'f':
27839   case 't':
27840   case 'u':
27841     if (type->isFloatingPointTy())
27842       weight = CW_SpecificReg;
27843     break;
27844   case 'y':
27845     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27846       weight = CW_SpecificReg;
27847     break;
27848   case 'x':
27849   case 'Y':
27850     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27851         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27852       weight = CW_Register;
27853     break;
27854   case 'I':
27855     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27856       if (C->getZExtValue() <= 31)
27857         weight = CW_Constant;
27858     }
27859     break;
27860   case 'J':
27861     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27862       if (C->getZExtValue() <= 63)
27863         weight = CW_Constant;
27864     }
27865     break;
27866   case 'K':
27867     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27868       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27869         weight = CW_Constant;
27870     }
27871     break;
27872   case 'L':
27873     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27874       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27875         weight = CW_Constant;
27876     }
27877     break;
27878   case 'M':
27879     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27880       if (C->getZExtValue() <= 3)
27881         weight = CW_Constant;
27882     }
27883     break;
27884   case 'N':
27885     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27886       if (C->getZExtValue() <= 0xff)
27887         weight = CW_Constant;
27888     }
27889     break;
27890   case 'G':
27891   case 'C':
27892     if (isa<ConstantFP>(CallOperandVal)) {
27893       weight = CW_Constant;
27894     }
27895     break;
27896   case 'e':
27897     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27898       if ((C->getSExtValue() >= -0x80000000LL) &&
27899           (C->getSExtValue() <= 0x7fffffffLL))
27900         weight = CW_Constant;
27901     }
27902     break;
27903   case 'Z':
27904     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27905       if (C->getZExtValue() <= 0xffffffff)
27906         weight = CW_Constant;
27907     }
27908     break;
27909   }
27910   return weight;
27911 }
27912
27913 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27914 /// with another that has more specific requirements based on the type of the
27915 /// corresponding operand.
27916 const char *X86TargetLowering::
27917 LowerXConstraint(EVT ConstraintVT) const {
27918   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27919   // 'f' like normal targets.
27920   if (ConstraintVT.isFloatingPoint()) {
27921     if (Subtarget->hasSSE2())
27922       return "Y";
27923     if (Subtarget->hasSSE1())
27924       return "x";
27925   }
27926
27927   return TargetLowering::LowerXConstraint(ConstraintVT);
27928 }
27929
27930 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27931 /// vector.  If it is invalid, don't add anything to Ops.
27932 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27933                                                      std::string &Constraint,
27934                                                      std::vector<SDValue>&Ops,
27935                                                      SelectionDAG &DAG) const {
27936   SDValue Result;
27937
27938   // Only support length 1 constraints for now.
27939   if (Constraint.length() > 1) return;
27940
27941   char ConstraintLetter = Constraint[0];
27942   switch (ConstraintLetter) {
27943   default: break;
27944   case 'I':
27945     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27946       if (C->getZExtValue() <= 31) {
27947         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27948                                        Op.getValueType());
27949         break;
27950       }
27951     }
27952     return;
27953   case 'J':
27954     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27955       if (C->getZExtValue() <= 63) {
27956         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27957                                        Op.getValueType());
27958         break;
27959       }
27960     }
27961     return;
27962   case 'K':
27963     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27964       if (isInt<8>(C->getSExtValue())) {
27965         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27966                                        Op.getValueType());
27967         break;
27968       }
27969     }
27970     return;
27971   case 'L':
27972     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27973       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27974           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27975         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27976                                        Op.getValueType());
27977         break;
27978       }
27979     }
27980     return;
27981   case 'M':
27982     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27983       if (C->getZExtValue() <= 3) {
27984         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27985                                        Op.getValueType());
27986         break;
27987       }
27988     }
27989     return;
27990   case 'N':
27991     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27992       if (C->getZExtValue() <= 255) {
27993         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27994                                        Op.getValueType());
27995         break;
27996       }
27997     }
27998     return;
27999   case 'O':
28000     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28001       if (C->getZExtValue() <= 127) {
28002         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28003                                        Op.getValueType());
28004         break;
28005       }
28006     }
28007     return;
28008   case 'e': {
28009     // 32-bit signed value
28010     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28011       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
28012                                            C->getSExtValue())) {
28013         // Widen to 64 bits here to get it sign extended.
28014         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
28015         break;
28016       }
28017     // FIXME gcc accepts some relocatable values here too, but only in certain
28018     // memory models; it's complicated.
28019     }
28020     return;
28021   }
28022   case 'Z': {
28023     // 32-bit unsigned value
28024     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28025       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
28026                                            C->getZExtValue())) {
28027         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28028                                        Op.getValueType());
28029         break;
28030       }
28031     }
28032     // FIXME gcc accepts some relocatable values here too, but only in certain
28033     // memory models; it's complicated.
28034     return;
28035   }
28036   case 'i': {
28037     // Literal immediates are always ok.
28038     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
28039       // Widen to 64 bits here to get it sign extended.
28040       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
28041       break;
28042     }
28043
28044     // In any sort of PIC mode addresses need to be computed at runtime by
28045     // adding in a register or some sort of table lookup.  These can't
28046     // be used as immediates.
28047     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
28048       return;
28049
28050     // If we are in non-pic codegen mode, we allow the address of a global (with
28051     // an optional displacement) to be used with 'i'.
28052     GlobalAddressSDNode *GA = nullptr;
28053     int64_t Offset = 0;
28054
28055     // Match either (GA), (GA+C), (GA+C1+C2), etc.
28056     while (1) {
28057       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
28058         Offset += GA->getOffset();
28059         break;
28060       } else if (Op.getOpcode() == ISD::ADD) {
28061         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
28062           Offset += C->getZExtValue();
28063           Op = Op.getOperand(0);
28064           continue;
28065         }
28066       } else if (Op.getOpcode() == ISD::SUB) {
28067         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
28068           Offset += -C->getZExtValue();
28069           Op = Op.getOperand(0);
28070           continue;
28071         }
28072       }
28073
28074       // Otherwise, this isn't something we can handle, reject it.
28075       return;
28076     }
28077
28078     const GlobalValue *GV = GA->getGlobal();
28079     // If we require an extra load to get this address, as in PIC mode, we
28080     // can't accept it.
28081     if (isGlobalStubReference(
28082             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
28083       return;
28084
28085     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
28086                                         GA->getValueType(0), Offset);
28087     break;
28088   }
28089   }
28090
28091   if (Result.getNode()) {
28092     Ops.push_back(Result);
28093     return;
28094   }
28095   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
28096 }
28097
28098 std::pair<unsigned, const TargetRegisterClass *>
28099 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
28100                                                 StringRef Constraint,
28101                                                 MVT VT) const {
28102   // First, see if this is a constraint that directly corresponds to an LLVM
28103   // register class.
28104   if (Constraint.size() == 1) {
28105     // GCC Constraint Letters
28106     switch (Constraint[0]) {
28107     default: break;
28108       // TODO: Slight differences here in allocation order and leaving
28109       // RIP in the class. Do they matter any more here than they do
28110       // in the normal allocation?
28111     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
28112       if (Subtarget->is64Bit()) {
28113         if (VT == MVT::i32 || VT == MVT::f32)
28114           return std::make_pair(0U, &X86::GR32RegClass);
28115         if (VT == MVT::i16)
28116           return std::make_pair(0U, &X86::GR16RegClass);
28117         if (VT == MVT::i8 || VT == MVT::i1)
28118           return std::make_pair(0U, &X86::GR8RegClass);
28119         if (VT == MVT::i64 || VT == MVT::f64)
28120           return std::make_pair(0U, &X86::GR64RegClass);
28121         break;
28122       }
28123       // 32-bit fallthrough
28124     case 'Q':   // Q_REGS
28125       if (VT == MVT::i32 || VT == MVT::f32)
28126         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
28127       if (VT == MVT::i16)
28128         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
28129       if (VT == MVT::i8 || VT == MVT::i1)
28130         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
28131       if (VT == MVT::i64)
28132         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
28133       break;
28134     case 'r':   // GENERAL_REGS
28135     case 'l':   // INDEX_REGS
28136       if (VT == MVT::i8 || VT == MVT::i1)
28137         return std::make_pair(0U, &X86::GR8RegClass);
28138       if (VT == MVT::i16)
28139         return std::make_pair(0U, &X86::GR16RegClass);
28140       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
28141         return std::make_pair(0U, &X86::GR32RegClass);
28142       return std::make_pair(0U, &X86::GR64RegClass);
28143     case 'R':   // LEGACY_REGS
28144       if (VT == MVT::i8 || VT == MVT::i1)
28145         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
28146       if (VT == MVT::i16)
28147         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
28148       if (VT == MVT::i32 || !Subtarget->is64Bit())
28149         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
28150       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
28151     case 'f':  // FP Stack registers.
28152       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
28153       // value to the correct fpstack register class.
28154       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
28155         return std::make_pair(0U, &X86::RFP32RegClass);
28156       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
28157         return std::make_pair(0U, &X86::RFP64RegClass);
28158       return std::make_pair(0U, &X86::RFP80RegClass);
28159     case 'y':   // MMX_REGS if MMX allowed.
28160       if (!Subtarget->hasMMX()) break;
28161       return std::make_pair(0U, &X86::VR64RegClass);
28162     case 'Y':   // SSE_REGS if SSE2 allowed
28163       if (!Subtarget->hasSSE2()) break;
28164       // FALL THROUGH.
28165     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
28166       if (!Subtarget->hasSSE1()) break;
28167
28168       switch (VT.SimpleTy) {
28169       default: break;
28170       // Scalar SSE types.
28171       case MVT::f32:
28172       case MVT::i32:
28173         return std::make_pair(0U, &X86::FR32RegClass);
28174       case MVT::f64:
28175       case MVT::i64:
28176         return std::make_pair(0U, &X86::FR64RegClass);
28177       // TODO: Handle f128 and i128 in FR128RegClass after it is tested well.
28178       // Vector types.
28179       case MVT::v16i8:
28180       case MVT::v8i16:
28181       case MVT::v4i32:
28182       case MVT::v2i64:
28183       case MVT::v4f32:
28184       case MVT::v2f64:
28185         return std::make_pair(0U, &X86::VR128RegClass);
28186       // AVX types.
28187       case MVT::v32i8:
28188       case MVT::v16i16:
28189       case MVT::v8i32:
28190       case MVT::v4i64:
28191       case MVT::v8f32:
28192       case MVT::v4f64:
28193         return std::make_pair(0U, &X86::VR256RegClass);
28194       case MVT::v8f64:
28195       case MVT::v16f32:
28196       case MVT::v16i32:
28197       case MVT::v8i64:
28198         return std::make_pair(0U, &X86::VR512RegClass);
28199       }
28200       break;
28201     }
28202   }
28203
28204   // Use the default implementation in TargetLowering to convert the register
28205   // constraint into a member of a register class.
28206   std::pair<unsigned, const TargetRegisterClass*> Res;
28207   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
28208
28209   // Not found as a standard register?
28210   if (!Res.second) {
28211     // Map st(0) -> st(7) -> ST0
28212     if (Constraint.size() == 7 && Constraint[0] == '{' &&
28213         tolower(Constraint[1]) == 's' &&
28214         tolower(Constraint[2]) == 't' &&
28215         Constraint[3] == '(' &&
28216         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
28217         Constraint[5] == ')' &&
28218         Constraint[6] == '}') {
28219
28220       Res.first = X86::FP0+Constraint[4]-'0';
28221       Res.second = &X86::RFP80RegClass;
28222       return Res;
28223     }
28224
28225     // GCC allows "st(0)" to be called just plain "st".
28226     if (StringRef("{st}").equals_lower(Constraint)) {
28227       Res.first = X86::FP0;
28228       Res.second = &X86::RFP80RegClass;
28229       return Res;
28230     }
28231
28232     // flags -> EFLAGS
28233     if (StringRef("{flags}").equals_lower(Constraint)) {
28234       Res.first = X86::EFLAGS;
28235       Res.second = &X86::CCRRegClass;
28236       return Res;
28237     }
28238
28239     // 'A' means EAX + EDX.
28240     if (Constraint == "A") {
28241       Res.first = X86::EAX;
28242       Res.second = &X86::GR32_ADRegClass;
28243       return Res;
28244     }
28245     return Res;
28246   }
28247
28248   // Otherwise, check to see if this is a register class of the wrong value
28249   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
28250   // turn into {ax},{dx}.
28251   // MVT::Other is used to specify clobber names.
28252   if (Res.second->hasType(VT) || VT == MVT::Other)
28253     return Res;   // Correct type already, nothing to do.
28254
28255   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
28256   // return "eax". This should even work for things like getting 64bit integer
28257   // registers when given an f64 type.
28258   const TargetRegisterClass *Class = Res.second;
28259   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
28260       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
28261     unsigned Size = VT.getSizeInBits();
28262     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
28263                                   : Size == 16 ? MVT::i16
28264                                   : Size == 32 ? MVT::i32
28265                                   : Size == 64 ? MVT::i64
28266                                   : MVT::Other;
28267     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
28268     if (DestReg > 0) {
28269       Res.first = DestReg;
28270       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
28271                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
28272                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
28273                  : &X86::GR64RegClass;
28274       assert(Res.second->contains(Res.first) && "Register in register class");
28275     } else {
28276       // No register found/type mismatch.
28277       Res.first = 0;
28278       Res.second = nullptr;
28279     }
28280   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
28281              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
28282              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
28283              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
28284              Class == &X86::VR512RegClass) {
28285     // Handle references to XMM physical registers that got mapped into the
28286     // wrong class.  This can happen with constraints like {xmm0} where the
28287     // target independent register mapper will just pick the first match it can
28288     // find, ignoring the required type.
28289
28290     // TODO: Handle f128 and i128 in FR128RegClass after it is tested well.
28291     if (VT == MVT::f32 || VT == MVT::i32)
28292       Res.second = &X86::FR32RegClass;
28293     else if (VT == MVT::f64 || VT == MVT::i64)
28294       Res.second = &X86::FR64RegClass;
28295     else if (X86::VR128RegClass.hasType(VT))
28296       Res.second = &X86::VR128RegClass;
28297     else if (X86::VR256RegClass.hasType(VT))
28298       Res.second = &X86::VR256RegClass;
28299     else if (X86::VR512RegClass.hasType(VT))
28300       Res.second = &X86::VR512RegClass;
28301     else {
28302       // Type mismatch and not a clobber: Return an error;
28303       Res.first = 0;
28304       Res.second = nullptr;
28305     }
28306   }
28307
28308   return Res;
28309 }
28310
28311 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
28312                                             const AddrMode &AM, Type *Ty,
28313                                             unsigned AS) const {
28314   // Scaling factors are not free at all.
28315   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
28316   // will take 2 allocations in the out of order engine instead of 1
28317   // for plain addressing mode, i.e. inst (reg1).
28318   // E.g.,
28319   // vaddps (%rsi,%drx), %ymm0, %ymm1
28320   // Requires two allocations (one for the load, one for the computation)
28321   // whereas:
28322   // vaddps (%rsi), %ymm0, %ymm1
28323   // Requires just 1 allocation, i.e., freeing allocations for other operations
28324   // and having less micro operations to execute.
28325   //
28326   // For some X86 architectures, this is even worse because for instance for
28327   // stores, the complex addressing mode forces the instruction to use the
28328   // "load" ports instead of the dedicated "store" port.
28329   // E.g., on Haswell:
28330   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
28331   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
28332   if (isLegalAddressingMode(DL, AM, Ty, AS))
28333     // Scale represents reg2 * scale, thus account for 1
28334     // as soon as we use a second register.
28335     return AM.Scale != 0;
28336   return -1;
28337 }
28338
28339 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
28340   // Integer division on x86 is expensive. However, when aggressively optimizing
28341   // for code size, we prefer to use a div instruction, as it is usually smaller
28342   // than the alternative sequence.
28343   // The exception to this is vector division. Since x86 doesn't have vector
28344   // integer division, leaving the division as-is is a loss even in terms of
28345   // size, because it will have to be scalarized, while the alternative code
28346   // sequence can be performed in vector form.
28347   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
28348                                    Attribute::MinSize);
28349   return OptSize && !VT.isVector();
28350 }
28351
28352 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
28353        TargetLowering::ArgListTy& Args) const {
28354   // The MCU psABI requires some arguments to be passed in-register.
28355   // For regular calls, the inreg arguments are marked by the front-end.
28356   // However, for compiler generated library calls, we have to patch this
28357   // up here.
28358   if (!Subtarget->isTargetMCU() || !Args.size())
28359     return;
28360
28361   unsigned FreeRegs = 3;
28362   for (auto &Arg : Args) {
28363     // For library functions, we do not expect any fancy types.
28364     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
28365     unsigned SizeInRegs = (Size + 31) / 32;
28366     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
28367       continue;
28368
28369     Arg.isInReg = true;
28370     FreeRegs -= SizeInRegs;
28371     if (!FreeRegs)
28372       break;
28373   }
28374 }