lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/Analysis/EHPersonalities.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/WinEHFuncInfo.h"
  37 #include "llvm/IR/CallSite.h"
  38 #include "llvm/IR/CallingConv.h"
  39 #include "llvm/IR/Constants.h"
  40 #include "llvm/IR/DerivedTypes.h"
  41 #include "llvm/IR/Function.h"
  42 #include "llvm/IR/GlobalAlias.h"
  43 #include "llvm/IR/GlobalVariable.h"
  44 #include "llvm/IR/Instructions.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/MC/MCAsmInfo.h"
  47 #include "llvm/MC/MCContext.h"
  48 #include "llvm/MC/MCExpr.h"
  49 #include "llvm/MC/MCSymbol.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/Debug.h"
  52 #include "llvm/Support/ErrorHandling.h"
  53 #include "llvm/Support/MathExtras.h"
  54 #include "llvm/Target/TargetOptions.h"
  55 #include "X86IntrinsicsInfo.h"
  56 #include <bitset>
  57 #include <numeric>
  58 #include <cctype>
  59 using namespace llvm;
  60
  61 #define DEBUG_TYPE "x86-isel"
  62
  63 STATISTIC(NumTailCalls, "Number of tail calls");
  64
  65 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  66     "x86-experimental-vector-widening-legalization", cl::init(false),
  67     cl::desc("Enable an experimental vector type legalization through widening "
  68              "rather than promotion."),
  69     cl::Hidden);
  70
  71 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  72                                      const X86Subtarget &STI)
  73     : TargetLowering(TM), Subtarget(&STI) {
  74   X86ScalarSSEf64 = Subtarget->hasSSE2();
  75   X86ScalarSSEf32 = Subtarget->hasSSE1();
  76   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  77
  78   // Set up the TargetLowering object.
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 203   // this operation.
 204   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 205   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 206
 207   if (!Subtarget->useSoftFloat()) {
 208     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 209     // are Legal, f80 is custom lowered.
 210     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 212
 213     if (X86ScalarSSEf32) {
 214       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 215       // f32 and f64 cases are Legal, f80 case is not
 216       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 217     } else {
 218       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 219       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 220     }
 221   } else {
 222     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 223     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
 224     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
 225   }
 226
 227   // Handle FP_TO_UINT by promoting the destination to a larger signed
 228   // conversion.
 229   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 230   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 231   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 232
 233   if (Subtarget->is64Bit()) {
 234     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 235       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 236       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 237       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 238     } else {
 239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 240       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 241     }
 242   } else if (!Subtarget->useSoftFloat()) {
 243     // Since AVX is a superset of SSE3, only check for SSE here.
 244     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 245       // Expand FP_TO_UINT into a select.
 246       // FIXME: We would like to use a Custom expander here eventually to do
 247       // the optimal thing for SSE vs. the default expansion in the legalizer.
 248       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 249     else
 250       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254
 255     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 256   }
 257
 258   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 259   if (!X86ScalarSSEf64) {
 260     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 261     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 262     if (Subtarget->is64Bit()) {
 263       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 264       // Without SSE, i64->f64 goes through memory.
 265       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 266     }
 267   }
 268
 269   // Scalar integer divide and remainder are lowered to use operations that
 270   // produce two results, to match the available instructions. This exposes
 271   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 272   // into a single instruction.
 273   //
 274   // Scalar integer multiply-high is also lowered to use two-result
 275   // operations, to match the available instructions. However, plain multiply
 276   // (low) operations are left as Legal, as there are single-result
 277   // instructions for this in x86. Using the two-result multiply instructions
 278   // when both high and low results are needed must be arranged by dagcombine.
 279   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 280     setOperationAction(ISD::MULHS, VT, Expand);
 281     setOperationAction(ISD::MULHU, VT, Expand);
 282     setOperationAction(ISD::SDIV, VT, Expand);
 283     setOperationAction(ISD::UDIV, VT, Expand);
 284     setOperationAction(ISD::SREM, VT, Expand);
 285     setOperationAction(ISD::UREM, VT, Expand);
 286
 287     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 288     setOperationAction(ISD::ADDC, VT, Custom);
 289     setOperationAction(ISD::ADDE, VT, Custom);
 290     setOperationAction(ISD::SUBC, VT, Custom);
 291     setOperationAction(ISD::SUBE, VT, Custom);
 292   }
 293
 294   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 295   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 296   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 298   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 299   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 300   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 301   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 305   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 306   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 307   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 310   if (Subtarget->is64Bit())
 311     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 312   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 313   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 314   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 315   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 316
 317   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 318     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 319     // is. We should promote the value to 64-bits to solve this.
 320     // This is what the CRT headers do - `fmodf` is an inline header
 321     // function casting to f64 and calling `fmod`.
 322     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 323   } else {
 324     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 325   }
 326
 327   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 328   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 329   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 330
 331   // Promote the i8 variants and force them on up to i32 which has a shorter
 332   // encoding.
 333   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 334   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 335   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 336   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 337   if (Subtarget->hasBMI()) {
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 339     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 342   } else {
 343     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 344     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 345     if (Subtarget->is64Bit())
 346       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasLZCNT()) {
 350     // When promoting the i8 variants, force them to i32 for a shorter
 351     // encoding.
 352     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 353     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 354     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 355     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 356     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 358     if (Subtarget->is64Bit())
 359       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 360   } else {
 361     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 362     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 363     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 364     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 365     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 366     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 367     if (Subtarget->is64Bit()) {
 368       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 369       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 370     }
 371   }
 372
 373   // Special handling for half-precision floating point conversions.
 374   // If we don't have F16C support, then lower half float conversions
 375   // into library calls.
 376   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 377     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 378     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 379   }
 380
 381   // There's never any support for operations beyond MVT::f32.
 382   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 383   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 384   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 385   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 386
 387   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 388   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 389   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 390   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 391   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 392   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 393
 394   if (Subtarget->hasPOPCNT()) {
 395     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 396   } else {
 397     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 398     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 399     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 400     if (Subtarget->is64Bit())
 401       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 402   }
 403
 404   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 405
 406   if (!Subtarget->hasMOVBE())
 407     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 408
 409   // These should be promoted to a larger select which is supported.
 410   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 411   // X86 wants to expand cmov itself.
 412   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 413   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 414   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 415   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 416   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 417   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 419   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 420   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 421   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 422   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 423   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 424   setOperationAction(ISD::SETCCE          , MVT::i8   , Custom);
 425   setOperationAction(ISD::SETCCE          , MVT::i16  , Custom);
 426   setOperationAction(ISD::SETCCE          , MVT::i32  , Custom);
 427   if (Subtarget->is64Bit()) {
 428     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 429     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 430     setOperationAction(ISD::SETCCE        , MVT::i64  , Custom);
 431   }
 432   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 433   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 434   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 435   // support continuation, user-level threading, and etc.. As a result, no
 436   // other SjLj exception interfaces are implemented and please don't build
 437   // your own exception handling based on them.
 438   // LLVM/Clang supports zero-cost DWARF exception handling.
 439   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 440   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 441
 442   // Darwin ABI issue.
 443   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 444   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 445   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 446   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 447   if (Subtarget->is64Bit())
 448     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 449   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 450   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 451   if (Subtarget->is64Bit()) {
 452     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 453     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 454     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 455     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 456     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 457   }
 458   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 459   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 460   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 461   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 462   if (Subtarget->is64Bit()) {
 463     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 464     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 465     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 466   }
 467
 468   if (Subtarget->hasSSE1())
 469     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 470
 471   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 472
 473   // Expand certain atomics
 474   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 475     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 476     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 477     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 478   }
 479
 480   if (Subtarget->hasCmpxchg16b()) {
 481     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 482   }
 483
 484   // FIXME - use subtarget debug flags
 485   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 486       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 487     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 488   }
 489
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 491   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 492
 493   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 494   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 495
 496   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 497   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 498
 499   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 500   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 501   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 502   if (Subtarget->is64Bit()) {
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 515
 516   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 517   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 518   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 519
 520   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 521     // f32 and f64 use SSE.
 522     // Set up the FP register classes.
 523     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 524     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 525
 526     // Use ANDPD to simulate FABS.
 527     setOperationAction(ISD::FABS , MVT::f64, Custom);
 528     setOperationAction(ISD::FABS , MVT::f32, Custom);
 529
 530     // Use XORP to simulate FNEG.
 531     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 532     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 533
 534     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 536     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 537
 538     // Lower this to FGETSIGNx86 plus an AND.
 539     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 540     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 541
 542     // We don't support sin/cos/fmod
 543     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 544     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 545     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 546     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 547     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 548     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 549
 550     // Expand FP immediates into loads from the stack, except for the special
 551     // cases we handle.
 552     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 553     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 554   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 555     // Use SSE for f32, x87 for f64.
 556     // Set up the FP register classes.
 557     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 558     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 559
 560     // Use ANDPS to simulate FABS.
 561     setOperationAction(ISD::FABS , MVT::f32, Custom);
 562
 563     // Use XORP to simulate FNEG.
 564     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 565
 566     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 567
 568     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 571
 572     // We don't support sin/cos/fmod
 573     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 574     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 575     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!TM.Options.UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 586       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 587       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 588     }
 589   } else if (!Subtarget->useSoftFloat()) {
 590     // f32 and f64 in x87.
 591     // Set up the FP register classes.
 592     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 593     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 594
 595     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 596     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 598     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 599
 600     if (!TM.Options.UnsafeFPMath) {
 601       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 602       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 604       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 606       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 607     }
 608     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 612     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 616   }
 617
 618   // We don't support FMA.
 619   setOperationAction(ISD::FMA, MVT::f64, Expand);
 620   setOperationAction(ISD::FMA, MVT::f32, Expand);
 621
 622   // Long double always uses X87.
 623   if (!Subtarget->useSoftFloat()) {
 624     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 625     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 626     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 627     {
 628       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 629       addLegalFPImmediate(TmpFlt);  // FLD0
 630       TmpFlt.changeSign();
 631       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 632
 633       bool ignored;
 634       APFloat TmpFlt2(+1.0);
 635       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 636                       &ignored);
 637       addLegalFPImmediate(TmpFlt2);  // FLD1
 638       TmpFlt2.changeSign();
 639       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 640     }
 641
 642     if (!TM.Options.UnsafeFPMath) {
 643       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 644       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 645       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 646     }
 647
 648     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 649     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 650     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 651     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 652     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 653     setOperationAction(ISD::FMA, MVT::f80, Expand);
 654   }
 655
 656   // Always use a library call for pow.
 657   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 659   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 660
 661   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 663   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 665   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 666   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 667   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 668
 669   // First set operation action for all vector types to either promote
 670   // (for widening) or expand (for scalarization). Then we will selectively
 671   // turn on ones that can be effectively codegen'd.
 672   for (MVT VT : MVT::vector_valuetypes()) {
 673     setOperationAction(ISD::ADD , VT, Expand);
 674     setOperationAction(ISD::SUB , VT, Expand);
 675     setOperationAction(ISD::FADD, VT, Expand);
 676     setOperationAction(ISD::FNEG, VT, Expand);
 677     setOperationAction(ISD::FSUB, VT, Expand);
 678     setOperationAction(ISD::MUL , VT, Expand);
 679     setOperationAction(ISD::FMUL, VT, Expand);
 680     setOperationAction(ISD::SDIV, VT, Expand);
 681     setOperationAction(ISD::UDIV, VT, Expand);
 682     setOperationAction(ISD::FDIV, VT, Expand);
 683     setOperationAction(ISD::SREM, VT, Expand);
 684     setOperationAction(ISD::UREM, VT, Expand);
 685     setOperationAction(ISD::LOAD, VT, Expand);
 686     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 687     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 688     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 689     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 691     setOperationAction(ISD::FABS, VT, Expand);
 692     setOperationAction(ISD::FSIN, VT, Expand);
 693     setOperationAction(ISD::FSINCOS, VT, Expand);
 694     setOperationAction(ISD::FCOS, VT, Expand);
 695     setOperationAction(ISD::FSINCOS, VT, Expand);
 696     setOperationAction(ISD::FREM, VT, Expand);
 697     setOperationAction(ISD::FMA,  VT, Expand);
 698     setOperationAction(ISD::FPOWI, VT, Expand);
 699     setOperationAction(ISD::FSQRT, VT, Expand);
 700     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 701     setOperationAction(ISD::FFLOOR, VT, Expand);
 702     setOperationAction(ISD::FCEIL, VT, Expand);
 703     setOperationAction(ISD::FTRUNC, VT, Expand);
 704     setOperationAction(ISD::FRINT, VT, Expand);
 705     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 706     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 707     setOperationAction(ISD::MULHS, VT, Expand);
 708     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 709     setOperationAction(ISD::MULHU, VT, Expand);
 710     setOperationAction(ISD::SDIVREM, VT, Expand);
 711     setOperationAction(ISD::UDIVREM, VT, Expand);
 712     setOperationAction(ISD::FPOW, VT, Expand);
 713     setOperationAction(ISD::CTPOP, VT, Expand);
 714     setOperationAction(ISD::CTTZ, VT, Expand);
 715     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 716     setOperationAction(ISD::CTLZ, VT, Expand);
 717     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 718     setOperationAction(ISD::SHL, VT, Expand);
 719     setOperationAction(ISD::SRA, VT, Expand);
 720     setOperationAction(ISD::SRL, VT, Expand);
 721     setOperationAction(ISD::ROTL, VT, Expand);
 722     setOperationAction(ISD::ROTR, VT, Expand);
 723     setOperationAction(ISD::BSWAP, VT, Expand);
 724     setOperationAction(ISD::SETCC, VT, Expand);
 725     setOperationAction(ISD::FLOG, VT, Expand);
 726     setOperationAction(ISD::FLOG2, VT, Expand);
 727     setOperationAction(ISD::FLOG10, VT, Expand);
 728     setOperationAction(ISD::FEXP, VT, Expand);
 729     setOperationAction(ISD::FEXP2, VT, Expand);
 730     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 731     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 732     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 734     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 735     setOperationAction(ISD::TRUNCATE, VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 738     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 739     setOperationAction(ISD::VSELECT, VT, Expand);
 740     setOperationAction(ISD::SELECT_CC, VT, Expand);
 741     for (MVT InnerVT : MVT::vector_valuetypes()) {
 742       setTruncStoreAction(InnerVT, VT, Expand);
 743
 744       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 745       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 746
 747       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 748       // types, we have to deal with them whether we ask for Expansion or not.
 749       // Setting Expand causes its own optimisation problems though, so leave
 750       // them legal.
 751       if (VT.getVectorElementType() == MVT::i1)
 752         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 753
 754       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 755       // split/scalarized right now.
 756       if (VT.getVectorElementType() == MVT::f16)
 757         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 758     }
 759   }
 760
 761   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 762   // with -msoft-float, disable use of MMX as well.
 763   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 764     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 765     // No operations on x86mmx supported, everything uses intrinsics.
 766   }
 767
 768   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 769   // into smaller operations.
 770   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 771     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 772     setOperationAction(ISD::AND,                MMXTy,      Expand);
 773     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 774     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 775     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 776     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 777     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 778   }
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780
 781   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 782     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 783
 784     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 789     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 791     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 792     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 794     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 797     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 798   }
 799
 800   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 801     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 802
 803     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 804     // registers cannot be used even for integer operations.
 805     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 808     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 809
 810     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 814     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 816     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 817     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 819     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 833
 834     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 835     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 836     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 837     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 838
 839     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 842     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 843
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 845     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 848     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 849
 850     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 853     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 854
 855     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 858     // ISD::CTTZ v2i64 - scalarization is faster.
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 861     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 862     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 863
 864     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 865     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 866       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 867       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 868       setOperationAction(ISD::VSELECT,            VT, Custom);
 869       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 870     }
 871
 872     // We support custom legalizing of sext and anyext loads for specific
 873     // memory vector types which we can load as a scalar (or sequence of
 874     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 875     // loads these must work with a single scalar load.
 876     for (MVT VT : MVT::integer_vector_valuetypes()) {
 877       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 878       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 879       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 882       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 883       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 886     }
 887
 888     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 889     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 890     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 891     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 892     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 893     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 894     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 895     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 896
 897     if (Subtarget->is64Bit()) {
 898       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 899       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 900     }
 901
 902     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 903     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 904       setOperationAction(ISD::AND,    VT, Promote);
 905       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 906       setOperationAction(ISD::OR,     VT, Promote);
 907       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 908       setOperationAction(ISD::XOR,    VT, Promote);
 909       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 910       setOperationAction(ISD::LOAD,   VT, Promote);
 911       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 912       setOperationAction(ISD::SELECT, VT, Promote);
 913       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 914     }
 915
 916     // Custom lower v2i64 and v2f64 selects.
 917     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 918     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 919     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 920     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 921
 922     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 923     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 924
 925     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 926
 927     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 928     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 929     // As there is no 64-bit GPR available, we need build a special custom
 930     // sequence to convert from v2i32 to v2f32.
 931     if (!Subtarget->is64Bit())
 932       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 933
 934     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 935     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 936
 937     for (MVT VT : MVT::fp_vector_valuetypes())
 938       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 939
 940     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 941     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 942     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 943   }
 944
 945   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 946     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 947       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 948       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 949       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 950       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 951       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 952     }
 953
 954     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 958     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 959     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 960     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 961     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 962
 963     // FIXME: Do we need to handle scalar-to-vector here?
 964     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 965
 966     // We directly match byte blends in the backend as they match the VSELECT
 967     // condition form.
 968     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 969
 970     // SSE41 brings specific instructions for doing vector sign extend even in
 971     // cases where we don't have SRA.
 972     for (MVT VT : MVT::integer_vector_valuetypes()) {
 973       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 974       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 975       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 976     }
 977
 978     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 981     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 982     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 983     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 984     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 985
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 988     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 989     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 990     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 991     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 992
 993     // i8 and i16 vectors are custom because the source register and source
 994     // source memory operand types are not the same width.  f32 vectors are
 995     // custom since the immediate controlling the insert encodes additional
 996     // information.
 997     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 998     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 999     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1000     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1001
1002     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1003     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1004     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1005     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1006
1007     // FIXME: these should be Legal, but that's only for the case where
1008     // the index is constant.  For now custom expand to deal with that.
1009     if (Subtarget->is64Bit()) {
1010       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1011       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1012     }
1013   }
1014
1015   if (Subtarget->hasSSE2()) {
1016     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1017     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1018     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1019
1020     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1021     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1022
1023     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1024     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1025
1026     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1027     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1028
1029     // In the customized shift lowering, the legal cases in AVX2 will be
1030     // recognized.
1031     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1032     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1033
1034     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1035     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1036
1037     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1038     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1039   }
1040
1041   if (Subtarget->hasXOP()) {
1042     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1046     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1047     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1048     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1049     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1050   }
1051
1052   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1053     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1055     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1056     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1057     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1058     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1059
1060     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1062     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1063
1064     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1065     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1066     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1067     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1068     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1070     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1071     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1072     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1073     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1074     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1075     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1076
1077     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1078     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1079     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1080     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1081     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1083     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1084     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1085     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1086     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1087     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1088     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1089
1090     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1091     // even though v8i16 is a legal type.
1092     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1094     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1095
1096     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1097     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1098     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1099
1100     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1101     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1102
1103     for (MVT VT : MVT::fp_vector_valuetypes())
1104       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1105
1106     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1107     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1108
1109     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1110     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1111
1112     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1113     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1114
1115     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1116     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1117     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1118     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1119
1120     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1121     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1122     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1123
1124     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1125     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1126     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1127     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1128     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1129     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1130     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1131     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1132     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1133     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1134     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1135     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1136
1137     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1138     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1139     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1140     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1141
1142     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1146     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1147     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1148     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1149     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1150
1151     if (Subtarget->hasAnyFMA()) {
1152       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1154       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1155       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1156       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1157       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1158     }
1159
1160     if (Subtarget->hasInt256()) {
1161       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1162       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1163       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1164       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1165
1166       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1167       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1168       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1169       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1170
1171       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1172       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1173       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1174       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1175
1176       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1177       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1178       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1179       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1180
1181       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1182       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1183       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1184       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1185       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1186       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1187       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1188       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1189       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1190       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1191       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1192       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1193
1194       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1195       // when we have a 256bit-wide blend with immediate.
1196       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1197
1198       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1201       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1202       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1203       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1204       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1205
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1208       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1209       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1210       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1211       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1212     } else {
1213       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1214       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1215       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1216       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1217
1218       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1219       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1220       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1221       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1222
1223       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1224       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1225       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1226       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1227
1228       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1229       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1230       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1231       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1232       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1233       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1234       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1235       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1236       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1237       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1238       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1239       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1240     }
1241
1242     // In the customized shift lowering, the legal cases in AVX2 will be
1243     // recognized.
1244     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1245     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1246
1247     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1248     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1249
1250     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1251     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1252
1253     // Custom lower several nodes for 256-bit types.
1254     for (MVT VT : MVT::vector_valuetypes()) {
1255       if (VT.getScalarSizeInBits() >= 32) {
1256         setOperationAction(ISD::MLOAD,  VT, Legal);
1257         setOperationAction(ISD::MSTORE, VT, Legal);
1258       }
1259       // Extract subvector is special because the value type
1260       // (result) is 128-bit but the source is 256-bit wide.
1261       if (VT.is128BitVector()) {
1262         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1263       }
1264       // Do not attempt to custom lower other non-256-bit vectors
1265       if (!VT.is256BitVector())
1266         continue;
1267
1268       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1269       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1270       setOperationAction(ISD::VSELECT,            VT, Custom);
1271       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1272       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1273       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1274       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1275       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1276     }
1277
1278     if (Subtarget->hasInt256())
1279       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1280
1281     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1282     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1283       setOperationAction(ISD::AND,    VT, Promote);
1284       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1285       setOperationAction(ISD::OR,     VT, Promote);
1286       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1287       setOperationAction(ISD::XOR,    VT, Promote);
1288       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1289       setOperationAction(ISD::LOAD,   VT, Promote);
1290       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1291       setOperationAction(ISD::SELECT, VT, Promote);
1292       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1293     }
1294   }
1295
1296   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1297     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1298     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1299     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1300     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1301
1302     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1303     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1304     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1305
1306     for (MVT VT : MVT::fp_vector_valuetypes())
1307       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1308
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1317     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1318     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1319     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1320     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1321
1322     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1323     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1324     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1325     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1326     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1327     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1328     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1329     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1330     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1331     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1332     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1333     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1334     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1335     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1336
1337     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1338     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1339     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1340     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1341     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1342     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1343
1344     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1345     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1346     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1347     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1348     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1349     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1350     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1351     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1352
1353     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1354     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1355     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1356     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1357     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1358     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1359     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1360     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1361     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1362     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1363     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1364     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1365     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1366     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1367     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1368     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1369
1370     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1371     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1372     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1373     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1374     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1375     if (Subtarget->hasVLX()){
1376       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1377       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1378       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1379       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1380       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1381
1382       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1383       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1384       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1385       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1386       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1387     }
1388     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1389     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1390     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1391     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1392     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1393     if (Subtarget->hasDQI()) {
1394       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1395       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1396
1397       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1398       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1399       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1400       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1401       if (Subtarget->hasVLX()) {
1402         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1403         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1404         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1405         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1406         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1407         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1408         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1409         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1410       }
1411     }
1412     if (Subtarget->hasVLX()) {
1413       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1414       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1415       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1416       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1417       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1418       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1419       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1420       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1421     }
1422     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1423     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1424     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1425     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1426     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1427     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1428     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1429     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1430     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1431     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1432     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1433     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1434     if (Subtarget->hasDQI()) {
1435       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1436       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1437     }
1438     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1439     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1440     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1441     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1442     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1443     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1444     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1445     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1446     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1447     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1448
1449     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1450     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1451     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1452     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1453     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1,   Custom);
1454
1455     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1456     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1457
1458     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1459
1460     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1461     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1462     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1463     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1464     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1465     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1466     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1467     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1468     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1469     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1470     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1471
1472     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1473     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1474     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1475     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1476     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1477     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1478     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1479     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1480
1481     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1482     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1483
1484     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1485     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1486
1487     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1488
1489     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1490     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1491
1492     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1493     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1494
1495     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1496     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1497
1498     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1499     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1500     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1501     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1502     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1503     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1504
1505     if (Subtarget->hasCDI()) {
1506       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1507       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1508       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1509       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1510
1511       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1512       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1513       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1514       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1515       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1516       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1517       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1518       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1519
1520       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1521       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1522
1523       if (Subtarget->hasVLX()) {
1524         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1525         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1526         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1527         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1528         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1529         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1530         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1531         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1532
1533         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1534         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1535         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1536         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1537       } else {
1538         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1539         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1540         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1541         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1542         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1543         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1544         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1545         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1546       }
1547     } // Subtarget->hasCDI()
1548
1549     if (Subtarget->hasDQI()) {
1550       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1551       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1552       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1553     }
1554     // Custom lower several nodes.
1555     for (MVT VT : MVT::vector_valuetypes()) {
1556       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1557       if (EltSize == 1) {
1558         setOperationAction(ISD::AND, VT, Legal);
1559         setOperationAction(ISD::OR,  VT, Legal);
1560         setOperationAction(ISD::XOR,  VT, Legal);
1561       }
1562       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1563         setOperationAction(ISD::MGATHER,  VT, Custom);
1564         setOperationAction(ISD::MSCATTER, VT, Custom);
1565       }
1566       // Extract subvector is special because the value type
1567       // (result) is 256/128-bit but the source is 512-bit wide.
1568       if (VT.is128BitVector() || VT.is256BitVector()) {
1569         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1570       }
1571       if (VT.getVectorElementType() == MVT::i1)
1572         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1573
1574       // Do not attempt to custom lower other non-512-bit vectors
1575       if (!VT.is512BitVector())
1576         continue;
1577
1578       if (EltSize >= 32) {
1579         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1580         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1581         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1582         setOperationAction(ISD::VSELECT,             VT, Legal);
1583         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1584         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1585         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1586         setOperationAction(ISD::MLOAD,               VT, Legal);
1587         setOperationAction(ISD::MSTORE,              VT, Legal);
1588       }
1589     }
1590     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1591       setOperationAction(ISD::SELECT, VT, Promote);
1592       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1593     }
1594   }// has  AVX-512
1595
1596   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1597     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1598     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1599
1600     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1601     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1602
1603     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1604     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1605     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1606     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1607     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1608     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1609     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1610     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1611     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1612     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1613     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1614     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1615     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1616     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1617     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1618     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1619     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1620     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1621     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1622     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1623     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1624     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1625     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1626     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1627     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1628     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1629     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1630     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1631     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1632     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1633     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1634     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1635     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1636     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1637     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1638     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1639     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1640     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1641     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1642     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1644     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1645
1646     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1647     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1648     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1649     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1650     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1651     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1652     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1653     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1654
1655     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1656     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1657     if (Subtarget->hasVLX())
1658       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1659
1660     if (Subtarget->hasCDI()) {
1661       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1662       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1663       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1664       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1665     }
1666
1667     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1668       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1669       setOperationAction(ISD::VSELECT,             VT, Legal);
1670     }
1671   }
1672
1673   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1674     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1675     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1676
1677     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1678     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1679     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1680     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1681     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1682     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1683     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1684     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1685     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1686     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1687     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1688     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1689
1690     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1691     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1692     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1693     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1694     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1695     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1696     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1697     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1698
1699     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1700     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1701     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1702     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1703     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1704     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1705     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1706     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1707   }
1708
1709   // We want to custom lower some of our intrinsics.
1710   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1711   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1712   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1713   if (!Subtarget->is64Bit())
1714     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1715
1716   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1717   // handle type legalization for these operations here.
1718   //
1719   // FIXME: We really should do custom legalization for addition and
1720   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1721   // than generic legalization for 64-bit multiplication-with-overflow, though.
1722   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1723     if (VT == MVT::i64 && !Subtarget->is64Bit())
1724       continue;
1725     // Add/Sub/Mul with overflow operations are custom lowered.
1726     setOperationAction(ISD::SADDO, VT, Custom);
1727     setOperationAction(ISD::UADDO, VT, Custom);
1728     setOperationAction(ISD::SSUBO, VT, Custom);
1729     setOperationAction(ISD::USUBO, VT, Custom);
1730     setOperationAction(ISD::SMULO, VT, Custom);
1731     setOperationAction(ISD::UMULO, VT, Custom);
1732   }
1733
1734   if (!Subtarget->is64Bit()) {
1735     // These libcalls are not available in 32-bit.
1736     setLibcallName(RTLIB::SHL_I128, nullptr);
1737     setLibcallName(RTLIB::SRL_I128, nullptr);
1738     setLibcallName(RTLIB::SRA_I128, nullptr);
1739   }
1740
1741   // Combine sin / cos into one node or libcall if possible.
1742   if (Subtarget->hasSinCos()) {
1743     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1744     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1745     if (Subtarget->isTargetDarwin()) {
1746       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1747       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1748       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1749       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1750     }
1751   }
1752
1753   if (Subtarget->isTargetWin64()) {
1754     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1755     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1756     setOperationAction(ISD::SREM, MVT::i128, Custom);
1757     setOperationAction(ISD::UREM, MVT::i128, Custom);
1758     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1759     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1760   }
1761
1762   // We have target-specific dag combine patterns for the following nodes:
1763   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1764   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1765   setTargetDAGCombine(ISD::BITCAST);
1766   setTargetDAGCombine(ISD::VSELECT);
1767   setTargetDAGCombine(ISD::SELECT);
1768   setTargetDAGCombine(ISD::SHL);
1769   setTargetDAGCombine(ISD::SRA);
1770   setTargetDAGCombine(ISD::SRL);
1771   setTargetDAGCombine(ISD::OR);
1772   setTargetDAGCombine(ISD::AND);
1773   setTargetDAGCombine(ISD::ADD);
1774   setTargetDAGCombine(ISD::FADD);
1775   setTargetDAGCombine(ISD::FSUB);
1776   setTargetDAGCombine(ISD::FNEG);
1777   setTargetDAGCombine(ISD::FMA);
1778   setTargetDAGCombine(ISD::SUB);
1779   setTargetDAGCombine(ISD::LOAD);
1780   setTargetDAGCombine(ISD::MLOAD);
1781   setTargetDAGCombine(ISD::STORE);
1782   setTargetDAGCombine(ISD::MSTORE);
1783   setTargetDAGCombine(ISD::TRUNCATE);
1784   setTargetDAGCombine(ISD::ZERO_EXTEND);
1785   setTargetDAGCombine(ISD::ANY_EXTEND);
1786   setTargetDAGCombine(ISD::SIGN_EXTEND);
1787   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1788   setTargetDAGCombine(ISD::SINT_TO_FP);
1789   setTargetDAGCombine(ISD::UINT_TO_FP);
1790   setTargetDAGCombine(ISD::SETCC);
1791   setTargetDAGCombine(ISD::BUILD_VECTOR);
1792   setTargetDAGCombine(ISD::MUL);
1793   setTargetDAGCombine(ISD::XOR);
1794
1795   computeRegisterProperties(Subtarget->getRegisterInfo());
1796
1797   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1798   MaxStoresPerMemsetOptSize = 8;
1799   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1800   MaxStoresPerMemcpyOptSize = 4;
1801   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1802   MaxStoresPerMemmoveOptSize = 4;
1803   setPrefLoopAlignment(4); // 2^4 bytes.
1804
1805   // A predictable cmov does not hurt on an in-order CPU.
1806   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1807   PredictableSelectIsExpensive = !Subtarget->isAtom();
1808   EnableExtLdPromotion = true;
1809   setPrefFunctionAlignment(4); // 2^4 bytes.
1810
1811   verifyIntrinsicTables();
1812 }
1813
1814 // This has so far only been implemented for 64-bit MachO.
1815 bool X86TargetLowering::useLoadStackGuardNode() const {
1816   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1817 }
1818
1819 TargetLoweringBase::LegalizeTypeAction
1820 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1821   if (ExperimentalVectorWideningLegalization &&
1822       VT.getVectorNumElements() != 1 &&
1823       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1824     return TypeWidenVector;
1825
1826   return TargetLoweringBase::getPreferredVectorAction(VT);
1827 }
1828
1829 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1830                                           EVT VT) const {
1831   if (!VT.isVector())
1832     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1833
1834   if (VT.isSimple()) {
1835     MVT VVT = VT.getSimpleVT();
1836     const unsigned NumElts = VVT.getVectorNumElements();
1837     const MVT EltVT = VVT.getVectorElementType();
1838     if (VVT.is512BitVector()) {
1839       if (Subtarget->hasAVX512())
1840         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1841             EltVT == MVT::f32 || EltVT == MVT::f64)
1842           switch(NumElts) {
1843           case  8: return MVT::v8i1;
1844           case 16: return MVT::v16i1;
1845         }
1846       if (Subtarget->hasBWI())
1847         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1848           switch(NumElts) {
1849           case 32: return MVT::v32i1;
1850           case 64: return MVT::v64i1;
1851         }
1852     }
1853
1854     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1855       if (Subtarget->hasVLX())
1856         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1857             EltVT == MVT::f32 || EltVT == MVT::f64)
1858           switch(NumElts) {
1859           case 2: return MVT::v2i1;
1860           case 4: return MVT::v4i1;
1861           case 8: return MVT::v8i1;
1862         }
1863       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1864         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1865           switch(NumElts) {
1866           case  8: return MVT::v8i1;
1867           case 16: return MVT::v16i1;
1868           case 32: return MVT::v32i1;
1869         }
1870     }
1871   }
1872
1873   return VT.changeVectorElementTypeToInteger();
1874 }
1875
1876 /// Helper for getByValTypeAlignment to determine
1877 /// the desired ByVal argument alignment.
1878 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1879   if (MaxAlign == 16)
1880     return;
1881   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1882     if (VTy->getBitWidth() == 128)
1883       MaxAlign = 16;
1884   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1885     unsigned EltAlign = 0;
1886     getMaxByValAlign(ATy->getElementType(), EltAlign);
1887     if (EltAlign > MaxAlign)
1888       MaxAlign = EltAlign;
1889   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1890     for (auto *EltTy : STy->elements()) {
1891       unsigned EltAlign = 0;
1892       getMaxByValAlign(EltTy, EltAlign);
1893       if (EltAlign > MaxAlign)
1894         MaxAlign = EltAlign;
1895       if (MaxAlign == 16)
1896         break;
1897     }
1898   }
1899 }
1900
1901 /// Return the desired alignment for ByVal aggregate
1902 /// function arguments in the caller parameter area. For X86, aggregates
1903 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1904 /// are at 4-byte boundaries.
1905 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1906                                                   const DataLayout &DL) const {
1907   if (Subtarget->is64Bit()) {
1908     // Max of 8 and alignment of type.
1909     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1910     if (TyAlign > 8)
1911       return TyAlign;
1912     return 8;
1913   }
1914
1915   unsigned Align = 4;
1916   if (Subtarget->hasSSE1())
1917     getMaxByValAlign(Ty, Align);
1918   return Align;
1919 }
1920
1921 /// Returns the target specific optimal type for load
1922 /// and store operations as a result of memset, memcpy, and memmove
1923 /// lowering. If DstAlign is zero that means it's safe to destination
1924 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1925 /// means there isn't a need to check it against alignment requirement,
1926 /// probably because the source does not need to be loaded. If 'IsMemset' is
1927 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1928 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1929 /// source is constant so it does not need to be loaded.
1930 /// It returns EVT::Other if the type should be determined using generic
1931 /// target-independent logic.
1932 EVT
1933 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1934                                        unsigned DstAlign, unsigned SrcAlign,
1935                                        bool IsMemset, bool ZeroMemset,
1936                                        bool MemcpyStrSrc,
1937                                        MachineFunction &MF) const {
1938   const Function *F = MF.getFunction();
1939   if ((!IsMemset || ZeroMemset) &&
1940       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1941     if (Size >= 16 &&
1942         (!Subtarget->isUnalignedMem16Slow() ||
1943          ((DstAlign == 0 || DstAlign >= 16) &&
1944           (SrcAlign == 0 || SrcAlign >= 16)))) {
1945       if (Size >= 32) {
1946         // FIXME: Check if unaligned 32-byte accesses are slow.
1947         if (Subtarget->hasInt256())
1948           return MVT::v8i32;
1949         if (Subtarget->hasFp256())
1950           return MVT::v8f32;
1951       }
1952       if (Subtarget->hasSSE2())
1953         return MVT::v4i32;
1954       if (Subtarget->hasSSE1())
1955         return MVT::v4f32;
1956     } else if (!MemcpyStrSrc && Size >= 8 &&
1957                !Subtarget->is64Bit() &&
1958                Subtarget->hasSSE2()) {
1959       // Do not use f64 to lower memcpy if source is string constant. It's
1960       // better to use i32 to avoid the loads.
1961       return MVT::f64;
1962     }
1963   }
1964   // This is a compromise. If we reach here, unaligned accesses may be slow on
1965   // this target. However, creating smaller, aligned accesses could be even
1966   // slower and would certainly be a lot more code.
1967   if (Subtarget->is64Bit() && Size >= 8)
1968     return MVT::i64;
1969   return MVT::i32;
1970 }
1971
1972 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1973   if (VT == MVT::f32)
1974     return X86ScalarSSEf32;
1975   else if (VT == MVT::f64)
1976     return X86ScalarSSEf64;
1977   return true;
1978 }
1979
1980 bool
1981 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1982                                                   unsigned,
1983                                                   unsigned,
1984                                                   bool *Fast) const {
1985   if (Fast) {
1986     switch (VT.getSizeInBits()) {
1987     default:
1988       // 8-byte and under are always assumed to be fast.
1989       *Fast = true;
1990       break;
1991     case 128:
1992       *Fast = !Subtarget->isUnalignedMem16Slow();
1993       break;
1994     case 256:
1995       *Fast = !Subtarget->isUnalignedMem32Slow();
1996       break;
1997     // TODO: What about AVX-512 (512-bit) accesses?
1998     }
1999   }
2000   // Misaligned accesses of any size are always allowed.
2001   return true;
2002 }
2003
2004 /// Return the entry encoding for a jump table in the
2005 /// current function.  The returned value is a member of the
2006 /// MachineJumpTableInfo::JTEntryKind enum.
2007 unsigned X86TargetLowering::getJumpTableEncoding() const {
2008   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2009   // symbol.
2010   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2011       Subtarget->isPICStyleGOT())
2012     return MachineJumpTableInfo::EK_Custom32;
2013
2014   // Otherwise, use the normal jump table encoding heuristics.
2015   return TargetLowering::getJumpTableEncoding();
2016 }
2017
2018 bool X86TargetLowering::useSoftFloat() const {
2019   return Subtarget->useSoftFloat();
2020 }
2021
2022 const MCExpr *
2023 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2024                                              const MachineBasicBlock *MBB,
2025                                              unsigned uid,MCContext &Ctx) const{
2026   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2027          Subtarget->isPICStyleGOT());
2028   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2029   // entries.
2030   return MCSymbolRefExpr::create(MBB->getSymbol(),
2031                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2032 }
2033
2034 /// Returns relocation base for the given PIC jumptable.
2035 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2036                                                     SelectionDAG &DAG) const {
2037   if (!Subtarget->is64Bit())
2038     // This doesn't have SDLoc associated with it, but is not really the
2039     // same as a Register.
2040     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2041                        getPointerTy(DAG.getDataLayout()));
2042   return Table;
2043 }
2044
2045 /// This returns the relocation base for the given PIC jumptable,
2046 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2047 const MCExpr *X86TargetLowering::
2048 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2049                              MCContext &Ctx) const {
2050   // X86-64 uses RIP relative addressing based on the jump table label.
2051   if (Subtarget->isPICStyleRIPRel())
2052     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2053
2054   // Otherwise, the reference is relative to the PIC base.
2055   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2056 }
2057
2058 std::pair<const TargetRegisterClass *, uint8_t>
2059 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2060                                            MVT VT) const {
2061   const TargetRegisterClass *RRC = nullptr;
2062   uint8_t Cost = 1;
2063   switch (VT.SimpleTy) {
2064   default:
2065     return TargetLowering::findRepresentativeClass(TRI, VT);
2066   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2067     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2068     break;
2069   case MVT::x86mmx:
2070     RRC = &X86::VR64RegClass;
2071     break;
2072   case MVT::f32: case MVT::f64:
2073   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2074   case MVT::v4f32: case MVT::v2f64:
2075   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2076   case MVT::v4f64:
2077     RRC = &X86::VR128RegClass;
2078     break;
2079   }
2080   return std::make_pair(RRC, Cost);
2081 }
2082
2083 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2084                                                unsigned &Offset) const {
2085   if (!Subtarget->isTargetLinux())
2086     return false;
2087
2088   if (Subtarget->is64Bit()) {
2089     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2090     Offset = 0x28;
2091     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2092       AddressSpace = 256;
2093     else
2094       AddressSpace = 257;
2095   } else {
2096     // %gs:0x14 on i386
2097     Offset = 0x14;
2098     AddressSpace = 256;
2099   }
2100   return true;
2101 }
2102
2103 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2104   if (!Subtarget->isTargetAndroid())
2105     return TargetLowering::getSafeStackPointerLocation(IRB);
2106
2107   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2108   // definition of TLS_SLOT_SAFESTACK in
2109   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2110   unsigned AddressSpace, Offset;
2111   if (Subtarget->is64Bit()) {
2112     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2113     Offset = 0x48;
2114     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2115       AddressSpace = 256;
2116     else
2117       AddressSpace = 257;
2118   } else {
2119     // %gs:0x24 on i386
2120     Offset = 0x24;
2121     AddressSpace = 256;
2122   }
2123
2124   return ConstantExpr::getIntToPtr(
2125       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2126       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2127 }
2128
2129 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2130                                             unsigned DestAS) const {
2131   assert(SrcAS != DestAS && "Expected different address spaces!");
2132
2133   return SrcAS < 256 && DestAS < 256;
2134 }
2135
2136 //===----------------------------------------------------------------------===//
2137 //               Return Value Calling Convention Implementation
2138 //===----------------------------------------------------------------------===//
2139
2140 #include "X86GenCallingConv.inc"
2141
2142 bool X86TargetLowering::CanLowerReturn(
2143     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2144     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2145   SmallVector<CCValAssign, 16> RVLocs;
2146   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2147   return CCInfo.CheckReturn(Outs, RetCC_X86);
2148 }
2149
2150 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2151   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2152   return ScratchRegs;
2153 }
2154
2155 SDValue
2156 X86TargetLowering::LowerReturn(SDValue Chain,
2157                                CallingConv::ID CallConv, bool isVarArg,
2158                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2159                                const SmallVectorImpl<SDValue> &OutVals,
2160                                SDLoc dl, SelectionDAG &DAG) const {
2161   MachineFunction &MF = DAG.getMachineFunction();
2162   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2163
2164   SmallVector<CCValAssign, 16> RVLocs;
2165   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2166   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2167
2168   SDValue Flag;
2169   SmallVector<SDValue, 6> RetOps;
2170   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2171   // Operand #1 = Bytes To Pop
2172   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2173                    MVT::i16));
2174
2175   // Copy the result values into the output registers.
2176   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2177     CCValAssign &VA = RVLocs[i];
2178     assert(VA.isRegLoc() && "Can only return in registers!");
2179     SDValue ValToCopy = OutVals[i];
2180     EVT ValVT = ValToCopy.getValueType();
2181
2182     // Promote values to the appropriate types.
2183     if (VA.getLocInfo() == CCValAssign::SExt)
2184       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2185     else if (VA.getLocInfo() == CCValAssign::ZExt)
2186       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2187     else if (VA.getLocInfo() == CCValAssign::AExt) {
2188       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2189         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2190       else
2191         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2192     }
2193     else if (VA.getLocInfo() == CCValAssign::BCvt)
2194       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2195
2196     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2197            "Unexpected FP-extend for return value.");
2198
2199     // If this is x86-64, and we disabled SSE, we can't return FP values,
2200     // or SSE or MMX vectors.
2201     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2202          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2203           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2204       report_fatal_error("SSE register return with SSE disabled");
2205     }
2206     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2207     // llvm-gcc has never done it right and no one has noticed, so this
2208     // should be OK for now.
2209     if (ValVT == MVT::f64 &&
2210         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2211       report_fatal_error("SSE2 register return with SSE2 disabled");
2212
2213     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2214     // the RET instruction and handled by the FP Stackifier.
2215     if (VA.getLocReg() == X86::FP0 ||
2216         VA.getLocReg() == X86::FP1) {
2217       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2218       // change the value to the FP stack register class.
2219       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2220         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2221       RetOps.push_back(ValToCopy);
2222       // Don't emit a copytoreg.
2223       continue;
2224     }
2225
2226     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2227     // which is returned in RAX / RDX.
2228     if (Subtarget->is64Bit()) {
2229       if (ValVT == MVT::x86mmx) {
2230         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2231           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2232           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2233                                   ValToCopy);
2234           // If we don't have SSE2 available, convert to v4f32 so the generated
2235           // register is legal.
2236           if (!Subtarget->hasSSE2())
2237             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2238         }
2239       }
2240     }
2241
2242     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2243     Flag = Chain.getValue(1);
2244     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2245   }
2246
2247   // All x86 ABIs require that for returning structs by value we copy
2248   // the sret argument into %rax/%eax (depending on ABI) for the return.
2249   // We saved the argument into a virtual register in the entry block,
2250   // so now we copy the value out and into %rax/%eax.
2251   //
2252   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2253   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2254   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2255   // either case FuncInfo->setSRetReturnReg() will have been called.
2256   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2257     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2258                                      getPointerTy(MF.getDataLayout()));
2259
2260     unsigned RetValReg
2261         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2262           X86::RAX : X86::EAX;
2263     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2264     Flag = Chain.getValue(1);
2265
2266     // RAX/EAX now acts like a return value.
2267     RetOps.push_back(
2268         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2269   }
2270
2271   RetOps[0] = Chain;  // Update chain.
2272
2273   // Add the flag if we have it.
2274   if (Flag.getNode())
2275     RetOps.push_back(Flag);
2276
2277   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2278 }
2279
2280 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2281   if (N->getNumValues() != 1)
2282     return false;
2283   if (!N->hasNUsesOfValue(1, 0))
2284     return false;
2285
2286   SDValue TCChain = Chain;
2287   SDNode *Copy = *N->use_begin();
2288   if (Copy->getOpcode() == ISD::CopyToReg) {
2289     // If the copy has a glue operand, we conservatively assume it isn't safe to
2290     // perform a tail call.
2291     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2292       return false;
2293     TCChain = Copy->getOperand(0);
2294   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2295     return false;
2296
2297   bool HasRet = false;
2298   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2299        UI != UE; ++UI) {
2300     if (UI->getOpcode() != X86ISD::RET_FLAG)
2301       return false;
2302     // If we are returning more than one value, we can definitely
2303     // not make a tail call see PR19530
2304     if (UI->getNumOperands() > 4)
2305       return false;
2306     if (UI->getNumOperands() == 4 &&
2307         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2308       return false;
2309     HasRet = true;
2310   }
2311
2312   if (!HasRet)
2313     return false;
2314
2315   Chain = TCChain;
2316   return true;
2317 }
2318
2319 EVT
2320 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2321                                             ISD::NodeType ExtendKind) const {
2322   MVT ReturnMVT;
2323   // TODO: Is this also valid on 32-bit?
2324   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2325     ReturnMVT = MVT::i8;
2326   else
2327     ReturnMVT = MVT::i32;
2328
2329   EVT MinVT = getRegisterType(Context, ReturnMVT);
2330   return VT.bitsLT(MinVT) ? MinVT : VT;
2331 }
2332
2333 /// Lower the result values of a call into the
2334 /// appropriate copies out of appropriate physical registers.
2335 ///
2336 SDValue
2337 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2338                                    CallingConv::ID CallConv, bool isVarArg,
2339                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2340                                    SDLoc dl, SelectionDAG &DAG,
2341                                    SmallVectorImpl<SDValue> &InVals) const {
2342
2343   // Assign locations to each value returned by this call.
2344   SmallVector<CCValAssign, 16> RVLocs;
2345   bool Is64Bit = Subtarget->is64Bit();
2346   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2347                  *DAG.getContext());
2348   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2349
2350   // Copy all of the result registers out of their specified physreg.
2351   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2352     CCValAssign &VA = RVLocs[i];
2353     EVT CopyVT = VA.getLocVT();
2354
2355     // If this is x86-64, and we disabled SSE, we can't return FP values
2356     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2357         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2358       report_fatal_error("SSE register return with SSE disabled");
2359     }
2360
2361     // If we prefer to use the value in xmm registers, copy it out as f80 and
2362     // use a truncate to move it from fp stack reg to xmm reg.
2363     bool RoundAfterCopy = false;
2364     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2365         isScalarFPTypeInSSEReg(VA.getValVT())) {
2366       CopyVT = MVT::f80;
2367       RoundAfterCopy = (CopyVT != VA.getLocVT());
2368     }
2369
2370     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2371                                CopyVT, InFlag).getValue(1);
2372     SDValue Val = Chain.getValue(0);
2373
2374     if (RoundAfterCopy)
2375       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2376                         // This truncation won't change the value.
2377                         DAG.getIntPtrConstant(1, dl));
2378
2379     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2380       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2381
2382     InFlag = Chain.getValue(2);
2383     InVals.push_back(Val);
2384   }
2385
2386   return Chain;
2387 }
2388
2389 //===----------------------------------------------------------------------===//
2390 //                C & StdCall & Fast Calling Convention implementation
2391 //===----------------------------------------------------------------------===//
2392 //  StdCall calling convention seems to be standard for many Windows' API
2393 //  routines and around. It differs from C calling convention just a little:
2394 //  callee should clean up the stack, not caller. Symbols should be also
2395 //  decorated in some fancy way :) It doesn't support any vector arguments.
2396 //  For info on fast calling convention see Fast Calling Convention (tail call)
2397 //  implementation LowerX86_32FastCCCallTo.
2398
2399 /// CallIsStructReturn - Determines whether a call uses struct return
2400 /// semantics.
2401 enum StructReturnType {
2402   NotStructReturn,
2403   RegStructReturn,
2404   StackStructReturn
2405 };
2406 static StructReturnType
2407 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2408   if (Outs.empty())
2409     return NotStructReturn;
2410
2411   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2412   if (!Flags.isSRet())
2413     return NotStructReturn;
2414   if (Flags.isInReg())
2415     return RegStructReturn;
2416   return StackStructReturn;
2417 }
2418
2419 /// Determines whether a function uses struct return semantics.
2420 static StructReturnType
2421 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2422   if (Ins.empty())
2423     return NotStructReturn;
2424
2425   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2426   if (!Flags.isSRet())
2427     return NotStructReturn;
2428   if (Flags.isInReg())
2429     return RegStructReturn;
2430   return StackStructReturn;
2431 }
2432
2433 /// Make a copy of an aggregate at address specified by "Src" to address
2434 /// "Dst" with size and alignment information specified by the specific
2435 /// parameter attribute. The copy will be passed as a byval function parameter.
2436 static SDValue
2437 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2438                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2439                           SDLoc dl) {
2440   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2441
2442   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2443                        /*isVolatile*/false, /*AlwaysInline=*/true,
2444                        /*isTailCall*/false,
2445                        MachinePointerInfo(), MachinePointerInfo());
2446 }
2447
2448 /// Return true if the calling convention is one that we can guarantee TCO for.
2449 static bool canGuaranteeTCO(CallingConv::ID CC) {
2450   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2451           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2452 }
2453
2454 /// Return true if we might ever do TCO for calls with this calling convention.
2455 static bool mayTailCallThisCC(CallingConv::ID CC) {
2456   switch (CC) {
2457   // C calling conventions:
2458   case CallingConv::C:
2459   case CallingConv::X86_64_Win64:
2460   case CallingConv::X86_64_SysV:
2461   // Callee pop conventions:
2462   case CallingConv::X86_ThisCall:
2463   case CallingConv::X86_StdCall:
2464   case CallingConv::X86_VectorCall:
2465   case CallingConv::X86_FastCall:
2466     return true;
2467   default:
2468     return canGuaranteeTCO(CC);
2469   }
2470 }
2471
2472 /// Return true if the function is being made into a tailcall target by
2473 /// changing its ABI.
2474 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2475   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2476 }
2477
2478 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2479   auto Attr =
2480       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2481   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2482     return false;
2483
2484   CallSite CS(CI);
2485   CallingConv::ID CalleeCC = CS.getCallingConv();
2486   if (!mayTailCallThisCC(CalleeCC))
2487     return false;
2488
2489   return true;
2490 }
2491
2492 SDValue
2493 X86TargetLowering::LowerMemArgument(SDValue Chain,
2494                                     CallingConv::ID CallConv,
2495                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2496                                     SDLoc dl, SelectionDAG &DAG,
2497                                     const CCValAssign &VA,
2498                                     MachineFrameInfo *MFI,
2499                                     unsigned i) const {
2500   // Create the nodes corresponding to a load from this parameter slot.
2501   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2502   bool AlwaysUseMutable = shouldGuaranteeTCO(
2503       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2504   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2505   EVT ValVT;
2506
2507   // If value is passed by pointer we have address passed instead of the value
2508   // itself.
2509   bool ExtendedInMem = VA.isExtInLoc() &&
2510     VA.getValVT().getScalarType() == MVT::i1;
2511
2512   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2513     ValVT = VA.getLocVT();
2514   else
2515     ValVT = VA.getValVT();
2516
2517   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2518   // changed with more analysis.
2519   // In case of tail call optimization mark all arguments mutable. Since they
2520   // could be overwritten by lowering of arguments in case of a tail call.
2521   if (Flags.isByVal()) {
2522     unsigned Bytes = Flags.getByValSize();
2523     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2524     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2525     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2526   } else {
2527     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2528                                     VA.getLocMemOffset(), isImmutable);
2529     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2530     SDValue Val = DAG.getLoad(
2531         ValVT, dl, Chain, FIN,
2532         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2533         false, false, 0);
2534     return ExtendedInMem ?
2535       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2536   }
2537 }
2538
2539 // FIXME: Get this from tablegen.
2540 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2541                                                 const X86Subtarget *Subtarget) {
2542   assert(Subtarget->is64Bit());
2543
2544   if (Subtarget->isCallingConvWin64(CallConv)) {
2545     static const MCPhysReg GPR64ArgRegsWin64[] = {
2546       X86::RCX, X86::RDX, X86::R8,  X86::R9
2547     };
2548     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2549   }
2550
2551   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2552     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2553   };
2554   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2555 }
2556
2557 // FIXME: Get this from tablegen.
2558 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2559                                                 CallingConv::ID CallConv,
2560                                                 const X86Subtarget *Subtarget) {
2561   assert(Subtarget->is64Bit());
2562   if (Subtarget->isCallingConvWin64(CallConv)) {
2563     // The XMM registers which might contain var arg parameters are shadowed
2564     // in their paired GPR.  So we only need to save the GPR to their home
2565     // slots.
2566     // TODO: __vectorcall will change this.
2567     return None;
2568   }
2569
2570   const Function *Fn = MF.getFunction();
2571   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2572   bool isSoftFloat = Subtarget->useSoftFloat();
2573   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2574          "SSE register cannot be used when SSE is disabled!");
2575   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2576     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2577     // registers.
2578     return None;
2579
2580   static const MCPhysReg XMMArgRegs64Bit[] = {
2581     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2582     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2583   };
2584   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2585 }
2586
2587 SDValue X86TargetLowering::LowerFormalArguments(
2588     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2589     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2590     SmallVectorImpl<SDValue> &InVals) const {
2591   MachineFunction &MF = DAG.getMachineFunction();
2592   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2593   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2594
2595   const Function* Fn = MF.getFunction();
2596   if (Fn->hasExternalLinkage() &&
2597       Subtarget->isTargetCygMing() &&
2598       Fn->getName() == "main")
2599     FuncInfo->setForceFramePointer(true);
2600
2601   MachineFrameInfo *MFI = MF.getFrameInfo();
2602   bool Is64Bit = Subtarget->is64Bit();
2603   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2604
2605   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2606          "Var args not supported with calling convention fastcc, ghc or hipe");
2607
2608   // Assign locations to all of the incoming arguments.
2609   SmallVector<CCValAssign, 16> ArgLocs;
2610   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2611
2612   // Allocate shadow area for Win64
2613   if (IsWin64)
2614     CCInfo.AllocateStack(32, 8);
2615
2616   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2617
2618   unsigned LastVal = ~0U;
2619   SDValue ArgValue;
2620   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2621     CCValAssign &VA = ArgLocs[i];
2622     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2623     // places.
2624     assert(VA.getValNo() != LastVal &&
2625            "Don't support value assigned to multiple locs yet");
2626     (void)LastVal;
2627     LastVal = VA.getValNo();
2628
2629     if (VA.isRegLoc()) {
2630       EVT RegVT = VA.getLocVT();
2631       const TargetRegisterClass *RC;
2632       if (RegVT == MVT::i32)
2633         RC = &X86::GR32RegClass;
2634       else if (Is64Bit && RegVT == MVT::i64)
2635         RC = &X86::GR64RegClass;
2636       else if (RegVT == MVT::f32)
2637         RC = &X86::FR32RegClass;
2638       else if (RegVT == MVT::f64)
2639         RC = &X86::FR64RegClass;
2640       else if (RegVT.is512BitVector())
2641         RC = &X86::VR512RegClass;
2642       else if (RegVT.is256BitVector())
2643         RC = &X86::VR256RegClass;
2644       else if (RegVT.is128BitVector())
2645         RC = &X86::VR128RegClass;
2646       else if (RegVT == MVT::x86mmx)
2647         RC = &X86::VR64RegClass;
2648       else if (RegVT == MVT::i1)
2649         RC = &X86::VK1RegClass;
2650       else if (RegVT == MVT::v8i1)
2651         RC = &X86::VK8RegClass;
2652       else if (RegVT == MVT::v16i1)
2653         RC = &X86::VK16RegClass;
2654       else if (RegVT == MVT::v32i1)
2655         RC = &X86::VK32RegClass;
2656       else if (RegVT == MVT::v64i1)
2657         RC = &X86::VK64RegClass;
2658       else
2659         llvm_unreachable("Unknown argument type!");
2660
2661       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2662       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2663
2664       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2665       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2666       // right size.
2667       if (VA.getLocInfo() == CCValAssign::SExt)
2668         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2669                                DAG.getValueType(VA.getValVT()));
2670       else if (VA.getLocInfo() == CCValAssign::ZExt)
2671         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2672                                DAG.getValueType(VA.getValVT()));
2673       else if (VA.getLocInfo() == CCValAssign::BCvt)
2674         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2675
2676       if (VA.isExtInLoc()) {
2677         // Handle MMX values passed in XMM regs.
2678         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2679           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2680         else
2681           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2682       }
2683     } else {
2684       assert(VA.isMemLoc());
2685       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2686     }
2687
2688     // If value is passed via pointer - do a load.
2689     if (VA.getLocInfo() == CCValAssign::Indirect)
2690       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2691                              MachinePointerInfo(), false, false, false, 0);
2692
2693     InVals.push_back(ArgValue);
2694   }
2695
2696   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2697     // All x86 ABIs require that for returning structs by value we copy the
2698     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2699     // the argument into a virtual register so that we can access it from the
2700     // return points.
2701     if (Ins[i].Flags.isSRet()) {
2702       unsigned Reg = FuncInfo->getSRetReturnReg();
2703       if (!Reg) {
2704         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2705         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2706         FuncInfo->setSRetReturnReg(Reg);
2707       }
2708       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2709       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2710       break;
2711     }
2712   }
2713
2714   unsigned StackSize = CCInfo.getNextStackOffset();
2715   // Align stack specially for tail calls.
2716   if (shouldGuaranteeTCO(CallConv,
2717                          MF.getTarget().Options.GuaranteedTailCallOpt))
2718     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2719
2720   // If the function takes variable number of arguments, make a frame index for
2721   // the start of the first vararg value... for expansion of llvm.va_start. We
2722   // can skip this if there are no va_start calls.
2723   if (MFI->hasVAStart() &&
2724       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2725                    CallConv != CallingConv::X86_ThisCall))) {
2726     FuncInfo->setVarArgsFrameIndex(
2727         MFI->CreateFixedObject(1, StackSize, true));
2728   }
2729
2730   // Figure out if XMM registers are in use.
2731   assert(!(Subtarget->useSoftFloat() &&
2732            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2733          "SSE register cannot be used when SSE is disabled!");
2734
2735   // 64-bit calling conventions support varargs and register parameters, so we
2736   // have to do extra work to spill them in the prologue.
2737   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2738     // Find the first unallocated argument registers.
2739     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2740     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2741     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2742     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2743     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2744            "SSE register cannot be used when SSE is disabled!");
2745
2746     // Gather all the live in physical registers.
2747     SmallVector<SDValue, 6> LiveGPRs;
2748     SmallVector<SDValue, 8> LiveXMMRegs;
2749     SDValue ALVal;
2750     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2751       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2752       LiveGPRs.push_back(
2753           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2754     }
2755     if (!ArgXMMs.empty()) {
2756       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2757       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2758       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2759         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2760         LiveXMMRegs.push_back(
2761             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2762       }
2763     }
2764
2765     if (IsWin64) {
2766       // Get to the caller-allocated home save location.  Add 8 to account
2767       // for the return address.
2768       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2769       FuncInfo->setRegSaveFrameIndex(
2770           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2771       // Fixup to set vararg frame on shadow area (4 x i64).
2772       if (NumIntRegs < 4)
2773         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2774     } else {
2775       // For X86-64, if there are vararg parameters that are passed via
2776       // registers, then we must store them to their spots on the stack so
2777       // they may be loaded by deferencing the result of va_next.
2778       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2779       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2780       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2781           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2782     }
2783
2784     // Store the integer parameter registers.
2785     SmallVector<SDValue, 8> MemOps;
2786     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2787                                       getPointerTy(DAG.getDataLayout()));
2788     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2789     for (SDValue Val : LiveGPRs) {
2790       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2791                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2792       SDValue Store =
2793           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2794                        MachinePointerInfo::getFixedStack(
2795                            DAG.getMachineFunction(),
2796                            FuncInfo->getRegSaveFrameIndex(), Offset),
2797                        false, false, 0);
2798       MemOps.push_back(Store);
2799       Offset += 8;
2800     }
2801
2802     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2803       // Now store the XMM (fp + vector) parameter registers.
2804       SmallVector<SDValue, 12> SaveXMMOps;
2805       SaveXMMOps.push_back(Chain);
2806       SaveXMMOps.push_back(ALVal);
2807       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2808                              FuncInfo->getRegSaveFrameIndex(), dl));
2809       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2810                              FuncInfo->getVarArgsFPOffset(), dl));
2811       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2812                         LiveXMMRegs.end());
2813       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2814                                    MVT::Other, SaveXMMOps));
2815     }
2816
2817     if (!MemOps.empty())
2818       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2819   }
2820
2821   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2822     // Find the largest legal vector type.
2823     MVT VecVT = MVT::Other;
2824     // FIXME: Only some x86_32 calling conventions support AVX512.
2825     if (Subtarget->hasAVX512() &&
2826         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2827                      CallConv == CallingConv::Intel_OCL_BI)))
2828       VecVT = MVT::v16f32;
2829     else if (Subtarget->hasAVX())
2830       VecVT = MVT::v8f32;
2831     else if (Subtarget->hasSSE2())
2832       VecVT = MVT::v4f32;
2833
2834     // We forward some GPRs and some vector types.
2835     SmallVector<MVT, 2> RegParmTypes;
2836     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2837     RegParmTypes.push_back(IntVT);
2838     if (VecVT != MVT::Other)
2839       RegParmTypes.push_back(VecVT);
2840
2841     // Compute the set of forwarded registers. The rest are scratch.
2842     SmallVectorImpl<ForwardedRegister> &Forwards =
2843         FuncInfo->getForwardedMustTailRegParms();
2844     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2845
2846     // Conservatively forward AL on x86_64, since it might be used for varargs.
2847     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2848       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2849       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2850     }
2851
2852     // Copy all forwards from physical to virtual registers.
2853     for (ForwardedRegister &F : Forwards) {
2854       // FIXME: Can we use a less constrained schedule?
2855       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2856       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2857       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2858     }
2859   }
2860
2861   // Some CCs need callee pop.
2862   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2863                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2864     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2865   } else {
2866     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2867     // If this is an sret function, the return should pop the hidden pointer.
2868     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2869         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2870         argsAreStructReturn(Ins) == StackStructReturn)
2871       FuncInfo->setBytesToPopOnReturn(4);
2872   }
2873
2874   if (!Is64Bit) {
2875     // RegSaveFrameIndex is X86-64 only.
2876     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2877     if (CallConv == CallingConv::X86_FastCall ||
2878         CallConv == CallingConv::X86_ThisCall)
2879       // fastcc functions can't have varargs.
2880       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2881   }
2882
2883   FuncInfo->setArgumentStackSize(StackSize);
2884
2885   if (WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo()) {
2886     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2887     if (Personality == EHPersonality::CoreCLR) {
2888       assert(Is64Bit);
2889       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2890       // that we'd prefer this slot be allocated towards the bottom of the frame
2891       // (i.e. near the stack pointer after allocating the frame).  Every
2892       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2893       // offset from the bottom of this and each funclet's frame must be the
2894       // same, so the size of funclets' (mostly empty) frames is dictated by
2895       // how far this slot is from the bottom (since they allocate just enough
2896       // space to accomodate holding this slot at the correct offset).
2897       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2898       EHInfo->PSPSymFrameIdx = PSPSymFI;
2899     }
2900   }
2901
2902   return Chain;
2903 }
2904
2905 SDValue
2906 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2907                                     SDValue StackPtr, SDValue Arg,
2908                                     SDLoc dl, SelectionDAG &DAG,
2909                                     const CCValAssign &VA,
2910                                     ISD::ArgFlagsTy Flags) const {
2911   unsigned LocMemOffset = VA.getLocMemOffset();
2912   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2913   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2914                        StackPtr, PtrOff);
2915   if (Flags.isByVal())
2916     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2917
2918   return DAG.getStore(
2919       Chain, dl, Arg, PtrOff,
2920       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2921       false, false, 0);
2922 }
2923
2924 /// Emit a load of return address if tail call
2925 /// optimization is performed and it is required.
2926 SDValue
2927 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2928                                            SDValue &OutRetAddr, SDValue Chain,
2929                                            bool IsTailCall, bool Is64Bit,
2930                                            int FPDiff, SDLoc dl) const {
2931   // Adjust the Return address stack slot.
2932   EVT VT = getPointerTy(DAG.getDataLayout());
2933   OutRetAddr = getReturnAddressFrameIndex(DAG);
2934
2935   // Load the "old" Return address.
2936   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2937                            false, false, false, 0);
2938   return SDValue(OutRetAddr.getNode(), 1);
2939 }
2940
2941 /// Emit a store of the return address if tail call
2942 /// optimization is performed and it is required (FPDiff!=0).
2943 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2944                                         SDValue Chain, SDValue RetAddrFrIdx,
2945                                         EVT PtrVT, unsigned SlotSize,
2946                                         int FPDiff, SDLoc dl) {
2947   // Store the return address to the appropriate stack slot.
2948   if (!FPDiff) return Chain;
2949   // Calculate the new stack slot for the return address.
2950   int NewReturnAddrFI =
2951     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2952                                          false);
2953   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2954   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2955                        MachinePointerInfo::getFixedStack(
2956                            DAG.getMachineFunction(), NewReturnAddrFI),
2957                        false, false, 0);
2958   return Chain;
2959 }
2960
2961 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2962 /// operation of specified width.
2963 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2964                        SDValue V2) {
2965   unsigned NumElems = VT.getVectorNumElements();
2966   SmallVector<int, 8> Mask;
2967   Mask.push_back(NumElems);
2968   for (unsigned i = 1; i != NumElems; ++i)
2969     Mask.push_back(i);
2970   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2971 }
2972
2973 SDValue
2974 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2975                              SmallVectorImpl<SDValue> &InVals) const {
2976   SelectionDAG &DAG                     = CLI.DAG;
2977   SDLoc &dl                             = CLI.DL;
2978   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2979   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2980   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2981   SDValue Chain                         = CLI.Chain;
2982   SDValue Callee                        = CLI.Callee;
2983   CallingConv::ID CallConv              = CLI.CallConv;
2984   bool &isTailCall                      = CLI.IsTailCall;
2985   bool isVarArg                         = CLI.IsVarArg;
2986
2987   MachineFunction &MF = DAG.getMachineFunction();
2988   bool Is64Bit        = Subtarget->is64Bit();
2989   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2990   StructReturnType SR = callIsStructReturn(Outs);
2991   bool IsSibcall      = false;
2992   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2993   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2994
2995   if (Attr.getValueAsString() == "true")
2996     isTailCall = false;
2997
2998   if (Subtarget->isPICStyleGOT() &&
2999       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3000     // If we are using a GOT, disable tail calls to external symbols with
3001     // default visibility. Tail calling such a symbol requires using a GOT
3002     // relocation, which forces early binding of the symbol. This breaks code
3003     // that require lazy function symbol resolution. Using musttail or
3004     // GuaranteedTailCallOpt will override this.
3005     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3006     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3007                G->getGlobal()->hasDefaultVisibility()))
3008       isTailCall = false;
3009   }
3010
3011   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3012   if (IsMustTail) {
3013     // Force this to be a tail call.  The verifier rules are enough to ensure
3014     // that we can lower this successfully without moving the return address
3015     // around.
3016     isTailCall = true;
3017   } else if (isTailCall) {
3018     // Check if it's really possible to do a tail call.
3019     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3020                     isVarArg, SR != NotStructReturn,
3021                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3022                     Outs, OutVals, Ins, DAG);
3023
3024     // Sibcalls are automatically detected tailcalls which do not require
3025     // ABI changes.
3026     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3027       IsSibcall = true;
3028
3029     if (isTailCall)
3030       ++NumTailCalls;
3031   }
3032
3033   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3034          "Var args not supported with calling convention fastcc, ghc or hipe");
3035
3036   // Analyze operands of the call, assigning locations to each operand.
3037   SmallVector<CCValAssign, 16> ArgLocs;
3038   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3039
3040   // Allocate shadow area for Win64
3041   if (IsWin64)
3042     CCInfo.AllocateStack(32, 8);
3043
3044   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3045
3046   // Get a count of how many bytes are to be pushed on the stack.
3047   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3048   if (IsSibcall)
3049     // This is a sibcall. The memory operands are available in caller's
3050     // own caller's stack.
3051     NumBytes = 0;
3052   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3053            canGuaranteeTCO(CallConv))
3054     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3055
3056   int FPDiff = 0;
3057   if (isTailCall && !IsSibcall && !IsMustTail) {
3058     // Lower arguments at fp - stackoffset + fpdiff.
3059     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3060
3061     FPDiff = NumBytesCallerPushed - NumBytes;
3062
3063     // Set the delta of movement of the returnaddr stackslot.
3064     // But only set if delta is greater than previous delta.
3065     if (FPDiff < X86Info->getTCReturnAddrDelta())
3066       X86Info->setTCReturnAddrDelta(FPDiff);
3067   }
3068
3069   unsigned NumBytesToPush = NumBytes;
3070   unsigned NumBytesToPop = NumBytes;
3071
3072   // If we have an inalloca argument, all stack space has already been allocated
3073   // for us and be right at the top of the stack.  We don't support multiple
3074   // arguments passed in memory when using inalloca.
3075   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3076     NumBytesToPush = 0;
3077     if (!ArgLocs.back().isMemLoc())
3078       report_fatal_error("cannot use inalloca attribute on a register "
3079                          "parameter");
3080     if (ArgLocs.back().getLocMemOffset() != 0)
3081       report_fatal_error("any parameter with the inalloca attribute must be "
3082                          "the only memory argument");
3083   }
3084
3085   if (!IsSibcall)
3086     Chain = DAG.getCALLSEQ_START(
3087         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3088
3089   SDValue RetAddrFrIdx;
3090   // Load return address for tail calls.
3091   if (isTailCall && FPDiff)
3092     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3093                                     Is64Bit, FPDiff, dl);
3094
3095   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3096   SmallVector<SDValue, 8> MemOpChains;
3097   SDValue StackPtr;
3098
3099   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3100   // of tail call optimization arguments are handle later.
3101   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3102   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3103     // Skip inalloca arguments, they have already been written.
3104     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3105     if (Flags.isInAlloca())
3106       continue;
3107
3108     CCValAssign &VA = ArgLocs[i];
3109     EVT RegVT = VA.getLocVT();
3110     SDValue Arg = OutVals[i];
3111     bool isByVal = Flags.isByVal();
3112
3113     // Promote the value if needed.
3114     switch (VA.getLocInfo()) {
3115     default: llvm_unreachable("Unknown loc info!");
3116     case CCValAssign::Full: break;
3117     case CCValAssign::SExt:
3118       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3119       break;
3120     case CCValAssign::ZExt:
3121       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3122       break;
3123     case CCValAssign::AExt:
3124       if (Arg.getValueType().isVector() &&
3125           Arg.getValueType().getVectorElementType() == MVT::i1)
3126         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3127       else if (RegVT.is128BitVector()) {
3128         // Special case: passing MMX values in XMM registers.
3129         Arg = DAG.getBitcast(MVT::i64, Arg);
3130         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3131         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3132       } else
3133         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3134       break;
3135     case CCValAssign::BCvt:
3136       Arg = DAG.getBitcast(RegVT, Arg);
3137       break;
3138     case CCValAssign::Indirect: {
3139       // Store the argument.
3140       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3141       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3142       Chain = DAG.getStore(
3143           Chain, dl, Arg, SpillSlot,
3144           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3145           false, false, 0);
3146       Arg = SpillSlot;
3147       break;
3148     }
3149     }
3150
3151     if (VA.isRegLoc()) {
3152       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3153       if (isVarArg && IsWin64) {
3154         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3155         // shadow reg if callee is a varargs function.
3156         unsigned ShadowReg = 0;
3157         switch (VA.getLocReg()) {
3158         case X86::XMM0: ShadowReg = X86::RCX; break;
3159         case X86::XMM1: ShadowReg = X86::RDX; break;
3160         case X86::XMM2: ShadowReg = X86::R8; break;
3161         case X86::XMM3: ShadowReg = X86::R9; break;
3162         }
3163         if (ShadowReg)
3164           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3165       }
3166     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3167       assert(VA.isMemLoc());
3168       if (!StackPtr.getNode())
3169         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3170                                       getPointerTy(DAG.getDataLayout()));
3171       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3172                                              dl, DAG, VA, Flags));
3173     }
3174   }
3175
3176   if (!MemOpChains.empty())
3177     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3178
3179   if (Subtarget->isPICStyleGOT()) {
3180     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3181     // GOT pointer.
3182     if (!isTailCall) {
3183       RegsToPass.push_back(std::make_pair(
3184           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3185                                           getPointerTy(DAG.getDataLayout()))));
3186     } else {
3187       // If we are tail calling and generating PIC/GOT style code load the
3188       // address of the callee into ECX. The value in ecx is used as target of
3189       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3190       // for tail calls on PIC/GOT architectures. Normally we would just put the
3191       // address of GOT into ebx and then call target@PLT. But for tail calls
3192       // ebx would be restored (since ebx is callee saved) before jumping to the
3193       // target@PLT.
3194
3195       // Note: The actual moving to ECX is done further down.
3196       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3197       if (G && !G->getGlobal()->hasLocalLinkage() &&
3198           G->getGlobal()->hasDefaultVisibility())
3199         Callee = LowerGlobalAddress(Callee, DAG);
3200       else if (isa<ExternalSymbolSDNode>(Callee))
3201         Callee = LowerExternalSymbol(Callee, DAG);
3202     }
3203   }
3204
3205   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3206     // From AMD64 ABI document:
3207     // For calls that may call functions that use varargs or stdargs
3208     // (prototype-less calls or calls to functions containing ellipsis (...) in
3209     // the declaration) %al is used as hidden argument to specify the number
3210     // of SSE registers used. The contents of %al do not need to match exactly
3211     // the number of registers, but must be an ubound on the number of SSE
3212     // registers used and is in the range 0 - 8 inclusive.
3213
3214     // Count the number of XMM registers allocated.
3215     static const MCPhysReg XMMArgRegs[] = {
3216       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3217       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3218     };
3219     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3220     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3221            && "SSE registers cannot be used when SSE is disabled");
3222
3223     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3224                                         DAG.getConstant(NumXMMRegs, dl,
3225                                                         MVT::i8)));
3226   }
3227
3228   if (isVarArg && IsMustTail) {
3229     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3230     for (const auto &F : Forwards) {
3231       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3232       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3233     }
3234   }
3235
3236   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3237   // don't need this because the eligibility check rejects calls that require
3238   // shuffling arguments passed in memory.
3239   if (!IsSibcall && isTailCall) {
3240     // Force all the incoming stack arguments to be loaded from the stack
3241     // before any new outgoing arguments are stored to the stack, because the
3242     // outgoing stack slots may alias the incoming argument stack slots, and
3243     // the alias isn't otherwise explicit. This is slightly more conservative
3244     // than necessary, because it means that each store effectively depends
3245     // on every argument instead of just those arguments it would clobber.
3246     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3247
3248     SmallVector<SDValue, 8> MemOpChains2;
3249     SDValue FIN;
3250     int FI = 0;
3251     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3252       CCValAssign &VA = ArgLocs[i];
3253       if (VA.isRegLoc())
3254         continue;
3255       assert(VA.isMemLoc());
3256       SDValue Arg = OutVals[i];
3257       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3258       // Skip inalloca arguments.  They don't require any work.
3259       if (Flags.isInAlloca())
3260         continue;
3261       // Create frame index.
3262       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3263       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3264       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3265       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3266
3267       if (Flags.isByVal()) {
3268         // Copy relative to framepointer.
3269         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3270         if (!StackPtr.getNode())
3271           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3272                                         getPointerTy(DAG.getDataLayout()));
3273         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3274                              StackPtr, Source);
3275
3276         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3277                                                          ArgChain,
3278                                                          Flags, DAG, dl));
3279       } else {
3280         // Store relative to framepointer.
3281         MemOpChains2.push_back(DAG.getStore(
3282             ArgChain, dl, Arg, FIN,
3283             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3284             false, false, 0));
3285       }
3286     }
3287
3288     if (!MemOpChains2.empty())
3289       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3290
3291     // Store the return address to the appropriate stack slot.
3292     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3293                                      getPointerTy(DAG.getDataLayout()),
3294                                      RegInfo->getSlotSize(), FPDiff, dl);
3295   }
3296
3297   // Build a sequence of copy-to-reg nodes chained together with token chain
3298   // and flag operands which copy the outgoing args into registers.
3299   SDValue InFlag;
3300   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3301     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3302                              RegsToPass[i].second, InFlag);
3303     InFlag = Chain.getValue(1);
3304   }
3305
3306   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3307     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3308     // In the 64-bit large code model, we have to make all calls
3309     // through a register, since the call instruction's 32-bit
3310     // pc-relative offset may not be large enough to hold the whole
3311     // address.
3312   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3313     // If the callee is a GlobalAddress node (quite common, every direct call
3314     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3315     // it.
3316     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3317
3318     // We should use extra load for direct calls to dllimported functions in
3319     // non-JIT mode.
3320     const GlobalValue *GV = G->getGlobal();
3321     if (!GV->hasDLLImportStorageClass()) {
3322       unsigned char OpFlags = 0;
3323       bool ExtraLoad = false;
3324       unsigned WrapperKind = ISD::DELETED_NODE;
3325
3326       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3327       // external symbols most go through the PLT in PIC mode.  If the symbol
3328       // has hidden or protected visibility, or if it is static or local, then
3329       // we don't need to use the PLT - we can directly call it.
3330       if (Subtarget->isTargetELF() &&
3331           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3332           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3333         OpFlags = X86II::MO_PLT;
3334       } else if (Subtarget->isPICStyleStubAny() &&
3335                  !GV->isStrongDefinitionForLinker() &&
3336                  (!Subtarget->getTargetTriple().isMacOSX() ||
3337                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3338         // PC-relative references to external symbols should go through $stub,
3339         // unless we're building with the leopard linker or later, which
3340         // automatically synthesizes these stubs.
3341         OpFlags = X86II::MO_DARWIN_STUB;
3342       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3343                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3344         // If the function is marked as non-lazy, generate an indirect call
3345         // which loads from the GOT directly. This avoids runtime overhead
3346         // at the cost of eager binding (and one extra byte of encoding).
3347         OpFlags = X86II::MO_GOTPCREL;
3348         WrapperKind = X86ISD::WrapperRIP;
3349         ExtraLoad = true;
3350       }
3351
3352       Callee = DAG.getTargetGlobalAddress(
3353           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3354
3355       // Add a wrapper if needed.
3356       if (WrapperKind != ISD::DELETED_NODE)
3357         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3358                              getPointerTy(DAG.getDataLayout()), Callee);
3359       // Add extra indirection if needed.
3360       if (ExtraLoad)
3361         Callee = DAG.getLoad(
3362             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3363             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3364             false, 0);
3365     }
3366   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3367     unsigned char OpFlags = 0;
3368
3369     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3370     // external symbols should go through the PLT.
3371     if (Subtarget->isTargetELF() &&
3372         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3373       OpFlags = X86II::MO_PLT;
3374     } else if (Subtarget->isPICStyleStubAny() &&
3375                (!Subtarget->getTargetTriple().isMacOSX() ||
3376                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3377       // PC-relative references to external symbols should go through $stub,
3378       // unless we're building with the leopard linker or later, which
3379       // automatically synthesizes these stubs.
3380       OpFlags = X86II::MO_DARWIN_STUB;
3381     }
3382
3383     Callee = DAG.getTargetExternalSymbol(
3384         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3385   } else if (Subtarget->isTarget64BitILP32() &&
3386              Callee->getValueType(0) == MVT::i32) {
3387     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3388     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3389   }
3390
3391   // Returns a chain & a flag for retval copy to use.
3392   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3393   SmallVector<SDValue, 8> Ops;
3394
3395   if (!IsSibcall && isTailCall) {
3396     Chain = DAG.getCALLSEQ_END(Chain,
3397                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3398                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3399     InFlag = Chain.getValue(1);
3400   }
3401
3402   Ops.push_back(Chain);
3403   Ops.push_back(Callee);
3404
3405   if (isTailCall)
3406     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3407
3408   // Add argument registers to the end of the list so that they are known live
3409   // into the call.
3410   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3411     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3412                                   RegsToPass[i].second.getValueType()));
3413
3414   // Add a register mask operand representing the call-preserved registers.
3415   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3416   assert(Mask && "Missing call preserved mask for calling convention");
3417
3418   // If this is an invoke in a 32-bit function using a funclet-based
3419   // personality, assume the function clobbers all registers. If an exception
3420   // is thrown, the runtime will not restore CSRs.
3421   // FIXME: Model this more precisely so that we can register allocate across
3422   // the normal edge and spill and fill across the exceptional edge.
3423   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3424     const Function *CallerFn = MF.getFunction();
3425     EHPersonality Pers =
3426         CallerFn->hasPersonalityFn()
3427             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3428             : EHPersonality::Unknown;
3429     if (isFuncletEHPersonality(Pers))
3430       Mask = RegInfo->getNoPreservedMask();
3431   }
3432
3433   Ops.push_back(DAG.getRegisterMask(Mask));
3434
3435   if (InFlag.getNode())
3436     Ops.push_back(InFlag);
3437
3438   if (isTailCall) {
3439     // We used to do:
3440     //// If this is the first return lowered for this function, add the regs
3441     //// to the liveout set for the function.
3442     // This isn't right, although it's probably harmless on x86; liveouts
3443     // should be computed from returns not tail calls.  Consider a void
3444     // function making a tail call to a function returning int.
3445     MF.getFrameInfo()->setHasTailCall();
3446     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3447   }
3448
3449   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3450   InFlag = Chain.getValue(1);
3451
3452   // Create the CALLSEQ_END node.
3453   unsigned NumBytesForCalleeToPop;
3454   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3455                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3456     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3457   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3458            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3459            SR == StackStructReturn)
3460     // If this is a call to a struct-return function, the callee
3461     // pops the hidden struct pointer, so we have to push it back.
3462     // This is common for Darwin/X86, Linux & Mingw32 targets.
3463     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3464     NumBytesForCalleeToPop = 4;
3465   else
3466     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3467
3468   // Returns a flag for retval copy to use.
3469   if (!IsSibcall) {
3470     Chain = DAG.getCALLSEQ_END(Chain,
3471                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3472                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3473                                                      true),
3474                                InFlag, dl);
3475     InFlag = Chain.getValue(1);
3476   }
3477
3478   // Handle result values, copying them out of physregs into vregs that we
3479   // return.
3480   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3481                          Ins, dl, DAG, InVals);
3482 }
3483
3484 //===----------------------------------------------------------------------===//
3485 //                Fast Calling Convention (tail call) implementation
3486 //===----------------------------------------------------------------------===//
3487
3488 //  Like std call, callee cleans arguments, convention except that ECX is
3489 //  reserved for storing the tail called function address. Only 2 registers are
3490 //  free for argument passing (inreg). Tail call optimization is performed
3491 //  provided:
3492 //                * tailcallopt is enabled
3493 //                * caller/callee are fastcc
3494 //  On X86_64 architecture with GOT-style position independent code only local
3495 //  (within module) calls are supported at the moment.
3496 //  To keep the stack aligned according to platform abi the function
3497 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3498 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3499 //  If a tail called function callee has more arguments than the caller the
3500 //  caller needs to make sure that there is room to move the RETADDR to. This is
3501 //  achieved by reserving an area the size of the argument delta right after the
3502 //  original RETADDR, but before the saved framepointer or the spilled registers
3503 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3504 //  stack layout:
3505 //    arg1
3506 //    arg2
3507 //    RETADDR
3508 //    [ new RETADDR
3509 //      move area ]
3510 //    (possible EBP)
3511 //    ESI
3512 //    EDI
3513 //    local1 ..
3514
3515 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3516 /// requirement.
3517 unsigned
3518 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3519                                                SelectionDAG& DAG) const {
3520   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3521   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3522   unsigned StackAlignment = TFI.getStackAlignment();
3523   uint64_t AlignMask = StackAlignment - 1;
3524   int64_t Offset = StackSize;
3525   unsigned SlotSize = RegInfo->getSlotSize();
3526   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3527     // Number smaller than 12 so just add the difference.
3528     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3529   } else {
3530     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3531     Offset = ((~AlignMask) & Offset) + StackAlignment +
3532       (StackAlignment-SlotSize);
3533   }
3534   return Offset;
3535 }
3536
3537 /// Return true if the given stack call argument is already available in the
3538 /// same position (relatively) of the caller's incoming argument stack.
3539 static
3540 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3541                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3542                          const X86InstrInfo *TII) {
3543   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3544   int FI = INT_MAX;
3545   if (Arg.getOpcode() == ISD::CopyFromReg) {
3546     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3547     if (!TargetRegisterInfo::isVirtualRegister(VR))
3548       return false;
3549     MachineInstr *Def = MRI->getVRegDef(VR);
3550     if (!Def)
3551       return false;
3552     if (!Flags.isByVal()) {
3553       if (!TII->isLoadFromStackSlot(Def, FI))
3554         return false;
3555     } else {
3556       unsigned Opcode = Def->getOpcode();
3557       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3558            Opcode == X86::LEA64_32r) &&
3559           Def->getOperand(1).isFI()) {
3560         FI = Def->getOperand(1).getIndex();
3561         Bytes = Flags.getByValSize();
3562       } else
3563         return false;
3564     }
3565   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3566     if (Flags.isByVal())
3567       // ByVal argument is passed in as a pointer but it's now being
3568       // dereferenced. e.g.
3569       // define @foo(%struct.X* %A) {
3570       //   tail call @bar(%struct.X* byval %A)
3571       // }
3572       return false;
3573     SDValue Ptr = Ld->getBasePtr();
3574     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3575     if (!FINode)
3576       return false;
3577     FI = FINode->getIndex();
3578   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3579     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3580     FI = FINode->getIndex();
3581     Bytes = Flags.getByValSize();
3582   } else
3583     return false;
3584
3585   assert(FI != INT_MAX);
3586   if (!MFI->isFixedObjectIndex(FI))
3587     return false;
3588   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3589 }
3590
3591 /// Check whether the call is eligible for tail call optimization. Targets
3592 /// that want to do tail call optimization should implement this function.
3593 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3594     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3595     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3596     const SmallVectorImpl<ISD::OutputArg> &Outs,
3597     const SmallVectorImpl<SDValue> &OutVals,
3598     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3599   if (!mayTailCallThisCC(CalleeCC))
3600     return false;
3601
3602   // If -tailcallopt is specified, make fastcc functions tail-callable.
3603   MachineFunction &MF = DAG.getMachineFunction();
3604   const Function *CallerF = MF.getFunction();
3605
3606   // If the function return type is x86_fp80 and the callee return type is not,
3607   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3608   // perform a tailcall optimization here.
3609   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3610     return false;
3611
3612   CallingConv::ID CallerCC = CallerF->getCallingConv();
3613   bool CCMatch = CallerCC == CalleeCC;
3614   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3615   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3616
3617   // Win64 functions have extra shadow space for argument homing. Don't do the
3618   // sibcall if the caller and callee have mismatched expectations for this
3619   // space.
3620   if (IsCalleeWin64 != IsCallerWin64)
3621     return false;
3622
3623   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3624     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3625       return true;
3626     return false;
3627   }
3628
3629   // Look for obvious safe cases to perform tail call optimization that do not
3630   // require ABI changes. This is what gcc calls sibcall.
3631
3632   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3633   // emit a special epilogue.
3634   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3635   if (RegInfo->needsStackRealignment(MF))
3636     return false;
3637
3638   // Also avoid sibcall optimization if either caller or callee uses struct
3639   // return semantics.
3640   if (isCalleeStructRet || isCallerStructRet)
3641     return false;
3642
3643   // Do not sibcall optimize vararg calls unless all arguments are passed via
3644   // registers.
3645   if (isVarArg && !Outs.empty()) {
3646     // Optimizing for varargs on Win64 is unlikely to be safe without
3647     // additional testing.
3648     if (IsCalleeWin64 || IsCallerWin64)
3649       return false;
3650
3651     SmallVector<CCValAssign, 16> ArgLocs;
3652     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3653                    *DAG.getContext());
3654
3655     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3656     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3657       if (!ArgLocs[i].isRegLoc())
3658         return false;
3659   }
3660
3661   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3662   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3663   // this into a sibcall.
3664   bool Unused = false;
3665   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3666     if (!Ins[i].Used) {
3667       Unused = true;
3668       break;
3669     }
3670   }
3671   if (Unused) {
3672     SmallVector<CCValAssign, 16> RVLocs;
3673     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3674                    *DAG.getContext());
3675     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3676     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3677       CCValAssign &VA = RVLocs[i];
3678       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3679         return false;
3680     }
3681   }
3682
3683   // If the calling conventions do not match, then we'd better make sure the
3684   // results are returned in the same way as what the caller expects.
3685   if (!CCMatch) {
3686     SmallVector<CCValAssign, 16> RVLocs1;
3687     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3688                     *DAG.getContext());
3689     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3690
3691     SmallVector<CCValAssign, 16> RVLocs2;
3692     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3693                     *DAG.getContext());
3694     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3695
3696     if (RVLocs1.size() != RVLocs2.size())
3697       return false;
3698     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3699       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3700         return false;
3701       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3702         return false;
3703       if (RVLocs1[i].isRegLoc()) {
3704         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3705           return false;
3706       } else {
3707         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3708           return false;
3709       }
3710     }
3711   }
3712
3713   unsigned StackArgsSize = 0;
3714
3715   // If the callee takes no arguments then go on to check the results of the
3716   // call.
3717   if (!Outs.empty()) {
3718     // Check if stack adjustment is needed. For now, do not do this if any
3719     // argument is passed on the stack.
3720     SmallVector<CCValAssign, 16> ArgLocs;
3721     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3722                    *DAG.getContext());
3723
3724     // Allocate shadow area for Win64
3725     if (IsCalleeWin64)
3726       CCInfo.AllocateStack(32, 8);
3727
3728     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3729     StackArgsSize = CCInfo.getNextStackOffset();
3730
3731     if (CCInfo.getNextStackOffset()) {
3732       // Check if the arguments are already laid out in the right way as
3733       // the caller's fixed stack objects.
3734       MachineFrameInfo *MFI = MF.getFrameInfo();
3735       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3736       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3737       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3738         CCValAssign &VA = ArgLocs[i];
3739         SDValue Arg = OutVals[i];
3740         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3741         if (VA.getLocInfo() == CCValAssign::Indirect)
3742           return false;
3743         if (!VA.isRegLoc()) {
3744           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3745                                    MFI, MRI, TII))
3746             return false;
3747         }
3748       }
3749     }
3750
3751     // If the tailcall address may be in a register, then make sure it's
3752     // possible to register allocate for it. In 32-bit, the call address can
3753     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3754     // callee-saved registers are restored. These happen to be the same
3755     // registers used to pass 'inreg' arguments so watch out for those.
3756     if (!Subtarget->is64Bit() &&
3757         ((!isa<GlobalAddressSDNode>(Callee) &&
3758           !isa<ExternalSymbolSDNode>(Callee)) ||
3759          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3760       unsigned NumInRegs = 0;
3761       // In PIC we need an extra register to formulate the address computation
3762       // for the callee.
3763       unsigned MaxInRegs =
3764         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3765
3766       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3767         CCValAssign &VA = ArgLocs[i];
3768         if (!VA.isRegLoc())
3769           continue;
3770         unsigned Reg = VA.getLocReg();
3771         switch (Reg) {
3772         default: break;
3773         case X86::EAX: case X86::EDX: case X86::ECX:
3774           if (++NumInRegs == MaxInRegs)
3775             return false;
3776           break;
3777         }
3778       }
3779     }
3780   }
3781
3782   bool CalleeWillPop =
3783       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3784                        MF.getTarget().Options.GuaranteedTailCallOpt);
3785
3786   if (unsigned BytesToPop =
3787           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3788     // If we have bytes to pop, the callee must pop them.
3789     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3790     if (!CalleePopMatches)
3791       return false;
3792   } else if (CalleeWillPop && StackArgsSize > 0) {
3793     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3794     return false;
3795   }
3796
3797   return true;
3798 }
3799
3800 FastISel *
3801 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3802                                   const TargetLibraryInfo *libInfo) const {
3803   return X86::createFastISel(funcInfo, libInfo);
3804 }
3805
3806 //===----------------------------------------------------------------------===//
3807 //                           Other Lowering Hooks
3808 //===----------------------------------------------------------------------===//
3809
3810 static bool MayFoldLoad(SDValue Op) {
3811   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3812 }
3813
3814 static bool MayFoldIntoStore(SDValue Op) {
3815   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3816 }
3817
3818 static bool isTargetShuffle(unsigned Opcode) {
3819   switch(Opcode) {
3820   default: return false;
3821   case X86ISD::BLENDI:
3822   case X86ISD::PSHUFB:
3823   case X86ISD::PSHUFD:
3824   case X86ISD::PSHUFHW:
3825   case X86ISD::PSHUFLW:
3826   case X86ISD::SHUFP:
3827   case X86ISD::PALIGNR:
3828   case X86ISD::MOVLHPS:
3829   case X86ISD::MOVLHPD:
3830   case X86ISD::MOVHLPS:
3831   case X86ISD::MOVLPS:
3832   case X86ISD::MOVLPD:
3833   case X86ISD::MOVSHDUP:
3834   case X86ISD::MOVSLDUP:
3835   case X86ISD::MOVDDUP:
3836   case X86ISD::MOVSS:
3837   case X86ISD::MOVSD:
3838   case X86ISD::UNPCKL:
3839   case X86ISD::UNPCKH:
3840   case X86ISD::VPERMILPI:
3841   case X86ISD::VPERM2X128:
3842   case X86ISD::VPERMI:
3843   case X86ISD::VPERMV:
3844   case X86ISD::VPERMV3:
3845     return true;
3846   }
3847 }
3848
3849 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3850                                     SDValue V1, unsigned TargetMask,
3851                                     SelectionDAG &DAG) {
3852   switch(Opc) {
3853   default: llvm_unreachable("Unknown x86 shuffle node");
3854   case X86ISD::PSHUFD:
3855   case X86ISD::PSHUFHW:
3856   case X86ISD::PSHUFLW:
3857   case X86ISD::VPERMILPI:
3858   case X86ISD::VPERMI:
3859     return DAG.getNode(Opc, dl, VT, V1,
3860                        DAG.getConstant(TargetMask, dl, MVT::i8));
3861   }
3862 }
3863
3864 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3865                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3866   switch(Opc) {
3867   default: llvm_unreachable("Unknown x86 shuffle node");
3868   case X86ISD::MOVLHPS:
3869   case X86ISD::MOVLHPD:
3870   case X86ISD::MOVHLPS:
3871   case X86ISD::MOVLPS:
3872   case X86ISD::MOVLPD:
3873   case X86ISD::MOVSS:
3874   case X86ISD::MOVSD:
3875   case X86ISD::UNPCKL:
3876   case X86ISD::UNPCKH:
3877     return DAG.getNode(Opc, dl, VT, V1, V2);
3878   }
3879 }
3880
3881 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3882   MachineFunction &MF = DAG.getMachineFunction();
3883   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3884   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3885   int ReturnAddrIndex = FuncInfo->getRAIndex();
3886
3887   if (ReturnAddrIndex == 0) {
3888     // Set up a frame object for the return address.
3889     unsigned SlotSize = RegInfo->getSlotSize();
3890     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3891                                                            -(int64_t)SlotSize,
3892                                                            false);
3893     FuncInfo->setRAIndex(ReturnAddrIndex);
3894   }
3895
3896   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3897 }
3898
3899 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3900                                        bool hasSymbolicDisplacement) {
3901   // Offset should fit into 32 bit immediate field.
3902   if (!isInt<32>(Offset))
3903     return false;
3904
3905   // If we don't have a symbolic displacement - we don't have any extra
3906   // restrictions.
3907   if (!hasSymbolicDisplacement)
3908     return true;
3909
3910   // FIXME: Some tweaks might be needed for medium code model.
3911   if (M != CodeModel::Small && M != CodeModel::Kernel)
3912     return false;
3913
3914   // For small code model we assume that latest object is 16MB before end of 31
3915   // bits boundary. We may also accept pretty large negative constants knowing
3916   // that all objects are in the positive half of address space.
3917   if (M == CodeModel::Small && Offset < 16*1024*1024)
3918     return true;
3919
3920   // For kernel code model we know that all object resist in the negative half
3921   // of 32bits address space. We may not accept negative offsets, since they may
3922   // be just off and we may accept pretty large positive ones.
3923   if (M == CodeModel::Kernel && Offset >= 0)
3924     return true;
3925
3926   return false;
3927 }
3928
3929 /// Determines whether the callee is required to pop its own arguments.
3930 /// Callee pop is necessary to support tail calls.
3931 bool X86::isCalleePop(CallingConv::ID CallingConv,
3932                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3933   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3934   // can guarantee TCO.
3935   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3936     return true;
3937
3938   switch (CallingConv) {
3939   default:
3940     return false;
3941   case CallingConv::X86_StdCall:
3942   case CallingConv::X86_FastCall:
3943   case CallingConv::X86_ThisCall:
3944   case CallingConv::X86_VectorCall:
3945     return !is64Bit;
3946   }
3947 }
3948
3949 /// \brief Return true if the condition is an unsigned comparison operation.
3950 static bool isX86CCUnsigned(unsigned X86CC) {
3951   switch (X86CC) {
3952   default: llvm_unreachable("Invalid integer condition!");
3953   case X86::COND_E:     return true;
3954   case X86::COND_G:     return false;
3955   case X86::COND_GE:    return false;
3956   case X86::COND_L:     return false;
3957   case X86::COND_LE:    return false;
3958   case X86::COND_NE:    return true;
3959   case X86::COND_B:     return true;
3960   case X86::COND_A:     return true;
3961   case X86::COND_BE:    return true;
3962   case X86::COND_AE:    return true;
3963   }
3964 }
3965
3966 static X86::CondCode TranslateIntegerX86CC(ISD::CondCode SetCCOpcode) {
3967   switch (SetCCOpcode) {
3968   default: llvm_unreachable("Invalid integer condition!");
3969   case ISD::SETEQ:  return X86::COND_E;
3970   case ISD::SETGT:  return X86::COND_G;
3971   case ISD::SETGE:  return X86::COND_GE;
3972   case ISD::SETLT:  return X86::COND_L;
3973   case ISD::SETLE:  return X86::COND_LE;
3974   case ISD::SETNE:  return X86::COND_NE;
3975   case ISD::SETULT: return X86::COND_B;
3976   case ISD::SETUGT: return X86::COND_A;
3977   case ISD::SETULE: return X86::COND_BE;
3978   case ISD::SETUGE: return X86::COND_AE;
3979   }
3980 }
3981
3982 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3983 /// condition code, returning the condition code and the LHS/RHS of the
3984 /// comparison to make.
3985 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3986                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3987   if (!isFP) {
3988     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3989       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3990         // X > -1   -> X == 0, jump !sign.
3991         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3992         return X86::COND_NS;
3993       }
3994       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3995         // X < 0   -> X == 0, jump on sign.
3996         return X86::COND_S;
3997       }
3998       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3999         // X < 1   -> X <= 0
4000         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4001         return X86::COND_LE;
4002       }
4003     }
4004
4005     return TranslateIntegerX86CC(SetCCOpcode);
4006   }
4007
4008   // First determine if it is required or is profitable to flip the operands.
4009
4010   // If LHS is a foldable load, but RHS is not, flip the condition.
4011   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4012       !ISD::isNON_EXTLoad(RHS.getNode())) {
4013     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4014     std::swap(LHS, RHS);
4015   }
4016
4017   switch (SetCCOpcode) {
4018   default: break;
4019   case ISD::SETOLT:
4020   case ISD::SETOLE:
4021   case ISD::SETUGT:
4022   case ISD::SETUGE:
4023     std::swap(LHS, RHS);
4024     break;
4025   }
4026
4027   // On a floating point condition, the flags are set as follows:
4028   // ZF  PF  CF   op
4029   //  0 | 0 | 0 | X > Y
4030   //  0 | 0 | 1 | X < Y
4031   //  1 | 0 | 0 | X == Y
4032   //  1 | 1 | 1 | unordered
4033   switch (SetCCOpcode) {
4034   default: llvm_unreachable("Condcode should be pre-legalized away");
4035   case ISD::SETUEQ:
4036   case ISD::SETEQ:   return X86::COND_E;
4037   case ISD::SETOLT:              // flipped
4038   case ISD::SETOGT:
4039   case ISD::SETGT:   return X86::COND_A;
4040   case ISD::SETOLE:              // flipped
4041   case ISD::SETOGE:
4042   case ISD::SETGE:   return X86::COND_AE;
4043   case ISD::SETUGT:              // flipped
4044   case ISD::SETULT:
4045   case ISD::SETLT:   return X86::COND_B;
4046   case ISD::SETUGE:              // flipped
4047   case ISD::SETULE:
4048   case ISD::SETLE:   return X86::COND_BE;
4049   case ISD::SETONE:
4050   case ISD::SETNE:   return X86::COND_NE;
4051   case ISD::SETUO:   return X86::COND_P;
4052   case ISD::SETO:    return X86::COND_NP;
4053   case ISD::SETOEQ:
4054   case ISD::SETUNE:  return X86::COND_INVALID;
4055   }
4056 }
4057
4058 /// Is there a floating point cmov for the specific X86 condition code?
4059 /// Current x86 isa includes the following FP cmov instructions:
4060 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4061 static bool hasFPCMov(unsigned X86CC) {
4062   switch (X86CC) {
4063   default:
4064     return false;
4065   case X86::COND_B:
4066   case X86::COND_BE:
4067   case X86::COND_E:
4068   case X86::COND_P:
4069   case X86::COND_A:
4070   case X86::COND_AE:
4071   case X86::COND_NE:
4072   case X86::COND_NP:
4073     return true;
4074   }
4075 }
4076
4077 /// Returns true if the target can instruction select the
4078 /// specified FP immediate natively. If false, the legalizer will
4079 /// materialize the FP immediate as a load from a constant pool.
4080 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4081   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4082     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4083       return true;
4084   }
4085   return false;
4086 }
4087
4088 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4089                                               ISD::LoadExtType ExtTy,
4090                                               EVT NewVT) const {
4091   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4092   // relocation target a movq or addq instruction: don't let the load shrink.
4093   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4094   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4095     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4096       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4097   return true;
4098 }
4099
4100 /// \brief Returns true if it is beneficial to convert a load of a constant
4101 /// to just the constant itself.
4102 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4103                                                           Type *Ty) const {
4104   assert(Ty->isIntegerTy());
4105
4106   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4107   if (BitSize == 0 || BitSize > 64)
4108     return false;
4109   return true;
4110 }
4111
4112 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4113                                                 unsigned Index) const {
4114   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4115     return false;
4116
4117   return (Index == 0 || Index == ResVT.getVectorNumElements());
4118 }
4119
4120 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4121   // Speculate cttz only if we can directly use TZCNT.
4122   return Subtarget->hasBMI();
4123 }
4124
4125 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4126   // Speculate ctlz only if we can directly use LZCNT.
4127   return Subtarget->hasLZCNT();
4128 }
4129
4130 /// Return true if every element in Mask, beginning
4131 /// from position Pos and ending in Pos+Size is undef.
4132 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4133   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4134     if (0 <= Mask[i])
4135       return false;
4136   return true;
4137 }
4138
4139 /// Return true if Val is undef or if its value falls within the
4140 /// specified range (L, H].
4141 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4142   return (Val < 0) || (Val >= Low && Val < Hi);
4143 }
4144
4145 /// Val is either less than zero (undef) or equal to the specified value.
4146 static bool isUndefOrEqual(int Val, int CmpVal) {
4147   return (Val < 0 || Val == CmpVal);
4148 }
4149
4150 /// Return true if every element in Mask, beginning
4151 /// from position Pos and ending in Pos+Size, falls within the specified
4152 /// sequential range (Low, Low+Size]. or is undef.
4153 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4154                                        unsigned Pos, unsigned Size, int Low) {
4155   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4156     if (!isUndefOrEqual(Mask[i], Low))
4157       return false;
4158   return true;
4159 }
4160
4161 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4162 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4163 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4164   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4165   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4166     return false;
4167
4168   // The index should be aligned on a vecWidth-bit boundary.
4169   uint64_t Index =
4170     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4171
4172   MVT VT = N->getSimpleValueType(0);
4173   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4174   bool Result = (Index * ElSize) % vecWidth == 0;
4175
4176   return Result;
4177 }
4178
4179 /// Return true if the specified INSERT_SUBVECTOR
4180 /// operand specifies a subvector insert that is suitable for input to
4181 /// insertion of 128 or 256-bit subvectors
4182 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4183   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4184   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4185     return false;
4186   // The index should be aligned on a vecWidth-bit boundary.
4187   uint64_t Index =
4188     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4189
4190   MVT VT = N->getSimpleValueType(0);
4191   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4192   bool Result = (Index * ElSize) % vecWidth == 0;
4193
4194   return Result;
4195 }
4196
4197 bool X86::isVINSERT128Index(SDNode *N) {
4198   return isVINSERTIndex(N, 128);
4199 }
4200
4201 bool X86::isVINSERT256Index(SDNode *N) {
4202   return isVINSERTIndex(N, 256);
4203 }
4204
4205 bool X86::isVEXTRACT128Index(SDNode *N) {
4206   return isVEXTRACTIndex(N, 128);
4207 }
4208
4209 bool X86::isVEXTRACT256Index(SDNode *N) {
4210   return isVEXTRACTIndex(N, 256);
4211 }
4212
4213 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4214   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4215   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4216          "Illegal extract subvector for VEXTRACT");
4217
4218   uint64_t Index =
4219     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4220
4221   MVT VecVT = N->getOperand(0).getSimpleValueType();
4222   MVT ElVT = VecVT.getVectorElementType();
4223
4224   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4225   return Index / NumElemsPerChunk;
4226 }
4227
4228 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4229   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4230   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4231          "Illegal insert subvector for VINSERT");
4232
4233   uint64_t Index =
4234     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4235
4236   MVT VecVT = N->getSimpleValueType(0);
4237   MVT ElVT = VecVT.getVectorElementType();
4238
4239   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4240   return Index / NumElemsPerChunk;
4241 }
4242
4243 /// Return the appropriate immediate to extract the specified
4244 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4245 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4246   return getExtractVEXTRACTImmediate(N, 128);
4247 }
4248
4249 /// Return the appropriate immediate to extract the specified
4250 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4251 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4252   return getExtractVEXTRACTImmediate(N, 256);
4253 }
4254
4255 /// Return the appropriate immediate to insert at the specified
4256 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4257 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4258   return getInsertVINSERTImmediate(N, 128);
4259 }
4260
4261 /// Return the appropriate immediate to insert at the specified
4262 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4263 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4264   return getInsertVINSERTImmediate(N, 256);
4265 }
4266
4267 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4268 bool X86::isZeroNode(SDValue Elt) {
4269   return isNullConstant(Elt) || isNullFPConstant(Elt);
4270 }
4271
4272 // Build a vector of constants
4273 // Use an UNDEF node if MaskElt == -1.
4274 // Spilt 64-bit constants in the 32-bit mode.
4275 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4276                               SelectionDAG &DAG,
4277                               SDLoc dl, bool IsMask = false) {
4278
4279   SmallVector<SDValue, 32>  Ops;
4280   bool Split = false;
4281
4282   MVT ConstVecVT = VT;
4283   unsigned NumElts = VT.getVectorNumElements();
4284   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4285   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4286     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4287     Split = true;
4288   }
4289
4290   MVT EltVT = ConstVecVT.getVectorElementType();
4291   for (unsigned i = 0; i < NumElts; ++i) {
4292     bool IsUndef = Values[i] < 0 && IsMask;
4293     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4294       DAG.getConstant(Values[i], dl, EltVT);
4295     Ops.push_back(OpNode);
4296     if (Split)
4297       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4298                     DAG.getConstant(0, dl, EltVT));
4299   }
4300   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4301   if (Split)
4302     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4303   return ConstsNode;
4304 }
4305
4306 /// Returns a vector of specified type with all zero elements.
4307 static SDValue getZeroVector(MVT VT, const X86Subtarget *Subtarget,
4308                              SelectionDAG &DAG, SDLoc dl) {
4309   assert(VT.isVector() && "Expected a vector type");
4310
4311   // Always build SSE zero vectors as <4 x i32> bitcasted
4312   // to their dest type. This ensures they get CSE'd.
4313   SDValue Vec;
4314   if (VT.is128BitVector()) {  // SSE
4315     if (Subtarget->hasSSE2()) {  // SSE2
4316       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4317       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4318     } else { // SSE1
4319       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4320       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4321     }
4322   } else if (VT.is256BitVector()) { // AVX
4323     if (Subtarget->hasInt256()) { // AVX2
4324       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4325       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4326       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4327     } else {
4328       // 256-bit logic and arithmetic instructions in AVX are all
4329       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4330       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4331       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4332       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4333     }
4334   } else if (VT.is512BitVector()) { // AVX-512
4335       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4336       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4337                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4338       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4339   } else if (VT.getVectorElementType() == MVT::i1) {
4340
4341     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4342             && "Unexpected vector type");
4343     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4344             && "Unexpected vector type");
4345     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4346     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4347     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4348   } else
4349     llvm_unreachable("Unexpected vector type");
4350
4351   return DAG.getBitcast(VT, Vec);
4352 }
4353
4354 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4355                                 SelectionDAG &DAG, SDLoc dl,
4356                                 unsigned vectorWidth) {
4357   assert((vectorWidth == 128 || vectorWidth == 256) &&
4358          "Unsupported vector width");
4359   EVT VT = Vec.getValueType();
4360   EVT ElVT = VT.getVectorElementType();
4361   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4362   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4363                                   VT.getVectorNumElements()/Factor);
4364
4365   // Extract from UNDEF is UNDEF.
4366   if (Vec.getOpcode() == ISD::UNDEF)
4367     return DAG.getUNDEF(ResultVT);
4368
4369   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4370   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4371   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4372
4373   // This is the index of the first element of the vectorWidth-bit chunk
4374   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4375   IdxVal &= ~(ElemsPerChunk - 1);
4376
4377   // If the input is a buildvector just emit a smaller one.
4378   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4379     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4380                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4381
4382   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4383   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4384 }
4385
4386 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4387 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4388 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4389 /// instructions or a simple subregister reference. Idx is an index in the
4390 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4391 /// lowering EXTRACT_VECTOR_ELT operations easier.
4392 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4393                                    SelectionDAG &DAG, SDLoc dl) {
4394   assert((Vec.getValueType().is256BitVector() ||
4395           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4396   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4397 }
4398
4399 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4400 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4401                                    SelectionDAG &DAG, SDLoc dl) {
4402   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4403   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4404 }
4405
4406 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4407                                unsigned IdxVal, SelectionDAG &DAG,
4408                                SDLoc dl, unsigned vectorWidth) {
4409   assert((vectorWidth == 128 || vectorWidth == 256) &&
4410          "Unsupported vector width");
4411   // Inserting UNDEF is Result
4412   if (Vec.getOpcode() == ISD::UNDEF)
4413     return Result;
4414   EVT VT = Vec.getValueType();
4415   EVT ElVT = VT.getVectorElementType();
4416   EVT ResultVT = Result.getValueType();
4417
4418   // Insert the relevant vectorWidth bits.
4419   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4420   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4421
4422   // This is the index of the first element of the vectorWidth-bit chunk
4423   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4424   IdxVal &= ~(ElemsPerChunk - 1);
4425
4426   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4427   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4428 }
4429
4430 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4431 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4432 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4433 /// simple superregister reference.  Idx is an index in the 128 bits
4434 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4435 /// lowering INSERT_VECTOR_ELT operations easier.
4436 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4437                                   SelectionDAG &DAG, SDLoc dl) {
4438   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4439
4440   // For insertion into the zero index (low half) of a 256-bit vector, it is
4441   // more efficient to generate a blend with immediate instead of an insert*128.
4442   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4443   // extend the subvector to the size of the result vector. Make sure that
4444   // we are not recursing on that node by checking for undef here.
4445   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4446       Result.getOpcode() != ISD::UNDEF) {
4447     EVT ResultVT = Result.getValueType();
4448     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4449     SDValue Undef = DAG.getUNDEF(ResultVT);
4450     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4451                                  Vec, ZeroIndex);
4452
4453     // The blend instruction, and therefore its mask, depend on the data type.
4454     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4455     if (ScalarType.isFloatingPoint()) {
4456       // Choose either vblendps (float) or vblendpd (double).
4457       unsigned ScalarSize = ScalarType.getSizeInBits();
4458       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4459       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4460       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4461       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4462     }
4463
4464     const X86Subtarget &Subtarget =
4465     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4466
4467     // AVX2 is needed for 256-bit integer blend support.
4468     // Integers must be cast to 32-bit because there is only vpblendd;
4469     // vpblendw can't be used for this because it has a handicapped mask.
4470
4471     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4472     // is still more efficient than using the wrong domain vinsertf128 that
4473     // will be created by InsertSubVector().
4474     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4475
4476     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4477     Vec256 = DAG.getBitcast(CastVT, Vec256);
4478     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4479     return DAG.getBitcast(ResultVT, Vec256);
4480   }
4481
4482   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4483 }
4484
4485 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4486                                   SelectionDAG &DAG, SDLoc dl) {
4487   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4488   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4489 }
4490
4491 /// Insert i1-subvector to i1-vector.
4492 static SDValue Insert1BitVector(SDValue Op, SelectionDAG &DAG) {
4493
4494   SDLoc dl(Op);
4495   SDValue Vec = Op.getOperand(0);
4496   SDValue SubVec = Op.getOperand(1);
4497   SDValue Idx = Op.getOperand(2);
4498
4499   if (!isa<ConstantSDNode>(Idx))
4500     return SDValue();
4501
4502   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
4503   if (IdxVal == 0  && Vec.isUndef()) // the operation is legal
4504     return Op;
4505
4506   MVT OpVT = Op.getSimpleValueType();
4507   MVT SubVecVT = SubVec.getSimpleValueType();
4508   unsigned NumElems = OpVT.getVectorNumElements();
4509   unsigned SubVecNumElems = SubVecVT.getVectorNumElements();
4510
4511   assert(IdxVal + SubVecNumElems <= NumElems &&
4512          IdxVal % SubVecVT.getSizeInBits() == 0 &&
4513          "Unexpected index value in INSERT_SUBVECTOR");
4514
4515   // There are 3 possible cases:
4516   // 1. Subvector should be inserted in the lower part (IdxVal == 0)
4517   // 2. Subvector should be inserted in the upper part
4518   //    (IdxVal + SubVecNumElems == NumElems)
4519   // 3. Subvector should be inserted in the middle (for example v2i1
4520   //    to v16i1, index 2)
4521
4522   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
4523   SDValue Undef = DAG.getUNDEF(OpVT);
4524   SDValue WideSubVec =
4525     DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef, SubVec, ZeroIdx);
4526   if (Vec.isUndef())
4527     return DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4528       DAG.getConstant(IdxVal, dl, MVT::i8));
4529
4530   if (ISD::isBuildVectorAllZeros(Vec.getNode())) {
4531     unsigned ShiftLeft = NumElems - SubVecNumElems;
4532     unsigned ShiftRight = NumElems - SubVecNumElems - IdxVal;
4533     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4534       DAG.getConstant(ShiftLeft, dl, MVT::i8));
4535     return ShiftRight ? DAG.getNode(X86ISD::VSRLI, dl, OpVT, WideSubVec,
4536       DAG.getConstant(ShiftRight, dl, MVT::i8)) : WideSubVec;
4537   }
4538
4539   if (IdxVal == 0) {
4540     // Zero lower bits of the Vec
4541     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4542     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4543     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4544     // Merge them together
4545     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4546   }
4547
4548   // Simple case when we put subvector in the upper part
4549   if (IdxVal + SubVecNumElems == NumElems) {
4550     // Zero upper bits of the Vec
4551     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec,
4552                         DAG.getConstant(IdxVal, dl, MVT::i8));
4553     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4554     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4555     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4556     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4557   }
4558   // Subvector should be inserted in the middle - use shuffle
4559   SmallVector<int, 64> Mask;
4560   for (unsigned i = 0; i < NumElems; ++i)
4561     Mask.push_back(i >= IdxVal && i < IdxVal + SubVecNumElems ?
4562                     i : i + NumElems);
4563   return DAG.getVectorShuffle(OpVT, dl, WideSubVec, Vec, Mask);
4564 }
4565
4566 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4567 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4568 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4569 /// large BUILD_VECTORS.
4570 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4571                                    unsigned NumElems, SelectionDAG &DAG,
4572                                    SDLoc dl) {
4573   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4574   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4575 }
4576
4577 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4578                                    unsigned NumElems, SelectionDAG &DAG,
4579                                    SDLoc dl) {
4580   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4581   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4582 }
4583
4584 /// Returns a vector of specified type with all bits set.
4585 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4586 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4587 /// Then bitcast to their original type, ensuring they get CSE'd.
4588 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4589                              SelectionDAG &DAG, SDLoc dl) {
4590   assert(VT.isVector() && "Expected a vector type");
4591
4592   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4593   SDValue Vec;
4594   if (VT.is512BitVector()) {
4595     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4596                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4597     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4598   } else if (VT.is256BitVector()) {
4599     if (Subtarget->hasInt256()) { // AVX2
4600       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4601       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4602     } else { // AVX
4603       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4604       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4605     }
4606   } else if (VT.is128BitVector()) {
4607     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4608   } else
4609     llvm_unreachable("Unexpected vector type");
4610
4611   return DAG.getBitcast(VT, Vec);
4612 }
4613
4614 /// Returns a vector_shuffle node for an unpackl operation.
4615 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4616                           SDValue V2) {
4617   unsigned NumElems = VT.getVectorNumElements();
4618   SmallVector<int, 8> Mask;
4619   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4620     Mask.push_back(i);
4621     Mask.push_back(i + NumElems);
4622   }
4623   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4624 }
4625
4626 /// Returns a vector_shuffle node for an unpackh operation.
4627 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4628                           SDValue V2) {
4629   unsigned NumElems = VT.getVectorNumElements();
4630   SmallVector<int, 8> Mask;
4631   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4632     Mask.push_back(i + Half);
4633     Mask.push_back(i + NumElems + Half);
4634   }
4635   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4636 }
4637
4638 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4639 /// This produces a shuffle where the low element of V2 is swizzled into the
4640 /// zero/undef vector, landing at element Idx.
4641 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4642 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4643                                            bool IsZero,
4644                                            const X86Subtarget *Subtarget,
4645                                            SelectionDAG &DAG) {
4646   MVT VT = V2.getSimpleValueType();
4647   SDValue V1 = IsZero
4648     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4649   unsigned NumElems = VT.getVectorNumElements();
4650   SmallVector<int, 16> MaskVec;
4651   for (unsigned i = 0; i != NumElems; ++i)
4652     // If this is the insertion idx, put the low elt of V2 here.
4653     MaskVec.push_back(i == Idx ? NumElems : i);
4654   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4655 }
4656
4657 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4658 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4659 /// uses one source. Note that this will set IsUnary for shuffles which use a
4660 /// single input multiple times, and in those cases it will
4661 /// adjust the mask to only have indices within that single input.
4662 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4663 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4664                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4665   unsigned NumElems = VT.getVectorNumElements();
4666   SDValue ImmN;
4667
4668   IsUnary = false;
4669   bool IsFakeUnary = false;
4670   switch(N->getOpcode()) {
4671   case X86ISD::BLENDI:
4672     ImmN = N->getOperand(N->getNumOperands()-1);
4673     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4674     break;
4675   case X86ISD::SHUFP:
4676     ImmN = N->getOperand(N->getNumOperands()-1);
4677     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4678     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4679     break;
4680   case X86ISD::UNPCKH:
4681     DecodeUNPCKHMask(VT, Mask);
4682     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4683     break;
4684   case X86ISD::UNPCKL:
4685     DecodeUNPCKLMask(VT, Mask);
4686     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4687     break;
4688   case X86ISD::MOVHLPS:
4689     DecodeMOVHLPSMask(NumElems, Mask);
4690     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4691     break;
4692   case X86ISD::MOVLHPS:
4693     DecodeMOVLHPSMask(NumElems, Mask);
4694     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4695     break;
4696   case X86ISD::PALIGNR:
4697     ImmN = N->getOperand(N->getNumOperands()-1);
4698     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4699     break;
4700   case X86ISD::PSHUFD:
4701   case X86ISD::VPERMILPI:
4702     ImmN = N->getOperand(N->getNumOperands()-1);
4703     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4704     IsUnary = true;
4705     break;
4706   case X86ISD::PSHUFHW:
4707     ImmN = N->getOperand(N->getNumOperands()-1);
4708     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4709     IsUnary = true;
4710     break;
4711   case X86ISD::PSHUFLW:
4712     ImmN = N->getOperand(N->getNumOperands()-1);
4713     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4714     IsUnary = true;
4715     break;
4716   case X86ISD::PSHUFB: {
4717     IsUnary = true;
4718     SDValue MaskNode = N->getOperand(1);
4719     while (MaskNode->getOpcode() == ISD::BITCAST)
4720       MaskNode = MaskNode->getOperand(0);
4721
4722     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4723       // If we have a build-vector, then things are easy.
4724       MVT VT = MaskNode.getSimpleValueType();
4725       assert(VT.isVector() &&
4726              "Can't produce a non-vector with a build_vector!");
4727       if (!VT.isInteger())
4728         return false;
4729
4730       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4731
4732       SmallVector<uint64_t, 32> RawMask;
4733       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4734         SDValue Op = MaskNode->getOperand(i);
4735         if (Op->getOpcode() == ISD::UNDEF) {
4736           RawMask.push_back((uint64_t)SM_SentinelUndef);
4737           continue;
4738         }
4739         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4740         if (!CN)
4741           return false;
4742         APInt MaskElement = CN->getAPIntValue();
4743
4744         // We now have to decode the element which could be any integer size and
4745         // extract each byte of it.
4746         for (int j = 0; j < NumBytesPerElement; ++j) {
4747           // Note that this is x86 and so always little endian: the low byte is
4748           // the first byte of the mask.
4749           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4750           MaskElement = MaskElement.lshr(8);
4751         }
4752       }
4753       DecodePSHUFBMask(RawMask, Mask);
4754       break;
4755     }
4756
4757     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4758     if (!MaskLoad)
4759       return false;
4760
4761     SDValue Ptr = MaskLoad->getBasePtr();
4762     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4763         Ptr->getOpcode() == X86ISD::WrapperRIP)
4764       Ptr = Ptr->getOperand(0);
4765
4766     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4767     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4768       return false;
4769
4770     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4771       DecodePSHUFBMask(C, Mask);
4772       if (Mask.empty())
4773         return false;
4774       break;
4775     }
4776
4777     return false;
4778   }
4779   case X86ISD::VPERMI:
4780     ImmN = N->getOperand(N->getNumOperands()-1);
4781     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4782     IsUnary = true;
4783     break;
4784   case X86ISD::MOVSS:
4785   case X86ISD::MOVSD:
4786     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4787     break;
4788   case X86ISD::VPERM2X128:
4789     ImmN = N->getOperand(N->getNumOperands()-1);
4790     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4791     if (Mask.empty()) return false;
4792     // Mask only contains negative index if an element is zero.
4793     if (std::any_of(Mask.begin(), Mask.end(),
4794                     [](int M){ return M == SM_SentinelZero; }))
4795       return false;
4796     break;
4797   case X86ISD::MOVSLDUP:
4798     DecodeMOVSLDUPMask(VT, Mask);
4799     IsUnary = true;
4800     break;
4801   case X86ISD::MOVSHDUP:
4802     DecodeMOVSHDUPMask(VT, Mask);
4803     IsUnary = true;
4804     break;
4805   case X86ISD::MOVDDUP:
4806     DecodeMOVDDUPMask(VT, Mask);
4807     IsUnary = true;
4808     break;
4809   case X86ISD::MOVLHPD:
4810   case X86ISD::MOVLPD:
4811   case X86ISD::MOVLPS:
4812     // Not yet implemented
4813     return false;
4814   case X86ISD::VPERMV: {
4815     IsUnary = true;
4816     SDValue MaskNode = N->getOperand(0);
4817     while (MaskNode->getOpcode() == ISD::BITCAST)
4818       MaskNode = MaskNode->getOperand(0);
4819
4820     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4821     SmallVector<uint64_t, 32> RawMask;
4822     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4823       // If we have a build-vector, then things are easy.
4824       assert(MaskNode.getSimpleValueType().isInteger() &&
4825              MaskNode.getSimpleValueType().getVectorNumElements() ==
4826              VT.getVectorNumElements());
4827
4828       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4829         SDValue Op = MaskNode->getOperand(i);
4830         if (Op->getOpcode() == ISD::UNDEF)
4831           RawMask.push_back((uint64_t)SM_SentinelUndef);
4832         else if (isa<ConstantSDNode>(Op)) {
4833           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4834           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4835         } else
4836           return false;
4837       }
4838       DecodeVPERMVMask(RawMask, Mask);
4839       break;
4840     }
4841     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4842       unsigned NumEltsInMask = MaskNode->getNumOperands();
4843       MaskNode = MaskNode->getOperand(0);
4844       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4845       if (CN) {
4846         APInt MaskEltValue = CN->getAPIntValue();
4847         for (unsigned i = 0; i < NumEltsInMask; ++i)
4848           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4849         DecodeVPERMVMask(RawMask, Mask);
4850         break;
4851       }
4852       // It may be a scalar load
4853     }
4854
4855     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4856     if (!MaskLoad)
4857       return false;
4858
4859     SDValue Ptr = MaskLoad->getBasePtr();
4860     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4861         Ptr->getOpcode() == X86ISD::WrapperRIP)
4862       Ptr = Ptr->getOperand(0);
4863
4864     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4865     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4866       return false;
4867
4868     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4869     if (C) {
4870       DecodeVPERMVMask(C, VT, Mask);
4871       if (Mask.empty())
4872         return false;
4873       break;
4874     }
4875     return false;
4876   }
4877   case X86ISD::VPERMV3: {
4878     IsUnary = false;
4879     SDValue MaskNode = N->getOperand(1);
4880     while (MaskNode->getOpcode() == ISD::BITCAST)
4881       MaskNode = MaskNode->getOperand(1);
4882
4883     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4884       // If we have a build-vector, then things are easy.
4885       assert(MaskNode.getSimpleValueType().isInteger() &&
4886              MaskNode.getSimpleValueType().getVectorNumElements() ==
4887              VT.getVectorNumElements());
4888
4889       SmallVector<uint64_t, 32> RawMask;
4890       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4891
4892       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4893         SDValue Op = MaskNode->getOperand(i);
4894         if (Op->getOpcode() == ISD::UNDEF)
4895           RawMask.push_back((uint64_t)SM_SentinelUndef);
4896         else {
4897           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4898           if (!CN)
4899             return false;
4900           APInt MaskElement = CN->getAPIntValue();
4901           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4902         }
4903       }
4904       DecodeVPERMV3Mask(RawMask, Mask);
4905       break;
4906     }
4907
4908     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4909     if (!MaskLoad)
4910       return false;
4911
4912     SDValue Ptr = MaskLoad->getBasePtr();
4913     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4914         Ptr->getOpcode() == X86ISD::WrapperRIP)
4915       Ptr = Ptr->getOperand(0);
4916
4917     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4918     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4919       return false;
4920
4921     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4922     if (C) {
4923       DecodeVPERMV3Mask(C, VT, Mask);
4924       if (Mask.empty())
4925         return false;
4926       break;
4927     }
4928     return false;
4929   }
4930   default: llvm_unreachable("unknown target shuffle node");
4931   }
4932
4933   // If we have a fake unary shuffle, the shuffle mask is spread across two
4934   // inputs that are actually the same node. Re-map the mask to always point
4935   // into the first input.
4936   if (IsFakeUnary)
4937     for (int &M : Mask)
4938       if (M >= (int)Mask.size())
4939         M -= Mask.size();
4940
4941   return true;
4942 }
4943
4944 /// Returns the scalar element that will make up the ith
4945 /// element of the result of the vector shuffle.
4946 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4947                                    unsigned Depth) {
4948   if (Depth == 6)
4949     return SDValue();  // Limit search depth.
4950
4951   SDValue V = SDValue(N, 0);
4952   EVT VT = V.getValueType();
4953   unsigned Opcode = V.getOpcode();
4954
4955   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4956   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4957     int Elt = SV->getMaskElt(Index);
4958
4959     if (Elt < 0)
4960       return DAG.getUNDEF(VT.getVectorElementType());
4961
4962     unsigned NumElems = VT.getVectorNumElements();
4963     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4964                                          : SV->getOperand(1);
4965     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4966   }
4967
4968   // Recurse into target specific vector shuffles to find scalars.
4969   if (isTargetShuffle(Opcode)) {
4970     MVT ShufVT = V.getSimpleValueType();
4971     unsigned NumElems = ShufVT.getVectorNumElements();
4972     SmallVector<int, 16> ShuffleMask;
4973     bool IsUnary;
4974
4975     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4976       return SDValue();
4977
4978     int Elt = ShuffleMask[Index];
4979     if (Elt < 0)
4980       return DAG.getUNDEF(ShufVT.getVectorElementType());
4981
4982     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4983                                          : N->getOperand(1);
4984     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4985                                Depth+1);
4986   }
4987
4988   // Actual nodes that may contain scalar elements
4989   if (Opcode == ISD::BITCAST) {
4990     V = V.getOperand(0);
4991     EVT SrcVT = V.getValueType();
4992     unsigned NumElems = VT.getVectorNumElements();
4993
4994     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4995       return SDValue();
4996   }
4997
4998   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4999     return (Index == 0) ? V.getOperand(0)
5000                         : DAG.getUNDEF(VT.getVectorElementType());
5001
5002   if (V.getOpcode() == ISD::BUILD_VECTOR)
5003     return V.getOperand(Index);
5004
5005   return SDValue();
5006 }
5007
5008 /// Custom lower build_vector of v16i8.
5009 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
5010                                        unsigned NumNonZero, unsigned NumZero,
5011                                        SelectionDAG &DAG,
5012                                        const X86Subtarget* Subtarget,
5013                                        const TargetLowering &TLI) {
5014   if (NumNonZero > 8)
5015     return SDValue();
5016
5017   SDLoc dl(Op);
5018   SDValue V;
5019   bool First = true;
5020
5021   // SSE4.1 - use PINSRB to insert each byte directly.
5022   if (Subtarget->hasSSE41()) {
5023     for (unsigned i = 0; i < 16; ++i) {
5024       bool isNonZero = (NonZeros & (1 << i)) != 0;
5025       if (isNonZero) {
5026         if (First) {
5027           if (NumZero)
5028             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
5029           else
5030             V = DAG.getUNDEF(MVT::v16i8);
5031           First = false;
5032         }
5033         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5034                         MVT::v16i8, V, Op.getOperand(i),
5035                         DAG.getIntPtrConstant(i, dl));
5036       }
5037     }
5038
5039     return V;
5040   }
5041
5042   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5043   for (unsigned i = 0; i < 16; ++i) {
5044     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5045     if (ThisIsNonZero && First) {
5046       if (NumZero)
5047         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5048       else
5049         V = DAG.getUNDEF(MVT::v8i16);
5050       First = false;
5051     }
5052
5053     if ((i & 1) != 0) {
5054       SDValue ThisElt, LastElt;
5055       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5056       if (LastIsNonZero) {
5057         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5058                               MVT::i16, Op.getOperand(i-1));
5059       }
5060       if (ThisIsNonZero) {
5061         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5062         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5063                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5064         if (LastIsNonZero)
5065           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5066       } else
5067         ThisElt = LastElt;
5068
5069       if (ThisElt.getNode())
5070         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5071                         DAG.getIntPtrConstant(i/2, dl));
5072     }
5073   }
5074
5075   return DAG.getBitcast(MVT::v16i8, V);
5076 }
5077
5078 /// Custom lower build_vector of v8i16.
5079 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5080                                      unsigned NumNonZero, unsigned NumZero,
5081                                      SelectionDAG &DAG,
5082                                      const X86Subtarget* Subtarget,
5083                                      const TargetLowering &TLI) {
5084   if (NumNonZero > 4)
5085     return SDValue();
5086
5087   SDLoc dl(Op);
5088   SDValue V;
5089   bool First = true;
5090   for (unsigned i = 0; i < 8; ++i) {
5091     bool isNonZero = (NonZeros & (1 << i)) != 0;
5092     if (isNonZero) {
5093       if (First) {
5094         if (NumZero)
5095           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5096         else
5097           V = DAG.getUNDEF(MVT::v8i16);
5098         First = false;
5099       }
5100       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5101                       MVT::v8i16, V, Op.getOperand(i),
5102                       DAG.getIntPtrConstant(i, dl));
5103     }
5104   }
5105
5106   return V;
5107 }
5108
5109 /// Custom lower build_vector of v4i32 or v4f32.
5110 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5111                                      const X86Subtarget *Subtarget,
5112                                      const TargetLowering &TLI) {
5113   // Find all zeroable elements.
5114   std::bitset<4> Zeroable;
5115   for (int i=0; i < 4; ++i) {
5116     SDValue Elt = Op->getOperand(i);
5117     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5118   }
5119   assert(Zeroable.size() - Zeroable.count() > 1 &&
5120          "We expect at least two non-zero elements!");
5121
5122   // We only know how to deal with build_vector nodes where elements are either
5123   // zeroable or extract_vector_elt with constant index.
5124   SDValue FirstNonZero;
5125   unsigned FirstNonZeroIdx;
5126   for (unsigned i=0; i < 4; ++i) {
5127     if (Zeroable[i])
5128       continue;
5129     SDValue Elt = Op->getOperand(i);
5130     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5131         !isa<ConstantSDNode>(Elt.getOperand(1)))
5132       return SDValue();
5133     // Make sure that this node is extracting from a 128-bit vector.
5134     MVT VT = Elt.getOperand(0).getSimpleValueType();
5135     if (!VT.is128BitVector())
5136       return SDValue();
5137     if (!FirstNonZero.getNode()) {
5138       FirstNonZero = Elt;
5139       FirstNonZeroIdx = i;
5140     }
5141   }
5142
5143   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5144   SDValue V1 = FirstNonZero.getOperand(0);
5145   MVT VT = V1.getSimpleValueType();
5146
5147   // See if this build_vector can be lowered as a blend with zero.
5148   SDValue Elt;
5149   unsigned EltMaskIdx, EltIdx;
5150   int Mask[4];
5151   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5152     if (Zeroable[EltIdx]) {
5153       // The zero vector will be on the right hand side.
5154       Mask[EltIdx] = EltIdx+4;
5155       continue;
5156     }
5157
5158     Elt = Op->getOperand(EltIdx);
5159     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5160     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5161     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5162       break;
5163     Mask[EltIdx] = EltIdx;
5164   }
5165
5166   if (EltIdx == 4) {
5167     // Let the shuffle legalizer deal with blend operations.
5168     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5169     if (V1.getSimpleValueType() != VT)
5170       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5171     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5172   }
5173
5174   // See if we can lower this build_vector to a INSERTPS.
5175   if (!Subtarget->hasSSE41())
5176     return SDValue();
5177
5178   SDValue V2 = Elt.getOperand(0);
5179   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5180     V1 = SDValue();
5181
5182   bool CanFold = true;
5183   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5184     if (Zeroable[i])
5185       continue;
5186
5187     SDValue Current = Op->getOperand(i);
5188     SDValue SrcVector = Current->getOperand(0);
5189     if (!V1.getNode())
5190       V1 = SrcVector;
5191     CanFold = SrcVector == V1 &&
5192       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5193   }
5194
5195   if (!CanFold)
5196     return SDValue();
5197
5198   assert(V1.getNode() && "Expected at least two non-zero elements!");
5199   if (V1.getSimpleValueType() != MVT::v4f32)
5200     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5201   if (V2.getSimpleValueType() != MVT::v4f32)
5202     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5203
5204   // Ok, we can emit an INSERTPS instruction.
5205   unsigned ZMask = Zeroable.to_ulong();
5206
5207   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5208   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5209   SDLoc DL(Op);
5210   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5211                                DAG.getIntPtrConstant(InsertPSMask, DL));
5212   return DAG.getBitcast(VT, Result);
5213 }
5214
5215 /// Return a vector logical shift node.
5216 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5217                          unsigned NumBits, SelectionDAG &DAG,
5218                          const TargetLowering &TLI, SDLoc dl) {
5219   assert(VT.is128BitVector() && "Unknown type for VShift");
5220   MVT ShVT = MVT::v2i64;
5221   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5222   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5223   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5224   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5225   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5226   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5227 }
5228
5229 static SDValue
5230 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5231
5232   // Check if the scalar load can be widened into a vector load. And if
5233   // the address is "base + cst" see if the cst can be "absorbed" into
5234   // the shuffle mask.
5235   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5236     SDValue Ptr = LD->getBasePtr();
5237     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5238       return SDValue();
5239     EVT PVT = LD->getValueType(0);
5240     if (PVT != MVT::i32 && PVT != MVT::f32)
5241       return SDValue();
5242
5243     int FI = -1;
5244     int64_t Offset = 0;
5245     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5246       FI = FINode->getIndex();
5247       Offset = 0;
5248     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5249                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5250       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5251       Offset = Ptr.getConstantOperandVal(1);
5252       Ptr = Ptr.getOperand(0);
5253     } else {
5254       return SDValue();
5255     }
5256
5257     // FIXME: 256-bit vector instructions don't require a strict alignment,
5258     // improve this code to support it better.
5259     unsigned RequiredAlign = VT.getSizeInBits()/8;
5260     SDValue Chain = LD->getChain();
5261     // Make sure the stack object alignment is at least 16 or 32.
5262     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5263     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5264       if (MFI->isFixedObjectIndex(FI)) {
5265         // Can't change the alignment. FIXME: It's possible to compute
5266         // the exact stack offset and reference FI + adjust offset instead.
5267         // If someone *really* cares about this. That's the way to implement it.
5268         return SDValue();
5269       } else {
5270         MFI->setObjectAlignment(FI, RequiredAlign);
5271       }
5272     }
5273
5274     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5275     // Ptr + (Offset & ~15).
5276     if (Offset < 0)
5277       return SDValue();
5278     if ((Offset % RequiredAlign) & 3)
5279       return SDValue();
5280     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5281     if (StartOffset) {
5282       SDLoc DL(Ptr);
5283       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5284                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5285     }
5286
5287     int EltNo = (Offset - StartOffset) >> 2;
5288     unsigned NumElems = VT.getVectorNumElements();
5289
5290     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5291     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5292                              LD->getPointerInfo().getWithOffset(StartOffset),
5293                              false, false, false, 0);
5294
5295     SmallVector<int, 8> Mask(NumElems, EltNo);
5296
5297     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5298   }
5299
5300   return SDValue();
5301 }
5302
5303 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5304 /// elements can be replaced by a single large load which has the same value as
5305 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5306 ///
5307 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5308 ///
5309 /// FIXME: we'd also like to handle the case where the last elements are zero
5310 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5311 /// There's even a handy isZeroNode for that purpose.
5312 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5313                                         SDLoc &DL, SelectionDAG &DAG,
5314                                         bool isAfterLegalize) {
5315   unsigned NumElems = Elts.size();
5316
5317   LoadSDNode *LDBase = nullptr;
5318   unsigned LastLoadedElt = -1U;
5319
5320   // For each element in the initializer, see if we've found a load or an undef.
5321   // If we don't find an initial load element, or later load elements are
5322   // non-consecutive, bail out.
5323   for (unsigned i = 0; i < NumElems; ++i) {
5324     SDValue Elt = Elts[i];
5325     // Look through a bitcast.
5326     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5327       Elt = Elt.getOperand(0);
5328     if (!Elt.getNode() ||
5329         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5330       return SDValue();
5331     if (!LDBase) {
5332       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5333         return SDValue();
5334       LDBase = cast<LoadSDNode>(Elt.getNode());
5335       LastLoadedElt = i;
5336       continue;
5337     }
5338     if (Elt.getOpcode() == ISD::UNDEF)
5339       continue;
5340
5341     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5342     EVT LdVT = Elt.getValueType();
5343     // Each loaded element must be the correct fractional portion of the
5344     // requested vector load.
5345     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5346       return SDValue();
5347     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5348       return SDValue();
5349     LastLoadedElt = i;
5350   }
5351
5352   // If we have found an entire vector of loads and undefs, then return a large
5353   // load of the entire vector width starting at the base pointer.  If we found
5354   // consecutive loads for the low half, generate a vzext_load node.
5355   if (LastLoadedElt == NumElems - 1) {
5356     assert(LDBase && "Did not find base load for merging consecutive loads");
5357     EVT EltVT = LDBase->getValueType(0);
5358     // Ensure that the input vector size for the merged loads matches the
5359     // cumulative size of the input elements.
5360     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5361       return SDValue();
5362
5363     if (isAfterLegalize &&
5364         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5365       return SDValue();
5366
5367     SDValue NewLd = SDValue();
5368
5369     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5370                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5371                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5372                         LDBase->getAlignment());
5373
5374     if (LDBase->hasAnyUseOfValue(1)) {
5375       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5376                                      SDValue(LDBase, 1),
5377                                      SDValue(NewLd.getNode(), 1));
5378       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5379       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5380                              SDValue(NewLd.getNode(), 1));
5381     }
5382
5383     return NewLd;
5384   }
5385
5386   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5387   //of a v4i32 / v4f32. It's probably worth generalizing.
5388   EVT EltVT = VT.getVectorElementType();
5389   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5390       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5391     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5392     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5393     SDValue ResNode =
5394         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5395                                 LDBase->getPointerInfo(),
5396                                 LDBase->getAlignment(),
5397                                 false/*isVolatile*/, true/*ReadMem*/,
5398                                 false/*WriteMem*/);
5399
5400     // Make sure the newly-created LOAD is in the same position as LDBase in
5401     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5402     // update uses of LDBase's output chain to use the TokenFactor.
5403     if (LDBase->hasAnyUseOfValue(1)) {
5404       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5405                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5406       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5407       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5408                              SDValue(ResNode.getNode(), 1));
5409     }
5410
5411     return DAG.getBitcast(VT, ResNode);
5412   }
5413   return SDValue();
5414 }
5415
5416 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5417 /// to generate a splat value for the following cases:
5418 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5419 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5420 /// a scalar load, or a constant.
5421 /// The VBROADCAST node is returned when a pattern is found,
5422 /// or SDValue() otherwise.
5423 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5424                                     SelectionDAG &DAG) {
5425   // VBROADCAST requires AVX.
5426   // TODO: Splats could be generated for non-AVX CPUs using SSE
5427   // instructions, but there's less potential gain for only 128-bit vectors.
5428   if (!Subtarget->hasAVX())
5429     return SDValue();
5430
5431   MVT VT = Op.getSimpleValueType();
5432   SDLoc dl(Op);
5433
5434   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5435          "Unsupported vector type for broadcast.");
5436
5437   SDValue Ld;
5438   bool ConstSplatVal;
5439
5440   switch (Op.getOpcode()) {
5441     default:
5442       // Unknown pattern found.
5443       return SDValue();
5444
5445     case ISD::BUILD_VECTOR: {
5446       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5447       BitVector UndefElements;
5448       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5449
5450       // We need a splat of a single value to use broadcast, and it doesn't
5451       // make any sense if the value is only in one element of the vector.
5452       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5453         return SDValue();
5454
5455       Ld = Splat;
5456       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5457                        Ld.getOpcode() == ISD::ConstantFP);
5458
5459       // Make sure that all of the users of a non-constant load are from the
5460       // BUILD_VECTOR node.
5461       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5462         return SDValue();
5463       break;
5464     }
5465
5466     case ISD::VECTOR_SHUFFLE: {
5467       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5468
5469       // Shuffles must have a splat mask where the first element is
5470       // broadcasted.
5471       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5472         return SDValue();
5473
5474       SDValue Sc = Op.getOperand(0);
5475       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5476           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5477
5478         if (!Subtarget->hasInt256())
5479           return SDValue();
5480
5481         // Use the register form of the broadcast instruction available on AVX2.
5482         if (VT.getSizeInBits() >= 256)
5483           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5484         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5485       }
5486
5487       Ld = Sc.getOperand(0);
5488       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5489                        Ld.getOpcode() == ISD::ConstantFP);
5490
5491       // The scalar_to_vector node and the suspected
5492       // load node must have exactly one user.
5493       // Constants may have multiple users.
5494
5495       // AVX-512 has register version of the broadcast
5496       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5497         Ld.getValueType().getSizeInBits() >= 32;
5498       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5499           !hasRegVer))
5500         return SDValue();
5501       break;
5502     }
5503   }
5504
5505   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5506   bool IsGE256 = (VT.getSizeInBits() >= 256);
5507
5508   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5509   // instruction to save 8 or more bytes of constant pool data.
5510   // TODO: If multiple splats are generated to load the same constant,
5511   // it may be detrimental to overall size. There needs to be a way to detect
5512   // that condition to know if this is truly a size win.
5513   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5514
5515   // Handle broadcasting a single constant scalar from the constant pool
5516   // into a vector.
5517   // On Sandybridge (no AVX2), it is still better to load a constant vector
5518   // from the constant pool and not to broadcast it from a scalar.
5519   // But override that restriction when optimizing for size.
5520   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5521   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5522     EVT CVT = Ld.getValueType();
5523     assert(!CVT.isVector() && "Must not broadcast a vector type");
5524
5525     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5526     // For size optimization, also splat v2f64 and v2i64, and for size opt
5527     // with AVX2, also splat i8 and i16.
5528     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5529     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5530         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5531       const Constant *C = nullptr;
5532       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5533         C = CI->getConstantIntValue();
5534       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5535         C = CF->getConstantFPValue();
5536
5537       assert(C && "Invalid constant type");
5538
5539       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5540       SDValue CP =
5541           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5542       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5543       Ld = DAG.getLoad(
5544           CVT, dl, DAG.getEntryNode(), CP,
5545           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5546           false, false, Alignment);
5547
5548       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5549     }
5550   }
5551
5552   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5553
5554   // Handle AVX2 in-register broadcasts.
5555   if (!IsLoad && Subtarget->hasInt256() &&
5556       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5557     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5558
5559   // The scalar source must be a normal load.
5560   if (!IsLoad)
5561     return SDValue();
5562
5563   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5564       (Subtarget->hasVLX() && ScalarSize == 64))
5565     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5566
5567   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5568   // double since there is no vbroadcastsd xmm
5569   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5570     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5571       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5572   }
5573
5574   // Unsupported broadcast.
5575   return SDValue();
5576 }
5577
5578 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5579 /// underlying vector and index.
5580 ///
5581 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5582 /// index.
5583 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5584                                          SDValue ExtIdx) {
5585   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5586   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5587     return Idx;
5588
5589   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5590   // lowered this:
5591   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5592   // to:
5593   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5594   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5595   //                           undef)
5596   //                       Constant<0>)
5597   // In this case the vector is the extract_subvector expression and the index
5598   // is 2, as specified by the shuffle.
5599   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5600   SDValue ShuffleVec = SVOp->getOperand(0);
5601   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5602   assert(ShuffleVecVT.getVectorElementType() ==
5603          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5604
5605   int ShuffleIdx = SVOp->getMaskElt(Idx);
5606   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5607     ExtractedFromVec = ShuffleVec;
5608     return ShuffleIdx;
5609   }
5610   return Idx;
5611 }
5612
5613 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5614   MVT VT = Op.getSimpleValueType();
5615
5616   // Skip if insert_vec_elt is not supported.
5617   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5618   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5619     return SDValue();
5620
5621   SDLoc DL(Op);
5622   unsigned NumElems = Op.getNumOperands();
5623
5624   SDValue VecIn1;
5625   SDValue VecIn2;
5626   SmallVector<unsigned, 4> InsertIndices;
5627   SmallVector<int, 8> Mask(NumElems, -1);
5628
5629   for (unsigned i = 0; i != NumElems; ++i) {
5630     unsigned Opc = Op.getOperand(i).getOpcode();
5631
5632     if (Opc == ISD::UNDEF)
5633       continue;
5634
5635     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5636       // Quit if more than 1 elements need inserting.
5637       if (InsertIndices.size() > 1)
5638         return SDValue();
5639
5640       InsertIndices.push_back(i);
5641       continue;
5642     }
5643
5644     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5645     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5646     // Quit if non-constant index.
5647     if (!isa<ConstantSDNode>(ExtIdx))
5648       return SDValue();
5649     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5650
5651     // Quit if extracted from vector of different type.
5652     if (ExtractedFromVec.getValueType() != VT)
5653       return SDValue();
5654
5655     if (!VecIn1.getNode())
5656       VecIn1 = ExtractedFromVec;
5657     else if (VecIn1 != ExtractedFromVec) {
5658       if (!VecIn2.getNode())
5659         VecIn2 = ExtractedFromVec;
5660       else if (VecIn2 != ExtractedFromVec)
5661         // Quit if more than 2 vectors to shuffle
5662         return SDValue();
5663     }
5664
5665     if (ExtractedFromVec == VecIn1)
5666       Mask[i] = Idx;
5667     else if (ExtractedFromVec == VecIn2)
5668       Mask[i] = Idx + NumElems;
5669   }
5670
5671   if (!VecIn1.getNode())
5672     return SDValue();
5673
5674   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5675   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5676   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5677     unsigned Idx = InsertIndices[i];
5678     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5679                      DAG.getIntPtrConstant(Idx, DL));
5680   }
5681
5682   return NV;
5683 }
5684
5685 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5686   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5687          Op.getScalarValueSizeInBits() == 1 &&
5688          "Can not convert non-constant vector");
5689   uint64_t Immediate = 0;
5690   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5691     SDValue In = Op.getOperand(idx);
5692     if (In.getOpcode() != ISD::UNDEF)
5693       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5694   }
5695   SDLoc dl(Op);
5696   MVT VT =
5697    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5698   return DAG.getConstant(Immediate, dl, VT);
5699 }
5700 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5701 SDValue
5702 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5703
5704   MVT VT = Op.getSimpleValueType();
5705   assert((VT.getVectorElementType() == MVT::i1) &&
5706          "Unexpected type in LowerBUILD_VECTORvXi1!");
5707
5708   SDLoc dl(Op);
5709   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5710     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5711     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5712     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5713   }
5714
5715   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5716     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5717     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5718     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5719   }
5720
5721   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5722     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5723     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5724       return DAG.getBitcast(VT, Imm);
5725     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5726     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5727                         DAG.getIntPtrConstant(0, dl));
5728   }
5729
5730   // Vector has one or more non-const elements
5731   uint64_t Immediate = 0;
5732   SmallVector<unsigned, 16> NonConstIdx;
5733   bool IsSplat = true;
5734   bool HasConstElts = false;
5735   int SplatIdx = -1;
5736   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5737     SDValue In = Op.getOperand(idx);
5738     if (In.getOpcode() == ISD::UNDEF)
5739       continue;
5740     if (!isa<ConstantSDNode>(In))
5741       NonConstIdx.push_back(idx);
5742     else {
5743       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5744       HasConstElts = true;
5745     }
5746     if (SplatIdx == -1)
5747       SplatIdx = idx;
5748     else if (In != Op.getOperand(SplatIdx))
5749       IsSplat = false;
5750   }
5751
5752   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5753   if (IsSplat)
5754     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5755                        DAG.getConstant(1, dl, VT),
5756                        DAG.getConstant(0, dl, VT));
5757
5758   // insert elements one by one
5759   SDValue DstVec;
5760   SDValue Imm;
5761   if (Immediate) {
5762     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5763     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5764   }
5765   else if (HasConstElts)
5766     Imm = DAG.getConstant(0, dl, VT);
5767   else
5768     Imm = DAG.getUNDEF(VT);
5769   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5770     DstVec = DAG.getBitcast(VT, Imm);
5771   else {
5772     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5773     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5774                          DAG.getIntPtrConstant(0, dl));
5775   }
5776
5777   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5778     unsigned InsertIdx = NonConstIdx[i];
5779     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5780                          Op.getOperand(InsertIdx),
5781                          DAG.getIntPtrConstant(InsertIdx, dl));
5782   }
5783   return DstVec;
5784 }
5785
5786 /// \brief Return true if \p N implements a horizontal binop and return the
5787 /// operands for the horizontal binop into V0 and V1.
5788 ///
5789 /// This is a helper function of LowerToHorizontalOp().
5790 /// This function checks that the build_vector \p N in input implements a
5791 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5792 /// operation to match.
5793 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5794 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5795 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5796 /// arithmetic sub.
5797 ///
5798 /// This function only analyzes elements of \p N whose indices are
5799 /// in range [BaseIdx, LastIdx).
5800 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5801                               SelectionDAG &DAG,
5802                               unsigned BaseIdx, unsigned LastIdx,
5803                               SDValue &V0, SDValue &V1) {
5804   EVT VT = N->getValueType(0);
5805
5806   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5807   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5808          "Invalid Vector in input!");
5809
5810   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5811   bool CanFold = true;
5812   unsigned ExpectedVExtractIdx = BaseIdx;
5813   unsigned NumElts = LastIdx - BaseIdx;
5814   V0 = DAG.getUNDEF(VT);
5815   V1 = DAG.getUNDEF(VT);
5816
5817   // Check if N implements a horizontal binop.
5818   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5819     SDValue Op = N->getOperand(i + BaseIdx);
5820
5821     // Skip UNDEFs.
5822     if (Op->getOpcode() == ISD::UNDEF) {
5823       // Update the expected vector extract index.
5824       if (i * 2 == NumElts)
5825         ExpectedVExtractIdx = BaseIdx;
5826       ExpectedVExtractIdx += 2;
5827       continue;
5828     }
5829
5830     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5831
5832     if (!CanFold)
5833       break;
5834
5835     SDValue Op0 = Op.getOperand(0);
5836     SDValue Op1 = Op.getOperand(1);
5837
5838     // Try to match the following pattern:
5839     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5840     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5841         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5842         Op0.getOperand(0) == Op1.getOperand(0) &&
5843         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5844         isa<ConstantSDNode>(Op1.getOperand(1)));
5845     if (!CanFold)
5846       break;
5847
5848     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5849     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5850
5851     if (i * 2 < NumElts) {
5852       if (V0.getOpcode() == ISD::UNDEF) {
5853         V0 = Op0.getOperand(0);
5854         if (V0.getValueType() != VT)
5855           return false;
5856       }
5857     } else {
5858       if (V1.getOpcode() == ISD::UNDEF) {
5859         V1 = Op0.getOperand(0);
5860         if (V1.getValueType() != VT)
5861           return false;
5862       }
5863       if (i * 2 == NumElts)
5864         ExpectedVExtractIdx = BaseIdx;
5865     }
5866
5867     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5868     if (I0 == ExpectedVExtractIdx)
5869       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5870     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5871       // Try to match the following dag sequence:
5872       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5873       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5874     } else
5875       CanFold = false;
5876
5877     ExpectedVExtractIdx += 2;
5878   }
5879
5880   return CanFold;
5881 }
5882
5883 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5884 /// a concat_vector.
5885 ///
5886 /// This is a helper function of LowerToHorizontalOp().
5887 /// This function expects two 256-bit vectors called V0 and V1.
5888 /// At first, each vector is split into two separate 128-bit vectors.
5889 /// Then, the resulting 128-bit vectors are used to implement two
5890 /// horizontal binary operations.
5891 ///
5892 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5893 ///
5894 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5895 /// the two new horizontal binop.
5896 /// When Mode is set, the first horizontal binop dag node would take as input
5897 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5898 /// horizontal binop dag node would take as input the lower 128-bit of V1
5899 /// and the upper 128-bit of V1.
5900 ///   Example:
5901 ///     HADD V0_LO, V0_HI
5902 ///     HADD V1_LO, V1_HI
5903 ///
5904 /// Otherwise, the first horizontal binop dag node takes as input the lower
5905 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5906 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5907 ///   Example:
5908 ///     HADD V0_LO, V1_LO
5909 ///     HADD V0_HI, V1_HI
5910 ///
5911 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5912 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5913 /// the upper 128-bits of the result.
5914 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5915                                      SDLoc DL, SelectionDAG &DAG,
5916                                      unsigned X86Opcode, bool Mode,
5917                                      bool isUndefLO, bool isUndefHI) {
5918   EVT VT = V0.getValueType();
5919   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5920          "Invalid nodes in input!");
5921
5922   unsigned NumElts = VT.getVectorNumElements();
5923   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5924   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5925   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5926   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5927   EVT NewVT = V0_LO.getValueType();
5928
5929   SDValue LO = DAG.getUNDEF(NewVT);
5930   SDValue HI = DAG.getUNDEF(NewVT);
5931
5932   if (Mode) {
5933     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5934     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5935       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5936     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5937       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5938   } else {
5939     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5940     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5941                        V1_LO->getOpcode() != ISD::UNDEF))
5942       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5943
5944     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5945                        V1_HI->getOpcode() != ISD::UNDEF))
5946       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5947   }
5948
5949   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5950 }
5951
5952 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5953 /// node.
5954 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5955                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5956   MVT VT = BV->getSimpleValueType(0);
5957   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5958       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5959     return SDValue();
5960
5961   SDLoc DL(BV);
5962   unsigned NumElts = VT.getVectorNumElements();
5963   SDValue InVec0 = DAG.getUNDEF(VT);
5964   SDValue InVec1 = DAG.getUNDEF(VT);
5965
5966   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5967           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5968
5969   // Odd-numbered elements in the input build vector are obtained from
5970   // adding two integer/float elements.
5971   // Even-numbered elements in the input build vector are obtained from
5972   // subtracting two integer/float elements.
5973   unsigned ExpectedOpcode = ISD::FSUB;
5974   unsigned NextExpectedOpcode = ISD::FADD;
5975   bool AddFound = false;
5976   bool SubFound = false;
5977
5978   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5979     SDValue Op = BV->getOperand(i);
5980
5981     // Skip 'undef' values.
5982     unsigned Opcode = Op.getOpcode();
5983     if (Opcode == ISD::UNDEF) {
5984       std::swap(ExpectedOpcode, NextExpectedOpcode);
5985       continue;
5986     }
5987
5988     // Early exit if we found an unexpected opcode.
5989     if (Opcode != ExpectedOpcode)
5990       return SDValue();
5991
5992     SDValue Op0 = Op.getOperand(0);
5993     SDValue Op1 = Op.getOperand(1);
5994
5995     // Try to match the following pattern:
5996     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5997     // Early exit if we cannot match that sequence.
5998     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5999         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6000         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
6001         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
6002         Op0.getOperand(1) != Op1.getOperand(1))
6003       return SDValue();
6004
6005     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6006     if (I0 != i)
6007       return SDValue();
6008
6009     // We found a valid add/sub node. Update the information accordingly.
6010     if (i & 1)
6011       AddFound = true;
6012     else
6013       SubFound = true;
6014
6015     // Update InVec0 and InVec1.
6016     if (InVec0.getOpcode() == ISD::UNDEF) {
6017       InVec0 = Op0.getOperand(0);
6018       if (InVec0.getSimpleValueType() != VT)
6019         return SDValue();
6020     }
6021     if (InVec1.getOpcode() == ISD::UNDEF) {
6022       InVec1 = Op1.getOperand(0);
6023       if (InVec1.getSimpleValueType() != VT)
6024         return SDValue();
6025     }
6026
6027     // Make sure that operands in input to each add/sub node always
6028     // come from a same pair of vectors.
6029     if (InVec0 != Op0.getOperand(0)) {
6030       if (ExpectedOpcode == ISD::FSUB)
6031         return SDValue();
6032
6033       // FADD is commutable. Try to commute the operands
6034       // and then test again.
6035       std::swap(Op0, Op1);
6036       if (InVec0 != Op0.getOperand(0))
6037         return SDValue();
6038     }
6039
6040     if (InVec1 != Op1.getOperand(0))
6041       return SDValue();
6042
6043     // Update the pair of expected opcodes.
6044     std::swap(ExpectedOpcode, NextExpectedOpcode);
6045   }
6046
6047   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6048   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6049       InVec1.getOpcode() != ISD::UNDEF)
6050     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6051
6052   return SDValue();
6053 }
6054
6055 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6056 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6057                                    const X86Subtarget *Subtarget,
6058                                    SelectionDAG &DAG) {
6059   MVT VT = BV->getSimpleValueType(0);
6060   unsigned NumElts = VT.getVectorNumElements();
6061   unsigned NumUndefsLO = 0;
6062   unsigned NumUndefsHI = 0;
6063   unsigned Half = NumElts/2;
6064
6065   // Count the number of UNDEF operands in the build_vector in input.
6066   for (unsigned i = 0, e = Half; i != e; ++i)
6067     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6068       NumUndefsLO++;
6069
6070   for (unsigned i = Half, e = NumElts; i != e; ++i)
6071     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6072       NumUndefsHI++;
6073
6074   // Early exit if this is either a build_vector of all UNDEFs or all the
6075   // operands but one are UNDEF.
6076   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6077     return SDValue();
6078
6079   SDLoc DL(BV);
6080   SDValue InVec0, InVec1;
6081   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6082     // Try to match an SSE3 float HADD/HSUB.
6083     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6084       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6085
6086     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6087       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6088   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6089     // Try to match an SSSE3 integer HADD/HSUB.
6090     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6091       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6092
6093     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6094       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6095   }
6096
6097   if (!Subtarget->hasAVX())
6098     return SDValue();
6099
6100   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6101     // Try to match an AVX horizontal add/sub of packed single/double
6102     // precision floating point values from 256-bit vectors.
6103     SDValue InVec2, InVec3;
6104     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6105         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6106         ((InVec0.getOpcode() == ISD::UNDEF ||
6107           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6108         ((InVec1.getOpcode() == ISD::UNDEF ||
6109           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6110       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6111
6112     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6113         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6114         ((InVec0.getOpcode() == ISD::UNDEF ||
6115           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6116         ((InVec1.getOpcode() == ISD::UNDEF ||
6117           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6118       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6119   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6120     // Try to match an AVX2 horizontal add/sub of signed integers.
6121     SDValue InVec2, InVec3;
6122     unsigned X86Opcode;
6123     bool CanFold = true;
6124
6125     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6126         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6127         ((InVec0.getOpcode() == ISD::UNDEF ||
6128           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6129         ((InVec1.getOpcode() == ISD::UNDEF ||
6130           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6131       X86Opcode = X86ISD::HADD;
6132     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6133         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6134         ((InVec0.getOpcode() == ISD::UNDEF ||
6135           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6136         ((InVec1.getOpcode() == ISD::UNDEF ||
6137           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6138       X86Opcode = X86ISD::HSUB;
6139     else
6140       CanFold = false;
6141
6142     if (CanFold) {
6143       // Fold this build_vector into a single horizontal add/sub.
6144       // Do this only if the target has AVX2.
6145       if (Subtarget->hasAVX2())
6146         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6147
6148       // Do not try to expand this build_vector into a pair of horizontal
6149       // add/sub if we can emit a pair of scalar add/sub.
6150       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6151         return SDValue();
6152
6153       // Convert this build_vector into a pair of horizontal binop followed by
6154       // a concat vector.
6155       bool isUndefLO = NumUndefsLO == Half;
6156       bool isUndefHI = NumUndefsHI == Half;
6157       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6158                                    isUndefLO, isUndefHI);
6159     }
6160   }
6161
6162   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6163        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6164     unsigned X86Opcode;
6165     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6166       X86Opcode = X86ISD::HADD;
6167     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6168       X86Opcode = X86ISD::HSUB;
6169     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6170       X86Opcode = X86ISD::FHADD;
6171     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6172       X86Opcode = X86ISD::FHSUB;
6173     else
6174       return SDValue();
6175
6176     // Don't try to expand this build_vector into a pair of horizontal add/sub
6177     // if we can simply emit a pair of scalar add/sub.
6178     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6179       return SDValue();
6180
6181     // Convert this build_vector into two horizontal add/sub followed by
6182     // a concat vector.
6183     bool isUndefLO = NumUndefsLO == Half;
6184     bool isUndefHI = NumUndefsHI == Half;
6185     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6186                                  isUndefLO, isUndefHI);
6187   }
6188
6189   return SDValue();
6190 }
6191
6192 SDValue
6193 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6194   SDLoc dl(Op);
6195
6196   MVT VT = Op.getSimpleValueType();
6197   MVT ExtVT = VT.getVectorElementType();
6198   unsigned NumElems = Op.getNumOperands();
6199
6200   // Generate vectors for predicate vectors.
6201   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6202     return LowerBUILD_VECTORvXi1(Op, DAG);
6203
6204   // Vectors containing all zeros can be matched by pxor and xorps later
6205   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6206     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6207     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6208     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6209       return Op;
6210
6211     return getZeroVector(VT, Subtarget, DAG, dl);
6212   }
6213
6214   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6215   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6216   // vpcmpeqd on 256-bit vectors.
6217   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6218     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6219       return Op;
6220
6221     if (!VT.is512BitVector())
6222       return getOnesVector(VT, Subtarget, DAG, dl);
6223   }
6224
6225   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6226   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6227     return AddSub;
6228   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6229     return HorizontalOp;
6230   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6231     return Broadcast;
6232
6233   unsigned EVTBits = ExtVT.getSizeInBits();
6234
6235   unsigned NumZero  = 0;
6236   unsigned NumNonZero = 0;
6237   uint64_t NonZeros = 0;
6238   bool IsAllConstants = true;
6239   SmallSet<SDValue, 8> Values;
6240   for (unsigned i = 0; i < NumElems; ++i) {
6241     SDValue Elt = Op.getOperand(i);
6242     if (Elt.getOpcode() == ISD::UNDEF)
6243       continue;
6244     Values.insert(Elt);
6245     if (Elt.getOpcode() != ISD::Constant &&
6246         Elt.getOpcode() != ISD::ConstantFP)
6247       IsAllConstants = false;
6248     if (X86::isZeroNode(Elt))
6249       NumZero++;
6250     else {
6251       assert(i < sizeof(NonZeros) * 8); // Make sure the shift is within range.
6252       NonZeros |= ((uint64_t)1 << i);
6253       NumNonZero++;
6254     }
6255   }
6256
6257   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6258   if (NumNonZero == 0)
6259     return DAG.getUNDEF(VT);
6260
6261   // Special case for single non-zero, non-undef, element.
6262   if (NumNonZero == 1) {
6263     unsigned Idx = countTrailingZeros(NonZeros);
6264     SDValue Item = Op.getOperand(Idx);
6265
6266     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6267     // the value are obviously zero, truncate the value to i32 and do the
6268     // insertion that way.  Only do this if the value is non-constant or if the
6269     // value is a constant being inserted into element 0.  It is cheaper to do
6270     // a constant pool load than it is to do a movd + shuffle.
6271     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6272         (!IsAllConstants || Idx == 0)) {
6273       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6274         // Handle SSE only.
6275         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6276         MVT VecVT = MVT::v4i32;
6277
6278         // Truncate the value (which may itself be a constant) to i32, and
6279         // convert it to a vector with movd (S2V+shuffle to zero extend).
6280         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6281         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6282         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6283                                       Item, Idx * 2, true, Subtarget, DAG));
6284       }
6285     }
6286
6287     // If we have a constant or non-constant insertion into the low element of
6288     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6289     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6290     // depending on what the source datatype is.
6291     if (Idx == 0) {
6292       if (NumZero == 0)
6293         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6294
6295       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6296           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6297         if (VT.is512BitVector()) {
6298           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6299           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6300                              Item, DAG.getIntPtrConstant(0, dl));
6301         }
6302         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6303                "Expected an SSE value type!");
6304         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6305         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6306         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6307       }
6308
6309       // We can't directly insert an i8 or i16 into a vector, so zero extend
6310       // it to i32 first.
6311       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6312         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6313         if (VT.is256BitVector()) {
6314           if (Subtarget->hasAVX()) {
6315             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6316             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6317           } else {
6318             // Without AVX, we need to extend to a 128-bit vector and then
6319             // insert into the 256-bit vector.
6320             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6321             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6322             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6323           }
6324         } else {
6325           assert(VT.is128BitVector() && "Expected an SSE value type!");
6326           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6327           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6328         }
6329         return DAG.getBitcast(VT, Item);
6330       }
6331     }
6332
6333     // Is it a vector logical left shift?
6334     if (NumElems == 2 && Idx == 1 &&
6335         X86::isZeroNode(Op.getOperand(0)) &&
6336         !X86::isZeroNode(Op.getOperand(1))) {
6337       unsigned NumBits = VT.getSizeInBits();
6338       return getVShift(true, VT,
6339                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6340                                    VT, Op.getOperand(1)),
6341                        NumBits/2, DAG, *this, dl);
6342     }
6343
6344     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6345       return SDValue();
6346
6347     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6348     // is a non-constant being inserted into an element other than the low one,
6349     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6350     // movd/movss) to move this into the low element, then shuffle it into
6351     // place.
6352     if (EVTBits == 32) {
6353       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6354       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6355     }
6356   }
6357
6358   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6359   if (Values.size() == 1) {
6360     if (EVTBits == 32) {
6361       // Instead of a shuffle like this:
6362       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6363       // Check if it's possible to issue this instead.
6364       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6365       unsigned Idx = countTrailingZeros(NonZeros);
6366       SDValue Item = Op.getOperand(Idx);
6367       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6368         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6369     }
6370     return SDValue();
6371   }
6372
6373   // A vector full of immediates; various special cases are already
6374   // handled, so this is best done with a single constant-pool load.
6375   if (IsAllConstants)
6376     return SDValue();
6377
6378   // For AVX-length vectors, see if we can use a vector load to get all of the
6379   // elements, otherwise build the individual 128-bit pieces and use
6380   // shuffles to put them in place.
6381   if (VT.is256BitVector() || VT.is512BitVector()) {
6382     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6383
6384     // Check for a build vector of consecutive loads.
6385     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6386       return LD;
6387
6388     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6389
6390     // Build both the lower and upper subvector.
6391     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6392                                 makeArrayRef(&V[0], NumElems/2));
6393     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6394                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6395
6396     // Recreate the wider vector with the lower and upper part.
6397     if (VT.is256BitVector())
6398       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6399     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6400   }
6401
6402   // Let legalizer expand 2-wide build_vectors.
6403   if (EVTBits == 64) {
6404     if (NumNonZero == 1) {
6405       // One half is zero or undef.
6406       unsigned Idx = countTrailingZeros(NonZeros);
6407       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6408                                Op.getOperand(Idx));
6409       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6410     }
6411     return SDValue();
6412   }
6413
6414   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6415   if (EVTBits == 8 && NumElems == 16)
6416     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros, NumNonZero, NumZero,
6417                                           DAG, Subtarget, *this))
6418       return V;
6419
6420   if (EVTBits == 16 && NumElems == 8)
6421     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros, NumNonZero, NumZero,
6422                                           DAG, Subtarget, *this))
6423       return V;
6424
6425   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6426   if (EVTBits == 32 && NumElems == 4)
6427     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6428       return V;
6429
6430   // If element VT is == 32 bits, turn it into a number of shuffles.
6431   SmallVector<SDValue, 8> V(NumElems);
6432   if (NumElems == 4 && NumZero > 0) {
6433     for (unsigned i = 0; i < 4; ++i) {
6434       bool isZero = !(NonZeros & (1ULL << i));
6435       if (isZero)
6436         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6437       else
6438         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6439     }
6440
6441     for (unsigned i = 0; i < 2; ++i) {
6442       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6443         default: break;
6444         case 0:
6445           V[i] = V[i*2];  // Must be a zero vector.
6446           break;
6447         case 1:
6448           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6449           break;
6450         case 2:
6451           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6452           break;
6453         case 3:
6454           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6455           break;
6456       }
6457     }
6458
6459     bool Reverse1 = (NonZeros & 0x3) == 2;
6460     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6461     int MaskVec[] = {
6462       Reverse1 ? 1 : 0,
6463       Reverse1 ? 0 : 1,
6464       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6465       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6466     };
6467     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6468   }
6469
6470   if (Values.size() > 1 && VT.is128BitVector()) {
6471     // Check for a build vector of consecutive loads.
6472     for (unsigned i = 0; i < NumElems; ++i)
6473       V[i] = Op.getOperand(i);
6474
6475     // Check for elements which are consecutive loads.
6476     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6477       return LD;
6478
6479     // Check for a build vector from mostly shuffle plus few inserting.
6480     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6481       return Sh;
6482
6483     // For SSE 4.1, use insertps to put the high elements into the low element.
6484     if (Subtarget->hasSSE41()) {
6485       SDValue Result;
6486       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6487         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6488       else
6489         Result = DAG.getUNDEF(VT);
6490
6491       for (unsigned i = 1; i < NumElems; ++i) {
6492         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6493         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6494                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6495       }
6496       return Result;
6497     }
6498
6499     // Otherwise, expand into a number of unpckl*, start by extending each of
6500     // our (non-undef) elements to the full vector width with the element in the
6501     // bottom slot of the vector (which generates no code for SSE).
6502     for (unsigned i = 0; i < NumElems; ++i) {
6503       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6504         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6505       else
6506         V[i] = DAG.getUNDEF(VT);
6507     }
6508
6509     // Next, we iteratively mix elements, e.g. for v4f32:
6510     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6511     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6512     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6513     unsigned EltStride = NumElems >> 1;
6514     while (EltStride != 0) {
6515       for (unsigned i = 0; i < EltStride; ++i) {
6516         // If V[i+EltStride] is undef and this is the first round of mixing,
6517         // then it is safe to just drop this shuffle: V[i] is already in the
6518         // right place, the one element (since it's the first round) being
6519         // inserted as undef can be dropped.  This isn't safe for successive
6520         // rounds because they will permute elements within both vectors.
6521         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6522             EltStride == NumElems/2)
6523           continue;
6524
6525         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6526       }
6527       EltStride >>= 1;
6528     }
6529     return V[0];
6530   }
6531   return SDValue();
6532 }
6533
6534 // 256-bit AVX can use the vinsertf128 instruction
6535 // to create 256-bit vectors from two other 128-bit ones.
6536 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6537   SDLoc dl(Op);
6538   MVT ResVT = Op.getSimpleValueType();
6539
6540   assert((ResVT.is256BitVector() ||
6541           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6542
6543   SDValue V1 = Op.getOperand(0);
6544   SDValue V2 = Op.getOperand(1);
6545   unsigned NumElems = ResVT.getVectorNumElements();
6546   if (ResVT.is256BitVector())
6547     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6548
6549   if (Op.getNumOperands() == 4) {
6550     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6551                                   ResVT.getVectorNumElements()/2);
6552     SDValue V3 = Op.getOperand(2);
6553     SDValue V4 = Op.getOperand(3);
6554     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6555       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6556   }
6557   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6558 }
6559
6560 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6561                                        const X86Subtarget *Subtarget,
6562                                        SelectionDAG & DAG) {
6563   SDLoc dl(Op);
6564   MVT ResVT = Op.getSimpleValueType();
6565   unsigned NumOfOperands = Op.getNumOperands();
6566
6567   assert(isPowerOf2_32(NumOfOperands) &&
6568          "Unexpected number of operands in CONCAT_VECTORS");
6569
6570   SDValue Undef = DAG.getUNDEF(ResVT);
6571   if (NumOfOperands > 2) {
6572     // Specialize the cases when all, or all but one, of the operands are undef.
6573     unsigned NumOfDefinedOps = 0;
6574     unsigned OpIdx = 0;
6575     for (unsigned i = 0; i < NumOfOperands; i++)
6576       if (!Op.getOperand(i).isUndef()) {
6577         NumOfDefinedOps++;
6578         OpIdx = i;
6579       }
6580     if (NumOfDefinedOps == 0)
6581       return Undef;
6582     if (NumOfDefinedOps == 1) {
6583       unsigned SubVecNumElts =
6584         Op.getOperand(OpIdx).getValueType().getVectorNumElements();
6585       SDValue IdxVal = DAG.getIntPtrConstant(SubVecNumElts * OpIdx, dl);
6586       return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef,
6587                          Op.getOperand(OpIdx), IdxVal);
6588     }
6589
6590     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6591                                   ResVT.getVectorNumElements()/2);
6592     SmallVector<SDValue, 2> Ops;
6593     for (unsigned i = 0; i < NumOfOperands/2; i++)
6594       Ops.push_back(Op.getOperand(i));
6595     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6596     Ops.clear();
6597     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6598       Ops.push_back(Op.getOperand(i));
6599     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6600     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6601   }
6602
6603   // 2 operands
6604   SDValue V1 = Op.getOperand(0);
6605   SDValue V2 = Op.getOperand(1);
6606   unsigned NumElems = ResVT.getVectorNumElements();
6607   assert(V1.getValueType() == V2.getValueType() &&
6608          V1.getValueType().getVectorNumElements() == NumElems/2 &&
6609          "Unexpected operands in CONCAT_VECTORS");
6610
6611   if (ResVT.getSizeInBits() >= 16)
6612     return Op; // The operation is legal with KUNPCK
6613
6614   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6615   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6616   SDValue ZeroVec = getZeroVector(ResVT, Subtarget, DAG, dl);
6617   if (IsZeroV1 && IsZeroV2)
6618     return ZeroVec;
6619
6620   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6621   if (V2.isUndef())
6622     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6623   if (IsZeroV2)
6624     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V1, ZeroIdx);
6625
6626   SDValue IdxVal = DAG.getIntPtrConstant(NumElems/2, dl);
6627   if (V1.isUndef())
6628     V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, IdxVal);
6629
6630   if (IsZeroV1)
6631     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V2, IdxVal);
6632
6633   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6634   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, V1, V2, IdxVal);
6635 }
6636
6637 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6638                                    const X86Subtarget *Subtarget,
6639                                    SelectionDAG &DAG) {
6640   MVT VT = Op.getSimpleValueType();
6641   if (VT.getVectorElementType() == MVT::i1)
6642     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6643
6644   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6645          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6646           Op.getNumOperands() == 4)));
6647
6648   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6649   // from two other 128-bit ones.
6650
6651   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6652   return LowerAVXCONCAT_VECTORS(Op, DAG);
6653 }
6654
6655 //===----------------------------------------------------------------------===//
6656 // Vector shuffle lowering
6657 //
6658 // This is an experimental code path for lowering vector shuffles on x86. It is
6659 // designed to handle arbitrary vector shuffles and blends, gracefully
6660 // degrading performance as necessary. It works hard to recognize idiomatic
6661 // shuffles and lower them to optimal instruction patterns without leaving
6662 // a framework that allows reasonably efficient handling of all vector shuffle
6663 // patterns.
6664 //===----------------------------------------------------------------------===//
6665
6666 /// \brief Tiny helper function to identify a no-op mask.
6667 ///
6668 /// This is a somewhat boring predicate function. It checks whether the mask
6669 /// array input, which is assumed to be a single-input shuffle mask of the kind
6670 /// used by the X86 shuffle instructions (not a fully general
6671 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6672 /// in-place shuffle are 'no-op's.
6673 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6674   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6675     if (Mask[i] != -1 && Mask[i] != i)
6676       return false;
6677   return true;
6678 }
6679
6680 /// \brief Helper function to classify a mask as a single-input mask.
6681 ///
6682 /// This isn't a generic single-input test because in the vector shuffle
6683 /// lowering we canonicalize single inputs to be the first input operand. This
6684 /// means we can more quickly test for a single input by only checking whether
6685 /// an input from the second operand exists. We also assume that the size of
6686 /// mask corresponds to the size of the input vectors which isn't true in the
6687 /// fully general case.
6688 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6689   for (int M : Mask)
6690     if (M >= (int)Mask.size())
6691       return false;
6692   return true;
6693 }
6694
6695 /// \brief Test whether there are elements crossing 128-bit lanes in this
6696 /// shuffle mask.
6697 ///
6698 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6699 /// and we routinely test for these.
6700 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6701   int LaneSize = 128 / VT.getScalarSizeInBits();
6702   int Size = Mask.size();
6703   for (int i = 0; i < Size; ++i)
6704     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6705       return true;
6706   return false;
6707 }
6708
6709 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6710 ///
6711 /// This checks a shuffle mask to see if it is performing the same
6712 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6713 /// that it is also not lane-crossing. It may however involve a blend from the
6714 /// same lane of a second vector.
6715 ///
6716 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6717 /// non-trivial to compute in the face of undef lanes. The representation is
6718 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6719 /// entries from both V1 and V2 inputs to the wider mask.
6720 static bool
6721 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6722                                 SmallVectorImpl<int> &RepeatedMask) {
6723   int LaneSize = 128 / VT.getScalarSizeInBits();
6724   RepeatedMask.resize(LaneSize, -1);
6725   int Size = Mask.size();
6726   for (int i = 0; i < Size; ++i) {
6727     if (Mask[i] < 0)
6728       continue;
6729     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6730       // This entry crosses lanes, so there is no way to model this shuffle.
6731       return false;
6732
6733     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6734     if (RepeatedMask[i % LaneSize] == -1)
6735       // This is the first non-undef entry in this slot of a 128-bit lane.
6736       RepeatedMask[i % LaneSize] =
6737           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6738     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6739       // Found a mismatch with the repeated mask.
6740       return false;
6741   }
6742   return true;
6743 }
6744
6745 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6746 /// arguments.
6747 ///
6748 /// This is a fast way to test a shuffle mask against a fixed pattern:
6749 ///
6750 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6751 ///
6752 /// It returns true if the mask is exactly as wide as the argument list, and
6753 /// each element of the mask is either -1 (signifying undef) or the value given
6754 /// in the argument.
6755 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6756                                 ArrayRef<int> ExpectedMask) {
6757   if (Mask.size() != ExpectedMask.size())
6758     return false;
6759
6760   int Size = Mask.size();
6761
6762   // If the values are build vectors, we can look through them to find
6763   // equivalent inputs that make the shuffles equivalent.
6764   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6765   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6766
6767   for (int i = 0; i < Size; ++i)
6768     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6769       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6770       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6771       if (!MaskBV || !ExpectedBV ||
6772           MaskBV->getOperand(Mask[i] % Size) !=
6773               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6774         return false;
6775     }
6776
6777   return true;
6778 }
6779
6780 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6781 ///
6782 /// This helper function produces an 8-bit shuffle immediate corresponding to
6783 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6784 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6785 /// example.
6786 ///
6787 /// NB: We rely heavily on "undef" masks preserving the input lane.
6788 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6789                                           SelectionDAG &DAG) {
6790   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6791   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6792   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6793   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6794   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6795
6796   unsigned Imm = 0;
6797   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6798   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6799   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6800   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6801   return DAG.getConstant(Imm, DL, MVT::i8);
6802 }
6803
6804 /// \brief Compute whether each element of a shuffle is zeroable.
6805 ///
6806 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6807 /// Either it is an undef element in the shuffle mask, the element of the input
6808 /// referenced is undef, or the element of the input referenced is known to be
6809 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6810 /// as many lanes with this technique as possible to simplify the remaining
6811 /// shuffle.
6812 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6813                                                      SDValue V1, SDValue V2) {
6814   SmallBitVector Zeroable(Mask.size(), false);
6815
6816   while (V1.getOpcode() == ISD::BITCAST)
6817     V1 = V1->getOperand(0);
6818   while (V2.getOpcode() == ISD::BITCAST)
6819     V2 = V2->getOperand(0);
6820
6821   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6822   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6823
6824   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6825     int M = Mask[i];
6826     // Handle the easy cases.
6827     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6828       Zeroable[i] = true;
6829       continue;
6830     }
6831
6832     // If this is an index into a build_vector node (which has the same number
6833     // of elements), dig out the input value and use it.
6834     SDValue V = M < Size ? V1 : V2;
6835     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6836       continue;
6837
6838     SDValue Input = V.getOperand(M % Size);
6839     // The UNDEF opcode check really should be dead code here, but not quite
6840     // worth asserting on (it isn't invalid, just unexpected).
6841     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6842       Zeroable[i] = true;
6843   }
6844
6845   return Zeroable;
6846 }
6847
6848 // X86 has dedicated unpack instructions that can handle specific blend
6849 // operations: UNPCKH and UNPCKL.
6850 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6851                                            SDValue V1, SDValue V2,
6852                                            SelectionDAG &DAG) {
6853   int NumElts = VT.getVectorNumElements();
6854   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6855   SmallVector<int, 8> Unpckl;
6856   SmallVector<int, 8> Unpckh;
6857
6858   for (int i = 0; i < NumElts; ++i) {
6859     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6860     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6861     int HiPos = LoPos + NumEltsInLane / 2;
6862     Unpckl.push_back(LoPos);
6863     Unpckh.push_back(HiPos);
6864   }
6865
6866   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6867     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6868   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6869     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6870
6871   // Commute and try again.
6872   ShuffleVectorSDNode::commuteMask(Unpckl);
6873   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6874     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6875
6876   ShuffleVectorSDNode::commuteMask(Unpckh);
6877   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6878     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6879
6880   return SDValue();
6881 }
6882
6883 /// \brief Try to emit a bitmask instruction for a shuffle.
6884 ///
6885 /// This handles cases where we can model a blend exactly as a bitmask due to
6886 /// one of the inputs being zeroable.
6887 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6888                                            SDValue V2, ArrayRef<int> Mask,
6889                                            SelectionDAG &DAG) {
6890   MVT EltVT = VT.getVectorElementType();
6891   int NumEltBits = EltVT.getSizeInBits();
6892   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6893   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6894   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6895                                     IntEltVT);
6896   if (EltVT.isFloatingPoint()) {
6897     Zero = DAG.getBitcast(EltVT, Zero);
6898     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6899   }
6900   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6901   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6902   SDValue V;
6903   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6904     if (Zeroable[i])
6905       continue;
6906     if (Mask[i] % Size != i)
6907       return SDValue(); // Not a blend.
6908     if (!V)
6909       V = Mask[i] < Size ? V1 : V2;
6910     else if (V != (Mask[i] < Size ? V1 : V2))
6911       return SDValue(); // Can only let one input through the mask.
6912
6913     VMaskOps[i] = AllOnes;
6914   }
6915   if (!V)
6916     return SDValue(); // No non-zeroable elements!
6917
6918   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6919   V = DAG.getNode(VT.isFloatingPoint()
6920                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6921                   DL, VT, V, VMask);
6922   return V;
6923 }
6924
6925 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6926 ///
6927 /// This is used as a fallback approach when first class blend instructions are
6928 /// unavailable. Currently it is only suitable for integer vectors, but could
6929 /// be generalized for floating point vectors if desirable.
6930 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6931                                             SDValue V2, ArrayRef<int> Mask,
6932                                             SelectionDAG &DAG) {
6933   assert(VT.isInteger() && "Only supports integer vector types!");
6934   MVT EltVT = VT.getVectorElementType();
6935   int NumEltBits = EltVT.getSizeInBits();
6936   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6937   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6938                                     EltVT);
6939   SmallVector<SDValue, 16> MaskOps;
6940   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6941     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6942       return SDValue(); // Shuffled input!
6943     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6944   }
6945
6946   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6947   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6948   // We have to cast V2 around.
6949   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6950   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6951                                       DAG.getBitcast(MaskVT, V1Mask),
6952                                       DAG.getBitcast(MaskVT, V2)));
6953   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6954 }
6955
6956 /// \brief Try to emit a blend instruction for a shuffle.
6957 ///
6958 /// This doesn't do any checks for the availability of instructions for blending
6959 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6960 /// be matched in the backend with the type given. What it does check for is
6961 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6962 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6963                                          SDValue V2, ArrayRef<int> Original,
6964                                          const X86Subtarget *Subtarget,
6965                                          SelectionDAG &DAG) {
6966   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6967   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6968   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6969   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6970   bool ForceV1Zero = false, ForceV2Zero = false;
6971
6972   // Attempt to generate the binary blend mask. If an input is zero then
6973   // we can use any lane.
6974   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
6975   unsigned BlendMask = 0;
6976   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6977     int M = Mask[i];
6978     if (M < 0)
6979       continue;
6980     if (M == i)
6981       continue;
6982     if (M == i + Size) {
6983       BlendMask |= 1u << i;
6984       continue;
6985     }
6986     if (Zeroable[i]) {
6987       if (V1IsZero) {
6988         ForceV1Zero = true;
6989         Mask[i] = i;
6990         continue;
6991       }
6992       if (V2IsZero) {
6993         ForceV2Zero = true;
6994         BlendMask |= 1u << i;
6995         Mask[i] = i + Size;
6996         continue;
6997       }
6998     }
6999     return SDValue(); // Shuffled input!
7000   }
7001
7002   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
7003   if (ForceV1Zero)
7004     V1 = getZeroVector(VT, Subtarget, DAG, DL);
7005   if (ForceV2Zero)
7006     V2 = getZeroVector(VT, Subtarget, DAG, DL);
7007
7008   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
7009     unsigned ScaledMask = 0;
7010     for (int i = 0; i != Size; ++i)
7011       if (BlendMask & (1u << i))
7012         for (int j = 0; j != Scale; ++j)
7013           ScaledMask |= 1u << (i * Scale + j);
7014     return ScaledMask;
7015   };
7016
7017   switch (VT.SimpleTy) {
7018   case MVT::v2f64:
7019   case MVT::v4f32:
7020   case MVT::v4f64:
7021   case MVT::v8f32:
7022     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
7023                        DAG.getConstant(BlendMask, DL, MVT::i8));
7024
7025   case MVT::v4i64:
7026   case MVT::v8i32:
7027     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7028     // FALLTHROUGH
7029   case MVT::v2i64:
7030   case MVT::v4i32:
7031     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
7032     // that instruction.
7033     if (Subtarget->hasAVX2()) {
7034       // Scale the blend by the number of 32-bit dwords per element.
7035       int Scale =  VT.getScalarSizeInBits() / 32;
7036       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7037       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
7038       V1 = DAG.getBitcast(BlendVT, V1);
7039       V2 = DAG.getBitcast(BlendVT, V2);
7040       return DAG.getBitcast(
7041           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
7042                           DAG.getConstant(BlendMask, DL, MVT::i8)));
7043     }
7044     // FALLTHROUGH
7045   case MVT::v8i16: {
7046     // For integer shuffles we need to expand the mask and cast the inputs to
7047     // v8i16s prior to blending.
7048     int Scale = 8 / VT.getVectorNumElements();
7049     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7050     V1 = DAG.getBitcast(MVT::v8i16, V1);
7051     V2 = DAG.getBitcast(MVT::v8i16, V2);
7052     return DAG.getBitcast(VT,
7053                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
7054                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
7055   }
7056
7057   case MVT::v16i16: {
7058     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7059     SmallVector<int, 8> RepeatedMask;
7060     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
7061       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
7062       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
7063       BlendMask = 0;
7064       for (int i = 0; i < 8; ++i)
7065         if (RepeatedMask[i] >= 16)
7066           BlendMask |= 1u << i;
7067       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
7068                          DAG.getConstant(BlendMask, DL, MVT::i8));
7069     }
7070   }
7071     // FALLTHROUGH
7072   case MVT::v16i8:
7073   case MVT::v32i8: {
7074     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
7075            "256-bit byte-blends require AVX2 support!");
7076
7077     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
7078     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
7079       return Masked;
7080
7081     // Scale the blend by the number of bytes per element.
7082     int Scale = VT.getScalarSizeInBits() / 8;
7083
7084     // This form of blend is always done on bytes. Compute the byte vector
7085     // type.
7086     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
7087
7088     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7089     // mix of LLVM's code generator and the x86 backend. We tell the code
7090     // generator that boolean values in the elements of an x86 vector register
7091     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7092     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7093     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7094     // of the element (the remaining are ignored) and 0 in that high bit would
7095     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7096     // the LLVM model for boolean values in vector elements gets the relevant
7097     // bit set, it is set backwards and over constrained relative to x86's
7098     // actual model.
7099     SmallVector<SDValue, 32> VSELECTMask;
7100     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7101       for (int j = 0; j < Scale; ++j)
7102         VSELECTMask.push_back(
7103             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7104                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7105                                           MVT::i8));
7106
7107     V1 = DAG.getBitcast(BlendVT, V1);
7108     V2 = DAG.getBitcast(BlendVT, V2);
7109     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7110                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7111                                                       BlendVT, VSELECTMask),
7112                                           V1, V2));
7113   }
7114
7115   default:
7116     llvm_unreachable("Not a supported integer vector type!");
7117   }
7118 }
7119
7120 /// \brief Try to lower as a blend of elements from two inputs followed by
7121 /// a single-input permutation.
7122 ///
7123 /// This matches the pattern where we can blend elements from two inputs and
7124 /// then reduce the shuffle to a single-input permutation.
7125 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7126                                                    SDValue V2,
7127                                                    ArrayRef<int> Mask,
7128                                                    SelectionDAG &DAG) {
7129   // We build up the blend mask while checking whether a blend is a viable way
7130   // to reduce the shuffle.
7131   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7132   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7133
7134   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7135     if (Mask[i] < 0)
7136       continue;
7137
7138     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7139
7140     if (BlendMask[Mask[i] % Size] == -1)
7141       BlendMask[Mask[i] % Size] = Mask[i];
7142     else if (BlendMask[Mask[i] % Size] != Mask[i])
7143       return SDValue(); // Can't blend in the needed input!
7144
7145     PermuteMask[i] = Mask[i] % Size;
7146   }
7147
7148   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7149   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7150 }
7151
7152 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7153 /// blends and permutes.
7154 ///
7155 /// This matches the extremely common pattern for handling combined
7156 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7157 /// operations. It will try to pick the best arrangement of shuffles and
7158 /// blends.
7159 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7160                                                           SDValue V1,
7161                                                           SDValue V2,
7162                                                           ArrayRef<int> Mask,
7163                                                           SelectionDAG &DAG) {
7164   // Shuffle the input elements into the desired positions in V1 and V2 and
7165   // blend them together.
7166   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7167   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7168   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7169   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7170     if (Mask[i] >= 0 && Mask[i] < Size) {
7171       V1Mask[i] = Mask[i];
7172       BlendMask[i] = i;
7173     } else if (Mask[i] >= Size) {
7174       V2Mask[i] = Mask[i] - Size;
7175       BlendMask[i] = i + Size;
7176     }
7177
7178   // Try to lower with the simpler initial blend strategy unless one of the
7179   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7180   // shuffle may be able to fold with a load or other benefit. However, when
7181   // we'll have to do 2x as many shuffles in order to achieve this, blending
7182   // first is a better strategy.
7183   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7184     if (SDValue BlendPerm =
7185             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7186       return BlendPerm;
7187
7188   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7189   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7190   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7191 }
7192
7193 /// \brief Try to lower a vector shuffle as a byte rotation.
7194 ///
7195 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7196 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7197 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7198 /// try to generically lower a vector shuffle through such an pattern. It
7199 /// does not check for the profitability of lowering either as PALIGNR or
7200 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7201 /// This matches shuffle vectors that look like:
7202 ///
7203 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7204 ///
7205 /// Essentially it concatenates V1 and V2, shifts right by some number of
7206 /// elements, and takes the low elements as the result. Note that while this is
7207 /// specified as a *right shift* because x86 is little-endian, it is a *left
7208 /// rotate* of the vector lanes.
7209 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7210                                               SDValue V2,
7211                                               ArrayRef<int> Mask,
7212                                               const X86Subtarget *Subtarget,
7213                                               SelectionDAG &DAG) {
7214   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7215
7216   int NumElts = Mask.size();
7217   int NumLanes = VT.getSizeInBits() / 128;
7218   int NumLaneElts = NumElts / NumLanes;
7219
7220   // We need to detect various ways of spelling a rotation:
7221   //   [11, 12, 13, 14, 15,  0,  1,  2]
7222   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7223   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7224   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7225   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7226   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7227   int Rotation = 0;
7228   SDValue Lo, Hi;
7229   for (int l = 0; l < NumElts; l += NumLaneElts) {
7230     for (int i = 0; i < NumLaneElts; ++i) {
7231       if (Mask[l + i] == -1)
7232         continue;
7233       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7234
7235       // Get the mod-Size index and lane correct it.
7236       int LaneIdx = (Mask[l + i] % NumElts) - l;
7237       // Make sure it was in this lane.
7238       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7239         return SDValue();
7240
7241       // Determine where a rotated vector would have started.
7242       int StartIdx = i - LaneIdx;
7243       if (StartIdx == 0)
7244         // The identity rotation isn't interesting, stop.
7245         return SDValue();
7246
7247       // If we found the tail of a vector the rotation must be the missing
7248       // front. If we found the head of a vector, it must be how much of the
7249       // head.
7250       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7251
7252       if (Rotation == 0)
7253         Rotation = CandidateRotation;
7254       else if (Rotation != CandidateRotation)
7255         // The rotations don't match, so we can't match this mask.
7256         return SDValue();
7257
7258       // Compute which value this mask is pointing at.
7259       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7260
7261       // Compute which of the two target values this index should be assigned
7262       // to. This reflects whether the high elements are remaining or the low
7263       // elements are remaining.
7264       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7265
7266       // Either set up this value if we've not encountered it before, or check
7267       // that it remains consistent.
7268       if (!TargetV)
7269         TargetV = MaskV;
7270       else if (TargetV != MaskV)
7271         // This may be a rotation, but it pulls from the inputs in some
7272         // unsupported interleaving.
7273         return SDValue();
7274     }
7275   }
7276
7277   // Check that we successfully analyzed the mask, and normalize the results.
7278   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7279   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7280   if (!Lo)
7281     Lo = Hi;
7282   else if (!Hi)
7283     Hi = Lo;
7284
7285   // The actual rotate instruction rotates bytes, so we need to scale the
7286   // rotation based on how many bytes are in the vector lane.
7287   int Scale = 16 / NumLaneElts;
7288
7289   // SSSE3 targets can use the palignr instruction.
7290   if (Subtarget->hasSSSE3()) {
7291     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7292     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7293     Lo = DAG.getBitcast(AlignVT, Lo);
7294     Hi = DAG.getBitcast(AlignVT, Hi);
7295
7296     return DAG.getBitcast(
7297         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7298                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7299   }
7300
7301   assert(VT.is128BitVector() &&
7302          "Rotate-based lowering only supports 128-bit lowering!");
7303   assert(Mask.size() <= 16 &&
7304          "Can shuffle at most 16 bytes in a 128-bit vector!");
7305
7306   // Default SSE2 implementation
7307   int LoByteShift = 16 - Rotation * Scale;
7308   int HiByteShift = Rotation * Scale;
7309
7310   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7311   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7312   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7313
7314   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7315                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7316   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7317                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7318   return DAG.getBitcast(VT,
7319                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7320 }
7321
7322 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7323 ///
7324 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7325 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7326 /// matches elements from one of the input vectors shuffled to the left or
7327 /// right with zeroable elements 'shifted in'. It handles both the strictly
7328 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7329 /// quad word lane.
7330 ///
7331 /// PSHL : (little-endian) left bit shift.
7332 /// [ zz, 0, zz,  2 ]
7333 /// [ -1, 4, zz, -1 ]
7334 /// PSRL : (little-endian) right bit shift.
7335 /// [  1, zz,  3, zz]
7336 /// [ -1, -1,  7, zz]
7337 /// PSLLDQ : (little-endian) left byte shift
7338 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7339 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7340 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7341 /// PSRLDQ : (little-endian) right byte shift
7342 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7343 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7344 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7345 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7346                                          SDValue V2, ArrayRef<int> Mask,
7347                                          SelectionDAG &DAG) {
7348   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7349
7350   int Size = Mask.size();
7351   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7352
7353   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7354     for (int i = 0; i < Size; i += Scale)
7355       for (int j = 0; j < Shift; ++j)
7356         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7357           return false;
7358
7359     return true;
7360   };
7361
7362   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7363     for (int i = 0; i != Size; i += Scale) {
7364       unsigned Pos = Left ? i + Shift : i;
7365       unsigned Low = Left ? i : i + Shift;
7366       unsigned Len = Scale - Shift;
7367       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7368                                       Low + (V == V1 ? 0 : Size)))
7369         return SDValue();
7370     }
7371
7372     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7373     bool ByteShift = ShiftEltBits > 64;
7374     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7375                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7376     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7377
7378     // Normalize the scale for byte shifts to still produce an i64 element
7379     // type.
7380     Scale = ByteShift ? Scale / 2 : Scale;
7381
7382     // We need to round trip through the appropriate type for the shift.
7383     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7384     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7385     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7386            "Illegal integer vector type");
7387     V = DAG.getBitcast(ShiftVT, V);
7388
7389     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7390                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7391     return DAG.getBitcast(VT, V);
7392   };
7393
7394   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7395   // keep doubling the size of the integer elements up to that. We can
7396   // then shift the elements of the integer vector by whole multiples of
7397   // their width within the elements of the larger integer vector. Test each
7398   // multiple to see if we can find a match with the moved element indices
7399   // and that the shifted in elements are all zeroable.
7400   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7401     for (int Shift = 1; Shift != Scale; ++Shift)
7402       for (bool Left : {true, false})
7403         if (CheckZeros(Shift, Scale, Left))
7404           for (SDValue V : {V1, V2})
7405             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7406               return Match;
7407
7408   // no match
7409   return SDValue();
7410 }
7411
7412 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7413 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7414                                            SDValue V2, ArrayRef<int> Mask,
7415                                            SelectionDAG &DAG) {
7416   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7417   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7418
7419   int Size = Mask.size();
7420   int HalfSize = Size / 2;
7421   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7422
7423   // Upper half must be undefined.
7424   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7425     return SDValue();
7426
7427   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7428   // Remainder of lower half result is zero and upper half is all undef.
7429   auto LowerAsEXTRQ = [&]() {
7430     // Determine the extraction length from the part of the
7431     // lower half that isn't zeroable.
7432     int Len = HalfSize;
7433     for (; Len > 0; --Len)
7434       if (!Zeroable[Len - 1])
7435         break;
7436     assert(Len > 0 && "Zeroable shuffle mask");
7437
7438     // Attempt to match first Len sequential elements from the lower half.
7439     SDValue Src;
7440     int Idx = -1;
7441     for (int i = 0; i != Len; ++i) {
7442       int M = Mask[i];
7443       if (M < 0)
7444         continue;
7445       SDValue &V = (M < Size ? V1 : V2);
7446       M = M % Size;
7447
7448       // The extracted elements must start at a valid index and all mask
7449       // elements must be in the lower half.
7450       if (i > M || M >= HalfSize)
7451         return SDValue();
7452
7453       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7454         Src = V;
7455         Idx = M - i;
7456         continue;
7457       }
7458       return SDValue();
7459     }
7460
7461     if (Idx < 0)
7462       return SDValue();
7463
7464     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7465     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7466     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7467     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7468                        DAG.getConstant(BitLen, DL, MVT::i8),
7469                        DAG.getConstant(BitIdx, DL, MVT::i8));
7470   };
7471
7472   if (SDValue ExtrQ = LowerAsEXTRQ())
7473     return ExtrQ;
7474
7475   // INSERTQ: Extract lowest Len elements from lower half of second source and
7476   // insert over first source, starting at Idx.
7477   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7478   auto LowerAsInsertQ = [&]() {
7479     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7480       SDValue Base;
7481
7482       // Attempt to match first source from mask before insertion point.
7483       if (isUndefInRange(Mask, 0, Idx)) {
7484         /* EMPTY */
7485       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7486         Base = V1;
7487       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7488         Base = V2;
7489       } else {
7490         continue;
7491       }
7492
7493       // Extend the extraction length looking to match both the insertion of
7494       // the second source and the remaining elements of the first.
7495       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7496         SDValue Insert;
7497         int Len = Hi - Idx;
7498
7499         // Match insertion.
7500         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7501           Insert = V1;
7502         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7503           Insert = V2;
7504         } else {
7505           continue;
7506         }
7507
7508         // Match the remaining elements of the lower half.
7509         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7510           /* EMPTY */
7511         } else if ((!Base || (Base == V1)) &&
7512                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7513           Base = V1;
7514         } else if ((!Base || (Base == V2)) &&
7515                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7516                                               Size + Hi)) {
7517           Base = V2;
7518         } else {
7519           continue;
7520         }
7521
7522         // We may not have a base (first source) - this can safely be undefined.
7523         if (!Base)
7524           Base = DAG.getUNDEF(VT);
7525
7526         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7527         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7528         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7529                            DAG.getConstant(BitLen, DL, MVT::i8),
7530                            DAG.getConstant(BitIdx, DL, MVT::i8));
7531       }
7532     }
7533
7534     return SDValue();
7535   };
7536
7537   if (SDValue InsertQ = LowerAsInsertQ())
7538     return InsertQ;
7539
7540   return SDValue();
7541 }
7542
7543 /// \brief Lower a vector shuffle as a zero or any extension.
7544 ///
7545 /// Given a specific number of elements, element bit width, and extension
7546 /// stride, produce either a zero or any extension based on the available
7547 /// features of the subtarget. The extended elements are consecutive and
7548 /// begin and can start from an offseted element index in the input; to
7549 /// avoid excess shuffling the offset must either being in the bottom lane
7550 /// or at the start of a higher lane. All extended elements must be from
7551 /// the same lane.
7552 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7553     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7554     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7555   assert(Scale > 1 && "Need a scale to extend.");
7556   int EltBits = VT.getScalarSizeInBits();
7557   int NumElements = VT.getVectorNumElements();
7558   int NumEltsPerLane = 128 / EltBits;
7559   int OffsetLane = Offset / NumEltsPerLane;
7560   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7561          "Only 8, 16, and 32 bit elements can be extended.");
7562   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7563   assert(0 <= Offset && "Extension offset must be positive.");
7564   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7565          "Extension offset must be in the first lane or start an upper lane.");
7566
7567   // Check that an index is in same lane as the base offset.
7568   auto SafeOffset = [&](int Idx) {
7569     return OffsetLane == (Idx / NumEltsPerLane);
7570   };
7571
7572   // Shift along an input so that the offset base moves to the first element.
7573   auto ShuffleOffset = [&](SDValue V) {
7574     if (!Offset)
7575       return V;
7576
7577     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7578     for (int i = 0; i * Scale < NumElements; ++i) {
7579       int SrcIdx = i + Offset;
7580       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7581     }
7582     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7583   };
7584
7585   // Found a valid zext mask! Try various lowering strategies based on the
7586   // input type and available ISA extensions.
7587   if (Subtarget->hasSSE41()) {
7588     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7589     // PUNPCK will catch this in a later shuffle match.
7590     if (Offset && Scale == 2 && VT.is128BitVector())
7591       return SDValue();
7592     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7593                                  NumElements / Scale);
7594     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7595     return DAG.getBitcast(VT, InputV);
7596   }
7597
7598   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7599
7600   // For any extends we can cheat for larger element sizes and use shuffle
7601   // instructions that can fold with a load and/or copy.
7602   if (AnyExt && EltBits == 32) {
7603     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7604                          -1};
7605     return DAG.getBitcast(
7606         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7607                         DAG.getBitcast(MVT::v4i32, InputV),
7608                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7609   }
7610   if (AnyExt && EltBits == 16 && Scale > 2) {
7611     int PSHUFDMask[4] = {Offset / 2, -1,
7612                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7613     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7614                          DAG.getBitcast(MVT::v4i32, InputV),
7615                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7616     int PSHUFWMask[4] = {1, -1, -1, -1};
7617     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7618     return DAG.getBitcast(
7619         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7620                         DAG.getBitcast(MVT::v8i16, InputV),
7621                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7622   }
7623
7624   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7625   // to 64-bits.
7626   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7627     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7628     assert(VT.is128BitVector() && "Unexpected vector width!");
7629
7630     int LoIdx = Offset * EltBits;
7631     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7632                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7633                                          DAG.getConstant(EltBits, DL, MVT::i8),
7634                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7635
7636     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7637         !SafeOffset(Offset + 1))
7638       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7639
7640     int HiIdx = (Offset + 1) * EltBits;
7641     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7642                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7643                                          DAG.getConstant(EltBits, DL, MVT::i8),
7644                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7645     return DAG.getNode(ISD::BITCAST, DL, VT,
7646                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7647   }
7648
7649   // If this would require more than 2 unpack instructions to expand, use
7650   // pshufb when available. We can only use more than 2 unpack instructions
7651   // when zero extending i8 elements which also makes it easier to use pshufb.
7652   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7653     assert(NumElements == 16 && "Unexpected byte vector width!");
7654     SDValue PSHUFBMask[16];
7655     for (int i = 0; i < 16; ++i) {
7656       int Idx = Offset + (i / Scale);
7657       PSHUFBMask[i] = DAG.getConstant(
7658           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7659     }
7660     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7661     return DAG.getBitcast(VT,
7662                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7663                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7664                                                   MVT::v16i8, PSHUFBMask)));
7665   }
7666
7667   // If we are extending from an offset, ensure we start on a boundary that
7668   // we can unpack from.
7669   int AlignToUnpack = Offset % (NumElements / Scale);
7670   if (AlignToUnpack) {
7671     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7672     for (int i = AlignToUnpack; i < NumElements; ++i)
7673       ShMask[i - AlignToUnpack] = i;
7674     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7675     Offset -= AlignToUnpack;
7676   }
7677
7678   // Otherwise emit a sequence of unpacks.
7679   do {
7680     unsigned UnpackLoHi = X86ISD::UNPCKL;
7681     if (Offset >= (NumElements / 2)) {
7682       UnpackLoHi = X86ISD::UNPCKH;
7683       Offset -= (NumElements / 2);
7684     }
7685
7686     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7687     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7688                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7689     InputV = DAG.getBitcast(InputVT, InputV);
7690     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7691     Scale /= 2;
7692     EltBits *= 2;
7693     NumElements /= 2;
7694   } while (Scale > 1);
7695   return DAG.getBitcast(VT, InputV);
7696 }
7697
7698 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7699 ///
7700 /// This routine will try to do everything in its power to cleverly lower
7701 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7702 /// check for the profitability of this lowering,  it tries to aggressively
7703 /// match this pattern. It will use all of the micro-architectural details it
7704 /// can to emit an efficient lowering. It handles both blends with all-zero
7705 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7706 /// masking out later).
7707 ///
7708 /// The reason we have dedicated lowering for zext-style shuffles is that they
7709 /// are both incredibly common and often quite performance sensitive.
7710 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7711     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7712     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7713   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7714
7715   int Bits = VT.getSizeInBits();
7716   int NumLanes = Bits / 128;
7717   int NumElements = VT.getVectorNumElements();
7718   int NumEltsPerLane = NumElements / NumLanes;
7719   assert(VT.getScalarSizeInBits() <= 32 &&
7720          "Exceeds 32-bit integer zero extension limit");
7721   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7722
7723   // Define a helper function to check a particular ext-scale and lower to it if
7724   // valid.
7725   auto Lower = [&](int Scale) -> SDValue {
7726     SDValue InputV;
7727     bool AnyExt = true;
7728     int Offset = 0;
7729     int Matches = 0;
7730     for (int i = 0; i < NumElements; ++i) {
7731       int M = Mask[i];
7732       if (M == -1)
7733         continue; // Valid anywhere but doesn't tell us anything.
7734       if (i % Scale != 0) {
7735         // Each of the extended elements need to be zeroable.
7736         if (!Zeroable[i])
7737           return SDValue();
7738
7739         // We no longer are in the anyext case.
7740         AnyExt = false;
7741         continue;
7742       }
7743
7744       // Each of the base elements needs to be consecutive indices into the
7745       // same input vector.
7746       SDValue V = M < NumElements ? V1 : V2;
7747       M = M % NumElements;
7748       if (!InputV) {
7749         InputV = V;
7750         Offset = M - (i / Scale);
7751       } else if (InputV != V)
7752         return SDValue(); // Flip-flopping inputs.
7753
7754       // Offset must start in the lowest 128-bit lane or at the start of an
7755       // upper lane.
7756       // FIXME: Is it ever worth allowing a negative base offset?
7757       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7758             (Offset % NumEltsPerLane) == 0))
7759         return SDValue();
7760
7761       // If we are offsetting, all referenced entries must come from the same
7762       // lane.
7763       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7764         return SDValue();
7765
7766       if ((M % NumElements) != (Offset + (i / Scale)))
7767         return SDValue(); // Non-consecutive strided elements.
7768       Matches++;
7769     }
7770
7771     // If we fail to find an input, we have a zero-shuffle which should always
7772     // have already been handled.
7773     // FIXME: Maybe handle this here in case during blending we end up with one?
7774     if (!InputV)
7775       return SDValue();
7776
7777     // If we are offsetting, don't extend if we only match a single input, we
7778     // can always do better by using a basic PSHUF or PUNPCK.
7779     if (Offset != 0 && Matches < 2)
7780       return SDValue();
7781
7782     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7783         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7784   };
7785
7786   // The widest scale possible for extending is to a 64-bit integer.
7787   assert(Bits % 64 == 0 &&
7788          "The number of bits in a vector must be divisible by 64 on x86!");
7789   int NumExtElements = Bits / 64;
7790
7791   // Each iteration, try extending the elements half as much, but into twice as
7792   // many elements.
7793   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7794     assert(NumElements % NumExtElements == 0 &&
7795            "The input vector size must be divisible by the extended size.");
7796     if (SDValue V = Lower(NumElements / NumExtElements))
7797       return V;
7798   }
7799
7800   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7801   if (Bits != 128)
7802     return SDValue();
7803
7804   // Returns one of the source operands if the shuffle can be reduced to a
7805   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7806   auto CanZExtLowHalf = [&]() {
7807     for (int i = NumElements / 2; i != NumElements; ++i)
7808       if (!Zeroable[i])
7809         return SDValue();
7810     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7811       return V1;
7812     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7813       return V2;
7814     return SDValue();
7815   };
7816
7817   if (SDValue V = CanZExtLowHalf()) {
7818     V = DAG.getBitcast(MVT::v2i64, V);
7819     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7820     return DAG.getBitcast(VT, V);
7821   }
7822
7823   // No viable ext lowering found.
7824   return SDValue();
7825 }
7826
7827 /// \brief Try to get a scalar value for a specific element of a vector.
7828 ///
7829 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7830 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7831                                               SelectionDAG &DAG) {
7832   MVT VT = V.getSimpleValueType();
7833   MVT EltVT = VT.getVectorElementType();
7834   while (V.getOpcode() == ISD::BITCAST)
7835     V = V.getOperand(0);
7836   // If the bitcasts shift the element size, we can't extract an equivalent
7837   // element from it.
7838   MVT NewVT = V.getSimpleValueType();
7839   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7840     return SDValue();
7841
7842   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7843       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7844     // Ensure the scalar operand is the same size as the destination.
7845     // FIXME: Add support for scalar truncation where possible.
7846     SDValue S = V.getOperand(Idx);
7847     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7848       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7849   }
7850
7851   return SDValue();
7852 }
7853
7854 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7855 ///
7856 /// This is particularly important because the set of instructions varies
7857 /// significantly based on whether the operand is a load or not.
7858 static bool isShuffleFoldableLoad(SDValue V) {
7859   while (V.getOpcode() == ISD::BITCAST)
7860     V = V.getOperand(0);
7861
7862   return ISD::isNON_EXTLoad(V.getNode());
7863 }
7864
7865 /// \brief Try to lower insertion of a single element into a zero vector.
7866 ///
7867 /// This is a common pattern that we have especially efficient patterns to lower
7868 /// across all subtarget feature sets.
7869 static SDValue lowerVectorShuffleAsElementInsertion(
7870     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7871     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7872   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7873   MVT ExtVT = VT;
7874   MVT EltVT = VT.getVectorElementType();
7875
7876   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7877                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7878                 Mask.begin();
7879   bool IsV1Zeroable = true;
7880   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7881     if (i != V2Index && !Zeroable[i]) {
7882       IsV1Zeroable = false;
7883       break;
7884     }
7885
7886   // Check for a single input from a SCALAR_TO_VECTOR node.
7887   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7888   // all the smarts here sunk into that routine. However, the current
7889   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7890   // vector shuffle lowering is dead.
7891   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7892                                                DAG);
7893   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7894     // We need to zext the scalar if it is smaller than an i32.
7895     V2S = DAG.getBitcast(EltVT, V2S);
7896     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7897       // Using zext to expand a narrow element won't work for non-zero
7898       // insertions.
7899       if (!IsV1Zeroable)
7900         return SDValue();
7901
7902       // Zero-extend directly to i32.
7903       ExtVT = MVT::v4i32;
7904       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7905     }
7906     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7907   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7908              EltVT == MVT::i16) {
7909     // Either not inserting from the low element of the input or the input
7910     // element size is too small to use VZEXT_MOVL to clear the high bits.
7911     return SDValue();
7912   }
7913
7914   if (!IsV1Zeroable) {
7915     // If V1 can't be treated as a zero vector we have fewer options to lower
7916     // this. We can't support integer vectors or non-zero targets cheaply, and
7917     // the V1 elements can't be permuted in any way.
7918     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7919     if (!VT.isFloatingPoint() || V2Index != 0)
7920       return SDValue();
7921     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7922     V1Mask[V2Index] = -1;
7923     if (!isNoopShuffleMask(V1Mask))
7924       return SDValue();
7925     // This is essentially a special case blend operation, but if we have
7926     // general purpose blend operations, they are always faster. Bail and let
7927     // the rest of the lowering handle these as blends.
7928     if (Subtarget->hasSSE41())
7929       return SDValue();
7930
7931     // Otherwise, use MOVSD or MOVSS.
7932     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7933            "Only two types of floating point element types to handle!");
7934     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7935                        ExtVT, V1, V2);
7936   }
7937
7938   // This lowering only works for the low element with floating point vectors.
7939   if (VT.isFloatingPoint() && V2Index != 0)
7940     return SDValue();
7941
7942   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7943   if (ExtVT != VT)
7944     V2 = DAG.getBitcast(VT, V2);
7945
7946   if (V2Index != 0) {
7947     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7948     // the desired position. Otherwise it is more efficient to do a vector
7949     // shift left. We know that we can do a vector shift left because all
7950     // the inputs are zero.
7951     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7952       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7953       V2Shuffle[V2Index] = 0;
7954       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7955     } else {
7956       V2 = DAG.getBitcast(MVT::v2i64, V2);
7957       V2 = DAG.getNode(
7958           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7959           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7960                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7961                               DAG.getDataLayout(), VT)));
7962       V2 = DAG.getBitcast(VT, V2);
7963     }
7964   }
7965   return V2;
7966 }
7967
7968 /// \brief Try to lower broadcast of a single - truncated - integer element,
7969 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
7970 ///
7971 /// This assumes we have AVX2.
7972 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
7973                                                   int BroadcastIdx,
7974                                                   const X86Subtarget *Subtarget,
7975                                                   SelectionDAG &DAG) {
7976   assert(Subtarget->hasAVX2() &&
7977          "We can only lower integer broadcasts with AVX2!");
7978
7979   EVT EltVT = VT.getVectorElementType();
7980   EVT V0VT = V0.getValueType();
7981
7982   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
7983   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
7984
7985   EVT V0EltVT = V0VT.getVectorElementType();
7986   if (!V0EltVT.isInteger())
7987     return SDValue();
7988
7989   const unsigned EltSize = EltVT.getSizeInBits();
7990   const unsigned V0EltSize = V0EltVT.getSizeInBits();
7991
7992   // This is only a truncation if the original element type is larger.
7993   if (V0EltSize <= EltSize)
7994     return SDValue();
7995
7996   assert(((V0EltSize % EltSize) == 0) &&
7997          "Scalar type sizes must all be powers of 2 on x86!");
7998
7999   const unsigned V0Opc = V0.getOpcode();
8000   const unsigned Scale = V0EltSize / EltSize;
8001   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
8002
8003   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
8004       V0Opc != ISD::BUILD_VECTOR)
8005     return SDValue();
8006
8007   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
8008
8009   // If we're extracting non-least-significant bits, shift so we can truncate.
8010   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
8011   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
8012   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
8013   if (const int OffsetIdx = BroadcastIdx % Scale)
8014     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
8015             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
8016
8017   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
8018                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
8019 }
8020
8021 /// \brief Try to lower broadcast of a single element.
8022 ///
8023 /// For convenience, this code also bundles all of the subtarget feature set
8024 /// filtering. While a little annoying to re-dispatch on type here, there isn't
8025 /// a convenient way to factor it out.
8026 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
8027                                              ArrayRef<int> Mask,
8028                                              const X86Subtarget *Subtarget,
8029                                              SelectionDAG &DAG) {
8030   if (!Subtarget->hasAVX())
8031     return SDValue();
8032   if (VT.isInteger() && !Subtarget->hasAVX2())
8033     return SDValue();
8034
8035   // Check that the mask is a broadcast.
8036   int BroadcastIdx = -1;
8037   for (int M : Mask)
8038     if (M >= 0 && BroadcastIdx == -1)
8039       BroadcastIdx = M;
8040     else if (M >= 0 && M != BroadcastIdx)
8041       return SDValue();
8042
8043   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
8044                                             "a sorted mask where the broadcast "
8045                                             "comes from V1.");
8046
8047   // Go up the chain of (vector) values to find a scalar load that we can
8048   // combine with the broadcast.
8049   for (;;) {
8050     switch (V.getOpcode()) {
8051     case ISD::CONCAT_VECTORS: {
8052       int OperandSize = Mask.size() / V.getNumOperands();
8053       V = V.getOperand(BroadcastIdx / OperandSize);
8054       BroadcastIdx %= OperandSize;
8055       continue;
8056     }
8057
8058     case ISD::INSERT_SUBVECTOR: {
8059       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
8060       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
8061       if (!ConstantIdx)
8062         break;
8063
8064       int BeginIdx = (int)ConstantIdx->getZExtValue();
8065       int EndIdx =
8066           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
8067       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
8068         BroadcastIdx -= BeginIdx;
8069         V = VInner;
8070       } else {
8071         V = VOuter;
8072       }
8073       continue;
8074     }
8075     }
8076     break;
8077   }
8078
8079   // Check if this is a broadcast of a scalar. We special case lowering
8080   // for scalars so that we can more effectively fold with loads.
8081   // First, look through bitcast: if the original value has a larger element
8082   // type than the shuffle, the broadcast element is in essence truncated.
8083   // Make that explicit to ease folding.
8084   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
8085     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
8086             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
8087       return TruncBroadcast;
8088
8089   // Also check the simpler case, where we can directly reuse the scalar.
8090   if (V.getOpcode() == ISD::BUILD_VECTOR ||
8091       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
8092     V = V.getOperand(BroadcastIdx);
8093
8094     // If the scalar isn't a load, we can't broadcast from it in AVX1.
8095     // Only AVX2 has register broadcasts.
8096     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8097       return SDValue();
8098   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8099     // We can't broadcast from a vector register without AVX2, and we can only
8100     // broadcast from the zero-element of a vector register.
8101     return SDValue();
8102   }
8103
8104   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8105 }
8106
8107 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8108 // INSERTPS when the V1 elements are already in the correct locations
8109 // because otherwise we can just always use two SHUFPS instructions which
8110 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8111 // perform INSERTPS if a single V1 element is out of place and all V2
8112 // elements are zeroable.
8113 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8114                                             ArrayRef<int> Mask,
8115                                             SelectionDAG &DAG) {
8116   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8117   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8118   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8119   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8120
8121   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8122
8123   unsigned ZMask = 0;
8124   int V1DstIndex = -1;
8125   int V2DstIndex = -1;
8126   bool V1UsedInPlace = false;
8127
8128   for (int i = 0; i < 4; ++i) {
8129     // Synthesize a zero mask from the zeroable elements (includes undefs).
8130     if (Zeroable[i]) {
8131       ZMask |= 1 << i;
8132       continue;
8133     }
8134
8135     // Flag if we use any V1 inputs in place.
8136     if (i == Mask[i]) {
8137       V1UsedInPlace = true;
8138       continue;
8139     }
8140
8141     // We can only insert a single non-zeroable element.
8142     if (V1DstIndex != -1 || V2DstIndex != -1)
8143       return SDValue();
8144
8145     if (Mask[i] < 4) {
8146       // V1 input out of place for insertion.
8147       V1DstIndex = i;
8148     } else {
8149       // V2 input for insertion.
8150       V2DstIndex = i;
8151     }
8152   }
8153
8154   // Don't bother if we have no (non-zeroable) element for insertion.
8155   if (V1DstIndex == -1 && V2DstIndex == -1)
8156     return SDValue();
8157
8158   // Determine element insertion src/dst indices. The src index is from the
8159   // start of the inserted vector, not the start of the concatenated vector.
8160   unsigned V2SrcIndex = 0;
8161   if (V1DstIndex != -1) {
8162     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8163     // and don't use the original V2 at all.
8164     V2SrcIndex = Mask[V1DstIndex];
8165     V2DstIndex = V1DstIndex;
8166     V2 = V1;
8167   } else {
8168     V2SrcIndex = Mask[V2DstIndex] - 4;
8169   }
8170
8171   // If no V1 inputs are used in place, then the result is created only from
8172   // the zero mask and the V2 insertion - so remove V1 dependency.
8173   if (!V1UsedInPlace)
8174     V1 = DAG.getUNDEF(MVT::v4f32);
8175
8176   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8177   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8178
8179   // Insert the V2 element into the desired position.
8180   SDLoc DL(Op);
8181   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8182                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8183 }
8184
8185 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8186 /// UNPCK instruction.
8187 ///
8188 /// This specifically targets cases where we end up with alternating between
8189 /// the two inputs, and so can permute them into something that feeds a single
8190 /// UNPCK instruction. Note that this routine only targets integer vectors
8191 /// because for floating point vectors we have a generalized SHUFPS lowering
8192 /// strategy that handles everything that doesn't *exactly* match an unpack,
8193 /// making this clever lowering unnecessary.
8194 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8195                                                     SDValue V1, SDValue V2,
8196                                                     ArrayRef<int> Mask,
8197                                                     SelectionDAG &DAG) {
8198   assert(!VT.isFloatingPoint() &&
8199          "This routine only supports integer vectors.");
8200   assert(!isSingleInputShuffleMask(Mask) &&
8201          "This routine should only be used when blending two inputs.");
8202   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8203
8204   int Size = Mask.size();
8205
8206   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8207     return M >= 0 && M % Size < Size / 2;
8208   });
8209   int NumHiInputs = std::count_if(
8210       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8211
8212   bool UnpackLo = NumLoInputs >= NumHiInputs;
8213
8214   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8215     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8216     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8217
8218     for (int i = 0; i < Size; ++i) {
8219       if (Mask[i] < 0)
8220         continue;
8221
8222       // Each element of the unpack contains Scale elements from this mask.
8223       int UnpackIdx = i / Scale;
8224
8225       // We only handle the case where V1 feeds the first slots of the unpack.
8226       // We rely on canonicalization to ensure this is the case.
8227       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8228         return SDValue();
8229
8230       // Setup the mask for this input. The indexing is tricky as we have to
8231       // handle the unpack stride.
8232       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8233       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8234           Mask[i] % Size;
8235     }
8236
8237     // If we will have to shuffle both inputs to use the unpack, check whether
8238     // we can just unpack first and shuffle the result. If so, skip this unpack.
8239     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8240         !isNoopShuffleMask(V2Mask))
8241       return SDValue();
8242
8243     // Shuffle the inputs into place.
8244     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8245     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8246
8247     // Cast the inputs to the type we will use to unpack them.
8248     V1 = DAG.getBitcast(UnpackVT, V1);
8249     V2 = DAG.getBitcast(UnpackVT, V2);
8250
8251     // Unpack the inputs and cast the result back to the desired type.
8252     return DAG.getBitcast(
8253         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8254                         UnpackVT, V1, V2));
8255   };
8256
8257   // We try each unpack from the largest to the smallest to try and find one
8258   // that fits this mask.
8259   int OrigNumElements = VT.getVectorNumElements();
8260   int OrigScalarSize = VT.getScalarSizeInBits();
8261   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8262     int Scale = ScalarSize / OrigScalarSize;
8263     int NumElements = OrigNumElements / Scale;
8264     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8265     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8266       return Unpack;
8267   }
8268
8269   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8270   // initial unpack.
8271   if (NumLoInputs == 0 || NumHiInputs == 0) {
8272     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8273            "We have to have *some* inputs!");
8274     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8275
8276     // FIXME: We could consider the total complexity of the permute of each
8277     // possible unpacking. Or at the least we should consider how many
8278     // half-crossings are created.
8279     // FIXME: We could consider commuting the unpacks.
8280
8281     SmallVector<int, 32> PermMask;
8282     PermMask.assign(Size, -1);
8283     for (int i = 0; i < Size; ++i) {
8284       if (Mask[i] < 0)
8285         continue;
8286
8287       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8288
8289       PermMask[i] =
8290           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8291     }
8292     return DAG.getVectorShuffle(
8293         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8294                             DL, VT, V1, V2),
8295         DAG.getUNDEF(VT), PermMask);
8296   }
8297
8298   return SDValue();
8299 }
8300
8301 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8302 ///
8303 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8304 /// support for floating point shuffles but not integer shuffles. These
8305 /// instructions will incur a domain crossing penalty on some chips though so
8306 /// it is better to avoid lowering through this for integer vectors where
8307 /// possible.
8308 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8309                                        const X86Subtarget *Subtarget,
8310                                        SelectionDAG &DAG) {
8311   SDLoc DL(Op);
8312   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8313   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8314   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8315   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8316   ArrayRef<int> Mask = SVOp->getMask();
8317   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8318
8319   if (isSingleInputShuffleMask(Mask)) {
8320     // Use low duplicate instructions for masks that match their pattern.
8321     if (Subtarget->hasSSE3())
8322       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8323         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8324
8325     // Straight shuffle of a single input vector. Simulate this by using the
8326     // single input as both of the "inputs" to this instruction..
8327     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8328
8329     if (Subtarget->hasAVX()) {
8330       // If we have AVX, we can use VPERMILPS which will allow folding a load
8331       // into the shuffle.
8332       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8333                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8334     }
8335
8336     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8337                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8338   }
8339   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8340   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8341
8342   // If we have a single input, insert that into V1 if we can do so cheaply.
8343   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8344     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8345             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8346       return Insertion;
8347     // Try inverting the insertion since for v2 masks it is easy to do and we
8348     // can't reliably sort the mask one way or the other.
8349     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8350                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8351     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8352             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8353       return Insertion;
8354   }
8355
8356   // Try to use one of the special instruction patterns to handle two common
8357   // blend patterns if a zero-blend above didn't work.
8358   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8359       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8360     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8361       // We can either use a special instruction to load over the low double or
8362       // to move just the low double.
8363       return DAG.getNode(
8364           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8365           DL, MVT::v2f64, V2,
8366           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8367
8368   if (Subtarget->hasSSE41())
8369     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8370                                                   Subtarget, DAG))
8371       return Blend;
8372
8373   // Use dedicated unpack instructions for masks that match their pattern.
8374   if (SDValue V =
8375           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8376     return V;
8377
8378   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8379   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8380                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8381 }
8382
8383 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8384 ///
8385 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8386 /// the integer unit to minimize domain crossing penalties. However, for blends
8387 /// it falls back to the floating point shuffle operation with appropriate bit
8388 /// casting.
8389 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8390                                        const X86Subtarget *Subtarget,
8391                                        SelectionDAG &DAG) {
8392   SDLoc DL(Op);
8393   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8394   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8395   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8396   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8397   ArrayRef<int> Mask = SVOp->getMask();
8398   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8399
8400   if (isSingleInputShuffleMask(Mask)) {
8401     // Check for being able to broadcast a single element.
8402     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8403                                                           Mask, Subtarget, DAG))
8404       return Broadcast;
8405
8406     // Straight shuffle of a single input vector. For everything from SSE2
8407     // onward this has a single fast instruction with no scary immediates.
8408     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8409     V1 = DAG.getBitcast(MVT::v4i32, V1);
8410     int WidenedMask[4] = {
8411         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8412         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8413     return DAG.getBitcast(
8414         MVT::v2i64,
8415         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8416                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8417   }
8418   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8419   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8420   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8421   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8422
8423   // If we have a blend of two PACKUS operations an the blend aligns with the
8424   // low and half halves, we can just merge the PACKUS operations. This is
8425   // particularly important as it lets us merge shuffles that this routine itself
8426   // creates.
8427   auto GetPackNode = [](SDValue V) {
8428     while (V.getOpcode() == ISD::BITCAST)
8429       V = V.getOperand(0);
8430
8431     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8432   };
8433   if (SDValue V1Pack = GetPackNode(V1))
8434     if (SDValue V2Pack = GetPackNode(V2))
8435       return DAG.getBitcast(MVT::v2i64,
8436                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8437                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8438                                                      : V1Pack.getOperand(1),
8439                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8440                                                      : V2Pack.getOperand(1)));
8441
8442   // Try to use shift instructions.
8443   if (SDValue Shift =
8444           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8445     return Shift;
8446
8447   // When loading a scalar and then shuffling it into a vector we can often do
8448   // the insertion cheaply.
8449   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8450           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8451     return Insertion;
8452   // Try inverting the insertion since for v2 masks it is easy to do and we
8453   // can't reliably sort the mask one way or the other.
8454   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8455   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8456           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8457     return Insertion;
8458
8459   // We have different paths for blend lowering, but they all must use the
8460   // *exact* same predicate.
8461   bool IsBlendSupported = Subtarget->hasSSE41();
8462   if (IsBlendSupported)
8463     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8464                                                   Subtarget, DAG))
8465       return Blend;
8466
8467   // Use dedicated unpack instructions for masks that match their pattern.
8468   if (SDValue V =
8469           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8470     return V;
8471
8472   // Try to use byte rotation instructions.
8473   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8474   if (Subtarget->hasSSSE3())
8475     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8476             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8477       return Rotate;
8478
8479   // If we have direct support for blends, we should lower by decomposing into
8480   // a permute. That will be faster than the domain cross.
8481   if (IsBlendSupported)
8482     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8483                                                       Mask, DAG);
8484
8485   // We implement this with SHUFPD which is pretty lame because it will likely
8486   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8487   // However, all the alternatives are still more cycles and newer chips don't
8488   // have this problem. It would be really nice if x86 had better shuffles here.
8489   V1 = DAG.getBitcast(MVT::v2f64, V1);
8490   V2 = DAG.getBitcast(MVT::v2f64, V2);
8491   return DAG.getBitcast(MVT::v2i64,
8492                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8493 }
8494
8495 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8496 ///
8497 /// This is used to disable more specialized lowerings when the shufps lowering
8498 /// will happen to be efficient.
8499 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8500   // This routine only handles 128-bit shufps.
8501   assert(Mask.size() == 4 && "Unsupported mask size!");
8502
8503   // To lower with a single SHUFPS we need to have the low half and high half
8504   // each requiring a single input.
8505   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8506     return false;
8507   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8508     return false;
8509
8510   return true;
8511 }
8512
8513 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8514 ///
8515 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8516 /// It makes no assumptions about whether this is the *best* lowering, it simply
8517 /// uses it.
8518 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8519                                             ArrayRef<int> Mask, SDValue V1,
8520                                             SDValue V2, SelectionDAG &DAG) {
8521   SDValue LowV = V1, HighV = V2;
8522   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8523
8524   int NumV2Elements =
8525       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8526
8527   if (NumV2Elements == 1) {
8528     int V2Index =
8529         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8530         Mask.begin();
8531
8532     // Compute the index adjacent to V2Index and in the same half by toggling
8533     // the low bit.
8534     int V2AdjIndex = V2Index ^ 1;
8535
8536     if (Mask[V2AdjIndex] == -1) {
8537       // Handles all the cases where we have a single V2 element and an undef.
8538       // This will only ever happen in the high lanes because we commute the
8539       // vector otherwise.
8540       if (V2Index < 2)
8541         std::swap(LowV, HighV);
8542       NewMask[V2Index] -= 4;
8543     } else {
8544       // Handle the case where the V2 element ends up adjacent to a V1 element.
8545       // To make this work, blend them together as the first step.
8546       int V1Index = V2AdjIndex;
8547       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8548       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8549                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8550
8551       // Now proceed to reconstruct the final blend as we have the necessary
8552       // high or low half formed.
8553       if (V2Index < 2) {
8554         LowV = V2;
8555         HighV = V1;
8556       } else {
8557         HighV = V2;
8558       }
8559       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8560       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8561     }
8562   } else if (NumV2Elements == 2) {
8563     if (Mask[0] < 4 && Mask[1] < 4) {
8564       // Handle the easy case where we have V1 in the low lanes and V2 in the
8565       // high lanes.
8566       NewMask[2] -= 4;
8567       NewMask[3] -= 4;
8568     } else if (Mask[2] < 4 && Mask[3] < 4) {
8569       // We also handle the reversed case because this utility may get called
8570       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8571       // arrange things in the right direction.
8572       NewMask[0] -= 4;
8573       NewMask[1] -= 4;
8574       HighV = V1;
8575       LowV = V2;
8576     } else {
8577       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8578       // trying to place elements directly, just blend them and set up the final
8579       // shuffle to place them.
8580
8581       // The first two blend mask elements are for V1, the second two are for
8582       // V2.
8583       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8584                           Mask[2] < 4 ? Mask[2] : Mask[3],
8585                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8586                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8587       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8588                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8589
8590       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8591       // a blend.
8592       LowV = HighV = V1;
8593       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8594       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8595       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8596       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8597     }
8598   }
8599   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8600                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8601 }
8602
8603 /// \brief Lower 4-lane 32-bit floating point shuffles.
8604 ///
8605 /// Uses instructions exclusively from the floating point unit to minimize
8606 /// domain crossing penalties, as these are sufficient to implement all v4f32
8607 /// shuffles.
8608 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8609                                        const X86Subtarget *Subtarget,
8610                                        SelectionDAG &DAG) {
8611   SDLoc DL(Op);
8612   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8613   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8614   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8615   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8616   ArrayRef<int> Mask = SVOp->getMask();
8617   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8618
8619   int NumV2Elements =
8620       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8621
8622   if (NumV2Elements == 0) {
8623     // Check for being able to broadcast a single element.
8624     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8625                                                           Mask, Subtarget, DAG))
8626       return Broadcast;
8627
8628     // Use even/odd duplicate instructions for masks that match their pattern.
8629     if (Subtarget->hasSSE3()) {
8630       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8631         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8632       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8633         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8634     }
8635
8636     if (Subtarget->hasAVX()) {
8637       // If we have AVX, we can use VPERMILPS which will allow folding a load
8638       // into the shuffle.
8639       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8640                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8641     }
8642
8643     // Otherwise, use a straight shuffle of a single input vector. We pass the
8644     // input vector to both operands to simulate this with a SHUFPS.
8645     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8646                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8647   }
8648
8649   // There are special ways we can lower some single-element blends. However, we
8650   // have custom ways we can lower more complex single-element blends below that
8651   // we defer to if both this and BLENDPS fail to match, so restrict this to
8652   // when the V2 input is targeting element 0 of the mask -- that is the fast
8653   // case here.
8654   if (NumV2Elements == 1 && Mask[0] >= 4)
8655     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8656                                                          Mask, Subtarget, DAG))
8657       return V;
8658
8659   if (Subtarget->hasSSE41()) {
8660     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8661                                                   Subtarget, DAG))
8662       return Blend;
8663
8664     // Use INSERTPS if we can complete the shuffle efficiently.
8665     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8666       return V;
8667
8668     if (!isSingleSHUFPSMask(Mask))
8669       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8670               DL, MVT::v4f32, V1, V2, Mask, DAG))
8671         return BlendPerm;
8672   }
8673
8674   // Use dedicated unpack instructions for masks that match their pattern.
8675   if (SDValue V =
8676           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8677     return V;
8678
8679   // Otherwise fall back to a SHUFPS lowering strategy.
8680   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8681 }
8682
8683 /// \brief Lower 4-lane i32 vector shuffles.
8684 ///
8685 /// We try to handle these with integer-domain shuffles where we can, but for
8686 /// blends we use the floating point domain blend instructions.
8687 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8688                                        const X86Subtarget *Subtarget,
8689                                        SelectionDAG &DAG) {
8690   SDLoc DL(Op);
8691   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8692   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8693   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8694   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8695   ArrayRef<int> Mask = SVOp->getMask();
8696   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8697
8698   // Whenever we can lower this as a zext, that instruction is strictly faster
8699   // than any alternative. It also allows us to fold memory operands into the
8700   // shuffle in many cases.
8701   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8702                                                          Mask, Subtarget, DAG))
8703     return ZExt;
8704
8705   int NumV2Elements =
8706       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8707
8708   if (NumV2Elements == 0) {
8709     // Check for being able to broadcast a single element.
8710     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8711                                                           Mask, Subtarget, DAG))
8712       return Broadcast;
8713
8714     // Straight shuffle of a single input vector. For everything from SSE2
8715     // onward this has a single fast instruction with no scary immediates.
8716     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8717     // but we aren't actually going to use the UNPCK instruction because doing
8718     // so prevents folding a load into this instruction or making a copy.
8719     const int UnpackLoMask[] = {0, 0, 1, 1};
8720     const int UnpackHiMask[] = {2, 2, 3, 3};
8721     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8722       Mask = UnpackLoMask;
8723     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8724       Mask = UnpackHiMask;
8725
8726     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8727                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8728   }
8729
8730   // Try to use shift instructions.
8731   if (SDValue Shift =
8732           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8733     return Shift;
8734
8735   // There are special ways we can lower some single-element blends.
8736   if (NumV2Elements == 1)
8737     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8738                                                          Mask, Subtarget, DAG))
8739       return V;
8740
8741   // We have different paths for blend lowering, but they all must use the
8742   // *exact* same predicate.
8743   bool IsBlendSupported = Subtarget->hasSSE41();
8744   if (IsBlendSupported)
8745     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8746                                                   Subtarget, DAG))
8747       return Blend;
8748
8749   if (SDValue Masked =
8750           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8751     return Masked;
8752
8753   // Use dedicated unpack instructions for masks that match their pattern.
8754   if (SDValue V =
8755           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8756     return V;
8757
8758   // Try to use byte rotation instructions.
8759   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8760   if (Subtarget->hasSSSE3())
8761     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8762             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8763       return Rotate;
8764
8765   // If we have direct support for blends, we should lower by decomposing into
8766   // a permute. That will be faster than the domain cross.
8767   if (IsBlendSupported)
8768     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8769                                                       Mask, DAG);
8770
8771   // Try to lower by permuting the inputs into an unpack instruction.
8772   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8773                                                             V2, Mask, DAG))
8774     return Unpack;
8775
8776   // We implement this with SHUFPS because it can blend from two vectors.
8777   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8778   // up the inputs, bypassing domain shift penalties that we would encur if we
8779   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8780   // relevant.
8781   return DAG.getBitcast(
8782       MVT::v4i32,
8783       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8784                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8785 }
8786
8787 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8788 /// shuffle lowering, and the most complex part.
8789 ///
8790 /// The lowering strategy is to try to form pairs of input lanes which are
8791 /// targeted at the same half of the final vector, and then use a dword shuffle
8792 /// to place them onto the right half, and finally unpack the paired lanes into
8793 /// their final position.
8794 ///
8795 /// The exact breakdown of how to form these dword pairs and align them on the
8796 /// correct sides is really tricky. See the comments within the function for
8797 /// more of the details.
8798 ///
8799 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8800 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8801 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8802 /// vector, form the analogous 128-bit 8-element Mask.
8803 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8804     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8805     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8806   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8807   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8808
8809   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8810   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8811   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8812
8813   SmallVector<int, 4> LoInputs;
8814   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8815                [](int M) { return M >= 0; });
8816   std::sort(LoInputs.begin(), LoInputs.end());
8817   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8818   SmallVector<int, 4> HiInputs;
8819   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8820                [](int M) { return M >= 0; });
8821   std::sort(HiInputs.begin(), HiInputs.end());
8822   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8823   int NumLToL =
8824       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8825   int NumHToL = LoInputs.size() - NumLToL;
8826   int NumLToH =
8827       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8828   int NumHToH = HiInputs.size() - NumLToH;
8829   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8830   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8831   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8832   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8833
8834   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8835   // such inputs we can swap two of the dwords across the half mark and end up
8836   // with <=2 inputs to each half in each half. Once there, we can fall through
8837   // to the generic code below. For example:
8838   //
8839   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8840   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8841   //
8842   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8843   // and an existing 2-into-2 on the other half. In this case we may have to
8844   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8845   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8846   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8847   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8848   // half than the one we target for fixing) will be fixed when we re-enter this
8849   // path. We will also combine away any sequence of PSHUFD instructions that
8850   // result into a single instruction. Here is an example of the tricky case:
8851   //
8852   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8853   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8854   //
8855   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8856   //
8857   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8858   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8859   //
8860   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8861   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8862   //
8863   // The result is fine to be handled by the generic logic.
8864   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8865                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8866                           int AOffset, int BOffset) {
8867     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8868            "Must call this with A having 3 or 1 inputs from the A half.");
8869     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8870            "Must call this with B having 1 or 3 inputs from the B half.");
8871     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8872            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8873
8874     bool ThreeAInputs = AToAInputs.size() == 3;
8875
8876     // Compute the index of dword with only one word among the three inputs in
8877     // a half by taking the sum of the half with three inputs and subtracting
8878     // the sum of the actual three inputs. The difference is the remaining
8879     // slot.
8880     int ADWord, BDWord;
8881     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8882     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8883     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8884     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8885     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8886     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8887     int TripleNonInputIdx =
8888         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8889     TripleDWord = TripleNonInputIdx / 2;
8890
8891     // We use xor with one to compute the adjacent DWord to whichever one the
8892     // OneInput is in.
8893     OneInputDWord = (OneInput / 2) ^ 1;
8894
8895     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8896     // and BToA inputs. If there is also such a problem with the BToB and AToB
8897     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8898     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8899     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8900     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8901       // Compute how many inputs will be flipped by swapping these DWords. We
8902       // need
8903       // to balance this to ensure we don't form a 3-1 shuffle in the other
8904       // half.
8905       int NumFlippedAToBInputs =
8906           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8907           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8908       int NumFlippedBToBInputs =
8909           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8910           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8911       if ((NumFlippedAToBInputs == 1 &&
8912            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8913           (NumFlippedBToBInputs == 1 &&
8914            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8915         // We choose whether to fix the A half or B half based on whether that
8916         // half has zero flipped inputs. At zero, we may not be able to fix it
8917         // with that half. We also bias towards fixing the B half because that
8918         // will more commonly be the high half, and we have to bias one way.
8919         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8920                                                        ArrayRef<int> Inputs) {
8921           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8922           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8923                                          PinnedIdx ^ 1) != Inputs.end();
8924           // Determine whether the free index is in the flipped dword or the
8925           // unflipped dword based on where the pinned index is. We use this bit
8926           // in an xor to conditionally select the adjacent dword.
8927           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8928           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8929                                              FixFreeIdx) != Inputs.end();
8930           if (IsFixIdxInput == IsFixFreeIdxInput)
8931             FixFreeIdx += 1;
8932           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8933                                         FixFreeIdx) != Inputs.end();
8934           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8935                  "We need to be changing the number of flipped inputs!");
8936           int PSHUFHalfMask[] = {0, 1, 2, 3};
8937           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8938           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8939                           MVT::v8i16, V,
8940                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8941
8942           for (int &M : Mask)
8943             if (M != -1 && M == FixIdx)
8944               M = FixFreeIdx;
8945             else if (M != -1 && M == FixFreeIdx)
8946               M = FixIdx;
8947         };
8948         if (NumFlippedBToBInputs != 0) {
8949           int BPinnedIdx =
8950               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8951           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8952         } else {
8953           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8954           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8955           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8956         }
8957       }
8958     }
8959
8960     int PSHUFDMask[] = {0, 1, 2, 3};
8961     PSHUFDMask[ADWord] = BDWord;
8962     PSHUFDMask[BDWord] = ADWord;
8963     V = DAG.getBitcast(
8964         VT,
8965         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8966                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8967
8968     // Adjust the mask to match the new locations of A and B.
8969     for (int &M : Mask)
8970       if (M != -1 && M/2 == ADWord)
8971         M = 2 * BDWord + M % 2;
8972       else if (M != -1 && M/2 == BDWord)
8973         M = 2 * ADWord + M % 2;
8974
8975     // Recurse back into this routine to re-compute state now that this isn't
8976     // a 3 and 1 problem.
8977     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8978                                                      DAG);
8979   };
8980   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8981     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8982   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8983     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8984
8985   // At this point there are at most two inputs to the low and high halves from
8986   // each half. That means the inputs can always be grouped into dwords and
8987   // those dwords can then be moved to the correct half with a dword shuffle.
8988   // We use at most one low and one high word shuffle to collect these paired
8989   // inputs into dwords, and finally a dword shuffle to place them.
8990   int PSHUFLMask[4] = {-1, -1, -1, -1};
8991   int PSHUFHMask[4] = {-1, -1, -1, -1};
8992   int PSHUFDMask[4] = {-1, -1, -1, -1};
8993
8994   // First fix the masks for all the inputs that are staying in their
8995   // original halves. This will then dictate the targets of the cross-half
8996   // shuffles.
8997   auto fixInPlaceInputs =
8998       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8999                     MutableArrayRef<int> SourceHalfMask,
9000                     MutableArrayRef<int> HalfMask, int HalfOffset) {
9001     if (InPlaceInputs.empty())
9002       return;
9003     if (InPlaceInputs.size() == 1) {
9004       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9005           InPlaceInputs[0] - HalfOffset;
9006       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
9007       return;
9008     }
9009     if (IncomingInputs.empty()) {
9010       // Just fix all of the in place inputs.
9011       for (int Input : InPlaceInputs) {
9012         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
9013         PSHUFDMask[Input / 2] = Input / 2;
9014       }
9015       return;
9016     }
9017
9018     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
9019     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9020         InPlaceInputs[0] - HalfOffset;
9021     // Put the second input next to the first so that they are packed into
9022     // a dword. We find the adjacent index by toggling the low bit.
9023     int AdjIndex = InPlaceInputs[0] ^ 1;
9024     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
9025     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
9026     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
9027   };
9028   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
9029   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
9030
9031   // Now gather the cross-half inputs and place them into a free dword of
9032   // their target half.
9033   // FIXME: This operation could almost certainly be simplified dramatically to
9034   // look more like the 3-1 fixing operation.
9035   auto moveInputsToRightHalf = [&PSHUFDMask](
9036       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
9037       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
9038       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
9039       int DestOffset) {
9040     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
9041       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
9042     };
9043     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
9044                                                int Word) {
9045       int LowWord = Word & ~1;
9046       int HighWord = Word | 1;
9047       return isWordClobbered(SourceHalfMask, LowWord) ||
9048              isWordClobbered(SourceHalfMask, HighWord);
9049     };
9050
9051     if (IncomingInputs.empty())
9052       return;
9053
9054     if (ExistingInputs.empty()) {
9055       // Map any dwords with inputs from them into the right half.
9056       for (int Input : IncomingInputs) {
9057         // If the source half mask maps over the inputs, turn those into
9058         // swaps and use the swapped lane.
9059         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
9060           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
9061             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
9062                 Input - SourceOffset;
9063             // We have to swap the uses in our half mask in one sweep.
9064             for (int &M : HalfMask)
9065               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
9066                 M = Input;
9067               else if (M == Input)
9068                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9069           } else {
9070             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
9071                        Input - SourceOffset &&
9072                    "Previous placement doesn't match!");
9073           }
9074           // Note that this correctly re-maps both when we do a swap and when
9075           // we observe the other side of the swap above. We rely on that to
9076           // avoid swapping the members of the input list directly.
9077           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9078         }
9079
9080         // Map the input's dword into the correct half.
9081         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
9082           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
9083         else
9084           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
9085                      Input / 2 &&
9086                  "Previous placement doesn't match!");
9087       }
9088
9089       // And just directly shift any other-half mask elements to be same-half
9090       // as we will have mirrored the dword containing the element into the
9091       // same position within that half.
9092       for (int &M : HalfMask)
9093         if (M >= SourceOffset && M < SourceOffset + 4) {
9094           M = M - SourceOffset + DestOffset;
9095           assert(M >= 0 && "This should never wrap below zero!");
9096         }
9097       return;
9098     }
9099
9100     // Ensure we have the input in a viable dword of its current half. This
9101     // is particularly tricky because the original position may be clobbered
9102     // by inputs being moved and *staying* in that half.
9103     if (IncomingInputs.size() == 1) {
9104       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9105         int InputFixed = std::find(std::begin(SourceHalfMask),
9106                                    std::end(SourceHalfMask), -1) -
9107                          std::begin(SourceHalfMask) + SourceOffset;
9108         SourceHalfMask[InputFixed - SourceOffset] =
9109             IncomingInputs[0] - SourceOffset;
9110         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9111                      InputFixed);
9112         IncomingInputs[0] = InputFixed;
9113       }
9114     } else if (IncomingInputs.size() == 2) {
9115       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9116           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9117         // We have two non-adjacent or clobbered inputs we need to extract from
9118         // the source half. To do this, we need to map them into some adjacent
9119         // dword slot in the source mask.
9120         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9121                               IncomingInputs[1] - SourceOffset};
9122
9123         // If there is a free slot in the source half mask adjacent to one of
9124         // the inputs, place the other input in it. We use (Index XOR 1) to
9125         // compute an adjacent index.
9126         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9127             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9128           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9129           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9130           InputsFixed[1] = InputsFixed[0] ^ 1;
9131         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9132                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9133           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9134           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9135           InputsFixed[0] = InputsFixed[1] ^ 1;
9136         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9137                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9138           // The two inputs are in the same DWord but it is clobbered and the
9139           // adjacent DWord isn't used at all. Move both inputs to the free
9140           // slot.
9141           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9142           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9143           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9144           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9145         } else {
9146           // The only way we hit this point is if there is no clobbering
9147           // (because there are no off-half inputs to this half) and there is no
9148           // free slot adjacent to one of the inputs. In this case, we have to
9149           // swap an input with a non-input.
9150           for (int i = 0; i < 4; ++i)
9151             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9152                    "We can't handle any clobbers here!");
9153           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9154                  "Cannot have adjacent inputs here!");
9155
9156           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9157           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9158
9159           // We also have to update the final source mask in this case because
9160           // it may need to undo the above swap.
9161           for (int &M : FinalSourceHalfMask)
9162             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9163               M = InputsFixed[1] + SourceOffset;
9164             else if (M == InputsFixed[1] + SourceOffset)
9165               M = (InputsFixed[0] ^ 1) + SourceOffset;
9166
9167           InputsFixed[1] = InputsFixed[0] ^ 1;
9168         }
9169
9170         // Point everything at the fixed inputs.
9171         for (int &M : HalfMask)
9172           if (M == IncomingInputs[0])
9173             M = InputsFixed[0] + SourceOffset;
9174           else if (M == IncomingInputs[1])
9175             M = InputsFixed[1] + SourceOffset;
9176
9177         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9178         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9179       }
9180     } else {
9181       llvm_unreachable("Unhandled input size!");
9182     }
9183
9184     // Now hoist the DWord down to the right half.
9185     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9186     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9187     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9188     for (int &M : HalfMask)
9189       for (int Input : IncomingInputs)
9190         if (M == Input)
9191           M = FreeDWord * 2 + Input % 2;
9192   };
9193   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9194                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9195   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9196                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9197
9198   // Now enact all the shuffles we've computed to move the inputs into their
9199   // target half.
9200   if (!isNoopShuffleMask(PSHUFLMask))
9201     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9202                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9203   if (!isNoopShuffleMask(PSHUFHMask))
9204     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9205                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9206   if (!isNoopShuffleMask(PSHUFDMask))
9207     V = DAG.getBitcast(
9208         VT,
9209         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9210                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9211
9212   // At this point, each half should contain all its inputs, and we can then
9213   // just shuffle them into their final position.
9214   assert(std::count_if(LoMask.begin(), LoMask.end(),
9215                        [](int M) { return M >= 4; }) == 0 &&
9216          "Failed to lift all the high half inputs to the low mask!");
9217   assert(std::count_if(HiMask.begin(), HiMask.end(),
9218                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9219          "Failed to lift all the low half inputs to the high mask!");
9220
9221   // Do a half shuffle for the low mask.
9222   if (!isNoopShuffleMask(LoMask))
9223     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9224                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9225
9226   // Do a half shuffle with the high mask after shifting its values down.
9227   for (int &M : HiMask)
9228     if (M >= 0)
9229       M -= 4;
9230   if (!isNoopShuffleMask(HiMask))
9231     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9232                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9233
9234   return V;
9235 }
9236
9237 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9238 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9239                                           SDValue V2, ArrayRef<int> Mask,
9240                                           SelectionDAG &DAG, bool &V1InUse,
9241                                           bool &V2InUse) {
9242   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9243   SDValue V1Mask[16];
9244   SDValue V2Mask[16];
9245   V1InUse = false;
9246   V2InUse = false;
9247
9248   int Size = Mask.size();
9249   int Scale = 16 / Size;
9250   for (int i = 0; i < 16; ++i) {
9251     if (Mask[i / Scale] == -1) {
9252       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9253     } else {
9254       const int ZeroMask = 0x80;
9255       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9256                                           : ZeroMask;
9257       int V2Idx = Mask[i / Scale] < Size
9258                       ? ZeroMask
9259                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9260       if (Zeroable[i / Scale])
9261         V1Idx = V2Idx = ZeroMask;
9262       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9263       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9264       V1InUse |= (ZeroMask != V1Idx);
9265       V2InUse |= (ZeroMask != V2Idx);
9266     }
9267   }
9268
9269   if (V1InUse)
9270     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9271                      DAG.getBitcast(MVT::v16i8, V1),
9272                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9273   if (V2InUse)
9274     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9275                      DAG.getBitcast(MVT::v16i8, V2),
9276                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9277
9278   // If we need shuffled inputs from both, blend the two.
9279   SDValue V;
9280   if (V1InUse && V2InUse)
9281     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9282   else
9283     V = V1InUse ? V1 : V2;
9284
9285   // Cast the result back to the correct type.
9286   return DAG.getBitcast(VT, V);
9287 }
9288
9289 /// \brief Generic lowering of 8-lane i16 shuffles.
9290 ///
9291 /// This handles both single-input shuffles and combined shuffle/blends with
9292 /// two inputs. The single input shuffles are immediately delegated to
9293 /// a dedicated lowering routine.
9294 ///
9295 /// The blends are lowered in one of three fundamental ways. If there are few
9296 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9297 /// of the input is significantly cheaper when lowered as an interleaving of
9298 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9299 /// halves of the inputs separately (making them have relatively few inputs)
9300 /// and then concatenate them.
9301 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9302                                        const X86Subtarget *Subtarget,
9303                                        SelectionDAG &DAG) {
9304   SDLoc DL(Op);
9305   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9306   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9307   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9308   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9309   ArrayRef<int> OrigMask = SVOp->getMask();
9310   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9311                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9312   MutableArrayRef<int> Mask(MaskStorage);
9313
9314   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9315
9316   // Whenever we can lower this as a zext, that instruction is strictly faster
9317   // than any alternative.
9318   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9319           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9320     return ZExt;
9321
9322   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9323   (void)isV1;
9324   auto isV2 = [](int M) { return M >= 8; };
9325
9326   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9327
9328   if (NumV2Inputs == 0) {
9329     // Check for being able to broadcast a single element.
9330     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9331                                                           Mask, Subtarget, DAG))
9332       return Broadcast;
9333
9334     // Try to use shift instructions.
9335     if (SDValue Shift =
9336             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9337       return Shift;
9338
9339     // Use dedicated unpack instructions for masks that match their pattern.
9340     if (SDValue V =
9341             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9342       return V;
9343
9344     // Try to use byte rotation instructions.
9345     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9346                                                         Mask, Subtarget, DAG))
9347       return Rotate;
9348
9349     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9350                                                      Subtarget, DAG);
9351   }
9352
9353   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9354          "All single-input shuffles should be canonicalized to be V1-input "
9355          "shuffles.");
9356
9357   // Try to use shift instructions.
9358   if (SDValue Shift =
9359           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9360     return Shift;
9361
9362   // See if we can use SSE4A Extraction / Insertion.
9363   if (Subtarget->hasSSE4A())
9364     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9365       return V;
9366
9367   // There are special ways we can lower some single-element blends.
9368   if (NumV2Inputs == 1)
9369     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9370                                                          Mask, Subtarget, DAG))
9371       return V;
9372
9373   // We have different paths for blend lowering, but they all must use the
9374   // *exact* same predicate.
9375   bool IsBlendSupported = Subtarget->hasSSE41();
9376   if (IsBlendSupported)
9377     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9378                                                   Subtarget, DAG))
9379       return Blend;
9380
9381   if (SDValue Masked =
9382           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9383     return Masked;
9384
9385   // Use dedicated unpack instructions for masks that match their pattern.
9386   if (SDValue V =
9387           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9388     return V;
9389
9390   // Try to use byte rotation instructions.
9391   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9392           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9393     return Rotate;
9394
9395   if (SDValue BitBlend =
9396           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9397     return BitBlend;
9398
9399   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9400                                                             V2, Mask, DAG))
9401     return Unpack;
9402
9403   // If we can't directly blend but can use PSHUFB, that will be better as it
9404   // can both shuffle and set up the inefficient blend.
9405   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9406     bool V1InUse, V2InUse;
9407     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9408                                       V1InUse, V2InUse);
9409   }
9410
9411   // We can always bit-blend if we have to so the fallback strategy is to
9412   // decompose into single-input permutes and blends.
9413   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9414                                                       Mask, DAG);
9415 }
9416
9417 /// \brief Check whether a compaction lowering can be done by dropping even
9418 /// elements and compute how many times even elements must be dropped.
9419 ///
9420 /// This handles shuffles which take every Nth element where N is a power of
9421 /// two. Example shuffle masks:
9422 ///
9423 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9424 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9425 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9426 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9427 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9428 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9429 ///
9430 /// Any of these lanes can of course be undef.
9431 ///
9432 /// This routine only supports N <= 3.
9433 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9434 /// for larger N.
9435 ///
9436 /// \returns N above, or the number of times even elements must be dropped if
9437 /// there is such a number. Otherwise returns zero.
9438 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9439   // Figure out whether we're looping over two inputs or just one.
9440   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9441
9442   // The modulus for the shuffle vector entries is based on whether this is
9443   // a single input or not.
9444   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9445   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9446          "We should only be called with masks with a power-of-2 size!");
9447
9448   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9449
9450   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9451   // and 2^3 simultaneously. This is because we may have ambiguity with
9452   // partially undef inputs.
9453   bool ViableForN[3] = {true, true, true};
9454
9455   for (int i = 0, e = Mask.size(); i < e; ++i) {
9456     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9457     // want.
9458     if (Mask[i] == -1)
9459       continue;
9460
9461     bool IsAnyViable = false;
9462     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9463       if (ViableForN[j]) {
9464         uint64_t N = j + 1;
9465
9466         // The shuffle mask must be equal to (i * 2^N) % M.
9467         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9468           IsAnyViable = true;
9469         else
9470           ViableForN[j] = false;
9471       }
9472     // Early exit if we exhaust the possible powers of two.
9473     if (!IsAnyViable)
9474       break;
9475   }
9476
9477   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9478     if (ViableForN[j])
9479       return j + 1;
9480
9481   // Return 0 as there is no viable power of two.
9482   return 0;
9483 }
9484
9485 /// \brief Generic lowering of v16i8 shuffles.
9486 ///
9487 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9488 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9489 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9490 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9491 /// back together.
9492 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9493                                        const X86Subtarget *Subtarget,
9494                                        SelectionDAG &DAG) {
9495   SDLoc DL(Op);
9496   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9497   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9498   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9499   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9500   ArrayRef<int> Mask = SVOp->getMask();
9501   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9502
9503   // Try to use shift instructions.
9504   if (SDValue Shift =
9505           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9506     return Shift;
9507
9508   // Try to use byte rotation instructions.
9509   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9510           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9511     return Rotate;
9512
9513   // Try to use a zext lowering.
9514   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9515           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9516     return ZExt;
9517
9518   // See if we can use SSE4A Extraction / Insertion.
9519   if (Subtarget->hasSSE4A())
9520     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9521       return V;
9522
9523   int NumV2Elements =
9524       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9525
9526   // For single-input shuffles, there are some nicer lowering tricks we can use.
9527   if (NumV2Elements == 0) {
9528     // Check for being able to broadcast a single element.
9529     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9530                                                           Mask, Subtarget, DAG))
9531       return Broadcast;
9532
9533     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9534     // Notably, this handles splat and partial-splat shuffles more efficiently.
9535     // However, it only makes sense if the pre-duplication shuffle simplifies
9536     // things significantly. Currently, this means we need to be able to
9537     // express the pre-duplication shuffle as an i16 shuffle.
9538     //
9539     // FIXME: We should check for other patterns which can be widened into an
9540     // i16 shuffle as well.
9541     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9542       for (int i = 0; i < 16; i += 2)
9543         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9544           return false;
9545
9546       return true;
9547     };
9548     auto tryToWidenViaDuplication = [&]() -> SDValue {
9549       if (!canWidenViaDuplication(Mask))
9550         return SDValue();
9551       SmallVector<int, 4> LoInputs;
9552       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9553                    [](int M) { return M >= 0 && M < 8; });
9554       std::sort(LoInputs.begin(), LoInputs.end());
9555       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9556                      LoInputs.end());
9557       SmallVector<int, 4> HiInputs;
9558       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9559                    [](int M) { return M >= 8; });
9560       std::sort(HiInputs.begin(), HiInputs.end());
9561       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9562                      HiInputs.end());
9563
9564       bool TargetLo = LoInputs.size() >= HiInputs.size();
9565       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9566       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9567
9568       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9569       SmallDenseMap<int, int, 8> LaneMap;
9570       for (int I : InPlaceInputs) {
9571         PreDupI16Shuffle[I/2] = I/2;
9572         LaneMap[I] = I;
9573       }
9574       int j = TargetLo ? 0 : 4, je = j + 4;
9575       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9576         // Check if j is already a shuffle of this input. This happens when
9577         // there are two adjacent bytes after we move the low one.
9578         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9579           // If we haven't yet mapped the input, search for a slot into which
9580           // we can map it.
9581           while (j < je && PreDupI16Shuffle[j] != -1)
9582             ++j;
9583
9584           if (j == je)
9585             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9586             return SDValue();
9587
9588           // Map this input with the i16 shuffle.
9589           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9590         }
9591
9592         // Update the lane map based on the mapping we ended up with.
9593         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9594       }
9595       V1 = DAG.getBitcast(
9596           MVT::v16i8,
9597           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9598                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9599
9600       // Unpack the bytes to form the i16s that will be shuffled into place.
9601       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9602                        MVT::v16i8, V1, V1);
9603
9604       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9605       for (int i = 0; i < 16; ++i)
9606         if (Mask[i] != -1) {
9607           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9608           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9609           if (PostDupI16Shuffle[i / 2] == -1)
9610             PostDupI16Shuffle[i / 2] = MappedMask;
9611           else
9612             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9613                    "Conflicting entrties in the original shuffle!");
9614         }
9615       return DAG.getBitcast(
9616           MVT::v16i8,
9617           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9618                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9619     };
9620     if (SDValue V = tryToWidenViaDuplication())
9621       return V;
9622   }
9623
9624   if (SDValue Masked =
9625           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9626     return Masked;
9627
9628   // Use dedicated unpack instructions for masks that match their pattern.
9629   if (SDValue V =
9630           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9631     return V;
9632
9633   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9634   // with PSHUFB. It is important to do this before we attempt to generate any
9635   // blends but after all of the single-input lowerings. If the single input
9636   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9637   // want to preserve that and we can DAG combine any longer sequences into
9638   // a PSHUFB in the end. But once we start blending from multiple inputs,
9639   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9640   // and there are *very* few patterns that would actually be faster than the
9641   // PSHUFB approach because of its ability to zero lanes.
9642   //
9643   // FIXME: The only exceptions to the above are blends which are exact
9644   // interleavings with direct instructions supporting them. We currently don't
9645   // handle those well here.
9646   if (Subtarget->hasSSSE3()) {
9647     bool V1InUse = false;
9648     bool V2InUse = false;
9649
9650     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9651                                                 DAG, V1InUse, V2InUse);
9652
9653     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9654     // do so. This avoids using them to handle blends-with-zero which is
9655     // important as a single pshufb is significantly faster for that.
9656     if (V1InUse && V2InUse) {
9657       if (Subtarget->hasSSE41())
9658         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9659                                                       Mask, Subtarget, DAG))
9660           return Blend;
9661
9662       // We can use an unpack to do the blending rather than an or in some
9663       // cases. Even though the or may be (very minorly) more efficient, we
9664       // preference this lowering because there are common cases where part of
9665       // the complexity of the shuffles goes away when we do the final blend as
9666       // an unpack.
9667       // FIXME: It might be worth trying to detect if the unpack-feeding
9668       // shuffles will both be pshufb, in which case we shouldn't bother with
9669       // this.
9670       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9671               DL, MVT::v16i8, V1, V2, Mask, DAG))
9672         return Unpack;
9673     }
9674
9675     return PSHUFB;
9676   }
9677
9678   // There are special ways we can lower some single-element blends.
9679   if (NumV2Elements == 1)
9680     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9681                                                          Mask, Subtarget, DAG))
9682       return V;
9683
9684   if (SDValue BitBlend =
9685           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9686     return BitBlend;
9687
9688   // Check whether a compaction lowering can be done. This handles shuffles
9689   // which take every Nth element for some even N. See the helper function for
9690   // details.
9691   //
9692   // We special case these as they can be particularly efficiently handled with
9693   // the PACKUSB instruction on x86 and they show up in common patterns of
9694   // rearranging bytes to truncate wide elements.
9695   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9696     // NumEvenDrops is the power of two stride of the elements. Another way of
9697     // thinking about it is that we need to drop the even elements this many
9698     // times to get the original input.
9699     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9700
9701     // First we need to zero all the dropped bytes.
9702     assert(NumEvenDrops <= 3 &&
9703            "No support for dropping even elements more than 3 times.");
9704     // We use the mask type to pick which bytes are preserved based on how many
9705     // elements are dropped.
9706     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9707     SDValue ByteClearMask = DAG.getBitcast(
9708         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9709     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9710     if (!IsSingleInput)
9711       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9712
9713     // Now pack things back together.
9714     V1 = DAG.getBitcast(MVT::v8i16, V1);
9715     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9716     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9717     for (int i = 1; i < NumEvenDrops; ++i) {
9718       Result = DAG.getBitcast(MVT::v8i16, Result);
9719       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9720     }
9721
9722     return Result;
9723   }
9724
9725   // Handle multi-input cases by blending single-input shuffles.
9726   if (NumV2Elements > 0)
9727     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9728                                                       Mask, DAG);
9729
9730   // The fallback path for single-input shuffles widens this into two v8i16
9731   // vectors with unpacks, shuffles those, and then pulls them back together
9732   // with a pack.
9733   SDValue V = V1;
9734
9735   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9736   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9737   for (int i = 0; i < 16; ++i)
9738     if (Mask[i] >= 0)
9739       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9740
9741   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9742
9743   SDValue VLoHalf, VHiHalf;
9744   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9745   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9746   // i16s.
9747   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9748                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9749       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9750                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9751     // Use a mask to drop the high bytes.
9752     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9753     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9754                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9755
9756     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9757     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9758
9759     // Squash the masks to point directly into VLoHalf.
9760     for (int &M : LoBlendMask)
9761       if (M >= 0)
9762         M /= 2;
9763     for (int &M : HiBlendMask)
9764       if (M >= 0)
9765         M /= 2;
9766   } else {
9767     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9768     // VHiHalf so that we can blend them as i16s.
9769     VLoHalf = DAG.getBitcast(
9770         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9771     VHiHalf = DAG.getBitcast(
9772         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9773   }
9774
9775   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9776   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9777
9778   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9779 }
9780
9781 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9782 ///
9783 /// This routine breaks down the specific type of 128-bit shuffle and
9784 /// dispatches to the lowering routines accordingly.
9785 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9786                                         MVT VT, const X86Subtarget *Subtarget,
9787                                         SelectionDAG &DAG) {
9788   switch (VT.SimpleTy) {
9789   case MVT::v2i64:
9790     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9791   case MVT::v2f64:
9792     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9793   case MVT::v4i32:
9794     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9795   case MVT::v4f32:
9796     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9797   case MVT::v8i16:
9798     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9799   case MVT::v16i8:
9800     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9801
9802   default:
9803     llvm_unreachable("Unimplemented!");
9804   }
9805 }
9806
9807 /// \brief Helper function to test whether a shuffle mask could be
9808 /// simplified by widening the elements being shuffled.
9809 ///
9810 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9811 /// leaves it in an unspecified state.
9812 ///
9813 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9814 /// shuffle masks. The latter have the special property of a '-2' representing
9815 /// a zero-ed lane of a vector.
9816 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9817                                     SmallVectorImpl<int> &WidenedMask) {
9818   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9819     // If both elements are undef, its trivial.
9820     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9821       WidenedMask.push_back(SM_SentinelUndef);
9822       continue;
9823     }
9824
9825     // Check for an undef mask and a mask value properly aligned to fit with
9826     // a pair of values. If we find such a case, use the non-undef mask's value.
9827     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9828       WidenedMask.push_back(Mask[i + 1] / 2);
9829       continue;
9830     }
9831     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9832       WidenedMask.push_back(Mask[i] / 2);
9833       continue;
9834     }
9835
9836     // When zeroing, we need to spread the zeroing across both lanes to widen.
9837     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9838       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9839           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9840         WidenedMask.push_back(SM_SentinelZero);
9841         continue;
9842       }
9843       return false;
9844     }
9845
9846     // Finally check if the two mask values are adjacent and aligned with
9847     // a pair.
9848     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9849       WidenedMask.push_back(Mask[i] / 2);
9850       continue;
9851     }
9852
9853     // Otherwise we can't safely widen the elements used in this shuffle.
9854     return false;
9855   }
9856   assert(WidenedMask.size() == Mask.size() / 2 &&
9857          "Incorrect size of mask after widening the elements!");
9858
9859   return true;
9860 }
9861
9862 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9863 ///
9864 /// This routine just extracts two subvectors, shuffles them independently, and
9865 /// then concatenates them back together. This should work effectively with all
9866 /// AVX vector shuffle types.
9867 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9868                                           SDValue V2, ArrayRef<int> Mask,
9869                                           SelectionDAG &DAG) {
9870   assert(VT.getSizeInBits() >= 256 &&
9871          "Only for 256-bit or wider vector shuffles!");
9872   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9873   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9874
9875   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9876   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9877
9878   int NumElements = VT.getVectorNumElements();
9879   int SplitNumElements = NumElements / 2;
9880   MVT ScalarVT = VT.getVectorElementType();
9881   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9882
9883   // Rather than splitting build-vectors, just build two narrower build
9884   // vectors. This helps shuffling with splats and zeros.
9885   auto SplitVector = [&](SDValue V) {
9886     while (V.getOpcode() == ISD::BITCAST)
9887       V = V->getOperand(0);
9888
9889     MVT OrigVT = V.getSimpleValueType();
9890     int OrigNumElements = OrigVT.getVectorNumElements();
9891     int OrigSplitNumElements = OrigNumElements / 2;
9892     MVT OrigScalarVT = OrigVT.getVectorElementType();
9893     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9894
9895     SDValue LoV, HiV;
9896
9897     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9898     if (!BV) {
9899       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9900                         DAG.getIntPtrConstant(0, DL));
9901       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9902                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9903     } else {
9904
9905       SmallVector<SDValue, 16> LoOps, HiOps;
9906       for (int i = 0; i < OrigSplitNumElements; ++i) {
9907         LoOps.push_back(BV->getOperand(i));
9908         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9909       }
9910       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9911       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9912     }
9913     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9914                           DAG.getBitcast(SplitVT, HiV));
9915   };
9916
9917   SDValue LoV1, HiV1, LoV2, HiV2;
9918   std::tie(LoV1, HiV1) = SplitVector(V1);
9919   std::tie(LoV2, HiV2) = SplitVector(V2);
9920
9921   // Now create two 4-way blends of these half-width vectors.
9922   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9923     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9924     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9925     for (int i = 0; i < SplitNumElements; ++i) {
9926       int M = HalfMask[i];
9927       if (M >= NumElements) {
9928         if (M >= NumElements + SplitNumElements)
9929           UseHiV2 = true;
9930         else
9931           UseLoV2 = true;
9932         V2BlendMask.push_back(M - NumElements);
9933         V1BlendMask.push_back(-1);
9934         BlendMask.push_back(SplitNumElements + i);
9935       } else if (M >= 0) {
9936         if (M >= SplitNumElements)
9937           UseHiV1 = true;
9938         else
9939           UseLoV1 = true;
9940         V2BlendMask.push_back(-1);
9941         V1BlendMask.push_back(M);
9942         BlendMask.push_back(i);
9943       } else {
9944         V2BlendMask.push_back(-1);
9945         V1BlendMask.push_back(-1);
9946         BlendMask.push_back(-1);
9947       }
9948     }
9949
9950     // Because the lowering happens after all combining takes place, we need to
9951     // manually combine these blend masks as much as possible so that we create
9952     // a minimal number of high-level vector shuffle nodes.
9953
9954     // First try just blending the halves of V1 or V2.
9955     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9956       return DAG.getUNDEF(SplitVT);
9957     if (!UseLoV2 && !UseHiV2)
9958       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9959     if (!UseLoV1 && !UseHiV1)
9960       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9961
9962     SDValue V1Blend, V2Blend;
9963     if (UseLoV1 && UseHiV1) {
9964       V1Blend =
9965         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9966     } else {
9967       // We only use half of V1 so map the usage down into the final blend mask.
9968       V1Blend = UseLoV1 ? LoV1 : HiV1;
9969       for (int i = 0; i < SplitNumElements; ++i)
9970         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9971           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9972     }
9973     if (UseLoV2 && UseHiV2) {
9974       V2Blend =
9975         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9976     } else {
9977       // We only use half of V2 so map the usage down into the final blend mask.
9978       V2Blend = UseLoV2 ? LoV2 : HiV2;
9979       for (int i = 0; i < SplitNumElements; ++i)
9980         if (BlendMask[i] >= SplitNumElements)
9981           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9982     }
9983     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9984   };
9985   SDValue Lo = HalfBlend(LoMask);
9986   SDValue Hi = HalfBlend(HiMask);
9987   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9988 }
9989
9990 /// \brief Either split a vector in halves or decompose the shuffles and the
9991 /// blend.
9992 ///
9993 /// This is provided as a good fallback for many lowerings of non-single-input
9994 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9995 /// between splitting the shuffle into 128-bit components and stitching those
9996 /// back together vs. extracting the single-input shuffles and blending those
9997 /// results.
9998 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9999                                                 SDValue V2, ArrayRef<int> Mask,
10000                                                 SelectionDAG &DAG) {
10001   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
10002                                             "lower single-input shuffles as it "
10003                                             "could then recurse on itself.");
10004   int Size = Mask.size();
10005
10006   // If this can be modeled as a broadcast of two elements followed by a blend,
10007   // prefer that lowering. This is especially important because broadcasts can
10008   // often fold with memory operands.
10009   auto DoBothBroadcast = [&] {
10010     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
10011     for (int M : Mask)
10012       if (M >= Size) {
10013         if (V2BroadcastIdx == -1)
10014           V2BroadcastIdx = M - Size;
10015         else if (M - Size != V2BroadcastIdx)
10016           return false;
10017       } else if (M >= 0) {
10018         if (V1BroadcastIdx == -1)
10019           V1BroadcastIdx = M;
10020         else if (M != V1BroadcastIdx)
10021           return false;
10022       }
10023     return true;
10024   };
10025   if (DoBothBroadcast())
10026     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
10027                                                       DAG);
10028
10029   // If the inputs all stem from a single 128-bit lane of each input, then we
10030   // split them rather than blending because the split will decompose to
10031   // unusually few instructions.
10032   int LaneCount = VT.getSizeInBits() / 128;
10033   int LaneSize = Size / LaneCount;
10034   SmallBitVector LaneInputs[2];
10035   LaneInputs[0].resize(LaneCount, false);
10036   LaneInputs[1].resize(LaneCount, false);
10037   for (int i = 0; i < Size; ++i)
10038     if (Mask[i] >= 0)
10039       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
10040   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
10041     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10042
10043   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
10044   // that the decomposed single-input shuffles don't end up here.
10045   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10046 }
10047
10048 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
10049 /// a permutation and blend of those lanes.
10050 ///
10051 /// This essentially blends the out-of-lane inputs to each lane into the lane
10052 /// from a permuted copy of the vector. This lowering strategy results in four
10053 /// instructions in the worst case for a single-input cross lane shuffle which
10054 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
10055 /// of. Special cases for each particular shuffle pattern should be handled
10056 /// prior to trying this lowering.
10057 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
10058                                                        SDValue V1, SDValue V2,
10059                                                        ArrayRef<int> Mask,
10060                                                        SelectionDAG &DAG) {
10061   // FIXME: This should probably be generalized for 512-bit vectors as well.
10062   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
10063   int LaneSize = Mask.size() / 2;
10064
10065   // If there are only inputs from one 128-bit lane, splitting will in fact be
10066   // less expensive. The flags track whether the given lane contains an element
10067   // that crosses to another lane.
10068   bool LaneCrossing[2] = {false, false};
10069   for (int i = 0, Size = Mask.size(); i < Size; ++i)
10070     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
10071       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
10072   if (!LaneCrossing[0] || !LaneCrossing[1])
10073     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10074
10075   if (isSingleInputShuffleMask(Mask)) {
10076     SmallVector<int, 32> FlippedBlendMask;
10077     for (int i = 0, Size = Mask.size(); i < Size; ++i)
10078       FlippedBlendMask.push_back(
10079           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
10080                                   ? Mask[i]
10081                                   : Mask[i] % LaneSize +
10082                                         (i / LaneSize) * LaneSize + Size));
10083
10084     // Flip the vector, and blend the results which should now be in-lane. The
10085     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
10086     // 5 for the high source. The value 3 selects the high half of source 2 and
10087     // the value 2 selects the low half of source 2. We only use source 2 to
10088     // allow folding it into a memory operand.
10089     unsigned PERMMask = 3 | 2 << 4;
10090     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
10091                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
10092     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
10093   }
10094
10095   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10096   // will be handled by the above logic and a blend of the results, much like
10097   // other patterns in AVX.
10098   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10099 }
10100
10101 /// \brief Handle lowering 2-lane 128-bit shuffles.
10102 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10103                                         SDValue V2, ArrayRef<int> Mask,
10104                                         const X86Subtarget *Subtarget,
10105                                         SelectionDAG &DAG) {
10106   // TODO: If minimizing size and one of the inputs is a zero vector and the
10107   // the zero vector has only one use, we could use a VPERM2X128 to save the
10108   // instruction bytes needed to explicitly generate the zero vector.
10109
10110   // Blends are faster and handle all the non-lane-crossing cases.
10111   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10112                                                 Subtarget, DAG))
10113     return Blend;
10114
10115   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10116   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10117
10118   // If either input operand is a zero vector, use VPERM2X128 because its mask
10119   // allows us to replace the zero input with an implicit zero.
10120   if (!IsV1Zero && !IsV2Zero) {
10121     // Check for patterns which can be matched with a single insert of a 128-bit
10122     // subvector.
10123     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10124     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10125       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10126                                    VT.getVectorNumElements() / 2);
10127       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10128                                 DAG.getIntPtrConstant(0, DL));
10129       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10130                                 OnlyUsesV1 ? V1 : V2,
10131                                 DAG.getIntPtrConstant(0, DL));
10132       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10133     }
10134   }
10135
10136   // Otherwise form a 128-bit permutation. After accounting for undefs,
10137   // convert the 64-bit shuffle mask selection values into 128-bit
10138   // selection bits by dividing the indexes by 2 and shifting into positions
10139   // defined by a vperm2*128 instruction's immediate control byte.
10140
10141   // The immediate permute control byte looks like this:
10142   //    [1:0] - select 128 bits from sources for low half of destination
10143   //    [2]   - ignore
10144   //    [3]   - zero low half of destination
10145   //    [5:4] - select 128 bits from sources for high half of destination
10146   //    [6]   - ignore
10147   //    [7]   - zero high half of destination
10148
10149   int MaskLO = Mask[0];
10150   if (MaskLO == SM_SentinelUndef)
10151     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10152
10153   int MaskHI = Mask[2];
10154   if (MaskHI == SM_SentinelUndef)
10155     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10156
10157   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10158
10159   // If either input is a zero vector, replace it with an undef input.
10160   // Shuffle mask values <  4 are selecting elements of V1.
10161   // Shuffle mask values >= 4 are selecting elements of V2.
10162   // Adjust each half of the permute mask by clearing the half that was
10163   // selecting the zero vector and setting the zero mask bit.
10164   if (IsV1Zero) {
10165     V1 = DAG.getUNDEF(VT);
10166     if (MaskLO < 4)
10167       PermMask = (PermMask & 0xf0) | 0x08;
10168     if (MaskHI < 4)
10169       PermMask = (PermMask & 0x0f) | 0x80;
10170   }
10171   if (IsV2Zero) {
10172     V2 = DAG.getUNDEF(VT);
10173     if (MaskLO >= 4)
10174       PermMask = (PermMask & 0xf0) | 0x08;
10175     if (MaskHI >= 4)
10176       PermMask = (PermMask & 0x0f) | 0x80;
10177   }
10178
10179   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10180                      DAG.getConstant(PermMask, DL, MVT::i8));
10181 }
10182
10183 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10184 /// shuffling each lane.
10185 ///
10186 /// This will only succeed when the result of fixing the 128-bit lanes results
10187 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10188 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10189 /// the lane crosses early and then use simpler shuffles within each lane.
10190 ///
10191 /// FIXME: It might be worthwhile at some point to support this without
10192 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10193 /// in x86 only floating point has interesting non-repeating shuffles, and even
10194 /// those are still *marginally* more expensive.
10195 static SDValue lowerVectorShuffleByMerging128BitLanes(
10196     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10197     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10198   assert(!isSingleInputShuffleMask(Mask) &&
10199          "This is only useful with multiple inputs.");
10200
10201   int Size = Mask.size();
10202   int LaneSize = 128 / VT.getScalarSizeInBits();
10203   int NumLanes = Size / LaneSize;
10204   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10205
10206   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10207   // check whether the in-128-bit lane shuffles share a repeating pattern.
10208   SmallVector<int, 4> Lanes;
10209   Lanes.resize(NumLanes, -1);
10210   SmallVector<int, 4> InLaneMask;
10211   InLaneMask.resize(LaneSize, -1);
10212   for (int i = 0; i < Size; ++i) {
10213     if (Mask[i] < 0)
10214       continue;
10215
10216     int j = i / LaneSize;
10217
10218     if (Lanes[j] < 0) {
10219       // First entry we've seen for this lane.
10220       Lanes[j] = Mask[i] / LaneSize;
10221     } else if (Lanes[j] != Mask[i] / LaneSize) {
10222       // This doesn't match the lane selected previously!
10223       return SDValue();
10224     }
10225
10226     // Check that within each lane we have a consistent shuffle mask.
10227     int k = i % LaneSize;
10228     if (InLaneMask[k] < 0) {
10229       InLaneMask[k] = Mask[i] % LaneSize;
10230     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10231       // This doesn't fit a repeating in-lane mask.
10232       return SDValue();
10233     }
10234   }
10235
10236   // First shuffle the lanes into place.
10237   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10238                                 VT.getSizeInBits() / 64);
10239   SmallVector<int, 8> LaneMask;
10240   LaneMask.resize(NumLanes * 2, -1);
10241   for (int i = 0; i < NumLanes; ++i)
10242     if (Lanes[i] >= 0) {
10243       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10244       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10245     }
10246
10247   V1 = DAG.getBitcast(LaneVT, V1);
10248   V2 = DAG.getBitcast(LaneVT, V2);
10249   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10250
10251   // Cast it back to the type we actually want.
10252   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10253
10254   // Now do a simple shuffle that isn't lane crossing.
10255   SmallVector<int, 8> NewMask;
10256   NewMask.resize(Size, -1);
10257   for (int i = 0; i < Size; ++i)
10258     if (Mask[i] >= 0)
10259       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10260   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10261          "Must not introduce lane crosses at this point!");
10262
10263   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10264 }
10265
10266 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10267 /// given mask.
10268 ///
10269 /// This returns true if the elements from a particular input are already in the
10270 /// slot required by the given mask and require no permutation.
10271 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10272   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10273   int Size = Mask.size();
10274   for (int i = 0; i < Size; ++i)
10275     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10276       return false;
10277
10278   return true;
10279 }
10280
10281 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10282                                             ArrayRef<int> Mask, SDValue V1,
10283                                             SDValue V2, SelectionDAG &DAG) {
10284
10285   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10286   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10287   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10288   int NumElts = VT.getVectorNumElements();
10289   bool ShufpdMask = true;
10290   bool CommutableMask = true;
10291   unsigned Immediate = 0;
10292   for (int i = 0; i < NumElts; ++i) {
10293     if (Mask[i] < 0)
10294       continue;
10295     int Val = (i & 6) + NumElts * (i & 1);
10296     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10297     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10298       ShufpdMask = false;
10299     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10300       CommutableMask = false;
10301     Immediate |= (Mask[i] % 2) << i;
10302   }
10303   if (ShufpdMask)
10304     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10305                        DAG.getConstant(Immediate, DL, MVT::i8));
10306   if (CommutableMask)
10307     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10308                        DAG.getConstant(Immediate, DL, MVT::i8));
10309   return SDValue();
10310 }
10311
10312 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10313 ///
10314 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10315 /// isn't available.
10316 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10317                                        const X86Subtarget *Subtarget,
10318                                        SelectionDAG &DAG) {
10319   SDLoc DL(Op);
10320   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10321   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10322   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10323   ArrayRef<int> Mask = SVOp->getMask();
10324   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10325
10326   SmallVector<int, 4> WidenedMask;
10327   if (canWidenShuffleElements(Mask, WidenedMask))
10328     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10329                                     DAG);
10330
10331   if (isSingleInputShuffleMask(Mask)) {
10332     // Check for being able to broadcast a single element.
10333     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10334                                                           Mask, Subtarget, DAG))
10335       return Broadcast;
10336
10337     // Use low duplicate instructions for masks that match their pattern.
10338     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10339       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10340
10341     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10342       // Non-half-crossing single input shuffles can be lowerid with an
10343       // interleaved permutation.
10344       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10345                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10346       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10347                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10348     }
10349
10350     // With AVX2 we have direct support for this permutation.
10351     if (Subtarget->hasAVX2())
10352       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10353                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10354
10355     // Otherwise, fall back.
10356     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10357                                                    DAG);
10358   }
10359
10360   // Use dedicated unpack instructions for masks that match their pattern.
10361   if (SDValue V =
10362           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10363     return V;
10364
10365   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10366                                                 Subtarget, DAG))
10367     return Blend;
10368
10369   // Check if the blend happens to exactly fit that of SHUFPD.
10370   if (SDValue Op =
10371       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10372     return Op;
10373
10374   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10375   // shuffle. However, if we have AVX2 and either inputs are already in place,
10376   // we will be able to shuffle even across lanes the other input in a single
10377   // instruction so skip this pattern.
10378   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10379                                  isShuffleMaskInputInPlace(1, Mask))))
10380     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10381             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10382       return Result;
10383
10384   // If we have AVX2 then we always want to lower with a blend because an v4 we
10385   // can fully permute the elements.
10386   if (Subtarget->hasAVX2())
10387     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10388                                                       Mask, DAG);
10389
10390   // Otherwise fall back on generic lowering.
10391   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10392 }
10393
10394 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10395 ///
10396 /// This routine is only called when we have AVX2 and thus a reasonable
10397 /// instruction set for v4i64 shuffling..
10398 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10399                                        const X86Subtarget *Subtarget,
10400                                        SelectionDAG &DAG) {
10401   SDLoc DL(Op);
10402   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10403   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10404   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10405   ArrayRef<int> Mask = SVOp->getMask();
10406   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10407   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10408
10409   SmallVector<int, 4> WidenedMask;
10410   if (canWidenShuffleElements(Mask, WidenedMask))
10411     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10412                                     DAG);
10413
10414   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10415                                                 Subtarget, DAG))
10416     return Blend;
10417
10418   // Check for being able to broadcast a single element.
10419   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10420                                                         Mask, Subtarget, DAG))
10421     return Broadcast;
10422
10423   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10424   // use lower latency instructions that will operate on both 128-bit lanes.
10425   SmallVector<int, 2> RepeatedMask;
10426   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10427     if (isSingleInputShuffleMask(Mask)) {
10428       int PSHUFDMask[] = {-1, -1, -1, -1};
10429       for (int i = 0; i < 2; ++i)
10430         if (RepeatedMask[i] >= 0) {
10431           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10432           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10433         }
10434       return DAG.getBitcast(
10435           MVT::v4i64,
10436           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10437                       DAG.getBitcast(MVT::v8i32, V1),
10438                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10439     }
10440   }
10441
10442   // AVX2 provides a direct instruction for permuting a single input across
10443   // lanes.
10444   if (isSingleInputShuffleMask(Mask))
10445     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10446                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10447
10448   // Try to use shift instructions.
10449   if (SDValue Shift =
10450           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10451     return Shift;
10452
10453   // Use dedicated unpack instructions for masks that match their pattern.
10454   if (SDValue V =
10455           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10456     return V;
10457
10458   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10459   // shuffle. However, if we have AVX2 and either inputs are already in place,
10460   // we will be able to shuffle even across lanes the other input in a single
10461   // instruction so skip this pattern.
10462   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10463                                  isShuffleMaskInputInPlace(1, Mask))))
10464     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10465             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10466       return Result;
10467
10468   // Otherwise fall back on generic blend lowering.
10469   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10470                                                     Mask, DAG);
10471 }
10472
10473 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10474 ///
10475 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10476 /// isn't available.
10477 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10478                                        const X86Subtarget *Subtarget,
10479                                        SelectionDAG &DAG) {
10480   SDLoc DL(Op);
10481   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10482   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10483   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10484   ArrayRef<int> Mask = SVOp->getMask();
10485   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10486
10487   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10488                                                 Subtarget, DAG))
10489     return Blend;
10490
10491   // Check for being able to broadcast a single element.
10492   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10493                                                         Mask, Subtarget, DAG))
10494     return Broadcast;
10495
10496   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10497   // options to efficiently lower the shuffle.
10498   SmallVector<int, 4> RepeatedMask;
10499   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10500     assert(RepeatedMask.size() == 4 &&
10501            "Repeated masks must be half the mask width!");
10502
10503     // Use even/odd duplicate instructions for masks that match their pattern.
10504     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10505       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10506     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10507       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10508
10509     if (isSingleInputShuffleMask(Mask))
10510       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10511                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10512
10513     // Use dedicated unpack instructions for masks that match their pattern.
10514     if (SDValue V =
10515             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10516       return V;
10517
10518     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10519     // have already handled any direct blends. We also need to squash the
10520     // repeated mask into a simulated v4f32 mask.
10521     for (int i = 0; i < 4; ++i)
10522       if (RepeatedMask[i] >= 8)
10523         RepeatedMask[i] -= 4;
10524     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10525   }
10526
10527   // If we have a single input shuffle with different shuffle patterns in the
10528   // two 128-bit lanes use the variable mask to VPERMILPS.
10529   if (isSingleInputShuffleMask(Mask)) {
10530     SDValue VPermMask[8];
10531     for (int i = 0; i < 8; ++i)
10532       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10533                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10534     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10535       return DAG.getNode(
10536           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10537           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10538
10539     if (Subtarget->hasAVX2())
10540       return DAG.getNode(
10541           X86ISD::VPERMV, DL, MVT::v8f32,
10542           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10543
10544     // Otherwise, fall back.
10545     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10546                                                    DAG);
10547   }
10548
10549   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10550   // shuffle.
10551   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10552           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10553     return Result;
10554
10555   // If we have AVX2 then we always want to lower with a blend because at v8 we
10556   // can fully permute the elements.
10557   if (Subtarget->hasAVX2())
10558     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10559                                                       Mask, DAG);
10560
10561   // Otherwise fall back on generic lowering.
10562   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10563 }
10564
10565 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10566 ///
10567 /// This routine is only called when we have AVX2 and thus a reasonable
10568 /// instruction set for v8i32 shuffling..
10569 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10570                                        const X86Subtarget *Subtarget,
10571                                        SelectionDAG &DAG) {
10572   SDLoc DL(Op);
10573   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10574   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10575   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10576   ArrayRef<int> Mask = SVOp->getMask();
10577   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10578   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10579
10580   // Whenever we can lower this as a zext, that instruction is strictly faster
10581   // than any alternative. It also allows us to fold memory operands into the
10582   // shuffle in many cases.
10583   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10584                                                          Mask, Subtarget, DAG))
10585     return ZExt;
10586
10587   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10588                                                 Subtarget, DAG))
10589     return Blend;
10590
10591   // Check for being able to broadcast a single element.
10592   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10593                                                         Mask, Subtarget, DAG))
10594     return Broadcast;
10595
10596   // If the shuffle mask is repeated in each 128-bit lane we can use more
10597   // efficient instructions that mirror the shuffles across the two 128-bit
10598   // lanes.
10599   SmallVector<int, 4> RepeatedMask;
10600   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10601     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10602     if (isSingleInputShuffleMask(Mask))
10603       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10604                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10605
10606     // Use dedicated unpack instructions for masks that match their pattern.
10607     if (SDValue V =
10608             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10609       return V;
10610   }
10611
10612   // Try to use shift instructions.
10613   if (SDValue Shift =
10614           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10615     return Shift;
10616
10617   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10618           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10619     return Rotate;
10620
10621   // If the shuffle patterns aren't repeated but it is a single input, directly
10622   // generate a cross-lane VPERMD instruction.
10623   if (isSingleInputShuffleMask(Mask)) {
10624     SDValue VPermMask[8];
10625     for (int i = 0; i < 8; ++i)
10626       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10627                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10628     return DAG.getNode(
10629         X86ISD::VPERMV, DL, MVT::v8i32,
10630         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10631   }
10632
10633   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10634   // shuffle.
10635   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10636           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10637     return Result;
10638
10639   // Otherwise fall back on generic blend lowering.
10640   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10641                                                     Mask, DAG);
10642 }
10643
10644 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10645 ///
10646 /// This routine is only called when we have AVX2 and thus a reasonable
10647 /// instruction set for v16i16 shuffling..
10648 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10649                                         const X86Subtarget *Subtarget,
10650                                         SelectionDAG &DAG) {
10651   SDLoc DL(Op);
10652   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10653   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10654   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10655   ArrayRef<int> Mask = SVOp->getMask();
10656   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10657   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10658
10659   // Whenever we can lower this as a zext, that instruction is strictly faster
10660   // than any alternative. It also allows us to fold memory operands into the
10661   // shuffle in many cases.
10662   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10663                                                          Mask, Subtarget, DAG))
10664     return ZExt;
10665
10666   // Check for being able to broadcast a single element.
10667   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10668                                                         Mask, Subtarget, DAG))
10669     return Broadcast;
10670
10671   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10672                                                 Subtarget, DAG))
10673     return Blend;
10674
10675   // Use dedicated unpack instructions for masks that match their pattern.
10676   if (SDValue V =
10677           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10678     return V;
10679
10680   // Try to use shift instructions.
10681   if (SDValue Shift =
10682           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10683     return Shift;
10684
10685   // Try to use byte rotation instructions.
10686   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10687           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10688     return Rotate;
10689
10690   if (isSingleInputShuffleMask(Mask)) {
10691     // There are no generalized cross-lane shuffle operations available on i16
10692     // element types.
10693     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10694       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10695                                                      Mask, DAG);
10696
10697     SmallVector<int, 8> RepeatedMask;
10698     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10699       // As this is a single-input shuffle, the repeated mask should be
10700       // a strictly valid v8i16 mask that we can pass through to the v8i16
10701       // lowering to handle even the v16 case.
10702       return lowerV8I16GeneralSingleInputVectorShuffle(
10703           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10704     }
10705
10706     SDValue PSHUFBMask[32];
10707     for (int i = 0; i < 16; ++i) {
10708       if (Mask[i] == -1) {
10709         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10710         continue;
10711       }
10712
10713       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10714       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10715       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10716       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10717     }
10718     return DAG.getBitcast(MVT::v16i16,
10719                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10720                                       DAG.getBitcast(MVT::v32i8, V1),
10721                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10722                                                   MVT::v32i8, PSHUFBMask)));
10723   }
10724
10725   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10726   // shuffle.
10727   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10728           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10729     return Result;
10730
10731   // Otherwise fall back on generic lowering.
10732   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10733 }
10734
10735 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10736 ///
10737 /// This routine is only called when we have AVX2 and thus a reasonable
10738 /// instruction set for v32i8 shuffling..
10739 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10740                                        const X86Subtarget *Subtarget,
10741                                        SelectionDAG &DAG) {
10742   SDLoc DL(Op);
10743   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10744   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10745   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10746   ArrayRef<int> Mask = SVOp->getMask();
10747   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10748   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10749
10750   // Whenever we can lower this as a zext, that instruction is strictly faster
10751   // than any alternative. It also allows us to fold memory operands into the
10752   // shuffle in many cases.
10753   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10754                                                          Mask, Subtarget, DAG))
10755     return ZExt;
10756
10757   // Check for being able to broadcast a single element.
10758   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10759                                                         Mask, Subtarget, DAG))
10760     return Broadcast;
10761
10762   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10763                                                 Subtarget, DAG))
10764     return Blend;
10765
10766   // Use dedicated unpack instructions for masks that match their pattern.
10767   if (SDValue V =
10768           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10769     return V;
10770
10771   // Try to use shift instructions.
10772   if (SDValue Shift =
10773           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10774     return Shift;
10775
10776   // Try to use byte rotation instructions.
10777   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10778           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10779     return Rotate;
10780
10781   if (isSingleInputShuffleMask(Mask)) {
10782     // There are no generalized cross-lane shuffle operations available on i8
10783     // element types.
10784     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10785       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10786                                                      Mask, DAG);
10787
10788     SDValue PSHUFBMask[32];
10789     for (int i = 0; i < 32; ++i)
10790       PSHUFBMask[i] =
10791           Mask[i] < 0
10792               ? DAG.getUNDEF(MVT::i8)
10793               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10794                                 MVT::i8);
10795
10796     return DAG.getNode(
10797         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10798         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10799   }
10800
10801   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10802   // shuffle.
10803   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10804           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10805     return Result;
10806
10807   // Otherwise fall back on generic lowering.
10808   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10809 }
10810
10811 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10812 ///
10813 /// This routine either breaks down the specific type of a 256-bit x86 vector
10814 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10815 /// together based on the available instructions.
10816 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10817                                         MVT VT, const X86Subtarget *Subtarget,
10818                                         SelectionDAG &DAG) {
10819   SDLoc DL(Op);
10820   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10821   ArrayRef<int> Mask = SVOp->getMask();
10822
10823   // If we have a single input to the zero element, insert that into V1 if we
10824   // can do so cheaply.
10825   int NumElts = VT.getVectorNumElements();
10826   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10827     return M >= NumElts;
10828   });
10829
10830   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10831     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10832                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10833       return Insertion;
10834
10835   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10836   // can check for those subtargets here and avoid much of the subtarget
10837   // querying in the per-vector-type lowering routines. With AVX1 we have
10838   // essentially *zero* ability to manipulate a 256-bit vector with integer
10839   // types. Since we'll use floating point types there eventually, just
10840   // immediately cast everything to a float and operate entirely in that domain.
10841   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10842     int ElementBits = VT.getScalarSizeInBits();
10843     if (ElementBits < 32)
10844       // No floating point type available, decompose into 128-bit vectors.
10845       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10846
10847     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10848                                 VT.getVectorNumElements());
10849     V1 = DAG.getBitcast(FpVT, V1);
10850     V2 = DAG.getBitcast(FpVT, V2);
10851     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10852   }
10853
10854   switch (VT.SimpleTy) {
10855   case MVT::v4f64:
10856     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10857   case MVT::v4i64:
10858     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10859   case MVT::v8f32:
10860     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10861   case MVT::v8i32:
10862     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10863   case MVT::v16i16:
10864     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10865   case MVT::v32i8:
10866     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10867
10868   default:
10869     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10870   }
10871 }
10872
10873 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10874 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10875                                         ArrayRef<int> Mask,
10876                                         SDValue V1, SDValue V2,
10877                                         SelectionDAG &DAG) {
10878   assert(VT.getScalarSizeInBits() == 64 &&
10879          "Unexpected element type size for 128bit shuffle.");
10880
10881   // To handle 256 bit vector requires VLX and most probably
10882   // function lowerV2X128VectorShuffle() is better solution.
10883   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10884
10885   SmallVector<int, 4> WidenedMask;
10886   if (!canWidenShuffleElements(Mask, WidenedMask))
10887     return SDValue();
10888
10889   // Form a 128-bit permutation.
10890   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10891   // bits defined by a vshuf64x2 instruction's immediate control byte.
10892   unsigned PermMask = 0, Imm = 0;
10893   unsigned ControlBitsNum = WidenedMask.size() / 2;
10894
10895   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10896     if (WidenedMask[i] == SM_SentinelZero)
10897       return SDValue();
10898
10899     // Use first element in place of undef mask.
10900     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10901     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10902   }
10903
10904   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10905                      DAG.getConstant(PermMask, DL, MVT::i8));
10906 }
10907
10908 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10909                                            ArrayRef<int> Mask, SDValue V1,
10910                                            SDValue V2, SelectionDAG &DAG) {
10911
10912   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10913
10914   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10915   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10916
10917   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10918   if (isSingleInputShuffleMask(Mask))
10919     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10920
10921   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10922 }
10923
10924 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10925 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10926                                        const X86Subtarget *Subtarget,
10927                                        SelectionDAG &DAG) {
10928   SDLoc DL(Op);
10929   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10930   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10931   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10932   ArrayRef<int> Mask = SVOp->getMask();
10933   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10934
10935   if (SDValue Shuf128 =
10936           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10937     return Shuf128;
10938
10939   if (SDValue Unpck =
10940           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10941     return Unpck;
10942
10943   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10944 }
10945
10946 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10947 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10948                                         const X86Subtarget *Subtarget,
10949                                         SelectionDAG &DAG) {
10950   SDLoc DL(Op);
10951   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10952   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10953   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10954   ArrayRef<int> Mask = SVOp->getMask();
10955   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10956
10957   if (SDValue Unpck =
10958           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10959     return Unpck;
10960
10961   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10962 }
10963
10964 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10965 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10966                                        const X86Subtarget *Subtarget,
10967                                        SelectionDAG &DAG) {
10968   SDLoc DL(Op);
10969   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10970   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10971   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10972   ArrayRef<int> Mask = SVOp->getMask();
10973   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10974
10975   if (SDValue Shuf128 =
10976           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10977     return Shuf128;
10978
10979   if (SDValue Unpck =
10980           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10981     return Unpck;
10982
10983   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10984 }
10985
10986 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10987 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10988                                         const X86Subtarget *Subtarget,
10989                                         SelectionDAG &DAG) {
10990   SDLoc DL(Op);
10991   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10992   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10993   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10994   ArrayRef<int> Mask = SVOp->getMask();
10995   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10996
10997   if (SDValue Unpck =
10998           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10999     return Unpck;
11000
11001   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
11002 }
11003
11004 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
11005 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11006                                         const X86Subtarget *Subtarget,
11007                                         SelectionDAG &DAG) {
11008   SDLoc DL(Op);
11009   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11010   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11011   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11012   ArrayRef<int> Mask = SVOp->getMask();
11013   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
11014   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
11015
11016   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
11017 }
11018
11019 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
11020 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11021                                        const X86Subtarget *Subtarget,
11022                                        SelectionDAG &DAG) {
11023   SDLoc DL(Op);
11024   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11025   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11026   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11027   ArrayRef<int> Mask = SVOp->getMask();
11028   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
11029   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
11030
11031   // FIXME: Implement direct support for this type!
11032   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
11033 }
11034
11035 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
11036 ///
11037 /// This routine either breaks down the specific type of a 512-bit x86 vector
11038 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
11039 /// together based on the available instructions.
11040 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11041                                         MVT VT, const X86Subtarget *Subtarget,
11042                                         SelectionDAG &DAG) {
11043   SDLoc DL(Op);
11044   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11045   ArrayRef<int> Mask = SVOp->getMask();
11046   assert(Subtarget->hasAVX512() &&
11047          "Cannot lower 512-bit vectors w/ basic ISA!");
11048
11049   // Check for being able to broadcast a single element.
11050   if (SDValue Broadcast =
11051           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
11052     return Broadcast;
11053
11054   // Dispatch to each element type for lowering. If we don't have supprot for
11055   // specific element type shuffles at 512 bits, immediately split them and
11056   // lower them. Each lowering routine of a given type is allowed to assume that
11057   // the requisite ISA extensions for that element type are available.
11058   switch (VT.SimpleTy) {
11059   case MVT::v8f64:
11060     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11061   case MVT::v16f32:
11062     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11063   case MVT::v8i64:
11064     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11065   case MVT::v16i32:
11066     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11067   case MVT::v32i16:
11068     if (Subtarget->hasBWI())
11069       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11070     break;
11071   case MVT::v64i8:
11072     if (Subtarget->hasBWI())
11073       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11074     break;
11075
11076   default:
11077     llvm_unreachable("Not a valid 512-bit x86 vector type!");
11078   }
11079
11080   // Otherwise fall back on splitting.
11081   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11082 }
11083
11084 // Lower vXi1 vector shuffles.
11085 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11086 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11087 // vector, shuffle and then truncate it back.
11088 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11089                                       MVT VT, const X86Subtarget *Subtarget,
11090                                       SelectionDAG &DAG) {
11091   SDLoc DL(Op);
11092   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11093   ArrayRef<int> Mask = SVOp->getMask();
11094   assert(Subtarget->hasAVX512() &&
11095          "Cannot lower 512-bit vectors w/o basic ISA!");
11096   MVT ExtVT;
11097   switch (VT.SimpleTy) {
11098   default:
11099     llvm_unreachable("Expected a vector of i1 elements");
11100   case MVT::v2i1:
11101     ExtVT = MVT::v2i64;
11102     break;
11103   case MVT::v4i1:
11104     ExtVT = MVT::v4i32;
11105     break;
11106   case MVT::v8i1:
11107     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11108     break;
11109   case MVT::v16i1:
11110     ExtVT = MVT::v16i32;
11111     break;
11112   case MVT::v32i1:
11113     ExtVT = MVT::v32i16;
11114     break;
11115   case MVT::v64i1:
11116     ExtVT = MVT::v64i8;
11117     break;
11118   }
11119
11120   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11121     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11122   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11123     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11124   else
11125     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11126
11127   if (V2.isUndef())
11128     V2 = DAG.getUNDEF(ExtVT);
11129   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11130     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11131   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11132     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11133   else
11134     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11135   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11136                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11137 }
11138 /// \brief Top-level lowering for x86 vector shuffles.
11139 ///
11140 /// This handles decomposition, canonicalization, and lowering of all x86
11141 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11142 /// above in helper routines. The canonicalization attempts to widen shuffles
11143 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11144 /// s.t. only one of the two inputs needs to be tested, etc.
11145 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11146                                   SelectionDAG &DAG) {
11147   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11148   ArrayRef<int> Mask = SVOp->getMask();
11149   SDValue V1 = Op.getOperand(0);
11150   SDValue V2 = Op.getOperand(1);
11151   MVT VT = Op.getSimpleValueType();
11152   int NumElements = VT.getVectorNumElements();
11153   SDLoc dl(Op);
11154   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11155
11156   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11157          "Can't lower MMX shuffles");
11158
11159   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11160   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11161   if (V1IsUndef && V2IsUndef)
11162     return DAG.getUNDEF(VT);
11163
11164   // When we create a shuffle node we put the UNDEF node to second operand,
11165   // but in some cases the first operand may be transformed to UNDEF.
11166   // In this case we should just commute the node.
11167   if (V1IsUndef)
11168     return DAG.getCommutedVectorShuffle(*SVOp);
11169
11170   // Check for non-undef masks pointing at an undef vector and make the masks
11171   // undef as well. This makes it easier to match the shuffle based solely on
11172   // the mask.
11173   if (V2IsUndef)
11174     for (int M : Mask)
11175       if (M >= NumElements) {
11176         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11177         for (int &M : NewMask)
11178           if (M >= NumElements)
11179             M = -1;
11180         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11181       }
11182
11183   // We actually see shuffles that are entirely re-arrangements of a set of
11184   // zero inputs. This mostly happens while decomposing complex shuffles into
11185   // simple ones. Directly lower these as a buildvector of zeros.
11186   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11187   if (Zeroable.all())
11188     return getZeroVector(VT, Subtarget, DAG, dl);
11189
11190   // Try to collapse shuffles into using a vector type with fewer elements but
11191   // wider element types. We cap this to not form integers or floating point
11192   // elements wider than 64 bits, but it might be interesting to form i128
11193   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11194   SmallVector<int, 16> WidenedMask;
11195   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11196       canWidenShuffleElements(Mask, WidenedMask)) {
11197     MVT NewEltVT = VT.isFloatingPoint()
11198                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11199                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11200     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11201     // Make sure that the new vector type is legal. For example, v2f64 isn't
11202     // legal on SSE1.
11203     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11204       V1 = DAG.getBitcast(NewVT, V1);
11205       V2 = DAG.getBitcast(NewVT, V2);
11206       return DAG.getBitcast(
11207           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11208     }
11209   }
11210
11211   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11212   for (int M : SVOp->getMask())
11213     if (M < 0)
11214       ++NumUndefElements;
11215     else if (M < NumElements)
11216       ++NumV1Elements;
11217     else
11218       ++NumV2Elements;
11219
11220   // Commute the shuffle as needed such that more elements come from V1 than
11221   // V2. This allows us to match the shuffle pattern strictly on how many
11222   // elements come from V1 without handling the symmetric cases.
11223   if (NumV2Elements > NumV1Elements)
11224     return DAG.getCommutedVectorShuffle(*SVOp);
11225
11226   // When the number of V1 and V2 elements are the same, try to minimize the
11227   // number of uses of V2 in the low half of the vector. When that is tied,
11228   // ensure that the sum of indices for V1 is equal to or lower than the sum
11229   // indices for V2. When those are equal, try to ensure that the number of odd
11230   // indices for V1 is lower than the number of odd indices for V2.
11231   if (NumV1Elements == NumV2Elements) {
11232     int LowV1Elements = 0, LowV2Elements = 0;
11233     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11234       if (M >= NumElements)
11235         ++LowV2Elements;
11236       else if (M >= 0)
11237         ++LowV1Elements;
11238     if (LowV2Elements > LowV1Elements) {
11239       return DAG.getCommutedVectorShuffle(*SVOp);
11240     } else if (LowV2Elements == LowV1Elements) {
11241       int SumV1Indices = 0, SumV2Indices = 0;
11242       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11243         if (SVOp->getMask()[i] >= NumElements)
11244           SumV2Indices += i;
11245         else if (SVOp->getMask()[i] >= 0)
11246           SumV1Indices += i;
11247       if (SumV2Indices < SumV1Indices) {
11248         return DAG.getCommutedVectorShuffle(*SVOp);
11249       } else if (SumV2Indices == SumV1Indices) {
11250         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11251         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11252           if (SVOp->getMask()[i] >= NumElements)
11253             NumV2OddIndices += i % 2;
11254           else if (SVOp->getMask()[i] >= 0)
11255             NumV1OddIndices += i % 2;
11256         if (NumV2OddIndices < NumV1OddIndices)
11257           return DAG.getCommutedVectorShuffle(*SVOp);
11258       }
11259     }
11260   }
11261
11262   // For each vector width, delegate to a specialized lowering routine.
11263   if (VT.is128BitVector())
11264     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11265
11266   if (VT.is256BitVector())
11267     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11268
11269   if (VT.is512BitVector())
11270     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11271
11272   if (Is1BitVector)
11273     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11274   llvm_unreachable("Unimplemented!");
11275 }
11276
11277 // This function assumes its argument is a BUILD_VECTOR of constants or
11278 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11279 // true.
11280 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11281                                     unsigned &MaskValue) {
11282   MaskValue = 0;
11283   unsigned NumElems = BuildVector->getNumOperands();
11284
11285   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11286   // We don't handle the >2 lanes case right now.
11287   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11288   if (NumLanes > 2)
11289     return false;
11290
11291   unsigned NumElemsInLane = NumElems / NumLanes;
11292
11293   // Blend for v16i16 should be symmetric for the both lanes.
11294   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11295     SDValue EltCond = BuildVector->getOperand(i);
11296     SDValue SndLaneEltCond =
11297         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11298
11299     int Lane1Cond = -1, Lane2Cond = -1;
11300     if (isa<ConstantSDNode>(EltCond))
11301       Lane1Cond = !isNullConstant(EltCond);
11302     if (isa<ConstantSDNode>(SndLaneEltCond))
11303       Lane2Cond = !isNullConstant(SndLaneEltCond);
11304
11305     unsigned LaneMask = 0;
11306     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11307       // Lane1Cond != 0, means we want the first argument.
11308       // Lane1Cond == 0, means we want the second argument.
11309       // The encoding of this argument is 0 for the first argument, 1
11310       // for the second. Therefore, invert the condition.
11311       LaneMask = !Lane1Cond << i;
11312     else if (Lane1Cond < 0)
11313       LaneMask = !Lane2Cond << i;
11314     else
11315       return false;
11316
11317     MaskValue |= LaneMask;
11318     if (NumLanes == 2)
11319       MaskValue |= LaneMask << NumElemsInLane;
11320   }
11321   return true;
11322 }
11323
11324 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11325 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11326                                            const X86Subtarget *Subtarget,
11327                                            SelectionDAG &DAG) {
11328   SDValue Cond = Op.getOperand(0);
11329   SDValue LHS = Op.getOperand(1);
11330   SDValue RHS = Op.getOperand(2);
11331   SDLoc dl(Op);
11332   MVT VT = Op.getSimpleValueType();
11333
11334   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11335     return SDValue();
11336   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11337
11338   // Only non-legal VSELECTs reach this lowering, convert those into generic
11339   // shuffles and re-use the shuffle lowering path for blends.
11340   SmallVector<int, 32> Mask;
11341   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11342     SDValue CondElt = CondBV->getOperand(i);
11343     Mask.push_back(
11344         isa<ConstantSDNode>(CondElt) ? i + (isNullConstant(CondElt) ? Size : 0)
11345                                      : -1);
11346   }
11347   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11348 }
11349
11350 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11351   // A vselect where all conditions and data are constants can be optimized into
11352   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11353   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11354       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11355       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11356     return SDValue();
11357
11358   // Try to lower this to a blend-style vector shuffle. This can handle all
11359   // constant condition cases.
11360   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11361     return BlendOp;
11362
11363   // Variable blends are only legal from SSE4.1 onward.
11364   if (!Subtarget->hasSSE41())
11365     return SDValue();
11366
11367   // Only some types will be legal on some subtargets. If we can emit a legal
11368   // VSELECT-matching blend, return Op, and but if we need to expand, return
11369   // a null value.
11370   switch (Op.getSimpleValueType().SimpleTy) {
11371   default:
11372     // Most of the vector types have blends past SSE4.1.
11373     return Op;
11374
11375   case MVT::v32i8:
11376     // The byte blends for AVX vectors were introduced only in AVX2.
11377     if (Subtarget->hasAVX2())
11378       return Op;
11379
11380     return SDValue();
11381
11382   case MVT::v8i16:
11383   case MVT::v16i16:
11384     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11385     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11386       return Op;
11387
11388     // FIXME: We should custom lower this by fixing the condition and using i8
11389     // blends.
11390     return SDValue();
11391   }
11392 }
11393
11394 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11395   MVT VT = Op.getSimpleValueType();
11396   SDLoc dl(Op);
11397
11398   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11399     return SDValue();
11400
11401   if (VT.getSizeInBits() == 8) {
11402     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11403                                   Op.getOperand(0), Op.getOperand(1));
11404     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11405                                   DAG.getValueType(VT));
11406     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11407   }
11408
11409   if (VT.getSizeInBits() == 16) {
11410     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11411     if (isNullConstant(Op.getOperand(1)))
11412       return DAG.getNode(
11413           ISD::TRUNCATE, dl, MVT::i16,
11414           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11415                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11416                       Op.getOperand(1)));
11417     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11418                                   Op.getOperand(0), Op.getOperand(1));
11419     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11420                                   DAG.getValueType(VT));
11421     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11422   }
11423
11424   if (VT == MVT::f32) {
11425     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11426     // the result back to FR32 register. It's only worth matching if the
11427     // result has a single use which is a store or a bitcast to i32.  And in
11428     // the case of a store, it's not worth it if the index is a constant 0,
11429     // because a MOVSSmr can be used instead, which is smaller and faster.
11430     if (!Op.hasOneUse())
11431       return SDValue();
11432     SDNode *User = *Op.getNode()->use_begin();
11433     if ((User->getOpcode() != ISD::STORE ||
11434          isNullConstant(Op.getOperand(1))) &&
11435         (User->getOpcode() != ISD::BITCAST ||
11436          User->getValueType(0) != MVT::i32))
11437       return SDValue();
11438     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11439                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11440                                   Op.getOperand(1));
11441     return DAG.getBitcast(MVT::f32, Extract);
11442   }
11443
11444   if (VT == MVT::i32 || VT == MVT::i64) {
11445     // ExtractPS/pextrq works with constant index.
11446     if (isa<ConstantSDNode>(Op.getOperand(1)))
11447       return Op;
11448   }
11449   return SDValue();
11450 }
11451
11452 /// Extract one bit from mask vector, like v16i1 or v8i1.
11453 /// AVX-512 feature.
11454 SDValue
11455 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11456   SDValue Vec = Op.getOperand(0);
11457   SDLoc dl(Vec);
11458   MVT VecVT = Vec.getSimpleValueType();
11459   SDValue Idx = Op.getOperand(1);
11460   MVT EltVT = Op.getSimpleValueType();
11461
11462   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11463   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11464          "Unexpected vector type in ExtractBitFromMaskVector");
11465
11466   // variable index can't be handled in mask registers,
11467   // extend vector to VR512
11468   if (!isa<ConstantSDNode>(Idx)) {
11469     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11470     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11471     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11472                               ExtVT.getVectorElementType(), Ext, Idx);
11473     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11474   }
11475
11476   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11477   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11478   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11479     rc = getRegClassFor(MVT::v16i1);
11480   unsigned MaxSift = rc->getSize()*8 - 1;
11481   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11482                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11483   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11484                     DAG.getConstant(MaxSift, dl, MVT::i8));
11485   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11486                        DAG.getIntPtrConstant(0, dl));
11487 }
11488
11489 SDValue
11490 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11491                                            SelectionDAG &DAG) const {
11492   SDLoc dl(Op);
11493   SDValue Vec = Op.getOperand(0);
11494   MVT VecVT = Vec.getSimpleValueType();
11495   SDValue Idx = Op.getOperand(1);
11496
11497   if (Op.getSimpleValueType() == MVT::i1)
11498     return ExtractBitFromMaskVector(Op, DAG);
11499
11500   if (!isa<ConstantSDNode>(Idx)) {
11501     if (VecVT.is512BitVector() ||
11502         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11503          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11504
11505       MVT MaskEltVT =
11506         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11507       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11508                                     MaskEltVT.getSizeInBits());
11509
11510       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11511       auto PtrVT = getPointerTy(DAG.getDataLayout());
11512       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11513                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11514                                  DAG.getConstant(0, dl, PtrVT));
11515       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11516       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11517                          DAG.getConstant(0, dl, PtrVT));
11518     }
11519     return SDValue();
11520   }
11521
11522   // If this is a 256-bit vector result, first extract the 128-bit vector and
11523   // then extract the element from the 128-bit vector.
11524   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11525
11526     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11527     // Get the 128-bit vector.
11528     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11529     MVT EltVT = VecVT.getVectorElementType();
11530
11531     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11532     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11533
11534     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11535     // this can be done with a mask.
11536     IdxVal &= ElemsPerChunk - 1;
11537     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11538                        DAG.getConstant(IdxVal, dl, MVT::i32));
11539   }
11540
11541   assert(VecVT.is128BitVector() && "Unexpected vector length");
11542
11543   if (Subtarget->hasSSE41())
11544     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11545       return Res;
11546
11547   MVT VT = Op.getSimpleValueType();
11548   // TODO: handle v16i8.
11549   if (VT.getSizeInBits() == 16) {
11550     SDValue Vec = Op.getOperand(0);
11551     if (isNullConstant(Op.getOperand(1)))
11552       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11553                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11554                                      DAG.getBitcast(MVT::v4i32, Vec),
11555                                      Op.getOperand(1)));
11556     // Transform it so it match pextrw which produces a 32-bit result.
11557     MVT EltVT = MVT::i32;
11558     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11559                                   Op.getOperand(0), Op.getOperand(1));
11560     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11561                                   DAG.getValueType(VT));
11562     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11563   }
11564
11565   if (VT.getSizeInBits() == 32) {
11566     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11567     if (Idx == 0)
11568       return Op;
11569
11570     // SHUFPS the element to the lowest double word, then movss.
11571     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11572     MVT VVT = Op.getOperand(0).getSimpleValueType();
11573     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11574                                        DAG.getUNDEF(VVT), Mask);
11575     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11576                        DAG.getIntPtrConstant(0, dl));
11577   }
11578
11579   if (VT.getSizeInBits() == 64) {
11580     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11581     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11582     //        to match extract_elt for f64.
11583     if (isNullConstant(Op.getOperand(1)))
11584       return Op;
11585
11586     // UNPCKHPD the element to the lowest double word, then movsd.
11587     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11588     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11589     int Mask[2] = { 1, -1 };
11590     MVT VVT = Op.getOperand(0).getSimpleValueType();
11591     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11592                                        DAG.getUNDEF(VVT), Mask);
11593     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11594                        DAG.getIntPtrConstant(0, dl));
11595   }
11596
11597   return SDValue();
11598 }
11599
11600 /// Insert one bit to mask vector, like v16i1 or v8i1.
11601 /// AVX-512 feature.
11602 SDValue
11603 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11604   SDLoc dl(Op);
11605   SDValue Vec = Op.getOperand(0);
11606   SDValue Elt = Op.getOperand(1);
11607   SDValue Idx = Op.getOperand(2);
11608   MVT VecVT = Vec.getSimpleValueType();
11609
11610   if (!isa<ConstantSDNode>(Idx)) {
11611     // Non constant index. Extend source and destination,
11612     // insert element and then truncate the result.
11613     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11614     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11615     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11616       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11617       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11618     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11619   }
11620
11621   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11622   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11623   if (IdxVal)
11624     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11625                            DAG.getConstant(IdxVal, dl, MVT::i8));
11626   if (Vec.getOpcode() == ISD::UNDEF)
11627     return EltInVec;
11628   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11629 }
11630
11631 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11632                                                   SelectionDAG &DAG) const {
11633   MVT VT = Op.getSimpleValueType();
11634   MVT EltVT = VT.getVectorElementType();
11635
11636   if (EltVT == MVT::i1)
11637     return InsertBitToMaskVector(Op, DAG);
11638
11639   SDLoc dl(Op);
11640   SDValue N0 = Op.getOperand(0);
11641   SDValue N1 = Op.getOperand(1);
11642   SDValue N2 = Op.getOperand(2);
11643   if (!isa<ConstantSDNode>(N2))
11644     return SDValue();
11645   auto *N2C = cast<ConstantSDNode>(N2);
11646   unsigned IdxVal = N2C->getZExtValue();
11647
11648   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11649   // into that, and then insert the subvector back into the result.
11650   if (VT.is256BitVector() || VT.is512BitVector()) {
11651     // With a 256-bit vector, we can insert into the zero element efficiently
11652     // using a blend if we have AVX or AVX2 and the right data type.
11653     if (VT.is256BitVector() && IdxVal == 0) {
11654       // TODO: It is worthwhile to cast integer to floating point and back
11655       // and incur a domain crossing penalty if that's what we'll end up
11656       // doing anyway after extracting to a 128-bit vector.
11657       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11658           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11659         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11660         N2 = DAG.getIntPtrConstant(1, dl);
11661         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11662       }
11663     }
11664
11665     // Get the desired 128-bit vector chunk.
11666     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11667
11668     // Insert the element into the desired chunk.
11669     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11670     assert(isPowerOf2_32(NumEltsIn128));
11671     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11672     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11673
11674     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11675                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11676
11677     // Insert the changed part back into the bigger vector
11678     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11679   }
11680   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11681
11682   if (Subtarget->hasSSE41()) {
11683     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11684       unsigned Opc;
11685       if (VT == MVT::v8i16) {
11686         Opc = X86ISD::PINSRW;
11687       } else {
11688         assert(VT == MVT::v16i8);
11689         Opc = X86ISD::PINSRB;
11690       }
11691
11692       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11693       // argument.
11694       if (N1.getValueType() != MVT::i32)
11695         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11696       if (N2.getValueType() != MVT::i32)
11697         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11698       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11699     }
11700
11701     if (EltVT == MVT::f32) {
11702       // Bits [7:6] of the constant are the source select. This will always be
11703       //   zero here. The DAG Combiner may combine an extract_elt index into
11704       //   these bits. For example (insert (extract, 3), 2) could be matched by
11705       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11706       // Bits [5:4] of the constant are the destination select. This is the
11707       //   value of the incoming immediate.
11708       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11709       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11710
11711       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11712       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11713         // If this is an insertion of 32-bits into the low 32-bits of
11714         // a vector, we prefer to generate a blend with immediate rather
11715         // than an insertps. Blends are simpler operations in hardware and so
11716         // will always have equal or better performance than insertps.
11717         // But if optimizing for size and there's a load folding opportunity,
11718         // generate insertps because blendps does not have a 32-bit memory
11719         // operand form.
11720         N2 = DAG.getIntPtrConstant(1, dl);
11721         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11722         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11723       }
11724       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11725       // Create this as a scalar to vector..
11726       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11727       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11728     }
11729
11730     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11731       // PINSR* works with constant index.
11732       return Op;
11733     }
11734   }
11735
11736   if (EltVT == MVT::i8)
11737     return SDValue();
11738
11739   if (EltVT.getSizeInBits() == 16) {
11740     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11741     // as its second argument.
11742     if (N1.getValueType() != MVT::i32)
11743       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11744     if (N2.getValueType() != MVT::i32)
11745       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11746     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11747   }
11748   return SDValue();
11749 }
11750
11751 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11752   SDLoc dl(Op);
11753   MVT OpVT = Op.getSimpleValueType();
11754
11755   // If this is a 256-bit vector result, first insert into a 128-bit
11756   // vector and then insert into the 256-bit vector.
11757   if (!OpVT.is128BitVector()) {
11758     // Insert into a 128-bit vector.
11759     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11760     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11761                                  OpVT.getVectorNumElements() / SizeFactor);
11762
11763     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11764
11765     // Insert the 128-bit vector.
11766     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11767   }
11768
11769   if (OpVT == MVT::v1i64 &&
11770       Op.getOperand(0).getValueType() == MVT::i64)
11771     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11772
11773   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11774   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11775   return DAG.getBitcast(
11776       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11777 }
11778
11779 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11780 // a simple subregister reference or explicit instructions to grab
11781 // upper bits of a vector.
11782 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11783                                       SelectionDAG &DAG) {
11784   SDLoc dl(Op);
11785   SDValue In =  Op.getOperand(0);
11786   SDValue Idx = Op.getOperand(1);
11787   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11788   MVT ResVT   = Op.getSimpleValueType();
11789   MVT InVT    = In.getSimpleValueType();
11790
11791   if (Subtarget->hasFp256()) {
11792     if (ResVT.is128BitVector() &&
11793         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11794         isa<ConstantSDNode>(Idx)) {
11795       return Extract128BitVector(In, IdxVal, DAG, dl);
11796     }
11797     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11798         isa<ConstantSDNode>(Idx)) {
11799       return Extract256BitVector(In, IdxVal, DAG, dl);
11800     }
11801   }
11802   return SDValue();
11803 }
11804
11805 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11806 // simple superregister reference or explicit instructions to insert
11807 // the upper bits of a vector.
11808 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11809                                      SelectionDAG &DAG) {
11810   if (!Subtarget->hasAVX())
11811     return SDValue();
11812
11813   SDLoc dl(Op);
11814   SDValue Vec = Op.getOperand(0);
11815   SDValue SubVec = Op.getOperand(1);
11816   SDValue Idx = Op.getOperand(2);
11817
11818   if (!isa<ConstantSDNode>(Idx))
11819     return SDValue();
11820
11821   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11822   MVT OpVT = Op.getSimpleValueType();
11823   MVT SubVecVT = SubVec.getSimpleValueType();
11824
11825   // Fold two 16-byte subvector loads into one 32-byte load:
11826   // (insert_subvector (insert_subvector undef, (load addr), 0),
11827   //                   (load addr + 16), Elts/2)
11828   // --> load32 addr
11829   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11830       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11831       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11832     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11833     if (Idx2 && Idx2->getZExtValue() == 0) {
11834       SDValue SubVec2 = Vec.getOperand(1);
11835       // If needed, look through a bitcast to get to the load.
11836       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11837         SubVec2 = SubVec2.getOperand(0);
11838
11839       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11840         bool Fast;
11841         unsigned Alignment = FirstLd->getAlignment();
11842         unsigned AS = FirstLd->getAddressSpace();
11843         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11844         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11845                                     OpVT, AS, Alignment, &Fast) && Fast) {
11846           SDValue Ops[] = { SubVec2, SubVec };
11847           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11848             return Ld;
11849         }
11850       }
11851     }
11852   }
11853
11854   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11855       SubVecVT.is128BitVector())
11856     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11857
11858   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11859     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11860
11861   if (OpVT.getVectorElementType() == MVT::i1)
11862     return Insert1BitVector(Op, DAG);
11863
11864   return SDValue();
11865 }
11866
11867 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11868 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11869 // one of the above mentioned nodes. It has to be wrapped because otherwise
11870 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11871 // be used to form addressing mode. These wrapped nodes will be selected
11872 // into MOV32ri.
11873 SDValue
11874 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11875   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11876
11877   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11878   // global base reg.
11879   unsigned char OpFlag = 0;
11880   unsigned WrapperKind = X86ISD::Wrapper;
11881   CodeModel::Model M = DAG.getTarget().getCodeModel();
11882
11883   if (Subtarget->isPICStyleRIPRel() &&
11884       (M == CodeModel::Small || M == CodeModel::Kernel))
11885     WrapperKind = X86ISD::WrapperRIP;
11886   else if (Subtarget->isPICStyleGOT())
11887     OpFlag = X86II::MO_GOTOFF;
11888   else if (Subtarget->isPICStyleStubPIC())
11889     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11890
11891   auto PtrVT = getPointerTy(DAG.getDataLayout());
11892   SDValue Result = DAG.getTargetConstantPool(
11893       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11894   SDLoc DL(CP);
11895   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11896   // With PIC, the address is actually $g + Offset.
11897   if (OpFlag) {
11898     Result =
11899         DAG.getNode(ISD::ADD, DL, PtrVT,
11900                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11901   }
11902
11903   return Result;
11904 }
11905
11906 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11907   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11908
11909   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11910   // global base reg.
11911   unsigned char OpFlag = 0;
11912   unsigned WrapperKind = X86ISD::Wrapper;
11913   CodeModel::Model M = DAG.getTarget().getCodeModel();
11914
11915   if (Subtarget->isPICStyleRIPRel() &&
11916       (M == CodeModel::Small || M == CodeModel::Kernel))
11917     WrapperKind = X86ISD::WrapperRIP;
11918   else if (Subtarget->isPICStyleGOT())
11919     OpFlag = X86II::MO_GOTOFF;
11920   else if (Subtarget->isPICStyleStubPIC())
11921     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11922
11923   auto PtrVT = getPointerTy(DAG.getDataLayout());
11924   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11925   SDLoc DL(JT);
11926   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11927
11928   // With PIC, the address is actually $g + Offset.
11929   if (OpFlag)
11930     Result =
11931         DAG.getNode(ISD::ADD, DL, PtrVT,
11932                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11933
11934   return Result;
11935 }
11936
11937 SDValue
11938 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11939   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11940
11941   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11942   // global base reg.
11943   unsigned char OpFlag = 0;
11944   unsigned WrapperKind = X86ISD::Wrapper;
11945   CodeModel::Model M = DAG.getTarget().getCodeModel();
11946
11947   if (Subtarget->isPICStyleRIPRel() &&
11948       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11949     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11950       OpFlag = X86II::MO_GOTPCREL;
11951     WrapperKind = X86ISD::WrapperRIP;
11952   } else if (Subtarget->isPICStyleGOT()) {
11953     OpFlag = X86II::MO_GOT;
11954   } else if (Subtarget->isPICStyleStubPIC()) {
11955     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11956   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11957     OpFlag = X86II::MO_DARWIN_NONLAZY;
11958   }
11959
11960   auto PtrVT = getPointerTy(DAG.getDataLayout());
11961   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11962
11963   SDLoc DL(Op);
11964   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11965
11966   // With PIC, the address is actually $g + Offset.
11967   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11968       !Subtarget->is64Bit()) {
11969     Result =
11970         DAG.getNode(ISD::ADD, DL, PtrVT,
11971                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11972   }
11973
11974   // For symbols that require a load from a stub to get the address, emit the
11975   // load.
11976   if (isGlobalStubReference(OpFlag))
11977     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11978                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11979                          false, false, false, 0);
11980
11981   return Result;
11982 }
11983
11984 SDValue
11985 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11986   // Create the TargetBlockAddressAddress node.
11987   unsigned char OpFlags =
11988     Subtarget->ClassifyBlockAddressReference();
11989   CodeModel::Model M = DAG.getTarget().getCodeModel();
11990   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11991   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11992   SDLoc dl(Op);
11993   auto PtrVT = getPointerTy(DAG.getDataLayout());
11994   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11995
11996   if (Subtarget->isPICStyleRIPRel() &&
11997       (M == CodeModel::Small || M == CodeModel::Kernel))
11998     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11999   else
12000     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12001
12002   // With PIC, the address is actually $g + Offset.
12003   if (isGlobalRelativeToPICBase(OpFlags)) {
12004     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12005                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12006   }
12007
12008   return Result;
12009 }
12010
12011 SDValue
12012 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
12013                                       int64_t Offset, SelectionDAG &DAG) const {
12014   // Create the TargetGlobalAddress node, folding in the constant
12015   // offset if it is legal.
12016   unsigned char OpFlags =
12017       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
12018   CodeModel::Model M = DAG.getTarget().getCodeModel();
12019   auto PtrVT = getPointerTy(DAG.getDataLayout());
12020   SDValue Result;
12021   if (OpFlags == X86II::MO_NO_FLAG &&
12022       X86::isOffsetSuitableForCodeModel(Offset, M)) {
12023     // A direct static reference to a global.
12024     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
12025     Offset = 0;
12026   } else {
12027     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
12028   }
12029
12030   if (Subtarget->isPICStyleRIPRel() &&
12031       (M == CodeModel::Small || M == CodeModel::Kernel))
12032     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12033   else
12034     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12035
12036   // With PIC, the address is actually $g + Offset.
12037   if (isGlobalRelativeToPICBase(OpFlags)) {
12038     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12039                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12040   }
12041
12042   // For globals that require a load from a stub to get the address, emit the
12043   // load.
12044   if (isGlobalStubReference(OpFlags))
12045     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
12046                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12047                          false, false, false, 0);
12048
12049   // If there was a non-zero offset that we didn't fold, create an explicit
12050   // addition for it.
12051   if (Offset != 0)
12052     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
12053                          DAG.getConstant(Offset, dl, PtrVT));
12054
12055   return Result;
12056 }
12057
12058 SDValue
12059 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12060   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12061   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12062   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12063 }
12064
12065 static SDValue
12066 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12067            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12068            unsigned char OperandFlags, bool LocalDynamic = false) {
12069   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12070   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12071   SDLoc dl(GA);
12072   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12073                                            GA->getValueType(0),
12074                                            GA->getOffset(),
12075                                            OperandFlags);
12076
12077   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12078                                            : X86ISD::TLSADDR;
12079
12080   if (InFlag) {
12081     SDValue Ops[] = { Chain,  TGA, *InFlag };
12082     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12083   } else {
12084     SDValue Ops[]  = { Chain, TGA };
12085     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12086   }
12087
12088   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12089   MFI->setAdjustsStack(true);
12090   MFI->setHasCalls(true);
12091
12092   SDValue Flag = Chain.getValue(1);
12093   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12094 }
12095
12096 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12097 static SDValue
12098 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12099                                 const EVT PtrVT) {
12100   SDValue InFlag;
12101   SDLoc dl(GA);  // ? function entry point might be better
12102   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12103                                    DAG.getNode(X86ISD::GlobalBaseReg,
12104                                                SDLoc(), PtrVT), InFlag);
12105   InFlag = Chain.getValue(1);
12106
12107   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12108 }
12109
12110 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12111 static SDValue
12112 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12113                                 const EVT PtrVT) {
12114   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12115                     X86::RAX, X86II::MO_TLSGD);
12116 }
12117
12118 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12119                                            SelectionDAG &DAG,
12120                                            const EVT PtrVT,
12121                                            bool is64Bit) {
12122   SDLoc dl(GA);
12123
12124   // Get the start address of the TLS block for this module.
12125   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12126       .getInfo<X86MachineFunctionInfo>();
12127   MFI->incNumLocalDynamicTLSAccesses();
12128
12129   SDValue Base;
12130   if (is64Bit) {
12131     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12132                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12133   } else {
12134     SDValue InFlag;
12135     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12136         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12137     InFlag = Chain.getValue(1);
12138     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12139                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12140   }
12141
12142   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12143   // of Base.
12144
12145   // Build x@dtpoff.
12146   unsigned char OperandFlags = X86II::MO_DTPOFF;
12147   unsigned WrapperKind = X86ISD::Wrapper;
12148   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12149                                            GA->getValueType(0),
12150                                            GA->getOffset(), OperandFlags);
12151   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12152
12153   // Add x@dtpoff with the base.
12154   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12155 }
12156
12157 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12158 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12159                                    const EVT PtrVT, TLSModel::Model model,
12160                                    bool is64Bit, bool isPIC) {
12161   SDLoc dl(GA);
12162
12163   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12164   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12165                                                          is64Bit ? 257 : 256));
12166
12167   SDValue ThreadPointer =
12168       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12169                   MachinePointerInfo(Ptr), false, false, false, 0);
12170
12171   unsigned char OperandFlags = 0;
12172   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12173   // initialexec.
12174   unsigned WrapperKind = X86ISD::Wrapper;
12175   if (model == TLSModel::LocalExec) {
12176     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12177   } else if (model == TLSModel::InitialExec) {
12178     if (is64Bit) {
12179       OperandFlags = X86II::MO_GOTTPOFF;
12180       WrapperKind = X86ISD::WrapperRIP;
12181     } else {
12182       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12183     }
12184   } else {
12185     llvm_unreachable("Unexpected model");
12186   }
12187
12188   // emit "addl x@ntpoff,%eax" (local exec)
12189   // or "addl x@indntpoff,%eax" (initial exec)
12190   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12191   SDValue TGA =
12192       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12193                                  GA->getOffset(), OperandFlags);
12194   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12195
12196   if (model == TLSModel::InitialExec) {
12197     if (isPIC && !is64Bit) {
12198       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12199                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12200                            Offset);
12201     }
12202
12203     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12204                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12205                          false, false, false, 0);
12206   }
12207
12208   // The address of the thread local variable is the add of the thread
12209   // pointer with the offset of the variable.
12210   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12211 }
12212
12213 SDValue
12214 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12215
12216   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12217   const GlobalValue *GV = GA->getGlobal();
12218   auto PtrVT = getPointerTy(DAG.getDataLayout());
12219
12220   if (Subtarget->isTargetELF()) {
12221     if (DAG.getTarget().Options.EmulatedTLS)
12222       return LowerToTLSEmulatedModel(GA, DAG);
12223     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12224     switch (model) {
12225       case TLSModel::GeneralDynamic:
12226         if (Subtarget->is64Bit())
12227           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12228         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12229       case TLSModel::LocalDynamic:
12230         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12231                                            Subtarget->is64Bit());
12232       case TLSModel::InitialExec:
12233       case TLSModel::LocalExec:
12234         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12235                                    DAG.getTarget().getRelocationModel() ==
12236                                        Reloc::PIC_);
12237     }
12238     llvm_unreachable("Unknown TLS model.");
12239   }
12240
12241   if (Subtarget->isTargetDarwin()) {
12242     // Darwin only has one model of TLS.  Lower to that.
12243     unsigned char OpFlag = 0;
12244     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12245                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12246
12247     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12248     // global base reg.
12249     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12250                  !Subtarget->is64Bit();
12251     if (PIC32)
12252       OpFlag = X86II::MO_TLVP_PIC_BASE;
12253     else
12254       OpFlag = X86II::MO_TLVP;
12255     SDLoc DL(Op);
12256     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12257                                                 GA->getValueType(0),
12258                                                 GA->getOffset(), OpFlag);
12259     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12260
12261     // With PIC32, the address is actually $g + Offset.
12262     if (PIC32)
12263       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12264                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12265                            Offset);
12266
12267     // Lowering the machine isd will make sure everything is in the right
12268     // location.
12269     SDValue Chain = DAG.getEntryNode();
12270     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12271     SDValue Args[] = { Chain, Offset };
12272     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12273
12274     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12275     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12276     MFI->setAdjustsStack(true);
12277
12278     // And our return value (tls address) is in the standard call return value
12279     // location.
12280     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12281     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12282   }
12283
12284   if (Subtarget->isTargetKnownWindowsMSVC() ||
12285       Subtarget->isTargetWindowsGNU()) {
12286     // Just use the implicit TLS architecture
12287     // Need to generate someting similar to:
12288     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12289     //                                  ; from TEB
12290     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12291     //   mov     rcx, qword [rdx+rcx*8]
12292     //   mov     eax, .tls$:tlsvar
12293     //   [rax+rcx] contains the address
12294     // Windows 64bit: gs:0x58
12295     // Windows 32bit: fs:__tls_array
12296
12297     SDLoc dl(GA);
12298     SDValue Chain = DAG.getEntryNode();
12299
12300     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12301     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12302     // use its literal value of 0x2C.
12303     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12304                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12305                                                              256)
12306                                         : Type::getInt32PtrTy(*DAG.getContext(),
12307                                                               257));
12308
12309     SDValue TlsArray = Subtarget->is64Bit()
12310                            ? DAG.getIntPtrConstant(0x58, dl)
12311                            : (Subtarget->isTargetWindowsGNU()
12312                                   ? DAG.getIntPtrConstant(0x2C, dl)
12313                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12314
12315     SDValue ThreadPointer =
12316         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12317                     false, false, 0);
12318
12319     SDValue res;
12320     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12321       res = ThreadPointer;
12322     } else {
12323       // Load the _tls_index variable
12324       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12325       if (Subtarget->is64Bit())
12326         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12327                              MachinePointerInfo(), MVT::i32, false, false,
12328                              false, 0);
12329       else
12330         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12331                           false, false, 0);
12332
12333       auto &DL = DAG.getDataLayout();
12334       SDValue Scale =
12335           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12336       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12337
12338       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12339     }
12340
12341     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12342                       false, 0);
12343
12344     // Get the offset of start of .tls section
12345     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12346                                              GA->getValueType(0),
12347                                              GA->getOffset(), X86II::MO_SECREL);
12348     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12349
12350     // The address of the thread local variable is the add of the thread
12351     // pointer with the offset of the variable.
12352     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12353   }
12354
12355   llvm_unreachable("TLS not implemented for this target.");
12356 }
12357
12358 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12359 /// and take a 2 x i32 value to shift plus a shift amount.
12360 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12361   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12362   MVT VT = Op.getSimpleValueType();
12363   unsigned VTBits = VT.getSizeInBits();
12364   SDLoc dl(Op);
12365   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12366   SDValue ShOpLo = Op.getOperand(0);
12367   SDValue ShOpHi = Op.getOperand(1);
12368   SDValue ShAmt  = Op.getOperand(2);
12369   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12370   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12371   // during isel.
12372   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12373                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12374   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12375                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12376                        : DAG.getConstant(0, dl, VT);
12377
12378   SDValue Tmp2, Tmp3;
12379   if (Op.getOpcode() == ISD::SHL_PARTS) {
12380     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12381     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12382   } else {
12383     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12384     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12385   }
12386
12387   // If the shift amount is larger or equal than the width of a part we can't
12388   // rely on the results of shld/shrd. Insert a test and select the appropriate
12389   // values for large shift amounts.
12390   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12391                                 DAG.getConstant(VTBits, dl, MVT::i8));
12392   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12393                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12394
12395   SDValue Hi, Lo;
12396   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12397   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12398   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12399
12400   if (Op.getOpcode() == ISD::SHL_PARTS) {
12401     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12402     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12403   } else {
12404     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12405     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12406   }
12407
12408   SDValue Ops[2] = { Lo, Hi };
12409   return DAG.getMergeValues(Ops, dl);
12410 }
12411
12412 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12413                                            SelectionDAG &DAG) const {
12414   SDValue Src = Op.getOperand(0);
12415   MVT SrcVT = Src.getSimpleValueType();
12416   MVT VT = Op.getSimpleValueType();
12417   SDLoc dl(Op);
12418
12419   if (SrcVT.isVector()) {
12420     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12421       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12422                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12423                          DAG.getUNDEF(SrcVT)));
12424     }
12425     if (SrcVT.getVectorElementType() == MVT::i1) {
12426       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12427       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12428                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12429     }
12430     return SDValue();
12431   }
12432
12433   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12434          "Unknown SINT_TO_FP to lower!");
12435
12436   // These are really Legal; return the operand so the caller accepts it as
12437   // Legal.
12438   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12439     return Op;
12440   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12441       Subtarget->is64Bit()) {
12442     return Op;
12443   }
12444
12445   unsigned Size = SrcVT.getSizeInBits()/8;
12446   MachineFunction &MF = DAG.getMachineFunction();
12447   auto PtrVT = getPointerTy(MF.getDataLayout());
12448   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12449   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12450   SDValue Chain = DAG.getStore(
12451       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12452       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12453       false, 0);
12454   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12455 }
12456
12457 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12458                                      SDValue StackSlot,
12459                                      SelectionDAG &DAG) const {
12460   // Build the FILD
12461   SDLoc DL(Op);
12462   SDVTList Tys;
12463   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12464   if (useSSE)
12465     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12466   else
12467     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12468
12469   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12470
12471   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12472   MachineMemOperand *MMO;
12473   if (FI) {
12474     int SSFI = FI->getIndex();
12475     MMO = DAG.getMachineFunction().getMachineMemOperand(
12476         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12477         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12478   } else {
12479     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12480     StackSlot = StackSlot.getOperand(1);
12481   }
12482   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12483   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12484                                            X86ISD::FILD, DL,
12485                                            Tys, Ops, SrcVT, MMO);
12486
12487   if (useSSE) {
12488     Chain = Result.getValue(1);
12489     SDValue InFlag = Result.getValue(2);
12490
12491     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12492     // shouldn't be necessary except that RFP cannot be live across
12493     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12494     MachineFunction &MF = DAG.getMachineFunction();
12495     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12496     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12497     auto PtrVT = getPointerTy(MF.getDataLayout());
12498     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12499     Tys = DAG.getVTList(MVT::Other);
12500     SDValue Ops[] = {
12501       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12502     };
12503     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12504         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12505         MachineMemOperand::MOStore, SSFISize, SSFISize);
12506
12507     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12508                                     Ops, Op.getValueType(), MMO);
12509     Result = DAG.getLoad(
12510         Op.getValueType(), DL, Chain, StackSlot,
12511         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12512         false, false, false, 0);
12513   }
12514
12515   return Result;
12516 }
12517
12518 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12519 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12520                                                SelectionDAG &DAG) const {
12521   // This algorithm is not obvious. Here it is what we're trying to output:
12522   /*
12523      movq       %rax,  %xmm0
12524      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12525      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12526      #ifdef __SSE3__
12527        haddpd   %xmm0, %xmm0
12528      #else
12529        pshufd   $0x4e, %xmm0, %xmm1
12530        addpd    %xmm1, %xmm0
12531      #endif
12532   */
12533
12534   SDLoc dl(Op);
12535   LLVMContext *Context = DAG.getContext();
12536
12537   // Build some magic constants.
12538   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12539   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12540   auto PtrVT = getPointerTy(DAG.getDataLayout());
12541   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12542
12543   SmallVector<Constant*,2> CV1;
12544   CV1.push_back(
12545     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12546                                       APInt(64, 0x4330000000000000ULL))));
12547   CV1.push_back(
12548     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12549                                       APInt(64, 0x4530000000000000ULL))));
12550   Constant *C1 = ConstantVector::get(CV1);
12551   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12552
12553   // Load the 64-bit value into an XMM register.
12554   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12555                             Op.getOperand(0));
12556   SDValue CLod0 =
12557       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12558                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12559                   false, false, false, 16);
12560   SDValue Unpck1 =
12561       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12562
12563   SDValue CLod1 =
12564       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12565                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12566                   false, false, false, 16);
12567   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12568   // TODO: Are there any fast-math-flags to propagate here?
12569   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12570   SDValue Result;
12571
12572   if (Subtarget->hasSSE3()) {
12573     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12574     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12575   } else {
12576     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12577     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12578                                            S2F, 0x4E, DAG);
12579     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12580                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12581   }
12582
12583   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12584                      DAG.getIntPtrConstant(0, dl));
12585 }
12586
12587 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12588 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12589                                                SelectionDAG &DAG) const {
12590   SDLoc dl(Op);
12591   // FP constant to bias correct the final result.
12592   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12593                                    MVT::f64);
12594
12595   // Load the 32-bit value into an XMM register.
12596   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12597                              Op.getOperand(0));
12598
12599   // Zero out the upper parts of the register.
12600   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12601
12602   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12603                      DAG.getBitcast(MVT::v2f64, Load),
12604                      DAG.getIntPtrConstant(0, dl));
12605
12606   // Or the load with the bias.
12607   SDValue Or = DAG.getNode(
12608       ISD::OR, dl, MVT::v2i64,
12609       DAG.getBitcast(MVT::v2i64,
12610                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12611       DAG.getBitcast(MVT::v2i64,
12612                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12613   Or =
12614       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12615                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12616
12617   // Subtract the bias.
12618   // TODO: Are there any fast-math-flags to propagate here?
12619   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12620
12621   // Handle final rounding.
12622   MVT DestVT = Op.getSimpleValueType();
12623
12624   if (DestVT.bitsLT(MVT::f64))
12625     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12626                        DAG.getIntPtrConstant(0, dl));
12627   if (DestVT.bitsGT(MVT::f64))
12628     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12629
12630   // Handle final rounding.
12631   return Sub;
12632 }
12633
12634 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12635                                      const X86Subtarget &Subtarget) {
12636   // The algorithm is the following:
12637   // #ifdef __SSE4_1__
12638   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12639   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12640   //                                 (uint4) 0x53000000, 0xaa);
12641   // #else
12642   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12643   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12644   // #endif
12645   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12646   //     return (float4) lo + fhi;
12647
12648   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12649   // reassociate the two FADDs, and if we do that, the algorithm fails
12650   // spectacularly (PR24512).
12651   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12652   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12653   // there's also the MachineCombiner reassociations happening on Machine IR.
12654   if (DAG.getTarget().Options.UnsafeFPMath)
12655     return SDValue();
12656
12657   SDLoc DL(Op);
12658   SDValue V = Op->getOperand(0);
12659   MVT VecIntVT = V.getSimpleValueType();
12660   bool Is128 = VecIntVT == MVT::v4i32;
12661   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12662   // If we convert to something else than the supported type, e.g., to v4f64,
12663   // abort early.
12664   if (VecFloatVT != Op->getSimpleValueType(0))
12665     return SDValue();
12666
12667   unsigned NumElts = VecIntVT.getVectorNumElements();
12668   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12669          "Unsupported custom type");
12670   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12671
12672   // In the #idef/#else code, we have in common:
12673   // - The vector of constants:
12674   // -- 0x4b000000
12675   // -- 0x53000000
12676   // - A shift:
12677   // -- v >> 16
12678
12679   // Create the splat vector for 0x4b000000.
12680   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12681   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12682                            CstLow, CstLow, CstLow, CstLow};
12683   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12684                                   makeArrayRef(&CstLowArray[0], NumElts));
12685   // Create the splat vector for 0x53000000.
12686   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12687   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12688                             CstHigh, CstHigh, CstHigh, CstHigh};
12689   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12690                                    makeArrayRef(&CstHighArray[0], NumElts));
12691
12692   // Create the right shift.
12693   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12694   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12695                              CstShift, CstShift, CstShift, CstShift};
12696   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12697                                     makeArrayRef(&CstShiftArray[0], NumElts));
12698   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12699
12700   SDValue Low, High;
12701   if (Subtarget.hasSSE41()) {
12702     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12703     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12704     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12705     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12706     // Low will be bitcasted right away, so do not bother bitcasting back to its
12707     // original type.
12708     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12709                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12710     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12711     //                                 (uint4) 0x53000000, 0xaa);
12712     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12713     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12714     // High will be bitcasted right away, so do not bother bitcasting back to
12715     // its original type.
12716     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12717                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12718   } else {
12719     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12720     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12721                                      CstMask, CstMask, CstMask);
12722     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12723     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12724     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12725
12726     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12727     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12728   }
12729
12730   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12731   SDValue CstFAdd = DAG.getConstantFP(
12732       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12733   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12734                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12735   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12736                                    makeArrayRef(&CstFAddArray[0], NumElts));
12737
12738   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12739   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12740   // TODO: Are there any fast-math-flags to propagate here?
12741   SDValue FHigh =
12742       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12743   //     return (float4) lo + fhi;
12744   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12745   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12746 }
12747
12748 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12749                                                SelectionDAG &DAG) const {
12750   SDValue N0 = Op.getOperand(0);
12751   MVT SVT = N0.getSimpleValueType();
12752   SDLoc dl(Op);
12753
12754   switch (SVT.SimpleTy) {
12755   default:
12756     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12757   case MVT::v4i8:
12758   case MVT::v4i16:
12759   case MVT::v8i8:
12760   case MVT::v8i16: {
12761     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12762     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12763                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12764   }
12765   case MVT::v4i32:
12766   case MVT::v8i32:
12767     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12768   case MVT::v16i8:
12769   case MVT::v16i16:
12770     assert(Subtarget->hasAVX512());
12771     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12772                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12773   }
12774 }
12775
12776 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12777                                            SelectionDAG &DAG) const {
12778   SDValue N0 = Op.getOperand(0);
12779   SDLoc dl(Op);
12780   auto PtrVT = getPointerTy(DAG.getDataLayout());
12781
12782   if (Op.getSimpleValueType().isVector())
12783     return lowerUINT_TO_FP_vec(Op, DAG);
12784
12785   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12786   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12787   // the optimization here.
12788   if (DAG.SignBitIsZero(N0))
12789     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12790
12791   MVT SrcVT = N0.getSimpleValueType();
12792   MVT DstVT = Op.getSimpleValueType();
12793
12794   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12795       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12796     // Conversions from unsigned i32 to f32/f64 are legal,
12797     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12798     return Op;
12799   }
12800
12801   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12802     return LowerUINT_TO_FP_i64(Op, DAG);
12803   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12804     return LowerUINT_TO_FP_i32(Op, DAG);
12805   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12806     return SDValue();
12807
12808   // Make a 64-bit buffer, and use it to build an FILD.
12809   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12810   if (SrcVT == MVT::i32) {
12811     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12812     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12813     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12814                                   StackSlot, MachinePointerInfo(),
12815                                   false, false, 0);
12816     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12817                                   OffsetSlot, MachinePointerInfo(),
12818                                   false, false, 0);
12819     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12820     return Fild;
12821   }
12822
12823   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12824   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12825                                StackSlot, MachinePointerInfo(),
12826                                false, false, 0);
12827   // For i64 source, we need to add the appropriate power of 2 if the input
12828   // was negative.  This is the same as the optimization in
12829   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12830   // we must be careful to do the computation in x87 extended precision, not
12831   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12832   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12833   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12834       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12835       MachineMemOperand::MOLoad, 8, 8);
12836
12837   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12838   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12839   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12840                                          MVT::i64, MMO);
12841
12842   APInt FF(32, 0x5F800000ULL);
12843
12844   // Check whether the sign bit is set.
12845   SDValue SignSet = DAG.getSetCC(
12846       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12847       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12848
12849   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12850   SDValue FudgePtr = DAG.getConstantPool(
12851       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12852
12853   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12854   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12855   SDValue Four = DAG.getIntPtrConstant(4, dl);
12856   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12857                                Zero, Four);
12858   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12859
12860   // Load the value out, extending it from f32 to f80.
12861   // FIXME: Avoid the extend by constructing the right constant pool?
12862   SDValue Fudge = DAG.getExtLoad(
12863       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12864       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12865       false, false, false, 4);
12866   // Extend everything to 80 bits to force it to be done on x87.
12867   // TODO: Are there any fast-math-flags to propagate here?
12868   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12869   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12870                      DAG.getIntPtrConstant(0, dl));
12871 }
12872
12873 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12874 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12875 // just return an <SDValue(), SDValue()> pair.
12876 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12877 // to i16, i32 or i64, and we lower it to a legal sequence.
12878 // If lowered to the final integer result we return a <result, SDValue()> pair.
12879 // Otherwise we lower it to a sequence ending with a FIST, return a
12880 // <FIST, StackSlot> pair, and the caller is responsible for loading
12881 // the final integer result from StackSlot.
12882 std::pair<SDValue,SDValue>
12883 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12884                                    bool IsSigned, bool IsReplace) const {
12885   SDLoc DL(Op);
12886
12887   EVT DstTy = Op.getValueType();
12888   EVT TheVT = Op.getOperand(0).getValueType();
12889   auto PtrVT = getPointerTy(DAG.getDataLayout());
12890
12891   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12892     // f16 must be promoted before using the lowering in this routine.
12893     // fp128 does not use this lowering.
12894     return std::make_pair(SDValue(), SDValue());
12895   }
12896
12897   // If using FIST to compute an unsigned i64, we'll need some fixup
12898   // to handle values above the maximum signed i64.  A FIST is always
12899   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12900   bool UnsignedFixup = !IsSigned &&
12901                        DstTy == MVT::i64 &&
12902                        (!Subtarget->is64Bit() ||
12903                         !isScalarFPTypeInSSEReg(TheVT));
12904
12905   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12906     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12907     // The low 32 bits of the fist result will have the correct uint32 result.
12908     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12909     DstTy = MVT::i64;
12910   }
12911
12912   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12913          DstTy.getSimpleVT() >= MVT::i16 &&
12914          "Unknown FP_TO_INT to lower!");
12915
12916   // These are really Legal.
12917   if (DstTy == MVT::i32 &&
12918       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12919     return std::make_pair(SDValue(), SDValue());
12920   if (Subtarget->is64Bit() &&
12921       DstTy == MVT::i64 &&
12922       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12923     return std::make_pair(SDValue(), SDValue());
12924
12925   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12926   // stack slot.
12927   MachineFunction &MF = DAG.getMachineFunction();
12928   unsigned MemSize = DstTy.getSizeInBits()/8;
12929   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12930   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12931
12932   unsigned Opc;
12933   switch (DstTy.getSimpleVT().SimpleTy) {
12934   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12935   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12936   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12937   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12938   }
12939
12940   SDValue Chain = DAG.getEntryNode();
12941   SDValue Value = Op.getOperand(0);
12942   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12943
12944   if (UnsignedFixup) {
12945     //
12946     // Conversion to unsigned i64 is implemented with a select,
12947     // depending on whether the source value fits in the range
12948     // of a signed i64.  Let Thresh be the FP equivalent of
12949     // 0x8000000000000000ULL.
12950     //
12951     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12952     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12953     //  Fist-to-mem64 FistSrc
12954     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12955     //  to XOR'ing the high 32 bits with Adjust.
12956     //
12957     // Being a power of 2, Thresh is exactly representable in all FP formats.
12958     // For X87 we'd like to use the smallest FP type for this constant, but
12959     // for DAG type consistency we have to match the FP operand type.
12960
12961     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12962     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12963     bool LosesInfo = false;
12964     if (TheVT == MVT::f64)
12965       // The rounding mode is irrelevant as the conversion should be exact.
12966       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12967                               &LosesInfo);
12968     else if (TheVT == MVT::f80)
12969       Status = Thresh.convert(APFloat::x87DoubleExtended,
12970                               APFloat::rmNearestTiesToEven, &LosesInfo);
12971
12972     assert(Status == APFloat::opOK && !LosesInfo &&
12973            "FP conversion should have been exact");
12974
12975     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12976
12977     SDValue Cmp = DAG.getSetCC(DL,
12978                                getSetCCResultType(DAG.getDataLayout(),
12979                                                   *DAG.getContext(), TheVT),
12980                                Value, ThreshVal, ISD::SETLT);
12981     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12982                            DAG.getConstant(0, DL, MVT::i32),
12983                            DAG.getConstant(0x80000000, DL, MVT::i32));
12984     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12985     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12986                                               *DAG.getContext(), TheVT),
12987                        Value, ThreshVal, ISD::SETLT);
12988     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12989   }
12990
12991   // FIXME This causes a redundant load/store if the SSE-class value is already
12992   // in memory, such as if it is on the callstack.
12993   if (isScalarFPTypeInSSEReg(TheVT)) {
12994     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12995     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12996                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12997                          false, 0);
12998     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12999     SDValue Ops[] = {
13000       Chain, StackSlot, DAG.getValueType(TheVT)
13001     };
13002
13003     MachineMemOperand *MMO =
13004         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13005                                 MachineMemOperand::MOLoad, MemSize, MemSize);
13006     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
13007     Chain = Value.getValue(1);
13008     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
13009     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
13010   }
13011
13012   MachineMemOperand *MMO =
13013       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13014                               MachineMemOperand::MOStore, MemSize, MemSize);
13015
13016   if (UnsignedFixup) {
13017
13018     // Insert the FIST, load its result as two i32's,
13019     // and XOR the high i32 with Adjust.
13020
13021     SDValue FistOps[] = { Chain, Value, StackSlot };
13022     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13023                                            FistOps, DstTy, MMO);
13024
13025     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
13026                                 MachinePointerInfo(),
13027                                 false, false, false, 0);
13028     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
13029                                    DAG.getConstant(4, DL, PtrVT));
13030
13031     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
13032                                  MachinePointerInfo(),
13033                                  false, false, false, 0);
13034     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
13035
13036     if (Subtarget->is64Bit()) {
13037       // Join High32 and Low32 into a 64-bit result.
13038       // (High32 << 32) | Low32
13039       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
13040       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
13041       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
13042                            DAG.getConstant(32, DL, MVT::i8));
13043       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
13044       return std::make_pair(Result, SDValue());
13045     }
13046
13047     SDValue ResultOps[] = { Low32, High32 };
13048
13049     SDValue pair = IsReplace
13050       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
13051       : DAG.getMergeValues(ResultOps, DL);
13052     return std::make_pair(pair, SDValue());
13053   } else {
13054     // Build the FP_TO_INT*_IN_MEM
13055     SDValue Ops[] = { Chain, Value, StackSlot };
13056     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13057                                            Ops, DstTy, MMO);
13058     return std::make_pair(FIST, StackSlot);
13059   }
13060 }
13061
13062 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13063                               const X86Subtarget *Subtarget) {
13064   MVT VT = Op->getSimpleValueType(0);
13065   SDValue In = Op->getOperand(0);
13066   MVT InVT = In.getSimpleValueType();
13067   SDLoc dl(Op);
13068
13069   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13070     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13071
13072   // Optimize vectors in AVX mode:
13073   //
13074   //   v8i16 -> v8i32
13075   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13076   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13077   //   Concat upper and lower parts.
13078   //
13079   //   v4i32 -> v4i64
13080   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13081   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13082   //   Concat upper and lower parts.
13083   //
13084
13085   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13086       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13087       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13088     return SDValue();
13089
13090   if (Subtarget->hasInt256())
13091     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13092
13093   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13094   SDValue Undef = DAG.getUNDEF(InVT);
13095   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13096   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13097   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13098
13099   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13100                              VT.getVectorNumElements()/2);
13101
13102   OpLo = DAG.getBitcast(HVT, OpLo);
13103   OpHi = DAG.getBitcast(HVT, OpHi);
13104
13105   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13106 }
13107
13108 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13109                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13110   MVT VT = Op->getSimpleValueType(0);
13111   SDValue In = Op->getOperand(0);
13112   MVT InVT = In.getSimpleValueType();
13113   SDLoc DL(Op);
13114   unsigned int NumElts = VT.getVectorNumElements();
13115   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13116     return SDValue();
13117
13118   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13119     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13120
13121   assert(InVT.getVectorElementType() == MVT::i1);
13122   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13123   SDValue One =
13124    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13125   SDValue Zero =
13126    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13127
13128   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13129   if (VT.is512BitVector())
13130     return V;
13131   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13132 }
13133
13134 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13135                                SelectionDAG &DAG) {
13136   if (Subtarget->hasFp256())
13137     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13138       return Res;
13139
13140   return SDValue();
13141 }
13142
13143 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13144                                 SelectionDAG &DAG) {
13145   SDLoc DL(Op);
13146   MVT VT = Op.getSimpleValueType();
13147   SDValue In = Op.getOperand(0);
13148   MVT SVT = In.getSimpleValueType();
13149
13150   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13151     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13152
13153   if (Subtarget->hasFp256())
13154     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13155       return Res;
13156
13157   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13158          VT.getVectorNumElements() != SVT.getVectorNumElements());
13159   return SDValue();
13160 }
13161
13162 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13163   SDLoc DL(Op);
13164   MVT VT = Op.getSimpleValueType();
13165   SDValue In = Op.getOperand(0);
13166   MVT InVT = In.getSimpleValueType();
13167
13168   if (VT == MVT::i1) {
13169     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13170            "Invalid scalar TRUNCATE operation");
13171     if (InVT.getSizeInBits() >= 32)
13172       return SDValue();
13173     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13174     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13175   }
13176   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13177          "Invalid TRUNCATE operation");
13178
13179   // move vector to mask - truncate solution for SKX
13180   if (VT.getVectorElementType() == MVT::i1) {
13181     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13182         Subtarget->hasBWI())
13183       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13184     if ((InVT.is256BitVector() || InVT.is128BitVector())
13185         && InVT.getScalarSizeInBits() <= 16 &&
13186         Subtarget->hasBWI() && Subtarget->hasVLX())
13187       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13188     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13189         Subtarget->hasDQI())
13190       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13191     if ((InVT.is256BitVector() || InVT.is128BitVector())
13192         && InVT.getScalarSizeInBits() >= 32 &&
13193         Subtarget->hasDQI() && Subtarget->hasVLX())
13194       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13195   }
13196
13197   if (VT.getVectorElementType() == MVT::i1) {
13198     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13199     unsigned NumElts = InVT.getVectorNumElements();
13200     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13201     if (InVT.getSizeInBits() < 512) {
13202       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13203       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13204       InVT = ExtVT;
13205     }
13206
13207     SDValue OneV =
13208      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13209     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13210     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13211   }
13212
13213   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13214   if (Subtarget->hasAVX512()) {
13215     // word to byte only under BWI
13216     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13217       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13218                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13219     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13220   }
13221   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13222     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13223     if (Subtarget->hasInt256()) {
13224       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13225       In = DAG.getBitcast(MVT::v8i32, In);
13226       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13227                                 ShufMask);
13228       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13229                          DAG.getIntPtrConstant(0, DL));
13230     }
13231
13232     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13233                                DAG.getIntPtrConstant(0, DL));
13234     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13235                                DAG.getIntPtrConstant(2, DL));
13236     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13237     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13238     static const int ShufMask[] = {0, 2, 4, 6};
13239     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13240   }
13241
13242   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13243     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13244     if (Subtarget->hasInt256()) {
13245       In = DAG.getBitcast(MVT::v32i8, In);
13246
13247       SmallVector<SDValue,32> pshufbMask;
13248       for (unsigned i = 0; i < 2; ++i) {
13249         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13250         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13251         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13252         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13253         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13254         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13255         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13256         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13257         for (unsigned j = 0; j < 8; ++j)
13258           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13259       }
13260       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13261       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13262       In = DAG.getBitcast(MVT::v4i64, In);
13263
13264       static const int ShufMask[] = {0,  2,  -1,  -1};
13265       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13266                                 &ShufMask[0]);
13267       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13268                        DAG.getIntPtrConstant(0, DL));
13269       return DAG.getBitcast(VT, In);
13270     }
13271
13272     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13273                                DAG.getIntPtrConstant(0, DL));
13274
13275     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13276                                DAG.getIntPtrConstant(4, DL));
13277
13278     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13279     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13280
13281     // The PSHUFB mask:
13282     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13283                                    -1, -1, -1, -1, -1, -1, -1, -1};
13284
13285     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13286     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13287     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13288
13289     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13290     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13291
13292     // The MOVLHPS Mask:
13293     static const int ShufMask2[] = {0, 1, 4, 5};
13294     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13295     return DAG.getBitcast(MVT::v8i16, res);
13296   }
13297
13298   // Handle truncation of V256 to V128 using shuffles.
13299   if (!VT.is128BitVector() || !InVT.is256BitVector())
13300     return SDValue();
13301
13302   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13303
13304   unsigned NumElems = VT.getVectorNumElements();
13305   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13306
13307   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13308   // Prepare truncation shuffle mask
13309   for (unsigned i = 0; i != NumElems; ++i)
13310     MaskVec[i] = i * 2;
13311   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13312                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13313   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13314                      DAG.getIntPtrConstant(0, DL));
13315 }
13316
13317 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13318                                            SelectionDAG &DAG) const {
13319   assert(!Op.getSimpleValueType().isVector());
13320
13321   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13322     /*IsSigned=*/ true, /*IsReplace=*/ false);
13323   SDValue FIST = Vals.first, StackSlot = Vals.second;
13324   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13325   if (!FIST.getNode())
13326     return Op;
13327
13328   if (StackSlot.getNode())
13329     // Load the result.
13330     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13331                        FIST, StackSlot, MachinePointerInfo(),
13332                        false, false, false, 0);
13333
13334   // The node is the result.
13335   return FIST;
13336 }
13337
13338 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13339                                            SelectionDAG &DAG) const {
13340   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13341     /*IsSigned=*/ false, /*IsReplace=*/ false);
13342   SDValue FIST = Vals.first, StackSlot = Vals.second;
13343   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13344   if (!FIST.getNode())
13345     return Op;
13346
13347   if (StackSlot.getNode())
13348     // Load the result.
13349     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13350                        FIST, StackSlot, MachinePointerInfo(),
13351                        false, false, false, 0);
13352
13353   // The node is the result.
13354   return FIST;
13355 }
13356
13357 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13358   SDLoc DL(Op);
13359   MVT VT = Op.getSimpleValueType();
13360   SDValue In = Op.getOperand(0);
13361   MVT SVT = In.getSimpleValueType();
13362
13363   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13364
13365   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13366                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13367                                  In, DAG.getUNDEF(SVT)));
13368 }
13369
13370 /// The only differences between FABS and FNEG are the mask and the logic op.
13371 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13372 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13373   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13374          "Wrong opcode for lowering FABS or FNEG.");
13375
13376   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13377
13378   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13379   // into an FNABS. We'll lower the FABS after that if it is still in use.
13380   if (IsFABS)
13381     for (SDNode *User : Op->uses())
13382       if (User->getOpcode() == ISD::FNEG)
13383         return Op;
13384
13385   SDLoc dl(Op);
13386   MVT VT = Op.getSimpleValueType();
13387
13388   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13389   // decide if we should generate a 16-byte constant mask when we only need 4 or
13390   // 8 bytes for the scalar case.
13391
13392   MVT LogicVT;
13393   MVT EltVT;
13394   unsigned NumElts;
13395
13396   if (VT.isVector()) {
13397     LogicVT = VT;
13398     EltVT = VT.getVectorElementType();
13399     NumElts = VT.getVectorNumElements();
13400   } else {
13401     // There are no scalar bitwise logical SSE/AVX instructions, so we
13402     // generate a 16-byte vector constant and logic op even for the scalar case.
13403     // Using a 16-byte mask allows folding the load of the mask with
13404     // the logic op, so it can save (~4 bytes) on code size.
13405     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13406     EltVT = VT;
13407     NumElts = (VT == MVT::f64) ? 2 : 4;
13408   }
13409
13410   unsigned EltBits = EltVT.getSizeInBits();
13411   LLVMContext *Context = DAG.getContext();
13412   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13413   APInt MaskElt =
13414     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13415   Constant *C = ConstantInt::get(*Context, MaskElt);
13416   C = ConstantVector::getSplat(NumElts, C);
13417   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13418   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13419   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13420   SDValue Mask =
13421       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13422                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13423                   false, false, false, Alignment);
13424
13425   SDValue Op0 = Op.getOperand(0);
13426   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13427   unsigned LogicOp =
13428     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13429   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13430
13431   if (VT.isVector())
13432     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13433
13434   // For the scalar case extend to a 128-bit vector, perform the logic op,
13435   // and extract the scalar result back out.
13436   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13437   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13438   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13439                      DAG.getIntPtrConstant(0, dl));
13440 }
13441
13442 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13443   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13444   LLVMContext *Context = DAG.getContext();
13445   SDValue Op0 = Op.getOperand(0);
13446   SDValue Op1 = Op.getOperand(1);
13447   SDLoc dl(Op);
13448   MVT VT = Op.getSimpleValueType();
13449   MVT SrcVT = Op1.getSimpleValueType();
13450
13451   // If second operand is smaller, extend it first.
13452   if (SrcVT.bitsLT(VT)) {
13453     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13454     SrcVT = VT;
13455   }
13456   // And if it is bigger, shrink it first.
13457   if (SrcVT.bitsGT(VT)) {
13458     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13459     SrcVT = VT;
13460   }
13461
13462   // At this point the operands and the result should have the same
13463   // type, and that won't be f80 since that is not custom lowered.
13464
13465   const fltSemantics &Sem =
13466       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13467   const unsigned SizeInBits = VT.getSizeInBits();
13468
13469   SmallVector<Constant *, 4> CV(
13470       VT == MVT::f64 ? 2 : 4,
13471       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13472
13473   // First, clear all bits but the sign bit from the second operand (sign).
13474   CV[0] = ConstantFP::get(*Context,
13475                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13476   Constant *C = ConstantVector::get(CV);
13477   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13478   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13479
13480   // Perform all logic operations as 16-byte vectors because there are no
13481   // scalar FP logic instructions in SSE. This allows load folding of the
13482   // constants into the logic instructions.
13483   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13484   SDValue Mask1 =
13485       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13486                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13487                   false, false, false, 16);
13488   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13489   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13490
13491   // Next, clear the sign bit from the first operand (magnitude).
13492   // If it's a constant, we can clear it here.
13493   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13494     APFloat APF = Op0CN->getValueAPF();
13495     // If the magnitude is a positive zero, the sign bit alone is enough.
13496     if (APF.isPosZero())
13497       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13498                          DAG.getIntPtrConstant(0, dl));
13499     APF.clearSign();
13500     CV[0] = ConstantFP::get(*Context, APF);
13501   } else {
13502     CV[0] = ConstantFP::get(
13503         *Context,
13504         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13505   }
13506   C = ConstantVector::get(CV);
13507   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13508   SDValue Val =
13509       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13510                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13511                   false, false, false, 16);
13512   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13513   if (!isa<ConstantFPSDNode>(Op0)) {
13514     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13515     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13516   }
13517   // OR the magnitude value with the sign bit.
13518   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13519   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13520                      DAG.getIntPtrConstant(0, dl));
13521 }
13522
13523 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13524   SDValue N0 = Op.getOperand(0);
13525   SDLoc dl(Op);
13526   MVT VT = Op.getSimpleValueType();
13527
13528   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13529   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13530                                   DAG.getConstant(1, dl, VT));
13531   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13532 }
13533
13534 // Check whether an OR'd tree is PTEST-able.
13535 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13536                                       SelectionDAG &DAG) {
13537   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13538
13539   if (!Subtarget->hasSSE41())
13540     return SDValue();
13541
13542   if (!Op->hasOneUse())
13543     return SDValue();
13544
13545   SDNode *N = Op.getNode();
13546   SDLoc DL(N);
13547
13548   SmallVector<SDValue, 8> Opnds;
13549   DenseMap<SDValue, unsigned> VecInMap;
13550   SmallVector<SDValue, 8> VecIns;
13551   EVT VT = MVT::Other;
13552
13553   // Recognize a special case where a vector is casted into wide integer to
13554   // test all 0s.
13555   Opnds.push_back(N->getOperand(0));
13556   Opnds.push_back(N->getOperand(1));
13557
13558   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13559     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13560     // BFS traverse all OR'd operands.
13561     if (I->getOpcode() == ISD::OR) {
13562       Opnds.push_back(I->getOperand(0));
13563       Opnds.push_back(I->getOperand(1));
13564       // Re-evaluate the number of nodes to be traversed.
13565       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13566       continue;
13567     }
13568
13569     // Quit if a non-EXTRACT_VECTOR_ELT
13570     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13571       return SDValue();
13572
13573     // Quit if without a constant index.
13574     SDValue Idx = I->getOperand(1);
13575     if (!isa<ConstantSDNode>(Idx))
13576       return SDValue();
13577
13578     SDValue ExtractedFromVec = I->getOperand(0);
13579     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13580     if (M == VecInMap.end()) {
13581       VT = ExtractedFromVec.getValueType();
13582       // Quit if not 128/256-bit vector.
13583       if (!VT.is128BitVector() && !VT.is256BitVector())
13584         return SDValue();
13585       // Quit if not the same type.
13586       if (VecInMap.begin() != VecInMap.end() &&
13587           VT != VecInMap.begin()->first.getValueType())
13588         return SDValue();
13589       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13590       VecIns.push_back(ExtractedFromVec);
13591     }
13592     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13593   }
13594
13595   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13596          "Not extracted from 128-/256-bit vector.");
13597
13598   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13599
13600   for (DenseMap<SDValue, unsigned>::const_iterator
13601         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13602     // Quit if not all elements are used.
13603     if (I->second != FullMask)
13604       return SDValue();
13605   }
13606
13607   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13608
13609   // Cast all vectors into TestVT for PTEST.
13610   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13611     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13612
13613   // If more than one full vectors are evaluated, OR them first before PTEST.
13614   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13615     // Each iteration will OR 2 nodes and append the result until there is only
13616     // 1 node left, i.e. the final OR'd value of all vectors.
13617     SDValue LHS = VecIns[Slot];
13618     SDValue RHS = VecIns[Slot + 1];
13619     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13620   }
13621
13622   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13623                      VecIns.back(), VecIns.back());
13624 }
13625
13626 /// \brief return true if \c Op has a use that doesn't just read flags.
13627 static bool hasNonFlagsUse(SDValue Op) {
13628   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13629        ++UI) {
13630     SDNode *User = *UI;
13631     unsigned UOpNo = UI.getOperandNo();
13632     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13633       // Look pass truncate.
13634       UOpNo = User->use_begin().getOperandNo();
13635       User = *User->use_begin();
13636     }
13637
13638     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13639         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13640       return true;
13641   }
13642   return false;
13643 }
13644
13645 /// Emit nodes that will be selected as "test Op0,Op0", or something
13646 /// equivalent.
13647 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13648                                     SelectionDAG &DAG) const {
13649   if (Op.getValueType() == MVT::i1) {
13650     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13651     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13652                        DAG.getConstant(0, dl, MVT::i8));
13653   }
13654   // CF and OF aren't always set the way we want. Determine which
13655   // of these we need.
13656   bool NeedCF = false;
13657   bool NeedOF = false;
13658   switch (X86CC) {
13659   default: break;
13660   case X86::COND_A: case X86::COND_AE:
13661   case X86::COND_B: case X86::COND_BE:
13662     NeedCF = true;
13663     break;
13664   case X86::COND_G: case X86::COND_GE:
13665   case X86::COND_L: case X86::COND_LE:
13666   case X86::COND_O: case X86::COND_NO: {
13667     // Check if we really need to set the
13668     // Overflow flag. If NoSignedWrap is present
13669     // that is not actually needed.
13670     switch (Op->getOpcode()) {
13671     case ISD::ADD:
13672     case ISD::SUB:
13673     case ISD::MUL:
13674     case ISD::SHL: {
13675       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13676       if (BinNode->Flags.hasNoSignedWrap())
13677         break;
13678     }
13679     default:
13680       NeedOF = true;
13681       break;
13682     }
13683     break;
13684   }
13685   }
13686   // See if we can use the EFLAGS value from the operand instead of
13687   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13688   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13689   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13690     // Emit a CMP with 0, which is the TEST pattern.
13691     //if (Op.getValueType() == MVT::i1)
13692     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13693     //                     DAG.getConstant(0, MVT::i1));
13694     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13695                        DAG.getConstant(0, dl, Op.getValueType()));
13696   }
13697   unsigned Opcode = 0;
13698   unsigned NumOperands = 0;
13699
13700   // Truncate operations may prevent the merge of the SETCC instruction
13701   // and the arithmetic instruction before it. Attempt to truncate the operands
13702   // of the arithmetic instruction and use a reduced bit-width instruction.
13703   bool NeedTruncation = false;
13704   SDValue ArithOp = Op;
13705   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13706     SDValue Arith = Op->getOperand(0);
13707     // Both the trunc and the arithmetic op need to have one user each.
13708     if (Arith->hasOneUse())
13709       switch (Arith.getOpcode()) {
13710         default: break;
13711         case ISD::ADD:
13712         case ISD::SUB:
13713         case ISD::AND:
13714         case ISD::OR:
13715         case ISD::XOR: {
13716           NeedTruncation = true;
13717           ArithOp = Arith;
13718         }
13719       }
13720   }
13721
13722   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13723   // which may be the result of a CAST.  We use the variable 'Op', which is the
13724   // non-casted variable when we check for possible users.
13725   switch (ArithOp.getOpcode()) {
13726   case ISD::ADD:
13727     // Due to an isel shortcoming, be conservative if this add is likely to be
13728     // selected as part of a load-modify-store instruction. When the root node
13729     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13730     // uses of other nodes in the match, such as the ADD in this case. This
13731     // leads to the ADD being left around and reselected, with the result being
13732     // two adds in the output.  Alas, even if none our users are stores, that
13733     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13734     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13735     // climbing the DAG back to the root, and it doesn't seem to be worth the
13736     // effort.
13737     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13738          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13739       if (UI->getOpcode() != ISD::CopyToReg &&
13740           UI->getOpcode() != ISD::SETCC &&
13741           UI->getOpcode() != ISD::STORE)
13742         goto default_case;
13743
13744     if (ConstantSDNode *C =
13745         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13746       // An add of one will be selected as an INC.
13747       if (C->isOne() && !Subtarget->slowIncDec()) {
13748         Opcode = X86ISD::INC;
13749         NumOperands = 1;
13750         break;
13751       }
13752
13753       // An add of negative one (subtract of one) will be selected as a DEC.
13754       if (C->isAllOnesValue() && !Subtarget->slowIncDec()) {
13755         Opcode = X86ISD::DEC;
13756         NumOperands = 1;
13757         break;
13758       }
13759     }
13760
13761     // Otherwise use a regular EFLAGS-setting add.
13762     Opcode = X86ISD::ADD;
13763     NumOperands = 2;
13764     break;
13765   case ISD::SHL:
13766   case ISD::SRL:
13767     // If we have a constant logical shift that's only used in a comparison
13768     // against zero turn it into an equivalent AND. This allows turning it into
13769     // a TEST instruction later.
13770     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13771         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13772       EVT VT = Op.getValueType();
13773       unsigned BitWidth = VT.getSizeInBits();
13774       unsigned ShAmt = Op->getConstantOperandVal(1);
13775       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13776         break;
13777       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13778                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13779                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13780       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13781         break;
13782       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13783                                 DAG.getConstant(Mask, dl, VT));
13784       DAG.ReplaceAllUsesWith(Op, New);
13785       Op = New;
13786     }
13787     break;
13788
13789   case ISD::AND:
13790     // If the primary and result isn't used, don't bother using X86ISD::AND,
13791     // because a TEST instruction will be better.
13792     if (!hasNonFlagsUse(Op))
13793       break;
13794     // FALL THROUGH
13795   case ISD::SUB:
13796   case ISD::OR:
13797   case ISD::XOR:
13798     // Due to the ISEL shortcoming noted above, be conservative if this op is
13799     // likely to be selected as part of a load-modify-store instruction.
13800     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13801            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13802       if (UI->getOpcode() == ISD::STORE)
13803         goto default_case;
13804
13805     // Otherwise use a regular EFLAGS-setting instruction.
13806     switch (ArithOp.getOpcode()) {
13807     default: llvm_unreachable("unexpected operator!");
13808     case ISD::SUB: Opcode = X86ISD::SUB; break;
13809     case ISD::XOR: Opcode = X86ISD::XOR; break;
13810     case ISD::AND: Opcode = X86ISD::AND; break;
13811     case ISD::OR: {
13812       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13813         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13814         if (EFLAGS.getNode())
13815           return EFLAGS;
13816       }
13817       Opcode = X86ISD::OR;
13818       break;
13819     }
13820     }
13821
13822     NumOperands = 2;
13823     break;
13824   case X86ISD::ADD:
13825   case X86ISD::SUB:
13826   case X86ISD::INC:
13827   case X86ISD::DEC:
13828   case X86ISD::OR:
13829   case X86ISD::XOR:
13830   case X86ISD::AND:
13831     return SDValue(Op.getNode(), 1);
13832   default:
13833   default_case:
13834     break;
13835   }
13836
13837   // If we found that truncation is beneficial, perform the truncation and
13838   // update 'Op'.
13839   if (NeedTruncation) {
13840     EVT VT = Op.getValueType();
13841     SDValue WideVal = Op->getOperand(0);
13842     EVT WideVT = WideVal.getValueType();
13843     unsigned ConvertedOp = 0;
13844     // Use a target machine opcode to prevent further DAGCombine
13845     // optimizations that may separate the arithmetic operations
13846     // from the setcc node.
13847     switch (WideVal.getOpcode()) {
13848       default: break;
13849       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13850       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13851       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13852       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13853       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13854     }
13855
13856     if (ConvertedOp) {
13857       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13858       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13859         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13860         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13861         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13862       }
13863     }
13864   }
13865
13866   if (Opcode == 0)
13867     // Emit a CMP with 0, which is the TEST pattern.
13868     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13869                        DAG.getConstant(0, dl, Op.getValueType()));
13870
13871   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13872   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13873
13874   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13875   DAG.ReplaceAllUsesWith(Op, New);
13876   return SDValue(New.getNode(), 1);
13877 }
13878
13879 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13880 /// equivalent.
13881 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13882                                    SDLoc dl, SelectionDAG &DAG) const {
13883   if (isNullConstant(Op1))
13884     return EmitTest(Op0, X86CC, dl, DAG);
13885
13886   assert(!(isa<ConstantSDNode>(Op1) && Op0.getValueType() == MVT::i1) &&
13887          "Unexpected comparison operation for MVT::i1 operands");
13888
13889   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13890        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13891     // Do the comparison at i32 if it's smaller, besides the Atom case.
13892     // This avoids subregister aliasing issues. Keep the smaller reference
13893     // if we're optimizing for size, however, as that'll allow better folding
13894     // of memory operations.
13895     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13896         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13897         !Subtarget->isAtom()) {
13898       unsigned ExtendOp =
13899           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13900       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13901       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13902     }
13903     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13904     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13905     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13906                               Op0, Op1);
13907     return SDValue(Sub.getNode(), 1);
13908   }
13909   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13910 }
13911
13912 /// Convert a comparison if required by the subtarget.
13913 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13914                                                  SelectionDAG &DAG) const {
13915   // If the subtarget does not support the FUCOMI instruction, floating-point
13916   // comparisons have to be converted.
13917   if (Subtarget->hasCMov() ||
13918       Cmp.getOpcode() != X86ISD::CMP ||
13919       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13920       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13921     return Cmp;
13922
13923   // The instruction selector will select an FUCOM instruction instead of
13924   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13925   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13926   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13927   SDLoc dl(Cmp);
13928   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13929   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13930   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13931                             DAG.getConstant(8, dl, MVT::i8));
13932   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13933
13934   // Some 64-bit targets lack SAHF support, but they do support FCOMI.
13935   assert(Subtarget->hasLAHFSAHF() && "Target doesn't support SAHF or FCOMI?");
13936   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13937 }
13938
13939 /// The minimum architected relative accuracy is 2^-12. We need one
13940 /// Newton-Raphson step to have a good float result (24 bits of precision).
13941 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13942                                             DAGCombinerInfo &DCI,
13943                                             unsigned &RefinementSteps,
13944                                             bool &UseOneConstNR) const {
13945   EVT VT = Op.getValueType();
13946   const char *RecipOp;
13947
13948   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13949   // TODO: Add support for AVX512 (v16f32).
13950   // It is likely not profitable to do this for f64 because a double-precision
13951   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13952   // instructions: convert to single, rsqrtss, convert back to double, refine
13953   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13954   // along with FMA, this could be a throughput win.
13955   if (VT == MVT::f32 && Subtarget->hasSSE1())
13956     RecipOp = "sqrtf";
13957   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13958            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13959     RecipOp = "vec-sqrtf";
13960   else
13961     return SDValue();
13962
13963   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13964   if (!Recips.isEnabled(RecipOp))
13965     return SDValue();
13966
13967   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13968   UseOneConstNR = false;
13969   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13970 }
13971
13972 /// The minimum architected relative accuracy is 2^-12. We need one
13973 /// Newton-Raphson step to have a good float result (24 bits of precision).
13974 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13975                                             DAGCombinerInfo &DCI,
13976                                             unsigned &RefinementSteps) const {
13977   EVT VT = Op.getValueType();
13978   const char *RecipOp;
13979
13980   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13981   // TODO: Add support for AVX512 (v16f32).
13982   // It is likely not profitable to do this for f64 because a double-precision
13983   // reciprocal estimate with refinement on x86 prior to FMA requires
13984   // 15 instructions: convert to single, rcpss, convert back to double, refine
13985   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13986   // along with FMA, this could be a throughput win.
13987   if (VT == MVT::f32 && Subtarget->hasSSE1())
13988     RecipOp = "divf";
13989   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13990            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13991     RecipOp = "vec-divf";
13992   else
13993     return SDValue();
13994
13995   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13996   if (!Recips.isEnabled(RecipOp))
13997     return SDValue();
13998
13999   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14000   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
14001 }
14002
14003 /// If we have at least two divisions that use the same divisor, convert to
14004 /// multplication by a reciprocal. This may need to be adjusted for a given
14005 /// CPU if a division's cost is not at least twice the cost of a multiplication.
14006 /// This is because we still need one division to calculate the reciprocal and
14007 /// then we need two multiplies by that reciprocal as replacements for the
14008 /// original divisions.
14009 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
14010   return 2;
14011 }
14012
14013 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
14014 /// if it's possible.
14015 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
14016                                      SDLoc dl, SelectionDAG &DAG) const {
14017   SDValue Op0 = And.getOperand(0);
14018   SDValue Op1 = And.getOperand(1);
14019   if (Op0.getOpcode() == ISD::TRUNCATE)
14020     Op0 = Op0.getOperand(0);
14021   if (Op1.getOpcode() == ISD::TRUNCATE)
14022     Op1 = Op1.getOperand(0);
14023
14024   SDValue LHS, RHS;
14025   if (Op1.getOpcode() == ISD::SHL)
14026     std::swap(Op0, Op1);
14027   if (Op0.getOpcode() == ISD::SHL) {
14028     if (isOneConstant(Op0.getOperand(0))) {
14029         // If we looked past a truncate, check that it's only truncating away
14030         // known zeros.
14031         unsigned BitWidth = Op0.getValueSizeInBits();
14032         unsigned AndBitWidth = And.getValueSizeInBits();
14033         if (BitWidth > AndBitWidth) {
14034           APInt Zeros, Ones;
14035           DAG.computeKnownBits(Op0, Zeros, Ones);
14036           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
14037             return SDValue();
14038         }
14039         LHS = Op1;
14040         RHS = Op0.getOperand(1);
14041       }
14042   } else if (Op1.getOpcode() == ISD::Constant) {
14043     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
14044     uint64_t AndRHSVal = AndRHS->getZExtValue();
14045     SDValue AndLHS = Op0;
14046
14047     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
14048       LHS = AndLHS.getOperand(0);
14049       RHS = AndLHS.getOperand(1);
14050     }
14051
14052     // Use BT if the immediate can't be encoded in a TEST instruction.
14053     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14054       LHS = AndLHS;
14055       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14056     }
14057   }
14058
14059   if (LHS.getNode()) {
14060     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14061     // instruction.  Since the shift amount is in-range-or-undefined, we know
14062     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14063     // the encoding for the i16 version is larger than the i32 version.
14064     // Also promote i16 to i32 for performance / code size reason.
14065     if (LHS.getValueType() == MVT::i8 ||
14066         LHS.getValueType() == MVT::i16)
14067       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14068
14069     // If the operand types disagree, extend the shift amount to match.  Since
14070     // BT ignores high bits (like shifts) we can use anyextend.
14071     if (LHS.getValueType() != RHS.getValueType())
14072       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14073
14074     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14075     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14076     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14077                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14078   }
14079
14080   return SDValue();
14081 }
14082
14083 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14084 /// mask CMPs.
14085 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14086                               SDValue &Op1) {
14087   unsigned SSECC;
14088   bool Swap = false;
14089
14090   // SSE Condition code mapping:
14091   //  0 - EQ
14092   //  1 - LT
14093   //  2 - LE
14094   //  3 - UNORD
14095   //  4 - NEQ
14096   //  5 - NLT
14097   //  6 - NLE
14098   //  7 - ORD
14099   switch (SetCCOpcode) {
14100   default: llvm_unreachable("Unexpected SETCC condition");
14101   case ISD::SETOEQ:
14102   case ISD::SETEQ:  SSECC = 0; break;
14103   case ISD::SETOGT:
14104   case ISD::SETGT:  Swap = true; // Fallthrough
14105   case ISD::SETLT:
14106   case ISD::SETOLT: SSECC = 1; break;
14107   case ISD::SETOGE:
14108   case ISD::SETGE:  Swap = true; // Fallthrough
14109   case ISD::SETLE:
14110   case ISD::SETOLE: SSECC = 2; break;
14111   case ISD::SETUO:  SSECC = 3; break;
14112   case ISD::SETUNE:
14113   case ISD::SETNE:  SSECC = 4; break;
14114   case ISD::SETULE: Swap = true; // Fallthrough
14115   case ISD::SETUGE: SSECC = 5; break;
14116   case ISD::SETULT: Swap = true; // Fallthrough
14117   case ISD::SETUGT: SSECC = 6; break;
14118   case ISD::SETO:   SSECC = 7; break;
14119   case ISD::SETUEQ:
14120   case ISD::SETONE: SSECC = 8; break;
14121   }
14122   if (Swap)
14123     std::swap(Op0, Op1);
14124
14125   return SSECC;
14126 }
14127
14128 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14129 // ones, and then concatenate the result back.
14130 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14131   MVT VT = Op.getSimpleValueType();
14132
14133   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14134          "Unsupported value type for operation");
14135
14136   unsigned NumElems = VT.getVectorNumElements();
14137   SDLoc dl(Op);
14138   SDValue CC = Op.getOperand(2);
14139
14140   // Extract the LHS vectors
14141   SDValue LHS = Op.getOperand(0);
14142   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14143   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14144
14145   // Extract the RHS vectors
14146   SDValue RHS = Op.getOperand(1);
14147   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14148   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14149
14150   // Issue the operation on the smaller types and concatenate the result back
14151   MVT EltVT = VT.getVectorElementType();
14152   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14153   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14154                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14155                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14156 }
14157
14158 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14159   SDValue Op0 = Op.getOperand(0);
14160   SDValue Op1 = Op.getOperand(1);
14161   SDValue CC = Op.getOperand(2);
14162   MVT VT = Op.getSimpleValueType();
14163   SDLoc dl(Op);
14164
14165   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14166          "Unexpected type for boolean compare operation");
14167   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14168   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14169                                DAG.getConstant(-1, dl, VT));
14170   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14171                                DAG.getConstant(-1, dl, VT));
14172   switch (SetCCOpcode) {
14173   default: llvm_unreachable("Unexpected SETCC condition");
14174   case ISD::SETEQ:
14175     // (x == y) -> ~(x ^ y)
14176     return DAG.getNode(ISD::XOR, dl, VT,
14177                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14178                        DAG.getConstant(-1, dl, VT));
14179   case ISD::SETNE:
14180     // (x != y) -> (x ^ y)
14181     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14182   case ISD::SETUGT:
14183   case ISD::SETGT:
14184     // (x > y) -> (x & ~y)
14185     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14186   case ISD::SETULT:
14187   case ISD::SETLT:
14188     // (x < y) -> (~x & y)
14189     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14190   case ISD::SETULE:
14191   case ISD::SETLE:
14192     // (x <= y) -> (~x | y)
14193     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14194   case ISD::SETUGE:
14195   case ISD::SETGE:
14196     // (x >=y) -> (x | ~y)
14197     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14198   }
14199 }
14200
14201 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14202                                      const X86Subtarget *Subtarget) {
14203   SDValue Op0 = Op.getOperand(0);
14204   SDValue Op1 = Op.getOperand(1);
14205   SDValue CC = Op.getOperand(2);
14206   MVT VT = Op.getSimpleValueType();
14207   SDLoc dl(Op);
14208
14209   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14210          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14211          "Cannot set masked compare for this operation");
14212
14213   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14214   unsigned  Opc = 0;
14215   bool Unsigned = false;
14216   bool Swap = false;
14217   unsigned SSECC;
14218   switch (SetCCOpcode) {
14219   default: llvm_unreachable("Unexpected SETCC condition");
14220   case ISD::SETNE:  SSECC = 4; break;
14221   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14222   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14223   case ISD::SETLT:  Swap = true; //fall-through
14224   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14225   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14226   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14227   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14228   case ISD::SETULE: Unsigned = true; //fall-through
14229   case ISD::SETLE:  SSECC = 2; break;
14230   }
14231
14232   if (Swap)
14233     std::swap(Op0, Op1);
14234   if (Opc)
14235     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14236   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14237   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14238                      DAG.getConstant(SSECC, dl, MVT::i8));
14239 }
14240
14241 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14242 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14243 /// return an empty value.
14244 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14245 {
14246   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14247   if (!BV)
14248     return SDValue();
14249
14250   MVT VT = Op1.getSimpleValueType();
14251   MVT EVT = VT.getVectorElementType();
14252   unsigned n = VT.getVectorNumElements();
14253   SmallVector<SDValue, 8> ULTOp1;
14254
14255   for (unsigned i = 0; i < n; ++i) {
14256     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14257     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14258       return SDValue();
14259
14260     // Avoid underflow.
14261     APInt Val = Elt->getAPIntValue();
14262     if (Val == 0)
14263       return SDValue();
14264
14265     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14266   }
14267
14268   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14269 }
14270
14271 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14272                            SelectionDAG &DAG) {
14273   SDValue Op0 = Op.getOperand(0);
14274   SDValue Op1 = Op.getOperand(1);
14275   SDValue CC = Op.getOperand(2);
14276   MVT VT = Op.getSimpleValueType();
14277   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14278   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14279   SDLoc dl(Op);
14280
14281   if (isFP) {
14282 #ifndef NDEBUG
14283     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14284     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14285 #endif
14286
14287     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14288     unsigned Opc = X86ISD::CMPP;
14289     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14290       assert(VT.getVectorNumElements() <= 16);
14291       Opc = X86ISD::CMPM;
14292     }
14293     // In the two special cases we can't handle, emit two comparisons.
14294     if (SSECC == 8) {
14295       unsigned CC0, CC1;
14296       unsigned CombineOpc;
14297       if (SetCCOpcode == ISD::SETUEQ) {
14298         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14299       } else {
14300         assert(SetCCOpcode == ISD::SETONE);
14301         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14302       }
14303
14304       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14305                                  DAG.getConstant(CC0, dl, MVT::i8));
14306       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14307                                  DAG.getConstant(CC1, dl, MVT::i8));
14308       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14309     }
14310     // Handle all other FP comparisons here.
14311     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14312                        DAG.getConstant(SSECC, dl, MVT::i8));
14313   }
14314
14315   MVT VTOp0 = Op0.getSimpleValueType();
14316   assert(VTOp0 == Op1.getSimpleValueType() &&
14317          "Expected operands with same type!");
14318   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14319          "Invalid number of packed elements for source and destination!");
14320
14321   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14322     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14323     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14324     // legalizer firstly checks if the first operand in input to the setcc has
14325     // a legal type. If so, then it promotes the return type to that same type.
14326     // Otherwise, the return type is promoted to the 'next legal type' which,
14327     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14328     //
14329     // We reach this code only if the following two conditions are met:
14330     // 1. Both return type and operand type have been promoted to wider types
14331     //    by the type legalizer.
14332     // 2. The original operand type has been promoted to a 256-bit vector.
14333     //
14334     // Note that condition 2. only applies for AVX targets.
14335     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14336     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14337   }
14338
14339   // The non-AVX512 code below works under the assumption that source and
14340   // destination types are the same.
14341   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14342          "Value types for source and destination must be the same!");
14343
14344   // Break 256-bit integer vector compare into smaller ones.
14345   if (VT.is256BitVector() && !Subtarget->hasInt256())
14346     return Lower256IntVSETCC(Op, DAG);
14347
14348   MVT OpVT = Op1.getSimpleValueType();
14349   if (OpVT.getVectorElementType() == MVT::i1)
14350     return LowerBoolVSETCC_AVX512(Op, DAG);
14351
14352   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14353   if (Subtarget->hasAVX512()) {
14354     if (Op1.getSimpleValueType().is512BitVector() ||
14355         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14356         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14357       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14358
14359     // In AVX-512 architecture setcc returns mask with i1 elements,
14360     // But there is no compare instruction for i8 and i16 elements in KNL.
14361     // We are not talking about 512-bit operands in this case, these
14362     // types are illegal.
14363     if (MaskResult &&
14364         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14365          OpVT.getVectorElementType().getSizeInBits() >= 8))
14366       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14367                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14368   }
14369
14370   // Lower using XOP integer comparisons.
14371   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14372        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14373     // Translate compare code to XOP PCOM compare mode.
14374     unsigned CmpMode = 0;
14375     switch (SetCCOpcode) {
14376     default: llvm_unreachable("Unexpected SETCC condition");
14377     case ISD::SETULT:
14378     case ISD::SETLT: CmpMode = 0x00; break;
14379     case ISD::SETULE:
14380     case ISD::SETLE: CmpMode = 0x01; break;
14381     case ISD::SETUGT:
14382     case ISD::SETGT: CmpMode = 0x02; break;
14383     case ISD::SETUGE:
14384     case ISD::SETGE: CmpMode = 0x03; break;
14385     case ISD::SETEQ: CmpMode = 0x04; break;
14386     case ISD::SETNE: CmpMode = 0x05; break;
14387     }
14388
14389     // Are we comparing unsigned or signed integers?
14390     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14391       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14392
14393     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14394                        DAG.getConstant(CmpMode, dl, MVT::i8));
14395   }
14396
14397   // We are handling one of the integer comparisons here.  Since SSE only has
14398   // GT and EQ comparisons for integer, swapping operands and multiple
14399   // operations may be required for some comparisons.
14400   unsigned Opc;
14401   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14402   bool Subus = false;
14403
14404   switch (SetCCOpcode) {
14405   default: llvm_unreachable("Unexpected SETCC condition");
14406   case ISD::SETNE:  Invert = true;
14407   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14408   case ISD::SETLT:  Swap = true;
14409   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14410   case ISD::SETGE:  Swap = true;
14411   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14412                     Invert = true; break;
14413   case ISD::SETULT: Swap = true;
14414   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14415                     FlipSigns = true; break;
14416   case ISD::SETUGE: Swap = true;
14417   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14418                     FlipSigns = true; Invert = true; break;
14419   }
14420
14421   // Special case: Use min/max operations for SETULE/SETUGE
14422   MVT VET = VT.getVectorElementType();
14423   bool hasMinMax =
14424        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14425     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14426
14427   if (hasMinMax) {
14428     switch (SetCCOpcode) {
14429     default: break;
14430     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14431     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14432     }
14433
14434     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14435   }
14436
14437   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14438   if (!MinMax && hasSubus) {
14439     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14440     // Op0 u<= Op1:
14441     //   t = psubus Op0, Op1
14442     //   pcmpeq t, <0..0>
14443     switch (SetCCOpcode) {
14444     default: break;
14445     case ISD::SETULT: {
14446       // If the comparison is against a constant we can turn this into a
14447       // setule.  With psubus, setule does not require a swap.  This is
14448       // beneficial because the constant in the register is no longer
14449       // destructed as the destination so it can be hoisted out of a loop.
14450       // Only do this pre-AVX since vpcmp* is no longer destructive.
14451       if (Subtarget->hasAVX())
14452         break;
14453       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14454       if (ULEOp1.getNode()) {
14455         Op1 = ULEOp1;
14456         Subus = true; Invert = false; Swap = false;
14457       }
14458       break;
14459     }
14460     // Psubus is better than flip-sign because it requires no inversion.
14461     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14462     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14463     }
14464
14465     if (Subus) {
14466       Opc = X86ISD::SUBUS;
14467       FlipSigns = false;
14468     }
14469   }
14470
14471   if (Swap)
14472     std::swap(Op0, Op1);
14473
14474   // Check that the operation in question is available (most are plain SSE2,
14475   // but PCMPGTQ and PCMPEQQ have different requirements).
14476   if (VT == MVT::v2i64) {
14477     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14478       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14479
14480       // First cast everything to the right type.
14481       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14482       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14483
14484       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14485       // bits of the inputs before performing those operations. The lower
14486       // compare is always unsigned.
14487       SDValue SB;
14488       if (FlipSigns) {
14489         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14490       } else {
14491         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14492         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14493         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14494                          Sign, Zero, Sign, Zero);
14495       }
14496       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14497       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14498
14499       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14500       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14501       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14502
14503       // Create masks for only the low parts/high parts of the 64 bit integers.
14504       static const int MaskHi[] = { 1, 1, 3, 3 };
14505       static const int MaskLo[] = { 0, 0, 2, 2 };
14506       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14507       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14508       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14509
14510       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14511       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14512
14513       if (Invert)
14514         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14515
14516       return DAG.getBitcast(VT, Result);
14517     }
14518
14519     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14520       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14521       // pcmpeqd + pshufd + pand.
14522       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14523
14524       // First cast everything to the right type.
14525       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14526       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14527
14528       // Do the compare.
14529       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14530
14531       // Make sure the lower and upper halves are both all-ones.
14532       static const int Mask[] = { 1, 0, 3, 2 };
14533       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14534       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14535
14536       if (Invert)
14537         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14538
14539       return DAG.getBitcast(VT, Result);
14540     }
14541   }
14542
14543   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14544   // bits of the inputs before performing those operations.
14545   if (FlipSigns) {
14546     MVT EltVT = VT.getVectorElementType();
14547     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14548                                  VT);
14549     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14550     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14551   }
14552
14553   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14554
14555   // If the logical-not of the result is required, perform that now.
14556   if (Invert)
14557     Result = DAG.getNOT(dl, Result, VT);
14558
14559   if (MinMax)
14560     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14561
14562   if (Subus)
14563     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14564                          getZeroVector(VT, Subtarget, DAG, dl));
14565
14566   return Result;
14567 }
14568
14569 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14570
14571   MVT VT = Op.getSimpleValueType();
14572
14573   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14574
14575   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14576          && "SetCC type must be 8-bit or 1-bit integer");
14577   SDValue Op0 = Op.getOperand(0);
14578   SDValue Op1 = Op.getOperand(1);
14579   SDLoc dl(Op);
14580   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14581
14582   // Optimize to BT if possible.
14583   // Lower (X & (1 << N)) == 0 to BT(X, N).
14584   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14585   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14586   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14587       isNullConstant(Op1) &&
14588       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14589     if (SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG)) {
14590       if (VT == MVT::i1)
14591         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14592       return NewSetCC;
14593     }
14594   }
14595
14596   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14597   // these.
14598   if ((isOneConstant(Op1) || isNullConstant(Op1)) &&
14599       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14600
14601     // If the input is a setcc, then reuse the input setcc or use a new one with
14602     // the inverted condition.
14603     if (Op0.getOpcode() == X86ISD::SETCC) {
14604       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14605       bool Invert = (CC == ISD::SETNE) ^ isNullConstant(Op1);
14606       if (!Invert)
14607         return Op0;
14608
14609       CCode = X86::GetOppositeBranchCondition(CCode);
14610       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14611                                   DAG.getConstant(CCode, dl, MVT::i8),
14612                                   Op0.getOperand(1));
14613       if (VT == MVT::i1)
14614         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14615       return SetCC;
14616     }
14617   }
14618   if ((Op0.getValueType() == MVT::i1) && isOneConstant(Op1) &&
14619       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14620
14621     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14622     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14623   }
14624
14625   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14626   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14627   if (X86CC == X86::COND_INVALID)
14628     return SDValue();
14629
14630   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14631   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14632   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14633                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14634   if (VT == MVT::i1)
14635     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14636   return SetCC;
14637 }
14638
14639 SDValue X86TargetLowering::LowerSETCCE(SDValue Op, SelectionDAG &DAG) const {
14640   SDValue LHS = Op.getOperand(0);
14641   SDValue RHS = Op.getOperand(1);
14642   SDValue Carry = Op.getOperand(2);
14643   SDValue Cond = Op.getOperand(3);
14644   SDLoc DL(Op);
14645
14646   assert(LHS.getSimpleValueType().isInteger() && "SETCCE is integer only.");
14647   X86::CondCode CC = TranslateIntegerX86CC(cast<CondCodeSDNode>(Cond)->get());
14648
14649   assert(Carry.getOpcode() != ISD::CARRY_FALSE);
14650   SDVTList VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14651   SDValue Cmp = DAG.getNode(X86ISD::SBB, DL, VTs, LHS, RHS, Carry);
14652   return DAG.getNode(X86ISD::SETCC, DL, Op.getValueType(),
14653                      DAG.getConstant(CC, DL, MVT::i8), Cmp.getValue(1));
14654 }
14655
14656 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14657 static bool isX86LogicalCmp(SDValue Op) {
14658   unsigned Opc = Op.getNode()->getOpcode();
14659   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14660       Opc == X86ISD::SAHF)
14661     return true;
14662   if (Op.getResNo() == 1 &&
14663       (Opc == X86ISD::ADD ||
14664        Opc == X86ISD::SUB ||
14665        Opc == X86ISD::ADC ||
14666        Opc == X86ISD::SBB ||
14667        Opc == X86ISD::SMUL ||
14668        Opc == X86ISD::UMUL ||
14669        Opc == X86ISD::INC ||
14670        Opc == X86ISD::DEC ||
14671        Opc == X86ISD::OR ||
14672        Opc == X86ISD::XOR ||
14673        Opc == X86ISD::AND))
14674     return true;
14675
14676   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14677     return true;
14678
14679   return false;
14680 }
14681
14682 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14683   if (V.getOpcode() != ISD::TRUNCATE)
14684     return false;
14685
14686   SDValue VOp0 = V.getOperand(0);
14687   unsigned InBits = VOp0.getValueSizeInBits();
14688   unsigned Bits = V.getValueSizeInBits();
14689   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14690 }
14691
14692 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14693   bool addTest = true;
14694   SDValue Cond  = Op.getOperand(0);
14695   SDValue Op1 = Op.getOperand(1);
14696   SDValue Op2 = Op.getOperand(2);
14697   SDLoc DL(Op);
14698   MVT VT = Op1.getSimpleValueType();
14699   SDValue CC;
14700
14701   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14702   // are available or VBLENDV if AVX is available.
14703   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14704   if (Cond.getOpcode() == ISD::SETCC &&
14705       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14706        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14707       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14708     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14709     int SSECC = translateX86FSETCC(
14710         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14711
14712     if (SSECC != 8) {
14713       if (Subtarget->hasAVX512()) {
14714         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14715                                   DAG.getConstant(SSECC, DL, MVT::i8));
14716         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14717       }
14718
14719       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14720                                 DAG.getConstant(SSECC, DL, MVT::i8));
14721
14722       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14723       // of 3 logic instructions for size savings and potentially speed.
14724       // Unfortunately, there is no scalar form of VBLENDV.
14725
14726       // If either operand is a constant, don't try this. We can expect to
14727       // optimize away at least one of the logic instructions later in that
14728       // case, so that sequence would be faster than a variable blend.
14729
14730       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14731       // uses XMM0 as the selection register. That may need just as many
14732       // instructions as the AND/ANDN/OR sequence due to register moves, so
14733       // don't bother.
14734
14735       if (Subtarget->hasAVX() &&
14736           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14737
14738         // Convert to vectors, do a VSELECT, and convert back to scalar.
14739         // All of the conversions should be optimized away.
14740
14741         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14742         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14743         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14744         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14745
14746         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14747         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14748
14749         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14750
14751         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14752                            VSel, DAG.getIntPtrConstant(0, DL));
14753       }
14754       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14755       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14756       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14757     }
14758   }
14759
14760   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14761     SDValue Op1Scalar;
14762     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14763       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14764     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14765       Op1Scalar = Op1.getOperand(0);
14766     SDValue Op2Scalar;
14767     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14768       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14769     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14770       Op2Scalar = Op2.getOperand(0);
14771     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14772       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14773                                       Op1Scalar.getValueType(),
14774                                       Cond, Op1Scalar, Op2Scalar);
14775       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14776         return DAG.getBitcast(VT, newSelect);
14777       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14778       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14779                          DAG.getIntPtrConstant(0, DL));
14780     }
14781   }
14782
14783   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14784     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14785     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14786                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14787     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14788                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14789     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14790                                     Cond, Op1, Op2);
14791     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14792   }
14793
14794   if (Cond.getOpcode() == ISD::SETCC) {
14795     SDValue NewCond = LowerSETCC(Cond, DAG);
14796     if (NewCond.getNode())
14797       Cond = NewCond;
14798   }
14799
14800   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14801   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14802   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14803   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14804   if (Cond.getOpcode() == X86ISD::SETCC &&
14805       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14806       isNullConstant(Cond.getOperand(1).getOperand(1))) {
14807     SDValue Cmp = Cond.getOperand(1);
14808
14809     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14810
14811     if ((isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
14812         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14813       SDValue Y = isAllOnesConstant(Op2) ? Op1 : Op2;
14814
14815       SDValue CmpOp0 = Cmp.getOperand(0);
14816       // Apply further optimizations for special cases
14817       // (select (x != 0), -1, 0) -> neg & sbb
14818       // (select (x == 0), 0, -1) -> neg & sbb
14819       if (isNullConstant(Y) &&
14820             (isAllOnesConstant(Op1) == (CondCode == X86::COND_NE))) {
14821           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14822           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14823                                     DAG.getConstant(0, DL,
14824                                                     CmpOp0.getValueType()),
14825                                     CmpOp0);
14826           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14827                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14828                                     SDValue(Neg.getNode(), 1));
14829           return Res;
14830         }
14831
14832       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14833                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14834       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14835
14836       SDValue Res =   // Res = 0 or -1.
14837         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14838                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14839
14840       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_E))
14841         Res = DAG.getNOT(DL, Res, Res.getValueType());
14842
14843       if (!isNullConstant(Op2))
14844         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14845       return Res;
14846     }
14847   }
14848
14849   // Look past (and (setcc_carry (cmp ...)), 1).
14850   if (Cond.getOpcode() == ISD::AND &&
14851       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
14852       isOneConstant(Cond.getOperand(1)))
14853     Cond = Cond.getOperand(0);
14854
14855   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14856   // setting operand in place of the X86ISD::SETCC.
14857   unsigned CondOpcode = Cond.getOpcode();
14858   if (CondOpcode == X86ISD::SETCC ||
14859       CondOpcode == X86ISD::SETCC_CARRY) {
14860     CC = Cond.getOperand(0);
14861
14862     SDValue Cmp = Cond.getOperand(1);
14863     unsigned Opc = Cmp.getOpcode();
14864     MVT VT = Op.getSimpleValueType();
14865
14866     bool IllegalFPCMov = false;
14867     if (VT.isFloatingPoint() && !VT.isVector() &&
14868         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14869       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14870
14871     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14872         Opc == X86ISD::BT) { // FIXME
14873       Cond = Cmp;
14874       addTest = false;
14875     }
14876   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14877              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14878              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14879               Cond.getOperand(0).getValueType() != MVT::i8)) {
14880     SDValue LHS = Cond.getOperand(0);
14881     SDValue RHS = Cond.getOperand(1);
14882     unsigned X86Opcode;
14883     unsigned X86Cond;
14884     SDVTList VTs;
14885     switch (CondOpcode) {
14886     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14887     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14888     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14889     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14890     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14891     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14892     default: llvm_unreachable("unexpected overflowing operator");
14893     }
14894     if (CondOpcode == ISD::UMULO)
14895       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14896                           MVT::i32);
14897     else
14898       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14899
14900     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14901
14902     if (CondOpcode == ISD::UMULO)
14903       Cond = X86Op.getValue(2);
14904     else
14905       Cond = X86Op.getValue(1);
14906
14907     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14908     addTest = false;
14909   }
14910
14911   if (addTest) {
14912     // Look past the truncate if the high bits are known zero.
14913     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14914       Cond = Cond.getOperand(0);
14915
14916     // We know the result of AND is compared against zero. Try to match
14917     // it to BT.
14918     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14919       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG)) {
14920         CC = NewSetCC.getOperand(0);
14921         Cond = NewSetCC.getOperand(1);
14922         addTest = false;
14923       }
14924     }
14925   }
14926
14927   if (addTest) {
14928     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14929     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14930   }
14931
14932   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14933   // a <  b ?  0 : -1 -> RES = setcc_carry
14934   // a >= b ? -1 :  0 -> RES = setcc_carry
14935   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14936   if (Cond.getOpcode() == X86ISD::SUB) {
14937     Cond = ConvertCmpIfNecessary(Cond, DAG);
14938     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14939
14940     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14941         (isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
14942         (isNullConstant(Op1) || isNullConstant(Op2))) {
14943       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14944                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14945                                 Cond);
14946       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_B))
14947         return DAG.getNOT(DL, Res, Res.getValueType());
14948       return Res;
14949     }
14950   }
14951
14952   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14953   // widen the cmov and push the truncate through. This avoids introducing a new
14954   // branch during isel and doesn't add any extensions.
14955   if (Op.getValueType() == MVT::i8 &&
14956       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14957     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14958     if (T1.getValueType() == T2.getValueType() &&
14959         // Blacklist CopyFromReg to avoid partial register stalls.
14960         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14961       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14962       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14963       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14964     }
14965   }
14966
14967   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14968   // condition is true.
14969   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14970   SDValue Ops[] = { Op2, Op1, CC, Cond };
14971   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14972 }
14973
14974 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14975                                        const X86Subtarget *Subtarget,
14976                                        SelectionDAG &DAG) {
14977   MVT VT = Op->getSimpleValueType(0);
14978   SDValue In = Op->getOperand(0);
14979   MVT InVT = In.getSimpleValueType();
14980   MVT VTElt = VT.getVectorElementType();
14981   MVT InVTElt = InVT.getVectorElementType();
14982   SDLoc dl(Op);
14983
14984   // SKX processor
14985   if ((InVTElt == MVT::i1) &&
14986       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14987         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14988
14989        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14990         VTElt.getSizeInBits() <= 16)) ||
14991
14992        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14993         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14994
14995        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14996         VTElt.getSizeInBits() >= 32))))
14997     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14998
14999   unsigned int NumElts = VT.getVectorNumElements();
15000
15001   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
15002     return SDValue();
15003
15004   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
15005     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
15006       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
15007     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15008   }
15009
15010   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
15011   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
15012   SDValue NegOne =
15013    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
15014                    ExtVT);
15015   SDValue Zero =
15016    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
15017
15018   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
15019   if (VT.is512BitVector())
15020     return V;
15021   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
15022 }
15023
15024 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
15025                                              const X86Subtarget *Subtarget,
15026                                              SelectionDAG &DAG) {
15027   SDValue In = Op->getOperand(0);
15028   MVT VT = Op->getSimpleValueType(0);
15029   MVT InVT = In.getSimpleValueType();
15030   assert(VT.getSizeInBits() == InVT.getSizeInBits());
15031
15032   MVT InSVT = InVT.getVectorElementType();
15033   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
15034
15035   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
15036     return SDValue();
15037   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
15038     return SDValue();
15039
15040   SDLoc dl(Op);
15041
15042   // SSE41 targets can use the pmovsx* instructions directly.
15043   if (Subtarget->hasSSE41())
15044     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15045
15046   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
15047   SDValue Curr = In;
15048   MVT CurrVT = InVT;
15049
15050   // As SRAI is only available on i16/i32 types, we expand only up to i32
15051   // and handle i64 separately.
15052   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
15053     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15054     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15055     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15056     Curr = DAG.getBitcast(CurrVT, Curr);
15057   }
15058
15059   SDValue SignExt = Curr;
15060   if (CurrVT != InVT) {
15061     unsigned SignExtShift =
15062         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
15063     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15064                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15065   }
15066
15067   if (CurrVT == VT)
15068     return SignExt;
15069
15070   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15071     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15072                                DAG.getConstant(31, dl, MVT::i8));
15073     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15074     return DAG.getBitcast(VT, Ext);
15075   }
15076
15077   return SDValue();
15078 }
15079
15080 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15081                                 SelectionDAG &DAG) {
15082   MVT VT = Op->getSimpleValueType(0);
15083   SDValue In = Op->getOperand(0);
15084   MVT InVT = In.getSimpleValueType();
15085   SDLoc dl(Op);
15086
15087   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15088     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15089
15090   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15091       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15092       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15093     return SDValue();
15094
15095   if (Subtarget->hasInt256())
15096     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15097
15098   // Optimize vectors in AVX mode
15099   // Sign extend  v8i16 to v8i32 and
15100   //              v4i32 to v4i64
15101   //
15102   // Divide input vector into two parts
15103   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15104   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15105   // concat the vectors to original VT
15106
15107   unsigned NumElems = InVT.getVectorNumElements();
15108   SDValue Undef = DAG.getUNDEF(InVT);
15109
15110   SmallVector<int,8> ShufMask1(NumElems, -1);
15111   for (unsigned i = 0; i != NumElems/2; ++i)
15112     ShufMask1[i] = i;
15113
15114   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15115
15116   SmallVector<int,8> ShufMask2(NumElems, -1);
15117   for (unsigned i = 0; i != NumElems/2; ++i)
15118     ShufMask2[i] = i + NumElems/2;
15119
15120   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15121
15122   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15123                                 VT.getVectorNumElements()/2);
15124
15125   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15126   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15127
15128   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15129 }
15130
15131 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15132 // may emit an illegal shuffle but the expansion is still better than scalar
15133 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15134 // we'll emit a shuffle and a arithmetic shift.
15135 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15136 // TODO: It is possible to support ZExt by zeroing the undef values during
15137 // the shuffle phase or after the shuffle.
15138 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15139                                  SelectionDAG &DAG) {
15140   MVT RegVT = Op.getSimpleValueType();
15141   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15142   assert(RegVT.isInteger() &&
15143          "We only custom lower integer vector sext loads.");
15144
15145   // Nothing useful we can do without SSE2 shuffles.
15146   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15147
15148   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15149   SDLoc dl(Ld);
15150   EVT MemVT = Ld->getMemoryVT();
15151   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15152   unsigned RegSz = RegVT.getSizeInBits();
15153
15154   ISD::LoadExtType Ext = Ld->getExtensionType();
15155
15156   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15157          && "Only anyext and sext are currently implemented.");
15158   assert(MemVT != RegVT && "Cannot extend to the same type");
15159   assert(MemVT.isVector() && "Must load a vector from memory");
15160
15161   unsigned NumElems = RegVT.getVectorNumElements();
15162   unsigned MemSz = MemVT.getSizeInBits();
15163   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15164
15165   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15166     // The only way in which we have a legal 256-bit vector result but not the
15167     // integer 256-bit operations needed to directly lower a sextload is if we
15168     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15169     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15170     // correctly legalized. We do this late to allow the canonical form of
15171     // sextload to persist throughout the rest of the DAG combiner -- it wants
15172     // to fold together any extensions it can, and so will fuse a sign_extend
15173     // of an sextload into a sextload targeting a wider value.
15174     SDValue Load;
15175     if (MemSz == 128) {
15176       // Just switch this to a normal load.
15177       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15178                                        "it must be a legal 128-bit vector "
15179                                        "type!");
15180       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15181                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15182                   Ld->isInvariant(), Ld->getAlignment());
15183     } else {
15184       assert(MemSz < 128 &&
15185              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15186       // Do an sext load to a 128-bit vector type. We want to use the same
15187       // number of elements, but elements half as wide. This will end up being
15188       // recursively lowered by this routine, but will succeed as we definitely
15189       // have all the necessary features if we're using AVX1.
15190       EVT HalfEltVT =
15191           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15192       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15193       Load =
15194           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15195                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15196                          Ld->isNonTemporal(), Ld->isInvariant(),
15197                          Ld->getAlignment());
15198     }
15199
15200     // Replace chain users with the new chain.
15201     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15202     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15203
15204     // Finally, do a normal sign-extend to the desired register.
15205     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15206   }
15207
15208   // All sizes must be a power of two.
15209   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15210          "Non-power-of-two elements are not custom lowered!");
15211
15212   // Attempt to load the original value using scalar loads.
15213   // Find the largest scalar type that divides the total loaded size.
15214   MVT SclrLoadTy = MVT::i8;
15215   for (MVT Tp : MVT::integer_valuetypes()) {
15216     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15217       SclrLoadTy = Tp;
15218     }
15219   }
15220
15221   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15222   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15223       (64 <= MemSz))
15224     SclrLoadTy = MVT::f64;
15225
15226   // Calculate the number of scalar loads that we need to perform
15227   // in order to load our vector from memory.
15228   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15229
15230   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15231          "Can only lower sext loads with a single scalar load!");
15232
15233   unsigned loadRegZize = RegSz;
15234   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15235     loadRegZize = 128;
15236
15237   // Represent our vector as a sequence of elements which are the
15238   // largest scalar that we can load.
15239   EVT LoadUnitVecVT = EVT::getVectorVT(
15240       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15241
15242   // Represent the data using the same element type that is stored in
15243   // memory. In practice, we ''widen'' MemVT.
15244   EVT WideVecVT =
15245       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15246                        loadRegZize / MemVT.getScalarSizeInBits());
15247
15248   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15249          "Invalid vector type");
15250
15251   // We can't shuffle using an illegal type.
15252   assert(TLI.isTypeLegal(WideVecVT) &&
15253          "We only lower types that form legal widened vector types");
15254
15255   SmallVector<SDValue, 8> Chains;
15256   SDValue Ptr = Ld->getBasePtr();
15257   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15258                                       TLI.getPointerTy(DAG.getDataLayout()));
15259   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15260
15261   for (unsigned i = 0; i < NumLoads; ++i) {
15262     // Perform a single load.
15263     SDValue ScalarLoad =
15264         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15265                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15266                     Ld->getAlignment());
15267     Chains.push_back(ScalarLoad.getValue(1));
15268     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15269     // another round of DAGCombining.
15270     if (i == 0)
15271       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15272     else
15273       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15274                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15275
15276     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15277   }
15278
15279   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15280
15281   // Bitcast the loaded value to a vector of the original element type, in
15282   // the size of the target vector type.
15283   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15284   unsigned SizeRatio = RegSz / MemSz;
15285
15286   if (Ext == ISD::SEXTLOAD) {
15287     // If we have SSE4.1, we can directly emit a VSEXT node.
15288     if (Subtarget->hasSSE41()) {
15289       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15290       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15291       return Sext;
15292     }
15293
15294     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15295     // lanes.
15296     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15297            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15298
15299     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15300     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15301     return Shuff;
15302   }
15303
15304   // Redistribute the loaded elements into the different locations.
15305   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15306   for (unsigned i = 0; i != NumElems; ++i)
15307     ShuffleVec[i * SizeRatio] = i;
15308
15309   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15310                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15311
15312   // Bitcast to the requested type.
15313   Shuff = DAG.getBitcast(RegVT, Shuff);
15314   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15315   return Shuff;
15316 }
15317
15318 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15319 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15320 // from the AND / OR.
15321 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15322   Opc = Op.getOpcode();
15323   if (Opc != ISD::OR && Opc != ISD::AND)
15324     return false;
15325   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15326           Op.getOperand(0).hasOneUse() &&
15327           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15328           Op.getOperand(1).hasOneUse());
15329 }
15330
15331 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15332 // 1 and that the SETCC node has a single use.
15333 static bool isXor1OfSetCC(SDValue Op) {
15334   if (Op.getOpcode() != ISD::XOR)
15335     return false;
15336   if (isOneConstant(Op.getOperand(1)))
15337     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15338            Op.getOperand(0).hasOneUse();
15339   return false;
15340 }
15341
15342 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15343   bool addTest = true;
15344   SDValue Chain = Op.getOperand(0);
15345   SDValue Cond  = Op.getOperand(1);
15346   SDValue Dest  = Op.getOperand(2);
15347   SDLoc dl(Op);
15348   SDValue CC;
15349   bool Inverted = false;
15350
15351   if (Cond.getOpcode() == ISD::SETCC) {
15352     // Check for setcc([su]{add,sub,mul}o == 0).
15353     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15354         isNullConstant(Cond.getOperand(1)) &&
15355         Cond.getOperand(0).getResNo() == 1 &&
15356         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15357          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15358          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15359          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15360          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15361          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15362       Inverted = true;
15363       Cond = Cond.getOperand(0);
15364     } else {
15365       SDValue NewCond = LowerSETCC(Cond, DAG);
15366       if (NewCond.getNode())
15367         Cond = NewCond;
15368     }
15369   }
15370 #if 0
15371   // FIXME: LowerXALUO doesn't handle these!!
15372   else if (Cond.getOpcode() == X86ISD::ADD  ||
15373            Cond.getOpcode() == X86ISD::SUB  ||
15374            Cond.getOpcode() == X86ISD::SMUL ||
15375            Cond.getOpcode() == X86ISD::UMUL)
15376     Cond = LowerXALUO(Cond, DAG);
15377 #endif
15378
15379   // Look pass (and (setcc_carry (cmp ...)), 1).
15380   if (Cond.getOpcode() == ISD::AND &&
15381       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
15382       isOneConstant(Cond.getOperand(1)))
15383     Cond = Cond.getOperand(0);
15384
15385   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15386   // setting operand in place of the X86ISD::SETCC.
15387   unsigned CondOpcode = Cond.getOpcode();
15388   if (CondOpcode == X86ISD::SETCC ||
15389       CondOpcode == X86ISD::SETCC_CARRY) {
15390     CC = Cond.getOperand(0);
15391
15392     SDValue Cmp = Cond.getOperand(1);
15393     unsigned Opc = Cmp.getOpcode();
15394     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15395     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15396       Cond = Cmp;
15397       addTest = false;
15398     } else {
15399       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15400       default: break;
15401       case X86::COND_O:
15402       case X86::COND_B:
15403         // These can only come from an arithmetic instruction with overflow,
15404         // e.g. SADDO, UADDO.
15405         Cond = Cond.getNode()->getOperand(1);
15406         addTest = false;
15407         break;
15408       }
15409     }
15410   }
15411   CondOpcode = Cond.getOpcode();
15412   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15413       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15414       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15415        Cond.getOperand(0).getValueType() != MVT::i8)) {
15416     SDValue LHS = Cond.getOperand(0);
15417     SDValue RHS = Cond.getOperand(1);
15418     unsigned X86Opcode;
15419     unsigned X86Cond;
15420     SDVTList VTs;
15421     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15422     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15423     // X86ISD::INC).
15424     switch (CondOpcode) {
15425     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15426     case ISD::SADDO:
15427       if (isOneConstant(RHS)) {
15428           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15429           break;
15430         }
15431       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15432     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15433     case ISD::SSUBO:
15434       if (isOneConstant(RHS)) {
15435           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15436           break;
15437         }
15438       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15439     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15440     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15441     default: llvm_unreachable("unexpected overflowing operator");
15442     }
15443     if (Inverted)
15444       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15445     if (CondOpcode == ISD::UMULO)
15446       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15447                           MVT::i32);
15448     else
15449       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15450
15451     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15452
15453     if (CondOpcode == ISD::UMULO)
15454       Cond = X86Op.getValue(2);
15455     else
15456       Cond = X86Op.getValue(1);
15457
15458     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15459     addTest = false;
15460   } else {
15461     unsigned CondOpc;
15462     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15463       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15464       if (CondOpc == ISD::OR) {
15465         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15466         // two branches instead of an explicit OR instruction with a
15467         // separate test.
15468         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15469             isX86LogicalCmp(Cmp)) {
15470           CC = Cond.getOperand(0).getOperand(0);
15471           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15472                               Chain, Dest, CC, Cmp);
15473           CC = Cond.getOperand(1).getOperand(0);
15474           Cond = Cmp;
15475           addTest = false;
15476         }
15477       } else { // ISD::AND
15478         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15479         // two branches instead of an explicit AND instruction with a
15480         // separate test. However, we only do this if this block doesn't
15481         // have a fall-through edge, because this requires an explicit
15482         // jmp when the condition is false.
15483         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15484             isX86LogicalCmp(Cmp) &&
15485             Op.getNode()->hasOneUse()) {
15486           X86::CondCode CCode =
15487             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15488           CCode = X86::GetOppositeBranchCondition(CCode);
15489           CC = DAG.getConstant(CCode, dl, MVT::i8);
15490           SDNode *User = *Op.getNode()->use_begin();
15491           // Look for an unconditional branch following this conditional branch.
15492           // We need this because we need to reverse the successors in order
15493           // to implement FCMP_OEQ.
15494           if (User->getOpcode() == ISD::BR) {
15495             SDValue FalseBB = User->getOperand(1);
15496             SDNode *NewBR =
15497               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15498             assert(NewBR == User);
15499             (void)NewBR;
15500             Dest = FalseBB;
15501
15502             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15503                                 Chain, Dest, CC, Cmp);
15504             X86::CondCode CCode =
15505               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15506             CCode = X86::GetOppositeBranchCondition(CCode);
15507             CC = DAG.getConstant(CCode, dl, MVT::i8);
15508             Cond = Cmp;
15509             addTest = false;
15510           }
15511         }
15512       }
15513     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15514       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15515       // It should be transformed during dag combiner except when the condition
15516       // is set by a arithmetics with overflow node.
15517       X86::CondCode CCode =
15518         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15519       CCode = X86::GetOppositeBranchCondition(CCode);
15520       CC = DAG.getConstant(CCode, dl, MVT::i8);
15521       Cond = Cond.getOperand(0).getOperand(1);
15522       addTest = false;
15523     } else if (Cond.getOpcode() == ISD::SETCC &&
15524                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15525       // For FCMP_OEQ, we can emit
15526       // two branches instead of an explicit AND instruction with a
15527       // separate test. However, we only do this if this block doesn't
15528       // have a fall-through edge, because this requires an explicit
15529       // jmp when the condition is false.
15530       if (Op.getNode()->hasOneUse()) {
15531         SDNode *User = *Op.getNode()->use_begin();
15532         // Look for an unconditional branch following this conditional branch.
15533         // We need this because we need to reverse the successors in order
15534         // to implement FCMP_OEQ.
15535         if (User->getOpcode() == ISD::BR) {
15536           SDValue FalseBB = User->getOperand(1);
15537           SDNode *NewBR =
15538             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15539           assert(NewBR == User);
15540           (void)NewBR;
15541           Dest = FalseBB;
15542
15543           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15544                                     Cond.getOperand(0), Cond.getOperand(1));
15545           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15546           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15547           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15548                               Chain, Dest, CC, Cmp);
15549           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15550           Cond = Cmp;
15551           addTest = false;
15552         }
15553       }
15554     } else if (Cond.getOpcode() == ISD::SETCC &&
15555                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15556       // For FCMP_UNE, we can emit
15557       // two branches instead of an explicit AND instruction with a
15558       // separate test. However, we only do this if this block doesn't
15559       // have a fall-through edge, because this requires an explicit
15560       // jmp when the condition is false.
15561       if (Op.getNode()->hasOneUse()) {
15562         SDNode *User = *Op.getNode()->use_begin();
15563         // Look for an unconditional branch following this conditional branch.
15564         // We need this because we need to reverse the successors in order
15565         // to implement FCMP_UNE.
15566         if (User->getOpcode() == ISD::BR) {
15567           SDValue FalseBB = User->getOperand(1);
15568           SDNode *NewBR =
15569             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15570           assert(NewBR == User);
15571           (void)NewBR;
15572
15573           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15574                                     Cond.getOperand(0), Cond.getOperand(1));
15575           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15576           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15577           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15578                               Chain, Dest, CC, Cmp);
15579           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15580           Cond = Cmp;
15581           addTest = false;
15582           Dest = FalseBB;
15583         }
15584       }
15585     }
15586   }
15587
15588   if (addTest) {
15589     // Look pass the truncate if the high bits are known zero.
15590     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15591         Cond = Cond.getOperand(0);
15592
15593     // We know the result of AND is compared against zero. Try to match
15594     // it to BT.
15595     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15596       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG)) {
15597         CC = NewSetCC.getOperand(0);
15598         Cond = NewSetCC.getOperand(1);
15599         addTest = false;
15600       }
15601     }
15602   }
15603
15604   if (addTest) {
15605     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15606     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15607     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15608   }
15609   Cond = ConvertCmpIfNecessary(Cond, DAG);
15610   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15611                      Chain, Dest, CC, Cond);
15612 }
15613
15614 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15615 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15616 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15617 // that the guard pages used by the OS virtual memory manager are allocated in
15618 // correct sequence.
15619 SDValue
15620 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15621                                            SelectionDAG &DAG) const {
15622   MachineFunction &MF = DAG.getMachineFunction();
15623   bool SplitStack = MF.shouldSplitStack();
15624   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15625                SplitStack;
15626   SDLoc dl(Op);
15627
15628   // Get the inputs.
15629   SDNode *Node = Op.getNode();
15630   SDValue Chain = Op.getOperand(0);
15631   SDValue Size  = Op.getOperand(1);
15632   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15633   EVT VT = Node->getValueType(0);
15634
15635   // Chain the dynamic stack allocation so that it doesn't modify the stack
15636   // pointer when other instructions are using the stack.
15637   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true), dl);
15638
15639   bool Is64Bit = Subtarget->is64Bit();
15640   MVT SPTy = getPointerTy(DAG.getDataLayout());
15641
15642   SDValue Result;
15643   if (!Lower) {
15644     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15645     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15646     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15647                     " not tell us which reg is the stack pointer!");
15648     EVT VT = Node->getValueType(0);
15649     SDValue Tmp3 = Node->getOperand(2);
15650
15651     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15652     Chain = SP.getValue(1);
15653     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15654     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15655     unsigned StackAlign = TFI.getStackAlignment();
15656     Result = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15657     if (Align > StackAlign)
15658       Result = DAG.getNode(ISD::AND, dl, VT, Result,
15659                          DAG.getConstant(-(uint64_t)Align, dl, VT));
15660     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Result); // Output chain
15661   } else if (SplitStack) {
15662     MachineRegisterInfo &MRI = MF.getRegInfo();
15663
15664     if (Is64Bit) {
15665       // The 64 bit implementation of segmented stacks needs to clobber both r10
15666       // r11. This makes it impossible to use it along with nested parameters.
15667       const Function *F = MF.getFunction();
15668
15669       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15670            I != E; ++I)
15671         if (I->hasNestAttr())
15672           report_fatal_error("Cannot use segmented stacks with functions that "
15673                              "have nested arguments.");
15674     }
15675
15676     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15677     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15678     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15679     Result = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15680                                 DAG.getRegister(Vreg, SPTy));
15681   } else {
15682     SDValue Flag;
15683     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15684
15685     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15686     Flag = Chain.getValue(1);
15687     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15688
15689     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15690
15691     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15692     unsigned SPReg = RegInfo->getStackRegister();
15693     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15694     Chain = SP.getValue(1);
15695
15696     if (Align) {
15697       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15698                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15699       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15700     }
15701
15702     Result = SP;
15703   }
15704
15705   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15706                              DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
15707
15708   SDValue Ops[2] = {Result, Chain};
15709   return DAG.getMergeValues(Ops, dl);
15710 }
15711
15712 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15713   MachineFunction &MF = DAG.getMachineFunction();
15714   auto PtrVT = getPointerTy(MF.getDataLayout());
15715   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15716
15717   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15718   SDLoc DL(Op);
15719
15720   if (!Subtarget->is64Bit() ||
15721       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15722     // vastart just stores the address of the VarArgsFrameIndex slot into the
15723     // memory location argument.
15724     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15725     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15726                         MachinePointerInfo(SV), false, false, 0);
15727   }
15728
15729   // __va_list_tag:
15730   //   gp_offset         (0 - 6 * 8)
15731   //   fp_offset         (48 - 48 + 8 * 16)
15732   //   overflow_arg_area (point to parameters coming in memory).
15733   //   reg_save_area
15734   SmallVector<SDValue, 8> MemOps;
15735   SDValue FIN = Op.getOperand(1);
15736   // Store gp_offset
15737   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15738                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15739                                                DL, MVT::i32),
15740                                FIN, MachinePointerInfo(SV), false, false, 0);
15741   MemOps.push_back(Store);
15742
15743   // Store fp_offset
15744   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15745   Store = DAG.getStore(Op.getOperand(0), DL,
15746                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15747                                        MVT::i32),
15748                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15749   MemOps.push_back(Store);
15750
15751   // Store ptr to overflow_arg_area
15752   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15753   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15754   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15755                        MachinePointerInfo(SV, 8),
15756                        false, false, 0);
15757   MemOps.push_back(Store);
15758
15759   // Store ptr to reg_save_area.
15760   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15761       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15762   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15763   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15764       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15765   MemOps.push_back(Store);
15766   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15767 }
15768
15769 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15770   assert(Subtarget->is64Bit() &&
15771          "LowerVAARG only handles 64-bit va_arg!");
15772   assert(Op.getNode()->getNumOperands() == 4);
15773
15774   MachineFunction &MF = DAG.getMachineFunction();
15775   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15776     // The Win64 ABI uses char* instead of a structure.
15777     return DAG.expandVAArg(Op.getNode());
15778
15779   SDValue Chain = Op.getOperand(0);
15780   SDValue SrcPtr = Op.getOperand(1);
15781   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15782   unsigned Align = Op.getConstantOperandVal(3);
15783   SDLoc dl(Op);
15784
15785   EVT ArgVT = Op.getNode()->getValueType(0);
15786   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15787   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15788   uint8_t ArgMode;
15789
15790   // Decide which area this value should be read from.
15791   // TODO: Implement the AMD64 ABI in its entirety. This simple
15792   // selection mechanism works only for the basic types.
15793   if (ArgVT == MVT::f80) {
15794     llvm_unreachable("va_arg for f80 not yet implemented");
15795   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15796     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15797   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15798     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15799   } else {
15800     llvm_unreachable("Unhandled argument type in LowerVAARG");
15801   }
15802
15803   if (ArgMode == 2) {
15804     // Sanity Check: Make sure using fp_offset makes sense.
15805     assert(!Subtarget->useSoftFloat() &&
15806            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15807            Subtarget->hasSSE1());
15808   }
15809
15810   // Insert VAARG_64 node into the DAG
15811   // VAARG_64 returns two values: Variable Argument Address, Chain
15812   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15813                        DAG.getConstant(ArgMode, dl, MVT::i8),
15814                        DAG.getConstant(Align, dl, MVT::i32)};
15815   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15816   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15817                                           VTs, InstOps, MVT::i64,
15818                                           MachinePointerInfo(SV),
15819                                           /*Align=*/0,
15820                                           /*Volatile=*/false,
15821                                           /*ReadMem=*/true,
15822                                           /*WriteMem=*/true);
15823   Chain = VAARG.getValue(1);
15824
15825   // Load the next argument and return it
15826   return DAG.getLoad(ArgVT, dl,
15827                      Chain,
15828                      VAARG,
15829                      MachinePointerInfo(),
15830                      false, false, false, 0);
15831 }
15832
15833 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15834                            SelectionDAG &DAG) {
15835   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15836   // where a va_list is still an i8*.
15837   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15838   if (Subtarget->isCallingConvWin64(
15839         DAG.getMachineFunction().getFunction()->getCallingConv()))
15840     // Probably a Win64 va_copy.
15841     return DAG.expandVACopy(Op.getNode());
15842
15843   SDValue Chain = Op.getOperand(0);
15844   SDValue DstPtr = Op.getOperand(1);
15845   SDValue SrcPtr = Op.getOperand(2);
15846   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15847   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15848   SDLoc DL(Op);
15849
15850   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15851                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15852                        false, false,
15853                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15854 }
15855
15856 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15857 // amount is a constant. Takes immediate version of shift as input.
15858 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15859                                           SDValue SrcOp, uint64_t ShiftAmt,
15860                                           SelectionDAG &DAG) {
15861   MVT ElementType = VT.getVectorElementType();
15862
15863   // Fold this packed shift into its first operand if ShiftAmt is 0.
15864   if (ShiftAmt == 0)
15865     return SrcOp;
15866
15867   // Check for ShiftAmt >= element width
15868   if (ShiftAmt >= ElementType.getSizeInBits()) {
15869     if (Opc == X86ISD::VSRAI)
15870       ShiftAmt = ElementType.getSizeInBits() - 1;
15871     else
15872       return DAG.getConstant(0, dl, VT);
15873   }
15874
15875   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15876          && "Unknown target vector shift-by-constant node");
15877
15878   // Fold this packed vector shift into a build vector if SrcOp is a
15879   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15880   if (VT == SrcOp.getSimpleValueType() &&
15881       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15882     SmallVector<SDValue, 8> Elts;
15883     unsigned NumElts = SrcOp->getNumOperands();
15884     ConstantSDNode *ND;
15885
15886     switch(Opc) {
15887     default: llvm_unreachable(nullptr);
15888     case X86ISD::VSHLI:
15889       for (unsigned i=0; i!=NumElts; ++i) {
15890         SDValue CurrentOp = SrcOp->getOperand(i);
15891         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15892           Elts.push_back(CurrentOp);
15893           continue;
15894         }
15895         ND = cast<ConstantSDNode>(CurrentOp);
15896         const APInt &C = ND->getAPIntValue();
15897         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15898       }
15899       break;
15900     case X86ISD::VSRLI:
15901       for (unsigned i=0; i!=NumElts; ++i) {
15902         SDValue CurrentOp = SrcOp->getOperand(i);
15903         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15904           Elts.push_back(CurrentOp);
15905           continue;
15906         }
15907         ND = cast<ConstantSDNode>(CurrentOp);
15908         const APInt &C = ND->getAPIntValue();
15909         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15910       }
15911       break;
15912     case X86ISD::VSRAI:
15913       for (unsigned i=0; i!=NumElts; ++i) {
15914         SDValue CurrentOp = SrcOp->getOperand(i);
15915         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15916           Elts.push_back(CurrentOp);
15917           continue;
15918         }
15919         ND = cast<ConstantSDNode>(CurrentOp);
15920         const APInt &C = ND->getAPIntValue();
15921         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15922       }
15923       break;
15924     }
15925
15926     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15927   }
15928
15929   return DAG.getNode(Opc, dl, VT, SrcOp,
15930                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15931 }
15932
15933 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15934 // may or may not be a constant. Takes immediate version of shift as input.
15935 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15936                                    SDValue SrcOp, SDValue ShAmt,
15937                                    SelectionDAG &DAG) {
15938   MVT SVT = ShAmt.getSimpleValueType();
15939   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15940
15941   // Catch shift-by-constant.
15942   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15943     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15944                                       CShAmt->getZExtValue(), DAG);
15945
15946   // Change opcode to non-immediate version
15947   switch (Opc) {
15948     default: llvm_unreachable("Unknown target vector shift node");
15949     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15950     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15951     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15952   }
15953
15954   const X86Subtarget &Subtarget =
15955       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15956   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15957       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15958     // Let the shuffle legalizer expand this shift amount node.
15959     SDValue Op0 = ShAmt.getOperand(0);
15960     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15961     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15962   } else {
15963     // Need to build a vector containing shift amount.
15964     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15965     SmallVector<SDValue, 4> ShOps;
15966     ShOps.push_back(ShAmt);
15967     if (SVT == MVT::i32) {
15968       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15969       ShOps.push_back(DAG.getUNDEF(SVT));
15970     }
15971     ShOps.push_back(DAG.getUNDEF(SVT));
15972
15973     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15974     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15975   }
15976
15977   // The return type has to be a 128-bit type with the same element
15978   // type as the input type.
15979   MVT EltVT = VT.getVectorElementType();
15980   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15981
15982   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15983   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15984 }
15985
15986 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15987 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15988 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15989 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15990                                     SDValue PreservedSrc,
15991                                     const X86Subtarget *Subtarget,
15992                                     SelectionDAG &DAG) {
15993     MVT VT = Op.getSimpleValueType();
15994     MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
15995     SDValue VMask;
15996     unsigned OpcodeSelect = ISD::VSELECT;
15997     SDLoc dl(Op);
15998
15999     if (isAllOnesConstant(Mask))
16000       return Op;
16001
16002     if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
16003       MVT newMaskVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
16004       VMask = DAG.getBitcast(MaskVT,
16005                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
16006     } else {
16007       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16008                                        Mask.getSimpleValueType().getSizeInBits());
16009       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16010       // are extracted by EXTRACT_SUBVECTOR.
16011       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16012                           DAG.getBitcast(BitcastVT, Mask),
16013                           DAG.getIntPtrConstant(0, dl));
16014     }
16015
16016     switch (Op.getOpcode()) {
16017     default: break;
16018     case X86ISD::PCMPEQM:
16019     case X86ISD::PCMPGTM:
16020     case X86ISD::CMPM:
16021     case X86ISD::CMPMU:
16022       return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
16023     case X86ISD::VFPCLASS:
16024     case X86ISD::VFPCLASSS:
16025       return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
16026     case X86ISD::VTRUNC:
16027     case X86ISD::VTRUNCS:
16028     case X86ISD::VTRUNCUS:
16029       // We can't use ISD::VSELECT here because it is not always "Legal"
16030       // for the destination type. For example vpmovqb require only AVX512
16031       // and vselect that can operate on byte element type require BWI
16032       OpcodeSelect = X86ISD::SELECT;
16033       break;
16034     }
16035     if (PreservedSrc.getOpcode() == ISD::UNDEF)
16036       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16037     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16038 }
16039
16040 /// \brief Creates an SDNode for a predicated scalar operation.
16041 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16042 /// The mask is coming as MVT::i8 and it should be truncated
16043 /// to MVT::i1 while lowering masking intrinsics.
16044 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16045 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16046 /// for a scalar instruction.
16047 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16048                                     SDValue PreservedSrc,
16049                                     const X86Subtarget *Subtarget,
16050                                     SelectionDAG &DAG) {
16051   if (isAllOnesConstant(Mask))
16052     return Op;
16053
16054   MVT VT = Op.getSimpleValueType();
16055   SDLoc dl(Op);
16056   // The mask should be of type MVT::i1
16057   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16058
16059   if (Op.getOpcode() == X86ISD::FSETCC)
16060     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16061   if (Op.getOpcode() == X86ISD::VFPCLASS ||
16062       Op.getOpcode() == X86ISD::VFPCLASSS)
16063     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16064
16065   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16066     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16067   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16068 }
16069
16070 static int getSEHRegistrationNodeSize(const Function *Fn) {
16071   if (!Fn->hasPersonalityFn())
16072     report_fatal_error(
16073         "querying registration node size for function without personality");
16074   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16075   // WinEHStatePass for the full struct definition.
16076   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16077   case EHPersonality::MSVC_X86SEH: return 24;
16078   case EHPersonality::MSVC_CXX: return 16;
16079   default: break;
16080   }
16081   report_fatal_error("can only recover FP for MSVC EH personality functions");
16082 }
16083
16084 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
16085 /// function or when returning to a parent frame after catching an exception, we
16086 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16087 /// Here's the math:
16088 ///   RegNodeBase = EntryEBP - RegNodeSize
16089 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
16090 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16091 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16092 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16093                                    SDValue EntryEBP) {
16094   MachineFunction &MF = DAG.getMachineFunction();
16095   SDLoc dl;
16096
16097   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16098   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16099
16100   // It's possible that the parent function no longer has a personality function
16101   // if the exceptional code was optimized away, in which case we just return
16102   // the incoming EBP.
16103   if (!Fn->hasPersonalityFn())
16104     return EntryEBP;
16105
16106   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16107
16108   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16109   // registration.
16110   MCSymbol *OffsetSym =
16111       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16112           GlobalValue::getRealLinkageName(Fn->getName()));
16113   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16114   SDValue RegNodeFrameOffset =
16115       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16116
16117   // RegNodeBase = EntryEBP - RegNodeSize
16118   // ParentFP = RegNodeBase - RegNodeFrameOffset
16119   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16120                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16121   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16122 }
16123
16124 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16125                                        SelectionDAG &DAG) {
16126   SDLoc dl(Op);
16127   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16128   MVT VT = Op.getSimpleValueType();
16129   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16130   if (IntrData) {
16131     switch(IntrData->Type) {
16132     case INTR_TYPE_1OP:
16133       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16134     case INTR_TYPE_2OP:
16135       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16136         Op.getOperand(2));
16137     case INTR_TYPE_2OP_IMM8:
16138       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16139                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16140     case INTR_TYPE_3OP:
16141       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16142         Op.getOperand(2), Op.getOperand(3));
16143     case INTR_TYPE_4OP:
16144       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16145         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16146     case INTR_TYPE_1OP_MASK_RM: {
16147       SDValue Src = Op.getOperand(1);
16148       SDValue PassThru = Op.getOperand(2);
16149       SDValue Mask = Op.getOperand(3);
16150       SDValue RoundingMode;
16151       // We allways add rounding mode to the Node.
16152       // If the rounding mode is not specified, we add the
16153       // "current direction" mode.
16154       if (Op.getNumOperands() == 4)
16155         RoundingMode =
16156           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16157       else
16158         RoundingMode = Op.getOperand(4);
16159       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16160       if (IntrWithRoundingModeOpcode != 0)
16161         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16162             X86::STATIC_ROUNDING::CUR_DIRECTION)
16163           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16164                                       dl, Op.getValueType(), Src, RoundingMode),
16165                                       Mask, PassThru, Subtarget, DAG);
16166       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16167                                               RoundingMode),
16168                                   Mask, PassThru, Subtarget, DAG);
16169     }
16170     case INTR_TYPE_1OP_MASK: {
16171       SDValue Src = Op.getOperand(1);
16172       SDValue PassThru = Op.getOperand(2);
16173       SDValue Mask = Op.getOperand(3);
16174       // We add rounding mode to the Node when
16175       //   - RM Opcode is specified and
16176       //   - RM is not "current direction".
16177       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16178       if (IntrWithRoundingModeOpcode != 0) {
16179         SDValue Rnd = Op.getOperand(4);
16180         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16181         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16182           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16183                                       dl, Op.getValueType(),
16184                                       Src, Rnd),
16185                                       Mask, PassThru, Subtarget, DAG);
16186         }
16187       }
16188       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16189                                   Mask, PassThru, Subtarget, DAG);
16190     }
16191     case INTR_TYPE_SCALAR_MASK: {
16192       SDValue Src1 = Op.getOperand(1);
16193       SDValue Src2 = Op.getOperand(2);
16194       SDValue passThru = Op.getOperand(3);
16195       SDValue Mask = Op.getOperand(4);
16196       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16197                                   Mask, passThru, Subtarget, DAG);
16198     }
16199     case INTR_TYPE_SCALAR_MASK_RM: {
16200       SDValue Src1 = Op.getOperand(1);
16201       SDValue Src2 = Op.getOperand(2);
16202       SDValue Src0 = Op.getOperand(3);
16203       SDValue Mask = Op.getOperand(4);
16204       // There are 2 kinds of intrinsics in this group:
16205       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16206       // (2) With rounding mode and sae - 7 operands.
16207       if (Op.getNumOperands() == 6) {
16208         SDValue Sae  = Op.getOperand(5);
16209         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16210         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16211                                                 Sae),
16212                                     Mask, Src0, Subtarget, DAG);
16213       }
16214       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16215       SDValue RoundingMode  = Op.getOperand(5);
16216       SDValue Sae  = Op.getOperand(6);
16217       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16218                                               RoundingMode, Sae),
16219                                   Mask, Src0, Subtarget, DAG);
16220     }
16221     case INTR_TYPE_2OP_MASK:
16222     case INTR_TYPE_2OP_IMM8_MASK: {
16223       SDValue Src1 = Op.getOperand(1);
16224       SDValue Src2 = Op.getOperand(2);
16225       SDValue PassThru = Op.getOperand(3);
16226       SDValue Mask = Op.getOperand(4);
16227
16228       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16229         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16230
16231       // We specify 2 possible opcodes for intrinsics with rounding modes.
16232       // First, we check if the intrinsic may have non-default rounding mode,
16233       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16234       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16235       if (IntrWithRoundingModeOpcode != 0) {
16236         SDValue Rnd = Op.getOperand(5);
16237         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16238         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16239           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16240                                       dl, Op.getValueType(),
16241                                       Src1, Src2, Rnd),
16242                                       Mask, PassThru, Subtarget, DAG);
16243         }
16244       }
16245       // TODO: Intrinsics should have fast-math-flags to propagate.
16246       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16247                                   Mask, PassThru, Subtarget, DAG);
16248     }
16249     case INTR_TYPE_2OP_MASK_RM: {
16250       SDValue Src1 = Op.getOperand(1);
16251       SDValue Src2 = Op.getOperand(2);
16252       SDValue PassThru = Op.getOperand(3);
16253       SDValue Mask = Op.getOperand(4);
16254       // We specify 2 possible modes for intrinsics, with/without rounding
16255       // modes.
16256       // First, we check if the intrinsic have rounding mode (6 operands),
16257       // if not, we set rounding mode to "current".
16258       SDValue Rnd;
16259       if (Op.getNumOperands() == 6)
16260         Rnd = Op.getOperand(5);
16261       else
16262         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16263       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16264                                               Src1, Src2, Rnd),
16265                                   Mask, PassThru, Subtarget, DAG);
16266     }
16267     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16268       SDValue Src1 = Op.getOperand(1);
16269       SDValue Src2 = Op.getOperand(2);
16270       SDValue Src3 = Op.getOperand(3);
16271       SDValue PassThru = Op.getOperand(4);
16272       SDValue Mask = Op.getOperand(5);
16273       SDValue Sae  = Op.getOperand(6);
16274
16275       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16276                                               Src2, Src3, Sae),
16277                                   Mask, PassThru, Subtarget, DAG);
16278     }
16279     case INTR_TYPE_3OP_MASK_RM: {
16280       SDValue Src1 = Op.getOperand(1);
16281       SDValue Src2 = Op.getOperand(2);
16282       SDValue Imm = Op.getOperand(3);
16283       SDValue PassThru = Op.getOperand(4);
16284       SDValue Mask = Op.getOperand(5);
16285       // We specify 2 possible modes for intrinsics, with/without rounding
16286       // modes.
16287       // First, we check if the intrinsic have rounding mode (7 operands),
16288       // if not, we set rounding mode to "current".
16289       SDValue Rnd;
16290       if (Op.getNumOperands() == 7)
16291         Rnd = Op.getOperand(6);
16292       else
16293         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16294       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16295         Src1, Src2, Imm, Rnd),
16296         Mask, PassThru, Subtarget, DAG);
16297     }
16298     case INTR_TYPE_3OP_IMM8_MASK:
16299     case INTR_TYPE_3OP_MASK:
16300     case INSERT_SUBVEC: {
16301       SDValue Src1 = Op.getOperand(1);
16302       SDValue Src2 = Op.getOperand(2);
16303       SDValue Src3 = Op.getOperand(3);
16304       SDValue PassThru = Op.getOperand(4);
16305       SDValue Mask = Op.getOperand(5);
16306
16307       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16308         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16309       else if (IntrData->Type == INSERT_SUBVEC) {
16310         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16311         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16312         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16313         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16314         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16315       }
16316
16317       // We specify 2 possible opcodes for intrinsics with rounding modes.
16318       // First, we check if the intrinsic may have non-default rounding mode,
16319       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16320       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16321       if (IntrWithRoundingModeOpcode != 0) {
16322         SDValue Rnd = Op.getOperand(6);
16323         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16324         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16325           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16326                                       dl, Op.getValueType(),
16327                                       Src1, Src2, Src3, Rnd),
16328                                       Mask, PassThru, Subtarget, DAG);
16329         }
16330       }
16331       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16332                                               Src1, Src2, Src3),
16333                                   Mask, PassThru, Subtarget, DAG);
16334     }
16335     case VPERM_3OP_MASKZ:
16336     case VPERM_3OP_MASK:{
16337       // Src2 is the PassThru
16338       SDValue Src1 = Op.getOperand(1);
16339       SDValue Src2 = Op.getOperand(2);
16340       SDValue Src3 = Op.getOperand(3);
16341       SDValue Mask = Op.getOperand(4);
16342       MVT VT = Op.getSimpleValueType();
16343       SDValue PassThru = SDValue();
16344
16345       // set PassThru element
16346       if (IntrData->Type == VPERM_3OP_MASKZ)
16347         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16348       else
16349         PassThru = DAG.getBitcast(VT, Src2);
16350
16351       // Swap Src1 and Src2 in the node creation
16352       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16353                                               dl, Op.getValueType(),
16354                                               Src2, Src1, Src3),
16355                                   Mask, PassThru, Subtarget, DAG);
16356     }
16357     case FMA_OP_MASK3:
16358     case FMA_OP_MASKZ:
16359     case FMA_OP_MASK: {
16360       SDValue Src1 = Op.getOperand(1);
16361       SDValue Src2 = Op.getOperand(2);
16362       SDValue Src3 = Op.getOperand(3);
16363       SDValue Mask = Op.getOperand(4);
16364       MVT VT = Op.getSimpleValueType();
16365       SDValue PassThru = SDValue();
16366
16367       // set PassThru element
16368       if (IntrData->Type == FMA_OP_MASKZ)
16369         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16370       else if (IntrData->Type == FMA_OP_MASK3)
16371         PassThru = Src3;
16372       else
16373         PassThru = Src1;
16374
16375       // We specify 2 possible opcodes for intrinsics with rounding modes.
16376       // First, we check if the intrinsic may have non-default rounding mode,
16377       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16378       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16379       if (IntrWithRoundingModeOpcode != 0) {
16380         SDValue Rnd = Op.getOperand(5);
16381         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16382             X86::STATIC_ROUNDING::CUR_DIRECTION)
16383           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16384                                                   dl, Op.getValueType(),
16385                                                   Src1, Src2, Src3, Rnd),
16386                                       Mask, PassThru, Subtarget, DAG);
16387       }
16388       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16389                                               dl, Op.getValueType(),
16390                                               Src1, Src2, Src3),
16391                                   Mask, PassThru, Subtarget, DAG);
16392     }
16393     case TERLOG_OP_MASK:
16394     case TERLOG_OP_MASKZ: {
16395       SDValue Src1 = Op.getOperand(1);
16396       SDValue Src2 = Op.getOperand(2);
16397       SDValue Src3 = Op.getOperand(3);
16398       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16399       SDValue Mask = Op.getOperand(5);
16400       MVT VT = Op.getSimpleValueType();
16401       SDValue PassThru = Src1;
16402       // Set PassThru element.
16403       if (IntrData->Type == TERLOG_OP_MASKZ)
16404         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16405
16406       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16407                                               Src1, Src2, Src3, Src4),
16408                                   Mask, PassThru, Subtarget, DAG);
16409     }
16410     case FPCLASS: {
16411       // FPclass intrinsics with mask
16412        SDValue Src1 = Op.getOperand(1);
16413        MVT VT = Src1.getSimpleValueType();
16414        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16415        SDValue Imm = Op.getOperand(2);
16416        SDValue Mask = Op.getOperand(3);
16417        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16418                                      Mask.getSimpleValueType().getSizeInBits());
16419        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16420        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16421                                                  DAG.getTargetConstant(0, dl, MaskVT),
16422                                                  Subtarget, DAG);
16423        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16424                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16425                                  DAG.getIntPtrConstant(0, dl));
16426        return DAG.getBitcast(Op.getValueType(), Res);
16427     }
16428     case FPCLASSS: {
16429       SDValue Src1 = Op.getOperand(1);
16430       SDValue Imm = Op.getOperand(2);
16431       SDValue Mask = Op.getOperand(3);
16432       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16433       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16434         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16435       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16436     }
16437     case CMP_MASK:
16438     case CMP_MASK_CC: {
16439       // Comparison intrinsics with masks.
16440       // Example of transformation:
16441       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16442       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16443       // (i8 (bitcast
16444       //   (v8i1 (insert_subvector undef,
16445       //           (v2i1 (and (PCMPEQM %a, %b),
16446       //                      (extract_subvector
16447       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16448       MVT VT = Op.getOperand(1).getSimpleValueType();
16449       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16450       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16451       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16452                                        Mask.getSimpleValueType().getSizeInBits());
16453       SDValue Cmp;
16454       if (IntrData->Type == CMP_MASK_CC) {
16455         SDValue CC = Op.getOperand(3);
16456         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16457         // We specify 2 possible opcodes for intrinsics with rounding modes.
16458         // First, we check if the intrinsic may have non-default rounding mode,
16459         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16460         if (IntrData->Opc1 != 0) {
16461           SDValue Rnd = Op.getOperand(5);
16462           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16463               X86::STATIC_ROUNDING::CUR_DIRECTION)
16464             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16465                               Op.getOperand(2), CC, Rnd);
16466         }
16467         //default rounding mode
16468         if(!Cmp.getNode())
16469             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16470                               Op.getOperand(2), CC);
16471
16472       } else {
16473         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16474         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16475                           Op.getOperand(2));
16476       }
16477       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16478                                              DAG.getTargetConstant(0, dl,
16479                                                                    MaskVT),
16480                                              Subtarget, DAG);
16481       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16482                                 DAG.getUNDEF(BitcastVT), CmpMask,
16483                                 DAG.getIntPtrConstant(0, dl));
16484       return DAG.getBitcast(Op.getValueType(), Res);
16485     }
16486     case CMP_MASK_SCALAR_CC: {
16487       SDValue Src1 = Op.getOperand(1);
16488       SDValue Src2 = Op.getOperand(2);
16489       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16490       SDValue Mask = Op.getOperand(4);
16491
16492       SDValue Cmp;
16493       if (IntrData->Opc1 != 0) {
16494         SDValue Rnd = Op.getOperand(5);
16495         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16496             X86::STATIC_ROUNDING::CUR_DIRECTION)
16497           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16498       }
16499       //default rounding mode
16500       if(!Cmp.getNode())
16501         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16502
16503       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16504                                              DAG.getTargetConstant(0, dl,
16505                                                                    MVT::i1),
16506                                              Subtarget, DAG);
16507
16508       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16509                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16510                          DAG.getValueType(MVT::i1));
16511     }
16512     case COMI: { // Comparison intrinsics
16513       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16514       SDValue LHS = Op.getOperand(1);
16515       SDValue RHS = Op.getOperand(2);
16516       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16517       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16518       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16519       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16520                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16521       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16522     }
16523     case COMI_RM: { // Comparison intrinsics with Sae
16524       SDValue LHS = Op.getOperand(1);
16525       SDValue RHS = Op.getOperand(2);
16526       SDValue CC = Op.getOperand(3);
16527       SDValue Sae = Op.getOperand(4);
16528       auto ComiType = TranslateX86ConstCondToX86CC(CC);
16529       // choose between ordered and unordered (comi/ucomi)
16530       unsigned comiOp = std::get<0>(ComiType) ? IntrData->Opc0 : IntrData->Opc1;
16531       SDValue Cond;
16532       if (cast<ConstantSDNode>(Sae)->getZExtValue() !=
16533                                            X86::STATIC_ROUNDING::CUR_DIRECTION)
16534         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS, Sae);
16535       else
16536         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS);
16537       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16538         DAG.getConstant(std::get<1>(ComiType), dl, MVT::i8), Cond);
16539       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16540     }
16541     case VSHIFT:
16542       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16543                                  Op.getOperand(1), Op.getOperand(2), DAG);
16544     case VSHIFT_MASK:
16545       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16546                                                       Op.getSimpleValueType(),
16547                                                       Op.getOperand(1),
16548                                                       Op.getOperand(2), DAG),
16549                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16550                                   DAG);
16551     case COMPRESS_EXPAND_IN_REG: {
16552       SDValue Mask = Op.getOperand(3);
16553       SDValue DataToCompress = Op.getOperand(1);
16554       SDValue PassThru = Op.getOperand(2);
16555       if (isAllOnesConstant(Mask)) // return data as is
16556         return Op.getOperand(1);
16557
16558       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16559                                               DataToCompress),
16560                                   Mask, PassThru, Subtarget, DAG);
16561     }
16562     case BROADCASTM: {
16563       SDValue Mask = Op.getOperand(1);
16564       MVT MaskVT = MVT::getVectorVT(MVT::i1, Mask.getSimpleValueType().getSizeInBits());
16565       Mask = DAG.getBitcast(MaskVT, Mask);
16566       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Mask);
16567     }
16568     case BLEND: {
16569       SDValue Mask = Op.getOperand(3);
16570       MVT VT = Op.getSimpleValueType();
16571       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16572       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16573                                        Mask.getSimpleValueType().getSizeInBits());
16574       SDLoc dl(Op);
16575       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16576                                   DAG.getBitcast(BitcastVT, Mask),
16577                                   DAG.getIntPtrConstant(0, dl));
16578       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16579                          Op.getOperand(2));
16580     }
16581     default:
16582       break;
16583     }
16584   }
16585
16586   switch (IntNo) {
16587   default: return SDValue();    // Don't custom lower most intrinsics.
16588
16589   case Intrinsic::x86_avx2_permd:
16590   case Intrinsic::x86_avx2_permps:
16591     // Operands intentionally swapped. Mask is last operand to intrinsic,
16592     // but second operand for node/instruction.
16593     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16594                        Op.getOperand(2), Op.getOperand(1));
16595
16596   // ptest and testp intrinsics. The intrinsic these come from are designed to
16597   // return an integer value, not just an instruction so lower it to the ptest
16598   // or testp pattern and a setcc for the result.
16599   case Intrinsic::x86_sse41_ptestz:
16600   case Intrinsic::x86_sse41_ptestc:
16601   case Intrinsic::x86_sse41_ptestnzc:
16602   case Intrinsic::x86_avx_ptestz_256:
16603   case Intrinsic::x86_avx_ptestc_256:
16604   case Intrinsic::x86_avx_ptestnzc_256:
16605   case Intrinsic::x86_avx_vtestz_ps:
16606   case Intrinsic::x86_avx_vtestc_ps:
16607   case Intrinsic::x86_avx_vtestnzc_ps:
16608   case Intrinsic::x86_avx_vtestz_pd:
16609   case Intrinsic::x86_avx_vtestc_pd:
16610   case Intrinsic::x86_avx_vtestnzc_pd:
16611   case Intrinsic::x86_avx_vtestz_ps_256:
16612   case Intrinsic::x86_avx_vtestc_ps_256:
16613   case Intrinsic::x86_avx_vtestnzc_ps_256:
16614   case Intrinsic::x86_avx_vtestz_pd_256:
16615   case Intrinsic::x86_avx_vtestc_pd_256:
16616   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16617     bool IsTestPacked = false;
16618     unsigned X86CC;
16619     switch (IntNo) {
16620     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16621     case Intrinsic::x86_avx_vtestz_ps:
16622     case Intrinsic::x86_avx_vtestz_pd:
16623     case Intrinsic::x86_avx_vtestz_ps_256:
16624     case Intrinsic::x86_avx_vtestz_pd_256:
16625       IsTestPacked = true; // Fallthrough
16626     case Intrinsic::x86_sse41_ptestz:
16627     case Intrinsic::x86_avx_ptestz_256:
16628       // ZF = 1
16629       X86CC = X86::COND_E;
16630       break;
16631     case Intrinsic::x86_avx_vtestc_ps:
16632     case Intrinsic::x86_avx_vtestc_pd:
16633     case Intrinsic::x86_avx_vtestc_ps_256:
16634     case Intrinsic::x86_avx_vtestc_pd_256:
16635       IsTestPacked = true; // Fallthrough
16636     case Intrinsic::x86_sse41_ptestc:
16637     case Intrinsic::x86_avx_ptestc_256:
16638       // CF = 1
16639       X86CC = X86::COND_B;
16640       break;
16641     case Intrinsic::x86_avx_vtestnzc_ps:
16642     case Intrinsic::x86_avx_vtestnzc_pd:
16643     case Intrinsic::x86_avx_vtestnzc_ps_256:
16644     case Intrinsic::x86_avx_vtestnzc_pd_256:
16645       IsTestPacked = true; // Fallthrough
16646     case Intrinsic::x86_sse41_ptestnzc:
16647     case Intrinsic::x86_avx_ptestnzc_256:
16648       // ZF and CF = 0
16649       X86CC = X86::COND_A;
16650       break;
16651     }
16652
16653     SDValue LHS = Op.getOperand(1);
16654     SDValue RHS = Op.getOperand(2);
16655     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16656     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16657     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16658     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16659     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16660   }
16661   case Intrinsic::x86_avx512_kortestz_w:
16662   case Intrinsic::x86_avx512_kortestc_w: {
16663     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16664     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16665     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16666     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16667     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16668     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16669     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16670   }
16671
16672   case Intrinsic::x86_sse42_pcmpistria128:
16673   case Intrinsic::x86_sse42_pcmpestria128:
16674   case Intrinsic::x86_sse42_pcmpistric128:
16675   case Intrinsic::x86_sse42_pcmpestric128:
16676   case Intrinsic::x86_sse42_pcmpistrio128:
16677   case Intrinsic::x86_sse42_pcmpestrio128:
16678   case Intrinsic::x86_sse42_pcmpistris128:
16679   case Intrinsic::x86_sse42_pcmpestris128:
16680   case Intrinsic::x86_sse42_pcmpistriz128:
16681   case Intrinsic::x86_sse42_pcmpestriz128: {
16682     unsigned Opcode;
16683     unsigned X86CC;
16684     switch (IntNo) {
16685     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16686     case Intrinsic::x86_sse42_pcmpistria128:
16687       Opcode = X86ISD::PCMPISTRI;
16688       X86CC = X86::COND_A;
16689       break;
16690     case Intrinsic::x86_sse42_pcmpestria128:
16691       Opcode = X86ISD::PCMPESTRI;
16692       X86CC = X86::COND_A;
16693       break;
16694     case Intrinsic::x86_sse42_pcmpistric128:
16695       Opcode = X86ISD::PCMPISTRI;
16696       X86CC = X86::COND_B;
16697       break;
16698     case Intrinsic::x86_sse42_pcmpestric128:
16699       Opcode = X86ISD::PCMPESTRI;
16700       X86CC = X86::COND_B;
16701       break;
16702     case Intrinsic::x86_sse42_pcmpistrio128:
16703       Opcode = X86ISD::PCMPISTRI;
16704       X86CC = X86::COND_O;
16705       break;
16706     case Intrinsic::x86_sse42_pcmpestrio128:
16707       Opcode = X86ISD::PCMPESTRI;
16708       X86CC = X86::COND_O;
16709       break;
16710     case Intrinsic::x86_sse42_pcmpistris128:
16711       Opcode = X86ISD::PCMPISTRI;
16712       X86CC = X86::COND_S;
16713       break;
16714     case Intrinsic::x86_sse42_pcmpestris128:
16715       Opcode = X86ISD::PCMPESTRI;
16716       X86CC = X86::COND_S;
16717       break;
16718     case Intrinsic::x86_sse42_pcmpistriz128:
16719       Opcode = X86ISD::PCMPISTRI;
16720       X86CC = X86::COND_E;
16721       break;
16722     case Intrinsic::x86_sse42_pcmpestriz128:
16723       Opcode = X86ISD::PCMPESTRI;
16724       X86CC = X86::COND_E;
16725       break;
16726     }
16727     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16728     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16729     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16730     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16731                                 DAG.getConstant(X86CC, dl, MVT::i8),
16732                                 SDValue(PCMP.getNode(), 1));
16733     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16734   }
16735
16736   case Intrinsic::x86_sse42_pcmpistri128:
16737   case Intrinsic::x86_sse42_pcmpestri128: {
16738     unsigned Opcode;
16739     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16740       Opcode = X86ISD::PCMPISTRI;
16741     else
16742       Opcode = X86ISD::PCMPESTRI;
16743
16744     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16745     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16746     return DAG.getNode(Opcode, dl, VTs, NewOps);
16747   }
16748
16749   case Intrinsic::x86_seh_lsda: {
16750     // Compute the symbol for the LSDA. We know it'll get emitted later.
16751     MachineFunction &MF = DAG.getMachineFunction();
16752     SDValue Op1 = Op.getOperand(1);
16753     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16754     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16755         GlobalValue::getRealLinkageName(Fn->getName()));
16756
16757     // Generate a simple absolute symbol reference. This intrinsic is only
16758     // supported on 32-bit Windows, which isn't PIC.
16759     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16760     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16761   }
16762
16763   case Intrinsic::x86_seh_recoverfp: {
16764     SDValue FnOp = Op.getOperand(1);
16765     SDValue IncomingFPOp = Op.getOperand(2);
16766     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16767     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16768     if (!Fn)
16769       report_fatal_error(
16770           "llvm.x86.seh.recoverfp must take a function as the first argument");
16771     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16772   }
16773
16774   case Intrinsic::localaddress: {
16775     // Returns one of the stack, base, or frame pointer registers, depending on
16776     // which is used to reference local variables.
16777     MachineFunction &MF = DAG.getMachineFunction();
16778     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16779     unsigned Reg;
16780     if (RegInfo->hasBasePointer(MF))
16781       Reg = RegInfo->getBaseRegister();
16782     else // This function handles the SP or FP case.
16783       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16784     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16785   }
16786   }
16787 }
16788
16789 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16790                               SDValue Src, SDValue Mask, SDValue Base,
16791                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16792                               const X86Subtarget * Subtarget) {
16793   SDLoc dl(Op);
16794   auto *C = cast<ConstantSDNode>(ScaleOp);
16795   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16796   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16797                              Index.getSimpleValueType().getVectorNumElements());
16798   SDValue MaskInReg;
16799   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16800   if (MaskC)
16801     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16802   else {
16803     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16804                                      Mask.getSimpleValueType().getSizeInBits());
16805
16806     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16807     // are extracted by EXTRACT_SUBVECTOR.
16808     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16809                             DAG.getBitcast(BitcastVT, Mask),
16810                             DAG.getIntPtrConstant(0, dl));
16811   }
16812   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16813   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16814   SDValue Segment = DAG.getRegister(0, MVT::i32);
16815   if (Src.getOpcode() == ISD::UNDEF)
16816     Src = getZeroVector(Op.getSimpleValueType(), Subtarget, DAG, dl);
16817   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16818   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16819   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16820   return DAG.getMergeValues(RetOps, dl);
16821 }
16822
16823 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16824                                SDValue Src, SDValue Mask, SDValue Base,
16825                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16826   SDLoc dl(Op);
16827   auto *C = cast<ConstantSDNode>(ScaleOp);
16828   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16829   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16830   SDValue Segment = DAG.getRegister(0, MVT::i32);
16831   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16832                              Index.getSimpleValueType().getVectorNumElements());
16833   SDValue MaskInReg;
16834   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16835   if (MaskC)
16836     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16837   else {
16838     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16839                                      Mask.getSimpleValueType().getSizeInBits());
16840
16841     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16842     // are extracted by EXTRACT_SUBVECTOR.
16843     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16844                             DAG.getBitcast(BitcastVT, Mask),
16845                             DAG.getIntPtrConstant(0, dl));
16846   }
16847   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16848   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16849   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16850   return SDValue(Res, 1);
16851 }
16852
16853 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16854                                SDValue Mask, SDValue Base, SDValue Index,
16855                                SDValue ScaleOp, SDValue Chain) {
16856   SDLoc dl(Op);
16857   auto *C = cast<ConstantSDNode>(ScaleOp);
16858   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16859   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16860   SDValue Segment = DAG.getRegister(0, MVT::i32);
16861   MVT MaskVT =
16862     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16863   SDValue MaskInReg;
16864   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16865   if (MaskC)
16866     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16867   else
16868     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16869   //SDVTList VTs = DAG.getVTList(MVT::Other);
16870   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16871   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16872   return SDValue(Res, 0);
16873 }
16874
16875 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16876 // read performance monitor counters (x86_rdpmc).
16877 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16878                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16879                               SmallVectorImpl<SDValue> &Results) {
16880   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16881   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16882   SDValue LO, HI;
16883
16884   // The ECX register is used to select the index of the performance counter
16885   // to read.
16886   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16887                                    N->getOperand(2));
16888   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16889
16890   // Reads the content of a 64-bit performance counter and returns it in the
16891   // registers EDX:EAX.
16892   if (Subtarget->is64Bit()) {
16893     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16894     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16895                             LO.getValue(2));
16896   } else {
16897     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16898     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16899                             LO.getValue(2));
16900   }
16901   Chain = HI.getValue(1);
16902
16903   if (Subtarget->is64Bit()) {
16904     // The EAX register is loaded with the low-order 32 bits. The EDX register
16905     // is loaded with the supported high-order bits of the counter.
16906     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16907                               DAG.getConstant(32, DL, MVT::i8));
16908     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16909     Results.push_back(Chain);
16910     return;
16911   }
16912
16913   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16914   SDValue Ops[] = { LO, HI };
16915   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16916   Results.push_back(Pair);
16917   Results.push_back(Chain);
16918 }
16919
16920 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16921 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16922 // also used to custom lower READCYCLECOUNTER nodes.
16923 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16924                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16925                               SmallVectorImpl<SDValue> &Results) {
16926   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16927   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16928   SDValue LO, HI;
16929
16930   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16931   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16932   // and the EAX register is loaded with the low-order 32 bits.
16933   if (Subtarget->is64Bit()) {
16934     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16935     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16936                             LO.getValue(2));
16937   } else {
16938     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16939     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16940                             LO.getValue(2));
16941   }
16942   SDValue Chain = HI.getValue(1);
16943
16944   if (Opcode == X86ISD::RDTSCP_DAG) {
16945     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16946
16947     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16948     // the ECX register. Add 'ecx' explicitly to the chain.
16949     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16950                                      HI.getValue(2));
16951     // Explicitly store the content of ECX at the location passed in input
16952     // to the 'rdtscp' intrinsic.
16953     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16954                          MachinePointerInfo(), false, false, 0);
16955   }
16956
16957   if (Subtarget->is64Bit()) {
16958     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16959     // the EAX register is loaded with the low-order 32 bits.
16960     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16961                               DAG.getConstant(32, DL, MVT::i8));
16962     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16963     Results.push_back(Chain);
16964     return;
16965   }
16966
16967   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16968   SDValue Ops[] = { LO, HI };
16969   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16970   Results.push_back(Pair);
16971   Results.push_back(Chain);
16972 }
16973
16974 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16975                                      SelectionDAG &DAG) {
16976   SmallVector<SDValue, 2> Results;
16977   SDLoc DL(Op);
16978   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16979                           Results);
16980   return DAG.getMergeValues(Results, DL);
16981 }
16982
16983 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16984                                     SelectionDAG &DAG) {
16985   MachineFunction &MF = DAG.getMachineFunction();
16986   const Function *Fn = MF.getFunction();
16987   SDLoc dl(Op);
16988   SDValue Chain = Op.getOperand(0);
16989
16990   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16991          "using llvm.x86.seh.restoreframe requires a frame pointer");
16992
16993   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16994   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16995
16996   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16997   unsigned FrameReg =
16998       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16999   unsigned SPReg = RegInfo->getStackRegister();
17000   unsigned SlotSize = RegInfo->getSlotSize();
17001
17002   // Get incoming EBP.
17003   SDValue IncomingEBP =
17004       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
17005
17006   // SP is saved in the first field of every registration node, so load
17007   // [EBP-RegNodeSize] into SP.
17008   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
17009   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
17010                                DAG.getConstant(-RegNodeSize, dl, VT));
17011   SDValue NewSP =
17012       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
17013                   false, VT.getScalarSizeInBits() / 8);
17014   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
17015
17016   if (!RegInfo->needsStackRealignment(MF)) {
17017     // Adjust EBP to point back to the original frame position.
17018     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
17019     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
17020   } else {
17021     assert(RegInfo->hasBasePointer(MF) &&
17022            "functions with Win32 EH must use frame or base pointer register");
17023
17024     // Reload the base pointer (ESI) with the adjusted incoming EBP.
17025     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
17026     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
17027
17028     // Reload the spilled EBP value, now that the stack and base pointers are
17029     // set up.
17030     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
17031     X86FI->setHasSEHFramePtrSave(true);
17032     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
17033     X86FI->setSEHFramePtrSaveIndex(FI);
17034     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
17035                                 MachinePointerInfo(), false, false, false,
17036                                 VT.getScalarSizeInBits() / 8);
17037     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
17038   }
17039
17040   return Chain;
17041 }
17042
17043 static SDValue MarkEHRegistrationNode(SDValue Op, SelectionDAG &DAG) {
17044   MachineFunction &MF = DAG.getMachineFunction();
17045   SDValue Chain = Op.getOperand(0);
17046   SDValue RegNode = Op.getOperand(2);
17047   WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo();
17048   if (!EHInfo)
17049     report_fatal_error("EH registrations only live in functions using WinEH");
17050
17051   // Cast the operand to an alloca, and remember the frame index.
17052   auto *FINode = dyn_cast<FrameIndexSDNode>(RegNode);
17053   if (!FINode)
17054     report_fatal_error("llvm.x86.seh.ehregnode expects a static alloca");
17055   EHInfo->EHRegNodeFrameIndex = FINode->getIndex();
17056
17057   // Return the chain operand without making any DAG nodes.
17058   return Chain;
17059 }
17060
17061 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
17062 /// return truncate Store/MaskedStore Node
17063 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
17064                                                SelectionDAG &DAG,
17065                                                MVT ElementType) {
17066   SDLoc dl(Op);
17067   SDValue Mask = Op.getOperand(4);
17068   SDValue DataToTruncate = Op.getOperand(3);
17069   SDValue Addr = Op.getOperand(2);
17070   SDValue Chain = Op.getOperand(0);
17071
17072   MVT VT  = DataToTruncate.getSimpleValueType();
17073   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
17074
17075   if (isAllOnesConstant(Mask)) // return just a truncate store
17076     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17077                              MachinePointerInfo(), SVT, false, false,
17078                              SVT.getScalarSizeInBits()/8);
17079
17080   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
17081   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17082                                    Mask.getSimpleValueType().getSizeInBits());
17083   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17084   // are extracted by EXTRACT_SUBVECTOR.
17085   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17086                               DAG.getBitcast(BitcastVT, Mask),
17087                               DAG.getIntPtrConstant(0, dl));
17088
17089   MachineMemOperand *MMO = DAG.getMachineFunction().
17090     getMachineMemOperand(MachinePointerInfo(),
17091                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17092                          SVT.getScalarSizeInBits()/8);
17093
17094   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17095                             VMask, SVT, MMO, true);
17096 }
17097
17098 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17099                                       SelectionDAG &DAG) {
17100   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17101
17102   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17103   if (!IntrData) {
17104     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
17105       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
17106     else if (IntNo == llvm::Intrinsic::x86_seh_ehregnode)
17107       return MarkEHRegistrationNode(Op, DAG);
17108     return SDValue();
17109   }
17110
17111   SDLoc dl(Op);
17112   switch(IntrData->Type) {
17113   default: llvm_unreachable("Unknown Intrinsic Type");
17114   case RDSEED:
17115   case RDRAND: {
17116     // Emit the node with the right value type.
17117     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17118     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17119
17120     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17121     // Otherwise return the value from Rand, which is always 0, casted to i32.
17122     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17123                       DAG.getConstant(1, dl, Op->getValueType(1)),
17124                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17125                       SDValue(Result.getNode(), 1) };
17126     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17127                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17128                                   Ops);
17129
17130     // Return { result, isValid, chain }.
17131     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17132                        SDValue(Result.getNode(), 2));
17133   }
17134   case GATHER: {
17135   //gather(v1, mask, index, base, scale);
17136     SDValue Chain = Op.getOperand(0);
17137     SDValue Src   = Op.getOperand(2);
17138     SDValue Base  = Op.getOperand(3);
17139     SDValue Index = Op.getOperand(4);
17140     SDValue Mask  = Op.getOperand(5);
17141     SDValue Scale = Op.getOperand(6);
17142     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17143                          Chain, Subtarget);
17144   }
17145   case SCATTER: {
17146   //scatter(base, mask, index, v1, scale);
17147     SDValue Chain = Op.getOperand(0);
17148     SDValue Base  = Op.getOperand(2);
17149     SDValue Mask  = Op.getOperand(3);
17150     SDValue Index = Op.getOperand(4);
17151     SDValue Src   = Op.getOperand(5);
17152     SDValue Scale = Op.getOperand(6);
17153     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17154                           Scale, Chain);
17155   }
17156   case PREFETCH: {
17157     SDValue Hint = Op.getOperand(6);
17158     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17159     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17160     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17161     SDValue Chain = Op.getOperand(0);
17162     SDValue Mask  = Op.getOperand(2);
17163     SDValue Index = Op.getOperand(3);
17164     SDValue Base  = Op.getOperand(4);
17165     SDValue Scale = Op.getOperand(5);
17166     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17167   }
17168   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17169   case RDTSC: {
17170     SmallVector<SDValue, 2> Results;
17171     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17172                             Results);
17173     return DAG.getMergeValues(Results, dl);
17174   }
17175   // Read Performance Monitoring Counters.
17176   case RDPMC: {
17177     SmallVector<SDValue, 2> Results;
17178     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17179     return DAG.getMergeValues(Results, dl);
17180   }
17181   // XTEST intrinsics.
17182   case XTEST: {
17183     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17184     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17185     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17186                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17187                                 InTrans);
17188     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17189     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17190                        Ret, SDValue(InTrans.getNode(), 1));
17191   }
17192   // ADC/ADCX/SBB
17193   case ADX: {
17194     SmallVector<SDValue, 2> Results;
17195     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17196     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17197     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17198                                 DAG.getConstant(-1, dl, MVT::i8));
17199     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17200                               Op.getOperand(4), GenCF.getValue(1));
17201     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17202                                  Op.getOperand(5), MachinePointerInfo(),
17203                                  false, false, 0);
17204     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17205                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17206                                 Res.getValue(1));
17207     Results.push_back(SetCC);
17208     Results.push_back(Store);
17209     return DAG.getMergeValues(Results, dl);
17210   }
17211   case COMPRESS_TO_MEM: {
17212     SDLoc dl(Op);
17213     SDValue Mask = Op.getOperand(4);
17214     SDValue DataToCompress = Op.getOperand(3);
17215     SDValue Addr = Op.getOperand(2);
17216     SDValue Chain = Op.getOperand(0);
17217
17218     MVT VT = DataToCompress.getSimpleValueType();
17219     if (isAllOnesConstant(Mask)) // return just a store
17220       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17221                           MachinePointerInfo(), false, false,
17222                           VT.getScalarSizeInBits()/8);
17223
17224     SDValue Compressed =
17225       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17226                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17227     return DAG.getStore(Chain, dl, Compressed, Addr,
17228                         MachinePointerInfo(), false, false,
17229                         VT.getScalarSizeInBits()/8);
17230   }
17231   case TRUNCATE_TO_MEM_VI8:
17232     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17233   case TRUNCATE_TO_MEM_VI16:
17234     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17235   case TRUNCATE_TO_MEM_VI32:
17236     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17237   case EXPAND_FROM_MEM: {
17238     SDLoc dl(Op);
17239     SDValue Mask = Op.getOperand(4);
17240     SDValue PassThru = Op.getOperand(3);
17241     SDValue Addr = Op.getOperand(2);
17242     SDValue Chain = Op.getOperand(0);
17243     MVT VT = Op.getSimpleValueType();
17244
17245     if (isAllOnesConstant(Mask)) // return just a load
17246       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17247                          false, VT.getScalarSizeInBits()/8);
17248
17249     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17250                                        false, false, false,
17251                                        VT.getScalarSizeInBits()/8);
17252
17253     SDValue Results[] = {
17254       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17255                            Mask, PassThru, Subtarget, DAG), Chain};
17256     return DAG.getMergeValues(Results, dl);
17257   }
17258   }
17259 }
17260
17261 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17262                                            SelectionDAG &DAG) const {
17263   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17264   MFI->setReturnAddressIsTaken(true);
17265
17266   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17267     return SDValue();
17268
17269   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17270   SDLoc dl(Op);
17271   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17272
17273   if (Depth > 0) {
17274     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17275     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17276     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17277     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17278                        DAG.getNode(ISD::ADD, dl, PtrVT,
17279                                    FrameAddr, Offset),
17280                        MachinePointerInfo(), false, false, false, 0);
17281   }
17282
17283   // Just load the return address.
17284   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17285   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17286                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17287 }
17288
17289 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17290   MachineFunction &MF = DAG.getMachineFunction();
17291   MachineFrameInfo *MFI = MF.getFrameInfo();
17292   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17293   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17294   EVT VT = Op.getValueType();
17295
17296   MFI->setFrameAddressIsTaken(true);
17297
17298   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17299     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17300     // is not possible to crawl up the stack without looking at the unwind codes
17301     // simultaneously.
17302     int FrameAddrIndex = FuncInfo->getFAIndex();
17303     if (!FrameAddrIndex) {
17304       // Set up a frame object for the return address.
17305       unsigned SlotSize = RegInfo->getSlotSize();
17306       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17307           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17308       FuncInfo->setFAIndex(FrameAddrIndex);
17309     }
17310     return DAG.getFrameIndex(FrameAddrIndex, VT);
17311   }
17312
17313   unsigned FrameReg =
17314       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17315   SDLoc dl(Op);  // FIXME probably not meaningful
17316   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17317   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17318           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17319          "Invalid Frame Register!");
17320   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17321   while (Depth--)
17322     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17323                             MachinePointerInfo(),
17324                             false, false, false, 0);
17325   return FrameAddr;
17326 }
17327
17328 // FIXME? Maybe this could be a TableGen attribute on some registers and
17329 // this table could be generated automatically from RegInfo.
17330 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17331                                               SelectionDAG &DAG) const {
17332   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17333   const MachineFunction &MF = DAG.getMachineFunction();
17334
17335   unsigned Reg = StringSwitch<unsigned>(RegName)
17336                        .Case("esp", X86::ESP)
17337                        .Case("rsp", X86::RSP)
17338                        .Case("ebp", X86::EBP)
17339                        .Case("rbp", X86::RBP)
17340                        .Default(0);
17341
17342   if (Reg == X86::EBP || Reg == X86::RBP) {
17343     if (!TFI.hasFP(MF))
17344       report_fatal_error("register " + StringRef(RegName) +
17345                          " is allocatable: function has no frame pointer");
17346 #ifndef NDEBUG
17347     else {
17348       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17349       unsigned FrameReg =
17350           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17351       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17352              "Invalid Frame Register!");
17353     }
17354 #endif
17355   }
17356
17357   if (Reg)
17358     return Reg;
17359
17360   report_fatal_error("Invalid register name global variable");
17361 }
17362
17363 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17364                                                      SelectionDAG &DAG) const {
17365   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17366   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17367 }
17368
17369 unsigned X86TargetLowering::getExceptionPointerRegister(
17370     const Constant *PersonalityFn) const {
17371   if (classifyEHPersonality(PersonalityFn) == EHPersonality::CoreCLR)
17372     return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17373
17374   return Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX;
17375 }
17376
17377 unsigned X86TargetLowering::getExceptionSelectorRegister(
17378     const Constant *PersonalityFn) const {
17379   // Funclet personalities don't use selectors (the runtime does the selection).
17380   assert(!isFuncletEHPersonality(classifyEHPersonality(PersonalityFn)));
17381   return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17382 }
17383
17384 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17385   SDValue Chain     = Op.getOperand(0);
17386   SDValue Offset    = Op.getOperand(1);
17387   SDValue Handler   = Op.getOperand(2);
17388   SDLoc dl      (Op);
17389
17390   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17391   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17392   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17393   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17394           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17395          "Invalid Frame Register!");
17396   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17397   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17398
17399   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17400                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17401                                                        dl));
17402   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17403   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17404                        false, false, 0);
17405   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17406
17407   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17408                      DAG.getRegister(StoreAddrReg, PtrVT));
17409 }
17410
17411 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17412                                                SelectionDAG &DAG) const {
17413   SDLoc DL(Op);
17414   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17415                      DAG.getVTList(MVT::i32, MVT::Other),
17416                      Op.getOperand(0), Op.getOperand(1));
17417 }
17418
17419 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17420                                                 SelectionDAG &DAG) const {
17421   SDLoc DL(Op);
17422   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17423                      Op.getOperand(0), Op.getOperand(1));
17424 }
17425
17426 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17427   return Op.getOperand(0);
17428 }
17429
17430 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17431                                                 SelectionDAG &DAG) const {
17432   SDValue Root = Op.getOperand(0);
17433   SDValue Trmp = Op.getOperand(1); // trampoline
17434   SDValue FPtr = Op.getOperand(2); // nested function
17435   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17436   SDLoc dl (Op);
17437
17438   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17439   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17440
17441   if (Subtarget->is64Bit()) {
17442     SDValue OutChains[6];
17443
17444     // Large code-model.
17445     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17446     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17447
17448     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17449     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17450
17451     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17452
17453     // Load the pointer to the nested function into R11.
17454     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17455     SDValue Addr = Trmp;
17456     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17457                                 Addr, MachinePointerInfo(TrmpAddr),
17458                                 false, false, 0);
17459
17460     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17461                        DAG.getConstant(2, dl, MVT::i64));
17462     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17463                                 MachinePointerInfo(TrmpAddr, 2),
17464                                 false, false, 2);
17465
17466     // Load the 'nest' parameter value into R10.
17467     // R10 is specified in X86CallingConv.td
17468     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17469     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17470                        DAG.getConstant(10, dl, MVT::i64));
17471     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17472                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17473                                 false, false, 0);
17474
17475     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17476                        DAG.getConstant(12, dl, MVT::i64));
17477     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17478                                 MachinePointerInfo(TrmpAddr, 12),
17479                                 false, false, 2);
17480
17481     // Jump to the nested function.
17482     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17483     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17484                        DAG.getConstant(20, dl, MVT::i64));
17485     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17486                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17487                                 false, false, 0);
17488
17489     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17490     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17491                        DAG.getConstant(22, dl, MVT::i64));
17492     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17493                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17494                                 false, false, 0);
17495
17496     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17497   } else {
17498     const Function *Func =
17499       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17500     CallingConv::ID CC = Func->getCallingConv();
17501     unsigned NestReg;
17502
17503     switch (CC) {
17504     default:
17505       llvm_unreachable("Unsupported calling convention");
17506     case CallingConv::C:
17507     case CallingConv::X86_StdCall: {
17508       // Pass 'nest' parameter in ECX.
17509       // Must be kept in sync with X86CallingConv.td
17510       NestReg = X86::ECX;
17511
17512       // Check that ECX wasn't needed by an 'inreg' parameter.
17513       FunctionType *FTy = Func->getFunctionType();
17514       const AttributeSet &Attrs = Func->getAttributes();
17515
17516       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17517         unsigned InRegCount = 0;
17518         unsigned Idx = 1;
17519
17520         for (FunctionType::param_iterator I = FTy->param_begin(),
17521              E = FTy->param_end(); I != E; ++I, ++Idx)
17522           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17523             auto &DL = DAG.getDataLayout();
17524             // FIXME: should only count parameters that are lowered to integers.
17525             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17526           }
17527
17528         if (InRegCount > 2) {
17529           report_fatal_error("Nest register in use - reduce number of inreg"
17530                              " parameters!");
17531         }
17532       }
17533       break;
17534     }
17535     case CallingConv::X86_FastCall:
17536     case CallingConv::X86_ThisCall:
17537     case CallingConv::Fast:
17538       // Pass 'nest' parameter in EAX.
17539       // Must be kept in sync with X86CallingConv.td
17540       NestReg = X86::EAX;
17541       break;
17542     }
17543
17544     SDValue OutChains[4];
17545     SDValue Addr, Disp;
17546
17547     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17548                        DAG.getConstant(10, dl, MVT::i32));
17549     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17550
17551     // This is storing the opcode for MOV32ri.
17552     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17553     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17554     OutChains[0] = DAG.getStore(Root, dl,
17555                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17556                                 Trmp, MachinePointerInfo(TrmpAddr),
17557                                 false, false, 0);
17558
17559     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17560                        DAG.getConstant(1, dl, MVT::i32));
17561     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17562                                 MachinePointerInfo(TrmpAddr, 1),
17563                                 false, false, 1);
17564
17565     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17566     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17567                        DAG.getConstant(5, dl, MVT::i32));
17568     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17569                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17570                                 false, false, 1);
17571
17572     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17573                        DAG.getConstant(6, dl, MVT::i32));
17574     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17575                                 MachinePointerInfo(TrmpAddr, 6),
17576                                 false, false, 1);
17577
17578     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17579   }
17580 }
17581
17582 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17583                                             SelectionDAG &DAG) const {
17584   /*
17585    The rounding mode is in bits 11:10 of FPSR, and has the following
17586    settings:
17587      00 Round to nearest
17588      01 Round to -inf
17589      10 Round to +inf
17590      11 Round to 0
17591
17592   FLT_ROUNDS, on the other hand, expects the following:
17593     -1 Undefined
17594      0 Round to 0
17595      1 Round to nearest
17596      2 Round to +inf
17597      3 Round to -inf
17598
17599   To perform the conversion, we do:
17600     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17601   */
17602
17603   MachineFunction &MF = DAG.getMachineFunction();
17604   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17605   unsigned StackAlignment = TFI.getStackAlignment();
17606   MVT VT = Op.getSimpleValueType();
17607   SDLoc DL(Op);
17608
17609   // Save FP Control Word to stack slot
17610   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17611   SDValue StackSlot =
17612       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17613
17614   MachineMemOperand *MMO =
17615       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17616                               MachineMemOperand::MOStore, 2, 2);
17617
17618   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17619   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17620                                           DAG.getVTList(MVT::Other),
17621                                           Ops, MVT::i16, MMO);
17622
17623   // Load FP Control Word from stack slot
17624   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17625                             MachinePointerInfo(), false, false, false, 0);
17626
17627   // Transform as necessary
17628   SDValue CWD1 =
17629     DAG.getNode(ISD::SRL, DL, MVT::i16,
17630                 DAG.getNode(ISD::AND, DL, MVT::i16,
17631                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17632                 DAG.getConstant(11, DL, MVT::i8));
17633   SDValue CWD2 =
17634     DAG.getNode(ISD::SRL, DL, MVT::i16,
17635                 DAG.getNode(ISD::AND, DL, MVT::i16,
17636                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17637                 DAG.getConstant(9, DL, MVT::i8));
17638
17639   SDValue RetVal =
17640     DAG.getNode(ISD::AND, DL, MVT::i16,
17641                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17642                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17643                             DAG.getConstant(1, DL, MVT::i16)),
17644                 DAG.getConstant(3, DL, MVT::i16));
17645
17646   return DAG.getNode((VT.getSizeInBits() < 16 ?
17647                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17648 }
17649
17650 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17651 //
17652 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17653 //    to 512-bit vector.
17654 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17655 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17656 //    split the vector, perform operation on it's Lo a Hi part and
17657 //    concatenate the results.
17658 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17659   SDLoc dl(Op);
17660   MVT VT = Op.getSimpleValueType();
17661   MVT EltVT = VT.getVectorElementType();
17662   unsigned NumElems = VT.getVectorNumElements();
17663
17664   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17665     // Extend to 512 bit vector.
17666     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17667               "Unsupported value type for operation");
17668
17669     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17670     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17671                                  DAG.getUNDEF(NewVT),
17672                                  Op.getOperand(0),
17673                                  DAG.getIntPtrConstant(0, dl));
17674     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17675
17676     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17677                        DAG.getIntPtrConstant(0, dl));
17678   }
17679
17680   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17681           "Unsupported element type");
17682
17683   if (16 < NumElems) {
17684     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17685     SDValue Lo, Hi;
17686     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17687     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17688
17689     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17690     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17691
17692     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17693   }
17694
17695   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17696
17697   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17698           "Unsupported value type for operation");
17699
17700   // Use native supported vector instruction vplzcntd.
17701   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17702   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17703   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17704   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17705
17706   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17707 }
17708
17709 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17710                          SelectionDAG &DAG) {
17711   MVT VT = Op.getSimpleValueType();
17712   MVT OpVT = VT;
17713   unsigned NumBits = VT.getSizeInBits();
17714   SDLoc dl(Op);
17715
17716   if (VT.isVector() && Subtarget->hasAVX512())
17717     return LowerVectorCTLZ_AVX512(Op, DAG);
17718
17719   Op = Op.getOperand(0);
17720   if (VT == MVT::i8) {
17721     // Zero extend to i32 since there is not an i8 bsr.
17722     OpVT = MVT::i32;
17723     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17724   }
17725
17726   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17727   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17728   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17729
17730   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17731   SDValue Ops[] = {
17732     Op,
17733     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17734     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17735     Op.getValue(1)
17736   };
17737   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17738
17739   // Finally xor with NumBits-1.
17740   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17741                    DAG.getConstant(NumBits - 1, dl, OpVT));
17742
17743   if (VT == MVT::i8)
17744     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17745   return Op;
17746 }
17747
17748 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17749                                     SelectionDAG &DAG) {
17750   MVT VT = Op.getSimpleValueType();
17751   EVT OpVT = VT;
17752   unsigned NumBits = VT.getSizeInBits();
17753   SDLoc dl(Op);
17754
17755   if (VT.isVector() && Subtarget->hasAVX512())
17756     return LowerVectorCTLZ_AVX512(Op, DAG);
17757
17758   Op = Op.getOperand(0);
17759   if (VT == MVT::i8) {
17760     // Zero extend to i32 since there is not an i8 bsr.
17761     OpVT = MVT::i32;
17762     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17763   }
17764
17765   // Issue a bsr (scan bits in reverse).
17766   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17767   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17768
17769   // And xor with NumBits-1.
17770   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17771                    DAG.getConstant(NumBits - 1, dl, OpVT));
17772
17773   if (VT == MVT::i8)
17774     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17775   return Op;
17776 }
17777
17778 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17779   MVT VT = Op.getSimpleValueType();
17780   unsigned NumBits = VT.getScalarSizeInBits();
17781   SDLoc dl(Op);
17782
17783   if (VT.isVector()) {
17784     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17785
17786     SDValue N0 = Op.getOperand(0);
17787     SDValue Zero = DAG.getConstant(0, dl, VT);
17788
17789     // lsb(x) = (x & -x)
17790     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17791                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17792
17793     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17794     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17795         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17796       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17797       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17798                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17799     }
17800
17801     // cttz(x) = ctpop(lsb - 1)
17802     SDValue One = DAG.getConstant(1, dl, VT);
17803     return DAG.getNode(ISD::CTPOP, dl, VT,
17804                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17805   }
17806
17807   assert(Op.getOpcode() == ISD::CTTZ &&
17808          "Only scalar CTTZ requires custom lowering");
17809
17810   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17811   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17812   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17813
17814   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17815   SDValue Ops[] = {
17816     Op,
17817     DAG.getConstant(NumBits, dl, VT),
17818     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17819     Op.getValue(1)
17820   };
17821   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17822 }
17823
17824 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17825 // ones, and then concatenate the result back.
17826 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17827   MVT VT = Op.getSimpleValueType();
17828
17829   assert(VT.is256BitVector() && VT.isInteger() &&
17830          "Unsupported value type for operation");
17831
17832   unsigned NumElems = VT.getVectorNumElements();
17833   SDLoc dl(Op);
17834
17835   // Extract the LHS vectors
17836   SDValue LHS = Op.getOperand(0);
17837   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17838   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17839
17840   // Extract the RHS vectors
17841   SDValue RHS = Op.getOperand(1);
17842   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17843   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17844
17845   MVT EltVT = VT.getVectorElementType();
17846   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17847
17848   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17849                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17850                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17851 }
17852
17853 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17854   if (Op.getValueType() == MVT::i1)
17855     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17856                        Op.getOperand(0), Op.getOperand(1));
17857   assert(Op.getSimpleValueType().is256BitVector() &&
17858          Op.getSimpleValueType().isInteger() &&
17859          "Only handle AVX 256-bit vector integer operation");
17860   return Lower256IntArith(Op, DAG);
17861 }
17862
17863 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17864   if (Op.getValueType() == MVT::i1)
17865     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17866                        Op.getOperand(0), Op.getOperand(1));
17867   assert(Op.getSimpleValueType().is256BitVector() &&
17868          Op.getSimpleValueType().isInteger() &&
17869          "Only handle AVX 256-bit vector integer operation");
17870   return Lower256IntArith(Op, DAG);
17871 }
17872
17873 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17874   assert(Op.getSimpleValueType().is256BitVector() &&
17875          Op.getSimpleValueType().isInteger() &&
17876          "Only handle AVX 256-bit vector integer operation");
17877   return Lower256IntArith(Op, DAG);
17878 }
17879
17880 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17881                         SelectionDAG &DAG) {
17882   SDLoc dl(Op);
17883   MVT VT = Op.getSimpleValueType();
17884
17885   if (VT == MVT::i1)
17886     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17887
17888   // Decompose 256-bit ops into smaller 128-bit ops.
17889   if (VT.is256BitVector() && !Subtarget->hasInt256())
17890     return Lower256IntArith(Op, DAG);
17891
17892   SDValue A = Op.getOperand(0);
17893   SDValue B = Op.getOperand(1);
17894
17895   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17896   // pairs, multiply and truncate.
17897   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17898     if (Subtarget->hasInt256()) {
17899       if (VT == MVT::v32i8) {
17900         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17901         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17902         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17903         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17904         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17905         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17906         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17907         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17908                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17909                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17910       }
17911
17912       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17913       return DAG.getNode(
17914           ISD::TRUNCATE, dl, VT,
17915           DAG.getNode(ISD::MUL, dl, ExVT,
17916                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17917                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17918     }
17919
17920     assert(VT == MVT::v16i8 &&
17921            "Pre-AVX2 support only supports v16i8 multiplication");
17922     MVT ExVT = MVT::v8i16;
17923
17924     // Extract the lo parts and sign extend to i16
17925     SDValue ALo, BLo;
17926     if (Subtarget->hasSSE41()) {
17927       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17928       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17929     } else {
17930       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17931                               -1, 4, -1, 5, -1, 6, -1, 7};
17932       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17933       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17934       ALo = DAG.getBitcast(ExVT, ALo);
17935       BLo = DAG.getBitcast(ExVT, BLo);
17936       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17937       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17938     }
17939
17940     // Extract the hi parts and sign extend to i16
17941     SDValue AHi, BHi;
17942     if (Subtarget->hasSSE41()) {
17943       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17944                               -1, -1, -1, -1, -1, -1, -1, -1};
17945       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17946       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17947       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17948       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17949     } else {
17950       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17951                               -1, 12, -1, 13, -1, 14, -1, 15};
17952       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17953       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17954       AHi = DAG.getBitcast(ExVT, AHi);
17955       BHi = DAG.getBitcast(ExVT, BHi);
17956       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17957       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17958     }
17959
17960     // Multiply, mask the lower 8bits of the lo/hi results and pack
17961     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17962     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17963     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17964     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17965     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17966   }
17967
17968   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17969   if (VT == MVT::v4i32) {
17970     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17971            "Should not custom lower when pmuldq is available!");
17972
17973     // Extract the odd parts.
17974     static const int UnpackMask[] = { 1, -1, 3, -1 };
17975     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17976     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17977
17978     // Multiply the even parts.
17979     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17980     // Now multiply odd parts.
17981     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17982
17983     Evens = DAG.getBitcast(VT, Evens);
17984     Odds = DAG.getBitcast(VT, Odds);
17985
17986     // Merge the two vectors back together with a shuffle. This expands into 2
17987     // shuffles.
17988     static const int ShufMask[] = { 0, 4, 2, 6 };
17989     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17990   }
17991
17992   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17993          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17994
17995   //  Ahi = psrlqi(a, 32);
17996   //  Bhi = psrlqi(b, 32);
17997   //
17998   //  AloBlo = pmuludq(a, b);
17999   //  AloBhi = pmuludq(a, Bhi);
18000   //  AhiBlo = pmuludq(Ahi, b);
18001
18002   //  AloBhi = psllqi(AloBhi, 32);
18003   //  AhiBlo = psllqi(AhiBlo, 32);
18004   //  return AloBlo + AloBhi + AhiBlo;
18005
18006   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
18007   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
18008
18009   SDValue AhiBlo = Ahi;
18010   SDValue AloBhi = Bhi;
18011   // Bit cast to 32-bit vectors for MULUDQ
18012   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
18013                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
18014   A = DAG.getBitcast(MulVT, A);
18015   B = DAG.getBitcast(MulVT, B);
18016   Ahi = DAG.getBitcast(MulVT, Ahi);
18017   Bhi = DAG.getBitcast(MulVT, Bhi);
18018
18019   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
18020   // After shifting right const values the result may be all-zero.
18021   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
18022     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
18023     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
18024   }
18025   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
18026     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
18027     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
18028   }
18029
18030   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
18031   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
18032 }
18033
18034 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
18035   assert(Subtarget->isTargetWin64() && "Unexpected target");
18036   EVT VT = Op.getValueType();
18037   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
18038          "Unexpected return type for lowering");
18039
18040   RTLIB::Libcall LC;
18041   bool isSigned;
18042   switch (Op->getOpcode()) {
18043   default: llvm_unreachable("Unexpected request for libcall!");
18044   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
18045   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
18046   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
18047   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
18048   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
18049   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
18050   }
18051
18052   SDLoc dl(Op);
18053   SDValue InChain = DAG.getEntryNode();
18054
18055   TargetLowering::ArgListTy Args;
18056   TargetLowering::ArgListEntry Entry;
18057   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
18058     EVT ArgVT = Op->getOperand(i).getValueType();
18059     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
18060            "Unexpected argument type for lowering");
18061     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
18062     Entry.Node = StackPtr;
18063     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
18064                            false, false, 16);
18065     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
18066     Entry.Ty = PointerType::get(ArgTy,0);
18067     Entry.isSExt = false;
18068     Entry.isZExt = false;
18069     Args.push_back(Entry);
18070   }
18071
18072   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
18073                                          getPointerTy(DAG.getDataLayout()));
18074
18075   TargetLowering::CallLoweringInfo CLI(DAG);
18076   CLI.setDebugLoc(dl).setChain(InChain)
18077     .setCallee(getLibcallCallingConv(LC),
18078                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18079                Callee, std::move(Args), 0)
18080     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18081
18082   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18083   return DAG.getBitcast(VT, CallInfo.first);
18084 }
18085
18086 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18087                              SelectionDAG &DAG) {
18088   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18089   MVT VT = Op0.getSimpleValueType();
18090   SDLoc dl(Op);
18091
18092   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18093          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18094
18095   // PMULxD operations multiply each even value (starting at 0) of LHS with
18096   // the related value of RHS and produce a widen result.
18097   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18098   // => <2 x i64> <ae|cg>
18099   //
18100   // In other word, to have all the results, we need to perform two PMULxD:
18101   // 1. one with the even values.
18102   // 2. one with the odd values.
18103   // To achieve #2, with need to place the odd values at an even position.
18104   //
18105   // Place the odd value at an even position (basically, shift all values 1
18106   // step to the left):
18107   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18108   // <a|b|c|d> => <b|undef|d|undef>
18109   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18110   // <e|f|g|h> => <f|undef|h|undef>
18111   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18112
18113   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18114   // ints.
18115   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18116   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18117   unsigned Opcode =
18118       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18119   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18120   // => <2 x i64> <ae|cg>
18121   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18122   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18123   // => <2 x i64> <bf|dh>
18124   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18125
18126   // Shuffle it back into the right order.
18127   SDValue Highs, Lows;
18128   if (VT == MVT::v8i32) {
18129     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18130     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18131     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18132     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18133   } else {
18134     const int HighMask[] = {1, 5, 3, 7};
18135     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18136     const int LowMask[] = {0, 4, 2, 6};
18137     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18138   }
18139
18140   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18141   // unsigned multiply.
18142   if (IsSigned && !Subtarget->hasSSE41()) {
18143     SDValue ShAmt = DAG.getConstant(
18144         31, dl,
18145         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18146     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18147                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18148     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18149                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18150
18151     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18152     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18153   }
18154
18155   // The first result of MUL_LOHI is actually the low value, followed by the
18156   // high value.
18157   SDValue Ops[] = {Lows, Highs};
18158   return DAG.getMergeValues(Ops, dl);
18159 }
18160
18161 // Return true if the required (according to Opcode) shift-imm form is natively
18162 // supported by the Subtarget
18163 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18164                                         unsigned Opcode) {
18165   if (VT.getScalarSizeInBits() < 16)
18166     return false;
18167
18168   if (VT.is512BitVector() &&
18169       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18170     return true;
18171
18172   bool LShift = VT.is128BitVector() ||
18173     (VT.is256BitVector() && Subtarget->hasInt256());
18174
18175   bool AShift = LShift && (Subtarget->hasVLX() ||
18176     (VT != MVT::v2i64 && VT != MVT::v4i64));
18177   return (Opcode == ISD::SRA) ? AShift : LShift;
18178 }
18179
18180 // The shift amount is a variable, but it is the same for all vector lanes.
18181 // These instructions are defined together with shift-immediate.
18182 static
18183 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18184                                       unsigned Opcode) {
18185   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18186 }
18187
18188 // Return true if the required (according to Opcode) variable-shift form is
18189 // natively supported by the Subtarget
18190 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18191                                     unsigned Opcode) {
18192
18193   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18194     return false;
18195
18196   // vXi16 supported only on AVX-512, BWI
18197   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18198     return false;
18199
18200   if (VT.is512BitVector() || Subtarget->hasVLX())
18201     return true;
18202
18203   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18204   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18205   return (Opcode == ISD::SRA) ? AShift : LShift;
18206 }
18207
18208 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18209                                          const X86Subtarget *Subtarget) {
18210   MVT VT = Op.getSimpleValueType();
18211   SDLoc dl(Op);
18212   SDValue R = Op.getOperand(0);
18213   SDValue Amt = Op.getOperand(1);
18214
18215   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18216     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18217
18218   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18219     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18220     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18221     SDValue Ex = DAG.getBitcast(ExVT, R);
18222
18223     if (ShiftAmt >= 32) {
18224       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18225       SDValue Upper =
18226           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18227       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18228                                                  ShiftAmt - 32, DAG);
18229       if (VT == MVT::v2i64)
18230         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18231       if (VT == MVT::v4i64)
18232         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18233                                   {9, 1, 11, 3, 13, 5, 15, 7});
18234     } else {
18235       // SRA upper i32, SHL whole i64 and select lower i32.
18236       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18237                                                  ShiftAmt, DAG);
18238       SDValue Lower =
18239           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18240       Lower = DAG.getBitcast(ExVT, Lower);
18241       if (VT == MVT::v2i64)
18242         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18243       if (VT == MVT::v4i64)
18244         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18245                                   {8, 1, 10, 3, 12, 5, 14, 7});
18246     }
18247     return DAG.getBitcast(VT, Ex);
18248   };
18249
18250   // Optimize shl/srl/sra with constant shift amount.
18251   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18252     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18253       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18254
18255       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18256         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18257
18258       // i64 SRA needs to be performed as partial shifts.
18259       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18260           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18261         return ArithmeticShiftRight64(ShiftAmt);
18262
18263       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18264         unsigned NumElts = VT.getVectorNumElements();
18265         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18266
18267         // Simple i8 add case
18268         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18269           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18270
18271         // ashr(R, 7)  === cmp_slt(R, 0)
18272         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18273           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18274           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18275         }
18276
18277         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18278         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18279           return SDValue();
18280
18281         if (Op.getOpcode() == ISD::SHL) {
18282           // Make a large shift.
18283           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18284                                                    R, ShiftAmt, DAG);
18285           SHL = DAG.getBitcast(VT, SHL);
18286           // Zero out the rightmost bits.
18287           SmallVector<SDValue, 32> V(
18288               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18289           return DAG.getNode(ISD::AND, dl, VT, SHL,
18290                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18291         }
18292         if (Op.getOpcode() == ISD::SRL) {
18293           // Make a large shift.
18294           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18295                                                    R, ShiftAmt, DAG);
18296           SRL = DAG.getBitcast(VT, SRL);
18297           // Zero out the leftmost bits.
18298           SmallVector<SDValue, 32> V(
18299               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18300           return DAG.getNode(ISD::AND, dl, VT, SRL,
18301                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18302         }
18303         if (Op.getOpcode() == ISD::SRA) {
18304           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18305           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18306           SmallVector<SDValue, 32> V(NumElts,
18307                                      DAG.getConstant(128 >> ShiftAmt, dl,
18308                                                      MVT::i8));
18309           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18310           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18311           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18312           return Res;
18313         }
18314         llvm_unreachable("Unknown shift opcode.");
18315       }
18316     }
18317   }
18318
18319   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18320   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18321       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18322
18323     // Peek through any splat that was introduced for i64 shift vectorization.
18324     int SplatIndex = -1;
18325     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18326       if (SVN->isSplat()) {
18327         SplatIndex = SVN->getSplatIndex();
18328         Amt = Amt.getOperand(0);
18329         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18330                "Splat shuffle referencing second operand");
18331       }
18332
18333     if (Amt.getOpcode() != ISD::BITCAST ||
18334         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18335       return SDValue();
18336
18337     Amt = Amt.getOperand(0);
18338     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18339                      VT.getVectorNumElements();
18340     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18341     uint64_t ShiftAmt = 0;
18342     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18343     for (unsigned i = 0; i != Ratio; ++i) {
18344       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18345       if (!C)
18346         return SDValue();
18347       // 6 == Log2(64)
18348       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18349     }
18350
18351     // Check remaining shift amounts (if not a splat).
18352     if (SplatIndex < 0) {
18353       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18354         uint64_t ShAmt = 0;
18355         for (unsigned j = 0; j != Ratio; ++j) {
18356           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18357           if (!C)
18358             return SDValue();
18359           // 6 == Log2(64)
18360           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18361         }
18362         if (ShAmt != ShiftAmt)
18363           return SDValue();
18364       }
18365     }
18366
18367     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18368       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18369
18370     if (Op.getOpcode() == ISD::SRA)
18371       return ArithmeticShiftRight64(ShiftAmt);
18372   }
18373
18374   return SDValue();
18375 }
18376
18377 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18378                                         const X86Subtarget* Subtarget) {
18379   MVT VT = Op.getSimpleValueType();
18380   SDLoc dl(Op);
18381   SDValue R = Op.getOperand(0);
18382   SDValue Amt = Op.getOperand(1);
18383
18384   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18385     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18386
18387   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18388     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18389
18390   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18391     SDValue BaseShAmt;
18392     MVT EltVT = VT.getVectorElementType();
18393
18394     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18395       // Check if this build_vector node is doing a splat.
18396       // If so, then set BaseShAmt equal to the splat value.
18397       BaseShAmt = BV->getSplatValue();
18398       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18399         BaseShAmt = SDValue();
18400     } else {
18401       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18402         Amt = Amt.getOperand(0);
18403
18404       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18405       if (SVN && SVN->isSplat()) {
18406         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18407         SDValue InVec = Amt.getOperand(0);
18408         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18409           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18410                  "Unexpected shuffle index found!");
18411           BaseShAmt = InVec.getOperand(SplatIdx);
18412         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18413            if (ConstantSDNode *C =
18414                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18415              if (C->getZExtValue() == SplatIdx)
18416                BaseShAmt = InVec.getOperand(1);
18417            }
18418         }
18419
18420         if (!BaseShAmt)
18421           // Avoid introducing an extract element from a shuffle.
18422           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18423                                   DAG.getIntPtrConstant(SplatIdx, dl));
18424       }
18425     }
18426
18427     if (BaseShAmt.getNode()) {
18428       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18429       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18430         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18431       else if (EltVT.bitsLT(MVT::i32))
18432         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18433
18434       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18435     }
18436   }
18437
18438   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18439   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18440       Amt.getOpcode() == ISD::BITCAST &&
18441       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18442     Amt = Amt.getOperand(0);
18443     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18444                      VT.getVectorNumElements();
18445     std::vector<SDValue> Vals(Ratio);
18446     for (unsigned i = 0; i != Ratio; ++i)
18447       Vals[i] = Amt.getOperand(i);
18448     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18449       for (unsigned j = 0; j != Ratio; ++j)
18450         if (Vals[j] != Amt.getOperand(i + j))
18451           return SDValue();
18452     }
18453
18454     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18455       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18456   }
18457   return SDValue();
18458 }
18459
18460 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18461                           SelectionDAG &DAG) {
18462   MVT VT = Op.getSimpleValueType();
18463   SDLoc dl(Op);
18464   SDValue R = Op.getOperand(0);
18465   SDValue Amt = Op.getOperand(1);
18466
18467   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18468   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18469
18470   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18471     return V;
18472
18473   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18474     return V;
18475
18476   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18477     return Op;
18478
18479   // XOP has 128-bit variable logical/arithmetic shifts.
18480   // +ve/-ve Amt = shift left/right.
18481   if (Subtarget->hasXOP() &&
18482       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18483        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18484     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18485       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18486       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18487     }
18488     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18489       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18490     if (Op.getOpcode() == ISD::SRA)
18491       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18492   }
18493
18494   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18495   // shifts per-lane and then shuffle the partial results back together.
18496   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18497     // Splat the shift amounts so the scalar shifts above will catch it.
18498     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18499     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18500     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18501     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18502     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18503   }
18504
18505   // i64 vector arithmetic shift can be emulated with the transform:
18506   // M = lshr(SIGN_BIT, Amt)
18507   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18508   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18509       Op.getOpcode() == ISD::SRA) {
18510     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18511     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18512     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18513     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18514     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18515     return R;
18516   }
18517
18518   // If possible, lower this packed shift into a vector multiply instead of
18519   // expanding it into a sequence of scalar shifts.
18520   // Do this only if the vector shift count is a constant build_vector.
18521   if (Op.getOpcode() == ISD::SHL &&
18522       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18523        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18524       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18525     SmallVector<SDValue, 8> Elts;
18526     MVT SVT = VT.getVectorElementType();
18527     unsigned SVTBits = SVT.getSizeInBits();
18528     APInt One(SVTBits, 1);
18529     unsigned NumElems = VT.getVectorNumElements();
18530
18531     for (unsigned i=0; i !=NumElems; ++i) {
18532       SDValue Op = Amt->getOperand(i);
18533       if (Op->getOpcode() == ISD::UNDEF) {
18534         Elts.push_back(Op);
18535         continue;
18536       }
18537
18538       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18539       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18540       uint64_t ShAmt = C.getZExtValue();
18541       if (ShAmt >= SVTBits) {
18542         Elts.push_back(DAG.getUNDEF(SVT));
18543         continue;
18544       }
18545       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18546     }
18547     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18548     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18549   }
18550
18551   // Lower SHL with variable shift amount.
18552   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18553     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18554
18555     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18556                      DAG.getConstant(0x3f800000U, dl, VT));
18557     Op = DAG.getBitcast(MVT::v4f32, Op);
18558     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18559     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18560   }
18561
18562   // If possible, lower this shift as a sequence of two shifts by
18563   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18564   // Example:
18565   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18566   //
18567   // Could be rewritten as:
18568   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18569   //
18570   // The advantage is that the two shifts from the example would be
18571   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18572   // the vector shift into four scalar shifts plus four pairs of vector
18573   // insert/extract.
18574   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18575       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18576     unsigned TargetOpcode = X86ISD::MOVSS;
18577     bool CanBeSimplified;
18578     // The splat value for the first packed shift (the 'X' from the example).
18579     SDValue Amt1 = Amt->getOperand(0);
18580     // The splat value for the second packed shift (the 'Y' from the example).
18581     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18582                                         Amt->getOperand(2);
18583
18584     // See if it is possible to replace this node with a sequence of
18585     // two shifts followed by a MOVSS/MOVSD
18586     if (VT == MVT::v4i32) {
18587       // Check if it is legal to use a MOVSS.
18588       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18589                         Amt2 == Amt->getOperand(3);
18590       if (!CanBeSimplified) {
18591         // Otherwise, check if we can still simplify this node using a MOVSD.
18592         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18593                           Amt->getOperand(2) == Amt->getOperand(3);
18594         TargetOpcode = X86ISD::MOVSD;
18595         Amt2 = Amt->getOperand(2);
18596       }
18597     } else {
18598       // Do similar checks for the case where the machine value type
18599       // is MVT::v8i16.
18600       CanBeSimplified = Amt1 == Amt->getOperand(1);
18601       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18602         CanBeSimplified = Amt2 == Amt->getOperand(i);
18603
18604       if (!CanBeSimplified) {
18605         TargetOpcode = X86ISD::MOVSD;
18606         CanBeSimplified = true;
18607         Amt2 = Amt->getOperand(4);
18608         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18609           CanBeSimplified = Amt1 == Amt->getOperand(i);
18610         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18611           CanBeSimplified = Amt2 == Amt->getOperand(j);
18612       }
18613     }
18614
18615     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18616         isa<ConstantSDNode>(Amt2)) {
18617       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18618       MVT CastVT = MVT::v4i32;
18619       SDValue Splat1 =
18620         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18621       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18622       SDValue Splat2 =
18623         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18624       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18625       if (TargetOpcode == X86ISD::MOVSD)
18626         CastVT = MVT::v2i64;
18627       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18628       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18629       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18630                                             BitCast1, DAG);
18631       return DAG.getBitcast(VT, Result);
18632     }
18633   }
18634
18635   // v4i32 Non Uniform Shifts.
18636   // If the shift amount is constant we can shift each lane using the SSE2
18637   // immediate shifts, else we need to zero-extend each lane to the lower i64
18638   // and shift using the SSE2 variable shifts.
18639   // The separate results can then be blended together.
18640   if (VT == MVT::v4i32) {
18641     unsigned Opc = Op.getOpcode();
18642     SDValue Amt0, Amt1, Amt2, Amt3;
18643     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18644       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18645       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18646       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18647       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18648     } else {
18649       // ISD::SHL is handled above but we include it here for completeness.
18650       switch (Opc) {
18651       default:
18652         llvm_unreachable("Unknown target vector shift node");
18653       case ISD::SHL:
18654         Opc = X86ISD::VSHL;
18655         break;
18656       case ISD::SRL:
18657         Opc = X86ISD::VSRL;
18658         break;
18659       case ISD::SRA:
18660         Opc = X86ISD::VSRA;
18661         break;
18662       }
18663       // The SSE2 shifts use the lower i64 as the same shift amount for
18664       // all lanes and the upper i64 is ignored. These shuffle masks
18665       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18666       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18667       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18668       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18669       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18670       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18671     }
18672
18673     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18674     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18675     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18676     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18677     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18678     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18679     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18680   }
18681
18682   if (VT == MVT::v16i8 ||
18683       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18684     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18685     unsigned ShiftOpcode = Op->getOpcode();
18686
18687     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18688       // On SSE41 targets we make use of the fact that VSELECT lowers
18689       // to PBLENDVB which selects bytes based just on the sign bit.
18690       if (Subtarget->hasSSE41()) {
18691         V0 = DAG.getBitcast(VT, V0);
18692         V1 = DAG.getBitcast(VT, V1);
18693         Sel = DAG.getBitcast(VT, Sel);
18694         return DAG.getBitcast(SelVT,
18695                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18696       }
18697       // On pre-SSE41 targets we test for the sign bit by comparing to
18698       // zero - a negative value will set all bits of the lanes to true
18699       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18700       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18701       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18702       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18703     };
18704
18705     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18706     // We can safely do this using i16 shifts as we're only interested in
18707     // the 3 lower bits of each byte.
18708     Amt = DAG.getBitcast(ExtVT, Amt);
18709     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18710     Amt = DAG.getBitcast(VT, Amt);
18711
18712     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18713       // r = VSELECT(r, shift(r, 4), a);
18714       SDValue M =
18715           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18716       R = SignBitSelect(VT, Amt, M, R);
18717
18718       // a += a
18719       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18720
18721       // r = VSELECT(r, shift(r, 2), a);
18722       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18723       R = SignBitSelect(VT, Amt, M, R);
18724
18725       // a += a
18726       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18727
18728       // return VSELECT(r, shift(r, 1), a);
18729       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18730       R = SignBitSelect(VT, Amt, M, R);
18731       return R;
18732     }
18733
18734     if (Op->getOpcode() == ISD::SRA) {
18735       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18736       // so we can correctly sign extend. We don't care what happens to the
18737       // lower byte.
18738       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18739       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18740       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18741       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18742       ALo = DAG.getBitcast(ExtVT, ALo);
18743       AHi = DAG.getBitcast(ExtVT, AHi);
18744       RLo = DAG.getBitcast(ExtVT, RLo);
18745       RHi = DAG.getBitcast(ExtVT, RHi);
18746
18747       // r = VSELECT(r, shift(r, 4), a);
18748       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18749                                 DAG.getConstant(4, dl, ExtVT));
18750       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18751                                 DAG.getConstant(4, dl, ExtVT));
18752       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18753       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18754
18755       // a += a
18756       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18757       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18758
18759       // r = VSELECT(r, shift(r, 2), a);
18760       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18761                         DAG.getConstant(2, dl, ExtVT));
18762       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18763                         DAG.getConstant(2, dl, ExtVT));
18764       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18765       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18766
18767       // a += a
18768       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18769       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18770
18771       // r = VSELECT(r, shift(r, 1), a);
18772       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18773                         DAG.getConstant(1, dl, ExtVT));
18774       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18775                         DAG.getConstant(1, dl, ExtVT));
18776       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18777       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18778
18779       // Logical shift the result back to the lower byte, leaving a zero upper
18780       // byte
18781       // meaning that we can safely pack with PACKUSWB.
18782       RLo =
18783           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18784       RHi =
18785           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18786       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18787     }
18788   }
18789
18790   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18791   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18792   // solution better.
18793   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18794     MVT ExtVT = MVT::v8i32;
18795     unsigned ExtOpc =
18796         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18797     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18798     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18799     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18800                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18801   }
18802
18803   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18804     MVT ExtVT = MVT::v8i32;
18805     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18806     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18807     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18808     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18809     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18810     ALo = DAG.getBitcast(ExtVT, ALo);
18811     AHi = DAG.getBitcast(ExtVT, AHi);
18812     RLo = DAG.getBitcast(ExtVT, RLo);
18813     RHi = DAG.getBitcast(ExtVT, RHi);
18814     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18815     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18816     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18817     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18818     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18819   }
18820
18821   if (VT == MVT::v8i16) {
18822     unsigned ShiftOpcode = Op->getOpcode();
18823
18824     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18825       // On SSE41 targets we make use of the fact that VSELECT lowers
18826       // to PBLENDVB which selects bytes based just on the sign bit.
18827       if (Subtarget->hasSSE41()) {
18828         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18829         V0 = DAG.getBitcast(ExtVT, V0);
18830         V1 = DAG.getBitcast(ExtVT, V1);
18831         Sel = DAG.getBitcast(ExtVT, Sel);
18832         return DAG.getBitcast(
18833             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18834       }
18835       // On pre-SSE41 targets we splat the sign bit - a negative value will
18836       // set all bits of the lanes to true and VSELECT uses that in
18837       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18838       SDValue C =
18839           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18840       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18841     };
18842
18843     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18844     if (Subtarget->hasSSE41()) {
18845       // On SSE41 targets we need to replicate the shift mask in both
18846       // bytes for PBLENDVB.
18847       Amt = DAG.getNode(
18848           ISD::OR, dl, VT,
18849           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18850           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18851     } else {
18852       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18853     }
18854
18855     // r = VSELECT(r, shift(r, 8), a);
18856     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18857     R = SignBitSelect(Amt, M, R);
18858
18859     // a += a
18860     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18861
18862     // r = VSELECT(r, shift(r, 4), a);
18863     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18864     R = SignBitSelect(Amt, M, R);
18865
18866     // a += a
18867     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18868
18869     // r = VSELECT(r, shift(r, 2), a);
18870     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18871     R = SignBitSelect(Amt, M, R);
18872
18873     // a += a
18874     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18875
18876     // return VSELECT(r, shift(r, 1), a);
18877     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18878     R = SignBitSelect(Amt, M, R);
18879     return R;
18880   }
18881
18882   // Decompose 256-bit shifts into smaller 128-bit shifts.
18883   if (VT.is256BitVector()) {
18884     unsigned NumElems = VT.getVectorNumElements();
18885     MVT EltVT = VT.getVectorElementType();
18886     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18887
18888     // Extract the two vectors
18889     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18890     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18891
18892     // Recreate the shift amount vectors
18893     SDValue Amt1, Amt2;
18894     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18895       // Constant shift amount
18896       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18897       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18898       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18899
18900       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18901       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18902     } else {
18903       // Variable shift amount
18904       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18905       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18906     }
18907
18908     // Issue new vector shifts for the smaller types
18909     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18910     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18911
18912     // Concatenate the result back
18913     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18914   }
18915
18916   return SDValue();
18917 }
18918
18919 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18920                            SelectionDAG &DAG) {
18921   MVT VT = Op.getSimpleValueType();
18922   SDLoc DL(Op);
18923   SDValue R = Op.getOperand(0);
18924   SDValue Amt = Op.getOperand(1);
18925
18926   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18927   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18928   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18929
18930   // XOP has 128-bit vector variable + immediate rotates.
18931   // +ve/-ve Amt = rotate left/right.
18932
18933   // Split 256-bit integers.
18934   if (VT.is256BitVector())
18935     return Lower256IntArith(Op, DAG);
18936
18937   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
18938
18939   // Attempt to rotate by immediate.
18940   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18941     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18942       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18943       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18944       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18945                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18946     }
18947   }
18948
18949   // Use general rotate by variable (per-element).
18950   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18951 }
18952
18953 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18954   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18955   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18956   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18957   // has only one use.
18958   SDNode *N = Op.getNode();
18959   SDValue LHS = N->getOperand(0);
18960   SDValue RHS = N->getOperand(1);
18961   unsigned BaseOp = 0;
18962   unsigned Cond = 0;
18963   SDLoc DL(Op);
18964   switch (Op.getOpcode()) {
18965   default: llvm_unreachable("Unknown ovf instruction!");
18966   case ISD::SADDO:
18967     // A subtract of one will be selected as a INC. Note that INC doesn't
18968     // set CF, so we can't do this for UADDO.
18969     if (isOneConstant(RHS)) {
18970         BaseOp = X86ISD::INC;
18971         Cond = X86::COND_O;
18972         break;
18973       }
18974     BaseOp = X86ISD::ADD;
18975     Cond = X86::COND_O;
18976     break;
18977   case ISD::UADDO:
18978     BaseOp = X86ISD::ADD;
18979     Cond = X86::COND_B;
18980     break;
18981   case ISD::SSUBO:
18982     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18983     // set CF, so we can't do this for USUBO.
18984     if (isOneConstant(RHS)) {
18985         BaseOp = X86ISD::DEC;
18986         Cond = X86::COND_O;
18987         break;
18988       }
18989     BaseOp = X86ISD::SUB;
18990     Cond = X86::COND_O;
18991     break;
18992   case ISD::USUBO:
18993     BaseOp = X86ISD::SUB;
18994     Cond = X86::COND_B;
18995     break;
18996   case ISD::SMULO:
18997     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18998     Cond = X86::COND_O;
18999     break;
19000   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
19001     if (N->getValueType(0) == MVT::i8) {
19002       BaseOp = X86ISD::UMUL8;
19003       Cond = X86::COND_O;
19004       break;
19005     }
19006     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
19007                                  MVT::i32);
19008     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
19009
19010     SDValue SetCC =
19011       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
19012                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
19013                   SDValue(Sum.getNode(), 2));
19014
19015     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19016   }
19017   }
19018
19019   // Also sets EFLAGS.
19020   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
19021   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
19022
19023   SDValue SetCC =
19024     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
19025                 DAG.getConstant(Cond, DL, MVT::i32),
19026                 SDValue(Sum.getNode(), 1));
19027
19028   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19029 }
19030
19031 /// Returns true if the operand type is exactly twice the native width, and
19032 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
19033 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
19034 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
19035 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
19036   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
19037
19038   if (OpWidth == 64)
19039     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
19040   else if (OpWidth == 128)
19041     return Subtarget->hasCmpxchg16b();
19042   else
19043     return false;
19044 }
19045
19046 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
19047   return needsCmpXchgNb(SI->getValueOperand()->getType());
19048 }
19049
19050 // Note: this turns large loads into lock cmpxchg8b/16b.
19051 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
19052 TargetLowering::AtomicExpansionKind
19053 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
19054   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
19055   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
19056                                                : AtomicExpansionKind::None;
19057 }
19058
19059 TargetLowering::AtomicExpansionKind
19060 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
19061   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19062   Type *MemType = AI->getType();
19063
19064   // If the operand is too big, we must see if cmpxchg8/16b is available
19065   // and default to library calls otherwise.
19066   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
19067     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
19068                                    : AtomicExpansionKind::None;
19069   }
19070
19071   AtomicRMWInst::BinOp Op = AI->getOperation();
19072   switch (Op) {
19073   default:
19074     llvm_unreachable("Unknown atomic operation");
19075   case AtomicRMWInst::Xchg:
19076   case AtomicRMWInst::Add:
19077   case AtomicRMWInst::Sub:
19078     // It's better to use xadd, xsub or xchg for these in all cases.
19079     return AtomicExpansionKind::None;
19080   case AtomicRMWInst::Or:
19081   case AtomicRMWInst::And:
19082   case AtomicRMWInst::Xor:
19083     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19084     // prefix to a normal instruction for these operations.
19085     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19086                             : AtomicExpansionKind::None;
19087   case AtomicRMWInst::Nand:
19088   case AtomicRMWInst::Max:
19089   case AtomicRMWInst::Min:
19090   case AtomicRMWInst::UMax:
19091   case AtomicRMWInst::UMin:
19092     // These always require a non-trivial set of data operations on x86. We must
19093     // use a cmpxchg loop.
19094     return AtomicExpansionKind::CmpXChg;
19095   }
19096 }
19097
19098 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19099   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19100   // no-sse2). There isn't any reason to disable it if the target processor
19101   // supports it.
19102   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19103 }
19104
19105 LoadInst *
19106 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19107   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19108   Type *MemType = AI->getType();
19109   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19110   // there is no benefit in turning such RMWs into loads, and it is actually
19111   // harmful as it introduces a mfence.
19112   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19113     return nullptr;
19114
19115   auto Builder = IRBuilder<>(AI);
19116   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19117   auto SynchScope = AI->getSynchScope();
19118   // We must restrict the ordering to avoid generating loads with Release or
19119   // ReleaseAcquire orderings.
19120   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19121   auto Ptr = AI->getPointerOperand();
19122
19123   // Before the load we need a fence. Here is an example lifted from
19124   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19125   // is required:
19126   // Thread 0:
19127   //   x.store(1, relaxed);
19128   //   r1 = y.fetch_add(0, release);
19129   // Thread 1:
19130   //   y.fetch_add(42, acquire);
19131   //   r2 = x.load(relaxed);
19132   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19133   // lowered to just a load without a fence. A mfence flushes the store buffer,
19134   // making the optimization clearly correct.
19135   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19136   // otherwise, we might be able to be more aggressive on relaxed idempotent
19137   // rmw. In practice, they do not look useful, so we don't try to be
19138   // especially clever.
19139   if (SynchScope == SingleThread)
19140     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19141     // the IR level, so we must wrap it in an intrinsic.
19142     return nullptr;
19143
19144   if (!hasMFENCE(*Subtarget))
19145     // FIXME: it might make sense to use a locked operation here but on a
19146     // different cache-line to prevent cache-line bouncing. In practice it
19147     // is probably a small win, and x86 processors without mfence are rare
19148     // enough that we do not bother.
19149     return nullptr;
19150
19151   Function *MFence =
19152       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19153   Builder.CreateCall(MFence, {});
19154
19155   // Finally we can emit the atomic load.
19156   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19157           AI->getType()->getPrimitiveSizeInBits());
19158   Loaded->setAtomic(Order, SynchScope);
19159   AI->replaceAllUsesWith(Loaded);
19160   AI->eraseFromParent();
19161   return Loaded;
19162 }
19163
19164 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19165                                  SelectionDAG &DAG) {
19166   SDLoc dl(Op);
19167   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19168     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19169   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19170     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19171
19172   // The only fence that needs an instruction is a sequentially-consistent
19173   // cross-thread fence.
19174   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19175     if (hasMFENCE(*Subtarget))
19176       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19177
19178     SDValue Chain = Op.getOperand(0);
19179     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19180     SDValue Ops[] = {
19181       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19182       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19183       DAG.getRegister(0, MVT::i32),            // Index
19184       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19185       DAG.getRegister(0, MVT::i32),            // Segment.
19186       Zero,
19187       Chain
19188     };
19189     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19190     return SDValue(Res, 0);
19191   }
19192
19193   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19194   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19195 }
19196
19197 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19198                              SelectionDAG &DAG) {
19199   MVT T = Op.getSimpleValueType();
19200   SDLoc DL(Op);
19201   unsigned Reg = 0;
19202   unsigned size = 0;
19203   switch(T.SimpleTy) {
19204   default: llvm_unreachable("Invalid value type!");
19205   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19206   case MVT::i16: Reg = X86::AX;  size = 2; break;
19207   case MVT::i32: Reg = X86::EAX; size = 4; break;
19208   case MVT::i64:
19209     assert(Subtarget->is64Bit() && "Node not type legal!");
19210     Reg = X86::RAX; size = 8;
19211     break;
19212   }
19213   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19214                                   Op.getOperand(2), SDValue());
19215   SDValue Ops[] = { cpIn.getValue(0),
19216                     Op.getOperand(1),
19217                     Op.getOperand(3),
19218                     DAG.getTargetConstant(size, DL, MVT::i8),
19219                     cpIn.getValue(1) };
19220   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19221   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19222   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19223                                            Ops, T, MMO);
19224
19225   SDValue cpOut =
19226     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19227   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19228                                       MVT::i32, cpOut.getValue(2));
19229   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19230                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19231                                 EFLAGS);
19232
19233   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19234   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19235   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19236   return SDValue();
19237 }
19238
19239 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19240                             SelectionDAG &DAG) {
19241   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19242   MVT DstVT = Op.getSimpleValueType();
19243
19244   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19245     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19246     if (DstVT != MVT::f64)
19247       // This conversion needs to be expanded.
19248       return SDValue();
19249
19250     SDValue InVec = Op->getOperand(0);
19251     SDLoc dl(Op);
19252     unsigned NumElts = SrcVT.getVectorNumElements();
19253     MVT SVT = SrcVT.getVectorElementType();
19254
19255     // Widen the vector in input in the case of MVT::v2i32.
19256     // Example: from MVT::v2i32 to MVT::v4i32.
19257     SmallVector<SDValue, 16> Elts;
19258     for (unsigned i = 0, e = NumElts; i != e; ++i)
19259       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19260                                  DAG.getIntPtrConstant(i, dl)));
19261
19262     // Explicitly mark the extra elements as Undef.
19263     Elts.append(NumElts, DAG.getUNDEF(SVT));
19264
19265     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19266     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19267     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19268     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19269                        DAG.getIntPtrConstant(0, dl));
19270   }
19271
19272   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19273          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19274   assert((DstVT == MVT::i64 ||
19275           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19276          "Unexpected custom BITCAST");
19277   // i64 <=> MMX conversions are Legal.
19278   if (SrcVT==MVT::i64 && DstVT.isVector())
19279     return Op;
19280   if (DstVT==MVT::i64 && SrcVT.isVector())
19281     return Op;
19282   // MMX <=> MMX conversions are Legal.
19283   if (SrcVT.isVector() && DstVT.isVector())
19284     return Op;
19285   // All other conversions need to be expanded.
19286   return SDValue();
19287 }
19288
19289 /// Compute the horizontal sum of bytes in V for the elements of VT.
19290 ///
19291 /// Requires V to be a byte vector and VT to be an integer vector type with
19292 /// wider elements than V's type. The width of the elements of VT determines
19293 /// how many bytes of V are summed horizontally to produce each element of the
19294 /// result.
19295 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19296                                       const X86Subtarget *Subtarget,
19297                                       SelectionDAG &DAG) {
19298   SDLoc DL(V);
19299   MVT ByteVecVT = V.getSimpleValueType();
19300   MVT EltVT = VT.getVectorElementType();
19301   int NumElts = VT.getVectorNumElements();
19302   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19303          "Expected value to have byte element type.");
19304   assert(EltVT != MVT::i8 &&
19305          "Horizontal byte sum only makes sense for wider elements!");
19306   unsigned VecSize = VT.getSizeInBits();
19307   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19308
19309   // PSADBW instruction horizontally add all bytes and leave the result in i64
19310   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19311   if (EltVT == MVT::i64) {
19312     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19313     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19314     V = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT, V, Zeros);
19315     return DAG.getBitcast(VT, V);
19316   }
19317
19318   if (EltVT == MVT::i32) {
19319     // We unpack the low half and high half into i32s interleaved with zeros so
19320     // that we can use PSADBW to horizontally sum them. The most useful part of
19321     // this is that it lines up the results of two PSADBW instructions to be
19322     // two v2i64 vectors which concatenated are the 4 population counts. We can
19323     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19324     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19325     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19326     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19327
19328     // Do the horizontal sums into two v2i64s.
19329     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19330     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19331     Low = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19332                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19333     High = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19334                        DAG.getBitcast(ByteVecVT, High), Zeros);
19335
19336     // Merge them together.
19337     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19338     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19339                     DAG.getBitcast(ShortVecVT, Low),
19340                     DAG.getBitcast(ShortVecVT, High));
19341
19342     return DAG.getBitcast(VT, V);
19343   }
19344
19345   // The only element type left is i16.
19346   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19347
19348   // To obtain pop count for each i16 element starting from the pop count for
19349   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19350   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19351   // directly supported.
19352   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19353   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19354   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19355   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19356                   DAG.getBitcast(ByteVecVT, V));
19357   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19358 }
19359
19360 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19361                                         const X86Subtarget *Subtarget,
19362                                         SelectionDAG &DAG) {
19363   MVT VT = Op.getSimpleValueType();
19364   MVT EltVT = VT.getVectorElementType();
19365   unsigned VecSize = VT.getSizeInBits();
19366
19367   // Implement a lookup table in register by using an algorithm based on:
19368   // http://wm.ite.pl/articles/sse-popcount.html
19369   //
19370   // The general idea is that every lower byte nibble in the input vector is an
19371   // index into a in-register pre-computed pop count table. We then split up the
19372   // input vector in two new ones: (1) a vector with only the shifted-right
19373   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19374   // masked out higher ones) for each byte. PSHUB is used separately with both
19375   // to index the in-register table. Next, both are added and the result is a
19376   // i8 vector where each element contains the pop count for input byte.
19377   //
19378   // To obtain the pop count for elements != i8, we follow up with the same
19379   // approach and use additional tricks as described below.
19380   //
19381   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19382                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19383                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19384                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19385
19386   int NumByteElts = VecSize / 8;
19387   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19388   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19389   SmallVector<SDValue, 16> LUTVec;
19390   for (int i = 0; i < NumByteElts; ++i)
19391     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19392   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19393   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19394                                   DAG.getConstant(0x0F, DL, MVT::i8));
19395   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19396
19397   // High nibbles
19398   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19399   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19400   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19401
19402   // Low nibbles
19403   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19404
19405   // The input vector is used as the shuffle mask that index elements into the
19406   // LUT. After counting low and high nibbles, add the vector to obtain the
19407   // final pop count per i8 element.
19408   SDValue HighPopCnt =
19409       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19410   SDValue LowPopCnt =
19411       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19412   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19413
19414   if (EltVT == MVT::i8)
19415     return PopCnt;
19416
19417   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19418 }
19419
19420 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19421                                        const X86Subtarget *Subtarget,
19422                                        SelectionDAG &DAG) {
19423   MVT VT = Op.getSimpleValueType();
19424   assert(VT.is128BitVector() &&
19425          "Only 128-bit vector bitmath lowering supported.");
19426
19427   int VecSize = VT.getSizeInBits();
19428   MVT EltVT = VT.getVectorElementType();
19429   int Len = EltVT.getSizeInBits();
19430
19431   // This is the vectorized version of the "best" algorithm from
19432   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19433   // with a minor tweak to use a series of adds + shifts instead of vector
19434   // multiplications. Implemented for all integer vector types. We only use
19435   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19436   // much faster, even faster than using native popcnt instructions.
19437
19438   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19439     MVT VT = V.getSimpleValueType();
19440     SmallVector<SDValue, 32> Shifters(
19441         VT.getVectorNumElements(),
19442         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19443     return DAG.getNode(OpCode, DL, VT, V,
19444                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19445   };
19446   auto GetMask = [&](SDValue V, APInt Mask) {
19447     MVT VT = V.getSimpleValueType();
19448     SmallVector<SDValue, 32> Masks(
19449         VT.getVectorNumElements(),
19450         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19451     return DAG.getNode(ISD::AND, DL, VT, V,
19452                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19453   };
19454
19455   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19456   // x86, so set the SRL type to have elements at least i16 wide. This is
19457   // correct because all of our SRLs are followed immediately by a mask anyways
19458   // that handles any bits that sneak into the high bits of the byte elements.
19459   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19460
19461   SDValue V = Op;
19462
19463   // v = v - ((v >> 1) & 0x55555555...)
19464   SDValue Srl =
19465       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19466   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19467   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19468
19469   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19470   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19471   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19472   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19473   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19474
19475   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19476   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19477   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19478   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19479
19480   // At this point, V contains the byte-wise population count, and we are
19481   // merely doing a horizontal sum if necessary to get the wider element
19482   // counts.
19483   if (EltVT == MVT::i8)
19484     return V;
19485
19486   return LowerHorizontalByteSum(
19487       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19488       DAG);
19489 }
19490
19491 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19492                                 SelectionDAG &DAG) {
19493   MVT VT = Op.getSimpleValueType();
19494   // FIXME: Need to add AVX-512 support here!
19495   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19496          "Unknown CTPOP type to handle");
19497   SDLoc DL(Op.getNode());
19498   SDValue Op0 = Op.getOperand(0);
19499
19500   if (!Subtarget->hasSSSE3()) {
19501     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19502     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19503     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19504   }
19505
19506   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19507     unsigned NumElems = VT.getVectorNumElements();
19508
19509     // Extract each 128-bit vector, compute pop count and concat the result.
19510     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19511     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19512
19513     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19514                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19515                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19516   }
19517
19518   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19519 }
19520
19521 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19522                           SelectionDAG &DAG) {
19523   assert(Op.getSimpleValueType().isVector() &&
19524          "We only do custom lowering for vector population count.");
19525   return LowerVectorCTPOP(Op, Subtarget, DAG);
19526 }
19527
19528 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19529   SDNode *Node = Op.getNode();
19530   SDLoc dl(Node);
19531   EVT T = Node->getValueType(0);
19532   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19533                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19534   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19535                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19536                        Node->getOperand(0),
19537                        Node->getOperand(1), negOp,
19538                        cast<AtomicSDNode>(Node)->getMemOperand(),
19539                        cast<AtomicSDNode>(Node)->getOrdering(),
19540                        cast<AtomicSDNode>(Node)->getSynchScope());
19541 }
19542
19543 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19544   SDNode *Node = Op.getNode();
19545   SDLoc dl(Node);
19546   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19547
19548   // Convert seq_cst store -> xchg
19549   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19550   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19551   //        (The only way to get a 16-byte store is cmpxchg16b)
19552   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19553   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19554       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19555     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19556                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19557                                  Node->getOperand(0),
19558                                  Node->getOperand(1), Node->getOperand(2),
19559                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19560                                  cast<AtomicSDNode>(Node)->getOrdering(),
19561                                  cast<AtomicSDNode>(Node)->getSynchScope());
19562     return Swap.getValue(1);
19563   }
19564   // Other atomic stores have a simple pattern.
19565   return Op;
19566 }
19567
19568 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19569   MVT VT = Op.getNode()->getSimpleValueType(0);
19570
19571   // Let legalize expand this if it isn't a legal type yet.
19572   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19573     return SDValue();
19574
19575   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19576
19577   unsigned Opc;
19578   bool ExtraOp = false;
19579   switch (Op.getOpcode()) {
19580   default: llvm_unreachable("Invalid code");
19581   case ISD::ADDC: Opc = X86ISD::ADD; break;
19582   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19583   case ISD::SUBC: Opc = X86ISD::SUB; break;
19584   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19585   }
19586
19587   if (!ExtraOp)
19588     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19589                        Op.getOperand(1));
19590   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19591                      Op.getOperand(1), Op.getOperand(2));
19592 }
19593
19594 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19595                             SelectionDAG &DAG) {
19596   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19597
19598   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19599   // which returns the values as { float, float } (in XMM0) or
19600   // { double, double } (which is returned in XMM0, XMM1).
19601   SDLoc dl(Op);
19602   SDValue Arg = Op.getOperand(0);
19603   EVT ArgVT = Arg.getValueType();
19604   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19605
19606   TargetLowering::ArgListTy Args;
19607   TargetLowering::ArgListEntry Entry;
19608
19609   Entry.Node = Arg;
19610   Entry.Ty = ArgTy;
19611   Entry.isSExt = false;
19612   Entry.isZExt = false;
19613   Args.push_back(Entry);
19614
19615   bool isF64 = ArgVT == MVT::f64;
19616   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19617   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19618   // the results are returned via SRet in memory.
19619   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19620   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19621   SDValue Callee =
19622       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19623
19624   Type *RetTy = isF64
19625     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19626     : (Type*)VectorType::get(ArgTy, 4);
19627
19628   TargetLowering::CallLoweringInfo CLI(DAG);
19629   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19630     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19631
19632   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19633
19634   if (isF64)
19635     // Returned in xmm0 and xmm1.
19636     return CallResult.first;
19637
19638   // Returned in bits 0:31 and 32:64 xmm0.
19639   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19640                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19641   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19642                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19643   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19644   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19645 }
19646
19647 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19648                              SelectionDAG &DAG) {
19649   assert(Subtarget->hasAVX512() &&
19650          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19651
19652   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19653   MVT VT = N->getValue().getSimpleValueType();
19654   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19655   SDLoc dl(Op);
19656
19657   // X86 scatter kills mask register, so its type should be added to
19658   // the list of return values
19659   if (N->getNumValues() == 1) {
19660     SDValue Index = N->getIndex();
19661     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19662         !Index.getSimpleValueType().is512BitVector())
19663       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19664
19665     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19666     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19667                       N->getOperand(3), Index };
19668
19669     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19670     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19671     return SDValue(NewScatter.getNode(), 0);
19672   }
19673   return Op;
19674 }
19675
19676 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19677                             SelectionDAG &DAG) {
19678   assert(Subtarget->hasAVX512() &&
19679          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19680
19681   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19682   MVT VT = Op.getSimpleValueType();
19683   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19684   SDLoc dl(Op);
19685
19686   SDValue Index = N->getIndex();
19687   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19688       !Index.getSimpleValueType().is512BitVector()) {
19689     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19690     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19691                       N->getOperand(3), Index };
19692     DAG.UpdateNodeOperands(N, Ops);
19693   }
19694   return Op;
19695 }
19696
19697 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19698                                                     SelectionDAG &DAG) const {
19699   // TODO: Eventually, the lowering of these nodes should be informed by or
19700   // deferred to the GC strategy for the function in which they appear. For
19701   // now, however, they must be lowered to something. Since they are logically
19702   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19703   // require special handling for these nodes), lower them as literal NOOPs for
19704   // the time being.
19705   SmallVector<SDValue, 2> Ops;
19706
19707   Ops.push_back(Op.getOperand(0));
19708   if (Op->getGluedNode())
19709     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19710
19711   SDLoc OpDL(Op);
19712   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19713   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19714
19715   return NOOP;
19716 }
19717
19718 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19719                                                   SelectionDAG &DAG) const {
19720   // TODO: Eventually, the lowering of these nodes should be informed by or
19721   // deferred to the GC strategy for the function in which they appear. For
19722   // now, however, they must be lowered to something. Since they are logically
19723   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19724   // require special handling for these nodes), lower them as literal NOOPs for
19725   // the time being.
19726   SmallVector<SDValue, 2> Ops;
19727
19728   Ops.push_back(Op.getOperand(0));
19729   if (Op->getGluedNode())
19730     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19731
19732   SDLoc OpDL(Op);
19733   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19734   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19735
19736   return NOOP;
19737 }
19738
19739 /// LowerOperation - Provide custom lowering hooks for some operations.
19740 ///
19741 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19742   switch (Op.getOpcode()) {
19743   default: llvm_unreachable("Should not custom lower this!");
19744   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19745   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19746     return LowerCMP_SWAP(Op, Subtarget, DAG);
19747   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19748   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19749   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19750   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19751   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19752   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19753   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19754   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19755   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19756   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19757   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19758   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19759   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19760   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19761   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19762   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19763   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19764   case ISD::SHL_PARTS:
19765   case ISD::SRA_PARTS:
19766   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19767   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19768   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19769   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19770   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19771   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19772   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19773   case ISD::SIGN_EXTEND_VECTOR_INREG:
19774     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19775   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19776   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19777   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19778   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19779   case ISD::FABS:
19780   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19781   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19782   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19783   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19784   case ISD::SETCCE:             return LowerSETCCE(Op, DAG);
19785   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19786   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19787   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19788   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19789   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19790   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19791   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19792   case ISD::INTRINSIC_VOID:
19793   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19794   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19795   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19796   case ISD::FRAME_TO_ARGS_OFFSET:
19797                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19798   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19799   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19800   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19801   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19802   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19803   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19804   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19805   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19806   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19807   case ISD::CTTZ:
19808   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19809   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19810   case ISD::UMUL_LOHI:
19811   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19812   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19813   case ISD::SRA:
19814   case ISD::SRL:
19815   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19816   case ISD::SADDO:
19817   case ISD::UADDO:
19818   case ISD::SSUBO:
19819   case ISD::USUBO:
19820   case ISD::SMULO:
19821   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19822   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19823   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19824   case ISD::ADDC:
19825   case ISD::ADDE:
19826   case ISD::SUBC:
19827   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19828   case ISD::ADD:                return LowerADD(Op, DAG);
19829   case ISD::SUB:                return LowerSUB(Op, DAG);
19830   case ISD::SMAX:
19831   case ISD::SMIN:
19832   case ISD::UMAX:
19833   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19834   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19835   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19836   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19837   case ISD::GC_TRANSITION_START:
19838                                 return LowerGC_TRANSITION_START(Op, DAG);
19839   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19840   }
19841 }
19842
19843 /// ReplaceNodeResults - Replace a node with an illegal result type
19844 /// with a new node built out of custom code.
19845 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19846                                            SmallVectorImpl<SDValue>&Results,
19847                                            SelectionDAG &DAG) const {
19848   SDLoc dl(N);
19849   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19850   switch (N->getOpcode()) {
19851   default:
19852     llvm_unreachable("Do not know how to custom type legalize this operation!");
19853   case X86ISD::AVG: {
19854     // Legalize types for X86ISD::AVG by expanding vectors.
19855     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19856
19857     auto InVT = N->getValueType(0);
19858     auto InVTSize = InVT.getSizeInBits();
19859     const unsigned RegSize =
19860         (InVTSize > 128) ? ((InVTSize > 256) ? 512 : 256) : 128;
19861     assert((!Subtarget->hasAVX512() || RegSize < 512) &&
19862            "512-bit vector requires AVX512");
19863     assert((!Subtarget->hasAVX2() || RegSize < 256) &&
19864            "256-bit vector requires AVX2");
19865
19866     auto ElemVT = InVT.getVectorElementType();
19867     auto RegVT = EVT::getVectorVT(*DAG.getContext(), ElemVT,
19868                                   RegSize / ElemVT.getSizeInBits());
19869     assert(RegSize % InVT.getSizeInBits() == 0);
19870     unsigned NumConcat = RegSize / InVT.getSizeInBits();
19871
19872     SmallVector<SDValue, 16> Ops(NumConcat, DAG.getUNDEF(InVT));
19873     Ops[0] = N->getOperand(0);
19874     SDValue InVec0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
19875     Ops[0] = N->getOperand(1);
19876     SDValue InVec1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
19877
19878     SDValue Res = DAG.getNode(X86ISD::AVG, dl, RegVT, InVec0, InVec1);
19879     Results.push_back(DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, InVT, Res,
19880                                   DAG.getIntPtrConstant(0, dl)));
19881     return;
19882   }
19883   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19884   case X86ISD::FMINC:
19885   case X86ISD::FMIN:
19886   case X86ISD::FMAXC:
19887   case X86ISD::FMAX: {
19888     EVT VT = N->getValueType(0);
19889     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
19890     SDValue UNDEF = DAG.getUNDEF(VT);
19891     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19892                               N->getOperand(0), UNDEF);
19893     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19894                               N->getOperand(1), UNDEF);
19895     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19896     return;
19897   }
19898   case ISD::SIGN_EXTEND_INREG:
19899   case ISD::ADDC:
19900   case ISD::ADDE:
19901   case ISD::SUBC:
19902   case ISD::SUBE:
19903     // We don't want to expand or promote these.
19904     return;
19905   case ISD::SDIV:
19906   case ISD::UDIV:
19907   case ISD::SREM:
19908   case ISD::UREM:
19909   case ISD::SDIVREM:
19910   case ISD::UDIVREM: {
19911     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19912     Results.push_back(V);
19913     return;
19914   }
19915   case ISD::FP_TO_SINT:
19916   case ISD::FP_TO_UINT: {
19917     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19918
19919     std::pair<SDValue,SDValue> Vals =
19920         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19921     SDValue FIST = Vals.first, StackSlot = Vals.second;
19922     if (FIST.getNode()) {
19923       EVT VT = N->getValueType(0);
19924       // Return a load from the stack slot.
19925       if (StackSlot.getNode())
19926         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19927                                       MachinePointerInfo(),
19928                                       false, false, false, 0));
19929       else
19930         Results.push_back(FIST);
19931     }
19932     return;
19933   }
19934   case ISD::UINT_TO_FP: {
19935     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19936     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19937         N->getValueType(0) != MVT::v2f32)
19938       return;
19939     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19940                                  N->getOperand(0));
19941     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19942                                      MVT::f64);
19943     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19944     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19945                              DAG.getBitcast(MVT::v2i64, VBias));
19946     Or = DAG.getBitcast(MVT::v2f64, Or);
19947     // TODO: Are there any fast-math-flags to propagate here?
19948     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19949     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19950     return;
19951   }
19952   case ISD::FP_ROUND: {
19953     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19954         return;
19955     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19956     Results.push_back(V);
19957     return;
19958   }
19959   case ISD::FP_EXTEND: {
19960     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19961     // No other ValueType for FP_EXTEND should reach this point.
19962     assert(N->getValueType(0) == MVT::v2f32 &&
19963            "Do not know how to legalize this Node");
19964     return;
19965   }
19966   case ISD::INTRINSIC_W_CHAIN: {
19967     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19968     switch (IntNo) {
19969     default : llvm_unreachable("Do not know how to custom type "
19970                                "legalize this intrinsic operation!");
19971     case Intrinsic::x86_rdtsc:
19972       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19973                                      Results);
19974     case Intrinsic::x86_rdtscp:
19975       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19976                                      Results);
19977     case Intrinsic::x86_rdpmc:
19978       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19979     }
19980   }
19981   case ISD::READCYCLECOUNTER: {
19982     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19983                                    Results);
19984   }
19985   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19986     EVT T = N->getValueType(0);
19987     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19988     bool Regs64bit = T == MVT::i128;
19989     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19990     SDValue cpInL, cpInH;
19991     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19992                         DAG.getConstant(0, dl, HalfT));
19993     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19994                         DAG.getConstant(1, dl, HalfT));
19995     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19996                              Regs64bit ? X86::RAX : X86::EAX,
19997                              cpInL, SDValue());
19998     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19999                              Regs64bit ? X86::RDX : X86::EDX,
20000                              cpInH, cpInL.getValue(1));
20001     SDValue swapInL, swapInH;
20002     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20003                           DAG.getConstant(0, dl, HalfT));
20004     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20005                           DAG.getConstant(1, dl, HalfT));
20006     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
20007                                Regs64bit ? X86::RBX : X86::EBX,
20008                                swapInL, cpInH.getValue(1));
20009     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
20010                                Regs64bit ? X86::RCX : X86::ECX,
20011                                swapInH, swapInL.getValue(1));
20012     SDValue Ops[] = { swapInH.getValue(0),
20013                       N->getOperand(1),
20014                       swapInH.getValue(1) };
20015     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
20016     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
20017     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
20018                                   X86ISD::LCMPXCHG8_DAG;
20019     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
20020     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
20021                                         Regs64bit ? X86::RAX : X86::EAX,
20022                                         HalfT, Result.getValue(1));
20023     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
20024                                         Regs64bit ? X86::RDX : X86::EDX,
20025                                         HalfT, cpOutL.getValue(2));
20026     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
20027
20028     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
20029                                         MVT::i32, cpOutH.getValue(2));
20030     SDValue Success =
20031         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
20032                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
20033     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
20034
20035     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
20036     Results.push_back(Success);
20037     Results.push_back(EFLAGS.getValue(1));
20038     return;
20039   }
20040   case ISD::ATOMIC_SWAP:
20041   case ISD::ATOMIC_LOAD_ADD:
20042   case ISD::ATOMIC_LOAD_SUB:
20043   case ISD::ATOMIC_LOAD_AND:
20044   case ISD::ATOMIC_LOAD_OR:
20045   case ISD::ATOMIC_LOAD_XOR:
20046   case ISD::ATOMIC_LOAD_NAND:
20047   case ISD::ATOMIC_LOAD_MIN:
20048   case ISD::ATOMIC_LOAD_MAX:
20049   case ISD::ATOMIC_LOAD_UMIN:
20050   case ISD::ATOMIC_LOAD_UMAX:
20051   case ISD::ATOMIC_LOAD: {
20052     // Delegate to generic TypeLegalization. Situations we can really handle
20053     // should have already been dealt with by AtomicExpandPass.cpp.
20054     break;
20055   }
20056   case ISD::BITCAST: {
20057     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20058     EVT DstVT = N->getValueType(0);
20059     EVT SrcVT = N->getOperand(0)->getValueType(0);
20060
20061     if (SrcVT != MVT::f64 ||
20062         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
20063       return;
20064
20065     unsigned NumElts = DstVT.getVectorNumElements();
20066     EVT SVT = DstVT.getVectorElementType();
20067     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
20068     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
20069                                    MVT::v2f64, N->getOperand(0));
20070     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
20071
20072     if (ExperimentalVectorWideningLegalization) {
20073       // If we are legalizing vectors by widening, we already have the desired
20074       // legal vector type, just return it.
20075       Results.push_back(ToVecInt);
20076       return;
20077     }
20078
20079     SmallVector<SDValue, 8> Elts;
20080     for (unsigned i = 0, e = NumElts; i != e; ++i)
20081       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
20082                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
20083
20084     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
20085   }
20086   }
20087 }
20088
20089 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
20090   switch ((X86ISD::NodeType)Opcode) {
20091   case X86ISD::FIRST_NUMBER:       break;
20092   case X86ISD::BSF:                return "X86ISD::BSF";
20093   case X86ISD::BSR:                return "X86ISD::BSR";
20094   case X86ISD::SHLD:               return "X86ISD::SHLD";
20095   case X86ISD::SHRD:               return "X86ISD::SHRD";
20096   case X86ISD::FAND:               return "X86ISD::FAND";
20097   case X86ISD::FANDN:              return "X86ISD::FANDN";
20098   case X86ISD::FOR:                return "X86ISD::FOR";
20099   case X86ISD::FXOR:               return "X86ISD::FXOR";
20100   case X86ISD::FILD:               return "X86ISD::FILD";
20101   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
20102   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
20103   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
20104   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
20105   case X86ISD::FLD:                return "X86ISD::FLD";
20106   case X86ISD::FST:                return "X86ISD::FST";
20107   case X86ISD::CALL:               return "X86ISD::CALL";
20108   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
20109   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
20110   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
20111   case X86ISD::BT:                 return "X86ISD::BT";
20112   case X86ISD::CMP:                return "X86ISD::CMP";
20113   case X86ISD::COMI:               return "X86ISD::COMI";
20114   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
20115   case X86ISD::CMPM:               return "X86ISD::CMPM";
20116   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
20117   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20118   case X86ISD::SETCC:              return "X86ISD::SETCC";
20119   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20120   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20121   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20122   case X86ISD::CMOV:               return "X86ISD::CMOV";
20123   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20124   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20125   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20126   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20127   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20128   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20129   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20130   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20131   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20132   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20133   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20134   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20135   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20136   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20137   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20138   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20139   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20140   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20141   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20142   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20143   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20144   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20145   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20146   case X86ISD::HADD:               return "X86ISD::HADD";
20147   case X86ISD::HSUB:               return "X86ISD::HSUB";
20148   case X86ISD::FHADD:              return "X86ISD::FHADD";
20149   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20150   case X86ISD::ABS:                return "X86ISD::ABS";
20151   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20152   case X86ISD::FMAX:               return "X86ISD::FMAX";
20153   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20154   case X86ISD::FMIN:               return "X86ISD::FMIN";
20155   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20156   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20157   case X86ISD::FMINC:              return "X86ISD::FMINC";
20158   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20159   case X86ISD::FRCP:               return "X86ISD::FRCP";
20160   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20161   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20162   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20163   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20164   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20165   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20166   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20167   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20168   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20169   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20170   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20171   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20172   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20173   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20174   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20175   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20176   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20177   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20178   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20179   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20180   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20181   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20182   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20183   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20184   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20185   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20186   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20187   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20188   case X86ISD::VSHL:               return "X86ISD::VSHL";
20189   case X86ISD::VSRL:               return "X86ISD::VSRL";
20190   case X86ISD::VSRA:               return "X86ISD::VSRA";
20191   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20192   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20193   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20194   case X86ISD::CMPP:               return "X86ISD::CMPP";
20195   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20196   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20197   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20198   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20199   case X86ISD::ADD:                return "X86ISD::ADD";
20200   case X86ISD::SUB:                return "X86ISD::SUB";
20201   case X86ISD::ADC:                return "X86ISD::ADC";
20202   case X86ISD::SBB:                return "X86ISD::SBB";
20203   case X86ISD::SMUL:               return "X86ISD::SMUL";
20204   case X86ISD::UMUL:               return "X86ISD::UMUL";
20205   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20206   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20207   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20208   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20209   case X86ISD::INC:                return "X86ISD::INC";
20210   case X86ISD::DEC:                return "X86ISD::DEC";
20211   case X86ISD::OR:                 return "X86ISD::OR";
20212   case X86ISD::XOR:                return "X86ISD::XOR";
20213   case X86ISD::AND:                return "X86ISD::AND";
20214   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20215   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20216   case X86ISD::PTEST:              return "X86ISD::PTEST";
20217   case X86ISD::TESTP:              return "X86ISD::TESTP";
20218   case X86ISD::TESTM:              return "X86ISD::TESTM";
20219   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20220   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20221   case X86ISD::KTEST:              return "X86ISD::KTEST";
20222   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20223   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20224   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20225   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20226   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20227   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20228   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20229   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20230   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20231   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20232   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20233   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20234   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20235   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20236   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20237   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20238   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20239   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20240   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20241   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20242   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20243   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20244   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
20245   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20246   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20247   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20248   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20249   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20250   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20251   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20252   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20253   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20254   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20255   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20256   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20257   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20258   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20259   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20260   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20261   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20262   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20263   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20264   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20265   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20266   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20267   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20268   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20269   case X86ISD::SAHF:               return "X86ISD::SAHF";
20270   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20271   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20272   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20273   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20274   case X86ISD::VPROT:              return "X86ISD::VPROT";
20275   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20276   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20277   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20278   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20279   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20280   case X86ISD::FMADD:              return "X86ISD::FMADD";
20281   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20282   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20283   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20284   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20285   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20286   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20287   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20288   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20289   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20290   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20291   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20292   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20293   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20294   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20295   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20296   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20297   case X86ISD::XTEST:              return "X86ISD::XTEST";
20298   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20299   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20300   case X86ISD::SELECT:             return "X86ISD::SELECT";
20301   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20302   case X86ISD::RCP28:              return "X86ISD::RCP28";
20303   case X86ISD::EXP2:               return "X86ISD::EXP2";
20304   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20305   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20306   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20307   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20308   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20309   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20310   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20311   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20312   case X86ISD::ADDS:               return "X86ISD::ADDS";
20313   case X86ISD::SUBS:               return "X86ISD::SUBS";
20314   case X86ISD::AVG:                return "X86ISD::AVG";
20315   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20316   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20317   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20318   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20319   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20320   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20321   case X86ISD::VFPCLASSS:          return "X86ISD::VFPCLASSS";
20322   }
20323   return nullptr;
20324 }
20325
20326 // isLegalAddressingMode - Return true if the addressing mode represented
20327 // by AM is legal for this target, for a load/store of the specified type.
20328 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20329                                               const AddrMode &AM, Type *Ty,
20330                                               unsigned AS) const {
20331   // X86 supports extremely general addressing modes.
20332   CodeModel::Model M = getTargetMachine().getCodeModel();
20333   Reloc::Model R = getTargetMachine().getRelocationModel();
20334
20335   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20336   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20337     return false;
20338
20339   if (AM.BaseGV) {
20340     unsigned GVFlags =
20341       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20342
20343     // If a reference to this global requires an extra load, we can't fold it.
20344     if (isGlobalStubReference(GVFlags))
20345       return false;
20346
20347     // If BaseGV requires a register for the PIC base, we cannot also have a
20348     // BaseReg specified.
20349     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20350       return false;
20351
20352     // If lower 4G is not available, then we must use rip-relative addressing.
20353     if ((M != CodeModel::Small || R != Reloc::Static) &&
20354         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20355       return false;
20356   }
20357
20358   switch (AM.Scale) {
20359   case 0:
20360   case 1:
20361   case 2:
20362   case 4:
20363   case 8:
20364     // These scales always work.
20365     break;
20366   case 3:
20367   case 5:
20368   case 9:
20369     // These scales are formed with basereg+scalereg.  Only accept if there is
20370     // no basereg yet.
20371     if (AM.HasBaseReg)
20372       return false;
20373     break;
20374   default:  // Other stuff never works.
20375     return false;
20376   }
20377
20378   return true;
20379 }
20380
20381 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20382   unsigned Bits = Ty->getScalarSizeInBits();
20383
20384   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20385   // particularly cheaper than those without.
20386   if (Bits == 8)
20387     return false;
20388
20389   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20390   // variable shifts just as cheap as scalar ones.
20391   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20392     return false;
20393
20394   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20395   // fully general vector.
20396   return true;
20397 }
20398
20399 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20400   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20401     return false;
20402   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20403   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20404   return NumBits1 > NumBits2;
20405 }
20406
20407 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20408   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20409     return false;
20410
20411   if (!isTypeLegal(EVT::getEVT(Ty1)))
20412     return false;
20413
20414   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20415
20416   // Assuming the caller doesn't have a zeroext or signext return parameter,
20417   // truncation all the way down to i1 is valid.
20418   return true;
20419 }
20420
20421 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20422   return isInt<32>(Imm);
20423 }
20424
20425 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20426   // Can also use sub to handle negated immediates.
20427   return isInt<32>(Imm);
20428 }
20429
20430 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20431   if (!VT1.isInteger() || !VT2.isInteger())
20432     return false;
20433   unsigned NumBits1 = VT1.getSizeInBits();
20434   unsigned NumBits2 = VT2.getSizeInBits();
20435   return NumBits1 > NumBits2;
20436 }
20437
20438 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20439   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20440   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20441 }
20442
20443 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20444   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20445   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20446 }
20447
20448 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20449   EVT VT1 = Val.getValueType();
20450   if (isZExtFree(VT1, VT2))
20451     return true;
20452
20453   if (Val.getOpcode() != ISD::LOAD)
20454     return false;
20455
20456   if (!VT1.isSimple() || !VT1.isInteger() ||
20457       !VT2.isSimple() || !VT2.isInteger())
20458     return false;
20459
20460   switch (VT1.getSimpleVT().SimpleTy) {
20461   default: break;
20462   case MVT::i8:
20463   case MVT::i16:
20464   case MVT::i32:
20465     // X86 has 8, 16, and 32-bit zero-extending loads.
20466     return true;
20467   }
20468
20469   return false;
20470 }
20471
20472 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20473
20474 bool
20475 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20476   if (!Subtarget->hasAnyFMA())
20477     return false;
20478
20479   VT = VT.getScalarType();
20480
20481   if (!VT.isSimple())
20482     return false;
20483
20484   switch (VT.getSimpleVT().SimpleTy) {
20485   case MVT::f32:
20486   case MVT::f64:
20487     return true;
20488   default:
20489     break;
20490   }
20491
20492   return false;
20493 }
20494
20495 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20496   // i16 instructions are longer (0x66 prefix) and potentially slower.
20497   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20498 }
20499
20500 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20501 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20502 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20503 /// are assumed to be legal.
20504 bool
20505 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20506                                       EVT VT) const {
20507   if (!VT.isSimple())
20508     return false;
20509
20510   // Not for i1 vectors
20511   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20512     return false;
20513
20514   // Very little shuffling can be done for 64-bit vectors right now.
20515   if (VT.getSimpleVT().getSizeInBits() == 64)
20516     return false;
20517
20518   // We only care that the types being shuffled are legal. The lowering can
20519   // handle any possible shuffle mask that results.
20520   return isTypeLegal(VT.getSimpleVT());
20521 }
20522
20523 bool
20524 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20525                                           EVT VT) const {
20526   // Just delegate to the generic legality, clear masks aren't special.
20527   return isShuffleMaskLegal(Mask, VT);
20528 }
20529
20530 //===----------------------------------------------------------------------===//
20531 //                           X86 Scheduler Hooks
20532 //===----------------------------------------------------------------------===//
20533
20534 /// Utility function to emit xbegin specifying the start of an RTM region.
20535 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20536                                      const TargetInstrInfo *TII) {
20537   DebugLoc DL = MI->getDebugLoc();
20538
20539   const BasicBlock *BB = MBB->getBasicBlock();
20540   MachineFunction::iterator I = ++MBB->getIterator();
20541
20542   // For the v = xbegin(), we generate
20543   //
20544   // thisMBB:
20545   //  xbegin sinkMBB
20546   //
20547   // mainMBB:
20548   //  eax = -1
20549   //
20550   // sinkMBB:
20551   //  v = eax
20552
20553   MachineBasicBlock *thisMBB = MBB;
20554   MachineFunction *MF = MBB->getParent();
20555   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20556   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20557   MF->insert(I, mainMBB);
20558   MF->insert(I, sinkMBB);
20559
20560   // Transfer the remainder of BB and its successor edges to sinkMBB.
20561   sinkMBB->splice(sinkMBB->begin(), MBB,
20562                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20563   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20564
20565   // thisMBB:
20566   //  xbegin sinkMBB
20567   //  # fallthrough to mainMBB
20568   //  # abortion to sinkMBB
20569   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20570   thisMBB->addSuccessor(mainMBB);
20571   thisMBB->addSuccessor(sinkMBB);
20572
20573   // mainMBB:
20574   //  EAX = -1
20575   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20576   mainMBB->addSuccessor(sinkMBB);
20577
20578   // sinkMBB:
20579   // EAX is live into the sinkMBB
20580   sinkMBB->addLiveIn(X86::EAX);
20581   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20582           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20583     .addReg(X86::EAX);
20584
20585   MI->eraseFromParent();
20586   return sinkMBB;
20587 }
20588
20589 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20590 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20591 // in the .td file.
20592 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20593                                        const TargetInstrInfo *TII) {
20594   unsigned Opc;
20595   switch (MI->getOpcode()) {
20596   default: llvm_unreachable("illegal opcode!");
20597   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20598   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20599   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20600   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20601   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20602   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20603   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20604   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20605   }
20606
20607   DebugLoc dl = MI->getDebugLoc();
20608   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20609
20610   unsigned NumArgs = MI->getNumOperands();
20611   for (unsigned i = 1; i < NumArgs; ++i) {
20612     MachineOperand &Op = MI->getOperand(i);
20613     if (!(Op.isReg() && Op.isImplicit()))
20614       MIB.addOperand(Op);
20615   }
20616   if (MI->hasOneMemOperand())
20617     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20618
20619   BuildMI(*BB, MI, dl,
20620     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20621     .addReg(X86::XMM0);
20622
20623   MI->eraseFromParent();
20624   return BB;
20625 }
20626
20627 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20628 // defs in an instruction pattern
20629 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20630                                        const TargetInstrInfo *TII) {
20631   unsigned Opc;
20632   switch (MI->getOpcode()) {
20633   default: llvm_unreachable("illegal opcode!");
20634   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20635   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20636   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20637   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20638   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20639   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20640   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20641   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20642   }
20643
20644   DebugLoc dl = MI->getDebugLoc();
20645   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20646
20647   unsigned NumArgs = MI->getNumOperands(); // remove the results
20648   for (unsigned i = 1; i < NumArgs; ++i) {
20649     MachineOperand &Op = MI->getOperand(i);
20650     if (!(Op.isReg() && Op.isImplicit()))
20651       MIB.addOperand(Op);
20652   }
20653   if (MI->hasOneMemOperand())
20654     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20655
20656   BuildMI(*BB, MI, dl,
20657     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20658     .addReg(X86::ECX);
20659
20660   MI->eraseFromParent();
20661   return BB;
20662 }
20663
20664 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20665                                       const X86Subtarget *Subtarget) {
20666   DebugLoc dl = MI->getDebugLoc();
20667   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20668   // Address into RAX/EAX, other two args into ECX, EDX.
20669   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20670   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20671   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20672   for (int i = 0; i < X86::AddrNumOperands; ++i)
20673     MIB.addOperand(MI->getOperand(i));
20674
20675   unsigned ValOps = X86::AddrNumOperands;
20676   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20677     .addReg(MI->getOperand(ValOps).getReg());
20678   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20679     .addReg(MI->getOperand(ValOps+1).getReg());
20680
20681   // The instruction doesn't actually take any operands though.
20682   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20683
20684   MI->eraseFromParent(); // The pseudo is gone now.
20685   return BB;
20686 }
20687
20688 MachineBasicBlock *
20689 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20690                                                  MachineBasicBlock *MBB) const {
20691   // Emit va_arg instruction on X86-64.
20692
20693   // Operands to this pseudo-instruction:
20694   // 0  ) Output        : destination address (reg)
20695   // 1-5) Input         : va_list address (addr, i64mem)
20696   // 6  ) ArgSize       : Size (in bytes) of vararg type
20697   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20698   // 8  ) Align         : Alignment of type
20699   // 9  ) EFLAGS (implicit-def)
20700
20701   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20702   static_assert(X86::AddrNumOperands == 5,
20703                 "VAARG_64 assumes 5 address operands");
20704
20705   unsigned DestReg = MI->getOperand(0).getReg();
20706   MachineOperand &Base = MI->getOperand(1);
20707   MachineOperand &Scale = MI->getOperand(2);
20708   MachineOperand &Index = MI->getOperand(3);
20709   MachineOperand &Disp = MI->getOperand(4);
20710   MachineOperand &Segment = MI->getOperand(5);
20711   unsigned ArgSize = MI->getOperand(6).getImm();
20712   unsigned ArgMode = MI->getOperand(7).getImm();
20713   unsigned Align = MI->getOperand(8).getImm();
20714
20715   // Memory Reference
20716   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20717   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20718   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20719
20720   // Machine Information
20721   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20722   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20723   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20724   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20725   DebugLoc DL = MI->getDebugLoc();
20726
20727   // struct va_list {
20728   //   i32   gp_offset
20729   //   i32   fp_offset
20730   //   i64   overflow_area (address)
20731   //   i64   reg_save_area (address)
20732   // }
20733   // sizeof(va_list) = 24
20734   // alignment(va_list) = 8
20735
20736   unsigned TotalNumIntRegs = 6;
20737   unsigned TotalNumXMMRegs = 8;
20738   bool UseGPOffset = (ArgMode == 1);
20739   bool UseFPOffset = (ArgMode == 2);
20740   unsigned MaxOffset = TotalNumIntRegs * 8 +
20741                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20742
20743   /* Align ArgSize to a multiple of 8 */
20744   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20745   bool NeedsAlign = (Align > 8);
20746
20747   MachineBasicBlock *thisMBB = MBB;
20748   MachineBasicBlock *overflowMBB;
20749   MachineBasicBlock *offsetMBB;
20750   MachineBasicBlock *endMBB;
20751
20752   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20753   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20754   unsigned OffsetReg = 0;
20755
20756   if (!UseGPOffset && !UseFPOffset) {
20757     // If we only pull from the overflow region, we don't create a branch.
20758     // We don't need to alter control flow.
20759     OffsetDestReg = 0; // unused
20760     OverflowDestReg = DestReg;
20761
20762     offsetMBB = nullptr;
20763     overflowMBB = thisMBB;
20764     endMBB = thisMBB;
20765   } else {
20766     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20767     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20768     // If not, pull from overflow_area. (branch to overflowMBB)
20769     //
20770     //       thisMBB
20771     //         |     .
20772     //         |        .
20773     //     offsetMBB   overflowMBB
20774     //         |        .
20775     //         |     .
20776     //        endMBB
20777
20778     // Registers for the PHI in endMBB
20779     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20780     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20781
20782     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20783     MachineFunction *MF = MBB->getParent();
20784     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20785     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20786     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20787
20788     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20789
20790     // Insert the new basic blocks
20791     MF->insert(MBBIter, offsetMBB);
20792     MF->insert(MBBIter, overflowMBB);
20793     MF->insert(MBBIter, endMBB);
20794
20795     // Transfer the remainder of MBB and its successor edges to endMBB.
20796     endMBB->splice(endMBB->begin(), thisMBB,
20797                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20798     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20799
20800     // Make offsetMBB and overflowMBB successors of thisMBB
20801     thisMBB->addSuccessor(offsetMBB);
20802     thisMBB->addSuccessor(overflowMBB);
20803
20804     // endMBB is a successor of both offsetMBB and overflowMBB
20805     offsetMBB->addSuccessor(endMBB);
20806     overflowMBB->addSuccessor(endMBB);
20807
20808     // Load the offset value into a register
20809     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20810     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20811       .addOperand(Base)
20812       .addOperand(Scale)
20813       .addOperand(Index)
20814       .addDisp(Disp, UseFPOffset ? 4 : 0)
20815       .addOperand(Segment)
20816       .setMemRefs(MMOBegin, MMOEnd);
20817
20818     // Check if there is enough room left to pull this argument.
20819     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20820       .addReg(OffsetReg)
20821       .addImm(MaxOffset + 8 - ArgSizeA8);
20822
20823     // Branch to "overflowMBB" if offset >= max
20824     // Fall through to "offsetMBB" otherwise
20825     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20826       .addMBB(overflowMBB);
20827   }
20828
20829   // In offsetMBB, emit code to use the reg_save_area.
20830   if (offsetMBB) {
20831     assert(OffsetReg != 0);
20832
20833     // Read the reg_save_area address.
20834     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20835     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20836       .addOperand(Base)
20837       .addOperand(Scale)
20838       .addOperand(Index)
20839       .addDisp(Disp, 16)
20840       .addOperand(Segment)
20841       .setMemRefs(MMOBegin, MMOEnd);
20842
20843     // Zero-extend the offset
20844     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20845       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20846         .addImm(0)
20847         .addReg(OffsetReg)
20848         .addImm(X86::sub_32bit);
20849
20850     // Add the offset to the reg_save_area to get the final address.
20851     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20852       .addReg(OffsetReg64)
20853       .addReg(RegSaveReg);
20854
20855     // Compute the offset for the next argument
20856     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20857     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20858       .addReg(OffsetReg)
20859       .addImm(UseFPOffset ? 16 : 8);
20860
20861     // Store it back into the va_list.
20862     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20863       .addOperand(Base)
20864       .addOperand(Scale)
20865       .addOperand(Index)
20866       .addDisp(Disp, UseFPOffset ? 4 : 0)
20867       .addOperand(Segment)
20868       .addReg(NextOffsetReg)
20869       .setMemRefs(MMOBegin, MMOEnd);
20870
20871     // Jump to endMBB
20872     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20873       .addMBB(endMBB);
20874   }
20875
20876   //
20877   // Emit code to use overflow area
20878   //
20879
20880   // Load the overflow_area address into a register.
20881   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20882   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20883     .addOperand(Base)
20884     .addOperand(Scale)
20885     .addOperand(Index)
20886     .addDisp(Disp, 8)
20887     .addOperand(Segment)
20888     .setMemRefs(MMOBegin, MMOEnd);
20889
20890   // If we need to align it, do so. Otherwise, just copy the address
20891   // to OverflowDestReg.
20892   if (NeedsAlign) {
20893     // Align the overflow address
20894     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20895     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20896
20897     // aligned_addr = (addr + (align-1)) & ~(align-1)
20898     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20899       .addReg(OverflowAddrReg)
20900       .addImm(Align-1);
20901
20902     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20903       .addReg(TmpReg)
20904       .addImm(~(uint64_t)(Align-1));
20905   } else {
20906     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20907       .addReg(OverflowAddrReg);
20908   }
20909
20910   // Compute the next overflow address after this argument.
20911   // (the overflow address should be kept 8-byte aligned)
20912   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20913   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20914     .addReg(OverflowDestReg)
20915     .addImm(ArgSizeA8);
20916
20917   // Store the new overflow address.
20918   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20919     .addOperand(Base)
20920     .addOperand(Scale)
20921     .addOperand(Index)
20922     .addDisp(Disp, 8)
20923     .addOperand(Segment)
20924     .addReg(NextAddrReg)
20925     .setMemRefs(MMOBegin, MMOEnd);
20926
20927   // If we branched, emit the PHI to the front of endMBB.
20928   if (offsetMBB) {
20929     BuildMI(*endMBB, endMBB->begin(), DL,
20930             TII->get(X86::PHI), DestReg)
20931       .addReg(OffsetDestReg).addMBB(offsetMBB)
20932       .addReg(OverflowDestReg).addMBB(overflowMBB);
20933   }
20934
20935   // Erase the pseudo instruction
20936   MI->eraseFromParent();
20937
20938   return endMBB;
20939 }
20940
20941 MachineBasicBlock *
20942 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20943                                                  MachineInstr *MI,
20944                                                  MachineBasicBlock *MBB) const {
20945   // Emit code to save XMM registers to the stack. The ABI says that the
20946   // number of registers to save is given in %al, so it's theoretically
20947   // possible to do an indirect jump trick to avoid saving all of them,
20948   // however this code takes a simpler approach and just executes all
20949   // of the stores if %al is non-zero. It's less code, and it's probably
20950   // easier on the hardware branch predictor, and stores aren't all that
20951   // expensive anyway.
20952
20953   // Create the new basic blocks. One block contains all the XMM stores,
20954   // and one block is the final destination regardless of whether any
20955   // stores were performed.
20956   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20957   MachineFunction *F = MBB->getParent();
20958   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20959   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20960   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20961   F->insert(MBBIter, XMMSaveMBB);
20962   F->insert(MBBIter, EndMBB);
20963
20964   // Transfer the remainder of MBB and its successor edges to EndMBB.
20965   EndMBB->splice(EndMBB->begin(), MBB,
20966                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20967   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20968
20969   // The original block will now fall through to the XMM save block.
20970   MBB->addSuccessor(XMMSaveMBB);
20971   // The XMMSaveMBB will fall through to the end block.
20972   XMMSaveMBB->addSuccessor(EndMBB);
20973
20974   // Now add the instructions.
20975   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20976   DebugLoc DL = MI->getDebugLoc();
20977
20978   unsigned CountReg = MI->getOperand(0).getReg();
20979   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20980   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20981
20982   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20983     // If %al is 0, branch around the XMM save block.
20984     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20985     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20986     MBB->addSuccessor(EndMBB);
20987   }
20988
20989   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20990   // that was just emitted, but clearly shouldn't be "saved".
20991   assert((MI->getNumOperands() <= 3 ||
20992           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20993           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20994          && "Expected last argument to be EFLAGS");
20995   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20996   // In the XMM save block, save all the XMM argument registers.
20997   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20998     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20999     MachineMemOperand *MMO = F->getMachineMemOperand(
21000         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
21001         MachineMemOperand::MOStore,
21002         /*Size=*/16, /*Align=*/16);
21003     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
21004       .addFrameIndex(RegSaveFrameIndex)
21005       .addImm(/*Scale=*/1)
21006       .addReg(/*IndexReg=*/0)
21007       .addImm(/*Disp=*/Offset)
21008       .addReg(/*Segment=*/0)
21009       .addReg(MI->getOperand(i).getReg())
21010       .addMemOperand(MMO);
21011   }
21012
21013   MI->eraseFromParent();   // The pseudo instruction is gone now.
21014
21015   return EndMBB;
21016 }
21017
21018 // The EFLAGS operand of SelectItr might be missing a kill marker
21019 // because there were multiple uses of EFLAGS, and ISel didn't know
21020 // which to mark. Figure out whether SelectItr should have had a
21021 // kill marker, and set it if it should. Returns the correct kill
21022 // marker value.
21023 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
21024                                      MachineBasicBlock* BB,
21025                                      const TargetRegisterInfo* TRI) {
21026   // Scan forward through BB for a use/def of EFLAGS.
21027   MachineBasicBlock::iterator miI(std::next(SelectItr));
21028   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
21029     const MachineInstr& mi = *miI;
21030     if (mi.readsRegister(X86::EFLAGS))
21031       return false;
21032     if (mi.definesRegister(X86::EFLAGS))
21033       break; // Should have kill-flag - update below.
21034   }
21035
21036   // If we hit the end of the block, check whether EFLAGS is live into a
21037   // successor.
21038   if (miI == BB->end()) {
21039     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
21040                                           sEnd = BB->succ_end();
21041          sItr != sEnd; ++sItr) {
21042       MachineBasicBlock* succ = *sItr;
21043       if (succ->isLiveIn(X86::EFLAGS))
21044         return false;
21045     }
21046   }
21047
21048   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
21049   // out. SelectMI should have a kill flag on EFLAGS.
21050   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
21051   return true;
21052 }
21053
21054 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
21055 // together with other CMOV pseudo-opcodes into a single basic-block with
21056 // conditional jump around it.
21057 static bool isCMOVPseudo(MachineInstr *MI) {
21058   switch (MI->getOpcode()) {
21059   case X86::CMOV_FR32:
21060   case X86::CMOV_FR64:
21061   case X86::CMOV_GR8:
21062   case X86::CMOV_GR16:
21063   case X86::CMOV_GR32:
21064   case X86::CMOV_RFP32:
21065   case X86::CMOV_RFP64:
21066   case X86::CMOV_RFP80:
21067   case X86::CMOV_V2F64:
21068   case X86::CMOV_V2I64:
21069   case X86::CMOV_V4F32:
21070   case X86::CMOV_V4F64:
21071   case X86::CMOV_V4I64:
21072   case X86::CMOV_V16F32:
21073   case X86::CMOV_V8F32:
21074   case X86::CMOV_V8F64:
21075   case X86::CMOV_V8I64:
21076   case X86::CMOV_V8I1:
21077   case X86::CMOV_V16I1:
21078   case X86::CMOV_V32I1:
21079   case X86::CMOV_V64I1:
21080     return true;
21081
21082   default:
21083     return false;
21084   }
21085 }
21086
21087 MachineBasicBlock *
21088 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
21089                                      MachineBasicBlock *BB) const {
21090   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21091   DebugLoc DL = MI->getDebugLoc();
21092
21093   // To "insert" a SELECT_CC instruction, we actually have to insert the
21094   // diamond control-flow pattern.  The incoming instruction knows the
21095   // destination vreg to set, the condition code register to branch on, the
21096   // true/false values to select between, and a branch opcode to use.
21097   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21098   MachineFunction::iterator It = ++BB->getIterator();
21099
21100   //  thisMBB:
21101   //  ...
21102   //   TrueVal = ...
21103   //   cmpTY ccX, r1, r2
21104   //   bCC copy1MBB
21105   //   fallthrough --> copy0MBB
21106   MachineBasicBlock *thisMBB = BB;
21107   MachineFunction *F = BB->getParent();
21108
21109   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
21110   // as described above, by inserting a BB, and then making a PHI at the join
21111   // point to select the true and false operands of the CMOV in the PHI.
21112   //
21113   // The code also handles two different cases of multiple CMOV opcodes
21114   // in a row.
21115   //
21116   // Case 1:
21117   // In this case, there are multiple CMOVs in a row, all which are based on
21118   // the same condition setting (or the exact opposite condition setting).
21119   // In this case we can lower all the CMOVs using a single inserted BB, and
21120   // then make a number of PHIs at the join point to model the CMOVs. The only
21121   // trickiness here, is that in a case like:
21122   //
21123   // t2 = CMOV cond1 t1, f1
21124   // t3 = CMOV cond1 t2, f2
21125   //
21126   // when rewriting this into PHIs, we have to perform some renaming on the
21127   // temps since you cannot have a PHI operand refer to a PHI result earlier
21128   // in the same block.  The "simple" but wrong lowering would be:
21129   //
21130   // t2 = PHI t1(BB1), f1(BB2)
21131   // t3 = PHI t2(BB1), f2(BB2)
21132   //
21133   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21134   // renaming is to note that on the path through BB1, t2 is really just a
21135   // copy of t1, and do that renaming, properly generating:
21136   //
21137   // t2 = PHI t1(BB1), f1(BB2)
21138   // t3 = PHI t1(BB1), f2(BB2)
21139   //
21140   // Case 2, we lower cascaded CMOVs such as
21141   //
21142   //   (CMOV (CMOV F, T, cc1), T, cc2)
21143   //
21144   // to two successives branches.  For that, we look for another CMOV as the
21145   // following instruction.
21146   //
21147   // Without this, we would add a PHI between the two jumps, which ends up
21148   // creating a few copies all around. For instance, for
21149   //
21150   //    (sitofp (zext (fcmp une)))
21151   //
21152   // we would generate:
21153   //
21154   //         ucomiss %xmm1, %xmm0
21155   //         movss  <1.0f>, %xmm0
21156   //         movaps  %xmm0, %xmm1
21157   //         jne     .LBB5_2
21158   //         xorps   %xmm1, %xmm1
21159   // .LBB5_2:
21160   //         jp      .LBB5_4
21161   //         movaps  %xmm1, %xmm0
21162   // .LBB5_4:
21163   //         retq
21164   //
21165   // because this custom-inserter would have generated:
21166   //
21167   //   A
21168   //   | \
21169   //   |  B
21170   //   | /
21171   //   C
21172   //   | \
21173   //   |  D
21174   //   | /
21175   //   E
21176   //
21177   // A: X = ...; Y = ...
21178   // B: empty
21179   // C: Z = PHI [X, A], [Y, B]
21180   // D: empty
21181   // E: PHI [X, C], [Z, D]
21182   //
21183   // If we lower both CMOVs in a single step, we can instead generate:
21184   //
21185   //   A
21186   //   | \
21187   //   |  C
21188   //   | /|
21189   //   |/ |
21190   //   |  |
21191   //   |  D
21192   //   | /
21193   //   E
21194   //
21195   // A: X = ...; Y = ...
21196   // D: empty
21197   // E: PHI [X, A], [X, C], [Y, D]
21198   //
21199   // Which, in our sitofp/fcmp example, gives us something like:
21200   //
21201   //         ucomiss %xmm1, %xmm0
21202   //         movss  <1.0f>, %xmm0
21203   //         jne     .LBB5_4
21204   //         jp      .LBB5_4
21205   //         xorps   %xmm0, %xmm0
21206   // .LBB5_4:
21207   //         retq
21208   //
21209   MachineInstr *CascadedCMOV = nullptr;
21210   MachineInstr *LastCMOV = MI;
21211   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21212   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21213   MachineBasicBlock::iterator NextMIIt =
21214       std::next(MachineBasicBlock::iterator(MI));
21215
21216   // Check for case 1, where there are multiple CMOVs with the same condition
21217   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21218   // number of jumps the most.
21219
21220   if (isCMOVPseudo(MI)) {
21221     // See if we have a string of CMOVS with the same condition.
21222     while (NextMIIt != BB->end() &&
21223            isCMOVPseudo(NextMIIt) &&
21224            (NextMIIt->getOperand(3).getImm() == CC ||
21225             NextMIIt->getOperand(3).getImm() == OppCC)) {
21226       LastCMOV = &*NextMIIt;
21227       ++NextMIIt;
21228     }
21229   }
21230
21231   // This checks for case 2, but only do this if we didn't already find
21232   // case 1, as indicated by LastCMOV == MI.
21233   if (LastCMOV == MI &&
21234       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21235       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21236       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21237     CascadedCMOV = &*NextMIIt;
21238   }
21239
21240   MachineBasicBlock *jcc1MBB = nullptr;
21241
21242   // If we have a cascaded CMOV, we lower it to two successive branches to
21243   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21244   if (CascadedCMOV) {
21245     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21246     F->insert(It, jcc1MBB);
21247     jcc1MBB->addLiveIn(X86::EFLAGS);
21248   }
21249
21250   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21251   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21252   F->insert(It, copy0MBB);
21253   F->insert(It, sinkMBB);
21254
21255   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21256   // live into the sink and copy blocks.
21257   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21258
21259   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21260   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21261       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21262     copy0MBB->addLiveIn(X86::EFLAGS);
21263     sinkMBB->addLiveIn(X86::EFLAGS);
21264   }
21265
21266   // Transfer the remainder of BB and its successor edges to sinkMBB.
21267   sinkMBB->splice(sinkMBB->begin(), BB,
21268                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21269   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21270
21271   // Add the true and fallthrough blocks as its successors.
21272   if (CascadedCMOV) {
21273     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21274     BB->addSuccessor(jcc1MBB);
21275
21276     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21277     // jump to the sinkMBB.
21278     jcc1MBB->addSuccessor(copy0MBB);
21279     jcc1MBB->addSuccessor(sinkMBB);
21280   } else {
21281     BB->addSuccessor(copy0MBB);
21282   }
21283
21284   // The true block target of the first (or only) branch is always sinkMBB.
21285   BB->addSuccessor(sinkMBB);
21286
21287   // Create the conditional branch instruction.
21288   unsigned Opc = X86::GetCondBranchFromCond(CC);
21289   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21290
21291   if (CascadedCMOV) {
21292     unsigned Opc2 = X86::GetCondBranchFromCond(
21293         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21294     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21295   }
21296
21297   //  copy0MBB:
21298   //   %FalseValue = ...
21299   //   # fallthrough to sinkMBB
21300   copy0MBB->addSuccessor(sinkMBB);
21301
21302   //  sinkMBB:
21303   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21304   //  ...
21305   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21306   MachineBasicBlock::iterator MIItEnd =
21307     std::next(MachineBasicBlock::iterator(LastCMOV));
21308   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21309   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21310   MachineInstrBuilder MIB;
21311
21312   // As we are creating the PHIs, we have to be careful if there is more than
21313   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21314   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21315   // That also means that PHI construction must work forward from earlier to
21316   // later, and that the code must maintain a mapping from earlier PHI's
21317   // destination registers, and the registers that went into the PHI.
21318
21319   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21320     unsigned DestReg = MIIt->getOperand(0).getReg();
21321     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21322     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21323
21324     // If this CMOV we are generating is the opposite condition from
21325     // the jump we generated, then we have to swap the operands for the
21326     // PHI that is going to be generated.
21327     if (MIIt->getOperand(3).getImm() == OppCC)
21328         std::swap(Op1Reg, Op2Reg);
21329
21330     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21331       Op1Reg = RegRewriteTable[Op1Reg].first;
21332
21333     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21334       Op2Reg = RegRewriteTable[Op2Reg].second;
21335
21336     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21337                   TII->get(X86::PHI), DestReg)
21338           .addReg(Op1Reg).addMBB(copy0MBB)
21339           .addReg(Op2Reg).addMBB(thisMBB);
21340
21341     // Add this PHI to the rewrite table.
21342     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21343   }
21344
21345   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21346   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21347   if (CascadedCMOV) {
21348     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21349     // Copy the PHI result to the register defined by the second CMOV.
21350     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21351             DL, TII->get(TargetOpcode::COPY),
21352             CascadedCMOV->getOperand(0).getReg())
21353         .addReg(MI->getOperand(0).getReg());
21354     CascadedCMOV->eraseFromParent();
21355   }
21356
21357   // Now remove the CMOV(s).
21358   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21359     (MIIt++)->eraseFromParent();
21360
21361   return sinkMBB;
21362 }
21363
21364 MachineBasicBlock *
21365 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21366                                        MachineBasicBlock *BB) const {
21367   // Combine the following atomic floating-point modification pattern:
21368   //   a.store(reg OP a.load(acquire), release)
21369   // Transform them into:
21370   //   OPss (%gpr), %xmm
21371   //   movss %xmm, (%gpr)
21372   // Or sd equivalent for 64-bit operations.
21373   unsigned MOp, FOp;
21374   switch (MI->getOpcode()) {
21375   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21376   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21377   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21378   }
21379   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21380   DebugLoc DL = MI->getDebugLoc();
21381   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21382   MachineOperand MSrc = MI->getOperand(0);
21383   unsigned VSrc = MI->getOperand(5).getReg();
21384   const MachineOperand &Disp = MI->getOperand(3);
21385   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21386   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21387   if (hasDisp && MSrc.isReg())
21388     MSrc.setIsKill(false);
21389   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21390                                 .addOperand(/*Base=*/MSrc)
21391                                 .addImm(/*Scale=*/1)
21392                                 .addReg(/*Index=*/0)
21393                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21394                                 .addReg(0);
21395   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21396                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21397                           .addReg(VSrc)
21398                           .addOperand(/*Base=*/MSrc)
21399                           .addImm(/*Scale=*/1)
21400                           .addReg(/*Index=*/0)
21401                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21402                           .addReg(/*Segment=*/0);
21403   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21404   MI->eraseFromParent(); // The pseudo instruction is gone now.
21405   return BB;
21406 }
21407
21408 MachineBasicBlock *
21409 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21410                                         MachineBasicBlock *BB) const {
21411   MachineFunction *MF = BB->getParent();
21412   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21413   DebugLoc DL = MI->getDebugLoc();
21414   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21415
21416   assert(MF->shouldSplitStack());
21417
21418   const bool Is64Bit = Subtarget->is64Bit();
21419   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21420
21421   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21422   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21423
21424   // BB:
21425   //  ... [Till the alloca]
21426   // If stacklet is not large enough, jump to mallocMBB
21427   //
21428   // bumpMBB:
21429   //  Allocate by subtracting from RSP
21430   //  Jump to continueMBB
21431   //
21432   // mallocMBB:
21433   //  Allocate by call to runtime
21434   //
21435   // continueMBB:
21436   //  ...
21437   //  [rest of original BB]
21438   //
21439
21440   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21441   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21442   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21443
21444   MachineRegisterInfo &MRI = MF->getRegInfo();
21445   const TargetRegisterClass *AddrRegClass =
21446       getRegClassFor(getPointerTy(MF->getDataLayout()));
21447
21448   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21449     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21450     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21451     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21452     sizeVReg = MI->getOperand(1).getReg(),
21453     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21454
21455   MachineFunction::iterator MBBIter = ++BB->getIterator();
21456
21457   MF->insert(MBBIter, bumpMBB);
21458   MF->insert(MBBIter, mallocMBB);
21459   MF->insert(MBBIter, continueMBB);
21460
21461   continueMBB->splice(continueMBB->begin(), BB,
21462                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21463   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21464
21465   // Add code to the main basic block to check if the stack limit has been hit,
21466   // and if so, jump to mallocMBB otherwise to bumpMBB.
21467   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21468   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21469     .addReg(tmpSPVReg).addReg(sizeVReg);
21470   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21471     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21472     .addReg(SPLimitVReg);
21473   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21474
21475   // bumpMBB simply decreases the stack pointer, since we know the current
21476   // stacklet has enough space.
21477   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21478     .addReg(SPLimitVReg);
21479   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21480     .addReg(SPLimitVReg);
21481   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21482
21483   // Calls into a routine in libgcc to allocate more space from the heap.
21484   const uint32_t *RegMask =
21485       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21486   if (IsLP64) {
21487     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21488       .addReg(sizeVReg);
21489     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21490       .addExternalSymbol("__morestack_allocate_stack_space")
21491       .addRegMask(RegMask)
21492       .addReg(X86::RDI, RegState::Implicit)
21493       .addReg(X86::RAX, RegState::ImplicitDefine);
21494   } else if (Is64Bit) {
21495     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21496       .addReg(sizeVReg);
21497     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21498       .addExternalSymbol("__morestack_allocate_stack_space")
21499       .addRegMask(RegMask)
21500       .addReg(X86::EDI, RegState::Implicit)
21501       .addReg(X86::EAX, RegState::ImplicitDefine);
21502   } else {
21503     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21504       .addImm(12);
21505     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21506     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21507       .addExternalSymbol("__morestack_allocate_stack_space")
21508       .addRegMask(RegMask)
21509       .addReg(X86::EAX, RegState::ImplicitDefine);
21510   }
21511
21512   if (!Is64Bit)
21513     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21514       .addImm(16);
21515
21516   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21517     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21518   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21519
21520   // Set up the CFG correctly.
21521   BB->addSuccessor(bumpMBB);
21522   BB->addSuccessor(mallocMBB);
21523   mallocMBB->addSuccessor(continueMBB);
21524   bumpMBB->addSuccessor(continueMBB);
21525
21526   // Take care of the PHI nodes.
21527   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21528           MI->getOperand(0).getReg())
21529     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21530     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21531
21532   // Delete the original pseudo instruction.
21533   MI->eraseFromParent();
21534
21535   // And we're done.
21536   return continueMBB;
21537 }
21538
21539 MachineBasicBlock *
21540 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21541                                         MachineBasicBlock *BB) const {
21542   assert(!Subtarget->isTargetMachO());
21543   DebugLoc DL = MI->getDebugLoc();
21544   MachineInstr *ResumeMI = Subtarget->getFrameLowering()->emitStackProbe(
21545       *BB->getParent(), *BB, MI, DL, false);
21546   MachineBasicBlock *ResumeBB = ResumeMI->getParent();
21547   MI->eraseFromParent(); // The pseudo instruction is gone now.
21548   return ResumeBB;
21549 }
21550
21551 MachineBasicBlock *
21552 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
21553                                        MachineBasicBlock *BB) const {
21554   MachineFunction *MF = BB->getParent();
21555   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21556   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
21557   DebugLoc DL = MI->getDebugLoc();
21558
21559   assert(!isAsynchronousEHPersonality(
21560              classifyEHPersonality(MF->getFunction()->getPersonalityFn())) &&
21561          "SEH does not use catchret!");
21562
21563   // Only 32-bit EH needs to worry about manually restoring stack pointers.
21564   if (!Subtarget->is32Bit())
21565     return BB;
21566
21567   // C++ EH creates a new target block to hold the restore code, and wires up
21568   // the new block to the return destination with a normal JMP_4.
21569   MachineBasicBlock *RestoreMBB =
21570       MF->CreateMachineBasicBlock(BB->getBasicBlock());
21571   assert(BB->succ_size() == 1);
21572   MF->insert(std::next(BB->getIterator()), RestoreMBB);
21573   RestoreMBB->transferSuccessorsAndUpdatePHIs(BB);
21574   BB->addSuccessor(RestoreMBB);
21575   MI->getOperand(0).setMBB(RestoreMBB);
21576
21577   auto RestoreMBBI = RestoreMBB->begin();
21578   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
21579   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
21580   return BB;
21581 }
21582
21583 MachineBasicBlock *
21584 X86TargetLowering::EmitLoweredCatchPad(MachineInstr *MI,
21585                                        MachineBasicBlock *BB) const {
21586   MachineFunction *MF = BB->getParent();
21587   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
21588   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
21589   // Only 32-bit SEH requires special handling for catchpad.
21590   if (IsSEH && Subtarget->is32Bit()) {
21591     const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21592     DebugLoc DL = MI->getDebugLoc();
21593     BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
21594   }
21595   MI->eraseFromParent();
21596   return BB;
21597 }
21598
21599 MachineBasicBlock *
21600 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21601                                       MachineBasicBlock *BB) const {
21602   // This is pretty easy.  We're taking the value that we received from
21603   // our load from the relocation, sticking it in either RDI (x86-64)
21604   // or EAX and doing an indirect call.  The return value will then
21605   // be in the normal return register.
21606   MachineFunction *F = BB->getParent();
21607   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21608   DebugLoc DL = MI->getDebugLoc();
21609
21610   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21611   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21612
21613   // Get a register mask for the lowered call.
21614   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21615   // proper register mask.
21616   const uint32_t *RegMask =
21617       Subtarget->is64Bit() ?
21618       Subtarget->getRegisterInfo()->getDarwinTLSCallPreservedMask() :
21619       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21620   if (Subtarget->is64Bit()) {
21621     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21622                                       TII->get(X86::MOV64rm), X86::RDI)
21623     .addReg(X86::RIP)
21624     .addImm(0).addReg(0)
21625     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21626                       MI->getOperand(3).getTargetFlags())
21627     .addReg(0);
21628     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21629     addDirectMem(MIB, X86::RDI);
21630     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21631   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21632     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21633                                       TII->get(X86::MOV32rm), X86::EAX)
21634     .addReg(0)
21635     .addImm(0).addReg(0)
21636     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21637                       MI->getOperand(3).getTargetFlags())
21638     .addReg(0);
21639     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21640     addDirectMem(MIB, X86::EAX);
21641     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21642   } else {
21643     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21644                                       TII->get(X86::MOV32rm), X86::EAX)
21645     .addReg(TII->getGlobalBaseReg(F))
21646     .addImm(0).addReg(0)
21647     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21648                       MI->getOperand(3).getTargetFlags())
21649     .addReg(0);
21650     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21651     addDirectMem(MIB, X86::EAX);
21652     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21653   }
21654
21655   MI->eraseFromParent(); // The pseudo instruction is gone now.
21656   return BB;
21657 }
21658
21659 MachineBasicBlock *
21660 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21661                                     MachineBasicBlock *MBB) const {
21662   DebugLoc DL = MI->getDebugLoc();
21663   MachineFunction *MF = MBB->getParent();
21664   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21665   MachineRegisterInfo &MRI = MF->getRegInfo();
21666
21667   const BasicBlock *BB = MBB->getBasicBlock();
21668   MachineFunction::iterator I = ++MBB->getIterator();
21669
21670   // Memory Reference
21671   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21672   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21673
21674   unsigned DstReg;
21675   unsigned MemOpndSlot = 0;
21676
21677   unsigned CurOp = 0;
21678
21679   DstReg = MI->getOperand(CurOp++).getReg();
21680   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21681   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21682   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21683   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21684
21685   MemOpndSlot = CurOp;
21686
21687   MVT PVT = getPointerTy(MF->getDataLayout());
21688   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21689          "Invalid Pointer Size!");
21690
21691   // For v = setjmp(buf), we generate
21692   //
21693   // thisMBB:
21694   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21695   //  SjLjSetup restoreMBB
21696   //
21697   // mainMBB:
21698   //  v_main = 0
21699   //
21700   // sinkMBB:
21701   //  v = phi(main, restore)
21702   //
21703   // restoreMBB:
21704   //  if base pointer being used, load it from frame
21705   //  v_restore = 1
21706
21707   MachineBasicBlock *thisMBB = MBB;
21708   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21709   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21710   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21711   MF->insert(I, mainMBB);
21712   MF->insert(I, sinkMBB);
21713   MF->push_back(restoreMBB);
21714   restoreMBB->setHasAddressTaken();
21715
21716   MachineInstrBuilder MIB;
21717
21718   // Transfer the remainder of BB and its successor edges to sinkMBB.
21719   sinkMBB->splice(sinkMBB->begin(), MBB,
21720                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21721   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21722
21723   // thisMBB:
21724   unsigned PtrStoreOpc = 0;
21725   unsigned LabelReg = 0;
21726   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21727   Reloc::Model RM = MF->getTarget().getRelocationModel();
21728   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21729                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21730
21731   // Prepare IP either in reg or imm.
21732   if (!UseImmLabel) {
21733     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21734     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21735     LabelReg = MRI.createVirtualRegister(PtrRC);
21736     if (Subtarget->is64Bit()) {
21737       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21738               .addReg(X86::RIP)
21739               .addImm(0)
21740               .addReg(0)
21741               .addMBB(restoreMBB)
21742               .addReg(0);
21743     } else {
21744       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21745       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21746               .addReg(XII->getGlobalBaseReg(MF))
21747               .addImm(0)
21748               .addReg(0)
21749               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21750               .addReg(0);
21751     }
21752   } else
21753     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21754   // Store IP
21755   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21756   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21757     if (i == X86::AddrDisp)
21758       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21759     else
21760       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21761   }
21762   if (!UseImmLabel)
21763     MIB.addReg(LabelReg);
21764   else
21765     MIB.addMBB(restoreMBB);
21766   MIB.setMemRefs(MMOBegin, MMOEnd);
21767   // Setup
21768   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21769           .addMBB(restoreMBB);
21770
21771   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21772   MIB.addRegMask(RegInfo->getNoPreservedMask());
21773   thisMBB->addSuccessor(mainMBB);
21774   thisMBB->addSuccessor(restoreMBB);
21775
21776   // mainMBB:
21777   //  EAX = 0
21778   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21779   mainMBB->addSuccessor(sinkMBB);
21780
21781   // sinkMBB:
21782   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21783           TII->get(X86::PHI), DstReg)
21784     .addReg(mainDstReg).addMBB(mainMBB)
21785     .addReg(restoreDstReg).addMBB(restoreMBB);
21786
21787   // restoreMBB:
21788   if (RegInfo->hasBasePointer(*MF)) {
21789     const bool Uses64BitFramePtr =
21790         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21791     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21792     X86FI->setRestoreBasePointer(MF);
21793     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21794     unsigned BasePtr = RegInfo->getBaseRegister();
21795     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21796     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21797                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21798       .setMIFlag(MachineInstr::FrameSetup);
21799   }
21800   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21801   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21802   restoreMBB->addSuccessor(sinkMBB);
21803
21804   MI->eraseFromParent();
21805   return sinkMBB;
21806 }
21807
21808 MachineBasicBlock *
21809 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21810                                      MachineBasicBlock *MBB) const {
21811   DebugLoc DL = MI->getDebugLoc();
21812   MachineFunction *MF = MBB->getParent();
21813   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21814   MachineRegisterInfo &MRI = MF->getRegInfo();
21815
21816   // Memory Reference
21817   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21818   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21819
21820   MVT PVT = getPointerTy(MF->getDataLayout());
21821   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21822          "Invalid Pointer Size!");
21823
21824   const TargetRegisterClass *RC =
21825     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21826   unsigned Tmp = MRI.createVirtualRegister(RC);
21827   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21828   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21829   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21830   unsigned SP = RegInfo->getStackRegister();
21831
21832   MachineInstrBuilder MIB;
21833
21834   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21835   const int64_t SPOffset = 2 * PVT.getStoreSize();
21836
21837   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21838   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21839
21840   // Reload FP
21841   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21842   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21843     MIB.addOperand(MI->getOperand(i));
21844   MIB.setMemRefs(MMOBegin, MMOEnd);
21845   // Reload IP
21846   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21847   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21848     if (i == X86::AddrDisp)
21849       MIB.addDisp(MI->getOperand(i), LabelOffset);
21850     else
21851       MIB.addOperand(MI->getOperand(i));
21852   }
21853   MIB.setMemRefs(MMOBegin, MMOEnd);
21854   // Reload SP
21855   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21856   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21857     if (i == X86::AddrDisp)
21858       MIB.addDisp(MI->getOperand(i), SPOffset);
21859     else
21860       MIB.addOperand(MI->getOperand(i));
21861   }
21862   MIB.setMemRefs(MMOBegin, MMOEnd);
21863   // Jump
21864   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21865
21866   MI->eraseFromParent();
21867   return MBB;
21868 }
21869
21870 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21871 // accumulator loops. Writing back to the accumulator allows the coalescer
21872 // to remove extra copies in the loop.
21873 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21874 MachineBasicBlock *
21875 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21876                                  MachineBasicBlock *MBB) const {
21877   MachineOperand &AddendOp = MI->getOperand(3);
21878
21879   // Bail out early if the addend isn't a register - we can't switch these.
21880   if (!AddendOp.isReg())
21881     return MBB;
21882
21883   MachineFunction &MF = *MBB->getParent();
21884   MachineRegisterInfo &MRI = MF.getRegInfo();
21885
21886   // Check whether the addend is defined by a PHI:
21887   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21888   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21889   if (!AddendDef.isPHI())
21890     return MBB;
21891
21892   // Look for the following pattern:
21893   // loop:
21894   //   %addend = phi [%entry, 0], [%loop, %result]
21895   //   ...
21896   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21897
21898   // Replace with:
21899   //   loop:
21900   //   %addend = phi [%entry, 0], [%loop, %result]
21901   //   ...
21902   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21903
21904   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21905     assert(AddendDef.getOperand(i).isReg());
21906     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21907     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21908     if (&PHISrcInst == MI) {
21909       // Found a matching instruction.
21910       unsigned NewFMAOpc = 0;
21911       switch (MI->getOpcode()) {
21912         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21913         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21914         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21915         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21916         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21917         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21918         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21919         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21920         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21921         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21922         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21923         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21924         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21925         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21926         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21927         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21928         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21929         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21930         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21931         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21932
21933         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21934         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21935         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21936         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21937         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21938         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21939         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21940         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21941         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21942         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21943         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21944         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21945         default: llvm_unreachable("Unrecognized FMA variant.");
21946       }
21947
21948       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21949       MachineInstrBuilder MIB =
21950         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21951         .addOperand(MI->getOperand(0))
21952         .addOperand(MI->getOperand(3))
21953         .addOperand(MI->getOperand(2))
21954         .addOperand(MI->getOperand(1));
21955       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21956       MI->eraseFromParent();
21957     }
21958   }
21959
21960   return MBB;
21961 }
21962
21963 MachineBasicBlock *
21964 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21965                                                MachineBasicBlock *BB) const {
21966   switch (MI->getOpcode()) {
21967   default: llvm_unreachable("Unexpected instr type to insert");
21968   case X86::TAILJMPd64:
21969   case X86::TAILJMPr64:
21970   case X86::TAILJMPm64:
21971   case X86::TAILJMPd64_REX:
21972   case X86::TAILJMPr64_REX:
21973   case X86::TAILJMPm64_REX:
21974     llvm_unreachable("TAILJMP64 would not be touched here.");
21975   case X86::TCRETURNdi64:
21976   case X86::TCRETURNri64:
21977   case X86::TCRETURNmi64:
21978     return BB;
21979   case X86::WIN_ALLOCA:
21980     return EmitLoweredWinAlloca(MI, BB);
21981   case X86::CATCHRET:
21982     return EmitLoweredCatchRet(MI, BB);
21983   case X86::CATCHPAD:
21984     return EmitLoweredCatchPad(MI, BB);
21985   case X86::SEG_ALLOCA_32:
21986   case X86::SEG_ALLOCA_64:
21987     return EmitLoweredSegAlloca(MI, BB);
21988   case X86::TLSCall_32:
21989   case X86::TLSCall_64:
21990     return EmitLoweredTLSCall(MI, BB);
21991   case X86::CMOV_FR32:
21992   case X86::CMOV_FR64:
21993   case X86::CMOV_GR8:
21994   case X86::CMOV_GR16:
21995   case X86::CMOV_GR32:
21996   case X86::CMOV_RFP32:
21997   case X86::CMOV_RFP64:
21998   case X86::CMOV_RFP80:
21999   case X86::CMOV_V2F64:
22000   case X86::CMOV_V2I64:
22001   case X86::CMOV_V4F32:
22002   case X86::CMOV_V4F64:
22003   case X86::CMOV_V4I64:
22004   case X86::CMOV_V16F32:
22005   case X86::CMOV_V8F32:
22006   case X86::CMOV_V8F64:
22007   case X86::CMOV_V8I64:
22008   case X86::CMOV_V8I1:
22009   case X86::CMOV_V16I1:
22010   case X86::CMOV_V32I1:
22011   case X86::CMOV_V64I1:
22012     return EmitLoweredSelect(MI, BB);
22013
22014   case X86::RELEASE_FADD32mr:
22015   case X86::RELEASE_FADD64mr:
22016     return EmitLoweredAtomicFP(MI, BB);
22017
22018   case X86::FP32_TO_INT16_IN_MEM:
22019   case X86::FP32_TO_INT32_IN_MEM:
22020   case X86::FP32_TO_INT64_IN_MEM:
22021   case X86::FP64_TO_INT16_IN_MEM:
22022   case X86::FP64_TO_INT32_IN_MEM:
22023   case X86::FP64_TO_INT64_IN_MEM:
22024   case X86::FP80_TO_INT16_IN_MEM:
22025   case X86::FP80_TO_INT32_IN_MEM:
22026   case X86::FP80_TO_INT64_IN_MEM: {
22027     MachineFunction *F = BB->getParent();
22028     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22029     DebugLoc DL = MI->getDebugLoc();
22030
22031     // Change the floating point control register to use "round towards zero"
22032     // mode when truncating to an integer value.
22033     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
22034     addFrameReference(BuildMI(*BB, MI, DL,
22035                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
22036
22037     // Load the old value of the high byte of the control word...
22038     unsigned OldCW =
22039       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
22040     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
22041                       CWFrameIdx);
22042
22043     // Set the high part to be round to zero...
22044     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
22045       .addImm(0xC7F);
22046
22047     // Reload the modified control word now...
22048     addFrameReference(BuildMI(*BB, MI, DL,
22049                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22050
22051     // Restore the memory image of control word to original value
22052     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
22053       .addReg(OldCW);
22054
22055     // Get the X86 opcode to use.
22056     unsigned Opc;
22057     switch (MI->getOpcode()) {
22058     default: llvm_unreachable("illegal opcode!");
22059     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
22060     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
22061     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
22062     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
22063     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
22064     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
22065     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
22066     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
22067     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
22068     }
22069
22070     X86AddressMode AM;
22071     MachineOperand &Op = MI->getOperand(0);
22072     if (Op.isReg()) {
22073       AM.BaseType = X86AddressMode::RegBase;
22074       AM.Base.Reg = Op.getReg();
22075     } else {
22076       AM.BaseType = X86AddressMode::FrameIndexBase;
22077       AM.Base.FrameIndex = Op.getIndex();
22078     }
22079     Op = MI->getOperand(1);
22080     if (Op.isImm())
22081       AM.Scale = Op.getImm();
22082     Op = MI->getOperand(2);
22083     if (Op.isImm())
22084       AM.IndexReg = Op.getImm();
22085     Op = MI->getOperand(3);
22086     if (Op.isGlobal()) {
22087       AM.GV = Op.getGlobal();
22088     } else {
22089       AM.Disp = Op.getImm();
22090     }
22091     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
22092                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
22093
22094     // Reload the original control word now.
22095     addFrameReference(BuildMI(*BB, MI, DL,
22096                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22097
22098     MI->eraseFromParent();   // The pseudo instruction is gone now.
22099     return BB;
22100   }
22101     // String/text processing lowering.
22102   case X86::PCMPISTRM128REG:
22103   case X86::VPCMPISTRM128REG:
22104   case X86::PCMPISTRM128MEM:
22105   case X86::VPCMPISTRM128MEM:
22106   case X86::PCMPESTRM128REG:
22107   case X86::VPCMPESTRM128REG:
22108   case X86::PCMPESTRM128MEM:
22109   case X86::VPCMPESTRM128MEM:
22110     assert(Subtarget->hasSSE42() &&
22111            "Target must have SSE4.2 or AVX features enabled");
22112     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
22113
22114   // String/text processing lowering.
22115   case X86::PCMPISTRIREG:
22116   case X86::VPCMPISTRIREG:
22117   case X86::PCMPISTRIMEM:
22118   case X86::VPCMPISTRIMEM:
22119   case X86::PCMPESTRIREG:
22120   case X86::VPCMPESTRIREG:
22121   case X86::PCMPESTRIMEM:
22122   case X86::VPCMPESTRIMEM:
22123     assert(Subtarget->hasSSE42() &&
22124            "Target must have SSE4.2 or AVX features enabled");
22125     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
22126
22127   // Thread synchronization.
22128   case X86::MONITOR:
22129     return EmitMonitor(MI, BB, Subtarget);
22130
22131   // xbegin
22132   case X86::XBEGIN:
22133     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
22134
22135   case X86::VASTART_SAVE_XMM_REGS:
22136     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
22137
22138   case X86::VAARG_64:
22139     return EmitVAARG64WithCustomInserter(MI, BB);
22140
22141   case X86::EH_SjLj_SetJmp32:
22142   case X86::EH_SjLj_SetJmp64:
22143     return emitEHSjLjSetJmp(MI, BB);
22144
22145   case X86::EH_SjLj_LongJmp32:
22146   case X86::EH_SjLj_LongJmp64:
22147     return emitEHSjLjLongJmp(MI, BB);
22148
22149   case TargetOpcode::STATEPOINT:
22150     // As an implementation detail, STATEPOINT shares the STACKMAP format at
22151     // this point in the process.  We diverge later.
22152     return emitPatchPoint(MI, BB);
22153
22154   case TargetOpcode::STACKMAP:
22155   case TargetOpcode::PATCHPOINT:
22156     return emitPatchPoint(MI, BB);
22157
22158   case X86::VFMADDPDr213r:
22159   case X86::VFMADDPSr213r:
22160   case X86::VFMADDSDr213r:
22161   case X86::VFMADDSSr213r:
22162   case X86::VFMSUBPDr213r:
22163   case X86::VFMSUBPSr213r:
22164   case X86::VFMSUBSDr213r:
22165   case X86::VFMSUBSSr213r:
22166   case X86::VFNMADDPDr213r:
22167   case X86::VFNMADDPSr213r:
22168   case X86::VFNMADDSDr213r:
22169   case X86::VFNMADDSSr213r:
22170   case X86::VFNMSUBPDr213r:
22171   case X86::VFNMSUBPSr213r:
22172   case X86::VFNMSUBSDr213r:
22173   case X86::VFNMSUBSSr213r:
22174   case X86::VFMADDSUBPDr213r:
22175   case X86::VFMADDSUBPSr213r:
22176   case X86::VFMSUBADDPDr213r:
22177   case X86::VFMSUBADDPSr213r:
22178   case X86::VFMADDPDr213rY:
22179   case X86::VFMADDPSr213rY:
22180   case X86::VFMSUBPDr213rY:
22181   case X86::VFMSUBPSr213rY:
22182   case X86::VFNMADDPDr213rY:
22183   case X86::VFNMADDPSr213rY:
22184   case X86::VFNMSUBPDr213rY:
22185   case X86::VFNMSUBPSr213rY:
22186   case X86::VFMADDSUBPDr213rY:
22187   case X86::VFMADDSUBPSr213rY:
22188   case X86::VFMSUBADDPDr213rY:
22189   case X86::VFMSUBADDPSr213rY:
22190     return emitFMA3Instr(MI, BB);
22191   }
22192 }
22193
22194 //===----------------------------------------------------------------------===//
22195 //                           X86 Optimization Hooks
22196 //===----------------------------------------------------------------------===//
22197
22198 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22199                                                       APInt &KnownZero,
22200                                                       APInt &KnownOne,
22201                                                       const SelectionDAG &DAG,
22202                                                       unsigned Depth) const {
22203   unsigned BitWidth = KnownZero.getBitWidth();
22204   unsigned Opc = Op.getOpcode();
22205   assert((Opc >= ISD::BUILTIN_OP_END ||
22206           Opc == ISD::INTRINSIC_WO_CHAIN ||
22207           Opc == ISD::INTRINSIC_W_CHAIN ||
22208           Opc == ISD::INTRINSIC_VOID) &&
22209          "Should use MaskedValueIsZero if you don't know whether Op"
22210          " is a target node!");
22211
22212   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22213   switch (Opc) {
22214   default: break;
22215   case X86ISD::ADD:
22216   case X86ISD::SUB:
22217   case X86ISD::ADC:
22218   case X86ISD::SBB:
22219   case X86ISD::SMUL:
22220   case X86ISD::UMUL:
22221   case X86ISD::INC:
22222   case X86ISD::DEC:
22223   case X86ISD::OR:
22224   case X86ISD::XOR:
22225   case X86ISD::AND:
22226     // These nodes' second result is a boolean.
22227     if (Op.getResNo() == 0)
22228       break;
22229     // Fallthrough
22230   case X86ISD::SETCC:
22231     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22232     break;
22233   case ISD::INTRINSIC_WO_CHAIN: {
22234     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22235     unsigned NumLoBits = 0;
22236     switch (IntId) {
22237     default: break;
22238     case Intrinsic::x86_sse_movmsk_ps:
22239     case Intrinsic::x86_avx_movmsk_ps_256:
22240     case Intrinsic::x86_sse2_movmsk_pd:
22241     case Intrinsic::x86_avx_movmsk_pd_256:
22242     case Intrinsic::x86_mmx_pmovmskb:
22243     case Intrinsic::x86_sse2_pmovmskb_128:
22244     case Intrinsic::x86_avx2_pmovmskb: {
22245       // High bits of movmskp{s|d}, pmovmskb are known zero.
22246       switch (IntId) {
22247         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22248         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22249         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22250         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22251         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22252         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22253         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22254         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22255       }
22256       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22257       break;
22258     }
22259     }
22260     break;
22261   }
22262   }
22263 }
22264
22265 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22266   SDValue Op,
22267   const SelectionDAG &,
22268   unsigned Depth) const {
22269   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22270   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22271     return Op.getValueType().getScalarSizeInBits();
22272
22273   // Fallback case.
22274   return 1;
22275 }
22276
22277 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22278 /// node is a GlobalAddress + offset.
22279 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22280                                        const GlobalValue* &GA,
22281                                        int64_t &Offset) const {
22282   if (N->getOpcode() == X86ISD::Wrapper) {
22283     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22284       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22285       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22286       return true;
22287     }
22288   }
22289   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22290 }
22291
22292 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22293 /// same as extracting the high 128-bit part of 256-bit vector and then
22294 /// inserting the result into the low part of a new 256-bit vector
22295 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22296   EVT VT = SVOp->getValueType(0);
22297   unsigned NumElems = VT.getVectorNumElements();
22298
22299   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22300   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22301     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22302         SVOp->getMaskElt(j) >= 0)
22303       return false;
22304
22305   return true;
22306 }
22307
22308 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22309 /// same as extracting the low 128-bit part of 256-bit vector and then
22310 /// inserting the result into the high part of a new 256-bit vector
22311 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22312   EVT VT = SVOp->getValueType(0);
22313   unsigned NumElems = VT.getVectorNumElements();
22314
22315   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22316   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22317     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22318         SVOp->getMaskElt(j) >= 0)
22319       return false;
22320
22321   return true;
22322 }
22323
22324 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22325 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22326                                         TargetLowering::DAGCombinerInfo &DCI,
22327                                         const X86Subtarget* Subtarget) {
22328   SDLoc dl(N);
22329   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22330   SDValue V1 = SVOp->getOperand(0);
22331   SDValue V2 = SVOp->getOperand(1);
22332   MVT VT = SVOp->getSimpleValueType(0);
22333   unsigned NumElems = VT.getVectorNumElements();
22334
22335   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22336       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22337     //
22338     //                   0,0,0,...
22339     //                      |
22340     //    V      UNDEF    BUILD_VECTOR    UNDEF
22341     //     \      /           \           /
22342     //  CONCAT_VECTOR         CONCAT_VECTOR
22343     //         \                  /
22344     //          \                /
22345     //          RESULT: V + zero extended
22346     //
22347     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22348         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22349         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22350       return SDValue();
22351
22352     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22353       return SDValue();
22354
22355     // To match the shuffle mask, the first half of the mask should
22356     // be exactly the first vector, and all the rest a splat with the
22357     // first element of the second one.
22358     for (unsigned i = 0; i != NumElems/2; ++i)
22359       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22360           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22361         return SDValue();
22362
22363     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22364     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22365       if (Ld->hasNUsesOfValue(1, 0)) {
22366         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22367         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22368         SDValue ResNode =
22369           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22370                                   Ld->getMemoryVT(),
22371                                   Ld->getPointerInfo(),
22372                                   Ld->getAlignment(),
22373                                   false/*isVolatile*/, true/*ReadMem*/,
22374                                   false/*WriteMem*/);
22375
22376         // Make sure the newly-created LOAD is in the same position as Ld in
22377         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22378         // and update uses of Ld's output chain to use the TokenFactor.
22379         if (Ld->hasAnyUseOfValue(1)) {
22380           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22381                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22382           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22383           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22384                                  SDValue(ResNode.getNode(), 1));
22385         }
22386
22387         return DAG.getBitcast(VT, ResNode);
22388       }
22389     }
22390
22391     // Emit a zeroed vector and insert the desired subvector on its
22392     // first half.
22393     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22394     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22395     return DCI.CombineTo(N, InsV);
22396   }
22397
22398   //===--------------------------------------------------------------------===//
22399   // Combine some shuffles into subvector extracts and inserts:
22400   //
22401
22402   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22403   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22404     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22405     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22406     return DCI.CombineTo(N, InsV);
22407   }
22408
22409   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22410   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22411     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22412     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22413     return DCI.CombineTo(N, InsV);
22414   }
22415
22416   return SDValue();
22417 }
22418
22419 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22420 /// possible.
22421 ///
22422 /// This is the leaf of the recursive combinine below. When we have found some
22423 /// chain of single-use x86 shuffle instructions and accumulated the combined
22424 /// shuffle mask represented by them, this will try to pattern match that mask
22425 /// into either a single instruction if there is a special purpose instruction
22426 /// for this operation, or into a PSHUFB instruction which is a fully general
22427 /// instruction but should only be used to replace chains over a certain depth.
22428 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22429                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22430                                    TargetLowering::DAGCombinerInfo &DCI,
22431                                    const X86Subtarget *Subtarget) {
22432   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22433
22434   // Find the operand that enters the chain. Note that multiple uses are OK
22435   // here, we're not going to remove the operand we find.
22436   SDValue Input = Op.getOperand(0);
22437   while (Input.getOpcode() == ISD::BITCAST)
22438     Input = Input.getOperand(0);
22439
22440   MVT VT = Input.getSimpleValueType();
22441   MVT RootVT = Root.getSimpleValueType();
22442   SDLoc DL(Root);
22443
22444   if (Mask.size() == 1) {
22445     int Index = Mask[0];
22446     assert((Index >= 0 || Index == SM_SentinelUndef ||
22447             Index == SM_SentinelZero) &&
22448            "Invalid shuffle index found!");
22449
22450     // We may end up with an accumulated mask of size 1 as a result of
22451     // widening of shuffle operands (see function canWidenShuffleElements).
22452     // If the only shuffle index is equal to SM_SentinelZero then propagate
22453     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22454     // mask, and therefore the entire chain of shuffles can be folded away.
22455     if (Index == SM_SentinelZero)
22456       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22457     else
22458       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22459                     /*AddTo*/ true);
22460     return true;
22461   }
22462
22463   // Use the float domain if the operand type is a floating point type.
22464   bool FloatDomain = VT.isFloatingPoint();
22465
22466   // For floating point shuffles, we don't have free copies in the shuffle
22467   // instructions or the ability to load as part of the instruction, so
22468   // canonicalize their shuffles to UNPCK or MOV variants.
22469   //
22470   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22471   // vectors because it can have a load folded into it that UNPCK cannot. This
22472   // doesn't preclude something switching to the shorter encoding post-RA.
22473   //
22474   // FIXME: Should teach these routines about AVX vector widths.
22475   if (FloatDomain && VT.is128BitVector()) {
22476     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22477       bool Lo = Mask.equals({0, 0});
22478       unsigned Shuffle;
22479       MVT ShuffleVT;
22480       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22481       // is no slower than UNPCKLPD but has the option to fold the input operand
22482       // into even an unaligned memory load.
22483       if (Lo && Subtarget->hasSSE3()) {
22484         Shuffle = X86ISD::MOVDDUP;
22485         ShuffleVT = MVT::v2f64;
22486       } else {
22487         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22488         // than the UNPCK variants.
22489         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22490         ShuffleVT = MVT::v4f32;
22491       }
22492       if (Depth == 1 && Root->getOpcode() == Shuffle)
22493         return false; // Nothing to do!
22494       Op = DAG.getBitcast(ShuffleVT, Input);
22495       DCI.AddToWorklist(Op.getNode());
22496       if (Shuffle == X86ISD::MOVDDUP)
22497         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22498       else
22499         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22500       DCI.AddToWorklist(Op.getNode());
22501       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22502                     /*AddTo*/ true);
22503       return true;
22504     }
22505     if (Subtarget->hasSSE3() &&
22506         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22507       bool Lo = Mask.equals({0, 0, 2, 2});
22508       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22509       MVT ShuffleVT = MVT::v4f32;
22510       if (Depth == 1 && Root->getOpcode() == Shuffle)
22511         return false; // Nothing to do!
22512       Op = DAG.getBitcast(ShuffleVT, Input);
22513       DCI.AddToWorklist(Op.getNode());
22514       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22515       DCI.AddToWorklist(Op.getNode());
22516       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22517                     /*AddTo*/ true);
22518       return true;
22519     }
22520     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22521       bool Lo = Mask.equals({0, 0, 1, 1});
22522       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22523       MVT ShuffleVT = MVT::v4f32;
22524       if (Depth == 1 && Root->getOpcode() == Shuffle)
22525         return false; // Nothing to do!
22526       Op = DAG.getBitcast(ShuffleVT, Input);
22527       DCI.AddToWorklist(Op.getNode());
22528       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22529       DCI.AddToWorklist(Op.getNode());
22530       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22531                     /*AddTo*/ true);
22532       return true;
22533     }
22534   }
22535
22536   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22537   // variants as none of these have single-instruction variants that are
22538   // superior to the UNPCK formulation.
22539   if (!FloatDomain && VT.is128BitVector() &&
22540       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22541        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22542        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22543        Mask.equals(
22544            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22545     bool Lo = Mask[0] == 0;
22546     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22547     if (Depth == 1 && Root->getOpcode() == Shuffle)
22548       return false; // Nothing to do!
22549     MVT ShuffleVT;
22550     switch (Mask.size()) {
22551     case 8:
22552       ShuffleVT = MVT::v8i16;
22553       break;
22554     case 16:
22555       ShuffleVT = MVT::v16i8;
22556       break;
22557     default:
22558       llvm_unreachable("Impossible mask size!");
22559     };
22560     Op = DAG.getBitcast(ShuffleVT, Input);
22561     DCI.AddToWorklist(Op.getNode());
22562     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22563     DCI.AddToWorklist(Op.getNode());
22564     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22565                   /*AddTo*/ true);
22566     return true;
22567   }
22568
22569   // Don't try to re-form single instruction chains under any circumstances now
22570   // that we've done encoding canonicalization for them.
22571   if (Depth < 2)
22572     return false;
22573
22574   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22575   // can replace them with a single PSHUFB instruction profitably. Intel's
22576   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22577   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22578   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22579     SmallVector<SDValue, 16> PSHUFBMask;
22580     int NumBytes = VT.getSizeInBits() / 8;
22581     int Ratio = NumBytes / Mask.size();
22582     for (int i = 0; i < NumBytes; ++i) {
22583       if (Mask[i / Ratio] == SM_SentinelUndef) {
22584         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22585         continue;
22586       }
22587       int M = Mask[i / Ratio] != SM_SentinelZero
22588                   ? Ratio * Mask[i / Ratio] + i % Ratio
22589                   : 255;
22590       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22591     }
22592     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22593     Op = DAG.getBitcast(ByteVT, Input);
22594     DCI.AddToWorklist(Op.getNode());
22595     SDValue PSHUFBMaskOp =
22596         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22597     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22598     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22599     DCI.AddToWorklist(Op.getNode());
22600     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22601                   /*AddTo*/ true);
22602     return true;
22603   }
22604
22605   // Failed to find any combines.
22606   return false;
22607 }
22608
22609 /// \brief Fully generic combining of x86 shuffle instructions.
22610 ///
22611 /// This should be the last combine run over the x86 shuffle instructions. Once
22612 /// they have been fully optimized, this will recursively consider all chains
22613 /// of single-use shuffle instructions, build a generic model of the cumulative
22614 /// shuffle operation, and check for simpler instructions which implement this
22615 /// operation. We use this primarily for two purposes:
22616 ///
22617 /// 1) Collapse generic shuffles to specialized single instructions when
22618 ///    equivalent. In most cases, this is just an encoding size win, but
22619 ///    sometimes we will collapse multiple generic shuffles into a single
22620 ///    special-purpose shuffle.
22621 /// 2) Look for sequences of shuffle instructions with 3 or more total
22622 ///    instructions, and replace them with the slightly more expensive SSSE3
22623 ///    PSHUFB instruction if available. We do this as the last combining step
22624 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22625 ///    a suitable short sequence of other instructions. The PHUFB will either
22626 ///    use a register or have to read from memory and so is slightly (but only
22627 ///    slightly) more expensive than the other shuffle instructions.
22628 ///
22629 /// Because this is inherently a quadratic operation (for each shuffle in
22630 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22631 /// This should never be an issue in practice as the shuffle lowering doesn't
22632 /// produce sequences of more than 8 instructions.
22633 ///
22634 /// FIXME: We will currently miss some cases where the redundant shuffling
22635 /// would simplify under the threshold for PSHUFB formation because of
22636 /// combine-ordering. To fix this, we should do the redundant instruction
22637 /// combining in this recursive walk.
22638 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22639                                           ArrayRef<int> RootMask,
22640                                           int Depth, bool HasPSHUFB,
22641                                           SelectionDAG &DAG,
22642                                           TargetLowering::DAGCombinerInfo &DCI,
22643                                           const X86Subtarget *Subtarget) {
22644   // Bound the depth of our recursive combine because this is ultimately
22645   // quadratic in nature.
22646   if (Depth > 8)
22647     return false;
22648
22649   // Directly rip through bitcasts to find the underlying operand.
22650   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22651     Op = Op.getOperand(0);
22652
22653   MVT VT = Op.getSimpleValueType();
22654   if (!VT.isVector())
22655     return false; // Bail if we hit a non-vector.
22656
22657   assert(Root.getSimpleValueType().isVector() &&
22658          "Shuffles operate on vector types!");
22659   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22660          "Can only combine shuffles of the same vector register size.");
22661
22662   if (!isTargetShuffle(Op.getOpcode()))
22663     return false;
22664   SmallVector<int, 16> OpMask;
22665   bool IsUnary;
22666   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22667   // We only can combine unary shuffles which we can decode the mask for.
22668   if (!HaveMask || !IsUnary)
22669     return false;
22670
22671   assert(VT.getVectorNumElements() == OpMask.size() &&
22672          "Different mask size from vector size!");
22673   assert(((RootMask.size() > OpMask.size() &&
22674            RootMask.size() % OpMask.size() == 0) ||
22675           (OpMask.size() > RootMask.size() &&
22676            OpMask.size() % RootMask.size() == 0) ||
22677           OpMask.size() == RootMask.size()) &&
22678          "The smaller number of elements must divide the larger.");
22679   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22680   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22681   assert(((RootRatio == 1 && OpRatio == 1) ||
22682           (RootRatio == 1) != (OpRatio == 1)) &&
22683          "Must not have a ratio for both incoming and op masks!");
22684
22685   SmallVector<int, 16> Mask;
22686   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22687
22688   // Merge this shuffle operation's mask into our accumulated mask. Note that
22689   // this shuffle's mask will be the first applied to the input, followed by the
22690   // root mask to get us all the way to the root value arrangement. The reason
22691   // for this order is that we are recursing up the operation chain.
22692   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22693     int RootIdx = i / RootRatio;
22694     if (RootMask[RootIdx] < 0) {
22695       // This is a zero or undef lane, we're done.
22696       Mask.push_back(RootMask[RootIdx]);
22697       continue;
22698     }
22699
22700     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22701     int OpIdx = RootMaskedIdx / OpRatio;
22702     if (OpMask[OpIdx] < 0) {
22703       // The incoming lanes are zero or undef, it doesn't matter which ones we
22704       // are using.
22705       Mask.push_back(OpMask[OpIdx]);
22706       continue;
22707     }
22708
22709     // Ok, we have non-zero lanes, map them through.
22710     Mask.push_back(OpMask[OpIdx] * OpRatio +
22711                    RootMaskedIdx % OpRatio);
22712   }
22713
22714   // See if we can recurse into the operand to combine more things.
22715   switch (Op.getOpcode()) {
22716   case X86ISD::PSHUFB:
22717     HasPSHUFB = true;
22718   case X86ISD::PSHUFD:
22719   case X86ISD::PSHUFHW:
22720   case X86ISD::PSHUFLW:
22721     if (Op.getOperand(0).hasOneUse() &&
22722         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22723                                       HasPSHUFB, DAG, DCI, Subtarget))
22724       return true;
22725     break;
22726
22727   case X86ISD::UNPCKL:
22728   case X86ISD::UNPCKH:
22729     assert(Op.getOperand(0) == Op.getOperand(1) &&
22730            "We only combine unary shuffles!");
22731     // We can't check for single use, we have to check that this shuffle is the
22732     // only user.
22733     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22734         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22735                                       HasPSHUFB, DAG, DCI, Subtarget))
22736       return true;
22737     break;
22738   }
22739
22740   // Minor canonicalization of the accumulated shuffle mask to make it easier
22741   // to match below. All this does is detect masks with squential pairs of
22742   // elements, and shrink them to the half-width mask. It does this in a loop
22743   // so it will reduce the size of the mask to the minimal width mask which
22744   // performs an equivalent shuffle.
22745   SmallVector<int, 16> WidenedMask;
22746   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22747     Mask = std::move(WidenedMask);
22748     WidenedMask.clear();
22749   }
22750
22751   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22752                                 Subtarget);
22753 }
22754
22755 /// \brief Get the PSHUF-style mask from PSHUF node.
22756 ///
22757 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22758 /// PSHUF-style masks that can be reused with such instructions.
22759 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22760   MVT VT = N.getSimpleValueType();
22761   SmallVector<int, 4> Mask;
22762   bool IsUnary;
22763   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22764   (void)HaveMask;
22765   assert(HaveMask);
22766
22767   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22768   // matter. Check that the upper masks are repeats and remove them.
22769   if (VT.getSizeInBits() > 128) {
22770     int LaneElts = 128 / VT.getScalarSizeInBits();
22771 #ifndef NDEBUG
22772     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22773       for (int j = 0; j < LaneElts; ++j)
22774         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22775                "Mask doesn't repeat in high 128-bit lanes!");
22776 #endif
22777     Mask.resize(LaneElts);
22778   }
22779
22780   switch (N.getOpcode()) {
22781   case X86ISD::PSHUFD:
22782     return Mask;
22783   case X86ISD::PSHUFLW:
22784     Mask.resize(4);
22785     return Mask;
22786   case X86ISD::PSHUFHW:
22787     Mask.erase(Mask.begin(), Mask.begin() + 4);
22788     for (int &M : Mask)
22789       M -= 4;
22790     return Mask;
22791   default:
22792     llvm_unreachable("No valid shuffle instruction found!");
22793   }
22794 }
22795
22796 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22797 ///
22798 /// We walk up the chain and look for a combinable shuffle, skipping over
22799 /// shuffles that we could hoist this shuffle's transformation past without
22800 /// altering anything.
22801 static SDValue
22802 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22803                              SelectionDAG &DAG,
22804                              TargetLowering::DAGCombinerInfo &DCI) {
22805   assert(N.getOpcode() == X86ISD::PSHUFD &&
22806          "Called with something other than an x86 128-bit half shuffle!");
22807   SDLoc DL(N);
22808
22809   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22810   // of the shuffles in the chain so that we can form a fresh chain to replace
22811   // this one.
22812   SmallVector<SDValue, 8> Chain;
22813   SDValue V = N.getOperand(0);
22814   for (; V.hasOneUse(); V = V.getOperand(0)) {
22815     switch (V.getOpcode()) {
22816     default:
22817       return SDValue(); // Nothing combined!
22818
22819     case ISD::BITCAST:
22820       // Skip bitcasts as we always know the type for the target specific
22821       // instructions.
22822       continue;
22823
22824     case X86ISD::PSHUFD:
22825       // Found another dword shuffle.
22826       break;
22827
22828     case X86ISD::PSHUFLW:
22829       // Check that the low words (being shuffled) are the identity in the
22830       // dword shuffle, and the high words are self-contained.
22831       if (Mask[0] != 0 || Mask[1] != 1 ||
22832           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22833         return SDValue();
22834
22835       Chain.push_back(V);
22836       continue;
22837
22838     case X86ISD::PSHUFHW:
22839       // Check that the high words (being shuffled) are the identity in the
22840       // dword shuffle, and the low words are self-contained.
22841       if (Mask[2] != 2 || Mask[3] != 3 ||
22842           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22843         return SDValue();
22844
22845       Chain.push_back(V);
22846       continue;
22847
22848     case X86ISD::UNPCKL:
22849     case X86ISD::UNPCKH:
22850       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22851       // shuffle into a preceding word shuffle.
22852       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
22853           V.getSimpleValueType().getVectorElementType() != MVT::i16)
22854         return SDValue();
22855
22856       // Search for a half-shuffle which we can combine with.
22857       unsigned CombineOp =
22858           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22859       if (V.getOperand(0) != V.getOperand(1) ||
22860           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22861         return SDValue();
22862       Chain.push_back(V);
22863       V = V.getOperand(0);
22864       do {
22865         switch (V.getOpcode()) {
22866         default:
22867           return SDValue(); // Nothing to combine.
22868
22869         case X86ISD::PSHUFLW:
22870         case X86ISD::PSHUFHW:
22871           if (V.getOpcode() == CombineOp)
22872             break;
22873
22874           Chain.push_back(V);
22875
22876           // Fallthrough!
22877         case ISD::BITCAST:
22878           V = V.getOperand(0);
22879           continue;
22880         }
22881         break;
22882       } while (V.hasOneUse());
22883       break;
22884     }
22885     // Break out of the loop if we break out of the switch.
22886     break;
22887   }
22888
22889   if (!V.hasOneUse())
22890     // We fell out of the loop without finding a viable combining instruction.
22891     return SDValue();
22892
22893   // Merge this node's mask and our incoming mask.
22894   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22895   for (int &M : Mask)
22896     M = VMask[M];
22897   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22898                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22899
22900   // Rebuild the chain around this new shuffle.
22901   while (!Chain.empty()) {
22902     SDValue W = Chain.pop_back_val();
22903
22904     if (V.getValueType() != W.getOperand(0).getValueType())
22905       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22906
22907     switch (W.getOpcode()) {
22908     default:
22909       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22910
22911     case X86ISD::UNPCKL:
22912     case X86ISD::UNPCKH:
22913       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22914       break;
22915
22916     case X86ISD::PSHUFD:
22917     case X86ISD::PSHUFLW:
22918     case X86ISD::PSHUFHW:
22919       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22920       break;
22921     }
22922   }
22923   if (V.getValueType() != N.getValueType())
22924     V = DAG.getBitcast(N.getValueType(), V);
22925
22926   // Return the new chain to replace N.
22927   return V;
22928 }
22929
22930 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22931 /// pshufhw.
22932 ///
22933 /// We walk up the chain, skipping shuffles of the other half and looking
22934 /// through shuffles which switch halves trying to find a shuffle of the same
22935 /// pair of dwords.
22936 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22937                                         SelectionDAG &DAG,
22938                                         TargetLowering::DAGCombinerInfo &DCI) {
22939   assert(
22940       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22941       "Called with something other than an x86 128-bit half shuffle!");
22942   SDLoc DL(N);
22943   unsigned CombineOpcode = N.getOpcode();
22944
22945   // Walk up a single-use chain looking for a combinable shuffle.
22946   SDValue V = N.getOperand(0);
22947   for (; V.hasOneUse(); V = V.getOperand(0)) {
22948     switch (V.getOpcode()) {
22949     default:
22950       return false; // Nothing combined!
22951
22952     case ISD::BITCAST:
22953       // Skip bitcasts as we always know the type for the target specific
22954       // instructions.
22955       continue;
22956
22957     case X86ISD::PSHUFLW:
22958     case X86ISD::PSHUFHW:
22959       if (V.getOpcode() == CombineOpcode)
22960         break;
22961
22962       // Other-half shuffles are no-ops.
22963       continue;
22964     }
22965     // Break out of the loop if we break out of the switch.
22966     break;
22967   }
22968
22969   if (!V.hasOneUse())
22970     // We fell out of the loop without finding a viable combining instruction.
22971     return false;
22972
22973   // Combine away the bottom node as its shuffle will be accumulated into
22974   // a preceding shuffle.
22975   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22976
22977   // Record the old value.
22978   SDValue Old = V;
22979
22980   // Merge this node's mask and our incoming mask (adjusted to account for all
22981   // the pshufd instructions encountered).
22982   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22983   for (int &M : Mask)
22984     M = VMask[M];
22985   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22986                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22987
22988   // Check that the shuffles didn't cancel each other out. If not, we need to
22989   // combine to the new one.
22990   if (Old != V)
22991     // Replace the combinable shuffle with the combined one, updating all users
22992     // so that we re-evaluate the chain here.
22993     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22994
22995   return true;
22996 }
22997
22998 /// \brief Try to combine x86 target specific shuffles.
22999 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
23000                                            TargetLowering::DAGCombinerInfo &DCI,
23001                                            const X86Subtarget *Subtarget) {
23002   SDLoc DL(N);
23003   MVT VT = N.getSimpleValueType();
23004   SmallVector<int, 4> Mask;
23005
23006   switch (N.getOpcode()) {
23007   case X86ISD::PSHUFD:
23008   case X86ISD::PSHUFLW:
23009   case X86ISD::PSHUFHW:
23010     Mask = getPSHUFShuffleMask(N);
23011     assert(Mask.size() == 4);
23012     break;
23013   case X86ISD::UNPCKL: {
23014     // Combine X86ISD::UNPCKL and ISD::VECTOR_SHUFFLE into X86ISD::UNPCKH, in
23015     // which X86ISD::UNPCKL has a ISD::UNDEF operand, and ISD::VECTOR_SHUFFLE
23016     // moves upper half elements into the lower half part. For example:
23017     //
23018     // t2: v16i8 = vector_shuffle<8,9,10,11,12,13,14,15,u,u,u,u,u,u,u,u> t1,
23019     //     undef:v16i8
23020     // t3: v16i8 = X86ISD::UNPCKL undef:v16i8, t2
23021     //
23022     // will be combined to:
23023     //
23024     // t3: v16i8 = X86ISD::UNPCKH undef:v16i8, t1
23025
23026     // This is only for 128-bit vectors. From SSE4.1 onward this combine may not
23027     // happen due to advanced instructions.
23028     if (!VT.is128BitVector())
23029       return SDValue();
23030
23031     auto Op0 = N.getOperand(0);
23032     auto Op1 = N.getOperand(1);
23033     if (Op0.getOpcode() == ISD::UNDEF &&
23034         Op1.getNode()->getOpcode() == ISD::VECTOR_SHUFFLE) {
23035       ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op1.getNode())->getMask();
23036
23037       unsigned NumElts = VT.getVectorNumElements();
23038       SmallVector<int, 8> ExpectedMask(NumElts, -1);
23039       std::iota(ExpectedMask.begin(), ExpectedMask.begin() + NumElts / 2,
23040                 NumElts / 2);
23041
23042       auto ShufOp = Op1.getOperand(0);
23043       if (isShuffleEquivalent(Op1, ShufOp, Mask, ExpectedMask))
23044         return DAG.getNode(X86ISD::UNPCKH, DL, VT, N.getOperand(0), ShufOp);
23045     }
23046     return SDValue();
23047   }
23048   default:
23049     return SDValue();
23050   }
23051
23052   // Nuke no-op shuffles that show up after combining.
23053   if (isNoopShuffleMask(Mask))
23054     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23055
23056   // Look for simplifications involving one or two shuffle instructions.
23057   SDValue V = N.getOperand(0);
23058   switch (N.getOpcode()) {
23059   default:
23060     break;
23061   case X86ISD::PSHUFLW:
23062   case X86ISD::PSHUFHW:
23063     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
23064
23065     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
23066       return SDValue(); // We combined away this shuffle, so we're done.
23067
23068     // See if this reduces to a PSHUFD which is no more expensive and can
23069     // combine with more operations. Note that it has to at least flip the
23070     // dwords as otherwise it would have been removed as a no-op.
23071     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
23072       int DMask[] = {0, 1, 2, 3};
23073       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
23074       DMask[DOffset + 0] = DOffset + 1;
23075       DMask[DOffset + 1] = DOffset + 0;
23076       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
23077       V = DAG.getBitcast(DVT, V);
23078       DCI.AddToWorklist(V.getNode());
23079       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
23080                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
23081       DCI.AddToWorklist(V.getNode());
23082       return DAG.getBitcast(VT, V);
23083     }
23084
23085     // Look for shuffle patterns which can be implemented as a single unpack.
23086     // FIXME: This doesn't handle the location of the PSHUFD generically, and
23087     // only works when we have a PSHUFD followed by two half-shuffles.
23088     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
23089         (V.getOpcode() == X86ISD::PSHUFLW ||
23090          V.getOpcode() == X86ISD::PSHUFHW) &&
23091         V.getOpcode() != N.getOpcode() &&
23092         V.hasOneUse()) {
23093       SDValue D = V.getOperand(0);
23094       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
23095         D = D.getOperand(0);
23096       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
23097         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23098         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
23099         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23100         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23101         int WordMask[8];
23102         for (int i = 0; i < 4; ++i) {
23103           WordMask[i + NOffset] = Mask[i] + NOffset;
23104           WordMask[i + VOffset] = VMask[i] + VOffset;
23105         }
23106         // Map the word mask through the DWord mask.
23107         int MappedMask[8];
23108         for (int i = 0; i < 8; ++i)
23109           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
23110         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
23111             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
23112           // We can replace all three shuffles with an unpack.
23113           V = DAG.getBitcast(VT, D.getOperand(0));
23114           DCI.AddToWorklist(V.getNode());
23115           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
23116                                                 : X86ISD::UNPCKH,
23117                              DL, VT, V, V);
23118         }
23119       }
23120     }
23121
23122     break;
23123
23124   case X86ISD::PSHUFD:
23125     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
23126       return NewN;
23127
23128     break;
23129   }
23130
23131   return SDValue();
23132 }
23133
23134 /// \brief Try to combine a shuffle into a target-specific add-sub node.
23135 ///
23136 /// We combine this directly on the abstract vector shuffle nodes so it is
23137 /// easier to generically match. We also insert dummy vector shuffle nodes for
23138 /// the operands which explicitly discard the lanes which are unused by this
23139 /// operation to try to flow through the rest of the combiner the fact that
23140 /// they're unused.
23141 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
23142   SDLoc DL(N);
23143   EVT VT = N->getValueType(0);
23144
23145   // We only handle target-independent shuffles.
23146   // FIXME: It would be easy and harmless to use the target shuffle mask
23147   // extraction tool to support more.
23148   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
23149     return SDValue();
23150
23151   auto *SVN = cast<ShuffleVectorSDNode>(N);
23152   SmallVector<int, 8> Mask;
23153   for (int M : SVN->getMask())
23154     Mask.push_back(M);
23155
23156   SDValue V1 = N->getOperand(0);
23157   SDValue V2 = N->getOperand(1);
23158
23159   // We require the first shuffle operand to be the FSUB node, and the second to
23160   // be the FADD node.
23161   if (V1.getOpcode() == ISD::FADD && V2.getOpcode() == ISD::FSUB) {
23162     ShuffleVectorSDNode::commuteMask(Mask);
23163     std::swap(V1, V2);
23164   } else if (V1.getOpcode() != ISD::FSUB || V2.getOpcode() != ISD::FADD)
23165     return SDValue();
23166
23167   // If there are other uses of these operations we can't fold them.
23168   if (!V1->hasOneUse() || !V2->hasOneUse())
23169     return SDValue();
23170
23171   // Ensure that both operations have the same operands. Note that we can
23172   // commute the FADD operands.
23173   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
23174   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
23175       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
23176     return SDValue();
23177
23178   // We're looking for blends between FADD and FSUB nodes. We insist on these
23179   // nodes being lined up in a specific expected pattern.
23180   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
23181         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
23182         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
23183     return SDValue();
23184
23185   // Only specific types are legal at this point, assert so we notice if and
23186   // when these change.
23187   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
23188           VT == MVT::v4f64) &&
23189          "Unknown vector type encountered!");
23190
23191   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
23192 }
23193
23194 /// PerformShuffleCombine - Performs several different shuffle combines.
23195 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
23196                                      TargetLowering::DAGCombinerInfo &DCI,
23197                                      const X86Subtarget *Subtarget) {
23198   SDLoc dl(N);
23199   SDValue N0 = N->getOperand(0);
23200   SDValue N1 = N->getOperand(1);
23201   EVT VT = N->getValueType(0);
23202
23203   // Don't create instructions with illegal types after legalize types has run.
23204   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23205   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23206     return SDValue();
23207
23208   // If we have legalized the vector types, look for blends of FADD and FSUB
23209   // nodes that we can fuse into an ADDSUB node.
23210   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
23211     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23212       return AddSub;
23213
23214   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23215   if (TLI.isTypeLegal(VT) && Subtarget->hasFp256() && VT.is256BitVector() &&
23216       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23217     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23218
23219   // During Type Legalization, when promoting illegal vector types,
23220   // the backend might introduce new shuffle dag nodes and bitcasts.
23221   //
23222   // This code performs the following transformation:
23223   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23224   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23225   //
23226   // We do this only if both the bitcast and the BINOP dag nodes have
23227   // one use. Also, perform this transformation only if the new binary
23228   // operation is legal. This is to avoid introducing dag nodes that
23229   // potentially need to be further expanded (or custom lowered) into a
23230   // less optimal sequence of dag nodes.
23231   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23232       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23233       N0.getOpcode() == ISD::BITCAST) {
23234     SDValue BC0 = N0.getOperand(0);
23235     EVT SVT = BC0.getValueType();
23236     unsigned Opcode = BC0.getOpcode();
23237     unsigned NumElts = VT.getVectorNumElements();
23238
23239     if (BC0.hasOneUse() && SVT.isVector() &&
23240         SVT.getVectorNumElements() * 2 == NumElts &&
23241         TLI.isOperationLegal(Opcode, VT)) {
23242       bool CanFold = false;
23243       switch (Opcode) {
23244       default : break;
23245       case ISD::ADD :
23246       case ISD::FADD :
23247       case ISD::SUB :
23248       case ISD::FSUB :
23249       case ISD::MUL :
23250       case ISD::FMUL :
23251         CanFold = true;
23252       }
23253
23254       unsigned SVTNumElts = SVT.getVectorNumElements();
23255       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23256       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23257         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23258       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23259         CanFold = SVOp->getMaskElt(i) < 0;
23260
23261       if (CanFold) {
23262         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23263         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23264         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23265         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23266       }
23267     }
23268   }
23269
23270   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23271   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23272   // consecutive, non-overlapping, and in the right order.
23273   SmallVector<SDValue, 16> Elts;
23274   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23275     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23276
23277   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23278     return LD;
23279
23280   if (isTargetShuffle(N->getOpcode())) {
23281     SDValue Shuffle =
23282         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23283     if (Shuffle.getNode())
23284       return Shuffle;
23285
23286     // Try recursively combining arbitrary sequences of x86 shuffle
23287     // instructions into higher-order shuffles. We do this after combining
23288     // specific PSHUF instruction sequences into their minimal form so that we
23289     // can evaluate how many specialized shuffle instructions are involved in
23290     // a particular chain.
23291     SmallVector<int, 1> NonceMask; // Just a placeholder.
23292     NonceMask.push_back(0);
23293     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23294                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23295                                       DCI, Subtarget))
23296       return SDValue(); // This routine will use CombineTo to replace N.
23297   }
23298
23299   return SDValue();
23300 }
23301
23302 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23303 /// specific shuffle of a load can be folded into a single element load.
23304 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23305 /// shuffles have been custom lowered so we need to handle those here.
23306 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23307                                          TargetLowering::DAGCombinerInfo &DCI) {
23308   if (DCI.isBeforeLegalizeOps())
23309     return SDValue();
23310
23311   SDValue InVec = N->getOperand(0);
23312   SDValue EltNo = N->getOperand(1);
23313
23314   if (!isa<ConstantSDNode>(EltNo))
23315     return SDValue();
23316
23317   EVT OriginalVT = InVec.getValueType();
23318
23319   if (InVec.getOpcode() == ISD::BITCAST) {
23320     // Don't duplicate a load with other uses.
23321     if (!InVec.hasOneUse())
23322       return SDValue();
23323     EVT BCVT = InVec.getOperand(0).getValueType();
23324     if (!BCVT.isVector() ||
23325         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23326       return SDValue();
23327     InVec = InVec.getOperand(0);
23328   }
23329
23330   EVT CurrentVT = InVec.getValueType();
23331
23332   if (!isTargetShuffle(InVec.getOpcode()))
23333     return SDValue();
23334
23335   // Don't duplicate a load with other uses.
23336   if (!InVec.hasOneUse())
23337     return SDValue();
23338
23339   SmallVector<int, 16> ShuffleMask;
23340   bool UnaryShuffle;
23341   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23342                             ShuffleMask, UnaryShuffle))
23343     return SDValue();
23344
23345   // Select the input vector, guarding against out of range extract vector.
23346   unsigned NumElems = CurrentVT.getVectorNumElements();
23347   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23348   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23349   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23350                                          : InVec.getOperand(1);
23351
23352   // If inputs to shuffle are the same for both ops, then allow 2 uses
23353   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23354                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23355
23356   if (LdNode.getOpcode() == ISD::BITCAST) {
23357     // Don't duplicate a load with other uses.
23358     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23359       return SDValue();
23360
23361     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23362     LdNode = LdNode.getOperand(0);
23363   }
23364
23365   if (!ISD::isNormalLoad(LdNode.getNode()))
23366     return SDValue();
23367
23368   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23369
23370   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23371     return SDValue();
23372
23373   EVT EltVT = N->getValueType(0);
23374   // If there's a bitcast before the shuffle, check if the load type and
23375   // alignment is valid.
23376   unsigned Align = LN0->getAlignment();
23377   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23378   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23379       EltVT.getTypeForEVT(*DAG.getContext()));
23380
23381   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23382     return SDValue();
23383
23384   // All checks match so transform back to vector_shuffle so that DAG combiner
23385   // can finish the job
23386   SDLoc dl(N);
23387
23388   // Create shuffle node taking into account the case that its a unary shuffle
23389   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23390                                    : InVec.getOperand(1);
23391   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23392                                  InVec.getOperand(0), Shuffle,
23393                                  &ShuffleMask[0]);
23394   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23395   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23396                      EltNo);
23397 }
23398
23399 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23400                                      const X86Subtarget *Subtarget) {
23401   SDValue N0 = N->getOperand(0);
23402   EVT VT = N->getValueType(0);
23403
23404   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23405   // special and don't usually play with other vector types, it's better to
23406   // handle them early to be sure we emit efficient code by avoiding
23407   // store-load conversions.
23408   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23409       N0.getValueType() == MVT::v2i32 &&
23410       isNullConstant(N0.getOperand(1))) {
23411     SDValue N00 = N0->getOperand(0);
23412     if (N00.getValueType() == MVT::i32)
23413       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23414   }
23415
23416   // Convert a bitcasted integer logic operation that has one bitcasted
23417   // floating-point operand and one constant operand into a floating-point
23418   // logic operation. This may create a load of the constant, but that is
23419   // cheaper than materializing the constant in an integer register and
23420   // transferring it to an SSE register or transferring the SSE operand to
23421   // integer register and back.
23422   unsigned FPOpcode;
23423   switch (N0.getOpcode()) {
23424     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23425     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23426     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23427     default: return SDValue();
23428   }
23429   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23430        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23431       isa<ConstantSDNode>(N0.getOperand(1)) &&
23432       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23433       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23434     SDValue N000 = N0.getOperand(0).getOperand(0);
23435     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23436     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23437   }
23438
23439   return SDValue();
23440 }
23441
23442 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23443 /// generation and convert it from being a bunch of shuffles and extracts
23444 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23445 /// storing the value and loading scalars back, while for x64 we should
23446 /// use 64-bit extracts and shifts.
23447 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23448                                          TargetLowering::DAGCombinerInfo &DCI) {
23449   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23450     return NewOp;
23451
23452   SDValue InputVector = N->getOperand(0);
23453   SDLoc dl(InputVector);
23454   // Detect mmx to i32 conversion through a v2i32 elt extract.
23455   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23456       N->getValueType(0) == MVT::i32 &&
23457       InputVector.getValueType() == MVT::v2i32) {
23458
23459     // The bitcast source is a direct mmx result.
23460     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23461     if (MMXSrc.getValueType() == MVT::x86mmx)
23462       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23463                          N->getValueType(0),
23464                          InputVector.getNode()->getOperand(0));
23465
23466     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23467     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23468         MMXSrc.getValueType() == MVT::i64) {
23469       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23470       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23471           MMXSrcOp.getValueType() == MVT::v1i64 &&
23472           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23473         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23474                            N->getValueType(0), MMXSrcOp.getOperand(0));
23475     }
23476   }
23477
23478   EVT VT = N->getValueType(0);
23479
23480   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23481       InputVector.getOpcode() == ISD::BITCAST &&
23482       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23483     uint64_t ExtractedElt =
23484         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23485     uint64_t InputValue =
23486         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23487     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23488     return DAG.getConstant(Res, dl, MVT::i1);
23489   }
23490   // Only operate on vectors of 4 elements, where the alternative shuffling
23491   // gets to be more expensive.
23492   if (InputVector.getValueType() != MVT::v4i32)
23493     return SDValue();
23494
23495   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23496   // single use which is a sign-extend or zero-extend, and all elements are
23497   // used.
23498   SmallVector<SDNode *, 4> Uses;
23499   unsigned ExtractedElements = 0;
23500   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23501        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23502     if (UI.getUse().getResNo() != InputVector.getResNo())
23503       return SDValue();
23504
23505     SDNode *Extract = *UI;
23506     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23507       return SDValue();
23508
23509     if (Extract->getValueType(0) != MVT::i32)
23510       return SDValue();
23511     if (!Extract->hasOneUse())
23512       return SDValue();
23513     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23514         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23515       return SDValue();
23516     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23517       return SDValue();
23518
23519     // Record which element was extracted.
23520     ExtractedElements |=
23521       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23522
23523     Uses.push_back(Extract);
23524   }
23525
23526   // If not all the elements were used, this may not be worthwhile.
23527   if (ExtractedElements != 15)
23528     return SDValue();
23529
23530   // Ok, we've now decided to do the transformation.
23531   // If 64-bit shifts are legal, use the extract-shift sequence,
23532   // otherwise bounce the vector off the cache.
23533   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23534   SDValue Vals[4];
23535
23536   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23537     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23538     auto &DL = DAG.getDataLayout();
23539     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23540     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23541       DAG.getConstant(0, dl, VecIdxTy));
23542     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23543       DAG.getConstant(1, dl, VecIdxTy));
23544
23545     SDValue ShAmt = DAG.getConstant(
23546         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23547     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23548     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23549       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23550     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23551     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23552       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23553   } else {
23554     // Store the value to a temporary stack slot.
23555     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23556     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23557       MachinePointerInfo(), false, false, 0);
23558
23559     EVT ElementType = InputVector.getValueType().getVectorElementType();
23560     unsigned EltSize = ElementType.getSizeInBits() / 8;
23561
23562     // Replace each use (extract) with a load of the appropriate element.
23563     for (unsigned i = 0; i < 4; ++i) {
23564       uint64_t Offset = EltSize * i;
23565       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23566       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23567
23568       SDValue ScalarAddr =
23569           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23570
23571       // Load the scalar.
23572       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23573                             ScalarAddr, MachinePointerInfo(),
23574                             false, false, false, 0);
23575
23576     }
23577   }
23578
23579   // Replace the extracts
23580   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23581     UE = Uses.end(); UI != UE; ++UI) {
23582     SDNode *Extract = *UI;
23583
23584     SDValue Idx = Extract->getOperand(1);
23585     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23586     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23587   }
23588
23589   // The replacement was made in place; don't return anything.
23590   return SDValue();
23591 }
23592
23593 static SDValue
23594 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23595                                       const X86Subtarget *Subtarget) {
23596   SDLoc dl(N);
23597   SDValue Cond = N->getOperand(0);
23598   SDValue LHS = N->getOperand(1);
23599   SDValue RHS = N->getOperand(2);
23600
23601   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23602     SDValue CondSrc = Cond->getOperand(0);
23603     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23604       Cond = CondSrc->getOperand(0);
23605   }
23606
23607   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23608     return SDValue();
23609
23610   // A vselect where all conditions and data are constants can be optimized into
23611   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23612   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23613       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23614     return SDValue();
23615
23616   unsigned MaskValue = 0;
23617   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23618     return SDValue();
23619
23620   MVT VT = N->getSimpleValueType(0);
23621   unsigned NumElems = VT.getVectorNumElements();
23622   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23623   for (unsigned i = 0; i < NumElems; ++i) {
23624     // Be sure we emit undef where we can.
23625     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23626       ShuffleMask[i] = -1;
23627     else
23628       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23629   }
23630
23631   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23632   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23633     return SDValue();
23634   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23635 }
23636
23637 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23638 /// nodes.
23639 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23640                                     TargetLowering::DAGCombinerInfo &DCI,
23641                                     const X86Subtarget *Subtarget) {
23642   SDLoc DL(N);
23643   SDValue Cond = N->getOperand(0);
23644   // Get the LHS/RHS of the select.
23645   SDValue LHS = N->getOperand(1);
23646   SDValue RHS = N->getOperand(2);
23647   EVT VT = LHS.getValueType();
23648   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23649
23650   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23651   // instructions match the semantics of the common C idiom x<y?x:y but not
23652   // x<=y?x:y, because of how they handle negative zero (which can be
23653   // ignored in unsafe-math mode).
23654   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23655   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23656       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23657       (Subtarget->hasSSE2() ||
23658        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23659     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23660
23661     unsigned Opcode = 0;
23662     // Check for x CC y ? x : y.
23663     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23664         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23665       switch (CC) {
23666       default: break;
23667       case ISD::SETULT:
23668         // Converting this to a min would handle NaNs incorrectly, and swapping
23669         // the operands would cause it to handle comparisons between positive
23670         // and negative zero incorrectly.
23671         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23672           if (!DAG.getTarget().Options.UnsafeFPMath &&
23673               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23674             break;
23675           std::swap(LHS, RHS);
23676         }
23677         Opcode = X86ISD::FMIN;
23678         break;
23679       case ISD::SETOLE:
23680         // Converting this to a min would handle comparisons between positive
23681         // and negative zero incorrectly.
23682         if (!DAG.getTarget().Options.UnsafeFPMath &&
23683             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23684           break;
23685         Opcode = X86ISD::FMIN;
23686         break;
23687       case ISD::SETULE:
23688         // Converting this to a min would handle both negative zeros and NaNs
23689         // incorrectly, but we can swap the operands to fix both.
23690         std::swap(LHS, RHS);
23691       case ISD::SETOLT:
23692       case ISD::SETLT:
23693       case ISD::SETLE:
23694         Opcode = X86ISD::FMIN;
23695         break;
23696
23697       case ISD::SETOGE:
23698         // Converting this to a max would handle comparisons between positive
23699         // and negative zero incorrectly.
23700         if (!DAG.getTarget().Options.UnsafeFPMath &&
23701             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23702           break;
23703         Opcode = X86ISD::FMAX;
23704         break;
23705       case ISD::SETUGT:
23706         // Converting this to a max would handle NaNs incorrectly, and swapping
23707         // the operands would cause it to handle comparisons between positive
23708         // and negative zero incorrectly.
23709         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23710           if (!DAG.getTarget().Options.UnsafeFPMath &&
23711               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23712             break;
23713           std::swap(LHS, RHS);
23714         }
23715         Opcode = X86ISD::FMAX;
23716         break;
23717       case ISD::SETUGE:
23718         // Converting this to a max would handle both negative zeros and NaNs
23719         // incorrectly, but we can swap the operands to fix both.
23720         std::swap(LHS, RHS);
23721       case ISD::SETOGT:
23722       case ISD::SETGT:
23723       case ISD::SETGE:
23724         Opcode = X86ISD::FMAX;
23725         break;
23726       }
23727     // Check for x CC y ? y : x -- a min/max with reversed arms.
23728     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23729                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23730       switch (CC) {
23731       default: break;
23732       case ISD::SETOGE:
23733         // Converting this to a min would handle comparisons between positive
23734         // and negative zero incorrectly, and swapping the operands would
23735         // cause it to handle NaNs incorrectly.
23736         if (!DAG.getTarget().Options.UnsafeFPMath &&
23737             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23738           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23739             break;
23740           std::swap(LHS, RHS);
23741         }
23742         Opcode = X86ISD::FMIN;
23743         break;
23744       case ISD::SETUGT:
23745         // Converting this to a min would handle NaNs incorrectly.
23746         if (!DAG.getTarget().Options.UnsafeFPMath &&
23747             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23748           break;
23749         Opcode = X86ISD::FMIN;
23750         break;
23751       case ISD::SETUGE:
23752         // Converting this to a min would handle both negative zeros and NaNs
23753         // incorrectly, but we can swap the operands to fix both.
23754         std::swap(LHS, RHS);
23755       case ISD::SETOGT:
23756       case ISD::SETGT:
23757       case ISD::SETGE:
23758         Opcode = X86ISD::FMIN;
23759         break;
23760
23761       case ISD::SETULT:
23762         // Converting this to a max would handle NaNs incorrectly.
23763         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23764           break;
23765         Opcode = X86ISD::FMAX;
23766         break;
23767       case ISD::SETOLE:
23768         // Converting this to a max would handle comparisons between positive
23769         // and negative zero incorrectly, and swapping the operands would
23770         // cause it to handle NaNs incorrectly.
23771         if (!DAG.getTarget().Options.UnsafeFPMath &&
23772             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23773           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23774             break;
23775           std::swap(LHS, RHS);
23776         }
23777         Opcode = X86ISD::FMAX;
23778         break;
23779       case ISD::SETULE:
23780         // Converting this to a max would handle both negative zeros and NaNs
23781         // incorrectly, but we can swap the operands to fix both.
23782         std::swap(LHS, RHS);
23783       case ISD::SETOLT:
23784       case ISD::SETLT:
23785       case ISD::SETLE:
23786         Opcode = X86ISD::FMAX;
23787         break;
23788       }
23789     }
23790
23791     if (Opcode)
23792       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23793   }
23794
23795   EVT CondVT = Cond.getValueType();
23796   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23797       CondVT.getVectorElementType() == MVT::i1) {
23798     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23799     // lowering on KNL. In this case we convert it to
23800     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23801     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23802     // Since SKX these selects have a proper lowering.
23803     EVT OpVT = LHS.getValueType();
23804     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23805         (OpVT.getVectorElementType() == MVT::i8 ||
23806          OpVT.getVectorElementType() == MVT::i16) &&
23807         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23808       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23809       DCI.AddToWorklist(Cond.getNode());
23810       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23811     }
23812   }
23813   // If this is a select between two integer constants, try to do some
23814   // optimizations.
23815   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23816     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23817       // Don't do this for crazy integer types.
23818       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23819         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23820         // so that TrueC (the true value) is larger than FalseC.
23821         bool NeedsCondInvert = false;
23822
23823         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23824             // Efficiently invertible.
23825             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23826              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23827               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23828           NeedsCondInvert = true;
23829           std::swap(TrueC, FalseC);
23830         }
23831
23832         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23833         if (FalseC->getAPIntValue() == 0 &&
23834             TrueC->getAPIntValue().isPowerOf2()) {
23835           if (NeedsCondInvert) // Invert the condition if needed.
23836             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23837                                DAG.getConstant(1, DL, Cond.getValueType()));
23838
23839           // Zero extend the condition if needed.
23840           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23841
23842           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23843           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23844                              DAG.getConstant(ShAmt, DL, MVT::i8));
23845         }
23846
23847         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23848         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23849           if (NeedsCondInvert) // Invert the condition if needed.
23850             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23851                                DAG.getConstant(1, DL, Cond.getValueType()));
23852
23853           // Zero extend the condition if needed.
23854           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23855                              FalseC->getValueType(0), Cond);
23856           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23857                              SDValue(FalseC, 0));
23858         }
23859
23860         // Optimize cases that will turn into an LEA instruction.  This requires
23861         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23862         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23863           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23864           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23865
23866           bool isFastMultiplier = false;
23867           if (Diff < 10) {
23868             switch ((unsigned char)Diff) {
23869               default: break;
23870               case 1:  // result = add base, cond
23871               case 2:  // result = lea base(    , cond*2)
23872               case 3:  // result = lea base(cond, cond*2)
23873               case 4:  // result = lea base(    , cond*4)
23874               case 5:  // result = lea base(cond, cond*4)
23875               case 8:  // result = lea base(    , cond*8)
23876               case 9:  // result = lea base(cond, cond*8)
23877                 isFastMultiplier = true;
23878                 break;
23879             }
23880           }
23881
23882           if (isFastMultiplier) {
23883             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23884             if (NeedsCondInvert) // Invert the condition if needed.
23885               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23886                                  DAG.getConstant(1, DL, Cond.getValueType()));
23887
23888             // Zero extend the condition if needed.
23889             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23890                                Cond);
23891             // Scale the condition by the difference.
23892             if (Diff != 1)
23893               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23894                                  DAG.getConstant(Diff, DL,
23895                                                  Cond.getValueType()));
23896
23897             // Add the base if non-zero.
23898             if (FalseC->getAPIntValue() != 0)
23899               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23900                                  SDValue(FalseC, 0));
23901             return Cond;
23902           }
23903         }
23904       }
23905   }
23906
23907   // Canonicalize max and min:
23908   // (x > y) ? x : y -> (x >= y) ? x : y
23909   // (x < y) ? x : y -> (x <= y) ? x : y
23910   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23911   // the need for an extra compare
23912   // against zero. e.g.
23913   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23914   // subl   %esi, %edi
23915   // testl  %edi, %edi
23916   // movl   $0, %eax
23917   // cmovgl %edi, %eax
23918   // =>
23919   // xorl   %eax, %eax
23920   // subl   %esi, $edi
23921   // cmovsl %eax, %edi
23922   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23923       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23924       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23925     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23926     switch (CC) {
23927     default: break;
23928     case ISD::SETLT:
23929     case ISD::SETGT: {
23930       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23931       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23932                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23933       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23934     }
23935     }
23936   }
23937
23938   // Early exit check
23939   if (!TLI.isTypeLegal(VT))
23940     return SDValue();
23941
23942   // Match VSELECTs into subs with unsigned saturation.
23943   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23944       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23945       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23946        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23947     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23948
23949     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23950     // left side invert the predicate to simplify logic below.
23951     SDValue Other;
23952     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23953       Other = RHS;
23954       CC = ISD::getSetCCInverse(CC, true);
23955     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23956       Other = LHS;
23957     }
23958
23959     if (Other.getNode() && Other->getNumOperands() == 2 &&
23960         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23961       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23962       SDValue CondRHS = Cond->getOperand(1);
23963
23964       // Look for a general sub with unsigned saturation first.
23965       // x >= y ? x-y : 0 --> subus x, y
23966       // x >  y ? x-y : 0 --> subus x, y
23967       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23968           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23969         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23970
23971       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23972         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23973           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23974             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23975               // If the RHS is a constant we have to reverse the const
23976               // canonicalization.
23977               // x > C-1 ? x+-C : 0 --> subus x, C
23978               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23979                   CondRHSConst->getAPIntValue() ==
23980                       (-OpRHSConst->getAPIntValue() - 1))
23981                 return DAG.getNode(
23982                     X86ISD::SUBUS, DL, VT, OpLHS,
23983                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23984
23985           // Another special case: If C was a sign bit, the sub has been
23986           // canonicalized into a xor.
23987           // FIXME: Would it be better to use computeKnownBits to determine
23988           //        whether it's safe to decanonicalize the xor?
23989           // x s< 0 ? x^C : 0 --> subus x, C
23990           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23991               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23992               OpRHSConst->getAPIntValue().isSignBit())
23993             // Note that we have to rebuild the RHS constant here to ensure we
23994             // don't rely on particular values of undef lanes.
23995             return DAG.getNode(
23996                 X86ISD::SUBUS, DL, VT, OpLHS,
23997                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23998         }
23999     }
24000   }
24001
24002   // Simplify vector selection if condition value type matches vselect
24003   // operand type
24004   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
24005     assert(Cond.getValueType().isVector() &&
24006            "vector select expects a vector selector!");
24007
24008     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
24009     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
24010
24011     // Try invert the condition if true value is not all 1s and false value
24012     // is not all 0s.
24013     if (!TValIsAllOnes && !FValIsAllZeros &&
24014         // Check if the selector will be produced by CMPP*/PCMP*
24015         Cond.getOpcode() == ISD::SETCC &&
24016         // Check if SETCC has already been promoted
24017         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
24018             CondVT) {
24019       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
24020       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
24021
24022       if (TValIsAllZeros || FValIsAllOnes) {
24023         SDValue CC = Cond.getOperand(2);
24024         ISD::CondCode NewCC =
24025           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
24026                                Cond.getOperand(0).getValueType().isInteger());
24027         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
24028         std::swap(LHS, RHS);
24029         TValIsAllOnes = FValIsAllOnes;
24030         FValIsAllZeros = TValIsAllZeros;
24031       }
24032     }
24033
24034     if (TValIsAllOnes || FValIsAllZeros) {
24035       SDValue Ret;
24036
24037       if (TValIsAllOnes && FValIsAllZeros)
24038         Ret = Cond;
24039       else if (TValIsAllOnes)
24040         Ret =
24041             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
24042       else if (FValIsAllZeros)
24043         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
24044                           DAG.getBitcast(CondVT, LHS));
24045
24046       return DAG.getBitcast(VT, Ret);
24047     }
24048   }
24049
24050   // We should generate an X86ISD::BLENDI from a vselect if its argument
24051   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
24052   // constants. This specific pattern gets generated when we split a
24053   // selector for a 512 bit vector in a machine without AVX512 (but with
24054   // 256-bit vectors), during legalization:
24055   //
24056   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
24057   //
24058   // Iff we find this pattern and the build_vectors are built from
24059   // constants, we translate the vselect into a shuffle_vector that we
24060   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
24061   if ((N->getOpcode() == ISD::VSELECT ||
24062        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
24063       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
24064     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
24065     if (Shuffle.getNode())
24066       return Shuffle;
24067   }
24068
24069   // If this is a *dynamic* select (non-constant condition) and we can match
24070   // this node with one of the variable blend instructions, restructure the
24071   // condition so that the blends can use the high bit of each element and use
24072   // SimplifyDemandedBits to simplify the condition operand.
24073   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
24074       !DCI.isBeforeLegalize() &&
24075       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
24076     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
24077
24078     // Don't optimize vector selects that map to mask-registers.
24079     if (BitWidth == 1)
24080       return SDValue();
24081
24082     // We can only handle the cases where VSELECT is directly legal on the
24083     // subtarget. We custom lower VSELECT nodes with constant conditions and
24084     // this makes it hard to see whether a dynamic VSELECT will correctly
24085     // lower, so we both check the operation's status and explicitly handle the
24086     // cases where a *dynamic* blend will fail even though a constant-condition
24087     // blend could be custom lowered.
24088     // FIXME: We should find a better way to handle this class of problems.
24089     // Potentially, we should combine constant-condition vselect nodes
24090     // pre-legalization into shuffles and not mark as many types as custom
24091     // lowered.
24092     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
24093       return SDValue();
24094     // FIXME: We don't support i16-element blends currently. We could and
24095     // should support them by making *all* the bits in the condition be set
24096     // rather than just the high bit and using an i8-element blend.
24097     if (VT.getVectorElementType() == MVT::i16)
24098       return SDValue();
24099     // Dynamic blending was only available from SSE4.1 onward.
24100     if (VT.is128BitVector() && !Subtarget->hasSSE41())
24101       return SDValue();
24102     // Byte blends are only available in AVX2
24103     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
24104       return SDValue();
24105
24106     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
24107     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
24108
24109     APInt KnownZero, KnownOne;
24110     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
24111                                           DCI.isBeforeLegalizeOps());
24112     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
24113         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
24114                                  TLO)) {
24115       // If we changed the computation somewhere in the DAG, this change
24116       // will affect all users of Cond.
24117       // Make sure it is fine and update all the nodes so that we do not
24118       // use the generic VSELECT anymore. Otherwise, we may perform
24119       // wrong optimizations as we messed up with the actual expectation
24120       // for the vector boolean values.
24121       if (Cond != TLO.Old) {
24122         // Check all uses of that condition operand to check whether it will be
24123         // consumed by non-BLEND instructions, which may depend on all bits are
24124         // set properly.
24125         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24126              I != E; ++I)
24127           if (I->getOpcode() != ISD::VSELECT)
24128             // TODO: Add other opcodes eventually lowered into BLEND.
24129             return SDValue();
24130
24131         // Update all the users of the condition, before committing the change,
24132         // so that the VSELECT optimizations that expect the correct vector
24133         // boolean value will not be triggered.
24134         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24135              I != E; ++I)
24136           DAG.ReplaceAllUsesOfValueWith(
24137               SDValue(*I, 0),
24138               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
24139                           Cond, I->getOperand(1), I->getOperand(2)));
24140         DCI.CommitTargetLoweringOpt(TLO);
24141         return SDValue();
24142       }
24143       // At this point, only Cond is changed. Change the condition
24144       // just for N to keep the opportunity to optimize all other
24145       // users their own way.
24146       DAG.ReplaceAllUsesOfValueWith(
24147           SDValue(N, 0),
24148           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
24149                       TLO.New, N->getOperand(1), N->getOperand(2)));
24150       return SDValue();
24151     }
24152   }
24153
24154   return SDValue();
24155 }
24156
24157 // Check whether a boolean test is testing a boolean value generated by
24158 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
24159 // code.
24160 //
24161 // Simplify the following patterns:
24162 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
24163 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
24164 // to (Op EFLAGS Cond)
24165 //
24166 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
24167 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
24168 // to (Op EFLAGS !Cond)
24169 //
24170 // where Op could be BRCOND or CMOV.
24171 //
24172 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
24173   // Quit if not CMP and SUB with its value result used.
24174   if (Cmp.getOpcode() != X86ISD::CMP &&
24175       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
24176       return SDValue();
24177
24178   // Quit if not used as a boolean value.
24179   if (CC != X86::COND_E && CC != X86::COND_NE)
24180     return SDValue();
24181
24182   // Check CMP operands. One of them should be 0 or 1 and the other should be
24183   // an SetCC or extended from it.
24184   SDValue Op1 = Cmp.getOperand(0);
24185   SDValue Op2 = Cmp.getOperand(1);
24186
24187   SDValue SetCC;
24188   const ConstantSDNode* C = nullptr;
24189   bool needOppositeCond = (CC == X86::COND_E);
24190   bool checkAgainstTrue = false; // Is it a comparison against 1?
24191
24192   if ((C = dyn_cast<ConstantSDNode>(Op1)))
24193     SetCC = Op2;
24194   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
24195     SetCC = Op1;
24196   else // Quit if all operands are not constants.
24197     return SDValue();
24198
24199   if (C->getZExtValue() == 1) {
24200     needOppositeCond = !needOppositeCond;
24201     checkAgainstTrue = true;
24202   } else if (C->getZExtValue() != 0)
24203     // Quit if the constant is neither 0 or 1.
24204     return SDValue();
24205
24206   bool truncatedToBoolWithAnd = false;
24207   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
24208   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
24209          SetCC.getOpcode() == ISD::TRUNCATE ||
24210          SetCC.getOpcode() == ISD::AND) {
24211     if (SetCC.getOpcode() == ISD::AND) {
24212       int OpIdx = -1;
24213       if (isOneConstant(SetCC.getOperand(0)))
24214         OpIdx = 1;
24215       if (isOneConstant(SetCC.getOperand(1)))
24216         OpIdx = 0;
24217       if (OpIdx == -1)
24218         break;
24219       SetCC = SetCC.getOperand(OpIdx);
24220       truncatedToBoolWithAnd = true;
24221     } else
24222       SetCC = SetCC.getOperand(0);
24223   }
24224
24225   switch (SetCC.getOpcode()) {
24226   case X86ISD::SETCC_CARRY:
24227     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24228     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24229     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24230     // truncated to i1 using 'and'.
24231     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24232       break;
24233     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24234            "Invalid use of SETCC_CARRY!");
24235     // FALL THROUGH
24236   case X86ISD::SETCC:
24237     // Set the condition code or opposite one if necessary.
24238     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24239     if (needOppositeCond)
24240       CC = X86::GetOppositeBranchCondition(CC);
24241     return SetCC.getOperand(1);
24242   case X86ISD::CMOV: {
24243     // Check whether false/true value has canonical one, i.e. 0 or 1.
24244     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24245     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24246     // Quit if true value is not a constant.
24247     if (!TVal)
24248       return SDValue();
24249     // Quit if false value is not a constant.
24250     if (!FVal) {
24251       SDValue Op = SetCC.getOperand(0);
24252       // Skip 'zext' or 'trunc' node.
24253       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24254           Op.getOpcode() == ISD::TRUNCATE)
24255         Op = Op.getOperand(0);
24256       // A special case for rdrand/rdseed, where 0 is set if false cond is
24257       // found.
24258       if ((Op.getOpcode() != X86ISD::RDRAND &&
24259            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24260         return SDValue();
24261     }
24262     // Quit if false value is not the constant 0 or 1.
24263     bool FValIsFalse = true;
24264     if (FVal && FVal->getZExtValue() != 0) {
24265       if (FVal->getZExtValue() != 1)
24266         return SDValue();
24267       // If FVal is 1, opposite cond is needed.
24268       needOppositeCond = !needOppositeCond;
24269       FValIsFalse = false;
24270     }
24271     // Quit if TVal is not the constant opposite of FVal.
24272     if (FValIsFalse && TVal->getZExtValue() != 1)
24273       return SDValue();
24274     if (!FValIsFalse && TVal->getZExtValue() != 0)
24275       return SDValue();
24276     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24277     if (needOppositeCond)
24278       CC = X86::GetOppositeBranchCondition(CC);
24279     return SetCC.getOperand(3);
24280   }
24281   }
24282
24283   return SDValue();
24284 }
24285
24286 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24287 /// Match:
24288 ///   (X86or (X86setcc) (X86setcc))
24289 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24290 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24291                                            X86::CondCode &CC1, SDValue &Flags,
24292                                            bool &isAnd) {
24293   if (Cond->getOpcode() == X86ISD::CMP) {
24294     if (!isNullConstant(Cond->getOperand(1)))
24295       return false;
24296
24297     Cond = Cond->getOperand(0);
24298   }
24299
24300   isAnd = false;
24301
24302   SDValue SetCC0, SetCC1;
24303   switch (Cond->getOpcode()) {
24304   default: return false;
24305   case ISD::AND:
24306   case X86ISD::AND:
24307     isAnd = true;
24308     // fallthru
24309   case ISD::OR:
24310   case X86ISD::OR:
24311     SetCC0 = Cond->getOperand(0);
24312     SetCC1 = Cond->getOperand(1);
24313     break;
24314   };
24315
24316   // Make sure we have SETCC nodes, using the same flags value.
24317   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24318       SetCC1.getOpcode() != X86ISD::SETCC ||
24319       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24320     return false;
24321
24322   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24323   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24324   Flags = SetCC0->getOperand(1);
24325   return true;
24326 }
24327
24328 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24329 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24330                                   TargetLowering::DAGCombinerInfo &DCI,
24331                                   const X86Subtarget *Subtarget) {
24332   SDLoc DL(N);
24333
24334   // If the flag operand isn't dead, don't touch this CMOV.
24335   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24336     return SDValue();
24337
24338   SDValue FalseOp = N->getOperand(0);
24339   SDValue TrueOp = N->getOperand(1);
24340   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24341   SDValue Cond = N->getOperand(3);
24342
24343   if (CC == X86::COND_E || CC == X86::COND_NE) {
24344     switch (Cond.getOpcode()) {
24345     default: break;
24346     case X86ISD::BSR:
24347     case X86ISD::BSF:
24348       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24349       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24350         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24351     }
24352   }
24353
24354   SDValue Flags;
24355
24356   Flags = checkBoolTestSetCCCombine(Cond, CC);
24357   if (Flags.getNode() &&
24358       // Extra check as FCMOV only supports a subset of X86 cond.
24359       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24360     SDValue Ops[] = { FalseOp, TrueOp,
24361                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24362     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24363   }
24364
24365   // If this is a select between two integer constants, try to do some
24366   // optimizations.  Note that the operands are ordered the opposite of SELECT
24367   // operands.
24368   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24369     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24370       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24371       // larger than FalseC (the false value).
24372       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24373         CC = X86::GetOppositeBranchCondition(CC);
24374         std::swap(TrueC, FalseC);
24375         std::swap(TrueOp, FalseOp);
24376       }
24377
24378       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24379       // This is efficient for any integer data type (including i8/i16) and
24380       // shift amount.
24381       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24382         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24383                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24384
24385         // Zero extend the condition if needed.
24386         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24387
24388         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24389         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24390                            DAG.getConstant(ShAmt, DL, MVT::i8));
24391         if (N->getNumValues() == 2)  // Dead flag value?
24392           return DCI.CombineTo(N, Cond, SDValue());
24393         return Cond;
24394       }
24395
24396       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24397       // for any integer data type, including i8/i16.
24398       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24399         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24400                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24401
24402         // Zero extend the condition if needed.
24403         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24404                            FalseC->getValueType(0), Cond);
24405         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24406                            SDValue(FalseC, 0));
24407
24408         if (N->getNumValues() == 2)  // Dead flag value?
24409           return DCI.CombineTo(N, Cond, SDValue());
24410         return Cond;
24411       }
24412
24413       // Optimize cases that will turn into an LEA instruction.  This requires
24414       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24415       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24416         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24417         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24418
24419         bool isFastMultiplier = false;
24420         if (Diff < 10) {
24421           switch ((unsigned char)Diff) {
24422           default: break;
24423           case 1:  // result = add base, cond
24424           case 2:  // result = lea base(    , cond*2)
24425           case 3:  // result = lea base(cond, cond*2)
24426           case 4:  // result = lea base(    , cond*4)
24427           case 5:  // result = lea base(cond, cond*4)
24428           case 8:  // result = lea base(    , cond*8)
24429           case 9:  // result = lea base(cond, cond*8)
24430             isFastMultiplier = true;
24431             break;
24432           }
24433         }
24434
24435         if (isFastMultiplier) {
24436           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24437           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24438                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24439           // Zero extend the condition if needed.
24440           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24441                              Cond);
24442           // Scale the condition by the difference.
24443           if (Diff != 1)
24444             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24445                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24446
24447           // Add the base if non-zero.
24448           if (FalseC->getAPIntValue() != 0)
24449             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24450                                SDValue(FalseC, 0));
24451           if (N->getNumValues() == 2)  // Dead flag value?
24452             return DCI.CombineTo(N, Cond, SDValue());
24453           return Cond;
24454         }
24455       }
24456     }
24457   }
24458
24459   // Handle these cases:
24460   //   (select (x != c), e, c) -> select (x != c), e, x),
24461   //   (select (x == c), c, e) -> select (x == c), x, e)
24462   // where the c is an integer constant, and the "select" is the combination
24463   // of CMOV and CMP.
24464   //
24465   // The rationale for this change is that the conditional-move from a constant
24466   // needs two instructions, however, conditional-move from a register needs
24467   // only one instruction.
24468   //
24469   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24470   //  some instruction-combining opportunities. This opt needs to be
24471   //  postponed as late as possible.
24472   //
24473   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24474     // the DCI.xxxx conditions are provided to postpone the optimization as
24475     // late as possible.
24476
24477     ConstantSDNode *CmpAgainst = nullptr;
24478     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24479         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24480         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24481
24482       if (CC == X86::COND_NE &&
24483           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24484         CC = X86::GetOppositeBranchCondition(CC);
24485         std::swap(TrueOp, FalseOp);
24486       }
24487
24488       if (CC == X86::COND_E &&
24489           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24490         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24491                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24492         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24493       }
24494     }
24495   }
24496
24497   // Fold and/or of setcc's to double CMOV:
24498   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24499   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24500   //
24501   // This combine lets us generate:
24502   //   cmovcc1 (jcc1 if we don't have CMOV)
24503   //   cmovcc2 (same)
24504   // instead of:
24505   //   setcc1
24506   //   setcc2
24507   //   and/or
24508   //   cmovne (jne if we don't have CMOV)
24509   // When we can't use the CMOV instruction, it might increase branch
24510   // mispredicts.
24511   // When we can use CMOV, or when there is no mispredict, this improves
24512   // throughput and reduces register pressure.
24513   //
24514   if (CC == X86::COND_NE) {
24515     SDValue Flags;
24516     X86::CondCode CC0, CC1;
24517     bool isAndSetCC;
24518     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24519       if (isAndSetCC) {
24520         std::swap(FalseOp, TrueOp);
24521         CC0 = X86::GetOppositeBranchCondition(CC0);
24522         CC1 = X86::GetOppositeBranchCondition(CC1);
24523       }
24524
24525       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24526         Flags};
24527       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24528       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24529       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24530       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24531       return CMOV;
24532     }
24533   }
24534
24535   return SDValue();
24536 }
24537
24538 /// PerformMulCombine - Optimize a single multiply with constant into two
24539 /// in order to implement it with two cheaper instructions, e.g.
24540 /// LEA + SHL, LEA + LEA.
24541 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24542                                  TargetLowering::DAGCombinerInfo &DCI) {
24543   // An imul is usually smaller than the alternative sequence.
24544   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24545     return SDValue();
24546
24547   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24548     return SDValue();
24549
24550   EVT VT = N->getValueType(0);
24551   if (VT != MVT::i64 && VT != MVT::i32)
24552     return SDValue();
24553
24554   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24555   if (!C)
24556     return SDValue();
24557   uint64_t MulAmt = C->getZExtValue();
24558   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24559     return SDValue();
24560
24561   uint64_t MulAmt1 = 0;
24562   uint64_t MulAmt2 = 0;
24563   if ((MulAmt % 9) == 0) {
24564     MulAmt1 = 9;
24565     MulAmt2 = MulAmt / 9;
24566   } else if ((MulAmt % 5) == 0) {
24567     MulAmt1 = 5;
24568     MulAmt2 = MulAmt / 5;
24569   } else if ((MulAmt % 3) == 0) {
24570     MulAmt1 = 3;
24571     MulAmt2 = MulAmt / 3;
24572   }
24573   if (MulAmt2 &&
24574       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24575     SDLoc DL(N);
24576
24577     if (isPowerOf2_64(MulAmt2) &&
24578         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24579       // If second multiplifer is pow2, issue it first. We want the multiply by
24580       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24581       // is an add.
24582       std::swap(MulAmt1, MulAmt2);
24583
24584     SDValue NewMul;
24585     if (isPowerOf2_64(MulAmt1))
24586       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24587                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24588     else
24589       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24590                            DAG.getConstant(MulAmt1, DL, VT));
24591
24592     if (isPowerOf2_64(MulAmt2))
24593       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24594                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24595     else
24596       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24597                            DAG.getConstant(MulAmt2, DL, VT));
24598
24599     // Do not add new nodes to DAG combiner worklist.
24600     DCI.CombineTo(N, NewMul, false);
24601   }
24602   return SDValue();
24603 }
24604
24605 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24606   SDValue N0 = N->getOperand(0);
24607   SDValue N1 = N->getOperand(1);
24608   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24609   EVT VT = N0.getValueType();
24610
24611   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24612   // since the result of setcc_c is all zero's or all ones.
24613   if (VT.isInteger() && !VT.isVector() &&
24614       N1C && N0.getOpcode() == ISD::AND &&
24615       N0.getOperand(1).getOpcode() == ISD::Constant) {
24616     SDValue N00 = N0.getOperand(0);
24617     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24618     APInt ShAmt = N1C->getAPIntValue();
24619     Mask = Mask.shl(ShAmt);
24620     bool MaskOK = false;
24621     // We can handle cases concerning bit-widening nodes containing setcc_c if
24622     // we carefully interrogate the mask to make sure we are semantics
24623     // preserving.
24624     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24625     // of the underlying setcc_c operation if the setcc_c was zero extended.
24626     // Consider the following example:
24627     //   zext(setcc_c)                 -> i32 0x0000FFFF
24628     //   c1                            -> i32 0x0000FFFF
24629     //   c2                            -> i32 0x00000001
24630     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24631     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24632     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24633       MaskOK = true;
24634     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24635                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24636       MaskOK = true;
24637     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24638                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24639                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24640       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24641     }
24642     if (MaskOK && Mask != 0) {
24643       SDLoc DL(N);
24644       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24645     }
24646   }
24647
24648   // Hardware support for vector shifts is sparse which makes us scalarize the
24649   // vector operations in many cases. Also, on sandybridge ADD is faster than
24650   // shl.
24651   // (shl V, 1) -> add V,V
24652   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24653     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24654       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24655       // We shift all of the values by one. In many cases we do not have
24656       // hardware support for this operation. This is better expressed as an ADD
24657       // of two values.
24658       if (N1SplatC->getAPIntValue() == 1)
24659         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24660     }
24661
24662   return SDValue();
24663 }
24664
24665 /// \brief Returns a vector of 0s if the node in input is a vector logical
24666 /// shift by a constant amount which is known to be bigger than or equal
24667 /// to the vector element size in bits.
24668 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24669                                       const X86Subtarget *Subtarget) {
24670   EVT VT = N->getValueType(0);
24671
24672   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24673       (!Subtarget->hasInt256() ||
24674        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24675     return SDValue();
24676
24677   SDValue Amt = N->getOperand(1);
24678   SDLoc DL(N);
24679   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24680     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24681       APInt ShiftAmt = AmtSplat->getAPIntValue();
24682       unsigned MaxAmount =
24683         VT.getSimpleVT().getVectorElementType().getSizeInBits();
24684
24685       // SSE2/AVX2 logical shifts always return a vector of 0s
24686       // if the shift amount is bigger than or equal to
24687       // the element size. The constant shift amount will be
24688       // encoded as a 8-bit immediate.
24689       if (ShiftAmt.trunc(8).uge(MaxAmount))
24690         return getZeroVector(VT.getSimpleVT(), Subtarget, DAG, DL);
24691     }
24692
24693   return SDValue();
24694 }
24695
24696 /// PerformShiftCombine - Combine shifts.
24697 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24698                                    TargetLowering::DAGCombinerInfo &DCI,
24699                                    const X86Subtarget *Subtarget) {
24700   if (N->getOpcode() == ISD::SHL)
24701     if (SDValue V = PerformSHLCombine(N, DAG))
24702       return V;
24703
24704   // Try to fold this logical shift into a zero vector.
24705   if (N->getOpcode() != ISD::SRA)
24706     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24707       return V;
24708
24709   return SDValue();
24710 }
24711
24712 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24713 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24714 // and friends.  Likewise for OR -> CMPNEQSS.
24715 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24716                             TargetLowering::DAGCombinerInfo &DCI,
24717                             const X86Subtarget *Subtarget) {
24718   unsigned opcode;
24719
24720   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24721   // we're requiring SSE2 for both.
24722   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24723     SDValue N0 = N->getOperand(0);
24724     SDValue N1 = N->getOperand(1);
24725     SDValue CMP0 = N0->getOperand(1);
24726     SDValue CMP1 = N1->getOperand(1);
24727     SDLoc DL(N);
24728
24729     // The SETCCs should both refer to the same CMP.
24730     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24731       return SDValue();
24732
24733     SDValue CMP00 = CMP0->getOperand(0);
24734     SDValue CMP01 = CMP0->getOperand(1);
24735     EVT     VT    = CMP00.getValueType();
24736
24737     if (VT == MVT::f32 || VT == MVT::f64) {
24738       bool ExpectingFlags = false;
24739       // Check for any users that want flags:
24740       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24741            !ExpectingFlags && UI != UE; ++UI)
24742         switch (UI->getOpcode()) {
24743         default:
24744         case ISD::BR_CC:
24745         case ISD::BRCOND:
24746         case ISD::SELECT:
24747           ExpectingFlags = true;
24748           break;
24749         case ISD::CopyToReg:
24750         case ISD::SIGN_EXTEND:
24751         case ISD::ZERO_EXTEND:
24752         case ISD::ANY_EXTEND:
24753           break;
24754         }
24755
24756       if (!ExpectingFlags) {
24757         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24758         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24759
24760         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24761           X86::CondCode tmp = cc0;
24762           cc0 = cc1;
24763           cc1 = tmp;
24764         }
24765
24766         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24767             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24768           // FIXME: need symbolic constants for these magic numbers.
24769           // See X86ATTInstPrinter.cpp:printSSECC().
24770           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24771           if (Subtarget->hasAVX512()) {
24772             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24773                                          CMP01,
24774                                          DAG.getConstant(x86cc, DL, MVT::i8));
24775             if (N->getValueType(0) != MVT::i1)
24776               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24777                                  FSetCC);
24778             return FSetCC;
24779           }
24780           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24781                                               CMP00.getValueType(), CMP00, CMP01,
24782                                               DAG.getConstant(x86cc, DL,
24783                                                               MVT::i8));
24784
24785           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24786           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24787
24788           if (is64BitFP && !Subtarget->is64Bit()) {
24789             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24790             // 64-bit integer, since that's not a legal type. Since
24791             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24792             // bits, but can do this little dance to extract the lowest 32 bits
24793             // and work with those going forward.
24794             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24795                                            OnesOrZeroesF);
24796             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24797             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24798                                         Vector32, DAG.getIntPtrConstant(0, DL));
24799             IntVT = MVT::i32;
24800           }
24801
24802           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24803           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24804                                       DAG.getConstant(1, DL, IntVT));
24805           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24806                                               ANDed);
24807           return OneBitOfTruth;
24808         }
24809       }
24810     }
24811   }
24812   return SDValue();
24813 }
24814
24815 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24816 /// so it can be folded inside ANDNP.
24817 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24818   EVT VT = N->getValueType(0);
24819
24820   // Match direct AllOnes for 128 and 256-bit vectors
24821   if (ISD::isBuildVectorAllOnes(N))
24822     return true;
24823
24824   // Look through a bit convert.
24825   if (N->getOpcode() == ISD::BITCAST)
24826     N = N->getOperand(0).getNode();
24827
24828   // Sometimes the operand may come from a insert_subvector building a 256-bit
24829   // allones vector
24830   if (VT.is256BitVector() &&
24831       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24832     SDValue V1 = N->getOperand(0);
24833     SDValue V2 = N->getOperand(1);
24834
24835     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24836         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24837         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24838         ISD::isBuildVectorAllOnes(V2.getNode()))
24839       return true;
24840   }
24841
24842   return false;
24843 }
24844
24845 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24846 // register. In most cases we actually compare or select YMM-sized registers
24847 // and mixing the two types creates horrible code. This method optimizes
24848 // some of the transition sequences.
24849 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24850                                  TargetLowering::DAGCombinerInfo &DCI,
24851                                  const X86Subtarget *Subtarget) {
24852   EVT VT = N->getValueType(0);
24853   if (!VT.is256BitVector())
24854     return SDValue();
24855
24856   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24857           N->getOpcode() == ISD::ZERO_EXTEND ||
24858           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24859
24860   SDValue Narrow = N->getOperand(0);
24861   EVT NarrowVT = Narrow->getValueType(0);
24862   if (!NarrowVT.is128BitVector())
24863     return SDValue();
24864
24865   if (Narrow->getOpcode() != ISD::XOR &&
24866       Narrow->getOpcode() != ISD::AND &&
24867       Narrow->getOpcode() != ISD::OR)
24868     return SDValue();
24869
24870   SDValue N0  = Narrow->getOperand(0);
24871   SDValue N1  = Narrow->getOperand(1);
24872   SDLoc DL(Narrow);
24873
24874   // The Left side has to be a trunc.
24875   if (N0.getOpcode() != ISD::TRUNCATE)
24876     return SDValue();
24877
24878   // The type of the truncated inputs.
24879   EVT WideVT = N0->getOperand(0)->getValueType(0);
24880   if (WideVT != VT)
24881     return SDValue();
24882
24883   // The right side has to be a 'trunc' or a constant vector.
24884   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24885   ConstantSDNode *RHSConstSplat = nullptr;
24886   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24887     RHSConstSplat = RHSBV->getConstantSplatNode();
24888   if (!RHSTrunc && !RHSConstSplat)
24889     return SDValue();
24890
24891   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24892
24893   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24894     return SDValue();
24895
24896   // Set N0 and N1 to hold the inputs to the new wide operation.
24897   N0 = N0->getOperand(0);
24898   if (RHSConstSplat) {
24899     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
24900                      SDValue(RHSConstSplat, 0));
24901     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24902     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24903   } else if (RHSTrunc) {
24904     N1 = N1->getOperand(0);
24905   }
24906
24907   // Generate the wide operation.
24908   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24909   unsigned Opcode = N->getOpcode();
24910   switch (Opcode) {
24911   case ISD::ANY_EXTEND:
24912     return Op;
24913   case ISD::ZERO_EXTEND: {
24914     unsigned InBits = NarrowVT.getScalarSizeInBits();
24915     APInt Mask = APInt::getAllOnesValue(InBits);
24916     Mask = Mask.zext(VT.getScalarSizeInBits());
24917     return DAG.getNode(ISD::AND, DL, VT,
24918                        Op, DAG.getConstant(Mask, DL, VT));
24919   }
24920   case ISD::SIGN_EXTEND:
24921     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24922                        Op, DAG.getValueType(NarrowVT));
24923   default:
24924     llvm_unreachable("Unexpected opcode");
24925   }
24926 }
24927
24928 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24929                                  TargetLowering::DAGCombinerInfo &DCI,
24930                                  const X86Subtarget *Subtarget) {
24931   SDValue N0 = N->getOperand(0);
24932   SDValue N1 = N->getOperand(1);
24933   SDLoc DL(N);
24934
24935   // A vector zext_in_reg may be represented as a shuffle,
24936   // feeding into a bitcast (this represents anyext) feeding into
24937   // an and with a mask.
24938   // We'd like to try to combine that into a shuffle with zero
24939   // plus a bitcast, removing the and.
24940   if (N0.getOpcode() != ISD::BITCAST ||
24941       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24942     return SDValue();
24943
24944   // The other side of the AND should be a splat of 2^C, where C
24945   // is the number of bits in the source type.
24946   if (N1.getOpcode() == ISD::BITCAST)
24947     N1 = N1.getOperand(0);
24948   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24949     return SDValue();
24950   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24951
24952   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24953   EVT SrcType = Shuffle->getValueType(0);
24954
24955   // We expect a single-source shuffle
24956   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24957     return SDValue();
24958
24959   unsigned SrcSize = SrcType.getScalarSizeInBits();
24960
24961   APInt SplatValue, SplatUndef;
24962   unsigned SplatBitSize;
24963   bool HasAnyUndefs;
24964   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24965                                 SplatBitSize, HasAnyUndefs))
24966     return SDValue();
24967
24968   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24969   // Make sure the splat matches the mask we expect
24970   if (SplatBitSize > ResSize ||
24971       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24972     return SDValue();
24973
24974   // Make sure the input and output size make sense
24975   if (SrcSize >= ResSize || ResSize % SrcSize)
24976     return SDValue();
24977
24978   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24979   // The number of u's between each two values depends on the ratio between
24980   // the source and dest type.
24981   unsigned ZextRatio = ResSize / SrcSize;
24982   bool IsZext = true;
24983   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24984     if (i % ZextRatio) {
24985       if (Shuffle->getMaskElt(i) > 0) {
24986         // Expected undef
24987         IsZext = false;
24988         break;
24989       }
24990     } else {
24991       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24992         // Expected element number
24993         IsZext = false;
24994         break;
24995       }
24996     }
24997   }
24998
24999   if (!IsZext)
25000     return SDValue();
25001
25002   // Ok, perform the transformation - replace the shuffle with
25003   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
25004   // (instead of undef) where the k elements come from the zero vector.
25005   SmallVector<int, 8> Mask;
25006   unsigned NumElems = SrcType.getVectorNumElements();
25007   for (unsigned i = 0; i < NumElems; ++i)
25008     if (i % ZextRatio)
25009       Mask.push_back(NumElems);
25010     else
25011       Mask.push_back(i / ZextRatio);
25012
25013   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
25014     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
25015   return DAG.getBitcast(N0.getValueType(), NewShuffle);
25016 }
25017
25018 /// If both input operands of a logic op are being cast from floating point
25019 /// types, try to convert this into a floating point logic node to avoid
25020 /// unnecessary moves from SSE to integer registers.
25021 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
25022                                         const X86Subtarget *Subtarget) {
25023   unsigned FPOpcode = ISD::DELETED_NODE;
25024   if (N->getOpcode() == ISD::AND)
25025     FPOpcode = X86ISD::FAND;
25026   else if (N->getOpcode() == ISD::OR)
25027     FPOpcode = X86ISD::FOR;
25028   else if (N->getOpcode() == ISD::XOR)
25029     FPOpcode = X86ISD::FXOR;
25030
25031   assert(FPOpcode != ISD::DELETED_NODE &&
25032          "Unexpected input node for FP logic conversion");
25033
25034   EVT VT = N->getValueType(0);
25035   SDValue N0 = N->getOperand(0);
25036   SDValue N1 = N->getOperand(1);
25037   SDLoc DL(N);
25038   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
25039       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
25040        (Subtarget->hasSSE2() && VT == MVT::i64))) {
25041     SDValue N00 = N0.getOperand(0);
25042     SDValue N10 = N1.getOperand(0);
25043     EVT N00Type = N00.getValueType();
25044     EVT N10Type = N10.getValueType();
25045     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
25046       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
25047       return DAG.getBitcast(VT, FPLogic);
25048     }
25049   }
25050   return SDValue();
25051 }
25052
25053 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
25054                                  TargetLowering::DAGCombinerInfo &DCI,
25055                                  const X86Subtarget *Subtarget) {
25056   if (DCI.isBeforeLegalizeOps())
25057     return SDValue();
25058
25059   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
25060     return Zext;
25061
25062   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25063     return R;
25064
25065   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25066     return FPLogic;
25067
25068   EVT VT = N->getValueType(0);
25069   SDValue N0 = N->getOperand(0);
25070   SDValue N1 = N->getOperand(1);
25071   SDLoc DL(N);
25072
25073   // Create BEXTR instructions
25074   // BEXTR is ((X >> imm) & (2**size-1))
25075   if (VT == MVT::i32 || VT == MVT::i64) {
25076     // Check for BEXTR.
25077     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
25078         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
25079       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
25080       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25081       if (MaskNode && ShiftNode) {
25082         uint64_t Mask = MaskNode->getZExtValue();
25083         uint64_t Shift = ShiftNode->getZExtValue();
25084         if (isMask_64(Mask)) {
25085           uint64_t MaskSize = countPopulation(Mask);
25086           if (Shift + MaskSize <= VT.getSizeInBits())
25087             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
25088                                DAG.getConstant(Shift | (MaskSize << 8), DL,
25089                                                VT));
25090         }
25091       }
25092     } // BEXTR
25093
25094     return SDValue();
25095   }
25096
25097   // Want to form ANDNP nodes:
25098   // 1) In the hopes of then easily combining them with OR and AND nodes
25099   //    to form PBLEND/PSIGN.
25100   // 2) To match ANDN packed intrinsics
25101   if (VT != MVT::v2i64 && VT != MVT::v4i64)
25102     return SDValue();
25103
25104   // Check LHS for vnot
25105   if (N0.getOpcode() == ISD::XOR &&
25106       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
25107       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
25108     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
25109
25110   // Check RHS for vnot
25111   if (N1.getOpcode() == ISD::XOR &&
25112       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
25113       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
25114     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
25115
25116   return SDValue();
25117 }
25118
25119 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
25120                                 TargetLowering::DAGCombinerInfo &DCI,
25121                                 const X86Subtarget *Subtarget) {
25122   if (DCI.isBeforeLegalizeOps())
25123     return SDValue();
25124
25125   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25126     return R;
25127
25128   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25129     return FPLogic;
25130
25131   SDValue N0 = N->getOperand(0);
25132   SDValue N1 = N->getOperand(1);
25133   EVT VT = N->getValueType(0);
25134
25135   // look for psign/blend
25136   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
25137     if (!Subtarget->hasSSSE3() ||
25138         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
25139       return SDValue();
25140
25141     // Canonicalize pandn to RHS
25142     if (N0.getOpcode() == X86ISD::ANDNP)
25143       std::swap(N0, N1);
25144     // or (and (m, y), (pandn m, x))
25145     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
25146       SDValue Mask = N1.getOperand(0);
25147       SDValue X    = N1.getOperand(1);
25148       SDValue Y;
25149       if (N0.getOperand(0) == Mask)
25150         Y = N0.getOperand(1);
25151       if (N0.getOperand(1) == Mask)
25152         Y = N0.getOperand(0);
25153
25154       // Check to see if the mask appeared in both the AND and ANDNP and
25155       if (!Y.getNode())
25156         return SDValue();
25157
25158       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
25159       // Look through mask bitcast.
25160       if (Mask.getOpcode() == ISD::BITCAST)
25161         Mask = Mask.getOperand(0);
25162       if (X.getOpcode() == ISD::BITCAST)
25163         X = X.getOperand(0);
25164       if (Y.getOpcode() == ISD::BITCAST)
25165         Y = Y.getOperand(0);
25166
25167       EVT MaskVT = Mask.getValueType();
25168
25169       // Validate that the Mask operand is a vector sra node.
25170       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
25171       // there is no psrai.b
25172       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
25173       unsigned SraAmt = ~0;
25174       if (Mask.getOpcode() == ISD::SRA) {
25175         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
25176           if (auto *AmtConst = AmtBV->getConstantSplatNode())
25177             SraAmt = AmtConst->getZExtValue();
25178       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
25179         SDValue SraC = Mask.getOperand(1);
25180         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
25181       }
25182       if ((SraAmt + 1) != EltBits)
25183         return SDValue();
25184
25185       SDLoc DL(N);
25186
25187       // Now we know we at least have a plendvb with the mask val.  See if
25188       // we can form a psignb/w/d.
25189       // psign = x.type == y.type == mask.type && y = sub(0, x);
25190       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
25191           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
25192           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
25193         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
25194                "Unsupported VT for PSIGN");
25195         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
25196         return DAG.getBitcast(VT, Mask);
25197       }
25198       // PBLENDVB only available on SSE 4.1
25199       if (!Subtarget->hasSSE41())
25200         return SDValue();
25201
25202       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
25203
25204       X = DAG.getBitcast(BlendVT, X);
25205       Y = DAG.getBitcast(BlendVT, Y);
25206       Mask = DAG.getBitcast(BlendVT, Mask);
25207       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
25208       return DAG.getBitcast(VT, Mask);
25209     }
25210   }
25211
25212   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
25213     return SDValue();
25214
25215   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25216   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25217
25218   // SHLD/SHRD instructions have lower register pressure, but on some
25219   // platforms they have higher latency than the equivalent
25220   // series of shifts/or that would otherwise be generated.
25221   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25222   // have higher latencies and we are not optimizing for size.
25223   if (!OptForSize && Subtarget->isSHLDSlow())
25224     return SDValue();
25225
25226   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25227     std::swap(N0, N1);
25228   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25229     return SDValue();
25230   if (!N0.hasOneUse() || !N1.hasOneUse())
25231     return SDValue();
25232
25233   SDValue ShAmt0 = N0.getOperand(1);
25234   if (ShAmt0.getValueType() != MVT::i8)
25235     return SDValue();
25236   SDValue ShAmt1 = N1.getOperand(1);
25237   if (ShAmt1.getValueType() != MVT::i8)
25238     return SDValue();
25239   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25240     ShAmt0 = ShAmt0.getOperand(0);
25241   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25242     ShAmt1 = ShAmt1.getOperand(0);
25243
25244   SDLoc DL(N);
25245   unsigned Opc = X86ISD::SHLD;
25246   SDValue Op0 = N0.getOperand(0);
25247   SDValue Op1 = N1.getOperand(0);
25248   if (ShAmt0.getOpcode() == ISD::SUB) {
25249     Opc = X86ISD::SHRD;
25250     std::swap(Op0, Op1);
25251     std::swap(ShAmt0, ShAmt1);
25252   }
25253
25254   unsigned Bits = VT.getSizeInBits();
25255   if (ShAmt1.getOpcode() == ISD::SUB) {
25256     SDValue Sum = ShAmt1.getOperand(0);
25257     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25258       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25259       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25260         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25261       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25262         return DAG.getNode(Opc, DL, VT,
25263                            Op0, Op1,
25264                            DAG.getNode(ISD::TRUNCATE, DL,
25265                                        MVT::i8, ShAmt0));
25266     }
25267   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25268     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25269     if (ShAmt0C &&
25270         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25271       return DAG.getNode(Opc, DL, VT,
25272                          N0.getOperand(0), N1.getOperand(0),
25273                          DAG.getNode(ISD::TRUNCATE, DL,
25274                                        MVT::i8, ShAmt0));
25275   }
25276
25277   return SDValue();
25278 }
25279
25280 // Generate NEG and CMOV for integer abs.
25281 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25282   EVT VT = N->getValueType(0);
25283
25284   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25285   // 8-bit integer abs to NEG and CMOV.
25286   if (VT.isInteger() && VT.getSizeInBits() == 8)
25287     return SDValue();
25288
25289   SDValue N0 = N->getOperand(0);
25290   SDValue N1 = N->getOperand(1);
25291   SDLoc DL(N);
25292
25293   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25294   // and change it to SUB and CMOV.
25295   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25296       N0.getOpcode() == ISD::ADD &&
25297       N0.getOperand(1) == N1 &&
25298       N1.getOpcode() == ISD::SRA &&
25299       N1.getOperand(0) == N0.getOperand(0))
25300     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25301       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25302         // Generate SUB & CMOV.
25303         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25304                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25305
25306         SDValue Ops[] = { N0.getOperand(0), Neg,
25307                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25308                           SDValue(Neg.getNode(), 1) };
25309         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25310       }
25311   return SDValue();
25312 }
25313
25314 // Try to turn tests against the signbit in the form of:
25315 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25316 // into:
25317 //   SETGT(X, -1)
25318 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25319   // This is only worth doing if the output type is i8.
25320   if (N->getValueType(0) != MVT::i8)
25321     return SDValue();
25322
25323   SDValue N0 = N->getOperand(0);
25324   SDValue N1 = N->getOperand(1);
25325
25326   // We should be performing an xor against a truncated shift.
25327   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25328     return SDValue();
25329
25330   // Make sure we are performing an xor against one.
25331   if (!isOneConstant(N1))
25332     return SDValue();
25333
25334   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25335   SDValue Shift = N0.getOperand(0);
25336   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25337     return SDValue();
25338
25339   // Make sure we are truncating from one of i16, i32 or i64.
25340   EVT ShiftTy = Shift.getValueType();
25341   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25342     return SDValue();
25343
25344   // Make sure the shift amount extracts the sign bit.
25345   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25346       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25347     return SDValue();
25348
25349   // Create a greater-than comparison against -1.
25350   // N.B. Using SETGE against 0 works but we want a canonical looking
25351   // comparison, using SETGT matches up with what TranslateX86CC.
25352   SDLoc DL(N);
25353   SDValue ShiftOp = Shift.getOperand(0);
25354   EVT ShiftOpTy = ShiftOp.getValueType();
25355   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25356                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25357   return Cond;
25358 }
25359
25360 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25361                                  TargetLowering::DAGCombinerInfo &DCI,
25362                                  const X86Subtarget *Subtarget) {
25363   if (DCI.isBeforeLegalizeOps())
25364     return SDValue();
25365
25366   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25367     return RV;
25368
25369   if (Subtarget->hasCMov())
25370     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25371       return RV;
25372
25373   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25374     return FPLogic;
25375
25376   return SDValue();
25377 }
25378
25379 /// This function detects the AVG pattern between vectors of unsigned i8/i16,
25380 /// which is c = (a + b + 1) / 2, and replace this operation with the efficient
25381 /// X86ISD::AVG instruction.
25382 static SDValue detectAVGPattern(SDValue In, EVT VT, SelectionDAG &DAG,
25383                                 const X86Subtarget *Subtarget, SDLoc DL) {
25384   if (!VT.isVector() || !VT.isSimple())
25385     return SDValue();
25386   EVT InVT = In.getValueType();
25387   unsigned NumElems = VT.getVectorNumElements();
25388
25389   EVT ScalarVT = VT.getVectorElementType();
25390   if (!((ScalarVT == MVT::i8 || ScalarVT == MVT::i16) &&
25391         isPowerOf2_32(NumElems)))
25392     return SDValue();
25393
25394   // InScalarVT is the intermediate type in AVG pattern and it should be greater
25395   // than the original input type (i8/i16).
25396   EVT InScalarVT = InVT.getVectorElementType();
25397   if (InScalarVT.getSizeInBits() <= ScalarVT.getSizeInBits())
25398     return SDValue();
25399
25400   if (Subtarget->hasAVX512()) {
25401     if (VT.getSizeInBits() > 512)
25402       return SDValue();
25403   } else if (Subtarget->hasAVX2()) {
25404     if (VT.getSizeInBits() > 256)
25405       return SDValue();
25406   } else {
25407     if (VT.getSizeInBits() > 128)
25408       return SDValue();
25409   }
25410
25411   // Detect the following pattern:
25412   //
25413   //   %1 = zext <N x i8> %a to <N x i32>
25414   //   %2 = zext <N x i8> %b to <N x i32>
25415   //   %3 = add nuw nsw <N x i32> %1, <i32 1 x N>
25416   //   %4 = add nuw nsw <N x i32> %3, %2
25417   //   %5 = lshr <N x i32> %N, <i32 1 x N>
25418   //   %6 = trunc <N x i32> %5 to <N x i8>
25419   //
25420   // In AVX512, the last instruction can also be a trunc store.
25421
25422   if (In.getOpcode() != ISD::SRL)
25423     return SDValue();
25424
25425   // A lambda checking the given SDValue is a constant vector and each element
25426   // is in the range [Min, Max].
25427   auto IsConstVectorInRange = [](SDValue V, unsigned Min, unsigned Max) {
25428     BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(V);
25429     if (!BV || !BV->isConstant())
25430       return false;
25431     for (unsigned i = 0, e = V.getNumOperands(); i < e; i++) {
25432       ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(i));
25433       if (!C)
25434         return false;
25435       uint64_t Val = C->getZExtValue();
25436       if (Val < Min || Val > Max)
25437         return false;
25438     }
25439     return true;
25440   };
25441
25442   // Check if each element of the vector is left-shifted by one.
25443   auto LHS = In.getOperand(0);
25444   auto RHS = In.getOperand(1);
25445   if (!IsConstVectorInRange(RHS, 1, 1))
25446     return SDValue();
25447   if (LHS.getOpcode() != ISD::ADD)
25448     return SDValue();
25449
25450   // Detect a pattern of a + b + 1 where the order doesn't matter.
25451   SDValue Operands[3];
25452   Operands[0] = LHS.getOperand(0);
25453   Operands[1] = LHS.getOperand(1);
25454
25455   // Take care of the case when one of the operands is a constant vector whose
25456   // element is in the range [1, 256].
25457   if (IsConstVectorInRange(Operands[1], 1, ScalarVT == MVT::i8 ? 256 : 65536) &&
25458       Operands[0].getOpcode() == ISD::ZERO_EXTEND &&
25459       Operands[0].getOperand(0).getValueType() == VT) {
25460     // The pattern is detected. Subtract one from the constant vector, then
25461     // demote it and emit X86ISD::AVG instruction.
25462     SDValue One = DAG.getConstant(1, DL, InScalarVT);
25463     SDValue Ones = DAG.getNode(ISD::BUILD_VECTOR, DL, InVT,
25464                                SmallVector<SDValue, 8>(NumElems, One));
25465     Operands[1] = DAG.getNode(ISD::SUB, DL, InVT, Operands[1], Ones);
25466     Operands[1] = DAG.getNode(ISD::TRUNCATE, DL, VT, Operands[1]);
25467     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25468                        Operands[1]);
25469   }
25470
25471   if (Operands[0].getOpcode() == ISD::ADD)
25472     std::swap(Operands[0], Operands[1]);
25473   else if (Operands[1].getOpcode() != ISD::ADD)
25474     return SDValue();
25475   Operands[2] = Operands[1].getOperand(0);
25476   Operands[1] = Operands[1].getOperand(1);
25477
25478   // Now we have three operands of two additions. Check that one of them is a
25479   // constant vector with ones, and the other two are promoted from i8/i16.
25480   for (int i = 0; i < 3; ++i) {
25481     if (!IsConstVectorInRange(Operands[i], 1, 1))
25482       continue;
25483     std::swap(Operands[i], Operands[2]);
25484
25485     // Check if Operands[0] and Operands[1] are results of type promotion.
25486     for (int j = 0; j < 2; ++j)
25487       if (Operands[j].getOpcode() != ISD::ZERO_EXTEND ||
25488           Operands[j].getOperand(0).getValueType() != VT)
25489         return SDValue();
25490
25491     // The pattern is detected, emit X86ISD::AVG instruction.
25492     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25493                        Operands[1].getOperand(0));
25494   }
25495
25496   return SDValue();
25497 }
25498
25499 static SDValue PerformTRUNCATECombine(SDNode *N, SelectionDAG &DAG,
25500                                       const X86Subtarget *Subtarget) {
25501   return detectAVGPattern(N->getOperand(0), N->getValueType(0), DAG, Subtarget,
25502                           SDLoc(N));
25503 }
25504
25505 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25506 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25507                                   TargetLowering::DAGCombinerInfo &DCI,
25508                                   const X86Subtarget *Subtarget) {
25509   LoadSDNode *Ld = cast<LoadSDNode>(N);
25510   EVT RegVT = Ld->getValueType(0);
25511   EVT MemVT = Ld->getMemoryVT();
25512   SDLoc dl(Ld);
25513   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25514
25515   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25516   // into two 16-byte operations.
25517   ISD::LoadExtType Ext = Ld->getExtensionType();
25518   bool Fast;
25519   unsigned AddressSpace = Ld->getAddressSpace();
25520   unsigned Alignment = Ld->getAlignment();
25521   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25522       Ext == ISD::NON_EXTLOAD &&
25523       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25524                              AddressSpace, Alignment, &Fast) && !Fast) {
25525     unsigned NumElems = RegVT.getVectorNumElements();
25526     if (NumElems < 2)
25527       return SDValue();
25528
25529     SDValue Ptr = Ld->getBasePtr();
25530     SDValue Increment =
25531         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25532
25533     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25534                                   NumElems/2);
25535     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25536                                 Ld->getPointerInfo(), Ld->isVolatile(),
25537                                 Ld->isNonTemporal(), Ld->isInvariant(),
25538                                 Alignment);
25539     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25540     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25541                                 Ld->getPointerInfo(), Ld->isVolatile(),
25542                                 Ld->isNonTemporal(), Ld->isInvariant(),
25543                                 std::min(16U, Alignment));
25544     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25545                              Load1.getValue(1),
25546                              Load2.getValue(1));
25547
25548     SDValue NewVec = DAG.getUNDEF(RegVT);
25549     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25550     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25551     return DCI.CombineTo(N, NewVec, TF, true);
25552   }
25553
25554   return SDValue();
25555 }
25556
25557 /// PerformMLOADCombine - Resolve extending loads
25558 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25559                                    TargetLowering::DAGCombinerInfo &DCI,
25560                                    const X86Subtarget *Subtarget) {
25561   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25562   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25563     return SDValue();
25564
25565   EVT VT = Mld->getValueType(0);
25566   unsigned NumElems = VT.getVectorNumElements();
25567   EVT LdVT = Mld->getMemoryVT();
25568   SDLoc dl(Mld);
25569
25570   assert(LdVT != VT && "Cannot extend to the same type");
25571   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25572   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25573   // From, To sizes and ElemCount must be pow of two
25574   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25575     "Unexpected size for extending masked load");
25576
25577   unsigned SizeRatio  = ToSz / FromSz;
25578   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25579
25580   // Create a type on which we perform the shuffle
25581   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25582           LdVT.getScalarType(), NumElems*SizeRatio);
25583   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25584
25585   // Convert Src0 value
25586   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25587   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25588     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25589     for (unsigned i = 0; i != NumElems; ++i)
25590       ShuffleVec[i] = i * SizeRatio;
25591
25592     // Can't shuffle using an illegal type.
25593     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25594            "WideVecVT should be legal");
25595     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25596                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25597   }
25598   // Prepare the new mask
25599   SDValue NewMask;
25600   SDValue Mask = Mld->getMask();
25601   if (Mask.getValueType() == VT) {
25602     // Mask and original value have the same type
25603     NewMask = DAG.getBitcast(WideVecVT, Mask);
25604     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25605     for (unsigned i = 0; i != NumElems; ++i)
25606       ShuffleVec[i] = i * SizeRatio;
25607     for (unsigned i = NumElems; i != NumElems * SizeRatio; ++i)
25608       ShuffleVec[i] = NumElems * SizeRatio;
25609     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25610                                    DAG.getConstant(0, dl, WideVecVT),
25611                                    &ShuffleVec[0]);
25612   }
25613   else {
25614     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25615     unsigned WidenNumElts = NumElems*SizeRatio;
25616     unsigned MaskNumElts = VT.getVectorNumElements();
25617     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25618                                      WidenNumElts);
25619
25620     unsigned NumConcat = WidenNumElts / MaskNumElts;
25621     SmallVector<SDValue, 16> Ops(NumConcat);
25622     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25623     Ops[0] = Mask;
25624     for (unsigned i = 1; i != NumConcat; ++i)
25625       Ops[i] = ZeroVal;
25626
25627     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25628   }
25629
25630   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25631                                      Mld->getBasePtr(), NewMask, WideSrc0,
25632                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25633                                      ISD::NON_EXTLOAD);
25634   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25635   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25636 }
25637 /// PerformMSTORECombine - Resolve truncating stores
25638 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25639                                     const X86Subtarget *Subtarget) {
25640   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25641   if (!Mst->isTruncatingStore())
25642     return SDValue();
25643
25644   EVT VT = Mst->getValue().getValueType();
25645   unsigned NumElems = VT.getVectorNumElements();
25646   EVT StVT = Mst->getMemoryVT();
25647   SDLoc dl(Mst);
25648
25649   assert(StVT != VT && "Cannot truncate to the same type");
25650   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25651   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25652
25653   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25654
25655   // The truncating store is legal in some cases. For example
25656   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25657   // are designated for truncate store.
25658   // In this case we don't need any further transformations.
25659   if (TLI.isTruncStoreLegal(VT, StVT))
25660     return SDValue();
25661
25662   // From, To sizes and ElemCount must be pow of two
25663   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25664     "Unexpected size for truncating masked store");
25665   // We are going to use the original vector elt for storing.
25666   // Accumulated smaller vector elements must be a multiple of the store size.
25667   assert (((NumElems * FromSz) % ToSz) == 0 &&
25668           "Unexpected ratio for truncating masked store");
25669
25670   unsigned SizeRatio  = FromSz / ToSz;
25671   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25672
25673   // Create a type on which we perform the shuffle
25674   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25675           StVT.getScalarType(), NumElems*SizeRatio);
25676
25677   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25678
25679   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25680   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25681   for (unsigned i = 0; i != NumElems; ++i)
25682     ShuffleVec[i] = i * SizeRatio;
25683
25684   // Can't shuffle using an illegal type.
25685   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25686          "WideVecVT should be legal");
25687
25688   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25689                                               DAG.getUNDEF(WideVecVT),
25690                                               &ShuffleVec[0]);
25691
25692   SDValue NewMask;
25693   SDValue Mask = Mst->getMask();
25694   if (Mask.getValueType() == VT) {
25695     // Mask and original value have the same type
25696     NewMask = DAG.getBitcast(WideVecVT, Mask);
25697     for (unsigned i = 0; i != NumElems; ++i)
25698       ShuffleVec[i] = i * SizeRatio;
25699     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25700       ShuffleVec[i] = NumElems*SizeRatio;
25701     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25702                                    DAG.getConstant(0, dl, WideVecVT),
25703                                    &ShuffleVec[0]);
25704   }
25705   else {
25706     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25707     unsigned WidenNumElts = NumElems*SizeRatio;
25708     unsigned MaskNumElts = VT.getVectorNumElements();
25709     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25710                                      WidenNumElts);
25711
25712     unsigned NumConcat = WidenNumElts / MaskNumElts;
25713     SmallVector<SDValue, 16> Ops(NumConcat);
25714     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25715     Ops[0] = Mask;
25716     for (unsigned i = 1; i != NumConcat; ++i)
25717       Ops[i] = ZeroVal;
25718
25719     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25720   }
25721
25722   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal,
25723                             Mst->getBasePtr(), NewMask, StVT,
25724                             Mst->getMemOperand(), false);
25725 }
25726 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25727 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25728                                    const X86Subtarget *Subtarget) {
25729   StoreSDNode *St = cast<StoreSDNode>(N);
25730   EVT VT = St->getValue().getValueType();
25731   EVT StVT = St->getMemoryVT();
25732   SDLoc dl(St);
25733   SDValue StoredVal = St->getOperand(1);
25734   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25735
25736   // If we are saving a concatenation of two XMM registers and 32-byte stores
25737   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25738   bool Fast;
25739   unsigned AddressSpace = St->getAddressSpace();
25740   unsigned Alignment = St->getAlignment();
25741   if (VT.is256BitVector() && StVT == VT &&
25742       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25743                              AddressSpace, Alignment, &Fast) && !Fast) {
25744     unsigned NumElems = VT.getVectorNumElements();
25745     if (NumElems < 2)
25746       return SDValue();
25747
25748     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25749     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25750
25751     SDValue Stride =
25752         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25753     SDValue Ptr0 = St->getBasePtr();
25754     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25755
25756     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25757                                 St->getPointerInfo(), St->isVolatile(),
25758                                 St->isNonTemporal(), Alignment);
25759     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25760                                 St->getPointerInfo(), St->isVolatile(),
25761                                 St->isNonTemporal(),
25762                                 std::min(16U, Alignment));
25763     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25764   }
25765
25766   // Optimize trunc store (of multiple scalars) to shuffle and store.
25767   // First, pack all of the elements in one place. Next, store to memory
25768   // in fewer chunks.
25769   if (St->isTruncatingStore() && VT.isVector()) {
25770     // Check if we can detect an AVG pattern from the truncation. If yes,
25771     // replace the trunc store by a normal store with the result of X86ISD::AVG
25772     // instruction.
25773     SDValue Avg =
25774         detectAVGPattern(St->getValue(), St->getMemoryVT(), DAG, Subtarget, dl);
25775     if (Avg.getNode())
25776       return DAG.getStore(St->getChain(), dl, Avg, St->getBasePtr(),
25777                           St->getPointerInfo(), St->isVolatile(),
25778                           St->isNonTemporal(), St->getAlignment());
25779
25780     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25781     unsigned NumElems = VT.getVectorNumElements();
25782     assert(StVT != VT && "Cannot truncate to the same type");
25783     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25784     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25785
25786     // The truncating store is legal in some cases. For example
25787     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25788     // are designated for truncate store.
25789     // In this case we don't need any further transformations.
25790     if (TLI.isTruncStoreLegal(VT, StVT))
25791       return SDValue();
25792
25793     // From, To sizes and ElemCount must be pow of two
25794     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25795     // We are going to use the original vector elt for storing.
25796     // Accumulated smaller vector elements must be a multiple of the store size.
25797     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25798
25799     unsigned SizeRatio  = FromSz / ToSz;
25800
25801     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25802
25803     // Create a type on which we perform the shuffle
25804     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25805             StVT.getScalarType(), NumElems*SizeRatio);
25806
25807     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25808
25809     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25810     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25811     for (unsigned i = 0; i != NumElems; ++i)
25812       ShuffleVec[i] = i * SizeRatio;
25813
25814     // Can't shuffle using an illegal type.
25815     if (!TLI.isTypeLegal(WideVecVT))
25816       return SDValue();
25817
25818     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25819                                          DAG.getUNDEF(WideVecVT),
25820                                          &ShuffleVec[0]);
25821     // At this point all of the data is stored at the bottom of the
25822     // register. We now need to save it to mem.
25823
25824     // Find the largest store unit
25825     MVT StoreType = MVT::i8;
25826     for (MVT Tp : MVT::integer_valuetypes()) {
25827       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25828         StoreType = Tp;
25829     }
25830
25831     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25832     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25833         (64 <= NumElems * ToSz))
25834       StoreType = MVT::f64;
25835
25836     // Bitcast the original vector into a vector of store-size units
25837     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25838             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25839     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25840     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25841     SmallVector<SDValue, 8> Chains;
25842     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25843                                         TLI.getPointerTy(DAG.getDataLayout()));
25844     SDValue Ptr = St->getBasePtr();
25845
25846     // Perform one or more big stores into memory.
25847     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25848       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25849                                    StoreType, ShuffWide,
25850                                    DAG.getIntPtrConstant(i, dl));
25851       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25852                                 St->getPointerInfo(), St->isVolatile(),
25853                                 St->isNonTemporal(), St->getAlignment());
25854       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25855       Chains.push_back(Ch);
25856     }
25857
25858     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25859   }
25860
25861   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25862   // the FP state in cases where an emms may be missing.
25863   // A preferable solution to the general problem is to figure out the right
25864   // places to insert EMMS.  This qualifies as a quick hack.
25865
25866   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25867   if (VT.getSizeInBits() != 64)
25868     return SDValue();
25869
25870   const Function *F = DAG.getMachineFunction().getFunction();
25871   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25872   bool F64IsLegal =
25873       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25874   if ((VT.isVector() ||
25875        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25876       isa<LoadSDNode>(St->getValue()) &&
25877       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25878       St->getChain().hasOneUse() && !St->isVolatile()) {
25879     SDNode* LdVal = St->getValue().getNode();
25880     LoadSDNode *Ld = nullptr;
25881     int TokenFactorIndex = -1;
25882     SmallVector<SDValue, 8> Ops;
25883     SDNode* ChainVal = St->getChain().getNode();
25884     // Must be a store of a load.  We currently handle two cases:  the load
25885     // is a direct child, and it's under an intervening TokenFactor.  It is
25886     // possible to dig deeper under nested TokenFactors.
25887     if (ChainVal == LdVal)
25888       Ld = cast<LoadSDNode>(St->getChain());
25889     else if (St->getValue().hasOneUse() &&
25890              ChainVal->getOpcode() == ISD::TokenFactor) {
25891       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25892         if (ChainVal->getOperand(i).getNode() == LdVal) {
25893           TokenFactorIndex = i;
25894           Ld = cast<LoadSDNode>(St->getValue());
25895         } else
25896           Ops.push_back(ChainVal->getOperand(i));
25897       }
25898     }
25899
25900     if (!Ld || !ISD::isNormalLoad(Ld))
25901       return SDValue();
25902
25903     // If this is not the MMX case, i.e. we are just turning i64 load/store
25904     // into f64 load/store, avoid the transformation if there are multiple
25905     // uses of the loaded value.
25906     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25907       return SDValue();
25908
25909     SDLoc LdDL(Ld);
25910     SDLoc StDL(N);
25911     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25912     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25913     // pair instead.
25914     if (Subtarget->is64Bit() || F64IsLegal) {
25915       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25916       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25917                                   Ld->getPointerInfo(), Ld->isVolatile(),
25918                                   Ld->isNonTemporal(), Ld->isInvariant(),
25919                                   Ld->getAlignment());
25920       SDValue NewChain = NewLd.getValue(1);
25921       if (TokenFactorIndex != -1) {
25922         Ops.push_back(NewChain);
25923         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25924       }
25925       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25926                           St->getPointerInfo(),
25927                           St->isVolatile(), St->isNonTemporal(),
25928                           St->getAlignment());
25929     }
25930
25931     // Otherwise, lower to two pairs of 32-bit loads / stores.
25932     SDValue LoAddr = Ld->getBasePtr();
25933     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25934                                  DAG.getConstant(4, LdDL, MVT::i32));
25935
25936     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25937                                Ld->getPointerInfo(),
25938                                Ld->isVolatile(), Ld->isNonTemporal(),
25939                                Ld->isInvariant(), Ld->getAlignment());
25940     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25941                                Ld->getPointerInfo().getWithOffset(4),
25942                                Ld->isVolatile(), Ld->isNonTemporal(),
25943                                Ld->isInvariant(),
25944                                MinAlign(Ld->getAlignment(), 4));
25945
25946     SDValue NewChain = LoLd.getValue(1);
25947     if (TokenFactorIndex != -1) {
25948       Ops.push_back(LoLd);
25949       Ops.push_back(HiLd);
25950       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25951     }
25952
25953     LoAddr = St->getBasePtr();
25954     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25955                          DAG.getConstant(4, StDL, MVT::i32));
25956
25957     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25958                                 St->getPointerInfo(),
25959                                 St->isVolatile(), St->isNonTemporal(),
25960                                 St->getAlignment());
25961     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25962                                 St->getPointerInfo().getWithOffset(4),
25963                                 St->isVolatile(),
25964                                 St->isNonTemporal(),
25965                                 MinAlign(St->getAlignment(), 4));
25966     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25967   }
25968
25969   // This is similar to the above case, but here we handle a scalar 64-bit
25970   // integer store that is extracted from a vector on a 32-bit target.
25971   // If we have SSE2, then we can treat it like a floating-point double
25972   // to get past legalization. The execution dependencies fixup pass will
25973   // choose the optimal machine instruction for the store if this really is
25974   // an integer or v2f32 rather than an f64.
25975   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25976       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25977     SDValue OldExtract = St->getOperand(1);
25978     SDValue ExtOp0 = OldExtract.getOperand(0);
25979     unsigned VecSize = ExtOp0.getValueSizeInBits();
25980     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25981     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25982     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25983                                      BitCast, OldExtract.getOperand(1));
25984     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25985                         St->getPointerInfo(), St->isVolatile(),
25986                         St->isNonTemporal(), St->getAlignment());
25987   }
25988
25989   return SDValue();
25990 }
25991
25992 /// Return 'true' if this vector operation is "horizontal"
25993 /// and return the operands for the horizontal operation in LHS and RHS.  A
25994 /// horizontal operation performs the binary operation on successive elements
25995 /// of its first operand, then on successive elements of its second operand,
25996 /// returning the resulting values in a vector.  For example, if
25997 ///   A = < float a0, float a1, float a2, float a3 >
25998 /// and
25999 ///   B = < float b0, float b1, float b2, float b3 >
26000 /// then the result of doing a horizontal operation on A and B is
26001 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
26002 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
26003 /// A horizontal-op B, for some already available A and B, and if so then LHS is
26004 /// set to A, RHS to B, and the routine returns 'true'.
26005 /// Note that the binary operation should have the property that if one of the
26006 /// operands is UNDEF then the result is UNDEF.
26007 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
26008   // Look for the following pattern: if
26009   //   A = < float a0, float a1, float a2, float a3 >
26010   //   B = < float b0, float b1, float b2, float b3 >
26011   // and
26012   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
26013   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
26014   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
26015   // which is A horizontal-op B.
26016
26017   // At least one of the operands should be a vector shuffle.
26018   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
26019       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
26020     return false;
26021
26022   MVT VT = LHS.getSimpleValueType();
26023
26024   assert((VT.is128BitVector() || VT.is256BitVector()) &&
26025          "Unsupported vector type for horizontal add/sub");
26026
26027   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
26028   // operate independently on 128-bit lanes.
26029   unsigned NumElts = VT.getVectorNumElements();
26030   unsigned NumLanes = VT.getSizeInBits()/128;
26031   unsigned NumLaneElts = NumElts / NumLanes;
26032   assert((NumLaneElts % 2 == 0) &&
26033          "Vector type should have an even number of elements in each lane");
26034   unsigned HalfLaneElts = NumLaneElts/2;
26035
26036   // View LHS in the form
26037   //   LHS = VECTOR_SHUFFLE A, B, LMask
26038   // If LHS is not a shuffle then pretend it is the shuffle
26039   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
26040   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
26041   // type VT.
26042   SDValue A, B;
26043   SmallVector<int, 16> LMask(NumElts);
26044   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26045     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
26046       A = LHS.getOperand(0);
26047     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
26048       B = LHS.getOperand(1);
26049     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
26050     std::copy(Mask.begin(), Mask.end(), LMask.begin());
26051   } else {
26052     if (LHS.getOpcode() != ISD::UNDEF)
26053       A = LHS;
26054     for (unsigned i = 0; i != NumElts; ++i)
26055       LMask[i] = i;
26056   }
26057
26058   // Likewise, view RHS in the form
26059   //   RHS = VECTOR_SHUFFLE C, D, RMask
26060   SDValue C, D;
26061   SmallVector<int, 16> RMask(NumElts);
26062   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26063     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
26064       C = RHS.getOperand(0);
26065     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
26066       D = RHS.getOperand(1);
26067     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
26068     std::copy(Mask.begin(), Mask.end(), RMask.begin());
26069   } else {
26070     if (RHS.getOpcode() != ISD::UNDEF)
26071       C = RHS;
26072     for (unsigned i = 0; i != NumElts; ++i)
26073       RMask[i] = i;
26074   }
26075
26076   // Check that the shuffles are both shuffling the same vectors.
26077   if (!(A == C && B == D) && !(A == D && B == C))
26078     return false;
26079
26080   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
26081   if (!A.getNode() && !B.getNode())
26082     return false;
26083
26084   // If A and B occur in reverse order in RHS, then "swap" them (which means
26085   // rewriting the mask).
26086   if (A != C)
26087     ShuffleVectorSDNode::commuteMask(RMask);
26088
26089   // At this point LHS and RHS are equivalent to
26090   //   LHS = VECTOR_SHUFFLE A, B, LMask
26091   //   RHS = VECTOR_SHUFFLE A, B, RMask
26092   // Check that the masks correspond to performing a horizontal operation.
26093   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
26094     for (unsigned i = 0; i != NumLaneElts; ++i) {
26095       int LIdx = LMask[i+l], RIdx = RMask[i+l];
26096
26097       // Ignore any UNDEF components.
26098       if (LIdx < 0 || RIdx < 0 ||
26099           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
26100           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
26101         continue;
26102
26103       // Check that successive elements are being operated on.  If not, this is
26104       // not a horizontal operation.
26105       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
26106       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
26107       if (!(LIdx == Index && RIdx == Index + 1) &&
26108           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
26109         return false;
26110     }
26111   }
26112
26113   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
26114   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
26115   return true;
26116 }
26117
26118 /// Do target-specific dag combines on floating point adds.
26119 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
26120                                   const X86Subtarget *Subtarget) {
26121   EVT VT = N->getValueType(0);
26122   SDValue LHS = N->getOperand(0);
26123   SDValue RHS = N->getOperand(1);
26124
26125   // Try to synthesize horizontal adds from adds of shuffles.
26126   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26127        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26128       isHorizontalBinOp(LHS, RHS, true))
26129     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
26130   return SDValue();
26131 }
26132
26133 /// Do target-specific dag combines on floating point subs.
26134 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
26135                                   const X86Subtarget *Subtarget) {
26136   EVT VT = N->getValueType(0);
26137   SDValue LHS = N->getOperand(0);
26138   SDValue RHS = N->getOperand(1);
26139
26140   // Try to synthesize horizontal subs from subs of shuffles.
26141   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26142        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26143       isHorizontalBinOp(LHS, RHS, false))
26144     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
26145   return SDValue();
26146 }
26147
26148 /// Do target-specific dag combines on floating point negations.
26149 static SDValue PerformFNEGCombine(SDNode *N, SelectionDAG &DAG,
26150                                   const X86Subtarget *Subtarget) {
26151   EVT VT = N->getValueType(0);
26152   EVT SVT = VT.getScalarType();
26153   SDValue Arg = N->getOperand(0);
26154   SDLoc DL(N);
26155
26156   // Let legalize expand this if it isn't a legal type yet.
26157   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26158     return SDValue();
26159
26160   // If we're negating a FMUL node on a target with FMA, then we can avoid the
26161   // use of a constant by performing (-0 - A*B) instead.
26162   // FIXME: Check rounding control flags as well once it becomes available.
26163   if (Arg.getOpcode() == ISD::FMUL && (SVT == MVT::f32 || SVT == MVT::f64) &&
26164       Arg->getFlags()->hasNoSignedZeros() && Subtarget->hasAnyFMA()) {
26165     SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
26166     return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26167                        Arg.getOperand(1), Zero);
26168   }
26169
26170   // If we're negating a FMA node, then we can adjust the
26171   // instruction to include the extra negation.
26172   if (Arg.hasOneUse()) {
26173     switch (Arg.getOpcode()) {
26174     case X86ISD::FMADD:
26175       return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26176                          Arg.getOperand(1), Arg.getOperand(2));
26177     case X86ISD::FMSUB:
26178       return DAG.getNode(X86ISD::FNMADD, DL, VT, Arg.getOperand(0),
26179                          Arg.getOperand(1), Arg.getOperand(2));
26180     case X86ISD::FNMADD:
26181       return DAG.getNode(X86ISD::FMSUB, DL, VT, Arg.getOperand(0),
26182                          Arg.getOperand(1), Arg.getOperand(2));
26183     case X86ISD::FNMSUB:
26184       return DAG.getNode(X86ISD::FMADD, DL, VT, Arg.getOperand(0),
26185                          Arg.getOperand(1), Arg.getOperand(2));
26186     }
26187   }
26188   return SDValue();
26189 }
26190
26191 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
26192 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
26193                                  const X86Subtarget *Subtarget) {
26194   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
26195
26196   // F[X]OR(0.0, x) -> x
26197   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26198     if (C->getValueAPF().isPosZero())
26199       return N->getOperand(1);
26200
26201   // F[X]OR(x, 0.0) -> x
26202   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26203     if (C->getValueAPF().isPosZero())
26204       return N->getOperand(0);
26205
26206   EVT VT = N->getValueType(0);
26207   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
26208     SDLoc dl(N);
26209     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
26210     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
26211
26212     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
26213     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
26214     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
26215     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
26216     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
26217   }
26218   return SDValue();
26219 }
26220
26221 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
26222 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
26223   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
26224
26225   // Only perform optimizations if UnsafeMath is used.
26226   if (!DAG.getTarget().Options.UnsafeFPMath)
26227     return SDValue();
26228
26229   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
26230   // into FMINC and FMAXC, which are Commutative operations.
26231   unsigned NewOp = 0;
26232   switch (N->getOpcode()) {
26233     default: llvm_unreachable("unknown opcode");
26234     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
26235     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
26236   }
26237
26238   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
26239                      N->getOperand(0), N->getOperand(1));
26240 }
26241
26242 /// Do target-specific dag combines on X86ISD::FAND nodes.
26243 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
26244   // FAND(0.0, x) -> 0.0
26245   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26246     if (C->getValueAPF().isPosZero())
26247       return N->getOperand(0);
26248
26249   // FAND(x, 0.0) -> 0.0
26250   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26251     if (C->getValueAPF().isPosZero())
26252       return N->getOperand(1);
26253
26254   return SDValue();
26255 }
26256
26257 /// Do target-specific dag combines on X86ISD::FANDN nodes
26258 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
26259   // FANDN(0.0, x) -> x
26260   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26261     if (C->getValueAPF().isPosZero())
26262       return N->getOperand(1);
26263
26264   // FANDN(x, 0.0) -> 0.0
26265   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26266     if (C->getValueAPF().isPosZero())
26267       return N->getOperand(1);
26268
26269   return SDValue();
26270 }
26271
26272 static SDValue PerformBTCombine(SDNode *N,
26273                                 SelectionDAG &DAG,
26274                                 TargetLowering::DAGCombinerInfo &DCI) {
26275   // BT ignores high bits in the bit index operand.
26276   SDValue Op1 = N->getOperand(1);
26277   if (Op1.hasOneUse()) {
26278     unsigned BitWidth = Op1.getValueSizeInBits();
26279     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
26280     APInt KnownZero, KnownOne;
26281     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
26282                                           !DCI.isBeforeLegalizeOps());
26283     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26284     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
26285         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
26286       DCI.CommitTargetLoweringOpt(TLO);
26287   }
26288   return SDValue();
26289 }
26290
26291 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
26292   SDValue Op = N->getOperand(0);
26293   if (Op.getOpcode() == ISD::BITCAST)
26294     Op = Op.getOperand(0);
26295   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
26296   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
26297       VT.getVectorElementType().getSizeInBits() ==
26298       OpVT.getVectorElementType().getSizeInBits()) {
26299     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
26300   }
26301   return SDValue();
26302 }
26303
26304 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
26305                                                const X86Subtarget *Subtarget) {
26306   EVT VT = N->getValueType(0);
26307   if (!VT.isVector())
26308     return SDValue();
26309
26310   SDValue N0 = N->getOperand(0);
26311   SDValue N1 = N->getOperand(1);
26312   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
26313   SDLoc dl(N);
26314
26315   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
26316   // both SSE and AVX2 since there is no sign-extended shift right
26317   // operation on a vector with 64-bit elements.
26318   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
26319   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
26320   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
26321       N0.getOpcode() == ISD::SIGN_EXTEND)) {
26322     SDValue N00 = N0.getOperand(0);
26323
26324     // EXTLOAD has a better solution on AVX2,
26325     // it may be replaced with X86ISD::VSEXT node.
26326     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
26327       if (!ISD::isNormalLoad(N00.getNode()))
26328         return SDValue();
26329
26330     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
26331         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
26332                                   N00, N1);
26333       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
26334     }
26335   }
26336   return SDValue();
26337 }
26338
26339 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
26340 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
26341 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
26342 /// eliminate extend, add, and shift instructions.
26343 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
26344                                        const X86Subtarget *Subtarget) {
26345   // TODO: This should be valid for other integer types.
26346   EVT VT = Sext->getValueType(0);
26347   if (VT != MVT::i64)
26348     return SDValue();
26349
26350   // We need an 'add nsw' feeding into the 'sext'.
26351   SDValue Add = Sext->getOperand(0);
26352   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
26353     return SDValue();
26354
26355   // Having a constant operand to the 'add' ensures that we are not increasing
26356   // the instruction count because the constant is extended for free below.
26357   // A constant operand can also become the displacement field of an LEA.
26358   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
26359   if (!AddOp1)
26360     return SDValue();
26361
26362   // Don't make the 'add' bigger if there's no hope of combining it with some
26363   // other 'add' or 'shl' instruction.
26364   // TODO: It may be profitable to generate simpler LEA instructions in place
26365   // of single 'add' instructions, but the cost model for selecting an LEA
26366   // currently has a high threshold.
26367   bool HasLEAPotential = false;
26368   for (auto *User : Sext->uses()) {
26369     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
26370       HasLEAPotential = true;
26371       break;
26372     }
26373   }
26374   if (!HasLEAPotential)
26375     return SDValue();
26376
26377   // Everything looks good, so pull the 'sext' ahead of the 'add'.
26378   int64_t AddConstant = AddOp1->getSExtValue();
26379   SDValue AddOp0 = Add.getOperand(0);
26380   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
26381   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
26382
26383   // The wider add is guaranteed to not wrap because both operands are
26384   // sign-extended.
26385   SDNodeFlags Flags;
26386   Flags.setNoSignedWrap(true);
26387   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
26388 }
26389
26390 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
26391                                   TargetLowering::DAGCombinerInfo &DCI,
26392                                   const X86Subtarget *Subtarget) {
26393   SDValue N0 = N->getOperand(0);
26394   EVT VT = N->getValueType(0);
26395   EVT SVT = VT.getScalarType();
26396   EVT InVT = N0.getValueType();
26397   EVT InSVT = InVT.getScalarType();
26398   SDLoc DL(N);
26399
26400   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
26401   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
26402   // This exposes the sext to the sdivrem lowering, so that it directly extends
26403   // from AH (which we otherwise need to do contortions to access).
26404   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
26405       InVT == MVT::i8 && VT == MVT::i32) {
26406     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26407     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
26408                             N0.getOperand(0), N0.getOperand(1));
26409     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26410     return R.getValue(1);
26411   }
26412
26413   if (!DCI.isBeforeLegalizeOps()) {
26414     if (InVT == MVT::i1) {
26415       SDValue Zero = DAG.getConstant(0, DL, VT);
26416       SDValue AllOnes =
26417         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26418       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26419     }
26420     return SDValue();
26421   }
26422
26423   if (VT.isVector() && Subtarget->hasSSE2()) {
26424     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26425       EVT InVT = N.getValueType();
26426       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26427                                    Size / InVT.getScalarSizeInBits());
26428       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26429                                     DAG.getUNDEF(InVT));
26430       Opnds[0] = N;
26431       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26432     };
26433
26434     // If target-size is less than 128-bits, extend to a type that would extend
26435     // to 128 bits, extend that and extract the original target vector.
26436     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26437         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26438         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26439       unsigned Scale = 128 / VT.getSizeInBits();
26440       EVT ExVT =
26441           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26442       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26443       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26444       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26445                          DAG.getIntPtrConstant(0, DL));
26446     }
26447
26448     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26449     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26450     if (VT.getSizeInBits() == 128 &&
26451         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26452         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26453       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26454       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26455     }
26456
26457     // On pre-AVX2 targets, split into 128-bit nodes of
26458     // ISD::SIGN_EXTEND_VECTOR_INREG.
26459     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26460         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26461         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26462       unsigned NumVecs = VT.getSizeInBits() / 128;
26463       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26464       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26465       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26466
26467       SmallVector<SDValue, 8> Opnds;
26468       for (unsigned i = 0, Offset = 0; i != NumVecs;
26469            ++i, Offset += NumSubElts) {
26470         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26471                                      DAG.getIntPtrConstant(Offset, DL));
26472         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26473         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26474         Opnds.push_back(SrcVec);
26475       }
26476       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26477     }
26478   }
26479
26480   if (Subtarget->hasAVX() && VT.is256BitVector())
26481     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26482       return R;
26483
26484   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26485     return NewAdd;
26486
26487   return SDValue();
26488 }
26489
26490 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26491                                  const X86Subtarget* Subtarget) {
26492   SDLoc dl(N);
26493   EVT VT = N->getValueType(0);
26494
26495   // Let legalize expand this if it isn't a legal type yet.
26496   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26497     return SDValue();
26498
26499   EVT ScalarVT = VT.getScalarType();
26500   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) || !Subtarget->hasAnyFMA())
26501     return SDValue();
26502
26503   SDValue A = N->getOperand(0);
26504   SDValue B = N->getOperand(1);
26505   SDValue C = N->getOperand(2);
26506
26507   bool NegA = (A.getOpcode() == ISD::FNEG);
26508   bool NegB = (B.getOpcode() == ISD::FNEG);
26509   bool NegC = (C.getOpcode() == ISD::FNEG);
26510
26511   // Negative multiplication when NegA xor NegB
26512   bool NegMul = (NegA != NegB);
26513   if (NegA)
26514     A = A.getOperand(0);
26515   if (NegB)
26516     B = B.getOperand(0);
26517   if (NegC)
26518     C = C.getOperand(0);
26519
26520   unsigned Opcode;
26521   if (!NegMul)
26522     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26523   else
26524     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26525
26526   return DAG.getNode(Opcode, dl, VT, A, B, C);
26527 }
26528
26529 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26530                                   TargetLowering::DAGCombinerInfo &DCI,
26531                                   const X86Subtarget *Subtarget) {
26532   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26533   //           (and (i32 x86isd::setcc_carry), 1)
26534   // This eliminates the zext. This transformation is necessary because
26535   // ISD::SETCC is always legalized to i8.
26536   SDLoc dl(N);
26537   SDValue N0 = N->getOperand(0);
26538   EVT VT = N->getValueType(0);
26539
26540   if (N0.getOpcode() == ISD::AND &&
26541       N0.hasOneUse() &&
26542       N0.getOperand(0).hasOneUse()) {
26543     SDValue N00 = N0.getOperand(0);
26544     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26545       if (!isOneConstant(N0.getOperand(1)))
26546         return SDValue();
26547       return DAG.getNode(ISD::AND, dl, VT,
26548                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26549                                      N00.getOperand(0), N00.getOperand(1)),
26550                          DAG.getConstant(1, dl, VT));
26551     }
26552   }
26553
26554   if (N0.getOpcode() == ISD::TRUNCATE &&
26555       N0.hasOneUse() &&
26556       N0.getOperand(0).hasOneUse()) {
26557     SDValue N00 = N0.getOperand(0);
26558     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26559       return DAG.getNode(ISD::AND, dl, VT,
26560                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26561                                      N00.getOperand(0), N00.getOperand(1)),
26562                          DAG.getConstant(1, dl, VT));
26563     }
26564   }
26565
26566   if (VT.is256BitVector())
26567     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26568       return R;
26569
26570   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26571   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26572   // This exposes the zext to the udivrem lowering, so that it directly extends
26573   // from AH (which we otherwise need to do contortions to access).
26574   if (N0.getOpcode() == ISD::UDIVREM &&
26575       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26576       (VT == MVT::i32 || VT == MVT::i64)) {
26577     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26578     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26579                             N0.getOperand(0), N0.getOperand(1));
26580     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26581     return R.getValue(1);
26582   }
26583
26584   return SDValue();
26585 }
26586
26587 // Optimize x == -y --> x+y == 0
26588 //          x != -y --> x+y != 0
26589 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26590                                       const X86Subtarget* Subtarget) {
26591   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26592   SDValue LHS = N->getOperand(0);
26593   SDValue RHS = N->getOperand(1);
26594   EVT VT = N->getValueType(0);
26595   SDLoc DL(N);
26596
26597   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26598     if (isNullConstant(LHS.getOperand(0)) && LHS.hasOneUse()) {
26599       SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26600                                  LHS.getOperand(1));
26601       return DAG.getSetCC(DL, N->getValueType(0), addV,
26602                           DAG.getConstant(0, DL, addV.getValueType()), CC);
26603     }
26604   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26605     if (isNullConstant(RHS.getOperand(0)) && RHS.hasOneUse()) {
26606       SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26607                                  RHS.getOperand(1));
26608       return DAG.getSetCC(DL, N->getValueType(0), addV,
26609                           DAG.getConstant(0, DL, addV.getValueType()), CC);
26610     }
26611
26612   if (VT.getScalarType() == MVT::i1 &&
26613       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26614     bool IsSEXT0 =
26615         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26616         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26617     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26618
26619     if (!IsSEXT0 || !IsVZero1) {
26620       // Swap the operands and update the condition code.
26621       std::swap(LHS, RHS);
26622       CC = ISD::getSetCCSwappedOperands(CC);
26623
26624       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26625                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26626       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26627     }
26628
26629     if (IsSEXT0 && IsVZero1) {
26630       assert(VT == LHS.getOperand(0).getValueType() &&
26631              "Uexpected operand type");
26632       if (CC == ISD::SETGT)
26633         return DAG.getConstant(0, DL, VT);
26634       if (CC == ISD::SETLE)
26635         return DAG.getConstant(1, DL, VT);
26636       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26637         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26638
26639       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26640              "Unexpected condition code!");
26641       return LHS.getOperand(0);
26642     }
26643   }
26644
26645   return SDValue();
26646 }
26647
26648 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26649   SDValue V0 = N->getOperand(0);
26650   SDValue V1 = N->getOperand(1);
26651   SDLoc DL(N);
26652   EVT VT = N->getValueType(0);
26653
26654   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26655   // operands and changing the mask to 1. This saves us a bunch of
26656   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26657   // x86InstrInfo knows how to commute this back after instruction selection
26658   // if it would help register allocation.
26659
26660   // TODO: If optimizing for size or a processor that doesn't suffer from
26661   // partial register update stalls, this should be transformed into a MOVSD
26662   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26663
26664   if (VT == MVT::v2f64)
26665     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26666       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26667         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26668         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26669       }
26670
26671   return SDValue();
26672 }
26673
26674 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26675 // as "sbb reg,reg", since it can be extended without zext and produces
26676 // an all-ones bit which is more useful than 0/1 in some cases.
26677 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26678                                MVT VT) {
26679   if (VT == MVT::i8)
26680     return DAG.getNode(ISD::AND, DL, VT,
26681                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26682                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26683                                    EFLAGS),
26684                        DAG.getConstant(1, DL, VT));
26685   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26686   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26687                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26688                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26689                                  EFLAGS));
26690 }
26691
26692 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26693 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26694                                    TargetLowering::DAGCombinerInfo &DCI,
26695                                    const X86Subtarget *Subtarget) {
26696   SDLoc DL(N);
26697   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26698   SDValue EFLAGS = N->getOperand(1);
26699
26700   if (CC == X86::COND_A) {
26701     // Try to convert COND_A into COND_B in an attempt to facilitate
26702     // materializing "setb reg".
26703     //
26704     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26705     // cannot take an immediate as its first operand.
26706     //
26707     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26708         EFLAGS.getValueType().isInteger() &&
26709         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26710       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26711                                    EFLAGS.getNode()->getVTList(),
26712                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26713       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26714       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26715     }
26716   }
26717
26718   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26719   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26720   // cases.
26721   if (CC == X86::COND_B)
26722     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26723
26724   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26725     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26726     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26727   }
26728
26729   return SDValue();
26730 }
26731
26732 // Optimize branch condition evaluation.
26733 //
26734 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26735                                     TargetLowering::DAGCombinerInfo &DCI,
26736                                     const X86Subtarget *Subtarget) {
26737   SDLoc DL(N);
26738   SDValue Chain = N->getOperand(0);
26739   SDValue Dest = N->getOperand(1);
26740   SDValue EFLAGS = N->getOperand(3);
26741   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26742
26743   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26744     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26745     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26746                        Flags);
26747   }
26748
26749   return SDValue();
26750 }
26751
26752 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26753                                                          SelectionDAG &DAG) {
26754   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26755   // optimize away operation when it's from a constant.
26756   //
26757   // The general transformation is:
26758   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26759   //       AND(VECTOR_CMP(x,y), constant2)
26760   //    constant2 = UNARYOP(constant)
26761
26762   // Early exit if this isn't a vector operation, the operand of the
26763   // unary operation isn't a bitwise AND, or if the sizes of the operations
26764   // aren't the same.
26765   EVT VT = N->getValueType(0);
26766   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26767       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26768       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26769     return SDValue();
26770
26771   // Now check that the other operand of the AND is a constant. We could
26772   // make the transformation for non-constant splats as well, but it's unclear
26773   // that would be a benefit as it would not eliminate any operations, just
26774   // perform one more step in scalar code before moving to the vector unit.
26775   if (BuildVectorSDNode *BV =
26776           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26777     // Bail out if the vector isn't a constant.
26778     if (!BV->isConstant())
26779       return SDValue();
26780
26781     // Everything checks out. Build up the new and improved node.
26782     SDLoc DL(N);
26783     EVT IntVT = BV->getValueType(0);
26784     // Create a new constant of the appropriate type for the transformed
26785     // DAG.
26786     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26787     // The AND node needs bitcasts to/from an integer vector type around it.
26788     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26789     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26790                                  N->getOperand(0)->getOperand(0), MaskConst);
26791     SDValue Res = DAG.getBitcast(VT, NewAnd);
26792     return Res;
26793   }
26794
26795   return SDValue();
26796 }
26797
26798 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26799                                         const X86Subtarget *Subtarget) {
26800   SDValue Op0 = N->getOperand(0);
26801   EVT VT = N->getValueType(0);
26802   EVT InVT = Op0.getValueType();
26803   EVT InSVT = InVT.getScalarType();
26804   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26805
26806   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26807   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26808   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26809     SDLoc dl(N);
26810     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26811                                  InVT.getVectorNumElements());
26812     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26813
26814     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26815       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26816
26817     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26818   }
26819
26820   return SDValue();
26821 }
26822
26823 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26824                                         const X86Subtarget *Subtarget) {
26825   // First try to optimize away the conversion entirely when it's
26826   // conditionally from a constant. Vectors only.
26827   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26828     return Res;
26829
26830   // Now move on to more general possibilities.
26831   SDValue Op0 = N->getOperand(0);
26832   EVT VT = N->getValueType(0);
26833   EVT InVT = Op0.getValueType();
26834   EVT InSVT = InVT.getScalarType();
26835
26836   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26837   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26838   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26839     SDLoc dl(N);
26840     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26841                                  InVT.getVectorNumElements());
26842     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26843     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26844   }
26845
26846   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26847   // a 32-bit target where SSE doesn't support i64->FP operations.
26848   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
26849     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26850     EVT LdVT = Ld->getValueType(0);
26851
26852     // This transformation is not supported if the result type is f16
26853     if (VT == MVT::f16)
26854       return SDValue();
26855
26856     if (!Ld->isVolatile() && !VT.isVector() &&
26857         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26858         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26859       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26860           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26861       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26862       return FILDChain;
26863     }
26864   }
26865   return SDValue();
26866 }
26867
26868 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26869 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26870                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26871   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26872   // the result is either zero or one (depending on the input carry bit).
26873   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26874   if (X86::isZeroNode(N->getOperand(0)) &&
26875       X86::isZeroNode(N->getOperand(1)) &&
26876       // We don't have a good way to replace an EFLAGS use, so only do this when
26877       // dead right now.
26878       SDValue(N, 1).use_empty()) {
26879     SDLoc DL(N);
26880     EVT VT = N->getValueType(0);
26881     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26882     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26883                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26884                                            DAG.getConstant(X86::COND_B, DL,
26885                                                            MVT::i8),
26886                                            N->getOperand(2)),
26887                                DAG.getConstant(1, DL, VT));
26888     return DCI.CombineTo(N, Res1, CarryOut);
26889   }
26890
26891   return SDValue();
26892 }
26893
26894 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26895 //      (add Y, (setne X, 0)) -> sbb -1, Y
26896 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26897 //      (sub (setne X, 0), Y) -> adc -1, Y
26898 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26899   SDLoc DL(N);
26900
26901   // Look through ZExts.
26902   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26903   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26904     return SDValue();
26905
26906   SDValue SetCC = Ext.getOperand(0);
26907   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26908     return SDValue();
26909
26910   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26911   if (CC != X86::COND_E && CC != X86::COND_NE)
26912     return SDValue();
26913
26914   SDValue Cmp = SetCC.getOperand(1);
26915   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26916       !X86::isZeroNode(Cmp.getOperand(1)) ||
26917       !Cmp.getOperand(0).getValueType().isInteger())
26918     return SDValue();
26919
26920   SDValue CmpOp0 = Cmp.getOperand(0);
26921   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26922                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26923
26924   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26925   if (CC == X86::COND_NE)
26926     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26927                        DL, OtherVal.getValueType(), OtherVal,
26928                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26929                        NewCmp);
26930   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26931                      DL, OtherVal.getValueType(), OtherVal,
26932                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26933 }
26934
26935 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26936 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26937                                  const X86Subtarget *Subtarget) {
26938   EVT VT = N->getValueType(0);
26939   SDValue Op0 = N->getOperand(0);
26940   SDValue Op1 = N->getOperand(1);
26941
26942   // Try to synthesize horizontal adds from adds of shuffles.
26943   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26944        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26945       isHorizontalBinOp(Op0, Op1, true))
26946     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26947
26948   return OptimizeConditionalInDecrement(N, DAG);
26949 }
26950
26951 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26952                                  const X86Subtarget *Subtarget) {
26953   SDValue Op0 = N->getOperand(0);
26954   SDValue Op1 = N->getOperand(1);
26955
26956   // X86 can't encode an immediate LHS of a sub. See if we can push the
26957   // negation into a preceding instruction.
26958   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26959     // If the RHS of the sub is a XOR with one use and a constant, invert the
26960     // immediate. Then add one to the LHS of the sub so we can turn
26961     // X-Y -> X+~Y+1, saving one register.
26962     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26963         isa<ConstantSDNode>(Op1.getOperand(1))) {
26964       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26965       EVT VT = Op0.getValueType();
26966       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26967                                    Op1.getOperand(0),
26968                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26969       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26970                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26971     }
26972   }
26973
26974   // Try to synthesize horizontal adds from adds of shuffles.
26975   EVT VT = N->getValueType(0);
26976   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26977        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26978       isHorizontalBinOp(Op0, Op1, true))
26979     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26980
26981   return OptimizeConditionalInDecrement(N, DAG);
26982 }
26983
26984 /// performVZEXTCombine - Performs build vector combines
26985 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26986                                    TargetLowering::DAGCombinerInfo &DCI,
26987                                    const X86Subtarget *Subtarget) {
26988   SDLoc DL(N);
26989   MVT VT = N->getSimpleValueType(0);
26990   SDValue Op = N->getOperand(0);
26991   MVT OpVT = Op.getSimpleValueType();
26992   MVT OpEltVT = OpVT.getVectorElementType();
26993   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26994
26995   // (vzext (bitcast (vzext (x)) -> (vzext x)
26996   SDValue V = Op;
26997   while (V.getOpcode() == ISD::BITCAST)
26998     V = V.getOperand(0);
26999
27000   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
27001     MVT InnerVT = V.getSimpleValueType();
27002     MVT InnerEltVT = InnerVT.getVectorElementType();
27003
27004     // If the element sizes match exactly, we can just do one larger vzext. This
27005     // is always an exact type match as vzext operates on integer types.
27006     if (OpEltVT == InnerEltVT) {
27007       assert(OpVT == InnerVT && "Types must match for vzext!");
27008       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
27009     }
27010
27011     // The only other way we can combine them is if only a single element of the
27012     // inner vzext is used in the input to the outer vzext.
27013     if (InnerEltVT.getSizeInBits() < InputBits)
27014       return SDValue();
27015
27016     // In this case, the inner vzext is completely dead because we're going to
27017     // only look at bits inside of the low element. Just do the outer vzext on
27018     // a bitcast of the input to the inner.
27019     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
27020   }
27021
27022   // Check if we can bypass extracting and re-inserting an element of an input
27023   // vector. Essentially:
27024   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
27025   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
27026       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
27027       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
27028     SDValue ExtractedV = V.getOperand(0);
27029     SDValue OrigV = ExtractedV.getOperand(0);
27030     if (isNullConstant(ExtractedV.getOperand(1))) {
27031         MVT OrigVT = OrigV.getSimpleValueType();
27032         // Extract a subvector if necessary...
27033         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
27034           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
27035           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
27036                                     OrigVT.getVectorNumElements() / Ratio);
27037           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
27038                               DAG.getIntPtrConstant(0, DL));
27039         }
27040         Op = DAG.getBitcast(OpVT, OrigV);
27041         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
27042       }
27043   }
27044
27045   return SDValue();
27046 }
27047
27048 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
27049                                              DAGCombinerInfo &DCI) const {
27050   SelectionDAG &DAG = DCI.DAG;
27051   switch (N->getOpcode()) {
27052   default: break;
27053   case ISD::EXTRACT_VECTOR_ELT:
27054     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
27055   case ISD::VSELECT:
27056   case ISD::SELECT:
27057   case X86ISD::SHRUNKBLEND:
27058     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
27059   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
27060   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
27061   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
27062   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
27063   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
27064   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
27065   case ISD::SHL:
27066   case ISD::SRA:
27067   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
27068   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
27069   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
27070   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
27071   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
27072   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
27073   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
27074   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
27075   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
27076   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
27077   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
27078   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
27079   case ISD::FNEG:           return PerformFNEGCombine(N, DAG, Subtarget);
27080   case ISD::TRUNCATE:       return PerformTRUNCATECombine(N, DAG, Subtarget);
27081   case X86ISD::FXOR:
27082   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
27083   case X86ISD::FMIN:
27084   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
27085   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
27086   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
27087   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
27088   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
27089   case ISD::ANY_EXTEND:
27090   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
27091   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
27092   case ISD::SIGN_EXTEND_INREG:
27093     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
27094   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
27095   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
27096   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
27097   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
27098   case X86ISD::SHUFP:       // Handle all target specific shuffles
27099   case X86ISD::PALIGNR:
27100   case X86ISD::UNPCKH:
27101   case X86ISD::UNPCKL:
27102   case X86ISD::MOVHLPS:
27103   case X86ISD::MOVLHPS:
27104   case X86ISD::PSHUFB:
27105   case X86ISD::PSHUFD:
27106   case X86ISD::PSHUFHW:
27107   case X86ISD::PSHUFLW:
27108   case X86ISD::MOVSS:
27109   case X86ISD::MOVSD:
27110   case X86ISD::VPERMILPI:
27111   case X86ISD::VPERM2X128:
27112   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
27113   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
27114   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
27115   }
27116
27117   return SDValue();
27118 }
27119
27120 /// isTypeDesirableForOp - Return true if the target has native support for
27121 /// the specified value type and it is 'desirable' to use the type for the
27122 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
27123 /// instruction encodings are longer and some i16 instructions are slow.
27124 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
27125   if (!isTypeLegal(VT))
27126     return false;
27127   if (VT != MVT::i16)
27128     return true;
27129
27130   switch (Opc) {
27131   default:
27132     return true;
27133   case ISD::LOAD:
27134   case ISD::SIGN_EXTEND:
27135   case ISD::ZERO_EXTEND:
27136   case ISD::ANY_EXTEND:
27137   case ISD::SHL:
27138   case ISD::SRL:
27139   case ISD::SUB:
27140   case ISD::ADD:
27141   case ISD::MUL:
27142   case ISD::AND:
27143   case ISD::OR:
27144   case ISD::XOR:
27145     return false;
27146   }
27147 }
27148
27149 /// IsDesirableToPromoteOp - This method query the target whether it is
27150 /// beneficial for dag combiner to promote the specified node. If true, it
27151 /// should return the desired promotion type by reference.
27152 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
27153   EVT VT = Op.getValueType();
27154   if (VT != MVT::i16)
27155     return false;
27156
27157   bool Promote = false;
27158   bool Commute = false;
27159   switch (Op.getOpcode()) {
27160   default: break;
27161   case ISD::LOAD: {
27162     LoadSDNode *LD = cast<LoadSDNode>(Op);
27163     // If the non-extending load has a single use and it's not live out, then it
27164     // might be folded.
27165     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
27166                                                      Op.hasOneUse()*/) {
27167       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
27168              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
27169         // The only case where we'd want to promote LOAD (rather then it being
27170         // promoted as an operand is when it's only use is liveout.
27171         if (UI->getOpcode() != ISD::CopyToReg)
27172           return false;
27173       }
27174     }
27175     Promote = true;
27176     break;
27177   }
27178   case ISD::SIGN_EXTEND:
27179   case ISD::ZERO_EXTEND:
27180   case ISD::ANY_EXTEND:
27181     Promote = true;
27182     break;
27183   case ISD::SHL:
27184   case ISD::SRL: {
27185     SDValue N0 = Op.getOperand(0);
27186     // Look out for (store (shl (load), x)).
27187     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
27188       return false;
27189     Promote = true;
27190     break;
27191   }
27192   case ISD::ADD:
27193   case ISD::MUL:
27194   case ISD::AND:
27195   case ISD::OR:
27196   case ISD::XOR:
27197     Commute = true;
27198     // fallthrough
27199   case ISD::SUB: {
27200     SDValue N0 = Op.getOperand(0);
27201     SDValue N1 = Op.getOperand(1);
27202     if (!Commute && MayFoldLoad(N1))
27203       return false;
27204     // Avoid disabling potential load folding opportunities.
27205     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
27206       return false;
27207     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
27208       return false;
27209     Promote = true;
27210   }
27211   }
27212
27213   PVT = MVT::i32;
27214   return Promote;
27215 }
27216
27217 //===----------------------------------------------------------------------===//
27218 //                           X86 Inline Assembly Support
27219 //===----------------------------------------------------------------------===//
27220
27221 // Helper to match a string separated by whitespace.
27222 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
27223   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
27224
27225   for (StringRef Piece : Pieces) {
27226     if (!S.startswith(Piece)) // Check if the piece matches.
27227       return false;
27228
27229     S = S.substr(Piece.size());
27230     StringRef::size_type Pos = S.find_first_not_of(" \t");
27231     if (Pos == 0) // We matched a prefix.
27232       return false;
27233
27234     S = S.substr(Pos);
27235   }
27236
27237   return S.empty();
27238 }
27239
27240 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
27241
27242   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
27243     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
27244         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
27245         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
27246
27247       if (AsmPieces.size() == 3)
27248         return true;
27249       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
27250         return true;
27251     }
27252   }
27253   return false;
27254 }
27255
27256 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
27257   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
27258
27259   std::string AsmStr = IA->getAsmString();
27260
27261   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
27262   if (!Ty || Ty->getBitWidth() % 16 != 0)
27263     return false;
27264
27265   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
27266   SmallVector<StringRef, 4> AsmPieces;
27267   SplitString(AsmStr, AsmPieces, ";\n");
27268
27269   switch (AsmPieces.size()) {
27270   default: return false;
27271   case 1:
27272     // FIXME: this should verify that we are targeting a 486 or better.  If not,
27273     // we will turn this bswap into something that will be lowered to logical
27274     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
27275     // lower so don't worry about this.
27276     // bswap $0
27277     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
27278         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
27279         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
27280         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
27281         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
27282         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
27283       // No need to check constraints, nothing other than the equivalent of
27284       // "=r,0" would be valid here.
27285       return IntrinsicLowering::LowerToByteSwap(CI);
27286     }
27287
27288     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
27289     if (CI->getType()->isIntegerTy(16) &&
27290         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27291         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
27292          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
27293       AsmPieces.clear();
27294       StringRef ConstraintsStr = IA->getConstraintString();
27295       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27296       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27297       if (clobbersFlagRegisters(AsmPieces))
27298         return IntrinsicLowering::LowerToByteSwap(CI);
27299     }
27300     break;
27301   case 3:
27302     if (CI->getType()->isIntegerTy(32) &&
27303         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27304         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
27305         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
27306         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
27307       AsmPieces.clear();
27308       StringRef ConstraintsStr = IA->getConstraintString();
27309       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27310       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27311       if (clobbersFlagRegisters(AsmPieces))
27312         return IntrinsicLowering::LowerToByteSwap(CI);
27313     }
27314
27315     if (CI->getType()->isIntegerTy(64)) {
27316       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
27317       if (Constraints.size() >= 2 &&
27318           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
27319           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
27320         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
27321         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
27322             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
27323             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
27324           return IntrinsicLowering::LowerToByteSwap(CI);
27325       }
27326     }
27327     break;
27328   }
27329   return false;
27330 }
27331
27332 /// getConstraintType - Given a constraint letter, return the type of
27333 /// constraint it is for this target.
27334 X86TargetLowering::ConstraintType
27335 X86TargetLowering::getConstraintType(StringRef Constraint) const {
27336   if (Constraint.size() == 1) {
27337     switch (Constraint[0]) {
27338     case 'R':
27339     case 'q':
27340     case 'Q':
27341     case 'f':
27342     case 't':
27343     case 'u':
27344     case 'y':
27345     case 'x':
27346     case 'Y':
27347     case 'l':
27348       return C_RegisterClass;
27349     case 'a':
27350     case 'b':
27351     case 'c':
27352     case 'd':
27353     case 'S':
27354     case 'D':
27355     case 'A':
27356       return C_Register;
27357     case 'I':
27358     case 'J':
27359     case 'K':
27360     case 'L':
27361     case 'M':
27362     case 'N':
27363     case 'G':
27364     case 'C':
27365     case 'e':
27366     case 'Z':
27367       return C_Other;
27368     default:
27369       break;
27370     }
27371   }
27372   return TargetLowering::getConstraintType(Constraint);
27373 }
27374
27375 /// Examine constraint type and operand type and determine a weight value.
27376 /// This object must already have been set up with the operand type
27377 /// and the current alternative constraint selected.
27378 TargetLowering::ConstraintWeight
27379   X86TargetLowering::getSingleConstraintMatchWeight(
27380     AsmOperandInfo &info, const char *constraint) const {
27381   ConstraintWeight weight = CW_Invalid;
27382   Value *CallOperandVal = info.CallOperandVal;
27383     // If we don't have a value, we can't do a match,
27384     // but allow it at the lowest weight.
27385   if (!CallOperandVal)
27386     return CW_Default;
27387   Type *type = CallOperandVal->getType();
27388   // Look at the constraint type.
27389   switch (*constraint) {
27390   default:
27391     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27392   case 'R':
27393   case 'q':
27394   case 'Q':
27395   case 'a':
27396   case 'b':
27397   case 'c':
27398   case 'd':
27399   case 'S':
27400   case 'D':
27401   case 'A':
27402     if (CallOperandVal->getType()->isIntegerTy())
27403       weight = CW_SpecificReg;
27404     break;
27405   case 'f':
27406   case 't':
27407   case 'u':
27408     if (type->isFloatingPointTy())
27409       weight = CW_SpecificReg;
27410     break;
27411   case 'y':
27412     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27413       weight = CW_SpecificReg;
27414     break;
27415   case 'x':
27416   case 'Y':
27417     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27418         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27419       weight = CW_Register;
27420     break;
27421   case 'I':
27422     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27423       if (C->getZExtValue() <= 31)
27424         weight = CW_Constant;
27425     }
27426     break;
27427   case 'J':
27428     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27429       if (C->getZExtValue() <= 63)
27430         weight = CW_Constant;
27431     }
27432     break;
27433   case 'K':
27434     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27435       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27436         weight = CW_Constant;
27437     }
27438     break;
27439   case 'L':
27440     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27441       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27442         weight = CW_Constant;
27443     }
27444     break;
27445   case 'M':
27446     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27447       if (C->getZExtValue() <= 3)
27448         weight = CW_Constant;
27449     }
27450     break;
27451   case 'N':
27452     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27453       if (C->getZExtValue() <= 0xff)
27454         weight = CW_Constant;
27455     }
27456     break;
27457   case 'G':
27458   case 'C':
27459     if (isa<ConstantFP>(CallOperandVal)) {
27460       weight = CW_Constant;
27461     }
27462     break;
27463   case 'e':
27464     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27465       if ((C->getSExtValue() >= -0x80000000LL) &&
27466           (C->getSExtValue() <= 0x7fffffffLL))
27467         weight = CW_Constant;
27468     }
27469     break;
27470   case 'Z':
27471     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27472       if (C->getZExtValue() <= 0xffffffff)
27473         weight = CW_Constant;
27474     }
27475     break;
27476   }
27477   return weight;
27478 }
27479
27480 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27481 /// with another that has more specific requirements based on the type of the
27482 /// corresponding operand.
27483 const char *X86TargetLowering::
27484 LowerXConstraint(EVT ConstraintVT) const {
27485   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27486   // 'f' like normal targets.
27487   if (ConstraintVT.isFloatingPoint()) {
27488     if (Subtarget->hasSSE2())
27489       return "Y";
27490     if (Subtarget->hasSSE1())
27491       return "x";
27492   }
27493
27494   return TargetLowering::LowerXConstraint(ConstraintVT);
27495 }
27496
27497 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27498 /// vector.  If it is invalid, don't add anything to Ops.
27499 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27500                                                      std::string &Constraint,
27501                                                      std::vector<SDValue>&Ops,
27502                                                      SelectionDAG &DAG) const {
27503   SDValue Result;
27504
27505   // Only support length 1 constraints for now.
27506   if (Constraint.length() > 1) return;
27507
27508   char ConstraintLetter = Constraint[0];
27509   switch (ConstraintLetter) {
27510   default: break;
27511   case 'I':
27512     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27513       if (C->getZExtValue() <= 31) {
27514         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27515                                        Op.getValueType());
27516         break;
27517       }
27518     }
27519     return;
27520   case 'J':
27521     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27522       if (C->getZExtValue() <= 63) {
27523         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27524                                        Op.getValueType());
27525         break;
27526       }
27527     }
27528     return;
27529   case 'K':
27530     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27531       if (isInt<8>(C->getSExtValue())) {
27532         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27533                                        Op.getValueType());
27534         break;
27535       }
27536     }
27537     return;
27538   case 'L':
27539     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27540       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27541           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27542         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27543                                        Op.getValueType());
27544         break;
27545       }
27546     }
27547     return;
27548   case 'M':
27549     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27550       if (C->getZExtValue() <= 3) {
27551         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27552                                        Op.getValueType());
27553         break;
27554       }
27555     }
27556     return;
27557   case 'N':
27558     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27559       if (C->getZExtValue() <= 255) {
27560         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27561                                        Op.getValueType());
27562         break;
27563       }
27564     }
27565     return;
27566   case 'O':
27567     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27568       if (C->getZExtValue() <= 127) {
27569         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27570                                        Op.getValueType());
27571         break;
27572       }
27573     }
27574     return;
27575   case 'e': {
27576     // 32-bit signed value
27577     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27578       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27579                                            C->getSExtValue())) {
27580         // Widen to 64 bits here to get it sign extended.
27581         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27582         break;
27583       }
27584     // FIXME gcc accepts some relocatable values here too, but only in certain
27585     // memory models; it's complicated.
27586     }
27587     return;
27588   }
27589   case 'Z': {
27590     // 32-bit unsigned value
27591     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27592       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27593                                            C->getZExtValue())) {
27594         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27595                                        Op.getValueType());
27596         break;
27597       }
27598     }
27599     // FIXME gcc accepts some relocatable values here too, but only in certain
27600     // memory models; it's complicated.
27601     return;
27602   }
27603   case 'i': {
27604     // Literal immediates are always ok.
27605     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27606       // Widen to 64 bits here to get it sign extended.
27607       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27608       break;
27609     }
27610
27611     // In any sort of PIC mode addresses need to be computed at runtime by
27612     // adding in a register or some sort of table lookup.  These can't
27613     // be used as immediates.
27614     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27615       return;
27616
27617     // If we are in non-pic codegen mode, we allow the address of a global (with
27618     // an optional displacement) to be used with 'i'.
27619     GlobalAddressSDNode *GA = nullptr;
27620     int64_t Offset = 0;
27621
27622     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27623     while (1) {
27624       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27625         Offset += GA->getOffset();
27626         break;
27627       } else if (Op.getOpcode() == ISD::ADD) {
27628         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27629           Offset += C->getZExtValue();
27630           Op = Op.getOperand(0);
27631           continue;
27632         }
27633       } else if (Op.getOpcode() == ISD::SUB) {
27634         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27635           Offset += -C->getZExtValue();
27636           Op = Op.getOperand(0);
27637           continue;
27638         }
27639       }
27640
27641       // Otherwise, this isn't something we can handle, reject it.
27642       return;
27643     }
27644
27645     const GlobalValue *GV = GA->getGlobal();
27646     // If we require an extra load to get this address, as in PIC mode, we
27647     // can't accept it.
27648     if (isGlobalStubReference(
27649             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27650       return;
27651
27652     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27653                                         GA->getValueType(0), Offset);
27654     break;
27655   }
27656   }
27657
27658   if (Result.getNode()) {
27659     Ops.push_back(Result);
27660     return;
27661   }
27662   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27663 }
27664
27665 std::pair<unsigned, const TargetRegisterClass *>
27666 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27667                                                 StringRef Constraint,
27668                                                 MVT VT) const {
27669   // First, see if this is a constraint that directly corresponds to an LLVM
27670   // register class.
27671   if (Constraint.size() == 1) {
27672     // GCC Constraint Letters
27673     switch (Constraint[0]) {
27674     default: break;
27675       // TODO: Slight differences here in allocation order and leaving
27676       // RIP in the class. Do they matter any more here than they do
27677       // in the normal allocation?
27678     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27679       if (Subtarget->is64Bit()) {
27680         if (VT == MVT::i32 || VT == MVT::f32)
27681           return std::make_pair(0U, &X86::GR32RegClass);
27682         if (VT == MVT::i16)
27683           return std::make_pair(0U, &X86::GR16RegClass);
27684         if (VT == MVT::i8 || VT == MVT::i1)
27685           return std::make_pair(0U, &X86::GR8RegClass);
27686         if (VT == MVT::i64 || VT == MVT::f64)
27687           return std::make_pair(0U, &X86::GR64RegClass);
27688         break;
27689       }
27690       // 32-bit fallthrough
27691     case 'Q':   // Q_REGS
27692       if (VT == MVT::i32 || VT == MVT::f32)
27693         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27694       if (VT == MVT::i16)
27695         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27696       if (VT == MVT::i8 || VT == MVT::i1)
27697         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27698       if (VT == MVT::i64)
27699         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27700       break;
27701     case 'r':   // GENERAL_REGS
27702     case 'l':   // INDEX_REGS
27703       if (VT == MVT::i8 || VT == MVT::i1)
27704         return std::make_pair(0U, &X86::GR8RegClass);
27705       if (VT == MVT::i16)
27706         return std::make_pair(0U, &X86::GR16RegClass);
27707       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27708         return std::make_pair(0U, &X86::GR32RegClass);
27709       return std::make_pair(0U, &X86::GR64RegClass);
27710     case 'R':   // LEGACY_REGS
27711       if (VT == MVT::i8 || VT == MVT::i1)
27712         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27713       if (VT == MVT::i16)
27714         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27715       if (VT == MVT::i32 || !Subtarget->is64Bit())
27716         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27717       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27718     case 'f':  // FP Stack registers.
27719       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27720       // value to the correct fpstack register class.
27721       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27722         return std::make_pair(0U, &X86::RFP32RegClass);
27723       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27724         return std::make_pair(0U, &X86::RFP64RegClass);
27725       return std::make_pair(0U, &X86::RFP80RegClass);
27726     case 'y':   // MMX_REGS if MMX allowed.
27727       if (!Subtarget->hasMMX()) break;
27728       return std::make_pair(0U, &X86::VR64RegClass);
27729     case 'Y':   // SSE_REGS if SSE2 allowed
27730       if (!Subtarget->hasSSE2()) break;
27731       // FALL THROUGH.
27732     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27733       if (!Subtarget->hasSSE1()) break;
27734
27735       switch (VT.SimpleTy) {
27736       default: break;
27737       // Scalar SSE types.
27738       case MVT::f32:
27739       case MVT::i32:
27740         return std::make_pair(0U, &X86::FR32RegClass);
27741       case MVT::f64:
27742       case MVT::i64:
27743         return std::make_pair(0U, &X86::FR64RegClass);
27744       // Vector types.
27745       case MVT::v16i8:
27746       case MVT::v8i16:
27747       case MVT::v4i32:
27748       case MVT::v2i64:
27749       case MVT::v4f32:
27750       case MVT::v2f64:
27751         return std::make_pair(0U, &X86::VR128RegClass);
27752       // AVX types.
27753       case MVT::v32i8:
27754       case MVT::v16i16:
27755       case MVT::v8i32:
27756       case MVT::v4i64:
27757       case MVT::v8f32:
27758       case MVT::v4f64:
27759         return std::make_pair(0U, &X86::VR256RegClass);
27760       case MVT::v8f64:
27761       case MVT::v16f32:
27762       case MVT::v16i32:
27763       case MVT::v8i64:
27764         return std::make_pair(0U, &X86::VR512RegClass);
27765       }
27766       break;
27767     }
27768   }
27769
27770   // Use the default implementation in TargetLowering to convert the register
27771   // constraint into a member of a register class.
27772   std::pair<unsigned, const TargetRegisterClass*> Res;
27773   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27774
27775   // Not found as a standard register?
27776   if (!Res.second) {
27777     // Map st(0) -> st(7) -> ST0
27778     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27779         tolower(Constraint[1]) == 's' &&
27780         tolower(Constraint[2]) == 't' &&
27781         Constraint[3] == '(' &&
27782         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27783         Constraint[5] == ')' &&
27784         Constraint[6] == '}') {
27785
27786       Res.first = X86::FP0+Constraint[4]-'0';
27787       Res.second = &X86::RFP80RegClass;
27788       return Res;
27789     }
27790
27791     // GCC allows "st(0)" to be called just plain "st".
27792     if (StringRef("{st}").equals_lower(Constraint)) {
27793       Res.first = X86::FP0;
27794       Res.second = &X86::RFP80RegClass;
27795       return Res;
27796     }
27797
27798     // flags -> EFLAGS
27799     if (StringRef("{flags}").equals_lower(Constraint)) {
27800       Res.first = X86::EFLAGS;
27801       Res.second = &X86::CCRRegClass;
27802       return Res;
27803     }
27804
27805     // 'A' means EAX + EDX.
27806     if (Constraint == "A") {
27807       Res.first = X86::EAX;
27808       Res.second = &X86::GR32_ADRegClass;
27809       return Res;
27810     }
27811     return Res;
27812   }
27813
27814   // Otherwise, check to see if this is a register class of the wrong value
27815   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27816   // turn into {ax},{dx}.
27817   // MVT::Other is used to specify clobber names.
27818   if (Res.second->hasType(VT) || VT == MVT::Other)
27819     return Res;   // Correct type already, nothing to do.
27820
27821   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27822   // return "eax". This should even work for things like getting 64bit integer
27823   // registers when given an f64 type.
27824   const TargetRegisterClass *Class = Res.second;
27825   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27826       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27827     unsigned Size = VT.getSizeInBits();
27828     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27829                                   : Size == 16 ? MVT::i16
27830                                   : Size == 32 ? MVT::i32
27831                                   : Size == 64 ? MVT::i64
27832                                   : MVT::Other;
27833     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27834     if (DestReg > 0) {
27835       Res.first = DestReg;
27836       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27837                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27838                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27839                  : &X86::GR64RegClass;
27840       assert(Res.second->contains(Res.first) && "Register in register class");
27841     } else {
27842       // No register found/type mismatch.
27843       Res.first = 0;
27844       Res.second = nullptr;
27845     }
27846   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27847              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27848              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27849              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27850              Class == &X86::VR512RegClass) {
27851     // Handle references to XMM physical registers that got mapped into the
27852     // wrong class.  This can happen with constraints like {xmm0} where the
27853     // target independent register mapper will just pick the first match it can
27854     // find, ignoring the required type.
27855
27856     if (VT == MVT::f32 || VT == MVT::i32)
27857       Res.second = &X86::FR32RegClass;
27858     else if (VT == MVT::f64 || VT == MVT::i64)
27859       Res.second = &X86::FR64RegClass;
27860     else if (X86::VR128RegClass.hasType(VT))
27861       Res.second = &X86::VR128RegClass;
27862     else if (X86::VR256RegClass.hasType(VT))
27863       Res.second = &X86::VR256RegClass;
27864     else if (X86::VR512RegClass.hasType(VT))
27865       Res.second = &X86::VR512RegClass;
27866     else {
27867       // Type mismatch and not a clobber: Return an error;
27868       Res.first = 0;
27869       Res.second = nullptr;
27870     }
27871   }
27872
27873   return Res;
27874 }
27875
27876 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27877                                             const AddrMode &AM, Type *Ty,
27878                                             unsigned AS) const {
27879   // Scaling factors are not free at all.
27880   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27881   // will take 2 allocations in the out of order engine instead of 1
27882   // for plain addressing mode, i.e. inst (reg1).
27883   // E.g.,
27884   // vaddps (%rsi,%drx), %ymm0, %ymm1
27885   // Requires two allocations (one for the load, one for the computation)
27886   // whereas:
27887   // vaddps (%rsi), %ymm0, %ymm1
27888   // Requires just 1 allocation, i.e., freeing allocations for other operations
27889   // and having less micro operations to execute.
27890   //
27891   // For some X86 architectures, this is even worse because for instance for
27892   // stores, the complex addressing mode forces the instruction to use the
27893   // "load" ports instead of the dedicated "store" port.
27894   // E.g., on Haswell:
27895   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27896   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27897   if (isLegalAddressingMode(DL, AM, Ty, AS))
27898     // Scale represents reg2 * scale, thus account for 1
27899     // as soon as we use a second register.
27900     return AM.Scale != 0;
27901   return -1;
27902 }
27903
27904 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27905   // Integer division on x86 is expensive. However, when aggressively optimizing
27906   // for code size, we prefer to use a div instruction, as it is usually smaller
27907   // than the alternative sequence.
27908   // The exception to this is vector division. Since x86 doesn't have vector
27909   // integer division, leaving the division as-is is a loss even in terms of
27910   // size, because it will have to be scalarized, while the alternative code
27911   // sequence can be performed in vector form.
27912   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27913                                    Attribute::MinSize);
27914   return OptSize && !VT.isVector();
27915 }
27916
27917 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27918        TargetLowering::ArgListTy& Args) const {
27919   // The MCU psABI requires some arguments to be passed in-register.
27920   // For regular calls, the inreg arguments are marked by the front-end.
27921   // However, for compiler generated library calls, we have to patch this
27922   // up here.
27923   if (!Subtarget->isTargetMCU() || !Args.size())
27924     return;
27925
27926   unsigned FreeRegs = 3;
27927   for (auto &Arg : Args) {
27928     // For library functions, we do not expect any fancy types.
27929     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27930     unsigned SizeInRegs = (Size + 31) / 32;
27931     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27932       continue;
27933
27934     Arg.isInReg = true;
27935     FreeRegs -= SizeInRegs;
27936     if (!FreeRegs)
27937       break;
27938   }
27939 }