lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/Analysis/EHPersonalities.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/WinEHFuncInfo.h"
  37 #include "llvm/IR/CallSite.h"
  38 #include "llvm/IR/CallingConv.h"
  39 #include "llvm/IR/Constants.h"
  40 #include "llvm/IR/DerivedTypes.h"
  41 #include "llvm/IR/Function.h"
  42 #include "llvm/IR/GlobalAlias.h"
  43 #include "llvm/IR/GlobalVariable.h"
  44 #include "llvm/IR/Instructions.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/MC/MCAsmInfo.h"
  47 #include "llvm/MC/MCContext.h"
  48 #include "llvm/MC/MCExpr.h"
  49 #include "llvm/MC/MCSymbol.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/Debug.h"
  52 #include "llvm/Support/ErrorHandling.h"
  53 #include "llvm/Support/MathExtras.h"
  54 #include "llvm/Target/TargetOptions.h"
  55 #include "X86IntrinsicsInfo.h"
  56 #include <bitset>
  57 #include <numeric>
  58 #include <cctype>
  59 using namespace llvm;
  60
  61 #define DEBUG_TYPE "x86-isel"
  62
  63 STATISTIC(NumTailCalls, "Number of tail calls");
  64
  65 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  66     "x86-experimental-vector-widening-legalization", cl::init(false),
  67     cl::desc("Enable an experimental vector type legalization through widening "
  68              "rather than promotion."),
  69     cl::Hidden);
  70
  71 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  72                                      const X86Subtarget &STI)
  73     : TargetLowering(TM), Subtarget(&STI) {
  74   X86ScalarSSEf64 = Subtarget->hasSSE2();
  75   X86ScalarSSEf32 = Subtarget->hasSSE1();
  76   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  77
  78   // Set up the TargetLowering object.
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 203   // this operation.
 204   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 205   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 206
 207   if (!Subtarget->useSoftFloat()) {
 208     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 209     // are Legal, f80 is custom lowered.
 210     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 212
 213     if (X86ScalarSSEf32) {
 214       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 215       // f32 and f64 cases are Legal, f80 case is not
 216       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 217     } else {
 218       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 219       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 220     }
 221   } else {
 222     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 223     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
 224     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
 225   }
 226
 227   // Handle FP_TO_UINT by promoting the destination to a larger signed
 228   // conversion.
 229   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 230   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 231   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 232
 233   if (Subtarget->is64Bit()) {
 234     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 235       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 236       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 237       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 238     } else {
 239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 240       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 241     }
 242   } else if (!Subtarget->useSoftFloat()) {
 243     // Since AVX is a superset of SSE3, only check for SSE here.
 244     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 245       // Expand FP_TO_UINT into a select.
 246       // FIXME: We would like to use a Custom expander here eventually to do
 247       // the optimal thing for SSE vs. the default expansion in the legalizer.
 248       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 249     else
 250       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254
 255     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 256   }
 257
 258   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 259   if (!X86ScalarSSEf64) {
 260     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 261     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 262     if (Subtarget->is64Bit()) {
 263       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 264       // Without SSE, i64->f64 goes through memory.
 265       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 266     }
 267   }
 268
 269   // Scalar integer divide and remainder are lowered to use operations that
 270   // produce two results, to match the available instructions. This exposes
 271   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 272   // into a single instruction.
 273   //
 274   // Scalar integer multiply-high is also lowered to use two-result
 275   // operations, to match the available instructions. However, plain multiply
 276   // (low) operations are left as Legal, as there are single-result
 277   // instructions for this in x86. Using the two-result multiply instructions
 278   // when both high and low results are needed must be arranged by dagcombine.
 279   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 280     setOperationAction(ISD::MULHS, VT, Expand);
 281     setOperationAction(ISD::MULHU, VT, Expand);
 282     setOperationAction(ISD::SDIV, VT, Expand);
 283     setOperationAction(ISD::UDIV, VT, Expand);
 284     setOperationAction(ISD::SREM, VT, Expand);
 285     setOperationAction(ISD::UREM, VT, Expand);
 286
 287     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 288     setOperationAction(ISD::ADDC, VT, Custom);
 289     setOperationAction(ISD::ADDE, VT, Custom);
 290     setOperationAction(ISD::SUBC, VT, Custom);
 291     setOperationAction(ISD::SUBE, VT, Custom);
 292   }
 293
 294   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 295   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 296   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 298   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 299   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 300   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 301   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 305   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 306   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 307   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 310   if (Subtarget->is64Bit())
 311     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 312   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 313   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 314   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 315   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 316
 317   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 318     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 319     // is. We should promote the value to 64-bits to solve this.
 320     // This is what the CRT headers do - `fmodf` is an inline header
 321     // function casting to f64 and calling `fmod`.
 322     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 323   } else {
 324     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 325   }
 326
 327   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 328   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 329   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 330
 331   // Promote the i8 variants and force them on up to i32 which has a shorter
 332   // encoding.
 333   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 334   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 335   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 336   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 337   if (Subtarget->hasBMI()) {
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 339     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 342   } else {
 343     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 344     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 345     if (Subtarget->is64Bit())
 346       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasLZCNT()) {
 350     // When promoting the i8 variants, force them to i32 for a shorter
 351     // encoding.
 352     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 353     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 354     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 355     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 356     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 358     if (Subtarget->is64Bit())
 359       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 360   } else {
 361     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 362     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 363     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 364     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 365     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 366     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 367     if (Subtarget->is64Bit()) {
 368       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 369       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 370     }
 371   }
 372
 373   // Special handling for half-precision floating point conversions.
 374   // If we don't have F16C support, then lower half float conversions
 375   // into library calls.
 376   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 377     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 378     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 379   }
 380
 381   // There's never any support for operations beyond MVT::f32.
 382   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 383   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 384   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 385   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 386
 387   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 388   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 389   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 390   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 391   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 392   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 393
 394   if (Subtarget->hasPOPCNT()) {
 395     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 396   } else {
 397     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 398     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 399     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 400     if (Subtarget->is64Bit())
 401       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 402   }
 403
 404   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 405
 406   if (!Subtarget->hasMOVBE())
 407     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 408
 409   // These should be promoted to a larger select which is supported.
 410   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 411   // X86 wants to expand cmov itself.
 412   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 413   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 414   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 415   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 416   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 417   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 419   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 420   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 421   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 422   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 423   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 424   setOperationAction(ISD::SETCCE          , MVT::i8   , Custom);
 425   setOperationAction(ISD::SETCCE          , MVT::i16  , Custom);
 426   setOperationAction(ISD::SETCCE          , MVT::i32  , Custom);
 427   if (Subtarget->is64Bit()) {
 428     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 429     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 430     setOperationAction(ISD::SETCCE        , MVT::i64  , Custom);
 431   }
 432   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 433   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 434   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 435   // support continuation, user-level threading, and etc.. As a result, no
 436   // other SjLj exception interfaces are implemented and please don't build
 437   // your own exception handling based on them.
 438   // LLVM/Clang supports zero-cost DWARF exception handling.
 439   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 440   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 441
 442   // Darwin ABI issue.
 443   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 444   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 445   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 446   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 447   if (Subtarget->is64Bit())
 448     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 449   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 450   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 451   if (Subtarget->is64Bit()) {
 452     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 453     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 454     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 455     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 456     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 457   }
 458   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 459   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 460   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 461   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 462   if (Subtarget->is64Bit()) {
 463     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 464     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 465     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 466   }
 467
 468   if (Subtarget->hasSSE1())
 469     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 470
 471   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 472
 473   // Expand certain atomics
 474   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 475     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 476     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 477     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 478   }
 479
 480   if (Subtarget->hasCmpxchg16b()) {
 481     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 482   }
 483
 484   // FIXME - use subtarget debug flags
 485   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 486       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 487     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 488   }
 489
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 491   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 492
 493   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 494   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 495
 496   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 497   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 498
 499   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 500   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 501   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 502   if (Subtarget->is64Bit()) {
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 515
 516   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 517   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 518   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 519
 520   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 521     // f32 and f64 use SSE.
 522     // Set up the FP register classes.
 523     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 524     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 525
 526     // Use ANDPD to simulate FABS.
 527     setOperationAction(ISD::FABS , MVT::f64, Custom);
 528     setOperationAction(ISD::FABS , MVT::f32, Custom);
 529
 530     // Use XORP to simulate FNEG.
 531     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 532     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 533
 534     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 536     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 537
 538     // Lower this to FGETSIGNx86 plus an AND.
 539     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 540     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 541
 542     // We don't support sin/cos/fmod
 543     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 544     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 545     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 546     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 547     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 548     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 549
 550     // Expand FP immediates into loads from the stack, except for the special
 551     // cases we handle.
 552     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 553     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 554   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 555     // Use SSE for f32, x87 for f64.
 556     // Set up the FP register classes.
 557     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 558     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 559
 560     // Use ANDPS to simulate FABS.
 561     setOperationAction(ISD::FABS , MVT::f32, Custom);
 562
 563     // Use XORP to simulate FNEG.
 564     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 565
 566     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 567
 568     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 571
 572     // We don't support sin/cos/fmod
 573     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 574     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 575     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!TM.Options.UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 586       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 587       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 588     }
 589   } else if (!Subtarget->useSoftFloat()) {
 590     // f32 and f64 in x87.
 591     // Set up the FP register classes.
 592     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 593     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 594
 595     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 596     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 598     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 599
 600     if (!TM.Options.UnsafeFPMath) {
 601       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 602       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 604       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 606       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 607     }
 608     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 612     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 616   }
 617
 618   // We don't support FMA.
 619   setOperationAction(ISD::FMA, MVT::f64, Expand);
 620   setOperationAction(ISD::FMA, MVT::f32, Expand);
 621
 622   // Long double always uses X87.
 623   if (!Subtarget->useSoftFloat()) {
 624     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 625     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 626     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 627     {
 628       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 629       addLegalFPImmediate(TmpFlt);  // FLD0
 630       TmpFlt.changeSign();
 631       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 632
 633       bool ignored;
 634       APFloat TmpFlt2(+1.0);
 635       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 636                       &ignored);
 637       addLegalFPImmediate(TmpFlt2);  // FLD1
 638       TmpFlt2.changeSign();
 639       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 640     }
 641
 642     if (!TM.Options.UnsafeFPMath) {
 643       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 644       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 645       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 646     }
 647
 648     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 649     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 650     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 651     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 652     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 653     setOperationAction(ISD::FMA, MVT::f80, Expand);
 654   }
 655
 656   // Always use a library call for pow.
 657   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 659   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 660
 661   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 663   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 665   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 666   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 667   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 668
 669   // First set operation action for all vector types to either promote
 670   // (for widening) or expand (for scalarization). Then we will selectively
 671   // turn on ones that can be effectively codegen'd.
 672   for (MVT VT : MVT::vector_valuetypes()) {
 673     setOperationAction(ISD::ADD , VT, Expand);
 674     setOperationAction(ISD::SUB , VT, Expand);
 675     setOperationAction(ISD::FADD, VT, Expand);
 676     setOperationAction(ISD::FNEG, VT, Expand);
 677     setOperationAction(ISD::FSUB, VT, Expand);
 678     setOperationAction(ISD::MUL , VT, Expand);
 679     setOperationAction(ISD::FMUL, VT, Expand);
 680     setOperationAction(ISD::SDIV, VT, Expand);
 681     setOperationAction(ISD::UDIV, VT, Expand);
 682     setOperationAction(ISD::FDIV, VT, Expand);
 683     setOperationAction(ISD::SREM, VT, Expand);
 684     setOperationAction(ISD::UREM, VT, Expand);
 685     setOperationAction(ISD::LOAD, VT, Expand);
 686     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 687     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 688     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 689     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 691     setOperationAction(ISD::FABS, VT, Expand);
 692     setOperationAction(ISD::FSIN, VT, Expand);
 693     setOperationAction(ISD::FSINCOS, VT, Expand);
 694     setOperationAction(ISD::FCOS, VT, Expand);
 695     setOperationAction(ISD::FSINCOS, VT, Expand);
 696     setOperationAction(ISD::FREM, VT, Expand);
 697     setOperationAction(ISD::FMA,  VT, Expand);
 698     setOperationAction(ISD::FPOWI, VT, Expand);
 699     setOperationAction(ISD::FSQRT, VT, Expand);
 700     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 701     setOperationAction(ISD::FFLOOR, VT, Expand);
 702     setOperationAction(ISD::FCEIL, VT, Expand);
 703     setOperationAction(ISD::FTRUNC, VT, Expand);
 704     setOperationAction(ISD::FRINT, VT, Expand);
 705     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 706     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 707     setOperationAction(ISD::MULHS, VT, Expand);
 708     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 709     setOperationAction(ISD::MULHU, VT, Expand);
 710     setOperationAction(ISD::SDIVREM, VT, Expand);
 711     setOperationAction(ISD::UDIVREM, VT, Expand);
 712     setOperationAction(ISD::FPOW, VT, Expand);
 713     setOperationAction(ISD::CTPOP, VT, Expand);
 714     setOperationAction(ISD::CTTZ, VT, Expand);
 715     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 716     setOperationAction(ISD::CTLZ, VT, Expand);
 717     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 718     setOperationAction(ISD::SHL, VT, Expand);
 719     setOperationAction(ISD::SRA, VT, Expand);
 720     setOperationAction(ISD::SRL, VT, Expand);
 721     setOperationAction(ISD::ROTL, VT, Expand);
 722     setOperationAction(ISD::ROTR, VT, Expand);
 723     setOperationAction(ISD::BSWAP, VT, Expand);
 724     setOperationAction(ISD::SETCC, VT, Expand);
 725     setOperationAction(ISD::FLOG, VT, Expand);
 726     setOperationAction(ISD::FLOG2, VT, Expand);
 727     setOperationAction(ISD::FLOG10, VT, Expand);
 728     setOperationAction(ISD::FEXP, VT, Expand);
 729     setOperationAction(ISD::FEXP2, VT, Expand);
 730     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 731     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 732     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 734     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 735     setOperationAction(ISD::TRUNCATE, VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 738     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 739     setOperationAction(ISD::VSELECT, VT, Expand);
 740     setOperationAction(ISD::SELECT_CC, VT, Expand);
 741     for (MVT InnerVT : MVT::vector_valuetypes()) {
 742       setTruncStoreAction(InnerVT, VT, Expand);
 743
 744       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 745       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 746
 747       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 748       // types, we have to deal with them whether we ask for Expansion or not.
 749       // Setting Expand causes its own optimisation problems though, so leave
 750       // them legal.
 751       if (VT.getVectorElementType() == MVT::i1)
 752         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 753
 754       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 755       // split/scalarized right now.
 756       if (VT.getVectorElementType() == MVT::f16)
 757         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 758     }
 759   }
 760
 761   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 762   // with -msoft-float, disable use of MMX as well.
 763   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 764     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 765     // No operations on x86mmx supported, everything uses intrinsics.
 766   }
 767
 768   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 769   // into smaller operations.
 770   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 771     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 772     setOperationAction(ISD::AND,                MMXTy,      Expand);
 773     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 774     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 775     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 776     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 777     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 778   }
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780
 781   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 782     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 783
 784     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 789     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 791     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 792     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 794     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 797     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 798   }
 799
 800   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 801     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 802
 803     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 804     // registers cannot be used even for integer operations.
 805     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 808     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 809
 810     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 814     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 816     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 817     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 819     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 833
 834     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 835     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 836     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 837     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 838
 839     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 842     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 843
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 845     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 848     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 849
 850     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 853     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 854
 855     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 858     // ISD::CTTZ v2i64 - scalarization is faster.
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 861     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 862     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 863
 864     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 865     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 866       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 867       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 868       setOperationAction(ISD::VSELECT,            VT, Custom);
 869       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 870     }
 871
 872     // We support custom legalizing of sext and anyext loads for specific
 873     // memory vector types which we can load as a scalar (or sequence of
 874     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 875     // loads these must work with a single scalar load.
 876     for (MVT VT : MVT::integer_vector_valuetypes()) {
 877       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 878       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 879       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 882       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 883       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 886     }
 887
 888     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 889     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 890     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 891     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 892     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 893     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 894     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 895     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 896
 897     if (Subtarget->is64Bit()) {
 898       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 899       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 900     }
 901
 902     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 903     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 904       setOperationAction(ISD::AND,    VT, Promote);
 905       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 906       setOperationAction(ISD::OR,     VT, Promote);
 907       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 908       setOperationAction(ISD::XOR,    VT, Promote);
 909       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 910       setOperationAction(ISD::LOAD,   VT, Promote);
 911       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 912       setOperationAction(ISD::SELECT, VT, Promote);
 913       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 914     }
 915
 916     // Custom lower v2i64 and v2f64 selects.
 917     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 918     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 919     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 920     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 921
 922     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 923     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 924
 925     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 926
 927     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 928     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 929     // As there is no 64-bit GPR available, we need build a special custom
 930     // sequence to convert from v2i32 to v2f32.
 931     if (!Subtarget->is64Bit())
 932       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 933
 934     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 935     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 936
 937     for (MVT VT : MVT::fp_vector_valuetypes())
 938       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 939
 940     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 941     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 942     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 943   }
 944
 945   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 946     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 947       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 948       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 949       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 950       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 951       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 952     }
 953
 954     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 958     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 959     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 960     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 961     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 962
 963     // FIXME: Do we need to handle scalar-to-vector here?
 964     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 965
 966     // We directly match byte blends in the backend as they match the VSELECT
 967     // condition form.
 968     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 969
 970     // SSE41 brings specific instructions for doing vector sign extend even in
 971     // cases where we don't have SRA.
 972     for (MVT VT : MVT::integer_vector_valuetypes()) {
 973       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 974       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 975       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 976     }
 977
 978     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 981     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 982     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 983     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 984     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 985
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 988     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 989     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 990     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 991     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 992
 993     // i8 and i16 vectors are custom because the source register and source
 994     // source memory operand types are not the same width.  f32 vectors are
 995     // custom since the immediate controlling the insert encodes additional
 996     // information.
 997     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 998     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 999     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1000     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1001
1002     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1003     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1004     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1005     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1006
1007     // FIXME: these should be Legal, but that's only for the case where
1008     // the index is constant.  For now custom expand to deal with that.
1009     if (Subtarget->is64Bit()) {
1010       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1011       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1012     }
1013   }
1014
1015   if (Subtarget->hasSSE2()) {
1016     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1017     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1018     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1019
1020     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1021     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1022
1023     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1024     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1025
1026     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1027     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1028
1029     // In the customized shift lowering, the legal cases in AVX2 will be
1030     // recognized.
1031     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1032     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1033
1034     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1035     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1036
1037     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1038     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1039   }
1040
1041   if (Subtarget->hasXOP()) {
1042     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1046     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1047     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1048     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1049     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1050   }
1051
1052   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1053     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1055     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1056     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1057     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1058     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1059
1060     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1062     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1063
1064     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1065     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1066     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1067     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1068     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1070     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1071     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1072     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1073     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1074     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1075     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1076
1077     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1078     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1079     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1080     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1081     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1083     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1084     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1085     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1086     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1087     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1088     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1089
1090     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1091     // even though v8i16 is a legal type.
1092     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1094     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1095
1096     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1097     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1098     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1099
1100     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1101     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1102
1103     for (MVT VT : MVT::fp_vector_valuetypes())
1104       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1105
1106     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1107     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1108
1109     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1110     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1111
1112     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1113     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1114
1115     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1116     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1117     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1118     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1119
1120     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1121     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1122     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1123
1124     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1125     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1126     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1127     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1128     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1129     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1130     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1131     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1132     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1133     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1134     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1135     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1136
1137     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1138     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1139     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1140     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1141
1142     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1146     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1147     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1148     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1149     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1150
1151     if (Subtarget->hasAnyFMA()) {
1152       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1154       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1155       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1156       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1157       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1158     }
1159
1160     if (Subtarget->hasInt256()) {
1161       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1162       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1163       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1164       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1165
1166       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1167       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1168       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1169       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1170
1171       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1172       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1173       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1174       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1175
1176       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1177       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1178       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1179       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1180
1181       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1182       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1183       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1184       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1185       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1186       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1187       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1188       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1189       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1190       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1191       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1192       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1193
1194       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1195       // when we have a 256bit-wide blend with immediate.
1196       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1197
1198       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1201       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1202       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1203       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1204       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1205
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1208       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1209       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1210       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1211       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1212     } else {
1213       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1214       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1215       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1216       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1217
1218       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1219       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1220       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1221       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1222
1223       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1224       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1225       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1226       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1227
1228       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1229       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1230       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1231       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1232       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1233       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1234       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1235       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1236       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1237       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1238       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1239       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1240     }
1241
1242     // In the customized shift lowering, the legal cases in AVX2 will be
1243     // recognized.
1244     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1245     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1246
1247     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1248     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1249
1250     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1251     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1252
1253     // Custom lower several nodes for 256-bit types.
1254     for (MVT VT : MVT::vector_valuetypes()) {
1255       if (VT.getScalarSizeInBits() >= 32) {
1256         setOperationAction(ISD::MLOAD,  VT, Legal);
1257         setOperationAction(ISD::MSTORE, VT, Legal);
1258       }
1259       // Extract subvector is special because the value type
1260       // (result) is 128-bit but the source is 256-bit wide.
1261       if (VT.is128BitVector()) {
1262         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1263       }
1264       // Do not attempt to custom lower other non-256-bit vectors
1265       if (!VT.is256BitVector())
1266         continue;
1267
1268       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1269       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1270       setOperationAction(ISD::VSELECT,            VT, Custom);
1271       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1272       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1273       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1274       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1275       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1276     }
1277
1278     if (Subtarget->hasInt256())
1279       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1280
1281     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1282     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1283       setOperationAction(ISD::AND,    VT, Promote);
1284       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1285       setOperationAction(ISD::OR,     VT, Promote);
1286       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1287       setOperationAction(ISD::XOR,    VT, Promote);
1288       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1289       setOperationAction(ISD::LOAD,   VT, Promote);
1290       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1291       setOperationAction(ISD::SELECT, VT, Promote);
1292       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1293     }
1294   }
1295
1296   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1297     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1298     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1299     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1300     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1301
1302     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1303     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1304     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1305
1306     for (MVT VT : MVT::fp_vector_valuetypes())
1307       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1308
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1317     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1318     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1319     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1320     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1321
1322     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1323     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1324     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1325     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1326     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1327     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1328     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1329     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1330     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1331     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1332     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1333     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1334     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1335     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1336
1337     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1338     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1339     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1340     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1341     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1342     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1343     setOperationAction(ISD::FABS,               MVT::v16f32, Custom);
1344
1345     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1346     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1347     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1348     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1349     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1350     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1351     setOperationAction(ISD::FABS,               MVT::v8f64, Custom);
1352     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1353     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1354
1355     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1356     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1357     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1358     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1359     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1360     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1361     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1362     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1363     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1364     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1365     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1366     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1367     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1368     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1369     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1370     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1371
1372     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1373     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1374     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1375     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1376     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1377     if (Subtarget->hasVLX()){
1378       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1379       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1380       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1381       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1382       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1383
1384       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1385       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1386       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1387       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1388       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1389     } else {
1390       setOperationAction(ISD::MLOAD,    MVT::v8i32, Custom);
1391       setOperationAction(ISD::MLOAD,    MVT::v8f32, Custom);
1392       setOperationAction(ISD::MSTORE,   MVT::v8i32, Custom);
1393       setOperationAction(ISD::MSTORE,   MVT::v8f32, Custom);
1394     }
1395     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1396     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1397     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1398     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1399     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1400     if (Subtarget->hasDQI()) {
1401       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1402       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1403
1404       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1405       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1406       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1407       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1408       if (Subtarget->hasVLX()) {
1409         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1410         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1411         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1412         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1413         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1414         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1415         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1416         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1417       }
1418     }
1419     if (Subtarget->hasVLX()) {
1420       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1421       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1422       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1423       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1424       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1425       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1426       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1427       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1428     }
1429     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1430     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1431     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1432     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1433     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1434     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1435     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1436     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1437     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1438     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1439     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1440     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1441     if (Subtarget->hasDQI()) {
1442       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1443       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1444     }
1445     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1446     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1447     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1448     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1449     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1450     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1451     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1452     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1453     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1454     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1455
1456     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1457     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1458     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1459     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1460     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1,   Custom);
1461
1462     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1463     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1464
1465     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1466
1467     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1468     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1469     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v16i1, Custom);
1470     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1471     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1472     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1473     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1474     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1475     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1476     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1477     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1478     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1479
1480     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1481     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1482     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1483     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1484     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1485     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1486     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1487     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1488
1489     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1490     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1491
1492     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1493     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1494
1495     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1496
1497     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1498     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1499
1500     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1501     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1502
1503     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1504     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1505
1506     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1507     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1508     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1509     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1510     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1511     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1512
1513     if (Subtarget->hasCDI()) {
1514       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1515       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1516       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1517       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1518
1519       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1520       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1521       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1522       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1523       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1524       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1525       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1526       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1527
1528       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1529       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1530
1531       if (Subtarget->hasVLX()) {
1532         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1533         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1534         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1535         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1536         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1537         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1538         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1539         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1540
1541         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1542         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1543         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1544         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1545       } else {
1546         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1547         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1548         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1549         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1550         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1551         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1552         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1553         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1554       }
1555     } // Subtarget->hasCDI()
1556
1557     if (Subtarget->hasDQI()) {
1558       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1559       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1560       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1561     }
1562     // Custom lower several nodes.
1563     for (MVT VT : MVT::vector_valuetypes()) {
1564       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1565       if (EltSize == 1) {
1566         setOperationAction(ISD::AND, VT, Legal);
1567         setOperationAction(ISD::OR,  VT, Legal);
1568         setOperationAction(ISD::XOR,  VT, Legal);
1569       }
1570       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1571         setOperationAction(ISD::MGATHER,  VT, Custom);
1572         setOperationAction(ISD::MSCATTER, VT, Custom);
1573       }
1574       // Extract subvector is special because the value type
1575       // (result) is 256/128-bit but the source is 512-bit wide.
1576       if (VT.is128BitVector() || VT.is256BitVector()) {
1577         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1578       }
1579       if (VT.getVectorElementType() == MVT::i1)
1580         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1581
1582       // Do not attempt to custom lower other non-512-bit vectors
1583       if (!VT.is512BitVector())
1584         continue;
1585
1586       if (EltSize >= 32) {
1587         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1588         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1589         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1590         setOperationAction(ISD::VSELECT,             VT, Legal);
1591         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1592         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1593         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1594         setOperationAction(ISD::MLOAD,               VT, Legal);
1595         setOperationAction(ISD::MSTORE,              VT, Legal);
1596       }
1597     }
1598     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1599       setOperationAction(ISD::SELECT, VT, Promote);
1600       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1601     }
1602   }// has  AVX-512
1603
1604   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1605     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1606     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1607
1608     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1609     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1610
1611     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1612     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1613     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1614     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1615     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1616     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1617     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1618     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1619     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1620     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1621     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1622     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1623     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1624     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1625     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1626     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1627     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1628     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1629     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1630     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1631     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1632     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1633     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1634     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1635     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1636     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1637     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1638     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1639     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1640     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1641     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1642     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1643     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1644     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1645     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1646     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1647     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1648     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1649     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1650     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1651     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1652     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1653
1654     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1655     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1656     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1657     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1658     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1659     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1660     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1661     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1662
1663     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1664     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1665     if (Subtarget->hasVLX())
1666       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1667
1668     if (Subtarget->hasCDI()) {
1669       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1670       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1671       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1672       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1673     }
1674
1675     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1676       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1677       setOperationAction(ISD::VSELECT,             VT, Legal);
1678     }
1679   }
1680
1681   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1682     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1683     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1684
1685     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1686     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1687     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1688     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1689     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1690     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1691     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1692     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1693     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1694     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1695     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1696     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1697
1698     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1699     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1700     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1701     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1702     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1703     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1704     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1705     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1706
1707     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1708     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1709     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1710     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1711     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1712     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1713     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1714     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1715   }
1716
1717   // We want to custom lower some of our intrinsics.
1718   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1719   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1720   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1721   if (!Subtarget->is64Bit()) {
1722     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1723     setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i64, Custom);
1724   }
1725
1726   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1727   // handle type legalization for these operations here.
1728   //
1729   // FIXME: We really should do custom legalization for addition and
1730   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1731   // than generic legalization for 64-bit multiplication-with-overflow, though.
1732   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1733     if (VT == MVT::i64 && !Subtarget->is64Bit())
1734       continue;
1735     // Add/Sub/Mul with overflow operations are custom lowered.
1736     setOperationAction(ISD::SADDO, VT, Custom);
1737     setOperationAction(ISD::UADDO, VT, Custom);
1738     setOperationAction(ISD::SSUBO, VT, Custom);
1739     setOperationAction(ISD::USUBO, VT, Custom);
1740     setOperationAction(ISD::SMULO, VT, Custom);
1741     setOperationAction(ISD::UMULO, VT, Custom);
1742   }
1743
1744   if (!Subtarget->is64Bit()) {
1745     // These libcalls are not available in 32-bit.
1746     setLibcallName(RTLIB::SHL_I128, nullptr);
1747     setLibcallName(RTLIB::SRL_I128, nullptr);
1748     setLibcallName(RTLIB::SRA_I128, nullptr);
1749   }
1750
1751   // Combine sin / cos into one node or libcall if possible.
1752   if (Subtarget->hasSinCos()) {
1753     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1754     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1755     if (Subtarget->isTargetDarwin()) {
1756       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1757       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1758       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1759       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1760     }
1761   }
1762
1763   if (Subtarget->isTargetWin64()) {
1764     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1765     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1766     setOperationAction(ISD::SREM, MVT::i128, Custom);
1767     setOperationAction(ISD::UREM, MVT::i128, Custom);
1768     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1769     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1770   }
1771
1772   // We have target-specific dag combine patterns for the following nodes:
1773   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1774   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1775   setTargetDAGCombine(ISD::BITCAST);
1776   setTargetDAGCombine(ISD::VSELECT);
1777   setTargetDAGCombine(ISD::SELECT);
1778   setTargetDAGCombine(ISD::SHL);
1779   setTargetDAGCombine(ISD::SRA);
1780   setTargetDAGCombine(ISD::SRL);
1781   setTargetDAGCombine(ISD::OR);
1782   setTargetDAGCombine(ISD::AND);
1783   setTargetDAGCombine(ISD::ADD);
1784   setTargetDAGCombine(ISD::FADD);
1785   setTargetDAGCombine(ISD::FSUB);
1786   setTargetDAGCombine(ISD::FNEG);
1787   setTargetDAGCombine(ISD::FMA);
1788   setTargetDAGCombine(ISD::SUB);
1789   setTargetDAGCombine(ISD::LOAD);
1790   setTargetDAGCombine(ISD::MLOAD);
1791   setTargetDAGCombine(ISD::STORE);
1792   setTargetDAGCombine(ISD::MSTORE);
1793   setTargetDAGCombine(ISD::TRUNCATE);
1794   setTargetDAGCombine(ISD::ZERO_EXTEND);
1795   setTargetDAGCombine(ISD::ANY_EXTEND);
1796   setTargetDAGCombine(ISD::SIGN_EXTEND);
1797   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1798   setTargetDAGCombine(ISD::SINT_TO_FP);
1799   setTargetDAGCombine(ISD::UINT_TO_FP);
1800   setTargetDAGCombine(ISD::SETCC);
1801   setTargetDAGCombine(ISD::BUILD_VECTOR);
1802   setTargetDAGCombine(ISD::MUL);
1803   setTargetDAGCombine(ISD::XOR);
1804
1805   computeRegisterProperties(Subtarget->getRegisterInfo());
1806
1807   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1808   MaxStoresPerMemsetOptSize = 8;
1809   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1810   MaxStoresPerMemcpyOptSize = 4;
1811   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1812   MaxStoresPerMemmoveOptSize = 4;
1813   setPrefLoopAlignment(4); // 2^4 bytes.
1814
1815   // A predictable cmov does not hurt on an in-order CPU.
1816   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1817   PredictableSelectIsExpensive = !Subtarget->isAtom();
1818   EnableExtLdPromotion = true;
1819   setPrefFunctionAlignment(4); // 2^4 bytes.
1820
1821   verifyIntrinsicTables();
1822 }
1823
1824 // This has so far only been implemented for 64-bit MachO.
1825 bool X86TargetLowering::useLoadStackGuardNode() const {
1826   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1827 }
1828
1829 TargetLoweringBase::LegalizeTypeAction
1830 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1831   if (ExperimentalVectorWideningLegalization &&
1832       VT.getVectorNumElements() != 1 &&
1833       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1834     return TypeWidenVector;
1835
1836   return TargetLoweringBase::getPreferredVectorAction(VT);
1837 }
1838
1839 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1840                                           EVT VT) const {
1841   if (!VT.isVector())
1842     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1843
1844   if (VT.isSimple()) {
1845     MVT VVT = VT.getSimpleVT();
1846     const unsigned NumElts = VVT.getVectorNumElements();
1847     const MVT EltVT = VVT.getVectorElementType();
1848     if (VVT.is512BitVector()) {
1849       if (Subtarget->hasAVX512())
1850         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1851             EltVT == MVT::f32 || EltVT == MVT::f64)
1852           switch(NumElts) {
1853           case  8: return MVT::v8i1;
1854           case 16: return MVT::v16i1;
1855         }
1856       if (Subtarget->hasBWI())
1857         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1858           switch(NumElts) {
1859           case 32: return MVT::v32i1;
1860           case 64: return MVT::v64i1;
1861         }
1862     }
1863
1864     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1865       if (Subtarget->hasVLX())
1866         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1867             EltVT == MVT::f32 || EltVT == MVT::f64)
1868           switch(NumElts) {
1869           case 2: return MVT::v2i1;
1870           case 4: return MVT::v4i1;
1871           case 8: return MVT::v8i1;
1872         }
1873       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1874         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1875           switch(NumElts) {
1876           case  8: return MVT::v8i1;
1877           case 16: return MVT::v16i1;
1878           case 32: return MVT::v32i1;
1879         }
1880     }
1881   }
1882
1883   return VT.changeVectorElementTypeToInteger();
1884 }
1885
1886 /// Helper for getByValTypeAlignment to determine
1887 /// the desired ByVal argument alignment.
1888 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1889   if (MaxAlign == 16)
1890     return;
1891   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1892     if (VTy->getBitWidth() == 128)
1893       MaxAlign = 16;
1894   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1895     unsigned EltAlign = 0;
1896     getMaxByValAlign(ATy->getElementType(), EltAlign);
1897     if (EltAlign > MaxAlign)
1898       MaxAlign = EltAlign;
1899   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1900     for (auto *EltTy : STy->elements()) {
1901       unsigned EltAlign = 0;
1902       getMaxByValAlign(EltTy, EltAlign);
1903       if (EltAlign > MaxAlign)
1904         MaxAlign = EltAlign;
1905       if (MaxAlign == 16)
1906         break;
1907     }
1908   }
1909 }
1910
1911 /// Return the desired alignment for ByVal aggregate
1912 /// function arguments in the caller parameter area. For X86, aggregates
1913 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1914 /// are at 4-byte boundaries.
1915 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1916                                                   const DataLayout &DL) const {
1917   if (Subtarget->is64Bit()) {
1918     // Max of 8 and alignment of type.
1919     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1920     if (TyAlign > 8)
1921       return TyAlign;
1922     return 8;
1923   }
1924
1925   unsigned Align = 4;
1926   if (Subtarget->hasSSE1())
1927     getMaxByValAlign(Ty, Align);
1928   return Align;
1929 }
1930
1931 /// Returns the target specific optimal type for load
1932 /// and store operations as a result of memset, memcpy, and memmove
1933 /// lowering. If DstAlign is zero that means it's safe to destination
1934 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1935 /// means there isn't a need to check it against alignment requirement,
1936 /// probably because the source does not need to be loaded. If 'IsMemset' is
1937 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1938 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1939 /// source is constant so it does not need to be loaded.
1940 /// It returns EVT::Other if the type should be determined using generic
1941 /// target-independent logic.
1942 EVT
1943 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1944                                        unsigned DstAlign, unsigned SrcAlign,
1945                                        bool IsMemset, bool ZeroMemset,
1946                                        bool MemcpyStrSrc,
1947                                        MachineFunction &MF) const {
1948   const Function *F = MF.getFunction();
1949   if ((!IsMemset || ZeroMemset) &&
1950       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1951     if (Size >= 16 &&
1952         (!Subtarget->isUnalignedMem16Slow() ||
1953          ((DstAlign == 0 || DstAlign >= 16) &&
1954           (SrcAlign == 0 || SrcAlign >= 16)))) {
1955       if (Size >= 32) {
1956         // FIXME: Check if unaligned 32-byte accesses are slow.
1957         if (Subtarget->hasInt256())
1958           return MVT::v8i32;
1959         if (Subtarget->hasFp256())
1960           return MVT::v8f32;
1961       }
1962       if (Subtarget->hasSSE2())
1963         return MVT::v4i32;
1964       if (Subtarget->hasSSE1())
1965         return MVT::v4f32;
1966     } else if (!MemcpyStrSrc && Size >= 8 &&
1967                !Subtarget->is64Bit() &&
1968                Subtarget->hasSSE2()) {
1969       // Do not use f64 to lower memcpy if source is string constant. It's
1970       // better to use i32 to avoid the loads.
1971       return MVT::f64;
1972     }
1973   }
1974   // This is a compromise. If we reach here, unaligned accesses may be slow on
1975   // this target. However, creating smaller, aligned accesses could be even
1976   // slower and would certainly be a lot more code.
1977   if (Subtarget->is64Bit() && Size >= 8)
1978     return MVT::i64;
1979   return MVT::i32;
1980 }
1981
1982 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1983   if (VT == MVT::f32)
1984     return X86ScalarSSEf32;
1985   else if (VT == MVT::f64)
1986     return X86ScalarSSEf64;
1987   return true;
1988 }
1989
1990 bool
1991 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1992                                                   unsigned,
1993                                                   unsigned,
1994                                                   bool *Fast) const {
1995   if (Fast) {
1996     switch (VT.getSizeInBits()) {
1997     default:
1998       // 8-byte and under are always assumed to be fast.
1999       *Fast = true;
2000       break;
2001     case 128:
2002       *Fast = !Subtarget->isUnalignedMem16Slow();
2003       break;
2004     case 256:
2005       *Fast = !Subtarget->isUnalignedMem32Slow();
2006       break;
2007     // TODO: What about AVX-512 (512-bit) accesses?
2008     }
2009   }
2010   // Misaligned accesses of any size are always allowed.
2011   return true;
2012 }
2013
2014 /// Return the entry encoding for a jump table in the
2015 /// current function.  The returned value is a member of the
2016 /// MachineJumpTableInfo::JTEntryKind enum.
2017 unsigned X86TargetLowering::getJumpTableEncoding() const {
2018   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2019   // symbol.
2020   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2021       Subtarget->isPICStyleGOT())
2022     return MachineJumpTableInfo::EK_Custom32;
2023
2024   // Otherwise, use the normal jump table encoding heuristics.
2025   return TargetLowering::getJumpTableEncoding();
2026 }
2027
2028 bool X86TargetLowering::useSoftFloat() const {
2029   return Subtarget->useSoftFloat();
2030 }
2031
2032 const MCExpr *
2033 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2034                                              const MachineBasicBlock *MBB,
2035                                              unsigned uid,MCContext &Ctx) const{
2036   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2037          Subtarget->isPICStyleGOT());
2038   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2039   // entries.
2040   return MCSymbolRefExpr::create(MBB->getSymbol(),
2041                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2042 }
2043
2044 /// Returns relocation base for the given PIC jumptable.
2045 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2046                                                     SelectionDAG &DAG) const {
2047   if (!Subtarget->is64Bit())
2048     // This doesn't have SDLoc associated with it, but is not really the
2049     // same as a Register.
2050     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2051                        getPointerTy(DAG.getDataLayout()));
2052   return Table;
2053 }
2054
2055 /// This returns the relocation base for the given PIC jumptable,
2056 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2057 const MCExpr *X86TargetLowering::
2058 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2059                              MCContext &Ctx) const {
2060   // X86-64 uses RIP relative addressing based on the jump table label.
2061   if (Subtarget->isPICStyleRIPRel())
2062     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2063
2064   // Otherwise, the reference is relative to the PIC base.
2065   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2066 }
2067
2068 std::pair<const TargetRegisterClass *, uint8_t>
2069 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2070                                            MVT VT) const {
2071   const TargetRegisterClass *RRC = nullptr;
2072   uint8_t Cost = 1;
2073   switch (VT.SimpleTy) {
2074   default:
2075     return TargetLowering::findRepresentativeClass(TRI, VT);
2076   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2077     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2078     break;
2079   case MVT::x86mmx:
2080     RRC = &X86::VR64RegClass;
2081     break;
2082   case MVT::f32: case MVT::f64:
2083   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2084   case MVT::v4f32: case MVT::v2f64:
2085   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2086   case MVT::v4f64:
2087     RRC = &X86::VR128RegClass;
2088     break;
2089   }
2090   return std::make_pair(RRC, Cost);
2091 }
2092
2093 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2094                                                unsigned &Offset) const {
2095   if (!Subtarget->isTargetLinux())
2096     return false;
2097
2098   if (Subtarget->is64Bit()) {
2099     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2100     Offset = 0x28;
2101     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2102       AddressSpace = 256;
2103     else
2104       AddressSpace = 257;
2105   } else {
2106     // %gs:0x14 on i386
2107     Offset = 0x14;
2108     AddressSpace = 256;
2109   }
2110   return true;
2111 }
2112
2113 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2114   if (!Subtarget->isTargetAndroid())
2115     return TargetLowering::getSafeStackPointerLocation(IRB);
2116
2117   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2118   // definition of TLS_SLOT_SAFESTACK in
2119   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2120   unsigned AddressSpace, Offset;
2121   if (Subtarget->is64Bit()) {
2122     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2123     Offset = 0x48;
2124     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2125       AddressSpace = 256;
2126     else
2127       AddressSpace = 257;
2128   } else {
2129     // %gs:0x24 on i386
2130     Offset = 0x24;
2131     AddressSpace = 256;
2132   }
2133
2134   return ConstantExpr::getIntToPtr(
2135       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2136       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2137 }
2138
2139 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2140                                             unsigned DestAS) const {
2141   assert(SrcAS != DestAS && "Expected different address spaces!");
2142
2143   return SrcAS < 256 && DestAS < 256;
2144 }
2145
2146 //===----------------------------------------------------------------------===//
2147 //               Return Value Calling Convention Implementation
2148 //===----------------------------------------------------------------------===//
2149
2150 #include "X86GenCallingConv.inc"
2151
2152 bool X86TargetLowering::CanLowerReturn(
2153     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2154     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2155   SmallVector<CCValAssign, 16> RVLocs;
2156   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2157   return CCInfo.CheckReturn(Outs, RetCC_X86);
2158 }
2159
2160 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2161   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2162   return ScratchRegs;
2163 }
2164
2165 SDValue
2166 X86TargetLowering::LowerReturn(SDValue Chain,
2167                                CallingConv::ID CallConv, bool isVarArg,
2168                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2169                                const SmallVectorImpl<SDValue> &OutVals,
2170                                SDLoc dl, SelectionDAG &DAG) const {
2171   MachineFunction &MF = DAG.getMachineFunction();
2172   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2173
2174   SmallVector<CCValAssign, 16> RVLocs;
2175   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2176   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2177
2178   SDValue Flag;
2179   SmallVector<SDValue, 6> RetOps;
2180   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2181   // Operand #1 = Bytes To Pop
2182   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2183                    MVT::i16));
2184
2185   // Copy the result values into the output registers.
2186   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2187     CCValAssign &VA = RVLocs[i];
2188     assert(VA.isRegLoc() && "Can only return in registers!");
2189     SDValue ValToCopy = OutVals[i];
2190     EVT ValVT = ValToCopy.getValueType();
2191
2192     // Promote values to the appropriate types.
2193     if (VA.getLocInfo() == CCValAssign::SExt)
2194       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2195     else if (VA.getLocInfo() == CCValAssign::ZExt)
2196       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2197     else if (VA.getLocInfo() == CCValAssign::AExt) {
2198       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2199         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2200       else
2201         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2202     }
2203     else if (VA.getLocInfo() == CCValAssign::BCvt)
2204       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2205
2206     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2207            "Unexpected FP-extend for return value.");
2208
2209     // If this is x86-64, and we disabled SSE, we can't return FP values,
2210     // or SSE or MMX vectors.
2211     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2212          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2213           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2214       report_fatal_error("SSE register return with SSE disabled");
2215     }
2216     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2217     // llvm-gcc has never done it right and no one has noticed, so this
2218     // should be OK for now.
2219     if (ValVT == MVT::f64 &&
2220         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2221       report_fatal_error("SSE2 register return with SSE2 disabled");
2222
2223     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2224     // the RET instruction and handled by the FP Stackifier.
2225     if (VA.getLocReg() == X86::FP0 ||
2226         VA.getLocReg() == X86::FP1) {
2227       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2228       // change the value to the FP stack register class.
2229       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2230         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2231       RetOps.push_back(ValToCopy);
2232       // Don't emit a copytoreg.
2233       continue;
2234     }
2235
2236     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2237     // which is returned in RAX / RDX.
2238     if (Subtarget->is64Bit()) {
2239       if (ValVT == MVT::x86mmx) {
2240         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2241           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2242           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2243                                   ValToCopy);
2244           // If we don't have SSE2 available, convert to v4f32 so the generated
2245           // register is legal.
2246           if (!Subtarget->hasSSE2())
2247             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2248         }
2249       }
2250     }
2251
2252     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2253     Flag = Chain.getValue(1);
2254     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2255   }
2256
2257   // All x86 ABIs require that for returning structs by value we copy
2258   // the sret argument into %rax/%eax (depending on ABI) for the return.
2259   // We saved the argument into a virtual register in the entry block,
2260   // so now we copy the value out and into %rax/%eax.
2261   //
2262   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2263   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2264   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2265   // either case FuncInfo->setSRetReturnReg() will have been called.
2266   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2267     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2268                                      getPointerTy(MF.getDataLayout()));
2269
2270     unsigned RetValReg
2271         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2272           X86::RAX : X86::EAX;
2273     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2274     Flag = Chain.getValue(1);
2275
2276     // RAX/EAX now acts like a return value.
2277     RetOps.push_back(
2278         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2279   }
2280
2281   RetOps[0] = Chain;  // Update chain.
2282
2283   // Add the flag if we have it.
2284   if (Flag.getNode())
2285     RetOps.push_back(Flag);
2286
2287   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2288 }
2289
2290 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2291   if (N->getNumValues() != 1)
2292     return false;
2293   if (!N->hasNUsesOfValue(1, 0))
2294     return false;
2295
2296   SDValue TCChain = Chain;
2297   SDNode *Copy = *N->use_begin();
2298   if (Copy->getOpcode() == ISD::CopyToReg) {
2299     // If the copy has a glue operand, we conservatively assume it isn't safe to
2300     // perform a tail call.
2301     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2302       return false;
2303     TCChain = Copy->getOperand(0);
2304   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2305     return false;
2306
2307   bool HasRet = false;
2308   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2309        UI != UE; ++UI) {
2310     if (UI->getOpcode() != X86ISD::RET_FLAG)
2311       return false;
2312     // If we are returning more than one value, we can definitely
2313     // not make a tail call see PR19530
2314     if (UI->getNumOperands() > 4)
2315       return false;
2316     if (UI->getNumOperands() == 4 &&
2317         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2318       return false;
2319     HasRet = true;
2320   }
2321
2322   if (!HasRet)
2323     return false;
2324
2325   Chain = TCChain;
2326   return true;
2327 }
2328
2329 EVT
2330 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2331                                             ISD::NodeType ExtendKind) const {
2332   MVT ReturnMVT;
2333   // TODO: Is this also valid on 32-bit?
2334   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2335     ReturnMVT = MVT::i8;
2336   else
2337     ReturnMVT = MVT::i32;
2338
2339   EVT MinVT = getRegisterType(Context, ReturnMVT);
2340   return VT.bitsLT(MinVT) ? MinVT : VT;
2341 }
2342
2343 /// Lower the result values of a call into the
2344 /// appropriate copies out of appropriate physical registers.
2345 ///
2346 SDValue
2347 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2348                                    CallingConv::ID CallConv, bool isVarArg,
2349                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2350                                    SDLoc dl, SelectionDAG &DAG,
2351                                    SmallVectorImpl<SDValue> &InVals) const {
2352
2353   // Assign locations to each value returned by this call.
2354   SmallVector<CCValAssign, 16> RVLocs;
2355   bool Is64Bit = Subtarget->is64Bit();
2356   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2357                  *DAG.getContext());
2358   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2359
2360   // Copy all of the result registers out of their specified physreg.
2361   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2362     CCValAssign &VA = RVLocs[i];
2363     EVT CopyVT = VA.getLocVT();
2364
2365     // If this is x86-64, and we disabled SSE, we can't return FP values
2366     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2367         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2368       report_fatal_error("SSE register return with SSE disabled");
2369     }
2370
2371     // If we prefer to use the value in xmm registers, copy it out as f80 and
2372     // use a truncate to move it from fp stack reg to xmm reg.
2373     bool RoundAfterCopy = false;
2374     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2375         isScalarFPTypeInSSEReg(VA.getValVT())) {
2376       CopyVT = MVT::f80;
2377       RoundAfterCopy = (CopyVT != VA.getLocVT());
2378     }
2379
2380     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2381                                CopyVT, InFlag).getValue(1);
2382     SDValue Val = Chain.getValue(0);
2383
2384     if (RoundAfterCopy)
2385       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2386                         // This truncation won't change the value.
2387                         DAG.getIntPtrConstant(1, dl));
2388
2389     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2390       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2391
2392     InFlag = Chain.getValue(2);
2393     InVals.push_back(Val);
2394   }
2395
2396   return Chain;
2397 }
2398
2399 //===----------------------------------------------------------------------===//
2400 //                C & StdCall & Fast Calling Convention implementation
2401 //===----------------------------------------------------------------------===//
2402 //  StdCall calling convention seems to be standard for many Windows' API
2403 //  routines and around. It differs from C calling convention just a little:
2404 //  callee should clean up the stack, not caller. Symbols should be also
2405 //  decorated in some fancy way :) It doesn't support any vector arguments.
2406 //  For info on fast calling convention see Fast Calling Convention (tail call)
2407 //  implementation LowerX86_32FastCCCallTo.
2408
2409 /// CallIsStructReturn - Determines whether a call uses struct return
2410 /// semantics.
2411 enum StructReturnType {
2412   NotStructReturn,
2413   RegStructReturn,
2414   StackStructReturn
2415 };
2416 static StructReturnType
2417 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2418   if (Outs.empty())
2419     return NotStructReturn;
2420
2421   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2422   if (!Flags.isSRet())
2423     return NotStructReturn;
2424   if (Flags.isInReg())
2425     return RegStructReturn;
2426   return StackStructReturn;
2427 }
2428
2429 /// Determines whether a function uses struct return semantics.
2430 static StructReturnType
2431 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2432   if (Ins.empty())
2433     return NotStructReturn;
2434
2435   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2436   if (!Flags.isSRet())
2437     return NotStructReturn;
2438   if (Flags.isInReg())
2439     return RegStructReturn;
2440   return StackStructReturn;
2441 }
2442
2443 /// Make a copy of an aggregate at address specified by "Src" to address
2444 /// "Dst" with size and alignment information specified by the specific
2445 /// parameter attribute. The copy will be passed as a byval function parameter.
2446 static SDValue
2447 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2448                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2449                           SDLoc dl) {
2450   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2451
2452   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2453                        /*isVolatile*/false, /*AlwaysInline=*/true,
2454                        /*isTailCall*/false,
2455                        MachinePointerInfo(), MachinePointerInfo());
2456 }
2457
2458 /// Return true if the calling convention is one that we can guarantee TCO for.
2459 static bool canGuaranteeTCO(CallingConv::ID CC) {
2460   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2461           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2462 }
2463
2464 /// Return true if we might ever do TCO for calls with this calling convention.
2465 static bool mayTailCallThisCC(CallingConv::ID CC) {
2466   switch (CC) {
2467   // C calling conventions:
2468   case CallingConv::C:
2469   case CallingConv::X86_64_Win64:
2470   case CallingConv::X86_64_SysV:
2471   // Callee pop conventions:
2472   case CallingConv::X86_ThisCall:
2473   case CallingConv::X86_StdCall:
2474   case CallingConv::X86_VectorCall:
2475   case CallingConv::X86_FastCall:
2476     return true;
2477   default:
2478     return canGuaranteeTCO(CC);
2479   }
2480 }
2481
2482 /// Return true if the function is being made into a tailcall target by
2483 /// changing its ABI.
2484 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2485   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2486 }
2487
2488 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2489   auto Attr =
2490       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2491   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2492     return false;
2493
2494   CallSite CS(CI);
2495   CallingConv::ID CalleeCC = CS.getCallingConv();
2496   if (!mayTailCallThisCC(CalleeCC))
2497     return false;
2498
2499   return true;
2500 }
2501
2502 SDValue
2503 X86TargetLowering::LowerMemArgument(SDValue Chain,
2504                                     CallingConv::ID CallConv,
2505                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2506                                     SDLoc dl, SelectionDAG &DAG,
2507                                     const CCValAssign &VA,
2508                                     MachineFrameInfo *MFI,
2509                                     unsigned i) const {
2510   // Create the nodes corresponding to a load from this parameter slot.
2511   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2512   bool AlwaysUseMutable = shouldGuaranteeTCO(
2513       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2514   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2515   EVT ValVT;
2516
2517   // If value is passed by pointer we have address passed instead of the value
2518   // itself.
2519   bool ExtendedInMem = VA.isExtInLoc() &&
2520     VA.getValVT().getScalarType() == MVT::i1;
2521
2522   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2523     ValVT = VA.getLocVT();
2524   else
2525     ValVT = VA.getValVT();
2526
2527   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2528   // changed with more analysis.
2529   // In case of tail call optimization mark all arguments mutable. Since they
2530   // could be overwritten by lowering of arguments in case of a tail call.
2531   if (Flags.isByVal()) {
2532     unsigned Bytes = Flags.getByValSize();
2533     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2534     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2535     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2536   } else {
2537     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2538                                     VA.getLocMemOffset(), isImmutable);
2539     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2540     SDValue Val = DAG.getLoad(
2541         ValVT, dl, Chain, FIN,
2542         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2543         false, false, 0);
2544     return ExtendedInMem ?
2545       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2546   }
2547 }
2548
2549 // FIXME: Get this from tablegen.
2550 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2551                                                 const X86Subtarget *Subtarget) {
2552   assert(Subtarget->is64Bit());
2553
2554   if (Subtarget->isCallingConvWin64(CallConv)) {
2555     static const MCPhysReg GPR64ArgRegsWin64[] = {
2556       X86::RCX, X86::RDX, X86::R8,  X86::R9
2557     };
2558     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2559   }
2560
2561   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2562     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2563   };
2564   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2565 }
2566
2567 // FIXME: Get this from tablegen.
2568 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2569                                                 CallingConv::ID CallConv,
2570                                                 const X86Subtarget *Subtarget) {
2571   assert(Subtarget->is64Bit());
2572   if (Subtarget->isCallingConvWin64(CallConv)) {
2573     // The XMM registers which might contain var arg parameters are shadowed
2574     // in their paired GPR.  So we only need to save the GPR to their home
2575     // slots.
2576     // TODO: __vectorcall will change this.
2577     return None;
2578   }
2579
2580   const Function *Fn = MF.getFunction();
2581   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2582   bool isSoftFloat = Subtarget->useSoftFloat();
2583   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2584          "SSE register cannot be used when SSE is disabled!");
2585   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2586     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2587     // registers.
2588     return None;
2589
2590   static const MCPhysReg XMMArgRegs64Bit[] = {
2591     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2592     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2593   };
2594   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2595 }
2596
2597 SDValue X86TargetLowering::LowerFormalArguments(
2598     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2599     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2600     SmallVectorImpl<SDValue> &InVals) const {
2601   MachineFunction &MF = DAG.getMachineFunction();
2602   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2603   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2604
2605   const Function* Fn = MF.getFunction();
2606   if (Fn->hasExternalLinkage() &&
2607       Subtarget->isTargetCygMing() &&
2608       Fn->getName() == "main")
2609     FuncInfo->setForceFramePointer(true);
2610
2611   MachineFrameInfo *MFI = MF.getFrameInfo();
2612   bool Is64Bit = Subtarget->is64Bit();
2613   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2614
2615   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2616          "Var args not supported with calling convention fastcc, ghc or hipe");
2617
2618   // Assign locations to all of the incoming arguments.
2619   SmallVector<CCValAssign, 16> ArgLocs;
2620   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2621
2622   // Allocate shadow area for Win64
2623   if (IsWin64)
2624     CCInfo.AllocateStack(32, 8);
2625
2626   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2627
2628   unsigned LastVal = ~0U;
2629   SDValue ArgValue;
2630   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2631     CCValAssign &VA = ArgLocs[i];
2632     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2633     // places.
2634     assert(VA.getValNo() != LastVal &&
2635            "Don't support value assigned to multiple locs yet");
2636     (void)LastVal;
2637     LastVal = VA.getValNo();
2638
2639     if (VA.isRegLoc()) {
2640       EVT RegVT = VA.getLocVT();
2641       const TargetRegisterClass *RC;
2642       if (RegVT == MVT::i32)
2643         RC = &X86::GR32RegClass;
2644       else if (Is64Bit && RegVT == MVT::i64)
2645         RC = &X86::GR64RegClass;
2646       else if (RegVT == MVT::f32)
2647         RC = &X86::FR32RegClass;
2648       else if (RegVT == MVT::f64)
2649         RC = &X86::FR64RegClass;
2650       else if (RegVT.is512BitVector())
2651         RC = &X86::VR512RegClass;
2652       else if (RegVT.is256BitVector())
2653         RC = &X86::VR256RegClass;
2654       else if (RegVT.is128BitVector())
2655         RC = &X86::VR128RegClass;
2656       else if (RegVT == MVT::x86mmx)
2657         RC = &X86::VR64RegClass;
2658       else if (RegVT == MVT::i1)
2659         RC = &X86::VK1RegClass;
2660       else if (RegVT == MVT::v8i1)
2661         RC = &X86::VK8RegClass;
2662       else if (RegVT == MVT::v16i1)
2663         RC = &X86::VK16RegClass;
2664       else if (RegVT == MVT::v32i1)
2665         RC = &X86::VK32RegClass;
2666       else if (RegVT == MVT::v64i1)
2667         RC = &X86::VK64RegClass;
2668       else
2669         llvm_unreachable("Unknown argument type!");
2670
2671       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2672       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2673
2674       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2675       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2676       // right size.
2677       if (VA.getLocInfo() == CCValAssign::SExt)
2678         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2679                                DAG.getValueType(VA.getValVT()));
2680       else if (VA.getLocInfo() == CCValAssign::ZExt)
2681         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2682                                DAG.getValueType(VA.getValVT()));
2683       else if (VA.getLocInfo() == CCValAssign::BCvt)
2684         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2685
2686       if (VA.isExtInLoc()) {
2687         // Handle MMX values passed in XMM regs.
2688         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2689           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2690         else
2691           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2692       }
2693     } else {
2694       assert(VA.isMemLoc());
2695       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2696     }
2697
2698     // If value is passed via pointer - do a load.
2699     if (VA.getLocInfo() == CCValAssign::Indirect)
2700       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2701                              MachinePointerInfo(), false, false, false, 0);
2702
2703     InVals.push_back(ArgValue);
2704   }
2705
2706   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2707     // All x86 ABIs require that for returning structs by value we copy the
2708     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2709     // the argument into a virtual register so that we can access it from the
2710     // return points.
2711     if (Ins[i].Flags.isSRet()) {
2712       unsigned Reg = FuncInfo->getSRetReturnReg();
2713       if (!Reg) {
2714         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2715         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2716         FuncInfo->setSRetReturnReg(Reg);
2717       }
2718       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2719       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2720       break;
2721     }
2722   }
2723
2724   unsigned StackSize = CCInfo.getNextStackOffset();
2725   // Align stack specially for tail calls.
2726   if (shouldGuaranteeTCO(CallConv,
2727                          MF.getTarget().Options.GuaranteedTailCallOpt))
2728     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2729
2730   // If the function takes variable number of arguments, make a frame index for
2731   // the start of the first vararg value... for expansion of llvm.va_start. We
2732   // can skip this if there are no va_start calls.
2733   if (MFI->hasVAStart() &&
2734       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2735                    CallConv != CallingConv::X86_ThisCall))) {
2736     FuncInfo->setVarArgsFrameIndex(
2737         MFI->CreateFixedObject(1, StackSize, true));
2738   }
2739
2740   // Figure out if XMM registers are in use.
2741   assert(!(Subtarget->useSoftFloat() &&
2742            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2743          "SSE register cannot be used when SSE is disabled!");
2744
2745   // 64-bit calling conventions support varargs and register parameters, so we
2746   // have to do extra work to spill them in the prologue.
2747   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2748     // Find the first unallocated argument registers.
2749     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2750     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2751     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2752     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2753     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2754            "SSE register cannot be used when SSE is disabled!");
2755
2756     // Gather all the live in physical registers.
2757     SmallVector<SDValue, 6> LiveGPRs;
2758     SmallVector<SDValue, 8> LiveXMMRegs;
2759     SDValue ALVal;
2760     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2761       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2762       LiveGPRs.push_back(
2763           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2764     }
2765     if (!ArgXMMs.empty()) {
2766       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2767       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2768       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2769         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2770         LiveXMMRegs.push_back(
2771             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2772       }
2773     }
2774
2775     if (IsWin64) {
2776       // Get to the caller-allocated home save location.  Add 8 to account
2777       // for the return address.
2778       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2779       FuncInfo->setRegSaveFrameIndex(
2780           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2781       // Fixup to set vararg frame on shadow area (4 x i64).
2782       if (NumIntRegs < 4)
2783         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2784     } else {
2785       // For X86-64, if there are vararg parameters that are passed via
2786       // registers, then we must store them to their spots on the stack so
2787       // they may be loaded by deferencing the result of va_next.
2788       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2789       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2790       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2791           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2792     }
2793
2794     // Store the integer parameter registers.
2795     SmallVector<SDValue, 8> MemOps;
2796     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2797                                       getPointerTy(DAG.getDataLayout()));
2798     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2799     for (SDValue Val : LiveGPRs) {
2800       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2801                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2802       SDValue Store =
2803           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2804                        MachinePointerInfo::getFixedStack(
2805                            DAG.getMachineFunction(),
2806                            FuncInfo->getRegSaveFrameIndex(), Offset),
2807                        false, false, 0);
2808       MemOps.push_back(Store);
2809       Offset += 8;
2810     }
2811
2812     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2813       // Now store the XMM (fp + vector) parameter registers.
2814       SmallVector<SDValue, 12> SaveXMMOps;
2815       SaveXMMOps.push_back(Chain);
2816       SaveXMMOps.push_back(ALVal);
2817       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2818                              FuncInfo->getRegSaveFrameIndex(), dl));
2819       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2820                              FuncInfo->getVarArgsFPOffset(), dl));
2821       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2822                         LiveXMMRegs.end());
2823       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2824                                    MVT::Other, SaveXMMOps));
2825     }
2826
2827     if (!MemOps.empty())
2828       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2829   }
2830
2831   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2832     // Find the largest legal vector type.
2833     MVT VecVT = MVT::Other;
2834     // FIXME: Only some x86_32 calling conventions support AVX512.
2835     if (Subtarget->hasAVX512() &&
2836         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2837                      CallConv == CallingConv::Intel_OCL_BI)))
2838       VecVT = MVT::v16f32;
2839     else if (Subtarget->hasAVX())
2840       VecVT = MVT::v8f32;
2841     else if (Subtarget->hasSSE2())
2842       VecVT = MVT::v4f32;
2843
2844     // We forward some GPRs and some vector types.
2845     SmallVector<MVT, 2> RegParmTypes;
2846     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2847     RegParmTypes.push_back(IntVT);
2848     if (VecVT != MVT::Other)
2849       RegParmTypes.push_back(VecVT);
2850
2851     // Compute the set of forwarded registers. The rest are scratch.
2852     SmallVectorImpl<ForwardedRegister> &Forwards =
2853         FuncInfo->getForwardedMustTailRegParms();
2854     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2855
2856     // Conservatively forward AL on x86_64, since it might be used for varargs.
2857     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2858       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2859       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2860     }
2861
2862     // Copy all forwards from physical to virtual registers.
2863     for (ForwardedRegister &F : Forwards) {
2864       // FIXME: Can we use a less constrained schedule?
2865       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2866       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2867       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2868     }
2869   }
2870
2871   // Some CCs need callee pop.
2872   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2873                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2874     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2875   } else {
2876     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2877     // If this is an sret function, the return should pop the hidden pointer.
2878     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2879         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2880         argsAreStructReturn(Ins) == StackStructReturn)
2881       FuncInfo->setBytesToPopOnReturn(4);
2882   }
2883
2884   if (!Is64Bit) {
2885     // RegSaveFrameIndex is X86-64 only.
2886     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2887     if (CallConv == CallingConv::X86_FastCall ||
2888         CallConv == CallingConv::X86_ThisCall)
2889       // fastcc functions can't have varargs.
2890       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2891   }
2892
2893   FuncInfo->setArgumentStackSize(StackSize);
2894
2895   if (WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo()) {
2896     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2897     if (Personality == EHPersonality::CoreCLR) {
2898       assert(Is64Bit);
2899       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2900       // that we'd prefer this slot be allocated towards the bottom of the frame
2901       // (i.e. near the stack pointer after allocating the frame).  Every
2902       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2903       // offset from the bottom of this and each funclet's frame must be the
2904       // same, so the size of funclets' (mostly empty) frames is dictated by
2905       // how far this slot is from the bottom (since they allocate just enough
2906       // space to accomodate holding this slot at the correct offset).
2907       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2908       EHInfo->PSPSymFrameIdx = PSPSymFI;
2909     }
2910   }
2911
2912   return Chain;
2913 }
2914
2915 SDValue
2916 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2917                                     SDValue StackPtr, SDValue Arg,
2918                                     SDLoc dl, SelectionDAG &DAG,
2919                                     const CCValAssign &VA,
2920                                     ISD::ArgFlagsTy Flags) const {
2921   unsigned LocMemOffset = VA.getLocMemOffset();
2922   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2923   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2924                        StackPtr, PtrOff);
2925   if (Flags.isByVal())
2926     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2927
2928   return DAG.getStore(
2929       Chain, dl, Arg, PtrOff,
2930       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2931       false, false, 0);
2932 }
2933
2934 /// Emit a load of return address if tail call
2935 /// optimization is performed and it is required.
2936 SDValue
2937 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2938                                            SDValue &OutRetAddr, SDValue Chain,
2939                                            bool IsTailCall, bool Is64Bit,
2940                                            int FPDiff, SDLoc dl) const {
2941   // Adjust the Return address stack slot.
2942   EVT VT = getPointerTy(DAG.getDataLayout());
2943   OutRetAddr = getReturnAddressFrameIndex(DAG);
2944
2945   // Load the "old" Return address.
2946   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2947                            false, false, false, 0);
2948   return SDValue(OutRetAddr.getNode(), 1);
2949 }
2950
2951 /// Emit a store of the return address if tail call
2952 /// optimization is performed and it is required (FPDiff!=0).
2953 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2954                                         SDValue Chain, SDValue RetAddrFrIdx,
2955                                         EVT PtrVT, unsigned SlotSize,
2956                                         int FPDiff, SDLoc dl) {
2957   // Store the return address to the appropriate stack slot.
2958   if (!FPDiff) return Chain;
2959   // Calculate the new stack slot for the return address.
2960   int NewReturnAddrFI =
2961     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2962                                          false);
2963   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2964   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2965                        MachinePointerInfo::getFixedStack(
2966                            DAG.getMachineFunction(), NewReturnAddrFI),
2967                        false, false, 0);
2968   return Chain;
2969 }
2970
2971 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2972 /// operation of specified width.
2973 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2974                        SDValue V2) {
2975   unsigned NumElems = VT.getVectorNumElements();
2976   SmallVector<int, 8> Mask;
2977   Mask.push_back(NumElems);
2978   for (unsigned i = 1; i != NumElems; ++i)
2979     Mask.push_back(i);
2980   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2981 }
2982
2983 SDValue
2984 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2985                              SmallVectorImpl<SDValue> &InVals) const {
2986   SelectionDAG &DAG                     = CLI.DAG;
2987   SDLoc &dl                             = CLI.DL;
2988   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2989   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2990   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2991   SDValue Chain                         = CLI.Chain;
2992   SDValue Callee                        = CLI.Callee;
2993   CallingConv::ID CallConv              = CLI.CallConv;
2994   bool &isTailCall                      = CLI.IsTailCall;
2995   bool isVarArg                         = CLI.IsVarArg;
2996
2997   MachineFunction &MF = DAG.getMachineFunction();
2998   bool Is64Bit        = Subtarget->is64Bit();
2999   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3000   StructReturnType SR = callIsStructReturn(Outs);
3001   bool IsSibcall      = false;
3002   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3003   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3004
3005   if (Attr.getValueAsString() == "true")
3006     isTailCall = false;
3007
3008   if (Subtarget->isPICStyleGOT() &&
3009       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3010     // If we are using a GOT, disable tail calls to external symbols with
3011     // default visibility. Tail calling such a symbol requires using a GOT
3012     // relocation, which forces early binding of the symbol. This breaks code
3013     // that require lazy function symbol resolution. Using musttail or
3014     // GuaranteedTailCallOpt will override this.
3015     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3016     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3017                G->getGlobal()->hasDefaultVisibility()))
3018       isTailCall = false;
3019   }
3020
3021   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3022   if (IsMustTail) {
3023     // Force this to be a tail call.  The verifier rules are enough to ensure
3024     // that we can lower this successfully without moving the return address
3025     // around.
3026     isTailCall = true;
3027   } else if (isTailCall) {
3028     // Check if it's really possible to do a tail call.
3029     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3030                     isVarArg, SR != NotStructReturn,
3031                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3032                     Outs, OutVals, Ins, DAG);
3033
3034     // Sibcalls are automatically detected tailcalls which do not require
3035     // ABI changes.
3036     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3037       IsSibcall = true;
3038
3039     if (isTailCall)
3040       ++NumTailCalls;
3041   }
3042
3043   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3044          "Var args not supported with calling convention fastcc, ghc or hipe");
3045
3046   // Analyze operands of the call, assigning locations to each operand.
3047   SmallVector<CCValAssign, 16> ArgLocs;
3048   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3049
3050   // Allocate shadow area for Win64
3051   if (IsWin64)
3052     CCInfo.AllocateStack(32, 8);
3053
3054   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3055
3056   // Get a count of how many bytes are to be pushed on the stack.
3057   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3058   if (IsSibcall)
3059     // This is a sibcall. The memory operands are available in caller's
3060     // own caller's stack.
3061     NumBytes = 0;
3062   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3063            canGuaranteeTCO(CallConv))
3064     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3065
3066   int FPDiff = 0;
3067   if (isTailCall && !IsSibcall && !IsMustTail) {
3068     // Lower arguments at fp - stackoffset + fpdiff.
3069     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3070
3071     FPDiff = NumBytesCallerPushed - NumBytes;
3072
3073     // Set the delta of movement of the returnaddr stackslot.
3074     // But only set if delta is greater than previous delta.
3075     if (FPDiff < X86Info->getTCReturnAddrDelta())
3076       X86Info->setTCReturnAddrDelta(FPDiff);
3077   }
3078
3079   unsigned NumBytesToPush = NumBytes;
3080   unsigned NumBytesToPop = NumBytes;
3081
3082   // If we have an inalloca argument, all stack space has already been allocated
3083   // for us and be right at the top of the stack.  We don't support multiple
3084   // arguments passed in memory when using inalloca.
3085   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3086     NumBytesToPush = 0;
3087     if (!ArgLocs.back().isMemLoc())
3088       report_fatal_error("cannot use inalloca attribute on a register "
3089                          "parameter");
3090     if (ArgLocs.back().getLocMemOffset() != 0)
3091       report_fatal_error("any parameter with the inalloca attribute must be "
3092                          "the only memory argument");
3093   }
3094
3095   if (!IsSibcall)
3096     Chain = DAG.getCALLSEQ_START(
3097         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3098
3099   SDValue RetAddrFrIdx;
3100   // Load return address for tail calls.
3101   if (isTailCall && FPDiff)
3102     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3103                                     Is64Bit, FPDiff, dl);
3104
3105   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3106   SmallVector<SDValue, 8> MemOpChains;
3107   SDValue StackPtr;
3108
3109   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3110   // of tail call optimization arguments are handle later.
3111   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3112   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3113     // Skip inalloca arguments, they have already been written.
3114     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3115     if (Flags.isInAlloca())
3116       continue;
3117
3118     CCValAssign &VA = ArgLocs[i];
3119     EVT RegVT = VA.getLocVT();
3120     SDValue Arg = OutVals[i];
3121     bool isByVal = Flags.isByVal();
3122
3123     // Promote the value if needed.
3124     switch (VA.getLocInfo()) {
3125     default: llvm_unreachable("Unknown loc info!");
3126     case CCValAssign::Full: break;
3127     case CCValAssign::SExt:
3128       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3129       break;
3130     case CCValAssign::ZExt:
3131       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3132       break;
3133     case CCValAssign::AExt:
3134       if (Arg.getValueType().isVector() &&
3135           Arg.getValueType().getVectorElementType() == MVT::i1)
3136         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3137       else if (RegVT.is128BitVector()) {
3138         // Special case: passing MMX values in XMM registers.
3139         Arg = DAG.getBitcast(MVT::i64, Arg);
3140         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3141         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3142       } else
3143         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3144       break;
3145     case CCValAssign::BCvt:
3146       Arg = DAG.getBitcast(RegVT, Arg);
3147       break;
3148     case CCValAssign::Indirect: {
3149       // Store the argument.
3150       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3151       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3152       Chain = DAG.getStore(
3153           Chain, dl, Arg, SpillSlot,
3154           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3155           false, false, 0);
3156       Arg = SpillSlot;
3157       break;
3158     }
3159     }
3160
3161     if (VA.isRegLoc()) {
3162       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3163       if (isVarArg && IsWin64) {
3164         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3165         // shadow reg if callee is a varargs function.
3166         unsigned ShadowReg = 0;
3167         switch (VA.getLocReg()) {
3168         case X86::XMM0: ShadowReg = X86::RCX; break;
3169         case X86::XMM1: ShadowReg = X86::RDX; break;
3170         case X86::XMM2: ShadowReg = X86::R8; break;
3171         case X86::XMM3: ShadowReg = X86::R9; break;
3172         }
3173         if (ShadowReg)
3174           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3175       }
3176     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3177       assert(VA.isMemLoc());
3178       if (!StackPtr.getNode())
3179         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3180                                       getPointerTy(DAG.getDataLayout()));
3181       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3182                                              dl, DAG, VA, Flags));
3183     }
3184   }
3185
3186   if (!MemOpChains.empty())
3187     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3188
3189   if (Subtarget->isPICStyleGOT()) {
3190     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3191     // GOT pointer.
3192     if (!isTailCall) {
3193       RegsToPass.push_back(std::make_pair(
3194           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3195                                           getPointerTy(DAG.getDataLayout()))));
3196     } else {
3197       // If we are tail calling and generating PIC/GOT style code load the
3198       // address of the callee into ECX. The value in ecx is used as target of
3199       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3200       // for tail calls on PIC/GOT architectures. Normally we would just put the
3201       // address of GOT into ebx and then call target@PLT. But for tail calls
3202       // ebx would be restored (since ebx is callee saved) before jumping to the
3203       // target@PLT.
3204
3205       // Note: The actual moving to ECX is done further down.
3206       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3207       if (G && !G->getGlobal()->hasLocalLinkage() &&
3208           G->getGlobal()->hasDefaultVisibility())
3209         Callee = LowerGlobalAddress(Callee, DAG);
3210       else if (isa<ExternalSymbolSDNode>(Callee))
3211         Callee = LowerExternalSymbol(Callee, DAG);
3212     }
3213   }
3214
3215   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3216     // From AMD64 ABI document:
3217     // For calls that may call functions that use varargs or stdargs
3218     // (prototype-less calls or calls to functions containing ellipsis (...) in
3219     // the declaration) %al is used as hidden argument to specify the number
3220     // of SSE registers used. The contents of %al do not need to match exactly
3221     // the number of registers, but must be an ubound on the number of SSE
3222     // registers used and is in the range 0 - 8 inclusive.
3223
3224     // Count the number of XMM registers allocated.
3225     static const MCPhysReg XMMArgRegs[] = {
3226       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3227       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3228     };
3229     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3230     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3231            && "SSE registers cannot be used when SSE is disabled");
3232
3233     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3234                                         DAG.getConstant(NumXMMRegs, dl,
3235                                                         MVT::i8)));
3236   }
3237
3238   if (isVarArg && IsMustTail) {
3239     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3240     for (const auto &F : Forwards) {
3241       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3242       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3243     }
3244   }
3245
3246   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3247   // don't need this because the eligibility check rejects calls that require
3248   // shuffling arguments passed in memory.
3249   if (!IsSibcall && isTailCall) {
3250     // Force all the incoming stack arguments to be loaded from the stack
3251     // before any new outgoing arguments are stored to the stack, because the
3252     // outgoing stack slots may alias the incoming argument stack slots, and
3253     // the alias isn't otherwise explicit. This is slightly more conservative
3254     // than necessary, because it means that each store effectively depends
3255     // on every argument instead of just those arguments it would clobber.
3256     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3257
3258     SmallVector<SDValue, 8> MemOpChains2;
3259     SDValue FIN;
3260     int FI = 0;
3261     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3262       CCValAssign &VA = ArgLocs[i];
3263       if (VA.isRegLoc())
3264         continue;
3265       assert(VA.isMemLoc());
3266       SDValue Arg = OutVals[i];
3267       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3268       // Skip inalloca arguments.  They don't require any work.
3269       if (Flags.isInAlloca())
3270         continue;
3271       // Create frame index.
3272       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3273       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3274       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3275       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3276
3277       if (Flags.isByVal()) {
3278         // Copy relative to framepointer.
3279         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3280         if (!StackPtr.getNode())
3281           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3282                                         getPointerTy(DAG.getDataLayout()));
3283         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3284                              StackPtr, Source);
3285
3286         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3287                                                          ArgChain,
3288                                                          Flags, DAG, dl));
3289       } else {
3290         // Store relative to framepointer.
3291         MemOpChains2.push_back(DAG.getStore(
3292             ArgChain, dl, Arg, FIN,
3293             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3294             false, false, 0));
3295       }
3296     }
3297
3298     if (!MemOpChains2.empty())
3299       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3300
3301     // Store the return address to the appropriate stack slot.
3302     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3303                                      getPointerTy(DAG.getDataLayout()),
3304                                      RegInfo->getSlotSize(), FPDiff, dl);
3305   }
3306
3307   // Build a sequence of copy-to-reg nodes chained together with token chain
3308   // and flag operands which copy the outgoing args into registers.
3309   SDValue InFlag;
3310   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3311     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3312                              RegsToPass[i].second, InFlag);
3313     InFlag = Chain.getValue(1);
3314   }
3315
3316   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3317     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3318     // In the 64-bit large code model, we have to make all calls
3319     // through a register, since the call instruction's 32-bit
3320     // pc-relative offset may not be large enough to hold the whole
3321     // address.
3322   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3323     // If the callee is a GlobalAddress node (quite common, every direct call
3324     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3325     // it.
3326     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3327
3328     // We should use extra load for direct calls to dllimported functions in
3329     // non-JIT mode.
3330     const GlobalValue *GV = G->getGlobal();
3331     if (!GV->hasDLLImportStorageClass()) {
3332       unsigned char OpFlags = 0;
3333       bool ExtraLoad = false;
3334       unsigned WrapperKind = ISD::DELETED_NODE;
3335
3336       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3337       // external symbols most go through the PLT in PIC mode.  If the symbol
3338       // has hidden or protected visibility, or if it is static or local, then
3339       // we don't need to use the PLT - we can directly call it.
3340       if (Subtarget->isTargetELF() &&
3341           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3342           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3343         OpFlags = X86II::MO_PLT;
3344       } else if (Subtarget->isPICStyleStubAny() &&
3345                  !GV->isStrongDefinitionForLinker() &&
3346                  (!Subtarget->getTargetTriple().isMacOSX() ||
3347                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3348         // PC-relative references to external symbols should go through $stub,
3349         // unless we're building with the leopard linker or later, which
3350         // automatically synthesizes these stubs.
3351         OpFlags = X86II::MO_DARWIN_STUB;
3352       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3353                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3354         // If the function is marked as non-lazy, generate an indirect call
3355         // which loads from the GOT directly. This avoids runtime overhead
3356         // at the cost of eager binding (and one extra byte of encoding).
3357         OpFlags = X86II::MO_GOTPCREL;
3358         WrapperKind = X86ISD::WrapperRIP;
3359         ExtraLoad = true;
3360       }
3361
3362       Callee = DAG.getTargetGlobalAddress(
3363           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3364
3365       // Add a wrapper if needed.
3366       if (WrapperKind != ISD::DELETED_NODE)
3367         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3368                              getPointerTy(DAG.getDataLayout()), Callee);
3369       // Add extra indirection if needed.
3370       if (ExtraLoad)
3371         Callee = DAG.getLoad(
3372             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3373             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3374             false, 0);
3375     }
3376   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3377     unsigned char OpFlags = 0;
3378
3379     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3380     // external symbols should go through the PLT.
3381     if (Subtarget->isTargetELF() &&
3382         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3383       OpFlags = X86II::MO_PLT;
3384     } else if (Subtarget->isPICStyleStubAny() &&
3385                (!Subtarget->getTargetTriple().isMacOSX() ||
3386                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3387       // PC-relative references to external symbols should go through $stub,
3388       // unless we're building with the leopard linker or later, which
3389       // automatically synthesizes these stubs.
3390       OpFlags = X86II::MO_DARWIN_STUB;
3391     }
3392
3393     Callee = DAG.getTargetExternalSymbol(
3394         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3395   } else if (Subtarget->isTarget64BitILP32() &&
3396              Callee->getValueType(0) == MVT::i32) {
3397     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3398     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3399   }
3400
3401   // Returns a chain & a flag for retval copy to use.
3402   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3403   SmallVector<SDValue, 8> Ops;
3404
3405   if (!IsSibcall && isTailCall) {
3406     Chain = DAG.getCALLSEQ_END(Chain,
3407                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3408                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3409     InFlag = Chain.getValue(1);
3410   }
3411
3412   Ops.push_back(Chain);
3413   Ops.push_back(Callee);
3414
3415   if (isTailCall)
3416     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3417
3418   // Add argument registers to the end of the list so that they are known live
3419   // into the call.
3420   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3421     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3422                                   RegsToPass[i].second.getValueType()));
3423
3424   // Add a register mask operand representing the call-preserved registers.
3425   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3426   assert(Mask && "Missing call preserved mask for calling convention");
3427
3428   // If this is an invoke in a 32-bit function using a funclet-based
3429   // personality, assume the function clobbers all registers. If an exception
3430   // is thrown, the runtime will not restore CSRs.
3431   // FIXME: Model this more precisely so that we can register allocate across
3432   // the normal edge and spill and fill across the exceptional edge.
3433   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3434     const Function *CallerFn = MF.getFunction();
3435     EHPersonality Pers =
3436         CallerFn->hasPersonalityFn()
3437             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3438             : EHPersonality::Unknown;
3439     if (isFuncletEHPersonality(Pers))
3440       Mask = RegInfo->getNoPreservedMask();
3441   }
3442
3443   Ops.push_back(DAG.getRegisterMask(Mask));
3444
3445   if (InFlag.getNode())
3446     Ops.push_back(InFlag);
3447
3448   if (isTailCall) {
3449     // We used to do:
3450     //// If this is the first return lowered for this function, add the regs
3451     //// to the liveout set for the function.
3452     // This isn't right, although it's probably harmless on x86; liveouts
3453     // should be computed from returns not tail calls.  Consider a void
3454     // function making a tail call to a function returning int.
3455     MF.getFrameInfo()->setHasTailCall();
3456     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3457   }
3458
3459   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3460   InFlag = Chain.getValue(1);
3461
3462   // Create the CALLSEQ_END node.
3463   unsigned NumBytesForCalleeToPop;
3464   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3465                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3466     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3467   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3468            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3469            SR == StackStructReturn)
3470     // If this is a call to a struct-return function, the callee
3471     // pops the hidden struct pointer, so we have to push it back.
3472     // This is common for Darwin/X86, Linux & Mingw32 targets.
3473     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3474     NumBytesForCalleeToPop = 4;
3475   else
3476     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3477
3478   // Returns a flag for retval copy to use.
3479   if (!IsSibcall) {
3480     Chain = DAG.getCALLSEQ_END(Chain,
3481                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3482                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3483                                                      true),
3484                                InFlag, dl);
3485     InFlag = Chain.getValue(1);
3486   }
3487
3488   // Handle result values, copying them out of physregs into vregs that we
3489   // return.
3490   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3491                          Ins, dl, DAG, InVals);
3492 }
3493
3494 //===----------------------------------------------------------------------===//
3495 //                Fast Calling Convention (tail call) implementation
3496 //===----------------------------------------------------------------------===//
3497
3498 //  Like std call, callee cleans arguments, convention except that ECX is
3499 //  reserved for storing the tail called function address. Only 2 registers are
3500 //  free for argument passing (inreg). Tail call optimization is performed
3501 //  provided:
3502 //                * tailcallopt is enabled
3503 //                * caller/callee are fastcc
3504 //  On X86_64 architecture with GOT-style position independent code only local
3505 //  (within module) calls are supported at the moment.
3506 //  To keep the stack aligned according to platform abi the function
3507 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3508 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3509 //  If a tail called function callee has more arguments than the caller the
3510 //  caller needs to make sure that there is room to move the RETADDR to. This is
3511 //  achieved by reserving an area the size of the argument delta right after the
3512 //  original RETADDR, but before the saved framepointer or the spilled registers
3513 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3514 //  stack layout:
3515 //    arg1
3516 //    arg2
3517 //    RETADDR
3518 //    [ new RETADDR
3519 //      move area ]
3520 //    (possible EBP)
3521 //    ESI
3522 //    EDI
3523 //    local1 ..
3524
3525 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3526 /// requirement.
3527 unsigned
3528 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3529                                                SelectionDAG& DAG) const {
3530   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3531   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3532   unsigned StackAlignment = TFI.getStackAlignment();
3533   uint64_t AlignMask = StackAlignment - 1;
3534   int64_t Offset = StackSize;
3535   unsigned SlotSize = RegInfo->getSlotSize();
3536   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3537     // Number smaller than 12 so just add the difference.
3538     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3539   } else {
3540     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3541     Offset = ((~AlignMask) & Offset) + StackAlignment +
3542       (StackAlignment-SlotSize);
3543   }
3544   return Offset;
3545 }
3546
3547 /// Return true if the given stack call argument is already available in the
3548 /// same position (relatively) of the caller's incoming argument stack.
3549 static
3550 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3551                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3552                          const X86InstrInfo *TII) {
3553   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3554   int FI = INT_MAX;
3555   if (Arg.getOpcode() == ISD::CopyFromReg) {
3556     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3557     if (!TargetRegisterInfo::isVirtualRegister(VR))
3558       return false;
3559     MachineInstr *Def = MRI->getVRegDef(VR);
3560     if (!Def)
3561       return false;
3562     if (!Flags.isByVal()) {
3563       if (!TII->isLoadFromStackSlot(Def, FI))
3564         return false;
3565     } else {
3566       unsigned Opcode = Def->getOpcode();
3567       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3568            Opcode == X86::LEA64_32r) &&
3569           Def->getOperand(1).isFI()) {
3570         FI = Def->getOperand(1).getIndex();
3571         Bytes = Flags.getByValSize();
3572       } else
3573         return false;
3574     }
3575   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3576     if (Flags.isByVal())
3577       // ByVal argument is passed in as a pointer but it's now being
3578       // dereferenced. e.g.
3579       // define @foo(%struct.X* %A) {
3580       //   tail call @bar(%struct.X* byval %A)
3581       // }
3582       return false;
3583     SDValue Ptr = Ld->getBasePtr();
3584     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3585     if (!FINode)
3586       return false;
3587     FI = FINode->getIndex();
3588   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3589     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3590     FI = FINode->getIndex();
3591     Bytes = Flags.getByValSize();
3592   } else
3593     return false;
3594
3595   assert(FI != INT_MAX);
3596   if (!MFI->isFixedObjectIndex(FI))
3597     return false;
3598   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3599 }
3600
3601 /// Check whether the call is eligible for tail call optimization. Targets
3602 /// that want to do tail call optimization should implement this function.
3603 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3604     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3605     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3606     const SmallVectorImpl<ISD::OutputArg> &Outs,
3607     const SmallVectorImpl<SDValue> &OutVals,
3608     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3609   if (!mayTailCallThisCC(CalleeCC))
3610     return false;
3611
3612   // If -tailcallopt is specified, make fastcc functions tail-callable.
3613   MachineFunction &MF = DAG.getMachineFunction();
3614   const Function *CallerF = MF.getFunction();
3615
3616   // If the function return type is x86_fp80 and the callee return type is not,
3617   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3618   // perform a tailcall optimization here.
3619   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3620     return false;
3621
3622   CallingConv::ID CallerCC = CallerF->getCallingConv();
3623   bool CCMatch = CallerCC == CalleeCC;
3624   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3625   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3626
3627   // Win64 functions have extra shadow space for argument homing. Don't do the
3628   // sibcall if the caller and callee have mismatched expectations for this
3629   // space.
3630   if (IsCalleeWin64 != IsCallerWin64)
3631     return false;
3632
3633   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3634     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3635       return true;
3636     return false;
3637   }
3638
3639   // Look for obvious safe cases to perform tail call optimization that do not
3640   // require ABI changes. This is what gcc calls sibcall.
3641
3642   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3643   // emit a special epilogue.
3644   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3645   if (RegInfo->needsStackRealignment(MF))
3646     return false;
3647
3648   // Also avoid sibcall optimization if either caller or callee uses struct
3649   // return semantics.
3650   if (isCalleeStructRet || isCallerStructRet)
3651     return false;
3652
3653   // Do not sibcall optimize vararg calls unless all arguments are passed via
3654   // registers.
3655   if (isVarArg && !Outs.empty()) {
3656     // Optimizing for varargs on Win64 is unlikely to be safe without
3657     // additional testing.
3658     if (IsCalleeWin64 || IsCallerWin64)
3659       return false;
3660
3661     SmallVector<CCValAssign, 16> ArgLocs;
3662     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3663                    *DAG.getContext());
3664
3665     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3666     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3667       if (!ArgLocs[i].isRegLoc())
3668         return false;
3669   }
3670
3671   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3672   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3673   // this into a sibcall.
3674   bool Unused = false;
3675   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3676     if (!Ins[i].Used) {
3677       Unused = true;
3678       break;
3679     }
3680   }
3681   if (Unused) {
3682     SmallVector<CCValAssign, 16> RVLocs;
3683     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3684                    *DAG.getContext());
3685     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3686     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3687       CCValAssign &VA = RVLocs[i];
3688       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3689         return false;
3690     }
3691   }
3692
3693   // If the calling conventions do not match, then we'd better make sure the
3694   // results are returned in the same way as what the caller expects.
3695   if (!CCMatch) {
3696     SmallVector<CCValAssign, 16> RVLocs1;
3697     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3698                     *DAG.getContext());
3699     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3700
3701     SmallVector<CCValAssign, 16> RVLocs2;
3702     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3703                     *DAG.getContext());
3704     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3705
3706     if (RVLocs1.size() != RVLocs2.size())
3707       return false;
3708     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3709       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3710         return false;
3711       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3712         return false;
3713       if (RVLocs1[i].isRegLoc()) {
3714         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3715           return false;
3716       } else {
3717         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3718           return false;
3719       }
3720     }
3721   }
3722
3723   unsigned StackArgsSize = 0;
3724
3725   // If the callee takes no arguments then go on to check the results of the
3726   // call.
3727   if (!Outs.empty()) {
3728     // Check if stack adjustment is needed. For now, do not do this if any
3729     // argument is passed on the stack.
3730     SmallVector<CCValAssign, 16> ArgLocs;
3731     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3732                    *DAG.getContext());
3733
3734     // Allocate shadow area for Win64
3735     if (IsCalleeWin64)
3736       CCInfo.AllocateStack(32, 8);
3737
3738     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3739     StackArgsSize = CCInfo.getNextStackOffset();
3740
3741     if (CCInfo.getNextStackOffset()) {
3742       // Check if the arguments are already laid out in the right way as
3743       // the caller's fixed stack objects.
3744       MachineFrameInfo *MFI = MF.getFrameInfo();
3745       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3746       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3747       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3748         CCValAssign &VA = ArgLocs[i];
3749         SDValue Arg = OutVals[i];
3750         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3751         if (VA.getLocInfo() == CCValAssign::Indirect)
3752           return false;
3753         if (!VA.isRegLoc()) {
3754           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3755                                    MFI, MRI, TII))
3756             return false;
3757         }
3758       }
3759     }
3760
3761     // If the tailcall address may be in a register, then make sure it's
3762     // possible to register allocate for it. In 32-bit, the call address can
3763     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3764     // callee-saved registers are restored. These happen to be the same
3765     // registers used to pass 'inreg' arguments so watch out for those.
3766     if (!Subtarget->is64Bit() &&
3767         ((!isa<GlobalAddressSDNode>(Callee) &&
3768           !isa<ExternalSymbolSDNode>(Callee)) ||
3769          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3770       unsigned NumInRegs = 0;
3771       // In PIC we need an extra register to formulate the address computation
3772       // for the callee.
3773       unsigned MaxInRegs =
3774         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3775
3776       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3777         CCValAssign &VA = ArgLocs[i];
3778         if (!VA.isRegLoc())
3779           continue;
3780         unsigned Reg = VA.getLocReg();
3781         switch (Reg) {
3782         default: break;
3783         case X86::EAX: case X86::EDX: case X86::ECX:
3784           if (++NumInRegs == MaxInRegs)
3785             return false;
3786           break;
3787         }
3788       }
3789     }
3790   }
3791
3792   bool CalleeWillPop =
3793       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3794                        MF.getTarget().Options.GuaranteedTailCallOpt);
3795
3796   if (unsigned BytesToPop =
3797           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3798     // If we have bytes to pop, the callee must pop them.
3799     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3800     if (!CalleePopMatches)
3801       return false;
3802   } else if (CalleeWillPop && StackArgsSize > 0) {
3803     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3804     return false;
3805   }
3806
3807   return true;
3808 }
3809
3810 FastISel *
3811 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3812                                   const TargetLibraryInfo *libInfo) const {
3813   return X86::createFastISel(funcInfo, libInfo);
3814 }
3815
3816 //===----------------------------------------------------------------------===//
3817 //                           Other Lowering Hooks
3818 //===----------------------------------------------------------------------===//
3819
3820 static bool MayFoldLoad(SDValue Op) {
3821   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3822 }
3823
3824 static bool MayFoldIntoStore(SDValue Op) {
3825   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3826 }
3827
3828 static bool isTargetShuffle(unsigned Opcode) {
3829   switch(Opcode) {
3830   default: return false;
3831   case X86ISD::BLENDI:
3832   case X86ISD::PSHUFB:
3833   case X86ISD::PSHUFD:
3834   case X86ISD::PSHUFHW:
3835   case X86ISD::PSHUFLW:
3836   case X86ISD::SHUFP:
3837   case X86ISD::PALIGNR:
3838   case X86ISD::MOVLHPS:
3839   case X86ISD::MOVLHPD:
3840   case X86ISD::MOVHLPS:
3841   case X86ISD::MOVLPS:
3842   case X86ISD::MOVLPD:
3843   case X86ISD::MOVSHDUP:
3844   case X86ISD::MOVSLDUP:
3845   case X86ISD::MOVDDUP:
3846   case X86ISD::MOVSS:
3847   case X86ISD::MOVSD:
3848   case X86ISD::UNPCKL:
3849   case X86ISD::UNPCKH:
3850   case X86ISD::VPERMILPI:
3851   case X86ISD::VPERM2X128:
3852   case X86ISD::VPERMI:
3853   case X86ISD::VPERMV:
3854   case X86ISD::VPERMV3:
3855     return true;
3856   }
3857 }
3858
3859 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3860                                     SDValue V1, unsigned TargetMask,
3861                                     SelectionDAG &DAG) {
3862   switch(Opc) {
3863   default: llvm_unreachable("Unknown x86 shuffle node");
3864   case X86ISD::PSHUFD:
3865   case X86ISD::PSHUFHW:
3866   case X86ISD::PSHUFLW:
3867   case X86ISD::VPERMILPI:
3868   case X86ISD::VPERMI:
3869     return DAG.getNode(Opc, dl, VT, V1,
3870                        DAG.getConstant(TargetMask, dl, MVT::i8));
3871   }
3872 }
3873
3874 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3875                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3876   switch(Opc) {
3877   default: llvm_unreachable("Unknown x86 shuffle node");
3878   case X86ISD::MOVLHPS:
3879   case X86ISD::MOVLHPD:
3880   case X86ISD::MOVHLPS:
3881   case X86ISD::MOVLPS:
3882   case X86ISD::MOVLPD:
3883   case X86ISD::MOVSS:
3884   case X86ISD::MOVSD:
3885   case X86ISD::UNPCKL:
3886   case X86ISD::UNPCKH:
3887     return DAG.getNode(Opc, dl, VT, V1, V2);
3888   }
3889 }
3890
3891 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3892   MachineFunction &MF = DAG.getMachineFunction();
3893   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3894   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3895   int ReturnAddrIndex = FuncInfo->getRAIndex();
3896
3897   if (ReturnAddrIndex == 0) {
3898     // Set up a frame object for the return address.
3899     unsigned SlotSize = RegInfo->getSlotSize();
3900     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3901                                                            -(int64_t)SlotSize,
3902                                                            false);
3903     FuncInfo->setRAIndex(ReturnAddrIndex);
3904   }
3905
3906   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3907 }
3908
3909 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3910                                        bool hasSymbolicDisplacement) {
3911   // Offset should fit into 32 bit immediate field.
3912   if (!isInt<32>(Offset))
3913     return false;
3914
3915   // If we don't have a symbolic displacement - we don't have any extra
3916   // restrictions.
3917   if (!hasSymbolicDisplacement)
3918     return true;
3919
3920   // FIXME: Some tweaks might be needed for medium code model.
3921   if (M != CodeModel::Small && M != CodeModel::Kernel)
3922     return false;
3923
3924   // For small code model we assume that latest object is 16MB before end of 31
3925   // bits boundary. We may also accept pretty large negative constants knowing
3926   // that all objects are in the positive half of address space.
3927   if (M == CodeModel::Small && Offset < 16*1024*1024)
3928     return true;
3929
3930   // For kernel code model we know that all object resist in the negative half
3931   // of 32bits address space. We may not accept negative offsets, since they may
3932   // be just off and we may accept pretty large positive ones.
3933   if (M == CodeModel::Kernel && Offset >= 0)
3934     return true;
3935
3936   return false;
3937 }
3938
3939 /// Determines whether the callee is required to pop its own arguments.
3940 /// Callee pop is necessary to support tail calls.
3941 bool X86::isCalleePop(CallingConv::ID CallingConv,
3942                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3943   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3944   // can guarantee TCO.
3945   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3946     return true;
3947
3948   switch (CallingConv) {
3949   default:
3950     return false;
3951   case CallingConv::X86_StdCall:
3952   case CallingConv::X86_FastCall:
3953   case CallingConv::X86_ThisCall:
3954   case CallingConv::X86_VectorCall:
3955     return !is64Bit;
3956   }
3957 }
3958
3959 /// \brief Return true if the condition is an unsigned comparison operation.
3960 static bool isX86CCUnsigned(unsigned X86CC) {
3961   switch (X86CC) {
3962   default: llvm_unreachable("Invalid integer condition!");
3963   case X86::COND_E:     return true;
3964   case X86::COND_G:     return false;
3965   case X86::COND_GE:    return false;
3966   case X86::COND_L:     return false;
3967   case X86::COND_LE:    return false;
3968   case X86::COND_NE:    return true;
3969   case X86::COND_B:     return true;
3970   case X86::COND_A:     return true;
3971   case X86::COND_BE:    return true;
3972   case X86::COND_AE:    return true;
3973   }
3974 }
3975
3976 static X86::CondCode TranslateIntegerX86CC(ISD::CondCode SetCCOpcode) {
3977   switch (SetCCOpcode) {
3978   default: llvm_unreachable("Invalid integer condition!");
3979   case ISD::SETEQ:  return X86::COND_E;
3980   case ISD::SETGT:  return X86::COND_G;
3981   case ISD::SETGE:  return X86::COND_GE;
3982   case ISD::SETLT:  return X86::COND_L;
3983   case ISD::SETLE:  return X86::COND_LE;
3984   case ISD::SETNE:  return X86::COND_NE;
3985   case ISD::SETULT: return X86::COND_B;
3986   case ISD::SETUGT: return X86::COND_A;
3987   case ISD::SETULE: return X86::COND_BE;
3988   case ISD::SETUGE: return X86::COND_AE;
3989   }
3990 }
3991
3992 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3993 /// condition code, returning the condition code and the LHS/RHS of the
3994 /// comparison to make.
3995 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3996                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3997   if (!isFP) {
3998     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3999       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
4000         // X > -1   -> X == 0, jump !sign.
4001         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4002         return X86::COND_NS;
4003       }
4004       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
4005         // X < 0   -> X == 0, jump on sign.
4006         return X86::COND_S;
4007       }
4008       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
4009         // X < 1   -> X <= 0
4010         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4011         return X86::COND_LE;
4012       }
4013     }
4014
4015     return TranslateIntegerX86CC(SetCCOpcode);
4016   }
4017
4018   // First determine if it is required or is profitable to flip the operands.
4019
4020   // If LHS is a foldable load, but RHS is not, flip the condition.
4021   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4022       !ISD::isNON_EXTLoad(RHS.getNode())) {
4023     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4024     std::swap(LHS, RHS);
4025   }
4026
4027   switch (SetCCOpcode) {
4028   default: break;
4029   case ISD::SETOLT:
4030   case ISD::SETOLE:
4031   case ISD::SETUGT:
4032   case ISD::SETUGE:
4033     std::swap(LHS, RHS);
4034     break;
4035   }
4036
4037   // On a floating point condition, the flags are set as follows:
4038   // ZF  PF  CF   op
4039   //  0 | 0 | 0 | X > Y
4040   //  0 | 0 | 1 | X < Y
4041   //  1 | 0 | 0 | X == Y
4042   //  1 | 1 | 1 | unordered
4043   switch (SetCCOpcode) {
4044   default: llvm_unreachable("Condcode should be pre-legalized away");
4045   case ISD::SETUEQ:
4046   case ISD::SETEQ:   return X86::COND_E;
4047   case ISD::SETOLT:              // flipped
4048   case ISD::SETOGT:
4049   case ISD::SETGT:   return X86::COND_A;
4050   case ISD::SETOLE:              // flipped
4051   case ISD::SETOGE:
4052   case ISD::SETGE:   return X86::COND_AE;
4053   case ISD::SETUGT:              // flipped
4054   case ISD::SETULT:
4055   case ISD::SETLT:   return X86::COND_B;
4056   case ISD::SETUGE:              // flipped
4057   case ISD::SETULE:
4058   case ISD::SETLE:   return X86::COND_BE;
4059   case ISD::SETONE:
4060   case ISD::SETNE:   return X86::COND_NE;
4061   case ISD::SETUO:   return X86::COND_P;
4062   case ISD::SETO:    return X86::COND_NP;
4063   case ISD::SETOEQ:
4064   case ISD::SETUNE:  return X86::COND_INVALID;
4065   }
4066 }
4067
4068 /// Is there a floating point cmov for the specific X86 condition code?
4069 /// Current x86 isa includes the following FP cmov instructions:
4070 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4071 static bool hasFPCMov(unsigned X86CC) {
4072   switch (X86CC) {
4073   default:
4074     return false;
4075   case X86::COND_B:
4076   case X86::COND_BE:
4077   case X86::COND_E:
4078   case X86::COND_P:
4079   case X86::COND_A:
4080   case X86::COND_AE:
4081   case X86::COND_NE:
4082   case X86::COND_NP:
4083     return true;
4084   }
4085 }
4086
4087 /// Returns true if the target can instruction select the
4088 /// specified FP immediate natively. If false, the legalizer will
4089 /// materialize the FP immediate as a load from a constant pool.
4090 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4091   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4092     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4093       return true;
4094   }
4095   return false;
4096 }
4097
4098 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4099                                               ISD::LoadExtType ExtTy,
4100                                               EVT NewVT) const {
4101   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4102   // relocation target a movq or addq instruction: don't let the load shrink.
4103   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4104   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4105     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4106       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4107   return true;
4108 }
4109
4110 /// \brief Returns true if it is beneficial to convert a load of a constant
4111 /// to just the constant itself.
4112 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4113                                                           Type *Ty) const {
4114   assert(Ty->isIntegerTy());
4115
4116   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4117   if (BitSize == 0 || BitSize > 64)
4118     return false;
4119   return true;
4120 }
4121
4122 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4123                                                 unsigned Index) const {
4124   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4125     return false;
4126
4127   return (Index == 0 || Index == ResVT.getVectorNumElements());
4128 }
4129
4130 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4131   // Speculate cttz only if we can directly use TZCNT.
4132   return Subtarget->hasBMI();
4133 }
4134
4135 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4136   // Speculate ctlz only if we can directly use LZCNT.
4137   return Subtarget->hasLZCNT();
4138 }
4139
4140 /// Return true if every element in Mask, beginning
4141 /// from position Pos and ending in Pos+Size is undef.
4142 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4143   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4144     if (0 <= Mask[i])
4145       return false;
4146   return true;
4147 }
4148
4149 /// Return true if Val is undef or if its value falls within the
4150 /// specified range (L, H].
4151 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4152   return (Val < 0) || (Val >= Low && Val < Hi);
4153 }
4154
4155 /// Val is either less than zero (undef) or equal to the specified value.
4156 static bool isUndefOrEqual(int Val, int CmpVal) {
4157   return (Val < 0 || Val == CmpVal);
4158 }
4159
4160 /// Return true if every element in Mask, beginning
4161 /// from position Pos and ending in Pos+Size, falls within the specified
4162 /// sequential range (Low, Low+Size]. or is undef.
4163 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4164                                        unsigned Pos, unsigned Size, int Low) {
4165   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4166     if (!isUndefOrEqual(Mask[i], Low))
4167       return false;
4168   return true;
4169 }
4170
4171 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4172 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4173 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4174   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4175   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4176     return false;
4177
4178   // The index should be aligned on a vecWidth-bit boundary.
4179   uint64_t Index =
4180     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4181
4182   MVT VT = N->getSimpleValueType(0);
4183   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4184   bool Result = (Index * ElSize) % vecWidth == 0;
4185
4186   return Result;
4187 }
4188
4189 /// Return true if the specified INSERT_SUBVECTOR
4190 /// operand specifies a subvector insert that is suitable for input to
4191 /// insertion of 128 or 256-bit subvectors
4192 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4193   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4194   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4195     return false;
4196   // The index should be aligned on a vecWidth-bit boundary.
4197   uint64_t Index =
4198     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4199
4200   MVT VT = N->getSimpleValueType(0);
4201   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4202   bool Result = (Index * ElSize) % vecWidth == 0;
4203
4204   return Result;
4205 }
4206
4207 bool X86::isVINSERT128Index(SDNode *N) {
4208   return isVINSERTIndex(N, 128);
4209 }
4210
4211 bool X86::isVINSERT256Index(SDNode *N) {
4212   return isVINSERTIndex(N, 256);
4213 }
4214
4215 bool X86::isVEXTRACT128Index(SDNode *N) {
4216   return isVEXTRACTIndex(N, 128);
4217 }
4218
4219 bool X86::isVEXTRACT256Index(SDNode *N) {
4220   return isVEXTRACTIndex(N, 256);
4221 }
4222
4223 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4224   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4225   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4226          "Illegal extract subvector for VEXTRACT");
4227
4228   uint64_t Index =
4229     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4230
4231   MVT VecVT = N->getOperand(0).getSimpleValueType();
4232   MVT ElVT = VecVT.getVectorElementType();
4233
4234   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4235   return Index / NumElemsPerChunk;
4236 }
4237
4238 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4239   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4240   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4241          "Illegal insert subvector for VINSERT");
4242
4243   uint64_t Index =
4244     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4245
4246   MVT VecVT = N->getSimpleValueType(0);
4247   MVT ElVT = VecVT.getVectorElementType();
4248
4249   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4250   return Index / NumElemsPerChunk;
4251 }
4252
4253 /// Return the appropriate immediate to extract the specified
4254 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4255 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4256   return getExtractVEXTRACTImmediate(N, 128);
4257 }
4258
4259 /// Return the appropriate immediate to extract the specified
4260 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4261 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4262   return getExtractVEXTRACTImmediate(N, 256);
4263 }
4264
4265 /// Return the appropriate immediate to insert at the specified
4266 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4267 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4268   return getInsertVINSERTImmediate(N, 128);
4269 }
4270
4271 /// Return the appropriate immediate to insert at the specified
4272 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4273 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4274   return getInsertVINSERTImmediate(N, 256);
4275 }
4276
4277 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4278 bool X86::isZeroNode(SDValue Elt) {
4279   return isNullConstant(Elt) || isNullFPConstant(Elt);
4280 }
4281
4282 // Build a vector of constants
4283 // Use an UNDEF node if MaskElt == -1.
4284 // Spilt 64-bit constants in the 32-bit mode.
4285 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4286                               SelectionDAG &DAG,
4287                               SDLoc dl, bool IsMask = false) {
4288
4289   SmallVector<SDValue, 32>  Ops;
4290   bool Split = false;
4291
4292   MVT ConstVecVT = VT;
4293   unsigned NumElts = VT.getVectorNumElements();
4294   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4295   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4296     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4297     Split = true;
4298   }
4299
4300   MVT EltVT = ConstVecVT.getVectorElementType();
4301   for (unsigned i = 0; i < NumElts; ++i) {
4302     bool IsUndef = Values[i] < 0 && IsMask;
4303     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4304       DAG.getConstant(Values[i], dl, EltVT);
4305     Ops.push_back(OpNode);
4306     if (Split)
4307       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4308                     DAG.getConstant(0, dl, EltVT));
4309   }
4310   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4311   if (Split)
4312     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4313   return ConstsNode;
4314 }
4315
4316 /// Returns a vector of specified type with all zero elements.
4317 static SDValue getZeroVector(MVT VT, const X86Subtarget *Subtarget,
4318                              SelectionDAG &DAG, SDLoc dl) {
4319   assert(VT.isVector() && "Expected a vector type");
4320
4321   // Always build SSE zero vectors as <4 x i32> bitcasted
4322   // to their dest type. This ensures they get CSE'd.
4323   SDValue Vec;
4324   if (VT.is128BitVector()) {  // SSE
4325     if (Subtarget->hasSSE2()) {  // SSE2
4326       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4327       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4328     } else { // SSE1
4329       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4330       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4331     }
4332   } else if (VT.is256BitVector()) { // AVX
4333     if (Subtarget->hasInt256()) { // AVX2
4334       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4335       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4336       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4337     } else {
4338       // 256-bit logic and arithmetic instructions in AVX are all
4339       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4340       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4341       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4342       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4343     }
4344   } else if (VT.is512BitVector()) { // AVX-512
4345       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4346       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4347                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4348       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4349   } else if (VT.getVectorElementType() == MVT::i1) {
4350
4351     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4352             && "Unexpected vector type");
4353     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4354             && "Unexpected vector type");
4355     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4356     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4357     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4358   } else
4359     llvm_unreachable("Unexpected vector type");
4360
4361   return DAG.getBitcast(VT, Vec);
4362 }
4363
4364 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4365                                 SelectionDAG &DAG, SDLoc dl,
4366                                 unsigned vectorWidth) {
4367   assert((vectorWidth == 128 || vectorWidth == 256) &&
4368          "Unsupported vector width");
4369   EVT VT = Vec.getValueType();
4370   EVT ElVT = VT.getVectorElementType();
4371   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4372   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4373                                   VT.getVectorNumElements()/Factor);
4374
4375   // Extract from UNDEF is UNDEF.
4376   if (Vec.getOpcode() == ISD::UNDEF)
4377     return DAG.getUNDEF(ResultVT);
4378
4379   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4380   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4381   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4382
4383   // This is the index of the first element of the vectorWidth-bit chunk
4384   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4385   IdxVal &= ~(ElemsPerChunk - 1);
4386
4387   // If the input is a buildvector just emit a smaller one.
4388   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4389     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4390                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4391
4392   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4393   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4394 }
4395
4396 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4397 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4398 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4399 /// instructions or a simple subregister reference. Idx is an index in the
4400 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4401 /// lowering EXTRACT_VECTOR_ELT operations easier.
4402 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4403                                    SelectionDAG &DAG, SDLoc dl) {
4404   assert((Vec.getValueType().is256BitVector() ||
4405           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4406   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4407 }
4408
4409 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4410 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4411                                    SelectionDAG &DAG, SDLoc dl) {
4412   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4413   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4414 }
4415
4416 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4417                                unsigned IdxVal, SelectionDAG &DAG,
4418                                SDLoc dl, unsigned vectorWidth) {
4419   assert((vectorWidth == 128 || vectorWidth == 256) &&
4420          "Unsupported vector width");
4421   // Inserting UNDEF is Result
4422   if (Vec.getOpcode() == ISD::UNDEF)
4423     return Result;
4424   EVT VT = Vec.getValueType();
4425   EVT ElVT = VT.getVectorElementType();
4426   EVT ResultVT = Result.getValueType();
4427
4428   // Insert the relevant vectorWidth bits.
4429   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4430   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4431
4432   // This is the index of the first element of the vectorWidth-bit chunk
4433   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4434   IdxVal &= ~(ElemsPerChunk - 1);
4435
4436   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4437   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4438 }
4439
4440 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4441 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4442 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4443 /// simple superregister reference.  Idx is an index in the 128 bits
4444 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4445 /// lowering INSERT_VECTOR_ELT operations easier.
4446 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4447                                   SelectionDAG &DAG, SDLoc dl) {
4448   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4449
4450   // For insertion into the zero index (low half) of a 256-bit vector, it is
4451   // more efficient to generate a blend with immediate instead of an insert*128.
4452   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4453   // extend the subvector to the size of the result vector. Make sure that
4454   // we are not recursing on that node by checking for undef here.
4455   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4456       Result.getOpcode() != ISD::UNDEF) {
4457     EVT ResultVT = Result.getValueType();
4458     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4459     SDValue Undef = DAG.getUNDEF(ResultVT);
4460     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4461                                  Vec, ZeroIndex);
4462
4463     // The blend instruction, and therefore its mask, depend on the data type.
4464     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4465     if (ScalarType.isFloatingPoint()) {
4466       // Choose either vblendps (float) or vblendpd (double).
4467       unsigned ScalarSize = ScalarType.getSizeInBits();
4468       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4469       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4470       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4471       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4472     }
4473
4474     const X86Subtarget &Subtarget =
4475     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4476
4477     // AVX2 is needed for 256-bit integer blend support.
4478     // Integers must be cast to 32-bit because there is only vpblendd;
4479     // vpblendw can't be used for this because it has a handicapped mask.
4480
4481     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4482     // is still more efficient than using the wrong domain vinsertf128 that
4483     // will be created by InsertSubVector().
4484     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4485
4486     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4487     Vec256 = DAG.getBitcast(CastVT, Vec256);
4488     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4489     return DAG.getBitcast(ResultVT, Vec256);
4490   }
4491
4492   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4493 }
4494
4495 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4496                                   SelectionDAG &DAG, SDLoc dl) {
4497   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4498   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4499 }
4500
4501 /// Insert i1-subvector to i1-vector.
4502 static SDValue Insert1BitVector(SDValue Op, SelectionDAG &DAG) {
4503
4504   SDLoc dl(Op);
4505   SDValue Vec = Op.getOperand(0);
4506   SDValue SubVec = Op.getOperand(1);
4507   SDValue Idx = Op.getOperand(2);
4508
4509   if (!isa<ConstantSDNode>(Idx))
4510     return SDValue();
4511
4512   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
4513   if (IdxVal == 0  && Vec.isUndef()) // the operation is legal
4514     return Op;
4515
4516   MVT OpVT = Op.getSimpleValueType();
4517   MVT SubVecVT = SubVec.getSimpleValueType();
4518   unsigned NumElems = OpVT.getVectorNumElements();
4519   unsigned SubVecNumElems = SubVecVT.getVectorNumElements();
4520
4521   assert(IdxVal + SubVecNumElems <= NumElems &&
4522          IdxVal % SubVecVT.getSizeInBits() == 0 &&
4523          "Unexpected index value in INSERT_SUBVECTOR");
4524
4525   // There are 3 possible cases:
4526   // 1. Subvector should be inserted in the lower part (IdxVal == 0)
4527   // 2. Subvector should be inserted in the upper part
4528   //    (IdxVal + SubVecNumElems == NumElems)
4529   // 3. Subvector should be inserted in the middle (for example v2i1
4530   //    to v16i1, index 2)
4531
4532   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
4533   SDValue Undef = DAG.getUNDEF(OpVT);
4534   SDValue WideSubVec =
4535     DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef, SubVec, ZeroIdx);
4536   if (Vec.isUndef())
4537     return DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4538       DAG.getConstant(IdxVal, dl, MVT::i8));
4539
4540   if (ISD::isBuildVectorAllZeros(Vec.getNode())) {
4541     unsigned ShiftLeft = NumElems - SubVecNumElems;
4542     unsigned ShiftRight = NumElems - SubVecNumElems - IdxVal;
4543     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4544       DAG.getConstant(ShiftLeft, dl, MVT::i8));
4545     return ShiftRight ? DAG.getNode(X86ISD::VSRLI, dl, OpVT, WideSubVec,
4546       DAG.getConstant(ShiftRight, dl, MVT::i8)) : WideSubVec;
4547   }
4548
4549   if (IdxVal == 0) {
4550     // Zero lower bits of the Vec
4551     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4552     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4553     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4554     // Merge them together
4555     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4556   }
4557
4558   // Simple case when we put subvector in the upper part
4559   if (IdxVal + SubVecNumElems == NumElems) {
4560     // Zero upper bits of the Vec
4561     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec,
4562                         DAG.getConstant(IdxVal, dl, MVT::i8));
4563     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4564     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4565     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4566     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4567   }
4568   // Subvector should be inserted in the middle - use shuffle
4569   SmallVector<int, 64> Mask;
4570   for (unsigned i = 0; i < NumElems; ++i)
4571     Mask.push_back(i >= IdxVal && i < IdxVal + SubVecNumElems ?
4572                     i : i + NumElems);
4573   return DAG.getVectorShuffle(OpVT, dl, WideSubVec, Vec, Mask);
4574 }
4575
4576 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4577 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4578 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4579 /// large BUILD_VECTORS.
4580 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4581                                    unsigned NumElems, SelectionDAG &DAG,
4582                                    SDLoc dl) {
4583   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4584   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4585 }
4586
4587 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4588                                    unsigned NumElems, SelectionDAG &DAG,
4589                                    SDLoc dl) {
4590   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4591   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4592 }
4593
4594 /// Returns a vector of specified type with all bits set.
4595 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4596 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4597 /// Then bitcast to their original type, ensuring they get CSE'd.
4598 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4599                              SelectionDAG &DAG, SDLoc dl) {
4600   assert(VT.isVector() && "Expected a vector type");
4601
4602   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4603   SDValue Vec;
4604   if (VT.is512BitVector()) {
4605     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4606                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4607     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4608   } else if (VT.is256BitVector()) {
4609     if (Subtarget->hasInt256()) { // AVX2
4610       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4611       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4612     } else { // AVX
4613       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4614       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4615     }
4616   } else if (VT.is128BitVector()) {
4617     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4618   } else
4619     llvm_unreachable("Unexpected vector type");
4620
4621   return DAG.getBitcast(VT, Vec);
4622 }
4623
4624 /// Returns a vector_shuffle node for an unpackl operation.
4625 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4626                           SDValue V2) {
4627   unsigned NumElems = VT.getVectorNumElements();
4628   SmallVector<int, 8> Mask;
4629   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4630     Mask.push_back(i);
4631     Mask.push_back(i + NumElems);
4632   }
4633   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4634 }
4635
4636 /// Returns a vector_shuffle node for an unpackh operation.
4637 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4638                           SDValue V2) {
4639   unsigned NumElems = VT.getVectorNumElements();
4640   SmallVector<int, 8> Mask;
4641   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4642     Mask.push_back(i + Half);
4643     Mask.push_back(i + NumElems + Half);
4644   }
4645   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4646 }
4647
4648 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4649 /// This produces a shuffle where the low element of V2 is swizzled into the
4650 /// zero/undef vector, landing at element Idx.
4651 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4652 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4653                                            bool IsZero,
4654                                            const X86Subtarget *Subtarget,
4655                                            SelectionDAG &DAG) {
4656   MVT VT = V2.getSimpleValueType();
4657   SDValue V1 = IsZero
4658     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4659   unsigned NumElems = VT.getVectorNumElements();
4660   SmallVector<int, 16> MaskVec;
4661   for (unsigned i = 0; i != NumElems; ++i)
4662     // If this is the insertion idx, put the low elt of V2 here.
4663     MaskVec.push_back(i == Idx ? NumElems : i);
4664   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4665 }
4666
4667 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4668 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4669 /// uses one source. Note that this will set IsUnary for shuffles which use a
4670 /// single input multiple times, and in those cases it will
4671 /// adjust the mask to only have indices within that single input.
4672 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4673 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4674                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4675   unsigned NumElems = VT.getVectorNumElements();
4676   SDValue ImmN;
4677
4678   IsUnary = false;
4679   bool IsFakeUnary = false;
4680   switch(N->getOpcode()) {
4681   case X86ISD::BLENDI:
4682     ImmN = N->getOperand(N->getNumOperands()-1);
4683     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4684     break;
4685   case X86ISD::SHUFP:
4686     ImmN = N->getOperand(N->getNumOperands()-1);
4687     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4688     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4689     break;
4690   case X86ISD::UNPCKH:
4691     DecodeUNPCKHMask(VT, Mask);
4692     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4693     break;
4694   case X86ISD::UNPCKL:
4695     DecodeUNPCKLMask(VT, Mask);
4696     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4697     break;
4698   case X86ISD::MOVHLPS:
4699     DecodeMOVHLPSMask(NumElems, Mask);
4700     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4701     break;
4702   case X86ISD::MOVLHPS:
4703     DecodeMOVLHPSMask(NumElems, Mask);
4704     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4705     break;
4706   case X86ISD::PALIGNR:
4707     ImmN = N->getOperand(N->getNumOperands()-1);
4708     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4709     break;
4710   case X86ISD::PSHUFD:
4711   case X86ISD::VPERMILPI:
4712     ImmN = N->getOperand(N->getNumOperands()-1);
4713     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4714     IsUnary = true;
4715     break;
4716   case X86ISD::PSHUFHW:
4717     ImmN = N->getOperand(N->getNumOperands()-1);
4718     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4719     IsUnary = true;
4720     break;
4721   case X86ISD::PSHUFLW:
4722     ImmN = N->getOperand(N->getNumOperands()-1);
4723     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4724     IsUnary = true;
4725     break;
4726   case X86ISD::PSHUFB: {
4727     IsUnary = true;
4728     SDValue MaskNode = N->getOperand(1);
4729     while (MaskNode->getOpcode() == ISD::BITCAST)
4730       MaskNode = MaskNode->getOperand(0);
4731
4732     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4733       // If we have a build-vector, then things are easy.
4734       MVT VT = MaskNode.getSimpleValueType();
4735       assert(VT.isVector() &&
4736              "Can't produce a non-vector with a build_vector!");
4737       if (!VT.isInteger())
4738         return false;
4739
4740       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4741
4742       SmallVector<uint64_t, 32> RawMask;
4743       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4744         SDValue Op = MaskNode->getOperand(i);
4745         if (Op->getOpcode() == ISD::UNDEF) {
4746           RawMask.push_back((uint64_t)SM_SentinelUndef);
4747           continue;
4748         }
4749         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4750         if (!CN)
4751           return false;
4752         APInt MaskElement = CN->getAPIntValue();
4753
4754         // We now have to decode the element which could be any integer size and
4755         // extract each byte of it.
4756         for (int j = 0; j < NumBytesPerElement; ++j) {
4757           // Note that this is x86 and so always little endian: the low byte is
4758           // the first byte of the mask.
4759           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4760           MaskElement = MaskElement.lshr(8);
4761         }
4762       }
4763       DecodePSHUFBMask(RawMask, Mask);
4764       break;
4765     }
4766
4767     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4768     if (!MaskLoad)
4769       return false;
4770
4771     SDValue Ptr = MaskLoad->getBasePtr();
4772     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4773         Ptr->getOpcode() == X86ISD::WrapperRIP)
4774       Ptr = Ptr->getOperand(0);
4775
4776     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4777     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4778       return false;
4779
4780     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4781       DecodePSHUFBMask(C, Mask);
4782       if (Mask.empty())
4783         return false;
4784       break;
4785     }
4786
4787     return false;
4788   }
4789   case X86ISD::VPERMI:
4790     ImmN = N->getOperand(N->getNumOperands()-1);
4791     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4792     IsUnary = true;
4793     break;
4794   case X86ISD::MOVSS:
4795   case X86ISD::MOVSD:
4796     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4797     break;
4798   case X86ISD::VPERM2X128:
4799     ImmN = N->getOperand(N->getNumOperands()-1);
4800     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4801     if (Mask.empty()) return false;
4802     // Mask only contains negative index if an element is zero.
4803     if (std::any_of(Mask.begin(), Mask.end(),
4804                     [](int M){ return M == SM_SentinelZero; }))
4805       return false;
4806     break;
4807   case X86ISD::MOVSLDUP:
4808     DecodeMOVSLDUPMask(VT, Mask);
4809     IsUnary = true;
4810     break;
4811   case X86ISD::MOVSHDUP:
4812     DecodeMOVSHDUPMask(VT, Mask);
4813     IsUnary = true;
4814     break;
4815   case X86ISD::MOVDDUP:
4816     DecodeMOVDDUPMask(VT, Mask);
4817     IsUnary = true;
4818     break;
4819   case X86ISD::MOVLHPD:
4820   case X86ISD::MOVLPD:
4821   case X86ISD::MOVLPS:
4822     // Not yet implemented
4823     return false;
4824   case X86ISD::VPERMV: {
4825     IsUnary = true;
4826     SDValue MaskNode = N->getOperand(0);
4827     while (MaskNode->getOpcode() == ISD::BITCAST)
4828       MaskNode = MaskNode->getOperand(0);
4829
4830     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4831     SmallVector<uint64_t, 32> RawMask;
4832     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4833       // If we have a build-vector, then things are easy.
4834       assert(MaskNode.getSimpleValueType().isInteger() &&
4835              MaskNode.getSimpleValueType().getVectorNumElements() ==
4836              VT.getVectorNumElements());
4837
4838       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4839         SDValue Op = MaskNode->getOperand(i);
4840         if (Op->getOpcode() == ISD::UNDEF)
4841           RawMask.push_back((uint64_t)SM_SentinelUndef);
4842         else if (isa<ConstantSDNode>(Op)) {
4843           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4844           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4845         } else
4846           return false;
4847       }
4848       DecodeVPERMVMask(RawMask, Mask);
4849       break;
4850     }
4851     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4852       unsigned NumEltsInMask = MaskNode->getNumOperands();
4853       MaskNode = MaskNode->getOperand(0);
4854       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4855       if (CN) {
4856         APInt MaskEltValue = CN->getAPIntValue();
4857         for (unsigned i = 0; i < NumEltsInMask; ++i)
4858           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4859         DecodeVPERMVMask(RawMask, Mask);
4860         break;
4861       }
4862       // It may be a scalar load
4863     }
4864
4865     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4866     if (!MaskLoad)
4867       return false;
4868
4869     SDValue Ptr = MaskLoad->getBasePtr();
4870     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4871         Ptr->getOpcode() == X86ISD::WrapperRIP)
4872       Ptr = Ptr->getOperand(0);
4873
4874     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4875     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4876       return false;
4877
4878     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4879     if (C) {
4880       DecodeVPERMVMask(C, VT, Mask);
4881       if (Mask.empty())
4882         return false;
4883       break;
4884     }
4885     return false;
4886   }
4887   case X86ISD::VPERMV3: {
4888     IsUnary = false;
4889     SDValue MaskNode = N->getOperand(1);
4890     while (MaskNode->getOpcode() == ISD::BITCAST)
4891       MaskNode = MaskNode->getOperand(1);
4892
4893     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4894       // If we have a build-vector, then things are easy.
4895       assert(MaskNode.getSimpleValueType().isInteger() &&
4896              MaskNode.getSimpleValueType().getVectorNumElements() ==
4897              VT.getVectorNumElements());
4898
4899       SmallVector<uint64_t, 32> RawMask;
4900       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4901
4902       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4903         SDValue Op = MaskNode->getOperand(i);
4904         if (Op->getOpcode() == ISD::UNDEF)
4905           RawMask.push_back((uint64_t)SM_SentinelUndef);
4906         else {
4907           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4908           if (!CN)
4909             return false;
4910           APInt MaskElement = CN->getAPIntValue();
4911           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4912         }
4913       }
4914       DecodeVPERMV3Mask(RawMask, Mask);
4915       break;
4916     }
4917
4918     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4919     if (!MaskLoad)
4920       return false;
4921
4922     SDValue Ptr = MaskLoad->getBasePtr();
4923     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4924         Ptr->getOpcode() == X86ISD::WrapperRIP)
4925       Ptr = Ptr->getOperand(0);
4926
4927     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4928     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4929       return false;
4930
4931     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4932     if (C) {
4933       DecodeVPERMV3Mask(C, VT, Mask);
4934       if (Mask.empty())
4935         return false;
4936       break;
4937     }
4938     return false;
4939   }
4940   default: llvm_unreachable("unknown target shuffle node");
4941   }
4942
4943   // If we have a fake unary shuffle, the shuffle mask is spread across two
4944   // inputs that are actually the same node. Re-map the mask to always point
4945   // into the first input.
4946   if (IsFakeUnary)
4947     for (int &M : Mask)
4948       if (M >= (int)Mask.size())
4949         M -= Mask.size();
4950
4951   return true;
4952 }
4953
4954 /// Returns the scalar element that will make up the ith
4955 /// element of the result of the vector shuffle.
4956 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4957                                    unsigned Depth) {
4958   if (Depth == 6)
4959     return SDValue();  // Limit search depth.
4960
4961   SDValue V = SDValue(N, 0);
4962   EVT VT = V.getValueType();
4963   unsigned Opcode = V.getOpcode();
4964
4965   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4966   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4967     int Elt = SV->getMaskElt(Index);
4968
4969     if (Elt < 0)
4970       return DAG.getUNDEF(VT.getVectorElementType());
4971
4972     unsigned NumElems = VT.getVectorNumElements();
4973     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4974                                          : SV->getOperand(1);
4975     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4976   }
4977
4978   // Recurse into target specific vector shuffles to find scalars.
4979   if (isTargetShuffle(Opcode)) {
4980     MVT ShufVT = V.getSimpleValueType();
4981     unsigned NumElems = ShufVT.getVectorNumElements();
4982     SmallVector<int, 16> ShuffleMask;
4983     bool IsUnary;
4984
4985     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4986       return SDValue();
4987
4988     int Elt = ShuffleMask[Index];
4989     if (Elt < 0)
4990       return DAG.getUNDEF(ShufVT.getVectorElementType());
4991
4992     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4993                                          : N->getOperand(1);
4994     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4995                                Depth+1);
4996   }
4997
4998   // Actual nodes that may contain scalar elements
4999   if (Opcode == ISD::BITCAST) {
5000     V = V.getOperand(0);
5001     EVT SrcVT = V.getValueType();
5002     unsigned NumElems = VT.getVectorNumElements();
5003
5004     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
5005       return SDValue();
5006   }
5007
5008   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5009     return (Index == 0) ? V.getOperand(0)
5010                         : DAG.getUNDEF(VT.getVectorElementType());
5011
5012   if (V.getOpcode() == ISD::BUILD_VECTOR)
5013     return V.getOperand(Index);
5014
5015   return SDValue();
5016 }
5017
5018 /// Custom lower build_vector of v16i8.
5019 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
5020                                        unsigned NumNonZero, unsigned NumZero,
5021                                        SelectionDAG &DAG,
5022                                        const X86Subtarget* Subtarget,
5023                                        const TargetLowering &TLI) {
5024   if (NumNonZero > 8)
5025     return SDValue();
5026
5027   SDLoc dl(Op);
5028   SDValue V;
5029   bool First = true;
5030
5031   // SSE4.1 - use PINSRB to insert each byte directly.
5032   if (Subtarget->hasSSE41()) {
5033     for (unsigned i = 0; i < 16; ++i) {
5034       bool isNonZero = (NonZeros & (1 << i)) != 0;
5035       if (isNonZero) {
5036         if (First) {
5037           if (NumZero)
5038             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
5039           else
5040             V = DAG.getUNDEF(MVT::v16i8);
5041           First = false;
5042         }
5043         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5044                         MVT::v16i8, V, Op.getOperand(i),
5045                         DAG.getIntPtrConstant(i, dl));
5046       }
5047     }
5048
5049     return V;
5050   }
5051
5052   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5053   for (unsigned i = 0; i < 16; ++i) {
5054     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5055     if (ThisIsNonZero && First) {
5056       if (NumZero)
5057         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5058       else
5059         V = DAG.getUNDEF(MVT::v8i16);
5060       First = false;
5061     }
5062
5063     if ((i & 1) != 0) {
5064       SDValue ThisElt, LastElt;
5065       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5066       if (LastIsNonZero) {
5067         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5068                               MVT::i16, Op.getOperand(i-1));
5069       }
5070       if (ThisIsNonZero) {
5071         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5072         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5073                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5074         if (LastIsNonZero)
5075           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5076       } else
5077         ThisElt = LastElt;
5078
5079       if (ThisElt.getNode())
5080         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5081                         DAG.getIntPtrConstant(i/2, dl));
5082     }
5083   }
5084
5085   return DAG.getBitcast(MVT::v16i8, V);
5086 }
5087
5088 /// Custom lower build_vector of v8i16.
5089 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5090                                      unsigned NumNonZero, unsigned NumZero,
5091                                      SelectionDAG &DAG,
5092                                      const X86Subtarget* Subtarget,
5093                                      const TargetLowering &TLI) {
5094   if (NumNonZero > 4)
5095     return SDValue();
5096
5097   SDLoc dl(Op);
5098   SDValue V;
5099   bool First = true;
5100   for (unsigned i = 0; i < 8; ++i) {
5101     bool isNonZero = (NonZeros & (1 << i)) != 0;
5102     if (isNonZero) {
5103       if (First) {
5104         if (NumZero)
5105           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5106         else
5107           V = DAG.getUNDEF(MVT::v8i16);
5108         First = false;
5109       }
5110       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5111                       MVT::v8i16, V, Op.getOperand(i),
5112                       DAG.getIntPtrConstant(i, dl));
5113     }
5114   }
5115
5116   return V;
5117 }
5118
5119 /// Custom lower build_vector of v4i32 or v4f32.
5120 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5121                                      const X86Subtarget *Subtarget,
5122                                      const TargetLowering &TLI) {
5123   // Find all zeroable elements.
5124   std::bitset<4> Zeroable;
5125   for (int i=0; i < 4; ++i) {
5126     SDValue Elt = Op->getOperand(i);
5127     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5128   }
5129   assert(Zeroable.size() - Zeroable.count() > 1 &&
5130          "We expect at least two non-zero elements!");
5131
5132   // We only know how to deal with build_vector nodes where elements are either
5133   // zeroable or extract_vector_elt with constant index.
5134   SDValue FirstNonZero;
5135   unsigned FirstNonZeroIdx;
5136   for (unsigned i=0; i < 4; ++i) {
5137     if (Zeroable[i])
5138       continue;
5139     SDValue Elt = Op->getOperand(i);
5140     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5141         !isa<ConstantSDNode>(Elt.getOperand(1)))
5142       return SDValue();
5143     // Make sure that this node is extracting from a 128-bit vector.
5144     MVT VT = Elt.getOperand(0).getSimpleValueType();
5145     if (!VT.is128BitVector())
5146       return SDValue();
5147     if (!FirstNonZero.getNode()) {
5148       FirstNonZero = Elt;
5149       FirstNonZeroIdx = i;
5150     }
5151   }
5152
5153   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5154   SDValue V1 = FirstNonZero.getOperand(0);
5155   MVT VT = V1.getSimpleValueType();
5156
5157   // See if this build_vector can be lowered as a blend with zero.
5158   SDValue Elt;
5159   unsigned EltMaskIdx, EltIdx;
5160   int Mask[4];
5161   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5162     if (Zeroable[EltIdx]) {
5163       // The zero vector will be on the right hand side.
5164       Mask[EltIdx] = EltIdx+4;
5165       continue;
5166     }
5167
5168     Elt = Op->getOperand(EltIdx);
5169     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5170     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5171     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5172       break;
5173     Mask[EltIdx] = EltIdx;
5174   }
5175
5176   if (EltIdx == 4) {
5177     // Let the shuffle legalizer deal with blend operations.
5178     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5179     if (V1.getSimpleValueType() != VT)
5180       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5181     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5182   }
5183
5184   // See if we can lower this build_vector to a INSERTPS.
5185   if (!Subtarget->hasSSE41())
5186     return SDValue();
5187
5188   SDValue V2 = Elt.getOperand(0);
5189   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5190     V1 = SDValue();
5191
5192   bool CanFold = true;
5193   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5194     if (Zeroable[i])
5195       continue;
5196
5197     SDValue Current = Op->getOperand(i);
5198     SDValue SrcVector = Current->getOperand(0);
5199     if (!V1.getNode())
5200       V1 = SrcVector;
5201     CanFold = SrcVector == V1 &&
5202       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5203   }
5204
5205   if (!CanFold)
5206     return SDValue();
5207
5208   assert(V1.getNode() && "Expected at least two non-zero elements!");
5209   if (V1.getSimpleValueType() != MVT::v4f32)
5210     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5211   if (V2.getSimpleValueType() != MVT::v4f32)
5212     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5213
5214   // Ok, we can emit an INSERTPS instruction.
5215   unsigned ZMask = Zeroable.to_ulong();
5216
5217   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5218   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5219   SDLoc DL(Op);
5220   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5221                                DAG.getIntPtrConstant(InsertPSMask, DL));
5222   return DAG.getBitcast(VT, Result);
5223 }
5224
5225 /// Return a vector logical shift node.
5226 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5227                          unsigned NumBits, SelectionDAG &DAG,
5228                          const TargetLowering &TLI, SDLoc dl) {
5229   assert(VT.is128BitVector() && "Unknown type for VShift");
5230   MVT ShVT = MVT::v2i64;
5231   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5232   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5233   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5234   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5235   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5236   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5237 }
5238
5239 static SDValue
5240 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5241
5242   // Check if the scalar load can be widened into a vector load. And if
5243   // the address is "base + cst" see if the cst can be "absorbed" into
5244   // the shuffle mask.
5245   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5246     SDValue Ptr = LD->getBasePtr();
5247     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5248       return SDValue();
5249     EVT PVT = LD->getValueType(0);
5250     if (PVT != MVT::i32 && PVT != MVT::f32)
5251       return SDValue();
5252
5253     int FI = -1;
5254     int64_t Offset = 0;
5255     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5256       FI = FINode->getIndex();
5257       Offset = 0;
5258     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5259                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5260       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5261       Offset = Ptr.getConstantOperandVal(1);
5262       Ptr = Ptr.getOperand(0);
5263     } else {
5264       return SDValue();
5265     }
5266
5267     // FIXME: 256-bit vector instructions don't require a strict alignment,
5268     // improve this code to support it better.
5269     unsigned RequiredAlign = VT.getSizeInBits()/8;
5270     SDValue Chain = LD->getChain();
5271     // Make sure the stack object alignment is at least 16 or 32.
5272     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5273     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5274       if (MFI->isFixedObjectIndex(FI)) {
5275         // Can't change the alignment. FIXME: It's possible to compute
5276         // the exact stack offset and reference FI + adjust offset instead.
5277         // If someone *really* cares about this. That's the way to implement it.
5278         return SDValue();
5279       } else {
5280         MFI->setObjectAlignment(FI, RequiredAlign);
5281       }
5282     }
5283
5284     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5285     // Ptr + (Offset & ~15).
5286     if (Offset < 0)
5287       return SDValue();
5288     if ((Offset % RequiredAlign) & 3)
5289       return SDValue();
5290     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5291     if (StartOffset) {
5292       SDLoc DL(Ptr);
5293       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5294                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5295     }
5296
5297     int EltNo = (Offset - StartOffset) >> 2;
5298     unsigned NumElems = VT.getVectorNumElements();
5299
5300     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5301     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5302                              LD->getPointerInfo().getWithOffset(StartOffset),
5303                              false, false, false, 0);
5304
5305     SmallVector<int, 8> Mask(NumElems, EltNo);
5306
5307     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5308   }
5309
5310   return SDValue();
5311 }
5312
5313 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5314 /// elements can be replaced by a single large load which has the same value as
5315 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5316 ///
5317 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5318 ///
5319 /// FIXME: we'd also like to handle the case where the last elements are zero
5320 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5321 /// There's even a handy isZeroNode for that purpose.
5322 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5323                                         SDLoc &DL, SelectionDAG &DAG,
5324                                         bool isAfterLegalize) {
5325   unsigned NumElems = Elts.size();
5326
5327   LoadSDNode *LDBase = nullptr;
5328   unsigned LastLoadedElt = -1U;
5329
5330   // For each element in the initializer, see if we've found a load or an undef.
5331   // If we don't find an initial load element, or later load elements are
5332   // non-consecutive, bail out.
5333   for (unsigned i = 0; i < NumElems; ++i) {
5334     SDValue Elt = Elts[i];
5335     // Look through a bitcast.
5336     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5337       Elt = Elt.getOperand(0);
5338     if (!Elt.getNode() ||
5339         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5340       return SDValue();
5341     if (!LDBase) {
5342       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5343         return SDValue();
5344       LDBase = cast<LoadSDNode>(Elt.getNode());
5345       LastLoadedElt = i;
5346       continue;
5347     }
5348     if (Elt.getOpcode() == ISD::UNDEF)
5349       continue;
5350
5351     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5352     EVT LdVT = Elt.getValueType();
5353     // Each loaded element must be the correct fractional portion of the
5354     // requested vector load.
5355     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5356       return SDValue();
5357     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5358       return SDValue();
5359     LastLoadedElt = i;
5360   }
5361
5362   // If we have found an entire vector of loads and undefs, then return a large
5363   // load of the entire vector width starting at the base pointer.  If we found
5364   // consecutive loads for the low half, generate a vzext_load node.
5365   if (LastLoadedElt == NumElems - 1) {
5366     assert(LDBase && "Did not find base load for merging consecutive loads");
5367     EVT EltVT = LDBase->getValueType(0);
5368     // Ensure that the input vector size for the merged loads matches the
5369     // cumulative size of the input elements.
5370     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5371       return SDValue();
5372
5373     if (isAfterLegalize &&
5374         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5375       return SDValue();
5376
5377     SDValue NewLd = SDValue();
5378
5379     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5380                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5381                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5382                         LDBase->getAlignment());
5383
5384     if (LDBase->hasAnyUseOfValue(1)) {
5385       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5386                                      SDValue(LDBase, 1),
5387                                      SDValue(NewLd.getNode(), 1));
5388       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5389       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5390                              SDValue(NewLd.getNode(), 1));
5391     }
5392
5393     return NewLd;
5394   }
5395
5396   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5397   //of a v4i32 / v4f32. It's probably worth generalizing.
5398   EVT EltVT = VT.getVectorElementType();
5399   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5400       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5401     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5402     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5403     SDValue ResNode =
5404         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5405                                 LDBase->getPointerInfo(),
5406                                 LDBase->getAlignment(),
5407                                 false/*isVolatile*/, true/*ReadMem*/,
5408                                 false/*WriteMem*/);
5409
5410     // Make sure the newly-created LOAD is in the same position as LDBase in
5411     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5412     // update uses of LDBase's output chain to use the TokenFactor.
5413     if (LDBase->hasAnyUseOfValue(1)) {
5414       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5415                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5416       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5417       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5418                              SDValue(ResNode.getNode(), 1));
5419     }
5420
5421     return DAG.getBitcast(VT, ResNode);
5422   }
5423   return SDValue();
5424 }
5425
5426 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5427 /// to generate a splat value for the following cases:
5428 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5429 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5430 /// a scalar load, or a constant.
5431 /// The VBROADCAST node is returned when a pattern is found,
5432 /// or SDValue() otherwise.
5433 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5434                                     SelectionDAG &DAG) {
5435   // VBROADCAST requires AVX.
5436   // TODO: Splats could be generated for non-AVX CPUs using SSE
5437   // instructions, but there's less potential gain for only 128-bit vectors.
5438   if (!Subtarget->hasAVX())
5439     return SDValue();
5440
5441   MVT VT = Op.getSimpleValueType();
5442   SDLoc dl(Op);
5443
5444   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5445          "Unsupported vector type for broadcast.");
5446
5447   SDValue Ld;
5448   bool ConstSplatVal;
5449
5450   switch (Op.getOpcode()) {
5451     default:
5452       // Unknown pattern found.
5453       return SDValue();
5454
5455     case ISD::BUILD_VECTOR: {
5456       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5457       BitVector UndefElements;
5458       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5459
5460       // We need a splat of a single value to use broadcast, and it doesn't
5461       // make any sense if the value is only in one element of the vector.
5462       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5463         return SDValue();
5464
5465       Ld = Splat;
5466       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5467                        Ld.getOpcode() == ISD::ConstantFP);
5468
5469       // Make sure that all of the users of a non-constant load are from the
5470       // BUILD_VECTOR node.
5471       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5472         return SDValue();
5473       break;
5474     }
5475
5476     case ISD::VECTOR_SHUFFLE: {
5477       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5478
5479       // Shuffles must have a splat mask where the first element is
5480       // broadcasted.
5481       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5482         return SDValue();
5483
5484       SDValue Sc = Op.getOperand(0);
5485       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5486           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5487
5488         if (!Subtarget->hasInt256())
5489           return SDValue();
5490
5491         // Use the register form of the broadcast instruction available on AVX2.
5492         if (VT.getSizeInBits() >= 256)
5493           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5494         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5495       }
5496
5497       Ld = Sc.getOperand(0);
5498       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5499                        Ld.getOpcode() == ISD::ConstantFP);
5500
5501       // The scalar_to_vector node and the suspected
5502       // load node must have exactly one user.
5503       // Constants may have multiple users.
5504
5505       // AVX-512 has register version of the broadcast
5506       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5507         Ld.getValueType().getSizeInBits() >= 32;
5508       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5509           !hasRegVer))
5510         return SDValue();
5511       break;
5512     }
5513   }
5514
5515   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5516   bool IsGE256 = (VT.getSizeInBits() >= 256);
5517
5518   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5519   // instruction to save 8 or more bytes of constant pool data.
5520   // TODO: If multiple splats are generated to load the same constant,
5521   // it may be detrimental to overall size. There needs to be a way to detect
5522   // that condition to know if this is truly a size win.
5523   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5524
5525   // Handle broadcasting a single constant scalar from the constant pool
5526   // into a vector.
5527   // On Sandybridge (no AVX2), it is still better to load a constant vector
5528   // from the constant pool and not to broadcast it from a scalar.
5529   // But override that restriction when optimizing for size.
5530   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5531   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5532     EVT CVT = Ld.getValueType();
5533     assert(!CVT.isVector() && "Must not broadcast a vector type");
5534
5535     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5536     // For size optimization, also splat v2f64 and v2i64, and for size opt
5537     // with AVX2, also splat i8 and i16.
5538     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5539     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5540         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5541       const Constant *C = nullptr;
5542       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5543         C = CI->getConstantIntValue();
5544       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5545         C = CF->getConstantFPValue();
5546
5547       assert(C && "Invalid constant type");
5548
5549       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5550       SDValue CP =
5551           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5552       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5553       Ld = DAG.getLoad(
5554           CVT, dl, DAG.getEntryNode(), CP,
5555           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5556           false, false, Alignment);
5557
5558       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5559     }
5560   }
5561
5562   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5563
5564   // Handle AVX2 in-register broadcasts.
5565   if (!IsLoad && Subtarget->hasInt256() &&
5566       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5567     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5568
5569   // The scalar source must be a normal load.
5570   if (!IsLoad)
5571     return SDValue();
5572
5573   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5574       (Subtarget->hasVLX() && ScalarSize == 64))
5575     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5576
5577   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5578   // double since there is no vbroadcastsd xmm
5579   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5580     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5581       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5582   }
5583
5584   // Unsupported broadcast.
5585   return SDValue();
5586 }
5587
5588 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5589 /// underlying vector and index.
5590 ///
5591 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5592 /// index.
5593 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5594                                          SDValue ExtIdx) {
5595   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5596   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5597     return Idx;
5598
5599   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5600   // lowered this:
5601   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5602   // to:
5603   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5604   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5605   //                           undef)
5606   //                       Constant<0>)
5607   // In this case the vector is the extract_subvector expression and the index
5608   // is 2, as specified by the shuffle.
5609   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5610   SDValue ShuffleVec = SVOp->getOperand(0);
5611   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5612   assert(ShuffleVecVT.getVectorElementType() ==
5613          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5614
5615   int ShuffleIdx = SVOp->getMaskElt(Idx);
5616   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5617     ExtractedFromVec = ShuffleVec;
5618     return ShuffleIdx;
5619   }
5620   return Idx;
5621 }
5622
5623 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5624   MVT VT = Op.getSimpleValueType();
5625
5626   // Skip if insert_vec_elt is not supported.
5627   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5628   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5629     return SDValue();
5630
5631   SDLoc DL(Op);
5632   unsigned NumElems = Op.getNumOperands();
5633
5634   SDValue VecIn1;
5635   SDValue VecIn2;
5636   SmallVector<unsigned, 4> InsertIndices;
5637   SmallVector<int, 8> Mask(NumElems, -1);
5638
5639   for (unsigned i = 0; i != NumElems; ++i) {
5640     unsigned Opc = Op.getOperand(i).getOpcode();
5641
5642     if (Opc == ISD::UNDEF)
5643       continue;
5644
5645     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5646       // Quit if more than 1 elements need inserting.
5647       if (InsertIndices.size() > 1)
5648         return SDValue();
5649
5650       InsertIndices.push_back(i);
5651       continue;
5652     }
5653
5654     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5655     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5656     // Quit if non-constant index.
5657     if (!isa<ConstantSDNode>(ExtIdx))
5658       return SDValue();
5659     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5660
5661     // Quit if extracted from vector of different type.
5662     if (ExtractedFromVec.getValueType() != VT)
5663       return SDValue();
5664
5665     if (!VecIn1.getNode())
5666       VecIn1 = ExtractedFromVec;
5667     else if (VecIn1 != ExtractedFromVec) {
5668       if (!VecIn2.getNode())
5669         VecIn2 = ExtractedFromVec;
5670       else if (VecIn2 != ExtractedFromVec)
5671         // Quit if more than 2 vectors to shuffle
5672         return SDValue();
5673     }
5674
5675     if (ExtractedFromVec == VecIn1)
5676       Mask[i] = Idx;
5677     else if (ExtractedFromVec == VecIn2)
5678       Mask[i] = Idx + NumElems;
5679   }
5680
5681   if (!VecIn1.getNode())
5682     return SDValue();
5683
5684   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5685   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5686   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5687     unsigned Idx = InsertIndices[i];
5688     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5689                      DAG.getIntPtrConstant(Idx, DL));
5690   }
5691
5692   return NV;
5693 }
5694
5695 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5696   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5697          Op.getScalarValueSizeInBits() == 1 &&
5698          "Can not convert non-constant vector");
5699   uint64_t Immediate = 0;
5700   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5701     SDValue In = Op.getOperand(idx);
5702     if (In.getOpcode() != ISD::UNDEF)
5703       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5704   }
5705   SDLoc dl(Op);
5706   MVT VT =
5707    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5708   return DAG.getConstant(Immediate, dl, VT);
5709 }
5710 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5711 SDValue
5712 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5713
5714   MVT VT = Op.getSimpleValueType();
5715   assert((VT.getVectorElementType() == MVT::i1) &&
5716          "Unexpected type in LowerBUILD_VECTORvXi1!");
5717
5718   SDLoc dl(Op);
5719   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5720     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5721     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5722     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5723   }
5724
5725   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5726     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5727     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5728     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5729   }
5730
5731   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5732     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5733     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5734       return DAG.getBitcast(VT, Imm);
5735     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5736     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5737                         DAG.getIntPtrConstant(0, dl));
5738   }
5739
5740   // Vector has one or more non-const elements
5741   uint64_t Immediate = 0;
5742   SmallVector<unsigned, 16> NonConstIdx;
5743   bool IsSplat = true;
5744   bool HasConstElts = false;
5745   int SplatIdx = -1;
5746   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5747     SDValue In = Op.getOperand(idx);
5748     if (In.getOpcode() == ISD::UNDEF)
5749       continue;
5750     if (!isa<ConstantSDNode>(In))
5751       NonConstIdx.push_back(idx);
5752     else {
5753       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5754       HasConstElts = true;
5755     }
5756     if (SplatIdx == -1)
5757       SplatIdx = idx;
5758     else if (In != Op.getOperand(SplatIdx))
5759       IsSplat = false;
5760   }
5761
5762   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5763   if (IsSplat)
5764     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5765                        DAG.getConstant(1, dl, VT),
5766                        DAG.getConstant(0, dl, VT));
5767
5768   // insert elements one by one
5769   SDValue DstVec;
5770   SDValue Imm;
5771   if (Immediate) {
5772     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5773     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5774   }
5775   else if (HasConstElts)
5776     Imm = DAG.getConstant(0, dl, VT);
5777   else
5778     Imm = DAG.getUNDEF(VT);
5779   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5780     DstVec = DAG.getBitcast(VT, Imm);
5781   else {
5782     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5783     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5784                          DAG.getIntPtrConstant(0, dl));
5785   }
5786
5787   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5788     unsigned InsertIdx = NonConstIdx[i];
5789     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5790                          Op.getOperand(InsertIdx),
5791                          DAG.getIntPtrConstant(InsertIdx, dl));
5792   }
5793   return DstVec;
5794 }
5795
5796 /// \brief Return true if \p N implements a horizontal binop and return the
5797 /// operands for the horizontal binop into V0 and V1.
5798 ///
5799 /// This is a helper function of LowerToHorizontalOp().
5800 /// This function checks that the build_vector \p N in input implements a
5801 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5802 /// operation to match.
5803 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5804 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5805 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5806 /// arithmetic sub.
5807 ///
5808 /// This function only analyzes elements of \p N whose indices are
5809 /// in range [BaseIdx, LastIdx).
5810 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5811                               SelectionDAG &DAG,
5812                               unsigned BaseIdx, unsigned LastIdx,
5813                               SDValue &V0, SDValue &V1) {
5814   EVT VT = N->getValueType(0);
5815
5816   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5817   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5818          "Invalid Vector in input!");
5819
5820   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5821   bool CanFold = true;
5822   unsigned ExpectedVExtractIdx = BaseIdx;
5823   unsigned NumElts = LastIdx - BaseIdx;
5824   V0 = DAG.getUNDEF(VT);
5825   V1 = DAG.getUNDEF(VT);
5826
5827   // Check if N implements a horizontal binop.
5828   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5829     SDValue Op = N->getOperand(i + BaseIdx);
5830
5831     // Skip UNDEFs.
5832     if (Op->getOpcode() == ISD::UNDEF) {
5833       // Update the expected vector extract index.
5834       if (i * 2 == NumElts)
5835         ExpectedVExtractIdx = BaseIdx;
5836       ExpectedVExtractIdx += 2;
5837       continue;
5838     }
5839
5840     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5841
5842     if (!CanFold)
5843       break;
5844
5845     SDValue Op0 = Op.getOperand(0);
5846     SDValue Op1 = Op.getOperand(1);
5847
5848     // Try to match the following pattern:
5849     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5850     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5851         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5852         Op0.getOperand(0) == Op1.getOperand(0) &&
5853         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5854         isa<ConstantSDNode>(Op1.getOperand(1)));
5855     if (!CanFold)
5856       break;
5857
5858     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5859     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5860
5861     if (i * 2 < NumElts) {
5862       if (V0.getOpcode() == ISD::UNDEF) {
5863         V0 = Op0.getOperand(0);
5864         if (V0.getValueType() != VT)
5865           return false;
5866       }
5867     } else {
5868       if (V1.getOpcode() == ISD::UNDEF) {
5869         V1 = Op0.getOperand(0);
5870         if (V1.getValueType() != VT)
5871           return false;
5872       }
5873       if (i * 2 == NumElts)
5874         ExpectedVExtractIdx = BaseIdx;
5875     }
5876
5877     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5878     if (I0 == ExpectedVExtractIdx)
5879       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5880     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5881       // Try to match the following dag sequence:
5882       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5883       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5884     } else
5885       CanFold = false;
5886
5887     ExpectedVExtractIdx += 2;
5888   }
5889
5890   return CanFold;
5891 }
5892
5893 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5894 /// a concat_vector.
5895 ///
5896 /// This is a helper function of LowerToHorizontalOp().
5897 /// This function expects two 256-bit vectors called V0 and V1.
5898 /// At first, each vector is split into two separate 128-bit vectors.
5899 /// Then, the resulting 128-bit vectors are used to implement two
5900 /// horizontal binary operations.
5901 ///
5902 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5903 ///
5904 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5905 /// the two new horizontal binop.
5906 /// When Mode is set, the first horizontal binop dag node would take as input
5907 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5908 /// horizontal binop dag node would take as input the lower 128-bit of V1
5909 /// and the upper 128-bit of V1.
5910 ///   Example:
5911 ///     HADD V0_LO, V0_HI
5912 ///     HADD V1_LO, V1_HI
5913 ///
5914 /// Otherwise, the first horizontal binop dag node takes as input the lower
5915 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5916 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5917 ///   Example:
5918 ///     HADD V0_LO, V1_LO
5919 ///     HADD V0_HI, V1_HI
5920 ///
5921 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5922 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5923 /// the upper 128-bits of the result.
5924 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5925                                      SDLoc DL, SelectionDAG &DAG,
5926                                      unsigned X86Opcode, bool Mode,
5927                                      bool isUndefLO, bool isUndefHI) {
5928   EVT VT = V0.getValueType();
5929   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5930          "Invalid nodes in input!");
5931
5932   unsigned NumElts = VT.getVectorNumElements();
5933   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5934   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5935   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5936   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5937   EVT NewVT = V0_LO.getValueType();
5938
5939   SDValue LO = DAG.getUNDEF(NewVT);
5940   SDValue HI = DAG.getUNDEF(NewVT);
5941
5942   if (Mode) {
5943     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5944     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5945       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5946     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5947       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5948   } else {
5949     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5950     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5951                        V1_LO->getOpcode() != ISD::UNDEF))
5952       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5953
5954     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5955                        V1_HI->getOpcode() != ISD::UNDEF))
5956       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5957   }
5958
5959   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5960 }
5961
5962 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5963 /// node.
5964 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5965                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5966   MVT VT = BV->getSimpleValueType(0);
5967   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5968       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5969     return SDValue();
5970
5971   SDLoc DL(BV);
5972   unsigned NumElts = VT.getVectorNumElements();
5973   SDValue InVec0 = DAG.getUNDEF(VT);
5974   SDValue InVec1 = DAG.getUNDEF(VT);
5975
5976   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5977           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5978
5979   // Odd-numbered elements in the input build vector are obtained from
5980   // adding two integer/float elements.
5981   // Even-numbered elements in the input build vector are obtained from
5982   // subtracting two integer/float elements.
5983   unsigned ExpectedOpcode = ISD::FSUB;
5984   unsigned NextExpectedOpcode = ISD::FADD;
5985   bool AddFound = false;
5986   bool SubFound = false;
5987
5988   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5989     SDValue Op = BV->getOperand(i);
5990
5991     // Skip 'undef' values.
5992     unsigned Opcode = Op.getOpcode();
5993     if (Opcode == ISD::UNDEF) {
5994       std::swap(ExpectedOpcode, NextExpectedOpcode);
5995       continue;
5996     }
5997
5998     // Early exit if we found an unexpected opcode.
5999     if (Opcode != ExpectedOpcode)
6000       return SDValue();
6001
6002     SDValue Op0 = Op.getOperand(0);
6003     SDValue Op1 = Op.getOperand(1);
6004
6005     // Try to match the following pattern:
6006     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
6007     // Early exit if we cannot match that sequence.
6008     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6009         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6010         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
6011         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
6012         Op0.getOperand(1) != Op1.getOperand(1))
6013       return SDValue();
6014
6015     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6016     if (I0 != i)
6017       return SDValue();
6018
6019     // We found a valid add/sub node. Update the information accordingly.
6020     if (i & 1)
6021       AddFound = true;
6022     else
6023       SubFound = true;
6024
6025     // Update InVec0 and InVec1.
6026     if (InVec0.getOpcode() == ISD::UNDEF) {
6027       InVec0 = Op0.getOperand(0);
6028       if (InVec0.getSimpleValueType() != VT)
6029         return SDValue();
6030     }
6031     if (InVec1.getOpcode() == ISD::UNDEF) {
6032       InVec1 = Op1.getOperand(0);
6033       if (InVec1.getSimpleValueType() != VT)
6034         return SDValue();
6035     }
6036
6037     // Make sure that operands in input to each add/sub node always
6038     // come from a same pair of vectors.
6039     if (InVec0 != Op0.getOperand(0)) {
6040       if (ExpectedOpcode == ISD::FSUB)
6041         return SDValue();
6042
6043       // FADD is commutable. Try to commute the operands
6044       // and then test again.
6045       std::swap(Op0, Op1);
6046       if (InVec0 != Op0.getOperand(0))
6047         return SDValue();
6048     }
6049
6050     if (InVec1 != Op1.getOperand(0))
6051       return SDValue();
6052
6053     // Update the pair of expected opcodes.
6054     std::swap(ExpectedOpcode, NextExpectedOpcode);
6055   }
6056
6057   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6058   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6059       InVec1.getOpcode() != ISD::UNDEF)
6060     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6061
6062   return SDValue();
6063 }
6064
6065 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6066 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6067                                    const X86Subtarget *Subtarget,
6068                                    SelectionDAG &DAG) {
6069   MVT VT = BV->getSimpleValueType(0);
6070   unsigned NumElts = VT.getVectorNumElements();
6071   unsigned NumUndefsLO = 0;
6072   unsigned NumUndefsHI = 0;
6073   unsigned Half = NumElts/2;
6074
6075   // Count the number of UNDEF operands in the build_vector in input.
6076   for (unsigned i = 0, e = Half; i != e; ++i)
6077     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6078       NumUndefsLO++;
6079
6080   for (unsigned i = Half, e = NumElts; i != e; ++i)
6081     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6082       NumUndefsHI++;
6083
6084   // Early exit if this is either a build_vector of all UNDEFs or all the
6085   // operands but one are UNDEF.
6086   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6087     return SDValue();
6088
6089   SDLoc DL(BV);
6090   SDValue InVec0, InVec1;
6091   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6092     // Try to match an SSE3 float HADD/HSUB.
6093     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6094       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6095
6096     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6097       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6098   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6099     // Try to match an SSSE3 integer HADD/HSUB.
6100     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6101       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6102
6103     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6104       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6105   }
6106
6107   if (!Subtarget->hasAVX())
6108     return SDValue();
6109
6110   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6111     // Try to match an AVX horizontal add/sub of packed single/double
6112     // precision floating point values from 256-bit vectors.
6113     SDValue InVec2, InVec3;
6114     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6115         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6116         ((InVec0.getOpcode() == ISD::UNDEF ||
6117           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6118         ((InVec1.getOpcode() == ISD::UNDEF ||
6119           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6120       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6121
6122     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6123         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6124         ((InVec0.getOpcode() == ISD::UNDEF ||
6125           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6126         ((InVec1.getOpcode() == ISD::UNDEF ||
6127           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6128       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6129   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6130     // Try to match an AVX2 horizontal add/sub of signed integers.
6131     SDValue InVec2, InVec3;
6132     unsigned X86Opcode;
6133     bool CanFold = true;
6134
6135     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6136         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6137         ((InVec0.getOpcode() == ISD::UNDEF ||
6138           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6139         ((InVec1.getOpcode() == ISD::UNDEF ||
6140           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6141       X86Opcode = X86ISD::HADD;
6142     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6143         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6144         ((InVec0.getOpcode() == ISD::UNDEF ||
6145           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6146         ((InVec1.getOpcode() == ISD::UNDEF ||
6147           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6148       X86Opcode = X86ISD::HSUB;
6149     else
6150       CanFold = false;
6151
6152     if (CanFold) {
6153       // Fold this build_vector into a single horizontal add/sub.
6154       // Do this only if the target has AVX2.
6155       if (Subtarget->hasAVX2())
6156         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6157
6158       // Do not try to expand this build_vector into a pair of horizontal
6159       // add/sub if we can emit a pair of scalar add/sub.
6160       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6161         return SDValue();
6162
6163       // Convert this build_vector into a pair of horizontal binop followed by
6164       // a concat vector.
6165       bool isUndefLO = NumUndefsLO == Half;
6166       bool isUndefHI = NumUndefsHI == Half;
6167       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6168                                    isUndefLO, isUndefHI);
6169     }
6170   }
6171
6172   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6173        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6174     unsigned X86Opcode;
6175     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6176       X86Opcode = X86ISD::HADD;
6177     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6178       X86Opcode = X86ISD::HSUB;
6179     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6180       X86Opcode = X86ISD::FHADD;
6181     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6182       X86Opcode = X86ISD::FHSUB;
6183     else
6184       return SDValue();
6185
6186     // Don't try to expand this build_vector into a pair of horizontal add/sub
6187     // if we can simply emit a pair of scalar add/sub.
6188     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6189       return SDValue();
6190
6191     // Convert this build_vector into two horizontal add/sub followed by
6192     // a concat vector.
6193     bool isUndefLO = NumUndefsLO == Half;
6194     bool isUndefHI = NumUndefsHI == Half;
6195     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6196                                  isUndefLO, isUndefHI);
6197   }
6198
6199   return SDValue();
6200 }
6201
6202 SDValue
6203 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6204   SDLoc dl(Op);
6205
6206   MVT VT = Op.getSimpleValueType();
6207   MVT ExtVT = VT.getVectorElementType();
6208   unsigned NumElems = Op.getNumOperands();
6209
6210   // Generate vectors for predicate vectors.
6211   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6212     return LowerBUILD_VECTORvXi1(Op, DAG);
6213
6214   // Vectors containing all zeros can be matched by pxor and xorps later
6215   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6216     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6217     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6218     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6219       return Op;
6220
6221     return getZeroVector(VT, Subtarget, DAG, dl);
6222   }
6223
6224   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6225   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6226   // vpcmpeqd on 256-bit vectors.
6227   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6228     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6229       return Op;
6230
6231     if (!VT.is512BitVector())
6232       return getOnesVector(VT, Subtarget, DAG, dl);
6233   }
6234
6235   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6236   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6237     return AddSub;
6238   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6239     return HorizontalOp;
6240   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6241     return Broadcast;
6242
6243   unsigned EVTBits = ExtVT.getSizeInBits();
6244
6245   unsigned NumZero  = 0;
6246   unsigned NumNonZero = 0;
6247   uint64_t NonZeros = 0;
6248   bool IsAllConstants = true;
6249   SmallSet<SDValue, 8> Values;
6250   for (unsigned i = 0; i < NumElems; ++i) {
6251     SDValue Elt = Op.getOperand(i);
6252     if (Elt.getOpcode() == ISD::UNDEF)
6253       continue;
6254     Values.insert(Elt);
6255     if (Elt.getOpcode() != ISD::Constant &&
6256         Elt.getOpcode() != ISD::ConstantFP)
6257       IsAllConstants = false;
6258     if (X86::isZeroNode(Elt))
6259       NumZero++;
6260     else {
6261       assert(i < sizeof(NonZeros) * 8); // Make sure the shift is within range.
6262       NonZeros |= ((uint64_t)1 << i);
6263       NumNonZero++;
6264     }
6265   }
6266
6267   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6268   if (NumNonZero == 0)
6269     return DAG.getUNDEF(VT);
6270
6271   // Special case for single non-zero, non-undef, element.
6272   if (NumNonZero == 1) {
6273     unsigned Idx = countTrailingZeros(NonZeros);
6274     SDValue Item = Op.getOperand(Idx);
6275
6276     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6277     // the value are obviously zero, truncate the value to i32 and do the
6278     // insertion that way.  Only do this if the value is non-constant or if the
6279     // value is a constant being inserted into element 0.  It is cheaper to do
6280     // a constant pool load than it is to do a movd + shuffle.
6281     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6282         (!IsAllConstants || Idx == 0)) {
6283       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6284         // Handle SSE only.
6285         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6286         MVT VecVT = MVT::v4i32;
6287
6288         // Truncate the value (which may itself be a constant) to i32, and
6289         // convert it to a vector with movd (S2V+shuffle to zero extend).
6290         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6291         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6292         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6293                                       Item, Idx * 2, true, Subtarget, DAG));
6294       }
6295     }
6296
6297     // If we have a constant or non-constant insertion into the low element of
6298     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6299     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6300     // depending on what the source datatype is.
6301     if (Idx == 0) {
6302       if (NumZero == 0)
6303         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6304
6305       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6306           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6307         if (VT.is512BitVector()) {
6308           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6309           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6310                              Item, DAG.getIntPtrConstant(0, dl));
6311         }
6312         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6313                "Expected an SSE value type!");
6314         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6315         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6316         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6317       }
6318
6319       // We can't directly insert an i8 or i16 into a vector, so zero extend
6320       // it to i32 first.
6321       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6322         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6323         if (VT.is256BitVector()) {
6324           if (Subtarget->hasAVX()) {
6325             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6326             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6327           } else {
6328             // Without AVX, we need to extend to a 128-bit vector and then
6329             // insert into the 256-bit vector.
6330             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6331             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6332             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6333           }
6334         } else {
6335           assert(VT.is128BitVector() && "Expected an SSE value type!");
6336           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6337           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6338         }
6339         return DAG.getBitcast(VT, Item);
6340       }
6341     }
6342
6343     // Is it a vector logical left shift?
6344     if (NumElems == 2 && Idx == 1 &&
6345         X86::isZeroNode(Op.getOperand(0)) &&
6346         !X86::isZeroNode(Op.getOperand(1))) {
6347       unsigned NumBits = VT.getSizeInBits();
6348       return getVShift(true, VT,
6349                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6350                                    VT, Op.getOperand(1)),
6351                        NumBits/2, DAG, *this, dl);
6352     }
6353
6354     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6355       return SDValue();
6356
6357     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6358     // is a non-constant being inserted into an element other than the low one,
6359     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6360     // movd/movss) to move this into the low element, then shuffle it into
6361     // place.
6362     if (EVTBits == 32) {
6363       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6364       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6365     }
6366   }
6367
6368   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6369   if (Values.size() == 1) {
6370     if (EVTBits == 32) {
6371       // Instead of a shuffle like this:
6372       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6373       // Check if it's possible to issue this instead.
6374       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6375       unsigned Idx = countTrailingZeros(NonZeros);
6376       SDValue Item = Op.getOperand(Idx);
6377       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6378         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6379     }
6380     return SDValue();
6381   }
6382
6383   // A vector full of immediates; various special cases are already
6384   // handled, so this is best done with a single constant-pool load.
6385   if (IsAllConstants)
6386     return SDValue();
6387
6388   // For AVX-length vectors, see if we can use a vector load to get all of the
6389   // elements, otherwise build the individual 128-bit pieces and use
6390   // shuffles to put them in place.
6391   if (VT.is256BitVector() || VT.is512BitVector()) {
6392     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6393
6394     // Check for a build vector of consecutive loads.
6395     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6396       return LD;
6397
6398     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6399
6400     // Build both the lower and upper subvector.
6401     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6402                                 makeArrayRef(&V[0], NumElems/2));
6403     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6404                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6405
6406     // Recreate the wider vector with the lower and upper part.
6407     if (VT.is256BitVector())
6408       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6409     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6410   }
6411
6412   // Let legalizer expand 2-wide build_vectors.
6413   if (EVTBits == 64) {
6414     if (NumNonZero == 1) {
6415       // One half is zero or undef.
6416       unsigned Idx = countTrailingZeros(NonZeros);
6417       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6418                                Op.getOperand(Idx));
6419       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6420     }
6421     return SDValue();
6422   }
6423
6424   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6425   if (EVTBits == 8 && NumElems == 16)
6426     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros, NumNonZero, NumZero,
6427                                           DAG, Subtarget, *this))
6428       return V;
6429
6430   if (EVTBits == 16 && NumElems == 8)
6431     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros, NumNonZero, NumZero,
6432                                           DAG, Subtarget, *this))
6433       return V;
6434
6435   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6436   if (EVTBits == 32 && NumElems == 4)
6437     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6438       return V;
6439
6440   // If element VT is == 32 bits, turn it into a number of shuffles.
6441   SmallVector<SDValue, 8> V(NumElems);
6442   if (NumElems == 4 && NumZero > 0) {
6443     for (unsigned i = 0; i < 4; ++i) {
6444       bool isZero = !(NonZeros & (1ULL << i));
6445       if (isZero)
6446         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6447       else
6448         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6449     }
6450
6451     for (unsigned i = 0; i < 2; ++i) {
6452       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6453         default: break;
6454         case 0:
6455           V[i] = V[i*2];  // Must be a zero vector.
6456           break;
6457         case 1:
6458           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6459           break;
6460         case 2:
6461           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6462           break;
6463         case 3:
6464           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6465           break;
6466       }
6467     }
6468
6469     bool Reverse1 = (NonZeros & 0x3) == 2;
6470     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6471     int MaskVec[] = {
6472       Reverse1 ? 1 : 0,
6473       Reverse1 ? 0 : 1,
6474       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6475       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6476     };
6477     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6478   }
6479
6480   if (Values.size() > 1 && VT.is128BitVector()) {
6481     // Check for a build vector of consecutive loads.
6482     for (unsigned i = 0; i < NumElems; ++i)
6483       V[i] = Op.getOperand(i);
6484
6485     // Check for elements which are consecutive loads.
6486     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6487       return LD;
6488
6489     // Check for a build vector from mostly shuffle plus few inserting.
6490     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6491       return Sh;
6492
6493     // For SSE 4.1, use insertps to put the high elements into the low element.
6494     if (Subtarget->hasSSE41()) {
6495       SDValue Result;
6496       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6497         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6498       else
6499         Result = DAG.getUNDEF(VT);
6500
6501       for (unsigned i = 1; i < NumElems; ++i) {
6502         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6503         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6504                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6505       }
6506       return Result;
6507     }
6508
6509     // Otherwise, expand into a number of unpckl*, start by extending each of
6510     // our (non-undef) elements to the full vector width with the element in the
6511     // bottom slot of the vector (which generates no code for SSE).
6512     for (unsigned i = 0; i < NumElems; ++i) {
6513       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6514         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6515       else
6516         V[i] = DAG.getUNDEF(VT);
6517     }
6518
6519     // Next, we iteratively mix elements, e.g. for v4f32:
6520     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6521     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6522     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6523     unsigned EltStride = NumElems >> 1;
6524     while (EltStride != 0) {
6525       for (unsigned i = 0; i < EltStride; ++i) {
6526         // If V[i+EltStride] is undef and this is the first round of mixing,
6527         // then it is safe to just drop this shuffle: V[i] is already in the
6528         // right place, the one element (since it's the first round) being
6529         // inserted as undef can be dropped.  This isn't safe for successive
6530         // rounds because they will permute elements within both vectors.
6531         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6532             EltStride == NumElems/2)
6533           continue;
6534
6535         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6536       }
6537       EltStride >>= 1;
6538     }
6539     return V[0];
6540   }
6541   return SDValue();
6542 }
6543
6544 // 256-bit AVX can use the vinsertf128 instruction
6545 // to create 256-bit vectors from two other 128-bit ones.
6546 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6547   SDLoc dl(Op);
6548   MVT ResVT = Op.getSimpleValueType();
6549
6550   assert((ResVT.is256BitVector() ||
6551           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6552
6553   SDValue V1 = Op.getOperand(0);
6554   SDValue V2 = Op.getOperand(1);
6555   unsigned NumElems = ResVT.getVectorNumElements();
6556   if (ResVT.is256BitVector())
6557     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6558
6559   if (Op.getNumOperands() == 4) {
6560     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6561                                   ResVT.getVectorNumElements()/2);
6562     SDValue V3 = Op.getOperand(2);
6563     SDValue V4 = Op.getOperand(3);
6564     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6565       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6566   }
6567   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6568 }
6569
6570 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6571                                        const X86Subtarget *Subtarget,
6572                                        SelectionDAG & DAG) {
6573   SDLoc dl(Op);
6574   MVT ResVT = Op.getSimpleValueType();
6575   unsigned NumOfOperands = Op.getNumOperands();
6576
6577   assert(isPowerOf2_32(NumOfOperands) &&
6578          "Unexpected number of operands in CONCAT_VECTORS");
6579
6580   SDValue Undef = DAG.getUNDEF(ResVT);
6581   if (NumOfOperands > 2) {
6582     // Specialize the cases when all, or all but one, of the operands are undef.
6583     unsigned NumOfDefinedOps = 0;
6584     unsigned OpIdx = 0;
6585     for (unsigned i = 0; i < NumOfOperands; i++)
6586       if (!Op.getOperand(i).isUndef()) {
6587         NumOfDefinedOps++;
6588         OpIdx = i;
6589       }
6590     if (NumOfDefinedOps == 0)
6591       return Undef;
6592     if (NumOfDefinedOps == 1) {
6593       unsigned SubVecNumElts =
6594         Op.getOperand(OpIdx).getValueType().getVectorNumElements();
6595       SDValue IdxVal = DAG.getIntPtrConstant(SubVecNumElts * OpIdx, dl);
6596       return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef,
6597                          Op.getOperand(OpIdx), IdxVal);
6598     }
6599
6600     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6601                                   ResVT.getVectorNumElements()/2);
6602     SmallVector<SDValue, 2> Ops;
6603     for (unsigned i = 0; i < NumOfOperands/2; i++)
6604       Ops.push_back(Op.getOperand(i));
6605     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6606     Ops.clear();
6607     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6608       Ops.push_back(Op.getOperand(i));
6609     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6610     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6611   }
6612
6613   // 2 operands
6614   SDValue V1 = Op.getOperand(0);
6615   SDValue V2 = Op.getOperand(1);
6616   unsigned NumElems = ResVT.getVectorNumElements();
6617   assert(V1.getValueType() == V2.getValueType() &&
6618          V1.getValueType().getVectorNumElements() == NumElems/2 &&
6619          "Unexpected operands in CONCAT_VECTORS");
6620
6621   if (ResVT.getSizeInBits() >= 16)
6622     return Op; // The operation is legal with KUNPCK
6623
6624   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6625   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6626   SDValue ZeroVec = getZeroVector(ResVT, Subtarget, DAG, dl);
6627   if (IsZeroV1 && IsZeroV2)
6628     return ZeroVec;
6629
6630   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6631   if (V2.isUndef())
6632     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6633   if (IsZeroV2)
6634     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V1, ZeroIdx);
6635
6636   SDValue IdxVal = DAG.getIntPtrConstant(NumElems/2, dl);
6637   if (V1.isUndef())
6638     V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, IdxVal);
6639
6640   if (IsZeroV1)
6641     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V2, IdxVal);
6642
6643   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6644   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, V1, V2, IdxVal);
6645 }
6646
6647 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6648                                    const X86Subtarget *Subtarget,
6649                                    SelectionDAG &DAG) {
6650   MVT VT = Op.getSimpleValueType();
6651   if (VT.getVectorElementType() == MVT::i1)
6652     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6653
6654   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6655          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6656           Op.getNumOperands() == 4)));
6657
6658   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6659   // from two other 128-bit ones.
6660
6661   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6662   return LowerAVXCONCAT_VECTORS(Op, DAG);
6663 }
6664
6665 //===----------------------------------------------------------------------===//
6666 // Vector shuffle lowering
6667 //
6668 // This is an experimental code path for lowering vector shuffles on x86. It is
6669 // designed to handle arbitrary vector shuffles and blends, gracefully
6670 // degrading performance as necessary. It works hard to recognize idiomatic
6671 // shuffles and lower them to optimal instruction patterns without leaving
6672 // a framework that allows reasonably efficient handling of all vector shuffle
6673 // patterns.
6674 //===----------------------------------------------------------------------===//
6675
6676 /// \brief Tiny helper function to identify a no-op mask.
6677 ///
6678 /// This is a somewhat boring predicate function. It checks whether the mask
6679 /// array input, which is assumed to be a single-input shuffle mask of the kind
6680 /// used by the X86 shuffle instructions (not a fully general
6681 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6682 /// in-place shuffle are 'no-op's.
6683 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6684   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6685     if (Mask[i] != -1 && Mask[i] != i)
6686       return false;
6687   return true;
6688 }
6689
6690 /// \brief Helper function to classify a mask as a single-input mask.
6691 ///
6692 /// This isn't a generic single-input test because in the vector shuffle
6693 /// lowering we canonicalize single inputs to be the first input operand. This
6694 /// means we can more quickly test for a single input by only checking whether
6695 /// an input from the second operand exists. We also assume that the size of
6696 /// mask corresponds to the size of the input vectors which isn't true in the
6697 /// fully general case.
6698 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6699   for (int M : Mask)
6700     if (M >= (int)Mask.size())
6701       return false;
6702   return true;
6703 }
6704
6705 /// \brief Test whether there are elements crossing 128-bit lanes in this
6706 /// shuffle mask.
6707 ///
6708 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6709 /// and we routinely test for these.
6710 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6711   int LaneSize = 128 / VT.getScalarSizeInBits();
6712   int Size = Mask.size();
6713   for (int i = 0; i < Size; ++i)
6714     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6715       return true;
6716   return false;
6717 }
6718
6719 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6720 ///
6721 /// This checks a shuffle mask to see if it is performing the same
6722 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6723 /// that it is also not lane-crossing. It may however involve a blend from the
6724 /// same lane of a second vector.
6725 ///
6726 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6727 /// non-trivial to compute in the face of undef lanes. The representation is
6728 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6729 /// entries from both V1 and V2 inputs to the wider mask.
6730 static bool
6731 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6732                                 SmallVectorImpl<int> &RepeatedMask) {
6733   int LaneSize = 128 / VT.getScalarSizeInBits();
6734   RepeatedMask.resize(LaneSize, -1);
6735   int Size = Mask.size();
6736   for (int i = 0; i < Size; ++i) {
6737     if (Mask[i] < 0)
6738       continue;
6739     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6740       // This entry crosses lanes, so there is no way to model this shuffle.
6741       return false;
6742
6743     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6744     if (RepeatedMask[i % LaneSize] == -1)
6745       // This is the first non-undef entry in this slot of a 128-bit lane.
6746       RepeatedMask[i % LaneSize] =
6747           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6748     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6749       // Found a mismatch with the repeated mask.
6750       return false;
6751   }
6752   return true;
6753 }
6754
6755 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6756 /// arguments.
6757 ///
6758 /// This is a fast way to test a shuffle mask against a fixed pattern:
6759 ///
6760 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6761 ///
6762 /// It returns true if the mask is exactly as wide as the argument list, and
6763 /// each element of the mask is either -1 (signifying undef) or the value given
6764 /// in the argument.
6765 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6766                                 ArrayRef<int> ExpectedMask) {
6767   if (Mask.size() != ExpectedMask.size())
6768     return false;
6769
6770   int Size = Mask.size();
6771
6772   // If the values are build vectors, we can look through them to find
6773   // equivalent inputs that make the shuffles equivalent.
6774   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6775   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6776
6777   for (int i = 0; i < Size; ++i)
6778     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6779       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6780       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6781       if (!MaskBV || !ExpectedBV ||
6782           MaskBV->getOperand(Mask[i] % Size) !=
6783               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6784         return false;
6785     }
6786
6787   return true;
6788 }
6789
6790 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6791 ///
6792 /// This helper function produces an 8-bit shuffle immediate corresponding to
6793 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6794 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6795 /// example.
6796 ///
6797 /// NB: We rely heavily on "undef" masks preserving the input lane.
6798 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6799                                           SelectionDAG &DAG) {
6800   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6801   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6802   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6803   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6804   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6805
6806   unsigned Imm = 0;
6807   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6808   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6809   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6810   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6811   return DAG.getConstant(Imm, DL, MVT::i8);
6812 }
6813
6814 /// \brief Compute whether each element of a shuffle is zeroable.
6815 ///
6816 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6817 /// Either it is an undef element in the shuffle mask, the element of the input
6818 /// referenced is undef, or the element of the input referenced is known to be
6819 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6820 /// as many lanes with this technique as possible to simplify the remaining
6821 /// shuffle.
6822 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6823                                                      SDValue V1, SDValue V2) {
6824   SmallBitVector Zeroable(Mask.size(), false);
6825
6826   while (V1.getOpcode() == ISD::BITCAST)
6827     V1 = V1->getOperand(0);
6828   while (V2.getOpcode() == ISD::BITCAST)
6829     V2 = V2->getOperand(0);
6830
6831   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6832   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6833
6834   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6835     int M = Mask[i];
6836     // Handle the easy cases.
6837     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6838       Zeroable[i] = true;
6839       continue;
6840     }
6841
6842     // If this is an index into a build_vector node (which has the same number
6843     // of elements), dig out the input value and use it.
6844     SDValue V = M < Size ? V1 : V2;
6845     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6846       continue;
6847
6848     SDValue Input = V.getOperand(M % Size);
6849     // The UNDEF opcode check really should be dead code here, but not quite
6850     // worth asserting on (it isn't invalid, just unexpected).
6851     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6852       Zeroable[i] = true;
6853   }
6854
6855   return Zeroable;
6856 }
6857
6858 // X86 has dedicated unpack instructions that can handle specific blend
6859 // operations: UNPCKH and UNPCKL.
6860 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6861                                            SDValue V1, SDValue V2,
6862                                            SelectionDAG &DAG) {
6863   int NumElts = VT.getVectorNumElements();
6864   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6865   SmallVector<int, 8> Unpckl;
6866   SmallVector<int, 8> Unpckh;
6867
6868   for (int i = 0; i < NumElts; ++i) {
6869     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6870     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6871     int HiPos = LoPos + NumEltsInLane / 2;
6872     Unpckl.push_back(LoPos);
6873     Unpckh.push_back(HiPos);
6874   }
6875
6876   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6877     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6878   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6879     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6880
6881   // Commute and try again.
6882   ShuffleVectorSDNode::commuteMask(Unpckl);
6883   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6884     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6885
6886   ShuffleVectorSDNode::commuteMask(Unpckh);
6887   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6888     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6889
6890   return SDValue();
6891 }
6892
6893 /// \brief Try to emit a bitmask instruction for a shuffle.
6894 ///
6895 /// This handles cases where we can model a blend exactly as a bitmask due to
6896 /// one of the inputs being zeroable.
6897 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6898                                            SDValue V2, ArrayRef<int> Mask,
6899                                            SelectionDAG &DAG) {
6900   MVT EltVT = VT.getVectorElementType();
6901   int NumEltBits = EltVT.getSizeInBits();
6902   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6903   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6904   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6905                                     IntEltVT);
6906   if (EltVT.isFloatingPoint()) {
6907     Zero = DAG.getBitcast(EltVT, Zero);
6908     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6909   }
6910   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6911   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6912   SDValue V;
6913   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6914     if (Zeroable[i])
6915       continue;
6916     if (Mask[i] % Size != i)
6917       return SDValue(); // Not a blend.
6918     if (!V)
6919       V = Mask[i] < Size ? V1 : V2;
6920     else if (V != (Mask[i] < Size ? V1 : V2))
6921       return SDValue(); // Can only let one input through the mask.
6922
6923     VMaskOps[i] = AllOnes;
6924   }
6925   if (!V)
6926     return SDValue(); // No non-zeroable elements!
6927
6928   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6929   V = DAG.getNode(VT.isFloatingPoint()
6930                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6931                   DL, VT, V, VMask);
6932   return V;
6933 }
6934
6935 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6936 ///
6937 /// This is used as a fallback approach when first class blend instructions are
6938 /// unavailable. Currently it is only suitable for integer vectors, but could
6939 /// be generalized for floating point vectors if desirable.
6940 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6941                                             SDValue V2, ArrayRef<int> Mask,
6942                                             SelectionDAG &DAG) {
6943   assert(VT.isInteger() && "Only supports integer vector types!");
6944   MVT EltVT = VT.getVectorElementType();
6945   int NumEltBits = EltVT.getSizeInBits();
6946   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6947   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6948                                     EltVT);
6949   SmallVector<SDValue, 16> MaskOps;
6950   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6951     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6952       return SDValue(); // Shuffled input!
6953     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6954   }
6955
6956   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6957   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6958   // We have to cast V2 around.
6959   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6960   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6961                                       DAG.getBitcast(MaskVT, V1Mask),
6962                                       DAG.getBitcast(MaskVT, V2)));
6963   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6964 }
6965
6966 /// \brief Try to emit a blend instruction for a shuffle.
6967 ///
6968 /// This doesn't do any checks for the availability of instructions for blending
6969 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6970 /// be matched in the backend with the type given. What it does check for is
6971 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6972 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6973                                          SDValue V2, ArrayRef<int> Original,
6974                                          const X86Subtarget *Subtarget,
6975                                          SelectionDAG &DAG) {
6976   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6977   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6978   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6979   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6980   bool ForceV1Zero = false, ForceV2Zero = false;
6981
6982   // Attempt to generate the binary blend mask. If an input is zero then
6983   // we can use any lane.
6984   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
6985   unsigned BlendMask = 0;
6986   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6987     int M = Mask[i];
6988     if (M < 0)
6989       continue;
6990     if (M == i)
6991       continue;
6992     if (M == i + Size) {
6993       BlendMask |= 1u << i;
6994       continue;
6995     }
6996     if (Zeroable[i]) {
6997       if (V1IsZero) {
6998         ForceV1Zero = true;
6999         Mask[i] = i;
7000         continue;
7001       }
7002       if (V2IsZero) {
7003         ForceV2Zero = true;
7004         BlendMask |= 1u << i;
7005         Mask[i] = i + Size;
7006         continue;
7007       }
7008     }
7009     return SDValue(); // Shuffled input!
7010   }
7011
7012   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
7013   if (ForceV1Zero)
7014     V1 = getZeroVector(VT, Subtarget, DAG, DL);
7015   if (ForceV2Zero)
7016     V2 = getZeroVector(VT, Subtarget, DAG, DL);
7017
7018   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
7019     unsigned ScaledMask = 0;
7020     for (int i = 0; i != Size; ++i)
7021       if (BlendMask & (1u << i))
7022         for (int j = 0; j != Scale; ++j)
7023           ScaledMask |= 1u << (i * Scale + j);
7024     return ScaledMask;
7025   };
7026
7027   switch (VT.SimpleTy) {
7028   case MVT::v2f64:
7029   case MVT::v4f32:
7030   case MVT::v4f64:
7031   case MVT::v8f32:
7032     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
7033                        DAG.getConstant(BlendMask, DL, MVT::i8));
7034
7035   case MVT::v4i64:
7036   case MVT::v8i32:
7037     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7038     // FALLTHROUGH
7039   case MVT::v2i64:
7040   case MVT::v4i32:
7041     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
7042     // that instruction.
7043     if (Subtarget->hasAVX2()) {
7044       // Scale the blend by the number of 32-bit dwords per element.
7045       int Scale =  VT.getScalarSizeInBits() / 32;
7046       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7047       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
7048       V1 = DAG.getBitcast(BlendVT, V1);
7049       V2 = DAG.getBitcast(BlendVT, V2);
7050       return DAG.getBitcast(
7051           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
7052                           DAG.getConstant(BlendMask, DL, MVT::i8)));
7053     }
7054     // FALLTHROUGH
7055   case MVT::v8i16: {
7056     // For integer shuffles we need to expand the mask and cast the inputs to
7057     // v8i16s prior to blending.
7058     int Scale = 8 / VT.getVectorNumElements();
7059     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7060     V1 = DAG.getBitcast(MVT::v8i16, V1);
7061     V2 = DAG.getBitcast(MVT::v8i16, V2);
7062     return DAG.getBitcast(VT,
7063                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
7064                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
7065   }
7066
7067   case MVT::v16i16: {
7068     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7069     SmallVector<int, 8> RepeatedMask;
7070     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
7071       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
7072       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
7073       BlendMask = 0;
7074       for (int i = 0; i < 8; ++i)
7075         if (RepeatedMask[i] >= 16)
7076           BlendMask |= 1u << i;
7077       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
7078                          DAG.getConstant(BlendMask, DL, MVT::i8));
7079     }
7080   }
7081     // FALLTHROUGH
7082   case MVT::v16i8:
7083   case MVT::v32i8: {
7084     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
7085            "256-bit byte-blends require AVX2 support!");
7086
7087     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
7088     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
7089       return Masked;
7090
7091     // Scale the blend by the number of bytes per element.
7092     int Scale = VT.getScalarSizeInBits() / 8;
7093
7094     // This form of blend is always done on bytes. Compute the byte vector
7095     // type.
7096     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
7097
7098     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7099     // mix of LLVM's code generator and the x86 backend. We tell the code
7100     // generator that boolean values in the elements of an x86 vector register
7101     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7102     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7103     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7104     // of the element (the remaining are ignored) and 0 in that high bit would
7105     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7106     // the LLVM model for boolean values in vector elements gets the relevant
7107     // bit set, it is set backwards and over constrained relative to x86's
7108     // actual model.
7109     SmallVector<SDValue, 32> VSELECTMask;
7110     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7111       for (int j = 0; j < Scale; ++j)
7112         VSELECTMask.push_back(
7113             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7114                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7115                                           MVT::i8));
7116
7117     V1 = DAG.getBitcast(BlendVT, V1);
7118     V2 = DAG.getBitcast(BlendVT, V2);
7119     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7120                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7121                                                       BlendVT, VSELECTMask),
7122                                           V1, V2));
7123   }
7124
7125   default:
7126     llvm_unreachable("Not a supported integer vector type!");
7127   }
7128 }
7129
7130 /// \brief Try to lower as a blend of elements from two inputs followed by
7131 /// a single-input permutation.
7132 ///
7133 /// This matches the pattern where we can blend elements from two inputs and
7134 /// then reduce the shuffle to a single-input permutation.
7135 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7136                                                    SDValue V2,
7137                                                    ArrayRef<int> Mask,
7138                                                    SelectionDAG &DAG) {
7139   // We build up the blend mask while checking whether a blend is a viable way
7140   // to reduce the shuffle.
7141   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7142   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7143
7144   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7145     if (Mask[i] < 0)
7146       continue;
7147
7148     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7149
7150     if (BlendMask[Mask[i] % Size] == -1)
7151       BlendMask[Mask[i] % Size] = Mask[i];
7152     else if (BlendMask[Mask[i] % Size] != Mask[i])
7153       return SDValue(); // Can't blend in the needed input!
7154
7155     PermuteMask[i] = Mask[i] % Size;
7156   }
7157
7158   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7159   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7160 }
7161
7162 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7163 /// blends and permutes.
7164 ///
7165 /// This matches the extremely common pattern for handling combined
7166 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7167 /// operations. It will try to pick the best arrangement of shuffles and
7168 /// blends.
7169 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7170                                                           SDValue V1,
7171                                                           SDValue V2,
7172                                                           ArrayRef<int> Mask,
7173                                                           SelectionDAG &DAG) {
7174   // Shuffle the input elements into the desired positions in V1 and V2 and
7175   // blend them together.
7176   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7177   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7178   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7179   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7180     if (Mask[i] >= 0 && Mask[i] < Size) {
7181       V1Mask[i] = Mask[i];
7182       BlendMask[i] = i;
7183     } else if (Mask[i] >= Size) {
7184       V2Mask[i] = Mask[i] - Size;
7185       BlendMask[i] = i + Size;
7186     }
7187
7188   // Try to lower with the simpler initial blend strategy unless one of the
7189   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7190   // shuffle may be able to fold with a load or other benefit. However, when
7191   // we'll have to do 2x as many shuffles in order to achieve this, blending
7192   // first is a better strategy.
7193   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7194     if (SDValue BlendPerm =
7195             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7196       return BlendPerm;
7197
7198   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7199   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7200   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7201 }
7202
7203 /// \brief Try to lower a vector shuffle as a byte rotation.
7204 ///
7205 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7206 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7207 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7208 /// try to generically lower a vector shuffle through such an pattern. It
7209 /// does not check for the profitability of lowering either as PALIGNR or
7210 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7211 /// This matches shuffle vectors that look like:
7212 ///
7213 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7214 ///
7215 /// Essentially it concatenates V1 and V2, shifts right by some number of
7216 /// elements, and takes the low elements as the result. Note that while this is
7217 /// specified as a *right shift* because x86 is little-endian, it is a *left
7218 /// rotate* of the vector lanes.
7219 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7220                                               SDValue V2,
7221                                               ArrayRef<int> Mask,
7222                                               const X86Subtarget *Subtarget,
7223                                               SelectionDAG &DAG) {
7224   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7225
7226   int NumElts = Mask.size();
7227   int NumLanes = VT.getSizeInBits() / 128;
7228   int NumLaneElts = NumElts / NumLanes;
7229
7230   // We need to detect various ways of spelling a rotation:
7231   //   [11, 12, 13, 14, 15,  0,  1,  2]
7232   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7233   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7234   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7235   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7236   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7237   int Rotation = 0;
7238   SDValue Lo, Hi;
7239   for (int l = 0; l < NumElts; l += NumLaneElts) {
7240     for (int i = 0; i < NumLaneElts; ++i) {
7241       if (Mask[l + i] == -1)
7242         continue;
7243       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7244
7245       // Get the mod-Size index and lane correct it.
7246       int LaneIdx = (Mask[l + i] % NumElts) - l;
7247       // Make sure it was in this lane.
7248       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7249         return SDValue();
7250
7251       // Determine where a rotated vector would have started.
7252       int StartIdx = i - LaneIdx;
7253       if (StartIdx == 0)
7254         // The identity rotation isn't interesting, stop.
7255         return SDValue();
7256
7257       // If we found the tail of a vector the rotation must be the missing
7258       // front. If we found the head of a vector, it must be how much of the
7259       // head.
7260       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7261
7262       if (Rotation == 0)
7263         Rotation = CandidateRotation;
7264       else if (Rotation != CandidateRotation)
7265         // The rotations don't match, so we can't match this mask.
7266         return SDValue();
7267
7268       // Compute which value this mask is pointing at.
7269       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7270
7271       // Compute which of the two target values this index should be assigned
7272       // to. This reflects whether the high elements are remaining or the low
7273       // elements are remaining.
7274       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7275
7276       // Either set up this value if we've not encountered it before, or check
7277       // that it remains consistent.
7278       if (!TargetV)
7279         TargetV = MaskV;
7280       else if (TargetV != MaskV)
7281         // This may be a rotation, but it pulls from the inputs in some
7282         // unsupported interleaving.
7283         return SDValue();
7284     }
7285   }
7286
7287   // Check that we successfully analyzed the mask, and normalize the results.
7288   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7289   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7290   if (!Lo)
7291     Lo = Hi;
7292   else if (!Hi)
7293     Hi = Lo;
7294
7295   // The actual rotate instruction rotates bytes, so we need to scale the
7296   // rotation based on how many bytes are in the vector lane.
7297   int Scale = 16 / NumLaneElts;
7298
7299   // SSSE3 targets can use the palignr instruction.
7300   if (Subtarget->hasSSSE3()) {
7301     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7302     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7303     Lo = DAG.getBitcast(AlignVT, Lo);
7304     Hi = DAG.getBitcast(AlignVT, Hi);
7305
7306     return DAG.getBitcast(
7307         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7308                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7309   }
7310
7311   assert(VT.is128BitVector() &&
7312          "Rotate-based lowering only supports 128-bit lowering!");
7313   assert(Mask.size() <= 16 &&
7314          "Can shuffle at most 16 bytes in a 128-bit vector!");
7315
7316   // Default SSE2 implementation
7317   int LoByteShift = 16 - Rotation * Scale;
7318   int HiByteShift = Rotation * Scale;
7319
7320   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7321   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7322   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7323
7324   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7325                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7326   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7327                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7328   return DAG.getBitcast(VT,
7329                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7330 }
7331
7332 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7333 ///
7334 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7335 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7336 /// matches elements from one of the input vectors shuffled to the left or
7337 /// right with zeroable elements 'shifted in'. It handles both the strictly
7338 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7339 /// quad word lane.
7340 ///
7341 /// PSHL : (little-endian) left bit shift.
7342 /// [ zz, 0, zz,  2 ]
7343 /// [ -1, 4, zz, -1 ]
7344 /// PSRL : (little-endian) right bit shift.
7345 /// [  1, zz,  3, zz]
7346 /// [ -1, -1,  7, zz]
7347 /// PSLLDQ : (little-endian) left byte shift
7348 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7349 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7350 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7351 /// PSRLDQ : (little-endian) right byte shift
7352 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7353 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7354 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7355 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7356                                          SDValue V2, ArrayRef<int> Mask,
7357                                          SelectionDAG &DAG) {
7358   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7359
7360   int Size = Mask.size();
7361   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7362
7363   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7364     for (int i = 0; i < Size; i += Scale)
7365       for (int j = 0; j < Shift; ++j)
7366         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7367           return false;
7368
7369     return true;
7370   };
7371
7372   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7373     for (int i = 0; i != Size; i += Scale) {
7374       unsigned Pos = Left ? i + Shift : i;
7375       unsigned Low = Left ? i : i + Shift;
7376       unsigned Len = Scale - Shift;
7377       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7378                                       Low + (V == V1 ? 0 : Size)))
7379         return SDValue();
7380     }
7381
7382     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7383     bool ByteShift = ShiftEltBits > 64;
7384     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7385                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7386     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7387
7388     // Normalize the scale for byte shifts to still produce an i64 element
7389     // type.
7390     Scale = ByteShift ? Scale / 2 : Scale;
7391
7392     // We need to round trip through the appropriate type for the shift.
7393     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7394     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7395     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7396            "Illegal integer vector type");
7397     V = DAG.getBitcast(ShiftVT, V);
7398
7399     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7400                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7401     return DAG.getBitcast(VT, V);
7402   };
7403
7404   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7405   // keep doubling the size of the integer elements up to that. We can
7406   // then shift the elements of the integer vector by whole multiples of
7407   // their width within the elements of the larger integer vector. Test each
7408   // multiple to see if we can find a match with the moved element indices
7409   // and that the shifted in elements are all zeroable.
7410   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7411     for (int Shift = 1; Shift != Scale; ++Shift)
7412       for (bool Left : {true, false})
7413         if (CheckZeros(Shift, Scale, Left))
7414           for (SDValue V : {V1, V2})
7415             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7416               return Match;
7417
7418   // no match
7419   return SDValue();
7420 }
7421
7422 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7423 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7424                                            SDValue V2, ArrayRef<int> Mask,
7425                                            SelectionDAG &DAG) {
7426   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7427   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7428
7429   int Size = Mask.size();
7430   int HalfSize = Size / 2;
7431   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7432
7433   // Upper half must be undefined.
7434   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7435     return SDValue();
7436
7437   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7438   // Remainder of lower half result is zero and upper half is all undef.
7439   auto LowerAsEXTRQ = [&]() {
7440     // Determine the extraction length from the part of the
7441     // lower half that isn't zeroable.
7442     int Len = HalfSize;
7443     for (; Len > 0; --Len)
7444       if (!Zeroable[Len - 1])
7445         break;
7446     assert(Len > 0 && "Zeroable shuffle mask");
7447
7448     // Attempt to match first Len sequential elements from the lower half.
7449     SDValue Src;
7450     int Idx = -1;
7451     for (int i = 0; i != Len; ++i) {
7452       int M = Mask[i];
7453       if (M < 0)
7454         continue;
7455       SDValue &V = (M < Size ? V1 : V2);
7456       M = M % Size;
7457
7458       // The extracted elements must start at a valid index and all mask
7459       // elements must be in the lower half.
7460       if (i > M || M >= HalfSize)
7461         return SDValue();
7462
7463       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7464         Src = V;
7465         Idx = M - i;
7466         continue;
7467       }
7468       return SDValue();
7469     }
7470
7471     if (Idx < 0)
7472       return SDValue();
7473
7474     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7475     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7476     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7477     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7478                        DAG.getConstant(BitLen, DL, MVT::i8),
7479                        DAG.getConstant(BitIdx, DL, MVT::i8));
7480   };
7481
7482   if (SDValue ExtrQ = LowerAsEXTRQ())
7483     return ExtrQ;
7484
7485   // INSERTQ: Extract lowest Len elements from lower half of second source and
7486   // insert over first source, starting at Idx.
7487   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7488   auto LowerAsInsertQ = [&]() {
7489     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7490       SDValue Base;
7491
7492       // Attempt to match first source from mask before insertion point.
7493       if (isUndefInRange(Mask, 0, Idx)) {
7494         /* EMPTY */
7495       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7496         Base = V1;
7497       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7498         Base = V2;
7499       } else {
7500         continue;
7501       }
7502
7503       // Extend the extraction length looking to match both the insertion of
7504       // the second source and the remaining elements of the first.
7505       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7506         SDValue Insert;
7507         int Len = Hi - Idx;
7508
7509         // Match insertion.
7510         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7511           Insert = V1;
7512         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7513           Insert = V2;
7514         } else {
7515           continue;
7516         }
7517
7518         // Match the remaining elements of the lower half.
7519         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7520           /* EMPTY */
7521         } else if ((!Base || (Base == V1)) &&
7522                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7523           Base = V1;
7524         } else if ((!Base || (Base == V2)) &&
7525                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7526                                               Size + Hi)) {
7527           Base = V2;
7528         } else {
7529           continue;
7530         }
7531
7532         // We may not have a base (first source) - this can safely be undefined.
7533         if (!Base)
7534           Base = DAG.getUNDEF(VT);
7535
7536         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7537         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7538         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7539                            DAG.getConstant(BitLen, DL, MVT::i8),
7540                            DAG.getConstant(BitIdx, DL, MVT::i8));
7541       }
7542     }
7543
7544     return SDValue();
7545   };
7546
7547   if (SDValue InsertQ = LowerAsInsertQ())
7548     return InsertQ;
7549
7550   return SDValue();
7551 }
7552
7553 /// \brief Lower a vector shuffle as a zero or any extension.
7554 ///
7555 /// Given a specific number of elements, element bit width, and extension
7556 /// stride, produce either a zero or any extension based on the available
7557 /// features of the subtarget. The extended elements are consecutive and
7558 /// begin and can start from an offseted element index in the input; to
7559 /// avoid excess shuffling the offset must either being in the bottom lane
7560 /// or at the start of a higher lane. All extended elements must be from
7561 /// the same lane.
7562 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7563     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7564     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7565   assert(Scale > 1 && "Need a scale to extend.");
7566   int EltBits = VT.getScalarSizeInBits();
7567   int NumElements = VT.getVectorNumElements();
7568   int NumEltsPerLane = 128 / EltBits;
7569   int OffsetLane = Offset / NumEltsPerLane;
7570   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7571          "Only 8, 16, and 32 bit elements can be extended.");
7572   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7573   assert(0 <= Offset && "Extension offset must be positive.");
7574   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7575          "Extension offset must be in the first lane or start an upper lane.");
7576
7577   // Check that an index is in same lane as the base offset.
7578   auto SafeOffset = [&](int Idx) {
7579     return OffsetLane == (Idx / NumEltsPerLane);
7580   };
7581
7582   // Shift along an input so that the offset base moves to the first element.
7583   auto ShuffleOffset = [&](SDValue V) {
7584     if (!Offset)
7585       return V;
7586
7587     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7588     for (int i = 0; i * Scale < NumElements; ++i) {
7589       int SrcIdx = i + Offset;
7590       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7591     }
7592     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7593   };
7594
7595   // Found a valid zext mask! Try various lowering strategies based on the
7596   // input type and available ISA extensions.
7597   if (Subtarget->hasSSE41()) {
7598     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7599     // PUNPCK will catch this in a later shuffle match.
7600     if (Offset && Scale == 2 && VT.is128BitVector())
7601       return SDValue();
7602     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7603                                  NumElements / Scale);
7604     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7605     return DAG.getBitcast(VT, InputV);
7606   }
7607
7608   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7609
7610   // For any extends we can cheat for larger element sizes and use shuffle
7611   // instructions that can fold with a load and/or copy.
7612   if (AnyExt && EltBits == 32) {
7613     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7614                          -1};
7615     return DAG.getBitcast(
7616         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7617                         DAG.getBitcast(MVT::v4i32, InputV),
7618                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7619   }
7620   if (AnyExt && EltBits == 16 && Scale > 2) {
7621     int PSHUFDMask[4] = {Offset / 2, -1,
7622                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7623     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7624                          DAG.getBitcast(MVT::v4i32, InputV),
7625                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7626     int PSHUFWMask[4] = {1, -1, -1, -1};
7627     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7628     return DAG.getBitcast(
7629         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7630                         DAG.getBitcast(MVT::v8i16, InputV),
7631                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7632   }
7633
7634   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7635   // to 64-bits.
7636   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7637     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7638     assert(VT.is128BitVector() && "Unexpected vector width!");
7639
7640     int LoIdx = Offset * EltBits;
7641     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7642                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7643                                          DAG.getConstant(EltBits, DL, MVT::i8),
7644                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7645
7646     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7647         !SafeOffset(Offset + 1))
7648       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7649
7650     int HiIdx = (Offset + 1) * EltBits;
7651     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7652                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7653                                          DAG.getConstant(EltBits, DL, MVT::i8),
7654                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7655     return DAG.getNode(ISD::BITCAST, DL, VT,
7656                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7657   }
7658
7659   // If this would require more than 2 unpack instructions to expand, use
7660   // pshufb when available. We can only use more than 2 unpack instructions
7661   // when zero extending i8 elements which also makes it easier to use pshufb.
7662   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7663     assert(NumElements == 16 && "Unexpected byte vector width!");
7664     SDValue PSHUFBMask[16];
7665     for (int i = 0; i < 16; ++i) {
7666       int Idx = Offset + (i / Scale);
7667       PSHUFBMask[i] = DAG.getConstant(
7668           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7669     }
7670     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7671     return DAG.getBitcast(VT,
7672                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7673                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7674                                                   MVT::v16i8, PSHUFBMask)));
7675   }
7676
7677   // If we are extending from an offset, ensure we start on a boundary that
7678   // we can unpack from.
7679   int AlignToUnpack = Offset % (NumElements / Scale);
7680   if (AlignToUnpack) {
7681     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7682     for (int i = AlignToUnpack; i < NumElements; ++i)
7683       ShMask[i - AlignToUnpack] = i;
7684     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7685     Offset -= AlignToUnpack;
7686   }
7687
7688   // Otherwise emit a sequence of unpacks.
7689   do {
7690     unsigned UnpackLoHi = X86ISD::UNPCKL;
7691     if (Offset >= (NumElements / 2)) {
7692       UnpackLoHi = X86ISD::UNPCKH;
7693       Offset -= (NumElements / 2);
7694     }
7695
7696     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7697     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7698                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7699     InputV = DAG.getBitcast(InputVT, InputV);
7700     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7701     Scale /= 2;
7702     EltBits *= 2;
7703     NumElements /= 2;
7704   } while (Scale > 1);
7705   return DAG.getBitcast(VT, InputV);
7706 }
7707
7708 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7709 ///
7710 /// This routine will try to do everything in its power to cleverly lower
7711 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7712 /// check for the profitability of this lowering,  it tries to aggressively
7713 /// match this pattern. It will use all of the micro-architectural details it
7714 /// can to emit an efficient lowering. It handles both blends with all-zero
7715 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7716 /// masking out later).
7717 ///
7718 /// The reason we have dedicated lowering for zext-style shuffles is that they
7719 /// are both incredibly common and often quite performance sensitive.
7720 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7721     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7722     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7723   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7724
7725   int Bits = VT.getSizeInBits();
7726   int NumLanes = Bits / 128;
7727   int NumElements = VT.getVectorNumElements();
7728   int NumEltsPerLane = NumElements / NumLanes;
7729   assert(VT.getScalarSizeInBits() <= 32 &&
7730          "Exceeds 32-bit integer zero extension limit");
7731   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7732
7733   // Define a helper function to check a particular ext-scale and lower to it if
7734   // valid.
7735   auto Lower = [&](int Scale) -> SDValue {
7736     SDValue InputV;
7737     bool AnyExt = true;
7738     int Offset = 0;
7739     int Matches = 0;
7740     for (int i = 0; i < NumElements; ++i) {
7741       int M = Mask[i];
7742       if (M == -1)
7743         continue; // Valid anywhere but doesn't tell us anything.
7744       if (i % Scale != 0) {
7745         // Each of the extended elements need to be zeroable.
7746         if (!Zeroable[i])
7747           return SDValue();
7748
7749         // We no longer are in the anyext case.
7750         AnyExt = false;
7751         continue;
7752       }
7753
7754       // Each of the base elements needs to be consecutive indices into the
7755       // same input vector.
7756       SDValue V = M < NumElements ? V1 : V2;
7757       M = M % NumElements;
7758       if (!InputV) {
7759         InputV = V;
7760         Offset = M - (i / Scale);
7761       } else if (InputV != V)
7762         return SDValue(); // Flip-flopping inputs.
7763
7764       // Offset must start in the lowest 128-bit lane or at the start of an
7765       // upper lane.
7766       // FIXME: Is it ever worth allowing a negative base offset?
7767       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7768             (Offset % NumEltsPerLane) == 0))
7769         return SDValue();
7770
7771       // If we are offsetting, all referenced entries must come from the same
7772       // lane.
7773       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7774         return SDValue();
7775
7776       if ((M % NumElements) != (Offset + (i / Scale)))
7777         return SDValue(); // Non-consecutive strided elements.
7778       Matches++;
7779     }
7780
7781     // If we fail to find an input, we have a zero-shuffle which should always
7782     // have already been handled.
7783     // FIXME: Maybe handle this here in case during blending we end up with one?
7784     if (!InputV)
7785       return SDValue();
7786
7787     // If we are offsetting, don't extend if we only match a single input, we
7788     // can always do better by using a basic PSHUF or PUNPCK.
7789     if (Offset != 0 && Matches < 2)
7790       return SDValue();
7791
7792     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7793         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7794   };
7795
7796   // The widest scale possible for extending is to a 64-bit integer.
7797   assert(Bits % 64 == 0 &&
7798          "The number of bits in a vector must be divisible by 64 on x86!");
7799   int NumExtElements = Bits / 64;
7800
7801   // Each iteration, try extending the elements half as much, but into twice as
7802   // many elements.
7803   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7804     assert(NumElements % NumExtElements == 0 &&
7805            "The input vector size must be divisible by the extended size.");
7806     if (SDValue V = Lower(NumElements / NumExtElements))
7807       return V;
7808   }
7809
7810   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7811   if (Bits != 128)
7812     return SDValue();
7813
7814   // Returns one of the source operands if the shuffle can be reduced to a
7815   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7816   auto CanZExtLowHalf = [&]() {
7817     for (int i = NumElements / 2; i != NumElements; ++i)
7818       if (!Zeroable[i])
7819         return SDValue();
7820     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7821       return V1;
7822     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7823       return V2;
7824     return SDValue();
7825   };
7826
7827   if (SDValue V = CanZExtLowHalf()) {
7828     V = DAG.getBitcast(MVT::v2i64, V);
7829     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7830     return DAG.getBitcast(VT, V);
7831   }
7832
7833   // No viable ext lowering found.
7834   return SDValue();
7835 }
7836
7837 /// \brief Try to get a scalar value for a specific element of a vector.
7838 ///
7839 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7840 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7841                                               SelectionDAG &DAG) {
7842   MVT VT = V.getSimpleValueType();
7843   MVT EltVT = VT.getVectorElementType();
7844   while (V.getOpcode() == ISD::BITCAST)
7845     V = V.getOperand(0);
7846   // If the bitcasts shift the element size, we can't extract an equivalent
7847   // element from it.
7848   MVT NewVT = V.getSimpleValueType();
7849   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7850     return SDValue();
7851
7852   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7853       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7854     // Ensure the scalar operand is the same size as the destination.
7855     // FIXME: Add support for scalar truncation where possible.
7856     SDValue S = V.getOperand(Idx);
7857     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7858       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7859   }
7860
7861   return SDValue();
7862 }
7863
7864 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7865 ///
7866 /// This is particularly important because the set of instructions varies
7867 /// significantly based on whether the operand is a load or not.
7868 static bool isShuffleFoldableLoad(SDValue V) {
7869   while (V.getOpcode() == ISD::BITCAST)
7870     V = V.getOperand(0);
7871
7872   return ISD::isNON_EXTLoad(V.getNode());
7873 }
7874
7875 /// \brief Try to lower insertion of a single element into a zero vector.
7876 ///
7877 /// This is a common pattern that we have especially efficient patterns to lower
7878 /// across all subtarget feature sets.
7879 static SDValue lowerVectorShuffleAsElementInsertion(
7880     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7881     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7882   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7883   MVT ExtVT = VT;
7884   MVT EltVT = VT.getVectorElementType();
7885
7886   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7887                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7888                 Mask.begin();
7889   bool IsV1Zeroable = true;
7890   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7891     if (i != V2Index && !Zeroable[i]) {
7892       IsV1Zeroable = false;
7893       break;
7894     }
7895
7896   // Check for a single input from a SCALAR_TO_VECTOR node.
7897   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7898   // all the smarts here sunk into that routine. However, the current
7899   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7900   // vector shuffle lowering is dead.
7901   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7902                                                DAG);
7903   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7904     // We need to zext the scalar if it is smaller than an i32.
7905     V2S = DAG.getBitcast(EltVT, V2S);
7906     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7907       // Using zext to expand a narrow element won't work for non-zero
7908       // insertions.
7909       if (!IsV1Zeroable)
7910         return SDValue();
7911
7912       // Zero-extend directly to i32.
7913       ExtVT = MVT::v4i32;
7914       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7915     }
7916     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7917   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7918              EltVT == MVT::i16) {
7919     // Either not inserting from the low element of the input or the input
7920     // element size is too small to use VZEXT_MOVL to clear the high bits.
7921     return SDValue();
7922   }
7923
7924   if (!IsV1Zeroable) {
7925     // If V1 can't be treated as a zero vector we have fewer options to lower
7926     // this. We can't support integer vectors or non-zero targets cheaply, and
7927     // the V1 elements can't be permuted in any way.
7928     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7929     if (!VT.isFloatingPoint() || V2Index != 0)
7930       return SDValue();
7931     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7932     V1Mask[V2Index] = -1;
7933     if (!isNoopShuffleMask(V1Mask))
7934       return SDValue();
7935     // This is essentially a special case blend operation, but if we have
7936     // general purpose blend operations, they are always faster. Bail and let
7937     // the rest of the lowering handle these as blends.
7938     if (Subtarget->hasSSE41())
7939       return SDValue();
7940
7941     // Otherwise, use MOVSD or MOVSS.
7942     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7943            "Only two types of floating point element types to handle!");
7944     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7945                        ExtVT, V1, V2);
7946   }
7947
7948   // This lowering only works for the low element with floating point vectors.
7949   if (VT.isFloatingPoint() && V2Index != 0)
7950     return SDValue();
7951
7952   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7953   if (ExtVT != VT)
7954     V2 = DAG.getBitcast(VT, V2);
7955
7956   if (V2Index != 0) {
7957     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7958     // the desired position. Otherwise it is more efficient to do a vector
7959     // shift left. We know that we can do a vector shift left because all
7960     // the inputs are zero.
7961     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7962       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7963       V2Shuffle[V2Index] = 0;
7964       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7965     } else {
7966       V2 = DAG.getBitcast(MVT::v2i64, V2);
7967       V2 = DAG.getNode(
7968           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7969           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7970                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7971                               DAG.getDataLayout(), VT)));
7972       V2 = DAG.getBitcast(VT, V2);
7973     }
7974   }
7975   return V2;
7976 }
7977
7978 /// \brief Try to lower broadcast of a single - truncated - integer element,
7979 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
7980 ///
7981 /// This assumes we have AVX2.
7982 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
7983                                                   int BroadcastIdx,
7984                                                   const X86Subtarget *Subtarget,
7985                                                   SelectionDAG &DAG) {
7986   assert(Subtarget->hasAVX2() &&
7987          "We can only lower integer broadcasts with AVX2!");
7988
7989   EVT EltVT = VT.getVectorElementType();
7990   EVT V0VT = V0.getValueType();
7991
7992   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
7993   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
7994
7995   EVT V0EltVT = V0VT.getVectorElementType();
7996   if (!V0EltVT.isInteger())
7997     return SDValue();
7998
7999   const unsigned EltSize = EltVT.getSizeInBits();
8000   const unsigned V0EltSize = V0EltVT.getSizeInBits();
8001
8002   // This is only a truncation if the original element type is larger.
8003   if (V0EltSize <= EltSize)
8004     return SDValue();
8005
8006   assert(((V0EltSize % EltSize) == 0) &&
8007          "Scalar type sizes must all be powers of 2 on x86!");
8008
8009   const unsigned V0Opc = V0.getOpcode();
8010   const unsigned Scale = V0EltSize / EltSize;
8011   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
8012
8013   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
8014       V0Opc != ISD::BUILD_VECTOR)
8015     return SDValue();
8016
8017   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
8018
8019   // If we're extracting non-least-significant bits, shift so we can truncate.
8020   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
8021   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
8022   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
8023   if (const int OffsetIdx = BroadcastIdx % Scale)
8024     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
8025             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
8026
8027   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
8028                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
8029 }
8030
8031 /// \brief Try to lower broadcast of a single element.
8032 ///
8033 /// For convenience, this code also bundles all of the subtarget feature set
8034 /// filtering. While a little annoying to re-dispatch on type here, there isn't
8035 /// a convenient way to factor it out.
8036 /// FIXME: This is very similar to LowerVectorBroadcast - can we merge them?
8037 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
8038                                              ArrayRef<int> Mask,
8039                                              const X86Subtarget *Subtarget,
8040                                              SelectionDAG &DAG) {
8041   if (!Subtarget->hasAVX())
8042     return SDValue();
8043   if (VT.isInteger() && !Subtarget->hasAVX2())
8044     return SDValue();
8045
8046   // Check that the mask is a broadcast.
8047   int BroadcastIdx = -1;
8048   for (int M : Mask)
8049     if (M >= 0 && BroadcastIdx == -1)
8050       BroadcastIdx = M;
8051     else if (M >= 0 && M != BroadcastIdx)
8052       return SDValue();
8053
8054   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
8055                                             "a sorted mask where the broadcast "
8056                                             "comes from V1.");
8057
8058   // Go up the chain of (vector) values to find a scalar load that we can
8059   // combine with the broadcast.
8060   for (;;) {
8061     switch (V.getOpcode()) {
8062     case ISD::CONCAT_VECTORS: {
8063       int OperandSize = Mask.size() / V.getNumOperands();
8064       V = V.getOperand(BroadcastIdx / OperandSize);
8065       BroadcastIdx %= OperandSize;
8066       continue;
8067     }
8068
8069     case ISD::INSERT_SUBVECTOR: {
8070       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
8071       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
8072       if (!ConstantIdx)
8073         break;
8074
8075       int BeginIdx = (int)ConstantIdx->getZExtValue();
8076       int EndIdx =
8077           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
8078       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
8079         BroadcastIdx -= BeginIdx;
8080         V = VInner;
8081       } else {
8082         V = VOuter;
8083       }
8084       continue;
8085     }
8086     }
8087     break;
8088   }
8089
8090   // Check if this is a broadcast of a scalar. We special case lowering
8091   // for scalars so that we can more effectively fold with loads.
8092   // First, look through bitcast: if the original value has a larger element
8093   // type than the shuffle, the broadcast element is in essence truncated.
8094   // Make that explicit to ease folding.
8095   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
8096     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
8097             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
8098       return TruncBroadcast;
8099
8100   // Also check the simpler case, where we can directly reuse the scalar.
8101   if (V.getOpcode() == ISD::BUILD_VECTOR ||
8102       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
8103     V = V.getOperand(BroadcastIdx);
8104
8105     // If the scalar isn't a load, we can't broadcast from it in AVX1.
8106     // Only AVX2 has register broadcasts.
8107     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8108       return SDValue();
8109   } else if (MayFoldLoad(V) && !cast<LoadSDNode>(V)->isVolatile()) {
8110     // If we are broadcasting a load that is only used by the shuffle
8111     // then we can reduce the vector load to the broadcasted scalar load.
8112     LoadSDNode *Ld = cast<LoadSDNode>(V);
8113     SDValue BaseAddr = Ld->getOperand(1);
8114     EVT AddrVT = BaseAddr.getValueType();
8115     EVT SVT = VT.getScalarType();
8116     unsigned Offset = BroadcastIdx * SVT.getStoreSize();
8117     SDValue NewAddr = DAG.getNode(
8118         ISD::ADD, DL, AddrVT, BaseAddr,
8119         DAG.getConstant(Offset, DL, AddrVT));
8120     V = DAG.getLoad(SVT, DL, Ld->getChain(), NewAddr,
8121                     DAG.getMachineFunction().getMachineMemOperand(
8122                         Ld->getMemOperand(), Offset, SVT.getStoreSize()));
8123   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8124     // We can't broadcast from a vector register without AVX2, and we can only
8125     // broadcast from the zero-element of a vector register.
8126     return SDValue();
8127   }
8128
8129   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8130 }
8131
8132 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8133 // INSERTPS when the V1 elements are already in the correct locations
8134 // because otherwise we can just always use two SHUFPS instructions which
8135 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8136 // perform INSERTPS if a single V1 element is out of place and all V2
8137 // elements are zeroable.
8138 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8139                                             ArrayRef<int> Mask,
8140                                             SelectionDAG &DAG) {
8141   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8142   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8143   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8144   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8145
8146   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8147
8148   unsigned ZMask = 0;
8149   int V1DstIndex = -1;
8150   int V2DstIndex = -1;
8151   bool V1UsedInPlace = false;
8152
8153   for (int i = 0; i < 4; ++i) {
8154     // Synthesize a zero mask from the zeroable elements (includes undefs).
8155     if (Zeroable[i]) {
8156       ZMask |= 1 << i;
8157       continue;
8158     }
8159
8160     // Flag if we use any V1 inputs in place.
8161     if (i == Mask[i]) {
8162       V1UsedInPlace = true;
8163       continue;
8164     }
8165
8166     // We can only insert a single non-zeroable element.
8167     if (V1DstIndex != -1 || V2DstIndex != -1)
8168       return SDValue();
8169
8170     if (Mask[i] < 4) {
8171       // V1 input out of place for insertion.
8172       V1DstIndex = i;
8173     } else {
8174       // V2 input for insertion.
8175       V2DstIndex = i;
8176     }
8177   }
8178
8179   // Don't bother if we have no (non-zeroable) element for insertion.
8180   if (V1DstIndex == -1 && V2DstIndex == -1)
8181     return SDValue();
8182
8183   // Determine element insertion src/dst indices. The src index is from the
8184   // start of the inserted vector, not the start of the concatenated vector.
8185   unsigned V2SrcIndex = 0;
8186   if (V1DstIndex != -1) {
8187     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8188     // and don't use the original V2 at all.
8189     V2SrcIndex = Mask[V1DstIndex];
8190     V2DstIndex = V1DstIndex;
8191     V2 = V1;
8192   } else {
8193     V2SrcIndex = Mask[V2DstIndex] - 4;
8194   }
8195
8196   // If no V1 inputs are used in place, then the result is created only from
8197   // the zero mask and the V2 insertion - so remove V1 dependency.
8198   if (!V1UsedInPlace)
8199     V1 = DAG.getUNDEF(MVT::v4f32);
8200
8201   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8202   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8203
8204   // Insert the V2 element into the desired position.
8205   SDLoc DL(Op);
8206   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8207                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8208 }
8209
8210 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8211 /// UNPCK instruction.
8212 ///
8213 /// This specifically targets cases where we end up with alternating between
8214 /// the two inputs, and so can permute them into something that feeds a single
8215 /// UNPCK instruction. Note that this routine only targets integer vectors
8216 /// because for floating point vectors we have a generalized SHUFPS lowering
8217 /// strategy that handles everything that doesn't *exactly* match an unpack,
8218 /// making this clever lowering unnecessary.
8219 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8220                                                     SDValue V1, SDValue V2,
8221                                                     ArrayRef<int> Mask,
8222                                                     SelectionDAG &DAG) {
8223   assert(!VT.isFloatingPoint() &&
8224          "This routine only supports integer vectors.");
8225   assert(!isSingleInputShuffleMask(Mask) &&
8226          "This routine should only be used when blending two inputs.");
8227   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8228
8229   int Size = Mask.size();
8230
8231   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8232     return M >= 0 && M % Size < Size / 2;
8233   });
8234   int NumHiInputs = std::count_if(
8235       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8236
8237   bool UnpackLo = NumLoInputs >= NumHiInputs;
8238
8239   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8240     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8241     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8242
8243     for (int i = 0; i < Size; ++i) {
8244       if (Mask[i] < 0)
8245         continue;
8246
8247       // Each element of the unpack contains Scale elements from this mask.
8248       int UnpackIdx = i / Scale;
8249
8250       // We only handle the case where V1 feeds the first slots of the unpack.
8251       // We rely on canonicalization to ensure this is the case.
8252       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8253         return SDValue();
8254
8255       // Setup the mask for this input. The indexing is tricky as we have to
8256       // handle the unpack stride.
8257       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8258       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8259           Mask[i] % Size;
8260     }
8261
8262     // If we will have to shuffle both inputs to use the unpack, check whether
8263     // we can just unpack first and shuffle the result. If so, skip this unpack.
8264     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8265         !isNoopShuffleMask(V2Mask))
8266       return SDValue();
8267
8268     // Shuffle the inputs into place.
8269     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8270     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8271
8272     // Cast the inputs to the type we will use to unpack them.
8273     V1 = DAG.getBitcast(UnpackVT, V1);
8274     V2 = DAG.getBitcast(UnpackVT, V2);
8275
8276     // Unpack the inputs and cast the result back to the desired type.
8277     return DAG.getBitcast(
8278         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8279                         UnpackVT, V1, V2));
8280   };
8281
8282   // We try each unpack from the largest to the smallest to try and find one
8283   // that fits this mask.
8284   int OrigNumElements = VT.getVectorNumElements();
8285   int OrigScalarSize = VT.getScalarSizeInBits();
8286   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8287     int Scale = ScalarSize / OrigScalarSize;
8288     int NumElements = OrigNumElements / Scale;
8289     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8290     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8291       return Unpack;
8292   }
8293
8294   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8295   // initial unpack.
8296   if (NumLoInputs == 0 || NumHiInputs == 0) {
8297     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8298            "We have to have *some* inputs!");
8299     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8300
8301     // FIXME: We could consider the total complexity of the permute of each
8302     // possible unpacking. Or at the least we should consider how many
8303     // half-crossings are created.
8304     // FIXME: We could consider commuting the unpacks.
8305
8306     SmallVector<int, 32> PermMask;
8307     PermMask.assign(Size, -1);
8308     for (int i = 0; i < Size; ++i) {
8309       if (Mask[i] < 0)
8310         continue;
8311
8312       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8313
8314       PermMask[i] =
8315           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8316     }
8317     return DAG.getVectorShuffle(
8318         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8319                             DL, VT, V1, V2),
8320         DAG.getUNDEF(VT), PermMask);
8321   }
8322
8323   return SDValue();
8324 }
8325
8326 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8327 ///
8328 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8329 /// support for floating point shuffles but not integer shuffles. These
8330 /// instructions will incur a domain crossing penalty on some chips though so
8331 /// it is better to avoid lowering through this for integer vectors where
8332 /// possible.
8333 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8334                                        const X86Subtarget *Subtarget,
8335                                        SelectionDAG &DAG) {
8336   SDLoc DL(Op);
8337   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8338   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8339   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8340   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8341   ArrayRef<int> Mask = SVOp->getMask();
8342   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8343
8344   if (isSingleInputShuffleMask(Mask)) {
8345     // Use low duplicate instructions for masks that match their pattern.
8346     if (Subtarget->hasSSE3())
8347       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8348         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8349
8350     // Straight shuffle of a single input vector. Simulate this by using the
8351     // single input as both of the "inputs" to this instruction..
8352     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8353
8354     if (Subtarget->hasAVX()) {
8355       // If we have AVX, we can use VPERMILPS which will allow folding a load
8356       // into the shuffle.
8357       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8358                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8359     }
8360
8361     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8362                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8363   }
8364   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8365   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8366
8367   // If we have a single input, insert that into V1 if we can do so cheaply.
8368   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8369     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8370             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8371       return Insertion;
8372     // Try inverting the insertion since for v2 masks it is easy to do and we
8373     // can't reliably sort the mask one way or the other.
8374     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8375                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8376     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8377             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8378       return Insertion;
8379   }
8380
8381   // Try to use one of the special instruction patterns to handle two common
8382   // blend patterns if a zero-blend above didn't work.
8383   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8384       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8385     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8386       // We can either use a special instruction to load over the low double or
8387       // to move just the low double.
8388       return DAG.getNode(
8389           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8390           DL, MVT::v2f64, V2,
8391           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8392
8393   if (Subtarget->hasSSE41())
8394     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8395                                                   Subtarget, DAG))
8396       return Blend;
8397
8398   // Use dedicated unpack instructions for masks that match their pattern.
8399   if (SDValue V =
8400           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8401     return V;
8402
8403   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8404   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8405                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8406 }
8407
8408 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8409 ///
8410 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8411 /// the integer unit to minimize domain crossing penalties. However, for blends
8412 /// it falls back to the floating point shuffle operation with appropriate bit
8413 /// casting.
8414 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8415                                        const X86Subtarget *Subtarget,
8416                                        SelectionDAG &DAG) {
8417   SDLoc DL(Op);
8418   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8419   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8420   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8421   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8422   ArrayRef<int> Mask = SVOp->getMask();
8423   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8424
8425   if (isSingleInputShuffleMask(Mask)) {
8426     // Check for being able to broadcast a single element.
8427     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8428                                                           Mask, Subtarget, DAG))
8429       return Broadcast;
8430
8431     // Straight shuffle of a single input vector. For everything from SSE2
8432     // onward this has a single fast instruction with no scary immediates.
8433     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8434     V1 = DAG.getBitcast(MVT::v4i32, V1);
8435     int WidenedMask[4] = {
8436         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8437         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8438     return DAG.getBitcast(
8439         MVT::v2i64,
8440         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8441                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8442   }
8443   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8444   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8445   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8446   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8447
8448   // If we have a blend of two PACKUS operations an the blend aligns with the
8449   // low and half halves, we can just merge the PACKUS operations. This is
8450   // particularly important as it lets us merge shuffles that this routine itself
8451   // creates.
8452   auto GetPackNode = [](SDValue V) {
8453     while (V.getOpcode() == ISD::BITCAST)
8454       V = V.getOperand(0);
8455
8456     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8457   };
8458   if (SDValue V1Pack = GetPackNode(V1))
8459     if (SDValue V2Pack = GetPackNode(V2))
8460       return DAG.getBitcast(MVT::v2i64,
8461                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8462                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8463                                                      : V1Pack.getOperand(1),
8464                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8465                                                      : V2Pack.getOperand(1)));
8466
8467   // Try to use shift instructions.
8468   if (SDValue Shift =
8469           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8470     return Shift;
8471
8472   // When loading a scalar and then shuffling it into a vector we can often do
8473   // the insertion cheaply.
8474   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8475           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8476     return Insertion;
8477   // Try inverting the insertion since for v2 masks it is easy to do and we
8478   // can't reliably sort the mask one way or the other.
8479   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8480   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8481           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8482     return Insertion;
8483
8484   // We have different paths for blend lowering, but they all must use the
8485   // *exact* same predicate.
8486   bool IsBlendSupported = Subtarget->hasSSE41();
8487   if (IsBlendSupported)
8488     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8489                                                   Subtarget, DAG))
8490       return Blend;
8491
8492   // Use dedicated unpack instructions for masks that match their pattern.
8493   if (SDValue V =
8494           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8495     return V;
8496
8497   // Try to use byte rotation instructions.
8498   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8499   if (Subtarget->hasSSSE3())
8500     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8501             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8502       return Rotate;
8503
8504   // If we have direct support for blends, we should lower by decomposing into
8505   // a permute. That will be faster than the domain cross.
8506   if (IsBlendSupported)
8507     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8508                                                       Mask, DAG);
8509
8510   // We implement this with SHUFPD which is pretty lame because it will likely
8511   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8512   // However, all the alternatives are still more cycles and newer chips don't
8513   // have this problem. It would be really nice if x86 had better shuffles here.
8514   V1 = DAG.getBitcast(MVT::v2f64, V1);
8515   V2 = DAG.getBitcast(MVT::v2f64, V2);
8516   return DAG.getBitcast(MVT::v2i64,
8517                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8518 }
8519
8520 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8521 ///
8522 /// This is used to disable more specialized lowerings when the shufps lowering
8523 /// will happen to be efficient.
8524 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8525   // This routine only handles 128-bit shufps.
8526   assert(Mask.size() == 4 && "Unsupported mask size!");
8527
8528   // To lower with a single SHUFPS we need to have the low half and high half
8529   // each requiring a single input.
8530   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8531     return false;
8532   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8533     return false;
8534
8535   return true;
8536 }
8537
8538 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8539 ///
8540 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8541 /// It makes no assumptions about whether this is the *best* lowering, it simply
8542 /// uses it.
8543 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8544                                             ArrayRef<int> Mask, SDValue V1,
8545                                             SDValue V2, SelectionDAG &DAG) {
8546   SDValue LowV = V1, HighV = V2;
8547   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8548
8549   int NumV2Elements =
8550       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8551
8552   if (NumV2Elements == 1) {
8553     int V2Index =
8554         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8555         Mask.begin();
8556
8557     // Compute the index adjacent to V2Index and in the same half by toggling
8558     // the low bit.
8559     int V2AdjIndex = V2Index ^ 1;
8560
8561     if (Mask[V2AdjIndex] == -1) {
8562       // Handles all the cases where we have a single V2 element and an undef.
8563       // This will only ever happen in the high lanes because we commute the
8564       // vector otherwise.
8565       if (V2Index < 2)
8566         std::swap(LowV, HighV);
8567       NewMask[V2Index] -= 4;
8568     } else {
8569       // Handle the case where the V2 element ends up adjacent to a V1 element.
8570       // To make this work, blend them together as the first step.
8571       int V1Index = V2AdjIndex;
8572       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8573       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8574                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8575
8576       // Now proceed to reconstruct the final blend as we have the necessary
8577       // high or low half formed.
8578       if (V2Index < 2) {
8579         LowV = V2;
8580         HighV = V1;
8581       } else {
8582         HighV = V2;
8583       }
8584       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8585       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8586     }
8587   } else if (NumV2Elements == 2) {
8588     if (Mask[0] < 4 && Mask[1] < 4) {
8589       // Handle the easy case where we have V1 in the low lanes and V2 in the
8590       // high lanes.
8591       NewMask[2] -= 4;
8592       NewMask[3] -= 4;
8593     } else if (Mask[2] < 4 && Mask[3] < 4) {
8594       // We also handle the reversed case because this utility may get called
8595       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8596       // arrange things in the right direction.
8597       NewMask[0] -= 4;
8598       NewMask[1] -= 4;
8599       HighV = V1;
8600       LowV = V2;
8601     } else {
8602       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8603       // trying to place elements directly, just blend them and set up the final
8604       // shuffle to place them.
8605
8606       // The first two blend mask elements are for V1, the second two are for
8607       // V2.
8608       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8609                           Mask[2] < 4 ? Mask[2] : Mask[3],
8610                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8611                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8612       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8613                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8614
8615       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8616       // a blend.
8617       LowV = HighV = V1;
8618       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8619       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8620       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8621       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8622     }
8623   }
8624   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8625                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8626 }
8627
8628 /// \brief Lower 4-lane 32-bit floating point shuffles.
8629 ///
8630 /// Uses instructions exclusively from the floating point unit to minimize
8631 /// domain crossing penalties, as these are sufficient to implement all v4f32
8632 /// shuffles.
8633 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8634                                        const X86Subtarget *Subtarget,
8635                                        SelectionDAG &DAG) {
8636   SDLoc DL(Op);
8637   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8638   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8639   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8640   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8641   ArrayRef<int> Mask = SVOp->getMask();
8642   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8643
8644   int NumV2Elements =
8645       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8646
8647   if (NumV2Elements == 0) {
8648     // Check for being able to broadcast a single element.
8649     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8650                                                           Mask, Subtarget, DAG))
8651       return Broadcast;
8652
8653     // Use even/odd duplicate instructions for masks that match their pattern.
8654     if (Subtarget->hasSSE3()) {
8655       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8656         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8657       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8658         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8659     }
8660
8661     if (Subtarget->hasAVX()) {
8662       // If we have AVX, we can use VPERMILPS which will allow folding a load
8663       // into the shuffle.
8664       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8665                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8666     }
8667
8668     // Otherwise, use a straight shuffle of a single input vector. We pass the
8669     // input vector to both operands to simulate this with a SHUFPS.
8670     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8671                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8672   }
8673
8674   // There are special ways we can lower some single-element blends. However, we
8675   // have custom ways we can lower more complex single-element blends below that
8676   // we defer to if both this and BLENDPS fail to match, so restrict this to
8677   // when the V2 input is targeting element 0 of the mask -- that is the fast
8678   // case here.
8679   if (NumV2Elements == 1 && Mask[0] >= 4)
8680     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8681                                                          Mask, Subtarget, DAG))
8682       return V;
8683
8684   if (Subtarget->hasSSE41()) {
8685     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8686                                                   Subtarget, DAG))
8687       return Blend;
8688
8689     // Use INSERTPS if we can complete the shuffle efficiently.
8690     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8691       return V;
8692
8693     if (!isSingleSHUFPSMask(Mask))
8694       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8695               DL, MVT::v4f32, V1, V2, Mask, DAG))
8696         return BlendPerm;
8697   }
8698
8699   // Use dedicated unpack instructions for masks that match their pattern.
8700   if (SDValue V =
8701           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8702     return V;
8703
8704   // Otherwise fall back to a SHUFPS lowering strategy.
8705   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8706 }
8707
8708 /// \brief Lower 4-lane i32 vector shuffles.
8709 ///
8710 /// We try to handle these with integer-domain shuffles where we can, but for
8711 /// blends we use the floating point domain blend instructions.
8712 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8713                                        const X86Subtarget *Subtarget,
8714                                        SelectionDAG &DAG) {
8715   SDLoc DL(Op);
8716   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8717   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8718   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8719   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8720   ArrayRef<int> Mask = SVOp->getMask();
8721   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8722
8723   // Whenever we can lower this as a zext, that instruction is strictly faster
8724   // than any alternative. It also allows us to fold memory operands into the
8725   // shuffle in many cases.
8726   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8727                                                          Mask, Subtarget, DAG))
8728     return ZExt;
8729
8730   int NumV2Elements =
8731       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8732
8733   if (NumV2Elements == 0) {
8734     // Check for being able to broadcast a single element.
8735     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8736                                                           Mask, Subtarget, DAG))
8737       return Broadcast;
8738
8739     // Straight shuffle of a single input vector. For everything from SSE2
8740     // onward this has a single fast instruction with no scary immediates.
8741     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8742     // but we aren't actually going to use the UNPCK instruction because doing
8743     // so prevents folding a load into this instruction or making a copy.
8744     const int UnpackLoMask[] = {0, 0, 1, 1};
8745     const int UnpackHiMask[] = {2, 2, 3, 3};
8746     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8747       Mask = UnpackLoMask;
8748     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8749       Mask = UnpackHiMask;
8750
8751     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8752                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8753   }
8754
8755   // Try to use shift instructions.
8756   if (SDValue Shift =
8757           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8758     return Shift;
8759
8760   // There are special ways we can lower some single-element blends.
8761   if (NumV2Elements == 1)
8762     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8763                                                          Mask, Subtarget, DAG))
8764       return V;
8765
8766   // We have different paths for blend lowering, but they all must use the
8767   // *exact* same predicate.
8768   bool IsBlendSupported = Subtarget->hasSSE41();
8769   if (IsBlendSupported)
8770     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8771                                                   Subtarget, DAG))
8772       return Blend;
8773
8774   if (SDValue Masked =
8775           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8776     return Masked;
8777
8778   // Use dedicated unpack instructions for masks that match their pattern.
8779   if (SDValue V =
8780           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8781     return V;
8782
8783   // Try to use byte rotation instructions.
8784   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8785   if (Subtarget->hasSSSE3())
8786     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8787             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8788       return Rotate;
8789
8790   // If we have direct support for blends, we should lower by decomposing into
8791   // a permute. That will be faster than the domain cross.
8792   if (IsBlendSupported)
8793     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8794                                                       Mask, DAG);
8795
8796   // Try to lower by permuting the inputs into an unpack instruction.
8797   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8798                                                             V2, Mask, DAG))
8799     return Unpack;
8800
8801   // We implement this with SHUFPS because it can blend from two vectors.
8802   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8803   // up the inputs, bypassing domain shift penalties that we would encur if we
8804   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8805   // relevant.
8806   return DAG.getBitcast(
8807       MVT::v4i32,
8808       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8809                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8810 }
8811
8812 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8813 /// shuffle lowering, and the most complex part.
8814 ///
8815 /// The lowering strategy is to try to form pairs of input lanes which are
8816 /// targeted at the same half of the final vector, and then use a dword shuffle
8817 /// to place them onto the right half, and finally unpack the paired lanes into
8818 /// their final position.
8819 ///
8820 /// The exact breakdown of how to form these dword pairs and align them on the
8821 /// correct sides is really tricky. See the comments within the function for
8822 /// more of the details.
8823 ///
8824 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8825 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8826 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8827 /// vector, form the analogous 128-bit 8-element Mask.
8828 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8829     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8830     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8831   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8832   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8833
8834   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8835   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8836   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8837
8838   SmallVector<int, 4> LoInputs;
8839   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8840                [](int M) { return M >= 0; });
8841   std::sort(LoInputs.begin(), LoInputs.end());
8842   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8843   SmallVector<int, 4> HiInputs;
8844   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8845                [](int M) { return M >= 0; });
8846   std::sort(HiInputs.begin(), HiInputs.end());
8847   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8848   int NumLToL =
8849       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8850   int NumHToL = LoInputs.size() - NumLToL;
8851   int NumLToH =
8852       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8853   int NumHToH = HiInputs.size() - NumLToH;
8854   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8855   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8856   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8857   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8858
8859   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8860   // such inputs we can swap two of the dwords across the half mark and end up
8861   // with <=2 inputs to each half in each half. Once there, we can fall through
8862   // to the generic code below. For example:
8863   //
8864   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8865   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8866   //
8867   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8868   // and an existing 2-into-2 on the other half. In this case we may have to
8869   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8870   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8871   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8872   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8873   // half than the one we target for fixing) will be fixed when we re-enter this
8874   // path. We will also combine away any sequence of PSHUFD instructions that
8875   // result into a single instruction. Here is an example of the tricky case:
8876   //
8877   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8878   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8879   //
8880   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8881   //
8882   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8883   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8884   //
8885   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8886   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8887   //
8888   // The result is fine to be handled by the generic logic.
8889   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8890                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8891                           int AOffset, int BOffset) {
8892     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8893            "Must call this with A having 3 or 1 inputs from the A half.");
8894     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8895            "Must call this with B having 1 or 3 inputs from the B half.");
8896     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8897            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8898
8899     bool ThreeAInputs = AToAInputs.size() == 3;
8900
8901     // Compute the index of dword with only one word among the three inputs in
8902     // a half by taking the sum of the half with three inputs and subtracting
8903     // the sum of the actual three inputs. The difference is the remaining
8904     // slot.
8905     int ADWord, BDWord;
8906     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8907     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8908     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8909     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8910     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8911     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8912     int TripleNonInputIdx =
8913         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8914     TripleDWord = TripleNonInputIdx / 2;
8915
8916     // We use xor with one to compute the adjacent DWord to whichever one the
8917     // OneInput is in.
8918     OneInputDWord = (OneInput / 2) ^ 1;
8919
8920     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8921     // and BToA inputs. If there is also such a problem with the BToB and AToB
8922     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8923     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8924     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8925     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8926       // Compute how many inputs will be flipped by swapping these DWords. We
8927       // need
8928       // to balance this to ensure we don't form a 3-1 shuffle in the other
8929       // half.
8930       int NumFlippedAToBInputs =
8931           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8932           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8933       int NumFlippedBToBInputs =
8934           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8935           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8936       if ((NumFlippedAToBInputs == 1 &&
8937            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8938           (NumFlippedBToBInputs == 1 &&
8939            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8940         // We choose whether to fix the A half or B half based on whether that
8941         // half has zero flipped inputs. At zero, we may not be able to fix it
8942         // with that half. We also bias towards fixing the B half because that
8943         // will more commonly be the high half, and we have to bias one way.
8944         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8945                                                        ArrayRef<int> Inputs) {
8946           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8947           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8948                                          PinnedIdx ^ 1) != Inputs.end();
8949           // Determine whether the free index is in the flipped dword or the
8950           // unflipped dword based on where the pinned index is. We use this bit
8951           // in an xor to conditionally select the adjacent dword.
8952           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8953           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8954                                              FixFreeIdx) != Inputs.end();
8955           if (IsFixIdxInput == IsFixFreeIdxInput)
8956             FixFreeIdx += 1;
8957           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8958                                         FixFreeIdx) != Inputs.end();
8959           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8960                  "We need to be changing the number of flipped inputs!");
8961           int PSHUFHalfMask[] = {0, 1, 2, 3};
8962           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8963           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8964                           MVT::v8i16, V,
8965                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8966
8967           for (int &M : Mask)
8968             if (M != -1 && M == FixIdx)
8969               M = FixFreeIdx;
8970             else if (M != -1 && M == FixFreeIdx)
8971               M = FixIdx;
8972         };
8973         if (NumFlippedBToBInputs != 0) {
8974           int BPinnedIdx =
8975               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8976           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8977         } else {
8978           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8979           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8980           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8981         }
8982       }
8983     }
8984
8985     int PSHUFDMask[] = {0, 1, 2, 3};
8986     PSHUFDMask[ADWord] = BDWord;
8987     PSHUFDMask[BDWord] = ADWord;
8988     V = DAG.getBitcast(
8989         VT,
8990         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8991                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8992
8993     // Adjust the mask to match the new locations of A and B.
8994     for (int &M : Mask)
8995       if (M != -1 && M/2 == ADWord)
8996         M = 2 * BDWord + M % 2;
8997       else if (M != -1 && M/2 == BDWord)
8998         M = 2 * ADWord + M % 2;
8999
9000     // Recurse back into this routine to re-compute state now that this isn't
9001     // a 3 and 1 problem.
9002     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
9003                                                      DAG);
9004   };
9005   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
9006     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
9007   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
9008     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
9009
9010   // At this point there are at most two inputs to the low and high halves from
9011   // each half. That means the inputs can always be grouped into dwords and
9012   // those dwords can then be moved to the correct half with a dword shuffle.
9013   // We use at most one low and one high word shuffle to collect these paired
9014   // inputs into dwords, and finally a dword shuffle to place them.
9015   int PSHUFLMask[4] = {-1, -1, -1, -1};
9016   int PSHUFHMask[4] = {-1, -1, -1, -1};
9017   int PSHUFDMask[4] = {-1, -1, -1, -1};
9018
9019   // First fix the masks for all the inputs that are staying in their
9020   // original halves. This will then dictate the targets of the cross-half
9021   // shuffles.
9022   auto fixInPlaceInputs =
9023       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
9024                     MutableArrayRef<int> SourceHalfMask,
9025                     MutableArrayRef<int> HalfMask, int HalfOffset) {
9026     if (InPlaceInputs.empty())
9027       return;
9028     if (InPlaceInputs.size() == 1) {
9029       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9030           InPlaceInputs[0] - HalfOffset;
9031       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
9032       return;
9033     }
9034     if (IncomingInputs.empty()) {
9035       // Just fix all of the in place inputs.
9036       for (int Input : InPlaceInputs) {
9037         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
9038         PSHUFDMask[Input / 2] = Input / 2;
9039       }
9040       return;
9041     }
9042
9043     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
9044     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9045         InPlaceInputs[0] - HalfOffset;
9046     // Put the second input next to the first so that they are packed into
9047     // a dword. We find the adjacent index by toggling the low bit.
9048     int AdjIndex = InPlaceInputs[0] ^ 1;
9049     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
9050     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
9051     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
9052   };
9053   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
9054   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
9055
9056   // Now gather the cross-half inputs and place them into a free dword of
9057   // their target half.
9058   // FIXME: This operation could almost certainly be simplified dramatically to
9059   // look more like the 3-1 fixing operation.
9060   auto moveInputsToRightHalf = [&PSHUFDMask](
9061       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
9062       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
9063       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
9064       int DestOffset) {
9065     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
9066       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
9067     };
9068     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
9069                                                int Word) {
9070       int LowWord = Word & ~1;
9071       int HighWord = Word | 1;
9072       return isWordClobbered(SourceHalfMask, LowWord) ||
9073              isWordClobbered(SourceHalfMask, HighWord);
9074     };
9075
9076     if (IncomingInputs.empty())
9077       return;
9078
9079     if (ExistingInputs.empty()) {
9080       // Map any dwords with inputs from them into the right half.
9081       for (int Input : IncomingInputs) {
9082         // If the source half mask maps over the inputs, turn those into
9083         // swaps and use the swapped lane.
9084         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
9085           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
9086             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
9087                 Input - SourceOffset;
9088             // We have to swap the uses in our half mask in one sweep.
9089             for (int &M : HalfMask)
9090               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
9091                 M = Input;
9092               else if (M == Input)
9093                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9094           } else {
9095             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
9096                        Input - SourceOffset &&
9097                    "Previous placement doesn't match!");
9098           }
9099           // Note that this correctly re-maps both when we do a swap and when
9100           // we observe the other side of the swap above. We rely on that to
9101           // avoid swapping the members of the input list directly.
9102           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9103         }
9104
9105         // Map the input's dword into the correct half.
9106         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
9107           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
9108         else
9109           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
9110                      Input / 2 &&
9111                  "Previous placement doesn't match!");
9112       }
9113
9114       // And just directly shift any other-half mask elements to be same-half
9115       // as we will have mirrored the dword containing the element into the
9116       // same position within that half.
9117       for (int &M : HalfMask)
9118         if (M >= SourceOffset && M < SourceOffset + 4) {
9119           M = M - SourceOffset + DestOffset;
9120           assert(M >= 0 && "This should never wrap below zero!");
9121         }
9122       return;
9123     }
9124
9125     // Ensure we have the input in a viable dword of its current half. This
9126     // is particularly tricky because the original position may be clobbered
9127     // by inputs being moved and *staying* in that half.
9128     if (IncomingInputs.size() == 1) {
9129       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9130         int InputFixed = std::find(std::begin(SourceHalfMask),
9131                                    std::end(SourceHalfMask), -1) -
9132                          std::begin(SourceHalfMask) + SourceOffset;
9133         SourceHalfMask[InputFixed - SourceOffset] =
9134             IncomingInputs[0] - SourceOffset;
9135         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9136                      InputFixed);
9137         IncomingInputs[0] = InputFixed;
9138       }
9139     } else if (IncomingInputs.size() == 2) {
9140       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9141           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9142         // We have two non-adjacent or clobbered inputs we need to extract from
9143         // the source half. To do this, we need to map them into some adjacent
9144         // dword slot in the source mask.
9145         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9146                               IncomingInputs[1] - SourceOffset};
9147
9148         // If there is a free slot in the source half mask adjacent to one of
9149         // the inputs, place the other input in it. We use (Index XOR 1) to
9150         // compute an adjacent index.
9151         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9152             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9153           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9154           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9155           InputsFixed[1] = InputsFixed[0] ^ 1;
9156         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9157                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9158           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9159           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9160           InputsFixed[0] = InputsFixed[1] ^ 1;
9161         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9162                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9163           // The two inputs are in the same DWord but it is clobbered and the
9164           // adjacent DWord isn't used at all. Move both inputs to the free
9165           // slot.
9166           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9167           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9168           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9169           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9170         } else {
9171           // The only way we hit this point is if there is no clobbering
9172           // (because there are no off-half inputs to this half) and there is no
9173           // free slot adjacent to one of the inputs. In this case, we have to
9174           // swap an input with a non-input.
9175           for (int i = 0; i < 4; ++i)
9176             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9177                    "We can't handle any clobbers here!");
9178           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9179                  "Cannot have adjacent inputs here!");
9180
9181           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9182           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9183
9184           // We also have to update the final source mask in this case because
9185           // it may need to undo the above swap.
9186           for (int &M : FinalSourceHalfMask)
9187             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9188               M = InputsFixed[1] + SourceOffset;
9189             else if (M == InputsFixed[1] + SourceOffset)
9190               M = (InputsFixed[0] ^ 1) + SourceOffset;
9191
9192           InputsFixed[1] = InputsFixed[0] ^ 1;
9193         }
9194
9195         // Point everything at the fixed inputs.
9196         for (int &M : HalfMask)
9197           if (M == IncomingInputs[0])
9198             M = InputsFixed[0] + SourceOffset;
9199           else if (M == IncomingInputs[1])
9200             M = InputsFixed[1] + SourceOffset;
9201
9202         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9203         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9204       }
9205     } else {
9206       llvm_unreachable("Unhandled input size!");
9207     }
9208
9209     // Now hoist the DWord down to the right half.
9210     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9211     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9212     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9213     for (int &M : HalfMask)
9214       for (int Input : IncomingInputs)
9215         if (M == Input)
9216           M = FreeDWord * 2 + Input % 2;
9217   };
9218   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9219                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9220   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9221                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9222
9223   // Now enact all the shuffles we've computed to move the inputs into their
9224   // target half.
9225   if (!isNoopShuffleMask(PSHUFLMask))
9226     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9227                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9228   if (!isNoopShuffleMask(PSHUFHMask))
9229     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9230                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9231   if (!isNoopShuffleMask(PSHUFDMask))
9232     V = DAG.getBitcast(
9233         VT,
9234         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9235                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9236
9237   // At this point, each half should contain all its inputs, and we can then
9238   // just shuffle them into their final position.
9239   assert(std::count_if(LoMask.begin(), LoMask.end(),
9240                        [](int M) { return M >= 4; }) == 0 &&
9241          "Failed to lift all the high half inputs to the low mask!");
9242   assert(std::count_if(HiMask.begin(), HiMask.end(),
9243                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9244          "Failed to lift all the low half inputs to the high mask!");
9245
9246   // Do a half shuffle for the low mask.
9247   if (!isNoopShuffleMask(LoMask))
9248     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9249                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9250
9251   // Do a half shuffle with the high mask after shifting its values down.
9252   for (int &M : HiMask)
9253     if (M >= 0)
9254       M -= 4;
9255   if (!isNoopShuffleMask(HiMask))
9256     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9257                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9258
9259   return V;
9260 }
9261
9262 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9263 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9264                                           SDValue V2, ArrayRef<int> Mask,
9265                                           SelectionDAG &DAG, bool &V1InUse,
9266                                           bool &V2InUse) {
9267   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9268   SDValue V1Mask[16];
9269   SDValue V2Mask[16];
9270   V1InUse = false;
9271   V2InUse = false;
9272
9273   int Size = Mask.size();
9274   int Scale = 16 / Size;
9275   for (int i = 0; i < 16; ++i) {
9276     if (Mask[i / Scale] == -1) {
9277       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9278     } else {
9279       const int ZeroMask = 0x80;
9280       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9281                                           : ZeroMask;
9282       int V2Idx = Mask[i / Scale] < Size
9283                       ? ZeroMask
9284                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9285       if (Zeroable[i / Scale])
9286         V1Idx = V2Idx = ZeroMask;
9287       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9288       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9289       V1InUse |= (ZeroMask != V1Idx);
9290       V2InUse |= (ZeroMask != V2Idx);
9291     }
9292   }
9293
9294   if (V1InUse)
9295     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9296                      DAG.getBitcast(MVT::v16i8, V1),
9297                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9298   if (V2InUse)
9299     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9300                      DAG.getBitcast(MVT::v16i8, V2),
9301                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9302
9303   // If we need shuffled inputs from both, blend the two.
9304   SDValue V;
9305   if (V1InUse && V2InUse)
9306     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9307   else
9308     V = V1InUse ? V1 : V2;
9309
9310   // Cast the result back to the correct type.
9311   return DAG.getBitcast(VT, V);
9312 }
9313
9314 /// \brief Generic lowering of 8-lane i16 shuffles.
9315 ///
9316 /// This handles both single-input shuffles and combined shuffle/blends with
9317 /// two inputs. The single input shuffles are immediately delegated to
9318 /// a dedicated lowering routine.
9319 ///
9320 /// The blends are lowered in one of three fundamental ways. If there are few
9321 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9322 /// of the input is significantly cheaper when lowered as an interleaving of
9323 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9324 /// halves of the inputs separately (making them have relatively few inputs)
9325 /// and then concatenate them.
9326 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9327                                        const X86Subtarget *Subtarget,
9328                                        SelectionDAG &DAG) {
9329   SDLoc DL(Op);
9330   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9331   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9332   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9333   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9334   ArrayRef<int> OrigMask = SVOp->getMask();
9335   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9336                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9337   MutableArrayRef<int> Mask(MaskStorage);
9338
9339   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9340
9341   // Whenever we can lower this as a zext, that instruction is strictly faster
9342   // than any alternative.
9343   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9344           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9345     return ZExt;
9346
9347   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9348   (void)isV1;
9349   auto isV2 = [](int M) { return M >= 8; };
9350
9351   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9352
9353   if (NumV2Inputs == 0) {
9354     // Check for being able to broadcast a single element.
9355     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9356                                                           Mask, Subtarget, DAG))
9357       return Broadcast;
9358
9359     // Try to use shift instructions.
9360     if (SDValue Shift =
9361             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9362       return Shift;
9363
9364     // Use dedicated unpack instructions for masks that match their pattern.
9365     if (SDValue V =
9366             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9367       return V;
9368
9369     // Try to use byte rotation instructions.
9370     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9371                                                         Mask, Subtarget, DAG))
9372       return Rotate;
9373
9374     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9375                                                      Subtarget, DAG);
9376   }
9377
9378   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9379          "All single-input shuffles should be canonicalized to be V1-input "
9380          "shuffles.");
9381
9382   // Try to use shift instructions.
9383   if (SDValue Shift =
9384           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9385     return Shift;
9386
9387   // See if we can use SSE4A Extraction / Insertion.
9388   if (Subtarget->hasSSE4A())
9389     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9390       return V;
9391
9392   // There are special ways we can lower some single-element blends.
9393   if (NumV2Inputs == 1)
9394     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9395                                                          Mask, Subtarget, DAG))
9396       return V;
9397
9398   // We have different paths for blend lowering, but they all must use the
9399   // *exact* same predicate.
9400   bool IsBlendSupported = Subtarget->hasSSE41();
9401   if (IsBlendSupported)
9402     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9403                                                   Subtarget, DAG))
9404       return Blend;
9405
9406   if (SDValue Masked =
9407           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9408     return Masked;
9409
9410   // Use dedicated unpack instructions for masks that match their pattern.
9411   if (SDValue V =
9412           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9413     return V;
9414
9415   // Try to use byte rotation instructions.
9416   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9417           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9418     return Rotate;
9419
9420   if (SDValue BitBlend =
9421           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9422     return BitBlend;
9423
9424   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9425                                                             V2, Mask, DAG))
9426     return Unpack;
9427
9428   // If we can't directly blend but can use PSHUFB, that will be better as it
9429   // can both shuffle and set up the inefficient blend.
9430   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9431     bool V1InUse, V2InUse;
9432     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9433                                       V1InUse, V2InUse);
9434   }
9435
9436   // We can always bit-blend if we have to so the fallback strategy is to
9437   // decompose into single-input permutes and blends.
9438   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9439                                                       Mask, DAG);
9440 }
9441
9442 /// \brief Check whether a compaction lowering can be done by dropping even
9443 /// elements and compute how many times even elements must be dropped.
9444 ///
9445 /// This handles shuffles which take every Nth element where N is a power of
9446 /// two. Example shuffle masks:
9447 ///
9448 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9449 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9450 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9451 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9452 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9453 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9454 ///
9455 /// Any of these lanes can of course be undef.
9456 ///
9457 /// This routine only supports N <= 3.
9458 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9459 /// for larger N.
9460 ///
9461 /// \returns N above, or the number of times even elements must be dropped if
9462 /// there is such a number. Otherwise returns zero.
9463 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9464   // Figure out whether we're looping over two inputs or just one.
9465   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9466
9467   // The modulus for the shuffle vector entries is based on whether this is
9468   // a single input or not.
9469   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9470   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9471          "We should only be called with masks with a power-of-2 size!");
9472
9473   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9474
9475   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9476   // and 2^3 simultaneously. This is because we may have ambiguity with
9477   // partially undef inputs.
9478   bool ViableForN[3] = {true, true, true};
9479
9480   for (int i = 0, e = Mask.size(); i < e; ++i) {
9481     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9482     // want.
9483     if (Mask[i] == -1)
9484       continue;
9485
9486     bool IsAnyViable = false;
9487     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9488       if (ViableForN[j]) {
9489         uint64_t N = j + 1;
9490
9491         // The shuffle mask must be equal to (i * 2^N) % M.
9492         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9493           IsAnyViable = true;
9494         else
9495           ViableForN[j] = false;
9496       }
9497     // Early exit if we exhaust the possible powers of two.
9498     if (!IsAnyViable)
9499       break;
9500   }
9501
9502   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9503     if (ViableForN[j])
9504       return j + 1;
9505
9506   // Return 0 as there is no viable power of two.
9507   return 0;
9508 }
9509
9510 /// \brief Generic lowering of v16i8 shuffles.
9511 ///
9512 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9513 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9514 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9515 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9516 /// back together.
9517 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9518                                        const X86Subtarget *Subtarget,
9519                                        SelectionDAG &DAG) {
9520   SDLoc DL(Op);
9521   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9522   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9523   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9524   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9525   ArrayRef<int> Mask = SVOp->getMask();
9526   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9527
9528   // Try to use shift instructions.
9529   if (SDValue Shift =
9530           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9531     return Shift;
9532
9533   // Try to use byte rotation instructions.
9534   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9535           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9536     return Rotate;
9537
9538   // Try to use a zext lowering.
9539   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9540           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9541     return ZExt;
9542
9543   // See if we can use SSE4A Extraction / Insertion.
9544   if (Subtarget->hasSSE4A())
9545     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9546       return V;
9547
9548   int NumV2Elements =
9549       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9550
9551   // For single-input shuffles, there are some nicer lowering tricks we can use.
9552   if (NumV2Elements == 0) {
9553     // Check for being able to broadcast a single element.
9554     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9555                                                           Mask, Subtarget, DAG))
9556       return Broadcast;
9557
9558     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9559     // Notably, this handles splat and partial-splat shuffles more efficiently.
9560     // However, it only makes sense if the pre-duplication shuffle simplifies
9561     // things significantly. Currently, this means we need to be able to
9562     // express the pre-duplication shuffle as an i16 shuffle.
9563     //
9564     // FIXME: We should check for other patterns which can be widened into an
9565     // i16 shuffle as well.
9566     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9567       for (int i = 0; i < 16; i += 2)
9568         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9569           return false;
9570
9571       return true;
9572     };
9573     auto tryToWidenViaDuplication = [&]() -> SDValue {
9574       if (!canWidenViaDuplication(Mask))
9575         return SDValue();
9576       SmallVector<int, 4> LoInputs;
9577       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9578                    [](int M) { return M >= 0 && M < 8; });
9579       std::sort(LoInputs.begin(), LoInputs.end());
9580       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9581                      LoInputs.end());
9582       SmallVector<int, 4> HiInputs;
9583       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9584                    [](int M) { return M >= 8; });
9585       std::sort(HiInputs.begin(), HiInputs.end());
9586       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9587                      HiInputs.end());
9588
9589       bool TargetLo = LoInputs.size() >= HiInputs.size();
9590       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9591       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9592
9593       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9594       SmallDenseMap<int, int, 8> LaneMap;
9595       for (int I : InPlaceInputs) {
9596         PreDupI16Shuffle[I/2] = I/2;
9597         LaneMap[I] = I;
9598       }
9599       int j = TargetLo ? 0 : 4, je = j + 4;
9600       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9601         // Check if j is already a shuffle of this input. This happens when
9602         // there are two adjacent bytes after we move the low one.
9603         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9604           // If we haven't yet mapped the input, search for a slot into which
9605           // we can map it.
9606           while (j < je && PreDupI16Shuffle[j] != -1)
9607             ++j;
9608
9609           if (j == je)
9610             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9611             return SDValue();
9612
9613           // Map this input with the i16 shuffle.
9614           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9615         }
9616
9617         // Update the lane map based on the mapping we ended up with.
9618         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9619       }
9620       V1 = DAG.getBitcast(
9621           MVT::v16i8,
9622           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9623                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9624
9625       // Unpack the bytes to form the i16s that will be shuffled into place.
9626       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9627                        MVT::v16i8, V1, V1);
9628
9629       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9630       for (int i = 0; i < 16; ++i)
9631         if (Mask[i] != -1) {
9632           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9633           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9634           if (PostDupI16Shuffle[i / 2] == -1)
9635             PostDupI16Shuffle[i / 2] = MappedMask;
9636           else
9637             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9638                    "Conflicting entrties in the original shuffle!");
9639         }
9640       return DAG.getBitcast(
9641           MVT::v16i8,
9642           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9643                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9644     };
9645     if (SDValue V = tryToWidenViaDuplication())
9646       return V;
9647   }
9648
9649   if (SDValue Masked =
9650           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9651     return Masked;
9652
9653   // Use dedicated unpack instructions for masks that match their pattern.
9654   if (SDValue V =
9655           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9656     return V;
9657
9658   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9659   // with PSHUFB. It is important to do this before we attempt to generate any
9660   // blends but after all of the single-input lowerings. If the single input
9661   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9662   // want to preserve that and we can DAG combine any longer sequences into
9663   // a PSHUFB in the end. But once we start blending from multiple inputs,
9664   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9665   // and there are *very* few patterns that would actually be faster than the
9666   // PSHUFB approach because of its ability to zero lanes.
9667   //
9668   // FIXME: The only exceptions to the above are blends which are exact
9669   // interleavings with direct instructions supporting them. We currently don't
9670   // handle those well here.
9671   if (Subtarget->hasSSSE3()) {
9672     bool V1InUse = false;
9673     bool V2InUse = false;
9674
9675     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9676                                                 DAG, V1InUse, V2InUse);
9677
9678     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9679     // do so. This avoids using them to handle blends-with-zero which is
9680     // important as a single pshufb is significantly faster for that.
9681     if (V1InUse && V2InUse) {
9682       if (Subtarget->hasSSE41())
9683         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9684                                                       Mask, Subtarget, DAG))
9685           return Blend;
9686
9687       // We can use an unpack to do the blending rather than an or in some
9688       // cases. Even though the or may be (very minorly) more efficient, we
9689       // preference this lowering because there are common cases where part of
9690       // the complexity of the shuffles goes away when we do the final blend as
9691       // an unpack.
9692       // FIXME: It might be worth trying to detect if the unpack-feeding
9693       // shuffles will both be pshufb, in which case we shouldn't bother with
9694       // this.
9695       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9696               DL, MVT::v16i8, V1, V2, Mask, DAG))
9697         return Unpack;
9698     }
9699
9700     return PSHUFB;
9701   }
9702
9703   // There are special ways we can lower some single-element blends.
9704   if (NumV2Elements == 1)
9705     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9706                                                          Mask, Subtarget, DAG))
9707       return V;
9708
9709   if (SDValue BitBlend =
9710           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9711     return BitBlend;
9712
9713   // Check whether a compaction lowering can be done. This handles shuffles
9714   // which take every Nth element for some even N. See the helper function for
9715   // details.
9716   //
9717   // We special case these as they can be particularly efficiently handled with
9718   // the PACKUSB instruction on x86 and they show up in common patterns of
9719   // rearranging bytes to truncate wide elements.
9720   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9721     // NumEvenDrops is the power of two stride of the elements. Another way of
9722     // thinking about it is that we need to drop the even elements this many
9723     // times to get the original input.
9724     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9725
9726     // First we need to zero all the dropped bytes.
9727     assert(NumEvenDrops <= 3 &&
9728            "No support for dropping even elements more than 3 times.");
9729     // We use the mask type to pick which bytes are preserved based on how many
9730     // elements are dropped.
9731     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9732     SDValue ByteClearMask = DAG.getBitcast(
9733         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9734     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9735     if (!IsSingleInput)
9736       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9737
9738     // Now pack things back together.
9739     V1 = DAG.getBitcast(MVT::v8i16, V1);
9740     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9741     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9742     for (int i = 1; i < NumEvenDrops; ++i) {
9743       Result = DAG.getBitcast(MVT::v8i16, Result);
9744       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9745     }
9746
9747     return Result;
9748   }
9749
9750   // Handle multi-input cases by blending single-input shuffles.
9751   if (NumV2Elements > 0)
9752     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9753                                                       Mask, DAG);
9754
9755   // The fallback path for single-input shuffles widens this into two v8i16
9756   // vectors with unpacks, shuffles those, and then pulls them back together
9757   // with a pack.
9758   SDValue V = V1;
9759
9760   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9761   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9762   for (int i = 0; i < 16; ++i)
9763     if (Mask[i] >= 0)
9764       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9765
9766   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9767
9768   SDValue VLoHalf, VHiHalf;
9769   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9770   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9771   // i16s.
9772   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9773                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9774       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9775                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9776     // Use a mask to drop the high bytes.
9777     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9778     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9779                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9780
9781     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9782     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9783
9784     // Squash the masks to point directly into VLoHalf.
9785     for (int &M : LoBlendMask)
9786       if (M >= 0)
9787         M /= 2;
9788     for (int &M : HiBlendMask)
9789       if (M >= 0)
9790         M /= 2;
9791   } else {
9792     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9793     // VHiHalf so that we can blend them as i16s.
9794     VLoHalf = DAG.getBitcast(
9795         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9796     VHiHalf = DAG.getBitcast(
9797         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9798   }
9799
9800   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9801   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9802
9803   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9804 }
9805
9806 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9807 ///
9808 /// This routine breaks down the specific type of 128-bit shuffle and
9809 /// dispatches to the lowering routines accordingly.
9810 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9811                                         MVT VT, const X86Subtarget *Subtarget,
9812                                         SelectionDAG &DAG) {
9813   switch (VT.SimpleTy) {
9814   case MVT::v2i64:
9815     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9816   case MVT::v2f64:
9817     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9818   case MVT::v4i32:
9819     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9820   case MVT::v4f32:
9821     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9822   case MVT::v8i16:
9823     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9824   case MVT::v16i8:
9825     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9826
9827   default:
9828     llvm_unreachable("Unimplemented!");
9829   }
9830 }
9831
9832 /// \brief Helper function to test whether a shuffle mask could be
9833 /// simplified by widening the elements being shuffled.
9834 ///
9835 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9836 /// leaves it in an unspecified state.
9837 ///
9838 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9839 /// shuffle masks. The latter have the special property of a '-2' representing
9840 /// a zero-ed lane of a vector.
9841 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9842                                     SmallVectorImpl<int> &WidenedMask) {
9843   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9844     // If both elements are undef, its trivial.
9845     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9846       WidenedMask.push_back(SM_SentinelUndef);
9847       continue;
9848     }
9849
9850     // Check for an undef mask and a mask value properly aligned to fit with
9851     // a pair of values. If we find such a case, use the non-undef mask's value.
9852     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9853       WidenedMask.push_back(Mask[i + 1] / 2);
9854       continue;
9855     }
9856     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9857       WidenedMask.push_back(Mask[i] / 2);
9858       continue;
9859     }
9860
9861     // When zeroing, we need to spread the zeroing across both lanes to widen.
9862     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9863       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9864           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9865         WidenedMask.push_back(SM_SentinelZero);
9866         continue;
9867       }
9868       return false;
9869     }
9870
9871     // Finally check if the two mask values are adjacent and aligned with
9872     // a pair.
9873     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9874       WidenedMask.push_back(Mask[i] / 2);
9875       continue;
9876     }
9877
9878     // Otherwise we can't safely widen the elements used in this shuffle.
9879     return false;
9880   }
9881   assert(WidenedMask.size() == Mask.size() / 2 &&
9882          "Incorrect size of mask after widening the elements!");
9883
9884   return true;
9885 }
9886
9887 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9888 ///
9889 /// This routine just extracts two subvectors, shuffles them independently, and
9890 /// then concatenates them back together. This should work effectively with all
9891 /// AVX vector shuffle types.
9892 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9893                                           SDValue V2, ArrayRef<int> Mask,
9894                                           SelectionDAG &DAG) {
9895   assert(VT.getSizeInBits() >= 256 &&
9896          "Only for 256-bit or wider vector shuffles!");
9897   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9898   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9899
9900   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9901   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9902
9903   int NumElements = VT.getVectorNumElements();
9904   int SplitNumElements = NumElements / 2;
9905   MVT ScalarVT = VT.getVectorElementType();
9906   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9907
9908   // Rather than splitting build-vectors, just build two narrower build
9909   // vectors. This helps shuffling with splats and zeros.
9910   auto SplitVector = [&](SDValue V) {
9911     while (V.getOpcode() == ISD::BITCAST)
9912       V = V->getOperand(0);
9913
9914     MVT OrigVT = V.getSimpleValueType();
9915     int OrigNumElements = OrigVT.getVectorNumElements();
9916     int OrigSplitNumElements = OrigNumElements / 2;
9917     MVT OrigScalarVT = OrigVT.getVectorElementType();
9918     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9919
9920     SDValue LoV, HiV;
9921
9922     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9923     if (!BV) {
9924       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9925                         DAG.getIntPtrConstant(0, DL));
9926       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9927                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9928     } else {
9929
9930       SmallVector<SDValue, 16> LoOps, HiOps;
9931       for (int i = 0; i < OrigSplitNumElements; ++i) {
9932         LoOps.push_back(BV->getOperand(i));
9933         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9934       }
9935       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9936       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9937     }
9938     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9939                           DAG.getBitcast(SplitVT, HiV));
9940   };
9941
9942   SDValue LoV1, HiV1, LoV2, HiV2;
9943   std::tie(LoV1, HiV1) = SplitVector(V1);
9944   std::tie(LoV2, HiV2) = SplitVector(V2);
9945
9946   // Now create two 4-way blends of these half-width vectors.
9947   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9948     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9949     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9950     for (int i = 0; i < SplitNumElements; ++i) {
9951       int M = HalfMask[i];
9952       if (M >= NumElements) {
9953         if (M >= NumElements + SplitNumElements)
9954           UseHiV2 = true;
9955         else
9956           UseLoV2 = true;
9957         V2BlendMask.push_back(M - NumElements);
9958         V1BlendMask.push_back(-1);
9959         BlendMask.push_back(SplitNumElements + i);
9960       } else if (M >= 0) {
9961         if (M >= SplitNumElements)
9962           UseHiV1 = true;
9963         else
9964           UseLoV1 = true;
9965         V2BlendMask.push_back(-1);
9966         V1BlendMask.push_back(M);
9967         BlendMask.push_back(i);
9968       } else {
9969         V2BlendMask.push_back(-1);
9970         V1BlendMask.push_back(-1);
9971         BlendMask.push_back(-1);
9972       }
9973     }
9974
9975     // Because the lowering happens after all combining takes place, we need to
9976     // manually combine these blend masks as much as possible so that we create
9977     // a minimal number of high-level vector shuffle nodes.
9978
9979     // First try just blending the halves of V1 or V2.
9980     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9981       return DAG.getUNDEF(SplitVT);
9982     if (!UseLoV2 && !UseHiV2)
9983       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9984     if (!UseLoV1 && !UseHiV1)
9985       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9986
9987     SDValue V1Blend, V2Blend;
9988     if (UseLoV1 && UseHiV1) {
9989       V1Blend =
9990         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9991     } else {
9992       // We only use half of V1 so map the usage down into the final blend mask.
9993       V1Blend = UseLoV1 ? LoV1 : HiV1;
9994       for (int i = 0; i < SplitNumElements; ++i)
9995         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9996           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9997     }
9998     if (UseLoV2 && UseHiV2) {
9999       V2Blend =
10000         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10001     } else {
10002       // We only use half of V2 so map the usage down into the final blend mask.
10003       V2Blend = UseLoV2 ? LoV2 : HiV2;
10004       for (int i = 0; i < SplitNumElements; ++i)
10005         if (BlendMask[i] >= SplitNumElements)
10006           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
10007     }
10008     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
10009   };
10010   SDValue Lo = HalfBlend(LoMask);
10011   SDValue Hi = HalfBlend(HiMask);
10012   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
10013 }
10014
10015 /// \brief Either split a vector in halves or decompose the shuffles and the
10016 /// blend.
10017 ///
10018 /// This is provided as a good fallback for many lowerings of non-single-input
10019 /// shuffles with more than one 128-bit lane. In those cases, we want to select
10020 /// between splitting the shuffle into 128-bit components and stitching those
10021 /// back together vs. extracting the single-input shuffles and blending those
10022 /// results.
10023 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
10024                                                 SDValue V2, ArrayRef<int> Mask,
10025                                                 SelectionDAG &DAG) {
10026   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
10027                                             "lower single-input shuffles as it "
10028                                             "could then recurse on itself.");
10029   int Size = Mask.size();
10030
10031   // If this can be modeled as a broadcast of two elements followed by a blend,
10032   // prefer that lowering. This is especially important because broadcasts can
10033   // often fold with memory operands.
10034   auto DoBothBroadcast = [&] {
10035     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
10036     for (int M : Mask)
10037       if (M >= Size) {
10038         if (V2BroadcastIdx == -1)
10039           V2BroadcastIdx = M - Size;
10040         else if (M - Size != V2BroadcastIdx)
10041           return false;
10042       } else if (M >= 0) {
10043         if (V1BroadcastIdx == -1)
10044           V1BroadcastIdx = M;
10045         else if (M != V1BroadcastIdx)
10046           return false;
10047       }
10048     return true;
10049   };
10050   if (DoBothBroadcast())
10051     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
10052                                                       DAG);
10053
10054   // If the inputs all stem from a single 128-bit lane of each input, then we
10055   // split them rather than blending because the split will decompose to
10056   // unusually few instructions.
10057   int LaneCount = VT.getSizeInBits() / 128;
10058   int LaneSize = Size / LaneCount;
10059   SmallBitVector LaneInputs[2];
10060   LaneInputs[0].resize(LaneCount, false);
10061   LaneInputs[1].resize(LaneCount, false);
10062   for (int i = 0; i < Size; ++i)
10063     if (Mask[i] >= 0)
10064       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
10065   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
10066     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10067
10068   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
10069   // that the decomposed single-input shuffles don't end up here.
10070   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10071 }
10072
10073 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
10074 /// a permutation and blend of those lanes.
10075 ///
10076 /// This essentially blends the out-of-lane inputs to each lane into the lane
10077 /// from a permuted copy of the vector. This lowering strategy results in four
10078 /// instructions in the worst case for a single-input cross lane shuffle which
10079 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
10080 /// of. Special cases for each particular shuffle pattern should be handled
10081 /// prior to trying this lowering.
10082 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
10083                                                        SDValue V1, SDValue V2,
10084                                                        ArrayRef<int> Mask,
10085                                                        SelectionDAG &DAG) {
10086   // FIXME: This should probably be generalized for 512-bit vectors as well.
10087   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
10088   int LaneSize = Mask.size() / 2;
10089
10090   // If there are only inputs from one 128-bit lane, splitting will in fact be
10091   // less expensive. The flags track whether the given lane contains an element
10092   // that crosses to another lane.
10093   bool LaneCrossing[2] = {false, false};
10094   for (int i = 0, Size = Mask.size(); i < Size; ++i)
10095     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
10096       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
10097   if (!LaneCrossing[0] || !LaneCrossing[1])
10098     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10099
10100   if (isSingleInputShuffleMask(Mask)) {
10101     SmallVector<int, 32> FlippedBlendMask;
10102     for (int i = 0, Size = Mask.size(); i < Size; ++i)
10103       FlippedBlendMask.push_back(
10104           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
10105                                   ? Mask[i]
10106                                   : Mask[i] % LaneSize +
10107                                         (i / LaneSize) * LaneSize + Size));
10108
10109     // Flip the vector, and blend the results which should now be in-lane. The
10110     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
10111     // 5 for the high source. The value 3 selects the high half of source 2 and
10112     // the value 2 selects the low half of source 2. We only use source 2 to
10113     // allow folding it into a memory operand.
10114     unsigned PERMMask = 3 | 2 << 4;
10115     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
10116                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
10117     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
10118   }
10119
10120   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10121   // will be handled by the above logic and a blend of the results, much like
10122   // other patterns in AVX.
10123   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10124 }
10125
10126 /// \brief Handle lowering 2-lane 128-bit shuffles.
10127 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10128                                         SDValue V2, ArrayRef<int> Mask,
10129                                         const X86Subtarget *Subtarget,
10130                                         SelectionDAG &DAG) {
10131   // TODO: If minimizing size and one of the inputs is a zero vector and the
10132   // the zero vector has only one use, we could use a VPERM2X128 to save the
10133   // instruction bytes needed to explicitly generate the zero vector.
10134
10135   // Blends are faster and handle all the non-lane-crossing cases.
10136   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10137                                                 Subtarget, DAG))
10138     return Blend;
10139
10140   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10141   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10142
10143   // If either input operand is a zero vector, use VPERM2X128 because its mask
10144   // allows us to replace the zero input with an implicit zero.
10145   if (!IsV1Zero && !IsV2Zero) {
10146     // Check for patterns which can be matched with a single insert of a 128-bit
10147     // subvector.
10148     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10149     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10150       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10151                                    VT.getVectorNumElements() / 2);
10152       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10153                                 DAG.getIntPtrConstant(0, DL));
10154       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10155                                 OnlyUsesV1 ? V1 : V2,
10156                                 DAG.getIntPtrConstant(0, DL));
10157       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10158     }
10159   }
10160
10161   // Otherwise form a 128-bit permutation. After accounting for undefs,
10162   // convert the 64-bit shuffle mask selection values into 128-bit
10163   // selection bits by dividing the indexes by 2 and shifting into positions
10164   // defined by a vperm2*128 instruction's immediate control byte.
10165
10166   // The immediate permute control byte looks like this:
10167   //    [1:0] - select 128 bits from sources for low half of destination
10168   //    [2]   - ignore
10169   //    [3]   - zero low half of destination
10170   //    [5:4] - select 128 bits from sources for high half of destination
10171   //    [6]   - ignore
10172   //    [7]   - zero high half of destination
10173
10174   int MaskLO = Mask[0];
10175   if (MaskLO == SM_SentinelUndef)
10176     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10177
10178   int MaskHI = Mask[2];
10179   if (MaskHI == SM_SentinelUndef)
10180     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10181
10182   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10183
10184   // If either input is a zero vector, replace it with an undef input.
10185   // Shuffle mask values <  4 are selecting elements of V1.
10186   // Shuffle mask values >= 4 are selecting elements of V2.
10187   // Adjust each half of the permute mask by clearing the half that was
10188   // selecting the zero vector and setting the zero mask bit.
10189   if (IsV1Zero) {
10190     V1 = DAG.getUNDEF(VT);
10191     if (MaskLO < 4)
10192       PermMask = (PermMask & 0xf0) | 0x08;
10193     if (MaskHI < 4)
10194       PermMask = (PermMask & 0x0f) | 0x80;
10195   }
10196   if (IsV2Zero) {
10197     V2 = DAG.getUNDEF(VT);
10198     if (MaskLO >= 4)
10199       PermMask = (PermMask & 0xf0) | 0x08;
10200     if (MaskHI >= 4)
10201       PermMask = (PermMask & 0x0f) | 0x80;
10202   }
10203
10204   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10205                      DAG.getConstant(PermMask, DL, MVT::i8));
10206 }
10207
10208 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10209 /// shuffling each lane.
10210 ///
10211 /// This will only succeed when the result of fixing the 128-bit lanes results
10212 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10213 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10214 /// the lane crosses early and then use simpler shuffles within each lane.
10215 ///
10216 /// FIXME: It might be worthwhile at some point to support this without
10217 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10218 /// in x86 only floating point has interesting non-repeating shuffles, and even
10219 /// those are still *marginally* more expensive.
10220 static SDValue lowerVectorShuffleByMerging128BitLanes(
10221     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10222     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10223   assert(!isSingleInputShuffleMask(Mask) &&
10224          "This is only useful with multiple inputs.");
10225
10226   int Size = Mask.size();
10227   int LaneSize = 128 / VT.getScalarSizeInBits();
10228   int NumLanes = Size / LaneSize;
10229   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10230
10231   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10232   // check whether the in-128-bit lane shuffles share a repeating pattern.
10233   SmallVector<int, 4> Lanes;
10234   Lanes.resize(NumLanes, -1);
10235   SmallVector<int, 4> InLaneMask;
10236   InLaneMask.resize(LaneSize, -1);
10237   for (int i = 0; i < Size; ++i) {
10238     if (Mask[i] < 0)
10239       continue;
10240
10241     int j = i / LaneSize;
10242
10243     if (Lanes[j] < 0) {
10244       // First entry we've seen for this lane.
10245       Lanes[j] = Mask[i] / LaneSize;
10246     } else if (Lanes[j] != Mask[i] / LaneSize) {
10247       // This doesn't match the lane selected previously!
10248       return SDValue();
10249     }
10250
10251     // Check that within each lane we have a consistent shuffle mask.
10252     int k = i % LaneSize;
10253     if (InLaneMask[k] < 0) {
10254       InLaneMask[k] = Mask[i] % LaneSize;
10255     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10256       // This doesn't fit a repeating in-lane mask.
10257       return SDValue();
10258     }
10259   }
10260
10261   // First shuffle the lanes into place.
10262   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10263                                 VT.getSizeInBits() / 64);
10264   SmallVector<int, 8> LaneMask;
10265   LaneMask.resize(NumLanes * 2, -1);
10266   for (int i = 0; i < NumLanes; ++i)
10267     if (Lanes[i] >= 0) {
10268       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10269       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10270     }
10271
10272   V1 = DAG.getBitcast(LaneVT, V1);
10273   V2 = DAG.getBitcast(LaneVT, V2);
10274   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10275
10276   // Cast it back to the type we actually want.
10277   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10278
10279   // Now do a simple shuffle that isn't lane crossing.
10280   SmallVector<int, 8> NewMask;
10281   NewMask.resize(Size, -1);
10282   for (int i = 0; i < Size; ++i)
10283     if (Mask[i] >= 0)
10284       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10285   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10286          "Must not introduce lane crosses at this point!");
10287
10288   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10289 }
10290
10291 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10292 /// given mask.
10293 ///
10294 /// This returns true if the elements from a particular input are already in the
10295 /// slot required by the given mask and require no permutation.
10296 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10297   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10298   int Size = Mask.size();
10299   for (int i = 0; i < Size; ++i)
10300     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10301       return false;
10302
10303   return true;
10304 }
10305
10306 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10307                                             ArrayRef<int> Mask, SDValue V1,
10308                                             SDValue V2, SelectionDAG &DAG) {
10309
10310   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10311   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10312   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10313   int NumElts = VT.getVectorNumElements();
10314   bool ShufpdMask = true;
10315   bool CommutableMask = true;
10316   unsigned Immediate = 0;
10317   for (int i = 0; i < NumElts; ++i) {
10318     if (Mask[i] < 0)
10319       continue;
10320     int Val = (i & 6) + NumElts * (i & 1);
10321     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10322     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10323       ShufpdMask = false;
10324     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10325       CommutableMask = false;
10326     Immediate |= (Mask[i] % 2) << i;
10327   }
10328   if (ShufpdMask)
10329     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10330                        DAG.getConstant(Immediate, DL, MVT::i8));
10331   if (CommutableMask)
10332     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10333                        DAG.getConstant(Immediate, DL, MVT::i8));
10334   return SDValue();
10335 }
10336
10337 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10338 ///
10339 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10340 /// isn't available.
10341 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10342                                        const X86Subtarget *Subtarget,
10343                                        SelectionDAG &DAG) {
10344   SDLoc DL(Op);
10345   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10346   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10347   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10348   ArrayRef<int> Mask = SVOp->getMask();
10349   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10350
10351   SmallVector<int, 4> WidenedMask;
10352   if (canWidenShuffleElements(Mask, WidenedMask))
10353     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10354                                     DAG);
10355
10356   if (isSingleInputShuffleMask(Mask)) {
10357     // Check for being able to broadcast a single element.
10358     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10359                                                           Mask, Subtarget, DAG))
10360       return Broadcast;
10361
10362     // Use low duplicate instructions for masks that match their pattern.
10363     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10364       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10365
10366     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10367       // Non-half-crossing single input shuffles can be lowerid with an
10368       // interleaved permutation.
10369       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10370                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10371       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10372                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10373     }
10374
10375     // With AVX2 we have direct support for this permutation.
10376     if (Subtarget->hasAVX2())
10377       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10378                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10379
10380     // Otherwise, fall back.
10381     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10382                                                    DAG);
10383   }
10384
10385   // Use dedicated unpack instructions for masks that match their pattern.
10386   if (SDValue V =
10387           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10388     return V;
10389
10390   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10391                                                 Subtarget, DAG))
10392     return Blend;
10393
10394   // Check if the blend happens to exactly fit that of SHUFPD.
10395   if (SDValue Op =
10396       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10397     return Op;
10398
10399   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10400   // shuffle. However, if we have AVX2 and either inputs are already in place,
10401   // we will be able to shuffle even across lanes the other input in a single
10402   // instruction so skip this pattern.
10403   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10404                                  isShuffleMaskInputInPlace(1, Mask))))
10405     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10406             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10407       return Result;
10408
10409   // If we have AVX2 then we always want to lower with a blend because an v4 we
10410   // can fully permute the elements.
10411   if (Subtarget->hasAVX2())
10412     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10413                                                       Mask, DAG);
10414
10415   // Otherwise fall back on generic lowering.
10416   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10417 }
10418
10419 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10420 ///
10421 /// This routine is only called when we have AVX2 and thus a reasonable
10422 /// instruction set for v4i64 shuffling..
10423 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10424                                        const X86Subtarget *Subtarget,
10425                                        SelectionDAG &DAG) {
10426   SDLoc DL(Op);
10427   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10428   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10429   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10430   ArrayRef<int> Mask = SVOp->getMask();
10431   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10432   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10433
10434   SmallVector<int, 4> WidenedMask;
10435   if (canWidenShuffleElements(Mask, WidenedMask))
10436     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10437                                     DAG);
10438
10439   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10440                                                 Subtarget, DAG))
10441     return Blend;
10442
10443   // Check for being able to broadcast a single element.
10444   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10445                                                         Mask, Subtarget, DAG))
10446     return Broadcast;
10447
10448   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10449   // use lower latency instructions that will operate on both 128-bit lanes.
10450   SmallVector<int, 2> RepeatedMask;
10451   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10452     if (isSingleInputShuffleMask(Mask)) {
10453       int PSHUFDMask[] = {-1, -1, -1, -1};
10454       for (int i = 0; i < 2; ++i)
10455         if (RepeatedMask[i] >= 0) {
10456           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10457           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10458         }
10459       return DAG.getBitcast(
10460           MVT::v4i64,
10461           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10462                       DAG.getBitcast(MVT::v8i32, V1),
10463                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10464     }
10465   }
10466
10467   // AVX2 provides a direct instruction for permuting a single input across
10468   // lanes.
10469   if (isSingleInputShuffleMask(Mask))
10470     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10471                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10472
10473   // Try to use shift instructions.
10474   if (SDValue Shift =
10475           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10476     return Shift;
10477
10478   // Use dedicated unpack instructions for masks that match their pattern.
10479   if (SDValue V =
10480           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10481     return V;
10482
10483   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10484   // shuffle. However, if we have AVX2 and either inputs are already in place,
10485   // we will be able to shuffle even across lanes the other input in a single
10486   // instruction so skip this pattern.
10487   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10488                                  isShuffleMaskInputInPlace(1, Mask))))
10489     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10490             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10491       return Result;
10492
10493   // Otherwise fall back on generic blend lowering.
10494   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10495                                                     Mask, DAG);
10496 }
10497
10498 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10499 ///
10500 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10501 /// isn't available.
10502 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10503                                        const X86Subtarget *Subtarget,
10504                                        SelectionDAG &DAG) {
10505   SDLoc DL(Op);
10506   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10507   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10508   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10509   ArrayRef<int> Mask = SVOp->getMask();
10510   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10511
10512   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10513                                                 Subtarget, DAG))
10514     return Blend;
10515
10516   // Check for being able to broadcast a single element.
10517   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10518                                                         Mask, Subtarget, DAG))
10519     return Broadcast;
10520
10521   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10522   // options to efficiently lower the shuffle.
10523   SmallVector<int, 4> RepeatedMask;
10524   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10525     assert(RepeatedMask.size() == 4 &&
10526            "Repeated masks must be half the mask width!");
10527
10528     // Use even/odd duplicate instructions for masks that match their pattern.
10529     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10530       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10531     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10532       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10533
10534     if (isSingleInputShuffleMask(Mask))
10535       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10536                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10537
10538     // Use dedicated unpack instructions for masks that match their pattern.
10539     if (SDValue V =
10540             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10541       return V;
10542
10543     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10544     // have already handled any direct blends. We also need to squash the
10545     // repeated mask into a simulated v4f32 mask.
10546     for (int i = 0; i < 4; ++i)
10547       if (RepeatedMask[i] >= 8)
10548         RepeatedMask[i] -= 4;
10549     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10550   }
10551
10552   // If we have a single input shuffle with different shuffle patterns in the
10553   // two 128-bit lanes use the variable mask to VPERMILPS.
10554   if (isSingleInputShuffleMask(Mask)) {
10555     SDValue VPermMask[8];
10556     for (int i = 0; i < 8; ++i)
10557       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10558                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10559     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10560       return DAG.getNode(
10561           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10562           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10563
10564     if (Subtarget->hasAVX2())
10565       return DAG.getNode(
10566           X86ISD::VPERMV, DL, MVT::v8f32,
10567           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10568
10569     // Otherwise, fall back.
10570     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10571                                                    DAG);
10572   }
10573
10574   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10575   // shuffle.
10576   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10577           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10578     return Result;
10579
10580   // If we have AVX2 then we always want to lower with a blend because at v8 we
10581   // can fully permute the elements.
10582   if (Subtarget->hasAVX2())
10583     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10584                                                       Mask, DAG);
10585
10586   // Otherwise fall back on generic lowering.
10587   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10588 }
10589
10590 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10591 ///
10592 /// This routine is only called when we have AVX2 and thus a reasonable
10593 /// instruction set for v8i32 shuffling..
10594 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10595                                        const X86Subtarget *Subtarget,
10596                                        SelectionDAG &DAG) {
10597   SDLoc DL(Op);
10598   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10599   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10600   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10601   ArrayRef<int> Mask = SVOp->getMask();
10602   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10603   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10604
10605   // Whenever we can lower this as a zext, that instruction is strictly faster
10606   // than any alternative. It also allows us to fold memory operands into the
10607   // shuffle in many cases.
10608   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10609                                                          Mask, Subtarget, DAG))
10610     return ZExt;
10611
10612   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10613                                                 Subtarget, DAG))
10614     return Blend;
10615
10616   // Check for being able to broadcast a single element.
10617   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10618                                                         Mask, Subtarget, DAG))
10619     return Broadcast;
10620
10621   // If the shuffle mask is repeated in each 128-bit lane we can use more
10622   // efficient instructions that mirror the shuffles across the two 128-bit
10623   // lanes.
10624   SmallVector<int, 4> RepeatedMask;
10625   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10626     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10627     if (isSingleInputShuffleMask(Mask))
10628       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10629                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10630
10631     // Use dedicated unpack instructions for masks that match their pattern.
10632     if (SDValue V =
10633             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10634       return V;
10635   }
10636
10637   // Try to use shift instructions.
10638   if (SDValue Shift =
10639           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10640     return Shift;
10641
10642   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10643           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10644     return Rotate;
10645
10646   // If the shuffle patterns aren't repeated but it is a single input, directly
10647   // generate a cross-lane VPERMD instruction.
10648   if (isSingleInputShuffleMask(Mask)) {
10649     SDValue VPermMask[8];
10650     for (int i = 0; i < 8; ++i)
10651       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10652                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10653     return DAG.getNode(
10654         X86ISD::VPERMV, DL, MVT::v8i32,
10655         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10656   }
10657
10658   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10659   // shuffle.
10660   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10661           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10662     return Result;
10663
10664   // Otherwise fall back on generic blend lowering.
10665   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10666                                                     Mask, DAG);
10667 }
10668
10669 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10670 ///
10671 /// This routine is only called when we have AVX2 and thus a reasonable
10672 /// instruction set for v16i16 shuffling..
10673 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10674                                         const X86Subtarget *Subtarget,
10675                                         SelectionDAG &DAG) {
10676   SDLoc DL(Op);
10677   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10678   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10679   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10680   ArrayRef<int> Mask = SVOp->getMask();
10681   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10682   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10683
10684   // Whenever we can lower this as a zext, that instruction is strictly faster
10685   // than any alternative. It also allows us to fold memory operands into the
10686   // shuffle in many cases.
10687   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10688                                                          Mask, Subtarget, DAG))
10689     return ZExt;
10690
10691   // Check for being able to broadcast a single element.
10692   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10693                                                         Mask, Subtarget, DAG))
10694     return Broadcast;
10695
10696   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10697                                                 Subtarget, DAG))
10698     return Blend;
10699
10700   // Use dedicated unpack instructions for masks that match their pattern.
10701   if (SDValue V =
10702           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10703     return V;
10704
10705   // Try to use shift instructions.
10706   if (SDValue Shift =
10707           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10708     return Shift;
10709
10710   // Try to use byte rotation instructions.
10711   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10712           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10713     return Rotate;
10714
10715   if (isSingleInputShuffleMask(Mask)) {
10716     // There are no generalized cross-lane shuffle operations available on i16
10717     // element types.
10718     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10719       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10720                                                      Mask, DAG);
10721
10722     SmallVector<int, 8> RepeatedMask;
10723     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10724       // As this is a single-input shuffle, the repeated mask should be
10725       // a strictly valid v8i16 mask that we can pass through to the v8i16
10726       // lowering to handle even the v16 case.
10727       return lowerV8I16GeneralSingleInputVectorShuffle(
10728           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10729     }
10730
10731     SDValue PSHUFBMask[32];
10732     for (int i = 0; i < 16; ++i) {
10733       if (Mask[i] == -1) {
10734         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10735         continue;
10736       }
10737
10738       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10739       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10740       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10741       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10742     }
10743     return DAG.getBitcast(MVT::v16i16,
10744                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10745                                       DAG.getBitcast(MVT::v32i8, V1),
10746                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10747                                                   MVT::v32i8, PSHUFBMask)));
10748   }
10749
10750   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10751   // shuffle.
10752   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10753           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10754     return Result;
10755
10756   // Otherwise fall back on generic lowering.
10757   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10758 }
10759
10760 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10761 ///
10762 /// This routine is only called when we have AVX2 and thus a reasonable
10763 /// instruction set for v32i8 shuffling..
10764 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10765                                        const X86Subtarget *Subtarget,
10766                                        SelectionDAG &DAG) {
10767   SDLoc DL(Op);
10768   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10769   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10770   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10771   ArrayRef<int> Mask = SVOp->getMask();
10772   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10773   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10774
10775   // Whenever we can lower this as a zext, that instruction is strictly faster
10776   // than any alternative. It also allows us to fold memory operands into the
10777   // shuffle in many cases.
10778   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10779                                                          Mask, Subtarget, DAG))
10780     return ZExt;
10781
10782   // Check for being able to broadcast a single element.
10783   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10784                                                         Mask, Subtarget, DAG))
10785     return Broadcast;
10786
10787   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10788                                                 Subtarget, DAG))
10789     return Blend;
10790
10791   // Use dedicated unpack instructions for masks that match their pattern.
10792   if (SDValue V =
10793           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10794     return V;
10795
10796   // Try to use shift instructions.
10797   if (SDValue Shift =
10798           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10799     return Shift;
10800
10801   // Try to use byte rotation instructions.
10802   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10803           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10804     return Rotate;
10805
10806   if (isSingleInputShuffleMask(Mask)) {
10807     // There are no generalized cross-lane shuffle operations available on i8
10808     // element types.
10809     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10810       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10811                                                      Mask, DAG);
10812
10813     SDValue PSHUFBMask[32];
10814     for (int i = 0; i < 32; ++i)
10815       PSHUFBMask[i] =
10816           Mask[i] < 0
10817               ? DAG.getUNDEF(MVT::i8)
10818               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10819                                 MVT::i8);
10820
10821     return DAG.getNode(
10822         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10823         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10824   }
10825
10826   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10827   // shuffle.
10828   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10829           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10830     return Result;
10831
10832   // Otherwise fall back on generic lowering.
10833   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10834 }
10835
10836 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10837 ///
10838 /// This routine either breaks down the specific type of a 256-bit x86 vector
10839 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10840 /// together based on the available instructions.
10841 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10842                                         MVT VT, const X86Subtarget *Subtarget,
10843                                         SelectionDAG &DAG) {
10844   SDLoc DL(Op);
10845   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10846   ArrayRef<int> Mask = SVOp->getMask();
10847
10848   // If we have a single input to the zero element, insert that into V1 if we
10849   // can do so cheaply.
10850   int NumElts = VT.getVectorNumElements();
10851   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10852     return M >= NumElts;
10853   });
10854
10855   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10856     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10857                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10858       return Insertion;
10859
10860   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10861   // can check for those subtargets here and avoid much of the subtarget
10862   // querying in the per-vector-type lowering routines. With AVX1 we have
10863   // essentially *zero* ability to manipulate a 256-bit vector with integer
10864   // types. Since we'll use floating point types there eventually, just
10865   // immediately cast everything to a float and operate entirely in that domain.
10866   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10867     int ElementBits = VT.getScalarSizeInBits();
10868     if (ElementBits < 32)
10869       // No floating point type available, decompose into 128-bit vectors.
10870       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10871
10872     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10873                                 VT.getVectorNumElements());
10874     V1 = DAG.getBitcast(FpVT, V1);
10875     V2 = DAG.getBitcast(FpVT, V2);
10876     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10877   }
10878
10879   switch (VT.SimpleTy) {
10880   case MVT::v4f64:
10881     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10882   case MVT::v4i64:
10883     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10884   case MVT::v8f32:
10885     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10886   case MVT::v8i32:
10887     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10888   case MVT::v16i16:
10889     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10890   case MVT::v32i8:
10891     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10892
10893   default:
10894     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10895   }
10896 }
10897
10898 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10899 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10900                                         ArrayRef<int> Mask,
10901                                         SDValue V1, SDValue V2,
10902                                         SelectionDAG &DAG) {
10903   assert(VT.getScalarSizeInBits() == 64 &&
10904          "Unexpected element type size for 128bit shuffle.");
10905
10906   // To handle 256 bit vector requires VLX and most probably
10907   // function lowerV2X128VectorShuffle() is better solution.
10908   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10909
10910   SmallVector<int, 4> WidenedMask;
10911   if (!canWidenShuffleElements(Mask, WidenedMask))
10912     return SDValue();
10913
10914   // Form a 128-bit permutation.
10915   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10916   // bits defined by a vshuf64x2 instruction's immediate control byte.
10917   unsigned PermMask = 0, Imm = 0;
10918   unsigned ControlBitsNum = WidenedMask.size() / 2;
10919
10920   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10921     if (WidenedMask[i] == SM_SentinelZero)
10922       return SDValue();
10923
10924     // Use first element in place of undef mask.
10925     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10926     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10927   }
10928
10929   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10930                      DAG.getConstant(PermMask, DL, MVT::i8));
10931 }
10932
10933 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10934                                            ArrayRef<int> Mask, SDValue V1,
10935                                            SDValue V2, SelectionDAG &DAG) {
10936
10937   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10938
10939   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10940   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10941
10942   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10943   if (isSingleInputShuffleMask(Mask))
10944     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10945
10946   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10947 }
10948
10949 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10950 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10951                                        const X86Subtarget *Subtarget,
10952                                        SelectionDAG &DAG) {
10953   SDLoc DL(Op);
10954   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10955   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10956   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10957   ArrayRef<int> Mask = SVOp->getMask();
10958   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10959
10960   if (SDValue Shuf128 =
10961           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10962     return Shuf128;
10963
10964   if (SDValue Unpck =
10965           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10966     return Unpck;
10967
10968   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10969 }
10970
10971 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10972 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10973                                         const X86Subtarget *Subtarget,
10974                                         SelectionDAG &DAG) {
10975   SDLoc DL(Op);
10976   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10977   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10978   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10979   ArrayRef<int> Mask = SVOp->getMask();
10980   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10981
10982   if (SDValue Unpck =
10983           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10984     return Unpck;
10985
10986   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10987 }
10988
10989 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10990 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10991                                        const X86Subtarget *Subtarget,
10992                                        SelectionDAG &DAG) {
10993   SDLoc DL(Op);
10994   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10995   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10996   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10997   ArrayRef<int> Mask = SVOp->getMask();
10998   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10999
11000   if (SDValue Shuf128 =
11001           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
11002     return Shuf128;
11003
11004   if (SDValue Unpck =
11005           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
11006     return Unpck;
11007
11008   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
11009 }
11010
11011 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
11012 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11013                                         const X86Subtarget *Subtarget,
11014                                         SelectionDAG &DAG) {
11015   SDLoc DL(Op);
11016   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11017   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11018   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11019   ArrayRef<int> Mask = SVOp->getMask();
11020   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
11021
11022   if (SDValue Unpck =
11023           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
11024     return Unpck;
11025
11026   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
11027 }
11028
11029 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
11030 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11031                                         const X86Subtarget *Subtarget,
11032                                         SelectionDAG &DAG) {
11033   SDLoc DL(Op);
11034   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11035   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11036   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11037   ArrayRef<int> Mask = SVOp->getMask();
11038   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
11039   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
11040
11041   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
11042 }
11043
11044 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
11045 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11046                                        const X86Subtarget *Subtarget,
11047                                        SelectionDAG &DAG) {
11048   SDLoc DL(Op);
11049   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11050   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11051   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11052   ArrayRef<int> Mask = SVOp->getMask();
11053   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
11054   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
11055
11056   // FIXME: Implement direct support for this type!
11057   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
11058 }
11059
11060 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
11061 ///
11062 /// This routine either breaks down the specific type of a 512-bit x86 vector
11063 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
11064 /// together based on the available instructions.
11065 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11066                                         MVT VT, const X86Subtarget *Subtarget,
11067                                         SelectionDAG &DAG) {
11068   SDLoc DL(Op);
11069   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11070   ArrayRef<int> Mask = SVOp->getMask();
11071   assert(Subtarget->hasAVX512() &&
11072          "Cannot lower 512-bit vectors w/ basic ISA!");
11073
11074   // Check for being able to broadcast a single element.
11075   if (SDValue Broadcast =
11076           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
11077     return Broadcast;
11078
11079   // Dispatch to each element type for lowering. If we don't have supprot for
11080   // specific element type shuffles at 512 bits, immediately split them and
11081   // lower them. Each lowering routine of a given type is allowed to assume that
11082   // the requisite ISA extensions for that element type are available.
11083   switch (VT.SimpleTy) {
11084   case MVT::v8f64:
11085     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11086   case MVT::v16f32:
11087     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11088   case MVT::v8i64:
11089     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11090   case MVT::v16i32:
11091     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11092   case MVT::v32i16:
11093     if (Subtarget->hasBWI())
11094       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11095     break;
11096   case MVT::v64i8:
11097     if (Subtarget->hasBWI())
11098       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11099     break;
11100
11101   default:
11102     llvm_unreachable("Not a valid 512-bit x86 vector type!");
11103   }
11104
11105   // Otherwise fall back on splitting.
11106   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11107 }
11108
11109 // Lower vXi1 vector shuffles.
11110 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11111 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11112 // vector, shuffle and then truncate it back.
11113 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11114                                       MVT VT, const X86Subtarget *Subtarget,
11115                                       SelectionDAG &DAG) {
11116   SDLoc DL(Op);
11117   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11118   ArrayRef<int> Mask = SVOp->getMask();
11119   assert(Subtarget->hasAVX512() &&
11120          "Cannot lower 512-bit vectors w/o basic ISA!");
11121   MVT ExtVT;
11122   switch (VT.SimpleTy) {
11123   default:
11124     llvm_unreachable("Expected a vector of i1 elements");
11125   case MVT::v2i1:
11126     ExtVT = MVT::v2i64;
11127     break;
11128   case MVT::v4i1:
11129     ExtVT = MVT::v4i32;
11130     break;
11131   case MVT::v8i1:
11132     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11133     break;
11134   case MVT::v16i1:
11135     ExtVT = MVT::v16i32;
11136     break;
11137   case MVT::v32i1:
11138     ExtVT = MVT::v32i16;
11139     break;
11140   case MVT::v64i1:
11141     ExtVT = MVT::v64i8;
11142     break;
11143   }
11144
11145   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11146     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11147   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11148     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11149   else
11150     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11151
11152   if (V2.isUndef())
11153     V2 = DAG.getUNDEF(ExtVT);
11154   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11155     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11156   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11157     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11158   else
11159     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11160   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11161                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11162 }
11163 /// \brief Top-level lowering for x86 vector shuffles.
11164 ///
11165 /// This handles decomposition, canonicalization, and lowering of all x86
11166 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11167 /// above in helper routines. The canonicalization attempts to widen shuffles
11168 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11169 /// s.t. only one of the two inputs needs to be tested, etc.
11170 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11171                                   SelectionDAG &DAG) {
11172   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11173   ArrayRef<int> Mask = SVOp->getMask();
11174   SDValue V1 = Op.getOperand(0);
11175   SDValue V2 = Op.getOperand(1);
11176   MVT VT = Op.getSimpleValueType();
11177   int NumElements = VT.getVectorNumElements();
11178   SDLoc dl(Op);
11179   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11180
11181   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11182          "Can't lower MMX shuffles");
11183
11184   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11185   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11186   if (V1IsUndef && V2IsUndef)
11187     return DAG.getUNDEF(VT);
11188
11189   // When we create a shuffle node we put the UNDEF node to second operand,
11190   // but in some cases the first operand may be transformed to UNDEF.
11191   // In this case we should just commute the node.
11192   if (V1IsUndef)
11193     return DAG.getCommutedVectorShuffle(*SVOp);
11194
11195   // Check for non-undef masks pointing at an undef vector and make the masks
11196   // undef as well. This makes it easier to match the shuffle based solely on
11197   // the mask.
11198   if (V2IsUndef)
11199     for (int M : Mask)
11200       if (M >= NumElements) {
11201         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11202         for (int &M : NewMask)
11203           if (M >= NumElements)
11204             M = -1;
11205         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11206       }
11207
11208   // We actually see shuffles that are entirely re-arrangements of a set of
11209   // zero inputs. This mostly happens while decomposing complex shuffles into
11210   // simple ones. Directly lower these as a buildvector of zeros.
11211   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11212   if (Zeroable.all())
11213     return getZeroVector(VT, Subtarget, DAG, dl);
11214
11215   // Try to collapse shuffles into using a vector type with fewer elements but
11216   // wider element types. We cap this to not form integers or floating point
11217   // elements wider than 64 bits, but it might be interesting to form i128
11218   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11219   SmallVector<int, 16> WidenedMask;
11220   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11221       canWidenShuffleElements(Mask, WidenedMask)) {
11222     MVT NewEltVT = VT.isFloatingPoint()
11223                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11224                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11225     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11226     // Make sure that the new vector type is legal. For example, v2f64 isn't
11227     // legal on SSE1.
11228     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11229       V1 = DAG.getBitcast(NewVT, V1);
11230       V2 = DAG.getBitcast(NewVT, V2);
11231       return DAG.getBitcast(
11232           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11233     }
11234   }
11235
11236   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11237   for (int M : SVOp->getMask())
11238     if (M < 0)
11239       ++NumUndefElements;
11240     else if (M < NumElements)
11241       ++NumV1Elements;
11242     else
11243       ++NumV2Elements;
11244
11245   // Commute the shuffle as needed such that more elements come from V1 than
11246   // V2. This allows us to match the shuffle pattern strictly on how many
11247   // elements come from V1 without handling the symmetric cases.
11248   if (NumV2Elements > NumV1Elements)
11249     return DAG.getCommutedVectorShuffle(*SVOp);
11250
11251   // When the number of V1 and V2 elements are the same, try to minimize the
11252   // number of uses of V2 in the low half of the vector. When that is tied,
11253   // ensure that the sum of indices for V1 is equal to or lower than the sum
11254   // indices for V2. When those are equal, try to ensure that the number of odd
11255   // indices for V1 is lower than the number of odd indices for V2.
11256   if (NumV1Elements == NumV2Elements) {
11257     int LowV1Elements = 0, LowV2Elements = 0;
11258     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11259       if (M >= NumElements)
11260         ++LowV2Elements;
11261       else if (M >= 0)
11262         ++LowV1Elements;
11263     if (LowV2Elements > LowV1Elements) {
11264       return DAG.getCommutedVectorShuffle(*SVOp);
11265     } else if (LowV2Elements == LowV1Elements) {
11266       int SumV1Indices = 0, SumV2Indices = 0;
11267       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11268         if (SVOp->getMask()[i] >= NumElements)
11269           SumV2Indices += i;
11270         else if (SVOp->getMask()[i] >= 0)
11271           SumV1Indices += i;
11272       if (SumV2Indices < SumV1Indices) {
11273         return DAG.getCommutedVectorShuffle(*SVOp);
11274       } else if (SumV2Indices == SumV1Indices) {
11275         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11276         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11277           if (SVOp->getMask()[i] >= NumElements)
11278             NumV2OddIndices += i % 2;
11279           else if (SVOp->getMask()[i] >= 0)
11280             NumV1OddIndices += i % 2;
11281         if (NumV2OddIndices < NumV1OddIndices)
11282           return DAG.getCommutedVectorShuffle(*SVOp);
11283       }
11284     }
11285   }
11286
11287   // For each vector width, delegate to a specialized lowering routine.
11288   if (VT.is128BitVector())
11289     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11290
11291   if (VT.is256BitVector())
11292     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11293
11294   if (VT.is512BitVector())
11295     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11296
11297   if (Is1BitVector)
11298     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11299   llvm_unreachable("Unimplemented!");
11300 }
11301
11302 // This function assumes its argument is a BUILD_VECTOR of constants or
11303 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11304 // true.
11305 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11306                                     unsigned &MaskValue) {
11307   MaskValue = 0;
11308   unsigned NumElems = BuildVector->getNumOperands();
11309
11310   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11311   // We don't handle the >2 lanes case right now.
11312   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11313   if (NumLanes > 2)
11314     return false;
11315
11316   unsigned NumElemsInLane = NumElems / NumLanes;
11317
11318   // Blend for v16i16 should be symmetric for the both lanes.
11319   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11320     SDValue EltCond = BuildVector->getOperand(i);
11321     SDValue SndLaneEltCond =
11322         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11323
11324     int Lane1Cond = -1, Lane2Cond = -1;
11325     if (isa<ConstantSDNode>(EltCond))
11326       Lane1Cond = !isNullConstant(EltCond);
11327     if (isa<ConstantSDNode>(SndLaneEltCond))
11328       Lane2Cond = !isNullConstant(SndLaneEltCond);
11329
11330     unsigned LaneMask = 0;
11331     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11332       // Lane1Cond != 0, means we want the first argument.
11333       // Lane1Cond == 0, means we want the second argument.
11334       // The encoding of this argument is 0 for the first argument, 1
11335       // for the second. Therefore, invert the condition.
11336       LaneMask = !Lane1Cond << i;
11337     else if (Lane1Cond < 0)
11338       LaneMask = !Lane2Cond << i;
11339     else
11340       return false;
11341
11342     MaskValue |= LaneMask;
11343     if (NumLanes == 2)
11344       MaskValue |= LaneMask << NumElemsInLane;
11345   }
11346   return true;
11347 }
11348
11349 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11350 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11351                                            const X86Subtarget *Subtarget,
11352                                            SelectionDAG &DAG) {
11353   SDValue Cond = Op.getOperand(0);
11354   SDValue LHS = Op.getOperand(1);
11355   SDValue RHS = Op.getOperand(2);
11356   SDLoc dl(Op);
11357   MVT VT = Op.getSimpleValueType();
11358
11359   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11360     return SDValue();
11361   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11362
11363   // Only non-legal VSELECTs reach this lowering, convert those into generic
11364   // shuffles and re-use the shuffle lowering path for blends.
11365   SmallVector<int, 32> Mask;
11366   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11367     SDValue CondElt = CondBV->getOperand(i);
11368     Mask.push_back(
11369         isa<ConstantSDNode>(CondElt) ? i + (isNullConstant(CondElt) ? Size : 0)
11370                                      : -1);
11371   }
11372   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11373 }
11374
11375 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11376   // A vselect where all conditions and data are constants can be optimized into
11377   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11378   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11379       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11380       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11381     return SDValue();
11382
11383   // Try to lower this to a blend-style vector shuffle. This can handle all
11384   // constant condition cases.
11385   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11386     return BlendOp;
11387
11388   // Variable blends are only legal from SSE4.1 onward.
11389   if (!Subtarget->hasSSE41())
11390     return SDValue();
11391
11392   // Only some types will be legal on some subtargets. If we can emit a legal
11393   // VSELECT-matching blend, return Op, and but if we need to expand, return
11394   // a null value.
11395   switch (Op.getSimpleValueType().SimpleTy) {
11396   default:
11397     // Most of the vector types have blends past SSE4.1.
11398     return Op;
11399
11400   case MVT::v32i8:
11401     // The byte blends for AVX vectors were introduced only in AVX2.
11402     if (Subtarget->hasAVX2())
11403       return Op;
11404
11405     return SDValue();
11406
11407   case MVT::v8i16:
11408   case MVT::v16i16:
11409     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11410     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11411       return Op;
11412
11413     // FIXME: We should custom lower this by fixing the condition and using i8
11414     // blends.
11415     return SDValue();
11416   }
11417 }
11418
11419 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11420   MVT VT = Op.getSimpleValueType();
11421   SDLoc dl(Op);
11422
11423   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11424     return SDValue();
11425
11426   if (VT.getSizeInBits() == 8) {
11427     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11428                                   Op.getOperand(0), Op.getOperand(1));
11429     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11430                                   DAG.getValueType(VT));
11431     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11432   }
11433
11434   if (VT.getSizeInBits() == 16) {
11435     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11436     if (isNullConstant(Op.getOperand(1)))
11437       return DAG.getNode(
11438           ISD::TRUNCATE, dl, MVT::i16,
11439           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11440                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11441                       Op.getOperand(1)));
11442     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11443                                   Op.getOperand(0), Op.getOperand(1));
11444     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11445                                   DAG.getValueType(VT));
11446     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11447   }
11448
11449   if (VT == MVT::f32) {
11450     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11451     // the result back to FR32 register. It's only worth matching if the
11452     // result has a single use which is a store or a bitcast to i32.  And in
11453     // the case of a store, it's not worth it if the index is a constant 0,
11454     // because a MOVSSmr can be used instead, which is smaller and faster.
11455     if (!Op.hasOneUse())
11456       return SDValue();
11457     SDNode *User = *Op.getNode()->use_begin();
11458     if ((User->getOpcode() != ISD::STORE ||
11459          isNullConstant(Op.getOperand(1))) &&
11460         (User->getOpcode() != ISD::BITCAST ||
11461          User->getValueType(0) != MVT::i32))
11462       return SDValue();
11463     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11464                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11465                                   Op.getOperand(1));
11466     return DAG.getBitcast(MVT::f32, Extract);
11467   }
11468
11469   if (VT == MVT::i32 || VT == MVT::i64) {
11470     // ExtractPS/pextrq works with constant index.
11471     if (isa<ConstantSDNode>(Op.getOperand(1)))
11472       return Op;
11473   }
11474   return SDValue();
11475 }
11476
11477 /// Extract one bit from mask vector, like v16i1 or v8i1.
11478 /// AVX-512 feature.
11479 SDValue
11480 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11481   SDValue Vec = Op.getOperand(0);
11482   SDLoc dl(Vec);
11483   MVT VecVT = Vec.getSimpleValueType();
11484   SDValue Idx = Op.getOperand(1);
11485   MVT EltVT = Op.getSimpleValueType();
11486
11487   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11488   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11489          "Unexpected vector type in ExtractBitFromMaskVector");
11490
11491   // variable index can't be handled in mask registers,
11492   // extend vector to VR512
11493   if (!isa<ConstantSDNode>(Idx)) {
11494     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11495     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11496     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11497                               ExtVT.getVectorElementType(), Ext, Idx);
11498     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11499   }
11500
11501   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11502   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11503   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11504     rc = getRegClassFor(MVT::v16i1);
11505   unsigned MaxSift = rc->getSize()*8 - 1;
11506   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11507                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11508   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11509                     DAG.getConstant(MaxSift, dl, MVT::i8));
11510   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11511                        DAG.getIntPtrConstant(0, dl));
11512 }
11513
11514 SDValue
11515 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11516                                            SelectionDAG &DAG) const {
11517   SDLoc dl(Op);
11518   SDValue Vec = Op.getOperand(0);
11519   MVT VecVT = Vec.getSimpleValueType();
11520   SDValue Idx = Op.getOperand(1);
11521
11522   if (Op.getSimpleValueType() == MVT::i1)
11523     return ExtractBitFromMaskVector(Op, DAG);
11524
11525   if (!isa<ConstantSDNode>(Idx)) {
11526     if (VecVT.is512BitVector() ||
11527         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11528          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11529
11530       MVT MaskEltVT =
11531         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11532       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11533                                     MaskEltVT.getSizeInBits());
11534
11535       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11536       auto PtrVT = getPointerTy(DAG.getDataLayout());
11537       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11538                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11539                                  DAG.getConstant(0, dl, PtrVT));
11540       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11541       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11542                          DAG.getConstant(0, dl, PtrVT));
11543     }
11544     return SDValue();
11545   }
11546
11547   // If this is a 256-bit vector result, first extract the 128-bit vector and
11548   // then extract the element from the 128-bit vector.
11549   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11550
11551     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11552     // Get the 128-bit vector.
11553     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11554     MVT EltVT = VecVT.getVectorElementType();
11555
11556     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11557     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11558
11559     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11560     // this can be done with a mask.
11561     IdxVal &= ElemsPerChunk - 1;
11562     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11563                        DAG.getConstant(IdxVal, dl, MVT::i32));
11564   }
11565
11566   assert(VecVT.is128BitVector() && "Unexpected vector length");
11567
11568   if (Subtarget->hasSSE41())
11569     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11570       return Res;
11571
11572   MVT VT = Op.getSimpleValueType();
11573   // TODO: handle v16i8.
11574   if (VT.getSizeInBits() == 16) {
11575     SDValue Vec = Op.getOperand(0);
11576     if (isNullConstant(Op.getOperand(1)))
11577       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11578                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11579                                      DAG.getBitcast(MVT::v4i32, Vec),
11580                                      Op.getOperand(1)));
11581     // Transform it so it match pextrw which produces a 32-bit result.
11582     MVT EltVT = MVT::i32;
11583     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11584                                   Op.getOperand(0), Op.getOperand(1));
11585     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11586                                   DAG.getValueType(VT));
11587     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11588   }
11589
11590   if (VT.getSizeInBits() == 32) {
11591     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11592     if (Idx == 0)
11593       return Op;
11594
11595     // SHUFPS the element to the lowest double word, then movss.
11596     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11597     MVT VVT = Op.getOperand(0).getSimpleValueType();
11598     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11599                                        DAG.getUNDEF(VVT), Mask);
11600     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11601                        DAG.getIntPtrConstant(0, dl));
11602   }
11603
11604   if (VT.getSizeInBits() == 64) {
11605     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11606     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11607     //        to match extract_elt for f64.
11608     if (isNullConstant(Op.getOperand(1)))
11609       return Op;
11610
11611     // UNPCKHPD the element to the lowest double word, then movsd.
11612     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11613     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11614     int Mask[2] = { 1, -1 };
11615     MVT VVT = Op.getOperand(0).getSimpleValueType();
11616     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11617                                        DAG.getUNDEF(VVT), Mask);
11618     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11619                        DAG.getIntPtrConstant(0, dl));
11620   }
11621
11622   return SDValue();
11623 }
11624
11625 /// Insert one bit to mask vector, like v16i1 or v8i1.
11626 /// AVX-512 feature.
11627 SDValue
11628 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11629   SDLoc dl(Op);
11630   SDValue Vec = Op.getOperand(0);
11631   SDValue Elt = Op.getOperand(1);
11632   SDValue Idx = Op.getOperand(2);
11633   MVT VecVT = Vec.getSimpleValueType();
11634
11635   if (!isa<ConstantSDNode>(Idx)) {
11636     // Non constant index. Extend source and destination,
11637     // insert element and then truncate the result.
11638     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11639     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11640     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11641       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11642       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11643     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11644   }
11645
11646   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11647   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11648   if (IdxVal)
11649     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11650                            DAG.getConstant(IdxVal, dl, MVT::i8));
11651   if (Vec.getOpcode() == ISD::UNDEF)
11652     return EltInVec;
11653   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11654 }
11655
11656 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11657                                                   SelectionDAG &DAG) const {
11658   MVT VT = Op.getSimpleValueType();
11659   MVT EltVT = VT.getVectorElementType();
11660
11661   if (EltVT == MVT::i1)
11662     return InsertBitToMaskVector(Op, DAG);
11663
11664   SDLoc dl(Op);
11665   SDValue N0 = Op.getOperand(0);
11666   SDValue N1 = Op.getOperand(1);
11667   SDValue N2 = Op.getOperand(2);
11668   if (!isa<ConstantSDNode>(N2))
11669     return SDValue();
11670   auto *N2C = cast<ConstantSDNode>(N2);
11671   unsigned IdxVal = N2C->getZExtValue();
11672
11673   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11674   // into that, and then insert the subvector back into the result.
11675   if (VT.is256BitVector() || VT.is512BitVector()) {
11676     // With a 256-bit vector, we can insert into the zero element efficiently
11677     // using a blend if we have AVX or AVX2 and the right data type.
11678     if (VT.is256BitVector() && IdxVal == 0) {
11679       // TODO: It is worthwhile to cast integer to floating point and back
11680       // and incur a domain crossing penalty if that's what we'll end up
11681       // doing anyway after extracting to a 128-bit vector.
11682       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11683           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11684         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11685         N2 = DAG.getIntPtrConstant(1, dl);
11686         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11687       }
11688     }
11689
11690     // Get the desired 128-bit vector chunk.
11691     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11692
11693     // Insert the element into the desired chunk.
11694     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11695     assert(isPowerOf2_32(NumEltsIn128));
11696     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11697     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11698
11699     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11700                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11701
11702     // Insert the changed part back into the bigger vector
11703     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11704   }
11705   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11706
11707   if (Subtarget->hasSSE41()) {
11708     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11709       unsigned Opc;
11710       if (VT == MVT::v8i16) {
11711         Opc = X86ISD::PINSRW;
11712       } else {
11713         assert(VT == MVT::v16i8);
11714         Opc = X86ISD::PINSRB;
11715       }
11716
11717       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11718       // argument.
11719       if (N1.getValueType() != MVT::i32)
11720         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11721       if (N2.getValueType() != MVT::i32)
11722         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11723       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11724     }
11725
11726     if (EltVT == MVT::f32) {
11727       // Bits [7:6] of the constant are the source select. This will always be
11728       //   zero here. The DAG Combiner may combine an extract_elt index into
11729       //   these bits. For example (insert (extract, 3), 2) could be matched by
11730       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11731       // Bits [5:4] of the constant are the destination select. This is the
11732       //   value of the incoming immediate.
11733       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11734       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11735
11736       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11737       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11738         // If this is an insertion of 32-bits into the low 32-bits of
11739         // a vector, we prefer to generate a blend with immediate rather
11740         // than an insertps. Blends are simpler operations in hardware and so
11741         // will always have equal or better performance than insertps.
11742         // But if optimizing for size and there's a load folding opportunity,
11743         // generate insertps because blendps does not have a 32-bit memory
11744         // operand form.
11745         N2 = DAG.getIntPtrConstant(1, dl);
11746         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11747         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11748       }
11749       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11750       // Create this as a scalar to vector..
11751       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11752       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11753     }
11754
11755     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11756       // PINSR* works with constant index.
11757       return Op;
11758     }
11759   }
11760
11761   if (EltVT == MVT::i8)
11762     return SDValue();
11763
11764   if (EltVT.getSizeInBits() == 16) {
11765     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11766     // as its second argument.
11767     if (N1.getValueType() != MVT::i32)
11768       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11769     if (N2.getValueType() != MVT::i32)
11770       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11771     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11772   }
11773   return SDValue();
11774 }
11775
11776 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11777   SDLoc dl(Op);
11778   MVT OpVT = Op.getSimpleValueType();
11779
11780   // If this is a 256-bit vector result, first insert into a 128-bit
11781   // vector and then insert into the 256-bit vector.
11782   if (!OpVT.is128BitVector()) {
11783     // Insert into a 128-bit vector.
11784     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11785     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11786                                  OpVT.getVectorNumElements() / SizeFactor);
11787
11788     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11789
11790     // Insert the 128-bit vector.
11791     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11792   }
11793
11794   if (OpVT == MVT::v1i64 &&
11795       Op.getOperand(0).getValueType() == MVT::i64)
11796     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11797
11798   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11799   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11800   return DAG.getBitcast(
11801       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11802 }
11803
11804 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11805 // a simple subregister reference or explicit instructions to grab
11806 // upper bits of a vector.
11807 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11808                                       SelectionDAG &DAG) {
11809   SDLoc dl(Op);
11810   SDValue In =  Op.getOperand(0);
11811   SDValue Idx = Op.getOperand(1);
11812   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11813   MVT ResVT   = Op.getSimpleValueType();
11814   MVT InVT    = In.getSimpleValueType();
11815
11816   if (Subtarget->hasFp256()) {
11817     if (ResVT.is128BitVector() &&
11818         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11819         isa<ConstantSDNode>(Idx)) {
11820       return Extract128BitVector(In, IdxVal, DAG, dl);
11821     }
11822     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11823         isa<ConstantSDNode>(Idx)) {
11824       return Extract256BitVector(In, IdxVal, DAG, dl);
11825     }
11826   }
11827   return SDValue();
11828 }
11829
11830 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11831 // simple superregister reference or explicit instructions to insert
11832 // the upper bits of a vector.
11833 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11834                                      SelectionDAG &DAG) {
11835   if (!Subtarget->hasAVX())
11836     return SDValue();
11837
11838   SDLoc dl(Op);
11839   SDValue Vec = Op.getOperand(0);
11840   SDValue SubVec = Op.getOperand(1);
11841   SDValue Idx = Op.getOperand(2);
11842
11843   if (!isa<ConstantSDNode>(Idx))
11844     return SDValue();
11845
11846   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11847   MVT OpVT = Op.getSimpleValueType();
11848   MVT SubVecVT = SubVec.getSimpleValueType();
11849
11850   // Fold two 16-byte subvector loads into one 32-byte load:
11851   // (insert_subvector (insert_subvector undef, (load addr), 0),
11852   //                   (load addr + 16), Elts/2)
11853   // --> load32 addr
11854   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11855       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11856       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11857     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11858     if (Idx2 && Idx2->getZExtValue() == 0) {
11859       SDValue SubVec2 = Vec.getOperand(1);
11860       // If needed, look through a bitcast to get to the load.
11861       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11862         SubVec2 = SubVec2.getOperand(0);
11863
11864       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11865         bool Fast;
11866         unsigned Alignment = FirstLd->getAlignment();
11867         unsigned AS = FirstLd->getAddressSpace();
11868         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11869         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11870                                     OpVT, AS, Alignment, &Fast) && Fast) {
11871           SDValue Ops[] = { SubVec2, SubVec };
11872           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11873             return Ld;
11874         }
11875       }
11876     }
11877   }
11878
11879   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11880       SubVecVT.is128BitVector())
11881     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11882
11883   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11884     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11885
11886   if (OpVT.getVectorElementType() == MVT::i1)
11887     return Insert1BitVector(Op, DAG);
11888
11889   return SDValue();
11890 }
11891
11892 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11893 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11894 // one of the above mentioned nodes. It has to be wrapped because otherwise
11895 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11896 // be used to form addressing mode. These wrapped nodes will be selected
11897 // into MOV32ri.
11898 SDValue
11899 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11900   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11901
11902   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11903   // global base reg.
11904   unsigned char OpFlag = 0;
11905   unsigned WrapperKind = X86ISD::Wrapper;
11906   CodeModel::Model M = DAG.getTarget().getCodeModel();
11907
11908   if (Subtarget->isPICStyleRIPRel() &&
11909       (M == CodeModel::Small || M == CodeModel::Kernel))
11910     WrapperKind = X86ISD::WrapperRIP;
11911   else if (Subtarget->isPICStyleGOT())
11912     OpFlag = X86II::MO_GOTOFF;
11913   else if (Subtarget->isPICStyleStubPIC())
11914     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11915
11916   auto PtrVT = getPointerTy(DAG.getDataLayout());
11917   SDValue Result = DAG.getTargetConstantPool(
11918       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11919   SDLoc DL(CP);
11920   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11921   // With PIC, the address is actually $g + Offset.
11922   if (OpFlag) {
11923     Result =
11924         DAG.getNode(ISD::ADD, DL, PtrVT,
11925                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11926   }
11927
11928   return Result;
11929 }
11930
11931 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11932   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11933
11934   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11935   // global base reg.
11936   unsigned char OpFlag = 0;
11937   unsigned WrapperKind = X86ISD::Wrapper;
11938   CodeModel::Model M = DAG.getTarget().getCodeModel();
11939
11940   if (Subtarget->isPICStyleRIPRel() &&
11941       (M == CodeModel::Small || M == CodeModel::Kernel))
11942     WrapperKind = X86ISD::WrapperRIP;
11943   else if (Subtarget->isPICStyleGOT())
11944     OpFlag = X86II::MO_GOTOFF;
11945   else if (Subtarget->isPICStyleStubPIC())
11946     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11947
11948   auto PtrVT = getPointerTy(DAG.getDataLayout());
11949   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11950   SDLoc DL(JT);
11951   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11952
11953   // With PIC, the address is actually $g + Offset.
11954   if (OpFlag)
11955     Result =
11956         DAG.getNode(ISD::ADD, DL, PtrVT,
11957                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11958
11959   return Result;
11960 }
11961
11962 SDValue
11963 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11964   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11965
11966   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11967   // global base reg.
11968   unsigned char OpFlag = 0;
11969   unsigned WrapperKind = X86ISD::Wrapper;
11970   CodeModel::Model M = DAG.getTarget().getCodeModel();
11971
11972   if (Subtarget->isPICStyleRIPRel() &&
11973       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11974     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11975       OpFlag = X86II::MO_GOTPCREL;
11976     WrapperKind = X86ISD::WrapperRIP;
11977   } else if (Subtarget->isPICStyleGOT()) {
11978     OpFlag = X86II::MO_GOT;
11979   } else if (Subtarget->isPICStyleStubPIC()) {
11980     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11981   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11982     OpFlag = X86II::MO_DARWIN_NONLAZY;
11983   }
11984
11985   auto PtrVT = getPointerTy(DAG.getDataLayout());
11986   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11987
11988   SDLoc DL(Op);
11989   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11990
11991   // With PIC, the address is actually $g + Offset.
11992   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11993       !Subtarget->is64Bit()) {
11994     Result =
11995         DAG.getNode(ISD::ADD, DL, PtrVT,
11996                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11997   }
11998
11999   // For symbols that require a load from a stub to get the address, emit the
12000   // load.
12001   if (isGlobalStubReference(OpFlag))
12002     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
12003                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12004                          false, false, false, 0);
12005
12006   return Result;
12007 }
12008
12009 SDValue
12010 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
12011   // Create the TargetBlockAddressAddress node.
12012   unsigned char OpFlags =
12013     Subtarget->ClassifyBlockAddressReference();
12014   CodeModel::Model M = DAG.getTarget().getCodeModel();
12015   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
12016   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
12017   SDLoc dl(Op);
12018   auto PtrVT = getPointerTy(DAG.getDataLayout());
12019   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
12020
12021   if (Subtarget->isPICStyleRIPRel() &&
12022       (M == CodeModel::Small || M == CodeModel::Kernel))
12023     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12024   else
12025     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12026
12027   // With PIC, the address is actually $g + Offset.
12028   if (isGlobalRelativeToPICBase(OpFlags)) {
12029     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12030                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12031   }
12032
12033   return Result;
12034 }
12035
12036 SDValue
12037 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
12038                                       int64_t Offset, SelectionDAG &DAG) const {
12039   // Create the TargetGlobalAddress node, folding in the constant
12040   // offset if it is legal.
12041   unsigned char OpFlags =
12042       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
12043   CodeModel::Model M = DAG.getTarget().getCodeModel();
12044   auto PtrVT = getPointerTy(DAG.getDataLayout());
12045   SDValue Result;
12046   if (OpFlags == X86II::MO_NO_FLAG &&
12047       X86::isOffsetSuitableForCodeModel(Offset, M)) {
12048     // A direct static reference to a global.
12049     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
12050     Offset = 0;
12051   } else {
12052     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
12053   }
12054
12055   if (Subtarget->isPICStyleRIPRel() &&
12056       (M == CodeModel::Small || M == CodeModel::Kernel))
12057     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12058   else
12059     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12060
12061   // With PIC, the address is actually $g + Offset.
12062   if (isGlobalRelativeToPICBase(OpFlags)) {
12063     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12064                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12065   }
12066
12067   // For globals that require a load from a stub to get the address, emit the
12068   // load.
12069   if (isGlobalStubReference(OpFlags))
12070     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
12071                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12072                          false, false, false, 0);
12073
12074   // If there was a non-zero offset that we didn't fold, create an explicit
12075   // addition for it.
12076   if (Offset != 0)
12077     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
12078                          DAG.getConstant(Offset, dl, PtrVT));
12079
12080   return Result;
12081 }
12082
12083 SDValue
12084 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12085   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12086   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12087   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12088 }
12089
12090 static SDValue
12091 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12092            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12093            unsigned char OperandFlags, bool LocalDynamic = false) {
12094   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12095   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12096   SDLoc dl(GA);
12097   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12098                                            GA->getValueType(0),
12099                                            GA->getOffset(),
12100                                            OperandFlags);
12101
12102   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12103                                            : X86ISD::TLSADDR;
12104
12105   if (InFlag) {
12106     SDValue Ops[] = { Chain,  TGA, *InFlag };
12107     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12108   } else {
12109     SDValue Ops[]  = { Chain, TGA };
12110     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12111   }
12112
12113   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12114   MFI->setAdjustsStack(true);
12115   MFI->setHasCalls(true);
12116
12117   SDValue Flag = Chain.getValue(1);
12118   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12119 }
12120
12121 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12122 static SDValue
12123 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12124                                 const EVT PtrVT) {
12125   SDValue InFlag;
12126   SDLoc dl(GA);  // ? function entry point might be better
12127   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12128                                    DAG.getNode(X86ISD::GlobalBaseReg,
12129                                                SDLoc(), PtrVT), InFlag);
12130   InFlag = Chain.getValue(1);
12131
12132   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12133 }
12134
12135 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12136 static SDValue
12137 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12138                                 const EVT PtrVT) {
12139   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12140                     X86::RAX, X86II::MO_TLSGD);
12141 }
12142
12143 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12144                                            SelectionDAG &DAG,
12145                                            const EVT PtrVT,
12146                                            bool is64Bit) {
12147   SDLoc dl(GA);
12148
12149   // Get the start address of the TLS block for this module.
12150   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12151       .getInfo<X86MachineFunctionInfo>();
12152   MFI->incNumLocalDynamicTLSAccesses();
12153
12154   SDValue Base;
12155   if (is64Bit) {
12156     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12157                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12158   } else {
12159     SDValue InFlag;
12160     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12161         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12162     InFlag = Chain.getValue(1);
12163     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12164                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12165   }
12166
12167   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12168   // of Base.
12169
12170   // Build x@dtpoff.
12171   unsigned char OperandFlags = X86II::MO_DTPOFF;
12172   unsigned WrapperKind = X86ISD::Wrapper;
12173   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12174                                            GA->getValueType(0),
12175                                            GA->getOffset(), OperandFlags);
12176   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12177
12178   // Add x@dtpoff with the base.
12179   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12180 }
12181
12182 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12183 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12184                                    const EVT PtrVT, TLSModel::Model model,
12185                                    bool is64Bit, bool isPIC) {
12186   SDLoc dl(GA);
12187
12188   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12189   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12190                                                          is64Bit ? 257 : 256));
12191
12192   SDValue ThreadPointer =
12193       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12194                   MachinePointerInfo(Ptr), false, false, false, 0);
12195
12196   unsigned char OperandFlags = 0;
12197   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12198   // initialexec.
12199   unsigned WrapperKind = X86ISD::Wrapper;
12200   if (model == TLSModel::LocalExec) {
12201     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12202   } else if (model == TLSModel::InitialExec) {
12203     if (is64Bit) {
12204       OperandFlags = X86II::MO_GOTTPOFF;
12205       WrapperKind = X86ISD::WrapperRIP;
12206     } else {
12207       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12208     }
12209   } else {
12210     llvm_unreachable("Unexpected model");
12211   }
12212
12213   // emit "addl x@ntpoff,%eax" (local exec)
12214   // or "addl x@indntpoff,%eax" (initial exec)
12215   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12216   SDValue TGA =
12217       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12218                                  GA->getOffset(), OperandFlags);
12219   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12220
12221   if (model == TLSModel::InitialExec) {
12222     if (isPIC && !is64Bit) {
12223       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12224                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12225                            Offset);
12226     }
12227
12228     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12229                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12230                          false, false, false, 0);
12231   }
12232
12233   // The address of the thread local variable is the add of the thread
12234   // pointer with the offset of the variable.
12235   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12236 }
12237
12238 SDValue
12239 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12240
12241   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12242   const GlobalValue *GV = GA->getGlobal();
12243   auto PtrVT = getPointerTy(DAG.getDataLayout());
12244
12245   if (Subtarget->isTargetELF()) {
12246     if (DAG.getTarget().Options.EmulatedTLS)
12247       return LowerToTLSEmulatedModel(GA, DAG);
12248     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12249     switch (model) {
12250       case TLSModel::GeneralDynamic:
12251         if (Subtarget->is64Bit())
12252           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12253         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12254       case TLSModel::LocalDynamic:
12255         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12256                                            Subtarget->is64Bit());
12257       case TLSModel::InitialExec:
12258       case TLSModel::LocalExec:
12259         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12260                                    DAG.getTarget().getRelocationModel() ==
12261                                        Reloc::PIC_);
12262     }
12263     llvm_unreachable("Unknown TLS model.");
12264   }
12265
12266   if (Subtarget->isTargetDarwin()) {
12267     // Darwin only has one model of TLS.  Lower to that.
12268     unsigned char OpFlag = 0;
12269     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12270                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12271
12272     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12273     // global base reg.
12274     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12275                  !Subtarget->is64Bit();
12276     if (PIC32)
12277       OpFlag = X86II::MO_TLVP_PIC_BASE;
12278     else
12279       OpFlag = X86II::MO_TLVP;
12280     SDLoc DL(Op);
12281     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12282                                                 GA->getValueType(0),
12283                                                 GA->getOffset(), OpFlag);
12284     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12285
12286     // With PIC32, the address is actually $g + Offset.
12287     if (PIC32)
12288       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12289                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12290                            Offset);
12291
12292     // Lowering the machine isd will make sure everything is in the right
12293     // location.
12294     SDValue Chain = DAG.getEntryNode();
12295     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12296     SDValue Args[] = { Chain, Offset };
12297     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12298
12299     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12300     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12301     MFI->setAdjustsStack(true);
12302
12303     // And our return value (tls address) is in the standard call return value
12304     // location.
12305     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12306     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12307   }
12308
12309   if (Subtarget->isTargetKnownWindowsMSVC() ||
12310       Subtarget->isTargetWindowsGNU()) {
12311     // Just use the implicit TLS architecture
12312     // Need to generate someting similar to:
12313     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12314     //                                  ; from TEB
12315     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12316     //   mov     rcx, qword [rdx+rcx*8]
12317     //   mov     eax, .tls$:tlsvar
12318     //   [rax+rcx] contains the address
12319     // Windows 64bit: gs:0x58
12320     // Windows 32bit: fs:__tls_array
12321
12322     SDLoc dl(GA);
12323     SDValue Chain = DAG.getEntryNode();
12324
12325     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12326     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12327     // use its literal value of 0x2C.
12328     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12329                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12330                                                              256)
12331                                         : Type::getInt32PtrTy(*DAG.getContext(),
12332                                                               257));
12333
12334     SDValue TlsArray = Subtarget->is64Bit()
12335                            ? DAG.getIntPtrConstant(0x58, dl)
12336                            : (Subtarget->isTargetWindowsGNU()
12337                                   ? DAG.getIntPtrConstant(0x2C, dl)
12338                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12339
12340     SDValue ThreadPointer =
12341         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12342                     false, false, 0);
12343
12344     SDValue res;
12345     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12346       res = ThreadPointer;
12347     } else {
12348       // Load the _tls_index variable
12349       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12350       if (Subtarget->is64Bit())
12351         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12352                              MachinePointerInfo(), MVT::i32, false, false,
12353                              false, 0);
12354       else
12355         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12356                           false, false, 0);
12357
12358       auto &DL = DAG.getDataLayout();
12359       SDValue Scale =
12360           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12361       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12362
12363       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12364     }
12365
12366     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12367                       false, 0);
12368
12369     // Get the offset of start of .tls section
12370     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12371                                              GA->getValueType(0),
12372                                              GA->getOffset(), X86II::MO_SECREL);
12373     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12374
12375     // The address of the thread local variable is the add of the thread
12376     // pointer with the offset of the variable.
12377     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12378   }
12379
12380   llvm_unreachable("TLS not implemented for this target.");
12381 }
12382
12383 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12384 /// and take a 2 x i32 value to shift plus a shift amount.
12385 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12386   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12387   MVT VT = Op.getSimpleValueType();
12388   unsigned VTBits = VT.getSizeInBits();
12389   SDLoc dl(Op);
12390   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12391   SDValue ShOpLo = Op.getOperand(0);
12392   SDValue ShOpHi = Op.getOperand(1);
12393   SDValue ShAmt  = Op.getOperand(2);
12394   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12395   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12396   // during isel.
12397   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12398                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12399   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12400                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12401                        : DAG.getConstant(0, dl, VT);
12402
12403   SDValue Tmp2, Tmp3;
12404   if (Op.getOpcode() == ISD::SHL_PARTS) {
12405     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12406     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12407   } else {
12408     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12409     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12410   }
12411
12412   // If the shift amount is larger or equal than the width of a part we can't
12413   // rely on the results of shld/shrd. Insert a test and select the appropriate
12414   // values for large shift amounts.
12415   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12416                                 DAG.getConstant(VTBits, dl, MVT::i8));
12417   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12418                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12419
12420   SDValue Hi, Lo;
12421   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12422   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12423   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12424
12425   if (Op.getOpcode() == ISD::SHL_PARTS) {
12426     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12427     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12428   } else {
12429     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12430     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12431   }
12432
12433   SDValue Ops[2] = { Lo, Hi };
12434   return DAG.getMergeValues(Ops, dl);
12435 }
12436
12437 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12438                                            SelectionDAG &DAG) const {
12439   SDValue Src = Op.getOperand(0);
12440   MVT SrcVT = Src.getSimpleValueType();
12441   MVT VT = Op.getSimpleValueType();
12442   SDLoc dl(Op);
12443
12444   if (SrcVT.isVector()) {
12445     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12446       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12447                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12448                          DAG.getUNDEF(SrcVT)));
12449     }
12450     if (SrcVT.getVectorElementType() == MVT::i1) {
12451       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12452       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12453                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12454     }
12455     return SDValue();
12456   }
12457
12458   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12459          "Unknown SINT_TO_FP to lower!");
12460
12461   // These are really Legal; return the operand so the caller accepts it as
12462   // Legal.
12463   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12464     return Op;
12465   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12466       Subtarget->is64Bit()) {
12467     return Op;
12468   }
12469
12470   unsigned Size = SrcVT.getSizeInBits()/8;
12471   MachineFunction &MF = DAG.getMachineFunction();
12472   auto PtrVT = getPointerTy(MF.getDataLayout());
12473   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12474   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12475   SDValue Chain = DAG.getStore(
12476       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12477       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12478       false, 0);
12479   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12480 }
12481
12482 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12483                                      SDValue StackSlot,
12484                                      SelectionDAG &DAG) const {
12485   // Build the FILD
12486   SDLoc DL(Op);
12487   SDVTList Tys;
12488   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12489   if (useSSE)
12490     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12491   else
12492     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12493
12494   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12495
12496   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12497   MachineMemOperand *MMO;
12498   if (FI) {
12499     int SSFI = FI->getIndex();
12500     MMO = DAG.getMachineFunction().getMachineMemOperand(
12501         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12502         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12503   } else {
12504     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12505     StackSlot = StackSlot.getOperand(1);
12506   }
12507   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12508   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12509                                            X86ISD::FILD, DL,
12510                                            Tys, Ops, SrcVT, MMO);
12511
12512   if (useSSE) {
12513     Chain = Result.getValue(1);
12514     SDValue InFlag = Result.getValue(2);
12515
12516     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12517     // shouldn't be necessary except that RFP cannot be live across
12518     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12519     MachineFunction &MF = DAG.getMachineFunction();
12520     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12521     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12522     auto PtrVT = getPointerTy(MF.getDataLayout());
12523     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12524     Tys = DAG.getVTList(MVT::Other);
12525     SDValue Ops[] = {
12526       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12527     };
12528     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12529         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12530         MachineMemOperand::MOStore, SSFISize, SSFISize);
12531
12532     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12533                                     Ops, Op.getValueType(), MMO);
12534     Result = DAG.getLoad(
12535         Op.getValueType(), DL, Chain, StackSlot,
12536         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12537         false, false, false, 0);
12538   }
12539
12540   return Result;
12541 }
12542
12543 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12544 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12545                                                SelectionDAG &DAG) const {
12546   // This algorithm is not obvious. Here it is what we're trying to output:
12547   /*
12548      movq       %rax,  %xmm0
12549      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12550      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12551      #ifdef __SSE3__
12552        haddpd   %xmm0, %xmm0
12553      #else
12554        pshufd   $0x4e, %xmm0, %xmm1
12555        addpd    %xmm1, %xmm0
12556      #endif
12557   */
12558
12559   SDLoc dl(Op);
12560   LLVMContext *Context = DAG.getContext();
12561
12562   // Build some magic constants.
12563   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12564   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12565   auto PtrVT = getPointerTy(DAG.getDataLayout());
12566   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12567
12568   SmallVector<Constant*,2> CV1;
12569   CV1.push_back(
12570     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12571                                       APInt(64, 0x4330000000000000ULL))));
12572   CV1.push_back(
12573     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12574                                       APInt(64, 0x4530000000000000ULL))));
12575   Constant *C1 = ConstantVector::get(CV1);
12576   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12577
12578   // Load the 64-bit value into an XMM register.
12579   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12580                             Op.getOperand(0));
12581   SDValue CLod0 =
12582       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12583                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12584                   false, false, false, 16);
12585   SDValue Unpck1 =
12586       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12587
12588   SDValue CLod1 =
12589       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12590                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12591                   false, false, false, 16);
12592   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12593   // TODO: Are there any fast-math-flags to propagate here?
12594   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12595   SDValue Result;
12596
12597   if (Subtarget->hasSSE3()) {
12598     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12599     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12600   } else {
12601     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12602     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12603                                            S2F, 0x4E, DAG);
12604     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12605                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12606   }
12607
12608   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12609                      DAG.getIntPtrConstant(0, dl));
12610 }
12611
12612 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12613 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12614                                                SelectionDAG &DAG) const {
12615   SDLoc dl(Op);
12616   // FP constant to bias correct the final result.
12617   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12618                                    MVT::f64);
12619
12620   // Load the 32-bit value into an XMM register.
12621   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12622                              Op.getOperand(0));
12623
12624   // Zero out the upper parts of the register.
12625   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12626
12627   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12628                      DAG.getBitcast(MVT::v2f64, Load),
12629                      DAG.getIntPtrConstant(0, dl));
12630
12631   // Or the load with the bias.
12632   SDValue Or = DAG.getNode(
12633       ISD::OR, dl, MVT::v2i64,
12634       DAG.getBitcast(MVT::v2i64,
12635                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12636       DAG.getBitcast(MVT::v2i64,
12637                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12638   Or =
12639       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12640                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12641
12642   // Subtract the bias.
12643   // TODO: Are there any fast-math-flags to propagate here?
12644   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12645
12646   // Handle final rounding.
12647   MVT DestVT = Op.getSimpleValueType();
12648
12649   if (DestVT.bitsLT(MVT::f64))
12650     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12651                        DAG.getIntPtrConstant(0, dl));
12652   if (DestVT.bitsGT(MVT::f64))
12653     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12654
12655   // Handle final rounding.
12656   return Sub;
12657 }
12658
12659 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12660                                      const X86Subtarget &Subtarget) {
12661   // The algorithm is the following:
12662   // #ifdef __SSE4_1__
12663   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12664   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12665   //                                 (uint4) 0x53000000, 0xaa);
12666   // #else
12667   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12668   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12669   // #endif
12670   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12671   //     return (float4) lo + fhi;
12672
12673   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12674   // reassociate the two FADDs, and if we do that, the algorithm fails
12675   // spectacularly (PR24512).
12676   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12677   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12678   // there's also the MachineCombiner reassociations happening on Machine IR.
12679   if (DAG.getTarget().Options.UnsafeFPMath)
12680     return SDValue();
12681
12682   SDLoc DL(Op);
12683   SDValue V = Op->getOperand(0);
12684   MVT VecIntVT = V.getSimpleValueType();
12685   bool Is128 = VecIntVT == MVT::v4i32;
12686   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12687   // If we convert to something else than the supported type, e.g., to v4f64,
12688   // abort early.
12689   if (VecFloatVT != Op->getSimpleValueType(0))
12690     return SDValue();
12691
12692   unsigned NumElts = VecIntVT.getVectorNumElements();
12693   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12694          "Unsupported custom type");
12695   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12696
12697   // In the #idef/#else code, we have in common:
12698   // - The vector of constants:
12699   // -- 0x4b000000
12700   // -- 0x53000000
12701   // - A shift:
12702   // -- v >> 16
12703
12704   // Create the splat vector for 0x4b000000.
12705   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12706   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12707                            CstLow, CstLow, CstLow, CstLow};
12708   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12709                                   makeArrayRef(&CstLowArray[0], NumElts));
12710   // Create the splat vector for 0x53000000.
12711   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12712   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12713                             CstHigh, CstHigh, CstHigh, CstHigh};
12714   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12715                                    makeArrayRef(&CstHighArray[0], NumElts));
12716
12717   // Create the right shift.
12718   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12719   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12720                              CstShift, CstShift, CstShift, CstShift};
12721   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12722                                     makeArrayRef(&CstShiftArray[0], NumElts));
12723   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12724
12725   SDValue Low, High;
12726   if (Subtarget.hasSSE41()) {
12727     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12728     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12729     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12730     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12731     // Low will be bitcasted right away, so do not bother bitcasting back to its
12732     // original type.
12733     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12734                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12735     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12736     //                                 (uint4) 0x53000000, 0xaa);
12737     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12738     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12739     // High will be bitcasted right away, so do not bother bitcasting back to
12740     // its original type.
12741     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12742                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12743   } else {
12744     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12745     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12746                                      CstMask, CstMask, CstMask);
12747     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12748     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12749     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12750
12751     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12752     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12753   }
12754
12755   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12756   SDValue CstFAdd = DAG.getConstantFP(
12757       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12758   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12759                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12760   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12761                                    makeArrayRef(&CstFAddArray[0], NumElts));
12762
12763   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12764   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12765   // TODO: Are there any fast-math-flags to propagate here?
12766   SDValue FHigh =
12767       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12768   //     return (float4) lo + fhi;
12769   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12770   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12771 }
12772
12773 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12774                                                SelectionDAG &DAG) const {
12775   SDValue N0 = Op.getOperand(0);
12776   MVT SVT = N0.getSimpleValueType();
12777   SDLoc dl(Op);
12778
12779   switch (SVT.SimpleTy) {
12780   default:
12781     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12782   case MVT::v4i8:
12783   case MVT::v4i16:
12784   case MVT::v8i8:
12785   case MVT::v8i16: {
12786     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12787     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12788                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12789   }
12790   case MVT::v4i32:
12791   case MVT::v8i32:
12792     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12793   case MVT::v16i8:
12794   case MVT::v16i16:
12795     assert(Subtarget->hasAVX512());
12796     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12797                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12798   }
12799 }
12800
12801 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12802                                            SelectionDAG &DAG) const {
12803   SDValue N0 = Op.getOperand(0);
12804   SDLoc dl(Op);
12805   auto PtrVT = getPointerTy(DAG.getDataLayout());
12806
12807   if (Op.getSimpleValueType().isVector())
12808     return lowerUINT_TO_FP_vec(Op, DAG);
12809
12810   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12811   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12812   // the optimization here.
12813   if (DAG.SignBitIsZero(N0))
12814     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12815
12816   MVT SrcVT = N0.getSimpleValueType();
12817   MVT DstVT = Op.getSimpleValueType();
12818
12819   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12820       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12821     // Conversions from unsigned i32 to f32/f64 are legal,
12822     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12823     return Op;
12824   }
12825
12826   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12827     return LowerUINT_TO_FP_i64(Op, DAG);
12828   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12829     return LowerUINT_TO_FP_i32(Op, DAG);
12830   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12831     return SDValue();
12832
12833   // Make a 64-bit buffer, and use it to build an FILD.
12834   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12835   if (SrcVT == MVT::i32) {
12836     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12837     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12838     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12839                                   StackSlot, MachinePointerInfo(),
12840                                   false, false, 0);
12841     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12842                                   OffsetSlot, MachinePointerInfo(),
12843                                   false, false, 0);
12844     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12845     return Fild;
12846   }
12847
12848   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12849   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12850                                StackSlot, MachinePointerInfo(),
12851                                false, false, 0);
12852   // For i64 source, we need to add the appropriate power of 2 if the input
12853   // was negative.  This is the same as the optimization in
12854   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12855   // we must be careful to do the computation in x87 extended precision, not
12856   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12857   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12858   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12859       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12860       MachineMemOperand::MOLoad, 8, 8);
12861
12862   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12863   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12864   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12865                                          MVT::i64, MMO);
12866
12867   APInt FF(32, 0x5F800000ULL);
12868
12869   // Check whether the sign bit is set.
12870   SDValue SignSet = DAG.getSetCC(
12871       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12872       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12873
12874   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12875   SDValue FudgePtr = DAG.getConstantPool(
12876       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12877
12878   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12879   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12880   SDValue Four = DAG.getIntPtrConstant(4, dl);
12881   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12882                                Zero, Four);
12883   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12884
12885   // Load the value out, extending it from f32 to f80.
12886   // FIXME: Avoid the extend by constructing the right constant pool?
12887   SDValue Fudge = DAG.getExtLoad(
12888       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12889       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12890       false, false, false, 4);
12891   // Extend everything to 80 bits to force it to be done on x87.
12892   // TODO: Are there any fast-math-flags to propagate here?
12893   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12894   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12895                      DAG.getIntPtrConstant(0, dl));
12896 }
12897
12898 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12899 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12900 // just return an <SDValue(), SDValue()> pair.
12901 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12902 // to i16, i32 or i64, and we lower it to a legal sequence.
12903 // If lowered to the final integer result we return a <result, SDValue()> pair.
12904 // Otherwise we lower it to a sequence ending with a FIST, return a
12905 // <FIST, StackSlot> pair, and the caller is responsible for loading
12906 // the final integer result from StackSlot.
12907 std::pair<SDValue,SDValue>
12908 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12909                                    bool IsSigned, bool IsReplace) const {
12910   SDLoc DL(Op);
12911
12912   EVT DstTy = Op.getValueType();
12913   EVT TheVT = Op.getOperand(0).getValueType();
12914   auto PtrVT = getPointerTy(DAG.getDataLayout());
12915
12916   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12917     // f16 must be promoted before using the lowering in this routine.
12918     // fp128 does not use this lowering.
12919     return std::make_pair(SDValue(), SDValue());
12920   }
12921
12922   // If using FIST to compute an unsigned i64, we'll need some fixup
12923   // to handle values above the maximum signed i64.  A FIST is always
12924   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12925   bool UnsignedFixup = !IsSigned &&
12926                        DstTy == MVT::i64 &&
12927                        (!Subtarget->is64Bit() ||
12928                         !isScalarFPTypeInSSEReg(TheVT));
12929
12930   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12931     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12932     // The low 32 bits of the fist result will have the correct uint32 result.
12933     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12934     DstTy = MVT::i64;
12935   }
12936
12937   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12938          DstTy.getSimpleVT() >= MVT::i16 &&
12939          "Unknown FP_TO_INT to lower!");
12940
12941   // These are really Legal.
12942   if (DstTy == MVT::i32 &&
12943       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12944     return std::make_pair(SDValue(), SDValue());
12945   if (Subtarget->is64Bit() &&
12946       DstTy == MVT::i64 &&
12947       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12948     return std::make_pair(SDValue(), SDValue());
12949
12950   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12951   // stack slot.
12952   MachineFunction &MF = DAG.getMachineFunction();
12953   unsigned MemSize = DstTy.getSizeInBits()/8;
12954   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12955   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12956
12957   unsigned Opc;
12958   switch (DstTy.getSimpleVT().SimpleTy) {
12959   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12960   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12961   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12962   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12963   }
12964
12965   SDValue Chain = DAG.getEntryNode();
12966   SDValue Value = Op.getOperand(0);
12967   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12968
12969   if (UnsignedFixup) {
12970     //
12971     // Conversion to unsigned i64 is implemented with a select,
12972     // depending on whether the source value fits in the range
12973     // of a signed i64.  Let Thresh be the FP equivalent of
12974     // 0x8000000000000000ULL.
12975     //
12976     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12977     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12978     //  Fist-to-mem64 FistSrc
12979     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12980     //  to XOR'ing the high 32 bits with Adjust.
12981     //
12982     // Being a power of 2, Thresh is exactly representable in all FP formats.
12983     // For X87 we'd like to use the smallest FP type for this constant, but
12984     // for DAG type consistency we have to match the FP operand type.
12985
12986     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12987     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12988     bool LosesInfo = false;
12989     if (TheVT == MVT::f64)
12990       // The rounding mode is irrelevant as the conversion should be exact.
12991       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12992                               &LosesInfo);
12993     else if (TheVT == MVT::f80)
12994       Status = Thresh.convert(APFloat::x87DoubleExtended,
12995                               APFloat::rmNearestTiesToEven, &LosesInfo);
12996
12997     assert(Status == APFloat::opOK && !LosesInfo &&
12998            "FP conversion should have been exact");
12999
13000     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
13001
13002     SDValue Cmp = DAG.getSetCC(DL,
13003                                getSetCCResultType(DAG.getDataLayout(),
13004                                                   *DAG.getContext(), TheVT),
13005                                Value, ThreshVal, ISD::SETLT);
13006     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
13007                            DAG.getConstant(0, DL, MVT::i32),
13008                            DAG.getConstant(0x80000000, DL, MVT::i32));
13009     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
13010     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
13011                                               *DAG.getContext(), TheVT),
13012                        Value, ThreshVal, ISD::SETLT);
13013     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
13014   }
13015
13016   // FIXME This causes a redundant load/store if the SSE-class value is already
13017   // in memory, such as if it is on the callstack.
13018   if (isScalarFPTypeInSSEReg(TheVT)) {
13019     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
13020     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
13021                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
13022                          false, 0);
13023     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
13024     SDValue Ops[] = {
13025       Chain, StackSlot, DAG.getValueType(TheVT)
13026     };
13027
13028     MachineMemOperand *MMO =
13029         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13030                                 MachineMemOperand::MOLoad, MemSize, MemSize);
13031     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
13032     Chain = Value.getValue(1);
13033     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
13034     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
13035   }
13036
13037   MachineMemOperand *MMO =
13038       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13039                               MachineMemOperand::MOStore, MemSize, MemSize);
13040
13041   if (UnsignedFixup) {
13042
13043     // Insert the FIST, load its result as two i32's,
13044     // and XOR the high i32 with Adjust.
13045
13046     SDValue FistOps[] = { Chain, Value, StackSlot };
13047     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13048                                            FistOps, DstTy, MMO);
13049
13050     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
13051                                 MachinePointerInfo(),
13052                                 false, false, false, 0);
13053     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
13054                                    DAG.getConstant(4, DL, PtrVT));
13055
13056     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
13057                                  MachinePointerInfo(),
13058                                  false, false, false, 0);
13059     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
13060
13061     if (Subtarget->is64Bit()) {
13062       // Join High32 and Low32 into a 64-bit result.
13063       // (High32 << 32) | Low32
13064       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
13065       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
13066       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
13067                            DAG.getConstant(32, DL, MVT::i8));
13068       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
13069       return std::make_pair(Result, SDValue());
13070     }
13071
13072     SDValue ResultOps[] = { Low32, High32 };
13073
13074     SDValue pair = IsReplace
13075       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
13076       : DAG.getMergeValues(ResultOps, DL);
13077     return std::make_pair(pair, SDValue());
13078   } else {
13079     // Build the FP_TO_INT*_IN_MEM
13080     SDValue Ops[] = { Chain, Value, StackSlot };
13081     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13082                                            Ops, DstTy, MMO);
13083     return std::make_pair(FIST, StackSlot);
13084   }
13085 }
13086
13087 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13088                               const X86Subtarget *Subtarget) {
13089   MVT VT = Op->getSimpleValueType(0);
13090   SDValue In = Op->getOperand(0);
13091   MVT InVT = In.getSimpleValueType();
13092   SDLoc dl(Op);
13093
13094   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13095     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13096
13097   // Optimize vectors in AVX mode:
13098   //
13099   //   v8i16 -> v8i32
13100   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13101   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13102   //   Concat upper and lower parts.
13103   //
13104   //   v4i32 -> v4i64
13105   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13106   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13107   //   Concat upper and lower parts.
13108   //
13109
13110   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13111       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13112       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13113     return SDValue();
13114
13115   if (Subtarget->hasInt256())
13116     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13117
13118   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13119   SDValue Undef = DAG.getUNDEF(InVT);
13120   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13121   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13122   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13123
13124   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13125                              VT.getVectorNumElements()/2);
13126
13127   OpLo = DAG.getBitcast(HVT, OpLo);
13128   OpHi = DAG.getBitcast(HVT, OpHi);
13129
13130   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13131 }
13132
13133 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13134                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13135   MVT VT = Op->getSimpleValueType(0);
13136   SDValue In = Op->getOperand(0);
13137   MVT InVT = In.getSimpleValueType();
13138   SDLoc DL(Op);
13139   unsigned int NumElts = VT.getVectorNumElements();
13140   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13141     return SDValue();
13142
13143   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13144     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13145
13146   assert(InVT.getVectorElementType() == MVT::i1);
13147   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13148   SDValue One =
13149    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13150   SDValue Zero =
13151    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13152
13153   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13154   if (VT.is512BitVector())
13155     return V;
13156   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13157 }
13158
13159 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13160                                SelectionDAG &DAG) {
13161   if (Subtarget->hasFp256())
13162     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13163       return Res;
13164
13165   return SDValue();
13166 }
13167
13168 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13169                                 SelectionDAG &DAG) {
13170   SDLoc DL(Op);
13171   MVT VT = Op.getSimpleValueType();
13172   SDValue In = Op.getOperand(0);
13173   MVT SVT = In.getSimpleValueType();
13174
13175   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13176     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13177
13178   if (Subtarget->hasFp256())
13179     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13180       return Res;
13181
13182   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13183          VT.getVectorNumElements() != SVT.getVectorNumElements());
13184   return SDValue();
13185 }
13186
13187 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13188   SDLoc DL(Op);
13189   MVT VT = Op.getSimpleValueType();
13190   SDValue In = Op.getOperand(0);
13191   MVT InVT = In.getSimpleValueType();
13192
13193   if (VT == MVT::i1) {
13194     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13195            "Invalid scalar TRUNCATE operation");
13196     if (InVT.getSizeInBits() >= 32)
13197       return SDValue();
13198     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13199     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13200   }
13201   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13202          "Invalid TRUNCATE operation");
13203
13204   // move vector to mask - truncate solution for SKX
13205   if (VT.getVectorElementType() == MVT::i1) {
13206     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13207         Subtarget->hasBWI())
13208       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13209     if ((InVT.is256BitVector() || InVT.is128BitVector())
13210         && InVT.getScalarSizeInBits() <= 16 &&
13211         Subtarget->hasBWI() && Subtarget->hasVLX())
13212       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13213     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13214         Subtarget->hasDQI())
13215       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13216     if ((InVT.is256BitVector() || InVT.is128BitVector())
13217         && InVT.getScalarSizeInBits() >= 32 &&
13218         Subtarget->hasDQI() && Subtarget->hasVLX())
13219       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13220   }
13221
13222   if (VT.getVectorElementType() == MVT::i1) {
13223     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13224     unsigned NumElts = InVT.getVectorNumElements();
13225     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13226     if (InVT.getSizeInBits() < 512) {
13227       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13228       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13229       InVT = ExtVT;
13230     }
13231
13232     SDValue OneV =
13233      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13234     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13235     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13236   }
13237
13238   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13239   if (Subtarget->hasAVX512()) {
13240     // word to byte only under BWI
13241     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13242       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13243                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13244     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13245   }
13246   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13247     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13248     if (Subtarget->hasInt256()) {
13249       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13250       In = DAG.getBitcast(MVT::v8i32, In);
13251       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13252                                 ShufMask);
13253       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13254                          DAG.getIntPtrConstant(0, DL));
13255     }
13256
13257     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13258                                DAG.getIntPtrConstant(0, DL));
13259     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13260                                DAG.getIntPtrConstant(2, DL));
13261     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13262     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13263     static const int ShufMask[] = {0, 2, 4, 6};
13264     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13265   }
13266
13267   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13268     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13269     if (Subtarget->hasInt256()) {
13270       In = DAG.getBitcast(MVT::v32i8, In);
13271
13272       SmallVector<SDValue,32> pshufbMask;
13273       for (unsigned i = 0; i < 2; ++i) {
13274         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13275         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13276         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13277         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13278         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13279         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13280         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13281         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13282         for (unsigned j = 0; j < 8; ++j)
13283           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13284       }
13285       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13286       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13287       In = DAG.getBitcast(MVT::v4i64, In);
13288
13289       static const int ShufMask[] = {0,  2,  -1,  -1};
13290       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13291                                 &ShufMask[0]);
13292       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13293                        DAG.getIntPtrConstant(0, DL));
13294       return DAG.getBitcast(VT, In);
13295     }
13296
13297     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13298                                DAG.getIntPtrConstant(0, DL));
13299
13300     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13301                                DAG.getIntPtrConstant(4, DL));
13302
13303     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13304     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13305
13306     // The PSHUFB mask:
13307     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13308                                    -1, -1, -1, -1, -1, -1, -1, -1};
13309
13310     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13311     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13312     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13313
13314     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13315     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13316
13317     // The MOVLHPS Mask:
13318     static const int ShufMask2[] = {0, 1, 4, 5};
13319     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13320     return DAG.getBitcast(MVT::v8i16, res);
13321   }
13322
13323   // Handle truncation of V256 to V128 using shuffles.
13324   if (!VT.is128BitVector() || !InVT.is256BitVector())
13325     return SDValue();
13326
13327   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13328
13329   unsigned NumElems = VT.getVectorNumElements();
13330   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13331
13332   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13333   // Prepare truncation shuffle mask
13334   for (unsigned i = 0; i != NumElems; ++i)
13335     MaskVec[i] = i * 2;
13336   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13337                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13338   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13339                      DAG.getIntPtrConstant(0, DL));
13340 }
13341
13342 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13343                                            SelectionDAG &DAG) const {
13344   assert(!Op.getSimpleValueType().isVector());
13345
13346   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13347     /*IsSigned=*/ true, /*IsReplace=*/ false);
13348   SDValue FIST = Vals.first, StackSlot = Vals.second;
13349   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13350   if (!FIST.getNode())
13351     return Op;
13352
13353   if (StackSlot.getNode())
13354     // Load the result.
13355     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13356                        FIST, StackSlot, MachinePointerInfo(),
13357                        false, false, false, 0);
13358
13359   // The node is the result.
13360   return FIST;
13361 }
13362
13363 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13364                                            SelectionDAG &DAG) const {
13365   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13366     /*IsSigned=*/ false, /*IsReplace=*/ false);
13367   SDValue FIST = Vals.first, StackSlot = Vals.second;
13368   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13369   if (!FIST.getNode())
13370     return Op;
13371
13372   if (StackSlot.getNode())
13373     // Load the result.
13374     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13375                        FIST, StackSlot, MachinePointerInfo(),
13376                        false, false, false, 0);
13377
13378   // The node is the result.
13379   return FIST;
13380 }
13381
13382 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13383   SDLoc DL(Op);
13384   MVT VT = Op.getSimpleValueType();
13385   SDValue In = Op.getOperand(0);
13386   MVT SVT = In.getSimpleValueType();
13387
13388   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13389
13390   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13391                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13392                                  In, DAG.getUNDEF(SVT)));
13393 }
13394
13395 /// The only differences between FABS and FNEG are the mask and the logic op.
13396 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13397 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13398   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13399          "Wrong opcode for lowering FABS or FNEG.");
13400
13401   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13402
13403   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13404   // into an FNABS. We'll lower the FABS after that if it is still in use.
13405   if (IsFABS)
13406     for (SDNode *User : Op->uses())
13407       if (User->getOpcode() == ISD::FNEG)
13408         return Op;
13409
13410   SDLoc dl(Op);
13411   MVT VT = Op.getSimpleValueType();
13412
13413   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13414   // decide if we should generate a 16-byte constant mask when we only need 4 or
13415   // 8 bytes for the scalar case.
13416
13417   MVT LogicVT;
13418   MVT EltVT;
13419   unsigned NumElts;
13420
13421   if (VT.isVector()) {
13422     LogicVT = VT;
13423     EltVT = VT.getVectorElementType();
13424     NumElts = VT.getVectorNumElements();
13425   } else {
13426     // There are no scalar bitwise logical SSE/AVX instructions, so we
13427     // generate a 16-byte vector constant and logic op even for the scalar case.
13428     // Using a 16-byte mask allows folding the load of the mask with
13429     // the logic op, so it can save (~4 bytes) on code size.
13430     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13431     EltVT = VT;
13432     NumElts = (VT == MVT::f64) ? 2 : 4;
13433   }
13434
13435   unsigned EltBits = EltVT.getSizeInBits();
13436   LLVMContext *Context = DAG.getContext();
13437   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13438   APInt MaskElt =
13439     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13440   Constant *C = ConstantInt::get(*Context, MaskElt);
13441   C = ConstantVector::getSplat(NumElts, C);
13442   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13443   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13444   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13445   SDValue Mask =
13446       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13447                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13448                   false, false, false, Alignment);
13449
13450   SDValue Op0 = Op.getOperand(0);
13451   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13452   unsigned LogicOp =
13453     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13454   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13455
13456   if (VT.isVector())
13457     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13458
13459   // For the scalar case extend to a 128-bit vector, perform the logic op,
13460   // and extract the scalar result back out.
13461   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13462   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13463   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13464                      DAG.getIntPtrConstant(0, dl));
13465 }
13466
13467 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13468   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13469   LLVMContext *Context = DAG.getContext();
13470   SDValue Op0 = Op.getOperand(0);
13471   SDValue Op1 = Op.getOperand(1);
13472   SDLoc dl(Op);
13473   MVT VT = Op.getSimpleValueType();
13474   MVT SrcVT = Op1.getSimpleValueType();
13475
13476   // If second operand is smaller, extend it first.
13477   if (SrcVT.bitsLT(VT)) {
13478     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13479     SrcVT = VT;
13480   }
13481   // And if it is bigger, shrink it first.
13482   if (SrcVT.bitsGT(VT)) {
13483     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13484     SrcVT = VT;
13485   }
13486
13487   // At this point the operands and the result should have the same
13488   // type, and that won't be f80 since that is not custom lowered.
13489
13490   const fltSemantics &Sem =
13491       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13492   const unsigned SizeInBits = VT.getSizeInBits();
13493
13494   SmallVector<Constant *, 4> CV(
13495       VT == MVT::f64 ? 2 : 4,
13496       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13497
13498   // First, clear all bits but the sign bit from the second operand (sign).
13499   CV[0] = ConstantFP::get(*Context,
13500                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13501   Constant *C = ConstantVector::get(CV);
13502   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13503   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13504
13505   // Perform all logic operations as 16-byte vectors because there are no
13506   // scalar FP logic instructions in SSE. This allows load folding of the
13507   // constants into the logic instructions.
13508   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13509   SDValue Mask1 =
13510       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13511                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13512                   false, false, false, 16);
13513   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13514   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13515
13516   // Next, clear the sign bit from the first operand (magnitude).
13517   // If it's a constant, we can clear it here.
13518   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13519     APFloat APF = Op0CN->getValueAPF();
13520     // If the magnitude is a positive zero, the sign bit alone is enough.
13521     if (APF.isPosZero())
13522       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13523                          DAG.getIntPtrConstant(0, dl));
13524     APF.clearSign();
13525     CV[0] = ConstantFP::get(*Context, APF);
13526   } else {
13527     CV[0] = ConstantFP::get(
13528         *Context,
13529         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13530   }
13531   C = ConstantVector::get(CV);
13532   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13533   SDValue Val =
13534       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13535                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13536                   false, false, false, 16);
13537   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13538   if (!isa<ConstantFPSDNode>(Op0)) {
13539     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13540     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13541   }
13542   // OR the magnitude value with the sign bit.
13543   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13544   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13545                      DAG.getIntPtrConstant(0, dl));
13546 }
13547
13548 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13549   SDValue N0 = Op.getOperand(0);
13550   SDLoc dl(Op);
13551   MVT VT = Op.getSimpleValueType();
13552
13553   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13554   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13555                                   DAG.getConstant(1, dl, VT));
13556   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13557 }
13558
13559 // Check whether an OR'd tree is PTEST-able.
13560 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13561                                       SelectionDAG &DAG) {
13562   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13563
13564   if (!Subtarget->hasSSE41())
13565     return SDValue();
13566
13567   if (!Op->hasOneUse())
13568     return SDValue();
13569
13570   SDNode *N = Op.getNode();
13571   SDLoc DL(N);
13572
13573   SmallVector<SDValue, 8> Opnds;
13574   DenseMap<SDValue, unsigned> VecInMap;
13575   SmallVector<SDValue, 8> VecIns;
13576   EVT VT = MVT::Other;
13577
13578   // Recognize a special case where a vector is casted into wide integer to
13579   // test all 0s.
13580   Opnds.push_back(N->getOperand(0));
13581   Opnds.push_back(N->getOperand(1));
13582
13583   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13584     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13585     // BFS traverse all OR'd operands.
13586     if (I->getOpcode() == ISD::OR) {
13587       Opnds.push_back(I->getOperand(0));
13588       Opnds.push_back(I->getOperand(1));
13589       // Re-evaluate the number of nodes to be traversed.
13590       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13591       continue;
13592     }
13593
13594     // Quit if a non-EXTRACT_VECTOR_ELT
13595     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13596       return SDValue();
13597
13598     // Quit if without a constant index.
13599     SDValue Idx = I->getOperand(1);
13600     if (!isa<ConstantSDNode>(Idx))
13601       return SDValue();
13602
13603     SDValue ExtractedFromVec = I->getOperand(0);
13604     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13605     if (M == VecInMap.end()) {
13606       VT = ExtractedFromVec.getValueType();
13607       // Quit if not 128/256-bit vector.
13608       if (!VT.is128BitVector() && !VT.is256BitVector())
13609         return SDValue();
13610       // Quit if not the same type.
13611       if (VecInMap.begin() != VecInMap.end() &&
13612           VT != VecInMap.begin()->first.getValueType())
13613         return SDValue();
13614       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13615       VecIns.push_back(ExtractedFromVec);
13616     }
13617     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13618   }
13619
13620   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13621          "Not extracted from 128-/256-bit vector.");
13622
13623   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13624
13625   for (DenseMap<SDValue, unsigned>::const_iterator
13626         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13627     // Quit if not all elements are used.
13628     if (I->second != FullMask)
13629       return SDValue();
13630   }
13631
13632   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13633
13634   // Cast all vectors into TestVT for PTEST.
13635   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13636     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13637
13638   // If more than one full vectors are evaluated, OR them first before PTEST.
13639   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13640     // Each iteration will OR 2 nodes and append the result until there is only
13641     // 1 node left, i.e. the final OR'd value of all vectors.
13642     SDValue LHS = VecIns[Slot];
13643     SDValue RHS = VecIns[Slot + 1];
13644     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13645   }
13646
13647   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13648                      VecIns.back(), VecIns.back());
13649 }
13650
13651 /// \brief return true if \c Op has a use that doesn't just read flags.
13652 static bool hasNonFlagsUse(SDValue Op) {
13653   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13654        ++UI) {
13655     SDNode *User = *UI;
13656     unsigned UOpNo = UI.getOperandNo();
13657     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13658       // Look pass truncate.
13659       UOpNo = User->use_begin().getOperandNo();
13660       User = *User->use_begin();
13661     }
13662
13663     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13664         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13665       return true;
13666   }
13667   return false;
13668 }
13669
13670 /// Emit nodes that will be selected as "test Op0,Op0", or something
13671 /// equivalent.
13672 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13673                                     SelectionDAG &DAG) const {
13674   if (Op.getValueType() == MVT::i1) {
13675     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13676     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13677                        DAG.getConstant(0, dl, MVT::i8));
13678   }
13679   // CF and OF aren't always set the way we want. Determine which
13680   // of these we need.
13681   bool NeedCF = false;
13682   bool NeedOF = false;
13683   switch (X86CC) {
13684   default: break;
13685   case X86::COND_A: case X86::COND_AE:
13686   case X86::COND_B: case X86::COND_BE:
13687     NeedCF = true;
13688     break;
13689   case X86::COND_G: case X86::COND_GE:
13690   case X86::COND_L: case X86::COND_LE:
13691   case X86::COND_O: case X86::COND_NO: {
13692     // Check if we really need to set the
13693     // Overflow flag. If NoSignedWrap is present
13694     // that is not actually needed.
13695     switch (Op->getOpcode()) {
13696     case ISD::ADD:
13697     case ISD::SUB:
13698     case ISD::MUL:
13699     case ISD::SHL: {
13700       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13701       if (BinNode->Flags.hasNoSignedWrap())
13702         break;
13703     }
13704     default:
13705       NeedOF = true;
13706       break;
13707     }
13708     break;
13709   }
13710   }
13711   // See if we can use the EFLAGS value from the operand instead of
13712   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13713   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13714   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13715     // Emit a CMP with 0, which is the TEST pattern.
13716     //if (Op.getValueType() == MVT::i1)
13717     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13718     //                     DAG.getConstant(0, MVT::i1));
13719     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13720                        DAG.getConstant(0, dl, Op.getValueType()));
13721   }
13722   unsigned Opcode = 0;
13723   unsigned NumOperands = 0;
13724
13725   // Truncate operations may prevent the merge of the SETCC instruction
13726   // and the arithmetic instruction before it. Attempt to truncate the operands
13727   // of the arithmetic instruction and use a reduced bit-width instruction.
13728   bool NeedTruncation = false;
13729   SDValue ArithOp = Op;
13730   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13731     SDValue Arith = Op->getOperand(0);
13732     // Both the trunc and the arithmetic op need to have one user each.
13733     if (Arith->hasOneUse())
13734       switch (Arith.getOpcode()) {
13735         default: break;
13736         case ISD::ADD:
13737         case ISD::SUB:
13738         case ISD::AND:
13739         case ISD::OR:
13740         case ISD::XOR: {
13741           NeedTruncation = true;
13742           ArithOp = Arith;
13743         }
13744       }
13745   }
13746
13747   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13748   // which may be the result of a CAST.  We use the variable 'Op', which is the
13749   // non-casted variable when we check for possible users.
13750   switch (ArithOp.getOpcode()) {
13751   case ISD::ADD:
13752     // Due to an isel shortcoming, be conservative if this add is likely to be
13753     // selected as part of a load-modify-store instruction. When the root node
13754     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13755     // uses of other nodes in the match, such as the ADD in this case. This
13756     // leads to the ADD being left around and reselected, with the result being
13757     // two adds in the output.  Alas, even if none our users are stores, that
13758     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13759     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13760     // climbing the DAG back to the root, and it doesn't seem to be worth the
13761     // effort.
13762     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13763          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13764       if (UI->getOpcode() != ISD::CopyToReg &&
13765           UI->getOpcode() != ISD::SETCC &&
13766           UI->getOpcode() != ISD::STORE)
13767         goto default_case;
13768
13769     if (ConstantSDNode *C =
13770         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13771       // An add of one will be selected as an INC.
13772       if (C->isOne() && !Subtarget->slowIncDec()) {
13773         Opcode = X86ISD::INC;
13774         NumOperands = 1;
13775         break;
13776       }
13777
13778       // An add of negative one (subtract of one) will be selected as a DEC.
13779       if (C->isAllOnesValue() && !Subtarget->slowIncDec()) {
13780         Opcode = X86ISD::DEC;
13781         NumOperands = 1;
13782         break;
13783       }
13784     }
13785
13786     // Otherwise use a regular EFLAGS-setting add.
13787     Opcode = X86ISD::ADD;
13788     NumOperands = 2;
13789     break;
13790   case ISD::SHL:
13791   case ISD::SRL:
13792     // If we have a constant logical shift that's only used in a comparison
13793     // against zero turn it into an equivalent AND. This allows turning it into
13794     // a TEST instruction later.
13795     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13796         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13797       EVT VT = Op.getValueType();
13798       unsigned BitWidth = VT.getSizeInBits();
13799       unsigned ShAmt = Op->getConstantOperandVal(1);
13800       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13801         break;
13802       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13803                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13804                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13805       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13806         break;
13807       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13808                                 DAG.getConstant(Mask, dl, VT));
13809       DAG.ReplaceAllUsesWith(Op, New);
13810       Op = New;
13811     }
13812     break;
13813
13814   case ISD::AND:
13815     // If the primary and result isn't used, don't bother using X86ISD::AND,
13816     // because a TEST instruction will be better.
13817     if (!hasNonFlagsUse(Op))
13818       break;
13819     // FALL THROUGH
13820   case ISD::SUB:
13821   case ISD::OR:
13822   case ISD::XOR:
13823     // Due to the ISEL shortcoming noted above, be conservative if this op is
13824     // likely to be selected as part of a load-modify-store instruction.
13825     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13826            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13827       if (UI->getOpcode() == ISD::STORE)
13828         goto default_case;
13829
13830     // Otherwise use a regular EFLAGS-setting instruction.
13831     switch (ArithOp.getOpcode()) {
13832     default: llvm_unreachable("unexpected operator!");
13833     case ISD::SUB: Opcode = X86ISD::SUB; break;
13834     case ISD::XOR: Opcode = X86ISD::XOR; break;
13835     case ISD::AND: Opcode = X86ISD::AND; break;
13836     case ISD::OR: {
13837       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13838         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13839         if (EFLAGS.getNode())
13840           return EFLAGS;
13841       }
13842       Opcode = X86ISD::OR;
13843       break;
13844     }
13845     }
13846
13847     NumOperands = 2;
13848     break;
13849   case X86ISD::ADD:
13850   case X86ISD::SUB:
13851   case X86ISD::INC:
13852   case X86ISD::DEC:
13853   case X86ISD::OR:
13854   case X86ISD::XOR:
13855   case X86ISD::AND:
13856     return SDValue(Op.getNode(), 1);
13857   default:
13858   default_case:
13859     break;
13860   }
13861
13862   // If we found that truncation is beneficial, perform the truncation and
13863   // update 'Op'.
13864   if (NeedTruncation) {
13865     EVT VT = Op.getValueType();
13866     SDValue WideVal = Op->getOperand(0);
13867     EVT WideVT = WideVal.getValueType();
13868     unsigned ConvertedOp = 0;
13869     // Use a target machine opcode to prevent further DAGCombine
13870     // optimizations that may separate the arithmetic operations
13871     // from the setcc node.
13872     switch (WideVal.getOpcode()) {
13873       default: break;
13874       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13875       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13876       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13877       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13878       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13879     }
13880
13881     if (ConvertedOp) {
13882       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13883       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13884         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13885         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13886         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13887       }
13888     }
13889   }
13890
13891   if (Opcode == 0)
13892     // Emit a CMP with 0, which is the TEST pattern.
13893     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13894                        DAG.getConstant(0, dl, Op.getValueType()));
13895
13896   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13897   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13898
13899   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13900   DAG.ReplaceAllUsesWith(Op, New);
13901   return SDValue(New.getNode(), 1);
13902 }
13903
13904 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13905 /// equivalent.
13906 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13907                                    SDLoc dl, SelectionDAG &DAG) const {
13908   if (isNullConstant(Op1))
13909     return EmitTest(Op0, X86CC, dl, DAG);
13910
13911   assert(!(isa<ConstantSDNode>(Op1) && Op0.getValueType() == MVT::i1) &&
13912          "Unexpected comparison operation for MVT::i1 operands");
13913
13914   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13915        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13916     // Do the comparison at i32 if it's smaller, besides the Atom case.
13917     // This avoids subregister aliasing issues. Keep the smaller reference
13918     // if we're optimizing for size, however, as that'll allow better folding
13919     // of memory operations.
13920     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13921         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13922         !Subtarget->isAtom()) {
13923       unsigned ExtendOp =
13924           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13925       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13926       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13927     }
13928     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13929     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13930     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13931                               Op0, Op1);
13932     return SDValue(Sub.getNode(), 1);
13933   }
13934   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13935 }
13936
13937 /// Convert a comparison if required by the subtarget.
13938 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13939                                                  SelectionDAG &DAG) const {
13940   // If the subtarget does not support the FUCOMI instruction, floating-point
13941   // comparisons have to be converted.
13942   if (Subtarget->hasCMov() ||
13943       Cmp.getOpcode() != X86ISD::CMP ||
13944       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13945       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13946     return Cmp;
13947
13948   // The instruction selector will select an FUCOM instruction instead of
13949   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13950   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13951   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13952   SDLoc dl(Cmp);
13953   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13954   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13955   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13956                             DAG.getConstant(8, dl, MVT::i8));
13957   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13958
13959   // Some 64-bit targets lack SAHF support, but they do support FCOMI.
13960   assert(Subtarget->hasLAHFSAHF() && "Target doesn't support SAHF or FCOMI?");
13961   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13962 }
13963
13964 /// The minimum architected relative accuracy is 2^-12. We need one
13965 /// Newton-Raphson step to have a good float result (24 bits of precision).
13966 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13967                                             DAGCombinerInfo &DCI,
13968                                             unsigned &RefinementSteps,
13969                                             bool &UseOneConstNR) const {
13970   EVT VT = Op.getValueType();
13971   const char *RecipOp;
13972
13973   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13974   // TODO: Add support for AVX512 (v16f32).
13975   // It is likely not profitable to do this for f64 because a double-precision
13976   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13977   // instructions: convert to single, rsqrtss, convert back to double, refine
13978   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13979   // along with FMA, this could be a throughput win.
13980   if (VT == MVT::f32 && Subtarget->hasSSE1())
13981     RecipOp = "sqrtf";
13982   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13983            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13984     RecipOp = "vec-sqrtf";
13985   else
13986     return SDValue();
13987
13988   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13989   if (!Recips.isEnabled(RecipOp))
13990     return SDValue();
13991
13992   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13993   UseOneConstNR = false;
13994   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13995 }
13996
13997 /// The minimum architected relative accuracy is 2^-12. We need one
13998 /// Newton-Raphson step to have a good float result (24 bits of precision).
13999 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
14000                                             DAGCombinerInfo &DCI,
14001                                             unsigned &RefinementSteps) const {
14002   EVT VT = Op.getValueType();
14003   const char *RecipOp;
14004
14005   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
14006   // TODO: Add support for AVX512 (v16f32).
14007   // It is likely not profitable to do this for f64 because a double-precision
14008   // reciprocal estimate with refinement on x86 prior to FMA requires
14009   // 15 instructions: convert to single, rcpss, convert back to double, refine
14010   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
14011   // along with FMA, this could be a throughput win.
14012   if (VT == MVT::f32 && Subtarget->hasSSE1())
14013     RecipOp = "divf";
14014   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14015            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14016     RecipOp = "vec-divf";
14017   else
14018     return SDValue();
14019
14020   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14021   if (!Recips.isEnabled(RecipOp))
14022     return SDValue();
14023
14024   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14025   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
14026 }
14027
14028 /// If we have at least two divisions that use the same divisor, convert to
14029 /// multplication by a reciprocal. This may need to be adjusted for a given
14030 /// CPU if a division's cost is not at least twice the cost of a multiplication.
14031 /// This is because we still need one division to calculate the reciprocal and
14032 /// then we need two multiplies by that reciprocal as replacements for the
14033 /// original divisions.
14034 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
14035   return 2;
14036 }
14037
14038 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
14039 /// if it's possible.
14040 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
14041                                      SDLoc dl, SelectionDAG &DAG) const {
14042   SDValue Op0 = And.getOperand(0);
14043   SDValue Op1 = And.getOperand(1);
14044   if (Op0.getOpcode() == ISD::TRUNCATE)
14045     Op0 = Op0.getOperand(0);
14046   if (Op1.getOpcode() == ISD::TRUNCATE)
14047     Op1 = Op1.getOperand(0);
14048
14049   SDValue LHS, RHS;
14050   if (Op1.getOpcode() == ISD::SHL)
14051     std::swap(Op0, Op1);
14052   if (Op0.getOpcode() == ISD::SHL) {
14053     if (isOneConstant(Op0.getOperand(0))) {
14054         // If we looked past a truncate, check that it's only truncating away
14055         // known zeros.
14056         unsigned BitWidth = Op0.getValueSizeInBits();
14057         unsigned AndBitWidth = And.getValueSizeInBits();
14058         if (BitWidth > AndBitWidth) {
14059           APInt Zeros, Ones;
14060           DAG.computeKnownBits(Op0, Zeros, Ones);
14061           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
14062             return SDValue();
14063         }
14064         LHS = Op1;
14065         RHS = Op0.getOperand(1);
14066       }
14067   } else if (Op1.getOpcode() == ISD::Constant) {
14068     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
14069     uint64_t AndRHSVal = AndRHS->getZExtValue();
14070     SDValue AndLHS = Op0;
14071
14072     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
14073       LHS = AndLHS.getOperand(0);
14074       RHS = AndLHS.getOperand(1);
14075     }
14076
14077     // Use BT if the immediate can't be encoded in a TEST instruction.
14078     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14079       LHS = AndLHS;
14080       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14081     }
14082   }
14083
14084   if (LHS.getNode()) {
14085     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14086     // instruction.  Since the shift amount is in-range-or-undefined, we know
14087     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14088     // the encoding for the i16 version is larger than the i32 version.
14089     // Also promote i16 to i32 for performance / code size reason.
14090     if (LHS.getValueType() == MVT::i8 ||
14091         LHS.getValueType() == MVT::i16)
14092       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14093
14094     // If the operand types disagree, extend the shift amount to match.  Since
14095     // BT ignores high bits (like shifts) we can use anyextend.
14096     if (LHS.getValueType() != RHS.getValueType())
14097       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14098
14099     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14100     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14101     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14102                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14103   }
14104
14105   return SDValue();
14106 }
14107
14108 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14109 /// mask CMPs.
14110 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14111                               SDValue &Op1) {
14112   unsigned SSECC;
14113   bool Swap = false;
14114
14115   // SSE Condition code mapping:
14116   //  0 - EQ
14117   //  1 - LT
14118   //  2 - LE
14119   //  3 - UNORD
14120   //  4 - NEQ
14121   //  5 - NLT
14122   //  6 - NLE
14123   //  7 - ORD
14124   switch (SetCCOpcode) {
14125   default: llvm_unreachable("Unexpected SETCC condition");
14126   case ISD::SETOEQ:
14127   case ISD::SETEQ:  SSECC = 0; break;
14128   case ISD::SETOGT:
14129   case ISD::SETGT:  Swap = true; // Fallthrough
14130   case ISD::SETLT:
14131   case ISD::SETOLT: SSECC = 1; break;
14132   case ISD::SETOGE:
14133   case ISD::SETGE:  Swap = true; // Fallthrough
14134   case ISD::SETLE:
14135   case ISD::SETOLE: SSECC = 2; break;
14136   case ISD::SETUO:  SSECC = 3; break;
14137   case ISD::SETUNE:
14138   case ISD::SETNE:  SSECC = 4; break;
14139   case ISD::SETULE: Swap = true; // Fallthrough
14140   case ISD::SETUGE: SSECC = 5; break;
14141   case ISD::SETULT: Swap = true; // Fallthrough
14142   case ISD::SETUGT: SSECC = 6; break;
14143   case ISD::SETO:   SSECC = 7; break;
14144   case ISD::SETUEQ:
14145   case ISD::SETONE: SSECC = 8; break;
14146   }
14147   if (Swap)
14148     std::swap(Op0, Op1);
14149
14150   return SSECC;
14151 }
14152
14153 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14154 // ones, and then concatenate the result back.
14155 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14156   MVT VT = Op.getSimpleValueType();
14157
14158   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14159          "Unsupported value type for operation");
14160
14161   unsigned NumElems = VT.getVectorNumElements();
14162   SDLoc dl(Op);
14163   SDValue CC = Op.getOperand(2);
14164
14165   // Extract the LHS vectors
14166   SDValue LHS = Op.getOperand(0);
14167   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14168   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14169
14170   // Extract the RHS vectors
14171   SDValue RHS = Op.getOperand(1);
14172   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14173   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14174
14175   // Issue the operation on the smaller types and concatenate the result back
14176   MVT EltVT = VT.getVectorElementType();
14177   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14178   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14179                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14180                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14181 }
14182
14183 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14184   SDValue Op0 = Op.getOperand(0);
14185   SDValue Op1 = Op.getOperand(1);
14186   SDValue CC = Op.getOperand(2);
14187   MVT VT = Op.getSimpleValueType();
14188   SDLoc dl(Op);
14189
14190   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14191          "Unexpected type for boolean compare operation");
14192   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14193   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14194                                DAG.getConstant(-1, dl, VT));
14195   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14196                                DAG.getConstant(-1, dl, VT));
14197   switch (SetCCOpcode) {
14198   default: llvm_unreachable("Unexpected SETCC condition");
14199   case ISD::SETEQ:
14200     // (x == y) -> ~(x ^ y)
14201     return DAG.getNode(ISD::XOR, dl, VT,
14202                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14203                        DAG.getConstant(-1, dl, VT));
14204   case ISD::SETNE:
14205     // (x != y) -> (x ^ y)
14206     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14207   case ISD::SETUGT:
14208   case ISD::SETGT:
14209     // (x > y) -> (x & ~y)
14210     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14211   case ISD::SETULT:
14212   case ISD::SETLT:
14213     // (x < y) -> (~x & y)
14214     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14215   case ISD::SETULE:
14216   case ISD::SETLE:
14217     // (x <= y) -> (~x | y)
14218     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14219   case ISD::SETUGE:
14220   case ISD::SETGE:
14221     // (x >=y) -> (x | ~y)
14222     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14223   }
14224 }
14225
14226 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14227                                      const X86Subtarget *Subtarget) {
14228   SDValue Op0 = Op.getOperand(0);
14229   SDValue Op1 = Op.getOperand(1);
14230   SDValue CC = Op.getOperand(2);
14231   MVT VT = Op.getSimpleValueType();
14232   SDLoc dl(Op);
14233
14234   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14235          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14236          "Cannot set masked compare for this operation");
14237
14238   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14239   unsigned  Opc = 0;
14240   bool Unsigned = false;
14241   bool Swap = false;
14242   unsigned SSECC;
14243   switch (SetCCOpcode) {
14244   default: llvm_unreachable("Unexpected SETCC condition");
14245   case ISD::SETNE:  SSECC = 4; break;
14246   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14247   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14248   case ISD::SETLT:  Swap = true; //fall-through
14249   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14250   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14251   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14252   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14253   case ISD::SETULE: Unsigned = true; //fall-through
14254   case ISD::SETLE:  SSECC = 2; break;
14255   }
14256
14257   if (Swap)
14258     std::swap(Op0, Op1);
14259   if (Opc)
14260     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14261   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14262   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14263                      DAG.getConstant(SSECC, dl, MVT::i8));
14264 }
14265
14266 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14267 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14268 /// return an empty value.
14269 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14270 {
14271   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14272   if (!BV)
14273     return SDValue();
14274
14275   MVT VT = Op1.getSimpleValueType();
14276   MVT EVT = VT.getVectorElementType();
14277   unsigned n = VT.getVectorNumElements();
14278   SmallVector<SDValue, 8> ULTOp1;
14279
14280   for (unsigned i = 0; i < n; ++i) {
14281     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14282     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14283       return SDValue();
14284
14285     // Avoid underflow.
14286     APInt Val = Elt->getAPIntValue();
14287     if (Val == 0)
14288       return SDValue();
14289
14290     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14291   }
14292
14293   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14294 }
14295
14296 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14297                            SelectionDAG &DAG) {
14298   SDValue Op0 = Op.getOperand(0);
14299   SDValue Op1 = Op.getOperand(1);
14300   SDValue CC = Op.getOperand(2);
14301   MVT VT = Op.getSimpleValueType();
14302   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14303   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14304   SDLoc dl(Op);
14305
14306   if (isFP) {
14307 #ifndef NDEBUG
14308     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14309     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14310 #endif
14311
14312     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14313     unsigned Opc = X86ISD::CMPP;
14314     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14315       assert(VT.getVectorNumElements() <= 16);
14316       Opc = X86ISD::CMPM;
14317     }
14318     // In the two special cases we can't handle, emit two comparisons.
14319     if (SSECC == 8) {
14320       unsigned CC0, CC1;
14321       unsigned CombineOpc;
14322       if (SetCCOpcode == ISD::SETUEQ) {
14323         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14324       } else {
14325         assert(SetCCOpcode == ISD::SETONE);
14326         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14327       }
14328
14329       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14330                                  DAG.getConstant(CC0, dl, MVT::i8));
14331       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14332                                  DAG.getConstant(CC1, dl, MVT::i8));
14333       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14334     }
14335     // Handle all other FP comparisons here.
14336     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14337                        DAG.getConstant(SSECC, dl, MVT::i8));
14338   }
14339
14340   MVT VTOp0 = Op0.getSimpleValueType();
14341   assert(VTOp0 == Op1.getSimpleValueType() &&
14342          "Expected operands with same type!");
14343   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14344          "Invalid number of packed elements for source and destination!");
14345
14346   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14347     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14348     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14349     // legalizer firstly checks if the first operand in input to the setcc has
14350     // a legal type. If so, then it promotes the return type to that same type.
14351     // Otherwise, the return type is promoted to the 'next legal type' which,
14352     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14353     //
14354     // We reach this code only if the following two conditions are met:
14355     // 1. Both return type and operand type have been promoted to wider types
14356     //    by the type legalizer.
14357     // 2. The original operand type has been promoted to a 256-bit vector.
14358     //
14359     // Note that condition 2. only applies for AVX targets.
14360     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14361     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14362   }
14363
14364   // The non-AVX512 code below works under the assumption that source and
14365   // destination types are the same.
14366   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14367          "Value types for source and destination must be the same!");
14368
14369   // Break 256-bit integer vector compare into smaller ones.
14370   if (VT.is256BitVector() && !Subtarget->hasInt256())
14371     return Lower256IntVSETCC(Op, DAG);
14372
14373   MVT OpVT = Op1.getSimpleValueType();
14374   if (OpVT.getVectorElementType() == MVT::i1)
14375     return LowerBoolVSETCC_AVX512(Op, DAG);
14376
14377   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14378   if (Subtarget->hasAVX512()) {
14379     if (Op1.getSimpleValueType().is512BitVector() ||
14380         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14381         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14382       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14383
14384     // In AVX-512 architecture setcc returns mask with i1 elements,
14385     // But there is no compare instruction for i8 and i16 elements in KNL.
14386     // We are not talking about 512-bit operands in this case, these
14387     // types are illegal.
14388     if (MaskResult &&
14389         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14390          OpVT.getVectorElementType().getSizeInBits() >= 8))
14391       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14392                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14393   }
14394
14395   // Lower using XOP integer comparisons.
14396   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14397        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14398     // Translate compare code to XOP PCOM compare mode.
14399     unsigned CmpMode = 0;
14400     switch (SetCCOpcode) {
14401     default: llvm_unreachable("Unexpected SETCC condition");
14402     case ISD::SETULT:
14403     case ISD::SETLT: CmpMode = 0x00; break;
14404     case ISD::SETULE:
14405     case ISD::SETLE: CmpMode = 0x01; break;
14406     case ISD::SETUGT:
14407     case ISD::SETGT: CmpMode = 0x02; break;
14408     case ISD::SETUGE:
14409     case ISD::SETGE: CmpMode = 0x03; break;
14410     case ISD::SETEQ: CmpMode = 0x04; break;
14411     case ISD::SETNE: CmpMode = 0x05; break;
14412     }
14413
14414     // Are we comparing unsigned or signed integers?
14415     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14416       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14417
14418     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14419                        DAG.getConstant(CmpMode, dl, MVT::i8));
14420   }
14421
14422   // We are handling one of the integer comparisons here.  Since SSE only has
14423   // GT and EQ comparisons for integer, swapping operands and multiple
14424   // operations may be required for some comparisons.
14425   unsigned Opc;
14426   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14427   bool Subus = false;
14428
14429   switch (SetCCOpcode) {
14430   default: llvm_unreachable("Unexpected SETCC condition");
14431   case ISD::SETNE:  Invert = true;
14432   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14433   case ISD::SETLT:  Swap = true;
14434   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14435   case ISD::SETGE:  Swap = true;
14436   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14437                     Invert = true; break;
14438   case ISD::SETULT: Swap = true;
14439   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14440                     FlipSigns = true; break;
14441   case ISD::SETUGE: Swap = true;
14442   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14443                     FlipSigns = true; Invert = true; break;
14444   }
14445
14446   // Special case: Use min/max operations for SETULE/SETUGE
14447   MVT VET = VT.getVectorElementType();
14448   bool hasMinMax =
14449        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14450     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14451
14452   if (hasMinMax) {
14453     switch (SetCCOpcode) {
14454     default: break;
14455     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14456     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14457     }
14458
14459     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14460   }
14461
14462   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14463   if (!MinMax && hasSubus) {
14464     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14465     // Op0 u<= Op1:
14466     //   t = psubus Op0, Op1
14467     //   pcmpeq t, <0..0>
14468     switch (SetCCOpcode) {
14469     default: break;
14470     case ISD::SETULT: {
14471       // If the comparison is against a constant we can turn this into a
14472       // setule.  With psubus, setule does not require a swap.  This is
14473       // beneficial because the constant in the register is no longer
14474       // destructed as the destination so it can be hoisted out of a loop.
14475       // Only do this pre-AVX since vpcmp* is no longer destructive.
14476       if (Subtarget->hasAVX())
14477         break;
14478       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14479       if (ULEOp1.getNode()) {
14480         Op1 = ULEOp1;
14481         Subus = true; Invert = false; Swap = false;
14482       }
14483       break;
14484     }
14485     // Psubus is better than flip-sign because it requires no inversion.
14486     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14487     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14488     }
14489
14490     if (Subus) {
14491       Opc = X86ISD::SUBUS;
14492       FlipSigns = false;
14493     }
14494   }
14495
14496   if (Swap)
14497     std::swap(Op0, Op1);
14498
14499   // Check that the operation in question is available (most are plain SSE2,
14500   // but PCMPGTQ and PCMPEQQ have different requirements).
14501   if (VT == MVT::v2i64) {
14502     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14503       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14504
14505       // First cast everything to the right type.
14506       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14507       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14508
14509       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14510       // bits of the inputs before performing those operations. The lower
14511       // compare is always unsigned.
14512       SDValue SB;
14513       if (FlipSigns) {
14514         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14515       } else {
14516         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14517         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14518         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14519                          Sign, Zero, Sign, Zero);
14520       }
14521       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14522       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14523
14524       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14525       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14526       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14527
14528       // Create masks for only the low parts/high parts of the 64 bit integers.
14529       static const int MaskHi[] = { 1, 1, 3, 3 };
14530       static const int MaskLo[] = { 0, 0, 2, 2 };
14531       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14532       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14533       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14534
14535       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14536       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14537
14538       if (Invert)
14539         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14540
14541       return DAG.getBitcast(VT, Result);
14542     }
14543
14544     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14545       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14546       // pcmpeqd + pshufd + pand.
14547       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14548
14549       // First cast everything to the right type.
14550       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14551       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14552
14553       // Do the compare.
14554       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14555
14556       // Make sure the lower and upper halves are both all-ones.
14557       static const int Mask[] = { 1, 0, 3, 2 };
14558       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14559       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14560
14561       if (Invert)
14562         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14563
14564       return DAG.getBitcast(VT, Result);
14565     }
14566   }
14567
14568   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14569   // bits of the inputs before performing those operations.
14570   if (FlipSigns) {
14571     MVT EltVT = VT.getVectorElementType();
14572     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14573                                  VT);
14574     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14575     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14576   }
14577
14578   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14579
14580   // If the logical-not of the result is required, perform that now.
14581   if (Invert)
14582     Result = DAG.getNOT(dl, Result, VT);
14583
14584   if (MinMax)
14585     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14586
14587   if (Subus)
14588     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14589                          getZeroVector(VT, Subtarget, DAG, dl));
14590
14591   return Result;
14592 }
14593
14594 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14595
14596   MVT VT = Op.getSimpleValueType();
14597
14598   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14599
14600   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14601          && "SetCC type must be 8-bit or 1-bit integer");
14602   SDValue Op0 = Op.getOperand(0);
14603   SDValue Op1 = Op.getOperand(1);
14604   SDLoc dl(Op);
14605   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14606
14607   // Optimize to BT if possible.
14608   // Lower (X & (1 << N)) == 0 to BT(X, N).
14609   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14610   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14611   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14612       isNullConstant(Op1) &&
14613       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14614     if (SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG)) {
14615       if (VT == MVT::i1)
14616         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14617       return NewSetCC;
14618     }
14619   }
14620
14621   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14622   // these.
14623   if ((isOneConstant(Op1) || isNullConstant(Op1)) &&
14624       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14625
14626     // If the input is a setcc, then reuse the input setcc or use a new one with
14627     // the inverted condition.
14628     if (Op0.getOpcode() == X86ISD::SETCC) {
14629       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14630       bool Invert = (CC == ISD::SETNE) ^ isNullConstant(Op1);
14631       if (!Invert)
14632         return Op0;
14633
14634       CCode = X86::GetOppositeBranchCondition(CCode);
14635       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14636                                   DAG.getConstant(CCode, dl, MVT::i8),
14637                                   Op0.getOperand(1));
14638       if (VT == MVT::i1)
14639         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14640       return SetCC;
14641     }
14642   }
14643   if ((Op0.getValueType() == MVT::i1) && isOneConstant(Op1) &&
14644       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14645
14646     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14647     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14648   }
14649
14650   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14651   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14652   if (X86CC == X86::COND_INVALID)
14653     return SDValue();
14654
14655   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14656   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14657   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14658                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14659   if (VT == MVT::i1)
14660     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14661   return SetCC;
14662 }
14663
14664 SDValue X86TargetLowering::LowerSETCCE(SDValue Op, SelectionDAG &DAG) const {
14665   SDValue LHS = Op.getOperand(0);
14666   SDValue RHS = Op.getOperand(1);
14667   SDValue Carry = Op.getOperand(2);
14668   SDValue Cond = Op.getOperand(3);
14669   SDLoc DL(Op);
14670
14671   assert(LHS.getSimpleValueType().isInteger() && "SETCCE is integer only.");
14672   X86::CondCode CC = TranslateIntegerX86CC(cast<CondCodeSDNode>(Cond)->get());
14673
14674   assert(Carry.getOpcode() != ISD::CARRY_FALSE);
14675   SDVTList VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14676   SDValue Cmp = DAG.getNode(X86ISD::SBB, DL, VTs, LHS, RHS, Carry);
14677   return DAG.getNode(X86ISD::SETCC, DL, Op.getValueType(),
14678                      DAG.getConstant(CC, DL, MVT::i8), Cmp.getValue(1));
14679 }
14680
14681 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14682 static bool isX86LogicalCmp(SDValue Op) {
14683   unsigned Opc = Op.getNode()->getOpcode();
14684   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14685       Opc == X86ISD::SAHF)
14686     return true;
14687   if (Op.getResNo() == 1 &&
14688       (Opc == X86ISD::ADD ||
14689        Opc == X86ISD::SUB ||
14690        Opc == X86ISD::ADC ||
14691        Opc == X86ISD::SBB ||
14692        Opc == X86ISD::SMUL ||
14693        Opc == X86ISD::UMUL ||
14694        Opc == X86ISD::INC ||
14695        Opc == X86ISD::DEC ||
14696        Opc == X86ISD::OR ||
14697        Opc == X86ISD::XOR ||
14698        Opc == X86ISD::AND))
14699     return true;
14700
14701   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14702     return true;
14703
14704   return false;
14705 }
14706
14707 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14708   if (V.getOpcode() != ISD::TRUNCATE)
14709     return false;
14710
14711   SDValue VOp0 = V.getOperand(0);
14712   unsigned InBits = VOp0.getValueSizeInBits();
14713   unsigned Bits = V.getValueSizeInBits();
14714   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14715 }
14716
14717 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14718   bool addTest = true;
14719   SDValue Cond  = Op.getOperand(0);
14720   SDValue Op1 = Op.getOperand(1);
14721   SDValue Op2 = Op.getOperand(2);
14722   SDLoc DL(Op);
14723   MVT VT = Op1.getSimpleValueType();
14724   SDValue CC;
14725
14726   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14727   // are available or VBLENDV if AVX is available.
14728   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14729   if (Cond.getOpcode() == ISD::SETCC &&
14730       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14731        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14732       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14733     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14734     int SSECC = translateX86FSETCC(
14735         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14736
14737     if (SSECC != 8) {
14738       if (Subtarget->hasAVX512()) {
14739         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14740                                   DAG.getConstant(SSECC, DL, MVT::i8));
14741         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14742       }
14743
14744       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14745                                 DAG.getConstant(SSECC, DL, MVT::i8));
14746
14747       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14748       // of 3 logic instructions for size savings and potentially speed.
14749       // Unfortunately, there is no scalar form of VBLENDV.
14750
14751       // If either operand is a constant, don't try this. We can expect to
14752       // optimize away at least one of the logic instructions later in that
14753       // case, so that sequence would be faster than a variable blend.
14754
14755       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14756       // uses XMM0 as the selection register. That may need just as many
14757       // instructions as the AND/ANDN/OR sequence due to register moves, so
14758       // don't bother.
14759
14760       if (Subtarget->hasAVX() &&
14761           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14762
14763         // Convert to vectors, do a VSELECT, and convert back to scalar.
14764         // All of the conversions should be optimized away.
14765
14766         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14767         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14768         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14769         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14770
14771         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14772         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14773
14774         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14775
14776         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14777                            VSel, DAG.getIntPtrConstant(0, DL));
14778       }
14779       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14780       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14781       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14782     }
14783   }
14784
14785   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14786     SDValue Op1Scalar;
14787     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14788       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14789     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14790       Op1Scalar = Op1.getOperand(0);
14791     SDValue Op2Scalar;
14792     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14793       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14794     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14795       Op2Scalar = Op2.getOperand(0);
14796     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14797       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14798                                       Op1Scalar.getValueType(),
14799                                       Cond, Op1Scalar, Op2Scalar);
14800       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14801         return DAG.getBitcast(VT, newSelect);
14802       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14803       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14804                          DAG.getIntPtrConstant(0, DL));
14805     }
14806   }
14807
14808   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14809     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14810     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14811                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14812     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14813                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14814     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14815                                     Cond, Op1, Op2);
14816     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14817   }
14818
14819   if (Cond.getOpcode() == ISD::SETCC) {
14820     SDValue NewCond = LowerSETCC(Cond, DAG);
14821     if (NewCond.getNode())
14822       Cond = NewCond;
14823   }
14824
14825   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14826   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14827   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14828   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14829   if (Cond.getOpcode() == X86ISD::SETCC &&
14830       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14831       isNullConstant(Cond.getOperand(1).getOperand(1))) {
14832     SDValue Cmp = Cond.getOperand(1);
14833
14834     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14835
14836     if ((isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
14837         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14838       SDValue Y = isAllOnesConstant(Op2) ? Op1 : Op2;
14839
14840       SDValue CmpOp0 = Cmp.getOperand(0);
14841       // Apply further optimizations for special cases
14842       // (select (x != 0), -1, 0) -> neg & sbb
14843       // (select (x == 0), 0, -1) -> neg & sbb
14844       if (isNullConstant(Y) &&
14845             (isAllOnesConstant(Op1) == (CondCode == X86::COND_NE))) {
14846           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14847           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14848                                     DAG.getConstant(0, DL,
14849                                                     CmpOp0.getValueType()),
14850                                     CmpOp0);
14851           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14852                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14853                                     SDValue(Neg.getNode(), 1));
14854           return Res;
14855         }
14856
14857       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14858                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14859       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14860
14861       SDValue Res =   // Res = 0 or -1.
14862         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14863                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14864
14865       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_E))
14866         Res = DAG.getNOT(DL, Res, Res.getValueType());
14867
14868       if (!isNullConstant(Op2))
14869         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14870       return Res;
14871     }
14872   }
14873
14874   // Look past (and (setcc_carry (cmp ...)), 1).
14875   if (Cond.getOpcode() == ISD::AND &&
14876       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
14877       isOneConstant(Cond.getOperand(1)))
14878     Cond = Cond.getOperand(0);
14879
14880   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14881   // setting operand in place of the X86ISD::SETCC.
14882   unsigned CondOpcode = Cond.getOpcode();
14883   if (CondOpcode == X86ISD::SETCC ||
14884       CondOpcode == X86ISD::SETCC_CARRY) {
14885     CC = Cond.getOperand(0);
14886
14887     SDValue Cmp = Cond.getOperand(1);
14888     unsigned Opc = Cmp.getOpcode();
14889     MVT VT = Op.getSimpleValueType();
14890
14891     bool IllegalFPCMov = false;
14892     if (VT.isFloatingPoint() && !VT.isVector() &&
14893         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14894       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14895
14896     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14897         Opc == X86ISD::BT) { // FIXME
14898       Cond = Cmp;
14899       addTest = false;
14900     }
14901   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14902              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14903              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14904               Cond.getOperand(0).getValueType() != MVT::i8)) {
14905     SDValue LHS = Cond.getOperand(0);
14906     SDValue RHS = Cond.getOperand(1);
14907     unsigned X86Opcode;
14908     unsigned X86Cond;
14909     SDVTList VTs;
14910     switch (CondOpcode) {
14911     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14912     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14913     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14914     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14915     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14916     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14917     default: llvm_unreachable("unexpected overflowing operator");
14918     }
14919     if (CondOpcode == ISD::UMULO)
14920       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14921                           MVT::i32);
14922     else
14923       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14924
14925     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14926
14927     if (CondOpcode == ISD::UMULO)
14928       Cond = X86Op.getValue(2);
14929     else
14930       Cond = X86Op.getValue(1);
14931
14932     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14933     addTest = false;
14934   }
14935
14936   if (addTest) {
14937     // Look past the truncate if the high bits are known zero.
14938     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14939       Cond = Cond.getOperand(0);
14940
14941     // We know the result of AND is compared against zero. Try to match
14942     // it to BT.
14943     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14944       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG)) {
14945         CC = NewSetCC.getOperand(0);
14946         Cond = NewSetCC.getOperand(1);
14947         addTest = false;
14948       }
14949     }
14950   }
14951
14952   if (addTest) {
14953     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14954     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14955   }
14956
14957   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14958   // a <  b ?  0 : -1 -> RES = setcc_carry
14959   // a >= b ? -1 :  0 -> RES = setcc_carry
14960   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14961   if (Cond.getOpcode() == X86ISD::SUB) {
14962     Cond = ConvertCmpIfNecessary(Cond, DAG);
14963     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14964
14965     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14966         (isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
14967         (isNullConstant(Op1) || isNullConstant(Op2))) {
14968       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14969                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14970                                 Cond);
14971       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_B))
14972         return DAG.getNOT(DL, Res, Res.getValueType());
14973       return Res;
14974     }
14975   }
14976
14977   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14978   // widen the cmov and push the truncate through. This avoids introducing a new
14979   // branch during isel and doesn't add any extensions.
14980   if (Op.getValueType() == MVT::i8 &&
14981       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14982     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14983     if (T1.getValueType() == T2.getValueType() &&
14984         // Blacklist CopyFromReg to avoid partial register stalls.
14985         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14986       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14987       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14988       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14989     }
14990   }
14991
14992   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14993   // condition is true.
14994   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14995   SDValue Ops[] = { Op2, Op1, CC, Cond };
14996   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14997 }
14998
14999 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
15000                                        const X86Subtarget *Subtarget,
15001                                        SelectionDAG &DAG) {
15002   MVT VT = Op->getSimpleValueType(0);
15003   SDValue In = Op->getOperand(0);
15004   MVT InVT = In.getSimpleValueType();
15005   MVT VTElt = VT.getVectorElementType();
15006   MVT InVTElt = InVT.getVectorElementType();
15007   SDLoc dl(Op);
15008
15009   // SKX processor
15010   if ((InVTElt == MVT::i1) &&
15011       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
15012         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
15013
15014        ((Subtarget->hasBWI() && VT.is512BitVector() &&
15015         VTElt.getSizeInBits() <= 16)) ||
15016
15017        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
15018         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
15019
15020        ((Subtarget->hasDQI() && VT.is512BitVector() &&
15021         VTElt.getSizeInBits() >= 32))))
15022     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15023
15024   unsigned int NumElts = VT.getVectorNumElements();
15025
15026   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
15027     return SDValue();
15028
15029   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
15030     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
15031       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
15032     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15033   }
15034
15035   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
15036   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
15037   SDValue NegOne =
15038    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
15039                    ExtVT);
15040   SDValue Zero =
15041    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
15042
15043   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
15044   if (VT.is512BitVector())
15045     return V;
15046   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
15047 }
15048
15049 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
15050                                              const X86Subtarget *Subtarget,
15051                                              SelectionDAG &DAG) {
15052   SDValue In = Op->getOperand(0);
15053   MVT VT = Op->getSimpleValueType(0);
15054   MVT InVT = In.getSimpleValueType();
15055   assert(VT.getSizeInBits() == InVT.getSizeInBits());
15056
15057   MVT InSVT = InVT.getVectorElementType();
15058   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
15059
15060   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
15061     return SDValue();
15062   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
15063     return SDValue();
15064
15065   SDLoc dl(Op);
15066
15067   // SSE41 targets can use the pmovsx* instructions directly.
15068   if (Subtarget->hasSSE41())
15069     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15070
15071   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
15072   SDValue Curr = In;
15073   MVT CurrVT = InVT;
15074
15075   // As SRAI is only available on i16/i32 types, we expand only up to i32
15076   // and handle i64 separately.
15077   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
15078     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15079     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15080     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15081     Curr = DAG.getBitcast(CurrVT, Curr);
15082   }
15083
15084   SDValue SignExt = Curr;
15085   if (CurrVT != InVT) {
15086     unsigned SignExtShift =
15087         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
15088     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15089                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15090   }
15091
15092   if (CurrVT == VT)
15093     return SignExt;
15094
15095   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15096     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15097                                DAG.getConstant(31, dl, MVT::i8));
15098     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15099     return DAG.getBitcast(VT, Ext);
15100   }
15101
15102   return SDValue();
15103 }
15104
15105 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15106                                 SelectionDAG &DAG) {
15107   MVT VT = Op->getSimpleValueType(0);
15108   SDValue In = Op->getOperand(0);
15109   MVT InVT = In.getSimpleValueType();
15110   SDLoc dl(Op);
15111
15112   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15113     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15114
15115   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15116       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15117       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15118     return SDValue();
15119
15120   if (Subtarget->hasInt256())
15121     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15122
15123   // Optimize vectors in AVX mode
15124   // Sign extend  v8i16 to v8i32 and
15125   //              v4i32 to v4i64
15126   //
15127   // Divide input vector into two parts
15128   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15129   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15130   // concat the vectors to original VT
15131
15132   unsigned NumElems = InVT.getVectorNumElements();
15133   SDValue Undef = DAG.getUNDEF(InVT);
15134
15135   SmallVector<int,8> ShufMask1(NumElems, -1);
15136   for (unsigned i = 0; i != NumElems/2; ++i)
15137     ShufMask1[i] = i;
15138
15139   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15140
15141   SmallVector<int,8> ShufMask2(NumElems, -1);
15142   for (unsigned i = 0; i != NumElems/2; ++i)
15143     ShufMask2[i] = i + NumElems/2;
15144
15145   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15146
15147   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15148                                 VT.getVectorNumElements()/2);
15149
15150   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15151   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15152
15153   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15154 }
15155
15156 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15157 // may emit an illegal shuffle but the expansion is still better than scalar
15158 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15159 // we'll emit a shuffle and a arithmetic shift.
15160 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15161 // TODO: It is possible to support ZExt by zeroing the undef values during
15162 // the shuffle phase or after the shuffle.
15163 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15164                                  SelectionDAG &DAG) {
15165   MVT RegVT = Op.getSimpleValueType();
15166   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15167   assert(RegVT.isInteger() &&
15168          "We only custom lower integer vector sext loads.");
15169
15170   // Nothing useful we can do without SSE2 shuffles.
15171   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15172
15173   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15174   SDLoc dl(Ld);
15175   EVT MemVT = Ld->getMemoryVT();
15176   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15177   unsigned RegSz = RegVT.getSizeInBits();
15178
15179   ISD::LoadExtType Ext = Ld->getExtensionType();
15180
15181   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15182          && "Only anyext and sext are currently implemented.");
15183   assert(MemVT != RegVT && "Cannot extend to the same type");
15184   assert(MemVT.isVector() && "Must load a vector from memory");
15185
15186   unsigned NumElems = RegVT.getVectorNumElements();
15187   unsigned MemSz = MemVT.getSizeInBits();
15188   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15189
15190   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15191     // The only way in which we have a legal 256-bit vector result but not the
15192     // integer 256-bit operations needed to directly lower a sextload is if we
15193     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15194     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15195     // correctly legalized. We do this late to allow the canonical form of
15196     // sextload to persist throughout the rest of the DAG combiner -- it wants
15197     // to fold together any extensions it can, and so will fuse a sign_extend
15198     // of an sextload into a sextload targeting a wider value.
15199     SDValue Load;
15200     if (MemSz == 128) {
15201       // Just switch this to a normal load.
15202       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15203                                        "it must be a legal 128-bit vector "
15204                                        "type!");
15205       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15206                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15207                   Ld->isInvariant(), Ld->getAlignment());
15208     } else {
15209       assert(MemSz < 128 &&
15210              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15211       // Do an sext load to a 128-bit vector type. We want to use the same
15212       // number of elements, but elements half as wide. This will end up being
15213       // recursively lowered by this routine, but will succeed as we definitely
15214       // have all the necessary features if we're using AVX1.
15215       EVT HalfEltVT =
15216           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15217       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15218       Load =
15219           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15220                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15221                          Ld->isNonTemporal(), Ld->isInvariant(),
15222                          Ld->getAlignment());
15223     }
15224
15225     // Replace chain users with the new chain.
15226     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15227     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15228
15229     // Finally, do a normal sign-extend to the desired register.
15230     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15231   }
15232
15233   // All sizes must be a power of two.
15234   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15235          "Non-power-of-two elements are not custom lowered!");
15236
15237   // Attempt to load the original value using scalar loads.
15238   // Find the largest scalar type that divides the total loaded size.
15239   MVT SclrLoadTy = MVT::i8;
15240   for (MVT Tp : MVT::integer_valuetypes()) {
15241     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15242       SclrLoadTy = Tp;
15243     }
15244   }
15245
15246   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15247   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15248       (64 <= MemSz))
15249     SclrLoadTy = MVT::f64;
15250
15251   // Calculate the number of scalar loads that we need to perform
15252   // in order to load our vector from memory.
15253   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15254
15255   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15256          "Can only lower sext loads with a single scalar load!");
15257
15258   unsigned loadRegZize = RegSz;
15259   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15260     loadRegZize = 128;
15261
15262   // Represent our vector as a sequence of elements which are the
15263   // largest scalar that we can load.
15264   EVT LoadUnitVecVT = EVT::getVectorVT(
15265       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15266
15267   // Represent the data using the same element type that is stored in
15268   // memory. In practice, we ''widen'' MemVT.
15269   EVT WideVecVT =
15270       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15271                        loadRegZize / MemVT.getScalarSizeInBits());
15272
15273   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15274          "Invalid vector type");
15275
15276   // We can't shuffle using an illegal type.
15277   assert(TLI.isTypeLegal(WideVecVT) &&
15278          "We only lower types that form legal widened vector types");
15279
15280   SmallVector<SDValue, 8> Chains;
15281   SDValue Ptr = Ld->getBasePtr();
15282   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15283                                       TLI.getPointerTy(DAG.getDataLayout()));
15284   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15285
15286   for (unsigned i = 0; i < NumLoads; ++i) {
15287     // Perform a single load.
15288     SDValue ScalarLoad =
15289         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15290                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15291                     Ld->getAlignment());
15292     Chains.push_back(ScalarLoad.getValue(1));
15293     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15294     // another round of DAGCombining.
15295     if (i == 0)
15296       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15297     else
15298       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15299                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15300
15301     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15302   }
15303
15304   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15305
15306   // Bitcast the loaded value to a vector of the original element type, in
15307   // the size of the target vector type.
15308   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15309   unsigned SizeRatio = RegSz / MemSz;
15310
15311   if (Ext == ISD::SEXTLOAD) {
15312     // If we have SSE4.1, we can directly emit a VSEXT node.
15313     if (Subtarget->hasSSE41()) {
15314       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15315       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15316       return Sext;
15317     }
15318
15319     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15320     // lanes.
15321     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15322            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15323
15324     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15325     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15326     return Shuff;
15327   }
15328
15329   // Redistribute the loaded elements into the different locations.
15330   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15331   for (unsigned i = 0; i != NumElems; ++i)
15332     ShuffleVec[i * SizeRatio] = i;
15333
15334   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15335                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15336
15337   // Bitcast to the requested type.
15338   Shuff = DAG.getBitcast(RegVT, Shuff);
15339   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15340   return Shuff;
15341 }
15342
15343 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15344 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15345 // from the AND / OR.
15346 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15347   Opc = Op.getOpcode();
15348   if (Opc != ISD::OR && Opc != ISD::AND)
15349     return false;
15350   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15351           Op.getOperand(0).hasOneUse() &&
15352           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15353           Op.getOperand(1).hasOneUse());
15354 }
15355
15356 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15357 // 1 and that the SETCC node has a single use.
15358 static bool isXor1OfSetCC(SDValue Op) {
15359   if (Op.getOpcode() != ISD::XOR)
15360     return false;
15361   if (isOneConstant(Op.getOperand(1)))
15362     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15363            Op.getOperand(0).hasOneUse();
15364   return false;
15365 }
15366
15367 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15368   bool addTest = true;
15369   SDValue Chain = Op.getOperand(0);
15370   SDValue Cond  = Op.getOperand(1);
15371   SDValue Dest  = Op.getOperand(2);
15372   SDLoc dl(Op);
15373   SDValue CC;
15374   bool Inverted = false;
15375
15376   if (Cond.getOpcode() == ISD::SETCC) {
15377     // Check for setcc([su]{add,sub,mul}o == 0).
15378     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15379         isNullConstant(Cond.getOperand(1)) &&
15380         Cond.getOperand(0).getResNo() == 1 &&
15381         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15382          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15383          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15384          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15385          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15386          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15387       Inverted = true;
15388       Cond = Cond.getOperand(0);
15389     } else {
15390       SDValue NewCond = LowerSETCC(Cond, DAG);
15391       if (NewCond.getNode())
15392         Cond = NewCond;
15393     }
15394   }
15395 #if 0
15396   // FIXME: LowerXALUO doesn't handle these!!
15397   else if (Cond.getOpcode() == X86ISD::ADD  ||
15398            Cond.getOpcode() == X86ISD::SUB  ||
15399            Cond.getOpcode() == X86ISD::SMUL ||
15400            Cond.getOpcode() == X86ISD::UMUL)
15401     Cond = LowerXALUO(Cond, DAG);
15402 #endif
15403
15404   // Look pass (and (setcc_carry (cmp ...)), 1).
15405   if (Cond.getOpcode() == ISD::AND &&
15406       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
15407       isOneConstant(Cond.getOperand(1)))
15408     Cond = Cond.getOperand(0);
15409
15410   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15411   // setting operand in place of the X86ISD::SETCC.
15412   unsigned CondOpcode = Cond.getOpcode();
15413   if (CondOpcode == X86ISD::SETCC ||
15414       CondOpcode == X86ISD::SETCC_CARRY) {
15415     CC = Cond.getOperand(0);
15416
15417     SDValue Cmp = Cond.getOperand(1);
15418     unsigned Opc = Cmp.getOpcode();
15419     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15420     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15421       Cond = Cmp;
15422       addTest = false;
15423     } else {
15424       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15425       default: break;
15426       case X86::COND_O:
15427       case X86::COND_B:
15428         // These can only come from an arithmetic instruction with overflow,
15429         // e.g. SADDO, UADDO.
15430         Cond = Cond.getNode()->getOperand(1);
15431         addTest = false;
15432         break;
15433       }
15434     }
15435   }
15436   CondOpcode = Cond.getOpcode();
15437   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15438       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15439       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15440        Cond.getOperand(0).getValueType() != MVT::i8)) {
15441     SDValue LHS = Cond.getOperand(0);
15442     SDValue RHS = Cond.getOperand(1);
15443     unsigned X86Opcode;
15444     unsigned X86Cond;
15445     SDVTList VTs;
15446     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15447     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15448     // X86ISD::INC).
15449     switch (CondOpcode) {
15450     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15451     case ISD::SADDO:
15452       if (isOneConstant(RHS)) {
15453           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15454           break;
15455         }
15456       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15457     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15458     case ISD::SSUBO:
15459       if (isOneConstant(RHS)) {
15460           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15461           break;
15462         }
15463       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15464     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15465     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15466     default: llvm_unreachable("unexpected overflowing operator");
15467     }
15468     if (Inverted)
15469       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15470     if (CondOpcode == ISD::UMULO)
15471       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15472                           MVT::i32);
15473     else
15474       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15475
15476     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15477
15478     if (CondOpcode == ISD::UMULO)
15479       Cond = X86Op.getValue(2);
15480     else
15481       Cond = X86Op.getValue(1);
15482
15483     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15484     addTest = false;
15485   } else {
15486     unsigned CondOpc;
15487     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15488       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15489       if (CondOpc == ISD::OR) {
15490         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15491         // two branches instead of an explicit OR instruction with a
15492         // separate test.
15493         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15494             isX86LogicalCmp(Cmp)) {
15495           CC = Cond.getOperand(0).getOperand(0);
15496           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15497                               Chain, Dest, CC, Cmp);
15498           CC = Cond.getOperand(1).getOperand(0);
15499           Cond = Cmp;
15500           addTest = false;
15501         }
15502       } else { // ISD::AND
15503         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15504         // two branches instead of an explicit AND instruction with a
15505         // separate test. However, we only do this if this block doesn't
15506         // have a fall-through edge, because this requires an explicit
15507         // jmp when the condition is false.
15508         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15509             isX86LogicalCmp(Cmp) &&
15510             Op.getNode()->hasOneUse()) {
15511           X86::CondCode CCode =
15512             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15513           CCode = X86::GetOppositeBranchCondition(CCode);
15514           CC = DAG.getConstant(CCode, dl, MVT::i8);
15515           SDNode *User = *Op.getNode()->use_begin();
15516           // Look for an unconditional branch following this conditional branch.
15517           // We need this because we need to reverse the successors in order
15518           // to implement FCMP_OEQ.
15519           if (User->getOpcode() == ISD::BR) {
15520             SDValue FalseBB = User->getOperand(1);
15521             SDNode *NewBR =
15522               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15523             assert(NewBR == User);
15524             (void)NewBR;
15525             Dest = FalseBB;
15526
15527             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15528                                 Chain, Dest, CC, Cmp);
15529             X86::CondCode CCode =
15530               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15531             CCode = X86::GetOppositeBranchCondition(CCode);
15532             CC = DAG.getConstant(CCode, dl, MVT::i8);
15533             Cond = Cmp;
15534             addTest = false;
15535           }
15536         }
15537       }
15538     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15539       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15540       // It should be transformed during dag combiner except when the condition
15541       // is set by a arithmetics with overflow node.
15542       X86::CondCode CCode =
15543         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15544       CCode = X86::GetOppositeBranchCondition(CCode);
15545       CC = DAG.getConstant(CCode, dl, MVT::i8);
15546       Cond = Cond.getOperand(0).getOperand(1);
15547       addTest = false;
15548     } else if (Cond.getOpcode() == ISD::SETCC &&
15549                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15550       // For FCMP_OEQ, we can emit
15551       // two branches instead of an explicit AND instruction with a
15552       // separate test. However, we only do this if this block doesn't
15553       // have a fall-through edge, because this requires an explicit
15554       // jmp when the condition is false.
15555       if (Op.getNode()->hasOneUse()) {
15556         SDNode *User = *Op.getNode()->use_begin();
15557         // Look for an unconditional branch following this conditional branch.
15558         // We need this because we need to reverse the successors in order
15559         // to implement FCMP_OEQ.
15560         if (User->getOpcode() == ISD::BR) {
15561           SDValue FalseBB = User->getOperand(1);
15562           SDNode *NewBR =
15563             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15564           assert(NewBR == User);
15565           (void)NewBR;
15566           Dest = FalseBB;
15567
15568           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15569                                     Cond.getOperand(0), Cond.getOperand(1));
15570           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15571           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15572           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15573                               Chain, Dest, CC, Cmp);
15574           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15575           Cond = Cmp;
15576           addTest = false;
15577         }
15578       }
15579     } else if (Cond.getOpcode() == ISD::SETCC &&
15580                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15581       // For FCMP_UNE, we can emit
15582       // two branches instead of an explicit AND instruction with a
15583       // separate test. However, we only do this if this block doesn't
15584       // have a fall-through edge, because this requires an explicit
15585       // jmp when the condition is false.
15586       if (Op.getNode()->hasOneUse()) {
15587         SDNode *User = *Op.getNode()->use_begin();
15588         // Look for an unconditional branch following this conditional branch.
15589         // We need this because we need to reverse the successors in order
15590         // to implement FCMP_UNE.
15591         if (User->getOpcode() == ISD::BR) {
15592           SDValue FalseBB = User->getOperand(1);
15593           SDNode *NewBR =
15594             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15595           assert(NewBR == User);
15596           (void)NewBR;
15597
15598           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15599                                     Cond.getOperand(0), Cond.getOperand(1));
15600           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15601           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15602           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15603                               Chain, Dest, CC, Cmp);
15604           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15605           Cond = Cmp;
15606           addTest = false;
15607           Dest = FalseBB;
15608         }
15609       }
15610     }
15611   }
15612
15613   if (addTest) {
15614     // Look pass the truncate if the high bits are known zero.
15615     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15616         Cond = Cond.getOperand(0);
15617
15618     // We know the result of AND is compared against zero. Try to match
15619     // it to BT.
15620     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15621       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG)) {
15622         CC = NewSetCC.getOperand(0);
15623         Cond = NewSetCC.getOperand(1);
15624         addTest = false;
15625       }
15626     }
15627   }
15628
15629   if (addTest) {
15630     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15631     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15632     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15633   }
15634   Cond = ConvertCmpIfNecessary(Cond, DAG);
15635   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15636                      Chain, Dest, CC, Cond);
15637 }
15638
15639 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15640 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15641 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15642 // that the guard pages used by the OS virtual memory manager are allocated in
15643 // correct sequence.
15644 SDValue
15645 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15646                                            SelectionDAG &DAG) const {
15647   MachineFunction &MF = DAG.getMachineFunction();
15648   bool SplitStack = MF.shouldSplitStack();
15649   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15650                SplitStack;
15651   SDLoc dl(Op);
15652
15653   // Get the inputs.
15654   SDNode *Node = Op.getNode();
15655   SDValue Chain = Op.getOperand(0);
15656   SDValue Size  = Op.getOperand(1);
15657   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15658   EVT VT = Node->getValueType(0);
15659
15660   // Chain the dynamic stack allocation so that it doesn't modify the stack
15661   // pointer when other instructions are using the stack.
15662   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true), dl);
15663
15664   bool Is64Bit = Subtarget->is64Bit();
15665   MVT SPTy = getPointerTy(DAG.getDataLayout());
15666
15667   SDValue Result;
15668   if (!Lower) {
15669     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15670     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15671     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15672                     " not tell us which reg is the stack pointer!");
15673     EVT VT = Node->getValueType(0);
15674     SDValue Tmp3 = Node->getOperand(2);
15675
15676     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15677     Chain = SP.getValue(1);
15678     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15679     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15680     unsigned StackAlign = TFI.getStackAlignment();
15681     Result = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15682     if (Align > StackAlign)
15683       Result = DAG.getNode(ISD::AND, dl, VT, Result,
15684                          DAG.getConstant(-(uint64_t)Align, dl, VT));
15685     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Result); // Output chain
15686   } else if (SplitStack) {
15687     MachineRegisterInfo &MRI = MF.getRegInfo();
15688
15689     if (Is64Bit) {
15690       // The 64 bit implementation of segmented stacks needs to clobber both r10
15691       // r11. This makes it impossible to use it along with nested parameters.
15692       const Function *F = MF.getFunction();
15693
15694       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15695            I != E; ++I)
15696         if (I->hasNestAttr())
15697           report_fatal_error("Cannot use segmented stacks with functions that "
15698                              "have nested arguments.");
15699     }
15700
15701     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15702     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15703     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15704     Result = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15705                                 DAG.getRegister(Vreg, SPTy));
15706   } else {
15707     SDValue Flag;
15708     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15709
15710     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15711     Flag = Chain.getValue(1);
15712     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15713
15714     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15715
15716     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15717     unsigned SPReg = RegInfo->getStackRegister();
15718     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15719     Chain = SP.getValue(1);
15720
15721     if (Align) {
15722       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15723                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15724       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15725     }
15726
15727     Result = SP;
15728   }
15729
15730   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15731                              DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
15732
15733   SDValue Ops[2] = {Result, Chain};
15734   return DAG.getMergeValues(Ops, dl);
15735 }
15736
15737 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15738   MachineFunction &MF = DAG.getMachineFunction();
15739   auto PtrVT = getPointerTy(MF.getDataLayout());
15740   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15741
15742   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15743   SDLoc DL(Op);
15744
15745   if (!Subtarget->is64Bit() ||
15746       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15747     // vastart just stores the address of the VarArgsFrameIndex slot into the
15748     // memory location argument.
15749     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15750     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15751                         MachinePointerInfo(SV), false, false, 0);
15752   }
15753
15754   // __va_list_tag:
15755   //   gp_offset         (0 - 6 * 8)
15756   //   fp_offset         (48 - 48 + 8 * 16)
15757   //   overflow_arg_area (point to parameters coming in memory).
15758   //   reg_save_area
15759   SmallVector<SDValue, 8> MemOps;
15760   SDValue FIN = Op.getOperand(1);
15761   // Store gp_offset
15762   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15763                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15764                                                DL, MVT::i32),
15765                                FIN, MachinePointerInfo(SV), false, false, 0);
15766   MemOps.push_back(Store);
15767
15768   // Store fp_offset
15769   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15770   Store = DAG.getStore(Op.getOperand(0), DL,
15771                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15772                                        MVT::i32),
15773                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15774   MemOps.push_back(Store);
15775
15776   // Store ptr to overflow_arg_area
15777   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15778   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15779   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15780                        MachinePointerInfo(SV, 8),
15781                        false, false, 0);
15782   MemOps.push_back(Store);
15783
15784   // Store ptr to reg_save_area.
15785   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15786       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15787   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15788   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15789       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15790   MemOps.push_back(Store);
15791   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15792 }
15793
15794 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15795   assert(Subtarget->is64Bit() &&
15796          "LowerVAARG only handles 64-bit va_arg!");
15797   assert(Op.getNode()->getNumOperands() == 4);
15798
15799   MachineFunction &MF = DAG.getMachineFunction();
15800   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15801     // The Win64 ABI uses char* instead of a structure.
15802     return DAG.expandVAArg(Op.getNode());
15803
15804   SDValue Chain = Op.getOperand(0);
15805   SDValue SrcPtr = Op.getOperand(1);
15806   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15807   unsigned Align = Op.getConstantOperandVal(3);
15808   SDLoc dl(Op);
15809
15810   EVT ArgVT = Op.getNode()->getValueType(0);
15811   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15812   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15813   uint8_t ArgMode;
15814
15815   // Decide which area this value should be read from.
15816   // TODO: Implement the AMD64 ABI in its entirety. This simple
15817   // selection mechanism works only for the basic types.
15818   if (ArgVT == MVT::f80) {
15819     llvm_unreachable("va_arg for f80 not yet implemented");
15820   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15821     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15822   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15823     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15824   } else {
15825     llvm_unreachable("Unhandled argument type in LowerVAARG");
15826   }
15827
15828   if (ArgMode == 2) {
15829     // Sanity Check: Make sure using fp_offset makes sense.
15830     assert(!Subtarget->useSoftFloat() &&
15831            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15832            Subtarget->hasSSE1());
15833   }
15834
15835   // Insert VAARG_64 node into the DAG
15836   // VAARG_64 returns two values: Variable Argument Address, Chain
15837   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15838                        DAG.getConstant(ArgMode, dl, MVT::i8),
15839                        DAG.getConstant(Align, dl, MVT::i32)};
15840   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15841   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15842                                           VTs, InstOps, MVT::i64,
15843                                           MachinePointerInfo(SV),
15844                                           /*Align=*/0,
15845                                           /*Volatile=*/false,
15846                                           /*ReadMem=*/true,
15847                                           /*WriteMem=*/true);
15848   Chain = VAARG.getValue(1);
15849
15850   // Load the next argument and return it
15851   return DAG.getLoad(ArgVT, dl,
15852                      Chain,
15853                      VAARG,
15854                      MachinePointerInfo(),
15855                      false, false, false, 0);
15856 }
15857
15858 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15859                            SelectionDAG &DAG) {
15860   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15861   // where a va_list is still an i8*.
15862   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15863   if (Subtarget->isCallingConvWin64(
15864         DAG.getMachineFunction().getFunction()->getCallingConv()))
15865     // Probably a Win64 va_copy.
15866     return DAG.expandVACopy(Op.getNode());
15867
15868   SDValue Chain = Op.getOperand(0);
15869   SDValue DstPtr = Op.getOperand(1);
15870   SDValue SrcPtr = Op.getOperand(2);
15871   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15872   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15873   SDLoc DL(Op);
15874
15875   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15876                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15877                        false, false,
15878                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15879 }
15880
15881 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15882 // amount is a constant. Takes immediate version of shift as input.
15883 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15884                                           SDValue SrcOp, uint64_t ShiftAmt,
15885                                           SelectionDAG &DAG) {
15886   MVT ElementType = VT.getVectorElementType();
15887
15888   // Fold this packed shift into its first operand if ShiftAmt is 0.
15889   if (ShiftAmt == 0)
15890     return SrcOp;
15891
15892   // Check for ShiftAmt >= element width
15893   if (ShiftAmt >= ElementType.getSizeInBits()) {
15894     if (Opc == X86ISD::VSRAI)
15895       ShiftAmt = ElementType.getSizeInBits() - 1;
15896     else
15897       return DAG.getConstant(0, dl, VT);
15898   }
15899
15900   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15901          && "Unknown target vector shift-by-constant node");
15902
15903   // Fold this packed vector shift into a build vector if SrcOp is a
15904   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15905   if (VT == SrcOp.getSimpleValueType() &&
15906       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15907     SmallVector<SDValue, 8> Elts;
15908     unsigned NumElts = SrcOp->getNumOperands();
15909     ConstantSDNode *ND;
15910
15911     switch(Opc) {
15912     default: llvm_unreachable(nullptr);
15913     case X86ISD::VSHLI:
15914       for (unsigned i=0; i!=NumElts; ++i) {
15915         SDValue CurrentOp = SrcOp->getOperand(i);
15916         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15917           Elts.push_back(CurrentOp);
15918           continue;
15919         }
15920         ND = cast<ConstantSDNode>(CurrentOp);
15921         const APInt &C = ND->getAPIntValue();
15922         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15923       }
15924       break;
15925     case X86ISD::VSRLI:
15926       for (unsigned i=0; i!=NumElts; ++i) {
15927         SDValue CurrentOp = SrcOp->getOperand(i);
15928         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15929           Elts.push_back(CurrentOp);
15930           continue;
15931         }
15932         ND = cast<ConstantSDNode>(CurrentOp);
15933         const APInt &C = ND->getAPIntValue();
15934         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15935       }
15936       break;
15937     case X86ISD::VSRAI:
15938       for (unsigned i=0; i!=NumElts; ++i) {
15939         SDValue CurrentOp = SrcOp->getOperand(i);
15940         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15941           Elts.push_back(CurrentOp);
15942           continue;
15943         }
15944         ND = cast<ConstantSDNode>(CurrentOp);
15945         const APInt &C = ND->getAPIntValue();
15946         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15947       }
15948       break;
15949     }
15950
15951     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15952   }
15953
15954   return DAG.getNode(Opc, dl, VT, SrcOp,
15955                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15956 }
15957
15958 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15959 // may or may not be a constant. Takes immediate version of shift as input.
15960 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15961                                    SDValue SrcOp, SDValue ShAmt,
15962                                    SelectionDAG &DAG) {
15963   MVT SVT = ShAmt.getSimpleValueType();
15964   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15965
15966   // Catch shift-by-constant.
15967   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15968     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15969                                       CShAmt->getZExtValue(), DAG);
15970
15971   // Change opcode to non-immediate version
15972   switch (Opc) {
15973     default: llvm_unreachable("Unknown target vector shift node");
15974     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15975     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15976     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15977   }
15978
15979   const X86Subtarget &Subtarget =
15980       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15981   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15982       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15983     // Let the shuffle legalizer expand this shift amount node.
15984     SDValue Op0 = ShAmt.getOperand(0);
15985     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15986     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15987   } else {
15988     // Need to build a vector containing shift amount.
15989     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15990     SmallVector<SDValue, 4> ShOps;
15991     ShOps.push_back(ShAmt);
15992     if (SVT == MVT::i32) {
15993       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15994       ShOps.push_back(DAG.getUNDEF(SVT));
15995     }
15996     ShOps.push_back(DAG.getUNDEF(SVT));
15997
15998     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15999     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
16000   }
16001
16002   // The return type has to be a 128-bit type with the same element
16003   // type as the input type.
16004   MVT EltVT = VT.getVectorElementType();
16005   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
16006
16007   ShAmt = DAG.getBitcast(ShVT, ShAmt);
16008   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
16009 }
16010
16011 /// \brief Return Mask with the necessary casting or extending
16012 /// for \p Mask according to \p MaskVT when lowering masking intrinsics
16013 static SDValue getMaskNode(SDValue Mask, MVT MaskVT,
16014                            const X86Subtarget *Subtarget,
16015                            SelectionDAG &DAG, SDLoc dl) {
16016
16017   if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
16018     // Mask should be extended
16019     Mask = DAG.getNode(ISD::ANY_EXTEND, dl,
16020                        MVT::getIntegerVT(MaskVT.getSizeInBits()), Mask);
16021   }
16022
16023   if (Mask.getSimpleValueType() == MVT::i64 && Subtarget->is32Bit()) {
16024     if (MaskVT == MVT::v64i1) {
16025       assert(Subtarget->hasBWI() && "Expected AVX512BW target!");
16026       // In case 32bit mode, bitcast i64 is illegal, extend/split it.
16027       SDValue Lo, Hi;
16028       Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16029                           DAG.getConstant(0, dl, MVT::i32));
16030       Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16031                           DAG.getConstant(1, dl, MVT::i32));
16032
16033       Lo = DAG.getBitcast(MVT::v32i1, Lo);
16034       Hi = DAG.getBitcast(MVT::v32i1, Hi);
16035
16036       return DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v64i1, Lo, Hi);
16037     } else {
16038       // MaskVT require < 64bit. Truncate mask (should succeed in any case),
16039       // and bitcast.
16040       MVT TruncVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
16041       return DAG.getBitcast(MaskVT,
16042                             DAG.getNode(ISD::TRUNCATE, dl, TruncVT, Mask));
16043     }
16044
16045   } else {
16046     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16047                                      Mask.getSimpleValueType().getSizeInBits());
16048     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16049     // are extracted by EXTRACT_SUBVECTOR.
16050     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16051                        DAG.getBitcast(BitcastVT, Mask),
16052                        DAG.getIntPtrConstant(0, dl));
16053   }
16054 }
16055
16056 /// \brief Return (and \p Op, \p Mask) for compare instructions or
16057 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
16058 /// necessary casting or extending for \p Mask when lowering masking intrinsics
16059 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
16060                   SDValue PreservedSrc,
16061                   const X86Subtarget *Subtarget,
16062                   SelectionDAG &DAG) {
16063   MVT VT = Op.getSimpleValueType();
16064   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16065   unsigned OpcodeSelect = ISD::VSELECT;
16066   SDLoc dl(Op);
16067
16068   if (isAllOnesConstant(Mask))
16069     return Op;
16070
16071   SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16072
16073   switch (Op.getOpcode()) {
16074   default: break;
16075   case X86ISD::PCMPEQM:
16076   case X86ISD::PCMPGTM:
16077   case X86ISD::CMPM:
16078   case X86ISD::CMPMU:
16079     return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
16080   case X86ISD::VFPCLASS:
16081     case X86ISD::VFPCLASSS:
16082     return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
16083   case X86ISD::VTRUNC:
16084   case X86ISD::VTRUNCS:
16085   case X86ISD::VTRUNCUS:
16086     // We can't use ISD::VSELECT here because it is not always "Legal"
16087     // for the destination type. For example vpmovqb require only AVX512
16088     // and vselect that can operate on byte element type require BWI
16089     OpcodeSelect = X86ISD::SELECT;
16090     break;
16091   }
16092   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16093     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16094   return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16095 }
16096
16097 /// \brief Creates an SDNode for a predicated scalar operation.
16098 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16099 /// The mask is coming as MVT::i8 and it should be truncated
16100 /// to MVT::i1 while lowering masking intrinsics.
16101 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16102 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16103 /// for a scalar instruction.
16104 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16105                                     SDValue PreservedSrc,
16106                                     const X86Subtarget *Subtarget,
16107                                     SelectionDAG &DAG) {
16108   if (isAllOnesConstant(Mask))
16109     return Op;
16110
16111   MVT VT = Op.getSimpleValueType();
16112   SDLoc dl(Op);
16113   // The mask should be of type MVT::i1
16114   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16115
16116   if (Op.getOpcode() == X86ISD::FSETCC)
16117     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16118   if (Op.getOpcode() == X86ISD::VFPCLASS ||
16119       Op.getOpcode() == X86ISD::VFPCLASSS)
16120     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16121
16122   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16123     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16124   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16125 }
16126
16127 static int getSEHRegistrationNodeSize(const Function *Fn) {
16128   if (!Fn->hasPersonalityFn())
16129     report_fatal_error(
16130         "querying registration node size for function without personality");
16131   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16132   // WinEHStatePass for the full struct definition.
16133   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16134   case EHPersonality::MSVC_X86SEH: return 24;
16135   case EHPersonality::MSVC_CXX: return 16;
16136   default: break;
16137   }
16138   report_fatal_error("can only recover FP for MSVC EH personality functions");
16139 }
16140
16141 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
16142 /// function or when returning to a parent frame after catching an exception, we
16143 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16144 /// Here's the math:
16145 ///   RegNodeBase = EntryEBP - RegNodeSize
16146 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
16147 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16148 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16149 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16150                                    SDValue EntryEBP) {
16151   MachineFunction &MF = DAG.getMachineFunction();
16152   SDLoc dl;
16153
16154   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16155   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16156
16157   // It's possible that the parent function no longer has a personality function
16158   // if the exceptional code was optimized away, in which case we just return
16159   // the incoming EBP.
16160   if (!Fn->hasPersonalityFn())
16161     return EntryEBP;
16162
16163   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16164
16165   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16166   // registration.
16167   MCSymbol *OffsetSym =
16168       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16169           GlobalValue::getRealLinkageName(Fn->getName()));
16170   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16171   SDValue RegNodeFrameOffset =
16172       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16173
16174   // RegNodeBase = EntryEBP - RegNodeSize
16175   // ParentFP = RegNodeBase - RegNodeFrameOffset
16176   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16177                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16178   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16179 }
16180
16181 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16182                                        SelectionDAG &DAG) {
16183   SDLoc dl(Op);
16184   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16185   MVT VT = Op.getSimpleValueType();
16186   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16187   if (IntrData) {
16188     switch(IntrData->Type) {
16189     case INTR_TYPE_1OP:
16190       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16191     case INTR_TYPE_2OP:
16192       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16193         Op.getOperand(2));
16194     case INTR_TYPE_2OP_IMM8:
16195       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16196                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16197     case INTR_TYPE_3OP:
16198       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16199         Op.getOperand(2), Op.getOperand(3));
16200     case INTR_TYPE_4OP:
16201       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16202         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16203     case INTR_TYPE_1OP_MASK_RM: {
16204       SDValue Src = Op.getOperand(1);
16205       SDValue PassThru = Op.getOperand(2);
16206       SDValue Mask = Op.getOperand(3);
16207       SDValue RoundingMode;
16208       // We allways add rounding mode to the Node.
16209       // If the rounding mode is not specified, we add the
16210       // "current direction" mode.
16211       if (Op.getNumOperands() == 4)
16212         RoundingMode =
16213           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16214       else
16215         RoundingMode = Op.getOperand(4);
16216       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16217       if (IntrWithRoundingModeOpcode != 0)
16218         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16219             X86::STATIC_ROUNDING::CUR_DIRECTION)
16220           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16221                                       dl, Op.getValueType(), Src, RoundingMode),
16222                                       Mask, PassThru, Subtarget, DAG);
16223       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16224                                               RoundingMode),
16225                                   Mask, PassThru, Subtarget, DAG);
16226     }
16227     case INTR_TYPE_1OP_MASK: {
16228       SDValue Src = Op.getOperand(1);
16229       SDValue PassThru = Op.getOperand(2);
16230       SDValue Mask = Op.getOperand(3);
16231       // We add rounding mode to the Node when
16232       //   - RM Opcode is specified and
16233       //   - RM is not "current direction".
16234       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16235       if (IntrWithRoundingModeOpcode != 0) {
16236         SDValue Rnd = Op.getOperand(4);
16237         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16238         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16239           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16240                                       dl, Op.getValueType(),
16241                                       Src, Rnd),
16242                                       Mask, PassThru, Subtarget, DAG);
16243         }
16244       }
16245       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16246                                   Mask, PassThru, Subtarget, DAG);
16247     }
16248     case INTR_TYPE_SCALAR_MASK: {
16249       SDValue Src1 = Op.getOperand(1);
16250       SDValue Src2 = Op.getOperand(2);
16251       SDValue passThru = Op.getOperand(3);
16252       SDValue Mask = Op.getOperand(4);
16253       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16254                                   Mask, passThru, Subtarget, DAG);
16255     }
16256     case INTR_TYPE_SCALAR_MASK_RM: {
16257       SDValue Src1 = Op.getOperand(1);
16258       SDValue Src2 = Op.getOperand(2);
16259       SDValue Src0 = Op.getOperand(3);
16260       SDValue Mask = Op.getOperand(4);
16261       // There are 2 kinds of intrinsics in this group:
16262       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16263       // (2) With rounding mode and sae - 7 operands.
16264       if (Op.getNumOperands() == 6) {
16265         SDValue Sae  = Op.getOperand(5);
16266         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16267         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16268                                                 Sae),
16269                                     Mask, Src0, Subtarget, DAG);
16270       }
16271       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16272       SDValue RoundingMode  = Op.getOperand(5);
16273       SDValue Sae  = Op.getOperand(6);
16274       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16275                                               RoundingMode, Sae),
16276                                   Mask, Src0, Subtarget, DAG);
16277     }
16278     case INTR_TYPE_2OP_MASK:
16279     case INTR_TYPE_2OP_IMM8_MASK: {
16280       SDValue Src1 = Op.getOperand(1);
16281       SDValue Src2 = Op.getOperand(2);
16282       SDValue PassThru = Op.getOperand(3);
16283       SDValue Mask = Op.getOperand(4);
16284
16285       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16286         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16287
16288       // We specify 2 possible opcodes for intrinsics with rounding modes.
16289       // First, we check if the intrinsic may have non-default rounding mode,
16290       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16291       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16292       if (IntrWithRoundingModeOpcode != 0) {
16293         SDValue Rnd = Op.getOperand(5);
16294         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16295         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16296           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16297                                       dl, Op.getValueType(),
16298                                       Src1, Src2, Rnd),
16299                                       Mask, PassThru, Subtarget, DAG);
16300         }
16301       }
16302       // TODO: Intrinsics should have fast-math-flags to propagate.
16303       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16304                                   Mask, PassThru, Subtarget, DAG);
16305     }
16306     case INTR_TYPE_2OP_MASK_RM: {
16307       SDValue Src1 = Op.getOperand(1);
16308       SDValue Src2 = Op.getOperand(2);
16309       SDValue PassThru = Op.getOperand(3);
16310       SDValue Mask = Op.getOperand(4);
16311       // We specify 2 possible modes for intrinsics, with/without rounding
16312       // modes.
16313       // First, we check if the intrinsic have rounding mode (6 operands),
16314       // if not, we set rounding mode to "current".
16315       SDValue Rnd;
16316       if (Op.getNumOperands() == 6)
16317         Rnd = Op.getOperand(5);
16318       else
16319         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16320       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16321                                               Src1, Src2, Rnd),
16322                                   Mask, PassThru, Subtarget, DAG);
16323     }
16324     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16325       SDValue Src1 = Op.getOperand(1);
16326       SDValue Src2 = Op.getOperand(2);
16327       SDValue Src3 = Op.getOperand(3);
16328       SDValue PassThru = Op.getOperand(4);
16329       SDValue Mask = Op.getOperand(5);
16330       SDValue Sae  = Op.getOperand(6);
16331
16332       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16333                                               Src2, Src3, Sae),
16334                                   Mask, PassThru, Subtarget, DAG);
16335     }
16336     case INTR_TYPE_3OP_MASK_RM: {
16337       SDValue Src1 = Op.getOperand(1);
16338       SDValue Src2 = Op.getOperand(2);
16339       SDValue Imm = Op.getOperand(3);
16340       SDValue PassThru = Op.getOperand(4);
16341       SDValue Mask = Op.getOperand(5);
16342       // We specify 2 possible modes for intrinsics, with/without rounding
16343       // modes.
16344       // First, we check if the intrinsic have rounding mode (7 operands),
16345       // if not, we set rounding mode to "current".
16346       SDValue Rnd;
16347       if (Op.getNumOperands() == 7)
16348         Rnd = Op.getOperand(6);
16349       else
16350         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16351       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16352         Src1, Src2, Imm, Rnd),
16353         Mask, PassThru, Subtarget, DAG);
16354     }
16355     case INTR_TYPE_3OP_IMM8_MASK:
16356     case INTR_TYPE_3OP_MASK:
16357     case INSERT_SUBVEC: {
16358       SDValue Src1 = Op.getOperand(1);
16359       SDValue Src2 = Op.getOperand(2);
16360       SDValue Src3 = Op.getOperand(3);
16361       SDValue PassThru = Op.getOperand(4);
16362       SDValue Mask = Op.getOperand(5);
16363
16364       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16365         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16366       else if (IntrData->Type == INSERT_SUBVEC) {
16367         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16368         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16369         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16370         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16371         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16372       }
16373
16374       // We specify 2 possible opcodes for intrinsics with rounding modes.
16375       // First, we check if the intrinsic may have non-default rounding mode,
16376       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16377       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16378       if (IntrWithRoundingModeOpcode != 0) {
16379         SDValue Rnd = Op.getOperand(6);
16380         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16381         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16382           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16383                                       dl, Op.getValueType(),
16384                                       Src1, Src2, Src3, Rnd),
16385                                       Mask, PassThru, Subtarget, DAG);
16386         }
16387       }
16388       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16389                                               Src1, Src2, Src3),
16390                                   Mask, PassThru, Subtarget, DAG);
16391     }
16392     case VPERM_3OP_MASKZ:
16393     case VPERM_3OP_MASK:{
16394       // Src2 is the PassThru
16395       SDValue Src1 = Op.getOperand(1);
16396       SDValue Src2 = Op.getOperand(2);
16397       SDValue Src3 = Op.getOperand(3);
16398       SDValue Mask = Op.getOperand(4);
16399       MVT VT = Op.getSimpleValueType();
16400       SDValue PassThru = SDValue();
16401
16402       // set PassThru element
16403       if (IntrData->Type == VPERM_3OP_MASKZ)
16404         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16405       else
16406         PassThru = DAG.getBitcast(VT, Src2);
16407
16408       // Swap Src1 and Src2 in the node creation
16409       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16410                                               dl, Op.getValueType(),
16411                                               Src2, Src1, Src3),
16412                                   Mask, PassThru, Subtarget, DAG);
16413     }
16414     case FMA_OP_MASK3:
16415     case FMA_OP_MASKZ:
16416     case FMA_OP_MASK: {
16417       SDValue Src1 = Op.getOperand(1);
16418       SDValue Src2 = Op.getOperand(2);
16419       SDValue Src3 = Op.getOperand(3);
16420       SDValue Mask = Op.getOperand(4);
16421       MVT VT = Op.getSimpleValueType();
16422       SDValue PassThru = SDValue();
16423
16424       // set PassThru element
16425       if (IntrData->Type == FMA_OP_MASKZ)
16426         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16427       else if (IntrData->Type == FMA_OP_MASK3)
16428         PassThru = Src3;
16429       else
16430         PassThru = Src1;
16431
16432       // We specify 2 possible opcodes for intrinsics with rounding modes.
16433       // First, we check if the intrinsic may have non-default rounding mode,
16434       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16435       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16436       if (IntrWithRoundingModeOpcode != 0) {
16437         SDValue Rnd = Op.getOperand(5);
16438         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16439             X86::STATIC_ROUNDING::CUR_DIRECTION)
16440           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16441                                                   dl, Op.getValueType(),
16442                                                   Src1, Src2, Src3, Rnd),
16443                                       Mask, PassThru, Subtarget, DAG);
16444       }
16445       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16446                                               dl, Op.getValueType(),
16447                                               Src1, Src2, Src3),
16448                                   Mask, PassThru, Subtarget, DAG);
16449     }
16450     case TERLOG_OP_MASK:
16451     case TERLOG_OP_MASKZ: {
16452       SDValue Src1 = Op.getOperand(1);
16453       SDValue Src2 = Op.getOperand(2);
16454       SDValue Src3 = Op.getOperand(3);
16455       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16456       SDValue Mask = Op.getOperand(5);
16457       MVT VT = Op.getSimpleValueType();
16458       SDValue PassThru = Src1;
16459       // Set PassThru element.
16460       if (IntrData->Type == TERLOG_OP_MASKZ)
16461         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16462
16463       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16464                                               Src1, Src2, Src3, Src4),
16465                                   Mask, PassThru, Subtarget, DAG);
16466     }
16467     case FPCLASS: {
16468       // FPclass intrinsics with mask
16469        SDValue Src1 = Op.getOperand(1);
16470        MVT VT = Src1.getSimpleValueType();
16471        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16472        SDValue Imm = Op.getOperand(2);
16473        SDValue Mask = Op.getOperand(3);
16474        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16475                                      Mask.getSimpleValueType().getSizeInBits());
16476        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16477        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16478                                                  DAG.getTargetConstant(0, dl, MaskVT),
16479                                                  Subtarget, DAG);
16480        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16481                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16482                                  DAG.getIntPtrConstant(0, dl));
16483        return DAG.getBitcast(Op.getValueType(), Res);
16484     }
16485     case FPCLASSS: {
16486       SDValue Src1 = Op.getOperand(1);
16487       SDValue Imm = Op.getOperand(2);
16488       SDValue Mask = Op.getOperand(3);
16489       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16490       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16491         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16492       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16493     }
16494     case CMP_MASK:
16495     case CMP_MASK_CC: {
16496       // Comparison intrinsics with masks.
16497       // Example of transformation:
16498       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16499       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16500       // (i8 (bitcast
16501       //   (v8i1 (insert_subvector undef,
16502       //           (v2i1 (and (PCMPEQM %a, %b),
16503       //                      (extract_subvector
16504       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16505       MVT VT = Op.getOperand(1).getSimpleValueType();
16506       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16507       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16508       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16509                                        Mask.getSimpleValueType().getSizeInBits());
16510       SDValue Cmp;
16511       if (IntrData->Type == CMP_MASK_CC) {
16512         SDValue CC = Op.getOperand(3);
16513         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16514         // We specify 2 possible opcodes for intrinsics with rounding modes.
16515         // First, we check if the intrinsic may have non-default rounding mode,
16516         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16517         if (IntrData->Opc1 != 0) {
16518           SDValue Rnd = Op.getOperand(5);
16519           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16520               X86::STATIC_ROUNDING::CUR_DIRECTION)
16521             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16522                               Op.getOperand(2), CC, Rnd);
16523         }
16524         //default rounding mode
16525         if(!Cmp.getNode())
16526             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16527                               Op.getOperand(2), CC);
16528
16529       } else {
16530         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16531         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16532                           Op.getOperand(2));
16533       }
16534       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16535                                              DAG.getTargetConstant(0, dl,
16536                                                                    MaskVT),
16537                                              Subtarget, DAG);
16538       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16539                                 DAG.getUNDEF(BitcastVT), CmpMask,
16540                                 DAG.getIntPtrConstant(0, dl));
16541       return DAG.getBitcast(Op.getValueType(), Res);
16542     }
16543     case CMP_MASK_SCALAR_CC: {
16544       SDValue Src1 = Op.getOperand(1);
16545       SDValue Src2 = Op.getOperand(2);
16546       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16547       SDValue Mask = Op.getOperand(4);
16548
16549       SDValue Cmp;
16550       if (IntrData->Opc1 != 0) {
16551         SDValue Rnd = Op.getOperand(5);
16552         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16553             X86::STATIC_ROUNDING::CUR_DIRECTION)
16554           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16555       }
16556       //default rounding mode
16557       if(!Cmp.getNode())
16558         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16559
16560       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16561                                              DAG.getTargetConstant(0, dl,
16562                                                                    MVT::i1),
16563                                              Subtarget, DAG);
16564
16565       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16566                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16567                          DAG.getValueType(MVT::i1));
16568     }
16569     case COMI: { // Comparison intrinsics
16570       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16571       SDValue LHS = Op.getOperand(1);
16572       SDValue RHS = Op.getOperand(2);
16573       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16574       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16575       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16576       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16577                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16578       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16579     }
16580     case COMI_RM: { // Comparison intrinsics with Sae
16581       SDValue LHS = Op.getOperand(1);
16582       SDValue RHS = Op.getOperand(2);
16583       SDValue CC = Op.getOperand(3);
16584       SDValue Sae = Op.getOperand(4);
16585       auto ComiType = TranslateX86ConstCondToX86CC(CC);
16586       // choose between ordered and unordered (comi/ucomi)
16587       unsigned comiOp = std::get<0>(ComiType) ? IntrData->Opc0 : IntrData->Opc1;
16588       SDValue Cond;
16589       if (cast<ConstantSDNode>(Sae)->getZExtValue() !=
16590                                            X86::STATIC_ROUNDING::CUR_DIRECTION)
16591         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS, Sae);
16592       else
16593         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS);
16594       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16595         DAG.getConstant(std::get<1>(ComiType), dl, MVT::i8), Cond);
16596       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16597     }
16598     case VSHIFT:
16599       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16600                                  Op.getOperand(1), Op.getOperand(2), DAG);
16601     case VSHIFT_MASK:
16602       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16603                                                       Op.getSimpleValueType(),
16604                                                       Op.getOperand(1),
16605                                                       Op.getOperand(2), DAG),
16606                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16607                                   DAG);
16608     case COMPRESS_EXPAND_IN_REG: {
16609       SDValue Mask = Op.getOperand(3);
16610       SDValue DataToCompress = Op.getOperand(1);
16611       SDValue PassThru = Op.getOperand(2);
16612       if (isAllOnesConstant(Mask)) // return data as is
16613         return Op.getOperand(1);
16614
16615       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16616                                               DataToCompress),
16617                                   Mask, PassThru, Subtarget, DAG);
16618     }
16619     case BROADCASTM: {
16620       SDValue Mask = Op.getOperand(1);
16621       MVT MaskVT = MVT::getVectorVT(MVT::i1, Mask.getSimpleValueType().getSizeInBits());
16622       Mask = DAG.getBitcast(MaskVT, Mask);
16623       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Mask);
16624     }
16625     case BLEND: {
16626       SDValue Mask = Op.getOperand(3);
16627       MVT VT = Op.getSimpleValueType();
16628       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16629       SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16630       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16631                          Op.getOperand(2));
16632     }
16633     case KUNPCK: {
16634       MVT VT = Op.getSimpleValueType();
16635       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getSizeInBits()/2);
16636
16637       SDValue Src1 = getMaskNode(Op.getOperand(1), MaskVT, Subtarget, DAG, dl);
16638       SDValue Src2 = getMaskNode(Op.getOperand(2), MaskVT, Subtarget, DAG, dl);
16639       // Arguments should be swapped.
16640       SDValue Res = DAG.getNode(IntrData->Opc0, dl,
16641                                 MVT::getVectorVT(MVT::i1, VT.getSizeInBits()),
16642                                 Src2, Src1);
16643       return DAG.getBitcast(VT, Res);
16644     }
16645     default:
16646       break;
16647     }
16648   }
16649
16650   switch (IntNo) {
16651   default: return SDValue();    // Don't custom lower most intrinsics.
16652
16653   case Intrinsic::x86_avx2_permd:
16654   case Intrinsic::x86_avx2_permps:
16655     // Operands intentionally swapped. Mask is last operand to intrinsic,
16656     // but second operand for node/instruction.
16657     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16658                        Op.getOperand(2), Op.getOperand(1));
16659
16660   // ptest and testp intrinsics. The intrinsic these come from are designed to
16661   // return an integer value, not just an instruction so lower it to the ptest
16662   // or testp pattern and a setcc for the result.
16663   case Intrinsic::x86_sse41_ptestz:
16664   case Intrinsic::x86_sse41_ptestc:
16665   case Intrinsic::x86_sse41_ptestnzc:
16666   case Intrinsic::x86_avx_ptestz_256:
16667   case Intrinsic::x86_avx_ptestc_256:
16668   case Intrinsic::x86_avx_ptestnzc_256:
16669   case Intrinsic::x86_avx_vtestz_ps:
16670   case Intrinsic::x86_avx_vtestc_ps:
16671   case Intrinsic::x86_avx_vtestnzc_ps:
16672   case Intrinsic::x86_avx_vtestz_pd:
16673   case Intrinsic::x86_avx_vtestc_pd:
16674   case Intrinsic::x86_avx_vtestnzc_pd:
16675   case Intrinsic::x86_avx_vtestz_ps_256:
16676   case Intrinsic::x86_avx_vtestc_ps_256:
16677   case Intrinsic::x86_avx_vtestnzc_ps_256:
16678   case Intrinsic::x86_avx_vtestz_pd_256:
16679   case Intrinsic::x86_avx_vtestc_pd_256:
16680   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16681     bool IsTestPacked = false;
16682     unsigned X86CC;
16683     switch (IntNo) {
16684     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16685     case Intrinsic::x86_avx_vtestz_ps:
16686     case Intrinsic::x86_avx_vtestz_pd:
16687     case Intrinsic::x86_avx_vtestz_ps_256:
16688     case Intrinsic::x86_avx_vtestz_pd_256:
16689       IsTestPacked = true; // Fallthrough
16690     case Intrinsic::x86_sse41_ptestz:
16691     case Intrinsic::x86_avx_ptestz_256:
16692       // ZF = 1
16693       X86CC = X86::COND_E;
16694       break;
16695     case Intrinsic::x86_avx_vtestc_ps:
16696     case Intrinsic::x86_avx_vtestc_pd:
16697     case Intrinsic::x86_avx_vtestc_ps_256:
16698     case Intrinsic::x86_avx_vtestc_pd_256:
16699       IsTestPacked = true; // Fallthrough
16700     case Intrinsic::x86_sse41_ptestc:
16701     case Intrinsic::x86_avx_ptestc_256:
16702       // CF = 1
16703       X86CC = X86::COND_B;
16704       break;
16705     case Intrinsic::x86_avx_vtestnzc_ps:
16706     case Intrinsic::x86_avx_vtestnzc_pd:
16707     case Intrinsic::x86_avx_vtestnzc_ps_256:
16708     case Intrinsic::x86_avx_vtestnzc_pd_256:
16709       IsTestPacked = true; // Fallthrough
16710     case Intrinsic::x86_sse41_ptestnzc:
16711     case Intrinsic::x86_avx_ptestnzc_256:
16712       // ZF and CF = 0
16713       X86CC = X86::COND_A;
16714       break;
16715     }
16716
16717     SDValue LHS = Op.getOperand(1);
16718     SDValue RHS = Op.getOperand(2);
16719     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16720     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16721     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16722     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16723     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16724   }
16725   case Intrinsic::x86_avx512_kortestz_w:
16726   case Intrinsic::x86_avx512_kortestc_w: {
16727     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16728     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16729     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16730     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16731     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16732     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16733     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16734   }
16735
16736   case Intrinsic::x86_sse42_pcmpistria128:
16737   case Intrinsic::x86_sse42_pcmpestria128:
16738   case Intrinsic::x86_sse42_pcmpistric128:
16739   case Intrinsic::x86_sse42_pcmpestric128:
16740   case Intrinsic::x86_sse42_pcmpistrio128:
16741   case Intrinsic::x86_sse42_pcmpestrio128:
16742   case Intrinsic::x86_sse42_pcmpistris128:
16743   case Intrinsic::x86_sse42_pcmpestris128:
16744   case Intrinsic::x86_sse42_pcmpistriz128:
16745   case Intrinsic::x86_sse42_pcmpestriz128: {
16746     unsigned Opcode;
16747     unsigned X86CC;
16748     switch (IntNo) {
16749     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16750     case Intrinsic::x86_sse42_pcmpistria128:
16751       Opcode = X86ISD::PCMPISTRI;
16752       X86CC = X86::COND_A;
16753       break;
16754     case Intrinsic::x86_sse42_pcmpestria128:
16755       Opcode = X86ISD::PCMPESTRI;
16756       X86CC = X86::COND_A;
16757       break;
16758     case Intrinsic::x86_sse42_pcmpistric128:
16759       Opcode = X86ISD::PCMPISTRI;
16760       X86CC = X86::COND_B;
16761       break;
16762     case Intrinsic::x86_sse42_pcmpestric128:
16763       Opcode = X86ISD::PCMPESTRI;
16764       X86CC = X86::COND_B;
16765       break;
16766     case Intrinsic::x86_sse42_pcmpistrio128:
16767       Opcode = X86ISD::PCMPISTRI;
16768       X86CC = X86::COND_O;
16769       break;
16770     case Intrinsic::x86_sse42_pcmpestrio128:
16771       Opcode = X86ISD::PCMPESTRI;
16772       X86CC = X86::COND_O;
16773       break;
16774     case Intrinsic::x86_sse42_pcmpistris128:
16775       Opcode = X86ISD::PCMPISTRI;
16776       X86CC = X86::COND_S;
16777       break;
16778     case Intrinsic::x86_sse42_pcmpestris128:
16779       Opcode = X86ISD::PCMPESTRI;
16780       X86CC = X86::COND_S;
16781       break;
16782     case Intrinsic::x86_sse42_pcmpistriz128:
16783       Opcode = X86ISD::PCMPISTRI;
16784       X86CC = X86::COND_E;
16785       break;
16786     case Intrinsic::x86_sse42_pcmpestriz128:
16787       Opcode = X86ISD::PCMPESTRI;
16788       X86CC = X86::COND_E;
16789       break;
16790     }
16791     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16792     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16793     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16794     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16795                                 DAG.getConstant(X86CC, dl, MVT::i8),
16796                                 SDValue(PCMP.getNode(), 1));
16797     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16798   }
16799
16800   case Intrinsic::x86_sse42_pcmpistri128:
16801   case Intrinsic::x86_sse42_pcmpestri128: {
16802     unsigned Opcode;
16803     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16804       Opcode = X86ISD::PCMPISTRI;
16805     else
16806       Opcode = X86ISD::PCMPESTRI;
16807
16808     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16809     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16810     return DAG.getNode(Opcode, dl, VTs, NewOps);
16811   }
16812
16813   case Intrinsic::x86_seh_lsda: {
16814     // Compute the symbol for the LSDA. We know it'll get emitted later.
16815     MachineFunction &MF = DAG.getMachineFunction();
16816     SDValue Op1 = Op.getOperand(1);
16817     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16818     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16819         GlobalValue::getRealLinkageName(Fn->getName()));
16820
16821     // Generate a simple absolute symbol reference. This intrinsic is only
16822     // supported on 32-bit Windows, which isn't PIC.
16823     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16824     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16825   }
16826
16827   case Intrinsic::x86_seh_recoverfp: {
16828     SDValue FnOp = Op.getOperand(1);
16829     SDValue IncomingFPOp = Op.getOperand(2);
16830     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16831     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16832     if (!Fn)
16833       report_fatal_error(
16834           "llvm.x86.seh.recoverfp must take a function as the first argument");
16835     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16836   }
16837
16838   case Intrinsic::localaddress: {
16839     // Returns one of the stack, base, or frame pointer registers, depending on
16840     // which is used to reference local variables.
16841     MachineFunction &MF = DAG.getMachineFunction();
16842     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16843     unsigned Reg;
16844     if (RegInfo->hasBasePointer(MF))
16845       Reg = RegInfo->getBaseRegister();
16846     else // This function handles the SP or FP case.
16847       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16848     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16849   }
16850   }
16851 }
16852
16853 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16854                               SDValue Src, SDValue Mask, SDValue Base,
16855                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16856                               const X86Subtarget * Subtarget) {
16857   SDLoc dl(Op);
16858   auto *C = cast<ConstantSDNode>(ScaleOp);
16859   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16860   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16861                              Index.getSimpleValueType().getVectorNumElements());
16862   SDValue MaskInReg;
16863   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16864   if (MaskC)
16865     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16866   else {
16867     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16868                                      Mask.getSimpleValueType().getSizeInBits());
16869
16870     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16871     // are extracted by EXTRACT_SUBVECTOR.
16872     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16873                             DAG.getBitcast(BitcastVT, Mask),
16874                             DAG.getIntPtrConstant(0, dl));
16875   }
16876   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16877   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16878   SDValue Segment = DAG.getRegister(0, MVT::i32);
16879   if (Src.getOpcode() == ISD::UNDEF)
16880     Src = getZeroVector(Op.getSimpleValueType(), Subtarget, DAG, dl);
16881   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16882   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16883   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16884   return DAG.getMergeValues(RetOps, dl);
16885 }
16886
16887 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16888                                SDValue Src, SDValue Mask, SDValue Base,
16889                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16890   SDLoc dl(Op);
16891   auto *C = cast<ConstantSDNode>(ScaleOp);
16892   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16893   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16894   SDValue Segment = DAG.getRegister(0, MVT::i32);
16895   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16896                              Index.getSimpleValueType().getVectorNumElements());
16897   SDValue MaskInReg;
16898   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16899   if (MaskC)
16900     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16901   else {
16902     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16903                                      Mask.getSimpleValueType().getSizeInBits());
16904
16905     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16906     // are extracted by EXTRACT_SUBVECTOR.
16907     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16908                             DAG.getBitcast(BitcastVT, Mask),
16909                             DAG.getIntPtrConstant(0, dl));
16910   }
16911   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16912   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16913   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16914   return SDValue(Res, 1);
16915 }
16916
16917 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16918                                SDValue Mask, SDValue Base, SDValue Index,
16919                                SDValue ScaleOp, SDValue Chain) {
16920   SDLoc dl(Op);
16921   auto *C = cast<ConstantSDNode>(ScaleOp);
16922   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16923   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16924   SDValue Segment = DAG.getRegister(0, MVT::i32);
16925   MVT MaskVT =
16926     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16927   SDValue MaskInReg;
16928   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16929   if (MaskC)
16930     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16931   else
16932     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16933   //SDVTList VTs = DAG.getVTList(MVT::Other);
16934   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16935   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16936   return SDValue(Res, 0);
16937 }
16938
16939 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16940 // read performance monitor counters (x86_rdpmc).
16941 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16942                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16943                               SmallVectorImpl<SDValue> &Results) {
16944   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16945   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16946   SDValue LO, HI;
16947
16948   // The ECX register is used to select the index of the performance counter
16949   // to read.
16950   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16951                                    N->getOperand(2));
16952   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16953
16954   // Reads the content of a 64-bit performance counter and returns it in the
16955   // registers EDX:EAX.
16956   if (Subtarget->is64Bit()) {
16957     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16958     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16959                             LO.getValue(2));
16960   } else {
16961     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16962     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16963                             LO.getValue(2));
16964   }
16965   Chain = HI.getValue(1);
16966
16967   if (Subtarget->is64Bit()) {
16968     // The EAX register is loaded with the low-order 32 bits. The EDX register
16969     // is loaded with the supported high-order bits of the counter.
16970     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16971                               DAG.getConstant(32, DL, MVT::i8));
16972     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16973     Results.push_back(Chain);
16974     return;
16975   }
16976
16977   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16978   SDValue Ops[] = { LO, HI };
16979   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16980   Results.push_back(Pair);
16981   Results.push_back(Chain);
16982 }
16983
16984 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16985 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16986 // also used to custom lower READCYCLECOUNTER nodes.
16987 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16988                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16989                               SmallVectorImpl<SDValue> &Results) {
16990   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16991   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16992   SDValue LO, HI;
16993
16994   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16995   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16996   // and the EAX register is loaded with the low-order 32 bits.
16997   if (Subtarget->is64Bit()) {
16998     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16999     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17000                             LO.getValue(2));
17001   } else {
17002     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17003     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17004                             LO.getValue(2));
17005   }
17006   SDValue Chain = HI.getValue(1);
17007
17008   if (Opcode == X86ISD::RDTSCP_DAG) {
17009     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17010
17011     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
17012     // the ECX register. Add 'ecx' explicitly to the chain.
17013     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
17014                                      HI.getValue(2));
17015     // Explicitly store the content of ECX at the location passed in input
17016     // to the 'rdtscp' intrinsic.
17017     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
17018                          MachinePointerInfo(), false, false, 0);
17019   }
17020
17021   if (Subtarget->is64Bit()) {
17022     // The EDX register is loaded with the high-order 32 bits of the MSR, and
17023     // the EAX register is loaded with the low-order 32 bits.
17024     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17025                               DAG.getConstant(32, DL, MVT::i8));
17026     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17027     Results.push_back(Chain);
17028     return;
17029   }
17030
17031   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17032   SDValue Ops[] = { LO, HI };
17033   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17034   Results.push_back(Pair);
17035   Results.push_back(Chain);
17036 }
17037
17038 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
17039                                      SelectionDAG &DAG) {
17040   SmallVector<SDValue, 2> Results;
17041   SDLoc DL(Op);
17042   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
17043                           Results);
17044   return DAG.getMergeValues(Results, DL);
17045 }
17046
17047 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
17048                                     SelectionDAG &DAG) {
17049   MachineFunction &MF = DAG.getMachineFunction();
17050   const Function *Fn = MF.getFunction();
17051   SDLoc dl(Op);
17052   SDValue Chain = Op.getOperand(0);
17053
17054   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
17055          "using llvm.x86.seh.restoreframe requires a frame pointer");
17056
17057   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17058   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
17059
17060   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17061   unsigned FrameReg =
17062       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17063   unsigned SPReg = RegInfo->getStackRegister();
17064   unsigned SlotSize = RegInfo->getSlotSize();
17065
17066   // Get incoming EBP.
17067   SDValue IncomingEBP =
17068       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
17069
17070   // SP is saved in the first field of every registration node, so load
17071   // [EBP-RegNodeSize] into SP.
17072   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
17073   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
17074                                DAG.getConstant(-RegNodeSize, dl, VT));
17075   SDValue NewSP =
17076       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
17077                   false, VT.getScalarSizeInBits() / 8);
17078   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
17079
17080   if (!RegInfo->needsStackRealignment(MF)) {
17081     // Adjust EBP to point back to the original frame position.
17082     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
17083     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
17084   } else {
17085     assert(RegInfo->hasBasePointer(MF) &&
17086            "functions with Win32 EH must use frame or base pointer register");
17087
17088     // Reload the base pointer (ESI) with the adjusted incoming EBP.
17089     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
17090     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
17091
17092     // Reload the spilled EBP value, now that the stack and base pointers are
17093     // set up.
17094     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
17095     X86FI->setHasSEHFramePtrSave(true);
17096     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
17097     X86FI->setSEHFramePtrSaveIndex(FI);
17098     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
17099                                 MachinePointerInfo(), false, false, false,
17100                                 VT.getScalarSizeInBits() / 8);
17101     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
17102   }
17103
17104   return Chain;
17105 }
17106
17107 static SDValue MarkEHRegistrationNode(SDValue Op, SelectionDAG &DAG) {
17108   MachineFunction &MF = DAG.getMachineFunction();
17109   SDValue Chain = Op.getOperand(0);
17110   SDValue RegNode = Op.getOperand(2);
17111   WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo();
17112   if (!EHInfo)
17113     report_fatal_error("EH registrations only live in functions using WinEH");
17114
17115   // Cast the operand to an alloca, and remember the frame index.
17116   auto *FINode = dyn_cast<FrameIndexSDNode>(RegNode);
17117   if (!FINode)
17118     report_fatal_error("llvm.x86.seh.ehregnode expects a static alloca");
17119   EHInfo->EHRegNodeFrameIndex = FINode->getIndex();
17120
17121   // Return the chain operand without making any DAG nodes.
17122   return Chain;
17123 }
17124
17125 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
17126 /// return truncate Store/MaskedStore Node
17127 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
17128                                                SelectionDAG &DAG,
17129                                                MVT ElementType) {
17130   SDLoc dl(Op);
17131   SDValue Mask = Op.getOperand(4);
17132   SDValue DataToTruncate = Op.getOperand(3);
17133   SDValue Addr = Op.getOperand(2);
17134   SDValue Chain = Op.getOperand(0);
17135
17136   MVT VT  = DataToTruncate.getSimpleValueType();
17137   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
17138
17139   if (isAllOnesConstant(Mask)) // return just a truncate store
17140     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17141                              MachinePointerInfo(), SVT, false, false,
17142                              SVT.getScalarSizeInBits()/8);
17143
17144   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
17145   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17146                                    Mask.getSimpleValueType().getSizeInBits());
17147   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17148   // are extracted by EXTRACT_SUBVECTOR.
17149   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17150                               DAG.getBitcast(BitcastVT, Mask),
17151                               DAG.getIntPtrConstant(0, dl));
17152
17153   MachineMemOperand *MMO = DAG.getMachineFunction().
17154     getMachineMemOperand(MachinePointerInfo(),
17155                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17156                          SVT.getScalarSizeInBits()/8);
17157
17158   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17159                             VMask, SVT, MMO, true);
17160 }
17161
17162 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17163                                       SelectionDAG &DAG) {
17164   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17165
17166   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17167   if (!IntrData) {
17168     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
17169       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
17170     else if (IntNo == llvm::Intrinsic::x86_seh_ehregnode)
17171       return MarkEHRegistrationNode(Op, DAG);
17172     return SDValue();
17173   }
17174
17175   SDLoc dl(Op);
17176   switch(IntrData->Type) {
17177   default: llvm_unreachable("Unknown Intrinsic Type");
17178   case RDSEED:
17179   case RDRAND: {
17180     // Emit the node with the right value type.
17181     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17182     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17183
17184     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17185     // Otherwise return the value from Rand, which is always 0, casted to i32.
17186     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17187                       DAG.getConstant(1, dl, Op->getValueType(1)),
17188                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17189                       SDValue(Result.getNode(), 1) };
17190     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17191                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17192                                   Ops);
17193
17194     // Return { result, isValid, chain }.
17195     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17196                        SDValue(Result.getNode(), 2));
17197   }
17198   case GATHER: {
17199   //gather(v1, mask, index, base, scale);
17200     SDValue Chain = Op.getOperand(0);
17201     SDValue Src   = Op.getOperand(2);
17202     SDValue Base  = Op.getOperand(3);
17203     SDValue Index = Op.getOperand(4);
17204     SDValue Mask  = Op.getOperand(5);
17205     SDValue Scale = Op.getOperand(6);
17206     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17207                          Chain, Subtarget);
17208   }
17209   case SCATTER: {
17210   //scatter(base, mask, index, v1, scale);
17211     SDValue Chain = Op.getOperand(0);
17212     SDValue Base  = Op.getOperand(2);
17213     SDValue Mask  = Op.getOperand(3);
17214     SDValue Index = Op.getOperand(4);
17215     SDValue Src   = Op.getOperand(5);
17216     SDValue Scale = Op.getOperand(6);
17217     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17218                           Scale, Chain);
17219   }
17220   case PREFETCH: {
17221     SDValue Hint = Op.getOperand(6);
17222     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17223     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17224     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17225     SDValue Chain = Op.getOperand(0);
17226     SDValue Mask  = Op.getOperand(2);
17227     SDValue Index = Op.getOperand(3);
17228     SDValue Base  = Op.getOperand(4);
17229     SDValue Scale = Op.getOperand(5);
17230     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17231   }
17232   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17233   case RDTSC: {
17234     SmallVector<SDValue, 2> Results;
17235     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17236                             Results);
17237     return DAG.getMergeValues(Results, dl);
17238   }
17239   // Read Performance Monitoring Counters.
17240   case RDPMC: {
17241     SmallVector<SDValue, 2> Results;
17242     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17243     return DAG.getMergeValues(Results, dl);
17244   }
17245   // XTEST intrinsics.
17246   case XTEST: {
17247     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17248     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17249     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17250                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17251                                 InTrans);
17252     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17253     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17254                        Ret, SDValue(InTrans.getNode(), 1));
17255   }
17256   // ADC/ADCX/SBB
17257   case ADX: {
17258     SmallVector<SDValue, 2> Results;
17259     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17260     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17261     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17262                                 DAG.getConstant(-1, dl, MVT::i8));
17263     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17264                               Op.getOperand(4), GenCF.getValue(1));
17265     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17266                                  Op.getOperand(5), MachinePointerInfo(),
17267                                  false, false, 0);
17268     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17269                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17270                                 Res.getValue(1));
17271     Results.push_back(SetCC);
17272     Results.push_back(Store);
17273     return DAG.getMergeValues(Results, dl);
17274   }
17275   case COMPRESS_TO_MEM: {
17276     SDLoc dl(Op);
17277     SDValue Mask = Op.getOperand(4);
17278     SDValue DataToCompress = Op.getOperand(3);
17279     SDValue Addr = Op.getOperand(2);
17280     SDValue Chain = Op.getOperand(0);
17281
17282     MVT VT = DataToCompress.getSimpleValueType();
17283     if (isAllOnesConstant(Mask)) // return just a store
17284       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17285                           MachinePointerInfo(), false, false,
17286                           VT.getScalarSizeInBits()/8);
17287
17288     SDValue Compressed =
17289       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17290                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17291     return DAG.getStore(Chain, dl, Compressed, Addr,
17292                         MachinePointerInfo(), false, false,
17293                         VT.getScalarSizeInBits()/8);
17294   }
17295   case TRUNCATE_TO_MEM_VI8:
17296     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17297   case TRUNCATE_TO_MEM_VI16:
17298     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17299   case TRUNCATE_TO_MEM_VI32:
17300     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17301   case EXPAND_FROM_MEM: {
17302     SDLoc dl(Op);
17303     SDValue Mask = Op.getOperand(4);
17304     SDValue PassThru = Op.getOperand(3);
17305     SDValue Addr = Op.getOperand(2);
17306     SDValue Chain = Op.getOperand(0);
17307     MVT VT = Op.getSimpleValueType();
17308
17309     if (isAllOnesConstant(Mask)) // return just a load
17310       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17311                          false, VT.getScalarSizeInBits()/8);
17312
17313     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17314                                        false, false, false,
17315                                        VT.getScalarSizeInBits()/8);
17316
17317     SDValue Results[] = {
17318       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17319                            Mask, PassThru, Subtarget, DAG), Chain};
17320     return DAG.getMergeValues(Results, dl);
17321   }
17322   }
17323 }
17324
17325 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17326                                            SelectionDAG &DAG) const {
17327   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17328   MFI->setReturnAddressIsTaken(true);
17329
17330   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17331     return SDValue();
17332
17333   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17334   SDLoc dl(Op);
17335   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17336
17337   if (Depth > 0) {
17338     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17339     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17340     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17341     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17342                        DAG.getNode(ISD::ADD, dl, PtrVT,
17343                                    FrameAddr, Offset),
17344                        MachinePointerInfo(), false, false, false, 0);
17345   }
17346
17347   // Just load the return address.
17348   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17349   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17350                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17351 }
17352
17353 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17354   MachineFunction &MF = DAG.getMachineFunction();
17355   MachineFrameInfo *MFI = MF.getFrameInfo();
17356   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17357   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17358   EVT VT = Op.getValueType();
17359
17360   MFI->setFrameAddressIsTaken(true);
17361
17362   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17363     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17364     // is not possible to crawl up the stack without looking at the unwind codes
17365     // simultaneously.
17366     int FrameAddrIndex = FuncInfo->getFAIndex();
17367     if (!FrameAddrIndex) {
17368       // Set up a frame object for the return address.
17369       unsigned SlotSize = RegInfo->getSlotSize();
17370       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17371           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17372       FuncInfo->setFAIndex(FrameAddrIndex);
17373     }
17374     return DAG.getFrameIndex(FrameAddrIndex, VT);
17375   }
17376
17377   unsigned FrameReg =
17378       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17379   SDLoc dl(Op);  // FIXME probably not meaningful
17380   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17381   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17382           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17383          "Invalid Frame Register!");
17384   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17385   while (Depth--)
17386     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17387                             MachinePointerInfo(),
17388                             false, false, false, 0);
17389   return FrameAddr;
17390 }
17391
17392 // FIXME? Maybe this could be a TableGen attribute on some registers and
17393 // this table could be generated automatically from RegInfo.
17394 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17395                                               SelectionDAG &DAG) const {
17396   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17397   const MachineFunction &MF = DAG.getMachineFunction();
17398
17399   unsigned Reg = StringSwitch<unsigned>(RegName)
17400                        .Case("esp", X86::ESP)
17401                        .Case("rsp", X86::RSP)
17402                        .Case("ebp", X86::EBP)
17403                        .Case("rbp", X86::RBP)
17404                        .Default(0);
17405
17406   if (Reg == X86::EBP || Reg == X86::RBP) {
17407     if (!TFI.hasFP(MF))
17408       report_fatal_error("register " + StringRef(RegName) +
17409                          " is allocatable: function has no frame pointer");
17410 #ifndef NDEBUG
17411     else {
17412       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17413       unsigned FrameReg =
17414           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17415       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17416              "Invalid Frame Register!");
17417     }
17418 #endif
17419   }
17420
17421   if (Reg)
17422     return Reg;
17423
17424   report_fatal_error("Invalid register name global variable");
17425 }
17426
17427 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17428                                                      SelectionDAG &DAG) const {
17429   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17430   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17431 }
17432
17433 unsigned X86TargetLowering::getExceptionPointerRegister(
17434     const Constant *PersonalityFn) const {
17435   if (classifyEHPersonality(PersonalityFn) == EHPersonality::CoreCLR)
17436     return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17437
17438   return Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX;
17439 }
17440
17441 unsigned X86TargetLowering::getExceptionSelectorRegister(
17442     const Constant *PersonalityFn) const {
17443   // Funclet personalities don't use selectors (the runtime does the selection).
17444   assert(!isFuncletEHPersonality(classifyEHPersonality(PersonalityFn)));
17445   return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17446 }
17447
17448 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17449   SDValue Chain     = Op.getOperand(0);
17450   SDValue Offset    = Op.getOperand(1);
17451   SDValue Handler   = Op.getOperand(2);
17452   SDLoc dl      (Op);
17453
17454   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17455   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17456   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17457   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17458           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17459          "Invalid Frame Register!");
17460   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17461   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17462
17463   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17464                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17465                                                        dl));
17466   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17467   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17468                        false, false, 0);
17469   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17470
17471   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17472                      DAG.getRegister(StoreAddrReg, PtrVT));
17473 }
17474
17475 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17476                                                SelectionDAG &DAG) const {
17477   SDLoc DL(Op);
17478   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17479                      DAG.getVTList(MVT::i32, MVT::Other),
17480                      Op.getOperand(0), Op.getOperand(1));
17481 }
17482
17483 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17484                                                 SelectionDAG &DAG) const {
17485   SDLoc DL(Op);
17486   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17487                      Op.getOperand(0), Op.getOperand(1));
17488 }
17489
17490 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17491   return Op.getOperand(0);
17492 }
17493
17494 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17495                                                 SelectionDAG &DAG) const {
17496   SDValue Root = Op.getOperand(0);
17497   SDValue Trmp = Op.getOperand(1); // trampoline
17498   SDValue FPtr = Op.getOperand(2); // nested function
17499   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17500   SDLoc dl (Op);
17501
17502   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17503   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17504
17505   if (Subtarget->is64Bit()) {
17506     SDValue OutChains[6];
17507
17508     // Large code-model.
17509     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17510     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17511
17512     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17513     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17514
17515     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17516
17517     // Load the pointer to the nested function into R11.
17518     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17519     SDValue Addr = Trmp;
17520     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17521                                 Addr, MachinePointerInfo(TrmpAddr),
17522                                 false, false, 0);
17523
17524     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17525                        DAG.getConstant(2, dl, MVT::i64));
17526     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17527                                 MachinePointerInfo(TrmpAddr, 2),
17528                                 false, false, 2);
17529
17530     // Load the 'nest' parameter value into R10.
17531     // R10 is specified in X86CallingConv.td
17532     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17533     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17534                        DAG.getConstant(10, dl, MVT::i64));
17535     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17536                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17537                                 false, false, 0);
17538
17539     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17540                        DAG.getConstant(12, dl, MVT::i64));
17541     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17542                                 MachinePointerInfo(TrmpAddr, 12),
17543                                 false, false, 2);
17544
17545     // Jump to the nested function.
17546     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17547     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17548                        DAG.getConstant(20, dl, MVT::i64));
17549     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17550                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17551                                 false, false, 0);
17552
17553     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17554     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17555                        DAG.getConstant(22, dl, MVT::i64));
17556     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17557                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17558                                 false, false, 0);
17559
17560     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17561   } else {
17562     const Function *Func =
17563       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17564     CallingConv::ID CC = Func->getCallingConv();
17565     unsigned NestReg;
17566
17567     switch (CC) {
17568     default:
17569       llvm_unreachable("Unsupported calling convention");
17570     case CallingConv::C:
17571     case CallingConv::X86_StdCall: {
17572       // Pass 'nest' parameter in ECX.
17573       // Must be kept in sync with X86CallingConv.td
17574       NestReg = X86::ECX;
17575
17576       // Check that ECX wasn't needed by an 'inreg' parameter.
17577       FunctionType *FTy = Func->getFunctionType();
17578       const AttributeSet &Attrs = Func->getAttributes();
17579
17580       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17581         unsigned InRegCount = 0;
17582         unsigned Idx = 1;
17583
17584         for (FunctionType::param_iterator I = FTy->param_begin(),
17585              E = FTy->param_end(); I != E; ++I, ++Idx)
17586           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17587             auto &DL = DAG.getDataLayout();
17588             // FIXME: should only count parameters that are lowered to integers.
17589             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17590           }
17591
17592         if (InRegCount > 2) {
17593           report_fatal_error("Nest register in use - reduce number of inreg"
17594                              " parameters!");
17595         }
17596       }
17597       break;
17598     }
17599     case CallingConv::X86_FastCall:
17600     case CallingConv::X86_ThisCall:
17601     case CallingConv::Fast:
17602       // Pass 'nest' parameter in EAX.
17603       // Must be kept in sync with X86CallingConv.td
17604       NestReg = X86::EAX;
17605       break;
17606     }
17607
17608     SDValue OutChains[4];
17609     SDValue Addr, Disp;
17610
17611     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17612                        DAG.getConstant(10, dl, MVT::i32));
17613     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17614
17615     // This is storing the opcode for MOV32ri.
17616     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17617     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17618     OutChains[0] = DAG.getStore(Root, dl,
17619                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17620                                 Trmp, MachinePointerInfo(TrmpAddr),
17621                                 false, false, 0);
17622
17623     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17624                        DAG.getConstant(1, dl, MVT::i32));
17625     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17626                                 MachinePointerInfo(TrmpAddr, 1),
17627                                 false, false, 1);
17628
17629     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17630     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17631                        DAG.getConstant(5, dl, MVT::i32));
17632     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17633                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17634                                 false, false, 1);
17635
17636     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17637                        DAG.getConstant(6, dl, MVT::i32));
17638     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17639                                 MachinePointerInfo(TrmpAddr, 6),
17640                                 false, false, 1);
17641
17642     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17643   }
17644 }
17645
17646 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17647                                             SelectionDAG &DAG) const {
17648   /*
17649    The rounding mode is in bits 11:10 of FPSR, and has the following
17650    settings:
17651      00 Round to nearest
17652      01 Round to -inf
17653      10 Round to +inf
17654      11 Round to 0
17655
17656   FLT_ROUNDS, on the other hand, expects the following:
17657     -1 Undefined
17658      0 Round to 0
17659      1 Round to nearest
17660      2 Round to +inf
17661      3 Round to -inf
17662
17663   To perform the conversion, we do:
17664     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17665   */
17666
17667   MachineFunction &MF = DAG.getMachineFunction();
17668   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17669   unsigned StackAlignment = TFI.getStackAlignment();
17670   MVT VT = Op.getSimpleValueType();
17671   SDLoc DL(Op);
17672
17673   // Save FP Control Word to stack slot
17674   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17675   SDValue StackSlot =
17676       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17677
17678   MachineMemOperand *MMO =
17679       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17680                               MachineMemOperand::MOStore, 2, 2);
17681
17682   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17683   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17684                                           DAG.getVTList(MVT::Other),
17685                                           Ops, MVT::i16, MMO);
17686
17687   // Load FP Control Word from stack slot
17688   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17689                             MachinePointerInfo(), false, false, false, 0);
17690
17691   // Transform as necessary
17692   SDValue CWD1 =
17693     DAG.getNode(ISD::SRL, DL, MVT::i16,
17694                 DAG.getNode(ISD::AND, DL, MVT::i16,
17695                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17696                 DAG.getConstant(11, DL, MVT::i8));
17697   SDValue CWD2 =
17698     DAG.getNode(ISD::SRL, DL, MVT::i16,
17699                 DAG.getNode(ISD::AND, DL, MVT::i16,
17700                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17701                 DAG.getConstant(9, DL, MVT::i8));
17702
17703   SDValue RetVal =
17704     DAG.getNode(ISD::AND, DL, MVT::i16,
17705                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17706                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17707                             DAG.getConstant(1, DL, MVT::i16)),
17708                 DAG.getConstant(3, DL, MVT::i16));
17709
17710   return DAG.getNode((VT.getSizeInBits() < 16 ?
17711                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17712 }
17713
17714 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17715 //
17716 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17717 //    to 512-bit vector.
17718 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17719 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17720 //    split the vector, perform operation on it's Lo a Hi part and
17721 //    concatenate the results.
17722 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17723   SDLoc dl(Op);
17724   MVT VT = Op.getSimpleValueType();
17725   MVT EltVT = VT.getVectorElementType();
17726   unsigned NumElems = VT.getVectorNumElements();
17727
17728   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17729     // Extend to 512 bit vector.
17730     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17731               "Unsupported value type for operation");
17732
17733     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17734     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17735                                  DAG.getUNDEF(NewVT),
17736                                  Op.getOperand(0),
17737                                  DAG.getIntPtrConstant(0, dl));
17738     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17739
17740     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17741                        DAG.getIntPtrConstant(0, dl));
17742   }
17743
17744   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17745           "Unsupported element type");
17746
17747   if (16 < NumElems) {
17748     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17749     SDValue Lo, Hi;
17750     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17751     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17752
17753     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17754     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17755
17756     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17757   }
17758
17759   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17760
17761   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17762           "Unsupported value type for operation");
17763
17764   // Use native supported vector instruction vplzcntd.
17765   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17766   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17767   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17768   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17769
17770   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17771 }
17772
17773 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17774                          SelectionDAG &DAG) {
17775   MVT VT = Op.getSimpleValueType();
17776   MVT OpVT = VT;
17777   unsigned NumBits = VT.getSizeInBits();
17778   SDLoc dl(Op);
17779
17780   if (VT.isVector() && Subtarget->hasAVX512())
17781     return LowerVectorCTLZ_AVX512(Op, DAG);
17782
17783   Op = Op.getOperand(0);
17784   if (VT == MVT::i8) {
17785     // Zero extend to i32 since there is not an i8 bsr.
17786     OpVT = MVT::i32;
17787     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17788   }
17789
17790   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17791   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17792   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17793
17794   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17795   SDValue Ops[] = {
17796     Op,
17797     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17798     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17799     Op.getValue(1)
17800   };
17801   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17802
17803   // Finally xor with NumBits-1.
17804   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17805                    DAG.getConstant(NumBits - 1, dl, OpVT));
17806
17807   if (VT == MVT::i8)
17808     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17809   return Op;
17810 }
17811
17812 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17813                                     SelectionDAG &DAG) {
17814   MVT VT = Op.getSimpleValueType();
17815   EVT OpVT = VT;
17816   unsigned NumBits = VT.getSizeInBits();
17817   SDLoc dl(Op);
17818
17819   if (VT.isVector() && Subtarget->hasAVX512())
17820     return LowerVectorCTLZ_AVX512(Op, DAG);
17821
17822   Op = Op.getOperand(0);
17823   if (VT == MVT::i8) {
17824     // Zero extend to i32 since there is not an i8 bsr.
17825     OpVT = MVT::i32;
17826     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17827   }
17828
17829   // Issue a bsr (scan bits in reverse).
17830   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17831   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17832
17833   // And xor with NumBits-1.
17834   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17835                    DAG.getConstant(NumBits - 1, dl, OpVT));
17836
17837   if (VT == MVT::i8)
17838     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17839   return Op;
17840 }
17841
17842 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17843   MVT VT = Op.getSimpleValueType();
17844   unsigned NumBits = VT.getScalarSizeInBits();
17845   SDLoc dl(Op);
17846
17847   if (VT.isVector()) {
17848     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17849
17850     SDValue N0 = Op.getOperand(0);
17851     SDValue Zero = DAG.getConstant(0, dl, VT);
17852
17853     // lsb(x) = (x & -x)
17854     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17855                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17856
17857     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17858     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17859         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17860       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17861       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17862                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17863     }
17864
17865     // cttz(x) = ctpop(lsb - 1)
17866     SDValue One = DAG.getConstant(1, dl, VT);
17867     return DAG.getNode(ISD::CTPOP, dl, VT,
17868                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17869   }
17870
17871   assert(Op.getOpcode() == ISD::CTTZ &&
17872          "Only scalar CTTZ requires custom lowering");
17873
17874   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17875   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17876   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17877
17878   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17879   SDValue Ops[] = {
17880     Op,
17881     DAG.getConstant(NumBits, dl, VT),
17882     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17883     Op.getValue(1)
17884   };
17885   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17886 }
17887
17888 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17889 // ones, and then concatenate the result back.
17890 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17891   MVT VT = Op.getSimpleValueType();
17892
17893   assert(VT.is256BitVector() && VT.isInteger() &&
17894          "Unsupported value type for operation");
17895
17896   unsigned NumElems = VT.getVectorNumElements();
17897   SDLoc dl(Op);
17898
17899   // Extract the LHS vectors
17900   SDValue LHS = Op.getOperand(0);
17901   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17902   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17903
17904   // Extract the RHS vectors
17905   SDValue RHS = Op.getOperand(1);
17906   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17907   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17908
17909   MVT EltVT = VT.getVectorElementType();
17910   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17911
17912   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17913                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17914                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17915 }
17916
17917 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17918   if (Op.getValueType() == MVT::i1)
17919     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17920                        Op.getOperand(0), Op.getOperand(1));
17921   assert(Op.getSimpleValueType().is256BitVector() &&
17922          Op.getSimpleValueType().isInteger() &&
17923          "Only handle AVX 256-bit vector integer operation");
17924   return Lower256IntArith(Op, DAG);
17925 }
17926
17927 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17928   if (Op.getValueType() == MVT::i1)
17929     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17930                        Op.getOperand(0), Op.getOperand(1));
17931   assert(Op.getSimpleValueType().is256BitVector() &&
17932          Op.getSimpleValueType().isInteger() &&
17933          "Only handle AVX 256-bit vector integer operation");
17934   return Lower256IntArith(Op, DAG);
17935 }
17936
17937 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17938   assert(Op.getSimpleValueType().is256BitVector() &&
17939          Op.getSimpleValueType().isInteger() &&
17940          "Only handle AVX 256-bit vector integer operation");
17941   return Lower256IntArith(Op, DAG);
17942 }
17943
17944 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17945                         SelectionDAG &DAG) {
17946   SDLoc dl(Op);
17947   MVT VT = Op.getSimpleValueType();
17948
17949   if (VT == MVT::i1)
17950     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17951
17952   // Decompose 256-bit ops into smaller 128-bit ops.
17953   if (VT.is256BitVector() && !Subtarget->hasInt256())
17954     return Lower256IntArith(Op, DAG);
17955
17956   SDValue A = Op.getOperand(0);
17957   SDValue B = Op.getOperand(1);
17958
17959   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17960   // pairs, multiply and truncate.
17961   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17962     if (Subtarget->hasInt256()) {
17963       if (VT == MVT::v32i8) {
17964         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17965         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17966         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17967         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17968         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17969         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17970         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17971         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17972                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17973                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17974       }
17975
17976       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17977       return DAG.getNode(
17978           ISD::TRUNCATE, dl, VT,
17979           DAG.getNode(ISD::MUL, dl, ExVT,
17980                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17981                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17982     }
17983
17984     assert(VT == MVT::v16i8 &&
17985            "Pre-AVX2 support only supports v16i8 multiplication");
17986     MVT ExVT = MVT::v8i16;
17987
17988     // Extract the lo parts and sign extend to i16
17989     SDValue ALo, BLo;
17990     if (Subtarget->hasSSE41()) {
17991       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17992       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17993     } else {
17994       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17995                               -1, 4, -1, 5, -1, 6, -1, 7};
17996       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17997       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17998       ALo = DAG.getBitcast(ExVT, ALo);
17999       BLo = DAG.getBitcast(ExVT, BLo);
18000       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
18001       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
18002     }
18003
18004     // Extract the hi parts and sign extend to i16
18005     SDValue AHi, BHi;
18006     if (Subtarget->hasSSE41()) {
18007       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
18008                               -1, -1, -1, -1, -1, -1, -1, -1};
18009       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18010       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18011       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
18012       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
18013     } else {
18014       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
18015                               -1, 12, -1, 13, -1, 14, -1, 15};
18016       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18017       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18018       AHi = DAG.getBitcast(ExVT, AHi);
18019       BHi = DAG.getBitcast(ExVT, BHi);
18020       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
18021       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
18022     }
18023
18024     // Multiply, mask the lower 8bits of the lo/hi results and pack
18025     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
18026     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
18027     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
18028     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
18029     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18030   }
18031
18032   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
18033   if (VT == MVT::v4i32) {
18034     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
18035            "Should not custom lower when pmuldq is available!");
18036
18037     // Extract the odd parts.
18038     static const int UnpackMask[] = { 1, -1, 3, -1 };
18039     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
18040     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
18041
18042     // Multiply the even parts.
18043     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
18044     // Now multiply odd parts.
18045     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
18046
18047     Evens = DAG.getBitcast(VT, Evens);
18048     Odds = DAG.getBitcast(VT, Odds);
18049
18050     // Merge the two vectors back together with a shuffle. This expands into 2
18051     // shuffles.
18052     static const int ShufMask[] = { 0, 4, 2, 6 };
18053     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
18054   }
18055
18056   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
18057          "Only know how to lower V2I64/V4I64/V8I64 multiply");
18058
18059   //  Ahi = psrlqi(a, 32);
18060   //  Bhi = psrlqi(b, 32);
18061   //
18062   //  AloBlo = pmuludq(a, b);
18063   //  AloBhi = pmuludq(a, Bhi);
18064   //  AhiBlo = pmuludq(Ahi, b);
18065
18066   //  AloBhi = psllqi(AloBhi, 32);
18067   //  AhiBlo = psllqi(AhiBlo, 32);
18068   //  return AloBlo + AloBhi + AhiBlo;
18069
18070   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
18071   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
18072
18073   SDValue AhiBlo = Ahi;
18074   SDValue AloBhi = Bhi;
18075   // Bit cast to 32-bit vectors for MULUDQ
18076   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
18077                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
18078   A = DAG.getBitcast(MulVT, A);
18079   B = DAG.getBitcast(MulVT, B);
18080   Ahi = DAG.getBitcast(MulVT, Ahi);
18081   Bhi = DAG.getBitcast(MulVT, Bhi);
18082
18083   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
18084   // After shifting right const values the result may be all-zero.
18085   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
18086     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
18087     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
18088   }
18089   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
18090     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
18091     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
18092   }
18093
18094   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
18095   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
18096 }
18097
18098 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
18099   assert(Subtarget->isTargetWin64() && "Unexpected target");
18100   EVT VT = Op.getValueType();
18101   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
18102          "Unexpected return type for lowering");
18103
18104   RTLIB::Libcall LC;
18105   bool isSigned;
18106   switch (Op->getOpcode()) {
18107   default: llvm_unreachable("Unexpected request for libcall!");
18108   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
18109   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
18110   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
18111   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
18112   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
18113   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
18114   }
18115
18116   SDLoc dl(Op);
18117   SDValue InChain = DAG.getEntryNode();
18118
18119   TargetLowering::ArgListTy Args;
18120   TargetLowering::ArgListEntry Entry;
18121   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
18122     EVT ArgVT = Op->getOperand(i).getValueType();
18123     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
18124            "Unexpected argument type for lowering");
18125     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
18126     Entry.Node = StackPtr;
18127     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
18128                            false, false, 16);
18129     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
18130     Entry.Ty = PointerType::get(ArgTy,0);
18131     Entry.isSExt = false;
18132     Entry.isZExt = false;
18133     Args.push_back(Entry);
18134   }
18135
18136   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
18137                                          getPointerTy(DAG.getDataLayout()));
18138
18139   TargetLowering::CallLoweringInfo CLI(DAG);
18140   CLI.setDebugLoc(dl).setChain(InChain)
18141     .setCallee(getLibcallCallingConv(LC),
18142                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18143                Callee, std::move(Args), 0)
18144     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18145
18146   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18147   return DAG.getBitcast(VT, CallInfo.first);
18148 }
18149
18150 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18151                              SelectionDAG &DAG) {
18152   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18153   MVT VT = Op0.getSimpleValueType();
18154   SDLoc dl(Op);
18155
18156   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18157          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18158
18159   // PMULxD operations multiply each even value (starting at 0) of LHS with
18160   // the related value of RHS and produce a widen result.
18161   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18162   // => <2 x i64> <ae|cg>
18163   //
18164   // In other word, to have all the results, we need to perform two PMULxD:
18165   // 1. one with the even values.
18166   // 2. one with the odd values.
18167   // To achieve #2, with need to place the odd values at an even position.
18168   //
18169   // Place the odd value at an even position (basically, shift all values 1
18170   // step to the left):
18171   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18172   // <a|b|c|d> => <b|undef|d|undef>
18173   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18174   // <e|f|g|h> => <f|undef|h|undef>
18175   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18176
18177   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18178   // ints.
18179   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18180   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18181   unsigned Opcode =
18182       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18183   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18184   // => <2 x i64> <ae|cg>
18185   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18186   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18187   // => <2 x i64> <bf|dh>
18188   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18189
18190   // Shuffle it back into the right order.
18191   SDValue Highs, Lows;
18192   if (VT == MVT::v8i32) {
18193     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18194     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18195     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18196     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18197   } else {
18198     const int HighMask[] = {1, 5, 3, 7};
18199     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18200     const int LowMask[] = {0, 4, 2, 6};
18201     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18202   }
18203
18204   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18205   // unsigned multiply.
18206   if (IsSigned && !Subtarget->hasSSE41()) {
18207     SDValue ShAmt = DAG.getConstant(
18208         31, dl,
18209         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18210     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18211                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18212     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18213                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18214
18215     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18216     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18217   }
18218
18219   // The first result of MUL_LOHI is actually the low value, followed by the
18220   // high value.
18221   SDValue Ops[] = {Lows, Highs};
18222   return DAG.getMergeValues(Ops, dl);
18223 }
18224
18225 // Return true if the required (according to Opcode) shift-imm form is natively
18226 // supported by the Subtarget
18227 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18228                                         unsigned Opcode) {
18229   if (VT.getScalarSizeInBits() < 16)
18230     return false;
18231
18232   if (VT.is512BitVector() &&
18233       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18234     return true;
18235
18236   bool LShift = VT.is128BitVector() ||
18237     (VT.is256BitVector() && Subtarget->hasInt256());
18238
18239   bool AShift = LShift && (Subtarget->hasVLX() ||
18240     (VT != MVT::v2i64 && VT != MVT::v4i64));
18241   return (Opcode == ISD::SRA) ? AShift : LShift;
18242 }
18243
18244 // The shift amount is a variable, but it is the same for all vector lanes.
18245 // These instructions are defined together with shift-immediate.
18246 static
18247 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18248                                       unsigned Opcode) {
18249   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18250 }
18251
18252 // Return true if the required (according to Opcode) variable-shift form is
18253 // natively supported by the Subtarget
18254 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18255                                     unsigned Opcode) {
18256
18257   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18258     return false;
18259
18260   // vXi16 supported only on AVX-512, BWI
18261   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18262     return false;
18263
18264   if (VT.is512BitVector() || Subtarget->hasVLX())
18265     return true;
18266
18267   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18268   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18269   return (Opcode == ISD::SRA) ? AShift : LShift;
18270 }
18271
18272 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18273                                          const X86Subtarget *Subtarget) {
18274   MVT VT = Op.getSimpleValueType();
18275   SDLoc dl(Op);
18276   SDValue R = Op.getOperand(0);
18277   SDValue Amt = Op.getOperand(1);
18278
18279   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18280     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18281
18282   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18283     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18284     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18285     SDValue Ex = DAG.getBitcast(ExVT, R);
18286
18287     if (ShiftAmt >= 32) {
18288       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18289       SDValue Upper =
18290           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18291       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18292                                                  ShiftAmt - 32, DAG);
18293       if (VT == MVT::v2i64)
18294         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18295       if (VT == MVT::v4i64)
18296         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18297                                   {9, 1, 11, 3, 13, 5, 15, 7});
18298     } else {
18299       // SRA upper i32, SHL whole i64 and select lower i32.
18300       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18301                                                  ShiftAmt, DAG);
18302       SDValue Lower =
18303           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18304       Lower = DAG.getBitcast(ExVT, Lower);
18305       if (VT == MVT::v2i64)
18306         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18307       if (VT == MVT::v4i64)
18308         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18309                                   {8, 1, 10, 3, 12, 5, 14, 7});
18310     }
18311     return DAG.getBitcast(VT, Ex);
18312   };
18313
18314   // Optimize shl/srl/sra with constant shift amount.
18315   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18316     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18317       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18318
18319       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18320         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18321
18322       // i64 SRA needs to be performed as partial shifts.
18323       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18324           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18325         return ArithmeticShiftRight64(ShiftAmt);
18326
18327       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18328         unsigned NumElts = VT.getVectorNumElements();
18329         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18330
18331         // Simple i8 add case
18332         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18333           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18334
18335         // ashr(R, 7)  === cmp_slt(R, 0)
18336         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18337           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18338           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18339         }
18340
18341         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18342         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18343           return SDValue();
18344
18345         if (Op.getOpcode() == ISD::SHL) {
18346           // Make a large shift.
18347           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18348                                                    R, ShiftAmt, DAG);
18349           SHL = DAG.getBitcast(VT, SHL);
18350           // Zero out the rightmost bits.
18351           SmallVector<SDValue, 32> V(
18352               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18353           return DAG.getNode(ISD::AND, dl, VT, SHL,
18354                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18355         }
18356         if (Op.getOpcode() == ISD::SRL) {
18357           // Make a large shift.
18358           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18359                                                    R, ShiftAmt, DAG);
18360           SRL = DAG.getBitcast(VT, SRL);
18361           // Zero out the leftmost bits.
18362           SmallVector<SDValue, 32> V(
18363               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18364           return DAG.getNode(ISD::AND, dl, VT, SRL,
18365                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18366         }
18367         if (Op.getOpcode() == ISD::SRA) {
18368           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18369           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18370           SmallVector<SDValue, 32> V(NumElts,
18371                                      DAG.getConstant(128 >> ShiftAmt, dl,
18372                                                      MVT::i8));
18373           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18374           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18375           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18376           return Res;
18377         }
18378         llvm_unreachable("Unknown shift opcode.");
18379       }
18380     }
18381   }
18382
18383   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18384   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18385       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18386
18387     // Peek through any splat that was introduced for i64 shift vectorization.
18388     int SplatIndex = -1;
18389     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18390       if (SVN->isSplat()) {
18391         SplatIndex = SVN->getSplatIndex();
18392         Amt = Amt.getOperand(0);
18393         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18394                "Splat shuffle referencing second operand");
18395       }
18396
18397     if (Amt.getOpcode() != ISD::BITCAST ||
18398         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18399       return SDValue();
18400
18401     Amt = Amt.getOperand(0);
18402     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18403                      VT.getVectorNumElements();
18404     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18405     uint64_t ShiftAmt = 0;
18406     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18407     for (unsigned i = 0; i != Ratio; ++i) {
18408       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18409       if (!C)
18410         return SDValue();
18411       // 6 == Log2(64)
18412       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18413     }
18414
18415     // Check remaining shift amounts (if not a splat).
18416     if (SplatIndex < 0) {
18417       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18418         uint64_t ShAmt = 0;
18419         for (unsigned j = 0; j != Ratio; ++j) {
18420           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18421           if (!C)
18422             return SDValue();
18423           // 6 == Log2(64)
18424           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18425         }
18426         if (ShAmt != ShiftAmt)
18427           return SDValue();
18428       }
18429     }
18430
18431     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18432       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18433
18434     if (Op.getOpcode() == ISD::SRA)
18435       return ArithmeticShiftRight64(ShiftAmt);
18436   }
18437
18438   return SDValue();
18439 }
18440
18441 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18442                                         const X86Subtarget* Subtarget) {
18443   MVT VT = Op.getSimpleValueType();
18444   SDLoc dl(Op);
18445   SDValue R = Op.getOperand(0);
18446   SDValue Amt = Op.getOperand(1);
18447
18448   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18449     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18450
18451   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18452     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18453
18454   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18455     SDValue BaseShAmt;
18456     MVT EltVT = VT.getVectorElementType();
18457
18458     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18459       // Check if this build_vector node is doing a splat.
18460       // If so, then set BaseShAmt equal to the splat value.
18461       BaseShAmt = BV->getSplatValue();
18462       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18463         BaseShAmt = SDValue();
18464     } else {
18465       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18466         Amt = Amt.getOperand(0);
18467
18468       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18469       if (SVN && SVN->isSplat()) {
18470         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18471         SDValue InVec = Amt.getOperand(0);
18472         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18473           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18474                  "Unexpected shuffle index found!");
18475           BaseShAmt = InVec.getOperand(SplatIdx);
18476         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18477            if (ConstantSDNode *C =
18478                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18479              if (C->getZExtValue() == SplatIdx)
18480                BaseShAmt = InVec.getOperand(1);
18481            }
18482         }
18483
18484         if (!BaseShAmt)
18485           // Avoid introducing an extract element from a shuffle.
18486           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18487                                   DAG.getIntPtrConstant(SplatIdx, dl));
18488       }
18489     }
18490
18491     if (BaseShAmt.getNode()) {
18492       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18493       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18494         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18495       else if (EltVT.bitsLT(MVT::i32))
18496         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18497
18498       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18499     }
18500   }
18501
18502   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18503   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18504       Amt.getOpcode() == ISD::BITCAST &&
18505       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18506     Amt = Amt.getOperand(0);
18507     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18508                      VT.getVectorNumElements();
18509     std::vector<SDValue> Vals(Ratio);
18510     for (unsigned i = 0; i != Ratio; ++i)
18511       Vals[i] = Amt.getOperand(i);
18512     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18513       for (unsigned j = 0; j != Ratio; ++j)
18514         if (Vals[j] != Amt.getOperand(i + j))
18515           return SDValue();
18516     }
18517
18518     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18519       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18520   }
18521   return SDValue();
18522 }
18523
18524 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18525                           SelectionDAG &DAG) {
18526   MVT VT = Op.getSimpleValueType();
18527   SDLoc dl(Op);
18528   SDValue R = Op.getOperand(0);
18529   SDValue Amt = Op.getOperand(1);
18530
18531   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18532   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18533
18534   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18535     return V;
18536
18537   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18538     return V;
18539
18540   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18541     return Op;
18542
18543   // XOP has 128-bit variable logical/arithmetic shifts.
18544   // +ve/-ve Amt = shift left/right.
18545   if (Subtarget->hasXOP() &&
18546       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18547        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18548     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18549       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18550       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18551     }
18552     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18553       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18554     if (Op.getOpcode() == ISD::SRA)
18555       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18556   }
18557
18558   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18559   // shifts per-lane and then shuffle the partial results back together.
18560   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18561     // Splat the shift amounts so the scalar shifts above will catch it.
18562     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18563     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18564     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18565     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18566     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18567   }
18568
18569   // i64 vector arithmetic shift can be emulated with the transform:
18570   // M = lshr(SIGN_BIT, Amt)
18571   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18572   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18573       Op.getOpcode() == ISD::SRA) {
18574     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18575     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18576     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18577     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18578     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18579     return R;
18580   }
18581
18582   // If possible, lower this packed shift into a vector multiply instead of
18583   // expanding it into a sequence of scalar shifts.
18584   // Do this only if the vector shift count is a constant build_vector.
18585   if (Op.getOpcode() == ISD::SHL &&
18586       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18587        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18588       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18589     SmallVector<SDValue, 8> Elts;
18590     MVT SVT = VT.getVectorElementType();
18591     unsigned SVTBits = SVT.getSizeInBits();
18592     APInt One(SVTBits, 1);
18593     unsigned NumElems = VT.getVectorNumElements();
18594
18595     for (unsigned i=0; i !=NumElems; ++i) {
18596       SDValue Op = Amt->getOperand(i);
18597       if (Op->getOpcode() == ISD::UNDEF) {
18598         Elts.push_back(Op);
18599         continue;
18600       }
18601
18602       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18603       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18604       uint64_t ShAmt = C.getZExtValue();
18605       if (ShAmt >= SVTBits) {
18606         Elts.push_back(DAG.getUNDEF(SVT));
18607         continue;
18608       }
18609       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18610     }
18611     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18612     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18613   }
18614
18615   // Lower SHL with variable shift amount.
18616   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18617     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18618
18619     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18620                      DAG.getConstant(0x3f800000U, dl, VT));
18621     Op = DAG.getBitcast(MVT::v4f32, Op);
18622     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18623     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18624   }
18625
18626   // If possible, lower this shift as a sequence of two shifts by
18627   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18628   // Example:
18629   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18630   //
18631   // Could be rewritten as:
18632   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18633   //
18634   // The advantage is that the two shifts from the example would be
18635   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18636   // the vector shift into four scalar shifts plus four pairs of vector
18637   // insert/extract.
18638   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18639       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18640     unsigned TargetOpcode = X86ISD::MOVSS;
18641     bool CanBeSimplified;
18642     // The splat value for the first packed shift (the 'X' from the example).
18643     SDValue Amt1 = Amt->getOperand(0);
18644     // The splat value for the second packed shift (the 'Y' from the example).
18645     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18646                                         Amt->getOperand(2);
18647
18648     // See if it is possible to replace this node with a sequence of
18649     // two shifts followed by a MOVSS/MOVSD
18650     if (VT == MVT::v4i32) {
18651       // Check if it is legal to use a MOVSS.
18652       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18653                         Amt2 == Amt->getOperand(3);
18654       if (!CanBeSimplified) {
18655         // Otherwise, check if we can still simplify this node using a MOVSD.
18656         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18657                           Amt->getOperand(2) == Amt->getOperand(3);
18658         TargetOpcode = X86ISD::MOVSD;
18659         Amt2 = Amt->getOperand(2);
18660       }
18661     } else {
18662       // Do similar checks for the case where the machine value type
18663       // is MVT::v8i16.
18664       CanBeSimplified = Amt1 == Amt->getOperand(1);
18665       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18666         CanBeSimplified = Amt2 == Amt->getOperand(i);
18667
18668       if (!CanBeSimplified) {
18669         TargetOpcode = X86ISD::MOVSD;
18670         CanBeSimplified = true;
18671         Amt2 = Amt->getOperand(4);
18672         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18673           CanBeSimplified = Amt1 == Amt->getOperand(i);
18674         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18675           CanBeSimplified = Amt2 == Amt->getOperand(j);
18676       }
18677     }
18678
18679     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18680         isa<ConstantSDNode>(Amt2)) {
18681       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18682       MVT CastVT = MVT::v4i32;
18683       SDValue Splat1 =
18684         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18685       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18686       SDValue Splat2 =
18687         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18688       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18689       if (TargetOpcode == X86ISD::MOVSD)
18690         CastVT = MVT::v2i64;
18691       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18692       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18693       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18694                                             BitCast1, DAG);
18695       return DAG.getBitcast(VT, Result);
18696     }
18697   }
18698
18699   // v4i32 Non Uniform Shifts.
18700   // If the shift amount is constant we can shift each lane using the SSE2
18701   // immediate shifts, else we need to zero-extend each lane to the lower i64
18702   // and shift using the SSE2 variable shifts.
18703   // The separate results can then be blended together.
18704   if (VT == MVT::v4i32) {
18705     unsigned Opc = Op.getOpcode();
18706     SDValue Amt0, Amt1, Amt2, Amt3;
18707     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18708       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18709       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18710       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18711       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18712     } else {
18713       // ISD::SHL is handled above but we include it here for completeness.
18714       switch (Opc) {
18715       default:
18716         llvm_unreachable("Unknown target vector shift node");
18717       case ISD::SHL:
18718         Opc = X86ISD::VSHL;
18719         break;
18720       case ISD::SRL:
18721         Opc = X86ISD::VSRL;
18722         break;
18723       case ISD::SRA:
18724         Opc = X86ISD::VSRA;
18725         break;
18726       }
18727       // The SSE2 shifts use the lower i64 as the same shift amount for
18728       // all lanes and the upper i64 is ignored. These shuffle masks
18729       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18730       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18731       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18732       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18733       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18734       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18735     }
18736
18737     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18738     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18739     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18740     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18741     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18742     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18743     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18744   }
18745
18746   if (VT == MVT::v16i8 ||
18747       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18748     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18749     unsigned ShiftOpcode = Op->getOpcode();
18750
18751     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18752       // On SSE41 targets we make use of the fact that VSELECT lowers
18753       // to PBLENDVB which selects bytes based just on the sign bit.
18754       if (Subtarget->hasSSE41()) {
18755         V0 = DAG.getBitcast(VT, V0);
18756         V1 = DAG.getBitcast(VT, V1);
18757         Sel = DAG.getBitcast(VT, Sel);
18758         return DAG.getBitcast(SelVT,
18759                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18760       }
18761       // On pre-SSE41 targets we test for the sign bit by comparing to
18762       // zero - a negative value will set all bits of the lanes to true
18763       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18764       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18765       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18766       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18767     };
18768
18769     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18770     // We can safely do this using i16 shifts as we're only interested in
18771     // the 3 lower bits of each byte.
18772     Amt = DAG.getBitcast(ExtVT, Amt);
18773     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18774     Amt = DAG.getBitcast(VT, Amt);
18775
18776     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18777       // r = VSELECT(r, shift(r, 4), a);
18778       SDValue M =
18779           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18780       R = SignBitSelect(VT, Amt, M, R);
18781
18782       // a += a
18783       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18784
18785       // r = VSELECT(r, shift(r, 2), a);
18786       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18787       R = SignBitSelect(VT, Amt, M, R);
18788
18789       // a += a
18790       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18791
18792       // return VSELECT(r, shift(r, 1), a);
18793       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18794       R = SignBitSelect(VT, Amt, M, R);
18795       return R;
18796     }
18797
18798     if (Op->getOpcode() == ISD::SRA) {
18799       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18800       // so we can correctly sign extend. We don't care what happens to the
18801       // lower byte.
18802       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18803       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18804       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18805       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18806       ALo = DAG.getBitcast(ExtVT, ALo);
18807       AHi = DAG.getBitcast(ExtVT, AHi);
18808       RLo = DAG.getBitcast(ExtVT, RLo);
18809       RHi = DAG.getBitcast(ExtVT, RHi);
18810
18811       // r = VSELECT(r, shift(r, 4), a);
18812       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18813                                 DAG.getConstant(4, dl, ExtVT));
18814       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18815                                 DAG.getConstant(4, dl, ExtVT));
18816       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18817       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18818
18819       // a += a
18820       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18821       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18822
18823       // r = VSELECT(r, shift(r, 2), a);
18824       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18825                         DAG.getConstant(2, dl, ExtVT));
18826       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18827                         DAG.getConstant(2, dl, ExtVT));
18828       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18829       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18830
18831       // a += a
18832       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18833       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18834
18835       // r = VSELECT(r, shift(r, 1), a);
18836       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18837                         DAG.getConstant(1, dl, ExtVT));
18838       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18839                         DAG.getConstant(1, dl, ExtVT));
18840       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18841       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18842
18843       // Logical shift the result back to the lower byte, leaving a zero upper
18844       // byte
18845       // meaning that we can safely pack with PACKUSWB.
18846       RLo =
18847           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18848       RHi =
18849           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18850       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18851     }
18852   }
18853
18854   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18855   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18856   // solution better.
18857   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18858     MVT ExtVT = MVT::v8i32;
18859     unsigned ExtOpc =
18860         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18861     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18862     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18863     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18864                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18865   }
18866
18867   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18868     MVT ExtVT = MVT::v8i32;
18869     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18870     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18871     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18872     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18873     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18874     ALo = DAG.getBitcast(ExtVT, ALo);
18875     AHi = DAG.getBitcast(ExtVT, AHi);
18876     RLo = DAG.getBitcast(ExtVT, RLo);
18877     RHi = DAG.getBitcast(ExtVT, RHi);
18878     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18879     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18880     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18881     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18882     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18883   }
18884
18885   if (VT == MVT::v8i16) {
18886     unsigned ShiftOpcode = Op->getOpcode();
18887
18888     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18889       // On SSE41 targets we make use of the fact that VSELECT lowers
18890       // to PBLENDVB which selects bytes based just on the sign bit.
18891       if (Subtarget->hasSSE41()) {
18892         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18893         V0 = DAG.getBitcast(ExtVT, V0);
18894         V1 = DAG.getBitcast(ExtVT, V1);
18895         Sel = DAG.getBitcast(ExtVT, Sel);
18896         return DAG.getBitcast(
18897             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18898       }
18899       // On pre-SSE41 targets we splat the sign bit - a negative value will
18900       // set all bits of the lanes to true and VSELECT uses that in
18901       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18902       SDValue C =
18903           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18904       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18905     };
18906
18907     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18908     if (Subtarget->hasSSE41()) {
18909       // On SSE41 targets we need to replicate the shift mask in both
18910       // bytes for PBLENDVB.
18911       Amt = DAG.getNode(
18912           ISD::OR, dl, VT,
18913           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18914           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18915     } else {
18916       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18917     }
18918
18919     // r = VSELECT(r, shift(r, 8), a);
18920     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18921     R = SignBitSelect(Amt, M, R);
18922
18923     // a += a
18924     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18925
18926     // r = VSELECT(r, shift(r, 4), a);
18927     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18928     R = SignBitSelect(Amt, M, R);
18929
18930     // a += a
18931     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18932
18933     // r = VSELECT(r, shift(r, 2), a);
18934     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18935     R = SignBitSelect(Amt, M, R);
18936
18937     // a += a
18938     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18939
18940     // return VSELECT(r, shift(r, 1), a);
18941     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18942     R = SignBitSelect(Amt, M, R);
18943     return R;
18944   }
18945
18946   // Decompose 256-bit shifts into smaller 128-bit shifts.
18947   if (VT.is256BitVector()) {
18948     unsigned NumElems = VT.getVectorNumElements();
18949     MVT EltVT = VT.getVectorElementType();
18950     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18951
18952     // Extract the two vectors
18953     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18954     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18955
18956     // Recreate the shift amount vectors
18957     SDValue Amt1, Amt2;
18958     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18959       // Constant shift amount
18960       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18961       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18962       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18963
18964       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18965       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18966     } else {
18967       // Variable shift amount
18968       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18969       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18970     }
18971
18972     // Issue new vector shifts for the smaller types
18973     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18974     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18975
18976     // Concatenate the result back
18977     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18978   }
18979
18980   return SDValue();
18981 }
18982
18983 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18984                            SelectionDAG &DAG) {
18985   MVT VT = Op.getSimpleValueType();
18986   SDLoc DL(Op);
18987   SDValue R = Op.getOperand(0);
18988   SDValue Amt = Op.getOperand(1);
18989
18990   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18991   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18992   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18993
18994   // XOP has 128-bit vector variable + immediate rotates.
18995   // +ve/-ve Amt = rotate left/right.
18996
18997   // Split 256-bit integers.
18998   if (VT.is256BitVector())
18999     return Lower256IntArith(Op, DAG);
19000
19001   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
19002
19003   // Attempt to rotate by immediate.
19004   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
19005     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
19006       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
19007       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
19008       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
19009                          DAG.getConstant(RotateAmt, DL, MVT::i8));
19010     }
19011   }
19012
19013   // Use general rotate by variable (per-element).
19014   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
19015 }
19016
19017 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
19018   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
19019   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
19020   // looks for this combo and may remove the "setcc" instruction if the "setcc"
19021   // has only one use.
19022   SDNode *N = Op.getNode();
19023   SDValue LHS = N->getOperand(0);
19024   SDValue RHS = N->getOperand(1);
19025   unsigned BaseOp = 0;
19026   unsigned Cond = 0;
19027   SDLoc DL(Op);
19028   switch (Op.getOpcode()) {
19029   default: llvm_unreachable("Unknown ovf instruction!");
19030   case ISD::SADDO:
19031     // A subtract of one will be selected as a INC. Note that INC doesn't
19032     // set CF, so we can't do this for UADDO.
19033     if (isOneConstant(RHS)) {
19034         BaseOp = X86ISD::INC;
19035         Cond = X86::COND_O;
19036         break;
19037       }
19038     BaseOp = X86ISD::ADD;
19039     Cond = X86::COND_O;
19040     break;
19041   case ISD::UADDO:
19042     BaseOp = X86ISD::ADD;
19043     Cond = X86::COND_B;
19044     break;
19045   case ISD::SSUBO:
19046     // A subtract of one will be selected as a DEC. Note that DEC doesn't
19047     // set CF, so we can't do this for USUBO.
19048     if (isOneConstant(RHS)) {
19049         BaseOp = X86ISD::DEC;
19050         Cond = X86::COND_O;
19051         break;
19052       }
19053     BaseOp = X86ISD::SUB;
19054     Cond = X86::COND_O;
19055     break;
19056   case ISD::USUBO:
19057     BaseOp = X86ISD::SUB;
19058     Cond = X86::COND_B;
19059     break;
19060   case ISD::SMULO:
19061     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
19062     Cond = X86::COND_O;
19063     break;
19064   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
19065     if (N->getValueType(0) == MVT::i8) {
19066       BaseOp = X86ISD::UMUL8;
19067       Cond = X86::COND_O;
19068       break;
19069     }
19070     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
19071                                  MVT::i32);
19072     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
19073
19074     SDValue SetCC =
19075       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
19076                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
19077                   SDValue(Sum.getNode(), 2));
19078
19079     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19080   }
19081   }
19082
19083   // Also sets EFLAGS.
19084   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
19085   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
19086
19087   SDValue SetCC =
19088     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
19089                 DAG.getConstant(Cond, DL, MVT::i32),
19090                 SDValue(Sum.getNode(), 1));
19091
19092   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19093 }
19094
19095 /// Returns true if the operand type is exactly twice the native width, and
19096 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
19097 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
19098 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
19099 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
19100   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
19101
19102   if (OpWidth == 64)
19103     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
19104   else if (OpWidth == 128)
19105     return Subtarget->hasCmpxchg16b();
19106   else
19107     return false;
19108 }
19109
19110 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
19111   return needsCmpXchgNb(SI->getValueOperand()->getType());
19112 }
19113
19114 // Note: this turns large loads into lock cmpxchg8b/16b.
19115 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
19116 TargetLowering::AtomicExpansionKind
19117 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
19118   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
19119   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
19120                                                : AtomicExpansionKind::None;
19121 }
19122
19123 TargetLowering::AtomicExpansionKind
19124 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
19125   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19126   Type *MemType = AI->getType();
19127
19128   // If the operand is too big, we must see if cmpxchg8/16b is available
19129   // and default to library calls otherwise.
19130   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
19131     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
19132                                    : AtomicExpansionKind::None;
19133   }
19134
19135   AtomicRMWInst::BinOp Op = AI->getOperation();
19136   switch (Op) {
19137   default:
19138     llvm_unreachable("Unknown atomic operation");
19139   case AtomicRMWInst::Xchg:
19140   case AtomicRMWInst::Add:
19141   case AtomicRMWInst::Sub:
19142     // It's better to use xadd, xsub or xchg for these in all cases.
19143     return AtomicExpansionKind::None;
19144   case AtomicRMWInst::Or:
19145   case AtomicRMWInst::And:
19146   case AtomicRMWInst::Xor:
19147     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19148     // prefix to a normal instruction for these operations.
19149     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19150                             : AtomicExpansionKind::None;
19151   case AtomicRMWInst::Nand:
19152   case AtomicRMWInst::Max:
19153   case AtomicRMWInst::Min:
19154   case AtomicRMWInst::UMax:
19155   case AtomicRMWInst::UMin:
19156     // These always require a non-trivial set of data operations on x86. We must
19157     // use a cmpxchg loop.
19158     return AtomicExpansionKind::CmpXChg;
19159   }
19160 }
19161
19162 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19163   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19164   // no-sse2). There isn't any reason to disable it if the target processor
19165   // supports it.
19166   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19167 }
19168
19169 LoadInst *
19170 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19171   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19172   Type *MemType = AI->getType();
19173   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19174   // there is no benefit in turning such RMWs into loads, and it is actually
19175   // harmful as it introduces a mfence.
19176   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19177     return nullptr;
19178
19179   auto Builder = IRBuilder<>(AI);
19180   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19181   auto SynchScope = AI->getSynchScope();
19182   // We must restrict the ordering to avoid generating loads with Release or
19183   // ReleaseAcquire orderings.
19184   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19185   auto Ptr = AI->getPointerOperand();
19186
19187   // Before the load we need a fence. Here is an example lifted from
19188   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19189   // is required:
19190   // Thread 0:
19191   //   x.store(1, relaxed);
19192   //   r1 = y.fetch_add(0, release);
19193   // Thread 1:
19194   //   y.fetch_add(42, acquire);
19195   //   r2 = x.load(relaxed);
19196   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19197   // lowered to just a load without a fence. A mfence flushes the store buffer,
19198   // making the optimization clearly correct.
19199   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19200   // otherwise, we might be able to be more aggressive on relaxed idempotent
19201   // rmw. In practice, they do not look useful, so we don't try to be
19202   // especially clever.
19203   if (SynchScope == SingleThread)
19204     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19205     // the IR level, so we must wrap it in an intrinsic.
19206     return nullptr;
19207
19208   if (!hasMFENCE(*Subtarget))
19209     // FIXME: it might make sense to use a locked operation here but on a
19210     // different cache-line to prevent cache-line bouncing. In practice it
19211     // is probably a small win, and x86 processors without mfence are rare
19212     // enough that we do not bother.
19213     return nullptr;
19214
19215   Function *MFence =
19216       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19217   Builder.CreateCall(MFence, {});
19218
19219   // Finally we can emit the atomic load.
19220   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19221           AI->getType()->getPrimitiveSizeInBits());
19222   Loaded->setAtomic(Order, SynchScope);
19223   AI->replaceAllUsesWith(Loaded);
19224   AI->eraseFromParent();
19225   return Loaded;
19226 }
19227
19228 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19229                                  SelectionDAG &DAG) {
19230   SDLoc dl(Op);
19231   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19232     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19233   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19234     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19235
19236   // The only fence that needs an instruction is a sequentially-consistent
19237   // cross-thread fence.
19238   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19239     if (hasMFENCE(*Subtarget))
19240       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19241
19242     SDValue Chain = Op.getOperand(0);
19243     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19244     SDValue Ops[] = {
19245       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19246       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19247       DAG.getRegister(0, MVT::i32),            // Index
19248       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19249       DAG.getRegister(0, MVT::i32),            // Segment.
19250       Zero,
19251       Chain
19252     };
19253     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19254     return SDValue(Res, 0);
19255   }
19256
19257   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19258   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19259 }
19260
19261 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19262                              SelectionDAG &DAG) {
19263   MVT T = Op.getSimpleValueType();
19264   SDLoc DL(Op);
19265   unsigned Reg = 0;
19266   unsigned size = 0;
19267   switch(T.SimpleTy) {
19268   default: llvm_unreachable("Invalid value type!");
19269   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19270   case MVT::i16: Reg = X86::AX;  size = 2; break;
19271   case MVT::i32: Reg = X86::EAX; size = 4; break;
19272   case MVT::i64:
19273     assert(Subtarget->is64Bit() && "Node not type legal!");
19274     Reg = X86::RAX; size = 8;
19275     break;
19276   }
19277   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19278                                   Op.getOperand(2), SDValue());
19279   SDValue Ops[] = { cpIn.getValue(0),
19280                     Op.getOperand(1),
19281                     Op.getOperand(3),
19282                     DAG.getTargetConstant(size, DL, MVT::i8),
19283                     cpIn.getValue(1) };
19284   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19285   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19286   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19287                                            Ops, T, MMO);
19288
19289   SDValue cpOut =
19290     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19291   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19292                                       MVT::i32, cpOut.getValue(2));
19293   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19294                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19295                                 EFLAGS);
19296
19297   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19298   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19299   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19300   return SDValue();
19301 }
19302
19303 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19304                             SelectionDAG &DAG) {
19305   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19306   MVT DstVT = Op.getSimpleValueType();
19307
19308   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19309     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19310     if (DstVT != MVT::f64)
19311       // This conversion needs to be expanded.
19312       return SDValue();
19313
19314     SDValue InVec = Op->getOperand(0);
19315     SDLoc dl(Op);
19316     unsigned NumElts = SrcVT.getVectorNumElements();
19317     MVT SVT = SrcVT.getVectorElementType();
19318
19319     // Widen the vector in input in the case of MVT::v2i32.
19320     // Example: from MVT::v2i32 to MVT::v4i32.
19321     SmallVector<SDValue, 16> Elts;
19322     for (unsigned i = 0, e = NumElts; i != e; ++i)
19323       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19324                                  DAG.getIntPtrConstant(i, dl)));
19325
19326     // Explicitly mark the extra elements as Undef.
19327     Elts.append(NumElts, DAG.getUNDEF(SVT));
19328
19329     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19330     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19331     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19332     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19333                        DAG.getIntPtrConstant(0, dl));
19334   }
19335
19336   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19337          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19338   assert((DstVT == MVT::i64 ||
19339           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19340          "Unexpected custom BITCAST");
19341   // i64 <=> MMX conversions are Legal.
19342   if (SrcVT==MVT::i64 && DstVT.isVector())
19343     return Op;
19344   if (DstVT==MVT::i64 && SrcVT.isVector())
19345     return Op;
19346   // MMX <=> MMX conversions are Legal.
19347   if (SrcVT.isVector() && DstVT.isVector())
19348     return Op;
19349   // All other conversions need to be expanded.
19350   return SDValue();
19351 }
19352
19353 /// Compute the horizontal sum of bytes in V for the elements of VT.
19354 ///
19355 /// Requires V to be a byte vector and VT to be an integer vector type with
19356 /// wider elements than V's type. The width of the elements of VT determines
19357 /// how many bytes of V are summed horizontally to produce each element of the
19358 /// result.
19359 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19360                                       const X86Subtarget *Subtarget,
19361                                       SelectionDAG &DAG) {
19362   SDLoc DL(V);
19363   MVT ByteVecVT = V.getSimpleValueType();
19364   MVT EltVT = VT.getVectorElementType();
19365   int NumElts = VT.getVectorNumElements();
19366   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19367          "Expected value to have byte element type.");
19368   assert(EltVT != MVT::i8 &&
19369          "Horizontal byte sum only makes sense for wider elements!");
19370   unsigned VecSize = VT.getSizeInBits();
19371   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19372
19373   // PSADBW instruction horizontally add all bytes and leave the result in i64
19374   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19375   if (EltVT == MVT::i64) {
19376     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19377     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19378     V = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT, V, Zeros);
19379     return DAG.getBitcast(VT, V);
19380   }
19381
19382   if (EltVT == MVT::i32) {
19383     // We unpack the low half and high half into i32s interleaved with zeros so
19384     // that we can use PSADBW to horizontally sum them. The most useful part of
19385     // this is that it lines up the results of two PSADBW instructions to be
19386     // two v2i64 vectors which concatenated are the 4 population counts. We can
19387     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19388     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19389     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19390     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19391
19392     // Do the horizontal sums into two v2i64s.
19393     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19394     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19395     Low = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19396                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19397     High = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19398                        DAG.getBitcast(ByteVecVT, High), Zeros);
19399
19400     // Merge them together.
19401     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19402     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19403                     DAG.getBitcast(ShortVecVT, Low),
19404                     DAG.getBitcast(ShortVecVT, High));
19405
19406     return DAG.getBitcast(VT, V);
19407   }
19408
19409   // The only element type left is i16.
19410   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19411
19412   // To obtain pop count for each i16 element starting from the pop count for
19413   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19414   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19415   // directly supported.
19416   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19417   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19418   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19419   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19420                   DAG.getBitcast(ByteVecVT, V));
19421   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19422 }
19423
19424 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19425                                         const X86Subtarget *Subtarget,
19426                                         SelectionDAG &DAG) {
19427   MVT VT = Op.getSimpleValueType();
19428   MVT EltVT = VT.getVectorElementType();
19429   unsigned VecSize = VT.getSizeInBits();
19430
19431   // Implement a lookup table in register by using an algorithm based on:
19432   // http://wm.ite.pl/articles/sse-popcount.html
19433   //
19434   // The general idea is that every lower byte nibble in the input vector is an
19435   // index into a in-register pre-computed pop count table. We then split up the
19436   // input vector in two new ones: (1) a vector with only the shifted-right
19437   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19438   // masked out higher ones) for each byte. PSHUB is used separately with both
19439   // to index the in-register table. Next, both are added and the result is a
19440   // i8 vector where each element contains the pop count for input byte.
19441   //
19442   // To obtain the pop count for elements != i8, we follow up with the same
19443   // approach and use additional tricks as described below.
19444   //
19445   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19446                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19447                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19448                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19449
19450   int NumByteElts = VecSize / 8;
19451   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19452   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19453   SmallVector<SDValue, 16> LUTVec;
19454   for (int i = 0; i < NumByteElts; ++i)
19455     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19456   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19457   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19458                                   DAG.getConstant(0x0F, DL, MVT::i8));
19459   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19460
19461   // High nibbles
19462   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19463   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19464   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19465
19466   // Low nibbles
19467   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19468
19469   // The input vector is used as the shuffle mask that index elements into the
19470   // LUT. After counting low and high nibbles, add the vector to obtain the
19471   // final pop count per i8 element.
19472   SDValue HighPopCnt =
19473       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19474   SDValue LowPopCnt =
19475       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19476   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19477
19478   if (EltVT == MVT::i8)
19479     return PopCnt;
19480
19481   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19482 }
19483
19484 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19485                                        const X86Subtarget *Subtarget,
19486                                        SelectionDAG &DAG) {
19487   MVT VT = Op.getSimpleValueType();
19488   assert(VT.is128BitVector() &&
19489          "Only 128-bit vector bitmath lowering supported.");
19490
19491   int VecSize = VT.getSizeInBits();
19492   MVT EltVT = VT.getVectorElementType();
19493   int Len = EltVT.getSizeInBits();
19494
19495   // This is the vectorized version of the "best" algorithm from
19496   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19497   // with a minor tweak to use a series of adds + shifts instead of vector
19498   // multiplications. Implemented for all integer vector types. We only use
19499   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19500   // much faster, even faster than using native popcnt instructions.
19501
19502   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19503     MVT VT = V.getSimpleValueType();
19504     SmallVector<SDValue, 32> Shifters(
19505         VT.getVectorNumElements(),
19506         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19507     return DAG.getNode(OpCode, DL, VT, V,
19508                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19509   };
19510   auto GetMask = [&](SDValue V, APInt Mask) {
19511     MVT VT = V.getSimpleValueType();
19512     SmallVector<SDValue, 32> Masks(
19513         VT.getVectorNumElements(),
19514         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19515     return DAG.getNode(ISD::AND, DL, VT, V,
19516                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19517   };
19518
19519   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19520   // x86, so set the SRL type to have elements at least i16 wide. This is
19521   // correct because all of our SRLs are followed immediately by a mask anyways
19522   // that handles any bits that sneak into the high bits of the byte elements.
19523   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19524
19525   SDValue V = Op;
19526
19527   // v = v - ((v >> 1) & 0x55555555...)
19528   SDValue Srl =
19529       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19530   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19531   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19532
19533   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19534   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19535   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19536   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19537   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19538
19539   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19540   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19541   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19542   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19543
19544   // At this point, V contains the byte-wise population count, and we are
19545   // merely doing a horizontal sum if necessary to get the wider element
19546   // counts.
19547   if (EltVT == MVT::i8)
19548     return V;
19549
19550   return LowerHorizontalByteSum(
19551       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19552       DAG);
19553 }
19554
19555 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19556                                 SelectionDAG &DAG) {
19557   MVT VT = Op.getSimpleValueType();
19558   // FIXME: Need to add AVX-512 support here!
19559   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19560          "Unknown CTPOP type to handle");
19561   SDLoc DL(Op.getNode());
19562   SDValue Op0 = Op.getOperand(0);
19563
19564   if (!Subtarget->hasSSSE3()) {
19565     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19566     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19567     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19568   }
19569
19570   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19571     unsigned NumElems = VT.getVectorNumElements();
19572
19573     // Extract each 128-bit vector, compute pop count and concat the result.
19574     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19575     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19576
19577     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19578                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19579                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19580   }
19581
19582   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19583 }
19584
19585 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19586                           SelectionDAG &DAG) {
19587   assert(Op.getSimpleValueType().isVector() &&
19588          "We only do custom lowering for vector population count.");
19589   return LowerVectorCTPOP(Op, Subtarget, DAG);
19590 }
19591
19592 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19593   SDNode *Node = Op.getNode();
19594   SDLoc dl(Node);
19595   EVT T = Node->getValueType(0);
19596   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19597                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19598   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19599                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19600                        Node->getOperand(0),
19601                        Node->getOperand(1), negOp,
19602                        cast<AtomicSDNode>(Node)->getMemOperand(),
19603                        cast<AtomicSDNode>(Node)->getOrdering(),
19604                        cast<AtomicSDNode>(Node)->getSynchScope());
19605 }
19606
19607 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19608   SDNode *Node = Op.getNode();
19609   SDLoc dl(Node);
19610   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19611
19612   // Convert seq_cst store -> xchg
19613   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19614   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19615   //        (The only way to get a 16-byte store is cmpxchg16b)
19616   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19617   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19618       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19619     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19620                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19621                                  Node->getOperand(0),
19622                                  Node->getOperand(1), Node->getOperand(2),
19623                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19624                                  cast<AtomicSDNode>(Node)->getOrdering(),
19625                                  cast<AtomicSDNode>(Node)->getSynchScope());
19626     return Swap.getValue(1);
19627   }
19628   // Other atomic stores have a simple pattern.
19629   return Op;
19630 }
19631
19632 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19633   MVT VT = Op.getNode()->getSimpleValueType(0);
19634
19635   // Let legalize expand this if it isn't a legal type yet.
19636   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19637     return SDValue();
19638
19639   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19640
19641   unsigned Opc;
19642   bool ExtraOp = false;
19643   switch (Op.getOpcode()) {
19644   default: llvm_unreachable("Invalid code");
19645   case ISD::ADDC: Opc = X86ISD::ADD; break;
19646   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19647   case ISD::SUBC: Opc = X86ISD::SUB; break;
19648   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19649   }
19650
19651   if (!ExtraOp)
19652     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19653                        Op.getOperand(1));
19654   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19655                      Op.getOperand(1), Op.getOperand(2));
19656 }
19657
19658 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19659                             SelectionDAG &DAG) {
19660   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19661
19662   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19663   // which returns the values as { float, float } (in XMM0) or
19664   // { double, double } (which is returned in XMM0, XMM1).
19665   SDLoc dl(Op);
19666   SDValue Arg = Op.getOperand(0);
19667   EVT ArgVT = Arg.getValueType();
19668   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19669
19670   TargetLowering::ArgListTy Args;
19671   TargetLowering::ArgListEntry Entry;
19672
19673   Entry.Node = Arg;
19674   Entry.Ty = ArgTy;
19675   Entry.isSExt = false;
19676   Entry.isZExt = false;
19677   Args.push_back(Entry);
19678
19679   bool isF64 = ArgVT == MVT::f64;
19680   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19681   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19682   // the results are returned via SRet in memory.
19683   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19684   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19685   SDValue Callee =
19686       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19687
19688   Type *RetTy = isF64
19689     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19690     : (Type*)VectorType::get(ArgTy, 4);
19691
19692   TargetLowering::CallLoweringInfo CLI(DAG);
19693   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19694     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19695
19696   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19697
19698   if (isF64)
19699     // Returned in xmm0 and xmm1.
19700     return CallResult.first;
19701
19702   // Returned in bits 0:31 and 32:64 xmm0.
19703   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19704                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19705   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19706                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19707   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19708   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19709 }
19710
19711 /// Widen a vector input to a vector of NVT.  The
19712 /// input vector must have the same element type as NVT.
19713 static SDValue ExtendToType(SDValue InOp, MVT NVT, SelectionDAG &DAG,
19714                             bool FillWithZeroes = false) {
19715   // Check if InOp already has the right width.
19716   MVT InVT = InOp.getSimpleValueType();
19717   if (InVT == NVT)
19718     return InOp;
19719
19720   if (InOp.isUndef())
19721     return DAG.getUNDEF(NVT);
19722
19723   assert(InVT.getVectorElementType() == NVT.getVectorElementType() &&
19724          "input and widen element type must match");
19725
19726   unsigned InNumElts = InVT.getVectorNumElements();
19727   unsigned WidenNumElts = NVT.getVectorNumElements();
19728   assert(WidenNumElts > InNumElts && WidenNumElts % InNumElts == 0 &&
19729          "Unexpected request for vector widening");
19730
19731   EVT EltVT = NVT.getVectorElementType();
19732
19733   SDLoc dl(InOp);
19734   if (ISD::isBuildVectorOfConstantSDNodes(InOp.getNode()) ||
19735       ISD::isBuildVectorOfConstantFPSDNodes(InOp.getNode())) {
19736     SmallVector<SDValue, 16> Ops;
19737     for (unsigned i = 0; i < InNumElts; ++i)
19738       Ops.push_back(InOp.getOperand(i));
19739
19740     SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, EltVT) :
19741       DAG.getUNDEF(EltVT);
19742     for (unsigned i = 0; i < WidenNumElts - InNumElts; ++i)
19743       Ops.push_back(FillVal);
19744     return DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Ops);
19745   }
19746   SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, NVT) :
19747     DAG.getUNDEF(NVT);
19748   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NVT, FillVal,
19749                      InOp, DAG.getIntPtrConstant(0, dl));
19750 }
19751
19752 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19753                              SelectionDAG &DAG) {
19754   assert(Subtarget->hasAVX512() &&
19755          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19756
19757   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19758   MVT VT = N->getValue().getSimpleValueType();
19759   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19760   SDLoc dl(Op);
19761
19762   // X86 scatter kills mask register, so its type should be added to
19763   // the list of return values
19764   if (N->getNumValues() == 1) {
19765     SDValue Index = N->getIndex();
19766     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19767         !Index.getSimpleValueType().is512BitVector())
19768       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19769
19770     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19771     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19772                       N->getOperand(3), Index };
19773
19774     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19775     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19776     return SDValue(NewScatter.getNode(), 0);
19777   }
19778   return Op;
19779 }
19780
19781 static SDValue LowerMLOAD(SDValue Op, const X86Subtarget *Subtarget,
19782                           SelectionDAG &DAG) {
19783
19784   MaskedLoadSDNode *N = cast<MaskedLoadSDNode>(Op.getNode());
19785   MVT VT = Op.getSimpleValueType();
19786   SDValue Mask = N->getMask();
19787   SDLoc dl(Op);
19788
19789   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
19790       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
19791     // This operation is legal for targets with VLX, but without
19792     // VLX the vector should be widened to 512 bit
19793     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
19794     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
19795     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
19796     SDValue Src0 = N->getSrc0();
19797     Src0 = ExtendToType(Src0, WideDataVT, DAG);
19798     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
19799     SDValue NewLoad = DAG.getMaskedLoad(WideDataVT, dl, N->getChain(),
19800                                         N->getBasePtr(), Mask, Src0,
19801                                         N->getMemoryVT(), N->getMemOperand(),
19802                                         N->getExtensionType());
19803
19804     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
19805                                  NewLoad.getValue(0),
19806                                  DAG.getIntPtrConstant(0, dl));
19807     SDValue RetOps[] = {Exract, NewLoad.getValue(1)};
19808     return DAG.getMergeValues(RetOps, dl);
19809   }
19810   return Op;
19811 }
19812
19813 static SDValue LowerMSTORE(SDValue Op, const X86Subtarget *Subtarget,
19814                            SelectionDAG &DAG) {
19815   MaskedStoreSDNode *N = cast<MaskedStoreSDNode>(Op.getNode());
19816   SDValue DataToStore = N->getValue();
19817   MVT VT = DataToStore.getSimpleValueType();
19818   SDValue Mask = N->getMask();
19819   SDLoc dl(Op);
19820
19821   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
19822       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
19823     // This operation is legal for targets with VLX, but without
19824     // VLX the vector should be widened to 512 bit
19825     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
19826     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
19827     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
19828     DataToStore = ExtendToType(DataToStore, WideDataVT, DAG);
19829     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
19830     return DAG.getMaskedStore(N->getChain(), dl, DataToStore, N->getBasePtr(),
19831                               Mask, N->getMemoryVT(), N->getMemOperand(),
19832                               N->isTruncatingStore());
19833   }
19834   return Op;
19835 }
19836
19837 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19838                             SelectionDAG &DAG) {
19839   assert(Subtarget->hasAVX512() &&
19840          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19841
19842   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19843   MVT VT = Op.getSimpleValueType();
19844   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19845   SDLoc dl(Op);
19846
19847   SDValue Index = N->getIndex();
19848   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19849       !Index.getSimpleValueType().is512BitVector()) {
19850     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19851     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19852                       N->getOperand(3), Index };
19853     DAG.UpdateNodeOperands(N, Ops);
19854   }
19855   return Op;
19856 }
19857
19858 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19859                                                     SelectionDAG &DAG) const {
19860   // TODO: Eventually, the lowering of these nodes should be informed by or
19861   // deferred to the GC strategy for the function in which they appear. For
19862   // now, however, they must be lowered to something. Since they are logically
19863   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19864   // require special handling for these nodes), lower them as literal NOOPs for
19865   // the time being.
19866   SmallVector<SDValue, 2> Ops;
19867
19868   Ops.push_back(Op.getOperand(0));
19869   if (Op->getGluedNode())
19870     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19871
19872   SDLoc OpDL(Op);
19873   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19874   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19875
19876   return NOOP;
19877 }
19878
19879 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19880                                                   SelectionDAG &DAG) const {
19881   // TODO: Eventually, the lowering of these nodes should be informed by or
19882   // deferred to the GC strategy for the function in which they appear. For
19883   // now, however, they must be lowered to something. Since they are logically
19884   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19885   // require special handling for these nodes), lower them as literal NOOPs for
19886   // the time being.
19887   SmallVector<SDValue, 2> Ops;
19888
19889   Ops.push_back(Op.getOperand(0));
19890   if (Op->getGluedNode())
19891     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19892
19893   SDLoc OpDL(Op);
19894   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19895   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19896
19897   return NOOP;
19898 }
19899
19900 /// LowerOperation - Provide custom lowering hooks for some operations.
19901 ///
19902 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19903   switch (Op.getOpcode()) {
19904   default: llvm_unreachable("Should not custom lower this!");
19905   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19906   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19907     return LowerCMP_SWAP(Op, Subtarget, DAG);
19908   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19909   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19910   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19911   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19912   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19913   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19914   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19915   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19916   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19917   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19918   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19919   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19920   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19921   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19922   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19923   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19924   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19925   case ISD::SHL_PARTS:
19926   case ISD::SRA_PARTS:
19927   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19928   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19929   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19930   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19931   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19932   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19933   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19934   case ISD::SIGN_EXTEND_VECTOR_INREG:
19935     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19936   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19937   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19938   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19939   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19940   case ISD::FABS:
19941   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19942   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19943   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19944   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19945   case ISD::SETCCE:             return LowerSETCCE(Op, DAG);
19946   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19947   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19948   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19949   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19950   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19951   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19952   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19953   case ISD::INTRINSIC_VOID:
19954   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19955   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19956   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19957   case ISD::FRAME_TO_ARGS_OFFSET:
19958                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19959   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19960   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19961   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19962   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19963   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19964   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19965   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19966   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19967   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19968   case ISD::CTTZ:
19969   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19970   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19971   case ISD::UMUL_LOHI:
19972   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19973   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19974   case ISD::SRA:
19975   case ISD::SRL:
19976   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19977   case ISD::SADDO:
19978   case ISD::UADDO:
19979   case ISD::SSUBO:
19980   case ISD::USUBO:
19981   case ISD::SMULO:
19982   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19983   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19984   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19985   case ISD::ADDC:
19986   case ISD::ADDE:
19987   case ISD::SUBC:
19988   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19989   case ISD::ADD:                return LowerADD(Op, DAG);
19990   case ISD::SUB:                return LowerSUB(Op, DAG);
19991   case ISD::SMAX:
19992   case ISD::SMIN:
19993   case ISD::UMAX:
19994   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19995   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19996   case ISD::MLOAD:              return LowerMLOAD(Op, Subtarget, DAG);
19997   case ISD::MSTORE:             return LowerMSTORE(Op, Subtarget, DAG);
19998   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19999   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
20000   case ISD::GC_TRANSITION_START:
20001                                 return LowerGC_TRANSITION_START(Op, DAG);
20002   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
20003   }
20004 }
20005
20006 /// ReplaceNodeResults - Replace a node with an illegal result type
20007 /// with a new node built out of custom code.
20008 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
20009                                            SmallVectorImpl<SDValue>&Results,
20010                                            SelectionDAG &DAG) const {
20011   SDLoc dl(N);
20012   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20013   switch (N->getOpcode()) {
20014   default:
20015     llvm_unreachable("Do not know how to custom type legalize this operation!");
20016   case X86ISD::AVG: {
20017     // Legalize types for X86ISD::AVG by expanding vectors.
20018     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20019
20020     auto InVT = N->getValueType(0);
20021     auto InVTSize = InVT.getSizeInBits();
20022     const unsigned RegSize =
20023         (InVTSize > 128) ? ((InVTSize > 256) ? 512 : 256) : 128;
20024     assert((!Subtarget->hasAVX512() || RegSize < 512) &&
20025            "512-bit vector requires AVX512");
20026     assert((!Subtarget->hasAVX2() || RegSize < 256) &&
20027            "256-bit vector requires AVX2");
20028
20029     auto ElemVT = InVT.getVectorElementType();
20030     auto RegVT = EVT::getVectorVT(*DAG.getContext(), ElemVT,
20031                                   RegSize / ElemVT.getSizeInBits());
20032     assert(RegSize % InVT.getSizeInBits() == 0);
20033     unsigned NumConcat = RegSize / InVT.getSizeInBits();
20034
20035     SmallVector<SDValue, 16> Ops(NumConcat, DAG.getUNDEF(InVT));
20036     Ops[0] = N->getOperand(0);
20037     SDValue InVec0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20038     Ops[0] = N->getOperand(1);
20039     SDValue InVec1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20040
20041     SDValue Res = DAG.getNode(X86ISD::AVG, dl, RegVT, InVec0, InVec1);
20042     Results.push_back(DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, InVT, Res,
20043                                   DAG.getIntPtrConstant(0, dl)));
20044     return;
20045   }
20046   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
20047   case X86ISD::FMINC:
20048   case X86ISD::FMIN:
20049   case X86ISD::FMAXC:
20050   case X86ISD::FMAX: {
20051     EVT VT = N->getValueType(0);
20052     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
20053     SDValue UNDEF = DAG.getUNDEF(VT);
20054     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20055                               N->getOperand(0), UNDEF);
20056     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20057                               N->getOperand(1), UNDEF);
20058     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
20059     return;
20060   }
20061   case ISD::SIGN_EXTEND_INREG:
20062   case ISD::ADDC:
20063   case ISD::ADDE:
20064   case ISD::SUBC:
20065   case ISD::SUBE:
20066     // We don't want to expand or promote these.
20067     return;
20068   case ISD::SDIV:
20069   case ISD::UDIV:
20070   case ISD::SREM:
20071   case ISD::UREM:
20072   case ISD::SDIVREM:
20073   case ISD::UDIVREM: {
20074     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
20075     Results.push_back(V);
20076     return;
20077   }
20078   case ISD::FP_TO_SINT:
20079   case ISD::FP_TO_UINT: {
20080     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
20081
20082     std::pair<SDValue,SDValue> Vals =
20083         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
20084     SDValue FIST = Vals.first, StackSlot = Vals.second;
20085     if (FIST.getNode()) {
20086       EVT VT = N->getValueType(0);
20087       // Return a load from the stack slot.
20088       if (StackSlot.getNode())
20089         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
20090                                       MachinePointerInfo(),
20091                                       false, false, false, 0));
20092       else
20093         Results.push_back(FIST);
20094     }
20095     return;
20096   }
20097   case ISD::UINT_TO_FP: {
20098     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20099     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
20100         N->getValueType(0) != MVT::v2f32)
20101       return;
20102     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
20103                                  N->getOperand(0));
20104     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
20105                                      MVT::f64);
20106     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
20107     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
20108                              DAG.getBitcast(MVT::v2i64, VBias));
20109     Or = DAG.getBitcast(MVT::v2f64, Or);
20110     // TODO: Are there any fast-math-flags to propagate here?
20111     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
20112     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
20113     return;
20114   }
20115   case ISD::FP_ROUND: {
20116     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
20117         return;
20118     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
20119     Results.push_back(V);
20120     return;
20121   }
20122   case ISD::FP_EXTEND: {
20123     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
20124     // No other ValueType for FP_EXTEND should reach this point.
20125     assert(N->getValueType(0) == MVT::v2f32 &&
20126            "Do not know how to legalize this Node");
20127     return;
20128   }
20129   case ISD::INTRINSIC_W_CHAIN: {
20130     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
20131     switch (IntNo) {
20132     default : llvm_unreachable("Do not know how to custom type "
20133                                "legalize this intrinsic operation!");
20134     case Intrinsic::x86_rdtsc:
20135       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20136                                      Results);
20137     case Intrinsic::x86_rdtscp:
20138       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
20139                                      Results);
20140     case Intrinsic::x86_rdpmc:
20141       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
20142     }
20143   }
20144   case ISD::INTRINSIC_WO_CHAIN: {
20145     if (SDValue V = LowerINTRINSIC_WO_CHAIN(SDValue(N, 0), Subtarget, DAG))
20146       Results.push_back(V);
20147     return;
20148   }
20149   case ISD::READCYCLECOUNTER: {
20150     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20151                                    Results);
20152   }
20153   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
20154     EVT T = N->getValueType(0);
20155     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
20156     bool Regs64bit = T == MVT::i128;
20157     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
20158     SDValue cpInL, cpInH;
20159     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20160                         DAG.getConstant(0, dl, HalfT));
20161     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20162                         DAG.getConstant(1, dl, HalfT));
20163     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
20164                              Regs64bit ? X86::RAX : X86::EAX,
20165                              cpInL, SDValue());
20166     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
20167                              Regs64bit ? X86::RDX : X86::EDX,
20168                              cpInH, cpInL.getValue(1));
20169     SDValue swapInL, swapInH;
20170     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20171                           DAG.getConstant(0, dl, HalfT));
20172     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20173                           DAG.getConstant(1, dl, HalfT));
20174     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
20175                                Regs64bit ? X86::RBX : X86::EBX,
20176                                swapInL, cpInH.getValue(1));
20177     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
20178                                Regs64bit ? X86::RCX : X86::ECX,
20179                                swapInH, swapInL.getValue(1));
20180     SDValue Ops[] = { swapInH.getValue(0),
20181                       N->getOperand(1),
20182                       swapInH.getValue(1) };
20183     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
20184     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
20185     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
20186                                   X86ISD::LCMPXCHG8_DAG;
20187     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
20188     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
20189                                         Regs64bit ? X86::RAX : X86::EAX,
20190                                         HalfT, Result.getValue(1));
20191     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
20192                                         Regs64bit ? X86::RDX : X86::EDX,
20193                                         HalfT, cpOutL.getValue(2));
20194     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
20195
20196     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
20197                                         MVT::i32, cpOutH.getValue(2));
20198     SDValue Success =
20199         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
20200                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
20201     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
20202
20203     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
20204     Results.push_back(Success);
20205     Results.push_back(EFLAGS.getValue(1));
20206     return;
20207   }
20208   case ISD::ATOMIC_SWAP:
20209   case ISD::ATOMIC_LOAD_ADD:
20210   case ISD::ATOMIC_LOAD_SUB:
20211   case ISD::ATOMIC_LOAD_AND:
20212   case ISD::ATOMIC_LOAD_OR:
20213   case ISD::ATOMIC_LOAD_XOR:
20214   case ISD::ATOMIC_LOAD_NAND:
20215   case ISD::ATOMIC_LOAD_MIN:
20216   case ISD::ATOMIC_LOAD_MAX:
20217   case ISD::ATOMIC_LOAD_UMIN:
20218   case ISD::ATOMIC_LOAD_UMAX:
20219   case ISD::ATOMIC_LOAD: {
20220     // Delegate to generic TypeLegalization. Situations we can really handle
20221     // should have already been dealt with by AtomicExpandPass.cpp.
20222     break;
20223   }
20224   case ISD::BITCAST: {
20225     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20226     EVT DstVT = N->getValueType(0);
20227     EVT SrcVT = N->getOperand(0)->getValueType(0);
20228
20229     if (SrcVT != MVT::f64 ||
20230         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
20231       return;
20232
20233     unsigned NumElts = DstVT.getVectorNumElements();
20234     EVT SVT = DstVT.getVectorElementType();
20235     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
20236     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
20237                                    MVT::v2f64, N->getOperand(0));
20238     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
20239
20240     if (ExperimentalVectorWideningLegalization) {
20241       // If we are legalizing vectors by widening, we already have the desired
20242       // legal vector type, just return it.
20243       Results.push_back(ToVecInt);
20244       return;
20245     }
20246
20247     SmallVector<SDValue, 8> Elts;
20248     for (unsigned i = 0, e = NumElts; i != e; ++i)
20249       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
20250                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
20251
20252     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
20253   }
20254   }
20255 }
20256
20257 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
20258   switch ((X86ISD::NodeType)Opcode) {
20259   case X86ISD::FIRST_NUMBER:       break;
20260   case X86ISD::BSF:                return "X86ISD::BSF";
20261   case X86ISD::BSR:                return "X86ISD::BSR";
20262   case X86ISD::SHLD:               return "X86ISD::SHLD";
20263   case X86ISD::SHRD:               return "X86ISD::SHRD";
20264   case X86ISD::FAND:               return "X86ISD::FAND";
20265   case X86ISD::FANDN:              return "X86ISD::FANDN";
20266   case X86ISD::FOR:                return "X86ISD::FOR";
20267   case X86ISD::FXOR:               return "X86ISD::FXOR";
20268   case X86ISD::FILD:               return "X86ISD::FILD";
20269   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
20270   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
20271   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
20272   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
20273   case X86ISD::FLD:                return "X86ISD::FLD";
20274   case X86ISD::FST:                return "X86ISD::FST";
20275   case X86ISD::CALL:               return "X86ISD::CALL";
20276   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
20277   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
20278   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
20279   case X86ISD::BT:                 return "X86ISD::BT";
20280   case X86ISD::CMP:                return "X86ISD::CMP";
20281   case X86ISD::COMI:               return "X86ISD::COMI";
20282   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
20283   case X86ISD::CMPM:               return "X86ISD::CMPM";
20284   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
20285   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20286   case X86ISD::SETCC:              return "X86ISD::SETCC";
20287   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20288   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20289   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20290   case X86ISD::CMOV:               return "X86ISD::CMOV";
20291   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20292   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20293   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20294   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20295   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20296   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20297   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20298   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20299   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20300   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20301   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20302   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20303   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20304   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20305   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20306   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20307   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20308   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20309   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20310   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20311   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20312   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20313   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20314   case X86ISD::HADD:               return "X86ISD::HADD";
20315   case X86ISD::HSUB:               return "X86ISD::HSUB";
20316   case X86ISD::FHADD:              return "X86ISD::FHADD";
20317   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20318   case X86ISD::ABS:                return "X86ISD::ABS";
20319   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20320   case X86ISD::FMAX:               return "X86ISD::FMAX";
20321   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20322   case X86ISD::FMIN:               return "X86ISD::FMIN";
20323   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20324   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20325   case X86ISD::FMINC:              return "X86ISD::FMINC";
20326   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20327   case X86ISD::FRCP:               return "X86ISD::FRCP";
20328   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20329   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20330   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20331   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20332   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20333   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20334   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20335   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20336   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20337   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20338   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20339   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20340   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20341   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20342   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20343   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20344   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20345   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20346   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20347   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20348   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20349   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20350   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20351   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20352   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20353   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20354   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20355   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20356   case X86ISD::VSHL:               return "X86ISD::VSHL";
20357   case X86ISD::VSRL:               return "X86ISD::VSRL";
20358   case X86ISD::VSRA:               return "X86ISD::VSRA";
20359   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20360   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20361   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20362   case X86ISD::CMPP:               return "X86ISD::CMPP";
20363   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20364   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20365   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20366   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20367   case X86ISD::ADD:                return "X86ISD::ADD";
20368   case X86ISD::SUB:                return "X86ISD::SUB";
20369   case X86ISD::ADC:                return "X86ISD::ADC";
20370   case X86ISD::SBB:                return "X86ISD::SBB";
20371   case X86ISD::SMUL:               return "X86ISD::SMUL";
20372   case X86ISD::UMUL:               return "X86ISD::UMUL";
20373   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20374   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20375   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20376   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20377   case X86ISD::INC:                return "X86ISD::INC";
20378   case X86ISD::DEC:                return "X86ISD::DEC";
20379   case X86ISD::OR:                 return "X86ISD::OR";
20380   case X86ISD::XOR:                return "X86ISD::XOR";
20381   case X86ISD::AND:                return "X86ISD::AND";
20382   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20383   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20384   case X86ISD::PTEST:              return "X86ISD::PTEST";
20385   case X86ISD::TESTP:              return "X86ISD::TESTP";
20386   case X86ISD::TESTM:              return "X86ISD::TESTM";
20387   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20388   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20389   case X86ISD::KTEST:              return "X86ISD::KTEST";
20390   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20391   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20392   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20393   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20394   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20395   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20396   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20397   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20398   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20399   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20400   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20401   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20402   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20403   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20404   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20405   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20406   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20407   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20408   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20409   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20410   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20411   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20412   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
20413   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20414   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20415   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20416   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20417   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20418   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20419   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20420   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20421   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20422   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20423   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20424   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20425   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20426   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20427   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20428   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20429   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20430   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20431   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20432   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20433   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20434   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20435   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20436   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20437   case X86ISD::SAHF:               return "X86ISD::SAHF";
20438   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20439   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20440   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20441   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20442   case X86ISD::VPROT:              return "X86ISD::VPROT";
20443   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20444   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20445   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20446   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20447   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20448   case X86ISD::FMADD:              return "X86ISD::FMADD";
20449   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20450   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20451   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20452   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20453   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20454   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20455   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20456   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20457   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20458   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20459   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20460   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20461   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20462   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20463   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20464   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20465   case X86ISD::XTEST:              return "X86ISD::XTEST";
20466   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20467   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20468   case X86ISD::SELECT:             return "X86ISD::SELECT";
20469   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20470   case X86ISD::RCP28:              return "X86ISD::RCP28";
20471   case X86ISD::EXP2:               return "X86ISD::EXP2";
20472   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20473   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20474   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20475   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20476   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20477   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20478   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20479   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20480   case X86ISD::ADDS:               return "X86ISD::ADDS";
20481   case X86ISD::SUBS:               return "X86ISD::SUBS";
20482   case X86ISD::AVG:                return "X86ISD::AVG";
20483   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20484   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20485   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20486   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20487   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20488   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20489   case X86ISD::VFPCLASSS:          return "X86ISD::VFPCLASSS";
20490   }
20491   return nullptr;
20492 }
20493
20494 // isLegalAddressingMode - Return true if the addressing mode represented
20495 // by AM is legal for this target, for a load/store of the specified type.
20496 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20497                                               const AddrMode &AM, Type *Ty,
20498                                               unsigned AS) const {
20499   // X86 supports extremely general addressing modes.
20500   CodeModel::Model M = getTargetMachine().getCodeModel();
20501   Reloc::Model R = getTargetMachine().getRelocationModel();
20502
20503   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20504   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20505     return false;
20506
20507   if (AM.BaseGV) {
20508     unsigned GVFlags =
20509       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20510
20511     // If a reference to this global requires an extra load, we can't fold it.
20512     if (isGlobalStubReference(GVFlags))
20513       return false;
20514
20515     // If BaseGV requires a register for the PIC base, we cannot also have a
20516     // BaseReg specified.
20517     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20518       return false;
20519
20520     // If lower 4G is not available, then we must use rip-relative addressing.
20521     if ((M != CodeModel::Small || R != Reloc::Static) &&
20522         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20523       return false;
20524   }
20525
20526   switch (AM.Scale) {
20527   case 0:
20528   case 1:
20529   case 2:
20530   case 4:
20531   case 8:
20532     // These scales always work.
20533     break;
20534   case 3:
20535   case 5:
20536   case 9:
20537     // These scales are formed with basereg+scalereg.  Only accept if there is
20538     // no basereg yet.
20539     if (AM.HasBaseReg)
20540       return false;
20541     break;
20542   default:  // Other stuff never works.
20543     return false;
20544   }
20545
20546   return true;
20547 }
20548
20549 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20550   unsigned Bits = Ty->getScalarSizeInBits();
20551
20552   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20553   // particularly cheaper than those without.
20554   if (Bits == 8)
20555     return false;
20556
20557   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20558   // variable shifts just as cheap as scalar ones.
20559   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20560     return false;
20561
20562   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20563   // fully general vector.
20564   return true;
20565 }
20566
20567 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20568   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20569     return false;
20570   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20571   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20572   return NumBits1 > NumBits2;
20573 }
20574
20575 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20576   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20577     return false;
20578
20579   if (!isTypeLegal(EVT::getEVT(Ty1)))
20580     return false;
20581
20582   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20583
20584   // Assuming the caller doesn't have a zeroext or signext return parameter,
20585   // truncation all the way down to i1 is valid.
20586   return true;
20587 }
20588
20589 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20590   return isInt<32>(Imm);
20591 }
20592
20593 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20594   // Can also use sub to handle negated immediates.
20595   return isInt<32>(Imm);
20596 }
20597
20598 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20599   if (!VT1.isInteger() || !VT2.isInteger())
20600     return false;
20601   unsigned NumBits1 = VT1.getSizeInBits();
20602   unsigned NumBits2 = VT2.getSizeInBits();
20603   return NumBits1 > NumBits2;
20604 }
20605
20606 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20607   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20608   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20609 }
20610
20611 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20612   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20613   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20614 }
20615
20616 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20617   EVT VT1 = Val.getValueType();
20618   if (isZExtFree(VT1, VT2))
20619     return true;
20620
20621   if (Val.getOpcode() != ISD::LOAD)
20622     return false;
20623
20624   if (!VT1.isSimple() || !VT1.isInteger() ||
20625       !VT2.isSimple() || !VT2.isInteger())
20626     return false;
20627
20628   switch (VT1.getSimpleVT().SimpleTy) {
20629   default: break;
20630   case MVT::i8:
20631   case MVT::i16:
20632   case MVT::i32:
20633     // X86 has 8, 16, and 32-bit zero-extending loads.
20634     return true;
20635   }
20636
20637   return false;
20638 }
20639
20640 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20641
20642 bool
20643 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20644   if (!Subtarget->hasAnyFMA())
20645     return false;
20646
20647   VT = VT.getScalarType();
20648
20649   if (!VT.isSimple())
20650     return false;
20651
20652   switch (VT.getSimpleVT().SimpleTy) {
20653   case MVT::f32:
20654   case MVT::f64:
20655     return true;
20656   default:
20657     break;
20658   }
20659
20660   return false;
20661 }
20662
20663 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20664   // i16 instructions are longer (0x66 prefix) and potentially slower.
20665   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20666 }
20667
20668 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20669 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20670 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20671 /// are assumed to be legal.
20672 bool
20673 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20674                                       EVT VT) const {
20675   if (!VT.isSimple())
20676     return false;
20677
20678   // Not for i1 vectors
20679   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20680     return false;
20681
20682   // Very little shuffling can be done for 64-bit vectors right now.
20683   if (VT.getSimpleVT().getSizeInBits() == 64)
20684     return false;
20685
20686   // We only care that the types being shuffled are legal. The lowering can
20687   // handle any possible shuffle mask that results.
20688   return isTypeLegal(VT.getSimpleVT());
20689 }
20690
20691 bool
20692 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20693                                           EVT VT) const {
20694   // Just delegate to the generic legality, clear masks aren't special.
20695   return isShuffleMaskLegal(Mask, VT);
20696 }
20697
20698 //===----------------------------------------------------------------------===//
20699 //                           X86 Scheduler Hooks
20700 //===----------------------------------------------------------------------===//
20701
20702 /// Utility function to emit xbegin specifying the start of an RTM region.
20703 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20704                                      const TargetInstrInfo *TII) {
20705   DebugLoc DL = MI->getDebugLoc();
20706
20707   const BasicBlock *BB = MBB->getBasicBlock();
20708   MachineFunction::iterator I = ++MBB->getIterator();
20709
20710   // For the v = xbegin(), we generate
20711   //
20712   // thisMBB:
20713   //  xbegin sinkMBB
20714   //
20715   // mainMBB:
20716   //  eax = -1
20717   //
20718   // sinkMBB:
20719   //  v = eax
20720
20721   MachineBasicBlock *thisMBB = MBB;
20722   MachineFunction *MF = MBB->getParent();
20723   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20724   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20725   MF->insert(I, mainMBB);
20726   MF->insert(I, sinkMBB);
20727
20728   // Transfer the remainder of BB and its successor edges to sinkMBB.
20729   sinkMBB->splice(sinkMBB->begin(), MBB,
20730                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20731   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20732
20733   // thisMBB:
20734   //  xbegin sinkMBB
20735   //  # fallthrough to mainMBB
20736   //  # abortion to sinkMBB
20737   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20738   thisMBB->addSuccessor(mainMBB);
20739   thisMBB->addSuccessor(sinkMBB);
20740
20741   // mainMBB:
20742   //  EAX = -1
20743   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20744   mainMBB->addSuccessor(sinkMBB);
20745
20746   // sinkMBB:
20747   // EAX is live into the sinkMBB
20748   sinkMBB->addLiveIn(X86::EAX);
20749   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20750           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20751     .addReg(X86::EAX);
20752
20753   MI->eraseFromParent();
20754   return sinkMBB;
20755 }
20756
20757 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20758 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20759 // in the .td file.
20760 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20761                                        const TargetInstrInfo *TII) {
20762   unsigned Opc;
20763   switch (MI->getOpcode()) {
20764   default: llvm_unreachable("illegal opcode!");
20765   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20766   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20767   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20768   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20769   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20770   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20771   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20772   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20773   }
20774
20775   DebugLoc dl = MI->getDebugLoc();
20776   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20777
20778   unsigned NumArgs = MI->getNumOperands();
20779   for (unsigned i = 1; i < NumArgs; ++i) {
20780     MachineOperand &Op = MI->getOperand(i);
20781     if (!(Op.isReg() && Op.isImplicit()))
20782       MIB.addOperand(Op);
20783   }
20784   if (MI->hasOneMemOperand())
20785     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20786
20787   BuildMI(*BB, MI, dl,
20788     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20789     .addReg(X86::XMM0);
20790
20791   MI->eraseFromParent();
20792   return BB;
20793 }
20794
20795 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20796 // defs in an instruction pattern
20797 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20798                                        const TargetInstrInfo *TII) {
20799   unsigned Opc;
20800   switch (MI->getOpcode()) {
20801   default: llvm_unreachable("illegal opcode!");
20802   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20803   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20804   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20805   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20806   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20807   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20808   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20809   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20810   }
20811
20812   DebugLoc dl = MI->getDebugLoc();
20813   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20814
20815   unsigned NumArgs = MI->getNumOperands(); // remove the results
20816   for (unsigned i = 1; i < NumArgs; ++i) {
20817     MachineOperand &Op = MI->getOperand(i);
20818     if (!(Op.isReg() && Op.isImplicit()))
20819       MIB.addOperand(Op);
20820   }
20821   if (MI->hasOneMemOperand())
20822     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20823
20824   BuildMI(*BB, MI, dl,
20825     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20826     .addReg(X86::ECX);
20827
20828   MI->eraseFromParent();
20829   return BB;
20830 }
20831
20832 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20833                                       const X86Subtarget *Subtarget) {
20834   DebugLoc dl = MI->getDebugLoc();
20835   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20836   // Address into RAX/EAX, other two args into ECX, EDX.
20837   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20838   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20839   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20840   for (int i = 0; i < X86::AddrNumOperands; ++i)
20841     MIB.addOperand(MI->getOperand(i));
20842
20843   unsigned ValOps = X86::AddrNumOperands;
20844   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20845     .addReg(MI->getOperand(ValOps).getReg());
20846   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20847     .addReg(MI->getOperand(ValOps+1).getReg());
20848
20849   // The instruction doesn't actually take any operands though.
20850   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20851
20852   MI->eraseFromParent(); // The pseudo is gone now.
20853   return BB;
20854 }
20855
20856 MachineBasicBlock *
20857 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20858                                                  MachineBasicBlock *MBB) const {
20859   // Emit va_arg instruction on X86-64.
20860
20861   // Operands to this pseudo-instruction:
20862   // 0  ) Output        : destination address (reg)
20863   // 1-5) Input         : va_list address (addr, i64mem)
20864   // 6  ) ArgSize       : Size (in bytes) of vararg type
20865   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20866   // 8  ) Align         : Alignment of type
20867   // 9  ) EFLAGS (implicit-def)
20868
20869   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20870   static_assert(X86::AddrNumOperands == 5,
20871                 "VAARG_64 assumes 5 address operands");
20872
20873   unsigned DestReg = MI->getOperand(0).getReg();
20874   MachineOperand &Base = MI->getOperand(1);
20875   MachineOperand &Scale = MI->getOperand(2);
20876   MachineOperand &Index = MI->getOperand(3);
20877   MachineOperand &Disp = MI->getOperand(4);
20878   MachineOperand &Segment = MI->getOperand(5);
20879   unsigned ArgSize = MI->getOperand(6).getImm();
20880   unsigned ArgMode = MI->getOperand(7).getImm();
20881   unsigned Align = MI->getOperand(8).getImm();
20882
20883   // Memory Reference
20884   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20885   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20886   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20887
20888   // Machine Information
20889   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20890   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20891   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20892   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20893   DebugLoc DL = MI->getDebugLoc();
20894
20895   // struct va_list {
20896   //   i32   gp_offset
20897   //   i32   fp_offset
20898   //   i64   overflow_area (address)
20899   //   i64   reg_save_area (address)
20900   // }
20901   // sizeof(va_list) = 24
20902   // alignment(va_list) = 8
20903
20904   unsigned TotalNumIntRegs = 6;
20905   unsigned TotalNumXMMRegs = 8;
20906   bool UseGPOffset = (ArgMode == 1);
20907   bool UseFPOffset = (ArgMode == 2);
20908   unsigned MaxOffset = TotalNumIntRegs * 8 +
20909                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20910
20911   /* Align ArgSize to a multiple of 8 */
20912   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20913   bool NeedsAlign = (Align > 8);
20914
20915   MachineBasicBlock *thisMBB = MBB;
20916   MachineBasicBlock *overflowMBB;
20917   MachineBasicBlock *offsetMBB;
20918   MachineBasicBlock *endMBB;
20919
20920   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20921   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20922   unsigned OffsetReg = 0;
20923
20924   if (!UseGPOffset && !UseFPOffset) {
20925     // If we only pull from the overflow region, we don't create a branch.
20926     // We don't need to alter control flow.
20927     OffsetDestReg = 0; // unused
20928     OverflowDestReg = DestReg;
20929
20930     offsetMBB = nullptr;
20931     overflowMBB = thisMBB;
20932     endMBB = thisMBB;
20933   } else {
20934     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20935     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20936     // If not, pull from overflow_area. (branch to overflowMBB)
20937     //
20938     //       thisMBB
20939     //         |     .
20940     //         |        .
20941     //     offsetMBB   overflowMBB
20942     //         |        .
20943     //         |     .
20944     //        endMBB
20945
20946     // Registers for the PHI in endMBB
20947     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20948     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20949
20950     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20951     MachineFunction *MF = MBB->getParent();
20952     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20953     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20954     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20955
20956     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20957
20958     // Insert the new basic blocks
20959     MF->insert(MBBIter, offsetMBB);
20960     MF->insert(MBBIter, overflowMBB);
20961     MF->insert(MBBIter, endMBB);
20962
20963     // Transfer the remainder of MBB and its successor edges to endMBB.
20964     endMBB->splice(endMBB->begin(), thisMBB,
20965                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20966     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20967
20968     // Make offsetMBB and overflowMBB successors of thisMBB
20969     thisMBB->addSuccessor(offsetMBB);
20970     thisMBB->addSuccessor(overflowMBB);
20971
20972     // endMBB is a successor of both offsetMBB and overflowMBB
20973     offsetMBB->addSuccessor(endMBB);
20974     overflowMBB->addSuccessor(endMBB);
20975
20976     // Load the offset value into a register
20977     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20978     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20979       .addOperand(Base)
20980       .addOperand(Scale)
20981       .addOperand(Index)
20982       .addDisp(Disp, UseFPOffset ? 4 : 0)
20983       .addOperand(Segment)
20984       .setMemRefs(MMOBegin, MMOEnd);
20985
20986     // Check if there is enough room left to pull this argument.
20987     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20988       .addReg(OffsetReg)
20989       .addImm(MaxOffset + 8 - ArgSizeA8);
20990
20991     // Branch to "overflowMBB" if offset >= max
20992     // Fall through to "offsetMBB" otherwise
20993     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20994       .addMBB(overflowMBB);
20995   }
20996
20997   // In offsetMBB, emit code to use the reg_save_area.
20998   if (offsetMBB) {
20999     assert(OffsetReg != 0);
21000
21001     // Read the reg_save_area address.
21002     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
21003     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
21004       .addOperand(Base)
21005       .addOperand(Scale)
21006       .addOperand(Index)
21007       .addDisp(Disp, 16)
21008       .addOperand(Segment)
21009       .setMemRefs(MMOBegin, MMOEnd);
21010
21011     // Zero-extend the offset
21012     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
21013       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
21014         .addImm(0)
21015         .addReg(OffsetReg)
21016         .addImm(X86::sub_32bit);
21017
21018     // Add the offset to the reg_save_area to get the final address.
21019     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
21020       .addReg(OffsetReg64)
21021       .addReg(RegSaveReg);
21022
21023     // Compute the offset for the next argument
21024     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21025     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
21026       .addReg(OffsetReg)
21027       .addImm(UseFPOffset ? 16 : 8);
21028
21029     // Store it back into the va_list.
21030     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
21031       .addOperand(Base)
21032       .addOperand(Scale)
21033       .addOperand(Index)
21034       .addDisp(Disp, UseFPOffset ? 4 : 0)
21035       .addOperand(Segment)
21036       .addReg(NextOffsetReg)
21037       .setMemRefs(MMOBegin, MMOEnd);
21038
21039     // Jump to endMBB
21040     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
21041       .addMBB(endMBB);
21042   }
21043
21044   //
21045   // Emit code to use overflow area
21046   //
21047
21048   // Load the overflow_area address into a register.
21049   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
21050   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
21051     .addOperand(Base)
21052     .addOperand(Scale)
21053     .addOperand(Index)
21054     .addDisp(Disp, 8)
21055     .addOperand(Segment)
21056     .setMemRefs(MMOBegin, MMOEnd);
21057
21058   // If we need to align it, do so. Otherwise, just copy the address
21059   // to OverflowDestReg.
21060   if (NeedsAlign) {
21061     // Align the overflow address
21062     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
21063     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
21064
21065     // aligned_addr = (addr + (align-1)) & ~(align-1)
21066     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
21067       .addReg(OverflowAddrReg)
21068       .addImm(Align-1);
21069
21070     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
21071       .addReg(TmpReg)
21072       .addImm(~(uint64_t)(Align-1));
21073   } else {
21074     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
21075       .addReg(OverflowAddrReg);
21076   }
21077
21078   // Compute the next overflow address after this argument.
21079   // (the overflow address should be kept 8-byte aligned)
21080   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
21081   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
21082     .addReg(OverflowDestReg)
21083     .addImm(ArgSizeA8);
21084
21085   // Store the new overflow address.
21086   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
21087     .addOperand(Base)
21088     .addOperand(Scale)
21089     .addOperand(Index)
21090     .addDisp(Disp, 8)
21091     .addOperand(Segment)
21092     .addReg(NextAddrReg)
21093     .setMemRefs(MMOBegin, MMOEnd);
21094
21095   // If we branched, emit the PHI to the front of endMBB.
21096   if (offsetMBB) {
21097     BuildMI(*endMBB, endMBB->begin(), DL,
21098             TII->get(X86::PHI), DestReg)
21099       .addReg(OffsetDestReg).addMBB(offsetMBB)
21100       .addReg(OverflowDestReg).addMBB(overflowMBB);
21101   }
21102
21103   // Erase the pseudo instruction
21104   MI->eraseFromParent();
21105
21106   return endMBB;
21107 }
21108
21109 MachineBasicBlock *
21110 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
21111                                                  MachineInstr *MI,
21112                                                  MachineBasicBlock *MBB) const {
21113   // Emit code to save XMM registers to the stack. The ABI says that the
21114   // number of registers to save is given in %al, so it's theoretically
21115   // possible to do an indirect jump trick to avoid saving all of them,
21116   // however this code takes a simpler approach and just executes all
21117   // of the stores if %al is non-zero. It's less code, and it's probably
21118   // easier on the hardware branch predictor, and stores aren't all that
21119   // expensive anyway.
21120
21121   // Create the new basic blocks. One block contains all the XMM stores,
21122   // and one block is the final destination regardless of whether any
21123   // stores were performed.
21124   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21125   MachineFunction *F = MBB->getParent();
21126   MachineFunction::iterator MBBIter = ++MBB->getIterator();
21127   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
21128   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
21129   F->insert(MBBIter, XMMSaveMBB);
21130   F->insert(MBBIter, EndMBB);
21131
21132   // Transfer the remainder of MBB and its successor edges to EndMBB.
21133   EndMBB->splice(EndMBB->begin(), MBB,
21134                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21135   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
21136
21137   // The original block will now fall through to the XMM save block.
21138   MBB->addSuccessor(XMMSaveMBB);
21139   // The XMMSaveMBB will fall through to the end block.
21140   XMMSaveMBB->addSuccessor(EndMBB);
21141
21142   // Now add the instructions.
21143   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21144   DebugLoc DL = MI->getDebugLoc();
21145
21146   unsigned CountReg = MI->getOperand(0).getReg();
21147   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
21148   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
21149
21150   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
21151     // If %al is 0, branch around the XMM save block.
21152     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
21153     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
21154     MBB->addSuccessor(EndMBB);
21155   }
21156
21157   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
21158   // that was just emitted, but clearly shouldn't be "saved".
21159   assert((MI->getNumOperands() <= 3 ||
21160           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
21161           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
21162          && "Expected last argument to be EFLAGS");
21163   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
21164   // In the XMM save block, save all the XMM argument registers.
21165   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
21166     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
21167     MachineMemOperand *MMO = F->getMachineMemOperand(
21168         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
21169         MachineMemOperand::MOStore,
21170         /*Size=*/16, /*Align=*/16);
21171     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
21172       .addFrameIndex(RegSaveFrameIndex)
21173       .addImm(/*Scale=*/1)
21174       .addReg(/*IndexReg=*/0)
21175       .addImm(/*Disp=*/Offset)
21176       .addReg(/*Segment=*/0)
21177       .addReg(MI->getOperand(i).getReg())
21178       .addMemOperand(MMO);
21179   }
21180
21181   MI->eraseFromParent();   // The pseudo instruction is gone now.
21182
21183   return EndMBB;
21184 }
21185
21186 // The EFLAGS operand of SelectItr might be missing a kill marker
21187 // because there were multiple uses of EFLAGS, and ISel didn't know
21188 // which to mark. Figure out whether SelectItr should have had a
21189 // kill marker, and set it if it should. Returns the correct kill
21190 // marker value.
21191 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
21192                                      MachineBasicBlock* BB,
21193                                      const TargetRegisterInfo* TRI) {
21194   // Scan forward through BB for a use/def of EFLAGS.
21195   MachineBasicBlock::iterator miI(std::next(SelectItr));
21196   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
21197     const MachineInstr& mi = *miI;
21198     if (mi.readsRegister(X86::EFLAGS))
21199       return false;
21200     if (mi.definesRegister(X86::EFLAGS))
21201       break; // Should have kill-flag - update below.
21202   }
21203
21204   // If we hit the end of the block, check whether EFLAGS is live into a
21205   // successor.
21206   if (miI == BB->end()) {
21207     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
21208                                           sEnd = BB->succ_end();
21209          sItr != sEnd; ++sItr) {
21210       MachineBasicBlock* succ = *sItr;
21211       if (succ->isLiveIn(X86::EFLAGS))
21212         return false;
21213     }
21214   }
21215
21216   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
21217   // out. SelectMI should have a kill flag on EFLAGS.
21218   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
21219   return true;
21220 }
21221
21222 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
21223 // together with other CMOV pseudo-opcodes into a single basic-block with
21224 // conditional jump around it.
21225 static bool isCMOVPseudo(MachineInstr *MI) {
21226   switch (MI->getOpcode()) {
21227   case X86::CMOV_FR32:
21228   case X86::CMOV_FR64:
21229   case X86::CMOV_GR8:
21230   case X86::CMOV_GR16:
21231   case X86::CMOV_GR32:
21232   case X86::CMOV_RFP32:
21233   case X86::CMOV_RFP64:
21234   case X86::CMOV_RFP80:
21235   case X86::CMOV_V2F64:
21236   case X86::CMOV_V2I64:
21237   case X86::CMOV_V4F32:
21238   case X86::CMOV_V4F64:
21239   case X86::CMOV_V4I64:
21240   case X86::CMOV_V16F32:
21241   case X86::CMOV_V8F32:
21242   case X86::CMOV_V8F64:
21243   case X86::CMOV_V8I64:
21244   case X86::CMOV_V8I1:
21245   case X86::CMOV_V16I1:
21246   case X86::CMOV_V32I1:
21247   case X86::CMOV_V64I1:
21248     return true;
21249
21250   default:
21251     return false;
21252   }
21253 }
21254
21255 MachineBasicBlock *
21256 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
21257                                      MachineBasicBlock *BB) const {
21258   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21259   DebugLoc DL = MI->getDebugLoc();
21260
21261   // To "insert" a SELECT_CC instruction, we actually have to insert the
21262   // diamond control-flow pattern.  The incoming instruction knows the
21263   // destination vreg to set, the condition code register to branch on, the
21264   // true/false values to select between, and a branch opcode to use.
21265   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21266   MachineFunction::iterator It = ++BB->getIterator();
21267
21268   //  thisMBB:
21269   //  ...
21270   //   TrueVal = ...
21271   //   cmpTY ccX, r1, r2
21272   //   bCC copy1MBB
21273   //   fallthrough --> copy0MBB
21274   MachineBasicBlock *thisMBB = BB;
21275   MachineFunction *F = BB->getParent();
21276
21277   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
21278   // as described above, by inserting a BB, and then making a PHI at the join
21279   // point to select the true and false operands of the CMOV in the PHI.
21280   //
21281   // The code also handles two different cases of multiple CMOV opcodes
21282   // in a row.
21283   //
21284   // Case 1:
21285   // In this case, there are multiple CMOVs in a row, all which are based on
21286   // the same condition setting (or the exact opposite condition setting).
21287   // In this case we can lower all the CMOVs using a single inserted BB, and
21288   // then make a number of PHIs at the join point to model the CMOVs. The only
21289   // trickiness here, is that in a case like:
21290   //
21291   // t2 = CMOV cond1 t1, f1
21292   // t3 = CMOV cond1 t2, f2
21293   //
21294   // when rewriting this into PHIs, we have to perform some renaming on the
21295   // temps since you cannot have a PHI operand refer to a PHI result earlier
21296   // in the same block.  The "simple" but wrong lowering would be:
21297   //
21298   // t2 = PHI t1(BB1), f1(BB2)
21299   // t3 = PHI t2(BB1), f2(BB2)
21300   //
21301   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21302   // renaming is to note that on the path through BB1, t2 is really just a
21303   // copy of t1, and do that renaming, properly generating:
21304   //
21305   // t2 = PHI t1(BB1), f1(BB2)
21306   // t3 = PHI t1(BB1), f2(BB2)
21307   //
21308   // Case 2, we lower cascaded CMOVs such as
21309   //
21310   //   (CMOV (CMOV F, T, cc1), T, cc2)
21311   //
21312   // to two successives branches.  For that, we look for another CMOV as the
21313   // following instruction.
21314   //
21315   // Without this, we would add a PHI between the two jumps, which ends up
21316   // creating a few copies all around. For instance, for
21317   //
21318   //    (sitofp (zext (fcmp une)))
21319   //
21320   // we would generate:
21321   //
21322   //         ucomiss %xmm1, %xmm0
21323   //         movss  <1.0f>, %xmm0
21324   //         movaps  %xmm0, %xmm1
21325   //         jne     .LBB5_2
21326   //         xorps   %xmm1, %xmm1
21327   // .LBB5_2:
21328   //         jp      .LBB5_4
21329   //         movaps  %xmm1, %xmm0
21330   // .LBB5_4:
21331   //         retq
21332   //
21333   // because this custom-inserter would have generated:
21334   //
21335   //   A
21336   //   | \
21337   //   |  B
21338   //   | /
21339   //   C
21340   //   | \
21341   //   |  D
21342   //   | /
21343   //   E
21344   //
21345   // A: X = ...; Y = ...
21346   // B: empty
21347   // C: Z = PHI [X, A], [Y, B]
21348   // D: empty
21349   // E: PHI [X, C], [Z, D]
21350   //
21351   // If we lower both CMOVs in a single step, we can instead generate:
21352   //
21353   //   A
21354   //   | \
21355   //   |  C
21356   //   | /|
21357   //   |/ |
21358   //   |  |
21359   //   |  D
21360   //   | /
21361   //   E
21362   //
21363   // A: X = ...; Y = ...
21364   // D: empty
21365   // E: PHI [X, A], [X, C], [Y, D]
21366   //
21367   // Which, in our sitofp/fcmp example, gives us something like:
21368   //
21369   //         ucomiss %xmm1, %xmm0
21370   //         movss  <1.0f>, %xmm0
21371   //         jne     .LBB5_4
21372   //         jp      .LBB5_4
21373   //         xorps   %xmm0, %xmm0
21374   // .LBB5_4:
21375   //         retq
21376   //
21377   MachineInstr *CascadedCMOV = nullptr;
21378   MachineInstr *LastCMOV = MI;
21379   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21380   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21381   MachineBasicBlock::iterator NextMIIt =
21382       std::next(MachineBasicBlock::iterator(MI));
21383
21384   // Check for case 1, where there are multiple CMOVs with the same condition
21385   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21386   // number of jumps the most.
21387
21388   if (isCMOVPseudo(MI)) {
21389     // See if we have a string of CMOVS with the same condition.
21390     while (NextMIIt != BB->end() &&
21391            isCMOVPseudo(NextMIIt) &&
21392            (NextMIIt->getOperand(3).getImm() == CC ||
21393             NextMIIt->getOperand(3).getImm() == OppCC)) {
21394       LastCMOV = &*NextMIIt;
21395       ++NextMIIt;
21396     }
21397   }
21398
21399   // This checks for case 2, but only do this if we didn't already find
21400   // case 1, as indicated by LastCMOV == MI.
21401   if (LastCMOV == MI &&
21402       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21403       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21404       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21405     CascadedCMOV = &*NextMIIt;
21406   }
21407
21408   MachineBasicBlock *jcc1MBB = nullptr;
21409
21410   // If we have a cascaded CMOV, we lower it to two successive branches to
21411   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21412   if (CascadedCMOV) {
21413     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21414     F->insert(It, jcc1MBB);
21415     jcc1MBB->addLiveIn(X86::EFLAGS);
21416   }
21417
21418   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21419   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21420   F->insert(It, copy0MBB);
21421   F->insert(It, sinkMBB);
21422
21423   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21424   // live into the sink and copy blocks.
21425   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21426
21427   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21428   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21429       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21430     copy0MBB->addLiveIn(X86::EFLAGS);
21431     sinkMBB->addLiveIn(X86::EFLAGS);
21432   }
21433
21434   // Transfer the remainder of BB and its successor edges to sinkMBB.
21435   sinkMBB->splice(sinkMBB->begin(), BB,
21436                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21437   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21438
21439   // Add the true and fallthrough blocks as its successors.
21440   if (CascadedCMOV) {
21441     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21442     BB->addSuccessor(jcc1MBB);
21443
21444     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21445     // jump to the sinkMBB.
21446     jcc1MBB->addSuccessor(copy0MBB);
21447     jcc1MBB->addSuccessor(sinkMBB);
21448   } else {
21449     BB->addSuccessor(copy0MBB);
21450   }
21451
21452   // The true block target of the first (or only) branch is always sinkMBB.
21453   BB->addSuccessor(sinkMBB);
21454
21455   // Create the conditional branch instruction.
21456   unsigned Opc = X86::GetCondBranchFromCond(CC);
21457   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21458
21459   if (CascadedCMOV) {
21460     unsigned Opc2 = X86::GetCondBranchFromCond(
21461         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21462     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21463   }
21464
21465   //  copy0MBB:
21466   //   %FalseValue = ...
21467   //   # fallthrough to sinkMBB
21468   copy0MBB->addSuccessor(sinkMBB);
21469
21470   //  sinkMBB:
21471   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21472   //  ...
21473   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21474   MachineBasicBlock::iterator MIItEnd =
21475     std::next(MachineBasicBlock::iterator(LastCMOV));
21476   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21477   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21478   MachineInstrBuilder MIB;
21479
21480   // As we are creating the PHIs, we have to be careful if there is more than
21481   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21482   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21483   // That also means that PHI construction must work forward from earlier to
21484   // later, and that the code must maintain a mapping from earlier PHI's
21485   // destination registers, and the registers that went into the PHI.
21486
21487   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21488     unsigned DestReg = MIIt->getOperand(0).getReg();
21489     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21490     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21491
21492     // If this CMOV we are generating is the opposite condition from
21493     // the jump we generated, then we have to swap the operands for the
21494     // PHI that is going to be generated.
21495     if (MIIt->getOperand(3).getImm() == OppCC)
21496         std::swap(Op1Reg, Op2Reg);
21497
21498     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21499       Op1Reg = RegRewriteTable[Op1Reg].first;
21500
21501     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21502       Op2Reg = RegRewriteTable[Op2Reg].second;
21503
21504     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21505                   TII->get(X86::PHI), DestReg)
21506           .addReg(Op1Reg).addMBB(copy0MBB)
21507           .addReg(Op2Reg).addMBB(thisMBB);
21508
21509     // Add this PHI to the rewrite table.
21510     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21511   }
21512
21513   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21514   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21515   if (CascadedCMOV) {
21516     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21517     // Copy the PHI result to the register defined by the second CMOV.
21518     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21519             DL, TII->get(TargetOpcode::COPY),
21520             CascadedCMOV->getOperand(0).getReg())
21521         .addReg(MI->getOperand(0).getReg());
21522     CascadedCMOV->eraseFromParent();
21523   }
21524
21525   // Now remove the CMOV(s).
21526   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21527     (MIIt++)->eraseFromParent();
21528
21529   return sinkMBB;
21530 }
21531
21532 MachineBasicBlock *
21533 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21534                                        MachineBasicBlock *BB) const {
21535   // Combine the following atomic floating-point modification pattern:
21536   //   a.store(reg OP a.load(acquire), release)
21537   // Transform them into:
21538   //   OPss (%gpr), %xmm
21539   //   movss %xmm, (%gpr)
21540   // Or sd equivalent for 64-bit operations.
21541   unsigned MOp, FOp;
21542   switch (MI->getOpcode()) {
21543   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21544   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21545   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21546   }
21547   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21548   DebugLoc DL = MI->getDebugLoc();
21549   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21550   MachineOperand MSrc = MI->getOperand(0);
21551   unsigned VSrc = MI->getOperand(5).getReg();
21552   const MachineOperand &Disp = MI->getOperand(3);
21553   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21554   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21555   if (hasDisp && MSrc.isReg())
21556     MSrc.setIsKill(false);
21557   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21558                                 .addOperand(/*Base=*/MSrc)
21559                                 .addImm(/*Scale=*/1)
21560                                 .addReg(/*Index=*/0)
21561                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21562                                 .addReg(0);
21563   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21564                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21565                           .addReg(VSrc)
21566                           .addOperand(/*Base=*/MSrc)
21567                           .addImm(/*Scale=*/1)
21568                           .addReg(/*Index=*/0)
21569                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21570                           .addReg(/*Segment=*/0);
21571   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21572   MI->eraseFromParent(); // The pseudo instruction is gone now.
21573   return BB;
21574 }
21575
21576 MachineBasicBlock *
21577 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21578                                         MachineBasicBlock *BB) const {
21579   MachineFunction *MF = BB->getParent();
21580   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21581   DebugLoc DL = MI->getDebugLoc();
21582   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21583
21584   assert(MF->shouldSplitStack());
21585
21586   const bool Is64Bit = Subtarget->is64Bit();
21587   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21588
21589   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21590   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21591
21592   // BB:
21593   //  ... [Till the alloca]
21594   // If stacklet is not large enough, jump to mallocMBB
21595   //
21596   // bumpMBB:
21597   //  Allocate by subtracting from RSP
21598   //  Jump to continueMBB
21599   //
21600   // mallocMBB:
21601   //  Allocate by call to runtime
21602   //
21603   // continueMBB:
21604   //  ...
21605   //  [rest of original BB]
21606   //
21607
21608   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21609   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21610   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21611
21612   MachineRegisterInfo &MRI = MF->getRegInfo();
21613   const TargetRegisterClass *AddrRegClass =
21614       getRegClassFor(getPointerTy(MF->getDataLayout()));
21615
21616   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21617     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21618     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21619     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21620     sizeVReg = MI->getOperand(1).getReg(),
21621     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21622
21623   MachineFunction::iterator MBBIter = ++BB->getIterator();
21624
21625   MF->insert(MBBIter, bumpMBB);
21626   MF->insert(MBBIter, mallocMBB);
21627   MF->insert(MBBIter, continueMBB);
21628
21629   continueMBB->splice(continueMBB->begin(), BB,
21630                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21631   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21632
21633   // Add code to the main basic block to check if the stack limit has been hit,
21634   // and if so, jump to mallocMBB otherwise to bumpMBB.
21635   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21636   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21637     .addReg(tmpSPVReg).addReg(sizeVReg);
21638   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21639     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21640     .addReg(SPLimitVReg);
21641   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21642
21643   // bumpMBB simply decreases the stack pointer, since we know the current
21644   // stacklet has enough space.
21645   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21646     .addReg(SPLimitVReg);
21647   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21648     .addReg(SPLimitVReg);
21649   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21650
21651   // Calls into a routine in libgcc to allocate more space from the heap.
21652   const uint32_t *RegMask =
21653       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21654   if (IsLP64) {
21655     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21656       .addReg(sizeVReg);
21657     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21658       .addExternalSymbol("__morestack_allocate_stack_space")
21659       .addRegMask(RegMask)
21660       .addReg(X86::RDI, RegState::Implicit)
21661       .addReg(X86::RAX, RegState::ImplicitDefine);
21662   } else if (Is64Bit) {
21663     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21664       .addReg(sizeVReg);
21665     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21666       .addExternalSymbol("__morestack_allocate_stack_space")
21667       .addRegMask(RegMask)
21668       .addReg(X86::EDI, RegState::Implicit)
21669       .addReg(X86::EAX, RegState::ImplicitDefine);
21670   } else {
21671     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21672       .addImm(12);
21673     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21674     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21675       .addExternalSymbol("__morestack_allocate_stack_space")
21676       .addRegMask(RegMask)
21677       .addReg(X86::EAX, RegState::ImplicitDefine);
21678   }
21679
21680   if (!Is64Bit)
21681     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21682       .addImm(16);
21683
21684   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21685     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21686   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21687
21688   // Set up the CFG correctly.
21689   BB->addSuccessor(bumpMBB);
21690   BB->addSuccessor(mallocMBB);
21691   mallocMBB->addSuccessor(continueMBB);
21692   bumpMBB->addSuccessor(continueMBB);
21693
21694   // Take care of the PHI nodes.
21695   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21696           MI->getOperand(0).getReg())
21697     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21698     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21699
21700   // Delete the original pseudo instruction.
21701   MI->eraseFromParent();
21702
21703   // And we're done.
21704   return continueMBB;
21705 }
21706
21707 MachineBasicBlock *
21708 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21709                                         MachineBasicBlock *BB) const {
21710   assert(!Subtarget->isTargetMachO());
21711   DebugLoc DL = MI->getDebugLoc();
21712   MachineInstr *ResumeMI = Subtarget->getFrameLowering()->emitStackProbe(
21713       *BB->getParent(), *BB, MI, DL, false);
21714   MachineBasicBlock *ResumeBB = ResumeMI->getParent();
21715   MI->eraseFromParent(); // The pseudo instruction is gone now.
21716   return ResumeBB;
21717 }
21718
21719 MachineBasicBlock *
21720 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
21721                                        MachineBasicBlock *BB) const {
21722   MachineFunction *MF = BB->getParent();
21723   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21724   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
21725   DebugLoc DL = MI->getDebugLoc();
21726
21727   assert(!isAsynchronousEHPersonality(
21728              classifyEHPersonality(MF->getFunction()->getPersonalityFn())) &&
21729          "SEH does not use catchret!");
21730
21731   // Only 32-bit EH needs to worry about manually restoring stack pointers.
21732   if (!Subtarget->is32Bit())
21733     return BB;
21734
21735   // C++ EH creates a new target block to hold the restore code, and wires up
21736   // the new block to the return destination with a normal JMP_4.
21737   MachineBasicBlock *RestoreMBB =
21738       MF->CreateMachineBasicBlock(BB->getBasicBlock());
21739   assert(BB->succ_size() == 1);
21740   MF->insert(std::next(BB->getIterator()), RestoreMBB);
21741   RestoreMBB->transferSuccessorsAndUpdatePHIs(BB);
21742   BB->addSuccessor(RestoreMBB);
21743   MI->getOperand(0).setMBB(RestoreMBB);
21744
21745   auto RestoreMBBI = RestoreMBB->begin();
21746   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
21747   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
21748   return BB;
21749 }
21750
21751 MachineBasicBlock *
21752 X86TargetLowering::EmitLoweredCatchPad(MachineInstr *MI,
21753                                        MachineBasicBlock *BB) const {
21754   MachineFunction *MF = BB->getParent();
21755   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
21756   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
21757   // Only 32-bit SEH requires special handling for catchpad.
21758   if (IsSEH && Subtarget->is32Bit()) {
21759     const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21760     DebugLoc DL = MI->getDebugLoc();
21761     BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
21762   }
21763   MI->eraseFromParent();
21764   return BB;
21765 }
21766
21767 MachineBasicBlock *
21768 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21769                                       MachineBasicBlock *BB) const {
21770   // This is pretty easy.  We're taking the value that we received from
21771   // our load from the relocation, sticking it in either RDI (x86-64)
21772   // or EAX and doing an indirect call.  The return value will then
21773   // be in the normal return register.
21774   MachineFunction *F = BB->getParent();
21775   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21776   DebugLoc DL = MI->getDebugLoc();
21777
21778   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21779   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21780
21781   // Get a register mask for the lowered call.
21782   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21783   // proper register mask.
21784   const uint32_t *RegMask =
21785       Subtarget->is64Bit() ?
21786       Subtarget->getRegisterInfo()->getDarwinTLSCallPreservedMask() :
21787       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21788   if (Subtarget->is64Bit()) {
21789     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21790                                       TII->get(X86::MOV64rm), X86::RDI)
21791     .addReg(X86::RIP)
21792     .addImm(0).addReg(0)
21793     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21794                       MI->getOperand(3).getTargetFlags())
21795     .addReg(0);
21796     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21797     addDirectMem(MIB, X86::RDI);
21798     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21799   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21800     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21801                                       TII->get(X86::MOV32rm), X86::EAX)
21802     .addReg(0)
21803     .addImm(0).addReg(0)
21804     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21805                       MI->getOperand(3).getTargetFlags())
21806     .addReg(0);
21807     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21808     addDirectMem(MIB, X86::EAX);
21809     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21810   } else {
21811     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21812                                       TII->get(X86::MOV32rm), X86::EAX)
21813     .addReg(TII->getGlobalBaseReg(F))
21814     .addImm(0).addReg(0)
21815     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21816                       MI->getOperand(3).getTargetFlags())
21817     .addReg(0);
21818     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21819     addDirectMem(MIB, X86::EAX);
21820     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21821   }
21822
21823   MI->eraseFromParent(); // The pseudo instruction is gone now.
21824   return BB;
21825 }
21826
21827 MachineBasicBlock *
21828 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21829                                     MachineBasicBlock *MBB) const {
21830   DebugLoc DL = MI->getDebugLoc();
21831   MachineFunction *MF = MBB->getParent();
21832   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21833   MachineRegisterInfo &MRI = MF->getRegInfo();
21834
21835   const BasicBlock *BB = MBB->getBasicBlock();
21836   MachineFunction::iterator I = ++MBB->getIterator();
21837
21838   // Memory Reference
21839   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21840   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21841
21842   unsigned DstReg;
21843   unsigned MemOpndSlot = 0;
21844
21845   unsigned CurOp = 0;
21846
21847   DstReg = MI->getOperand(CurOp++).getReg();
21848   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21849   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21850   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21851   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21852
21853   MemOpndSlot = CurOp;
21854
21855   MVT PVT = getPointerTy(MF->getDataLayout());
21856   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21857          "Invalid Pointer Size!");
21858
21859   // For v = setjmp(buf), we generate
21860   //
21861   // thisMBB:
21862   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21863   //  SjLjSetup restoreMBB
21864   //
21865   // mainMBB:
21866   //  v_main = 0
21867   //
21868   // sinkMBB:
21869   //  v = phi(main, restore)
21870   //
21871   // restoreMBB:
21872   //  if base pointer being used, load it from frame
21873   //  v_restore = 1
21874
21875   MachineBasicBlock *thisMBB = MBB;
21876   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21877   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21878   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21879   MF->insert(I, mainMBB);
21880   MF->insert(I, sinkMBB);
21881   MF->push_back(restoreMBB);
21882   restoreMBB->setHasAddressTaken();
21883
21884   MachineInstrBuilder MIB;
21885
21886   // Transfer the remainder of BB and its successor edges to sinkMBB.
21887   sinkMBB->splice(sinkMBB->begin(), MBB,
21888                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21889   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21890
21891   // thisMBB:
21892   unsigned PtrStoreOpc = 0;
21893   unsigned LabelReg = 0;
21894   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21895   Reloc::Model RM = MF->getTarget().getRelocationModel();
21896   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21897                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21898
21899   // Prepare IP either in reg or imm.
21900   if (!UseImmLabel) {
21901     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21902     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21903     LabelReg = MRI.createVirtualRegister(PtrRC);
21904     if (Subtarget->is64Bit()) {
21905       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21906               .addReg(X86::RIP)
21907               .addImm(0)
21908               .addReg(0)
21909               .addMBB(restoreMBB)
21910               .addReg(0);
21911     } else {
21912       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21913       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21914               .addReg(XII->getGlobalBaseReg(MF))
21915               .addImm(0)
21916               .addReg(0)
21917               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21918               .addReg(0);
21919     }
21920   } else
21921     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21922   // Store IP
21923   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21924   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21925     if (i == X86::AddrDisp)
21926       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21927     else
21928       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21929   }
21930   if (!UseImmLabel)
21931     MIB.addReg(LabelReg);
21932   else
21933     MIB.addMBB(restoreMBB);
21934   MIB.setMemRefs(MMOBegin, MMOEnd);
21935   // Setup
21936   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21937           .addMBB(restoreMBB);
21938
21939   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21940   MIB.addRegMask(RegInfo->getNoPreservedMask());
21941   thisMBB->addSuccessor(mainMBB);
21942   thisMBB->addSuccessor(restoreMBB);
21943
21944   // mainMBB:
21945   //  EAX = 0
21946   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21947   mainMBB->addSuccessor(sinkMBB);
21948
21949   // sinkMBB:
21950   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21951           TII->get(X86::PHI), DstReg)
21952     .addReg(mainDstReg).addMBB(mainMBB)
21953     .addReg(restoreDstReg).addMBB(restoreMBB);
21954
21955   // restoreMBB:
21956   if (RegInfo->hasBasePointer(*MF)) {
21957     const bool Uses64BitFramePtr =
21958         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21959     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21960     X86FI->setRestoreBasePointer(MF);
21961     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21962     unsigned BasePtr = RegInfo->getBaseRegister();
21963     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21964     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21965                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21966       .setMIFlag(MachineInstr::FrameSetup);
21967   }
21968   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21969   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21970   restoreMBB->addSuccessor(sinkMBB);
21971
21972   MI->eraseFromParent();
21973   return sinkMBB;
21974 }
21975
21976 MachineBasicBlock *
21977 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21978                                      MachineBasicBlock *MBB) const {
21979   DebugLoc DL = MI->getDebugLoc();
21980   MachineFunction *MF = MBB->getParent();
21981   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21982   MachineRegisterInfo &MRI = MF->getRegInfo();
21983
21984   // Memory Reference
21985   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21986   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21987
21988   MVT PVT = getPointerTy(MF->getDataLayout());
21989   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21990          "Invalid Pointer Size!");
21991
21992   const TargetRegisterClass *RC =
21993     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21994   unsigned Tmp = MRI.createVirtualRegister(RC);
21995   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21996   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21997   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21998   unsigned SP = RegInfo->getStackRegister();
21999
22000   MachineInstrBuilder MIB;
22001
22002   const int64_t LabelOffset = 1 * PVT.getStoreSize();
22003   const int64_t SPOffset = 2 * PVT.getStoreSize();
22004
22005   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
22006   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
22007
22008   // Reload FP
22009   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
22010   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
22011     MIB.addOperand(MI->getOperand(i));
22012   MIB.setMemRefs(MMOBegin, MMOEnd);
22013   // Reload IP
22014   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
22015   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22016     if (i == X86::AddrDisp)
22017       MIB.addDisp(MI->getOperand(i), LabelOffset);
22018     else
22019       MIB.addOperand(MI->getOperand(i));
22020   }
22021   MIB.setMemRefs(MMOBegin, MMOEnd);
22022   // Reload SP
22023   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
22024   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22025     if (i == X86::AddrDisp)
22026       MIB.addDisp(MI->getOperand(i), SPOffset);
22027     else
22028       MIB.addOperand(MI->getOperand(i));
22029   }
22030   MIB.setMemRefs(MMOBegin, MMOEnd);
22031   // Jump
22032   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
22033
22034   MI->eraseFromParent();
22035   return MBB;
22036 }
22037
22038 // Replace 213-type (isel default) FMA3 instructions with 231-type for
22039 // accumulator loops. Writing back to the accumulator allows the coalescer
22040 // to remove extra copies in the loop.
22041 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
22042 MachineBasicBlock *
22043 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
22044                                  MachineBasicBlock *MBB) const {
22045   MachineOperand &AddendOp = MI->getOperand(3);
22046
22047   // Bail out early if the addend isn't a register - we can't switch these.
22048   if (!AddendOp.isReg())
22049     return MBB;
22050
22051   MachineFunction &MF = *MBB->getParent();
22052   MachineRegisterInfo &MRI = MF.getRegInfo();
22053
22054   // Check whether the addend is defined by a PHI:
22055   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
22056   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
22057   if (!AddendDef.isPHI())
22058     return MBB;
22059
22060   // Look for the following pattern:
22061   // loop:
22062   //   %addend = phi [%entry, 0], [%loop, %result]
22063   //   ...
22064   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
22065
22066   // Replace with:
22067   //   loop:
22068   //   %addend = phi [%entry, 0], [%loop, %result]
22069   //   ...
22070   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
22071
22072   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
22073     assert(AddendDef.getOperand(i).isReg());
22074     MachineOperand PHISrcOp = AddendDef.getOperand(i);
22075     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
22076     if (&PHISrcInst == MI) {
22077       // Found a matching instruction.
22078       unsigned NewFMAOpc = 0;
22079       switch (MI->getOpcode()) {
22080         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
22081         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
22082         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
22083         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
22084         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
22085         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
22086         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
22087         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
22088         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
22089         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
22090         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
22091         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
22092         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
22093         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
22094         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
22095         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
22096         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
22097         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
22098         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
22099         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
22100
22101         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
22102         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
22103         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
22104         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
22105         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
22106         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
22107         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
22108         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
22109         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
22110         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
22111         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
22112         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
22113         default: llvm_unreachable("Unrecognized FMA variant.");
22114       }
22115
22116       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22117       MachineInstrBuilder MIB =
22118         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
22119         .addOperand(MI->getOperand(0))
22120         .addOperand(MI->getOperand(3))
22121         .addOperand(MI->getOperand(2))
22122         .addOperand(MI->getOperand(1));
22123       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
22124       MI->eraseFromParent();
22125     }
22126   }
22127
22128   return MBB;
22129 }
22130
22131 MachineBasicBlock *
22132 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
22133                                                MachineBasicBlock *BB) const {
22134   switch (MI->getOpcode()) {
22135   default: llvm_unreachable("Unexpected instr type to insert");
22136   case X86::TAILJMPd64:
22137   case X86::TAILJMPr64:
22138   case X86::TAILJMPm64:
22139   case X86::TAILJMPd64_REX:
22140   case X86::TAILJMPr64_REX:
22141   case X86::TAILJMPm64_REX:
22142     llvm_unreachable("TAILJMP64 would not be touched here.");
22143   case X86::TCRETURNdi64:
22144   case X86::TCRETURNri64:
22145   case X86::TCRETURNmi64:
22146     return BB;
22147   case X86::WIN_ALLOCA:
22148     return EmitLoweredWinAlloca(MI, BB);
22149   case X86::CATCHRET:
22150     return EmitLoweredCatchRet(MI, BB);
22151   case X86::CATCHPAD:
22152     return EmitLoweredCatchPad(MI, BB);
22153   case X86::SEG_ALLOCA_32:
22154   case X86::SEG_ALLOCA_64:
22155     return EmitLoweredSegAlloca(MI, BB);
22156   case X86::TLSCall_32:
22157   case X86::TLSCall_64:
22158     return EmitLoweredTLSCall(MI, BB);
22159   case X86::CMOV_FR32:
22160   case X86::CMOV_FR64:
22161   case X86::CMOV_GR8:
22162   case X86::CMOV_GR16:
22163   case X86::CMOV_GR32:
22164   case X86::CMOV_RFP32:
22165   case X86::CMOV_RFP64:
22166   case X86::CMOV_RFP80:
22167   case X86::CMOV_V2F64:
22168   case X86::CMOV_V2I64:
22169   case X86::CMOV_V4F32:
22170   case X86::CMOV_V4F64:
22171   case X86::CMOV_V4I64:
22172   case X86::CMOV_V16F32:
22173   case X86::CMOV_V8F32:
22174   case X86::CMOV_V8F64:
22175   case X86::CMOV_V8I64:
22176   case X86::CMOV_V8I1:
22177   case X86::CMOV_V16I1:
22178   case X86::CMOV_V32I1:
22179   case X86::CMOV_V64I1:
22180     return EmitLoweredSelect(MI, BB);
22181
22182   case X86::RELEASE_FADD32mr:
22183   case X86::RELEASE_FADD64mr:
22184     return EmitLoweredAtomicFP(MI, BB);
22185
22186   case X86::FP32_TO_INT16_IN_MEM:
22187   case X86::FP32_TO_INT32_IN_MEM:
22188   case X86::FP32_TO_INT64_IN_MEM:
22189   case X86::FP64_TO_INT16_IN_MEM:
22190   case X86::FP64_TO_INT32_IN_MEM:
22191   case X86::FP64_TO_INT64_IN_MEM:
22192   case X86::FP80_TO_INT16_IN_MEM:
22193   case X86::FP80_TO_INT32_IN_MEM:
22194   case X86::FP80_TO_INT64_IN_MEM: {
22195     MachineFunction *F = BB->getParent();
22196     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22197     DebugLoc DL = MI->getDebugLoc();
22198
22199     // Change the floating point control register to use "round towards zero"
22200     // mode when truncating to an integer value.
22201     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
22202     addFrameReference(BuildMI(*BB, MI, DL,
22203                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
22204
22205     // Load the old value of the high byte of the control word...
22206     unsigned OldCW =
22207       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
22208     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
22209                       CWFrameIdx);
22210
22211     // Set the high part to be round to zero...
22212     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
22213       .addImm(0xC7F);
22214
22215     // Reload the modified control word now...
22216     addFrameReference(BuildMI(*BB, MI, DL,
22217                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22218
22219     // Restore the memory image of control word to original value
22220     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
22221       .addReg(OldCW);
22222
22223     // Get the X86 opcode to use.
22224     unsigned Opc;
22225     switch (MI->getOpcode()) {
22226     default: llvm_unreachable("illegal opcode!");
22227     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
22228     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
22229     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
22230     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
22231     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
22232     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
22233     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
22234     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
22235     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
22236     }
22237
22238     X86AddressMode AM;
22239     MachineOperand &Op = MI->getOperand(0);
22240     if (Op.isReg()) {
22241       AM.BaseType = X86AddressMode::RegBase;
22242       AM.Base.Reg = Op.getReg();
22243     } else {
22244       AM.BaseType = X86AddressMode::FrameIndexBase;
22245       AM.Base.FrameIndex = Op.getIndex();
22246     }
22247     Op = MI->getOperand(1);
22248     if (Op.isImm())
22249       AM.Scale = Op.getImm();
22250     Op = MI->getOperand(2);
22251     if (Op.isImm())
22252       AM.IndexReg = Op.getImm();
22253     Op = MI->getOperand(3);
22254     if (Op.isGlobal()) {
22255       AM.GV = Op.getGlobal();
22256     } else {
22257       AM.Disp = Op.getImm();
22258     }
22259     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
22260                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
22261
22262     // Reload the original control word now.
22263     addFrameReference(BuildMI(*BB, MI, DL,
22264                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22265
22266     MI->eraseFromParent();   // The pseudo instruction is gone now.
22267     return BB;
22268   }
22269     // String/text processing lowering.
22270   case X86::PCMPISTRM128REG:
22271   case X86::VPCMPISTRM128REG:
22272   case X86::PCMPISTRM128MEM:
22273   case X86::VPCMPISTRM128MEM:
22274   case X86::PCMPESTRM128REG:
22275   case X86::VPCMPESTRM128REG:
22276   case X86::PCMPESTRM128MEM:
22277   case X86::VPCMPESTRM128MEM:
22278     assert(Subtarget->hasSSE42() &&
22279            "Target must have SSE4.2 or AVX features enabled");
22280     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
22281
22282   // String/text processing lowering.
22283   case X86::PCMPISTRIREG:
22284   case X86::VPCMPISTRIREG:
22285   case X86::PCMPISTRIMEM:
22286   case X86::VPCMPISTRIMEM:
22287   case X86::PCMPESTRIREG:
22288   case X86::VPCMPESTRIREG:
22289   case X86::PCMPESTRIMEM:
22290   case X86::VPCMPESTRIMEM:
22291     assert(Subtarget->hasSSE42() &&
22292            "Target must have SSE4.2 or AVX features enabled");
22293     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
22294
22295   // Thread synchronization.
22296   case X86::MONITOR:
22297     return EmitMonitor(MI, BB, Subtarget);
22298
22299   // xbegin
22300   case X86::XBEGIN:
22301     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
22302
22303   case X86::VASTART_SAVE_XMM_REGS:
22304     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
22305
22306   case X86::VAARG_64:
22307     return EmitVAARG64WithCustomInserter(MI, BB);
22308
22309   case X86::EH_SjLj_SetJmp32:
22310   case X86::EH_SjLj_SetJmp64:
22311     return emitEHSjLjSetJmp(MI, BB);
22312
22313   case X86::EH_SjLj_LongJmp32:
22314   case X86::EH_SjLj_LongJmp64:
22315     return emitEHSjLjLongJmp(MI, BB);
22316
22317   case TargetOpcode::STATEPOINT:
22318     // As an implementation detail, STATEPOINT shares the STACKMAP format at
22319     // this point in the process.  We diverge later.
22320     return emitPatchPoint(MI, BB);
22321
22322   case TargetOpcode::STACKMAP:
22323   case TargetOpcode::PATCHPOINT:
22324     return emitPatchPoint(MI, BB);
22325
22326   case X86::VFMADDPDr213r:
22327   case X86::VFMADDPSr213r:
22328   case X86::VFMADDSDr213r:
22329   case X86::VFMADDSSr213r:
22330   case X86::VFMSUBPDr213r:
22331   case X86::VFMSUBPSr213r:
22332   case X86::VFMSUBSDr213r:
22333   case X86::VFMSUBSSr213r:
22334   case X86::VFNMADDPDr213r:
22335   case X86::VFNMADDPSr213r:
22336   case X86::VFNMADDSDr213r:
22337   case X86::VFNMADDSSr213r:
22338   case X86::VFNMSUBPDr213r:
22339   case X86::VFNMSUBPSr213r:
22340   case X86::VFNMSUBSDr213r:
22341   case X86::VFNMSUBSSr213r:
22342   case X86::VFMADDSUBPDr213r:
22343   case X86::VFMADDSUBPSr213r:
22344   case X86::VFMSUBADDPDr213r:
22345   case X86::VFMSUBADDPSr213r:
22346   case X86::VFMADDPDr213rY:
22347   case X86::VFMADDPSr213rY:
22348   case X86::VFMSUBPDr213rY:
22349   case X86::VFMSUBPSr213rY:
22350   case X86::VFNMADDPDr213rY:
22351   case X86::VFNMADDPSr213rY:
22352   case X86::VFNMSUBPDr213rY:
22353   case X86::VFNMSUBPSr213rY:
22354   case X86::VFMADDSUBPDr213rY:
22355   case X86::VFMADDSUBPSr213rY:
22356   case X86::VFMSUBADDPDr213rY:
22357   case X86::VFMSUBADDPSr213rY:
22358     return emitFMA3Instr(MI, BB);
22359   }
22360 }
22361
22362 //===----------------------------------------------------------------------===//
22363 //                           X86 Optimization Hooks
22364 //===----------------------------------------------------------------------===//
22365
22366 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22367                                                       APInt &KnownZero,
22368                                                       APInt &KnownOne,
22369                                                       const SelectionDAG &DAG,
22370                                                       unsigned Depth) const {
22371   unsigned BitWidth = KnownZero.getBitWidth();
22372   unsigned Opc = Op.getOpcode();
22373   assert((Opc >= ISD::BUILTIN_OP_END ||
22374           Opc == ISD::INTRINSIC_WO_CHAIN ||
22375           Opc == ISD::INTRINSIC_W_CHAIN ||
22376           Opc == ISD::INTRINSIC_VOID) &&
22377          "Should use MaskedValueIsZero if you don't know whether Op"
22378          " is a target node!");
22379
22380   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22381   switch (Opc) {
22382   default: break;
22383   case X86ISD::ADD:
22384   case X86ISD::SUB:
22385   case X86ISD::ADC:
22386   case X86ISD::SBB:
22387   case X86ISD::SMUL:
22388   case X86ISD::UMUL:
22389   case X86ISD::INC:
22390   case X86ISD::DEC:
22391   case X86ISD::OR:
22392   case X86ISD::XOR:
22393   case X86ISD::AND:
22394     // These nodes' second result is a boolean.
22395     if (Op.getResNo() == 0)
22396       break;
22397     // Fallthrough
22398   case X86ISD::SETCC:
22399     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22400     break;
22401   case ISD::INTRINSIC_WO_CHAIN: {
22402     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22403     unsigned NumLoBits = 0;
22404     switch (IntId) {
22405     default: break;
22406     case Intrinsic::x86_sse_movmsk_ps:
22407     case Intrinsic::x86_avx_movmsk_ps_256:
22408     case Intrinsic::x86_sse2_movmsk_pd:
22409     case Intrinsic::x86_avx_movmsk_pd_256:
22410     case Intrinsic::x86_mmx_pmovmskb:
22411     case Intrinsic::x86_sse2_pmovmskb_128:
22412     case Intrinsic::x86_avx2_pmovmskb: {
22413       // High bits of movmskp{s|d}, pmovmskb are known zero.
22414       switch (IntId) {
22415         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22416         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22417         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22418         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22419         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22420         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22421         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22422         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22423       }
22424       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22425       break;
22426     }
22427     }
22428     break;
22429   }
22430   }
22431 }
22432
22433 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22434   SDValue Op,
22435   const SelectionDAG &,
22436   unsigned Depth) const {
22437   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22438   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22439     return Op.getValueType().getScalarSizeInBits();
22440
22441   // Fallback case.
22442   return 1;
22443 }
22444
22445 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22446 /// node is a GlobalAddress + offset.
22447 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22448                                        const GlobalValue* &GA,
22449                                        int64_t &Offset) const {
22450   if (N->getOpcode() == X86ISD::Wrapper) {
22451     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22452       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22453       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22454       return true;
22455     }
22456   }
22457   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22458 }
22459
22460 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22461 /// same as extracting the high 128-bit part of 256-bit vector and then
22462 /// inserting the result into the low part of a new 256-bit vector
22463 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22464   EVT VT = SVOp->getValueType(0);
22465   unsigned NumElems = VT.getVectorNumElements();
22466
22467   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22468   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22469     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22470         SVOp->getMaskElt(j) >= 0)
22471       return false;
22472
22473   return true;
22474 }
22475
22476 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22477 /// same as extracting the low 128-bit part of 256-bit vector and then
22478 /// inserting the result into the high part of a new 256-bit vector
22479 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22480   EVT VT = SVOp->getValueType(0);
22481   unsigned NumElems = VT.getVectorNumElements();
22482
22483   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22484   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22485     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22486         SVOp->getMaskElt(j) >= 0)
22487       return false;
22488
22489   return true;
22490 }
22491
22492 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22493 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22494                                         TargetLowering::DAGCombinerInfo &DCI,
22495                                         const X86Subtarget* Subtarget) {
22496   SDLoc dl(N);
22497   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22498   SDValue V1 = SVOp->getOperand(0);
22499   SDValue V2 = SVOp->getOperand(1);
22500   MVT VT = SVOp->getSimpleValueType(0);
22501   unsigned NumElems = VT.getVectorNumElements();
22502
22503   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22504       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22505     //
22506     //                   0,0,0,...
22507     //                      |
22508     //    V      UNDEF    BUILD_VECTOR    UNDEF
22509     //     \      /           \           /
22510     //  CONCAT_VECTOR         CONCAT_VECTOR
22511     //         \                  /
22512     //          \                /
22513     //          RESULT: V + zero extended
22514     //
22515     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22516         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22517         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22518       return SDValue();
22519
22520     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22521       return SDValue();
22522
22523     // To match the shuffle mask, the first half of the mask should
22524     // be exactly the first vector, and all the rest a splat with the
22525     // first element of the second one.
22526     for (unsigned i = 0; i != NumElems/2; ++i)
22527       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22528           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22529         return SDValue();
22530
22531     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22532     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22533       if (Ld->hasNUsesOfValue(1, 0)) {
22534         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22535         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22536         SDValue ResNode =
22537           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22538                                   Ld->getMemoryVT(),
22539                                   Ld->getPointerInfo(),
22540                                   Ld->getAlignment(),
22541                                   false/*isVolatile*/, true/*ReadMem*/,
22542                                   false/*WriteMem*/);
22543
22544         // Make sure the newly-created LOAD is in the same position as Ld in
22545         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22546         // and update uses of Ld's output chain to use the TokenFactor.
22547         if (Ld->hasAnyUseOfValue(1)) {
22548           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22549                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22550           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22551           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22552                                  SDValue(ResNode.getNode(), 1));
22553         }
22554
22555         return DAG.getBitcast(VT, ResNode);
22556       }
22557     }
22558
22559     // Emit a zeroed vector and insert the desired subvector on its
22560     // first half.
22561     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22562     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22563     return DCI.CombineTo(N, InsV);
22564   }
22565
22566   //===--------------------------------------------------------------------===//
22567   // Combine some shuffles into subvector extracts and inserts:
22568   //
22569
22570   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22571   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22572     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22573     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22574     return DCI.CombineTo(N, InsV);
22575   }
22576
22577   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22578   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22579     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22580     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22581     return DCI.CombineTo(N, InsV);
22582   }
22583
22584   return SDValue();
22585 }
22586
22587 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22588 /// possible.
22589 ///
22590 /// This is the leaf of the recursive combinine below. When we have found some
22591 /// chain of single-use x86 shuffle instructions and accumulated the combined
22592 /// shuffle mask represented by them, this will try to pattern match that mask
22593 /// into either a single instruction if there is a special purpose instruction
22594 /// for this operation, or into a PSHUFB instruction which is a fully general
22595 /// instruction but should only be used to replace chains over a certain depth.
22596 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22597                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22598                                    TargetLowering::DAGCombinerInfo &DCI,
22599                                    const X86Subtarget *Subtarget) {
22600   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22601
22602   // Find the operand that enters the chain. Note that multiple uses are OK
22603   // here, we're not going to remove the operand we find.
22604   SDValue Input = Op.getOperand(0);
22605   while (Input.getOpcode() == ISD::BITCAST)
22606     Input = Input.getOperand(0);
22607
22608   MVT VT = Input.getSimpleValueType();
22609   MVT RootVT = Root.getSimpleValueType();
22610   SDLoc DL(Root);
22611
22612   if (Mask.size() == 1) {
22613     int Index = Mask[0];
22614     assert((Index >= 0 || Index == SM_SentinelUndef ||
22615             Index == SM_SentinelZero) &&
22616            "Invalid shuffle index found!");
22617
22618     // We may end up with an accumulated mask of size 1 as a result of
22619     // widening of shuffle operands (see function canWidenShuffleElements).
22620     // If the only shuffle index is equal to SM_SentinelZero then propagate
22621     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22622     // mask, and therefore the entire chain of shuffles can be folded away.
22623     if (Index == SM_SentinelZero)
22624       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22625     else
22626       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22627                     /*AddTo*/ true);
22628     return true;
22629   }
22630
22631   // Use the float domain if the operand type is a floating point type.
22632   bool FloatDomain = VT.isFloatingPoint();
22633
22634   // For floating point shuffles, we don't have free copies in the shuffle
22635   // instructions or the ability to load as part of the instruction, so
22636   // canonicalize their shuffles to UNPCK or MOV variants.
22637   //
22638   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22639   // vectors because it can have a load folded into it that UNPCK cannot. This
22640   // doesn't preclude something switching to the shorter encoding post-RA.
22641   //
22642   // FIXME: Should teach these routines about AVX vector widths.
22643   if (FloatDomain && VT.is128BitVector()) {
22644     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22645       bool Lo = Mask.equals({0, 0});
22646       unsigned Shuffle;
22647       MVT ShuffleVT;
22648       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22649       // is no slower than UNPCKLPD but has the option to fold the input operand
22650       // into even an unaligned memory load.
22651       if (Lo && Subtarget->hasSSE3()) {
22652         Shuffle = X86ISD::MOVDDUP;
22653         ShuffleVT = MVT::v2f64;
22654       } else {
22655         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22656         // than the UNPCK variants.
22657         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22658         ShuffleVT = MVT::v4f32;
22659       }
22660       if (Depth == 1 && Root->getOpcode() == Shuffle)
22661         return false; // Nothing to do!
22662       Op = DAG.getBitcast(ShuffleVT, Input);
22663       DCI.AddToWorklist(Op.getNode());
22664       if (Shuffle == X86ISD::MOVDDUP)
22665         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22666       else
22667         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22668       DCI.AddToWorklist(Op.getNode());
22669       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22670                     /*AddTo*/ true);
22671       return true;
22672     }
22673     if (Subtarget->hasSSE3() &&
22674         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22675       bool Lo = Mask.equals({0, 0, 2, 2});
22676       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22677       MVT ShuffleVT = MVT::v4f32;
22678       if (Depth == 1 && Root->getOpcode() == Shuffle)
22679         return false; // Nothing to do!
22680       Op = DAG.getBitcast(ShuffleVT, Input);
22681       DCI.AddToWorklist(Op.getNode());
22682       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22683       DCI.AddToWorklist(Op.getNode());
22684       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22685                     /*AddTo*/ true);
22686       return true;
22687     }
22688     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22689       bool Lo = Mask.equals({0, 0, 1, 1});
22690       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22691       MVT ShuffleVT = MVT::v4f32;
22692       if (Depth == 1 && Root->getOpcode() == Shuffle)
22693         return false; // Nothing to do!
22694       Op = DAG.getBitcast(ShuffleVT, Input);
22695       DCI.AddToWorklist(Op.getNode());
22696       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22697       DCI.AddToWorklist(Op.getNode());
22698       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22699                     /*AddTo*/ true);
22700       return true;
22701     }
22702   }
22703
22704   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22705   // variants as none of these have single-instruction variants that are
22706   // superior to the UNPCK formulation.
22707   if (!FloatDomain && VT.is128BitVector() &&
22708       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22709        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22710        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22711        Mask.equals(
22712            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22713     bool Lo = Mask[0] == 0;
22714     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22715     if (Depth == 1 && Root->getOpcode() == Shuffle)
22716       return false; // Nothing to do!
22717     MVT ShuffleVT;
22718     switch (Mask.size()) {
22719     case 8:
22720       ShuffleVT = MVT::v8i16;
22721       break;
22722     case 16:
22723       ShuffleVT = MVT::v16i8;
22724       break;
22725     default:
22726       llvm_unreachable("Impossible mask size!");
22727     };
22728     Op = DAG.getBitcast(ShuffleVT, Input);
22729     DCI.AddToWorklist(Op.getNode());
22730     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22731     DCI.AddToWorklist(Op.getNode());
22732     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22733                   /*AddTo*/ true);
22734     return true;
22735   }
22736
22737   // Don't try to re-form single instruction chains under any circumstances now
22738   // that we've done encoding canonicalization for them.
22739   if (Depth < 2)
22740     return false;
22741
22742   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22743   // can replace them with a single PSHUFB instruction profitably. Intel's
22744   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22745   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22746   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22747     SmallVector<SDValue, 16> PSHUFBMask;
22748     int NumBytes = VT.getSizeInBits() / 8;
22749     int Ratio = NumBytes / Mask.size();
22750     for (int i = 0; i < NumBytes; ++i) {
22751       if (Mask[i / Ratio] == SM_SentinelUndef) {
22752         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22753         continue;
22754       }
22755       int M = Mask[i / Ratio] != SM_SentinelZero
22756                   ? Ratio * Mask[i / Ratio] + i % Ratio
22757                   : 255;
22758       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22759     }
22760     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22761     Op = DAG.getBitcast(ByteVT, Input);
22762     DCI.AddToWorklist(Op.getNode());
22763     SDValue PSHUFBMaskOp =
22764         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22765     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22766     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22767     DCI.AddToWorklist(Op.getNode());
22768     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22769                   /*AddTo*/ true);
22770     return true;
22771   }
22772
22773   // Failed to find any combines.
22774   return false;
22775 }
22776
22777 /// \brief Fully generic combining of x86 shuffle instructions.
22778 ///
22779 /// This should be the last combine run over the x86 shuffle instructions. Once
22780 /// they have been fully optimized, this will recursively consider all chains
22781 /// of single-use shuffle instructions, build a generic model of the cumulative
22782 /// shuffle operation, and check for simpler instructions which implement this
22783 /// operation. We use this primarily for two purposes:
22784 ///
22785 /// 1) Collapse generic shuffles to specialized single instructions when
22786 ///    equivalent. In most cases, this is just an encoding size win, but
22787 ///    sometimes we will collapse multiple generic shuffles into a single
22788 ///    special-purpose shuffle.
22789 /// 2) Look for sequences of shuffle instructions with 3 or more total
22790 ///    instructions, and replace them with the slightly more expensive SSSE3
22791 ///    PSHUFB instruction if available. We do this as the last combining step
22792 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22793 ///    a suitable short sequence of other instructions. The PHUFB will either
22794 ///    use a register or have to read from memory and so is slightly (but only
22795 ///    slightly) more expensive than the other shuffle instructions.
22796 ///
22797 /// Because this is inherently a quadratic operation (for each shuffle in
22798 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22799 /// This should never be an issue in practice as the shuffle lowering doesn't
22800 /// produce sequences of more than 8 instructions.
22801 ///
22802 /// FIXME: We will currently miss some cases where the redundant shuffling
22803 /// would simplify under the threshold for PSHUFB formation because of
22804 /// combine-ordering. To fix this, we should do the redundant instruction
22805 /// combining in this recursive walk.
22806 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22807                                           ArrayRef<int> RootMask,
22808                                           int Depth, bool HasPSHUFB,
22809                                           SelectionDAG &DAG,
22810                                           TargetLowering::DAGCombinerInfo &DCI,
22811                                           const X86Subtarget *Subtarget) {
22812   // Bound the depth of our recursive combine because this is ultimately
22813   // quadratic in nature.
22814   if (Depth > 8)
22815     return false;
22816
22817   // Directly rip through bitcasts to find the underlying operand.
22818   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22819     Op = Op.getOperand(0);
22820
22821   MVT VT = Op.getSimpleValueType();
22822   if (!VT.isVector())
22823     return false; // Bail if we hit a non-vector.
22824
22825   assert(Root.getSimpleValueType().isVector() &&
22826          "Shuffles operate on vector types!");
22827   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22828          "Can only combine shuffles of the same vector register size.");
22829
22830   if (!isTargetShuffle(Op.getOpcode()))
22831     return false;
22832   SmallVector<int, 16> OpMask;
22833   bool IsUnary;
22834   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22835   // We only can combine unary shuffles which we can decode the mask for.
22836   if (!HaveMask || !IsUnary)
22837     return false;
22838
22839   assert(VT.getVectorNumElements() == OpMask.size() &&
22840          "Different mask size from vector size!");
22841   assert(((RootMask.size() > OpMask.size() &&
22842            RootMask.size() % OpMask.size() == 0) ||
22843           (OpMask.size() > RootMask.size() &&
22844            OpMask.size() % RootMask.size() == 0) ||
22845           OpMask.size() == RootMask.size()) &&
22846          "The smaller number of elements must divide the larger.");
22847   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22848   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22849   assert(((RootRatio == 1 && OpRatio == 1) ||
22850           (RootRatio == 1) != (OpRatio == 1)) &&
22851          "Must not have a ratio for both incoming and op masks!");
22852
22853   SmallVector<int, 16> Mask;
22854   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22855
22856   // Merge this shuffle operation's mask into our accumulated mask. Note that
22857   // this shuffle's mask will be the first applied to the input, followed by the
22858   // root mask to get us all the way to the root value arrangement. The reason
22859   // for this order is that we are recursing up the operation chain.
22860   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22861     int RootIdx = i / RootRatio;
22862     if (RootMask[RootIdx] < 0) {
22863       // This is a zero or undef lane, we're done.
22864       Mask.push_back(RootMask[RootIdx]);
22865       continue;
22866     }
22867
22868     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22869     int OpIdx = RootMaskedIdx / OpRatio;
22870     if (OpMask[OpIdx] < 0) {
22871       // The incoming lanes are zero or undef, it doesn't matter which ones we
22872       // are using.
22873       Mask.push_back(OpMask[OpIdx]);
22874       continue;
22875     }
22876
22877     // Ok, we have non-zero lanes, map them through.
22878     Mask.push_back(OpMask[OpIdx] * OpRatio +
22879                    RootMaskedIdx % OpRatio);
22880   }
22881
22882   // See if we can recurse into the operand to combine more things.
22883   switch (Op.getOpcode()) {
22884   case X86ISD::PSHUFB:
22885     HasPSHUFB = true;
22886   case X86ISD::PSHUFD:
22887   case X86ISD::PSHUFHW:
22888   case X86ISD::PSHUFLW:
22889     if (Op.getOperand(0).hasOneUse() &&
22890         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22891                                       HasPSHUFB, DAG, DCI, Subtarget))
22892       return true;
22893     break;
22894
22895   case X86ISD::UNPCKL:
22896   case X86ISD::UNPCKH:
22897     assert(Op.getOperand(0) == Op.getOperand(1) &&
22898            "We only combine unary shuffles!");
22899     // We can't check for single use, we have to check that this shuffle is the
22900     // only user.
22901     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22902         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22903                                       HasPSHUFB, DAG, DCI, Subtarget))
22904       return true;
22905     break;
22906   }
22907
22908   // Minor canonicalization of the accumulated shuffle mask to make it easier
22909   // to match below. All this does is detect masks with squential pairs of
22910   // elements, and shrink them to the half-width mask. It does this in a loop
22911   // so it will reduce the size of the mask to the minimal width mask which
22912   // performs an equivalent shuffle.
22913   SmallVector<int, 16> WidenedMask;
22914   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22915     Mask = std::move(WidenedMask);
22916     WidenedMask.clear();
22917   }
22918
22919   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22920                                 Subtarget);
22921 }
22922
22923 /// \brief Get the PSHUF-style mask from PSHUF node.
22924 ///
22925 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22926 /// PSHUF-style masks that can be reused with such instructions.
22927 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22928   MVT VT = N.getSimpleValueType();
22929   SmallVector<int, 4> Mask;
22930   bool IsUnary;
22931   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22932   (void)HaveMask;
22933   assert(HaveMask);
22934
22935   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22936   // matter. Check that the upper masks are repeats and remove them.
22937   if (VT.getSizeInBits() > 128) {
22938     int LaneElts = 128 / VT.getScalarSizeInBits();
22939 #ifndef NDEBUG
22940     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22941       for (int j = 0; j < LaneElts; ++j)
22942         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22943                "Mask doesn't repeat in high 128-bit lanes!");
22944 #endif
22945     Mask.resize(LaneElts);
22946   }
22947
22948   switch (N.getOpcode()) {
22949   case X86ISD::PSHUFD:
22950     return Mask;
22951   case X86ISD::PSHUFLW:
22952     Mask.resize(4);
22953     return Mask;
22954   case X86ISD::PSHUFHW:
22955     Mask.erase(Mask.begin(), Mask.begin() + 4);
22956     for (int &M : Mask)
22957       M -= 4;
22958     return Mask;
22959   default:
22960     llvm_unreachable("No valid shuffle instruction found!");
22961   }
22962 }
22963
22964 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22965 ///
22966 /// We walk up the chain and look for a combinable shuffle, skipping over
22967 /// shuffles that we could hoist this shuffle's transformation past without
22968 /// altering anything.
22969 static SDValue
22970 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22971                              SelectionDAG &DAG,
22972                              TargetLowering::DAGCombinerInfo &DCI) {
22973   assert(N.getOpcode() == X86ISD::PSHUFD &&
22974          "Called with something other than an x86 128-bit half shuffle!");
22975   SDLoc DL(N);
22976
22977   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22978   // of the shuffles in the chain so that we can form a fresh chain to replace
22979   // this one.
22980   SmallVector<SDValue, 8> Chain;
22981   SDValue V = N.getOperand(0);
22982   for (; V.hasOneUse(); V = V.getOperand(0)) {
22983     switch (V.getOpcode()) {
22984     default:
22985       return SDValue(); // Nothing combined!
22986
22987     case ISD::BITCAST:
22988       // Skip bitcasts as we always know the type for the target specific
22989       // instructions.
22990       continue;
22991
22992     case X86ISD::PSHUFD:
22993       // Found another dword shuffle.
22994       break;
22995
22996     case X86ISD::PSHUFLW:
22997       // Check that the low words (being shuffled) are the identity in the
22998       // dword shuffle, and the high words are self-contained.
22999       if (Mask[0] != 0 || Mask[1] != 1 ||
23000           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
23001         return SDValue();
23002
23003       Chain.push_back(V);
23004       continue;
23005
23006     case X86ISD::PSHUFHW:
23007       // Check that the high words (being shuffled) are the identity in the
23008       // dword shuffle, and the low words are self-contained.
23009       if (Mask[2] != 2 || Mask[3] != 3 ||
23010           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
23011         return SDValue();
23012
23013       Chain.push_back(V);
23014       continue;
23015
23016     case X86ISD::UNPCKL:
23017     case X86ISD::UNPCKH:
23018       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
23019       // shuffle into a preceding word shuffle.
23020       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
23021           V.getSimpleValueType().getVectorElementType() != MVT::i16)
23022         return SDValue();
23023
23024       // Search for a half-shuffle which we can combine with.
23025       unsigned CombineOp =
23026           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
23027       if (V.getOperand(0) != V.getOperand(1) ||
23028           !V->isOnlyUserOf(V.getOperand(0).getNode()))
23029         return SDValue();
23030       Chain.push_back(V);
23031       V = V.getOperand(0);
23032       do {
23033         switch (V.getOpcode()) {
23034         default:
23035           return SDValue(); // Nothing to combine.
23036
23037         case X86ISD::PSHUFLW:
23038         case X86ISD::PSHUFHW:
23039           if (V.getOpcode() == CombineOp)
23040             break;
23041
23042           Chain.push_back(V);
23043
23044           // Fallthrough!
23045         case ISD::BITCAST:
23046           V = V.getOperand(0);
23047           continue;
23048         }
23049         break;
23050       } while (V.hasOneUse());
23051       break;
23052     }
23053     // Break out of the loop if we break out of the switch.
23054     break;
23055   }
23056
23057   if (!V.hasOneUse())
23058     // We fell out of the loop without finding a viable combining instruction.
23059     return SDValue();
23060
23061   // Merge this node's mask and our incoming mask.
23062   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23063   for (int &M : Mask)
23064     M = VMask[M];
23065   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
23066                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23067
23068   // Rebuild the chain around this new shuffle.
23069   while (!Chain.empty()) {
23070     SDValue W = Chain.pop_back_val();
23071
23072     if (V.getValueType() != W.getOperand(0).getValueType())
23073       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
23074
23075     switch (W.getOpcode()) {
23076     default:
23077       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
23078
23079     case X86ISD::UNPCKL:
23080     case X86ISD::UNPCKH:
23081       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
23082       break;
23083
23084     case X86ISD::PSHUFD:
23085     case X86ISD::PSHUFLW:
23086     case X86ISD::PSHUFHW:
23087       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
23088       break;
23089     }
23090   }
23091   if (V.getValueType() != N.getValueType())
23092     V = DAG.getBitcast(N.getValueType(), V);
23093
23094   // Return the new chain to replace N.
23095   return V;
23096 }
23097
23098 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
23099 /// pshufhw.
23100 ///
23101 /// We walk up the chain, skipping shuffles of the other half and looking
23102 /// through shuffles which switch halves trying to find a shuffle of the same
23103 /// pair of dwords.
23104 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
23105                                         SelectionDAG &DAG,
23106                                         TargetLowering::DAGCombinerInfo &DCI) {
23107   assert(
23108       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
23109       "Called with something other than an x86 128-bit half shuffle!");
23110   SDLoc DL(N);
23111   unsigned CombineOpcode = N.getOpcode();
23112
23113   // Walk up a single-use chain looking for a combinable shuffle.
23114   SDValue V = N.getOperand(0);
23115   for (; V.hasOneUse(); V = V.getOperand(0)) {
23116     switch (V.getOpcode()) {
23117     default:
23118       return false; // Nothing combined!
23119
23120     case ISD::BITCAST:
23121       // Skip bitcasts as we always know the type for the target specific
23122       // instructions.
23123       continue;
23124
23125     case X86ISD::PSHUFLW:
23126     case X86ISD::PSHUFHW:
23127       if (V.getOpcode() == CombineOpcode)
23128         break;
23129
23130       // Other-half shuffles are no-ops.
23131       continue;
23132     }
23133     // Break out of the loop if we break out of the switch.
23134     break;
23135   }
23136
23137   if (!V.hasOneUse())
23138     // We fell out of the loop without finding a viable combining instruction.
23139     return false;
23140
23141   // Combine away the bottom node as its shuffle will be accumulated into
23142   // a preceding shuffle.
23143   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23144
23145   // Record the old value.
23146   SDValue Old = V;
23147
23148   // Merge this node's mask and our incoming mask (adjusted to account for all
23149   // the pshufd instructions encountered).
23150   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23151   for (int &M : Mask)
23152     M = VMask[M];
23153   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
23154                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23155
23156   // Check that the shuffles didn't cancel each other out. If not, we need to
23157   // combine to the new one.
23158   if (Old != V)
23159     // Replace the combinable shuffle with the combined one, updating all users
23160     // so that we re-evaluate the chain here.
23161     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
23162
23163   return true;
23164 }
23165
23166 /// \brief Try to combine x86 target specific shuffles.
23167 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
23168                                            TargetLowering::DAGCombinerInfo &DCI,
23169                                            const X86Subtarget *Subtarget) {
23170   SDLoc DL(N);
23171   MVT VT = N.getSimpleValueType();
23172   SmallVector<int, 4> Mask;
23173
23174   switch (N.getOpcode()) {
23175   case X86ISD::PSHUFD:
23176   case X86ISD::PSHUFLW:
23177   case X86ISD::PSHUFHW:
23178     Mask = getPSHUFShuffleMask(N);
23179     assert(Mask.size() == 4);
23180     break;
23181   case X86ISD::UNPCKL: {
23182     // Combine X86ISD::UNPCKL and ISD::VECTOR_SHUFFLE into X86ISD::UNPCKH, in
23183     // which X86ISD::UNPCKL has a ISD::UNDEF operand, and ISD::VECTOR_SHUFFLE
23184     // moves upper half elements into the lower half part. For example:
23185     //
23186     // t2: v16i8 = vector_shuffle<8,9,10,11,12,13,14,15,u,u,u,u,u,u,u,u> t1,
23187     //     undef:v16i8
23188     // t3: v16i8 = X86ISD::UNPCKL undef:v16i8, t2
23189     //
23190     // will be combined to:
23191     //
23192     // t3: v16i8 = X86ISD::UNPCKH undef:v16i8, t1
23193
23194     // This is only for 128-bit vectors. From SSE4.1 onward this combine may not
23195     // happen due to advanced instructions.
23196     if (!VT.is128BitVector())
23197       return SDValue();
23198
23199     auto Op0 = N.getOperand(0);
23200     auto Op1 = N.getOperand(1);
23201     if (Op0.getOpcode() == ISD::UNDEF &&
23202         Op1.getNode()->getOpcode() == ISD::VECTOR_SHUFFLE) {
23203       ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op1.getNode())->getMask();
23204
23205       unsigned NumElts = VT.getVectorNumElements();
23206       SmallVector<int, 8> ExpectedMask(NumElts, -1);
23207       std::iota(ExpectedMask.begin(), ExpectedMask.begin() + NumElts / 2,
23208                 NumElts / 2);
23209
23210       auto ShufOp = Op1.getOperand(0);
23211       if (isShuffleEquivalent(Op1, ShufOp, Mask, ExpectedMask))
23212         return DAG.getNode(X86ISD::UNPCKH, DL, VT, N.getOperand(0), ShufOp);
23213     }
23214     return SDValue();
23215   }
23216   default:
23217     return SDValue();
23218   }
23219
23220   // Nuke no-op shuffles that show up after combining.
23221   if (isNoopShuffleMask(Mask))
23222     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23223
23224   // Look for simplifications involving one or two shuffle instructions.
23225   SDValue V = N.getOperand(0);
23226   switch (N.getOpcode()) {
23227   default:
23228     break;
23229   case X86ISD::PSHUFLW:
23230   case X86ISD::PSHUFHW:
23231     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
23232
23233     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
23234       return SDValue(); // We combined away this shuffle, so we're done.
23235
23236     // See if this reduces to a PSHUFD which is no more expensive and can
23237     // combine with more operations. Note that it has to at least flip the
23238     // dwords as otherwise it would have been removed as a no-op.
23239     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
23240       int DMask[] = {0, 1, 2, 3};
23241       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
23242       DMask[DOffset + 0] = DOffset + 1;
23243       DMask[DOffset + 1] = DOffset + 0;
23244       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
23245       V = DAG.getBitcast(DVT, V);
23246       DCI.AddToWorklist(V.getNode());
23247       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
23248                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
23249       DCI.AddToWorklist(V.getNode());
23250       return DAG.getBitcast(VT, V);
23251     }
23252
23253     // Look for shuffle patterns which can be implemented as a single unpack.
23254     // FIXME: This doesn't handle the location of the PSHUFD generically, and
23255     // only works when we have a PSHUFD followed by two half-shuffles.
23256     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
23257         (V.getOpcode() == X86ISD::PSHUFLW ||
23258          V.getOpcode() == X86ISD::PSHUFHW) &&
23259         V.getOpcode() != N.getOpcode() &&
23260         V.hasOneUse()) {
23261       SDValue D = V.getOperand(0);
23262       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
23263         D = D.getOperand(0);
23264       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
23265         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23266         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
23267         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23268         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23269         int WordMask[8];
23270         for (int i = 0; i < 4; ++i) {
23271           WordMask[i + NOffset] = Mask[i] + NOffset;
23272           WordMask[i + VOffset] = VMask[i] + VOffset;
23273         }
23274         // Map the word mask through the DWord mask.
23275         int MappedMask[8];
23276         for (int i = 0; i < 8; ++i)
23277           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
23278         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
23279             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
23280           // We can replace all three shuffles with an unpack.
23281           V = DAG.getBitcast(VT, D.getOperand(0));
23282           DCI.AddToWorklist(V.getNode());
23283           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
23284                                                 : X86ISD::UNPCKH,
23285                              DL, VT, V, V);
23286         }
23287       }
23288     }
23289
23290     break;
23291
23292   case X86ISD::PSHUFD:
23293     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
23294       return NewN;
23295
23296     break;
23297   }
23298
23299   return SDValue();
23300 }
23301
23302 /// \brief Try to combine a shuffle into a target-specific add-sub node.
23303 ///
23304 /// We combine this directly on the abstract vector shuffle nodes so it is
23305 /// easier to generically match. We also insert dummy vector shuffle nodes for
23306 /// the operands which explicitly discard the lanes which are unused by this
23307 /// operation to try to flow through the rest of the combiner the fact that
23308 /// they're unused.
23309 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
23310   SDLoc DL(N);
23311   EVT VT = N->getValueType(0);
23312
23313   // We only handle target-independent shuffles.
23314   // FIXME: It would be easy and harmless to use the target shuffle mask
23315   // extraction tool to support more.
23316   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
23317     return SDValue();
23318
23319   auto *SVN = cast<ShuffleVectorSDNode>(N);
23320   SmallVector<int, 8> Mask;
23321   for (int M : SVN->getMask())
23322     Mask.push_back(M);
23323
23324   SDValue V1 = N->getOperand(0);
23325   SDValue V2 = N->getOperand(1);
23326
23327   // We require the first shuffle operand to be the FSUB node, and the second to
23328   // be the FADD node.
23329   if (V1.getOpcode() == ISD::FADD && V2.getOpcode() == ISD::FSUB) {
23330     ShuffleVectorSDNode::commuteMask(Mask);
23331     std::swap(V1, V2);
23332   } else if (V1.getOpcode() != ISD::FSUB || V2.getOpcode() != ISD::FADD)
23333     return SDValue();
23334
23335   // If there are other uses of these operations we can't fold them.
23336   if (!V1->hasOneUse() || !V2->hasOneUse())
23337     return SDValue();
23338
23339   // Ensure that both operations have the same operands. Note that we can
23340   // commute the FADD operands.
23341   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
23342   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
23343       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
23344     return SDValue();
23345
23346   // We're looking for blends between FADD and FSUB nodes. We insist on these
23347   // nodes being lined up in a specific expected pattern.
23348   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
23349         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
23350         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
23351     return SDValue();
23352
23353   // Only specific types are legal at this point, assert so we notice if and
23354   // when these change.
23355   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
23356           VT == MVT::v4f64) &&
23357          "Unknown vector type encountered!");
23358
23359   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
23360 }
23361
23362 /// PerformShuffleCombine - Performs several different shuffle combines.
23363 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
23364                                      TargetLowering::DAGCombinerInfo &DCI,
23365                                      const X86Subtarget *Subtarget) {
23366   SDLoc dl(N);
23367   SDValue N0 = N->getOperand(0);
23368   SDValue N1 = N->getOperand(1);
23369   EVT VT = N->getValueType(0);
23370
23371   // Don't create instructions with illegal types after legalize types has run.
23372   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23373   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23374     return SDValue();
23375
23376   // If we have legalized the vector types, look for blends of FADD and FSUB
23377   // nodes that we can fuse into an ADDSUB node.
23378   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
23379     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23380       return AddSub;
23381
23382   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23383   if (TLI.isTypeLegal(VT) && Subtarget->hasFp256() && VT.is256BitVector() &&
23384       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23385     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23386
23387   // During Type Legalization, when promoting illegal vector types,
23388   // the backend might introduce new shuffle dag nodes and bitcasts.
23389   //
23390   // This code performs the following transformation:
23391   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23392   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23393   //
23394   // We do this only if both the bitcast and the BINOP dag nodes have
23395   // one use. Also, perform this transformation only if the new binary
23396   // operation is legal. This is to avoid introducing dag nodes that
23397   // potentially need to be further expanded (or custom lowered) into a
23398   // less optimal sequence of dag nodes.
23399   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23400       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23401       N0.getOpcode() == ISD::BITCAST) {
23402     SDValue BC0 = N0.getOperand(0);
23403     EVT SVT = BC0.getValueType();
23404     unsigned Opcode = BC0.getOpcode();
23405     unsigned NumElts = VT.getVectorNumElements();
23406
23407     if (BC0.hasOneUse() && SVT.isVector() &&
23408         SVT.getVectorNumElements() * 2 == NumElts &&
23409         TLI.isOperationLegal(Opcode, VT)) {
23410       bool CanFold = false;
23411       switch (Opcode) {
23412       default : break;
23413       case ISD::ADD :
23414       case ISD::FADD :
23415       case ISD::SUB :
23416       case ISD::FSUB :
23417       case ISD::MUL :
23418       case ISD::FMUL :
23419         CanFold = true;
23420       }
23421
23422       unsigned SVTNumElts = SVT.getVectorNumElements();
23423       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23424       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23425         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23426       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23427         CanFold = SVOp->getMaskElt(i) < 0;
23428
23429       if (CanFold) {
23430         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23431         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23432         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23433         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23434       }
23435     }
23436   }
23437
23438   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23439   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23440   // consecutive, non-overlapping, and in the right order.
23441   SmallVector<SDValue, 16> Elts;
23442   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23443     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23444
23445   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23446     return LD;
23447
23448   if (isTargetShuffle(N->getOpcode())) {
23449     SDValue Shuffle =
23450         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23451     if (Shuffle.getNode())
23452       return Shuffle;
23453
23454     // Try recursively combining arbitrary sequences of x86 shuffle
23455     // instructions into higher-order shuffles. We do this after combining
23456     // specific PSHUF instruction sequences into their minimal form so that we
23457     // can evaluate how many specialized shuffle instructions are involved in
23458     // a particular chain.
23459     SmallVector<int, 1> NonceMask; // Just a placeholder.
23460     NonceMask.push_back(0);
23461     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23462                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23463                                       DCI, Subtarget))
23464       return SDValue(); // This routine will use CombineTo to replace N.
23465   }
23466
23467   return SDValue();
23468 }
23469
23470 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23471 /// specific shuffle of a load can be folded into a single element load.
23472 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23473 /// shuffles have been custom lowered so we need to handle those here.
23474 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23475                                          TargetLowering::DAGCombinerInfo &DCI) {
23476   if (DCI.isBeforeLegalizeOps())
23477     return SDValue();
23478
23479   SDValue InVec = N->getOperand(0);
23480   SDValue EltNo = N->getOperand(1);
23481
23482   if (!isa<ConstantSDNode>(EltNo))
23483     return SDValue();
23484
23485   EVT OriginalVT = InVec.getValueType();
23486
23487   if (InVec.getOpcode() == ISD::BITCAST) {
23488     // Don't duplicate a load with other uses.
23489     if (!InVec.hasOneUse())
23490       return SDValue();
23491     EVT BCVT = InVec.getOperand(0).getValueType();
23492     if (!BCVT.isVector() ||
23493         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23494       return SDValue();
23495     InVec = InVec.getOperand(0);
23496   }
23497
23498   EVT CurrentVT = InVec.getValueType();
23499
23500   if (!isTargetShuffle(InVec.getOpcode()))
23501     return SDValue();
23502
23503   // Don't duplicate a load with other uses.
23504   if (!InVec.hasOneUse())
23505     return SDValue();
23506
23507   SmallVector<int, 16> ShuffleMask;
23508   bool UnaryShuffle;
23509   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23510                             ShuffleMask, UnaryShuffle))
23511     return SDValue();
23512
23513   // Select the input vector, guarding against out of range extract vector.
23514   unsigned NumElems = CurrentVT.getVectorNumElements();
23515   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23516   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23517   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23518                                          : InVec.getOperand(1);
23519
23520   // If inputs to shuffle are the same for both ops, then allow 2 uses
23521   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23522                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23523
23524   if (LdNode.getOpcode() == ISD::BITCAST) {
23525     // Don't duplicate a load with other uses.
23526     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23527       return SDValue();
23528
23529     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23530     LdNode = LdNode.getOperand(0);
23531   }
23532
23533   if (!ISD::isNormalLoad(LdNode.getNode()))
23534     return SDValue();
23535
23536   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23537
23538   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23539     return SDValue();
23540
23541   EVT EltVT = N->getValueType(0);
23542   // If there's a bitcast before the shuffle, check if the load type and
23543   // alignment is valid.
23544   unsigned Align = LN0->getAlignment();
23545   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23546   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23547       EltVT.getTypeForEVT(*DAG.getContext()));
23548
23549   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23550     return SDValue();
23551
23552   // All checks match so transform back to vector_shuffle so that DAG combiner
23553   // can finish the job
23554   SDLoc dl(N);
23555
23556   // Create shuffle node taking into account the case that its a unary shuffle
23557   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23558                                    : InVec.getOperand(1);
23559   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23560                                  InVec.getOperand(0), Shuffle,
23561                                  &ShuffleMask[0]);
23562   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23563   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23564                      EltNo);
23565 }
23566
23567 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23568                                      const X86Subtarget *Subtarget) {
23569   SDValue N0 = N->getOperand(0);
23570   EVT VT = N->getValueType(0);
23571
23572   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23573   // special and don't usually play with other vector types, it's better to
23574   // handle them early to be sure we emit efficient code by avoiding
23575   // store-load conversions.
23576   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23577       N0.getValueType() == MVT::v2i32 &&
23578       isNullConstant(N0.getOperand(1))) {
23579     SDValue N00 = N0->getOperand(0);
23580     if (N00.getValueType() == MVT::i32)
23581       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23582   }
23583
23584   // Convert a bitcasted integer logic operation that has one bitcasted
23585   // floating-point operand and one constant operand into a floating-point
23586   // logic operation. This may create a load of the constant, but that is
23587   // cheaper than materializing the constant in an integer register and
23588   // transferring it to an SSE register or transferring the SSE operand to
23589   // integer register and back.
23590   unsigned FPOpcode;
23591   switch (N0.getOpcode()) {
23592     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23593     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23594     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23595     default: return SDValue();
23596   }
23597   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23598        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23599       isa<ConstantSDNode>(N0.getOperand(1)) &&
23600       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23601       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23602     SDValue N000 = N0.getOperand(0).getOperand(0);
23603     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23604     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23605   }
23606
23607   return SDValue();
23608 }
23609
23610 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23611 /// generation and convert it from being a bunch of shuffles and extracts
23612 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23613 /// storing the value and loading scalars back, while for x64 we should
23614 /// use 64-bit extracts and shifts.
23615 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23616                                          TargetLowering::DAGCombinerInfo &DCI) {
23617   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23618     return NewOp;
23619
23620   SDValue InputVector = N->getOperand(0);
23621   SDLoc dl(InputVector);
23622   // Detect mmx to i32 conversion through a v2i32 elt extract.
23623   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23624       N->getValueType(0) == MVT::i32 &&
23625       InputVector.getValueType() == MVT::v2i32) {
23626
23627     // The bitcast source is a direct mmx result.
23628     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23629     if (MMXSrc.getValueType() == MVT::x86mmx)
23630       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23631                          N->getValueType(0),
23632                          InputVector.getNode()->getOperand(0));
23633
23634     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23635     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23636         MMXSrc.getValueType() == MVT::i64) {
23637       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23638       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23639           MMXSrcOp.getValueType() == MVT::v1i64 &&
23640           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23641         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23642                            N->getValueType(0), MMXSrcOp.getOperand(0));
23643     }
23644   }
23645
23646   EVT VT = N->getValueType(0);
23647
23648   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23649       InputVector.getOpcode() == ISD::BITCAST &&
23650       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23651     uint64_t ExtractedElt =
23652         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23653     uint64_t InputValue =
23654         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23655     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23656     return DAG.getConstant(Res, dl, MVT::i1);
23657   }
23658   // Only operate on vectors of 4 elements, where the alternative shuffling
23659   // gets to be more expensive.
23660   if (InputVector.getValueType() != MVT::v4i32)
23661     return SDValue();
23662
23663   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23664   // single use which is a sign-extend or zero-extend, and all elements are
23665   // used.
23666   SmallVector<SDNode *, 4> Uses;
23667   unsigned ExtractedElements = 0;
23668   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23669        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23670     if (UI.getUse().getResNo() != InputVector.getResNo())
23671       return SDValue();
23672
23673     SDNode *Extract = *UI;
23674     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23675       return SDValue();
23676
23677     if (Extract->getValueType(0) != MVT::i32)
23678       return SDValue();
23679     if (!Extract->hasOneUse())
23680       return SDValue();
23681     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23682         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23683       return SDValue();
23684     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23685       return SDValue();
23686
23687     // Record which element was extracted.
23688     ExtractedElements |=
23689       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23690
23691     Uses.push_back(Extract);
23692   }
23693
23694   // If not all the elements were used, this may not be worthwhile.
23695   if (ExtractedElements != 15)
23696     return SDValue();
23697
23698   // Ok, we've now decided to do the transformation.
23699   // If 64-bit shifts are legal, use the extract-shift sequence,
23700   // otherwise bounce the vector off the cache.
23701   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23702   SDValue Vals[4];
23703
23704   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23705     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23706     auto &DL = DAG.getDataLayout();
23707     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23708     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23709       DAG.getConstant(0, dl, VecIdxTy));
23710     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23711       DAG.getConstant(1, dl, VecIdxTy));
23712
23713     SDValue ShAmt = DAG.getConstant(
23714         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23715     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23716     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23717       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23718     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23719     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23720       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23721   } else {
23722     // Store the value to a temporary stack slot.
23723     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23724     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23725       MachinePointerInfo(), false, false, 0);
23726
23727     EVT ElementType = InputVector.getValueType().getVectorElementType();
23728     unsigned EltSize = ElementType.getSizeInBits() / 8;
23729
23730     // Replace each use (extract) with a load of the appropriate element.
23731     for (unsigned i = 0; i < 4; ++i) {
23732       uint64_t Offset = EltSize * i;
23733       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23734       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23735
23736       SDValue ScalarAddr =
23737           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23738
23739       // Load the scalar.
23740       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23741                             ScalarAddr, MachinePointerInfo(),
23742                             false, false, false, 0);
23743
23744     }
23745   }
23746
23747   // Replace the extracts
23748   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23749     UE = Uses.end(); UI != UE; ++UI) {
23750     SDNode *Extract = *UI;
23751
23752     SDValue Idx = Extract->getOperand(1);
23753     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23754     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23755   }
23756
23757   // The replacement was made in place; don't return anything.
23758   return SDValue();
23759 }
23760
23761 static SDValue
23762 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23763                                       const X86Subtarget *Subtarget) {
23764   SDLoc dl(N);
23765   SDValue Cond = N->getOperand(0);
23766   SDValue LHS = N->getOperand(1);
23767   SDValue RHS = N->getOperand(2);
23768
23769   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23770     SDValue CondSrc = Cond->getOperand(0);
23771     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23772       Cond = CondSrc->getOperand(0);
23773   }
23774
23775   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23776     return SDValue();
23777
23778   // A vselect where all conditions and data are constants can be optimized into
23779   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23780   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23781       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23782     return SDValue();
23783
23784   unsigned MaskValue = 0;
23785   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23786     return SDValue();
23787
23788   MVT VT = N->getSimpleValueType(0);
23789   unsigned NumElems = VT.getVectorNumElements();
23790   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23791   for (unsigned i = 0; i < NumElems; ++i) {
23792     // Be sure we emit undef where we can.
23793     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23794       ShuffleMask[i] = -1;
23795     else
23796       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23797   }
23798
23799   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23800   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23801     return SDValue();
23802   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23803 }
23804
23805 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23806 /// nodes.
23807 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23808                                     TargetLowering::DAGCombinerInfo &DCI,
23809                                     const X86Subtarget *Subtarget) {
23810   SDLoc DL(N);
23811   SDValue Cond = N->getOperand(0);
23812   // Get the LHS/RHS of the select.
23813   SDValue LHS = N->getOperand(1);
23814   SDValue RHS = N->getOperand(2);
23815   EVT VT = LHS.getValueType();
23816   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23817
23818   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23819   // instructions match the semantics of the common C idiom x<y?x:y but not
23820   // x<=y?x:y, because of how they handle negative zero (which can be
23821   // ignored in unsafe-math mode).
23822   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23823   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23824       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23825       (Subtarget->hasSSE2() ||
23826        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23827     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23828
23829     unsigned Opcode = 0;
23830     // Check for x CC y ? x : y.
23831     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23832         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23833       switch (CC) {
23834       default: break;
23835       case ISD::SETULT:
23836         // Converting this to a min would handle NaNs incorrectly, and swapping
23837         // the operands would cause it to handle comparisons between positive
23838         // and negative zero incorrectly.
23839         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23840           if (!DAG.getTarget().Options.UnsafeFPMath &&
23841               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23842             break;
23843           std::swap(LHS, RHS);
23844         }
23845         Opcode = X86ISD::FMIN;
23846         break;
23847       case ISD::SETOLE:
23848         // Converting this to a min would handle comparisons between positive
23849         // and negative zero incorrectly.
23850         if (!DAG.getTarget().Options.UnsafeFPMath &&
23851             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23852           break;
23853         Opcode = X86ISD::FMIN;
23854         break;
23855       case ISD::SETULE:
23856         // Converting this to a min would handle both negative zeros and NaNs
23857         // incorrectly, but we can swap the operands to fix both.
23858         std::swap(LHS, RHS);
23859       case ISD::SETOLT:
23860       case ISD::SETLT:
23861       case ISD::SETLE:
23862         Opcode = X86ISD::FMIN;
23863         break;
23864
23865       case ISD::SETOGE:
23866         // Converting this to a max would handle comparisons between positive
23867         // and negative zero incorrectly.
23868         if (!DAG.getTarget().Options.UnsafeFPMath &&
23869             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23870           break;
23871         Opcode = X86ISD::FMAX;
23872         break;
23873       case ISD::SETUGT:
23874         // Converting this to a max would handle NaNs incorrectly, and swapping
23875         // the operands would cause it to handle comparisons between positive
23876         // and negative zero incorrectly.
23877         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23878           if (!DAG.getTarget().Options.UnsafeFPMath &&
23879               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23880             break;
23881           std::swap(LHS, RHS);
23882         }
23883         Opcode = X86ISD::FMAX;
23884         break;
23885       case ISD::SETUGE:
23886         // Converting this to a max would handle both negative zeros and NaNs
23887         // incorrectly, but we can swap the operands to fix both.
23888         std::swap(LHS, RHS);
23889       case ISD::SETOGT:
23890       case ISD::SETGT:
23891       case ISD::SETGE:
23892         Opcode = X86ISD::FMAX;
23893         break;
23894       }
23895     // Check for x CC y ? y : x -- a min/max with reversed arms.
23896     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23897                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23898       switch (CC) {
23899       default: break;
23900       case ISD::SETOGE:
23901         // Converting this to a min would handle comparisons between positive
23902         // and negative zero incorrectly, and swapping the operands would
23903         // cause it to handle NaNs incorrectly.
23904         if (!DAG.getTarget().Options.UnsafeFPMath &&
23905             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23906           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23907             break;
23908           std::swap(LHS, RHS);
23909         }
23910         Opcode = X86ISD::FMIN;
23911         break;
23912       case ISD::SETUGT:
23913         // Converting this to a min would handle NaNs incorrectly.
23914         if (!DAG.getTarget().Options.UnsafeFPMath &&
23915             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23916           break;
23917         Opcode = X86ISD::FMIN;
23918         break;
23919       case ISD::SETUGE:
23920         // Converting this to a min would handle both negative zeros and NaNs
23921         // incorrectly, but we can swap the operands to fix both.
23922         std::swap(LHS, RHS);
23923       case ISD::SETOGT:
23924       case ISD::SETGT:
23925       case ISD::SETGE:
23926         Opcode = X86ISD::FMIN;
23927         break;
23928
23929       case ISD::SETULT:
23930         // Converting this to a max would handle NaNs incorrectly.
23931         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23932           break;
23933         Opcode = X86ISD::FMAX;
23934         break;
23935       case ISD::SETOLE:
23936         // Converting this to a max would handle comparisons between positive
23937         // and negative zero incorrectly, and swapping the operands would
23938         // cause it to handle NaNs incorrectly.
23939         if (!DAG.getTarget().Options.UnsafeFPMath &&
23940             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23941           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23942             break;
23943           std::swap(LHS, RHS);
23944         }
23945         Opcode = X86ISD::FMAX;
23946         break;
23947       case ISD::SETULE:
23948         // Converting this to a max would handle both negative zeros and NaNs
23949         // incorrectly, but we can swap the operands to fix both.
23950         std::swap(LHS, RHS);
23951       case ISD::SETOLT:
23952       case ISD::SETLT:
23953       case ISD::SETLE:
23954         Opcode = X86ISD::FMAX;
23955         break;
23956       }
23957     }
23958
23959     if (Opcode)
23960       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23961   }
23962
23963   EVT CondVT = Cond.getValueType();
23964   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23965       CondVT.getVectorElementType() == MVT::i1) {
23966     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23967     // lowering on KNL. In this case we convert it to
23968     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23969     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23970     // Since SKX these selects have a proper lowering.
23971     EVT OpVT = LHS.getValueType();
23972     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23973         (OpVT.getVectorElementType() == MVT::i8 ||
23974          OpVT.getVectorElementType() == MVT::i16) &&
23975         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23976       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23977       DCI.AddToWorklist(Cond.getNode());
23978       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23979     }
23980   }
23981   // If this is a select between two integer constants, try to do some
23982   // optimizations.
23983   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23984     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23985       // Don't do this for crazy integer types.
23986       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23987         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23988         // so that TrueC (the true value) is larger than FalseC.
23989         bool NeedsCondInvert = false;
23990
23991         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23992             // Efficiently invertible.
23993             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23994              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23995               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23996           NeedsCondInvert = true;
23997           std::swap(TrueC, FalseC);
23998         }
23999
24000         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
24001         if (FalseC->getAPIntValue() == 0 &&
24002             TrueC->getAPIntValue().isPowerOf2()) {
24003           if (NeedsCondInvert) // Invert the condition if needed.
24004             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24005                                DAG.getConstant(1, DL, Cond.getValueType()));
24006
24007           // Zero extend the condition if needed.
24008           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
24009
24010           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24011           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
24012                              DAG.getConstant(ShAmt, DL, MVT::i8));
24013         }
24014
24015         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
24016         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24017           if (NeedsCondInvert) // Invert the condition if needed.
24018             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24019                                DAG.getConstant(1, DL, Cond.getValueType()));
24020
24021           // Zero extend the condition if needed.
24022           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24023                              FalseC->getValueType(0), Cond);
24024           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24025                              SDValue(FalseC, 0));
24026         }
24027
24028         // Optimize cases that will turn into an LEA instruction.  This requires
24029         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24030         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24031           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24032           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24033
24034           bool isFastMultiplier = false;
24035           if (Diff < 10) {
24036             switch ((unsigned char)Diff) {
24037               default: break;
24038               case 1:  // result = add base, cond
24039               case 2:  // result = lea base(    , cond*2)
24040               case 3:  // result = lea base(cond, cond*2)
24041               case 4:  // result = lea base(    , cond*4)
24042               case 5:  // result = lea base(cond, cond*4)
24043               case 8:  // result = lea base(    , cond*8)
24044               case 9:  // result = lea base(cond, cond*8)
24045                 isFastMultiplier = true;
24046                 break;
24047             }
24048           }
24049
24050           if (isFastMultiplier) {
24051             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24052             if (NeedsCondInvert) // Invert the condition if needed.
24053               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24054                                  DAG.getConstant(1, DL, Cond.getValueType()));
24055
24056             // Zero extend the condition if needed.
24057             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24058                                Cond);
24059             // Scale the condition by the difference.
24060             if (Diff != 1)
24061               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24062                                  DAG.getConstant(Diff, DL,
24063                                                  Cond.getValueType()));
24064
24065             // Add the base if non-zero.
24066             if (FalseC->getAPIntValue() != 0)
24067               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24068                                  SDValue(FalseC, 0));
24069             return Cond;
24070           }
24071         }
24072       }
24073   }
24074
24075   // Canonicalize max and min:
24076   // (x > y) ? x : y -> (x >= y) ? x : y
24077   // (x < y) ? x : y -> (x <= y) ? x : y
24078   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
24079   // the need for an extra compare
24080   // against zero. e.g.
24081   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
24082   // subl   %esi, %edi
24083   // testl  %edi, %edi
24084   // movl   $0, %eax
24085   // cmovgl %edi, %eax
24086   // =>
24087   // xorl   %eax, %eax
24088   // subl   %esi, $edi
24089   // cmovsl %eax, %edi
24090   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
24091       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
24092       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
24093     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24094     switch (CC) {
24095     default: break;
24096     case ISD::SETLT:
24097     case ISD::SETGT: {
24098       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
24099       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
24100                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
24101       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
24102     }
24103     }
24104   }
24105
24106   // Early exit check
24107   if (!TLI.isTypeLegal(VT))
24108     return SDValue();
24109
24110   // Match VSELECTs into subs with unsigned saturation.
24111   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
24112       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
24113       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
24114        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
24115     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24116
24117     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
24118     // left side invert the predicate to simplify logic below.
24119     SDValue Other;
24120     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
24121       Other = RHS;
24122       CC = ISD::getSetCCInverse(CC, true);
24123     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
24124       Other = LHS;
24125     }
24126
24127     if (Other.getNode() && Other->getNumOperands() == 2 &&
24128         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
24129       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
24130       SDValue CondRHS = Cond->getOperand(1);
24131
24132       // Look for a general sub with unsigned saturation first.
24133       // x >= y ? x-y : 0 --> subus x, y
24134       // x >  y ? x-y : 0 --> subus x, y
24135       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
24136           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
24137         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
24138
24139       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
24140         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
24141           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
24142             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
24143               // If the RHS is a constant we have to reverse the const
24144               // canonicalization.
24145               // x > C-1 ? x+-C : 0 --> subus x, C
24146               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
24147                   CondRHSConst->getAPIntValue() ==
24148                       (-OpRHSConst->getAPIntValue() - 1))
24149                 return DAG.getNode(
24150                     X86ISD::SUBUS, DL, VT, OpLHS,
24151                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
24152
24153           // Another special case: If C was a sign bit, the sub has been
24154           // canonicalized into a xor.
24155           // FIXME: Would it be better to use computeKnownBits to determine
24156           //        whether it's safe to decanonicalize the xor?
24157           // x s< 0 ? x^C : 0 --> subus x, C
24158           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
24159               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
24160               OpRHSConst->getAPIntValue().isSignBit())
24161             // Note that we have to rebuild the RHS constant here to ensure we
24162             // don't rely on particular values of undef lanes.
24163             return DAG.getNode(
24164                 X86ISD::SUBUS, DL, VT, OpLHS,
24165                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
24166         }
24167     }
24168   }
24169
24170   // Simplify vector selection if condition value type matches vselect
24171   // operand type
24172   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
24173     assert(Cond.getValueType().isVector() &&
24174            "vector select expects a vector selector!");
24175
24176     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
24177     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
24178
24179     // Try invert the condition if true value is not all 1s and false value
24180     // is not all 0s.
24181     if (!TValIsAllOnes && !FValIsAllZeros &&
24182         // Check if the selector will be produced by CMPP*/PCMP*
24183         Cond.getOpcode() == ISD::SETCC &&
24184         // Check if SETCC has already been promoted
24185         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
24186             CondVT) {
24187       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
24188       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
24189
24190       if (TValIsAllZeros || FValIsAllOnes) {
24191         SDValue CC = Cond.getOperand(2);
24192         ISD::CondCode NewCC =
24193           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
24194                                Cond.getOperand(0).getValueType().isInteger());
24195         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
24196         std::swap(LHS, RHS);
24197         TValIsAllOnes = FValIsAllOnes;
24198         FValIsAllZeros = TValIsAllZeros;
24199       }
24200     }
24201
24202     if (TValIsAllOnes || FValIsAllZeros) {
24203       SDValue Ret;
24204
24205       if (TValIsAllOnes && FValIsAllZeros)
24206         Ret = Cond;
24207       else if (TValIsAllOnes)
24208         Ret =
24209             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
24210       else if (FValIsAllZeros)
24211         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
24212                           DAG.getBitcast(CondVT, LHS));
24213
24214       return DAG.getBitcast(VT, Ret);
24215     }
24216   }
24217
24218   // We should generate an X86ISD::BLENDI from a vselect if its argument
24219   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
24220   // constants. This specific pattern gets generated when we split a
24221   // selector for a 512 bit vector in a machine without AVX512 (but with
24222   // 256-bit vectors), during legalization:
24223   //
24224   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
24225   //
24226   // Iff we find this pattern and the build_vectors are built from
24227   // constants, we translate the vselect into a shuffle_vector that we
24228   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
24229   if ((N->getOpcode() == ISD::VSELECT ||
24230        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
24231       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
24232     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
24233     if (Shuffle.getNode())
24234       return Shuffle;
24235   }
24236
24237   // If this is a *dynamic* select (non-constant condition) and we can match
24238   // this node with one of the variable blend instructions, restructure the
24239   // condition so that the blends can use the high bit of each element and use
24240   // SimplifyDemandedBits to simplify the condition operand.
24241   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
24242       !DCI.isBeforeLegalize() &&
24243       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
24244     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
24245
24246     // Don't optimize vector selects that map to mask-registers.
24247     if (BitWidth == 1)
24248       return SDValue();
24249
24250     // We can only handle the cases where VSELECT is directly legal on the
24251     // subtarget. We custom lower VSELECT nodes with constant conditions and
24252     // this makes it hard to see whether a dynamic VSELECT will correctly
24253     // lower, so we both check the operation's status and explicitly handle the
24254     // cases where a *dynamic* blend will fail even though a constant-condition
24255     // blend could be custom lowered.
24256     // FIXME: We should find a better way to handle this class of problems.
24257     // Potentially, we should combine constant-condition vselect nodes
24258     // pre-legalization into shuffles and not mark as many types as custom
24259     // lowered.
24260     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
24261       return SDValue();
24262     // FIXME: We don't support i16-element blends currently. We could and
24263     // should support them by making *all* the bits in the condition be set
24264     // rather than just the high bit and using an i8-element blend.
24265     if (VT.getVectorElementType() == MVT::i16)
24266       return SDValue();
24267     // Dynamic blending was only available from SSE4.1 onward.
24268     if (VT.is128BitVector() && !Subtarget->hasSSE41())
24269       return SDValue();
24270     // Byte blends are only available in AVX2
24271     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
24272       return SDValue();
24273
24274     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
24275     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
24276
24277     APInt KnownZero, KnownOne;
24278     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
24279                                           DCI.isBeforeLegalizeOps());
24280     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
24281         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
24282                                  TLO)) {
24283       // If we changed the computation somewhere in the DAG, this change
24284       // will affect all users of Cond.
24285       // Make sure it is fine and update all the nodes so that we do not
24286       // use the generic VSELECT anymore. Otherwise, we may perform
24287       // wrong optimizations as we messed up with the actual expectation
24288       // for the vector boolean values.
24289       if (Cond != TLO.Old) {
24290         // Check all uses of that condition operand to check whether it will be
24291         // consumed by non-BLEND instructions, which may depend on all bits are
24292         // set properly.
24293         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24294              I != E; ++I)
24295           if (I->getOpcode() != ISD::VSELECT)
24296             // TODO: Add other opcodes eventually lowered into BLEND.
24297             return SDValue();
24298
24299         // Update all the users of the condition, before committing the change,
24300         // so that the VSELECT optimizations that expect the correct vector
24301         // boolean value will not be triggered.
24302         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24303              I != E; ++I)
24304           DAG.ReplaceAllUsesOfValueWith(
24305               SDValue(*I, 0),
24306               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
24307                           Cond, I->getOperand(1), I->getOperand(2)));
24308         DCI.CommitTargetLoweringOpt(TLO);
24309         return SDValue();
24310       }
24311       // At this point, only Cond is changed. Change the condition
24312       // just for N to keep the opportunity to optimize all other
24313       // users their own way.
24314       DAG.ReplaceAllUsesOfValueWith(
24315           SDValue(N, 0),
24316           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
24317                       TLO.New, N->getOperand(1), N->getOperand(2)));
24318       return SDValue();
24319     }
24320   }
24321
24322   return SDValue();
24323 }
24324
24325 // Check whether a boolean test is testing a boolean value generated by
24326 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
24327 // code.
24328 //
24329 // Simplify the following patterns:
24330 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
24331 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
24332 // to (Op EFLAGS Cond)
24333 //
24334 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
24335 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
24336 // to (Op EFLAGS !Cond)
24337 //
24338 // where Op could be BRCOND or CMOV.
24339 //
24340 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
24341   // Quit if not CMP and SUB with its value result used.
24342   if (Cmp.getOpcode() != X86ISD::CMP &&
24343       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
24344       return SDValue();
24345
24346   // Quit if not used as a boolean value.
24347   if (CC != X86::COND_E && CC != X86::COND_NE)
24348     return SDValue();
24349
24350   // Check CMP operands. One of them should be 0 or 1 and the other should be
24351   // an SetCC or extended from it.
24352   SDValue Op1 = Cmp.getOperand(0);
24353   SDValue Op2 = Cmp.getOperand(1);
24354
24355   SDValue SetCC;
24356   const ConstantSDNode* C = nullptr;
24357   bool needOppositeCond = (CC == X86::COND_E);
24358   bool checkAgainstTrue = false; // Is it a comparison against 1?
24359
24360   if ((C = dyn_cast<ConstantSDNode>(Op1)))
24361     SetCC = Op2;
24362   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
24363     SetCC = Op1;
24364   else // Quit if all operands are not constants.
24365     return SDValue();
24366
24367   if (C->getZExtValue() == 1) {
24368     needOppositeCond = !needOppositeCond;
24369     checkAgainstTrue = true;
24370   } else if (C->getZExtValue() != 0)
24371     // Quit if the constant is neither 0 or 1.
24372     return SDValue();
24373
24374   bool truncatedToBoolWithAnd = false;
24375   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
24376   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
24377          SetCC.getOpcode() == ISD::TRUNCATE ||
24378          SetCC.getOpcode() == ISD::AND) {
24379     if (SetCC.getOpcode() == ISD::AND) {
24380       int OpIdx = -1;
24381       if (isOneConstant(SetCC.getOperand(0)))
24382         OpIdx = 1;
24383       if (isOneConstant(SetCC.getOperand(1)))
24384         OpIdx = 0;
24385       if (OpIdx == -1)
24386         break;
24387       SetCC = SetCC.getOperand(OpIdx);
24388       truncatedToBoolWithAnd = true;
24389     } else
24390       SetCC = SetCC.getOperand(0);
24391   }
24392
24393   switch (SetCC.getOpcode()) {
24394   case X86ISD::SETCC_CARRY:
24395     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24396     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24397     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24398     // truncated to i1 using 'and'.
24399     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24400       break;
24401     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24402            "Invalid use of SETCC_CARRY!");
24403     // FALL THROUGH
24404   case X86ISD::SETCC:
24405     // Set the condition code or opposite one if necessary.
24406     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24407     if (needOppositeCond)
24408       CC = X86::GetOppositeBranchCondition(CC);
24409     return SetCC.getOperand(1);
24410   case X86ISD::CMOV: {
24411     // Check whether false/true value has canonical one, i.e. 0 or 1.
24412     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24413     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24414     // Quit if true value is not a constant.
24415     if (!TVal)
24416       return SDValue();
24417     // Quit if false value is not a constant.
24418     if (!FVal) {
24419       SDValue Op = SetCC.getOperand(0);
24420       // Skip 'zext' or 'trunc' node.
24421       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24422           Op.getOpcode() == ISD::TRUNCATE)
24423         Op = Op.getOperand(0);
24424       // A special case for rdrand/rdseed, where 0 is set if false cond is
24425       // found.
24426       if ((Op.getOpcode() != X86ISD::RDRAND &&
24427            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24428         return SDValue();
24429     }
24430     // Quit if false value is not the constant 0 or 1.
24431     bool FValIsFalse = true;
24432     if (FVal && FVal->getZExtValue() != 0) {
24433       if (FVal->getZExtValue() != 1)
24434         return SDValue();
24435       // If FVal is 1, opposite cond is needed.
24436       needOppositeCond = !needOppositeCond;
24437       FValIsFalse = false;
24438     }
24439     // Quit if TVal is not the constant opposite of FVal.
24440     if (FValIsFalse && TVal->getZExtValue() != 1)
24441       return SDValue();
24442     if (!FValIsFalse && TVal->getZExtValue() != 0)
24443       return SDValue();
24444     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24445     if (needOppositeCond)
24446       CC = X86::GetOppositeBranchCondition(CC);
24447     return SetCC.getOperand(3);
24448   }
24449   }
24450
24451   return SDValue();
24452 }
24453
24454 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24455 /// Match:
24456 ///   (X86or (X86setcc) (X86setcc))
24457 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24458 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24459                                            X86::CondCode &CC1, SDValue &Flags,
24460                                            bool &isAnd) {
24461   if (Cond->getOpcode() == X86ISD::CMP) {
24462     if (!isNullConstant(Cond->getOperand(1)))
24463       return false;
24464
24465     Cond = Cond->getOperand(0);
24466   }
24467
24468   isAnd = false;
24469
24470   SDValue SetCC0, SetCC1;
24471   switch (Cond->getOpcode()) {
24472   default: return false;
24473   case ISD::AND:
24474   case X86ISD::AND:
24475     isAnd = true;
24476     // fallthru
24477   case ISD::OR:
24478   case X86ISD::OR:
24479     SetCC0 = Cond->getOperand(0);
24480     SetCC1 = Cond->getOperand(1);
24481     break;
24482   };
24483
24484   // Make sure we have SETCC nodes, using the same flags value.
24485   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24486       SetCC1.getOpcode() != X86ISD::SETCC ||
24487       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24488     return false;
24489
24490   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24491   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24492   Flags = SetCC0->getOperand(1);
24493   return true;
24494 }
24495
24496 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24497 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24498                                   TargetLowering::DAGCombinerInfo &DCI,
24499                                   const X86Subtarget *Subtarget) {
24500   SDLoc DL(N);
24501
24502   // If the flag operand isn't dead, don't touch this CMOV.
24503   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24504     return SDValue();
24505
24506   SDValue FalseOp = N->getOperand(0);
24507   SDValue TrueOp = N->getOperand(1);
24508   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24509   SDValue Cond = N->getOperand(3);
24510
24511   if (CC == X86::COND_E || CC == X86::COND_NE) {
24512     switch (Cond.getOpcode()) {
24513     default: break;
24514     case X86ISD::BSR:
24515     case X86ISD::BSF:
24516       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24517       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24518         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24519     }
24520   }
24521
24522   SDValue Flags;
24523
24524   Flags = checkBoolTestSetCCCombine(Cond, CC);
24525   if (Flags.getNode() &&
24526       // Extra check as FCMOV only supports a subset of X86 cond.
24527       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24528     SDValue Ops[] = { FalseOp, TrueOp,
24529                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24530     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24531   }
24532
24533   // If this is a select between two integer constants, try to do some
24534   // optimizations.  Note that the operands are ordered the opposite of SELECT
24535   // operands.
24536   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24537     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24538       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24539       // larger than FalseC (the false value).
24540       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24541         CC = X86::GetOppositeBranchCondition(CC);
24542         std::swap(TrueC, FalseC);
24543         std::swap(TrueOp, FalseOp);
24544       }
24545
24546       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24547       // This is efficient for any integer data type (including i8/i16) and
24548       // shift amount.
24549       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24550         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24551                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24552
24553         // Zero extend the condition if needed.
24554         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24555
24556         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24557         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24558                            DAG.getConstant(ShAmt, DL, MVT::i8));
24559         if (N->getNumValues() == 2)  // Dead flag value?
24560           return DCI.CombineTo(N, Cond, SDValue());
24561         return Cond;
24562       }
24563
24564       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24565       // for any integer data type, including i8/i16.
24566       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24567         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24568                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24569
24570         // Zero extend the condition if needed.
24571         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24572                            FalseC->getValueType(0), Cond);
24573         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24574                            SDValue(FalseC, 0));
24575
24576         if (N->getNumValues() == 2)  // Dead flag value?
24577           return DCI.CombineTo(N, Cond, SDValue());
24578         return Cond;
24579       }
24580
24581       // Optimize cases that will turn into an LEA instruction.  This requires
24582       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24583       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24584         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24585         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24586
24587         bool isFastMultiplier = false;
24588         if (Diff < 10) {
24589           switch ((unsigned char)Diff) {
24590           default: break;
24591           case 1:  // result = add base, cond
24592           case 2:  // result = lea base(    , cond*2)
24593           case 3:  // result = lea base(cond, cond*2)
24594           case 4:  // result = lea base(    , cond*4)
24595           case 5:  // result = lea base(cond, cond*4)
24596           case 8:  // result = lea base(    , cond*8)
24597           case 9:  // result = lea base(cond, cond*8)
24598             isFastMultiplier = true;
24599             break;
24600           }
24601         }
24602
24603         if (isFastMultiplier) {
24604           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24605           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24606                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24607           // Zero extend the condition if needed.
24608           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24609                              Cond);
24610           // Scale the condition by the difference.
24611           if (Diff != 1)
24612             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24613                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24614
24615           // Add the base if non-zero.
24616           if (FalseC->getAPIntValue() != 0)
24617             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24618                                SDValue(FalseC, 0));
24619           if (N->getNumValues() == 2)  // Dead flag value?
24620             return DCI.CombineTo(N, Cond, SDValue());
24621           return Cond;
24622         }
24623       }
24624     }
24625   }
24626
24627   // Handle these cases:
24628   //   (select (x != c), e, c) -> select (x != c), e, x),
24629   //   (select (x == c), c, e) -> select (x == c), x, e)
24630   // where the c is an integer constant, and the "select" is the combination
24631   // of CMOV and CMP.
24632   //
24633   // The rationale for this change is that the conditional-move from a constant
24634   // needs two instructions, however, conditional-move from a register needs
24635   // only one instruction.
24636   //
24637   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24638   //  some instruction-combining opportunities. This opt needs to be
24639   //  postponed as late as possible.
24640   //
24641   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24642     // the DCI.xxxx conditions are provided to postpone the optimization as
24643     // late as possible.
24644
24645     ConstantSDNode *CmpAgainst = nullptr;
24646     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24647         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24648         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24649
24650       if (CC == X86::COND_NE &&
24651           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24652         CC = X86::GetOppositeBranchCondition(CC);
24653         std::swap(TrueOp, FalseOp);
24654       }
24655
24656       if (CC == X86::COND_E &&
24657           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24658         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24659                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24660         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24661       }
24662     }
24663   }
24664
24665   // Fold and/or of setcc's to double CMOV:
24666   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24667   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24668   //
24669   // This combine lets us generate:
24670   //   cmovcc1 (jcc1 if we don't have CMOV)
24671   //   cmovcc2 (same)
24672   // instead of:
24673   //   setcc1
24674   //   setcc2
24675   //   and/or
24676   //   cmovne (jne if we don't have CMOV)
24677   // When we can't use the CMOV instruction, it might increase branch
24678   // mispredicts.
24679   // When we can use CMOV, or when there is no mispredict, this improves
24680   // throughput and reduces register pressure.
24681   //
24682   if (CC == X86::COND_NE) {
24683     SDValue Flags;
24684     X86::CondCode CC0, CC1;
24685     bool isAndSetCC;
24686     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24687       if (isAndSetCC) {
24688         std::swap(FalseOp, TrueOp);
24689         CC0 = X86::GetOppositeBranchCondition(CC0);
24690         CC1 = X86::GetOppositeBranchCondition(CC1);
24691       }
24692
24693       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24694         Flags};
24695       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24696       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24697       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24698       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24699       return CMOV;
24700     }
24701   }
24702
24703   return SDValue();
24704 }
24705
24706 /// PerformMulCombine - Optimize a single multiply with constant into two
24707 /// in order to implement it with two cheaper instructions, e.g.
24708 /// LEA + SHL, LEA + LEA.
24709 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24710                                  TargetLowering::DAGCombinerInfo &DCI) {
24711   // An imul is usually smaller than the alternative sequence.
24712   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24713     return SDValue();
24714
24715   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24716     return SDValue();
24717
24718   EVT VT = N->getValueType(0);
24719   if (VT != MVT::i64 && VT != MVT::i32)
24720     return SDValue();
24721
24722   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24723   if (!C)
24724     return SDValue();
24725   uint64_t MulAmt = C->getZExtValue();
24726   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24727     return SDValue();
24728
24729   uint64_t MulAmt1 = 0;
24730   uint64_t MulAmt2 = 0;
24731   if ((MulAmt % 9) == 0) {
24732     MulAmt1 = 9;
24733     MulAmt2 = MulAmt / 9;
24734   } else if ((MulAmt % 5) == 0) {
24735     MulAmt1 = 5;
24736     MulAmt2 = MulAmt / 5;
24737   } else if ((MulAmt % 3) == 0) {
24738     MulAmt1 = 3;
24739     MulAmt2 = MulAmt / 3;
24740   }
24741   if (MulAmt2 &&
24742       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24743     SDLoc DL(N);
24744
24745     if (isPowerOf2_64(MulAmt2) &&
24746         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24747       // If second multiplifer is pow2, issue it first. We want the multiply by
24748       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24749       // is an add.
24750       std::swap(MulAmt1, MulAmt2);
24751
24752     SDValue NewMul;
24753     if (isPowerOf2_64(MulAmt1))
24754       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24755                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24756     else
24757       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24758                            DAG.getConstant(MulAmt1, DL, VT));
24759
24760     if (isPowerOf2_64(MulAmt2))
24761       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24762                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24763     else
24764       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24765                            DAG.getConstant(MulAmt2, DL, VT));
24766
24767     // Do not add new nodes to DAG combiner worklist.
24768     DCI.CombineTo(N, NewMul, false);
24769   }
24770   return SDValue();
24771 }
24772
24773 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24774   SDValue N0 = N->getOperand(0);
24775   SDValue N1 = N->getOperand(1);
24776   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24777   EVT VT = N0.getValueType();
24778
24779   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24780   // since the result of setcc_c is all zero's or all ones.
24781   if (VT.isInteger() && !VT.isVector() &&
24782       N1C && N0.getOpcode() == ISD::AND &&
24783       N0.getOperand(1).getOpcode() == ISD::Constant) {
24784     SDValue N00 = N0.getOperand(0);
24785     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24786     APInt ShAmt = N1C->getAPIntValue();
24787     Mask = Mask.shl(ShAmt);
24788     bool MaskOK = false;
24789     // We can handle cases concerning bit-widening nodes containing setcc_c if
24790     // we carefully interrogate the mask to make sure we are semantics
24791     // preserving.
24792     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24793     // of the underlying setcc_c operation if the setcc_c was zero extended.
24794     // Consider the following example:
24795     //   zext(setcc_c)                 -> i32 0x0000FFFF
24796     //   c1                            -> i32 0x0000FFFF
24797     //   c2                            -> i32 0x00000001
24798     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24799     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24800     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24801       MaskOK = true;
24802     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24803                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24804       MaskOK = true;
24805     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24806                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24807                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24808       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24809     }
24810     if (MaskOK && Mask != 0) {
24811       SDLoc DL(N);
24812       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24813     }
24814   }
24815
24816   // Hardware support for vector shifts is sparse which makes us scalarize the
24817   // vector operations in many cases. Also, on sandybridge ADD is faster than
24818   // shl.
24819   // (shl V, 1) -> add V,V
24820   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24821     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24822       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24823       // We shift all of the values by one. In many cases we do not have
24824       // hardware support for this operation. This is better expressed as an ADD
24825       // of two values.
24826       if (N1SplatC->getAPIntValue() == 1)
24827         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24828     }
24829
24830   return SDValue();
24831 }
24832
24833 /// \brief Returns a vector of 0s if the node in input is a vector logical
24834 /// shift by a constant amount which is known to be bigger than or equal
24835 /// to the vector element size in bits.
24836 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24837                                       const X86Subtarget *Subtarget) {
24838   EVT VT = N->getValueType(0);
24839
24840   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24841       (!Subtarget->hasInt256() ||
24842        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24843     return SDValue();
24844
24845   SDValue Amt = N->getOperand(1);
24846   SDLoc DL(N);
24847   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24848     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24849       APInt ShiftAmt = AmtSplat->getAPIntValue();
24850       unsigned MaxAmount =
24851         VT.getSimpleVT().getVectorElementType().getSizeInBits();
24852
24853       // SSE2/AVX2 logical shifts always return a vector of 0s
24854       // if the shift amount is bigger than or equal to
24855       // the element size. The constant shift amount will be
24856       // encoded as a 8-bit immediate.
24857       if (ShiftAmt.trunc(8).uge(MaxAmount))
24858         return getZeroVector(VT.getSimpleVT(), Subtarget, DAG, DL);
24859     }
24860
24861   return SDValue();
24862 }
24863
24864 /// PerformShiftCombine - Combine shifts.
24865 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24866                                    TargetLowering::DAGCombinerInfo &DCI,
24867                                    const X86Subtarget *Subtarget) {
24868   if (N->getOpcode() == ISD::SHL)
24869     if (SDValue V = PerformSHLCombine(N, DAG))
24870       return V;
24871
24872   // Try to fold this logical shift into a zero vector.
24873   if (N->getOpcode() != ISD::SRA)
24874     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24875       return V;
24876
24877   return SDValue();
24878 }
24879
24880 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24881 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24882 // and friends.  Likewise for OR -> CMPNEQSS.
24883 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24884                             TargetLowering::DAGCombinerInfo &DCI,
24885                             const X86Subtarget *Subtarget) {
24886   unsigned opcode;
24887
24888   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24889   // we're requiring SSE2 for both.
24890   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24891     SDValue N0 = N->getOperand(0);
24892     SDValue N1 = N->getOperand(1);
24893     SDValue CMP0 = N0->getOperand(1);
24894     SDValue CMP1 = N1->getOperand(1);
24895     SDLoc DL(N);
24896
24897     // The SETCCs should both refer to the same CMP.
24898     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24899       return SDValue();
24900
24901     SDValue CMP00 = CMP0->getOperand(0);
24902     SDValue CMP01 = CMP0->getOperand(1);
24903     EVT     VT    = CMP00.getValueType();
24904
24905     if (VT == MVT::f32 || VT == MVT::f64) {
24906       bool ExpectingFlags = false;
24907       // Check for any users that want flags:
24908       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24909            !ExpectingFlags && UI != UE; ++UI)
24910         switch (UI->getOpcode()) {
24911         default:
24912         case ISD::BR_CC:
24913         case ISD::BRCOND:
24914         case ISD::SELECT:
24915           ExpectingFlags = true;
24916           break;
24917         case ISD::CopyToReg:
24918         case ISD::SIGN_EXTEND:
24919         case ISD::ZERO_EXTEND:
24920         case ISD::ANY_EXTEND:
24921           break;
24922         }
24923
24924       if (!ExpectingFlags) {
24925         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24926         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24927
24928         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24929           X86::CondCode tmp = cc0;
24930           cc0 = cc1;
24931           cc1 = tmp;
24932         }
24933
24934         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24935             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24936           // FIXME: need symbolic constants for these magic numbers.
24937           // See X86ATTInstPrinter.cpp:printSSECC().
24938           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24939           if (Subtarget->hasAVX512()) {
24940             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24941                                          CMP01,
24942                                          DAG.getConstant(x86cc, DL, MVT::i8));
24943             if (N->getValueType(0) != MVT::i1)
24944               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24945                                  FSetCC);
24946             return FSetCC;
24947           }
24948           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24949                                               CMP00.getValueType(), CMP00, CMP01,
24950                                               DAG.getConstant(x86cc, DL,
24951                                                               MVT::i8));
24952
24953           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24954           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24955
24956           if (is64BitFP && !Subtarget->is64Bit()) {
24957             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24958             // 64-bit integer, since that's not a legal type. Since
24959             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24960             // bits, but can do this little dance to extract the lowest 32 bits
24961             // and work with those going forward.
24962             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24963                                            OnesOrZeroesF);
24964             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24965             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24966                                         Vector32, DAG.getIntPtrConstant(0, DL));
24967             IntVT = MVT::i32;
24968           }
24969
24970           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24971           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24972                                       DAG.getConstant(1, DL, IntVT));
24973           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24974                                               ANDed);
24975           return OneBitOfTruth;
24976         }
24977       }
24978     }
24979   }
24980   return SDValue();
24981 }
24982
24983 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24984 /// so it can be folded inside ANDNP.
24985 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24986   EVT VT = N->getValueType(0);
24987
24988   // Match direct AllOnes for 128 and 256-bit vectors
24989   if (ISD::isBuildVectorAllOnes(N))
24990     return true;
24991
24992   // Look through a bit convert.
24993   if (N->getOpcode() == ISD::BITCAST)
24994     N = N->getOperand(0).getNode();
24995
24996   // Sometimes the operand may come from a insert_subvector building a 256-bit
24997   // allones vector
24998   if (VT.is256BitVector() &&
24999       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
25000     SDValue V1 = N->getOperand(0);
25001     SDValue V2 = N->getOperand(1);
25002
25003     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
25004         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
25005         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
25006         ISD::isBuildVectorAllOnes(V2.getNode()))
25007       return true;
25008   }
25009
25010   return false;
25011 }
25012
25013 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
25014 // register. In most cases we actually compare or select YMM-sized registers
25015 // and mixing the two types creates horrible code. This method optimizes
25016 // some of the transition sequences.
25017 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
25018                                  TargetLowering::DAGCombinerInfo &DCI,
25019                                  const X86Subtarget *Subtarget) {
25020   EVT VT = N->getValueType(0);
25021   if (!VT.is256BitVector())
25022     return SDValue();
25023
25024   assert((N->getOpcode() == ISD::ANY_EXTEND ||
25025           N->getOpcode() == ISD::ZERO_EXTEND ||
25026           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
25027
25028   SDValue Narrow = N->getOperand(0);
25029   EVT NarrowVT = Narrow->getValueType(0);
25030   if (!NarrowVT.is128BitVector())
25031     return SDValue();
25032
25033   if (Narrow->getOpcode() != ISD::XOR &&
25034       Narrow->getOpcode() != ISD::AND &&
25035       Narrow->getOpcode() != ISD::OR)
25036     return SDValue();
25037
25038   SDValue N0  = Narrow->getOperand(0);
25039   SDValue N1  = Narrow->getOperand(1);
25040   SDLoc DL(Narrow);
25041
25042   // The Left side has to be a trunc.
25043   if (N0.getOpcode() != ISD::TRUNCATE)
25044     return SDValue();
25045
25046   // The type of the truncated inputs.
25047   EVT WideVT = N0->getOperand(0)->getValueType(0);
25048   if (WideVT != VT)
25049     return SDValue();
25050
25051   // The right side has to be a 'trunc' or a constant vector.
25052   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
25053   ConstantSDNode *RHSConstSplat = nullptr;
25054   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
25055     RHSConstSplat = RHSBV->getConstantSplatNode();
25056   if (!RHSTrunc && !RHSConstSplat)
25057     return SDValue();
25058
25059   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25060
25061   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
25062     return SDValue();
25063
25064   // Set N0 and N1 to hold the inputs to the new wide operation.
25065   N0 = N0->getOperand(0);
25066   if (RHSConstSplat) {
25067     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
25068                      SDValue(RHSConstSplat, 0));
25069     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
25070     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
25071   } else if (RHSTrunc) {
25072     N1 = N1->getOperand(0);
25073   }
25074
25075   // Generate the wide operation.
25076   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
25077   unsigned Opcode = N->getOpcode();
25078   switch (Opcode) {
25079   case ISD::ANY_EXTEND:
25080     return Op;
25081   case ISD::ZERO_EXTEND: {
25082     unsigned InBits = NarrowVT.getScalarSizeInBits();
25083     APInt Mask = APInt::getAllOnesValue(InBits);
25084     Mask = Mask.zext(VT.getScalarSizeInBits());
25085     return DAG.getNode(ISD::AND, DL, VT,
25086                        Op, DAG.getConstant(Mask, DL, VT));
25087   }
25088   case ISD::SIGN_EXTEND:
25089     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
25090                        Op, DAG.getValueType(NarrowVT));
25091   default:
25092     llvm_unreachable("Unexpected opcode");
25093   }
25094 }
25095
25096 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
25097                                  TargetLowering::DAGCombinerInfo &DCI,
25098                                  const X86Subtarget *Subtarget) {
25099   SDValue N0 = N->getOperand(0);
25100   SDValue N1 = N->getOperand(1);
25101   SDLoc DL(N);
25102
25103   // A vector zext_in_reg may be represented as a shuffle,
25104   // feeding into a bitcast (this represents anyext) feeding into
25105   // an and with a mask.
25106   // We'd like to try to combine that into a shuffle with zero
25107   // plus a bitcast, removing the and.
25108   if (N0.getOpcode() != ISD::BITCAST ||
25109       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
25110     return SDValue();
25111
25112   // The other side of the AND should be a splat of 2^C, where C
25113   // is the number of bits in the source type.
25114   if (N1.getOpcode() == ISD::BITCAST)
25115     N1 = N1.getOperand(0);
25116   if (N1.getOpcode() != ISD::BUILD_VECTOR)
25117     return SDValue();
25118   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
25119
25120   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
25121   EVT SrcType = Shuffle->getValueType(0);
25122
25123   // We expect a single-source shuffle
25124   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
25125     return SDValue();
25126
25127   unsigned SrcSize = SrcType.getScalarSizeInBits();
25128
25129   APInt SplatValue, SplatUndef;
25130   unsigned SplatBitSize;
25131   bool HasAnyUndefs;
25132   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
25133                                 SplatBitSize, HasAnyUndefs))
25134     return SDValue();
25135
25136   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
25137   // Make sure the splat matches the mask we expect
25138   if (SplatBitSize > ResSize ||
25139       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
25140     return SDValue();
25141
25142   // Make sure the input and output size make sense
25143   if (SrcSize >= ResSize || ResSize % SrcSize)
25144     return SDValue();
25145
25146   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
25147   // The number of u's between each two values depends on the ratio between
25148   // the source and dest type.
25149   unsigned ZextRatio = ResSize / SrcSize;
25150   bool IsZext = true;
25151   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
25152     if (i % ZextRatio) {
25153       if (Shuffle->getMaskElt(i) > 0) {
25154         // Expected undef
25155         IsZext = false;
25156         break;
25157       }
25158     } else {
25159       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
25160         // Expected element number
25161         IsZext = false;
25162         break;
25163       }
25164     }
25165   }
25166
25167   if (!IsZext)
25168     return SDValue();
25169
25170   // Ok, perform the transformation - replace the shuffle with
25171   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
25172   // (instead of undef) where the k elements come from the zero vector.
25173   SmallVector<int, 8> Mask;
25174   unsigned NumElems = SrcType.getVectorNumElements();
25175   for (unsigned i = 0; i < NumElems; ++i)
25176     if (i % ZextRatio)
25177       Mask.push_back(NumElems);
25178     else
25179       Mask.push_back(i / ZextRatio);
25180
25181   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
25182     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
25183   return DAG.getBitcast(N0.getValueType(), NewShuffle);
25184 }
25185
25186 /// If both input operands of a logic op are being cast from floating point
25187 /// types, try to convert this into a floating point logic node to avoid
25188 /// unnecessary moves from SSE to integer registers.
25189 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
25190                                         const X86Subtarget *Subtarget) {
25191   unsigned FPOpcode = ISD::DELETED_NODE;
25192   if (N->getOpcode() == ISD::AND)
25193     FPOpcode = X86ISD::FAND;
25194   else if (N->getOpcode() == ISD::OR)
25195     FPOpcode = X86ISD::FOR;
25196   else if (N->getOpcode() == ISD::XOR)
25197     FPOpcode = X86ISD::FXOR;
25198
25199   assert(FPOpcode != ISD::DELETED_NODE &&
25200          "Unexpected input node for FP logic conversion");
25201
25202   EVT VT = N->getValueType(0);
25203   SDValue N0 = N->getOperand(0);
25204   SDValue N1 = N->getOperand(1);
25205   SDLoc DL(N);
25206   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
25207       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
25208        (Subtarget->hasSSE2() && VT == MVT::i64))) {
25209     SDValue N00 = N0.getOperand(0);
25210     SDValue N10 = N1.getOperand(0);
25211     EVT N00Type = N00.getValueType();
25212     EVT N10Type = N10.getValueType();
25213     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
25214       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
25215       return DAG.getBitcast(VT, FPLogic);
25216     }
25217   }
25218   return SDValue();
25219 }
25220
25221 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
25222                                  TargetLowering::DAGCombinerInfo &DCI,
25223                                  const X86Subtarget *Subtarget) {
25224   if (DCI.isBeforeLegalizeOps())
25225     return SDValue();
25226
25227   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
25228     return Zext;
25229
25230   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25231     return R;
25232
25233   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25234     return FPLogic;
25235
25236   EVT VT = N->getValueType(0);
25237   SDValue N0 = N->getOperand(0);
25238   SDValue N1 = N->getOperand(1);
25239   SDLoc DL(N);
25240
25241   // Create BEXTR instructions
25242   // BEXTR is ((X >> imm) & (2**size-1))
25243   if (VT == MVT::i32 || VT == MVT::i64) {
25244     // Check for BEXTR.
25245     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
25246         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
25247       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
25248       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25249       if (MaskNode && ShiftNode) {
25250         uint64_t Mask = MaskNode->getZExtValue();
25251         uint64_t Shift = ShiftNode->getZExtValue();
25252         if (isMask_64(Mask)) {
25253           uint64_t MaskSize = countPopulation(Mask);
25254           if (Shift + MaskSize <= VT.getSizeInBits())
25255             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
25256                                DAG.getConstant(Shift | (MaskSize << 8), DL,
25257                                                VT));
25258         }
25259       }
25260     } // BEXTR
25261
25262     return SDValue();
25263   }
25264
25265   // Want to form ANDNP nodes:
25266   // 1) In the hopes of then easily combining them with OR and AND nodes
25267   //    to form PBLEND/PSIGN.
25268   // 2) To match ANDN packed intrinsics
25269   if (VT != MVT::v2i64 && VT != MVT::v4i64)
25270     return SDValue();
25271
25272   // Check LHS for vnot
25273   if (N0.getOpcode() == ISD::XOR &&
25274       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
25275       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
25276     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
25277
25278   // Check RHS for vnot
25279   if (N1.getOpcode() == ISD::XOR &&
25280       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
25281       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
25282     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
25283
25284   return SDValue();
25285 }
25286
25287 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
25288                                 TargetLowering::DAGCombinerInfo &DCI,
25289                                 const X86Subtarget *Subtarget) {
25290   if (DCI.isBeforeLegalizeOps())
25291     return SDValue();
25292
25293   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25294     return R;
25295
25296   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25297     return FPLogic;
25298
25299   SDValue N0 = N->getOperand(0);
25300   SDValue N1 = N->getOperand(1);
25301   EVT VT = N->getValueType(0);
25302
25303   // look for psign/blend
25304   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
25305     if (!Subtarget->hasSSSE3() ||
25306         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
25307       return SDValue();
25308
25309     // Canonicalize pandn to RHS
25310     if (N0.getOpcode() == X86ISD::ANDNP)
25311       std::swap(N0, N1);
25312     // or (and (m, y), (pandn m, x))
25313     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
25314       SDValue Mask = N1.getOperand(0);
25315       SDValue X    = N1.getOperand(1);
25316       SDValue Y;
25317       if (N0.getOperand(0) == Mask)
25318         Y = N0.getOperand(1);
25319       if (N0.getOperand(1) == Mask)
25320         Y = N0.getOperand(0);
25321
25322       // Check to see if the mask appeared in both the AND and ANDNP and
25323       if (!Y.getNode())
25324         return SDValue();
25325
25326       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
25327       // Look through mask bitcast.
25328       if (Mask.getOpcode() == ISD::BITCAST)
25329         Mask = Mask.getOperand(0);
25330       if (X.getOpcode() == ISD::BITCAST)
25331         X = X.getOperand(0);
25332       if (Y.getOpcode() == ISD::BITCAST)
25333         Y = Y.getOperand(0);
25334
25335       EVT MaskVT = Mask.getValueType();
25336
25337       // Validate that the Mask operand is a vector sra node.
25338       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
25339       // there is no psrai.b
25340       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
25341       unsigned SraAmt = ~0;
25342       if (Mask.getOpcode() == ISD::SRA) {
25343         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
25344           if (auto *AmtConst = AmtBV->getConstantSplatNode())
25345             SraAmt = AmtConst->getZExtValue();
25346       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
25347         SDValue SraC = Mask.getOperand(1);
25348         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
25349       }
25350       if ((SraAmt + 1) != EltBits)
25351         return SDValue();
25352
25353       SDLoc DL(N);
25354
25355       // Now we know we at least have a plendvb with the mask val.  See if
25356       // we can form a psignb/w/d.
25357       // psign = x.type == y.type == mask.type && y = sub(0, x);
25358       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
25359           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
25360           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
25361         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
25362                "Unsupported VT for PSIGN");
25363         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
25364         return DAG.getBitcast(VT, Mask);
25365       }
25366       // PBLENDVB only available on SSE 4.1
25367       if (!Subtarget->hasSSE41())
25368         return SDValue();
25369
25370       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
25371
25372       X = DAG.getBitcast(BlendVT, X);
25373       Y = DAG.getBitcast(BlendVT, Y);
25374       Mask = DAG.getBitcast(BlendVT, Mask);
25375       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
25376       return DAG.getBitcast(VT, Mask);
25377     }
25378   }
25379
25380   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
25381     return SDValue();
25382
25383   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25384   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25385
25386   // SHLD/SHRD instructions have lower register pressure, but on some
25387   // platforms they have higher latency than the equivalent
25388   // series of shifts/or that would otherwise be generated.
25389   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25390   // have higher latencies and we are not optimizing for size.
25391   if (!OptForSize && Subtarget->isSHLDSlow())
25392     return SDValue();
25393
25394   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25395     std::swap(N0, N1);
25396   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25397     return SDValue();
25398   if (!N0.hasOneUse() || !N1.hasOneUse())
25399     return SDValue();
25400
25401   SDValue ShAmt0 = N0.getOperand(1);
25402   if (ShAmt0.getValueType() != MVT::i8)
25403     return SDValue();
25404   SDValue ShAmt1 = N1.getOperand(1);
25405   if (ShAmt1.getValueType() != MVT::i8)
25406     return SDValue();
25407   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25408     ShAmt0 = ShAmt0.getOperand(0);
25409   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25410     ShAmt1 = ShAmt1.getOperand(0);
25411
25412   SDLoc DL(N);
25413   unsigned Opc = X86ISD::SHLD;
25414   SDValue Op0 = N0.getOperand(0);
25415   SDValue Op1 = N1.getOperand(0);
25416   if (ShAmt0.getOpcode() == ISD::SUB) {
25417     Opc = X86ISD::SHRD;
25418     std::swap(Op0, Op1);
25419     std::swap(ShAmt0, ShAmt1);
25420   }
25421
25422   unsigned Bits = VT.getSizeInBits();
25423   if (ShAmt1.getOpcode() == ISD::SUB) {
25424     SDValue Sum = ShAmt1.getOperand(0);
25425     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25426       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25427       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25428         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25429       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25430         return DAG.getNode(Opc, DL, VT,
25431                            Op0, Op1,
25432                            DAG.getNode(ISD::TRUNCATE, DL,
25433                                        MVT::i8, ShAmt0));
25434     }
25435   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25436     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25437     if (ShAmt0C &&
25438         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25439       return DAG.getNode(Opc, DL, VT,
25440                          N0.getOperand(0), N1.getOperand(0),
25441                          DAG.getNode(ISD::TRUNCATE, DL,
25442                                        MVT::i8, ShAmt0));
25443   }
25444
25445   return SDValue();
25446 }
25447
25448 // Generate NEG and CMOV for integer abs.
25449 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25450   EVT VT = N->getValueType(0);
25451
25452   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25453   // 8-bit integer abs to NEG and CMOV.
25454   if (VT.isInteger() && VT.getSizeInBits() == 8)
25455     return SDValue();
25456
25457   SDValue N0 = N->getOperand(0);
25458   SDValue N1 = N->getOperand(1);
25459   SDLoc DL(N);
25460
25461   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25462   // and change it to SUB and CMOV.
25463   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25464       N0.getOpcode() == ISD::ADD &&
25465       N0.getOperand(1) == N1 &&
25466       N1.getOpcode() == ISD::SRA &&
25467       N1.getOperand(0) == N0.getOperand(0))
25468     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25469       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25470         // Generate SUB & CMOV.
25471         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25472                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25473
25474         SDValue Ops[] = { N0.getOperand(0), Neg,
25475                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25476                           SDValue(Neg.getNode(), 1) };
25477         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25478       }
25479   return SDValue();
25480 }
25481
25482 // Try to turn tests against the signbit in the form of:
25483 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25484 // into:
25485 //   SETGT(X, -1)
25486 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25487   // This is only worth doing if the output type is i8.
25488   if (N->getValueType(0) != MVT::i8)
25489     return SDValue();
25490
25491   SDValue N0 = N->getOperand(0);
25492   SDValue N1 = N->getOperand(1);
25493
25494   // We should be performing an xor against a truncated shift.
25495   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25496     return SDValue();
25497
25498   // Make sure we are performing an xor against one.
25499   if (!isOneConstant(N1))
25500     return SDValue();
25501
25502   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25503   SDValue Shift = N0.getOperand(0);
25504   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25505     return SDValue();
25506
25507   // Make sure we are truncating from one of i16, i32 or i64.
25508   EVT ShiftTy = Shift.getValueType();
25509   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25510     return SDValue();
25511
25512   // Make sure the shift amount extracts the sign bit.
25513   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25514       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25515     return SDValue();
25516
25517   // Create a greater-than comparison against -1.
25518   // N.B. Using SETGE against 0 works but we want a canonical looking
25519   // comparison, using SETGT matches up with what TranslateX86CC.
25520   SDLoc DL(N);
25521   SDValue ShiftOp = Shift.getOperand(0);
25522   EVT ShiftOpTy = ShiftOp.getValueType();
25523   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25524                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25525   return Cond;
25526 }
25527
25528 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25529                                  TargetLowering::DAGCombinerInfo &DCI,
25530                                  const X86Subtarget *Subtarget) {
25531   if (DCI.isBeforeLegalizeOps())
25532     return SDValue();
25533
25534   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25535     return RV;
25536
25537   if (Subtarget->hasCMov())
25538     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25539       return RV;
25540
25541   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25542     return FPLogic;
25543
25544   return SDValue();
25545 }
25546
25547 /// This function detects the AVG pattern between vectors of unsigned i8/i16,
25548 /// which is c = (a + b + 1) / 2, and replace this operation with the efficient
25549 /// X86ISD::AVG instruction.
25550 static SDValue detectAVGPattern(SDValue In, EVT VT, SelectionDAG &DAG,
25551                                 const X86Subtarget *Subtarget, SDLoc DL) {
25552   if (!VT.isVector() || !VT.isSimple())
25553     return SDValue();
25554   EVT InVT = In.getValueType();
25555   unsigned NumElems = VT.getVectorNumElements();
25556
25557   EVT ScalarVT = VT.getVectorElementType();
25558   if (!((ScalarVT == MVT::i8 || ScalarVT == MVT::i16) &&
25559         isPowerOf2_32(NumElems)))
25560     return SDValue();
25561
25562   // InScalarVT is the intermediate type in AVG pattern and it should be greater
25563   // than the original input type (i8/i16).
25564   EVT InScalarVT = InVT.getVectorElementType();
25565   if (InScalarVT.getSizeInBits() <= ScalarVT.getSizeInBits())
25566     return SDValue();
25567
25568   if (Subtarget->hasAVX512()) {
25569     if (VT.getSizeInBits() > 512)
25570       return SDValue();
25571   } else if (Subtarget->hasAVX2()) {
25572     if (VT.getSizeInBits() > 256)
25573       return SDValue();
25574   } else {
25575     if (VT.getSizeInBits() > 128)
25576       return SDValue();
25577   }
25578
25579   // Detect the following pattern:
25580   //
25581   //   %1 = zext <N x i8> %a to <N x i32>
25582   //   %2 = zext <N x i8> %b to <N x i32>
25583   //   %3 = add nuw nsw <N x i32> %1, <i32 1 x N>
25584   //   %4 = add nuw nsw <N x i32> %3, %2
25585   //   %5 = lshr <N x i32> %N, <i32 1 x N>
25586   //   %6 = trunc <N x i32> %5 to <N x i8>
25587   //
25588   // In AVX512, the last instruction can also be a trunc store.
25589
25590   if (In.getOpcode() != ISD::SRL)
25591     return SDValue();
25592
25593   // A lambda checking the given SDValue is a constant vector and each element
25594   // is in the range [Min, Max].
25595   auto IsConstVectorInRange = [](SDValue V, unsigned Min, unsigned Max) {
25596     BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(V);
25597     if (!BV || !BV->isConstant())
25598       return false;
25599     for (unsigned i = 0, e = V.getNumOperands(); i < e; i++) {
25600       ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(i));
25601       if (!C)
25602         return false;
25603       uint64_t Val = C->getZExtValue();
25604       if (Val < Min || Val > Max)
25605         return false;
25606     }
25607     return true;
25608   };
25609
25610   // Check if each element of the vector is left-shifted by one.
25611   auto LHS = In.getOperand(0);
25612   auto RHS = In.getOperand(1);
25613   if (!IsConstVectorInRange(RHS, 1, 1))
25614     return SDValue();
25615   if (LHS.getOpcode() != ISD::ADD)
25616     return SDValue();
25617
25618   // Detect a pattern of a + b + 1 where the order doesn't matter.
25619   SDValue Operands[3];
25620   Operands[0] = LHS.getOperand(0);
25621   Operands[1] = LHS.getOperand(1);
25622
25623   // Take care of the case when one of the operands is a constant vector whose
25624   // element is in the range [1, 256].
25625   if (IsConstVectorInRange(Operands[1], 1, ScalarVT == MVT::i8 ? 256 : 65536) &&
25626       Operands[0].getOpcode() == ISD::ZERO_EXTEND &&
25627       Operands[0].getOperand(0).getValueType() == VT) {
25628     // The pattern is detected. Subtract one from the constant vector, then
25629     // demote it and emit X86ISD::AVG instruction.
25630     SDValue One = DAG.getConstant(1, DL, InScalarVT);
25631     SDValue Ones = DAG.getNode(ISD::BUILD_VECTOR, DL, InVT,
25632                                SmallVector<SDValue, 8>(NumElems, One));
25633     Operands[1] = DAG.getNode(ISD::SUB, DL, InVT, Operands[1], Ones);
25634     Operands[1] = DAG.getNode(ISD::TRUNCATE, DL, VT, Operands[1]);
25635     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25636                        Operands[1]);
25637   }
25638
25639   if (Operands[0].getOpcode() == ISD::ADD)
25640     std::swap(Operands[0], Operands[1]);
25641   else if (Operands[1].getOpcode() != ISD::ADD)
25642     return SDValue();
25643   Operands[2] = Operands[1].getOperand(0);
25644   Operands[1] = Operands[1].getOperand(1);
25645
25646   // Now we have three operands of two additions. Check that one of them is a
25647   // constant vector with ones, and the other two are promoted from i8/i16.
25648   for (int i = 0; i < 3; ++i) {
25649     if (!IsConstVectorInRange(Operands[i], 1, 1))
25650       continue;
25651     std::swap(Operands[i], Operands[2]);
25652
25653     // Check if Operands[0] and Operands[1] are results of type promotion.
25654     for (int j = 0; j < 2; ++j)
25655       if (Operands[j].getOpcode() != ISD::ZERO_EXTEND ||
25656           Operands[j].getOperand(0).getValueType() != VT)
25657         return SDValue();
25658
25659     // The pattern is detected, emit X86ISD::AVG instruction.
25660     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25661                        Operands[1].getOperand(0));
25662   }
25663
25664   return SDValue();
25665 }
25666
25667 static SDValue PerformTRUNCATECombine(SDNode *N, SelectionDAG &DAG,
25668                                       const X86Subtarget *Subtarget) {
25669   return detectAVGPattern(N->getOperand(0), N->getValueType(0), DAG, Subtarget,
25670                           SDLoc(N));
25671 }
25672
25673 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25674 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25675                                   TargetLowering::DAGCombinerInfo &DCI,
25676                                   const X86Subtarget *Subtarget) {
25677   LoadSDNode *Ld = cast<LoadSDNode>(N);
25678   EVT RegVT = Ld->getValueType(0);
25679   EVT MemVT = Ld->getMemoryVT();
25680   SDLoc dl(Ld);
25681   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25682
25683   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25684   // into two 16-byte operations.
25685   ISD::LoadExtType Ext = Ld->getExtensionType();
25686   bool Fast;
25687   unsigned AddressSpace = Ld->getAddressSpace();
25688   unsigned Alignment = Ld->getAlignment();
25689   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25690       Ext == ISD::NON_EXTLOAD &&
25691       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25692                              AddressSpace, Alignment, &Fast) && !Fast) {
25693     unsigned NumElems = RegVT.getVectorNumElements();
25694     if (NumElems < 2)
25695       return SDValue();
25696
25697     SDValue Ptr = Ld->getBasePtr();
25698     SDValue Increment =
25699         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25700
25701     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25702                                   NumElems/2);
25703     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25704                                 Ld->getPointerInfo(), Ld->isVolatile(),
25705                                 Ld->isNonTemporal(), Ld->isInvariant(),
25706                                 Alignment);
25707     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25708     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25709                                 Ld->getPointerInfo(), Ld->isVolatile(),
25710                                 Ld->isNonTemporal(), Ld->isInvariant(),
25711                                 std::min(16U, Alignment));
25712     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25713                              Load1.getValue(1),
25714                              Load2.getValue(1));
25715
25716     SDValue NewVec = DAG.getUNDEF(RegVT);
25717     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25718     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25719     return DCI.CombineTo(N, NewVec, TF, true);
25720   }
25721
25722   return SDValue();
25723 }
25724
25725 /// PerformMLOADCombine - Resolve extending loads
25726 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25727                                    TargetLowering::DAGCombinerInfo &DCI,
25728                                    const X86Subtarget *Subtarget) {
25729   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25730   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25731     return SDValue();
25732
25733   EVT VT = Mld->getValueType(0);
25734   unsigned NumElems = VT.getVectorNumElements();
25735   EVT LdVT = Mld->getMemoryVT();
25736   SDLoc dl(Mld);
25737
25738   assert(LdVT != VT && "Cannot extend to the same type");
25739   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25740   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25741   // From, To sizes and ElemCount must be pow of two
25742   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25743     "Unexpected size for extending masked load");
25744
25745   unsigned SizeRatio  = ToSz / FromSz;
25746   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25747
25748   // Create a type on which we perform the shuffle
25749   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25750           LdVT.getScalarType(), NumElems*SizeRatio);
25751   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25752
25753   // Convert Src0 value
25754   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25755   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25756     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25757     for (unsigned i = 0; i != NumElems; ++i)
25758       ShuffleVec[i] = i * SizeRatio;
25759
25760     // Can't shuffle using an illegal type.
25761     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25762            "WideVecVT should be legal");
25763     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25764                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25765   }
25766   // Prepare the new mask
25767   SDValue NewMask;
25768   SDValue Mask = Mld->getMask();
25769   if (Mask.getValueType() == VT) {
25770     // Mask and original value have the same type
25771     NewMask = DAG.getBitcast(WideVecVT, Mask);
25772     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25773     for (unsigned i = 0; i != NumElems; ++i)
25774       ShuffleVec[i] = i * SizeRatio;
25775     for (unsigned i = NumElems; i != NumElems * SizeRatio; ++i)
25776       ShuffleVec[i] = NumElems * SizeRatio;
25777     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25778                                    DAG.getConstant(0, dl, WideVecVT),
25779                                    &ShuffleVec[0]);
25780   }
25781   else {
25782     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25783     unsigned WidenNumElts = NumElems*SizeRatio;
25784     unsigned MaskNumElts = VT.getVectorNumElements();
25785     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25786                                      WidenNumElts);
25787
25788     unsigned NumConcat = WidenNumElts / MaskNumElts;
25789     SmallVector<SDValue, 16> Ops(NumConcat);
25790     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25791     Ops[0] = Mask;
25792     for (unsigned i = 1; i != NumConcat; ++i)
25793       Ops[i] = ZeroVal;
25794
25795     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25796   }
25797
25798   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25799                                      Mld->getBasePtr(), NewMask, WideSrc0,
25800                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25801                                      ISD::NON_EXTLOAD);
25802   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25803   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25804 }
25805 /// PerformMSTORECombine - Resolve truncating stores
25806 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25807                                     const X86Subtarget *Subtarget) {
25808   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25809   if (!Mst->isTruncatingStore())
25810     return SDValue();
25811
25812   EVT VT = Mst->getValue().getValueType();
25813   unsigned NumElems = VT.getVectorNumElements();
25814   EVT StVT = Mst->getMemoryVT();
25815   SDLoc dl(Mst);
25816
25817   assert(StVT != VT && "Cannot truncate to the same type");
25818   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25819   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25820
25821   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25822
25823   // The truncating store is legal in some cases. For example
25824   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25825   // are designated for truncate store.
25826   // In this case we don't need any further transformations.
25827   if (TLI.isTruncStoreLegal(VT, StVT))
25828     return SDValue();
25829
25830   // From, To sizes and ElemCount must be pow of two
25831   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25832     "Unexpected size for truncating masked store");
25833   // We are going to use the original vector elt for storing.
25834   // Accumulated smaller vector elements must be a multiple of the store size.
25835   assert (((NumElems * FromSz) % ToSz) == 0 &&
25836           "Unexpected ratio for truncating masked store");
25837
25838   unsigned SizeRatio  = FromSz / ToSz;
25839   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25840
25841   // Create a type on which we perform the shuffle
25842   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25843           StVT.getScalarType(), NumElems*SizeRatio);
25844
25845   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25846
25847   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25848   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25849   for (unsigned i = 0; i != NumElems; ++i)
25850     ShuffleVec[i] = i * SizeRatio;
25851
25852   // Can't shuffle using an illegal type.
25853   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25854          "WideVecVT should be legal");
25855
25856   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25857                                               DAG.getUNDEF(WideVecVT),
25858                                               &ShuffleVec[0]);
25859
25860   SDValue NewMask;
25861   SDValue Mask = Mst->getMask();
25862   if (Mask.getValueType() == VT) {
25863     // Mask and original value have the same type
25864     NewMask = DAG.getBitcast(WideVecVT, Mask);
25865     for (unsigned i = 0; i != NumElems; ++i)
25866       ShuffleVec[i] = i * SizeRatio;
25867     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25868       ShuffleVec[i] = NumElems*SizeRatio;
25869     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25870                                    DAG.getConstant(0, dl, WideVecVT),
25871                                    &ShuffleVec[0]);
25872   }
25873   else {
25874     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25875     unsigned WidenNumElts = NumElems*SizeRatio;
25876     unsigned MaskNumElts = VT.getVectorNumElements();
25877     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25878                                      WidenNumElts);
25879
25880     unsigned NumConcat = WidenNumElts / MaskNumElts;
25881     SmallVector<SDValue, 16> Ops(NumConcat);
25882     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25883     Ops[0] = Mask;
25884     for (unsigned i = 1; i != NumConcat; ++i)
25885       Ops[i] = ZeroVal;
25886
25887     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25888   }
25889
25890   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal,
25891                             Mst->getBasePtr(), NewMask, StVT,
25892                             Mst->getMemOperand(), false);
25893 }
25894 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25895 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25896                                    const X86Subtarget *Subtarget) {
25897   StoreSDNode *St = cast<StoreSDNode>(N);
25898   EVT VT = St->getValue().getValueType();
25899   EVT StVT = St->getMemoryVT();
25900   SDLoc dl(St);
25901   SDValue StoredVal = St->getOperand(1);
25902   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25903
25904   // If we are saving a concatenation of two XMM registers and 32-byte stores
25905   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25906   bool Fast;
25907   unsigned AddressSpace = St->getAddressSpace();
25908   unsigned Alignment = St->getAlignment();
25909   if (VT.is256BitVector() && StVT == VT &&
25910       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25911                              AddressSpace, Alignment, &Fast) && !Fast) {
25912     unsigned NumElems = VT.getVectorNumElements();
25913     if (NumElems < 2)
25914       return SDValue();
25915
25916     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25917     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25918
25919     SDValue Stride =
25920         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25921     SDValue Ptr0 = St->getBasePtr();
25922     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25923
25924     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25925                                 St->getPointerInfo(), St->isVolatile(),
25926                                 St->isNonTemporal(), Alignment);
25927     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25928                                 St->getPointerInfo(), St->isVolatile(),
25929                                 St->isNonTemporal(),
25930                                 std::min(16U, Alignment));
25931     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25932   }
25933
25934   // Optimize trunc store (of multiple scalars) to shuffle and store.
25935   // First, pack all of the elements in one place. Next, store to memory
25936   // in fewer chunks.
25937   if (St->isTruncatingStore() && VT.isVector()) {
25938     // Check if we can detect an AVG pattern from the truncation. If yes,
25939     // replace the trunc store by a normal store with the result of X86ISD::AVG
25940     // instruction.
25941     SDValue Avg =
25942         detectAVGPattern(St->getValue(), St->getMemoryVT(), DAG, Subtarget, dl);
25943     if (Avg.getNode())
25944       return DAG.getStore(St->getChain(), dl, Avg, St->getBasePtr(),
25945                           St->getPointerInfo(), St->isVolatile(),
25946                           St->isNonTemporal(), St->getAlignment());
25947
25948     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25949     unsigned NumElems = VT.getVectorNumElements();
25950     assert(StVT != VT && "Cannot truncate to the same type");
25951     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25952     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25953
25954     // The truncating store is legal in some cases. For example
25955     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25956     // are designated for truncate store.
25957     // In this case we don't need any further transformations.
25958     if (TLI.isTruncStoreLegal(VT, StVT))
25959       return SDValue();
25960
25961     // From, To sizes and ElemCount must be pow of two
25962     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25963     // We are going to use the original vector elt for storing.
25964     // Accumulated smaller vector elements must be a multiple of the store size.
25965     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25966
25967     unsigned SizeRatio  = FromSz / ToSz;
25968
25969     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25970
25971     // Create a type on which we perform the shuffle
25972     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25973             StVT.getScalarType(), NumElems*SizeRatio);
25974
25975     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25976
25977     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25978     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25979     for (unsigned i = 0; i != NumElems; ++i)
25980       ShuffleVec[i] = i * SizeRatio;
25981
25982     // Can't shuffle using an illegal type.
25983     if (!TLI.isTypeLegal(WideVecVT))
25984       return SDValue();
25985
25986     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25987                                          DAG.getUNDEF(WideVecVT),
25988                                          &ShuffleVec[0]);
25989     // At this point all of the data is stored at the bottom of the
25990     // register. We now need to save it to mem.
25991
25992     // Find the largest store unit
25993     MVT StoreType = MVT::i8;
25994     for (MVT Tp : MVT::integer_valuetypes()) {
25995       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25996         StoreType = Tp;
25997     }
25998
25999     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
26000     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
26001         (64 <= NumElems * ToSz))
26002       StoreType = MVT::f64;
26003
26004     // Bitcast the original vector into a vector of store-size units
26005     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
26006             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
26007     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
26008     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
26009     SmallVector<SDValue, 8> Chains;
26010     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
26011                                         TLI.getPointerTy(DAG.getDataLayout()));
26012     SDValue Ptr = St->getBasePtr();
26013
26014     // Perform one or more big stores into memory.
26015     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
26016       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
26017                                    StoreType, ShuffWide,
26018                                    DAG.getIntPtrConstant(i, dl));
26019       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
26020                                 St->getPointerInfo(), St->isVolatile(),
26021                                 St->isNonTemporal(), St->getAlignment());
26022       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
26023       Chains.push_back(Ch);
26024     }
26025
26026     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
26027   }
26028
26029   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
26030   // the FP state in cases where an emms may be missing.
26031   // A preferable solution to the general problem is to figure out the right
26032   // places to insert EMMS.  This qualifies as a quick hack.
26033
26034   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
26035   if (VT.getSizeInBits() != 64)
26036     return SDValue();
26037
26038   const Function *F = DAG.getMachineFunction().getFunction();
26039   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
26040   bool F64IsLegal =
26041       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
26042   if ((VT.isVector() ||
26043        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
26044       isa<LoadSDNode>(St->getValue()) &&
26045       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
26046       St->getChain().hasOneUse() && !St->isVolatile()) {
26047     SDNode* LdVal = St->getValue().getNode();
26048     LoadSDNode *Ld = nullptr;
26049     int TokenFactorIndex = -1;
26050     SmallVector<SDValue, 8> Ops;
26051     SDNode* ChainVal = St->getChain().getNode();
26052     // Must be a store of a load.  We currently handle two cases:  the load
26053     // is a direct child, and it's under an intervening TokenFactor.  It is
26054     // possible to dig deeper under nested TokenFactors.
26055     if (ChainVal == LdVal)
26056       Ld = cast<LoadSDNode>(St->getChain());
26057     else if (St->getValue().hasOneUse() &&
26058              ChainVal->getOpcode() == ISD::TokenFactor) {
26059       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
26060         if (ChainVal->getOperand(i).getNode() == LdVal) {
26061           TokenFactorIndex = i;
26062           Ld = cast<LoadSDNode>(St->getValue());
26063         } else
26064           Ops.push_back(ChainVal->getOperand(i));
26065       }
26066     }
26067
26068     if (!Ld || !ISD::isNormalLoad(Ld))
26069       return SDValue();
26070
26071     // If this is not the MMX case, i.e. we are just turning i64 load/store
26072     // into f64 load/store, avoid the transformation if there are multiple
26073     // uses of the loaded value.
26074     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
26075       return SDValue();
26076
26077     SDLoc LdDL(Ld);
26078     SDLoc StDL(N);
26079     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
26080     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
26081     // pair instead.
26082     if (Subtarget->is64Bit() || F64IsLegal) {
26083       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
26084       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
26085                                   Ld->getPointerInfo(), Ld->isVolatile(),
26086                                   Ld->isNonTemporal(), Ld->isInvariant(),
26087                                   Ld->getAlignment());
26088       SDValue NewChain = NewLd.getValue(1);
26089       if (TokenFactorIndex != -1) {
26090         Ops.push_back(NewChain);
26091         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26092       }
26093       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
26094                           St->getPointerInfo(),
26095                           St->isVolatile(), St->isNonTemporal(),
26096                           St->getAlignment());
26097     }
26098
26099     // Otherwise, lower to two pairs of 32-bit loads / stores.
26100     SDValue LoAddr = Ld->getBasePtr();
26101     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
26102                                  DAG.getConstant(4, LdDL, MVT::i32));
26103
26104     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
26105                                Ld->getPointerInfo(),
26106                                Ld->isVolatile(), Ld->isNonTemporal(),
26107                                Ld->isInvariant(), Ld->getAlignment());
26108     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
26109                                Ld->getPointerInfo().getWithOffset(4),
26110                                Ld->isVolatile(), Ld->isNonTemporal(),
26111                                Ld->isInvariant(),
26112                                MinAlign(Ld->getAlignment(), 4));
26113
26114     SDValue NewChain = LoLd.getValue(1);
26115     if (TokenFactorIndex != -1) {
26116       Ops.push_back(LoLd);
26117       Ops.push_back(HiLd);
26118       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26119     }
26120
26121     LoAddr = St->getBasePtr();
26122     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
26123                          DAG.getConstant(4, StDL, MVT::i32));
26124
26125     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
26126                                 St->getPointerInfo(),
26127                                 St->isVolatile(), St->isNonTemporal(),
26128                                 St->getAlignment());
26129     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
26130                                 St->getPointerInfo().getWithOffset(4),
26131                                 St->isVolatile(),
26132                                 St->isNonTemporal(),
26133                                 MinAlign(St->getAlignment(), 4));
26134     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
26135   }
26136
26137   // This is similar to the above case, but here we handle a scalar 64-bit
26138   // integer store that is extracted from a vector on a 32-bit target.
26139   // If we have SSE2, then we can treat it like a floating-point double
26140   // to get past legalization. The execution dependencies fixup pass will
26141   // choose the optimal machine instruction for the store if this really is
26142   // an integer or v2f32 rather than an f64.
26143   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
26144       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
26145     SDValue OldExtract = St->getOperand(1);
26146     SDValue ExtOp0 = OldExtract.getOperand(0);
26147     unsigned VecSize = ExtOp0.getValueSizeInBits();
26148     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
26149     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
26150     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
26151                                      BitCast, OldExtract.getOperand(1));
26152     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
26153                         St->getPointerInfo(), St->isVolatile(),
26154                         St->isNonTemporal(), St->getAlignment());
26155   }
26156
26157   return SDValue();
26158 }
26159
26160 /// Return 'true' if this vector operation is "horizontal"
26161 /// and return the operands for the horizontal operation in LHS and RHS.  A
26162 /// horizontal operation performs the binary operation on successive elements
26163 /// of its first operand, then on successive elements of its second operand,
26164 /// returning the resulting values in a vector.  For example, if
26165 ///   A = < float a0, float a1, float a2, float a3 >
26166 /// and
26167 ///   B = < float b0, float b1, float b2, float b3 >
26168 /// then the result of doing a horizontal operation on A and B is
26169 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
26170 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
26171 /// A horizontal-op B, for some already available A and B, and if so then LHS is
26172 /// set to A, RHS to B, and the routine returns 'true'.
26173 /// Note that the binary operation should have the property that if one of the
26174 /// operands is UNDEF then the result is UNDEF.
26175 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
26176   // Look for the following pattern: if
26177   //   A = < float a0, float a1, float a2, float a3 >
26178   //   B = < float b0, float b1, float b2, float b3 >
26179   // and
26180   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
26181   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
26182   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
26183   // which is A horizontal-op B.
26184
26185   // At least one of the operands should be a vector shuffle.
26186   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
26187       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
26188     return false;
26189
26190   MVT VT = LHS.getSimpleValueType();
26191
26192   assert((VT.is128BitVector() || VT.is256BitVector()) &&
26193          "Unsupported vector type for horizontal add/sub");
26194
26195   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
26196   // operate independently on 128-bit lanes.
26197   unsigned NumElts = VT.getVectorNumElements();
26198   unsigned NumLanes = VT.getSizeInBits()/128;
26199   unsigned NumLaneElts = NumElts / NumLanes;
26200   assert((NumLaneElts % 2 == 0) &&
26201          "Vector type should have an even number of elements in each lane");
26202   unsigned HalfLaneElts = NumLaneElts/2;
26203
26204   // View LHS in the form
26205   //   LHS = VECTOR_SHUFFLE A, B, LMask
26206   // If LHS is not a shuffle then pretend it is the shuffle
26207   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
26208   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
26209   // type VT.
26210   SDValue A, B;
26211   SmallVector<int, 16> LMask(NumElts);
26212   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26213     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
26214       A = LHS.getOperand(0);
26215     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
26216       B = LHS.getOperand(1);
26217     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
26218     std::copy(Mask.begin(), Mask.end(), LMask.begin());
26219   } else {
26220     if (LHS.getOpcode() != ISD::UNDEF)
26221       A = LHS;
26222     for (unsigned i = 0; i != NumElts; ++i)
26223       LMask[i] = i;
26224   }
26225
26226   // Likewise, view RHS in the form
26227   //   RHS = VECTOR_SHUFFLE C, D, RMask
26228   SDValue C, D;
26229   SmallVector<int, 16> RMask(NumElts);
26230   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26231     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
26232       C = RHS.getOperand(0);
26233     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
26234       D = RHS.getOperand(1);
26235     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
26236     std::copy(Mask.begin(), Mask.end(), RMask.begin());
26237   } else {
26238     if (RHS.getOpcode() != ISD::UNDEF)
26239       C = RHS;
26240     for (unsigned i = 0; i != NumElts; ++i)
26241       RMask[i] = i;
26242   }
26243
26244   // Check that the shuffles are both shuffling the same vectors.
26245   if (!(A == C && B == D) && !(A == D && B == C))
26246     return false;
26247
26248   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
26249   if (!A.getNode() && !B.getNode())
26250     return false;
26251
26252   // If A and B occur in reverse order in RHS, then "swap" them (which means
26253   // rewriting the mask).
26254   if (A != C)
26255     ShuffleVectorSDNode::commuteMask(RMask);
26256
26257   // At this point LHS and RHS are equivalent to
26258   //   LHS = VECTOR_SHUFFLE A, B, LMask
26259   //   RHS = VECTOR_SHUFFLE A, B, RMask
26260   // Check that the masks correspond to performing a horizontal operation.
26261   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
26262     for (unsigned i = 0; i != NumLaneElts; ++i) {
26263       int LIdx = LMask[i+l], RIdx = RMask[i+l];
26264
26265       // Ignore any UNDEF components.
26266       if (LIdx < 0 || RIdx < 0 ||
26267           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
26268           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
26269         continue;
26270
26271       // Check that successive elements are being operated on.  If not, this is
26272       // not a horizontal operation.
26273       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
26274       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
26275       if (!(LIdx == Index && RIdx == Index + 1) &&
26276           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
26277         return false;
26278     }
26279   }
26280
26281   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
26282   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
26283   return true;
26284 }
26285
26286 /// Do target-specific dag combines on floating point adds.
26287 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
26288                                   const X86Subtarget *Subtarget) {
26289   EVT VT = N->getValueType(0);
26290   SDValue LHS = N->getOperand(0);
26291   SDValue RHS = N->getOperand(1);
26292
26293   // Try to synthesize horizontal adds from adds of shuffles.
26294   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26295        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26296       isHorizontalBinOp(LHS, RHS, true))
26297     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
26298   return SDValue();
26299 }
26300
26301 /// Do target-specific dag combines on floating point subs.
26302 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
26303                                   const X86Subtarget *Subtarget) {
26304   EVT VT = N->getValueType(0);
26305   SDValue LHS = N->getOperand(0);
26306   SDValue RHS = N->getOperand(1);
26307
26308   // Try to synthesize horizontal subs from subs of shuffles.
26309   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26310        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26311       isHorizontalBinOp(LHS, RHS, false))
26312     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
26313   return SDValue();
26314 }
26315
26316 /// Do target-specific dag combines on floating point negations.
26317 static SDValue PerformFNEGCombine(SDNode *N, SelectionDAG &DAG,
26318                                   const X86Subtarget *Subtarget) {
26319   EVT VT = N->getValueType(0);
26320   EVT SVT = VT.getScalarType();
26321   SDValue Arg = N->getOperand(0);
26322   SDLoc DL(N);
26323
26324   // Let legalize expand this if it isn't a legal type yet.
26325   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26326     return SDValue();
26327
26328   // If we're negating a FMUL node on a target with FMA, then we can avoid the
26329   // use of a constant by performing (-0 - A*B) instead.
26330   // FIXME: Check rounding control flags as well once it becomes available.
26331   if (Arg.getOpcode() == ISD::FMUL && (SVT == MVT::f32 || SVT == MVT::f64) &&
26332       Arg->getFlags()->hasNoSignedZeros() && Subtarget->hasAnyFMA()) {
26333     SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
26334     return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26335                        Arg.getOperand(1), Zero);
26336   }
26337
26338   // If we're negating a FMA node, then we can adjust the
26339   // instruction to include the extra negation.
26340   if (Arg.hasOneUse()) {
26341     switch (Arg.getOpcode()) {
26342     case X86ISD::FMADD:
26343       return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26344                          Arg.getOperand(1), Arg.getOperand(2));
26345     case X86ISD::FMSUB:
26346       return DAG.getNode(X86ISD::FNMADD, DL, VT, Arg.getOperand(0),
26347                          Arg.getOperand(1), Arg.getOperand(2));
26348     case X86ISD::FNMADD:
26349       return DAG.getNode(X86ISD::FMSUB, DL, VT, Arg.getOperand(0),
26350                          Arg.getOperand(1), Arg.getOperand(2));
26351     case X86ISD::FNMSUB:
26352       return DAG.getNode(X86ISD::FMADD, DL, VT, Arg.getOperand(0),
26353                          Arg.getOperand(1), Arg.getOperand(2));
26354     }
26355   }
26356   return SDValue();
26357 }
26358
26359 static SDValue lowerX86FPLogicOp(SDNode *N, SelectionDAG &DAG,
26360                               const X86Subtarget *Subtarget) {
26361   EVT VT = N->getValueType(0);
26362   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
26363     // VXORPS, VORPS, VANDPS, VANDNPS are supported only under DQ extention.
26364     // These logic operations may be executed in the integer domain.
26365     SDLoc dl(N);
26366     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
26367     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
26368
26369     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
26370     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
26371     unsigned IntOpcode = 0;
26372     switch (N->getOpcode()) {
26373       default: llvm_unreachable("Unexpected FP logic op");
26374       case X86ISD::FOR: IntOpcode = ISD::OR; break;
26375       case X86ISD::FXOR: IntOpcode = ISD::XOR; break;
26376       case X86ISD::FAND: IntOpcode = ISD::AND; break;
26377       case X86ISD::FANDN: IntOpcode = X86ISD::ANDNP; break;
26378     }
26379     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
26380     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
26381   }
26382   return SDValue();
26383 }
26384 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
26385 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
26386                                  const X86Subtarget *Subtarget) {
26387   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
26388
26389   // F[X]OR(0.0, x) -> x
26390   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26391     if (C->getValueAPF().isPosZero())
26392       return N->getOperand(1);
26393
26394   // F[X]OR(x, 0.0) -> x
26395   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26396     if (C->getValueAPF().isPosZero())
26397       return N->getOperand(0);
26398
26399   return lowerX86FPLogicOp(N, DAG, Subtarget);
26400 }
26401
26402 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
26403 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
26404   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
26405
26406   // Only perform optimizations if UnsafeMath is used.
26407   if (!DAG.getTarget().Options.UnsafeFPMath)
26408     return SDValue();
26409
26410   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
26411   // into FMINC and FMAXC, which are Commutative operations.
26412   unsigned NewOp = 0;
26413   switch (N->getOpcode()) {
26414     default: llvm_unreachable("unknown opcode");
26415     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
26416     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
26417   }
26418
26419   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
26420                      N->getOperand(0), N->getOperand(1));
26421 }
26422
26423 /// Do target-specific dag combines on X86ISD::FAND nodes.
26424 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG,
26425                                   const X86Subtarget *Subtarget) {
26426   // FAND(0.0, x) -> 0.0
26427   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26428     if (C->getValueAPF().isPosZero())
26429       return N->getOperand(0);
26430
26431   // FAND(x, 0.0) -> 0.0
26432   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26433     if (C->getValueAPF().isPosZero())
26434       return N->getOperand(1);
26435
26436   return lowerX86FPLogicOp(N, DAG, Subtarget);
26437 }
26438
26439 /// Do target-specific dag combines on X86ISD::FANDN nodes
26440 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG,
26441                                    const X86Subtarget *Subtarget) {
26442   // FANDN(0.0, x) -> x
26443   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26444     if (C->getValueAPF().isPosZero())
26445       return N->getOperand(1);
26446
26447   // FANDN(x, 0.0) -> 0.0
26448   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26449     if (C->getValueAPF().isPosZero())
26450       return N->getOperand(1);
26451
26452   return lowerX86FPLogicOp(N, DAG, Subtarget);
26453 }
26454
26455 static SDValue PerformBTCombine(SDNode *N,
26456                                 SelectionDAG &DAG,
26457                                 TargetLowering::DAGCombinerInfo &DCI) {
26458   // BT ignores high bits in the bit index operand.
26459   SDValue Op1 = N->getOperand(1);
26460   if (Op1.hasOneUse()) {
26461     unsigned BitWidth = Op1.getValueSizeInBits();
26462     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
26463     APInt KnownZero, KnownOne;
26464     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
26465                                           !DCI.isBeforeLegalizeOps());
26466     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26467     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
26468         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
26469       DCI.CommitTargetLoweringOpt(TLO);
26470   }
26471   return SDValue();
26472 }
26473
26474 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
26475   SDValue Op = N->getOperand(0);
26476   if (Op.getOpcode() == ISD::BITCAST)
26477     Op = Op.getOperand(0);
26478   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
26479   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
26480       VT.getVectorElementType().getSizeInBits() ==
26481       OpVT.getVectorElementType().getSizeInBits()) {
26482     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
26483   }
26484   return SDValue();
26485 }
26486
26487 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
26488                                                const X86Subtarget *Subtarget) {
26489   EVT VT = N->getValueType(0);
26490   if (!VT.isVector())
26491     return SDValue();
26492
26493   SDValue N0 = N->getOperand(0);
26494   SDValue N1 = N->getOperand(1);
26495   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
26496   SDLoc dl(N);
26497
26498   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
26499   // both SSE and AVX2 since there is no sign-extended shift right
26500   // operation on a vector with 64-bit elements.
26501   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
26502   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
26503   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
26504       N0.getOpcode() == ISD::SIGN_EXTEND)) {
26505     SDValue N00 = N0.getOperand(0);
26506
26507     // EXTLOAD has a better solution on AVX2,
26508     // it may be replaced with X86ISD::VSEXT node.
26509     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
26510       if (!ISD::isNormalLoad(N00.getNode()))
26511         return SDValue();
26512
26513     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
26514         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
26515                                   N00, N1);
26516       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
26517     }
26518   }
26519   return SDValue();
26520 }
26521
26522 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
26523 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
26524 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
26525 /// eliminate extend, add, and shift instructions.
26526 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
26527                                        const X86Subtarget *Subtarget) {
26528   // TODO: This should be valid for other integer types.
26529   EVT VT = Sext->getValueType(0);
26530   if (VT != MVT::i64)
26531     return SDValue();
26532
26533   // We need an 'add nsw' feeding into the 'sext'.
26534   SDValue Add = Sext->getOperand(0);
26535   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
26536     return SDValue();
26537
26538   // Having a constant operand to the 'add' ensures that we are not increasing
26539   // the instruction count because the constant is extended for free below.
26540   // A constant operand can also become the displacement field of an LEA.
26541   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
26542   if (!AddOp1)
26543     return SDValue();
26544
26545   // Don't make the 'add' bigger if there's no hope of combining it with some
26546   // other 'add' or 'shl' instruction.
26547   // TODO: It may be profitable to generate simpler LEA instructions in place
26548   // of single 'add' instructions, but the cost model for selecting an LEA
26549   // currently has a high threshold.
26550   bool HasLEAPotential = false;
26551   for (auto *User : Sext->uses()) {
26552     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
26553       HasLEAPotential = true;
26554       break;
26555     }
26556   }
26557   if (!HasLEAPotential)
26558     return SDValue();
26559
26560   // Everything looks good, so pull the 'sext' ahead of the 'add'.
26561   int64_t AddConstant = AddOp1->getSExtValue();
26562   SDValue AddOp0 = Add.getOperand(0);
26563   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
26564   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
26565
26566   // The wider add is guaranteed to not wrap because both operands are
26567   // sign-extended.
26568   SDNodeFlags Flags;
26569   Flags.setNoSignedWrap(true);
26570   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
26571 }
26572
26573 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
26574                                   TargetLowering::DAGCombinerInfo &DCI,
26575                                   const X86Subtarget *Subtarget) {
26576   SDValue N0 = N->getOperand(0);
26577   EVT VT = N->getValueType(0);
26578   EVT SVT = VT.getScalarType();
26579   EVT InVT = N0.getValueType();
26580   EVT InSVT = InVT.getScalarType();
26581   SDLoc DL(N);
26582
26583   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
26584   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
26585   // This exposes the sext to the sdivrem lowering, so that it directly extends
26586   // from AH (which we otherwise need to do contortions to access).
26587   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
26588       InVT == MVT::i8 && VT == MVT::i32) {
26589     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26590     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
26591                             N0.getOperand(0), N0.getOperand(1));
26592     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26593     return R.getValue(1);
26594   }
26595
26596   if (!DCI.isBeforeLegalizeOps()) {
26597     if (InVT == MVT::i1) {
26598       SDValue Zero = DAG.getConstant(0, DL, VT);
26599       SDValue AllOnes =
26600         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26601       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26602     }
26603     return SDValue();
26604   }
26605
26606   if (VT.isVector() && Subtarget->hasSSE2()) {
26607     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26608       EVT InVT = N.getValueType();
26609       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26610                                    Size / InVT.getScalarSizeInBits());
26611       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26612                                     DAG.getUNDEF(InVT));
26613       Opnds[0] = N;
26614       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26615     };
26616
26617     // If target-size is less than 128-bits, extend to a type that would extend
26618     // to 128 bits, extend that and extract the original target vector.
26619     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26620         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26621         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26622       unsigned Scale = 128 / VT.getSizeInBits();
26623       EVT ExVT =
26624           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26625       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26626       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26627       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26628                          DAG.getIntPtrConstant(0, DL));
26629     }
26630
26631     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26632     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26633     if (VT.getSizeInBits() == 128 &&
26634         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26635         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26636       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26637       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26638     }
26639
26640     // On pre-AVX2 targets, split into 128-bit nodes of
26641     // ISD::SIGN_EXTEND_VECTOR_INREG.
26642     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26643         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26644         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26645       unsigned NumVecs = VT.getSizeInBits() / 128;
26646       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26647       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26648       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26649
26650       SmallVector<SDValue, 8> Opnds;
26651       for (unsigned i = 0, Offset = 0; i != NumVecs;
26652            ++i, Offset += NumSubElts) {
26653         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26654                                      DAG.getIntPtrConstant(Offset, DL));
26655         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26656         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26657         Opnds.push_back(SrcVec);
26658       }
26659       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26660     }
26661   }
26662
26663   if (Subtarget->hasAVX() && VT.is256BitVector())
26664     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26665       return R;
26666
26667   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26668     return NewAdd;
26669
26670   return SDValue();
26671 }
26672
26673 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26674                                  const X86Subtarget* Subtarget) {
26675   SDLoc dl(N);
26676   EVT VT = N->getValueType(0);
26677
26678   // Let legalize expand this if it isn't a legal type yet.
26679   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26680     return SDValue();
26681
26682   EVT ScalarVT = VT.getScalarType();
26683   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) || !Subtarget->hasAnyFMA())
26684     return SDValue();
26685
26686   SDValue A = N->getOperand(0);
26687   SDValue B = N->getOperand(1);
26688   SDValue C = N->getOperand(2);
26689
26690   bool NegA = (A.getOpcode() == ISD::FNEG);
26691   bool NegB = (B.getOpcode() == ISD::FNEG);
26692   bool NegC = (C.getOpcode() == ISD::FNEG);
26693
26694   // Negative multiplication when NegA xor NegB
26695   bool NegMul = (NegA != NegB);
26696   if (NegA)
26697     A = A.getOperand(0);
26698   if (NegB)
26699     B = B.getOperand(0);
26700   if (NegC)
26701     C = C.getOperand(0);
26702
26703   unsigned Opcode;
26704   if (!NegMul)
26705     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26706   else
26707     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26708
26709   return DAG.getNode(Opcode, dl, VT, A, B, C);
26710 }
26711
26712 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26713                                   TargetLowering::DAGCombinerInfo &DCI,
26714                                   const X86Subtarget *Subtarget) {
26715   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26716   //           (and (i32 x86isd::setcc_carry), 1)
26717   // This eliminates the zext. This transformation is necessary because
26718   // ISD::SETCC is always legalized to i8.
26719   SDLoc dl(N);
26720   SDValue N0 = N->getOperand(0);
26721   EVT VT = N->getValueType(0);
26722
26723   if (N0.getOpcode() == ISD::AND &&
26724       N0.hasOneUse() &&
26725       N0.getOperand(0).hasOneUse()) {
26726     SDValue N00 = N0.getOperand(0);
26727     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26728       if (!isOneConstant(N0.getOperand(1)))
26729         return SDValue();
26730       return DAG.getNode(ISD::AND, dl, VT,
26731                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26732                                      N00.getOperand(0), N00.getOperand(1)),
26733                          DAG.getConstant(1, dl, VT));
26734     }
26735   }
26736
26737   if (N0.getOpcode() == ISD::TRUNCATE &&
26738       N0.hasOneUse() &&
26739       N0.getOperand(0).hasOneUse()) {
26740     SDValue N00 = N0.getOperand(0);
26741     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26742       return DAG.getNode(ISD::AND, dl, VT,
26743                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26744                                      N00.getOperand(0), N00.getOperand(1)),
26745                          DAG.getConstant(1, dl, VT));
26746     }
26747   }
26748
26749   if (VT.is256BitVector())
26750     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26751       return R;
26752
26753   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26754   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26755   // This exposes the zext to the udivrem lowering, so that it directly extends
26756   // from AH (which we otherwise need to do contortions to access).
26757   if (N0.getOpcode() == ISD::UDIVREM &&
26758       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26759       (VT == MVT::i32 || VT == MVT::i64)) {
26760     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26761     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26762                             N0.getOperand(0), N0.getOperand(1));
26763     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26764     return R.getValue(1);
26765   }
26766
26767   return SDValue();
26768 }
26769
26770 // Optimize x == -y --> x+y == 0
26771 //          x != -y --> x+y != 0
26772 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26773                                       const X86Subtarget* Subtarget) {
26774   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26775   SDValue LHS = N->getOperand(0);
26776   SDValue RHS = N->getOperand(1);
26777   EVT VT = N->getValueType(0);
26778   SDLoc DL(N);
26779
26780   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26781     if (isNullConstant(LHS.getOperand(0)) && LHS.hasOneUse()) {
26782       SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26783                                  LHS.getOperand(1));
26784       return DAG.getSetCC(DL, N->getValueType(0), addV,
26785                           DAG.getConstant(0, DL, addV.getValueType()), CC);
26786     }
26787   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26788     if (isNullConstant(RHS.getOperand(0)) && RHS.hasOneUse()) {
26789       SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26790                                  RHS.getOperand(1));
26791       return DAG.getSetCC(DL, N->getValueType(0), addV,
26792                           DAG.getConstant(0, DL, addV.getValueType()), CC);
26793     }
26794
26795   if (VT.getScalarType() == MVT::i1 &&
26796       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26797     bool IsSEXT0 =
26798         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26799         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26800     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26801
26802     if (!IsSEXT0 || !IsVZero1) {
26803       // Swap the operands and update the condition code.
26804       std::swap(LHS, RHS);
26805       CC = ISD::getSetCCSwappedOperands(CC);
26806
26807       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26808                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26809       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26810     }
26811
26812     if (IsSEXT0 && IsVZero1) {
26813       assert(VT == LHS.getOperand(0).getValueType() &&
26814              "Uexpected operand type");
26815       if (CC == ISD::SETGT)
26816         return DAG.getConstant(0, DL, VT);
26817       if (CC == ISD::SETLE)
26818         return DAG.getConstant(1, DL, VT);
26819       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26820         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26821
26822       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26823              "Unexpected condition code!");
26824       return LHS.getOperand(0);
26825     }
26826   }
26827
26828   return SDValue();
26829 }
26830
26831 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26832   SDValue V0 = N->getOperand(0);
26833   SDValue V1 = N->getOperand(1);
26834   SDLoc DL(N);
26835   EVT VT = N->getValueType(0);
26836
26837   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26838   // operands and changing the mask to 1. This saves us a bunch of
26839   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26840   // x86InstrInfo knows how to commute this back after instruction selection
26841   // if it would help register allocation.
26842
26843   // TODO: If optimizing for size or a processor that doesn't suffer from
26844   // partial register update stalls, this should be transformed into a MOVSD
26845   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26846
26847   if (VT == MVT::v2f64)
26848     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26849       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26850         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26851         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26852       }
26853
26854   return SDValue();
26855 }
26856
26857 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26858 // as "sbb reg,reg", since it can be extended without zext and produces
26859 // an all-ones bit which is more useful than 0/1 in some cases.
26860 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26861                                MVT VT) {
26862   if (VT == MVT::i8)
26863     return DAG.getNode(ISD::AND, DL, VT,
26864                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26865                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26866                                    EFLAGS),
26867                        DAG.getConstant(1, DL, VT));
26868   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26869   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26870                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26871                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26872                                  EFLAGS));
26873 }
26874
26875 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26876 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26877                                    TargetLowering::DAGCombinerInfo &DCI,
26878                                    const X86Subtarget *Subtarget) {
26879   SDLoc DL(N);
26880   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26881   SDValue EFLAGS = N->getOperand(1);
26882
26883   if (CC == X86::COND_A) {
26884     // Try to convert COND_A into COND_B in an attempt to facilitate
26885     // materializing "setb reg".
26886     //
26887     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26888     // cannot take an immediate as its first operand.
26889     //
26890     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26891         EFLAGS.getValueType().isInteger() &&
26892         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26893       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26894                                    EFLAGS.getNode()->getVTList(),
26895                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26896       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26897       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26898     }
26899   }
26900
26901   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26902   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26903   // cases.
26904   if (CC == X86::COND_B)
26905     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26906
26907   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26908     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26909     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26910   }
26911
26912   return SDValue();
26913 }
26914
26915 // Optimize branch condition evaluation.
26916 //
26917 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26918                                     TargetLowering::DAGCombinerInfo &DCI,
26919                                     const X86Subtarget *Subtarget) {
26920   SDLoc DL(N);
26921   SDValue Chain = N->getOperand(0);
26922   SDValue Dest = N->getOperand(1);
26923   SDValue EFLAGS = N->getOperand(3);
26924   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26925
26926   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26927     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26928     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26929                        Flags);
26930   }
26931
26932   return SDValue();
26933 }
26934
26935 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26936                                                          SelectionDAG &DAG) {
26937   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26938   // optimize away operation when it's from a constant.
26939   //
26940   // The general transformation is:
26941   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26942   //       AND(VECTOR_CMP(x,y), constant2)
26943   //    constant2 = UNARYOP(constant)
26944
26945   // Early exit if this isn't a vector operation, the operand of the
26946   // unary operation isn't a bitwise AND, or if the sizes of the operations
26947   // aren't the same.
26948   EVT VT = N->getValueType(0);
26949   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26950       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26951       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26952     return SDValue();
26953
26954   // Now check that the other operand of the AND is a constant. We could
26955   // make the transformation for non-constant splats as well, but it's unclear
26956   // that would be a benefit as it would not eliminate any operations, just
26957   // perform one more step in scalar code before moving to the vector unit.
26958   if (BuildVectorSDNode *BV =
26959           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26960     // Bail out if the vector isn't a constant.
26961     if (!BV->isConstant())
26962       return SDValue();
26963
26964     // Everything checks out. Build up the new and improved node.
26965     SDLoc DL(N);
26966     EVT IntVT = BV->getValueType(0);
26967     // Create a new constant of the appropriate type for the transformed
26968     // DAG.
26969     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26970     // The AND node needs bitcasts to/from an integer vector type around it.
26971     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26972     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26973                                  N->getOperand(0)->getOperand(0), MaskConst);
26974     SDValue Res = DAG.getBitcast(VT, NewAnd);
26975     return Res;
26976   }
26977
26978   return SDValue();
26979 }
26980
26981 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26982                                         const X86Subtarget *Subtarget) {
26983   SDValue Op0 = N->getOperand(0);
26984   EVT VT = N->getValueType(0);
26985   EVT InVT = Op0.getValueType();
26986   EVT InSVT = InVT.getScalarType();
26987   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26988
26989   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26990   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26991   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26992     SDLoc dl(N);
26993     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26994                                  InVT.getVectorNumElements());
26995     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26996
26997     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26998       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26999
27000     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27001   }
27002
27003   return SDValue();
27004 }
27005
27006 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27007                                         const X86Subtarget *Subtarget) {
27008   // First try to optimize away the conversion entirely when it's
27009   // conditionally from a constant. Vectors only.
27010   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
27011     return Res;
27012
27013   // Now move on to more general possibilities.
27014   SDValue Op0 = N->getOperand(0);
27015   EVT VT = N->getValueType(0);
27016   EVT InVT = Op0.getValueType();
27017   EVT InSVT = InVT.getScalarType();
27018
27019   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
27020   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
27021   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27022     SDLoc dl(N);
27023     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27024                                  InVT.getVectorNumElements());
27025     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
27026     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27027   }
27028
27029   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
27030   // a 32-bit target where SSE doesn't support i64->FP operations.
27031   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
27032     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
27033     EVT LdVT = Ld->getValueType(0);
27034
27035     // This transformation is not supported if the result type is f16
27036     if (VT == MVT::f16)
27037       return SDValue();
27038
27039     if (!Ld->isVolatile() && !VT.isVector() &&
27040         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
27041         !Subtarget->is64Bit() && LdVT == MVT::i64) {
27042       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
27043           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
27044       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
27045       return FILDChain;
27046     }
27047   }
27048   return SDValue();
27049 }
27050
27051 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
27052 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
27053                                  X86TargetLowering::DAGCombinerInfo &DCI) {
27054   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
27055   // the result is either zero or one (depending on the input carry bit).
27056   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
27057   if (X86::isZeroNode(N->getOperand(0)) &&
27058       X86::isZeroNode(N->getOperand(1)) &&
27059       // We don't have a good way to replace an EFLAGS use, so only do this when
27060       // dead right now.
27061       SDValue(N, 1).use_empty()) {
27062     SDLoc DL(N);
27063     EVT VT = N->getValueType(0);
27064     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
27065     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
27066                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
27067                                            DAG.getConstant(X86::COND_B, DL,
27068                                                            MVT::i8),
27069                                            N->getOperand(2)),
27070                                DAG.getConstant(1, DL, VT));
27071     return DCI.CombineTo(N, Res1, CarryOut);
27072   }
27073
27074   return SDValue();
27075 }
27076
27077 // fold (add Y, (sete  X, 0)) -> adc  0, Y
27078 //      (add Y, (setne X, 0)) -> sbb -1, Y
27079 //      (sub (sete  X, 0), Y) -> sbb  0, Y
27080 //      (sub (setne X, 0), Y) -> adc -1, Y
27081 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
27082   SDLoc DL(N);
27083
27084   // Look through ZExts.
27085   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
27086   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
27087     return SDValue();
27088
27089   SDValue SetCC = Ext.getOperand(0);
27090   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
27091     return SDValue();
27092
27093   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
27094   if (CC != X86::COND_E && CC != X86::COND_NE)
27095     return SDValue();
27096
27097   SDValue Cmp = SetCC.getOperand(1);
27098   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
27099       !X86::isZeroNode(Cmp.getOperand(1)) ||
27100       !Cmp.getOperand(0).getValueType().isInteger())
27101     return SDValue();
27102
27103   SDValue CmpOp0 = Cmp.getOperand(0);
27104   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
27105                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
27106
27107   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
27108   if (CC == X86::COND_NE)
27109     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
27110                        DL, OtherVal.getValueType(), OtherVal,
27111                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
27112                        NewCmp);
27113   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
27114                      DL, OtherVal.getValueType(), OtherVal,
27115                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
27116 }
27117
27118 /// PerformADDCombine - Do target-specific dag combines on integer adds.
27119 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
27120                                  const X86Subtarget *Subtarget) {
27121   EVT VT = N->getValueType(0);
27122   SDValue Op0 = N->getOperand(0);
27123   SDValue Op1 = N->getOperand(1);
27124
27125   // Try to synthesize horizontal adds from adds of shuffles.
27126   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27127        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27128       isHorizontalBinOp(Op0, Op1, true))
27129     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
27130
27131   return OptimizeConditionalInDecrement(N, DAG);
27132 }
27133
27134 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
27135                                  const X86Subtarget *Subtarget) {
27136   SDValue Op0 = N->getOperand(0);
27137   SDValue Op1 = N->getOperand(1);
27138
27139   // X86 can't encode an immediate LHS of a sub. See if we can push the
27140   // negation into a preceding instruction.
27141   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
27142     // If the RHS of the sub is a XOR with one use and a constant, invert the
27143     // immediate. Then add one to the LHS of the sub so we can turn
27144     // X-Y -> X+~Y+1, saving one register.
27145     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
27146         isa<ConstantSDNode>(Op1.getOperand(1))) {
27147       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
27148       EVT VT = Op0.getValueType();
27149       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
27150                                    Op1.getOperand(0),
27151                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
27152       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
27153                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
27154     }
27155   }
27156
27157   // Try to synthesize horizontal adds from adds of shuffles.
27158   EVT VT = N->getValueType(0);
27159   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27160        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27161       isHorizontalBinOp(Op0, Op1, true))
27162     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
27163
27164   return OptimizeConditionalInDecrement(N, DAG);
27165 }
27166
27167 /// performVZEXTCombine - Performs build vector combines
27168 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
27169                                    TargetLowering::DAGCombinerInfo &DCI,
27170                                    const X86Subtarget *Subtarget) {
27171   SDLoc DL(N);
27172   MVT VT = N->getSimpleValueType(0);
27173   SDValue Op = N->getOperand(0);
27174   MVT OpVT = Op.getSimpleValueType();
27175   MVT OpEltVT = OpVT.getVectorElementType();
27176   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
27177
27178   // (vzext (bitcast (vzext (x)) -> (vzext x)
27179   SDValue V = Op;
27180   while (V.getOpcode() == ISD::BITCAST)
27181     V = V.getOperand(0);
27182
27183   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
27184     MVT InnerVT = V.getSimpleValueType();
27185     MVT InnerEltVT = InnerVT.getVectorElementType();
27186
27187     // If the element sizes match exactly, we can just do one larger vzext. This
27188     // is always an exact type match as vzext operates on integer types.
27189     if (OpEltVT == InnerEltVT) {
27190       assert(OpVT == InnerVT && "Types must match for vzext!");
27191       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
27192     }
27193
27194     // The only other way we can combine them is if only a single element of the
27195     // inner vzext is used in the input to the outer vzext.
27196     if (InnerEltVT.getSizeInBits() < InputBits)
27197       return SDValue();
27198
27199     // In this case, the inner vzext is completely dead because we're going to
27200     // only look at bits inside of the low element. Just do the outer vzext on
27201     // a bitcast of the input to the inner.
27202     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
27203   }
27204
27205   // Check if we can bypass extracting and re-inserting an element of an input
27206   // vector. Essentially:
27207   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
27208   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
27209       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
27210       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
27211     SDValue ExtractedV = V.getOperand(0);
27212     SDValue OrigV = ExtractedV.getOperand(0);
27213     if (isNullConstant(ExtractedV.getOperand(1))) {
27214         MVT OrigVT = OrigV.getSimpleValueType();
27215         // Extract a subvector if necessary...
27216         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
27217           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
27218           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
27219                                     OrigVT.getVectorNumElements() / Ratio);
27220           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
27221                               DAG.getIntPtrConstant(0, DL));
27222         }
27223         Op = DAG.getBitcast(OpVT, OrigV);
27224         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
27225       }
27226   }
27227
27228   return SDValue();
27229 }
27230
27231 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
27232                                              DAGCombinerInfo &DCI) const {
27233   SelectionDAG &DAG = DCI.DAG;
27234   switch (N->getOpcode()) {
27235   default: break;
27236   case ISD::EXTRACT_VECTOR_ELT:
27237     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
27238   case ISD::VSELECT:
27239   case ISD::SELECT:
27240   case X86ISD::SHRUNKBLEND:
27241     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
27242   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
27243   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
27244   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
27245   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
27246   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
27247   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
27248   case ISD::SHL:
27249   case ISD::SRA:
27250   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
27251   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
27252   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
27253   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
27254   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
27255   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
27256   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
27257   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
27258   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
27259   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
27260   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
27261   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
27262   case ISD::FNEG:           return PerformFNEGCombine(N, DAG, Subtarget);
27263   case ISD::TRUNCATE:       return PerformTRUNCATECombine(N, DAG, Subtarget);
27264   case X86ISD::FXOR:
27265   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
27266   case X86ISD::FMIN:
27267   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
27268   case X86ISD::FAND:        return PerformFANDCombine(N, DAG, Subtarget);
27269   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG, Subtarget);
27270   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
27271   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
27272   case ISD::ANY_EXTEND:
27273   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
27274   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
27275   case ISD::SIGN_EXTEND_INREG:
27276     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
27277   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
27278   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
27279   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
27280   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
27281   case X86ISD::SHUFP:       // Handle all target specific shuffles
27282   case X86ISD::PALIGNR:
27283   case X86ISD::UNPCKH:
27284   case X86ISD::UNPCKL:
27285   case X86ISD::MOVHLPS:
27286   case X86ISD::MOVLHPS:
27287   case X86ISD::PSHUFB:
27288   case X86ISD::PSHUFD:
27289   case X86ISD::PSHUFHW:
27290   case X86ISD::PSHUFLW:
27291   case X86ISD::MOVSS:
27292   case X86ISD::MOVSD:
27293   case X86ISD::VPERMILPI:
27294   case X86ISD::VPERM2X128:
27295   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
27296   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
27297   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
27298   }
27299
27300   return SDValue();
27301 }
27302
27303 /// isTypeDesirableForOp - Return true if the target has native support for
27304 /// the specified value type and it is 'desirable' to use the type for the
27305 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
27306 /// instruction encodings are longer and some i16 instructions are slow.
27307 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
27308   if (!isTypeLegal(VT))
27309     return false;
27310   if (VT != MVT::i16)
27311     return true;
27312
27313   switch (Opc) {
27314   default:
27315     return true;
27316   case ISD::LOAD:
27317   case ISD::SIGN_EXTEND:
27318   case ISD::ZERO_EXTEND:
27319   case ISD::ANY_EXTEND:
27320   case ISD::SHL:
27321   case ISD::SRL:
27322   case ISD::SUB:
27323   case ISD::ADD:
27324   case ISD::MUL:
27325   case ISD::AND:
27326   case ISD::OR:
27327   case ISD::XOR:
27328     return false;
27329   }
27330 }
27331
27332 /// IsDesirableToPromoteOp - This method query the target whether it is
27333 /// beneficial for dag combiner to promote the specified node. If true, it
27334 /// should return the desired promotion type by reference.
27335 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
27336   EVT VT = Op.getValueType();
27337   if (VT != MVT::i16)
27338     return false;
27339
27340   bool Promote = false;
27341   bool Commute = false;
27342   switch (Op.getOpcode()) {
27343   default: break;
27344   case ISD::LOAD: {
27345     LoadSDNode *LD = cast<LoadSDNode>(Op);
27346     // If the non-extending load has a single use and it's not live out, then it
27347     // might be folded.
27348     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
27349                                                      Op.hasOneUse()*/) {
27350       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
27351              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
27352         // The only case where we'd want to promote LOAD (rather then it being
27353         // promoted as an operand is when it's only use is liveout.
27354         if (UI->getOpcode() != ISD::CopyToReg)
27355           return false;
27356       }
27357     }
27358     Promote = true;
27359     break;
27360   }
27361   case ISD::SIGN_EXTEND:
27362   case ISD::ZERO_EXTEND:
27363   case ISD::ANY_EXTEND:
27364     Promote = true;
27365     break;
27366   case ISD::SHL:
27367   case ISD::SRL: {
27368     SDValue N0 = Op.getOperand(0);
27369     // Look out for (store (shl (load), x)).
27370     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
27371       return false;
27372     Promote = true;
27373     break;
27374   }
27375   case ISD::ADD:
27376   case ISD::MUL:
27377   case ISD::AND:
27378   case ISD::OR:
27379   case ISD::XOR:
27380     Commute = true;
27381     // fallthrough
27382   case ISD::SUB: {
27383     SDValue N0 = Op.getOperand(0);
27384     SDValue N1 = Op.getOperand(1);
27385     if (!Commute && MayFoldLoad(N1))
27386       return false;
27387     // Avoid disabling potential load folding opportunities.
27388     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
27389       return false;
27390     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
27391       return false;
27392     Promote = true;
27393   }
27394   }
27395
27396   PVT = MVT::i32;
27397   return Promote;
27398 }
27399
27400 //===----------------------------------------------------------------------===//
27401 //                           X86 Inline Assembly Support
27402 //===----------------------------------------------------------------------===//
27403
27404 // Helper to match a string separated by whitespace.
27405 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
27406   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
27407
27408   for (StringRef Piece : Pieces) {
27409     if (!S.startswith(Piece)) // Check if the piece matches.
27410       return false;
27411
27412     S = S.substr(Piece.size());
27413     StringRef::size_type Pos = S.find_first_not_of(" \t");
27414     if (Pos == 0) // We matched a prefix.
27415       return false;
27416
27417     S = S.substr(Pos);
27418   }
27419
27420   return S.empty();
27421 }
27422
27423 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
27424
27425   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
27426     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
27427         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
27428         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
27429
27430       if (AsmPieces.size() == 3)
27431         return true;
27432       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
27433         return true;
27434     }
27435   }
27436   return false;
27437 }
27438
27439 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
27440   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
27441
27442   std::string AsmStr = IA->getAsmString();
27443
27444   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
27445   if (!Ty || Ty->getBitWidth() % 16 != 0)
27446     return false;
27447
27448   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
27449   SmallVector<StringRef, 4> AsmPieces;
27450   SplitString(AsmStr, AsmPieces, ";\n");
27451
27452   switch (AsmPieces.size()) {
27453   default: return false;
27454   case 1:
27455     // FIXME: this should verify that we are targeting a 486 or better.  If not,
27456     // we will turn this bswap into something that will be lowered to logical
27457     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
27458     // lower so don't worry about this.
27459     // bswap $0
27460     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
27461         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
27462         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
27463         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
27464         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
27465         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
27466       // No need to check constraints, nothing other than the equivalent of
27467       // "=r,0" would be valid here.
27468       return IntrinsicLowering::LowerToByteSwap(CI);
27469     }
27470
27471     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
27472     if (CI->getType()->isIntegerTy(16) &&
27473         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27474         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
27475          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
27476       AsmPieces.clear();
27477       StringRef ConstraintsStr = IA->getConstraintString();
27478       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27479       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27480       if (clobbersFlagRegisters(AsmPieces))
27481         return IntrinsicLowering::LowerToByteSwap(CI);
27482     }
27483     break;
27484   case 3:
27485     if (CI->getType()->isIntegerTy(32) &&
27486         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27487         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
27488         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
27489         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
27490       AsmPieces.clear();
27491       StringRef ConstraintsStr = IA->getConstraintString();
27492       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27493       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27494       if (clobbersFlagRegisters(AsmPieces))
27495         return IntrinsicLowering::LowerToByteSwap(CI);
27496     }
27497
27498     if (CI->getType()->isIntegerTy(64)) {
27499       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
27500       if (Constraints.size() >= 2 &&
27501           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
27502           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
27503         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
27504         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
27505             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
27506             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
27507           return IntrinsicLowering::LowerToByteSwap(CI);
27508       }
27509     }
27510     break;
27511   }
27512   return false;
27513 }
27514
27515 /// getConstraintType - Given a constraint letter, return the type of
27516 /// constraint it is for this target.
27517 X86TargetLowering::ConstraintType
27518 X86TargetLowering::getConstraintType(StringRef Constraint) const {
27519   if (Constraint.size() == 1) {
27520     switch (Constraint[0]) {
27521     case 'R':
27522     case 'q':
27523     case 'Q':
27524     case 'f':
27525     case 't':
27526     case 'u':
27527     case 'y':
27528     case 'x':
27529     case 'Y':
27530     case 'l':
27531       return C_RegisterClass;
27532     case 'a':
27533     case 'b':
27534     case 'c':
27535     case 'd':
27536     case 'S':
27537     case 'D':
27538     case 'A':
27539       return C_Register;
27540     case 'I':
27541     case 'J':
27542     case 'K':
27543     case 'L':
27544     case 'M':
27545     case 'N':
27546     case 'G':
27547     case 'C':
27548     case 'e':
27549     case 'Z':
27550       return C_Other;
27551     default:
27552       break;
27553     }
27554   }
27555   return TargetLowering::getConstraintType(Constraint);
27556 }
27557
27558 /// Examine constraint type and operand type and determine a weight value.
27559 /// This object must already have been set up with the operand type
27560 /// and the current alternative constraint selected.
27561 TargetLowering::ConstraintWeight
27562   X86TargetLowering::getSingleConstraintMatchWeight(
27563     AsmOperandInfo &info, const char *constraint) const {
27564   ConstraintWeight weight = CW_Invalid;
27565   Value *CallOperandVal = info.CallOperandVal;
27566     // If we don't have a value, we can't do a match,
27567     // but allow it at the lowest weight.
27568   if (!CallOperandVal)
27569     return CW_Default;
27570   Type *type = CallOperandVal->getType();
27571   // Look at the constraint type.
27572   switch (*constraint) {
27573   default:
27574     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27575   case 'R':
27576   case 'q':
27577   case 'Q':
27578   case 'a':
27579   case 'b':
27580   case 'c':
27581   case 'd':
27582   case 'S':
27583   case 'D':
27584   case 'A':
27585     if (CallOperandVal->getType()->isIntegerTy())
27586       weight = CW_SpecificReg;
27587     break;
27588   case 'f':
27589   case 't':
27590   case 'u':
27591     if (type->isFloatingPointTy())
27592       weight = CW_SpecificReg;
27593     break;
27594   case 'y':
27595     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27596       weight = CW_SpecificReg;
27597     break;
27598   case 'x':
27599   case 'Y':
27600     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27601         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27602       weight = CW_Register;
27603     break;
27604   case 'I':
27605     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27606       if (C->getZExtValue() <= 31)
27607         weight = CW_Constant;
27608     }
27609     break;
27610   case 'J':
27611     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27612       if (C->getZExtValue() <= 63)
27613         weight = CW_Constant;
27614     }
27615     break;
27616   case 'K':
27617     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27618       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27619         weight = CW_Constant;
27620     }
27621     break;
27622   case 'L':
27623     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27624       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27625         weight = CW_Constant;
27626     }
27627     break;
27628   case 'M':
27629     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27630       if (C->getZExtValue() <= 3)
27631         weight = CW_Constant;
27632     }
27633     break;
27634   case 'N':
27635     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27636       if (C->getZExtValue() <= 0xff)
27637         weight = CW_Constant;
27638     }
27639     break;
27640   case 'G':
27641   case 'C':
27642     if (isa<ConstantFP>(CallOperandVal)) {
27643       weight = CW_Constant;
27644     }
27645     break;
27646   case 'e':
27647     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27648       if ((C->getSExtValue() >= -0x80000000LL) &&
27649           (C->getSExtValue() <= 0x7fffffffLL))
27650         weight = CW_Constant;
27651     }
27652     break;
27653   case 'Z':
27654     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27655       if (C->getZExtValue() <= 0xffffffff)
27656         weight = CW_Constant;
27657     }
27658     break;
27659   }
27660   return weight;
27661 }
27662
27663 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27664 /// with another that has more specific requirements based on the type of the
27665 /// corresponding operand.
27666 const char *X86TargetLowering::
27667 LowerXConstraint(EVT ConstraintVT) const {
27668   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27669   // 'f' like normal targets.
27670   if (ConstraintVT.isFloatingPoint()) {
27671     if (Subtarget->hasSSE2())
27672       return "Y";
27673     if (Subtarget->hasSSE1())
27674       return "x";
27675   }
27676
27677   return TargetLowering::LowerXConstraint(ConstraintVT);
27678 }
27679
27680 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27681 /// vector.  If it is invalid, don't add anything to Ops.
27682 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27683                                                      std::string &Constraint,
27684                                                      std::vector<SDValue>&Ops,
27685                                                      SelectionDAG &DAG) const {
27686   SDValue Result;
27687
27688   // Only support length 1 constraints for now.
27689   if (Constraint.length() > 1) return;
27690
27691   char ConstraintLetter = Constraint[0];
27692   switch (ConstraintLetter) {
27693   default: break;
27694   case 'I':
27695     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27696       if (C->getZExtValue() <= 31) {
27697         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27698                                        Op.getValueType());
27699         break;
27700       }
27701     }
27702     return;
27703   case 'J':
27704     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27705       if (C->getZExtValue() <= 63) {
27706         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27707                                        Op.getValueType());
27708         break;
27709       }
27710     }
27711     return;
27712   case 'K':
27713     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27714       if (isInt<8>(C->getSExtValue())) {
27715         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27716                                        Op.getValueType());
27717         break;
27718       }
27719     }
27720     return;
27721   case 'L':
27722     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27723       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27724           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27725         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27726                                        Op.getValueType());
27727         break;
27728       }
27729     }
27730     return;
27731   case 'M':
27732     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27733       if (C->getZExtValue() <= 3) {
27734         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27735                                        Op.getValueType());
27736         break;
27737       }
27738     }
27739     return;
27740   case 'N':
27741     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27742       if (C->getZExtValue() <= 255) {
27743         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27744                                        Op.getValueType());
27745         break;
27746       }
27747     }
27748     return;
27749   case 'O':
27750     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27751       if (C->getZExtValue() <= 127) {
27752         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27753                                        Op.getValueType());
27754         break;
27755       }
27756     }
27757     return;
27758   case 'e': {
27759     // 32-bit signed value
27760     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27761       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27762                                            C->getSExtValue())) {
27763         // Widen to 64 bits here to get it sign extended.
27764         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27765         break;
27766       }
27767     // FIXME gcc accepts some relocatable values here too, but only in certain
27768     // memory models; it's complicated.
27769     }
27770     return;
27771   }
27772   case 'Z': {
27773     // 32-bit unsigned value
27774     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27775       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27776                                            C->getZExtValue())) {
27777         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27778                                        Op.getValueType());
27779         break;
27780       }
27781     }
27782     // FIXME gcc accepts some relocatable values here too, but only in certain
27783     // memory models; it's complicated.
27784     return;
27785   }
27786   case 'i': {
27787     // Literal immediates are always ok.
27788     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27789       // Widen to 64 bits here to get it sign extended.
27790       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27791       break;
27792     }
27793
27794     // In any sort of PIC mode addresses need to be computed at runtime by
27795     // adding in a register or some sort of table lookup.  These can't
27796     // be used as immediates.
27797     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27798       return;
27799
27800     // If we are in non-pic codegen mode, we allow the address of a global (with
27801     // an optional displacement) to be used with 'i'.
27802     GlobalAddressSDNode *GA = nullptr;
27803     int64_t Offset = 0;
27804
27805     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27806     while (1) {
27807       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27808         Offset += GA->getOffset();
27809         break;
27810       } else if (Op.getOpcode() == ISD::ADD) {
27811         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27812           Offset += C->getZExtValue();
27813           Op = Op.getOperand(0);
27814           continue;
27815         }
27816       } else if (Op.getOpcode() == ISD::SUB) {
27817         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27818           Offset += -C->getZExtValue();
27819           Op = Op.getOperand(0);
27820           continue;
27821         }
27822       }
27823
27824       // Otherwise, this isn't something we can handle, reject it.
27825       return;
27826     }
27827
27828     const GlobalValue *GV = GA->getGlobal();
27829     // If we require an extra load to get this address, as in PIC mode, we
27830     // can't accept it.
27831     if (isGlobalStubReference(
27832             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27833       return;
27834
27835     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27836                                         GA->getValueType(0), Offset);
27837     break;
27838   }
27839   }
27840
27841   if (Result.getNode()) {
27842     Ops.push_back(Result);
27843     return;
27844   }
27845   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27846 }
27847
27848 std::pair<unsigned, const TargetRegisterClass *>
27849 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27850                                                 StringRef Constraint,
27851                                                 MVT VT) const {
27852   // First, see if this is a constraint that directly corresponds to an LLVM
27853   // register class.
27854   if (Constraint.size() == 1) {
27855     // GCC Constraint Letters
27856     switch (Constraint[0]) {
27857     default: break;
27858       // TODO: Slight differences here in allocation order and leaving
27859       // RIP in the class. Do they matter any more here than they do
27860       // in the normal allocation?
27861     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27862       if (Subtarget->is64Bit()) {
27863         if (VT == MVT::i32 || VT == MVT::f32)
27864           return std::make_pair(0U, &X86::GR32RegClass);
27865         if (VT == MVT::i16)
27866           return std::make_pair(0U, &X86::GR16RegClass);
27867         if (VT == MVT::i8 || VT == MVT::i1)
27868           return std::make_pair(0U, &X86::GR8RegClass);
27869         if (VT == MVT::i64 || VT == MVT::f64)
27870           return std::make_pair(0U, &X86::GR64RegClass);
27871         break;
27872       }
27873       // 32-bit fallthrough
27874     case 'Q':   // Q_REGS
27875       if (VT == MVT::i32 || VT == MVT::f32)
27876         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27877       if (VT == MVT::i16)
27878         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27879       if (VT == MVT::i8 || VT == MVT::i1)
27880         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27881       if (VT == MVT::i64)
27882         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27883       break;
27884     case 'r':   // GENERAL_REGS
27885     case 'l':   // INDEX_REGS
27886       if (VT == MVT::i8 || VT == MVT::i1)
27887         return std::make_pair(0U, &X86::GR8RegClass);
27888       if (VT == MVT::i16)
27889         return std::make_pair(0U, &X86::GR16RegClass);
27890       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27891         return std::make_pair(0U, &X86::GR32RegClass);
27892       return std::make_pair(0U, &X86::GR64RegClass);
27893     case 'R':   // LEGACY_REGS
27894       if (VT == MVT::i8 || VT == MVT::i1)
27895         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27896       if (VT == MVT::i16)
27897         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27898       if (VT == MVT::i32 || !Subtarget->is64Bit())
27899         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27900       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27901     case 'f':  // FP Stack registers.
27902       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27903       // value to the correct fpstack register class.
27904       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27905         return std::make_pair(0U, &X86::RFP32RegClass);
27906       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27907         return std::make_pair(0U, &X86::RFP64RegClass);
27908       return std::make_pair(0U, &X86::RFP80RegClass);
27909     case 'y':   // MMX_REGS if MMX allowed.
27910       if (!Subtarget->hasMMX()) break;
27911       return std::make_pair(0U, &X86::VR64RegClass);
27912     case 'Y':   // SSE_REGS if SSE2 allowed
27913       if (!Subtarget->hasSSE2()) break;
27914       // FALL THROUGH.
27915     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27916       if (!Subtarget->hasSSE1()) break;
27917
27918       switch (VT.SimpleTy) {
27919       default: break;
27920       // Scalar SSE types.
27921       case MVT::f32:
27922       case MVT::i32:
27923         return std::make_pair(0U, &X86::FR32RegClass);
27924       case MVT::f64:
27925       case MVT::i64:
27926         return std::make_pair(0U, &X86::FR64RegClass);
27927       // Vector types.
27928       case MVT::v16i8:
27929       case MVT::v8i16:
27930       case MVT::v4i32:
27931       case MVT::v2i64:
27932       case MVT::v4f32:
27933       case MVT::v2f64:
27934         return std::make_pair(0U, &X86::VR128RegClass);
27935       // AVX types.
27936       case MVT::v32i8:
27937       case MVT::v16i16:
27938       case MVT::v8i32:
27939       case MVT::v4i64:
27940       case MVT::v8f32:
27941       case MVT::v4f64:
27942         return std::make_pair(0U, &X86::VR256RegClass);
27943       case MVT::v8f64:
27944       case MVT::v16f32:
27945       case MVT::v16i32:
27946       case MVT::v8i64:
27947         return std::make_pair(0U, &X86::VR512RegClass);
27948       }
27949       break;
27950     }
27951   }
27952
27953   // Use the default implementation in TargetLowering to convert the register
27954   // constraint into a member of a register class.
27955   std::pair<unsigned, const TargetRegisterClass*> Res;
27956   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27957
27958   // Not found as a standard register?
27959   if (!Res.second) {
27960     // Map st(0) -> st(7) -> ST0
27961     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27962         tolower(Constraint[1]) == 's' &&
27963         tolower(Constraint[2]) == 't' &&
27964         Constraint[3] == '(' &&
27965         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27966         Constraint[5] == ')' &&
27967         Constraint[6] == '}') {
27968
27969       Res.first = X86::FP0+Constraint[4]-'0';
27970       Res.second = &X86::RFP80RegClass;
27971       return Res;
27972     }
27973
27974     // GCC allows "st(0)" to be called just plain "st".
27975     if (StringRef("{st}").equals_lower(Constraint)) {
27976       Res.first = X86::FP0;
27977       Res.second = &X86::RFP80RegClass;
27978       return Res;
27979     }
27980
27981     // flags -> EFLAGS
27982     if (StringRef("{flags}").equals_lower(Constraint)) {
27983       Res.first = X86::EFLAGS;
27984       Res.second = &X86::CCRRegClass;
27985       return Res;
27986     }
27987
27988     // 'A' means EAX + EDX.
27989     if (Constraint == "A") {
27990       Res.first = X86::EAX;
27991       Res.second = &X86::GR32_ADRegClass;
27992       return Res;
27993     }
27994     return Res;
27995   }
27996
27997   // Otherwise, check to see if this is a register class of the wrong value
27998   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27999   // turn into {ax},{dx}.
28000   // MVT::Other is used to specify clobber names.
28001   if (Res.second->hasType(VT) || VT == MVT::Other)
28002     return Res;   // Correct type already, nothing to do.
28003
28004   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
28005   // return "eax". This should even work for things like getting 64bit integer
28006   // registers when given an f64 type.
28007   const TargetRegisterClass *Class = Res.second;
28008   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
28009       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
28010     unsigned Size = VT.getSizeInBits();
28011     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
28012                                   : Size == 16 ? MVT::i16
28013                                   : Size == 32 ? MVT::i32
28014                                   : Size == 64 ? MVT::i64
28015                                   : MVT::Other;
28016     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
28017     if (DestReg > 0) {
28018       Res.first = DestReg;
28019       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
28020                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
28021                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
28022                  : &X86::GR64RegClass;
28023       assert(Res.second->contains(Res.first) && "Register in register class");
28024     } else {
28025       // No register found/type mismatch.
28026       Res.first = 0;
28027       Res.second = nullptr;
28028     }
28029   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
28030              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
28031              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
28032              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
28033              Class == &X86::VR512RegClass) {
28034     // Handle references to XMM physical registers that got mapped into the
28035     // wrong class.  This can happen with constraints like {xmm0} where the
28036     // target independent register mapper will just pick the first match it can
28037     // find, ignoring the required type.
28038
28039     if (VT == MVT::f32 || VT == MVT::i32)
28040       Res.second = &X86::FR32RegClass;
28041     else if (VT == MVT::f64 || VT == MVT::i64)
28042       Res.second = &X86::FR64RegClass;
28043     else if (X86::VR128RegClass.hasType(VT))
28044       Res.second = &X86::VR128RegClass;
28045     else if (X86::VR256RegClass.hasType(VT))
28046       Res.second = &X86::VR256RegClass;
28047     else if (X86::VR512RegClass.hasType(VT))
28048       Res.second = &X86::VR512RegClass;
28049     else {
28050       // Type mismatch and not a clobber: Return an error;
28051       Res.first = 0;
28052       Res.second = nullptr;
28053     }
28054   }
28055
28056   return Res;
28057 }
28058
28059 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
28060                                             const AddrMode &AM, Type *Ty,
28061                                             unsigned AS) const {
28062   // Scaling factors are not free at all.
28063   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
28064   // will take 2 allocations in the out of order engine instead of 1
28065   // for plain addressing mode, i.e. inst (reg1).
28066   // E.g.,
28067   // vaddps (%rsi,%drx), %ymm0, %ymm1
28068   // Requires two allocations (one for the load, one for the computation)
28069   // whereas:
28070   // vaddps (%rsi), %ymm0, %ymm1
28071   // Requires just 1 allocation, i.e., freeing allocations for other operations
28072   // and having less micro operations to execute.
28073   //
28074   // For some X86 architectures, this is even worse because for instance for
28075   // stores, the complex addressing mode forces the instruction to use the
28076   // "load" ports instead of the dedicated "store" port.
28077   // E.g., on Haswell:
28078   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
28079   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
28080   if (isLegalAddressingMode(DL, AM, Ty, AS))
28081     // Scale represents reg2 * scale, thus account for 1
28082     // as soon as we use a second register.
28083     return AM.Scale != 0;
28084   return -1;
28085 }
28086
28087 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
28088   // Integer division on x86 is expensive. However, when aggressively optimizing
28089   // for code size, we prefer to use a div instruction, as it is usually smaller
28090   // than the alternative sequence.
28091   // The exception to this is vector division. Since x86 doesn't have vector
28092   // integer division, leaving the division as-is is a loss even in terms of
28093   // size, because it will have to be scalarized, while the alternative code
28094   // sequence can be performed in vector form.
28095   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
28096                                    Attribute::MinSize);
28097   return OptSize && !VT.isVector();
28098 }
28099
28100 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
28101        TargetLowering::ArgListTy& Args) const {
28102   // The MCU psABI requires some arguments to be passed in-register.
28103   // For regular calls, the inreg arguments are marked by the front-end.
28104   // However, for compiler generated library calls, we have to patch this
28105   // up here.
28106   if (!Subtarget->isTargetMCU() || !Args.size())
28107     return;
28108
28109   unsigned FreeRegs = 3;
28110   for (auto &Arg : Args) {
28111     // For library functions, we do not expect any fancy types.
28112     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
28113     unsigned SizeInRegs = (Size + 31) / 32;
28114     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
28115       continue;
28116
28117     Arg.isInReg = true;
28118     FreeRegs -= SizeInRegs;
28119     if (!FreeRegs)
28120       break;
28121   }
28122 }