lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/Analysis/LibCallSemantics.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/WinEHFuncInfo.h"
  37 #include "llvm/IR/CallSite.h"
  38 #include "llvm/IR/CallingConv.h"
  39 #include "llvm/IR/Constants.h"
  40 #include "llvm/IR/DerivedTypes.h"
  41 #include "llvm/IR/Function.h"
  42 #include "llvm/IR/GlobalAlias.h"
  43 #include "llvm/IR/GlobalVariable.h"
  44 #include "llvm/IR/Instructions.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/MC/MCAsmInfo.h"
  47 #include "llvm/MC/MCContext.h"
  48 #include "llvm/MC/MCExpr.h"
  49 #include "llvm/MC/MCSymbol.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/Debug.h"
  52 #include "llvm/Support/ErrorHandling.h"
  53 #include "llvm/Support/MathExtras.h"
  54 #include "llvm/Target/TargetOptions.h"
  55 #include "X86IntrinsicsInfo.h"
  56 #include <bitset>
  57 #include <numeric>
  58 #include <cctype>
  59 using namespace llvm;
  60
  61 #define DEBUG_TYPE "x86-isel"
  62
  63 STATISTIC(NumTailCalls, "Number of tail calls");
  64
  65 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  66     "x86-experimental-vector-widening-legalization", cl::init(false),
  67     cl::desc("Enable an experimental vector type legalization through widening "
  68              "rather than promotion."),
  69     cl::Hidden);
  70
  71 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  72                                      const X86Subtarget &STI)
  73     : TargetLowering(TM), Subtarget(&STI) {
  74   X86ScalarSSEf64 = Subtarget->hasSSE2();
  75   X86ScalarSSEf32 = Subtarget->hasSSE1();
  76   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  77
  78   // Set up the TargetLowering object.
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 203   // this operation.
 204   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 205   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 206
 207   if (!Subtarget->useSoftFloat()) {
 208     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 209     // are Legal, f80 is custom lowered.
 210     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 212
 213     if (X86ScalarSSEf32) {
 214       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 215       // f32 and f64 cases are Legal, f80 case is not
 216       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 217     } else {
 218       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 219       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 220     }
 221   } else {
 222     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 223     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
 224     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
 225   }
 226
 227   // Handle FP_TO_UINT by promoting the destination to a larger signed
 228   // conversion.
 229   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 230   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 231   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 232
 233   if (Subtarget->is64Bit()) {
 234     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 235       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 236       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 237       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 238     } else {
 239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 240       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 241     }
 242   } else if (!Subtarget->useSoftFloat()) {
 243     // Since AVX is a superset of SSE3, only check for SSE here.
 244     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 245       // Expand FP_TO_UINT into a select.
 246       // FIXME: We would like to use a Custom expander here eventually to do
 247       // the optimal thing for SSE vs. the default expansion in the legalizer.
 248       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 249     else
 250       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254
 255     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 256   }
 257
 258   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 259   if (!X86ScalarSSEf64) {
 260     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 261     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 262     if (Subtarget->is64Bit()) {
 263       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 264       // Without SSE, i64->f64 goes through memory.
 265       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 266     }
 267   }
 268
 269   // Scalar integer divide and remainder are lowered to use operations that
 270   // produce two results, to match the available instructions. This exposes
 271   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 272   // into a single instruction.
 273   //
 274   // Scalar integer multiply-high is also lowered to use two-result
 275   // operations, to match the available instructions. However, plain multiply
 276   // (low) operations are left as Legal, as there are single-result
 277   // instructions for this in x86. Using the two-result multiply instructions
 278   // when both high and low results are needed must be arranged by dagcombine.
 279   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 280     setOperationAction(ISD::MULHS, VT, Expand);
 281     setOperationAction(ISD::MULHU, VT, Expand);
 282     setOperationAction(ISD::SDIV, VT, Expand);
 283     setOperationAction(ISD::UDIV, VT, Expand);
 284     setOperationAction(ISD::SREM, VT, Expand);
 285     setOperationAction(ISD::UREM, VT, Expand);
 286
 287     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 288     setOperationAction(ISD::ADDC, VT, Custom);
 289     setOperationAction(ISD::ADDE, VT, Custom);
 290     setOperationAction(ISD::SUBC, VT, Custom);
 291     setOperationAction(ISD::SUBE, VT, Custom);
 292   }
 293
 294   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 295   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 296   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 298   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 299   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 300   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 301   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 305   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 306   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 307   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 310   if (Subtarget->is64Bit())
 311     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 312   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 313   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 314   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 315   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 316
 317   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 318     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 319     // is. We should promote the value to 64-bits to solve this.
 320     // This is what the CRT headers do - `fmodf` is an inline header
 321     // function casting to f64 and calling `fmod`.
 322     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 323   } else {
 324     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 325   }
 326
 327   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 328   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 329   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 330
 331   // Promote the i8 variants and force them on up to i32 which has a shorter
 332   // encoding.
 333   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 334   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 335   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 336   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 337   if (Subtarget->hasBMI()) {
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 339     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 342   } else {
 343     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 344     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 345     if (Subtarget->is64Bit())
 346       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasLZCNT()) {
 350     // When promoting the i8 variants, force them to i32 for a shorter
 351     // encoding.
 352     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 353     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 354     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 355     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 356     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 358     if (Subtarget->is64Bit())
 359       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 360   } else {
 361     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 362     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 363     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 364     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 365     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 366     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 367     if (Subtarget->is64Bit()) {
 368       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 369       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 370     }
 371   }
 372
 373   // Special handling for half-precision floating point conversions.
 374   // If we don't have F16C support, then lower half float conversions
 375   // into library calls.
 376   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 377     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 378     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 379   }
 380
 381   // There's never any support for operations beyond MVT::f32.
 382   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 383   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 384   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 385   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 386
 387   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 388   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 389   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 390   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 391   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 392   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 393
 394   if (Subtarget->hasPOPCNT()) {
 395     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 396   } else {
 397     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 398     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 399     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 400     if (Subtarget->is64Bit())
 401       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 402   }
 403
 404   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 405
 406   if (!Subtarget->hasMOVBE())
 407     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 408
 409   // These should be promoted to a larger select which is supported.
 410   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 411   // X86 wants to expand cmov itself.
 412   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 413   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 414   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 415   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 416   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 417   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 419   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 420   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 421   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 422   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 423   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 424   setOperationAction(ISD::SETCCE          , MVT::i8   , Custom);
 425   setOperationAction(ISD::SETCCE          , MVT::i16  , Custom);
 426   setOperationAction(ISD::SETCCE          , MVT::i32  , Custom);
 427   if (Subtarget->is64Bit()) {
 428     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 429     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 430     setOperationAction(ISD::SETCCE        , MVT::i64  , Custom);
 431   }
 432   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 433   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 434   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 435   // support continuation, user-level threading, and etc.. As a result, no
 436   // other SjLj exception interfaces are implemented and please don't build
 437   // your own exception handling based on them.
 438   // LLVM/Clang supports zero-cost DWARF exception handling.
 439   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 440   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 441
 442   // Darwin ABI issue.
 443   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 444   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 445   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 446   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 447   if (Subtarget->is64Bit())
 448     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 449   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 450   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 451   if (Subtarget->is64Bit()) {
 452     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 453     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 454     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 455     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 456     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 457   }
 458   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 459   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 460   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 461   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 462   if (Subtarget->is64Bit()) {
 463     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 464     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 465     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 466   }
 467
 468   if (Subtarget->hasSSE1())
 469     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 470
 471   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 472
 473   // Expand certain atomics
 474   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 475     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 476     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 477     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 478   }
 479
 480   if (Subtarget->hasCmpxchg16b()) {
 481     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 482   }
 483
 484   // FIXME - use subtarget debug flags
 485   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 486       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 487     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 488   }
 489
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 491   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 492
 493   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 494   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 495
 496   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 497   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 498
 499   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 500   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 501   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 502   if (Subtarget->is64Bit()) {
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 515
 516   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 517   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 518   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 519
 520   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 521     // f32 and f64 use SSE.
 522     // Set up the FP register classes.
 523     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 524     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 525
 526     // Use ANDPD to simulate FABS.
 527     setOperationAction(ISD::FABS , MVT::f64, Custom);
 528     setOperationAction(ISD::FABS , MVT::f32, Custom);
 529
 530     // Use XORP to simulate FNEG.
 531     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 532     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 533
 534     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 536     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 537
 538     // Lower this to FGETSIGNx86 plus an AND.
 539     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 540     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 541
 542     // We don't support sin/cos/fmod
 543     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 544     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 545     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 546     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 547     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 548     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 549
 550     // Expand FP immediates into loads from the stack, except for the special
 551     // cases we handle.
 552     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 553     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 554   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 555     // Use SSE for f32, x87 for f64.
 556     // Set up the FP register classes.
 557     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 558     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 559
 560     // Use ANDPS to simulate FABS.
 561     setOperationAction(ISD::FABS , MVT::f32, Custom);
 562
 563     // Use XORP to simulate FNEG.
 564     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 565
 566     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 567
 568     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 571
 572     // We don't support sin/cos/fmod
 573     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 574     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 575     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!TM.Options.UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 586       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 587       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 588     }
 589   } else if (!Subtarget->useSoftFloat()) {
 590     // f32 and f64 in x87.
 591     // Set up the FP register classes.
 592     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 593     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 594
 595     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 596     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 598     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 599
 600     if (!TM.Options.UnsafeFPMath) {
 601       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 602       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 604       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 606       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 607     }
 608     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 612     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 616   }
 617
 618   // We don't support FMA.
 619   setOperationAction(ISD::FMA, MVT::f64, Expand);
 620   setOperationAction(ISD::FMA, MVT::f32, Expand);
 621
 622   // Long double always uses X87.
 623   if (!Subtarget->useSoftFloat()) {
 624     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 625     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 626     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 627     {
 628       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 629       addLegalFPImmediate(TmpFlt);  // FLD0
 630       TmpFlt.changeSign();
 631       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 632
 633       bool ignored;
 634       APFloat TmpFlt2(+1.0);
 635       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 636                       &ignored);
 637       addLegalFPImmediate(TmpFlt2);  // FLD1
 638       TmpFlt2.changeSign();
 639       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 640     }
 641
 642     if (!TM.Options.UnsafeFPMath) {
 643       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 644       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 645       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 646     }
 647
 648     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 649     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 650     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 651     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 652     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 653     setOperationAction(ISD::FMA, MVT::f80, Expand);
 654   }
 655
 656   // Always use a library call for pow.
 657   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 659   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 660
 661   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 663   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 665   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 666   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 667   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 668
 669   // First set operation action for all vector types to either promote
 670   // (for widening) or expand (for scalarization). Then we will selectively
 671   // turn on ones that can be effectively codegen'd.
 672   for (MVT VT : MVT::vector_valuetypes()) {
 673     setOperationAction(ISD::ADD , VT, Expand);
 674     setOperationAction(ISD::SUB , VT, Expand);
 675     setOperationAction(ISD::FADD, VT, Expand);
 676     setOperationAction(ISD::FNEG, VT, Expand);
 677     setOperationAction(ISD::FSUB, VT, Expand);
 678     setOperationAction(ISD::MUL , VT, Expand);
 679     setOperationAction(ISD::FMUL, VT, Expand);
 680     setOperationAction(ISD::SDIV, VT, Expand);
 681     setOperationAction(ISD::UDIV, VT, Expand);
 682     setOperationAction(ISD::FDIV, VT, Expand);
 683     setOperationAction(ISD::SREM, VT, Expand);
 684     setOperationAction(ISD::UREM, VT, Expand);
 685     setOperationAction(ISD::LOAD, VT, Expand);
 686     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 687     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 688     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 689     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 691     setOperationAction(ISD::FABS, VT, Expand);
 692     setOperationAction(ISD::FSIN, VT, Expand);
 693     setOperationAction(ISD::FSINCOS, VT, Expand);
 694     setOperationAction(ISD::FCOS, VT, Expand);
 695     setOperationAction(ISD::FSINCOS, VT, Expand);
 696     setOperationAction(ISD::FREM, VT, Expand);
 697     setOperationAction(ISD::FMA,  VT, Expand);
 698     setOperationAction(ISD::FPOWI, VT, Expand);
 699     setOperationAction(ISD::FSQRT, VT, Expand);
 700     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 701     setOperationAction(ISD::FFLOOR, VT, Expand);
 702     setOperationAction(ISD::FCEIL, VT, Expand);
 703     setOperationAction(ISD::FTRUNC, VT, Expand);
 704     setOperationAction(ISD::FRINT, VT, Expand);
 705     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 706     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 707     setOperationAction(ISD::MULHS, VT, Expand);
 708     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 709     setOperationAction(ISD::MULHU, VT, Expand);
 710     setOperationAction(ISD::SDIVREM, VT, Expand);
 711     setOperationAction(ISD::UDIVREM, VT, Expand);
 712     setOperationAction(ISD::FPOW, VT, Expand);
 713     setOperationAction(ISD::CTPOP, VT, Expand);
 714     setOperationAction(ISD::CTTZ, VT, Expand);
 715     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 716     setOperationAction(ISD::CTLZ, VT, Expand);
 717     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 718     setOperationAction(ISD::SHL, VT, Expand);
 719     setOperationAction(ISD::SRA, VT, Expand);
 720     setOperationAction(ISD::SRL, VT, Expand);
 721     setOperationAction(ISD::ROTL, VT, Expand);
 722     setOperationAction(ISD::ROTR, VT, Expand);
 723     setOperationAction(ISD::BSWAP, VT, Expand);
 724     setOperationAction(ISD::SETCC, VT, Expand);
 725     setOperationAction(ISD::FLOG, VT, Expand);
 726     setOperationAction(ISD::FLOG2, VT, Expand);
 727     setOperationAction(ISD::FLOG10, VT, Expand);
 728     setOperationAction(ISD::FEXP, VT, Expand);
 729     setOperationAction(ISD::FEXP2, VT, Expand);
 730     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 731     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 732     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 734     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 735     setOperationAction(ISD::TRUNCATE, VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 738     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 739     setOperationAction(ISD::VSELECT, VT, Expand);
 740     setOperationAction(ISD::SELECT_CC, VT, Expand);
 741     for (MVT InnerVT : MVT::vector_valuetypes()) {
 742       setTruncStoreAction(InnerVT, VT, Expand);
 743
 744       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 745       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 746
 747       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 748       // types, we have to deal with them whether we ask for Expansion or not.
 749       // Setting Expand causes its own optimisation problems though, so leave
 750       // them legal.
 751       if (VT.getVectorElementType() == MVT::i1)
 752         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 753
 754       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 755       // split/scalarized right now.
 756       if (VT.getVectorElementType() == MVT::f16)
 757         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 758     }
 759   }
 760
 761   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 762   // with -msoft-float, disable use of MMX as well.
 763   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 764     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 765     // No operations on x86mmx supported, everything uses intrinsics.
 766   }
 767
 768   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 769   // into smaller operations.
 770   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 771     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 772     setOperationAction(ISD::AND,                MMXTy,      Expand);
 773     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 774     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 775     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 776     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 777     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 778   }
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780
 781   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 782     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 783
 784     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 789     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 791     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 792     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 794     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 797     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 798   }
 799
 800   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 801     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 802
 803     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 804     // registers cannot be used even for integer operations.
 805     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 808     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 809
 810     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 814     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 816     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 817     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 819     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 833
 834     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 835     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 836     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 837     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 838
 839     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 842     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 843
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 845     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 848     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 849
 850     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 853     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 854
 855     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 858     // ISD::CTTZ v2i64 - scalarization is faster.
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 861     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 862     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 863
 864     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 865     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 866       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 867       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 868       setOperationAction(ISD::VSELECT,            VT, Custom);
 869       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 870     }
 871
 872     // We support custom legalizing of sext and anyext loads for specific
 873     // memory vector types which we can load as a scalar (or sequence of
 874     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 875     // loads these must work with a single scalar load.
 876     for (MVT VT : MVT::integer_vector_valuetypes()) {
 877       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 878       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 879       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 882       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 883       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 886     }
 887
 888     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 889     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 890     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 891     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 892     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 893     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 894     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 895     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 896
 897     if (Subtarget->is64Bit()) {
 898       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 899       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 900     }
 901
 902     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 903     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 904       setOperationAction(ISD::AND,    VT, Promote);
 905       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 906       setOperationAction(ISD::OR,     VT, Promote);
 907       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 908       setOperationAction(ISD::XOR,    VT, Promote);
 909       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 910       setOperationAction(ISD::LOAD,   VT, Promote);
 911       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 912       setOperationAction(ISD::SELECT, VT, Promote);
 913       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 914     }
 915
 916     // Custom lower v2i64 and v2f64 selects.
 917     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 918     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 919     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 920     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 921
 922     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 923     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 924
 925     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 926
 927     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 928     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 929     // As there is no 64-bit GPR available, we need build a special custom
 930     // sequence to convert from v2i32 to v2f32.
 931     if (!Subtarget->is64Bit())
 932       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 933
 934     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 935     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 936
 937     for (MVT VT : MVT::fp_vector_valuetypes())
 938       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 939
 940     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 941     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 942     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 943   }
 944
 945   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 946     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 947       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 948       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 949       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 950       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 951       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 952     }
 953
 954     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 958     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 959     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 960     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 961     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 962
 963     // FIXME: Do we need to handle scalar-to-vector here?
 964     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 965
 966     // We directly match byte blends in the backend as they match the VSELECT
 967     // condition form.
 968     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 969
 970     // SSE41 brings specific instructions for doing vector sign extend even in
 971     // cases where we don't have SRA.
 972     for (MVT VT : MVT::integer_vector_valuetypes()) {
 973       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 974       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 975       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 976     }
 977
 978     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 981     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 982     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 983     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 984     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 985
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 988     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 989     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 990     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 991     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 992
 993     // i8 and i16 vectors are custom because the source register and source
 994     // source memory operand types are not the same width.  f32 vectors are
 995     // custom since the immediate controlling the insert encodes additional
 996     // information.
 997     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 998     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 999     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1000     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1001
1002     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1003     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1004     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1005     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1006
1007     // FIXME: these should be Legal, but that's only for the case where
1008     // the index is constant.  For now custom expand to deal with that.
1009     if (Subtarget->is64Bit()) {
1010       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1011       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1012     }
1013   }
1014
1015   if (Subtarget->hasSSE2()) {
1016     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1017     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1018     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1019
1020     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1021     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1022
1023     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1024     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1025
1026     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1027     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1028
1029     // In the customized shift lowering, the legal cases in AVX2 will be
1030     // recognized.
1031     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1032     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1033
1034     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1035     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1036
1037     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1038     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1039   }
1040
1041   if (Subtarget->hasXOP()) {
1042     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1046     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1047     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1048     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1049     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1050   }
1051
1052   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1053     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1055     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1056     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1057     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1058     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1059
1060     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1062     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1063
1064     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1065     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1066     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1067     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1068     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1070     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1071     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1072     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1073     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1074     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1075     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1076
1077     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1078     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1079     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1080     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1081     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1083     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1084     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1085     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1086     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1087     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1088     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1089
1090     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1091     // even though v8i16 is a legal type.
1092     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1094     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1095
1096     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1097     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1098     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1099
1100     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1101     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1102
1103     for (MVT VT : MVT::fp_vector_valuetypes())
1104       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1105
1106     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1107     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1108
1109     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1110     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1111
1112     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1113     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1114
1115     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1116     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1117     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1118     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1119
1120     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1121     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1122     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1123
1124     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1125     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1126     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1127     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1128     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1129     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1130     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1131     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1132     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1133     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1134     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1135     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1136
1137     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1138     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1139     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1140     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1141
1142     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1146     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1147     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1148     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1149     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1150
1151     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1152       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1154       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1155       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1156       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1157       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1158     }
1159
1160     if (Subtarget->hasInt256()) {
1161       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1162       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1163       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1164       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1165
1166       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1167       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1168       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1169       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1170
1171       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1172       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1173       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1174       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1175
1176       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1177       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1178       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1179       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1180
1181       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1182       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1183       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1184       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1185       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1186       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1187       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1188       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1189       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1190       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1191       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1192       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1193
1194       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1195       // when we have a 256bit-wide blend with immediate.
1196       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1197
1198       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1201       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1202       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1203       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1204       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1205
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1208       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1209       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1210       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1211       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1212     } else {
1213       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1214       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1215       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1216       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1217
1218       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1219       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1220       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1221       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1222
1223       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1224       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1225       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1226       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1227
1228       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1229       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1230       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1231       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1232       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1233       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1234       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1235       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1236       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1237       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1238       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1239       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1240     }
1241
1242     // In the customized shift lowering, the legal cases in AVX2 will be
1243     // recognized.
1244     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1245     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1246
1247     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1248     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1249
1250     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1251     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1252
1253     // Custom lower several nodes for 256-bit types.
1254     for (MVT VT : MVT::vector_valuetypes()) {
1255       if (VT.getScalarSizeInBits() >= 32) {
1256         setOperationAction(ISD::MLOAD,  VT, Legal);
1257         setOperationAction(ISD::MSTORE, VT, Legal);
1258       }
1259       // Extract subvector is special because the value type
1260       // (result) is 128-bit but the source is 256-bit wide.
1261       if (VT.is128BitVector()) {
1262         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1263       }
1264       // Do not attempt to custom lower other non-256-bit vectors
1265       if (!VT.is256BitVector())
1266         continue;
1267
1268       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1269       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1270       setOperationAction(ISD::VSELECT,            VT, Custom);
1271       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1272       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1273       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1274       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1275       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1276     }
1277
1278     if (Subtarget->hasInt256())
1279       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1280
1281     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1282     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1283       setOperationAction(ISD::AND,    VT, Promote);
1284       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1285       setOperationAction(ISD::OR,     VT, Promote);
1286       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1287       setOperationAction(ISD::XOR,    VT, Promote);
1288       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1289       setOperationAction(ISD::LOAD,   VT, Promote);
1290       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1291       setOperationAction(ISD::SELECT, VT, Promote);
1292       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1293     }
1294   }
1295
1296   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1297     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1298     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1299     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1300     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1301
1302     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1303     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1304     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1305
1306     for (MVT VT : MVT::fp_vector_valuetypes())
1307       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1308
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1317     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1318     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1319     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1320     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1321
1322     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1323     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1324     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1325     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1326     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1327     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1328     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1329     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1330     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1331     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1332     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1333     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1334     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1335     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1336
1337     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1338     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1339     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1340     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1341     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1342     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1343
1344     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1345     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1346     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1347     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1348     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1349     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1350     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1351     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1352
1353     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1354     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1355     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1356     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1357     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1358     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1359     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1360     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1361     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1362     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1363     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1364     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1365     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1366     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1367     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1368     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1369
1370     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1371     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1372     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1373     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1374     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1375     if (Subtarget->hasVLX()){
1376       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1377       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1378       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1379       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1380       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1381
1382       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1383       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1384       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1385       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1386       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1387     }
1388     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1389     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1390     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1391     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1392     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1393     if (Subtarget->hasDQI()) {
1394       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1395       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1396
1397       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1398       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1399       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1400       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1401       if (Subtarget->hasVLX()) {
1402         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1403         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1404         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1405         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1406         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1407         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1408         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1409         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1410       }
1411     }
1412     if (Subtarget->hasVLX()) {
1413       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1414       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1415       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1416       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1417       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1418       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1419       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1420       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1421     }
1422     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1423     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1424     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1425     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1426     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1427     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1428     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1429     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1430     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1431     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1432     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1433     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1434     if (Subtarget->hasDQI()) {
1435       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1436       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1437     }
1438     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1439     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1440     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1441     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1442     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1443     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1444     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1445     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1446     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1447     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1448
1449     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1450     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1451     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1452     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1453     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1454
1455     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1456     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1457
1458     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1459
1460     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1461     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1462     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1463     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1464     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1465     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1466     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1467     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1468     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1469     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1470     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1471
1472     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1473     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1474     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1475     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1476     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1477     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1478     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1479     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1480
1481     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1482     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1483
1484     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1485     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1486
1487     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1488
1489     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1490     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1491
1492     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1493     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1494
1495     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1496     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1497
1498     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1499     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1500     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1501     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1502     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1503     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1504
1505     if (Subtarget->hasCDI()) {
1506       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1507       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1508       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1509       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1510
1511       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1512       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1513       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1514       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1515       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1516       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1517       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1518       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1519
1520       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1521       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1522
1523       if (Subtarget->hasVLX()) {
1524         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1525         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1526         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1527         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1528         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1529         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1530         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1531         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1532
1533         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1534         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1535         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1536         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1537       } else {
1538         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1539         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1540         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1541         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1542         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1543         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1544         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1545         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1546       }
1547     } // Subtarget->hasCDI()
1548
1549     if (Subtarget->hasDQI()) {
1550       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1551       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1552       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1553     }
1554     // Custom lower several nodes.
1555     for (MVT VT : MVT::vector_valuetypes()) {
1556       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1557       if (EltSize == 1) {
1558         setOperationAction(ISD::AND, VT, Legal);
1559         setOperationAction(ISD::OR,  VT, Legal);
1560         setOperationAction(ISD::XOR,  VT, Legal);
1561       }
1562       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1563         setOperationAction(ISD::MGATHER,  VT, Custom);
1564         setOperationAction(ISD::MSCATTER, VT, Custom);
1565       }
1566       // Extract subvector is special because the value type
1567       // (result) is 256/128-bit but the source is 512-bit wide.
1568       if (VT.is128BitVector() || VT.is256BitVector()) {
1569         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1570       }
1571       if (VT.getVectorElementType() == MVT::i1)
1572         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1573
1574       // Do not attempt to custom lower other non-512-bit vectors
1575       if (!VT.is512BitVector())
1576         continue;
1577
1578       if (EltSize >= 32) {
1579         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1580         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1581         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1582         setOperationAction(ISD::VSELECT,             VT, Legal);
1583         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1584         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1585         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1586         setOperationAction(ISD::MLOAD,               VT, Legal);
1587         setOperationAction(ISD::MSTORE,              VT, Legal);
1588       }
1589     }
1590     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1591       setOperationAction(ISD::SELECT, VT, Promote);
1592       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1593     }
1594   }// has  AVX-512
1595
1596   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1597     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1598     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1599
1600     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1601     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1602
1603     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1604     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1605     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1606     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1607     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1608     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1609     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1610     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1611     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1612     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1613     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1614     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1615     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1616     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1617     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1618     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1619     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1620     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1621     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1622     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1623     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1624     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1625     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1626     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1627     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1628     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1629     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1630     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1631     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1632     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1633     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1634     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1635     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1636     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1637     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1638     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1639     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1640     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1641     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1642     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1644     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1645
1646     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1647     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1648     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1649     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1650     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1651     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1652     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1653     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1654
1655     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1656     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1657     if (Subtarget->hasVLX())
1658       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1659
1660     if (Subtarget->hasCDI()) {
1661       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1662       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1663       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1664       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1665     }
1666
1667     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1668       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1669       setOperationAction(ISD::VSELECT,             VT, Legal);
1670     }
1671   }
1672
1673   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1674     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1675     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1676
1677     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1678     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1679     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1680     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1681     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1682     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1683     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1684     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1685     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1686     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1687     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1688     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1689
1690     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1691     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1692     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1693     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1694     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1695     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1696     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1697     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1698
1699     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1700     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1701     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1702     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1703     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1704     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1705     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1706     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1707   }
1708
1709   // We want to custom lower some of our intrinsics.
1710   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1711   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1712   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1713   if (!Subtarget->is64Bit())
1714     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1715
1716   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1717   // handle type legalization for these operations here.
1718   //
1719   // FIXME: We really should do custom legalization for addition and
1720   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1721   // than generic legalization for 64-bit multiplication-with-overflow, though.
1722   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1723     if (VT == MVT::i64 && !Subtarget->is64Bit())
1724       continue;
1725     // Add/Sub/Mul with overflow operations are custom lowered.
1726     setOperationAction(ISD::SADDO, VT, Custom);
1727     setOperationAction(ISD::UADDO, VT, Custom);
1728     setOperationAction(ISD::SSUBO, VT, Custom);
1729     setOperationAction(ISD::USUBO, VT, Custom);
1730     setOperationAction(ISD::SMULO, VT, Custom);
1731     setOperationAction(ISD::UMULO, VT, Custom);
1732   }
1733
1734   if (!Subtarget->is64Bit()) {
1735     // These libcalls are not available in 32-bit.
1736     setLibcallName(RTLIB::SHL_I128, nullptr);
1737     setLibcallName(RTLIB::SRL_I128, nullptr);
1738     setLibcallName(RTLIB::SRA_I128, nullptr);
1739   }
1740
1741   // Combine sin / cos into one node or libcall if possible.
1742   if (Subtarget->hasSinCos()) {
1743     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1744     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1745     if (Subtarget->isTargetDarwin()) {
1746       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1747       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1748       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1749       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1750     }
1751   }
1752
1753   if (Subtarget->isTargetWin64()) {
1754     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1755     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1756     setOperationAction(ISD::SREM, MVT::i128, Custom);
1757     setOperationAction(ISD::UREM, MVT::i128, Custom);
1758     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1759     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1760   }
1761
1762   // We have target-specific dag combine patterns for the following nodes:
1763   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1764   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1765   setTargetDAGCombine(ISD::BITCAST);
1766   setTargetDAGCombine(ISD::VSELECT);
1767   setTargetDAGCombine(ISD::SELECT);
1768   setTargetDAGCombine(ISD::SHL);
1769   setTargetDAGCombine(ISD::SRA);
1770   setTargetDAGCombine(ISD::SRL);
1771   setTargetDAGCombine(ISD::OR);
1772   setTargetDAGCombine(ISD::AND);
1773   setTargetDAGCombine(ISD::ADD);
1774   setTargetDAGCombine(ISD::FADD);
1775   setTargetDAGCombine(ISD::FSUB);
1776   setTargetDAGCombine(ISD::FMA);
1777   setTargetDAGCombine(ISD::SUB);
1778   setTargetDAGCombine(ISD::LOAD);
1779   setTargetDAGCombine(ISD::MLOAD);
1780   setTargetDAGCombine(ISD::STORE);
1781   setTargetDAGCombine(ISD::MSTORE);
1782   setTargetDAGCombine(ISD::ZERO_EXTEND);
1783   setTargetDAGCombine(ISD::ANY_EXTEND);
1784   setTargetDAGCombine(ISD::SIGN_EXTEND);
1785   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1786   setTargetDAGCombine(ISD::SINT_TO_FP);
1787   setTargetDAGCombine(ISD::UINT_TO_FP);
1788   setTargetDAGCombine(ISD::SETCC);
1789   setTargetDAGCombine(ISD::BUILD_VECTOR);
1790   setTargetDAGCombine(ISD::MUL);
1791   setTargetDAGCombine(ISD::XOR);
1792
1793   computeRegisterProperties(Subtarget->getRegisterInfo());
1794
1795   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1796   MaxStoresPerMemsetOptSize = 8;
1797   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1798   MaxStoresPerMemcpyOptSize = 4;
1799   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1800   MaxStoresPerMemmoveOptSize = 4;
1801   setPrefLoopAlignment(4); // 2^4 bytes.
1802
1803   // A predictable cmov does not hurt on an in-order CPU.
1804   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1805   PredictableSelectIsExpensive = !Subtarget->isAtom();
1806   EnableExtLdPromotion = true;
1807   setPrefFunctionAlignment(4); // 2^4 bytes.
1808
1809   verifyIntrinsicTables();
1810 }
1811
1812 // This has so far only been implemented for 64-bit MachO.
1813 bool X86TargetLowering::useLoadStackGuardNode() const {
1814   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1815 }
1816
1817 TargetLoweringBase::LegalizeTypeAction
1818 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1819   if (ExperimentalVectorWideningLegalization &&
1820       VT.getVectorNumElements() != 1 &&
1821       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1822     return TypeWidenVector;
1823
1824   return TargetLoweringBase::getPreferredVectorAction(VT);
1825 }
1826
1827 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1828                                           EVT VT) const {
1829   if (!VT.isVector())
1830     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1831
1832   if (VT.isSimple()) {
1833     MVT VVT = VT.getSimpleVT();
1834     const unsigned NumElts = VVT.getVectorNumElements();
1835     const MVT EltVT = VVT.getVectorElementType();
1836     if (VVT.is512BitVector()) {
1837       if (Subtarget->hasAVX512())
1838         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1839             EltVT == MVT::f32 || EltVT == MVT::f64)
1840           switch(NumElts) {
1841           case  8: return MVT::v8i1;
1842           case 16: return MVT::v16i1;
1843         }
1844       if (Subtarget->hasBWI())
1845         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1846           switch(NumElts) {
1847           case 32: return MVT::v32i1;
1848           case 64: return MVT::v64i1;
1849         }
1850     }
1851
1852     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1853       if (Subtarget->hasVLX())
1854         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1855             EltVT == MVT::f32 || EltVT == MVT::f64)
1856           switch(NumElts) {
1857           case 2: return MVT::v2i1;
1858           case 4: return MVT::v4i1;
1859           case 8: return MVT::v8i1;
1860         }
1861       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1862         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1863           switch(NumElts) {
1864           case  8: return MVT::v8i1;
1865           case 16: return MVT::v16i1;
1866           case 32: return MVT::v32i1;
1867         }
1868     }
1869   }
1870
1871   return VT.changeVectorElementTypeToInteger();
1872 }
1873
1874 /// Helper for getByValTypeAlignment to determine
1875 /// the desired ByVal argument alignment.
1876 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1877   if (MaxAlign == 16)
1878     return;
1879   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1880     if (VTy->getBitWidth() == 128)
1881       MaxAlign = 16;
1882   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1883     unsigned EltAlign = 0;
1884     getMaxByValAlign(ATy->getElementType(), EltAlign);
1885     if (EltAlign > MaxAlign)
1886       MaxAlign = EltAlign;
1887   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1888     for (auto *EltTy : STy->elements()) {
1889       unsigned EltAlign = 0;
1890       getMaxByValAlign(EltTy, EltAlign);
1891       if (EltAlign > MaxAlign)
1892         MaxAlign = EltAlign;
1893       if (MaxAlign == 16)
1894         break;
1895     }
1896   }
1897 }
1898
1899 /// Return the desired alignment for ByVal aggregate
1900 /// function arguments in the caller parameter area. For X86, aggregates
1901 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1902 /// are at 4-byte boundaries.
1903 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1904                                                   const DataLayout &DL) const {
1905   if (Subtarget->is64Bit()) {
1906     // Max of 8 and alignment of type.
1907     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1908     if (TyAlign > 8)
1909       return TyAlign;
1910     return 8;
1911   }
1912
1913   unsigned Align = 4;
1914   if (Subtarget->hasSSE1())
1915     getMaxByValAlign(Ty, Align);
1916   return Align;
1917 }
1918
1919 /// Returns the target specific optimal type for load
1920 /// and store operations as a result of memset, memcpy, and memmove
1921 /// lowering. If DstAlign is zero that means it's safe to destination
1922 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1923 /// means there isn't a need to check it against alignment requirement,
1924 /// probably because the source does not need to be loaded. If 'IsMemset' is
1925 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1926 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1927 /// source is constant so it does not need to be loaded.
1928 /// It returns EVT::Other if the type should be determined using generic
1929 /// target-independent logic.
1930 EVT
1931 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1932                                        unsigned DstAlign, unsigned SrcAlign,
1933                                        bool IsMemset, bool ZeroMemset,
1934                                        bool MemcpyStrSrc,
1935                                        MachineFunction &MF) const {
1936   const Function *F = MF.getFunction();
1937   if ((!IsMemset || ZeroMemset) &&
1938       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1939     if (Size >= 16 &&
1940         (!Subtarget->isUnalignedMem16Slow() ||
1941          ((DstAlign == 0 || DstAlign >= 16) &&
1942           (SrcAlign == 0 || SrcAlign >= 16)))) {
1943       if (Size >= 32) {
1944         // FIXME: Check if unaligned 32-byte accesses are slow.
1945         if (Subtarget->hasInt256())
1946           return MVT::v8i32;
1947         if (Subtarget->hasFp256())
1948           return MVT::v8f32;
1949       }
1950       if (Subtarget->hasSSE2())
1951         return MVT::v4i32;
1952       if (Subtarget->hasSSE1())
1953         return MVT::v4f32;
1954     } else if (!MemcpyStrSrc && Size >= 8 &&
1955                !Subtarget->is64Bit() &&
1956                Subtarget->hasSSE2()) {
1957       // Do not use f64 to lower memcpy if source is string constant. It's
1958       // better to use i32 to avoid the loads.
1959       return MVT::f64;
1960     }
1961   }
1962   // This is a compromise. If we reach here, unaligned accesses may be slow on
1963   // this target. However, creating smaller, aligned accesses could be even
1964   // slower and would certainly be a lot more code.
1965   if (Subtarget->is64Bit() && Size >= 8)
1966     return MVT::i64;
1967   return MVT::i32;
1968 }
1969
1970 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1971   if (VT == MVT::f32)
1972     return X86ScalarSSEf32;
1973   else if (VT == MVT::f64)
1974     return X86ScalarSSEf64;
1975   return true;
1976 }
1977
1978 bool
1979 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1980                                                   unsigned,
1981                                                   unsigned,
1982                                                   bool *Fast) const {
1983   if (Fast) {
1984     switch (VT.getSizeInBits()) {
1985     default:
1986       // 8-byte and under are always assumed to be fast.
1987       *Fast = true;
1988       break;
1989     case 128:
1990       *Fast = !Subtarget->isUnalignedMem16Slow();
1991       break;
1992     case 256:
1993       *Fast = !Subtarget->isUnalignedMem32Slow();
1994       break;
1995     // TODO: What about AVX-512 (512-bit) accesses?
1996     }
1997   }
1998   // Misaligned accesses of any size are always allowed.
1999   return true;
2000 }
2001
2002 /// Return the entry encoding for a jump table in the
2003 /// current function.  The returned value is a member of the
2004 /// MachineJumpTableInfo::JTEntryKind enum.
2005 unsigned X86TargetLowering::getJumpTableEncoding() const {
2006   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2007   // symbol.
2008   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2009       Subtarget->isPICStyleGOT())
2010     return MachineJumpTableInfo::EK_Custom32;
2011
2012   // Otherwise, use the normal jump table encoding heuristics.
2013   return TargetLowering::getJumpTableEncoding();
2014 }
2015
2016 bool X86TargetLowering::useSoftFloat() const {
2017   return Subtarget->useSoftFloat();
2018 }
2019
2020 const MCExpr *
2021 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2022                                              const MachineBasicBlock *MBB,
2023                                              unsigned uid,MCContext &Ctx) const{
2024   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2025          Subtarget->isPICStyleGOT());
2026   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2027   // entries.
2028   return MCSymbolRefExpr::create(MBB->getSymbol(),
2029                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2030 }
2031
2032 /// Returns relocation base for the given PIC jumptable.
2033 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2034                                                     SelectionDAG &DAG) const {
2035   if (!Subtarget->is64Bit())
2036     // This doesn't have SDLoc associated with it, but is not really the
2037     // same as a Register.
2038     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2039                        getPointerTy(DAG.getDataLayout()));
2040   return Table;
2041 }
2042
2043 /// This returns the relocation base for the given PIC jumptable,
2044 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2045 const MCExpr *X86TargetLowering::
2046 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2047                              MCContext &Ctx) const {
2048   // X86-64 uses RIP relative addressing based on the jump table label.
2049   if (Subtarget->isPICStyleRIPRel())
2050     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2051
2052   // Otherwise, the reference is relative to the PIC base.
2053   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2054 }
2055
2056 std::pair<const TargetRegisterClass *, uint8_t>
2057 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2058                                            MVT VT) const {
2059   const TargetRegisterClass *RRC = nullptr;
2060   uint8_t Cost = 1;
2061   switch (VT.SimpleTy) {
2062   default:
2063     return TargetLowering::findRepresentativeClass(TRI, VT);
2064   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2065     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2066     break;
2067   case MVT::x86mmx:
2068     RRC = &X86::VR64RegClass;
2069     break;
2070   case MVT::f32: case MVT::f64:
2071   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2072   case MVT::v4f32: case MVT::v2f64:
2073   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2074   case MVT::v4f64:
2075     RRC = &X86::VR128RegClass;
2076     break;
2077   }
2078   return std::make_pair(RRC, Cost);
2079 }
2080
2081 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2082                                                unsigned &Offset) const {
2083   if (!Subtarget->isTargetLinux())
2084     return false;
2085
2086   if (Subtarget->is64Bit()) {
2087     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2088     Offset = 0x28;
2089     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2090       AddressSpace = 256;
2091     else
2092       AddressSpace = 257;
2093   } else {
2094     // %gs:0x14 on i386
2095     Offset = 0x14;
2096     AddressSpace = 256;
2097   }
2098   return true;
2099 }
2100
2101 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2102   if (!Subtarget->isTargetAndroid())
2103     return TargetLowering::getSafeStackPointerLocation(IRB);
2104
2105   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2106   // definition of TLS_SLOT_SAFESTACK in
2107   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2108   unsigned AddressSpace, Offset;
2109   if (Subtarget->is64Bit()) {
2110     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2111     Offset = 0x48;
2112     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2113       AddressSpace = 256;
2114     else
2115       AddressSpace = 257;
2116   } else {
2117     // %gs:0x24 on i386
2118     Offset = 0x24;
2119     AddressSpace = 256;
2120   }
2121
2122   return ConstantExpr::getIntToPtr(
2123       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2124       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2125 }
2126
2127 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2128                                             unsigned DestAS) const {
2129   assert(SrcAS != DestAS && "Expected different address spaces!");
2130
2131   return SrcAS < 256 && DestAS < 256;
2132 }
2133
2134 //===----------------------------------------------------------------------===//
2135 //               Return Value Calling Convention Implementation
2136 //===----------------------------------------------------------------------===//
2137
2138 #include "X86GenCallingConv.inc"
2139
2140 bool X86TargetLowering::CanLowerReturn(
2141     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2142     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2143   SmallVector<CCValAssign, 16> RVLocs;
2144   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2145   return CCInfo.CheckReturn(Outs, RetCC_X86);
2146 }
2147
2148 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2149   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2150   return ScratchRegs;
2151 }
2152
2153 SDValue
2154 X86TargetLowering::LowerReturn(SDValue Chain,
2155                                CallingConv::ID CallConv, bool isVarArg,
2156                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2157                                const SmallVectorImpl<SDValue> &OutVals,
2158                                SDLoc dl, SelectionDAG &DAG) const {
2159   MachineFunction &MF = DAG.getMachineFunction();
2160   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2161
2162   SmallVector<CCValAssign, 16> RVLocs;
2163   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2164   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2165
2166   SDValue Flag;
2167   SmallVector<SDValue, 6> RetOps;
2168   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2169   // Operand #1 = Bytes To Pop
2170   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2171                    MVT::i16));
2172
2173   // Copy the result values into the output registers.
2174   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2175     CCValAssign &VA = RVLocs[i];
2176     assert(VA.isRegLoc() && "Can only return in registers!");
2177     SDValue ValToCopy = OutVals[i];
2178     EVT ValVT = ValToCopy.getValueType();
2179
2180     // Promote values to the appropriate types.
2181     if (VA.getLocInfo() == CCValAssign::SExt)
2182       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2183     else if (VA.getLocInfo() == CCValAssign::ZExt)
2184       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2185     else if (VA.getLocInfo() == CCValAssign::AExt) {
2186       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2187         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2188       else
2189         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2190     }
2191     else if (VA.getLocInfo() == CCValAssign::BCvt)
2192       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2193
2194     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2195            "Unexpected FP-extend for return value.");
2196
2197     // If this is x86-64, and we disabled SSE, we can't return FP values,
2198     // or SSE or MMX vectors.
2199     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2200          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2201           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2202       report_fatal_error("SSE register return with SSE disabled");
2203     }
2204     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2205     // llvm-gcc has never done it right and no one has noticed, so this
2206     // should be OK for now.
2207     if (ValVT == MVT::f64 &&
2208         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2209       report_fatal_error("SSE2 register return with SSE2 disabled");
2210
2211     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2212     // the RET instruction and handled by the FP Stackifier.
2213     if (VA.getLocReg() == X86::FP0 ||
2214         VA.getLocReg() == X86::FP1) {
2215       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2216       // change the value to the FP stack register class.
2217       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2218         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2219       RetOps.push_back(ValToCopy);
2220       // Don't emit a copytoreg.
2221       continue;
2222     }
2223
2224     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2225     // which is returned in RAX / RDX.
2226     if (Subtarget->is64Bit()) {
2227       if (ValVT == MVT::x86mmx) {
2228         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2229           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2230           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2231                                   ValToCopy);
2232           // If we don't have SSE2 available, convert to v4f32 so the generated
2233           // register is legal.
2234           if (!Subtarget->hasSSE2())
2235             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2236         }
2237       }
2238     }
2239
2240     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2241     Flag = Chain.getValue(1);
2242     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2243   }
2244
2245   // All x86 ABIs require that for returning structs by value we copy
2246   // the sret argument into %rax/%eax (depending on ABI) for the return.
2247   // We saved the argument into a virtual register in the entry block,
2248   // so now we copy the value out and into %rax/%eax.
2249   //
2250   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2251   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2252   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2253   // either case FuncInfo->setSRetReturnReg() will have been called.
2254   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2255     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2256                                      getPointerTy(MF.getDataLayout()));
2257
2258     unsigned RetValReg
2259         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2260           X86::RAX : X86::EAX;
2261     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2262     Flag = Chain.getValue(1);
2263
2264     // RAX/EAX now acts like a return value.
2265     RetOps.push_back(
2266         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2267   }
2268
2269   RetOps[0] = Chain;  // Update chain.
2270
2271   // Add the flag if we have it.
2272   if (Flag.getNode())
2273     RetOps.push_back(Flag);
2274
2275   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2276 }
2277
2278 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2279   if (N->getNumValues() != 1)
2280     return false;
2281   if (!N->hasNUsesOfValue(1, 0))
2282     return false;
2283
2284   SDValue TCChain = Chain;
2285   SDNode *Copy = *N->use_begin();
2286   if (Copy->getOpcode() == ISD::CopyToReg) {
2287     // If the copy has a glue operand, we conservatively assume it isn't safe to
2288     // perform a tail call.
2289     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2290       return false;
2291     TCChain = Copy->getOperand(0);
2292   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2293     return false;
2294
2295   bool HasRet = false;
2296   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2297        UI != UE; ++UI) {
2298     if (UI->getOpcode() != X86ISD::RET_FLAG)
2299       return false;
2300     // If we are returning more than one value, we can definitely
2301     // not make a tail call see PR19530
2302     if (UI->getNumOperands() > 4)
2303       return false;
2304     if (UI->getNumOperands() == 4 &&
2305         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2306       return false;
2307     HasRet = true;
2308   }
2309
2310   if (!HasRet)
2311     return false;
2312
2313   Chain = TCChain;
2314   return true;
2315 }
2316
2317 EVT
2318 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2319                                             ISD::NodeType ExtendKind) const {
2320   MVT ReturnMVT;
2321   // TODO: Is this also valid on 32-bit?
2322   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2323     ReturnMVT = MVT::i8;
2324   else
2325     ReturnMVT = MVT::i32;
2326
2327   EVT MinVT = getRegisterType(Context, ReturnMVT);
2328   return VT.bitsLT(MinVT) ? MinVT : VT;
2329 }
2330
2331 /// Lower the result values of a call into the
2332 /// appropriate copies out of appropriate physical registers.
2333 ///
2334 SDValue
2335 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2336                                    CallingConv::ID CallConv, bool isVarArg,
2337                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2338                                    SDLoc dl, SelectionDAG &DAG,
2339                                    SmallVectorImpl<SDValue> &InVals) const {
2340
2341   // Assign locations to each value returned by this call.
2342   SmallVector<CCValAssign, 16> RVLocs;
2343   bool Is64Bit = Subtarget->is64Bit();
2344   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2345                  *DAG.getContext());
2346   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2347
2348   // Copy all of the result registers out of their specified physreg.
2349   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2350     CCValAssign &VA = RVLocs[i];
2351     EVT CopyVT = VA.getLocVT();
2352
2353     // If this is x86-64, and we disabled SSE, we can't return FP values
2354     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2355         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2356       report_fatal_error("SSE register return with SSE disabled");
2357     }
2358
2359     // If we prefer to use the value in xmm registers, copy it out as f80 and
2360     // use a truncate to move it from fp stack reg to xmm reg.
2361     bool RoundAfterCopy = false;
2362     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2363         isScalarFPTypeInSSEReg(VA.getValVT())) {
2364       CopyVT = MVT::f80;
2365       RoundAfterCopy = (CopyVT != VA.getLocVT());
2366     }
2367
2368     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2369                                CopyVT, InFlag).getValue(1);
2370     SDValue Val = Chain.getValue(0);
2371
2372     if (RoundAfterCopy)
2373       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2374                         // This truncation won't change the value.
2375                         DAG.getIntPtrConstant(1, dl));
2376
2377     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2378       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2379
2380     InFlag = Chain.getValue(2);
2381     InVals.push_back(Val);
2382   }
2383
2384   return Chain;
2385 }
2386
2387 //===----------------------------------------------------------------------===//
2388 //                C & StdCall & Fast Calling Convention implementation
2389 //===----------------------------------------------------------------------===//
2390 //  StdCall calling convention seems to be standard for many Windows' API
2391 //  routines and around. It differs from C calling convention just a little:
2392 //  callee should clean up the stack, not caller. Symbols should be also
2393 //  decorated in some fancy way :) It doesn't support any vector arguments.
2394 //  For info on fast calling convention see Fast Calling Convention (tail call)
2395 //  implementation LowerX86_32FastCCCallTo.
2396
2397 /// CallIsStructReturn - Determines whether a call uses struct return
2398 /// semantics.
2399 enum StructReturnType {
2400   NotStructReturn,
2401   RegStructReturn,
2402   StackStructReturn
2403 };
2404 static StructReturnType
2405 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2406   if (Outs.empty())
2407     return NotStructReturn;
2408
2409   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2410   if (!Flags.isSRet())
2411     return NotStructReturn;
2412   if (Flags.isInReg())
2413     return RegStructReturn;
2414   return StackStructReturn;
2415 }
2416
2417 /// Determines whether a function uses struct return semantics.
2418 static StructReturnType
2419 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2420   if (Ins.empty())
2421     return NotStructReturn;
2422
2423   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2424   if (!Flags.isSRet())
2425     return NotStructReturn;
2426   if (Flags.isInReg())
2427     return RegStructReturn;
2428   return StackStructReturn;
2429 }
2430
2431 /// Make a copy of an aggregate at address specified by "Src" to address
2432 /// "Dst" with size and alignment information specified by the specific
2433 /// parameter attribute. The copy will be passed as a byval function parameter.
2434 static SDValue
2435 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2436                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2437                           SDLoc dl) {
2438   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2439
2440   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2441                        /*isVolatile*/false, /*AlwaysInline=*/true,
2442                        /*isTailCall*/false,
2443                        MachinePointerInfo(), MachinePointerInfo());
2444 }
2445
2446 /// Return true if the calling convention is one that we can guarantee TCO for.
2447 static bool canGuaranteeTCO(CallingConv::ID CC) {
2448   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2449           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2450 }
2451
2452 /// Return true if we might ever do TCO for calls with this calling convention.
2453 static bool mayTailCallThisCC(CallingConv::ID CC) {
2454   switch (CC) {
2455   // C calling conventions:
2456   case CallingConv::C:
2457   case CallingConv::X86_64_Win64:
2458   case CallingConv::X86_64_SysV:
2459   // Callee pop conventions:
2460   case CallingConv::X86_ThisCall:
2461   case CallingConv::X86_StdCall:
2462   case CallingConv::X86_VectorCall:
2463   case CallingConv::X86_FastCall:
2464     return true;
2465   default:
2466     return canGuaranteeTCO(CC);
2467   }
2468 }
2469
2470 /// Return true if the function is being made into a tailcall target by
2471 /// changing its ABI.
2472 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2473   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2474 }
2475
2476 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2477   auto Attr =
2478       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2479   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2480     return false;
2481
2482   CallSite CS(CI);
2483   CallingConv::ID CalleeCC = CS.getCallingConv();
2484   if (!mayTailCallThisCC(CalleeCC))
2485     return false;
2486
2487   return true;
2488 }
2489
2490 SDValue
2491 X86TargetLowering::LowerMemArgument(SDValue Chain,
2492                                     CallingConv::ID CallConv,
2493                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2494                                     SDLoc dl, SelectionDAG &DAG,
2495                                     const CCValAssign &VA,
2496                                     MachineFrameInfo *MFI,
2497                                     unsigned i) const {
2498   // Create the nodes corresponding to a load from this parameter slot.
2499   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2500   bool AlwaysUseMutable = shouldGuaranteeTCO(
2501       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2502   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2503   EVT ValVT;
2504
2505   // If value is passed by pointer we have address passed instead of the value
2506   // itself.
2507   bool ExtendedInMem = VA.isExtInLoc() &&
2508     VA.getValVT().getScalarType() == MVT::i1;
2509
2510   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2511     ValVT = VA.getLocVT();
2512   else
2513     ValVT = VA.getValVT();
2514
2515   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2516   // changed with more analysis.
2517   // In case of tail call optimization mark all arguments mutable. Since they
2518   // could be overwritten by lowering of arguments in case of a tail call.
2519   if (Flags.isByVal()) {
2520     unsigned Bytes = Flags.getByValSize();
2521     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2522     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2523     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2524   } else {
2525     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2526                                     VA.getLocMemOffset(), isImmutable);
2527     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2528     SDValue Val = DAG.getLoad(
2529         ValVT, dl, Chain, FIN,
2530         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2531         false, false, 0);
2532     return ExtendedInMem ?
2533       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2534   }
2535 }
2536
2537 // FIXME: Get this from tablegen.
2538 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2539                                                 const X86Subtarget *Subtarget) {
2540   assert(Subtarget->is64Bit());
2541
2542   if (Subtarget->isCallingConvWin64(CallConv)) {
2543     static const MCPhysReg GPR64ArgRegsWin64[] = {
2544       X86::RCX, X86::RDX, X86::R8,  X86::R9
2545     };
2546     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2547   }
2548
2549   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2550     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2551   };
2552   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2553 }
2554
2555 // FIXME: Get this from tablegen.
2556 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2557                                                 CallingConv::ID CallConv,
2558                                                 const X86Subtarget *Subtarget) {
2559   assert(Subtarget->is64Bit());
2560   if (Subtarget->isCallingConvWin64(CallConv)) {
2561     // The XMM registers which might contain var arg parameters are shadowed
2562     // in their paired GPR.  So we only need to save the GPR to their home
2563     // slots.
2564     // TODO: __vectorcall will change this.
2565     return None;
2566   }
2567
2568   const Function *Fn = MF.getFunction();
2569   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2570   bool isSoftFloat = Subtarget->useSoftFloat();
2571   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2572          "SSE register cannot be used when SSE is disabled!");
2573   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2574     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2575     // registers.
2576     return None;
2577
2578   static const MCPhysReg XMMArgRegs64Bit[] = {
2579     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2580     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2581   };
2582   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2583 }
2584
2585 SDValue X86TargetLowering::LowerFormalArguments(
2586     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2587     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2588     SmallVectorImpl<SDValue> &InVals) const {
2589   MachineFunction &MF = DAG.getMachineFunction();
2590   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2591   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2592
2593   const Function* Fn = MF.getFunction();
2594   if (Fn->hasExternalLinkage() &&
2595       Subtarget->isTargetCygMing() &&
2596       Fn->getName() == "main")
2597     FuncInfo->setForceFramePointer(true);
2598
2599   MachineFrameInfo *MFI = MF.getFrameInfo();
2600   bool Is64Bit = Subtarget->is64Bit();
2601   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2602
2603   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2604          "Var args not supported with calling convention fastcc, ghc or hipe");
2605
2606   // Assign locations to all of the incoming arguments.
2607   SmallVector<CCValAssign, 16> ArgLocs;
2608   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2609
2610   // Allocate shadow area for Win64
2611   if (IsWin64)
2612     CCInfo.AllocateStack(32, 8);
2613
2614   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2615
2616   unsigned LastVal = ~0U;
2617   SDValue ArgValue;
2618   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2619     CCValAssign &VA = ArgLocs[i];
2620     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2621     // places.
2622     assert(VA.getValNo() != LastVal &&
2623            "Don't support value assigned to multiple locs yet");
2624     (void)LastVal;
2625     LastVal = VA.getValNo();
2626
2627     if (VA.isRegLoc()) {
2628       EVT RegVT = VA.getLocVT();
2629       const TargetRegisterClass *RC;
2630       if (RegVT == MVT::i32)
2631         RC = &X86::GR32RegClass;
2632       else if (Is64Bit && RegVT == MVT::i64)
2633         RC = &X86::GR64RegClass;
2634       else if (RegVT == MVT::f32)
2635         RC = &X86::FR32RegClass;
2636       else if (RegVT == MVT::f64)
2637         RC = &X86::FR64RegClass;
2638       else if (RegVT.is512BitVector())
2639         RC = &X86::VR512RegClass;
2640       else if (RegVT.is256BitVector())
2641         RC = &X86::VR256RegClass;
2642       else if (RegVT.is128BitVector())
2643         RC = &X86::VR128RegClass;
2644       else if (RegVT == MVT::x86mmx)
2645         RC = &X86::VR64RegClass;
2646       else if (RegVT == MVT::i1)
2647         RC = &X86::VK1RegClass;
2648       else if (RegVT == MVT::v8i1)
2649         RC = &X86::VK8RegClass;
2650       else if (RegVT == MVT::v16i1)
2651         RC = &X86::VK16RegClass;
2652       else if (RegVT == MVT::v32i1)
2653         RC = &X86::VK32RegClass;
2654       else if (RegVT == MVT::v64i1)
2655         RC = &X86::VK64RegClass;
2656       else
2657         llvm_unreachable("Unknown argument type!");
2658
2659       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2660       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2661
2662       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2663       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2664       // right size.
2665       if (VA.getLocInfo() == CCValAssign::SExt)
2666         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2667                                DAG.getValueType(VA.getValVT()));
2668       else if (VA.getLocInfo() == CCValAssign::ZExt)
2669         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2670                                DAG.getValueType(VA.getValVT()));
2671       else if (VA.getLocInfo() == CCValAssign::BCvt)
2672         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2673
2674       if (VA.isExtInLoc()) {
2675         // Handle MMX values passed in XMM regs.
2676         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2677           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2678         else
2679           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2680       }
2681     } else {
2682       assert(VA.isMemLoc());
2683       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2684     }
2685
2686     // If value is passed via pointer - do a load.
2687     if (VA.getLocInfo() == CCValAssign::Indirect)
2688       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2689                              MachinePointerInfo(), false, false, false, 0);
2690
2691     InVals.push_back(ArgValue);
2692   }
2693
2694   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2695     // All x86 ABIs require that for returning structs by value we copy the
2696     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2697     // the argument into a virtual register so that we can access it from the
2698     // return points.
2699     if (Ins[i].Flags.isSRet()) {
2700       unsigned Reg = FuncInfo->getSRetReturnReg();
2701       if (!Reg) {
2702         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2703         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2704         FuncInfo->setSRetReturnReg(Reg);
2705       }
2706       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2707       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2708       break;
2709     }
2710   }
2711
2712   unsigned StackSize = CCInfo.getNextStackOffset();
2713   // Align stack specially for tail calls.
2714   if (shouldGuaranteeTCO(CallConv,
2715                          MF.getTarget().Options.GuaranteedTailCallOpt))
2716     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2717
2718   // If the function takes variable number of arguments, make a frame index for
2719   // the start of the first vararg value... for expansion of llvm.va_start. We
2720   // can skip this if there are no va_start calls.
2721   if (MFI->hasVAStart() &&
2722       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2723                    CallConv != CallingConv::X86_ThisCall))) {
2724     FuncInfo->setVarArgsFrameIndex(
2725         MFI->CreateFixedObject(1, StackSize, true));
2726   }
2727
2728   // Figure out if XMM registers are in use.
2729   assert(!(Subtarget->useSoftFloat() &&
2730            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2731          "SSE register cannot be used when SSE is disabled!");
2732
2733   // 64-bit calling conventions support varargs and register parameters, so we
2734   // have to do extra work to spill them in the prologue.
2735   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2736     // Find the first unallocated argument registers.
2737     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2738     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2739     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2740     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2741     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2742            "SSE register cannot be used when SSE is disabled!");
2743
2744     // Gather all the live in physical registers.
2745     SmallVector<SDValue, 6> LiveGPRs;
2746     SmallVector<SDValue, 8> LiveXMMRegs;
2747     SDValue ALVal;
2748     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2749       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2750       LiveGPRs.push_back(
2751           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2752     }
2753     if (!ArgXMMs.empty()) {
2754       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2755       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2756       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2757         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2758         LiveXMMRegs.push_back(
2759             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2760       }
2761     }
2762
2763     if (IsWin64) {
2764       // Get to the caller-allocated home save location.  Add 8 to account
2765       // for the return address.
2766       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2767       FuncInfo->setRegSaveFrameIndex(
2768           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2769       // Fixup to set vararg frame on shadow area (4 x i64).
2770       if (NumIntRegs < 4)
2771         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2772     } else {
2773       // For X86-64, if there are vararg parameters that are passed via
2774       // registers, then we must store them to their spots on the stack so
2775       // they may be loaded by deferencing the result of va_next.
2776       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2777       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2778       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2779           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2780     }
2781
2782     // Store the integer parameter registers.
2783     SmallVector<SDValue, 8> MemOps;
2784     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2785                                       getPointerTy(DAG.getDataLayout()));
2786     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2787     for (SDValue Val : LiveGPRs) {
2788       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2789                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2790       SDValue Store =
2791           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2792                        MachinePointerInfo::getFixedStack(
2793                            DAG.getMachineFunction(),
2794                            FuncInfo->getRegSaveFrameIndex(), Offset),
2795                        false, false, 0);
2796       MemOps.push_back(Store);
2797       Offset += 8;
2798     }
2799
2800     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2801       // Now store the XMM (fp + vector) parameter registers.
2802       SmallVector<SDValue, 12> SaveXMMOps;
2803       SaveXMMOps.push_back(Chain);
2804       SaveXMMOps.push_back(ALVal);
2805       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2806                              FuncInfo->getRegSaveFrameIndex(), dl));
2807       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2808                              FuncInfo->getVarArgsFPOffset(), dl));
2809       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2810                         LiveXMMRegs.end());
2811       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2812                                    MVT::Other, SaveXMMOps));
2813     }
2814
2815     if (!MemOps.empty())
2816       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2817   }
2818
2819   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2820     // Find the largest legal vector type.
2821     MVT VecVT = MVT::Other;
2822     // FIXME: Only some x86_32 calling conventions support AVX512.
2823     if (Subtarget->hasAVX512() &&
2824         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2825                      CallConv == CallingConv::Intel_OCL_BI)))
2826       VecVT = MVT::v16f32;
2827     else if (Subtarget->hasAVX())
2828       VecVT = MVT::v8f32;
2829     else if (Subtarget->hasSSE2())
2830       VecVT = MVT::v4f32;
2831
2832     // We forward some GPRs and some vector types.
2833     SmallVector<MVT, 2> RegParmTypes;
2834     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2835     RegParmTypes.push_back(IntVT);
2836     if (VecVT != MVT::Other)
2837       RegParmTypes.push_back(VecVT);
2838
2839     // Compute the set of forwarded registers. The rest are scratch.
2840     SmallVectorImpl<ForwardedRegister> &Forwards =
2841         FuncInfo->getForwardedMustTailRegParms();
2842     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2843
2844     // Conservatively forward AL on x86_64, since it might be used for varargs.
2845     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2846       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2847       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2848     }
2849
2850     // Copy all forwards from physical to virtual registers.
2851     for (ForwardedRegister &F : Forwards) {
2852       // FIXME: Can we use a less constrained schedule?
2853       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2854       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2855       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2856     }
2857   }
2858
2859   // Some CCs need callee pop.
2860   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2861                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2862     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2863   } else {
2864     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2865     // If this is an sret function, the return should pop the hidden pointer.
2866     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2867         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2868         argsAreStructReturn(Ins) == StackStructReturn)
2869       FuncInfo->setBytesToPopOnReturn(4);
2870   }
2871
2872   if (!Is64Bit) {
2873     // RegSaveFrameIndex is X86-64 only.
2874     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2875     if (CallConv == CallingConv::X86_FastCall ||
2876         CallConv == CallingConv::X86_ThisCall)
2877       // fastcc functions can't have varargs.
2878       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2879   }
2880
2881   FuncInfo->setArgumentStackSize(StackSize);
2882
2883   if (WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo()) {
2884     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2885     if (Personality == EHPersonality::CoreCLR) {
2886       assert(Is64Bit);
2887       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2888       // that we'd prefer this slot be allocated towards the bottom of the frame
2889       // (i.e. near the stack pointer after allocating the frame).  Every
2890       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2891       // offset from the bottom of this and each funclet's frame must be the
2892       // same, so the size of funclets' (mostly empty) frames is dictated by
2893       // how far this slot is from the bottom (since they allocate just enough
2894       // space to accomodate holding this slot at the correct offset).
2895       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2896       EHInfo->PSPSymFrameIdx = PSPSymFI;
2897     }
2898   }
2899
2900   return Chain;
2901 }
2902
2903 SDValue
2904 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2905                                     SDValue StackPtr, SDValue Arg,
2906                                     SDLoc dl, SelectionDAG &DAG,
2907                                     const CCValAssign &VA,
2908                                     ISD::ArgFlagsTy Flags) const {
2909   unsigned LocMemOffset = VA.getLocMemOffset();
2910   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2911   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2912                        StackPtr, PtrOff);
2913   if (Flags.isByVal())
2914     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2915
2916   return DAG.getStore(
2917       Chain, dl, Arg, PtrOff,
2918       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2919       false, false, 0);
2920 }
2921
2922 /// Emit a load of return address if tail call
2923 /// optimization is performed and it is required.
2924 SDValue
2925 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2926                                            SDValue &OutRetAddr, SDValue Chain,
2927                                            bool IsTailCall, bool Is64Bit,
2928                                            int FPDiff, SDLoc dl) const {
2929   // Adjust the Return address stack slot.
2930   EVT VT = getPointerTy(DAG.getDataLayout());
2931   OutRetAddr = getReturnAddressFrameIndex(DAG);
2932
2933   // Load the "old" Return address.
2934   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2935                            false, false, false, 0);
2936   return SDValue(OutRetAddr.getNode(), 1);
2937 }
2938
2939 /// Emit a store of the return address if tail call
2940 /// optimization is performed and it is required (FPDiff!=0).
2941 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2942                                         SDValue Chain, SDValue RetAddrFrIdx,
2943                                         EVT PtrVT, unsigned SlotSize,
2944                                         int FPDiff, SDLoc dl) {
2945   // Store the return address to the appropriate stack slot.
2946   if (!FPDiff) return Chain;
2947   // Calculate the new stack slot for the return address.
2948   int NewReturnAddrFI =
2949     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2950                                          false);
2951   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2952   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2953                        MachinePointerInfo::getFixedStack(
2954                            DAG.getMachineFunction(), NewReturnAddrFI),
2955                        false, false, 0);
2956   return Chain;
2957 }
2958
2959 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2960 /// operation of specified width.
2961 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2962                        SDValue V2) {
2963   unsigned NumElems = VT.getVectorNumElements();
2964   SmallVector<int, 8> Mask;
2965   Mask.push_back(NumElems);
2966   for (unsigned i = 1; i != NumElems; ++i)
2967     Mask.push_back(i);
2968   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2969 }
2970
2971 SDValue
2972 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2973                              SmallVectorImpl<SDValue> &InVals) const {
2974   SelectionDAG &DAG                     = CLI.DAG;
2975   SDLoc &dl                             = CLI.DL;
2976   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2977   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2978   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2979   SDValue Chain                         = CLI.Chain;
2980   SDValue Callee                        = CLI.Callee;
2981   CallingConv::ID CallConv              = CLI.CallConv;
2982   bool &isTailCall                      = CLI.IsTailCall;
2983   bool isVarArg                         = CLI.IsVarArg;
2984
2985   MachineFunction &MF = DAG.getMachineFunction();
2986   bool Is64Bit        = Subtarget->is64Bit();
2987   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2988   StructReturnType SR = callIsStructReturn(Outs);
2989   bool IsSibcall      = false;
2990   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2991   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2992
2993   if (Attr.getValueAsString() == "true")
2994     isTailCall = false;
2995
2996   if (Subtarget->isPICStyleGOT() &&
2997       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2998     // If we are using a GOT, disable tail calls to external symbols with
2999     // default visibility. Tail calling such a symbol requires using a GOT
3000     // relocation, which forces early binding of the symbol. This breaks code
3001     // that require lazy function symbol resolution. Using musttail or
3002     // GuaranteedTailCallOpt will override this.
3003     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3004     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3005                G->getGlobal()->hasDefaultVisibility()))
3006       isTailCall = false;
3007   }
3008
3009   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3010   if (IsMustTail) {
3011     // Force this to be a tail call.  The verifier rules are enough to ensure
3012     // that we can lower this successfully without moving the return address
3013     // around.
3014     isTailCall = true;
3015   } else if (isTailCall) {
3016     // Check if it's really possible to do a tail call.
3017     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3018                     isVarArg, SR != NotStructReturn,
3019                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3020                     Outs, OutVals, Ins, DAG);
3021
3022     // Sibcalls are automatically detected tailcalls which do not require
3023     // ABI changes.
3024     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3025       IsSibcall = true;
3026
3027     if (isTailCall)
3028       ++NumTailCalls;
3029   }
3030
3031   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3032          "Var args not supported with calling convention fastcc, ghc or hipe");
3033
3034   // Analyze operands of the call, assigning locations to each operand.
3035   SmallVector<CCValAssign, 16> ArgLocs;
3036   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3037
3038   // Allocate shadow area for Win64
3039   if (IsWin64)
3040     CCInfo.AllocateStack(32, 8);
3041
3042   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3043
3044   // Get a count of how many bytes are to be pushed on the stack.
3045   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3046   if (IsSibcall)
3047     // This is a sibcall. The memory operands are available in caller's
3048     // own caller's stack.
3049     NumBytes = 0;
3050   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3051            canGuaranteeTCO(CallConv))
3052     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3053
3054   int FPDiff = 0;
3055   if (isTailCall && !IsSibcall && !IsMustTail) {
3056     // Lower arguments at fp - stackoffset + fpdiff.
3057     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3058
3059     FPDiff = NumBytesCallerPushed - NumBytes;
3060
3061     // Set the delta of movement of the returnaddr stackslot.
3062     // But only set if delta is greater than previous delta.
3063     if (FPDiff < X86Info->getTCReturnAddrDelta())
3064       X86Info->setTCReturnAddrDelta(FPDiff);
3065   }
3066
3067   unsigned NumBytesToPush = NumBytes;
3068   unsigned NumBytesToPop = NumBytes;
3069
3070   // If we have an inalloca argument, all stack space has already been allocated
3071   // for us and be right at the top of the stack.  We don't support multiple
3072   // arguments passed in memory when using inalloca.
3073   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3074     NumBytesToPush = 0;
3075     if (!ArgLocs.back().isMemLoc())
3076       report_fatal_error("cannot use inalloca attribute on a register "
3077                          "parameter");
3078     if (ArgLocs.back().getLocMemOffset() != 0)
3079       report_fatal_error("any parameter with the inalloca attribute must be "
3080                          "the only memory argument");
3081   }
3082
3083   if (!IsSibcall)
3084     Chain = DAG.getCALLSEQ_START(
3085         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3086
3087   SDValue RetAddrFrIdx;
3088   // Load return address for tail calls.
3089   if (isTailCall && FPDiff)
3090     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3091                                     Is64Bit, FPDiff, dl);
3092
3093   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3094   SmallVector<SDValue, 8> MemOpChains;
3095   SDValue StackPtr;
3096
3097   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3098   // of tail call optimization arguments are handle later.
3099   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3100   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3101     // Skip inalloca arguments, they have already been written.
3102     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3103     if (Flags.isInAlloca())
3104       continue;
3105
3106     CCValAssign &VA = ArgLocs[i];
3107     EVT RegVT = VA.getLocVT();
3108     SDValue Arg = OutVals[i];
3109     bool isByVal = Flags.isByVal();
3110
3111     // Promote the value if needed.
3112     switch (VA.getLocInfo()) {
3113     default: llvm_unreachable("Unknown loc info!");
3114     case CCValAssign::Full: break;
3115     case CCValAssign::SExt:
3116       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3117       break;
3118     case CCValAssign::ZExt:
3119       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3120       break;
3121     case CCValAssign::AExt:
3122       if (Arg.getValueType().isVector() &&
3123           Arg.getValueType().getVectorElementType() == MVT::i1)
3124         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3125       else if (RegVT.is128BitVector()) {
3126         // Special case: passing MMX values in XMM registers.
3127         Arg = DAG.getBitcast(MVT::i64, Arg);
3128         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3129         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3130       } else
3131         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3132       break;
3133     case CCValAssign::BCvt:
3134       Arg = DAG.getBitcast(RegVT, Arg);
3135       break;
3136     case CCValAssign::Indirect: {
3137       // Store the argument.
3138       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3139       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3140       Chain = DAG.getStore(
3141           Chain, dl, Arg, SpillSlot,
3142           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3143           false, false, 0);
3144       Arg = SpillSlot;
3145       break;
3146     }
3147     }
3148
3149     if (VA.isRegLoc()) {
3150       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3151       if (isVarArg && IsWin64) {
3152         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3153         // shadow reg if callee is a varargs function.
3154         unsigned ShadowReg = 0;
3155         switch (VA.getLocReg()) {
3156         case X86::XMM0: ShadowReg = X86::RCX; break;
3157         case X86::XMM1: ShadowReg = X86::RDX; break;
3158         case X86::XMM2: ShadowReg = X86::R8; break;
3159         case X86::XMM3: ShadowReg = X86::R9; break;
3160         }
3161         if (ShadowReg)
3162           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3163       }
3164     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3165       assert(VA.isMemLoc());
3166       if (!StackPtr.getNode())
3167         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3168                                       getPointerTy(DAG.getDataLayout()));
3169       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3170                                              dl, DAG, VA, Flags));
3171     }
3172   }
3173
3174   if (!MemOpChains.empty())
3175     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3176
3177   if (Subtarget->isPICStyleGOT()) {
3178     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3179     // GOT pointer.
3180     if (!isTailCall) {
3181       RegsToPass.push_back(std::make_pair(
3182           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3183                                           getPointerTy(DAG.getDataLayout()))));
3184     } else {
3185       // If we are tail calling and generating PIC/GOT style code load the
3186       // address of the callee into ECX. The value in ecx is used as target of
3187       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3188       // for tail calls on PIC/GOT architectures. Normally we would just put the
3189       // address of GOT into ebx and then call target@PLT. But for tail calls
3190       // ebx would be restored (since ebx is callee saved) before jumping to the
3191       // target@PLT.
3192
3193       // Note: The actual moving to ECX is done further down.
3194       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3195       if (G && !G->getGlobal()->hasLocalLinkage() &&
3196           G->getGlobal()->hasDefaultVisibility())
3197         Callee = LowerGlobalAddress(Callee, DAG);
3198       else if (isa<ExternalSymbolSDNode>(Callee))
3199         Callee = LowerExternalSymbol(Callee, DAG);
3200     }
3201   }
3202
3203   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3204     // From AMD64 ABI document:
3205     // For calls that may call functions that use varargs or stdargs
3206     // (prototype-less calls or calls to functions containing ellipsis (...) in
3207     // the declaration) %al is used as hidden argument to specify the number
3208     // of SSE registers used. The contents of %al do not need to match exactly
3209     // the number of registers, but must be an ubound on the number of SSE
3210     // registers used and is in the range 0 - 8 inclusive.
3211
3212     // Count the number of XMM registers allocated.
3213     static const MCPhysReg XMMArgRegs[] = {
3214       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3215       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3216     };
3217     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3218     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3219            && "SSE registers cannot be used when SSE is disabled");
3220
3221     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3222                                         DAG.getConstant(NumXMMRegs, dl,
3223                                                         MVT::i8)));
3224   }
3225
3226   if (isVarArg && IsMustTail) {
3227     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3228     for (const auto &F : Forwards) {
3229       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3230       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3231     }
3232   }
3233
3234   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3235   // don't need this because the eligibility check rejects calls that require
3236   // shuffling arguments passed in memory.
3237   if (!IsSibcall && isTailCall) {
3238     // Force all the incoming stack arguments to be loaded from the stack
3239     // before any new outgoing arguments are stored to the stack, because the
3240     // outgoing stack slots may alias the incoming argument stack slots, and
3241     // the alias isn't otherwise explicit. This is slightly more conservative
3242     // than necessary, because it means that each store effectively depends
3243     // on every argument instead of just those arguments it would clobber.
3244     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3245
3246     SmallVector<SDValue, 8> MemOpChains2;
3247     SDValue FIN;
3248     int FI = 0;
3249     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3250       CCValAssign &VA = ArgLocs[i];
3251       if (VA.isRegLoc())
3252         continue;
3253       assert(VA.isMemLoc());
3254       SDValue Arg = OutVals[i];
3255       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3256       // Skip inalloca arguments.  They don't require any work.
3257       if (Flags.isInAlloca())
3258         continue;
3259       // Create frame index.
3260       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3261       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3262       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3263       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3264
3265       if (Flags.isByVal()) {
3266         // Copy relative to framepointer.
3267         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3268         if (!StackPtr.getNode())
3269           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3270                                         getPointerTy(DAG.getDataLayout()));
3271         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3272                              StackPtr, Source);
3273
3274         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3275                                                          ArgChain,
3276                                                          Flags, DAG, dl));
3277       } else {
3278         // Store relative to framepointer.
3279         MemOpChains2.push_back(DAG.getStore(
3280             ArgChain, dl, Arg, FIN,
3281             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3282             false, false, 0));
3283       }
3284     }
3285
3286     if (!MemOpChains2.empty())
3287       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3288
3289     // Store the return address to the appropriate stack slot.
3290     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3291                                      getPointerTy(DAG.getDataLayout()),
3292                                      RegInfo->getSlotSize(), FPDiff, dl);
3293   }
3294
3295   // Build a sequence of copy-to-reg nodes chained together with token chain
3296   // and flag operands which copy the outgoing args into registers.
3297   SDValue InFlag;
3298   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3299     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3300                              RegsToPass[i].second, InFlag);
3301     InFlag = Chain.getValue(1);
3302   }
3303
3304   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3305     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3306     // In the 64-bit large code model, we have to make all calls
3307     // through a register, since the call instruction's 32-bit
3308     // pc-relative offset may not be large enough to hold the whole
3309     // address.
3310   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3311     // If the callee is a GlobalAddress node (quite common, every direct call
3312     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3313     // it.
3314     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3315
3316     // We should use extra load for direct calls to dllimported functions in
3317     // non-JIT mode.
3318     const GlobalValue *GV = G->getGlobal();
3319     if (!GV->hasDLLImportStorageClass()) {
3320       unsigned char OpFlags = 0;
3321       bool ExtraLoad = false;
3322       unsigned WrapperKind = ISD::DELETED_NODE;
3323
3324       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3325       // external symbols most go through the PLT in PIC mode.  If the symbol
3326       // has hidden or protected visibility, or if it is static or local, then
3327       // we don't need to use the PLT - we can directly call it.
3328       if (Subtarget->isTargetELF() &&
3329           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3330           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3331         OpFlags = X86II::MO_PLT;
3332       } else if (Subtarget->isPICStyleStubAny() &&
3333                  !GV->isStrongDefinitionForLinker() &&
3334                  (!Subtarget->getTargetTriple().isMacOSX() ||
3335                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3336         // PC-relative references to external symbols should go through $stub,
3337         // unless we're building with the leopard linker or later, which
3338         // automatically synthesizes these stubs.
3339         OpFlags = X86II::MO_DARWIN_STUB;
3340       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3341                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3342         // If the function is marked as non-lazy, generate an indirect call
3343         // which loads from the GOT directly. This avoids runtime overhead
3344         // at the cost of eager binding (and one extra byte of encoding).
3345         OpFlags = X86II::MO_GOTPCREL;
3346         WrapperKind = X86ISD::WrapperRIP;
3347         ExtraLoad = true;
3348       }
3349
3350       Callee = DAG.getTargetGlobalAddress(
3351           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3352
3353       // Add a wrapper if needed.
3354       if (WrapperKind != ISD::DELETED_NODE)
3355         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3356                              getPointerTy(DAG.getDataLayout()), Callee);
3357       // Add extra indirection if needed.
3358       if (ExtraLoad)
3359         Callee = DAG.getLoad(
3360             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3361             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3362             false, 0);
3363     }
3364   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3365     unsigned char OpFlags = 0;
3366
3367     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3368     // external symbols should go through the PLT.
3369     if (Subtarget->isTargetELF() &&
3370         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3371       OpFlags = X86II::MO_PLT;
3372     } else if (Subtarget->isPICStyleStubAny() &&
3373                (!Subtarget->getTargetTriple().isMacOSX() ||
3374                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3375       // PC-relative references to external symbols should go through $stub,
3376       // unless we're building with the leopard linker or later, which
3377       // automatically synthesizes these stubs.
3378       OpFlags = X86II::MO_DARWIN_STUB;
3379     }
3380
3381     Callee = DAG.getTargetExternalSymbol(
3382         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3383   } else if (Subtarget->isTarget64BitILP32() &&
3384              Callee->getValueType(0) == MVT::i32) {
3385     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3386     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3387   }
3388
3389   // Returns a chain & a flag for retval copy to use.
3390   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3391   SmallVector<SDValue, 8> Ops;
3392
3393   if (!IsSibcall && isTailCall) {
3394     Chain = DAG.getCALLSEQ_END(Chain,
3395                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3396                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3397     InFlag = Chain.getValue(1);
3398   }
3399
3400   Ops.push_back(Chain);
3401   Ops.push_back(Callee);
3402
3403   if (isTailCall)
3404     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3405
3406   // Add argument registers to the end of the list so that they are known live
3407   // into the call.
3408   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3409     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3410                                   RegsToPass[i].second.getValueType()));
3411
3412   // Add a register mask operand representing the call-preserved registers.
3413   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3414   assert(Mask && "Missing call preserved mask for calling convention");
3415
3416   // If this is an invoke in a 32-bit function using a funclet-based
3417   // personality, assume the function clobbers all registers. If an exception
3418   // is thrown, the runtime will not restore CSRs.
3419   // FIXME: Model this more precisely so that we can register allocate across
3420   // the normal edge and spill and fill across the exceptional edge.
3421   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3422     const Function *CallerFn = MF.getFunction();
3423     EHPersonality Pers =
3424         CallerFn->hasPersonalityFn()
3425             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3426             : EHPersonality::Unknown;
3427     if (isFuncletEHPersonality(Pers))
3428       Mask = RegInfo->getNoPreservedMask();
3429   }
3430
3431   Ops.push_back(DAG.getRegisterMask(Mask));
3432
3433   if (InFlag.getNode())
3434     Ops.push_back(InFlag);
3435
3436   if (isTailCall) {
3437     // We used to do:
3438     //// If this is the first return lowered for this function, add the regs
3439     //// to the liveout set for the function.
3440     // This isn't right, although it's probably harmless on x86; liveouts
3441     // should be computed from returns not tail calls.  Consider a void
3442     // function making a tail call to a function returning int.
3443     MF.getFrameInfo()->setHasTailCall();
3444     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3445   }
3446
3447   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3448   InFlag = Chain.getValue(1);
3449
3450   // Create the CALLSEQ_END node.
3451   unsigned NumBytesForCalleeToPop;
3452   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3453                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3454     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3455   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3456            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3457            SR == StackStructReturn)
3458     // If this is a call to a struct-return function, the callee
3459     // pops the hidden struct pointer, so we have to push it back.
3460     // This is common for Darwin/X86, Linux & Mingw32 targets.
3461     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3462     NumBytesForCalleeToPop = 4;
3463   else
3464     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3465
3466   // Returns a flag for retval copy to use.
3467   if (!IsSibcall) {
3468     Chain = DAG.getCALLSEQ_END(Chain,
3469                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3470                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3471                                                      true),
3472                                InFlag, dl);
3473     InFlag = Chain.getValue(1);
3474   }
3475
3476   // Handle result values, copying them out of physregs into vregs that we
3477   // return.
3478   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3479                          Ins, dl, DAG, InVals);
3480 }
3481
3482 //===----------------------------------------------------------------------===//
3483 //                Fast Calling Convention (tail call) implementation
3484 //===----------------------------------------------------------------------===//
3485
3486 //  Like std call, callee cleans arguments, convention except that ECX is
3487 //  reserved for storing the tail called function address. Only 2 registers are
3488 //  free for argument passing (inreg). Tail call optimization is performed
3489 //  provided:
3490 //                * tailcallopt is enabled
3491 //                * caller/callee are fastcc
3492 //  On X86_64 architecture with GOT-style position independent code only local
3493 //  (within module) calls are supported at the moment.
3494 //  To keep the stack aligned according to platform abi the function
3495 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3496 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3497 //  If a tail called function callee has more arguments than the caller the
3498 //  caller needs to make sure that there is room to move the RETADDR to. This is
3499 //  achieved by reserving an area the size of the argument delta right after the
3500 //  original RETADDR, but before the saved framepointer or the spilled registers
3501 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3502 //  stack layout:
3503 //    arg1
3504 //    arg2
3505 //    RETADDR
3506 //    [ new RETADDR
3507 //      move area ]
3508 //    (possible EBP)
3509 //    ESI
3510 //    EDI
3511 //    local1 ..
3512
3513 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3514 /// requirement.
3515 unsigned
3516 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3517                                                SelectionDAG& DAG) const {
3518   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3519   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3520   unsigned StackAlignment = TFI.getStackAlignment();
3521   uint64_t AlignMask = StackAlignment - 1;
3522   int64_t Offset = StackSize;
3523   unsigned SlotSize = RegInfo->getSlotSize();
3524   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3525     // Number smaller than 12 so just add the difference.
3526     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3527   } else {
3528     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3529     Offset = ((~AlignMask) & Offset) + StackAlignment +
3530       (StackAlignment-SlotSize);
3531   }
3532   return Offset;
3533 }
3534
3535 /// Return true if the given stack call argument is already available in the
3536 /// same position (relatively) of the caller's incoming argument stack.
3537 static
3538 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3539                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3540                          const X86InstrInfo *TII) {
3541   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3542   int FI = INT_MAX;
3543   if (Arg.getOpcode() == ISD::CopyFromReg) {
3544     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3545     if (!TargetRegisterInfo::isVirtualRegister(VR))
3546       return false;
3547     MachineInstr *Def = MRI->getVRegDef(VR);
3548     if (!Def)
3549       return false;
3550     if (!Flags.isByVal()) {
3551       if (!TII->isLoadFromStackSlot(Def, FI))
3552         return false;
3553     } else {
3554       unsigned Opcode = Def->getOpcode();
3555       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3556            Opcode == X86::LEA64_32r) &&
3557           Def->getOperand(1).isFI()) {
3558         FI = Def->getOperand(1).getIndex();
3559         Bytes = Flags.getByValSize();
3560       } else
3561         return false;
3562     }
3563   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3564     if (Flags.isByVal())
3565       // ByVal argument is passed in as a pointer but it's now being
3566       // dereferenced. e.g.
3567       // define @foo(%struct.X* %A) {
3568       //   tail call @bar(%struct.X* byval %A)
3569       // }
3570       return false;
3571     SDValue Ptr = Ld->getBasePtr();
3572     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3573     if (!FINode)
3574       return false;
3575     FI = FINode->getIndex();
3576   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3577     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3578     FI = FINode->getIndex();
3579     Bytes = Flags.getByValSize();
3580   } else
3581     return false;
3582
3583   assert(FI != INT_MAX);
3584   if (!MFI->isFixedObjectIndex(FI))
3585     return false;
3586   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3587 }
3588
3589 /// Check whether the call is eligible for tail call optimization. Targets
3590 /// that want to do tail call optimization should implement this function.
3591 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3592     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3593     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3594     const SmallVectorImpl<ISD::OutputArg> &Outs,
3595     const SmallVectorImpl<SDValue> &OutVals,
3596     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3597   if (!mayTailCallThisCC(CalleeCC))
3598     return false;
3599
3600   // If -tailcallopt is specified, make fastcc functions tail-callable.
3601   MachineFunction &MF = DAG.getMachineFunction();
3602   const Function *CallerF = MF.getFunction();
3603
3604   // If the function return type is x86_fp80 and the callee return type is not,
3605   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3606   // perform a tailcall optimization here.
3607   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3608     return false;
3609
3610   CallingConv::ID CallerCC = CallerF->getCallingConv();
3611   bool CCMatch = CallerCC == CalleeCC;
3612   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3613   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3614
3615   // Win64 functions have extra shadow space for argument homing. Don't do the
3616   // sibcall if the caller and callee have mismatched expectations for this
3617   // space.
3618   if (IsCalleeWin64 != IsCallerWin64)
3619     return false;
3620
3621   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3622     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3623       return true;
3624     return false;
3625   }
3626
3627   // Look for obvious safe cases to perform tail call optimization that do not
3628   // require ABI changes. This is what gcc calls sibcall.
3629
3630   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3631   // emit a special epilogue.
3632   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3633   if (RegInfo->needsStackRealignment(MF))
3634     return false;
3635
3636   // Also avoid sibcall optimization if either caller or callee uses struct
3637   // return semantics.
3638   if (isCalleeStructRet || isCallerStructRet)
3639     return false;
3640
3641   // Do not sibcall optimize vararg calls unless all arguments are passed via
3642   // registers.
3643   if (isVarArg && !Outs.empty()) {
3644     // Optimizing for varargs on Win64 is unlikely to be safe without
3645     // additional testing.
3646     if (IsCalleeWin64 || IsCallerWin64)
3647       return false;
3648
3649     SmallVector<CCValAssign, 16> ArgLocs;
3650     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3651                    *DAG.getContext());
3652
3653     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3654     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3655       if (!ArgLocs[i].isRegLoc())
3656         return false;
3657   }
3658
3659   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3660   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3661   // this into a sibcall.
3662   bool Unused = false;
3663   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3664     if (!Ins[i].Used) {
3665       Unused = true;
3666       break;
3667     }
3668   }
3669   if (Unused) {
3670     SmallVector<CCValAssign, 16> RVLocs;
3671     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3672                    *DAG.getContext());
3673     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3674     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3675       CCValAssign &VA = RVLocs[i];
3676       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3677         return false;
3678     }
3679   }
3680
3681   // If the calling conventions do not match, then we'd better make sure the
3682   // results are returned in the same way as what the caller expects.
3683   if (!CCMatch) {
3684     SmallVector<CCValAssign, 16> RVLocs1;
3685     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3686                     *DAG.getContext());
3687     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3688
3689     SmallVector<CCValAssign, 16> RVLocs2;
3690     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3691                     *DAG.getContext());
3692     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3693
3694     if (RVLocs1.size() != RVLocs2.size())
3695       return false;
3696     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3697       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3698         return false;
3699       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3700         return false;
3701       if (RVLocs1[i].isRegLoc()) {
3702         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3703           return false;
3704       } else {
3705         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3706           return false;
3707       }
3708     }
3709   }
3710
3711   unsigned StackArgsSize = 0;
3712
3713   // If the callee takes no arguments then go on to check the results of the
3714   // call.
3715   if (!Outs.empty()) {
3716     // Check if stack adjustment is needed. For now, do not do this if any
3717     // argument is passed on the stack.
3718     SmallVector<CCValAssign, 16> ArgLocs;
3719     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3720                    *DAG.getContext());
3721
3722     // Allocate shadow area for Win64
3723     if (IsCalleeWin64)
3724       CCInfo.AllocateStack(32, 8);
3725
3726     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3727     StackArgsSize = CCInfo.getNextStackOffset();
3728
3729     if (CCInfo.getNextStackOffset()) {
3730       // Check if the arguments are already laid out in the right way as
3731       // the caller's fixed stack objects.
3732       MachineFrameInfo *MFI = MF.getFrameInfo();
3733       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3734       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3735       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3736         CCValAssign &VA = ArgLocs[i];
3737         SDValue Arg = OutVals[i];
3738         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3739         if (VA.getLocInfo() == CCValAssign::Indirect)
3740           return false;
3741         if (!VA.isRegLoc()) {
3742           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3743                                    MFI, MRI, TII))
3744             return false;
3745         }
3746       }
3747     }
3748
3749     // If the tailcall address may be in a register, then make sure it's
3750     // possible to register allocate for it. In 32-bit, the call address can
3751     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3752     // callee-saved registers are restored. These happen to be the same
3753     // registers used to pass 'inreg' arguments so watch out for those.
3754     if (!Subtarget->is64Bit() &&
3755         ((!isa<GlobalAddressSDNode>(Callee) &&
3756           !isa<ExternalSymbolSDNode>(Callee)) ||
3757          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3758       unsigned NumInRegs = 0;
3759       // In PIC we need an extra register to formulate the address computation
3760       // for the callee.
3761       unsigned MaxInRegs =
3762         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3763
3764       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3765         CCValAssign &VA = ArgLocs[i];
3766         if (!VA.isRegLoc())
3767           continue;
3768         unsigned Reg = VA.getLocReg();
3769         switch (Reg) {
3770         default: break;
3771         case X86::EAX: case X86::EDX: case X86::ECX:
3772           if (++NumInRegs == MaxInRegs)
3773             return false;
3774           break;
3775         }
3776       }
3777     }
3778   }
3779
3780   bool CalleeWillPop =
3781       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3782                        MF.getTarget().Options.GuaranteedTailCallOpt);
3783
3784   if (unsigned BytesToPop =
3785           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3786     // If we have bytes to pop, the callee must pop them.
3787     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3788     if (!CalleePopMatches)
3789       return false;
3790   } else if (CalleeWillPop && StackArgsSize > 0) {
3791     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3792     return false;
3793   }
3794
3795   return true;
3796 }
3797
3798 FastISel *
3799 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3800                                   const TargetLibraryInfo *libInfo) const {
3801   return X86::createFastISel(funcInfo, libInfo);
3802 }
3803
3804 //===----------------------------------------------------------------------===//
3805 //                           Other Lowering Hooks
3806 //===----------------------------------------------------------------------===//
3807
3808 static bool MayFoldLoad(SDValue Op) {
3809   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3810 }
3811
3812 static bool MayFoldIntoStore(SDValue Op) {
3813   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3814 }
3815
3816 static bool isTargetShuffle(unsigned Opcode) {
3817   switch(Opcode) {
3818   default: return false;
3819   case X86ISD::BLENDI:
3820   case X86ISD::PSHUFB:
3821   case X86ISD::PSHUFD:
3822   case X86ISD::PSHUFHW:
3823   case X86ISD::PSHUFLW:
3824   case X86ISD::SHUFP:
3825   case X86ISD::PALIGNR:
3826   case X86ISD::MOVLHPS:
3827   case X86ISD::MOVLHPD:
3828   case X86ISD::MOVHLPS:
3829   case X86ISD::MOVLPS:
3830   case X86ISD::MOVLPD:
3831   case X86ISD::MOVSHDUP:
3832   case X86ISD::MOVSLDUP:
3833   case X86ISD::MOVDDUP:
3834   case X86ISD::MOVSS:
3835   case X86ISD::MOVSD:
3836   case X86ISD::UNPCKL:
3837   case X86ISD::UNPCKH:
3838   case X86ISD::VPERMILPI:
3839   case X86ISD::VPERM2X128:
3840   case X86ISD::VPERMI:
3841   case X86ISD::VPERMV:
3842   case X86ISD::VPERMV3:
3843     return true;
3844   }
3845 }
3846
3847 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3848                                     SDValue V1, unsigned TargetMask,
3849                                     SelectionDAG &DAG) {
3850   switch(Opc) {
3851   default: llvm_unreachable("Unknown x86 shuffle node");
3852   case X86ISD::PSHUFD:
3853   case X86ISD::PSHUFHW:
3854   case X86ISD::PSHUFLW:
3855   case X86ISD::VPERMILPI:
3856   case X86ISD::VPERMI:
3857     return DAG.getNode(Opc, dl, VT, V1,
3858                        DAG.getConstant(TargetMask, dl, MVT::i8));
3859   }
3860 }
3861
3862 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3863                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3864   switch(Opc) {
3865   default: llvm_unreachable("Unknown x86 shuffle node");
3866   case X86ISD::MOVLHPS:
3867   case X86ISD::MOVLHPD:
3868   case X86ISD::MOVHLPS:
3869   case X86ISD::MOVLPS:
3870   case X86ISD::MOVLPD:
3871   case X86ISD::MOVSS:
3872   case X86ISD::MOVSD:
3873   case X86ISD::UNPCKL:
3874   case X86ISD::UNPCKH:
3875     return DAG.getNode(Opc, dl, VT, V1, V2);
3876   }
3877 }
3878
3879 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3880   MachineFunction &MF = DAG.getMachineFunction();
3881   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3882   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3883   int ReturnAddrIndex = FuncInfo->getRAIndex();
3884
3885   if (ReturnAddrIndex == 0) {
3886     // Set up a frame object for the return address.
3887     unsigned SlotSize = RegInfo->getSlotSize();
3888     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3889                                                            -(int64_t)SlotSize,
3890                                                            false);
3891     FuncInfo->setRAIndex(ReturnAddrIndex);
3892   }
3893
3894   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3895 }
3896
3897 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3898                                        bool hasSymbolicDisplacement) {
3899   // Offset should fit into 32 bit immediate field.
3900   if (!isInt<32>(Offset))
3901     return false;
3902
3903   // If we don't have a symbolic displacement - we don't have any extra
3904   // restrictions.
3905   if (!hasSymbolicDisplacement)
3906     return true;
3907
3908   // FIXME: Some tweaks might be needed for medium code model.
3909   if (M != CodeModel::Small && M != CodeModel::Kernel)
3910     return false;
3911
3912   // For small code model we assume that latest object is 16MB before end of 31
3913   // bits boundary. We may also accept pretty large negative constants knowing
3914   // that all objects are in the positive half of address space.
3915   if (M == CodeModel::Small && Offset < 16*1024*1024)
3916     return true;
3917
3918   // For kernel code model we know that all object resist in the negative half
3919   // of 32bits address space. We may not accept negative offsets, since they may
3920   // be just off and we may accept pretty large positive ones.
3921   if (M == CodeModel::Kernel && Offset >= 0)
3922     return true;
3923
3924   return false;
3925 }
3926
3927 /// Determines whether the callee is required to pop its own arguments.
3928 /// Callee pop is necessary to support tail calls.
3929 bool X86::isCalleePop(CallingConv::ID CallingConv,
3930                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3931   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3932   // can guarantee TCO.
3933   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3934     return true;
3935
3936   switch (CallingConv) {
3937   default:
3938     return false;
3939   case CallingConv::X86_StdCall:
3940   case CallingConv::X86_FastCall:
3941   case CallingConv::X86_ThisCall:
3942   case CallingConv::X86_VectorCall:
3943     return !is64Bit;
3944   }
3945 }
3946
3947 /// \brief Return true if the condition is an unsigned comparison operation.
3948 static bool isX86CCUnsigned(unsigned X86CC) {
3949   switch (X86CC) {
3950   default: llvm_unreachable("Invalid integer condition!");
3951   case X86::COND_E:     return true;
3952   case X86::COND_G:     return false;
3953   case X86::COND_GE:    return false;
3954   case X86::COND_L:     return false;
3955   case X86::COND_LE:    return false;
3956   case X86::COND_NE:    return true;
3957   case X86::COND_B:     return true;
3958   case X86::COND_A:     return true;
3959   case X86::COND_BE:    return true;
3960   case X86::COND_AE:    return true;
3961   }
3962 }
3963
3964 static X86::CondCode TranslateIntegerX86CC(ISD::CondCode SetCCOpcode) {
3965   switch (SetCCOpcode) {
3966   default: llvm_unreachable("Invalid integer condition!");
3967   case ISD::SETEQ:  return X86::COND_E;
3968   case ISD::SETGT:  return X86::COND_G;
3969   case ISD::SETGE:  return X86::COND_GE;
3970   case ISD::SETLT:  return X86::COND_L;
3971   case ISD::SETLE:  return X86::COND_LE;
3972   case ISD::SETNE:  return X86::COND_NE;
3973   case ISD::SETULT: return X86::COND_B;
3974   case ISD::SETUGT: return X86::COND_A;
3975   case ISD::SETULE: return X86::COND_BE;
3976   case ISD::SETUGE: return X86::COND_AE;
3977   }
3978 }
3979
3980 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3981 /// condition code, returning the condition code and the LHS/RHS of the
3982 /// comparison to make.
3983 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3984                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3985   if (!isFP) {
3986     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3987       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3988         // X > -1   -> X == 0, jump !sign.
3989         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3990         return X86::COND_NS;
3991       }
3992       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3993         // X < 0   -> X == 0, jump on sign.
3994         return X86::COND_S;
3995       }
3996       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3997         // X < 1   -> X <= 0
3998         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3999         return X86::COND_LE;
4000       }
4001     }
4002
4003     return TranslateIntegerX86CC(SetCCOpcode);
4004   }
4005
4006   // First determine if it is required or is profitable to flip the operands.
4007
4008   // If LHS is a foldable load, but RHS is not, flip the condition.
4009   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4010       !ISD::isNON_EXTLoad(RHS.getNode())) {
4011     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4012     std::swap(LHS, RHS);
4013   }
4014
4015   switch (SetCCOpcode) {
4016   default: break;
4017   case ISD::SETOLT:
4018   case ISD::SETOLE:
4019   case ISD::SETUGT:
4020   case ISD::SETUGE:
4021     std::swap(LHS, RHS);
4022     break;
4023   }
4024
4025   // On a floating point condition, the flags are set as follows:
4026   // ZF  PF  CF   op
4027   //  0 | 0 | 0 | X > Y
4028   //  0 | 0 | 1 | X < Y
4029   //  1 | 0 | 0 | X == Y
4030   //  1 | 1 | 1 | unordered
4031   switch (SetCCOpcode) {
4032   default: llvm_unreachable("Condcode should be pre-legalized away");
4033   case ISD::SETUEQ:
4034   case ISD::SETEQ:   return X86::COND_E;
4035   case ISD::SETOLT:              // flipped
4036   case ISD::SETOGT:
4037   case ISD::SETGT:   return X86::COND_A;
4038   case ISD::SETOLE:              // flipped
4039   case ISD::SETOGE:
4040   case ISD::SETGE:   return X86::COND_AE;
4041   case ISD::SETUGT:              // flipped
4042   case ISD::SETULT:
4043   case ISD::SETLT:   return X86::COND_B;
4044   case ISD::SETUGE:              // flipped
4045   case ISD::SETULE:
4046   case ISD::SETLE:   return X86::COND_BE;
4047   case ISD::SETONE:
4048   case ISD::SETNE:   return X86::COND_NE;
4049   case ISD::SETUO:   return X86::COND_P;
4050   case ISD::SETO:    return X86::COND_NP;
4051   case ISD::SETOEQ:
4052   case ISD::SETUNE:  return X86::COND_INVALID;
4053   }
4054 }
4055
4056 /// Is there a floating point cmov for the specific X86 condition code?
4057 /// Current x86 isa includes the following FP cmov instructions:
4058 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4059 static bool hasFPCMov(unsigned X86CC) {
4060   switch (X86CC) {
4061   default:
4062     return false;
4063   case X86::COND_B:
4064   case X86::COND_BE:
4065   case X86::COND_E:
4066   case X86::COND_P:
4067   case X86::COND_A:
4068   case X86::COND_AE:
4069   case X86::COND_NE:
4070   case X86::COND_NP:
4071     return true;
4072   }
4073 }
4074
4075 /// Returns true if the target can instruction select the
4076 /// specified FP immediate natively. If false, the legalizer will
4077 /// materialize the FP immediate as a load from a constant pool.
4078 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4079   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4080     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4081       return true;
4082   }
4083   return false;
4084 }
4085
4086 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4087                                               ISD::LoadExtType ExtTy,
4088                                               EVT NewVT) const {
4089   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4090   // relocation target a movq or addq instruction: don't let the load shrink.
4091   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4092   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4093     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4094       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4095   return true;
4096 }
4097
4098 /// \brief Returns true if it is beneficial to convert a load of a constant
4099 /// to just the constant itself.
4100 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4101                                                           Type *Ty) const {
4102   assert(Ty->isIntegerTy());
4103
4104   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4105   if (BitSize == 0 || BitSize > 64)
4106     return false;
4107   return true;
4108 }
4109
4110 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4111                                                 unsigned Index) const {
4112   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4113     return false;
4114
4115   return (Index == 0 || Index == ResVT.getVectorNumElements());
4116 }
4117
4118 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4119   // Speculate cttz only if we can directly use TZCNT.
4120   return Subtarget->hasBMI();
4121 }
4122
4123 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4124   // Speculate ctlz only if we can directly use LZCNT.
4125   return Subtarget->hasLZCNT();
4126 }
4127
4128 /// Return true if every element in Mask, beginning
4129 /// from position Pos and ending in Pos+Size is undef.
4130 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4131   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4132     if (0 <= Mask[i])
4133       return false;
4134   return true;
4135 }
4136
4137 /// Return true if Val is undef or if its value falls within the
4138 /// specified range (L, H].
4139 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4140   return (Val < 0) || (Val >= Low && Val < Hi);
4141 }
4142
4143 /// Val is either less than zero (undef) or equal to the specified value.
4144 static bool isUndefOrEqual(int Val, int CmpVal) {
4145   return (Val < 0 || Val == CmpVal);
4146 }
4147
4148 /// Return true if every element in Mask, beginning
4149 /// from position Pos and ending in Pos+Size, falls within the specified
4150 /// sequential range (Low, Low+Size]. or is undef.
4151 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4152                                        unsigned Pos, unsigned Size, int Low) {
4153   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4154     if (!isUndefOrEqual(Mask[i], Low))
4155       return false;
4156   return true;
4157 }
4158
4159 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4160 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4161 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4162   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4163   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4164     return false;
4165
4166   // The index should be aligned on a vecWidth-bit boundary.
4167   uint64_t Index =
4168     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4169
4170   MVT VT = N->getSimpleValueType(0);
4171   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4172   bool Result = (Index * ElSize) % vecWidth == 0;
4173
4174   return Result;
4175 }
4176
4177 /// Return true if the specified INSERT_SUBVECTOR
4178 /// operand specifies a subvector insert that is suitable for input to
4179 /// insertion of 128 or 256-bit subvectors
4180 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4181   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4182   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4183     return false;
4184   // The index should be aligned on a vecWidth-bit boundary.
4185   uint64_t Index =
4186     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4187
4188   MVT VT = N->getSimpleValueType(0);
4189   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4190   bool Result = (Index * ElSize) % vecWidth == 0;
4191
4192   return Result;
4193 }
4194
4195 bool X86::isVINSERT128Index(SDNode *N) {
4196   return isVINSERTIndex(N, 128);
4197 }
4198
4199 bool X86::isVINSERT256Index(SDNode *N) {
4200   return isVINSERTIndex(N, 256);
4201 }
4202
4203 bool X86::isVEXTRACT128Index(SDNode *N) {
4204   return isVEXTRACTIndex(N, 128);
4205 }
4206
4207 bool X86::isVEXTRACT256Index(SDNode *N) {
4208   return isVEXTRACTIndex(N, 256);
4209 }
4210
4211 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4212   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4213   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4214          "Illegal extract subvector for VEXTRACT");
4215
4216   uint64_t Index =
4217     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4218
4219   MVT VecVT = N->getOperand(0).getSimpleValueType();
4220   MVT ElVT = VecVT.getVectorElementType();
4221
4222   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4223   return Index / NumElemsPerChunk;
4224 }
4225
4226 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4227   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4228   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4229          "Illegal insert subvector for VINSERT");
4230
4231   uint64_t Index =
4232     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4233
4234   MVT VecVT = N->getSimpleValueType(0);
4235   MVT ElVT = VecVT.getVectorElementType();
4236
4237   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4238   return Index / NumElemsPerChunk;
4239 }
4240
4241 /// Return the appropriate immediate to extract the specified
4242 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4243 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4244   return getExtractVEXTRACTImmediate(N, 128);
4245 }
4246
4247 /// Return the appropriate immediate to extract the specified
4248 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4249 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4250   return getExtractVEXTRACTImmediate(N, 256);
4251 }
4252
4253 /// Return the appropriate immediate to insert at the specified
4254 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4255 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4256   return getInsertVINSERTImmediate(N, 128);
4257 }
4258
4259 /// Return the appropriate immediate to insert at the specified
4260 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4261 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4262   return getInsertVINSERTImmediate(N, 256);
4263 }
4264
4265 /// Returns true if V is a constant integer zero.
4266 static bool isZero(SDValue V) {
4267   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4268   return C && C->isNullValue();
4269 }
4270
4271 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4272 bool X86::isZeroNode(SDValue Elt) {
4273   if (isZero(Elt))
4274     return true;
4275   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4276     return CFP->getValueAPF().isPosZero();
4277   return false;
4278 }
4279
4280 // Build a vector of constants
4281 // Use an UNDEF node if MaskElt == -1.
4282 // Spilt 64-bit constants in the 32-bit mode.
4283 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4284                               SelectionDAG &DAG,
4285                               SDLoc dl, bool IsMask = false) {
4286
4287   SmallVector<SDValue, 32>  Ops;
4288   bool Split = false;
4289
4290   MVT ConstVecVT = VT;
4291   unsigned NumElts = VT.getVectorNumElements();
4292   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4293   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4294     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4295     Split = true;
4296   }
4297
4298   MVT EltVT = ConstVecVT.getVectorElementType();
4299   for (unsigned i = 0; i < NumElts; ++i) {
4300     bool IsUndef = Values[i] < 0 && IsMask;
4301     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4302       DAG.getConstant(Values[i], dl, EltVT);
4303     Ops.push_back(OpNode);
4304     if (Split)
4305       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4306                     DAG.getConstant(0, dl, EltVT));
4307   }
4308   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4309   if (Split)
4310     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4311   return ConstsNode;
4312 }
4313
4314 /// Returns a vector of specified type with all zero elements.
4315 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4316                              SelectionDAG &DAG, SDLoc dl) {
4317   assert(VT.isVector() && "Expected a vector type");
4318
4319   // Always build SSE zero vectors as <4 x i32> bitcasted
4320   // to their dest type. This ensures they get CSE'd.
4321   SDValue Vec;
4322   if (VT.is128BitVector()) {  // SSE
4323     if (Subtarget->hasSSE2()) {  // SSE2
4324       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4325       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4326     } else { // SSE1
4327       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4328       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4329     }
4330   } else if (VT.is256BitVector()) { // AVX
4331     if (Subtarget->hasInt256()) { // AVX2
4332       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4333       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4334       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4335     } else {
4336       // 256-bit logic and arithmetic instructions in AVX are all
4337       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4338       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4339       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4340       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4341     }
4342   } else if (VT.is512BitVector()) { // AVX-512
4343       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4344       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4345                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4346       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4347   } else if (VT.getVectorElementType() == MVT::i1) {
4348
4349     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4350             && "Unexpected vector type");
4351     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4352             && "Unexpected vector type");
4353     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4354     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4355     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4356   } else
4357     llvm_unreachable("Unexpected vector type");
4358
4359   return DAG.getBitcast(VT, Vec);
4360 }
4361
4362 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4363                                 SelectionDAG &DAG, SDLoc dl,
4364                                 unsigned vectorWidth) {
4365   assert((vectorWidth == 128 || vectorWidth == 256) &&
4366          "Unsupported vector width");
4367   EVT VT = Vec.getValueType();
4368   EVT ElVT = VT.getVectorElementType();
4369   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4370   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4371                                   VT.getVectorNumElements()/Factor);
4372
4373   // Extract from UNDEF is UNDEF.
4374   if (Vec.getOpcode() == ISD::UNDEF)
4375     return DAG.getUNDEF(ResultVT);
4376
4377   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4378   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4379   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4380
4381   // This is the index of the first element of the vectorWidth-bit chunk
4382   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4383   IdxVal &= ~(ElemsPerChunk - 1);
4384
4385   // If the input is a buildvector just emit a smaller one.
4386   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4387     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4388                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4389
4390   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4391   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4392 }
4393
4394 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4395 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4396 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4397 /// instructions or a simple subregister reference. Idx is an index in the
4398 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4399 /// lowering EXTRACT_VECTOR_ELT operations easier.
4400 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4401                                    SelectionDAG &DAG, SDLoc dl) {
4402   assert((Vec.getValueType().is256BitVector() ||
4403           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4404   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4405 }
4406
4407 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4408 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4409                                    SelectionDAG &DAG, SDLoc dl) {
4410   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4411   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4412 }
4413
4414 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4415                                unsigned IdxVal, SelectionDAG &DAG,
4416                                SDLoc dl, unsigned vectorWidth) {
4417   assert((vectorWidth == 128 || vectorWidth == 256) &&
4418          "Unsupported vector width");
4419   // Inserting UNDEF is Result
4420   if (Vec.getOpcode() == ISD::UNDEF)
4421     return Result;
4422   EVT VT = Vec.getValueType();
4423   EVT ElVT = VT.getVectorElementType();
4424   EVT ResultVT = Result.getValueType();
4425
4426   // Insert the relevant vectorWidth bits.
4427   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4428   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4429
4430   // This is the index of the first element of the vectorWidth-bit chunk
4431   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4432   IdxVal &= ~(ElemsPerChunk - 1);
4433
4434   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4435   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4436 }
4437
4438 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4439 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4440 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4441 /// simple superregister reference.  Idx is an index in the 128 bits
4442 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4443 /// lowering INSERT_VECTOR_ELT operations easier.
4444 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4445                                   SelectionDAG &DAG, SDLoc dl) {
4446   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4447
4448   // For insertion into the zero index (low half) of a 256-bit vector, it is
4449   // more efficient to generate a blend with immediate instead of an insert*128.
4450   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4451   // extend the subvector to the size of the result vector. Make sure that
4452   // we are not recursing on that node by checking for undef here.
4453   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4454       Result.getOpcode() != ISD::UNDEF) {
4455     EVT ResultVT = Result.getValueType();
4456     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4457     SDValue Undef = DAG.getUNDEF(ResultVT);
4458     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4459                                  Vec, ZeroIndex);
4460
4461     // The blend instruction, and therefore its mask, depend on the data type.
4462     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4463     if (ScalarType.isFloatingPoint()) {
4464       // Choose either vblendps (float) or vblendpd (double).
4465       unsigned ScalarSize = ScalarType.getSizeInBits();
4466       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4467       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4468       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4469       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4470     }
4471
4472     const X86Subtarget &Subtarget =
4473     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4474
4475     // AVX2 is needed for 256-bit integer blend support.
4476     // Integers must be cast to 32-bit because there is only vpblendd;
4477     // vpblendw can't be used for this because it has a handicapped mask.
4478
4479     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4480     // is still more efficient than using the wrong domain vinsertf128 that
4481     // will be created by InsertSubVector().
4482     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4483
4484     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4485     Vec256 = DAG.getBitcast(CastVT, Vec256);
4486     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4487     return DAG.getBitcast(ResultVT, Vec256);
4488   }
4489
4490   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4491 }
4492
4493 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4494                                   SelectionDAG &DAG, SDLoc dl) {
4495   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4496   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4497 }
4498
4499 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4500 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4501 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4502 /// large BUILD_VECTORS.
4503 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4504                                    unsigned NumElems, SelectionDAG &DAG,
4505                                    SDLoc dl) {
4506   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4507   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4508 }
4509
4510 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4511                                    unsigned NumElems, SelectionDAG &DAG,
4512                                    SDLoc dl) {
4513   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4514   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4515 }
4516
4517 /// Returns a vector of specified type with all bits set.
4518 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4519 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4520 /// Then bitcast to their original type, ensuring they get CSE'd.
4521 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4522                              SelectionDAG &DAG, SDLoc dl) {
4523   assert(VT.isVector() && "Expected a vector type");
4524
4525   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4526   SDValue Vec;
4527   if (VT.is512BitVector()) {
4528     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4529                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4530     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4531   } else if (VT.is256BitVector()) {
4532     if (Subtarget->hasInt256()) { // AVX2
4533       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4534       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4535     } else { // AVX
4536       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4537       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4538     }
4539   } else if (VT.is128BitVector()) {
4540     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4541   } else
4542     llvm_unreachable("Unexpected vector type");
4543
4544   return DAG.getBitcast(VT, Vec);
4545 }
4546
4547 /// Returns a vector_shuffle node for an unpackl operation.
4548 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4549                           SDValue V2) {
4550   unsigned NumElems = VT.getVectorNumElements();
4551   SmallVector<int, 8> Mask;
4552   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4553     Mask.push_back(i);
4554     Mask.push_back(i + NumElems);
4555   }
4556   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4557 }
4558
4559 /// Returns a vector_shuffle node for an unpackh operation.
4560 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4561                           SDValue V2) {
4562   unsigned NumElems = VT.getVectorNumElements();
4563   SmallVector<int, 8> Mask;
4564   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4565     Mask.push_back(i + Half);
4566     Mask.push_back(i + NumElems + Half);
4567   }
4568   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4569 }
4570
4571 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4572 /// This produces a shuffle where the low element of V2 is swizzled into the
4573 /// zero/undef vector, landing at element Idx.
4574 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4575 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4576                                            bool IsZero,
4577                                            const X86Subtarget *Subtarget,
4578                                            SelectionDAG &DAG) {
4579   MVT VT = V2.getSimpleValueType();
4580   SDValue V1 = IsZero
4581     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4582   unsigned NumElems = VT.getVectorNumElements();
4583   SmallVector<int, 16> MaskVec;
4584   for (unsigned i = 0; i != NumElems; ++i)
4585     // If this is the insertion idx, put the low elt of V2 here.
4586     MaskVec.push_back(i == Idx ? NumElems : i);
4587   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4588 }
4589
4590 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4591 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4592 /// uses one source. Note that this will set IsUnary for shuffles which use a
4593 /// single input multiple times, and in those cases it will
4594 /// adjust the mask to only have indices within that single input.
4595 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4596 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4597                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4598   unsigned NumElems = VT.getVectorNumElements();
4599   SDValue ImmN;
4600
4601   IsUnary = false;
4602   bool IsFakeUnary = false;
4603   switch(N->getOpcode()) {
4604   case X86ISD::BLENDI:
4605     ImmN = N->getOperand(N->getNumOperands()-1);
4606     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4607     break;
4608   case X86ISD::SHUFP:
4609     ImmN = N->getOperand(N->getNumOperands()-1);
4610     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4611     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4612     break;
4613   case X86ISD::UNPCKH:
4614     DecodeUNPCKHMask(VT, Mask);
4615     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4616     break;
4617   case X86ISD::UNPCKL:
4618     DecodeUNPCKLMask(VT, Mask);
4619     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4620     break;
4621   case X86ISD::MOVHLPS:
4622     DecodeMOVHLPSMask(NumElems, Mask);
4623     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4624     break;
4625   case X86ISD::MOVLHPS:
4626     DecodeMOVLHPSMask(NumElems, Mask);
4627     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4628     break;
4629   case X86ISD::PALIGNR:
4630     ImmN = N->getOperand(N->getNumOperands()-1);
4631     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4632     break;
4633   case X86ISD::PSHUFD:
4634   case X86ISD::VPERMILPI:
4635     ImmN = N->getOperand(N->getNumOperands()-1);
4636     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4637     IsUnary = true;
4638     break;
4639   case X86ISD::PSHUFHW:
4640     ImmN = N->getOperand(N->getNumOperands()-1);
4641     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4642     IsUnary = true;
4643     break;
4644   case X86ISD::PSHUFLW:
4645     ImmN = N->getOperand(N->getNumOperands()-1);
4646     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4647     IsUnary = true;
4648     break;
4649   case X86ISD::PSHUFB: {
4650     IsUnary = true;
4651     SDValue MaskNode = N->getOperand(1);
4652     while (MaskNode->getOpcode() == ISD::BITCAST)
4653       MaskNode = MaskNode->getOperand(0);
4654
4655     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4656       // If we have a build-vector, then things are easy.
4657       MVT VT = MaskNode.getSimpleValueType();
4658       assert(VT.isVector() &&
4659              "Can't produce a non-vector with a build_vector!");
4660       if (!VT.isInteger())
4661         return false;
4662
4663       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4664
4665       SmallVector<uint64_t, 32> RawMask;
4666       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4667         SDValue Op = MaskNode->getOperand(i);
4668         if (Op->getOpcode() == ISD::UNDEF) {
4669           RawMask.push_back((uint64_t)SM_SentinelUndef);
4670           continue;
4671         }
4672         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4673         if (!CN)
4674           return false;
4675         APInt MaskElement = CN->getAPIntValue();
4676
4677         // We now have to decode the element which could be any integer size and
4678         // extract each byte of it.
4679         for (int j = 0; j < NumBytesPerElement; ++j) {
4680           // Note that this is x86 and so always little endian: the low byte is
4681           // the first byte of the mask.
4682           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4683           MaskElement = MaskElement.lshr(8);
4684         }
4685       }
4686       DecodePSHUFBMask(RawMask, Mask);
4687       break;
4688     }
4689
4690     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4691     if (!MaskLoad)
4692       return false;
4693
4694     SDValue Ptr = MaskLoad->getBasePtr();
4695     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4696         Ptr->getOpcode() == X86ISD::WrapperRIP)
4697       Ptr = Ptr->getOperand(0);
4698
4699     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4700     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4701       return false;
4702
4703     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4704       DecodePSHUFBMask(C, Mask);
4705       if (Mask.empty())
4706         return false;
4707       break;
4708     }
4709
4710     return false;
4711   }
4712   case X86ISD::VPERMI:
4713     ImmN = N->getOperand(N->getNumOperands()-1);
4714     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4715     IsUnary = true;
4716     break;
4717   case X86ISD::MOVSS:
4718   case X86ISD::MOVSD:
4719     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4720     break;
4721   case X86ISD::VPERM2X128:
4722     ImmN = N->getOperand(N->getNumOperands()-1);
4723     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4724     if (Mask.empty()) return false;
4725     // Mask only contains negative index if an element is zero.
4726     if (std::any_of(Mask.begin(), Mask.end(),
4727                     [](int M){ return M == SM_SentinelZero; }))
4728       return false;
4729     break;
4730   case X86ISD::MOVSLDUP:
4731     DecodeMOVSLDUPMask(VT, Mask);
4732     IsUnary = true;
4733     break;
4734   case X86ISD::MOVSHDUP:
4735     DecodeMOVSHDUPMask(VT, Mask);
4736     IsUnary = true;
4737     break;
4738   case X86ISD::MOVDDUP:
4739     DecodeMOVDDUPMask(VT, Mask);
4740     IsUnary = true;
4741     break;
4742   case X86ISD::MOVLHPD:
4743   case X86ISD::MOVLPD:
4744   case X86ISD::MOVLPS:
4745     // Not yet implemented
4746     return false;
4747   case X86ISD::VPERMV: {
4748     IsUnary = true;
4749     SDValue MaskNode = N->getOperand(0);
4750     while (MaskNode->getOpcode() == ISD::BITCAST)
4751       MaskNode = MaskNode->getOperand(0);
4752
4753     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4754     SmallVector<uint64_t, 32> RawMask;
4755     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4756       // If we have a build-vector, then things are easy.
4757       assert(MaskNode.getSimpleValueType().isInteger() &&
4758              MaskNode.getSimpleValueType().getVectorNumElements() ==
4759              VT.getVectorNumElements());
4760
4761       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4762         SDValue Op = MaskNode->getOperand(i);
4763         if (Op->getOpcode() == ISD::UNDEF)
4764           RawMask.push_back((uint64_t)SM_SentinelUndef);
4765         else if (isa<ConstantSDNode>(Op)) {
4766           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4767           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4768         } else
4769           return false;
4770       }
4771       DecodeVPERMVMask(RawMask, Mask);
4772       break;
4773     }
4774     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4775       unsigned NumEltsInMask = MaskNode->getNumOperands();
4776       MaskNode = MaskNode->getOperand(0);
4777       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4778       if (CN) {
4779         APInt MaskEltValue = CN->getAPIntValue();
4780         for (unsigned i = 0; i < NumEltsInMask; ++i)
4781           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4782         DecodeVPERMVMask(RawMask, Mask);
4783         break;
4784       }
4785       // It may be a scalar load
4786     }
4787
4788     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4789     if (!MaskLoad)
4790       return false;
4791
4792     SDValue Ptr = MaskLoad->getBasePtr();
4793     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4794         Ptr->getOpcode() == X86ISD::WrapperRIP)
4795       Ptr = Ptr->getOperand(0);
4796
4797     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4798     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4799       return false;
4800
4801     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4802     if (C) {
4803       DecodeVPERMVMask(C, VT, Mask);
4804       if (Mask.empty())
4805         return false;
4806       break;
4807     }
4808     return false;
4809   }
4810   case X86ISD::VPERMV3: {
4811     IsUnary = false;
4812     SDValue MaskNode = N->getOperand(1);
4813     while (MaskNode->getOpcode() == ISD::BITCAST)
4814       MaskNode = MaskNode->getOperand(1);
4815
4816     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4817       // If we have a build-vector, then things are easy.
4818       assert(MaskNode.getSimpleValueType().isInteger() &&
4819              MaskNode.getSimpleValueType().getVectorNumElements() ==
4820              VT.getVectorNumElements());
4821
4822       SmallVector<uint64_t, 32> RawMask;
4823       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4824
4825       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4826         SDValue Op = MaskNode->getOperand(i);
4827         if (Op->getOpcode() == ISD::UNDEF)
4828           RawMask.push_back((uint64_t)SM_SentinelUndef);
4829         else {
4830           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4831           if (!CN)
4832             return false;
4833           APInt MaskElement = CN->getAPIntValue();
4834           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4835         }
4836       }
4837       DecodeVPERMV3Mask(RawMask, Mask);
4838       break;
4839     }
4840
4841     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4842     if (!MaskLoad)
4843       return false;
4844
4845     SDValue Ptr = MaskLoad->getBasePtr();
4846     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4847         Ptr->getOpcode() == X86ISD::WrapperRIP)
4848       Ptr = Ptr->getOperand(0);
4849
4850     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4851     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4852       return false;
4853
4854     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4855     if (C) {
4856       DecodeVPERMV3Mask(C, VT, Mask);
4857       if (Mask.empty())
4858         return false;
4859       break;
4860     }
4861     return false;
4862   }
4863   default: llvm_unreachable("unknown target shuffle node");
4864   }
4865
4866   // If we have a fake unary shuffle, the shuffle mask is spread across two
4867   // inputs that are actually the same node. Re-map the mask to always point
4868   // into the first input.
4869   if (IsFakeUnary)
4870     for (int &M : Mask)
4871       if (M >= (int)Mask.size())
4872         M -= Mask.size();
4873
4874   return true;
4875 }
4876
4877 /// Returns the scalar element that will make up the ith
4878 /// element of the result of the vector shuffle.
4879 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4880                                    unsigned Depth) {
4881   if (Depth == 6)
4882     return SDValue();  // Limit search depth.
4883
4884   SDValue V = SDValue(N, 0);
4885   EVT VT = V.getValueType();
4886   unsigned Opcode = V.getOpcode();
4887
4888   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4889   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4890     int Elt = SV->getMaskElt(Index);
4891
4892     if (Elt < 0)
4893       return DAG.getUNDEF(VT.getVectorElementType());
4894
4895     unsigned NumElems = VT.getVectorNumElements();
4896     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4897                                          : SV->getOperand(1);
4898     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4899   }
4900
4901   // Recurse into target specific vector shuffles to find scalars.
4902   if (isTargetShuffle(Opcode)) {
4903     MVT ShufVT = V.getSimpleValueType();
4904     unsigned NumElems = ShufVT.getVectorNumElements();
4905     SmallVector<int, 16> ShuffleMask;
4906     bool IsUnary;
4907
4908     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4909       return SDValue();
4910
4911     int Elt = ShuffleMask[Index];
4912     if (Elt < 0)
4913       return DAG.getUNDEF(ShufVT.getVectorElementType());
4914
4915     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4916                                          : N->getOperand(1);
4917     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4918                                Depth+1);
4919   }
4920
4921   // Actual nodes that may contain scalar elements
4922   if (Opcode == ISD::BITCAST) {
4923     V = V.getOperand(0);
4924     EVT SrcVT = V.getValueType();
4925     unsigned NumElems = VT.getVectorNumElements();
4926
4927     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4928       return SDValue();
4929   }
4930
4931   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4932     return (Index == 0) ? V.getOperand(0)
4933                         : DAG.getUNDEF(VT.getVectorElementType());
4934
4935   if (V.getOpcode() == ISD::BUILD_VECTOR)
4936     return V.getOperand(Index);
4937
4938   return SDValue();
4939 }
4940
4941 /// Custom lower build_vector of v16i8.
4942 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4943                                        unsigned NumNonZero, unsigned NumZero,
4944                                        SelectionDAG &DAG,
4945                                        const X86Subtarget* Subtarget,
4946                                        const TargetLowering &TLI) {
4947   if (NumNonZero > 8)
4948     return SDValue();
4949
4950   SDLoc dl(Op);
4951   SDValue V;
4952   bool First = true;
4953
4954   // SSE4.1 - use PINSRB to insert each byte directly.
4955   if (Subtarget->hasSSE41()) {
4956     for (unsigned i = 0; i < 16; ++i) {
4957       bool isNonZero = (NonZeros & (1 << i)) != 0;
4958       if (isNonZero) {
4959         if (First) {
4960           if (NumZero)
4961             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4962           else
4963             V = DAG.getUNDEF(MVT::v16i8);
4964           First = false;
4965         }
4966         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4967                         MVT::v16i8, V, Op.getOperand(i),
4968                         DAG.getIntPtrConstant(i, dl));
4969       }
4970     }
4971
4972     return V;
4973   }
4974
4975   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4976   for (unsigned i = 0; i < 16; ++i) {
4977     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4978     if (ThisIsNonZero && First) {
4979       if (NumZero)
4980         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4981       else
4982         V = DAG.getUNDEF(MVT::v8i16);
4983       First = false;
4984     }
4985
4986     if ((i & 1) != 0) {
4987       SDValue ThisElt, LastElt;
4988       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4989       if (LastIsNonZero) {
4990         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4991                               MVT::i16, Op.getOperand(i-1));
4992       }
4993       if (ThisIsNonZero) {
4994         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4995         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4996                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4997         if (LastIsNonZero)
4998           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4999       } else
5000         ThisElt = LastElt;
5001
5002       if (ThisElt.getNode())
5003         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5004                         DAG.getIntPtrConstant(i/2, dl));
5005     }
5006   }
5007
5008   return DAG.getBitcast(MVT::v16i8, V);
5009 }
5010
5011 /// Custom lower build_vector of v8i16.
5012 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5013                                      unsigned NumNonZero, unsigned NumZero,
5014                                      SelectionDAG &DAG,
5015                                      const X86Subtarget* Subtarget,
5016                                      const TargetLowering &TLI) {
5017   if (NumNonZero > 4)
5018     return SDValue();
5019
5020   SDLoc dl(Op);
5021   SDValue V;
5022   bool First = true;
5023   for (unsigned i = 0; i < 8; ++i) {
5024     bool isNonZero = (NonZeros & (1 << i)) != 0;
5025     if (isNonZero) {
5026       if (First) {
5027         if (NumZero)
5028           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5029         else
5030           V = DAG.getUNDEF(MVT::v8i16);
5031         First = false;
5032       }
5033       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5034                       MVT::v8i16, V, Op.getOperand(i),
5035                       DAG.getIntPtrConstant(i, dl));
5036     }
5037   }
5038
5039   return V;
5040 }
5041
5042 /// Custom lower build_vector of v4i32 or v4f32.
5043 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5044                                      const X86Subtarget *Subtarget,
5045                                      const TargetLowering &TLI) {
5046   // Find all zeroable elements.
5047   std::bitset<4> Zeroable;
5048   for (int i=0; i < 4; ++i) {
5049     SDValue Elt = Op->getOperand(i);
5050     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5051   }
5052   assert(Zeroable.size() - Zeroable.count() > 1 &&
5053          "We expect at least two non-zero elements!");
5054
5055   // We only know how to deal with build_vector nodes where elements are either
5056   // zeroable or extract_vector_elt with constant index.
5057   SDValue FirstNonZero;
5058   unsigned FirstNonZeroIdx;
5059   for (unsigned i=0; i < 4; ++i) {
5060     if (Zeroable[i])
5061       continue;
5062     SDValue Elt = Op->getOperand(i);
5063     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5064         !isa<ConstantSDNode>(Elt.getOperand(1)))
5065       return SDValue();
5066     // Make sure that this node is extracting from a 128-bit vector.
5067     MVT VT = Elt.getOperand(0).getSimpleValueType();
5068     if (!VT.is128BitVector())
5069       return SDValue();
5070     if (!FirstNonZero.getNode()) {
5071       FirstNonZero = Elt;
5072       FirstNonZeroIdx = i;
5073     }
5074   }
5075
5076   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5077   SDValue V1 = FirstNonZero.getOperand(0);
5078   MVT VT = V1.getSimpleValueType();
5079
5080   // See if this build_vector can be lowered as a blend with zero.
5081   SDValue Elt;
5082   unsigned EltMaskIdx, EltIdx;
5083   int Mask[4];
5084   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5085     if (Zeroable[EltIdx]) {
5086       // The zero vector will be on the right hand side.
5087       Mask[EltIdx] = EltIdx+4;
5088       continue;
5089     }
5090
5091     Elt = Op->getOperand(EltIdx);
5092     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5093     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5094     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5095       break;
5096     Mask[EltIdx] = EltIdx;
5097   }
5098
5099   if (EltIdx == 4) {
5100     // Let the shuffle legalizer deal with blend operations.
5101     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5102     if (V1.getSimpleValueType() != VT)
5103       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5104     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5105   }
5106
5107   // See if we can lower this build_vector to a INSERTPS.
5108   if (!Subtarget->hasSSE41())
5109     return SDValue();
5110
5111   SDValue V2 = Elt.getOperand(0);
5112   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5113     V1 = SDValue();
5114
5115   bool CanFold = true;
5116   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5117     if (Zeroable[i])
5118       continue;
5119
5120     SDValue Current = Op->getOperand(i);
5121     SDValue SrcVector = Current->getOperand(0);
5122     if (!V1.getNode())
5123       V1 = SrcVector;
5124     CanFold = SrcVector == V1 &&
5125       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5126   }
5127
5128   if (!CanFold)
5129     return SDValue();
5130
5131   assert(V1.getNode() && "Expected at least two non-zero elements!");
5132   if (V1.getSimpleValueType() != MVT::v4f32)
5133     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5134   if (V2.getSimpleValueType() != MVT::v4f32)
5135     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5136
5137   // Ok, we can emit an INSERTPS instruction.
5138   unsigned ZMask = Zeroable.to_ulong();
5139
5140   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5141   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5142   SDLoc DL(Op);
5143   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5144                                DAG.getIntPtrConstant(InsertPSMask, DL));
5145   return DAG.getBitcast(VT, Result);
5146 }
5147
5148 /// Return a vector logical shift node.
5149 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5150                          unsigned NumBits, SelectionDAG &DAG,
5151                          const TargetLowering &TLI, SDLoc dl) {
5152   assert(VT.is128BitVector() && "Unknown type for VShift");
5153   MVT ShVT = MVT::v2i64;
5154   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5155   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5156   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5157   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5158   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5159   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5160 }
5161
5162 static SDValue
5163 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5164
5165   // Check if the scalar load can be widened into a vector load. And if
5166   // the address is "base + cst" see if the cst can be "absorbed" into
5167   // the shuffle mask.
5168   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5169     SDValue Ptr = LD->getBasePtr();
5170     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5171       return SDValue();
5172     EVT PVT = LD->getValueType(0);
5173     if (PVT != MVT::i32 && PVT != MVT::f32)
5174       return SDValue();
5175
5176     int FI = -1;
5177     int64_t Offset = 0;
5178     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5179       FI = FINode->getIndex();
5180       Offset = 0;
5181     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5182                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5183       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5184       Offset = Ptr.getConstantOperandVal(1);
5185       Ptr = Ptr.getOperand(0);
5186     } else {
5187       return SDValue();
5188     }
5189
5190     // FIXME: 256-bit vector instructions don't require a strict alignment,
5191     // improve this code to support it better.
5192     unsigned RequiredAlign = VT.getSizeInBits()/8;
5193     SDValue Chain = LD->getChain();
5194     // Make sure the stack object alignment is at least 16 or 32.
5195     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5196     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5197       if (MFI->isFixedObjectIndex(FI)) {
5198         // Can't change the alignment. FIXME: It's possible to compute
5199         // the exact stack offset and reference FI + adjust offset instead.
5200         // If someone *really* cares about this. That's the way to implement it.
5201         return SDValue();
5202       } else {
5203         MFI->setObjectAlignment(FI, RequiredAlign);
5204       }
5205     }
5206
5207     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5208     // Ptr + (Offset & ~15).
5209     if (Offset < 0)
5210       return SDValue();
5211     if ((Offset % RequiredAlign) & 3)
5212       return SDValue();
5213     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5214     if (StartOffset) {
5215       SDLoc DL(Ptr);
5216       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5217                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5218     }
5219
5220     int EltNo = (Offset - StartOffset) >> 2;
5221     unsigned NumElems = VT.getVectorNumElements();
5222
5223     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5224     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5225                              LD->getPointerInfo().getWithOffset(StartOffset),
5226                              false, false, false, 0);
5227
5228     SmallVector<int, 8> Mask(NumElems, EltNo);
5229
5230     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5231   }
5232
5233   return SDValue();
5234 }
5235
5236 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5237 /// elements can be replaced by a single large load which has the same value as
5238 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5239 ///
5240 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5241 ///
5242 /// FIXME: we'd also like to handle the case where the last elements are zero
5243 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5244 /// There's even a handy isZeroNode for that purpose.
5245 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5246                                         SDLoc &DL, SelectionDAG &DAG,
5247                                         bool isAfterLegalize) {
5248   unsigned NumElems = Elts.size();
5249
5250   LoadSDNode *LDBase = nullptr;
5251   unsigned LastLoadedElt = -1U;
5252
5253   // For each element in the initializer, see if we've found a load or an undef.
5254   // If we don't find an initial load element, or later load elements are
5255   // non-consecutive, bail out.
5256   for (unsigned i = 0; i < NumElems; ++i) {
5257     SDValue Elt = Elts[i];
5258     // Look through a bitcast.
5259     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5260       Elt = Elt.getOperand(0);
5261     if (!Elt.getNode() ||
5262         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5263       return SDValue();
5264     if (!LDBase) {
5265       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5266         return SDValue();
5267       LDBase = cast<LoadSDNode>(Elt.getNode());
5268       LastLoadedElt = i;
5269       continue;
5270     }
5271     if (Elt.getOpcode() == ISD::UNDEF)
5272       continue;
5273
5274     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5275     EVT LdVT = Elt.getValueType();
5276     // Each loaded element must be the correct fractional portion of the
5277     // requested vector load.
5278     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5279       return SDValue();
5280     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5281       return SDValue();
5282     LastLoadedElt = i;
5283   }
5284
5285   // If we have found an entire vector of loads and undefs, then return a large
5286   // load of the entire vector width starting at the base pointer.  If we found
5287   // consecutive loads for the low half, generate a vzext_load node.
5288   if (LastLoadedElt == NumElems - 1) {
5289     assert(LDBase && "Did not find base load for merging consecutive loads");
5290     EVT EltVT = LDBase->getValueType(0);
5291     // Ensure that the input vector size for the merged loads matches the
5292     // cumulative size of the input elements.
5293     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5294       return SDValue();
5295
5296     if (isAfterLegalize &&
5297         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5298       return SDValue();
5299
5300     SDValue NewLd = SDValue();
5301
5302     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5303                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5304                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5305                         LDBase->getAlignment());
5306
5307     if (LDBase->hasAnyUseOfValue(1)) {
5308       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5309                                      SDValue(LDBase, 1),
5310                                      SDValue(NewLd.getNode(), 1));
5311       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5312       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5313                              SDValue(NewLd.getNode(), 1));
5314     }
5315
5316     return NewLd;
5317   }
5318
5319   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5320   //of a v4i32 / v4f32. It's probably worth generalizing.
5321   EVT EltVT = VT.getVectorElementType();
5322   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5323       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5324     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5325     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5326     SDValue ResNode =
5327         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5328                                 LDBase->getPointerInfo(),
5329                                 LDBase->getAlignment(),
5330                                 false/*isVolatile*/, true/*ReadMem*/,
5331                                 false/*WriteMem*/);
5332
5333     // Make sure the newly-created LOAD is in the same position as LDBase in
5334     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5335     // update uses of LDBase's output chain to use the TokenFactor.
5336     if (LDBase->hasAnyUseOfValue(1)) {
5337       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5338                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5339       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5340       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5341                              SDValue(ResNode.getNode(), 1));
5342     }
5343
5344     return DAG.getBitcast(VT, ResNode);
5345   }
5346   return SDValue();
5347 }
5348
5349 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5350 /// to generate a splat value for the following cases:
5351 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5352 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5353 /// a scalar load, or a constant.
5354 /// The VBROADCAST node is returned when a pattern is found,
5355 /// or SDValue() otherwise.
5356 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5357                                     SelectionDAG &DAG) {
5358   // VBROADCAST requires AVX.
5359   // TODO: Splats could be generated for non-AVX CPUs using SSE
5360   // instructions, but there's less potential gain for only 128-bit vectors.
5361   if (!Subtarget->hasAVX())
5362     return SDValue();
5363
5364   MVT VT = Op.getSimpleValueType();
5365   SDLoc dl(Op);
5366
5367   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5368          "Unsupported vector type for broadcast.");
5369
5370   SDValue Ld;
5371   bool ConstSplatVal;
5372
5373   switch (Op.getOpcode()) {
5374     default:
5375       // Unknown pattern found.
5376       return SDValue();
5377
5378     case ISD::BUILD_VECTOR: {
5379       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5380       BitVector UndefElements;
5381       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5382
5383       // We need a splat of a single value to use broadcast, and it doesn't
5384       // make any sense if the value is only in one element of the vector.
5385       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5386         return SDValue();
5387
5388       Ld = Splat;
5389       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5390                        Ld.getOpcode() == ISD::ConstantFP);
5391
5392       // Make sure that all of the users of a non-constant load are from the
5393       // BUILD_VECTOR node.
5394       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5395         return SDValue();
5396       break;
5397     }
5398
5399     case ISD::VECTOR_SHUFFLE: {
5400       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5401
5402       // Shuffles must have a splat mask where the first element is
5403       // broadcasted.
5404       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5405         return SDValue();
5406
5407       SDValue Sc = Op.getOperand(0);
5408       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5409           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5410
5411         if (!Subtarget->hasInt256())
5412           return SDValue();
5413
5414         // Use the register form of the broadcast instruction available on AVX2.
5415         if (VT.getSizeInBits() >= 256)
5416           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5417         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5418       }
5419
5420       Ld = Sc.getOperand(0);
5421       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5422                        Ld.getOpcode() == ISD::ConstantFP);
5423
5424       // The scalar_to_vector node and the suspected
5425       // load node must have exactly one user.
5426       // Constants may have multiple users.
5427
5428       // AVX-512 has register version of the broadcast
5429       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5430         Ld.getValueType().getSizeInBits() >= 32;
5431       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5432           !hasRegVer))
5433         return SDValue();
5434       break;
5435     }
5436   }
5437
5438   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5439   bool IsGE256 = (VT.getSizeInBits() >= 256);
5440
5441   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5442   // instruction to save 8 or more bytes of constant pool data.
5443   // TODO: If multiple splats are generated to load the same constant,
5444   // it may be detrimental to overall size. There needs to be a way to detect
5445   // that condition to know if this is truly a size win.
5446   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5447
5448   // Handle broadcasting a single constant scalar from the constant pool
5449   // into a vector.
5450   // On Sandybridge (no AVX2), it is still better to load a constant vector
5451   // from the constant pool and not to broadcast it from a scalar.
5452   // But override that restriction when optimizing for size.
5453   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5454   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5455     EVT CVT = Ld.getValueType();
5456     assert(!CVT.isVector() && "Must not broadcast a vector type");
5457
5458     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5459     // For size optimization, also splat v2f64 and v2i64, and for size opt
5460     // with AVX2, also splat i8 and i16.
5461     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5462     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5463         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5464       const Constant *C = nullptr;
5465       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5466         C = CI->getConstantIntValue();
5467       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5468         C = CF->getConstantFPValue();
5469
5470       assert(C && "Invalid constant type");
5471
5472       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5473       SDValue CP =
5474           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5475       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5476       Ld = DAG.getLoad(
5477           CVT, dl, DAG.getEntryNode(), CP,
5478           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5479           false, false, Alignment);
5480
5481       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5482     }
5483   }
5484
5485   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5486
5487   // Handle AVX2 in-register broadcasts.
5488   if (!IsLoad && Subtarget->hasInt256() &&
5489       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5490     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5491
5492   // The scalar source must be a normal load.
5493   if (!IsLoad)
5494     return SDValue();
5495
5496   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5497       (Subtarget->hasVLX() && ScalarSize == 64))
5498     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5499
5500   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5501   // double since there is no vbroadcastsd xmm
5502   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5503     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5504       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5505   }
5506
5507   // Unsupported broadcast.
5508   return SDValue();
5509 }
5510
5511 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5512 /// underlying vector and index.
5513 ///
5514 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5515 /// index.
5516 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5517                                          SDValue ExtIdx) {
5518   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5519   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5520     return Idx;
5521
5522   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5523   // lowered this:
5524   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5525   // to:
5526   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5527   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5528   //                           undef)
5529   //                       Constant<0>)
5530   // In this case the vector is the extract_subvector expression and the index
5531   // is 2, as specified by the shuffle.
5532   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5533   SDValue ShuffleVec = SVOp->getOperand(0);
5534   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5535   assert(ShuffleVecVT.getVectorElementType() ==
5536          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5537
5538   int ShuffleIdx = SVOp->getMaskElt(Idx);
5539   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5540     ExtractedFromVec = ShuffleVec;
5541     return ShuffleIdx;
5542   }
5543   return Idx;
5544 }
5545
5546 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5547   MVT VT = Op.getSimpleValueType();
5548
5549   // Skip if insert_vec_elt is not supported.
5550   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5551   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5552     return SDValue();
5553
5554   SDLoc DL(Op);
5555   unsigned NumElems = Op.getNumOperands();
5556
5557   SDValue VecIn1;
5558   SDValue VecIn2;
5559   SmallVector<unsigned, 4> InsertIndices;
5560   SmallVector<int, 8> Mask(NumElems, -1);
5561
5562   for (unsigned i = 0; i != NumElems; ++i) {
5563     unsigned Opc = Op.getOperand(i).getOpcode();
5564
5565     if (Opc == ISD::UNDEF)
5566       continue;
5567
5568     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5569       // Quit if more than 1 elements need inserting.
5570       if (InsertIndices.size() > 1)
5571         return SDValue();
5572
5573       InsertIndices.push_back(i);
5574       continue;
5575     }
5576
5577     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5578     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5579     // Quit if non-constant index.
5580     if (!isa<ConstantSDNode>(ExtIdx))
5581       return SDValue();
5582     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5583
5584     // Quit if extracted from vector of different type.
5585     if (ExtractedFromVec.getValueType() != VT)
5586       return SDValue();
5587
5588     if (!VecIn1.getNode())
5589       VecIn1 = ExtractedFromVec;
5590     else if (VecIn1 != ExtractedFromVec) {
5591       if (!VecIn2.getNode())
5592         VecIn2 = ExtractedFromVec;
5593       else if (VecIn2 != ExtractedFromVec)
5594         // Quit if more than 2 vectors to shuffle
5595         return SDValue();
5596     }
5597
5598     if (ExtractedFromVec == VecIn1)
5599       Mask[i] = Idx;
5600     else if (ExtractedFromVec == VecIn2)
5601       Mask[i] = Idx + NumElems;
5602   }
5603
5604   if (!VecIn1.getNode())
5605     return SDValue();
5606
5607   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5608   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5609   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5610     unsigned Idx = InsertIndices[i];
5611     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5612                      DAG.getIntPtrConstant(Idx, DL));
5613   }
5614
5615   return NV;
5616 }
5617
5618 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5619   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5620          Op.getScalarValueSizeInBits() == 1 &&
5621          "Can not convert non-constant vector");
5622   uint64_t Immediate = 0;
5623   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5624     SDValue In = Op.getOperand(idx);
5625     if (In.getOpcode() != ISD::UNDEF)
5626       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5627   }
5628   SDLoc dl(Op);
5629   MVT VT =
5630    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5631   return DAG.getConstant(Immediate, dl, VT);
5632 }
5633 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5634 SDValue
5635 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5636
5637   MVT VT = Op.getSimpleValueType();
5638   assert((VT.getVectorElementType() == MVT::i1) &&
5639          "Unexpected type in LowerBUILD_VECTORvXi1!");
5640
5641   SDLoc dl(Op);
5642   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5643     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5644     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5645     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5646   }
5647
5648   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5649     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5650     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5651     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5652   }
5653
5654   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5655     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5656     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5657       return DAG.getBitcast(VT, Imm);
5658     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5659     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5660                         DAG.getIntPtrConstant(0, dl));
5661   }
5662
5663   // Vector has one or more non-const elements
5664   uint64_t Immediate = 0;
5665   SmallVector<unsigned, 16> NonConstIdx;
5666   bool IsSplat = true;
5667   bool HasConstElts = false;
5668   int SplatIdx = -1;
5669   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5670     SDValue In = Op.getOperand(idx);
5671     if (In.getOpcode() == ISD::UNDEF)
5672       continue;
5673     if (!isa<ConstantSDNode>(In))
5674       NonConstIdx.push_back(idx);
5675     else {
5676       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5677       HasConstElts = true;
5678     }
5679     if (SplatIdx == -1)
5680       SplatIdx = idx;
5681     else if (In != Op.getOperand(SplatIdx))
5682       IsSplat = false;
5683   }
5684
5685   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5686   if (IsSplat)
5687     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5688                        DAG.getConstant(1, dl, VT),
5689                        DAG.getConstant(0, dl, VT));
5690
5691   // insert elements one by one
5692   SDValue DstVec;
5693   SDValue Imm;
5694   if (Immediate) {
5695     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5696     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5697   }
5698   else if (HasConstElts)
5699     Imm = DAG.getConstant(0, dl, VT);
5700   else
5701     Imm = DAG.getUNDEF(VT);
5702   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5703     DstVec = DAG.getBitcast(VT, Imm);
5704   else {
5705     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5706     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5707                          DAG.getIntPtrConstant(0, dl));
5708   }
5709
5710   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5711     unsigned InsertIdx = NonConstIdx[i];
5712     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5713                          Op.getOperand(InsertIdx),
5714                          DAG.getIntPtrConstant(InsertIdx, dl));
5715   }
5716   return DstVec;
5717 }
5718
5719 /// \brief Return true if \p N implements a horizontal binop and return the
5720 /// operands for the horizontal binop into V0 and V1.
5721 ///
5722 /// This is a helper function of LowerToHorizontalOp().
5723 /// This function checks that the build_vector \p N in input implements a
5724 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5725 /// operation to match.
5726 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5727 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5728 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5729 /// arithmetic sub.
5730 ///
5731 /// This function only analyzes elements of \p N whose indices are
5732 /// in range [BaseIdx, LastIdx).
5733 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5734                               SelectionDAG &DAG,
5735                               unsigned BaseIdx, unsigned LastIdx,
5736                               SDValue &V0, SDValue &V1) {
5737   EVT VT = N->getValueType(0);
5738
5739   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5740   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5741          "Invalid Vector in input!");
5742
5743   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5744   bool CanFold = true;
5745   unsigned ExpectedVExtractIdx = BaseIdx;
5746   unsigned NumElts = LastIdx - BaseIdx;
5747   V0 = DAG.getUNDEF(VT);
5748   V1 = DAG.getUNDEF(VT);
5749
5750   // Check if N implements a horizontal binop.
5751   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5752     SDValue Op = N->getOperand(i + BaseIdx);
5753
5754     // Skip UNDEFs.
5755     if (Op->getOpcode() == ISD::UNDEF) {
5756       // Update the expected vector extract index.
5757       if (i * 2 == NumElts)
5758         ExpectedVExtractIdx = BaseIdx;
5759       ExpectedVExtractIdx += 2;
5760       continue;
5761     }
5762
5763     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5764
5765     if (!CanFold)
5766       break;
5767
5768     SDValue Op0 = Op.getOperand(0);
5769     SDValue Op1 = Op.getOperand(1);
5770
5771     // Try to match the following pattern:
5772     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5773     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5774         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5775         Op0.getOperand(0) == Op1.getOperand(0) &&
5776         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5777         isa<ConstantSDNode>(Op1.getOperand(1)));
5778     if (!CanFold)
5779       break;
5780
5781     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5782     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5783
5784     if (i * 2 < NumElts) {
5785       if (V0.getOpcode() == ISD::UNDEF) {
5786         V0 = Op0.getOperand(0);
5787         if (V0.getValueType() != VT)
5788           return false;
5789       }
5790     } else {
5791       if (V1.getOpcode() == ISD::UNDEF) {
5792         V1 = Op0.getOperand(0);
5793         if (V1.getValueType() != VT)
5794           return false;
5795       }
5796       if (i * 2 == NumElts)
5797         ExpectedVExtractIdx = BaseIdx;
5798     }
5799
5800     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5801     if (I0 == ExpectedVExtractIdx)
5802       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5803     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5804       // Try to match the following dag sequence:
5805       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5806       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5807     } else
5808       CanFold = false;
5809
5810     ExpectedVExtractIdx += 2;
5811   }
5812
5813   return CanFold;
5814 }
5815
5816 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5817 /// a concat_vector.
5818 ///
5819 /// This is a helper function of LowerToHorizontalOp().
5820 /// This function expects two 256-bit vectors called V0 and V1.
5821 /// At first, each vector is split into two separate 128-bit vectors.
5822 /// Then, the resulting 128-bit vectors are used to implement two
5823 /// horizontal binary operations.
5824 ///
5825 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5826 ///
5827 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5828 /// the two new horizontal binop.
5829 /// When Mode is set, the first horizontal binop dag node would take as input
5830 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5831 /// horizontal binop dag node would take as input the lower 128-bit of V1
5832 /// and the upper 128-bit of V1.
5833 ///   Example:
5834 ///     HADD V0_LO, V0_HI
5835 ///     HADD V1_LO, V1_HI
5836 ///
5837 /// Otherwise, the first horizontal binop dag node takes as input the lower
5838 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5839 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5840 ///   Example:
5841 ///     HADD V0_LO, V1_LO
5842 ///     HADD V0_HI, V1_HI
5843 ///
5844 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5845 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5846 /// the upper 128-bits of the result.
5847 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5848                                      SDLoc DL, SelectionDAG &DAG,
5849                                      unsigned X86Opcode, bool Mode,
5850                                      bool isUndefLO, bool isUndefHI) {
5851   EVT VT = V0.getValueType();
5852   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5853          "Invalid nodes in input!");
5854
5855   unsigned NumElts = VT.getVectorNumElements();
5856   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5857   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5858   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5859   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5860   EVT NewVT = V0_LO.getValueType();
5861
5862   SDValue LO = DAG.getUNDEF(NewVT);
5863   SDValue HI = DAG.getUNDEF(NewVT);
5864
5865   if (Mode) {
5866     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5867     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5868       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5869     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5870       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5871   } else {
5872     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5873     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5874                        V1_LO->getOpcode() != ISD::UNDEF))
5875       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5876
5877     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5878                        V1_HI->getOpcode() != ISD::UNDEF))
5879       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5880   }
5881
5882   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5883 }
5884
5885 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5886 /// node.
5887 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5888                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5889   MVT VT = BV->getSimpleValueType(0);
5890   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5891       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5892     return SDValue();
5893
5894   SDLoc DL(BV);
5895   unsigned NumElts = VT.getVectorNumElements();
5896   SDValue InVec0 = DAG.getUNDEF(VT);
5897   SDValue InVec1 = DAG.getUNDEF(VT);
5898
5899   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5900           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5901
5902   // Odd-numbered elements in the input build vector are obtained from
5903   // adding two integer/float elements.
5904   // Even-numbered elements in the input build vector are obtained from
5905   // subtracting two integer/float elements.
5906   unsigned ExpectedOpcode = ISD::FSUB;
5907   unsigned NextExpectedOpcode = ISD::FADD;
5908   bool AddFound = false;
5909   bool SubFound = false;
5910
5911   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5912     SDValue Op = BV->getOperand(i);
5913
5914     // Skip 'undef' values.
5915     unsigned Opcode = Op.getOpcode();
5916     if (Opcode == ISD::UNDEF) {
5917       std::swap(ExpectedOpcode, NextExpectedOpcode);
5918       continue;
5919     }
5920
5921     // Early exit if we found an unexpected opcode.
5922     if (Opcode != ExpectedOpcode)
5923       return SDValue();
5924
5925     SDValue Op0 = Op.getOperand(0);
5926     SDValue Op1 = Op.getOperand(1);
5927
5928     // Try to match the following pattern:
5929     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5930     // Early exit if we cannot match that sequence.
5931     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5932         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5933         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5934         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5935         Op0.getOperand(1) != Op1.getOperand(1))
5936       return SDValue();
5937
5938     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5939     if (I0 != i)
5940       return SDValue();
5941
5942     // We found a valid add/sub node. Update the information accordingly.
5943     if (i & 1)
5944       AddFound = true;
5945     else
5946       SubFound = true;
5947
5948     // Update InVec0 and InVec1.
5949     if (InVec0.getOpcode() == ISD::UNDEF) {
5950       InVec0 = Op0.getOperand(0);
5951       if (InVec0.getSimpleValueType() != VT)
5952         return SDValue();
5953     }
5954     if (InVec1.getOpcode() == ISD::UNDEF) {
5955       InVec1 = Op1.getOperand(0);
5956       if (InVec1.getSimpleValueType() != VT)
5957         return SDValue();
5958     }
5959
5960     // Make sure that operands in input to each add/sub node always
5961     // come from a same pair of vectors.
5962     if (InVec0 != Op0.getOperand(0)) {
5963       if (ExpectedOpcode == ISD::FSUB)
5964         return SDValue();
5965
5966       // FADD is commutable. Try to commute the operands
5967       // and then test again.
5968       std::swap(Op0, Op1);
5969       if (InVec0 != Op0.getOperand(0))
5970         return SDValue();
5971     }
5972
5973     if (InVec1 != Op1.getOperand(0))
5974       return SDValue();
5975
5976     // Update the pair of expected opcodes.
5977     std::swap(ExpectedOpcode, NextExpectedOpcode);
5978   }
5979
5980   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5981   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5982       InVec1.getOpcode() != ISD::UNDEF)
5983     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5984
5985   return SDValue();
5986 }
5987
5988 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5989 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5990                                    const X86Subtarget *Subtarget,
5991                                    SelectionDAG &DAG) {
5992   MVT VT = BV->getSimpleValueType(0);
5993   unsigned NumElts = VT.getVectorNumElements();
5994   unsigned NumUndefsLO = 0;
5995   unsigned NumUndefsHI = 0;
5996   unsigned Half = NumElts/2;
5997
5998   // Count the number of UNDEF operands in the build_vector in input.
5999   for (unsigned i = 0, e = Half; i != e; ++i)
6000     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6001       NumUndefsLO++;
6002
6003   for (unsigned i = Half, e = NumElts; i != e; ++i)
6004     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6005       NumUndefsHI++;
6006
6007   // Early exit if this is either a build_vector of all UNDEFs or all the
6008   // operands but one are UNDEF.
6009   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6010     return SDValue();
6011
6012   SDLoc DL(BV);
6013   SDValue InVec0, InVec1;
6014   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6015     // Try to match an SSE3 float HADD/HSUB.
6016     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6017       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6018
6019     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6020       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6021   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6022     // Try to match an SSSE3 integer HADD/HSUB.
6023     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6024       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6025
6026     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6027       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6028   }
6029
6030   if (!Subtarget->hasAVX())
6031     return SDValue();
6032
6033   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6034     // Try to match an AVX horizontal add/sub of packed single/double
6035     // precision floating point values from 256-bit vectors.
6036     SDValue InVec2, InVec3;
6037     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6038         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6039         ((InVec0.getOpcode() == ISD::UNDEF ||
6040           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6041         ((InVec1.getOpcode() == ISD::UNDEF ||
6042           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6043       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6044
6045     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6046         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6047         ((InVec0.getOpcode() == ISD::UNDEF ||
6048           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6049         ((InVec1.getOpcode() == ISD::UNDEF ||
6050           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6051       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6052   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6053     // Try to match an AVX2 horizontal add/sub of signed integers.
6054     SDValue InVec2, InVec3;
6055     unsigned X86Opcode;
6056     bool CanFold = true;
6057
6058     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6059         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6060         ((InVec0.getOpcode() == ISD::UNDEF ||
6061           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6062         ((InVec1.getOpcode() == ISD::UNDEF ||
6063           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6064       X86Opcode = X86ISD::HADD;
6065     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6066         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6067         ((InVec0.getOpcode() == ISD::UNDEF ||
6068           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6069         ((InVec1.getOpcode() == ISD::UNDEF ||
6070           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6071       X86Opcode = X86ISD::HSUB;
6072     else
6073       CanFold = false;
6074
6075     if (CanFold) {
6076       // Fold this build_vector into a single horizontal add/sub.
6077       // Do this only if the target has AVX2.
6078       if (Subtarget->hasAVX2())
6079         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6080
6081       // Do not try to expand this build_vector into a pair of horizontal
6082       // add/sub if we can emit a pair of scalar add/sub.
6083       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6084         return SDValue();
6085
6086       // Convert this build_vector into a pair of horizontal binop followed by
6087       // a concat vector.
6088       bool isUndefLO = NumUndefsLO == Half;
6089       bool isUndefHI = NumUndefsHI == Half;
6090       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6091                                    isUndefLO, isUndefHI);
6092     }
6093   }
6094
6095   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6096        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6097     unsigned X86Opcode;
6098     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6099       X86Opcode = X86ISD::HADD;
6100     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6101       X86Opcode = X86ISD::HSUB;
6102     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6103       X86Opcode = X86ISD::FHADD;
6104     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6105       X86Opcode = X86ISD::FHSUB;
6106     else
6107       return SDValue();
6108
6109     // Don't try to expand this build_vector into a pair of horizontal add/sub
6110     // if we can simply emit a pair of scalar add/sub.
6111     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6112       return SDValue();
6113
6114     // Convert this build_vector into two horizontal add/sub followed by
6115     // a concat vector.
6116     bool isUndefLO = NumUndefsLO == Half;
6117     bool isUndefHI = NumUndefsHI == Half;
6118     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6119                                  isUndefLO, isUndefHI);
6120   }
6121
6122   return SDValue();
6123 }
6124
6125 SDValue
6126 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6127   SDLoc dl(Op);
6128
6129   MVT VT = Op.getSimpleValueType();
6130   MVT ExtVT = VT.getVectorElementType();
6131   unsigned NumElems = Op.getNumOperands();
6132
6133   // Generate vectors for predicate vectors.
6134   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6135     return LowerBUILD_VECTORvXi1(Op, DAG);
6136
6137   // Vectors containing all zeros can be matched by pxor and xorps later
6138   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6139     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6140     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6141     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6142       return Op;
6143
6144     return getZeroVector(VT, Subtarget, DAG, dl);
6145   }
6146
6147   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6148   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6149   // vpcmpeqd on 256-bit vectors.
6150   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6151     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6152       return Op;
6153
6154     if (!VT.is512BitVector())
6155       return getOnesVector(VT, Subtarget, DAG, dl);
6156   }
6157
6158   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6159   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6160     return AddSub;
6161   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6162     return HorizontalOp;
6163   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6164     return Broadcast;
6165
6166   unsigned EVTBits = ExtVT.getSizeInBits();
6167
6168   unsigned NumZero  = 0;
6169   unsigned NumNonZero = 0;
6170   unsigned NonZeros = 0;
6171   bool IsAllConstants = true;
6172   SmallSet<SDValue, 8> Values;
6173   for (unsigned i = 0; i < NumElems; ++i) {
6174     SDValue Elt = Op.getOperand(i);
6175     if (Elt.getOpcode() == ISD::UNDEF)
6176       continue;
6177     Values.insert(Elt);
6178     if (Elt.getOpcode() != ISD::Constant &&
6179         Elt.getOpcode() != ISD::ConstantFP)
6180       IsAllConstants = false;
6181     if (X86::isZeroNode(Elt))
6182       NumZero++;
6183     else {
6184       NonZeros |= (1 << i);
6185       NumNonZero++;
6186     }
6187   }
6188
6189   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6190   if (NumNonZero == 0)
6191     return DAG.getUNDEF(VT);
6192
6193   // Special case for single non-zero, non-undef, element.
6194   if (NumNonZero == 1) {
6195     unsigned Idx = countTrailingZeros(NonZeros);
6196     SDValue Item = Op.getOperand(Idx);
6197
6198     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6199     // the value are obviously zero, truncate the value to i32 and do the
6200     // insertion that way.  Only do this if the value is non-constant or if the
6201     // value is a constant being inserted into element 0.  It is cheaper to do
6202     // a constant pool load than it is to do a movd + shuffle.
6203     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6204         (!IsAllConstants || Idx == 0)) {
6205       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6206         // Handle SSE only.
6207         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6208         MVT VecVT = MVT::v4i32;
6209
6210         // Truncate the value (which may itself be a constant) to i32, and
6211         // convert it to a vector with movd (S2V+shuffle to zero extend).
6212         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6213         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6214         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6215                                       Item, Idx * 2, true, Subtarget, DAG));
6216       }
6217     }
6218
6219     // If we have a constant or non-constant insertion into the low element of
6220     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6221     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6222     // depending on what the source datatype is.
6223     if (Idx == 0) {
6224       if (NumZero == 0)
6225         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6226
6227       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6228           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6229         if (VT.is512BitVector()) {
6230           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6231           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6232                              Item, DAG.getIntPtrConstant(0, dl));
6233         }
6234         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6235                "Expected an SSE value type!");
6236         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6237         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6238         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6239       }
6240
6241       // We can't directly insert an i8 or i16 into a vector, so zero extend
6242       // it to i32 first.
6243       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6244         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6245         if (VT.is256BitVector()) {
6246           if (Subtarget->hasAVX()) {
6247             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6248             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6249           } else {
6250             // Without AVX, we need to extend to a 128-bit vector and then
6251             // insert into the 256-bit vector.
6252             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6253             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6254             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6255           }
6256         } else {
6257           assert(VT.is128BitVector() && "Expected an SSE value type!");
6258           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6259           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6260         }
6261         return DAG.getBitcast(VT, Item);
6262       }
6263     }
6264
6265     // Is it a vector logical left shift?
6266     if (NumElems == 2 && Idx == 1 &&
6267         X86::isZeroNode(Op.getOperand(0)) &&
6268         !X86::isZeroNode(Op.getOperand(1))) {
6269       unsigned NumBits = VT.getSizeInBits();
6270       return getVShift(true, VT,
6271                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6272                                    VT, Op.getOperand(1)),
6273                        NumBits/2, DAG, *this, dl);
6274     }
6275
6276     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6277       return SDValue();
6278
6279     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6280     // is a non-constant being inserted into an element other than the low one,
6281     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6282     // movd/movss) to move this into the low element, then shuffle it into
6283     // place.
6284     if (EVTBits == 32) {
6285       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6286       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6287     }
6288   }
6289
6290   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6291   if (Values.size() == 1) {
6292     if (EVTBits == 32) {
6293       // Instead of a shuffle like this:
6294       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6295       // Check if it's possible to issue this instead.
6296       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6297       unsigned Idx = countTrailingZeros(NonZeros);
6298       SDValue Item = Op.getOperand(Idx);
6299       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6300         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6301     }
6302     return SDValue();
6303   }
6304
6305   // A vector full of immediates; various special cases are already
6306   // handled, so this is best done with a single constant-pool load.
6307   if (IsAllConstants)
6308     return SDValue();
6309
6310   // For AVX-length vectors, see if we can use a vector load to get all of the
6311   // elements, otherwise build the individual 128-bit pieces and use
6312   // shuffles to put them in place.
6313   if (VT.is256BitVector() || VT.is512BitVector()) {
6314     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6315
6316     // Check for a build vector of consecutive loads.
6317     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6318       return LD;
6319
6320     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6321
6322     // Build both the lower and upper subvector.
6323     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6324                                 makeArrayRef(&V[0], NumElems/2));
6325     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6326                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6327
6328     // Recreate the wider vector with the lower and upper part.
6329     if (VT.is256BitVector())
6330       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6331     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6332   }
6333
6334   // Let legalizer expand 2-wide build_vectors.
6335   if (EVTBits == 64) {
6336     if (NumNonZero == 1) {
6337       // One half is zero or undef.
6338       unsigned Idx = countTrailingZeros(NonZeros);
6339       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6340                                  Op.getOperand(Idx));
6341       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6342     }
6343     return SDValue();
6344   }
6345
6346   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6347   if (EVTBits == 8 && NumElems == 16)
6348     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6349                                         Subtarget, *this))
6350       return V;
6351
6352   if (EVTBits == 16 && NumElems == 8)
6353     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6354                                       Subtarget, *this))
6355       return V;
6356
6357   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6358   if (EVTBits == 32 && NumElems == 4)
6359     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6360       return V;
6361
6362   // If element VT is == 32 bits, turn it into a number of shuffles.
6363   SmallVector<SDValue, 8> V(NumElems);
6364   if (NumElems == 4 && NumZero > 0) {
6365     for (unsigned i = 0; i < 4; ++i) {
6366       bool isZero = !(NonZeros & (1 << i));
6367       if (isZero)
6368         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6369       else
6370         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6371     }
6372
6373     for (unsigned i = 0; i < 2; ++i) {
6374       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6375         default: break;
6376         case 0:
6377           V[i] = V[i*2];  // Must be a zero vector.
6378           break;
6379         case 1:
6380           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6381           break;
6382         case 2:
6383           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6384           break;
6385         case 3:
6386           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6387           break;
6388       }
6389     }
6390
6391     bool Reverse1 = (NonZeros & 0x3) == 2;
6392     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6393     int MaskVec[] = {
6394       Reverse1 ? 1 : 0,
6395       Reverse1 ? 0 : 1,
6396       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6397       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6398     };
6399     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6400   }
6401
6402   if (Values.size() > 1 && VT.is128BitVector()) {
6403     // Check for a build vector of consecutive loads.
6404     for (unsigned i = 0; i < NumElems; ++i)
6405       V[i] = Op.getOperand(i);
6406
6407     // Check for elements which are consecutive loads.
6408     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6409       return LD;
6410
6411     // Check for a build vector from mostly shuffle plus few inserting.
6412     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6413       return Sh;
6414
6415     // For SSE 4.1, use insertps to put the high elements into the low element.
6416     if (Subtarget->hasSSE41()) {
6417       SDValue Result;
6418       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6419         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6420       else
6421         Result = DAG.getUNDEF(VT);
6422
6423       for (unsigned i = 1; i < NumElems; ++i) {
6424         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6425         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6426                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6427       }
6428       return Result;
6429     }
6430
6431     // Otherwise, expand into a number of unpckl*, start by extending each of
6432     // our (non-undef) elements to the full vector width with the element in the
6433     // bottom slot of the vector (which generates no code for SSE).
6434     for (unsigned i = 0; i < NumElems; ++i) {
6435       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6436         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6437       else
6438         V[i] = DAG.getUNDEF(VT);
6439     }
6440
6441     // Next, we iteratively mix elements, e.g. for v4f32:
6442     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6443     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6444     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6445     unsigned EltStride = NumElems >> 1;
6446     while (EltStride != 0) {
6447       for (unsigned i = 0; i < EltStride; ++i) {
6448         // If V[i+EltStride] is undef and this is the first round of mixing,
6449         // then it is safe to just drop this shuffle: V[i] is already in the
6450         // right place, the one element (since it's the first round) being
6451         // inserted as undef can be dropped.  This isn't safe for successive
6452         // rounds because they will permute elements within both vectors.
6453         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6454             EltStride == NumElems/2)
6455           continue;
6456
6457         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6458       }
6459       EltStride >>= 1;
6460     }
6461     return V[0];
6462   }
6463   return SDValue();
6464 }
6465
6466 // 256-bit AVX can use the vinsertf128 instruction
6467 // to create 256-bit vectors from two other 128-bit ones.
6468 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6469   SDLoc dl(Op);
6470   MVT ResVT = Op.getSimpleValueType();
6471
6472   assert((ResVT.is256BitVector() ||
6473           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6474
6475   SDValue V1 = Op.getOperand(0);
6476   SDValue V2 = Op.getOperand(1);
6477   unsigned NumElems = ResVT.getVectorNumElements();
6478   if (ResVT.is256BitVector())
6479     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6480
6481   if (Op.getNumOperands() == 4) {
6482     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6483                                   ResVT.getVectorNumElements()/2);
6484     SDValue V3 = Op.getOperand(2);
6485     SDValue V4 = Op.getOperand(3);
6486     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6487       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6488   }
6489   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6490 }
6491
6492 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6493                                        const X86Subtarget *Subtarget,
6494                                        SelectionDAG & DAG) {
6495   SDLoc dl(Op);
6496   MVT ResVT = Op.getSimpleValueType();
6497   unsigned NumOfOperands = Op.getNumOperands();
6498
6499   assert(isPowerOf2_32(NumOfOperands) &&
6500          "Unexpected number of operands in CONCAT_VECTORS");
6501
6502   if (NumOfOperands > 2) {
6503     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6504                                   ResVT.getVectorNumElements()/2);
6505     SmallVector<SDValue, 2> Ops;
6506     for (unsigned i = 0; i < NumOfOperands/2; i++)
6507       Ops.push_back(Op.getOperand(i));
6508     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6509     Ops.clear();
6510     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6511       Ops.push_back(Op.getOperand(i));
6512     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6513     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6514   }
6515
6516   SDValue V1 = Op.getOperand(0);
6517   SDValue V2 = Op.getOperand(1);
6518   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6519   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6520
6521   if (IsZeroV1 && IsZeroV2)
6522     return getZeroVector(ResVT, Subtarget, DAG, dl);
6523
6524   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6525   SDValue Undef = DAG.getUNDEF(ResVT);
6526   unsigned NumElems = ResVT.getVectorNumElements();
6527   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6528
6529   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6530   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6531   if (IsZeroV1)
6532     return V2;
6533
6534   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6535   // Zero the upper bits of V1
6536   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6537   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6538   if (IsZeroV2)
6539     return V1;
6540   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6541 }
6542
6543 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6544                                    const X86Subtarget *Subtarget,
6545                                    SelectionDAG &DAG) {
6546   MVT VT = Op.getSimpleValueType();
6547   if (VT.getVectorElementType() == MVT::i1)
6548     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6549
6550   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6551          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6552           Op.getNumOperands() == 4)));
6553
6554   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6555   // from two other 128-bit ones.
6556
6557   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6558   return LowerAVXCONCAT_VECTORS(Op, DAG);
6559 }
6560
6561 //===----------------------------------------------------------------------===//
6562 // Vector shuffle lowering
6563 //
6564 // This is an experimental code path for lowering vector shuffles on x86. It is
6565 // designed to handle arbitrary vector shuffles and blends, gracefully
6566 // degrading performance as necessary. It works hard to recognize idiomatic
6567 // shuffles and lower them to optimal instruction patterns without leaving
6568 // a framework that allows reasonably efficient handling of all vector shuffle
6569 // patterns.
6570 //===----------------------------------------------------------------------===//
6571
6572 /// \brief Tiny helper function to identify a no-op mask.
6573 ///
6574 /// This is a somewhat boring predicate function. It checks whether the mask
6575 /// array input, which is assumed to be a single-input shuffle mask of the kind
6576 /// used by the X86 shuffle instructions (not a fully general
6577 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6578 /// in-place shuffle are 'no-op's.
6579 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6580   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6581     if (Mask[i] != -1 && Mask[i] != i)
6582       return false;
6583   return true;
6584 }
6585
6586 /// \brief Helper function to classify a mask as a single-input mask.
6587 ///
6588 /// This isn't a generic single-input test because in the vector shuffle
6589 /// lowering we canonicalize single inputs to be the first input operand. This
6590 /// means we can more quickly test for a single input by only checking whether
6591 /// an input from the second operand exists. We also assume that the size of
6592 /// mask corresponds to the size of the input vectors which isn't true in the
6593 /// fully general case.
6594 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6595   for (int M : Mask)
6596     if (M >= (int)Mask.size())
6597       return false;
6598   return true;
6599 }
6600
6601 /// \brief Test whether there are elements crossing 128-bit lanes in this
6602 /// shuffle mask.
6603 ///
6604 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6605 /// and we routinely test for these.
6606 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6607   int LaneSize = 128 / VT.getScalarSizeInBits();
6608   int Size = Mask.size();
6609   for (int i = 0; i < Size; ++i)
6610     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6611       return true;
6612   return false;
6613 }
6614
6615 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6616 ///
6617 /// This checks a shuffle mask to see if it is performing the same
6618 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6619 /// that it is also not lane-crossing. It may however involve a blend from the
6620 /// same lane of a second vector.
6621 ///
6622 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6623 /// non-trivial to compute in the face of undef lanes. The representation is
6624 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6625 /// entries from both V1 and V2 inputs to the wider mask.
6626 static bool
6627 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6628                                 SmallVectorImpl<int> &RepeatedMask) {
6629   int LaneSize = 128 / VT.getScalarSizeInBits();
6630   RepeatedMask.resize(LaneSize, -1);
6631   int Size = Mask.size();
6632   for (int i = 0; i < Size; ++i) {
6633     if (Mask[i] < 0)
6634       continue;
6635     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6636       // This entry crosses lanes, so there is no way to model this shuffle.
6637       return false;
6638
6639     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6640     if (RepeatedMask[i % LaneSize] == -1)
6641       // This is the first non-undef entry in this slot of a 128-bit lane.
6642       RepeatedMask[i % LaneSize] =
6643           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6644     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6645       // Found a mismatch with the repeated mask.
6646       return false;
6647   }
6648   return true;
6649 }
6650
6651 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6652 /// arguments.
6653 ///
6654 /// This is a fast way to test a shuffle mask against a fixed pattern:
6655 ///
6656 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6657 ///
6658 /// It returns true if the mask is exactly as wide as the argument list, and
6659 /// each element of the mask is either -1 (signifying undef) or the value given
6660 /// in the argument.
6661 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6662                                 ArrayRef<int> ExpectedMask) {
6663   if (Mask.size() != ExpectedMask.size())
6664     return false;
6665
6666   int Size = Mask.size();
6667
6668   // If the values are build vectors, we can look through them to find
6669   // equivalent inputs that make the shuffles equivalent.
6670   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6671   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6672
6673   for (int i = 0; i < Size; ++i)
6674     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6675       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6676       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6677       if (!MaskBV || !ExpectedBV ||
6678           MaskBV->getOperand(Mask[i] % Size) !=
6679               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6680         return false;
6681     }
6682
6683   return true;
6684 }
6685
6686 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6687 ///
6688 /// This helper function produces an 8-bit shuffle immediate corresponding to
6689 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6690 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6691 /// example.
6692 ///
6693 /// NB: We rely heavily on "undef" masks preserving the input lane.
6694 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6695                                           SelectionDAG &DAG) {
6696   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6697   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6698   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6699   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6700   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6701
6702   unsigned Imm = 0;
6703   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6704   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6705   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6706   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6707   return DAG.getConstant(Imm, DL, MVT::i8);
6708 }
6709
6710 /// \brief Compute whether each element of a shuffle is zeroable.
6711 ///
6712 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6713 /// Either it is an undef element in the shuffle mask, the element of the input
6714 /// referenced is undef, or the element of the input referenced is known to be
6715 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6716 /// as many lanes with this technique as possible to simplify the remaining
6717 /// shuffle.
6718 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6719                                                      SDValue V1, SDValue V2) {
6720   SmallBitVector Zeroable(Mask.size(), false);
6721
6722   while (V1.getOpcode() == ISD::BITCAST)
6723     V1 = V1->getOperand(0);
6724   while (V2.getOpcode() == ISD::BITCAST)
6725     V2 = V2->getOperand(0);
6726
6727   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6728   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6729
6730   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6731     int M = Mask[i];
6732     // Handle the easy cases.
6733     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6734       Zeroable[i] = true;
6735       continue;
6736     }
6737
6738     // If this is an index into a build_vector node (which has the same number
6739     // of elements), dig out the input value and use it.
6740     SDValue V = M < Size ? V1 : V2;
6741     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6742       continue;
6743
6744     SDValue Input = V.getOperand(M % Size);
6745     // The UNDEF opcode check really should be dead code here, but not quite
6746     // worth asserting on (it isn't invalid, just unexpected).
6747     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6748       Zeroable[i] = true;
6749   }
6750
6751   return Zeroable;
6752 }
6753
6754 // X86 has dedicated unpack instructions that can handle specific blend
6755 // operations: UNPCKH and UNPCKL.
6756 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6757                                            SDValue V1, SDValue V2,
6758                                            SelectionDAG &DAG) {
6759   int NumElts = VT.getVectorNumElements();
6760   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6761   SmallVector<int, 8> Unpckl;
6762   SmallVector<int, 8> Unpckh;
6763
6764   for (int i = 0; i < NumElts; ++i) {
6765     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6766     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6767     int HiPos = LoPos + NumEltsInLane / 2;
6768     Unpckl.push_back(LoPos);
6769     Unpckh.push_back(HiPos);
6770   }
6771
6772   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6773     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6774   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6775     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6776
6777   // Commute and try again.
6778   ShuffleVectorSDNode::commuteMask(Unpckl);
6779   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6780     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6781
6782   ShuffleVectorSDNode::commuteMask(Unpckh);
6783   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6784     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6785
6786   return SDValue();
6787 }
6788
6789 /// \brief Try to emit a bitmask instruction for a shuffle.
6790 ///
6791 /// This handles cases where we can model a blend exactly as a bitmask due to
6792 /// one of the inputs being zeroable.
6793 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6794                                            SDValue V2, ArrayRef<int> Mask,
6795                                            SelectionDAG &DAG) {
6796   MVT EltVT = VT.getVectorElementType();
6797   int NumEltBits = EltVT.getSizeInBits();
6798   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6799   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6800   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6801                                     IntEltVT);
6802   if (EltVT.isFloatingPoint()) {
6803     Zero = DAG.getBitcast(EltVT, Zero);
6804     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6805   }
6806   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6807   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6808   SDValue V;
6809   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6810     if (Zeroable[i])
6811       continue;
6812     if (Mask[i] % Size != i)
6813       return SDValue(); // Not a blend.
6814     if (!V)
6815       V = Mask[i] < Size ? V1 : V2;
6816     else if (V != (Mask[i] < Size ? V1 : V2))
6817       return SDValue(); // Can only let one input through the mask.
6818
6819     VMaskOps[i] = AllOnes;
6820   }
6821   if (!V)
6822     return SDValue(); // No non-zeroable elements!
6823
6824   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6825   V = DAG.getNode(VT.isFloatingPoint()
6826                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6827                   DL, VT, V, VMask);
6828   return V;
6829 }
6830
6831 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6832 ///
6833 /// This is used as a fallback approach when first class blend instructions are
6834 /// unavailable. Currently it is only suitable for integer vectors, but could
6835 /// be generalized for floating point vectors if desirable.
6836 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6837                                             SDValue V2, ArrayRef<int> Mask,
6838                                             SelectionDAG &DAG) {
6839   assert(VT.isInteger() && "Only supports integer vector types!");
6840   MVT EltVT = VT.getVectorElementType();
6841   int NumEltBits = EltVT.getSizeInBits();
6842   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6843   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6844                                     EltVT);
6845   SmallVector<SDValue, 16> MaskOps;
6846   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6847     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6848       return SDValue(); // Shuffled input!
6849     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6850   }
6851
6852   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6853   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6854   // We have to cast V2 around.
6855   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6856   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6857                                       DAG.getBitcast(MaskVT, V1Mask),
6858                                       DAG.getBitcast(MaskVT, V2)));
6859   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6860 }
6861
6862 /// \brief Try to emit a blend instruction for a shuffle.
6863 ///
6864 /// This doesn't do any checks for the availability of instructions for blending
6865 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6866 /// be matched in the backend with the type given. What it does check for is
6867 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6868 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6869                                          SDValue V2, ArrayRef<int> Original,
6870                                          const X86Subtarget *Subtarget,
6871                                          SelectionDAG &DAG) {
6872   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6873   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6874   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6875   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6876   bool ForceV1Zero = false, ForceV2Zero = false;
6877
6878   // Attempt to generate the binary blend mask. If an input is zero then
6879   // we can use any lane.
6880   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
6881   unsigned BlendMask = 0;
6882   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6883     int M = Mask[i];
6884     if (M < 0)
6885       continue;
6886     if (M == i)
6887       continue;
6888     if (M == i + Size) {
6889       BlendMask |= 1u << i;
6890       continue;
6891     }
6892     if (Zeroable[i]) {
6893       if (V1IsZero) {
6894         ForceV1Zero = true;
6895         Mask[i] = i;
6896         continue;
6897       }
6898       if (V2IsZero) {
6899         ForceV2Zero = true;
6900         BlendMask |= 1u << i;
6901         Mask[i] = i + Size;
6902         continue;
6903       }
6904     }
6905     return SDValue(); // Shuffled input!
6906   }
6907
6908   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
6909   if (ForceV1Zero)
6910     V1 = getZeroVector(VT, Subtarget, DAG, DL);
6911   if (ForceV2Zero)
6912     V2 = getZeroVector(VT, Subtarget, DAG, DL);
6913
6914   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
6915     unsigned ScaledMask = 0;
6916     for (int i = 0; i != Size; ++i)
6917       if (BlendMask & (1u << i))
6918         for (int j = 0; j != Scale; ++j)
6919           ScaledMask |= 1u << (i * Scale + j);
6920     return ScaledMask;
6921   };
6922
6923   switch (VT.SimpleTy) {
6924   case MVT::v2f64:
6925   case MVT::v4f32:
6926   case MVT::v4f64:
6927   case MVT::v8f32:
6928     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6929                        DAG.getConstant(BlendMask, DL, MVT::i8));
6930
6931   case MVT::v4i64:
6932   case MVT::v8i32:
6933     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6934     // FALLTHROUGH
6935   case MVT::v2i64:
6936   case MVT::v4i32:
6937     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6938     // that instruction.
6939     if (Subtarget->hasAVX2()) {
6940       // Scale the blend by the number of 32-bit dwords per element.
6941       int Scale =  VT.getScalarSizeInBits() / 32;
6942       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6943       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6944       V1 = DAG.getBitcast(BlendVT, V1);
6945       V2 = DAG.getBitcast(BlendVT, V2);
6946       return DAG.getBitcast(
6947           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6948                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6949     }
6950     // FALLTHROUGH
6951   case MVT::v8i16: {
6952     // For integer shuffles we need to expand the mask and cast the inputs to
6953     // v8i16s prior to blending.
6954     int Scale = 8 / VT.getVectorNumElements();
6955     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6956     V1 = DAG.getBitcast(MVT::v8i16, V1);
6957     V2 = DAG.getBitcast(MVT::v8i16, V2);
6958     return DAG.getBitcast(VT,
6959                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6960                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6961   }
6962
6963   case MVT::v16i16: {
6964     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6965     SmallVector<int, 8> RepeatedMask;
6966     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6967       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6968       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6969       BlendMask = 0;
6970       for (int i = 0; i < 8; ++i)
6971         if (RepeatedMask[i] >= 16)
6972           BlendMask |= 1u << i;
6973       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6974                          DAG.getConstant(BlendMask, DL, MVT::i8));
6975     }
6976   }
6977     // FALLTHROUGH
6978   case MVT::v16i8:
6979   case MVT::v32i8: {
6980     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
6981            "256-bit byte-blends require AVX2 support!");
6982
6983     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6984     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6985       return Masked;
6986
6987     // Scale the blend by the number of bytes per element.
6988     int Scale = VT.getScalarSizeInBits() / 8;
6989
6990     // This form of blend is always done on bytes. Compute the byte vector
6991     // type.
6992     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6993
6994     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6995     // mix of LLVM's code generator and the x86 backend. We tell the code
6996     // generator that boolean values in the elements of an x86 vector register
6997     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6998     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6999     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7000     // of the element (the remaining are ignored) and 0 in that high bit would
7001     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7002     // the LLVM model for boolean values in vector elements gets the relevant
7003     // bit set, it is set backwards and over constrained relative to x86's
7004     // actual model.
7005     SmallVector<SDValue, 32> VSELECTMask;
7006     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7007       for (int j = 0; j < Scale; ++j)
7008         VSELECTMask.push_back(
7009             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7010                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7011                                           MVT::i8));
7012
7013     V1 = DAG.getBitcast(BlendVT, V1);
7014     V2 = DAG.getBitcast(BlendVT, V2);
7015     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7016                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7017                                                       BlendVT, VSELECTMask),
7018                                           V1, V2));
7019   }
7020
7021   default:
7022     llvm_unreachable("Not a supported integer vector type!");
7023   }
7024 }
7025
7026 /// \brief Try to lower as a blend of elements from two inputs followed by
7027 /// a single-input permutation.
7028 ///
7029 /// This matches the pattern where we can blend elements from two inputs and
7030 /// then reduce the shuffle to a single-input permutation.
7031 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7032                                                    SDValue V2,
7033                                                    ArrayRef<int> Mask,
7034                                                    SelectionDAG &DAG) {
7035   // We build up the blend mask while checking whether a blend is a viable way
7036   // to reduce the shuffle.
7037   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7038   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7039
7040   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7041     if (Mask[i] < 0)
7042       continue;
7043
7044     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7045
7046     if (BlendMask[Mask[i] % Size] == -1)
7047       BlendMask[Mask[i] % Size] = Mask[i];
7048     else if (BlendMask[Mask[i] % Size] != Mask[i])
7049       return SDValue(); // Can't blend in the needed input!
7050
7051     PermuteMask[i] = Mask[i] % Size;
7052   }
7053
7054   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7055   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7056 }
7057
7058 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7059 /// blends and permutes.
7060 ///
7061 /// This matches the extremely common pattern for handling combined
7062 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7063 /// operations. It will try to pick the best arrangement of shuffles and
7064 /// blends.
7065 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7066                                                           SDValue V1,
7067                                                           SDValue V2,
7068                                                           ArrayRef<int> Mask,
7069                                                           SelectionDAG &DAG) {
7070   // Shuffle the input elements into the desired positions in V1 and V2 and
7071   // blend them together.
7072   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7073   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7074   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7075   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7076     if (Mask[i] >= 0 && Mask[i] < Size) {
7077       V1Mask[i] = Mask[i];
7078       BlendMask[i] = i;
7079     } else if (Mask[i] >= Size) {
7080       V2Mask[i] = Mask[i] - Size;
7081       BlendMask[i] = i + Size;
7082     }
7083
7084   // Try to lower with the simpler initial blend strategy unless one of the
7085   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7086   // shuffle may be able to fold with a load or other benefit. However, when
7087   // we'll have to do 2x as many shuffles in order to achieve this, blending
7088   // first is a better strategy.
7089   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7090     if (SDValue BlendPerm =
7091             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7092       return BlendPerm;
7093
7094   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7095   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7096   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7097 }
7098
7099 /// \brief Try to lower a vector shuffle as a byte rotation.
7100 ///
7101 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7102 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7103 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7104 /// try to generically lower a vector shuffle through such an pattern. It
7105 /// does not check for the profitability of lowering either as PALIGNR or
7106 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7107 /// This matches shuffle vectors that look like:
7108 ///
7109 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7110 ///
7111 /// Essentially it concatenates V1 and V2, shifts right by some number of
7112 /// elements, and takes the low elements as the result. Note that while this is
7113 /// specified as a *right shift* because x86 is little-endian, it is a *left
7114 /// rotate* of the vector lanes.
7115 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7116                                               SDValue V2,
7117                                               ArrayRef<int> Mask,
7118                                               const X86Subtarget *Subtarget,
7119                                               SelectionDAG &DAG) {
7120   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7121
7122   int NumElts = Mask.size();
7123   int NumLanes = VT.getSizeInBits() / 128;
7124   int NumLaneElts = NumElts / NumLanes;
7125
7126   // We need to detect various ways of spelling a rotation:
7127   //   [11, 12, 13, 14, 15,  0,  1,  2]
7128   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7129   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7130   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7131   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7132   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7133   int Rotation = 0;
7134   SDValue Lo, Hi;
7135   for (int l = 0; l < NumElts; l += NumLaneElts) {
7136     for (int i = 0; i < NumLaneElts; ++i) {
7137       if (Mask[l + i] == -1)
7138         continue;
7139       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7140
7141       // Get the mod-Size index and lane correct it.
7142       int LaneIdx = (Mask[l + i] % NumElts) - l;
7143       // Make sure it was in this lane.
7144       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7145         return SDValue();
7146
7147       // Determine where a rotated vector would have started.
7148       int StartIdx = i - LaneIdx;
7149       if (StartIdx == 0)
7150         // The identity rotation isn't interesting, stop.
7151         return SDValue();
7152
7153       // If we found the tail of a vector the rotation must be the missing
7154       // front. If we found the head of a vector, it must be how much of the
7155       // head.
7156       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7157
7158       if (Rotation == 0)
7159         Rotation = CandidateRotation;
7160       else if (Rotation != CandidateRotation)
7161         // The rotations don't match, so we can't match this mask.
7162         return SDValue();
7163
7164       // Compute which value this mask is pointing at.
7165       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7166
7167       // Compute which of the two target values this index should be assigned
7168       // to. This reflects whether the high elements are remaining or the low
7169       // elements are remaining.
7170       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7171
7172       // Either set up this value if we've not encountered it before, or check
7173       // that it remains consistent.
7174       if (!TargetV)
7175         TargetV = MaskV;
7176       else if (TargetV != MaskV)
7177         // This may be a rotation, but it pulls from the inputs in some
7178         // unsupported interleaving.
7179         return SDValue();
7180     }
7181   }
7182
7183   // Check that we successfully analyzed the mask, and normalize the results.
7184   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7185   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7186   if (!Lo)
7187     Lo = Hi;
7188   else if (!Hi)
7189     Hi = Lo;
7190
7191   // The actual rotate instruction rotates bytes, so we need to scale the
7192   // rotation based on how many bytes are in the vector lane.
7193   int Scale = 16 / NumLaneElts;
7194
7195   // SSSE3 targets can use the palignr instruction.
7196   if (Subtarget->hasSSSE3()) {
7197     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7198     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7199     Lo = DAG.getBitcast(AlignVT, Lo);
7200     Hi = DAG.getBitcast(AlignVT, Hi);
7201
7202     return DAG.getBitcast(
7203         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7204                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7205   }
7206
7207   assert(VT.is128BitVector() &&
7208          "Rotate-based lowering only supports 128-bit lowering!");
7209   assert(Mask.size() <= 16 &&
7210          "Can shuffle at most 16 bytes in a 128-bit vector!");
7211
7212   // Default SSE2 implementation
7213   int LoByteShift = 16 - Rotation * Scale;
7214   int HiByteShift = Rotation * Scale;
7215
7216   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7217   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7218   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7219
7220   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7221                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7222   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7223                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7224   return DAG.getBitcast(VT,
7225                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7226 }
7227
7228 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7229 ///
7230 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7231 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7232 /// matches elements from one of the input vectors shuffled to the left or
7233 /// right with zeroable elements 'shifted in'. It handles both the strictly
7234 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7235 /// quad word lane.
7236 ///
7237 /// PSHL : (little-endian) left bit shift.
7238 /// [ zz, 0, zz,  2 ]
7239 /// [ -1, 4, zz, -1 ]
7240 /// PSRL : (little-endian) right bit shift.
7241 /// [  1, zz,  3, zz]
7242 /// [ -1, -1,  7, zz]
7243 /// PSLLDQ : (little-endian) left byte shift
7244 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7245 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7246 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7247 /// PSRLDQ : (little-endian) right byte shift
7248 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7249 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7250 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7251 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7252                                          SDValue V2, ArrayRef<int> Mask,
7253                                          SelectionDAG &DAG) {
7254   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7255
7256   int Size = Mask.size();
7257   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7258
7259   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7260     for (int i = 0; i < Size; i += Scale)
7261       for (int j = 0; j < Shift; ++j)
7262         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7263           return false;
7264
7265     return true;
7266   };
7267
7268   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7269     for (int i = 0; i != Size; i += Scale) {
7270       unsigned Pos = Left ? i + Shift : i;
7271       unsigned Low = Left ? i : i + Shift;
7272       unsigned Len = Scale - Shift;
7273       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7274                                       Low + (V == V1 ? 0 : Size)))
7275         return SDValue();
7276     }
7277
7278     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7279     bool ByteShift = ShiftEltBits > 64;
7280     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7281                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7282     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7283
7284     // Normalize the scale for byte shifts to still produce an i64 element
7285     // type.
7286     Scale = ByteShift ? Scale / 2 : Scale;
7287
7288     // We need to round trip through the appropriate type for the shift.
7289     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7290     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7291     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7292            "Illegal integer vector type");
7293     V = DAG.getBitcast(ShiftVT, V);
7294
7295     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7296                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7297     return DAG.getBitcast(VT, V);
7298   };
7299
7300   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7301   // keep doubling the size of the integer elements up to that. We can
7302   // then shift the elements of the integer vector by whole multiples of
7303   // their width within the elements of the larger integer vector. Test each
7304   // multiple to see if we can find a match with the moved element indices
7305   // and that the shifted in elements are all zeroable.
7306   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7307     for (int Shift = 1; Shift != Scale; ++Shift)
7308       for (bool Left : {true, false})
7309         if (CheckZeros(Shift, Scale, Left))
7310           for (SDValue V : {V1, V2})
7311             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7312               return Match;
7313
7314   // no match
7315   return SDValue();
7316 }
7317
7318 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7319 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7320                                            SDValue V2, ArrayRef<int> Mask,
7321                                            SelectionDAG &DAG) {
7322   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7323   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7324
7325   int Size = Mask.size();
7326   int HalfSize = Size / 2;
7327   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7328
7329   // Upper half must be undefined.
7330   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7331     return SDValue();
7332
7333   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7334   // Remainder of lower half result is zero and upper half is all undef.
7335   auto LowerAsEXTRQ = [&]() {
7336     // Determine the extraction length from the part of the
7337     // lower half that isn't zeroable.
7338     int Len = HalfSize;
7339     for (; Len > 0; --Len)
7340       if (!Zeroable[Len - 1])
7341         break;
7342     assert(Len > 0 && "Zeroable shuffle mask");
7343
7344     // Attempt to match first Len sequential elements from the lower half.
7345     SDValue Src;
7346     int Idx = -1;
7347     for (int i = 0; i != Len; ++i) {
7348       int M = Mask[i];
7349       if (M < 0)
7350         continue;
7351       SDValue &V = (M < Size ? V1 : V2);
7352       M = M % Size;
7353
7354       // The extracted elements must start at a valid index and all mask
7355       // elements must be in the lower half.
7356       if (i > M || M >= HalfSize)
7357         return SDValue();
7358
7359       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7360         Src = V;
7361         Idx = M - i;
7362         continue;
7363       }
7364       return SDValue();
7365     }
7366
7367     if (Idx < 0)
7368       return SDValue();
7369
7370     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7371     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7372     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7373     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7374                        DAG.getConstant(BitLen, DL, MVT::i8),
7375                        DAG.getConstant(BitIdx, DL, MVT::i8));
7376   };
7377
7378   if (SDValue ExtrQ = LowerAsEXTRQ())
7379     return ExtrQ;
7380
7381   // INSERTQ: Extract lowest Len elements from lower half of second source and
7382   // insert over first source, starting at Idx.
7383   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7384   auto LowerAsInsertQ = [&]() {
7385     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7386       SDValue Base;
7387
7388       // Attempt to match first source from mask before insertion point.
7389       if (isUndefInRange(Mask, 0, Idx)) {
7390         /* EMPTY */
7391       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7392         Base = V1;
7393       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7394         Base = V2;
7395       } else {
7396         continue;
7397       }
7398
7399       // Extend the extraction length looking to match both the insertion of
7400       // the second source and the remaining elements of the first.
7401       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7402         SDValue Insert;
7403         int Len = Hi - Idx;
7404
7405         // Match insertion.
7406         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7407           Insert = V1;
7408         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7409           Insert = V2;
7410         } else {
7411           continue;
7412         }
7413
7414         // Match the remaining elements of the lower half.
7415         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7416           /* EMPTY */
7417         } else if ((!Base || (Base == V1)) &&
7418                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7419           Base = V1;
7420         } else if ((!Base || (Base == V2)) &&
7421                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7422                                               Size + Hi)) {
7423           Base = V2;
7424         } else {
7425           continue;
7426         }
7427
7428         // We may not have a base (first source) - this can safely be undefined.
7429         if (!Base)
7430           Base = DAG.getUNDEF(VT);
7431
7432         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7433         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7434         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7435                            DAG.getConstant(BitLen, DL, MVT::i8),
7436                            DAG.getConstant(BitIdx, DL, MVT::i8));
7437       }
7438     }
7439
7440     return SDValue();
7441   };
7442
7443   if (SDValue InsertQ = LowerAsInsertQ())
7444     return InsertQ;
7445
7446   return SDValue();
7447 }
7448
7449 /// \brief Lower a vector shuffle as a zero or any extension.
7450 ///
7451 /// Given a specific number of elements, element bit width, and extension
7452 /// stride, produce either a zero or any extension based on the available
7453 /// features of the subtarget. The extended elements are consecutive and
7454 /// begin and can start from an offseted element index in the input; to
7455 /// avoid excess shuffling the offset must either being in the bottom lane
7456 /// or at the start of a higher lane. All extended elements must be from
7457 /// the same lane.
7458 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7459     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7460     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7461   assert(Scale > 1 && "Need a scale to extend.");
7462   int EltBits = VT.getScalarSizeInBits();
7463   int NumElements = VT.getVectorNumElements();
7464   int NumEltsPerLane = 128 / EltBits;
7465   int OffsetLane = Offset / NumEltsPerLane;
7466   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7467          "Only 8, 16, and 32 bit elements can be extended.");
7468   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7469   assert(0 <= Offset && "Extension offset must be positive.");
7470   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7471          "Extension offset must be in the first lane or start an upper lane.");
7472
7473   // Check that an index is in same lane as the base offset.
7474   auto SafeOffset = [&](int Idx) {
7475     return OffsetLane == (Idx / NumEltsPerLane);
7476   };
7477
7478   // Shift along an input so that the offset base moves to the first element.
7479   auto ShuffleOffset = [&](SDValue V) {
7480     if (!Offset)
7481       return V;
7482
7483     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7484     for (int i = 0; i * Scale < NumElements; ++i) {
7485       int SrcIdx = i + Offset;
7486       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7487     }
7488     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7489   };
7490
7491   // Found a valid zext mask! Try various lowering strategies based on the
7492   // input type and available ISA extensions.
7493   if (Subtarget->hasSSE41()) {
7494     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7495     // PUNPCK will catch this in a later shuffle match.
7496     if (Offset && Scale == 2 && VT.is128BitVector())
7497       return SDValue();
7498     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7499                                  NumElements / Scale);
7500     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7501     return DAG.getBitcast(VT, InputV);
7502   }
7503
7504   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7505
7506   // For any extends we can cheat for larger element sizes and use shuffle
7507   // instructions that can fold with a load and/or copy.
7508   if (AnyExt && EltBits == 32) {
7509     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7510                          -1};
7511     return DAG.getBitcast(
7512         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7513                         DAG.getBitcast(MVT::v4i32, InputV),
7514                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7515   }
7516   if (AnyExt && EltBits == 16 && Scale > 2) {
7517     int PSHUFDMask[4] = {Offset / 2, -1,
7518                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7519     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7520                          DAG.getBitcast(MVT::v4i32, InputV),
7521                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7522     int PSHUFWMask[4] = {1, -1, -1, -1};
7523     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7524     return DAG.getBitcast(
7525         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7526                         DAG.getBitcast(MVT::v8i16, InputV),
7527                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7528   }
7529
7530   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7531   // to 64-bits.
7532   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7533     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7534     assert(VT.is128BitVector() && "Unexpected vector width!");
7535
7536     int LoIdx = Offset * EltBits;
7537     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7538                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7539                                          DAG.getConstant(EltBits, DL, MVT::i8),
7540                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7541
7542     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7543         !SafeOffset(Offset + 1))
7544       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7545
7546     int HiIdx = (Offset + 1) * EltBits;
7547     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7548                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7549                                          DAG.getConstant(EltBits, DL, MVT::i8),
7550                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7551     return DAG.getNode(ISD::BITCAST, DL, VT,
7552                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7553   }
7554
7555   // If this would require more than 2 unpack instructions to expand, use
7556   // pshufb when available. We can only use more than 2 unpack instructions
7557   // when zero extending i8 elements which also makes it easier to use pshufb.
7558   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7559     assert(NumElements == 16 && "Unexpected byte vector width!");
7560     SDValue PSHUFBMask[16];
7561     for (int i = 0; i < 16; ++i) {
7562       int Idx = Offset + (i / Scale);
7563       PSHUFBMask[i] = DAG.getConstant(
7564           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7565     }
7566     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7567     return DAG.getBitcast(VT,
7568                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7569                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7570                                                   MVT::v16i8, PSHUFBMask)));
7571   }
7572
7573   // If we are extending from an offset, ensure we start on a boundary that
7574   // we can unpack from.
7575   int AlignToUnpack = Offset % (NumElements / Scale);
7576   if (AlignToUnpack) {
7577     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7578     for (int i = AlignToUnpack; i < NumElements; ++i)
7579       ShMask[i - AlignToUnpack] = i;
7580     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7581     Offset -= AlignToUnpack;
7582   }
7583
7584   // Otherwise emit a sequence of unpacks.
7585   do {
7586     unsigned UnpackLoHi = X86ISD::UNPCKL;
7587     if (Offset >= (NumElements / 2)) {
7588       UnpackLoHi = X86ISD::UNPCKH;
7589       Offset -= (NumElements / 2);
7590     }
7591
7592     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7593     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7594                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7595     InputV = DAG.getBitcast(InputVT, InputV);
7596     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7597     Scale /= 2;
7598     EltBits *= 2;
7599     NumElements /= 2;
7600   } while (Scale > 1);
7601   return DAG.getBitcast(VT, InputV);
7602 }
7603
7604 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7605 ///
7606 /// This routine will try to do everything in its power to cleverly lower
7607 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7608 /// check for the profitability of this lowering,  it tries to aggressively
7609 /// match this pattern. It will use all of the micro-architectural details it
7610 /// can to emit an efficient lowering. It handles both blends with all-zero
7611 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7612 /// masking out later).
7613 ///
7614 /// The reason we have dedicated lowering for zext-style shuffles is that they
7615 /// are both incredibly common and often quite performance sensitive.
7616 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7617     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7618     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7619   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7620
7621   int Bits = VT.getSizeInBits();
7622   int NumLanes = Bits / 128;
7623   int NumElements = VT.getVectorNumElements();
7624   int NumEltsPerLane = NumElements / NumLanes;
7625   assert(VT.getScalarSizeInBits() <= 32 &&
7626          "Exceeds 32-bit integer zero extension limit");
7627   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7628
7629   // Define a helper function to check a particular ext-scale and lower to it if
7630   // valid.
7631   auto Lower = [&](int Scale) -> SDValue {
7632     SDValue InputV;
7633     bool AnyExt = true;
7634     int Offset = 0;
7635     int Matches = 0;
7636     for (int i = 0; i < NumElements; ++i) {
7637       int M = Mask[i];
7638       if (M == -1)
7639         continue; // Valid anywhere but doesn't tell us anything.
7640       if (i % Scale != 0) {
7641         // Each of the extended elements need to be zeroable.
7642         if (!Zeroable[i])
7643           return SDValue();
7644
7645         // We no longer are in the anyext case.
7646         AnyExt = false;
7647         continue;
7648       }
7649
7650       // Each of the base elements needs to be consecutive indices into the
7651       // same input vector.
7652       SDValue V = M < NumElements ? V1 : V2;
7653       M = M % NumElements;
7654       if (!InputV) {
7655         InputV = V;
7656         Offset = M - (i / Scale);
7657       } else if (InputV != V)
7658         return SDValue(); // Flip-flopping inputs.
7659
7660       // Offset must start in the lowest 128-bit lane or at the start of an
7661       // upper lane.
7662       // FIXME: Is it ever worth allowing a negative base offset?
7663       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7664             (Offset % NumEltsPerLane) == 0))
7665         return SDValue();
7666
7667       // If we are offsetting, all referenced entries must come from the same
7668       // lane.
7669       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7670         return SDValue();
7671
7672       if ((M % NumElements) != (Offset + (i / Scale)))
7673         return SDValue(); // Non-consecutive strided elements.
7674       Matches++;
7675     }
7676
7677     // If we fail to find an input, we have a zero-shuffle which should always
7678     // have already been handled.
7679     // FIXME: Maybe handle this here in case during blending we end up with one?
7680     if (!InputV)
7681       return SDValue();
7682
7683     // If we are offsetting, don't extend if we only match a single input, we
7684     // can always do better by using a basic PSHUF or PUNPCK.
7685     if (Offset != 0 && Matches < 2)
7686       return SDValue();
7687
7688     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7689         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7690   };
7691
7692   // The widest scale possible for extending is to a 64-bit integer.
7693   assert(Bits % 64 == 0 &&
7694          "The number of bits in a vector must be divisible by 64 on x86!");
7695   int NumExtElements = Bits / 64;
7696
7697   // Each iteration, try extending the elements half as much, but into twice as
7698   // many elements.
7699   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7700     assert(NumElements % NumExtElements == 0 &&
7701            "The input vector size must be divisible by the extended size.");
7702     if (SDValue V = Lower(NumElements / NumExtElements))
7703       return V;
7704   }
7705
7706   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7707   if (Bits != 128)
7708     return SDValue();
7709
7710   // Returns one of the source operands if the shuffle can be reduced to a
7711   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7712   auto CanZExtLowHalf = [&]() {
7713     for (int i = NumElements / 2; i != NumElements; ++i)
7714       if (!Zeroable[i])
7715         return SDValue();
7716     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7717       return V1;
7718     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7719       return V2;
7720     return SDValue();
7721   };
7722
7723   if (SDValue V = CanZExtLowHalf()) {
7724     V = DAG.getBitcast(MVT::v2i64, V);
7725     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7726     return DAG.getBitcast(VT, V);
7727   }
7728
7729   // No viable ext lowering found.
7730   return SDValue();
7731 }
7732
7733 /// \brief Try to get a scalar value for a specific element of a vector.
7734 ///
7735 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7736 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7737                                               SelectionDAG &DAG) {
7738   MVT VT = V.getSimpleValueType();
7739   MVT EltVT = VT.getVectorElementType();
7740   while (V.getOpcode() == ISD::BITCAST)
7741     V = V.getOperand(0);
7742   // If the bitcasts shift the element size, we can't extract an equivalent
7743   // element from it.
7744   MVT NewVT = V.getSimpleValueType();
7745   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7746     return SDValue();
7747
7748   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7749       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7750     // Ensure the scalar operand is the same size as the destination.
7751     // FIXME: Add support for scalar truncation where possible.
7752     SDValue S = V.getOperand(Idx);
7753     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7754       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7755   }
7756
7757   return SDValue();
7758 }
7759
7760 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7761 ///
7762 /// This is particularly important because the set of instructions varies
7763 /// significantly based on whether the operand is a load or not.
7764 static bool isShuffleFoldableLoad(SDValue V) {
7765   while (V.getOpcode() == ISD::BITCAST)
7766     V = V.getOperand(0);
7767
7768   return ISD::isNON_EXTLoad(V.getNode());
7769 }
7770
7771 /// \brief Try to lower insertion of a single element into a zero vector.
7772 ///
7773 /// This is a common pattern that we have especially efficient patterns to lower
7774 /// across all subtarget feature sets.
7775 static SDValue lowerVectorShuffleAsElementInsertion(
7776     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7777     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7778   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7779   MVT ExtVT = VT;
7780   MVT EltVT = VT.getVectorElementType();
7781
7782   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7783                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7784                 Mask.begin();
7785   bool IsV1Zeroable = true;
7786   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7787     if (i != V2Index && !Zeroable[i]) {
7788       IsV1Zeroable = false;
7789       break;
7790     }
7791
7792   // Check for a single input from a SCALAR_TO_VECTOR node.
7793   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7794   // all the smarts here sunk into that routine. However, the current
7795   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7796   // vector shuffle lowering is dead.
7797   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7798                                                DAG);
7799   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7800     // We need to zext the scalar if it is smaller than an i32.
7801     V2S = DAG.getBitcast(EltVT, V2S);
7802     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7803       // Using zext to expand a narrow element won't work for non-zero
7804       // insertions.
7805       if (!IsV1Zeroable)
7806         return SDValue();
7807
7808       // Zero-extend directly to i32.
7809       ExtVT = MVT::v4i32;
7810       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7811     }
7812     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7813   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7814              EltVT == MVT::i16) {
7815     // Either not inserting from the low element of the input or the input
7816     // element size is too small to use VZEXT_MOVL to clear the high bits.
7817     return SDValue();
7818   }
7819
7820   if (!IsV1Zeroable) {
7821     // If V1 can't be treated as a zero vector we have fewer options to lower
7822     // this. We can't support integer vectors or non-zero targets cheaply, and
7823     // the V1 elements can't be permuted in any way.
7824     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7825     if (!VT.isFloatingPoint() || V2Index != 0)
7826       return SDValue();
7827     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7828     V1Mask[V2Index] = -1;
7829     if (!isNoopShuffleMask(V1Mask))
7830       return SDValue();
7831     // This is essentially a special case blend operation, but if we have
7832     // general purpose blend operations, they are always faster. Bail and let
7833     // the rest of the lowering handle these as blends.
7834     if (Subtarget->hasSSE41())
7835       return SDValue();
7836
7837     // Otherwise, use MOVSD or MOVSS.
7838     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7839            "Only two types of floating point element types to handle!");
7840     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7841                        ExtVT, V1, V2);
7842   }
7843
7844   // This lowering only works for the low element with floating point vectors.
7845   if (VT.isFloatingPoint() && V2Index != 0)
7846     return SDValue();
7847
7848   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7849   if (ExtVT != VT)
7850     V2 = DAG.getBitcast(VT, V2);
7851
7852   if (V2Index != 0) {
7853     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7854     // the desired position. Otherwise it is more efficient to do a vector
7855     // shift left. We know that we can do a vector shift left because all
7856     // the inputs are zero.
7857     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7858       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7859       V2Shuffle[V2Index] = 0;
7860       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7861     } else {
7862       V2 = DAG.getBitcast(MVT::v2i64, V2);
7863       V2 = DAG.getNode(
7864           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7865           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7866                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7867                               DAG.getDataLayout(), VT)));
7868       V2 = DAG.getBitcast(VT, V2);
7869     }
7870   }
7871   return V2;
7872 }
7873
7874 /// \brief Try to lower broadcast of a single - truncated - integer element,
7875 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
7876 ///
7877 /// This assumes we have AVX2.
7878 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
7879                                                   int BroadcastIdx,
7880                                                   const X86Subtarget *Subtarget,
7881                                                   SelectionDAG &DAG) {
7882   assert(Subtarget->hasAVX2() &&
7883          "We can only lower integer broadcasts with AVX2!");
7884
7885   EVT EltVT = VT.getVectorElementType();
7886   EVT V0VT = V0.getValueType();
7887
7888   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
7889   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
7890
7891   EVT V0EltVT = V0VT.getVectorElementType();
7892   if (!V0EltVT.isInteger())
7893     return SDValue();
7894
7895   const unsigned EltSize = EltVT.getSizeInBits();
7896   const unsigned V0EltSize = V0EltVT.getSizeInBits();
7897
7898   // This is only a truncation if the original element type is larger.
7899   if (V0EltSize <= EltSize)
7900     return SDValue();
7901
7902   assert(((V0EltSize % EltSize) == 0) &&
7903          "Scalar type sizes must all be powers of 2 on x86!");
7904
7905   const unsigned V0Opc = V0.getOpcode();
7906   const unsigned Scale = V0EltSize / EltSize;
7907   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
7908
7909   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
7910       V0Opc != ISD::BUILD_VECTOR)
7911     return SDValue();
7912
7913   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
7914
7915   // If we're extracting non-least-significant bits, shift so we can truncate.
7916   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
7917   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
7918   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
7919   if (const int OffsetIdx = BroadcastIdx % Scale)
7920     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
7921             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
7922
7923   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
7924                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
7925 }
7926
7927 /// \brief Try to lower broadcast of a single element.
7928 ///
7929 /// For convenience, this code also bundles all of the subtarget feature set
7930 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7931 /// a convenient way to factor it out.
7932 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7933                                              ArrayRef<int> Mask,
7934                                              const X86Subtarget *Subtarget,
7935                                              SelectionDAG &DAG) {
7936   if (!Subtarget->hasAVX())
7937     return SDValue();
7938   if (VT.isInteger() && !Subtarget->hasAVX2())
7939     return SDValue();
7940
7941   // Check that the mask is a broadcast.
7942   int BroadcastIdx = -1;
7943   for (int M : Mask)
7944     if (M >= 0 && BroadcastIdx == -1)
7945       BroadcastIdx = M;
7946     else if (M >= 0 && M != BroadcastIdx)
7947       return SDValue();
7948
7949   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7950                                             "a sorted mask where the broadcast "
7951                                             "comes from V1.");
7952
7953   // Go up the chain of (vector) values to find a scalar load that we can
7954   // combine with the broadcast.
7955   for (;;) {
7956     switch (V.getOpcode()) {
7957     case ISD::CONCAT_VECTORS: {
7958       int OperandSize = Mask.size() / V.getNumOperands();
7959       V = V.getOperand(BroadcastIdx / OperandSize);
7960       BroadcastIdx %= OperandSize;
7961       continue;
7962     }
7963
7964     case ISD::INSERT_SUBVECTOR: {
7965       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7966       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7967       if (!ConstantIdx)
7968         break;
7969
7970       int BeginIdx = (int)ConstantIdx->getZExtValue();
7971       int EndIdx =
7972           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
7973       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7974         BroadcastIdx -= BeginIdx;
7975         V = VInner;
7976       } else {
7977         V = VOuter;
7978       }
7979       continue;
7980     }
7981     }
7982     break;
7983   }
7984
7985   // Check if this is a broadcast of a scalar. We special case lowering
7986   // for scalars so that we can more effectively fold with loads.
7987   // First, look through bitcast: if the original value has a larger element
7988   // type than the shuffle, the broadcast element is in essence truncated.
7989   // Make that explicit to ease folding.
7990   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
7991     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
7992             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
7993       return TruncBroadcast;
7994
7995   // Also check the simpler case, where we can directly reuse the scalar.
7996   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7997       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7998     V = V.getOperand(BroadcastIdx);
7999
8000     // If the scalar isn't a load, we can't broadcast from it in AVX1.
8001     // Only AVX2 has register broadcasts.
8002     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8003       return SDValue();
8004   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8005     // We can't broadcast from a vector register without AVX2, and we can only
8006     // broadcast from the zero-element of a vector register.
8007     return SDValue();
8008   }
8009
8010   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8011 }
8012
8013 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8014 // INSERTPS when the V1 elements are already in the correct locations
8015 // because otherwise we can just always use two SHUFPS instructions which
8016 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8017 // perform INSERTPS if a single V1 element is out of place and all V2
8018 // elements are zeroable.
8019 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8020                                             ArrayRef<int> Mask,
8021                                             SelectionDAG &DAG) {
8022   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8023   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8024   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8025   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8026
8027   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8028
8029   unsigned ZMask = 0;
8030   int V1DstIndex = -1;
8031   int V2DstIndex = -1;
8032   bool V1UsedInPlace = false;
8033
8034   for (int i = 0; i < 4; ++i) {
8035     // Synthesize a zero mask from the zeroable elements (includes undefs).
8036     if (Zeroable[i]) {
8037       ZMask |= 1 << i;
8038       continue;
8039     }
8040
8041     // Flag if we use any V1 inputs in place.
8042     if (i == Mask[i]) {
8043       V1UsedInPlace = true;
8044       continue;
8045     }
8046
8047     // We can only insert a single non-zeroable element.
8048     if (V1DstIndex != -1 || V2DstIndex != -1)
8049       return SDValue();
8050
8051     if (Mask[i] < 4) {
8052       // V1 input out of place for insertion.
8053       V1DstIndex = i;
8054     } else {
8055       // V2 input for insertion.
8056       V2DstIndex = i;
8057     }
8058   }
8059
8060   // Don't bother if we have no (non-zeroable) element for insertion.
8061   if (V1DstIndex == -1 && V2DstIndex == -1)
8062     return SDValue();
8063
8064   // Determine element insertion src/dst indices. The src index is from the
8065   // start of the inserted vector, not the start of the concatenated vector.
8066   unsigned V2SrcIndex = 0;
8067   if (V1DstIndex != -1) {
8068     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8069     // and don't use the original V2 at all.
8070     V2SrcIndex = Mask[V1DstIndex];
8071     V2DstIndex = V1DstIndex;
8072     V2 = V1;
8073   } else {
8074     V2SrcIndex = Mask[V2DstIndex] - 4;
8075   }
8076
8077   // If no V1 inputs are used in place, then the result is created only from
8078   // the zero mask and the V2 insertion - so remove V1 dependency.
8079   if (!V1UsedInPlace)
8080     V1 = DAG.getUNDEF(MVT::v4f32);
8081
8082   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8083   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8084
8085   // Insert the V2 element into the desired position.
8086   SDLoc DL(Op);
8087   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8088                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8089 }
8090
8091 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8092 /// UNPCK instruction.
8093 ///
8094 /// This specifically targets cases where we end up with alternating between
8095 /// the two inputs, and so can permute them into something that feeds a single
8096 /// UNPCK instruction. Note that this routine only targets integer vectors
8097 /// because for floating point vectors we have a generalized SHUFPS lowering
8098 /// strategy that handles everything that doesn't *exactly* match an unpack,
8099 /// making this clever lowering unnecessary.
8100 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8101                                                     SDValue V1, SDValue V2,
8102                                                     ArrayRef<int> Mask,
8103                                                     SelectionDAG &DAG) {
8104   assert(!VT.isFloatingPoint() &&
8105          "This routine only supports integer vectors.");
8106   assert(!isSingleInputShuffleMask(Mask) &&
8107          "This routine should only be used when blending two inputs.");
8108   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8109
8110   int Size = Mask.size();
8111
8112   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8113     return M >= 0 && M % Size < Size / 2;
8114   });
8115   int NumHiInputs = std::count_if(
8116       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8117
8118   bool UnpackLo = NumLoInputs >= NumHiInputs;
8119
8120   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8121     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8122     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8123
8124     for (int i = 0; i < Size; ++i) {
8125       if (Mask[i] < 0)
8126         continue;
8127
8128       // Each element of the unpack contains Scale elements from this mask.
8129       int UnpackIdx = i / Scale;
8130
8131       // We only handle the case where V1 feeds the first slots of the unpack.
8132       // We rely on canonicalization to ensure this is the case.
8133       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8134         return SDValue();
8135
8136       // Setup the mask for this input. The indexing is tricky as we have to
8137       // handle the unpack stride.
8138       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8139       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8140           Mask[i] % Size;
8141     }
8142
8143     // If we will have to shuffle both inputs to use the unpack, check whether
8144     // we can just unpack first and shuffle the result. If so, skip this unpack.
8145     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8146         !isNoopShuffleMask(V2Mask))
8147       return SDValue();
8148
8149     // Shuffle the inputs into place.
8150     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8151     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8152
8153     // Cast the inputs to the type we will use to unpack them.
8154     V1 = DAG.getBitcast(UnpackVT, V1);
8155     V2 = DAG.getBitcast(UnpackVT, V2);
8156
8157     // Unpack the inputs and cast the result back to the desired type.
8158     return DAG.getBitcast(
8159         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8160                         UnpackVT, V1, V2));
8161   };
8162
8163   // We try each unpack from the largest to the smallest to try and find one
8164   // that fits this mask.
8165   int OrigNumElements = VT.getVectorNumElements();
8166   int OrigScalarSize = VT.getScalarSizeInBits();
8167   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8168     int Scale = ScalarSize / OrigScalarSize;
8169     int NumElements = OrigNumElements / Scale;
8170     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8171     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8172       return Unpack;
8173   }
8174
8175   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8176   // initial unpack.
8177   if (NumLoInputs == 0 || NumHiInputs == 0) {
8178     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8179            "We have to have *some* inputs!");
8180     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8181
8182     // FIXME: We could consider the total complexity of the permute of each
8183     // possible unpacking. Or at the least we should consider how many
8184     // half-crossings are created.
8185     // FIXME: We could consider commuting the unpacks.
8186
8187     SmallVector<int, 32> PermMask;
8188     PermMask.assign(Size, -1);
8189     for (int i = 0; i < Size; ++i) {
8190       if (Mask[i] < 0)
8191         continue;
8192
8193       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8194
8195       PermMask[i] =
8196           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8197     }
8198     return DAG.getVectorShuffle(
8199         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8200                             DL, VT, V1, V2),
8201         DAG.getUNDEF(VT), PermMask);
8202   }
8203
8204   return SDValue();
8205 }
8206
8207 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8208 ///
8209 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8210 /// support for floating point shuffles but not integer shuffles. These
8211 /// instructions will incur a domain crossing penalty on some chips though so
8212 /// it is better to avoid lowering through this for integer vectors where
8213 /// possible.
8214 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8215                                        const X86Subtarget *Subtarget,
8216                                        SelectionDAG &DAG) {
8217   SDLoc DL(Op);
8218   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8219   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8220   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8221   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8222   ArrayRef<int> Mask = SVOp->getMask();
8223   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8224
8225   if (isSingleInputShuffleMask(Mask)) {
8226     // Use low duplicate instructions for masks that match their pattern.
8227     if (Subtarget->hasSSE3())
8228       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8229         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8230
8231     // Straight shuffle of a single input vector. Simulate this by using the
8232     // single input as both of the "inputs" to this instruction..
8233     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8234
8235     if (Subtarget->hasAVX()) {
8236       // If we have AVX, we can use VPERMILPS which will allow folding a load
8237       // into the shuffle.
8238       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8239                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8240     }
8241
8242     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8243                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8244   }
8245   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8246   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8247
8248   // If we have a single input, insert that into V1 if we can do so cheaply.
8249   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8250     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8251             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8252       return Insertion;
8253     // Try inverting the insertion since for v2 masks it is easy to do and we
8254     // can't reliably sort the mask one way or the other.
8255     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8256                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8257     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8258             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8259       return Insertion;
8260   }
8261
8262   // Try to use one of the special instruction patterns to handle two common
8263   // blend patterns if a zero-blend above didn't work.
8264   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8265       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8266     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8267       // We can either use a special instruction to load over the low double or
8268       // to move just the low double.
8269       return DAG.getNode(
8270           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8271           DL, MVT::v2f64, V2,
8272           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8273
8274   if (Subtarget->hasSSE41())
8275     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8276                                                   Subtarget, DAG))
8277       return Blend;
8278
8279   // Use dedicated unpack instructions for masks that match their pattern.
8280   if (SDValue V =
8281           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8282     return V;
8283
8284   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8285   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8286                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8287 }
8288
8289 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8290 ///
8291 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8292 /// the integer unit to minimize domain crossing penalties. However, for blends
8293 /// it falls back to the floating point shuffle operation with appropriate bit
8294 /// casting.
8295 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8296                                        const X86Subtarget *Subtarget,
8297                                        SelectionDAG &DAG) {
8298   SDLoc DL(Op);
8299   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8300   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8301   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8302   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8303   ArrayRef<int> Mask = SVOp->getMask();
8304   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8305
8306   if (isSingleInputShuffleMask(Mask)) {
8307     // Check for being able to broadcast a single element.
8308     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8309                                                           Mask, Subtarget, DAG))
8310       return Broadcast;
8311
8312     // Straight shuffle of a single input vector. For everything from SSE2
8313     // onward this has a single fast instruction with no scary immediates.
8314     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8315     V1 = DAG.getBitcast(MVT::v4i32, V1);
8316     int WidenedMask[4] = {
8317         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8318         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8319     return DAG.getBitcast(
8320         MVT::v2i64,
8321         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8322                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8323   }
8324   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8325   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8326   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8327   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8328
8329   // If we have a blend of two PACKUS operations an the blend aligns with the
8330   // low and half halves, we can just merge the PACKUS operations. This is
8331   // particularly important as it lets us merge shuffles that this routine itself
8332   // creates.
8333   auto GetPackNode = [](SDValue V) {
8334     while (V.getOpcode() == ISD::BITCAST)
8335       V = V.getOperand(0);
8336
8337     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8338   };
8339   if (SDValue V1Pack = GetPackNode(V1))
8340     if (SDValue V2Pack = GetPackNode(V2))
8341       return DAG.getBitcast(MVT::v2i64,
8342                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8343                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8344                                                      : V1Pack.getOperand(1),
8345                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8346                                                      : V2Pack.getOperand(1)));
8347
8348   // Try to use shift instructions.
8349   if (SDValue Shift =
8350           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8351     return Shift;
8352
8353   // When loading a scalar and then shuffling it into a vector we can often do
8354   // the insertion cheaply.
8355   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8356           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8357     return Insertion;
8358   // Try inverting the insertion since for v2 masks it is easy to do and we
8359   // can't reliably sort the mask one way or the other.
8360   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8361   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8362           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8363     return Insertion;
8364
8365   // We have different paths for blend lowering, but they all must use the
8366   // *exact* same predicate.
8367   bool IsBlendSupported = Subtarget->hasSSE41();
8368   if (IsBlendSupported)
8369     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8370                                                   Subtarget, DAG))
8371       return Blend;
8372
8373   // Use dedicated unpack instructions for masks that match their pattern.
8374   if (SDValue V =
8375           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8376     return V;
8377
8378   // Try to use byte rotation instructions.
8379   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8380   if (Subtarget->hasSSSE3())
8381     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8382             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8383       return Rotate;
8384
8385   // If we have direct support for blends, we should lower by decomposing into
8386   // a permute. That will be faster than the domain cross.
8387   if (IsBlendSupported)
8388     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8389                                                       Mask, DAG);
8390
8391   // We implement this with SHUFPD which is pretty lame because it will likely
8392   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8393   // However, all the alternatives are still more cycles and newer chips don't
8394   // have this problem. It would be really nice if x86 had better shuffles here.
8395   V1 = DAG.getBitcast(MVT::v2f64, V1);
8396   V2 = DAG.getBitcast(MVT::v2f64, V2);
8397   return DAG.getBitcast(MVT::v2i64,
8398                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8399 }
8400
8401 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8402 ///
8403 /// This is used to disable more specialized lowerings when the shufps lowering
8404 /// will happen to be efficient.
8405 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8406   // This routine only handles 128-bit shufps.
8407   assert(Mask.size() == 4 && "Unsupported mask size!");
8408
8409   // To lower with a single SHUFPS we need to have the low half and high half
8410   // each requiring a single input.
8411   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8412     return false;
8413   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8414     return false;
8415
8416   return true;
8417 }
8418
8419 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8420 ///
8421 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8422 /// It makes no assumptions about whether this is the *best* lowering, it simply
8423 /// uses it.
8424 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8425                                             ArrayRef<int> Mask, SDValue V1,
8426                                             SDValue V2, SelectionDAG &DAG) {
8427   SDValue LowV = V1, HighV = V2;
8428   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8429
8430   int NumV2Elements =
8431       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8432
8433   if (NumV2Elements == 1) {
8434     int V2Index =
8435         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8436         Mask.begin();
8437
8438     // Compute the index adjacent to V2Index and in the same half by toggling
8439     // the low bit.
8440     int V2AdjIndex = V2Index ^ 1;
8441
8442     if (Mask[V2AdjIndex] == -1) {
8443       // Handles all the cases where we have a single V2 element and an undef.
8444       // This will only ever happen in the high lanes because we commute the
8445       // vector otherwise.
8446       if (V2Index < 2)
8447         std::swap(LowV, HighV);
8448       NewMask[V2Index] -= 4;
8449     } else {
8450       // Handle the case where the V2 element ends up adjacent to a V1 element.
8451       // To make this work, blend them together as the first step.
8452       int V1Index = V2AdjIndex;
8453       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8454       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8455                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8456
8457       // Now proceed to reconstruct the final blend as we have the necessary
8458       // high or low half formed.
8459       if (V2Index < 2) {
8460         LowV = V2;
8461         HighV = V1;
8462       } else {
8463         HighV = V2;
8464       }
8465       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8466       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8467     }
8468   } else if (NumV2Elements == 2) {
8469     if (Mask[0] < 4 && Mask[1] < 4) {
8470       // Handle the easy case where we have V1 in the low lanes and V2 in the
8471       // high lanes.
8472       NewMask[2] -= 4;
8473       NewMask[3] -= 4;
8474     } else if (Mask[2] < 4 && Mask[3] < 4) {
8475       // We also handle the reversed case because this utility may get called
8476       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8477       // arrange things in the right direction.
8478       NewMask[0] -= 4;
8479       NewMask[1] -= 4;
8480       HighV = V1;
8481       LowV = V2;
8482     } else {
8483       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8484       // trying to place elements directly, just blend them and set up the final
8485       // shuffle to place them.
8486
8487       // The first two blend mask elements are for V1, the second two are for
8488       // V2.
8489       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8490                           Mask[2] < 4 ? Mask[2] : Mask[3],
8491                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8492                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8493       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8494                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8495
8496       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8497       // a blend.
8498       LowV = HighV = V1;
8499       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8500       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8501       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8502       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8503     }
8504   }
8505   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8506                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8507 }
8508
8509 /// \brief Lower 4-lane 32-bit floating point shuffles.
8510 ///
8511 /// Uses instructions exclusively from the floating point unit to minimize
8512 /// domain crossing penalties, as these are sufficient to implement all v4f32
8513 /// shuffles.
8514 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8515                                        const X86Subtarget *Subtarget,
8516                                        SelectionDAG &DAG) {
8517   SDLoc DL(Op);
8518   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8519   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8520   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8521   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8522   ArrayRef<int> Mask = SVOp->getMask();
8523   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8524
8525   int NumV2Elements =
8526       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8527
8528   if (NumV2Elements == 0) {
8529     // Check for being able to broadcast a single element.
8530     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8531                                                           Mask, Subtarget, DAG))
8532       return Broadcast;
8533
8534     // Use even/odd duplicate instructions for masks that match their pattern.
8535     if (Subtarget->hasSSE3()) {
8536       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8537         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8538       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8539         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8540     }
8541
8542     if (Subtarget->hasAVX()) {
8543       // If we have AVX, we can use VPERMILPS which will allow folding a load
8544       // into the shuffle.
8545       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8546                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8547     }
8548
8549     // Otherwise, use a straight shuffle of a single input vector. We pass the
8550     // input vector to both operands to simulate this with a SHUFPS.
8551     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8552                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8553   }
8554
8555   // There are special ways we can lower some single-element blends. However, we
8556   // have custom ways we can lower more complex single-element blends below that
8557   // we defer to if both this and BLENDPS fail to match, so restrict this to
8558   // when the V2 input is targeting element 0 of the mask -- that is the fast
8559   // case here.
8560   if (NumV2Elements == 1 && Mask[0] >= 4)
8561     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8562                                                          Mask, Subtarget, DAG))
8563       return V;
8564
8565   if (Subtarget->hasSSE41()) {
8566     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8567                                                   Subtarget, DAG))
8568       return Blend;
8569
8570     // Use INSERTPS if we can complete the shuffle efficiently.
8571     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8572       return V;
8573
8574     if (!isSingleSHUFPSMask(Mask))
8575       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8576               DL, MVT::v4f32, V1, V2, Mask, DAG))
8577         return BlendPerm;
8578   }
8579
8580   // Use dedicated unpack instructions for masks that match their pattern.
8581   if (SDValue V =
8582           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8583     return V;
8584
8585   // Otherwise fall back to a SHUFPS lowering strategy.
8586   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8587 }
8588
8589 /// \brief Lower 4-lane i32 vector shuffles.
8590 ///
8591 /// We try to handle these with integer-domain shuffles where we can, but for
8592 /// blends we use the floating point domain blend instructions.
8593 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8594                                        const X86Subtarget *Subtarget,
8595                                        SelectionDAG &DAG) {
8596   SDLoc DL(Op);
8597   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8598   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8599   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8600   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8601   ArrayRef<int> Mask = SVOp->getMask();
8602   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8603
8604   // Whenever we can lower this as a zext, that instruction is strictly faster
8605   // than any alternative. It also allows us to fold memory operands into the
8606   // shuffle in many cases.
8607   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8608                                                          Mask, Subtarget, DAG))
8609     return ZExt;
8610
8611   int NumV2Elements =
8612       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8613
8614   if (NumV2Elements == 0) {
8615     // Check for being able to broadcast a single element.
8616     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8617                                                           Mask, Subtarget, DAG))
8618       return Broadcast;
8619
8620     // Straight shuffle of a single input vector. For everything from SSE2
8621     // onward this has a single fast instruction with no scary immediates.
8622     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8623     // but we aren't actually going to use the UNPCK instruction because doing
8624     // so prevents folding a load into this instruction or making a copy.
8625     const int UnpackLoMask[] = {0, 0, 1, 1};
8626     const int UnpackHiMask[] = {2, 2, 3, 3};
8627     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8628       Mask = UnpackLoMask;
8629     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8630       Mask = UnpackHiMask;
8631
8632     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8633                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8634   }
8635
8636   // Try to use shift instructions.
8637   if (SDValue Shift =
8638           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8639     return Shift;
8640
8641   // There are special ways we can lower some single-element blends.
8642   if (NumV2Elements == 1)
8643     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8644                                                          Mask, Subtarget, DAG))
8645       return V;
8646
8647   // We have different paths for blend lowering, but they all must use the
8648   // *exact* same predicate.
8649   bool IsBlendSupported = Subtarget->hasSSE41();
8650   if (IsBlendSupported)
8651     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8652                                                   Subtarget, DAG))
8653       return Blend;
8654
8655   if (SDValue Masked =
8656           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8657     return Masked;
8658
8659   // Use dedicated unpack instructions for masks that match their pattern.
8660   if (SDValue V =
8661           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8662     return V;
8663
8664   // Try to use byte rotation instructions.
8665   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8666   if (Subtarget->hasSSSE3())
8667     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8668             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8669       return Rotate;
8670
8671   // If we have direct support for blends, we should lower by decomposing into
8672   // a permute. That will be faster than the domain cross.
8673   if (IsBlendSupported)
8674     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8675                                                       Mask, DAG);
8676
8677   // Try to lower by permuting the inputs into an unpack instruction.
8678   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8679                                                             V2, Mask, DAG))
8680     return Unpack;
8681
8682   // We implement this with SHUFPS because it can blend from two vectors.
8683   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8684   // up the inputs, bypassing domain shift penalties that we would encur if we
8685   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8686   // relevant.
8687   return DAG.getBitcast(
8688       MVT::v4i32,
8689       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8690                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8691 }
8692
8693 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8694 /// shuffle lowering, and the most complex part.
8695 ///
8696 /// The lowering strategy is to try to form pairs of input lanes which are
8697 /// targeted at the same half of the final vector, and then use a dword shuffle
8698 /// to place them onto the right half, and finally unpack the paired lanes into
8699 /// their final position.
8700 ///
8701 /// The exact breakdown of how to form these dword pairs and align them on the
8702 /// correct sides is really tricky. See the comments within the function for
8703 /// more of the details.
8704 ///
8705 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8706 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8707 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8708 /// vector, form the analogous 128-bit 8-element Mask.
8709 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8710     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8711     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8712   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8713   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8714
8715   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8716   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8717   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8718
8719   SmallVector<int, 4> LoInputs;
8720   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8721                [](int M) { return M >= 0; });
8722   std::sort(LoInputs.begin(), LoInputs.end());
8723   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8724   SmallVector<int, 4> HiInputs;
8725   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8726                [](int M) { return M >= 0; });
8727   std::sort(HiInputs.begin(), HiInputs.end());
8728   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8729   int NumLToL =
8730       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8731   int NumHToL = LoInputs.size() - NumLToL;
8732   int NumLToH =
8733       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8734   int NumHToH = HiInputs.size() - NumLToH;
8735   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8736   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8737   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8738   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8739
8740   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8741   // such inputs we can swap two of the dwords across the half mark and end up
8742   // with <=2 inputs to each half in each half. Once there, we can fall through
8743   // to the generic code below. For example:
8744   //
8745   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8746   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8747   //
8748   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8749   // and an existing 2-into-2 on the other half. In this case we may have to
8750   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8751   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8752   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8753   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8754   // half than the one we target for fixing) will be fixed when we re-enter this
8755   // path. We will also combine away any sequence of PSHUFD instructions that
8756   // result into a single instruction. Here is an example of the tricky case:
8757   //
8758   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8759   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8760   //
8761   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8762   //
8763   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8764   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8765   //
8766   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8767   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8768   //
8769   // The result is fine to be handled by the generic logic.
8770   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8771                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8772                           int AOffset, int BOffset) {
8773     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8774            "Must call this with A having 3 or 1 inputs from the A half.");
8775     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8776            "Must call this with B having 1 or 3 inputs from the B half.");
8777     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8778            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8779
8780     bool ThreeAInputs = AToAInputs.size() == 3;
8781
8782     // Compute the index of dword with only one word among the three inputs in
8783     // a half by taking the sum of the half with three inputs and subtracting
8784     // the sum of the actual three inputs. The difference is the remaining
8785     // slot.
8786     int ADWord, BDWord;
8787     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8788     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8789     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8790     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8791     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8792     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8793     int TripleNonInputIdx =
8794         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8795     TripleDWord = TripleNonInputIdx / 2;
8796
8797     // We use xor with one to compute the adjacent DWord to whichever one the
8798     // OneInput is in.
8799     OneInputDWord = (OneInput / 2) ^ 1;
8800
8801     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8802     // and BToA inputs. If there is also such a problem with the BToB and AToB
8803     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8804     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8805     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8806     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8807       // Compute how many inputs will be flipped by swapping these DWords. We
8808       // need
8809       // to balance this to ensure we don't form a 3-1 shuffle in the other
8810       // half.
8811       int NumFlippedAToBInputs =
8812           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8813           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8814       int NumFlippedBToBInputs =
8815           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8816           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8817       if ((NumFlippedAToBInputs == 1 &&
8818            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8819           (NumFlippedBToBInputs == 1 &&
8820            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8821         // We choose whether to fix the A half or B half based on whether that
8822         // half has zero flipped inputs. At zero, we may not be able to fix it
8823         // with that half. We also bias towards fixing the B half because that
8824         // will more commonly be the high half, and we have to bias one way.
8825         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8826                                                        ArrayRef<int> Inputs) {
8827           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8828           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8829                                          PinnedIdx ^ 1) != Inputs.end();
8830           // Determine whether the free index is in the flipped dword or the
8831           // unflipped dword based on where the pinned index is. We use this bit
8832           // in an xor to conditionally select the adjacent dword.
8833           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8834           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8835                                              FixFreeIdx) != Inputs.end();
8836           if (IsFixIdxInput == IsFixFreeIdxInput)
8837             FixFreeIdx += 1;
8838           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8839                                         FixFreeIdx) != Inputs.end();
8840           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8841                  "We need to be changing the number of flipped inputs!");
8842           int PSHUFHalfMask[] = {0, 1, 2, 3};
8843           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8844           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8845                           MVT::v8i16, V,
8846                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8847
8848           for (int &M : Mask)
8849             if (M != -1 && M == FixIdx)
8850               M = FixFreeIdx;
8851             else if (M != -1 && M == FixFreeIdx)
8852               M = FixIdx;
8853         };
8854         if (NumFlippedBToBInputs != 0) {
8855           int BPinnedIdx =
8856               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8857           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8858         } else {
8859           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8860           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8861           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8862         }
8863       }
8864     }
8865
8866     int PSHUFDMask[] = {0, 1, 2, 3};
8867     PSHUFDMask[ADWord] = BDWord;
8868     PSHUFDMask[BDWord] = ADWord;
8869     V = DAG.getBitcast(
8870         VT,
8871         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8872                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8873
8874     // Adjust the mask to match the new locations of A and B.
8875     for (int &M : Mask)
8876       if (M != -1 && M/2 == ADWord)
8877         M = 2 * BDWord + M % 2;
8878       else if (M != -1 && M/2 == BDWord)
8879         M = 2 * ADWord + M % 2;
8880
8881     // Recurse back into this routine to re-compute state now that this isn't
8882     // a 3 and 1 problem.
8883     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8884                                                      DAG);
8885   };
8886   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8887     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8888   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8889     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8890
8891   // At this point there are at most two inputs to the low and high halves from
8892   // each half. That means the inputs can always be grouped into dwords and
8893   // those dwords can then be moved to the correct half with a dword shuffle.
8894   // We use at most one low and one high word shuffle to collect these paired
8895   // inputs into dwords, and finally a dword shuffle to place them.
8896   int PSHUFLMask[4] = {-1, -1, -1, -1};
8897   int PSHUFHMask[4] = {-1, -1, -1, -1};
8898   int PSHUFDMask[4] = {-1, -1, -1, -1};
8899
8900   // First fix the masks for all the inputs that are staying in their
8901   // original halves. This will then dictate the targets of the cross-half
8902   // shuffles.
8903   auto fixInPlaceInputs =
8904       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8905                     MutableArrayRef<int> SourceHalfMask,
8906                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8907     if (InPlaceInputs.empty())
8908       return;
8909     if (InPlaceInputs.size() == 1) {
8910       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8911           InPlaceInputs[0] - HalfOffset;
8912       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8913       return;
8914     }
8915     if (IncomingInputs.empty()) {
8916       // Just fix all of the in place inputs.
8917       for (int Input : InPlaceInputs) {
8918         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8919         PSHUFDMask[Input / 2] = Input / 2;
8920       }
8921       return;
8922     }
8923
8924     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8925     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8926         InPlaceInputs[0] - HalfOffset;
8927     // Put the second input next to the first so that they are packed into
8928     // a dword. We find the adjacent index by toggling the low bit.
8929     int AdjIndex = InPlaceInputs[0] ^ 1;
8930     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8931     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8932     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8933   };
8934   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8935   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8936
8937   // Now gather the cross-half inputs and place them into a free dword of
8938   // their target half.
8939   // FIXME: This operation could almost certainly be simplified dramatically to
8940   // look more like the 3-1 fixing operation.
8941   auto moveInputsToRightHalf = [&PSHUFDMask](
8942       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8943       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8944       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8945       int DestOffset) {
8946     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8947       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8948     };
8949     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8950                                                int Word) {
8951       int LowWord = Word & ~1;
8952       int HighWord = Word | 1;
8953       return isWordClobbered(SourceHalfMask, LowWord) ||
8954              isWordClobbered(SourceHalfMask, HighWord);
8955     };
8956
8957     if (IncomingInputs.empty())
8958       return;
8959
8960     if (ExistingInputs.empty()) {
8961       // Map any dwords with inputs from them into the right half.
8962       for (int Input : IncomingInputs) {
8963         // If the source half mask maps over the inputs, turn those into
8964         // swaps and use the swapped lane.
8965         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8966           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8967             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8968                 Input - SourceOffset;
8969             // We have to swap the uses in our half mask in one sweep.
8970             for (int &M : HalfMask)
8971               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8972                 M = Input;
8973               else if (M == Input)
8974                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8975           } else {
8976             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8977                        Input - SourceOffset &&
8978                    "Previous placement doesn't match!");
8979           }
8980           // Note that this correctly re-maps both when we do a swap and when
8981           // we observe the other side of the swap above. We rely on that to
8982           // avoid swapping the members of the input list directly.
8983           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8984         }
8985
8986         // Map the input's dword into the correct half.
8987         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8988           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8989         else
8990           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8991                      Input / 2 &&
8992                  "Previous placement doesn't match!");
8993       }
8994
8995       // And just directly shift any other-half mask elements to be same-half
8996       // as we will have mirrored the dword containing the element into the
8997       // same position within that half.
8998       for (int &M : HalfMask)
8999         if (M >= SourceOffset && M < SourceOffset + 4) {
9000           M = M - SourceOffset + DestOffset;
9001           assert(M >= 0 && "This should never wrap below zero!");
9002         }
9003       return;
9004     }
9005
9006     // Ensure we have the input in a viable dword of its current half. This
9007     // is particularly tricky because the original position may be clobbered
9008     // by inputs being moved and *staying* in that half.
9009     if (IncomingInputs.size() == 1) {
9010       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9011         int InputFixed = std::find(std::begin(SourceHalfMask),
9012                                    std::end(SourceHalfMask), -1) -
9013                          std::begin(SourceHalfMask) + SourceOffset;
9014         SourceHalfMask[InputFixed - SourceOffset] =
9015             IncomingInputs[0] - SourceOffset;
9016         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9017                      InputFixed);
9018         IncomingInputs[0] = InputFixed;
9019       }
9020     } else if (IncomingInputs.size() == 2) {
9021       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9022           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9023         // We have two non-adjacent or clobbered inputs we need to extract from
9024         // the source half. To do this, we need to map them into some adjacent
9025         // dword slot in the source mask.
9026         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9027                               IncomingInputs[1] - SourceOffset};
9028
9029         // If there is a free slot in the source half mask adjacent to one of
9030         // the inputs, place the other input in it. We use (Index XOR 1) to
9031         // compute an adjacent index.
9032         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9033             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9034           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9035           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9036           InputsFixed[1] = InputsFixed[0] ^ 1;
9037         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9038                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9039           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9040           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9041           InputsFixed[0] = InputsFixed[1] ^ 1;
9042         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9043                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9044           // The two inputs are in the same DWord but it is clobbered and the
9045           // adjacent DWord isn't used at all. Move both inputs to the free
9046           // slot.
9047           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9048           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9049           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9050           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9051         } else {
9052           // The only way we hit this point is if there is no clobbering
9053           // (because there are no off-half inputs to this half) and there is no
9054           // free slot adjacent to one of the inputs. In this case, we have to
9055           // swap an input with a non-input.
9056           for (int i = 0; i < 4; ++i)
9057             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9058                    "We can't handle any clobbers here!");
9059           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9060                  "Cannot have adjacent inputs here!");
9061
9062           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9063           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9064
9065           // We also have to update the final source mask in this case because
9066           // it may need to undo the above swap.
9067           for (int &M : FinalSourceHalfMask)
9068             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9069               M = InputsFixed[1] + SourceOffset;
9070             else if (M == InputsFixed[1] + SourceOffset)
9071               M = (InputsFixed[0] ^ 1) + SourceOffset;
9072
9073           InputsFixed[1] = InputsFixed[0] ^ 1;
9074         }
9075
9076         // Point everything at the fixed inputs.
9077         for (int &M : HalfMask)
9078           if (M == IncomingInputs[0])
9079             M = InputsFixed[0] + SourceOffset;
9080           else if (M == IncomingInputs[1])
9081             M = InputsFixed[1] + SourceOffset;
9082
9083         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9084         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9085       }
9086     } else {
9087       llvm_unreachable("Unhandled input size!");
9088     }
9089
9090     // Now hoist the DWord down to the right half.
9091     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9092     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9093     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9094     for (int &M : HalfMask)
9095       for (int Input : IncomingInputs)
9096         if (M == Input)
9097           M = FreeDWord * 2 + Input % 2;
9098   };
9099   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9100                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9101   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9102                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9103
9104   // Now enact all the shuffles we've computed to move the inputs into their
9105   // target half.
9106   if (!isNoopShuffleMask(PSHUFLMask))
9107     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9108                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9109   if (!isNoopShuffleMask(PSHUFHMask))
9110     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9111                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9112   if (!isNoopShuffleMask(PSHUFDMask))
9113     V = DAG.getBitcast(
9114         VT,
9115         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9116                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9117
9118   // At this point, each half should contain all its inputs, and we can then
9119   // just shuffle them into their final position.
9120   assert(std::count_if(LoMask.begin(), LoMask.end(),
9121                        [](int M) { return M >= 4; }) == 0 &&
9122          "Failed to lift all the high half inputs to the low mask!");
9123   assert(std::count_if(HiMask.begin(), HiMask.end(),
9124                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9125          "Failed to lift all the low half inputs to the high mask!");
9126
9127   // Do a half shuffle for the low mask.
9128   if (!isNoopShuffleMask(LoMask))
9129     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9130                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9131
9132   // Do a half shuffle with the high mask after shifting its values down.
9133   for (int &M : HiMask)
9134     if (M >= 0)
9135       M -= 4;
9136   if (!isNoopShuffleMask(HiMask))
9137     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9138                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9139
9140   return V;
9141 }
9142
9143 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9144 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9145                                           SDValue V2, ArrayRef<int> Mask,
9146                                           SelectionDAG &DAG, bool &V1InUse,
9147                                           bool &V2InUse) {
9148   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9149   SDValue V1Mask[16];
9150   SDValue V2Mask[16];
9151   V1InUse = false;
9152   V2InUse = false;
9153
9154   int Size = Mask.size();
9155   int Scale = 16 / Size;
9156   for (int i = 0; i < 16; ++i) {
9157     if (Mask[i / Scale] == -1) {
9158       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9159     } else {
9160       const int ZeroMask = 0x80;
9161       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9162                                           : ZeroMask;
9163       int V2Idx = Mask[i / Scale] < Size
9164                       ? ZeroMask
9165                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9166       if (Zeroable[i / Scale])
9167         V1Idx = V2Idx = ZeroMask;
9168       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9169       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9170       V1InUse |= (ZeroMask != V1Idx);
9171       V2InUse |= (ZeroMask != V2Idx);
9172     }
9173   }
9174
9175   if (V1InUse)
9176     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9177                      DAG.getBitcast(MVT::v16i8, V1),
9178                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9179   if (V2InUse)
9180     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9181                      DAG.getBitcast(MVT::v16i8, V2),
9182                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9183
9184   // If we need shuffled inputs from both, blend the two.
9185   SDValue V;
9186   if (V1InUse && V2InUse)
9187     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9188   else
9189     V = V1InUse ? V1 : V2;
9190
9191   // Cast the result back to the correct type.
9192   return DAG.getBitcast(VT, V);
9193 }
9194
9195 /// \brief Generic lowering of 8-lane i16 shuffles.
9196 ///
9197 /// This handles both single-input shuffles and combined shuffle/blends with
9198 /// two inputs. The single input shuffles are immediately delegated to
9199 /// a dedicated lowering routine.
9200 ///
9201 /// The blends are lowered in one of three fundamental ways. If there are few
9202 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9203 /// of the input is significantly cheaper when lowered as an interleaving of
9204 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9205 /// halves of the inputs separately (making them have relatively few inputs)
9206 /// and then concatenate them.
9207 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9208                                        const X86Subtarget *Subtarget,
9209                                        SelectionDAG &DAG) {
9210   SDLoc DL(Op);
9211   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9212   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9213   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9214   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9215   ArrayRef<int> OrigMask = SVOp->getMask();
9216   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9217                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9218   MutableArrayRef<int> Mask(MaskStorage);
9219
9220   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9221
9222   // Whenever we can lower this as a zext, that instruction is strictly faster
9223   // than any alternative.
9224   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9225           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9226     return ZExt;
9227
9228   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9229   (void)isV1;
9230   auto isV2 = [](int M) { return M >= 8; };
9231
9232   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9233
9234   if (NumV2Inputs == 0) {
9235     // Check for being able to broadcast a single element.
9236     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9237                                                           Mask, Subtarget, DAG))
9238       return Broadcast;
9239
9240     // Try to use shift instructions.
9241     if (SDValue Shift =
9242             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9243       return Shift;
9244
9245     // Use dedicated unpack instructions for masks that match their pattern.
9246     if (SDValue V =
9247             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9248       return V;
9249
9250     // Try to use byte rotation instructions.
9251     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9252                                                         Mask, Subtarget, DAG))
9253       return Rotate;
9254
9255     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9256                                                      Subtarget, DAG);
9257   }
9258
9259   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9260          "All single-input shuffles should be canonicalized to be V1-input "
9261          "shuffles.");
9262
9263   // Try to use shift instructions.
9264   if (SDValue Shift =
9265           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9266     return Shift;
9267
9268   // See if we can use SSE4A Extraction / Insertion.
9269   if (Subtarget->hasSSE4A())
9270     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9271       return V;
9272
9273   // There are special ways we can lower some single-element blends.
9274   if (NumV2Inputs == 1)
9275     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9276                                                          Mask, Subtarget, DAG))
9277       return V;
9278
9279   // We have different paths for blend lowering, but they all must use the
9280   // *exact* same predicate.
9281   bool IsBlendSupported = Subtarget->hasSSE41();
9282   if (IsBlendSupported)
9283     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9284                                                   Subtarget, DAG))
9285       return Blend;
9286
9287   if (SDValue Masked =
9288           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9289     return Masked;
9290
9291   // Use dedicated unpack instructions for masks that match their pattern.
9292   if (SDValue V =
9293           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9294     return V;
9295
9296   // Try to use byte rotation instructions.
9297   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9298           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9299     return Rotate;
9300
9301   if (SDValue BitBlend =
9302           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9303     return BitBlend;
9304
9305   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9306                                                             V2, Mask, DAG))
9307     return Unpack;
9308
9309   // If we can't directly blend but can use PSHUFB, that will be better as it
9310   // can both shuffle and set up the inefficient blend.
9311   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9312     bool V1InUse, V2InUse;
9313     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9314                                       V1InUse, V2InUse);
9315   }
9316
9317   // We can always bit-blend if we have to so the fallback strategy is to
9318   // decompose into single-input permutes and blends.
9319   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9320                                                       Mask, DAG);
9321 }
9322
9323 /// \brief Check whether a compaction lowering can be done by dropping even
9324 /// elements and compute how many times even elements must be dropped.
9325 ///
9326 /// This handles shuffles which take every Nth element where N is a power of
9327 /// two. Example shuffle masks:
9328 ///
9329 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9330 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9331 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9332 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9333 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9334 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9335 ///
9336 /// Any of these lanes can of course be undef.
9337 ///
9338 /// This routine only supports N <= 3.
9339 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9340 /// for larger N.
9341 ///
9342 /// \returns N above, or the number of times even elements must be dropped if
9343 /// there is such a number. Otherwise returns zero.
9344 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9345   // Figure out whether we're looping over two inputs or just one.
9346   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9347
9348   // The modulus for the shuffle vector entries is based on whether this is
9349   // a single input or not.
9350   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9351   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9352          "We should only be called with masks with a power-of-2 size!");
9353
9354   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9355
9356   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9357   // and 2^3 simultaneously. This is because we may have ambiguity with
9358   // partially undef inputs.
9359   bool ViableForN[3] = {true, true, true};
9360
9361   for (int i = 0, e = Mask.size(); i < e; ++i) {
9362     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9363     // want.
9364     if (Mask[i] == -1)
9365       continue;
9366
9367     bool IsAnyViable = false;
9368     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9369       if (ViableForN[j]) {
9370         uint64_t N = j + 1;
9371
9372         // The shuffle mask must be equal to (i * 2^N) % M.
9373         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9374           IsAnyViable = true;
9375         else
9376           ViableForN[j] = false;
9377       }
9378     // Early exit if we exhaust the possible powers of two.
9379     if (!IsAnyViable)
9380       break;
9381   }
9382
9383   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9384     if (ViableForN[j])
9385       return j + 1;
9386
9387   // Return 0 as there is no viable power of two.
9388   return 0;
9389 }
9390
9391 /// \brief Generic lowering of v16i8 shuffles.
9392 ///
9393 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9394 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9395 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9396 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9397 /// back together.
9398 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9399                                        const X86Subtarget *Subtarget,
9400                                        SelectionDAG &DAG) {
9401   SDLoc DL(Op);
9402   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9403   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9404   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9405   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9406   ArrayRef<int> Mask = SVOp->getMask();
9407   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9408
9409   // Try to use shift instructions.
9410   if (SDValue Shift =
9411           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9412     return Shift;
9413
9414   // Try to use byte rotation instructions.
9415   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9416           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9417     return Rotate;
9418
9419   // Try to use a zext lowering.
9420   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9421           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9422     return ZExt;
9423
9424   // See if we can use SSE4A Extraction / Insertion.
9425   if (Subtarget->hasSSE4A())
9426     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9427       return V;
9428
9429   int NumV2Elements =
9430       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9431
9432   // For single-input shuffles, there are some nicer lowering tricks we can use.
9433   if (NumV2Elements == 0) {
9434     // Check for being able to broadcast a single element.
9435     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9436                                                           Mask, Subtarget, DAG))
9437       return Broadcast;
9438
9439     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9440     // Notably, this handles splat and partial-splat shuffles more efficiently.
9441     // However, it only makes sense if the pre-duplication shuffle simplifies
9442     // things significantly. Currently, this means we need to be able to
9443     // express the pre-duplication shuffle as an i16 shuffle.
9444     //
9445     // FIXME: We should check for other patterns which can be widened into an
9446     // i16 shuffle as well.
9447     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9448       for (int i = 0; i < 16; i += 2)
9449         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9450           return false;
9451
9452       return true;
9453     };
9454     auto tryToWidenViaDuplication = [&]() -> SDValue {
9455       if (!canWidenViaDuplication(Mask))
9456         return SDValue();
9457       SmallVector<int, 4> LoInputs;
9458       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9459                    [](int M) { return M >= 0 && M < 8; });
9460       std::sort(LoInputs.begin(), LoInputs.end());
9461       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9462                      LoInputs.end());
9463       SmallVector<int, 4> HiInputs;
9464       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9465                    [](int M) { return M >= 8; });
9466       std::sort(HiInputs.begin(), HiInputs.end());
9467       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9468                      HiInputs.end());
9469
9470       bool TargetLo = LoInputs.size() >= HiInputs.size();
9471       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9472       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9473
9474       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9475       SmallDenseMap<int, int, 8> LaneMap;
9476       for (int I : InPlaceInputs) {
9477         PreDupI16Shuffle[I/2] = I/2;
9478         LaneMap[I] = I;
9479       }
9480       int j = TargetLo ? 0 : 4, je = j + 4;
9481       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9482         // Check if j is already a shuffle of this input. This happens when
9483         // there are two adjacent bytes after we move the low one.
9484         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9485           // If we haven't yet mapped the input, search for a slot into which
9486           // we can map it.
9487           while (j < je && PreDupI16Shuffle[j] != -1)
9488             ++j;
9489
9490           if (j == je)
9491             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9492             return SDValue();
9493
9494           // Map this input with the i16 shuffle.
9495           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9496         }
9497
9498         // Update the lane map based on the mapping we ended up with.
9499         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9500       }
9501       V1 = DAG.getBitcast(
9502           MVT::v16i8,
9503           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9504                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9505
9506       // Unpack the bytes to form the i16s that will be shuffled into place.
9507       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9508                        MVT::v16i8, V1, V1);
9509
9510       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9511       for (int i = 0; i < 16; ++i)
9512         if (Mask[i] != -1) {
9513           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9514           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9515           if (PostDupI16Shuffle[i / 2] == -1)
9516             PostDupI16Shuffle[i / 2] = MappedMask;
9517           else
9518             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9519                    "Conflicting entrties in the original shuffle!");
9520         }
9521       return DAG.getBitcast(
9522           MVT::v16i8,
9523           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9524                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9525     };
9526     if (SDValue V = tryToWidenViaDuplication())
9527       return V;
9528   }
9529
9530   if (SDValue Masked =
9531           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9532     return Masked;
9533
9534   // Use dedicated unpack instructions for masks that match their pattern.
9535   if (SDValue V =
9536           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9537     return V;
9538
9539   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9540   // with PSHUFB. It is important to do this before we attempt to generate any
9541   // blends but after all of the single-input lowerings. If the single input
9542   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9543   // want to preserve that and we can DAG combine any longer sequences into
9544   // a PSHUFB in the end. But once we start blending from multiple inputs,
9545   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9546   // and there are *very* few patterns that would actually be faster than the
9547   // PSHUFB approach because of its ability to zero lanes.
9548   //
9549   // FIXME: The only exceptions to the above are blends which are exact
9550   // interleavings with direct instructions supporting them. We currently don't
9551   // handle those well here.
9552   if (Subtarget->hasSSSE3()) {
9553     bool V1InUse = false;
9554     bool V2InUse = false;
9555
9556     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9557                                                 DAG, V1InUse, V2InUse);
9558
9559     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9560     // do so. This avoids using them to handle blends-with-zero which is
9561     // important as a single pshufb is significantly faster for that.
9562     if (V1InUse && V2InUse) {
9563       if (Subtarget->hasSSE41())
9564         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9565                                                       Mask, Subtarget, DAG))
9566           return Blend;
9567
9568       // We can use an unpack to do the blending rather than an or in some
9569       // cases. Even though the or may be (very minorly) more efficient, we
9570       // preference this lowering because there are common cases where part of
9571       // the complexity of the shuffles goes away when we do the final blend as
9572       // an unpack.
9573       // FIXME: It might be worth trying to detect if the unpack-feeding
9574       // shuffles will both be pshufb, in which case we shouldn't bother with
9575       // this.
9576       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9577               DL, MVT::v16i8, V1, V2, Mask, DAG))
9578         return Unpack;
9579     }
9580
9581     return PSHUFB;
9582   }
9583
9584   // There are special ways we can lower some single-element blends.
9585   if (NumV2Elements == 1)
9586     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9587                                                          Mask, Subtarget, DAG))
9588       return V;
9589
9590   if (SDValue BitBlend =
9591           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9592     return BitBlend;
9593
9594   // Check whether a compaction lowering can be done. This handles shuffles
9595   // which take every Nth element for some even N. See the helper function for
9596   // details.
9597   //
9598   // We special case these as they can be particularly efficiently handled with
9599   // the PACKUSB instruction on x86 and they show up in common patterns of
9600   // rearranging bytes to truncate wide elements.
9601   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9602     // NumEvenDrops is the power of two stride of the elements. Another way of
9603     // thinking about it is that we need to drop the even elements this many
9604     // times to get the original input.
9605     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9606
9607     // First we need to zero all the dropped bytes.
9608     assert(NumEvenDrops <= 3 &&
9609            "No support for dropping even elements more than 3 times.");
9610     // We use the mask type to pick which bytes are preserved based on how many
9611     // elements are dropped.
9612     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9613     SDValue ByteClearMask = DAG.getBitcast(
9614         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9615     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9616     if (!IsSingleInput)
9617       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9618
9619     // Now pack things back together.
9620     V1 = DAG.getBitcast(MVT::v8i16, V1);
9621     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9622     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9623     for (int i = 1; i < NumEvenDrops; ++i) {
9624       Result = DAG.getBitcast(MVT::v8i16, Result);
9625       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9626     }
9627
9628     return Result;
9629   }
9630
9631   // Handle multi-input cases by blending single-input shuffles.
9632   if (NumV2Elements > 0)
9633     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9634                                                       Mask, DAG);
9635
9636   // The fallback path for single-input shuffles widens this into two v8i16
9637   // vectors with unpacks, shuffles those, and then pulls them back together
9638   // with a pack.
9639   SDValue V = V1;
9640
9641   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9642   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9643   for (int i = 0; i < 16; ++i)
9644     if (Mask[i] >= 0)
9645       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9646
9647   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9648
9649   SDValue VLoHalf, VHiHalf;
9650   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9651   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9652   // i16s.
9653   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9654                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9655       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9656                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9657     // Use a mask to drop the high bytes.
9658     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9659     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9660                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9661
9662     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9663     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9664
9665     // Squash the masks to point directly into VLoHalf.
9666     for (int &M : LoBlendMask)
9667       if (M >= 0)
9668         M /= 2;
9669     for (int &M : HiBlendMask)
9670       if (M >= 0)
9671         M /= 2;
9672   } else {
9673     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9674     // VHiHalf so that we can blend them as i16s.
9675     VLoHalf = DAG.getBitcast(
9676         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9677     VHiHalf = DAG.getBitcast(
9678         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9679   }
9680
9681   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9682   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9683
9684   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9685 }
9686
9687 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9688 ///
9689 /// This routine breaks down the specific type of 128-bit shuffle and
9690 /// dispatches to the lowering routines accordingly.
9691 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9692                                         MVT VT, const X86Subtarget *Subtarget,
9693                                         SelectionDAG &DAG) {
9694   switch (VT.SimpleTy) {
9695   case MVT::v2i64:
9696     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9697   case MVT::v2f64:
9698     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9699   case MVT::v4i32:
9700     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9701   case MVT::v4f32:
9702     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9703   case MVT::v8i16:
9704     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9705   case MVT::v16i8:
9706     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9707
9708   default:
9709     llvm_unreachable("Unimplemented!");
9710   }
9711 }
9712
9713 /// \brief Helper function to test whether a shuffle mask could be
9714 /// simplified by widening the elements being shuffled.
9715 ///
9716 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9717 /// leaves it in an unspecified state.
9718 ///
9719 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9720 /// shuffle masks. The latter have the special property of a '-2' representing
9721 /// a zero-ed lane of a vector.
9722 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9723                                     SmallVectorImpl<int> &WidenedMask) {
9724   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9725     // If both elements are undef, its trivial.
9726     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9727       WidenedMask.push_back(SM_SentinelUndef);
9728       continue;
9729     }
9730
9731     // Check for an undef mask and a mask value properly aligned to fit with
9732     // a pair of values. If we find such a case, use the non-undef mask's value.
9733     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9734       WidenedMask.push_back(Mask[i + 1] / 2);
9735       continue;
9736     }
9737     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9738       WidenedMask.push_back(Mask[i] / 2);
9739       continue;
9740     }
9741
9742     // When zeroing, we need to spread the zeroing across both lanes to widen.
9743     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9744       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9745           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9746         WidenedMask.push_back(SM_SentinelZero);
9747         continue;
9748       }
9749       return false;
9750     }
9751
9752     // Finally check if the two mask values are adjacent and aligned with
9753     // a pair.
9754     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9755       WidenedMask.push_back(Mask[i] / 2);
9756       continue;
9757     }
9758
9759     // Otherwise we can't safely widen the elements used in this shuffle.
9760     return false;
9761   }
9762   assert(WidenedMask.size() == Mask.size() / 2 &&
9763          "Incorrect size of mask after widening the elements!");
9764
9765   return true;
9766 }
9767
9768 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9769 ///
9770 /// This routine just extracts two subvectors, shuffles them independently, and
9771 /// then concatenates them back together. This should work effectively with all
9772 /// AVX vector shuffle types.
9773 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9774                                           SDValue V2, ArrayRef<int> Mask,
9775                                           SelectionDAG &DAG) {
9776   assert(VT.getSizeInBits() >= 256 &&
9777          "Only for 256-bit or wider vector shuffles!");
9778   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9779   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9780
9781   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9782   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9783
9784   int NumElements = VT.getVectorNumElements();
9785   int SplitNumElements = NumElements / 2;
9786   MVT ScalarVT = VT.getVectorElementType();
9787   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9788
9789   // Rather than splitting build-vectors, just build two narrower build
9790   // vectors. This helps shuffling with splats and zeros.
9791   auto SplitVector = [&](SDValue V) {
9792     while (V.getOpcode() == ISD::BITCAST)
9793       V = V->getOperand(0);
9794
9795     MVT OrigVT = V.getSimpleValueType();
9796     int OrigNumElements = OrigVT.getVectorNumElements();
9797     int OrigSplitNumElements = OrigNumElements / 2;
9798     MVT OrigScalarVT = OrigVT.getVectorElementType();
9799     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9800
9801     SDValue LoV, HiV;
9802
9803     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9804     if (!BV) {
9805       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9806                         DAG.getIntPtrConstant(0, DL));
9807       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9808                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9809     } else {
9810
9811       SmallVector<SDValue, 16> LoOps, HiOps;
9812       for (int i = 0; i < OrigSplitNumElements; ++i) {
9813         LoOps.push_back(BV->getOperand(i));
9814         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9815       }
9816       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9817       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9818     }
9819     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9820                           DAG.getBitcast(SplitVT, HiV));
9821   };
9822
9823   SDValue LoV1, HiV1, LoV2, HiV2;
9824   std::tie(LoV1, HiV1) = SplitVector(V1);
9825   std::tie(LoV2, HiV2) = SplitVector(V2);
9826
9827   // Now create two 4-way blends of these half-width vectors.
9828   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9829     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9830     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9831     for (int i = 0; i < SplitNumElements; ++i) {
9832       int M = HalfMask[i];
9833       if (M >= NumElements) {
9834         if (M >= NumElements + SplitNumElements)
9835           UseHiV2 = true;
9836         else
9837           UseLoV2 = true;
9838         V2BlendMask.push_back(M - NumElements);
9839         V1BlendMask.push_back(-1);
9840         BlendMask.push_back(SplitNumElements + i);
9841       } else if (M >= 0) {
9842         if (M >= SplitNumElements)
9843           UseHiV1 = true;
9844         else
9845           UseLoV1 = true;
9846         V2BlendMask.push_back(-1);
9847         V1BlendMask.push_back(M);
9848         BlendMask.push_back(i);
9849       } else {
9850         V2BlendMask.push_back(-1);
9851         V1BlendMask.push_back(-1);
9852         BlendMask.push_back(-1);
9853       }
9854     }
9855
9856     // Because the lowering happens after all combining takes place, we need to
9857     // manually combine these blend masks as much as possible so that we create
9858     // a minimal number of high-level vector shuffle nodes.
9859
9860     // First try just blending the halves of V1 or V2.
9861     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9862       return DAG.getUNDEF(SplitVT);
9863     if (!UseLoV2 && !UseHiV2)
9864       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9865     if (!UseLoV1 && !UseHiV1)
9866       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9867
9868     SDValue V1Blend, V2Blend;
9869     if (UseLoV1 && UseHiV1) {
9870       V1Blend =
9871         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9872     } else {
9873       // We only use half of V1 so map the usage down into the final blend mask.
9874       V1Blend = UseLoV1 ? LoV1 : HiV1;
9875       for (int i = 0; i < SplitNumElements; ++i)
9876         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9877           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9878     }
9879     if (UseLoV2 && UseHiV2) {
9880       V2Blend =
9881         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9882     } else {
9883       // We only use half of V2 so map the usage down into the final blend mask.
9884       V2Blend = UseLoV2 ? LoV2 : HiV2;
9885       for (int i = 0; i < SplitNumElements; ++i)
9886         if (BlendMask[i] >= SplitNumElements)
9887           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9888     }
9889     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9890   };
9891   SDValue Lo = HalfBlend(LoMask);
9892   SDValue Hi = HalfBlend(HiMask);
9893   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9894 }
9895
9896 /// \brief Either split a vector in halves or decompose the shuffles and the
9897 /// blend.
9898 ///
9899 /// This is provided as a good fallback for many lowerings of non-single-input
9900 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9901 /// between splitting the shuffle into 128-bit components and stitching those
9902 /// back together vs. extracting the single-input shuffles and blending those
9903 /// results.
9904 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9905                                                 SDValue V2, ArrayRef<int> Mask,
9906                                                 SelectionDAG &DAG) {
9907   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9908                                             "lower single-input shuffles as it "
9909                                             "could then recurse on itself.");
9910   int Size = Mask.size();
9911
9912   // If this can be modeled as a broadcast of two elements followed by a blend,
9913   // prefer that lowering. This is especially important because broadcasts can
9914   // often fold with memory operands.
9915   auto DoBothBroadcast = [&] {
9916     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9917     for (int M : Mask)
9918       if (M >= Size) {
9919         if (V2BroadcastIdx == -1)
9920           V2BroadcastIdx = M - Size;
9921         else if (M - Size != V2BroadcastIdx)
9922           return false;
9923       } else if (M >= 0) {
9924         if (V1BroadcastIdx == -1)
9925           V1BroadcastIdx = M;
9926         else if (M != V1BroadcastIdx)
9927           return false;
9928       }
9929     return true;
9930   };
9931   if (DoBothBroadcast())
9932     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9933                                                       DAG);
9934
9935   // If the inputs all stem from a single 128-bit lane of each input, then we
9936   // split them rather than blending because the split will decompose to
9937   // unusually few instructions.
9938   int LaneCount = VT.getSizeInBits() / 128;
9939   int LaneSize = Size / LaneCount;
9940   SmallBitVector LaneInputs[2];
9941   LaneInputs[0].resize(LaneCount, false);
9942   LaneInputs[1].resize(LaneCount, false);
9943   for (int i = 0; i < Size; ++i)
9944     if (Mask[i] >= 0)
9945       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9946   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9947     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9948
9949   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9950   // that the decomposed single-input shuffles don't end up here.
9951   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9952 }
9953
9954 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9955 /// a permutation and blend of those lanes.
9956 ///
9957 /// This essentially blends the out-of-lane inputs to each lane into the lane
9958 /// from a permuted copy of the vector. This lowering strategy results in four
9959 /// instructions in the worst case for a single-input cross lane shuffle which
9960 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9961 /// of. Special cases for each particular shuffle pattern should be handled
9962 /// prior to trying this lowering.
9963 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9964                                                        SDValue V1, SDValue V2,
9965                                                        ArrayRef<int> Mask,
9966                                                        SelectionDAG &DAG) {
9967   // FIXME: This should probably be generalized for 512-bit vectors as well.
9968   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
9969   int LaneSize = Mask.size() / 2;
9970
9971   // If there are only inputs from one 128-bit lane, splitting will in fact be
9972   // less expensive. The flags track whether the given lane contains an element
9973   // that crosses to another lane.
9974   bool LaneCrossing[2] = {false, false};
9975   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9976     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9977       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9978   if (!LaneCrossing[0] || !LaneCrossing[1])
9979     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9980
9981   if (isSingleInputShuffleMask(Mask)) {
9982     SmallVector<int, 32> FlippedBlendMask;
9983     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9984       FlippedBlendMask.push_back(
9985           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9986                                   ? Mask[i]
9987                                   : Mask[i] % LaneSize +
9988                                         (i / LaneSize) * LaneSize + Size));
9989
9990     // Flip the vector, and blend the results which should now be in-lane. The
9991     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9992     // 5 for the high source. The value 3 selects the high half of source 2 and
9993     // the value 2 selects the low half of source 2. We only use source 2 to
9994     // allow folding it into a memory operand.
9995     unsigned PERMMask = 3 | 2 << 4;
9996     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9997                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9998     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9999   }
10000
10001   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10002   // will be handled by the above logic and a blend of the results, much like
10003   // other patterns in AVX.
10004   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10005 }
10006
10007 /// \brief Handle lowering 2-lane 128-bit shuffles.
10008 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10009                                         SDValue V2, ArrayRef<int> Mask,
10010                                         const X86Subtarget *Subtarget,
10011                                         SelectionDAG &DAG) {
10012   // TODO: If minimizing size and one of the inputs is a zero vector and the
10013   // the zero vector has only one use, we could use a VPERM2X128 to save the
10014   // instruction bytes needed to explicitly generate the zero vector.
10015
10016   // Blends are faster and handle all the non-lane-crossing cases.
10017   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10018                                                 Subtarget, DAG))
10019     return Blend;
10020
10021   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10022   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10023
10024   // If either input operand is a zero vector, use VPERM2X128 because its mask
10025   // allows us to replace the zero input with an implicit zero.
10026   if (!IsV1Zero && !IsV2Zero) {
10027     // Check for patterns which can be matched with a single insert of a 128-bit
10028     // subvector.
10029     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10030     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10031       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10032                                    VT.getVectorNumElements() / 2);
10033       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10034                                 DAG.getIntPtrConstant(0, DL));
10035       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10036                                 OnlyUsesV1 ? V1 : V2,
10037                                 DAG.getIntPtrConstant(0, DL));
10038       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10039     }
10040   }
10041
10042   // Otherwise form a 128-bit permutation. After accounting for undefs,
10043   // convert the 64-bit shuffle mask selection values into 128-bit
10044   // selection bits by dividing the indexes by 2 and shifting into positions
10045   // defined by a vperm2*128 instruction's immediate control byte.
10046
10047   // The immediate permute control byte looks like this:
10048   //    [1:0] - select 128 bits from sources for low half of destination
10049   //    [2]   - ignore
10050   //    [3]   - zero low half of destination
10051   //    [5:4] - select 128 bits from sources for high half of destination
10052   //    [6]   - ignore
10053   //    [7]   - zero high half of destination
10054
10055   int MaskLO = Mask[0];
10056   if (MaskLO == SM_SentinelUndef)
10057     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10058
10059   int MaskHI = Mask[2];
10060   if (MaskHI == SM_SentinelUndef)
10061     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10062
10063   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10064
10065   // If either input is a zero vector, replace it with an undef input.
10066   // Shuffle mask values <  4 are selecting elements of V1.
10067   // Shuffle mask values >= 4 are selecting elements of V2.
10068   // Adjust each half of the permute mask by clearing the half that was
10069   // selecting the zero vector and setting the zero mask bit.
10070   if (IsV1Zero) {
10071     V1 = DAG.getUNDEF(VT);
10072     if (MaskLO < 4)
10073       PermMask = (PermMask & 0xf0) | 0x08;
10074     if (MaskHI < 4)
10075       PermMask = (PermMask & 0x0f) | 0x80;
10076   }
10077   if (IsV2Zero) {
10078     V2 = DAG.getUNDEF(VT);
10079     if (MaskLO >= 4)
10080       PermMask = (PermMask & 0xf0) | 0x08;
10081     if (MaskHI >= 4)
10082       PermMask = (PermMask & 0x0f) | 0x80;
10083   }
10084
10085   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10086                      DAG.getConstant(PermMask, DL, MVT::i8));
10087 }
10088
10089 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10090 /// shuffling each lane.
10091 ///
10092 /// This will only succeed when the result of fixing the 128-bit lanes results
10093 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10094 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10095 /// the lane crosses early and then use simpler shuffles within each lane.
10096 ///
10097 /// FIXME: It might be worthwhile at some point to support this without
10098 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10099 /// in x86 only floating point has interesting non-repeating shuffles, and even
10100 /// those are still *marginally* more expensive.
10101 static SDValue lowerVectorShuffleByMerging128BitLanes(
10102     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10103     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10104   assert(!isSingleInputShuffleMask(Mask) &&
10105          "This is only useful with multiple inputs.");
10106
10107   int Size = Mask.size();
10108   int LaneSize = 128 / VT.getScalarSizeInBits();
10109   int NumLanes = Size / LaneSize;
10110   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10111
10112   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10113   // check whether the in-128-bit lane shuffles share a repeating pattern.
10114   SmallVector<int, 4> Lanes;
10115   Lanes.resize(NumLanes, -1);
10116   SmallVector<int, 4> InLaneMask;
10117   InLaneMask.resize(LaneSize, -1);
10118   for (int i = 0; i < Size; ++i) {
10119     if (Mask[i] < 0)
10120       continue;
10121
10122     int j = i / LaneSize;
10123
10124     if (Lanes[j] < 0) {
10125       // First entry we've seen for this lane.
10126       Lanes[j] = Mask[i] / LaneSize;
10127     } else if (Lanes[j] != Mask[i] / LaneSize) {
10128       // This doesn't match the lane selected previously!
10129       return SDValue();
10130     }
10131
10132     // Check that within each lane we have a consistent shuffle mask.
10133     int k = i % LaneSize;
10134     if (InLaneMask[k] < 0) {
10135       InLaneMask[k] = Mask[i] % LaneSize;
10136     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10137       // This doesn't fit a repeating in-lane mask.
10138       return SDValue();
10139     }
10140   }
10141
10142   // First shuffle the lanes into place.
10143   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10144                                 VT.getSizeInBits() / 64);
10145   SmallVector<int, 8> LaneMask;
10146   LaneMask.resize(NumLanes * 2, -1);
10147   for (int i = 0; i < NumLanes; ++i)
10148     if (Lanes[i] >= 0) {
10149       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10150       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10151     }
10152
10153   V1 = DAG.getBitcast(LaneVT, V1);
10154   V2 = DAG.getBitcast(LaneVT, V2);
10155   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10156
10157   // Cast it back to the type we actually want.
10158   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10159
10160   // Now do a simple shuffle that isn't lane crossing.
10161   SmallVector<int, 8> NewMask;
10162   NewMask.resize(Size, -1);
10163   for (int i = 0; i < Size; ++i)
10164     if (Mask[i] >= 0)
10165       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10166   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10167          "Must not introduce lane crosses at this point!");
10168
10169   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10170 }
10171
10172 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10173 /// given mask.
10174 ///
10175 /// This returns true if the elements from a particular input are already in the
10176 /// slot required by the given mask and require no permutation.
10177 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10178   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10179   int Size = Mask.size();
10180   for (int i = 0; i < Size; ++i)
10181     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10182       return false;
10183
10184   return true;
10185 }
10186
10187 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10188                                             ArrayRef<int> Mask, SDValue V1,
10189                                             SDValue V2, SelectionDAG &DAG) {
10190
10191   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10192   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10193   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10194   int NumElts = VT.getVectorNumElements();
10195   bool ShufpdMask = true;
10196   bool CommutableMask = true;
10197   unsigned Immediate = 0;
10198   for (int i = 0; i < NumElts; ++i) {
10199     if (Mask[i] < 0)
10200       continue;
10201     int Val = (i & 6) + NumElts * (i & 1);
10202     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10203     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10204       ShufpdMask = false;
10205     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10206       CommutableMask = false;
10207     Immediate |= (Mask[i] % 2) << i;
10208   }
10209   if (ShufpdMask)
10210     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10211                        DAG.getConstant(Immediate, DL, MVT::i8));
10212   if (CommutableMask)
10213     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10214                        DAG.getConstant(Immediate, DL, MVT::i8));
10215   return SDValue();
10216 }
10217
10218 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10219 ///
10220 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10221 /// isn't available.
10222 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10223                                        const X86Subtarget *Subtarget,
10224                                        SelectionDAG &DAG) {
10225   SDLoc DL(Op);
10226   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10227   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10228   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10229   ArrayRef<int> Mask = SVOp->getMask();
10230   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10231
10232   SmallVector<int, 4> WidenedMask;
10233   if (canWidenShuffleElements(Mask, WidenedMask))
10234     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10235                                     DAG);
10236
10237   if (isSingleInputShuffleMask(Mask)) {
10238     // Check for being able to broadcast a single element.
10239     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10240                                                           Mask, Subtarget, DAG))
10241       return Broadcast;
10242
10243     // Use low duplicate instructions for masks that match their pattern.
10244     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10245       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10246
10247     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10248       // Non-half-crossing single input shuffles can be lowerid with an
10249       // interleaved permutation.
10250       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10251                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10252       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10253                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10254     }
10255
10256     // With AVX2 we have direct support for this permutation.
10257     if (Subtarget->hasAVX2())
10258       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10259                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10260
10261     // Otherwise, fall back.
10262     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10263                                                    DAG);
10264   }
10265
10266   // Use dedicated unpack instructions for masks that match their pattern.
10267   if (SDValue V =
10268           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10269     return V;
10270
10271   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10272                                                 Subtarget, DAG))
10273     return Blend;
10274
10275   // Check if the blend happens to exactly fit that of SHUFPD.
10276   if (SDValue Op =
10277       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10278     return Op;
10279
10280   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10281   // shuffle. However, if we have AVX2 and either inputs are already in place,
10282   // we will be able to shuffle even across lanes the other input in a single
10283   // instruction so skip this pattern.
10284   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10285                                  isShuffleMaskInputInPlace(1, Mask))))
10286     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10287             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10288       return Result;
10289
10290   // If we have AVX2 then we always want to lower with a blend because an v4 we
10291   // can fully permute the elements.
10292   if (Subtarget->hasAVX2())
10293     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10294                                                       Mask, DAG);
10295
10296   // Otherwise fall back on generic lowering.
10297   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10298 }
10299
10300 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10301 ///
10302 /// This routine is only called when we have AVX2 and thus a reasonable
10303 /// instruction set for v4i64 shuffling..
10304 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10305                                        const X86Subtarget *Subtarget,
10306                                        SelectionDAG &DAG) {
10307   SDLoc DL(Op);
10308   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10309   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10310   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10311   ArrayRef<int> Mask = SVOp->getMask();
10312   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10313   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10314
10315   SmallVector<int, 4> WidenedMask;
10316   if (canWidenShuffleElements(Mask, WidenedMask))
10317     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10318                                     DAG);
10319
10320   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10321                                                 Subtarget, DAG))
10322     return Blend;
10323
10324   // Check for being able to broadcast a single element.
10325   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10326                                                         Mask, Subtarget, DAG))
10327     return Broadcast;
10328
10329   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10330   // use lower latency instructions that will operate on both 128-bit lanes.
10331   SmallVector<int, 2> RepeatedMask;
10332   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10333     if (isSingleInputShuffleMask(Mask)) {
10334       int PSHUFDMask[] = {-1, -1, -1, -1};
10335       for (int i = 0; i < 2; ++i)
10336         if (RepeatedMask[i] >= 0) {
10337           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10338           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10339         }
10340       return DAG.getBitcast(
10341           MVT::v4i64,
10342           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10343                       DAG.getBitcast(MVT::v8i32, V1),
10344                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10345     }
10346   }
10347
10348   // AVX2 provides a direct instruction for permuting a single input across
10349   // lanes.
10350   if (isSingleInputShuffleMask(Mask))
10351     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10352                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10353
10354   // Try to use shift instructions.
10355   if (SDValue Shift =
10356           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10357     return Shift;
10358
10359   // Use dedicated unpack instructions for masks that match their pattern.
10360   if (SDValue V =
10361           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10362     return V;
10363
10364   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10365   // shuffle. However, if we have AVX2 and either inputs are already in place,
10366   // we will be able to shuffle even across lanes the other input in a single
10367   // instruction so skip this pattern.
10368   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10369                                  isShuffleMaskInputInPlace(1, Mask))))
10370     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10371             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10372       return Result;
10373
10374   // Otherwise fall back on generic blend lowering.
10375   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10376                                                     Mask, DAG);
10377 }
10378
10379 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10380 ///
10381 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10382 /// isn't available.
10383 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10384                                        const X86Subtarget *Subtarget,
10385                                        SelectionDAG &DAG) {
10386   SDLoc DL(Op);
10387   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10388   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10389   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10390   ArrayRef<int> Mask = SVOp->getMask();
10391   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10392
10393   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10394                                                 Subtarget, DAG))
10395     return Blend;
10396
10397   // Check for being able to broadcast a single element.
10398   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10399                                                         Mask, Subtarget, DAG))
10400     return Broadcast;
10401
10402   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10403   // options to efficiently lower the shuffle.
10404   SmallVector<int, 4> RepeatedMask;
10405   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10406     assert(RepeatedMask.size() == 4 &&
10407            "Repeated masks must be half the mask width!");
10408
10409     // Use even/odd duplicate instructions for masks that match their pattern.
10410     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10411       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10412     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10413       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10414
10415     if (isSingleInputShuffleMask(Mask))
10416       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10417                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10418
10419     // Use dedicated unpack instructions for masks that match their pattern.
10420     if (SDValue V =
10421             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10422       return V;
10423
10424     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10425     // have already handled any direct blends. We also need to squash the
10426     // repeated mask into a simulated v4f32 mask.
10427     for (int i = 0; i < 4; ++i)
10428       if (RepeatedMask[i] >= 8)
10429         RepeatedMask[i] -= 4;
10430     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10431   }
10432
10433   // If we have a single input shuffle with different shuffle patterns in the
10434   // two 128-bit lanes use the variable mask to VPERMILPS.
10435   if (isSingleInputShuffleMask(Mask)) {
10436     SDValue VPermMask[8];
10437     for (int i = 0; i < 8; ++i)
10438       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10439                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10440     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10441       return DAG.getNode(
10442           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10443           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10444
10445     if (Subtarget->hasAVX2())
10446       return DAG.getNode(
10447           X86ISD::VPERMV, DL, MVT::v8f32,
10448           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10449                                                  MVT::v8i32, VPermMask)),
10450           V1);
10451
10452     // Otherwise, fall back.
10453     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10454                                                    DAG);
10455   }
10456
10457   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10458   // shuffle.
10459   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10460           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10461     return Result;
10462
10463   // If we have AVX2 then we always want to lower with a blend because at v8 we
10464   // can fully permute the elements.
10465   if (Subtarget->hasAVX2())
10466     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10467                                                       Mask, DAG);
10468
10469   // Otherwise fall back on generic lowering.
10470   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10471 }
10472
10473 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10474 ///
10475 /// This routine is only called when we have AVX2 and thus a reasonable
10476 /// instruction set for v8i32 shuffling..
10477 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10478                                        const X86Subtarget *Subtarget,
10479                                        SelectionDAG &DAG) {
10480   SDLoc DL(Op);
10481   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10482   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10483   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10484   ArrayRef<int> Mask = SVOp->getMask();
10485   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10486   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10487
10488   // Whenever we can lower this as a zext, that instruction is strictly faster
10489   // than any alternative. It also allows us to fold memory operands into the
10490   // shuffle in many cases.
10491   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10492                                                          Mask, Subtarget, DAG))
10493     return ZExt;
10494
10495   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10496                                                 Subtarget, DAG))
10497     return Blend;
10498
10499   // Check for being able to broadcast a single element.
10500   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10501                                                         Mask, Subtarget, DAG))
10502     return Broadcast;
10503
10504   // If the shuffle mask is repeated in each 128-bit lane we can use more
10505   // efficient instructions that mirror the shuffles across the two 128-bit
10506   // lanes.
10507   SmallVector<int, 4> RepeatedMask;
10508   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10509     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10510     if (isSingleInputShuffleMask(Mask))
10511       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10512                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10513
10514     // Use dedicated unpack instructions for masks that match their pattern.
10515     if (SDValue V =
10516             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10517       return V;
10518   }
10519
10520   // Try to use shift instructions.
10521   if (SDValue Shift =
10522           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10523     return Shift;
10524
10525   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10526           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10527     return Rotate;
10528
10529   // If the shuffle patterns aren't repeated but it is a single input, directly
10530   // generate a cross-lane VPERMD instruction.
10531   if (isSingleInputShuffleMask(Mask)) {
10532     SDValue VPermMask[8];
10533     for (int i = 0; i < 8; ++i)
10534       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10535                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10536     return DAG.getNode(
10537         X86ISD::VPERMV, DL, MVT::v8i32,
10538         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10539   }
10540
10541   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10542   // shuffle.
10543   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10544           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10545     return Result;
10546
10547   // Otherwise fall back on generic blend lowering.
10548   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10549                                                     Mask, DAG);
10550 }
10551
10552 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10553 ///
10554 /// This routine is only called when we have AVX2 and thus a reasonable
10555 /// instruction set for v16i16 shuffling..
10556 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10557                                         const X86Subtarget *Subtarget,
10558                                         SelectionDAG &DAG) {
10559   SDLoc DL(Op);
10560   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10561   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10562   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10563   ArrayRef<int> Mask = SVOp->getMask();
10564   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10565   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10566
10567   // Whenever we can lower this as a zext, that instruction is strictly faster
10568   // than any alternative. It also allows us to fold memory operands into the
10569   // shuffle in many cases.
10570   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10571                                                          Mask, Subtarget, DAG))
10572     return ZExt;
10573
10574   // Check for being able to broadcast a single element.
10575   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10576                                                         Mask, Subtarget, DAG))
10577     return Broadcast;
10578
10579   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10580                                                 Subtarget, DAG))
10581     return Blend;
10582
10583   // Use dedicated unpack instructions for masks that match their pattern.
10584   if (SDValue V =
10585           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10586     return V;
10587
10588   // Try to use shift instructions.
10589   if (SDValue Shift =
10590           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10591     return Shift;
10592
10593   // Try to use byte rotation instructions.
10594   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10595           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10596     return Rotate;
10597
10598   if (isSingleInputShuffleMask(Mask)) {
10599     // There are no generalized cross-lane shuffle operations available on i16
10600     // element types.
10601     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10602       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10603                                                      Mask, DAG);
10604
10605     SmallVector<int, 8> RepeatedMask;
10606     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10607       // As this is a single-input shuffle, the repeated mask should be
10608       // a strictly valid v8i16 mask that we can pass through to the v8i16
10609       // lowering to handle even the v16 case.
10610       return lowerV8I16GeneralSingleInputVectorShuffle(
10611           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10612     }
10613
10614     SDValue PSHUFBMask[32];
10615     for (int i = 0; i < 16; ++i) {
10616       if (Mask[i] == -1) {
10617         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10618         continue;
10619       }
10620
10621       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10622       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10623       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10624       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10625     }
10626     return DAG.getBitcast(MVT::v16i16,
10627                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10628                                       DAG.getBitcast(MVT::v32i8, V1),
10629                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10630                                                   MVT::v32i8, PSHUFBMask)));
10631   }
10632
10633   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10634   // shuffle.
10635   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10636           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10637     return Result;
10638
10639   // Otherwise fall back on generic lowering.
10640   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10641 }
10642
10643 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10644 ///
10645 /// This routine is only called when we have AVX2 and thus a reasonable
10646 /// instruction set for v32i8 shuffling..
10647 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10648                                        const X86Subtarget *Subtarget,
10649                                        SelectionDAG &DAG) {
10650   SDLoc DL(Op);
10651   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10652   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10654   ArrayRef<int> Mask = SVOp->getMask();
10655   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10656   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10657
10658   // Whenever we can lower this as a zext, that instruction is strictly faster
10659   // than any alternative. It also allows us to fold memory operands into the
10660   // shuffle in many cases.
10661   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10662                                                          Mask, Subtarget, DAG))
10663     return ZExt;
10664
10665   // Check for being able to broadcast a single element.
10666   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10667                                                         Mask, Subtarget, DAG))
10668     return Broadcast;
10669
10670   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10671                                                 Subtarget, DAG))
10672     return Blend;
10673
10674   // Use dedicated unpack instructions for masks that match their pattern.
10675   if (SDValue V =
10676           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10677     return V;
10678
10679   // Try to use shift instructions.
10680   if (SDValue Shift =
10681           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10682     return Shift;
10683
10684   // Try to use byte rotation instructions.
10685   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10686           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10687     return Rotate;
10688
10689   if (isSingleInputShuffleMask(Mask)) {
10690     // There are no generalized cross-lane shuffle operations available on i8
10691     // element types.
10692     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10693       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10694                                                      Mask, DAG);
10695
10696     SDValue PSHUFBMask[32];
10697     for (int i = 0; i < 32; ++i)
10698       PSHUFBMask[i] =
10699           Mask[i] < 0
10700               ? DAG.getUNDEF(MVT::i8)
10701               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10702                                 MVT::i8);
10703
10704     return DAG.getNode(
10705         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10706         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10707   }
10708
10709   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10710   // shuffle.
10711   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10712           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10713     return Result;
10714
10715   // Otherwise fall back on generic lowering.
10716   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10717 }
10718
10719 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10720 ///
10721 /// This routine either breaks down the specific type of a 256-bit x86 vector
10722 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10723 /// together based on the available instructions.
10724 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10725                                         MVT VT, const X86Subtarget *Subtarget,
10726                                         SelectionDAG &DAG) {
10727   SDLoc DL(Op);
10728   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10729   ArrayRef<int> Mask = SVOp->getMask();
10730
10731   // If we have a single input to the zero element, insert that into V1 if we
10732   // can do so cheaply.
10733   int NumElts = VT.getVectorNumElements();
10734   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10735     return M >= NumElts;
10736   });
10737
10738   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10739     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10740                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10741       return Insertion;
10742
10743   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10744   // can check for those subtargets here and avoid much of the subtarget
10745   // querying in the per-vector-type lowering routines. With AVX1 we have
10746   // essentially *zero* ability to manipulate a 256-bit vector with integer
10747   // types. Since we'll use floating point types there eventually, just
10748   // immediately cast everything to a float and operate entirely in that domain.
10749   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10750     int ElementBits = VT.getScalarSizeInBits();
10751     if (ElementBits < 32)
10752       // No floating point type available, decompose into 128-bit vectors.
10753       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10754
10755     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10756                                 VT.getVectorNumElements());
10757     V1 = DAG.getBitcast(FpVT, V1);
10758     V2 = DAG.getBitcast(FpVT, V2);
10759     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10760   }
10761
10762   switch (VT.SimpleTy) {
10763   case MVT::v4f64:
10764     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10765   case MVT::v4i64:
10766     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10767   case MVT::v8f32:
10768     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10769   case MVT::v8i32:
10770     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10771   case MVT::v16i16:
10772     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10773   case MVT::v32i8:
10774     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10775
10776   default:
10777     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10778   }
10779 }
10780
10781 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10782 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10783                                         ArrayRef<int> Mask,
10784                                         SDValue V1, SDValue V2,
10785                                         SelectionDAG &DAG) {
10786   assert(VT.getScalarSizeInBits() == 64 &&
10787          "Unexpected element type size for 128bit shuffle.");
10788
10789   // To handle 256 bit vector requires VLX and most probably
10790   // function lowerV2X128VectorShuffle() is better solution.
10791   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10792
10793   SmallVector<int, 4> WidenedMask;
10794   if (!canWidenShuffleElements(Mask, WidenedMask))
10795     return SDValue();
10796
10797   // Form a 128-bit permutation.
10798   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10799   // bits defined by a vshuf64x2 instruction's immediate control byte.
10800   unsigned PermMask = 0, Imm = 0;
10801   unsigned ControlBitsNum = WidenedMask.size() / 2;
10802
10803   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10804     if (WidenedMask[i] == SM_SentinelZero)
10805       return SDValue();
10806
10807     // Use first element in place of undef mask.
10808     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10809     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10810   }
10811
10812   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10813                      DAG.getConstant(PermMask, DL, MVT::i8));
10814 }
10815
10816 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10817                                            ArrayRef<int> Mask, SDValue V1,
10818                                            SDValue V2, SelectionDAG &DAG) {
10819
10820   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10821
10822   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10823   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10824
10825   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10826   if (isSingleInputShuffleMask(Mask))
10827     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10828
10829   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10830 }
10831
10832 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10833 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10834                                        const X86Subtarget *Subtarget,
10835                                        SelectionDAG &DAG) {
10836   SDLoc DL(Op);
10837   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10838   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10839   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10840   ArrayRef<int> Mask = SVOp->getMask();
10841   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10842
10843   if (SDValue Shuf128 =
10844           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10845     return Shuf128;
10846
10847   if (SDValue Unpck =
10848           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10849     return Unpck;
10850
10851   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10852 }
10853
10854 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10855 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10856                                         const X86Subtarget *Subtarget,
10857                                         SelectionDAG &DAG) {
10858   SDLoc DL(Op);
10859   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10860   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10861   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10862   ArrayRef<int> Mask = SVOp->getMask();
10863   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10864
10865   if (SDValue Unpck =
10866           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10867     return Unpck;
10868
10869   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10870 }
10871
10872 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10873 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10874                                        const X86Subtarget *Subtarget,
10875                                        SelectionDAG &DAG) {
10876   SDLoc DL(Op);
10877   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10878   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10879   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10880   ArrayRef<int> Mask = SVOp->getMask();
10881   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10882
10883   if (SDValue Shuf128 =
10884           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10885     return Shuf128;
10886
10887   if (SDValue Unpck =
10888           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10889     return Unpck;
10890
10891   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10892 }
10893
10894 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10895 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10896                                         const X86Subtarget *Subtarget,
10897                                         SelectionDAG &DAG) {
10898   SDLoc DL(Op);
10899   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10900   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10901   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10902   ArrayRef<int> Mask = SVOp->getMask();
10903   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10904
10905   if (SDValue Unpck =
10906           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10907     return Unpck;
10908
10909   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10910 }
10911
10912 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10913 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10914                                         const X86Subtarget *Subtarget,
10915                                         SelectionDAG &DAG) {
10916   SDLoc DL(Op);
10917   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10918   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10919   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10920   ArrayRef<int> Mask = SVOp->getMask();
10921   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10922   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10923
10924   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10925 }
10926
10927 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10928 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10929                                        const X86Subtarget *Subtarget,
10930                                        SelectionDAG &DAG) {
10931   SDLoc DL(Op);
10932   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10933   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10934   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10935   ArrayRef<int> Mask = SVOp->getMask();
10936   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10937   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10938
10939   // FIXME: Implement direct support for this type!
10940   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10941 }
10942
10943 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10944 ///
10945 /// This routine either breaks down the specific type of a 512-bit x86 vector
10946 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10947 /// together based on the available instructions.
10948 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10949                                         MVT VT, const X86Subtarget *Subtarget,
10950                                         SelectionDAG &DAG) {
10951   SDLoc DL(Op);
10952   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10953   ArrayRef<int> Mask = SVOp->getMask();
10954   assert(Subtarget->hasAVX512() &&
10955          "Cannot lower 512-bit vectors w/ basic ISA!");
10956
10957   // Check for being able to broadcast a single element.
10958   if (SDValue Broadcast =
10959           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10960     return Broadcast;
10961
10962   // Dispatch to each element type for lowering. If we don't have supprot for
10963   // specific element type shuffles at 512 bits, immediately split them and
10964   // lower them. Each lowering routine of a given type is allowed to assume that
10965   // the requisite ISA extensions for that element type are available.
10966   switch (VT.SimpleTy) {
10967   case MVT::v8f64:
10968     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10969   case MVT::v16f32:
10970     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10971   case MVT::v8i64:
10972     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10973   case MVT::v16i32:
10974     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10975   case MVT::v32i16:
10976     if (Subtarget->hasBWI())
10977       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10978     break;
10979   case MVT::v64i8:
10980     if (Subtarget->hasBWI())
10981       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10982     break;
10983
10984   default:
10985     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10986   }
10987
10988   // Otherwise fall back on splitting.
10989   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10990 }
10991
10992 // Lower vXi1 vector shuffles.
10993 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10994 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10995 // vector, shuffle and then truncate it back.
10996 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10997                                       MVT VT, const X86Subtarget *Subtarget,
10998                                       SelectionDAG &DAG) {
10999   SDLoc DL(Op);
11000   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11001   ArrayRef<int> Mask = SVOp->getMask();
11002   assert(Subtarget->hasAVX512() &&
11003          "Cannot lower 512-bit vectors w/o basic ISA!");
11004   MVT ExtVT;
11005   switch (VT.SimpleTy) {
11006   default:
11007     llvm_unreachable("Expected a vector of i1 elements");
11008   case MVT::v2i1:
11009     ExtVT = MVT::v2i64;
11010     break;
11011   case MVT::v4i1:
11012     ExtVT = MVT::v4i32;
11013     break;
11014   case MVT::v8i1:
11015     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11016     break;
11017   case MVT::v16i1:
11018     ExtVT = MVT::v16i32;
11019     break;
11020   case MVT::v32i1:
11021     ExtVT = MVT::v32i16;
11022     break;
11023   case MVT::v64i1:
11024     ExtVT = MVT::v64i8;
11025     break;
11026   }
11027
11028   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11029     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11030   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11031     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11032   else
11033     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11034
11035   if (V2.isUndef())
11036     V2 = DAG.getUNDEF(ExtVT);
11037   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11038     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11039   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11040     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11041   else
11042     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11043   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11044                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11045 }
11046 /// \brief Top-level lowering for x86 vector shuffles.
11047 ///
11048 /// This handles decomposition, canonicalization, and lowering of all x86
11049 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11050 /// above in helper routines. The canonicalization attempts to widen shuffles
11051 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11052 /// s.t. only one of the two inputs needs to be tested, etc.
11053 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11054                                   SelectionDAG &DAG) {
11055   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11056   ArrayRef<int> Mask = SVOp->getMask();
11057   SDValue V1 = Op.getOperand(0);
11058   SDValue V2 = Op.getOperand(1);
11059   MVT VT = Op.getSimpleValueType();
11060   int NumElements = VT.getVectorNumElements();
11061   SDLoc dl(Op);
11062   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11063
11064   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11065          "Can't lower MMX shuffles");
11066
11067   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11068   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11069   if (V1IsUndef && V2IsUndef)
11070     return DAG.getUNDEF(VT);
11071
11072   // When we create a shuffle node we put the UNDEF node to second operand,
11073   // but in some cases the first operand may be transformed to UNDEF.
11074   // In this case we should just commute the node.
11075   if (V1IsUndef)
11076     return DAG.getCommutedVectorShuffle(*SVOp);
11077
11078   // Check for non-undef masks pointing at an undef vector and make the masks
11079   // undef as well. This makes it easier to match the shuffle based solely on
11080   // the mask.
11081   if (V2IsUndef)
11082     for (int M : Mask)
11083       if (M >= NumElements) {
11084         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11085         for (int &M : NewMask)
11086           if (M >= NumElements)
11087             M = -1;
11088         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11089       }
11090
11091   // We actually see shuffles that are entirely re-arrangements of a set of
11092   // zero inputs. This mostly happens while decomposing complex shuffles into
11093   // simple ones. Directly lower these as a buildvector of zeros.
11094   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11095   if (Zeroable.all())
11096     return getZeroVector(VT, Subtarget, DAG, dl);
11097
11098   // Try to collapse shuffles into using a vector type with fewer elements but
11099   // wider element types. We cap this to not form integers or floating point
11100   // elements wider than 64 bits, but it might be interesting to form i128
11101   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11102   SmallVector<int, 16> WidenedMask;
11103   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11104       canWidenShuffleElements(Mask, WidenedMask)) {
11105     MVT NewEltVT = VT.isFloatingPoint()
11106                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11107                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11108     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11109     // Make sure that the new vector type is legal. For example, v2f64 isn't
11110     // legal on SSE1.
11111     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11112       V1 = DAG.getBitcast(NewVT, V1);
11113       V2 = DAG.getBitcast(NewVT, V2);
11114       return DAG.getBitcast(
11115           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11116     }
11117   }
11118
11119   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11120   for (int M : SVOp->getMask())
11121     if (M < 0)
11122       ++NumUndefElements;
11123     else if (M < NumElements)
11124       ++NumV1Elements;
11125     else
11126       ++NumV2Elements;
11127
11128   // Commute the shuffle as needed such that more elements come from V1 than
11129   // V2. This allows us to match the shuffle pattern strictly on how many
11130   // elements come from V1 without handling the symmetric cases.
11131   if (NumV2Elements > NumV1Elements)
11132     return DAG.getCommutedVectorShuffle(*SVOp);
11133
11134   // When the number of V1 and V2 elements are the same, try to minimize the
11135   // number of uses of V2 in the low half of the vector. When that is tied,
11136   // ensure that the sum of indices for V1 is equal to or lower than the sum
11137   // indices for V2. When those are equal, try to ensure that the number of odd
11138   // indices for V1 is lower than the number of odd indices for V2.
11139   if (NumV1Elements == NumV2Elements) {
11140     int LowV1Elements = 0, LowV2Elements = 0;
11141     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11142       if (M >= NumElements)
11143         ++LowV2Elements;
11144       else if (M >= 0)
11145         ++LowV1Elements;
11146     if (LowV2Elements > LowV1Elements) {
11147       return DAG.getCommutedVectorShuffle(*SVOp);
11148     } else if (LowV2Elements == LowV1Elements) {
11149       int SumV1Indices = 0, SumV2Indices = 0;
11150       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11151         if (SVOp->getMask()[i] >= NumElements)
11152           SumV2Indices += i;
11153         else if (SVOp->getMask()[i] >= 0)
11154           SumV1Indices += i;
11155       if (SumV2Indices < SumV1Indices) {
11156         return DAG.getCommutedVectorShuffle(*SVOp);
11157       } else if (SumV2Indices == SumV1Indices) {
11158         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11159         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11160           if (SVOp->getMask()[i] >= NumElements)
11161             NumV2OddIndices += i % 2;
11162           else if (SVOp->getMask()[i] >= 0)
11163             NumV1OddIndices += i % 2;
11164         if (NumV2OddIndices < NumV1OddIndices)
11165           return DAG.getCommutedVectorShuffle(*SVOp);
11166       }
11167     }
11168   }
11169
11170   // For each vector width, delegate to a specialized lowering routine.
11171   if (VT.is128BitVector())
11172     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11173
11174   if (VT.is256BitVector())
11175     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11176
11177   if (VT.is512BitVector())
11178     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11179
11180   if (Is1BitVector)
11181     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11182   llvm_unreachable("Unimplemented!");
11183 }
11184
11185 // This function assumes its argument is a BUILD_VECTOR of constants or
11186 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11187 // true.
11188 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11189                                     unsigned &MaskValue) {
11190   MaskValue = 0;
11191   unsigned NumElems = BuildVector->getNumOperands();
11192
11193   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11194   // We don't handle the >2 lanes case right now.
11195   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11196   if (NumLanes > 2)
11197     return false;
11198
11199   unsigned NumElemsInLane = NumElems / NumLanes;
11200
11201   // Blend for v16i16 should be symmetric for the both lanes.
11202   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11203     SDValue EltCond = BuildVector->getOperand(i);
11204     SDValue SndLaneEltCond =
11205         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11206
11207     int Lane1Cond = -1, Lane2Cond = -1;
11208     if (isa<ConstantSDNode>(EltCond))
11209       Lane1Cond = !isZero(EltCond);
11210     if (isa<ConstantSDNode>(SndLaneEltCond))
11211       Lane2Cond = !isZero(SndLaneEltCond);
11212
11213     unsigned LaneMask = 0;
11214     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11215       // Lane1Cond != 0, means we want the first argument.
11216       // Lane1Cond == 0, means we want the second argument.
11217       // The encoding of this argument is 0 for the first argument, 1
11218       // for the second. Therefore, invert the condition.
11219       LaneMask = !Lane1Cond << i;
11220     else if (Lane1Cond < 0)
11221       LaneMask = !Lane2Cond << i;
11222     else
11223       return false;
11224
11225     MaskValue |= LaneMask;
11226     if (NumLanes == 2)
11227       MaskValue |= LaneMask << NumElemsInLane;
11228   }
11229   return true;
11230 }
11231
11232 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11233 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11234                                            const X86Subtarget *Subtarget,
11235                                            SelectionDAG &DAG) {
11236   SDValue Cond = Op.getOperand(0);
11237   SDValue LHS = Op.getOperand(1);
11238   SDValue RHS = Op.getOperand(2);
11239   SDLoc dl(Op);
11240   MVT VT = Op.getSimpleValueType();
11241
11242   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11243     return SDValue();
11244   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11245
11246   // Only non-legal VSELECTs reach this lowering, convert those into generic
11247   // shuffles and re-use the shuffle lowering path for blends.
11248   SmallVector<int, 32> Mask;
11249   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11250     SDValue CondElt = CondBV->getOperand(i);
11251     Mask.push_back(
11252         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11253   }
11254   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11255 }
11256
11257 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11258   // A vselect where all conditions and data are constants can be optimized into
11259   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11260   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11261       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11262       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11263     return SDValue();
11264
11265   // Try to lower this to a blend-style vector shuffle. This can handle all
11266   // constant condition cases.
11267   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11268     return BlendOp;
11269
11270   // Variable blends are only legal from SSE4.1 onward.
11271   if (!Subtarget->hasSSE41())
11272     return SDValue();
11273
11274   // Only some types will be legal on some subtargets. If we can emit a legal
11275   // VSELECT-matching blend, return Op, and but if we need to expand, return
11276   // a null value.
11277   switch (Op.getSimpleValueType().SimpleTy) {
11278   default:
11279     // Most of the vector types have blends past SSE4.1.
11280     return Op;
11281
11282   case MVT::v32i8:
11283     // The byte blends for AVX vectors were introduced only in AVX2.
11284     if (Subtarget->hasAVX2())
11285       return Op;
11286
11287     return SDValue();
11288
11289   case MVT::v8i16:
11290   case MVT::v16i16:
11291     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11292     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11293       return Op;
11294
11295     // FIXME: We should custom lower this by fixing the condition and using i8
11296     // blends.
11297     return SDValue();
11298   }
11299 }
11300
11301 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11302   MVT VT = Op.getSimpleValueType();
11303   SDLoc dl(Op);
11304
11305   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11306     return SDValue();
11307
11308   if (VT.getSizeInBits() == 8) {
11309     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11310                                   Op.getOperand(0), Op.getOperand(1));
11311     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11312                                   DAG.getValueType(VT));
11313     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11314   }
11315
11316   if (VT.getSizeInBits() == 16) {
11317     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11318     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11319     if (Idx == 0)
11320       return DAG.getNode(
11321           ISD::TRUNCATE, dl, MVT::i16,
11322           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11323                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11324                       Op.getOperand(1)));
11325     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11326                                   Op.getOperand(0), Op.getOperand(1));
11327     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11328                                   DAG.getValueType(VT));
11329     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11330   }
11331
11332   if (VT == MVT::f32) {
11333     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11334     // the result back to FR32 register. It's only worth matching if the
11335     // result has a single use which is a store or a bitcast to i32.  And in
11336     // the case of a store, it's not worth it if the index is a constant 0,
11337     // because a MOVSSmr can be used instead, which is smaller and faster.
11338     if (!Op.hasOneUse())
11339       return SDValue();
11340     SDNode *User = *Op.getNode()->use_begin();
11341     if ((User->getOpcode() != ISD::STORE ||
11342          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11343           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11344         (User->getOpcode() != ISD::BITCAST ||
11345          User->getValueType(0) != MVT::i32))
11346       return SDValue();
11347     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11348                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11349                                   Op.getOperand(1));
11350     return DAG.getBitcast(MVT::f32, Extract);
11351   }
11352
11353   if (VT == MVT::i32 || VT == MVT::i64) {
11354     // ExtractPS/pextrq works with constant index.
11355     if (isa<ConstantSDNode>(Op.getOperand(1)))
11356       return Op;
11357   }
11358   return SDValue();
11359 }
11360
11361 /// Extract one bit from mask vector, like v16i1 or v8i1.
11362 /// AVX-512 feature.
11363 SDValue
11364 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11365   SDValue Vec = Op.getOperand(0);
11366   SDLoc dl(Vec);
11367   MVT VecVT = Vec.getSimpleValueType();
11368   SDValue Idx = Op.getOperand(1);
11369   MVT EltVT = Op.getSimpleValueType();
11370
11371   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11372   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11373          "Unexpected vector type in ExtractBitFromMaskVector");
11374
11375   // variable index can't be handled in mask registers,
11376   // extend vector to VR512
11377   if (!isa<ConstantSDNode>(Idx)) {
11378     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11379     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11380     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11381                               ExtVT.getVectorElementType(), Ext, Idx);
11382     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11383   }
11384
11385   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11386   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11387   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11388     rc = getRegClassFor(MVT::v16i1);
11389   unsigned MaxSift = rc->getSize()*8 - 1;
11390   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11391                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11392   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11393                     DAG.getConstant(MaxSift, dl, MVT::i8));
11394   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11395                        DAG.getIntPtrConstant(0, dl));
11396 }
11397
11398 SDValue
11399 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11400                                            SelectionDAG &DAG) const {
11401   SDLoc dl(Op);
11402   SDValue Vec = Op.getOperand(0);
11403   MVT VecVT = Vec.getSimpleValueType();
11404   SDValue Idx = Op.getOperand(1);
11405
11406   if (Op.getSimpleValueType() == MVT::i1)
11407     return ExtractBitFromMaskVector(Op, DAG);
11408
11409   if (!isa<ConstantSDNode>(Idx)) {
11410     if (VecVT.is512BitVector() ||
11411         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11412          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11413
11414       MVT MaskEltVT =
11415         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11416       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11417                                     MaskEltVT.getSizeInBits());
11418
11419       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11420       auto PtrVT = getPointerTy(DAG.getDataLayout());
11421       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11422                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11423                                  DAG.getConstant(0, dl, PtrVT));
11424       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11425       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11426                          DAG.getConstant(0, dl, PtrVT));
11427     }
11428     return SDValue();
11429   }
11430
11431   // If this is a 256-bit vector result, first extract the 128-bit vector and
11432   // then extract the element from the 128-bit vector.
11433   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11434
11435     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11436     // Get the 128-bit vector.
11437     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11438     MVT EltVT = VecVT.getVectorElementType();
11439
11440     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11441     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11442
11443     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11444     // this can be done with a mask.
11445     IdxVal &= ElemsPerChunk - 1;
11446     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11447                        DAG.getConstant(IdxVal, dl, MVT::i32));
11448   }
11449
11450   assert(VecVT.is128BitVector() && "Unexpected vector length");
11451
11452   if (Subtarget->hasSSE41())
11453     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11454       return Res;
11455
11456   MVT VT = Op.getSimpleValueType();
11457   // TODO: handle v16i8.
11458   if (VT.getSizeInBits() == 16) {
11459     SDValue Vec = Op.getOperand(0);
11460     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11461     if (Idx == 0)
11462       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11463                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11464                                      DAG.getBitcast(MVT::v4i32, Vec),
11465                                      Op.getOperand(1)));
11466     // Transform it so it match pextrw which produces a 32-bit result.
11467     MVT EltVT = MVT::i32;
11468     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11469                                   Op.getOperand(0), Op.getOperand(1));
11470     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11471                                   DAG.getValueType(VT));
11472     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11473   }
11474
11475   if (VT.getSizeInBits() == 32) {
11476     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11477     if (Idx == 0)
11478       return Op;
11479
11480     // SHUFPS the element to the lowest double word, then movss.
11481     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11482     MVT VVT = Op.getOperand(0).getSimpleValueType();
11483     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11484                                        DAG.getUNDEF(VVT), Mask);
11485     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11486                        DAG.getIntPtrConstant(0, dl));
11487   }
11488
11489   if (VT.getSizeInBits() == 64) {
11490     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11491     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11492     //        to match extract_elt for f64.
11493     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11494     if (Idx == 0)
11495       return Op;
11496
11497     // UNPCKHPD the element to the lowest double word, then movsd.
11498     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11499     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11500     int Mask[2] = { 1, -1 };
11501     MVT VVT = Op.getOperand(0).getSimpleValueType();
11502     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11503                                        DAG.getUNDEF(VVT), Mask);
11504     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11505                        DAG.getIntPtrConstant(0, dl));
11506   }
11507
11508   return SDValue();
11509 }
11510
11511 /// Insert one bit to mask vector, like v16i1 or v8i1.
11512 /// AVX-512 feature.
11513 SDValue
11514 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11515   SDLoc dl(Op);
11516   SDValue Vec = Op.getOperand(0);
11517   SDValue Elt = Op.getOperand(1);
11518   SDValue Idx = Op.getOperand(2);
11519   MVT VecVT = Vec.getSimpleValueType();
11520
11521   if (!isa<ConstantSDNode>(Idx)) {
11522     // Non constant index. Extend source and destination,
11523     // insert element and then truncate the result.
11524     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11525     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11526     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11527       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11528       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11529     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11530   }
11531
11532   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11533   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11534   if (IdxVal)
11535     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11536                            DAG.getConstant(IdxVal, dl, MVT::i8));
11537   if (Vec.getOpcode() == ISD::UNDEF)
11538     return EltInVec;
11539   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11540 }
11541
11542 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11543                                                   SelectionDAG &DAG) const {
11544   MVT VT = Op.getSimpleValueType();
11545   MVT EltVT = VT.getVectorElementType();
11546
11547   if (EltVT == MVT::i1)
11548     return InsertBitToMaskVector(Op, DAG);
11549
11550   SDLoc dl(Op);
11551   SDValue N0 = Op.getOperand(0);
11552   SDValue N1 = Op.getOperand(1);
11553   SDValue N2 = Op.getOperand(2);
11554   if (!isa<ConstantSDNode>(N2))
11555     return SDValue();
11556   auto *N2C = cast<ConstantSDNode>(N2);
11557   unsigned IdxVal = N2C->getZExtValue();
11558
11559   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11560   // into that, and then insert the subvector back into the result.
11561   if (VT.is256BitVector() || VT.is512BitVector()) {
11562     // With a 256-bit vector, we can insert into the zero element efficiently
11563     // using a blend if we have AVX or AVX2 and the right data type.
11564     if (VT.is256BitVector() && IdxVal == 0) {
11565       // TODO: It is worthwhile to cast integer to floating point and back
11566       // and incur a domain crossing penalty if that's what we'll end up
11567       // doing anyway after extracting to a 128-bit vector.
11568       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11569           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11570         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11571         N2 = DAG.getIntPtrConstant(1, dl);
11572         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11573       }
11574     }
11575
11576     // Get the desired 128-bit vector chunk.
11577     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11578
11579     // Insert the element into the desired chunk.
11580     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11581     assert(isPowerOf2_32(NumEltsIn128));
11582     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11583     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11584
11585     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11586                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11587
11588     // Insert the changed part back into the bigger vector
11589     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11590   }
11591   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11592
11593   if (Subtarget->hasSSE41()) {
11594     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11595       unsigned Opc;
11596       if (VT == MVT::v8i16) {
11597         Opc = X86ISD::PINSRW;
11598       } else {
11599         assert(VT == MVT::v16i8);
11600         Opc = X86ISD::PINSRB;
11601       }
11602
11603       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11604       // argument.
11605       if (N1.getValueType() != MVT::i32)
11606         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11607       if (N2.getValueType() != MVT::i32)
11608         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11609       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11610     }
11611
11612     if (EltVT == MVT::f32) {
11613       // Bits [7:6] of the constant are the source select. This will always be
11614       //   zero here. The DAG Combiner may combine an extract_elt index into
11615       //   these bits. For example (insert (extract, 3), 2) could be matched by
11616       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11617       // Bits [5:4] of the constant are the destination select. This is the
11618       //   value of the incoming immediate.
11619       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11620       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11621
11622       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11623       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11624         // If this is an insertion of 32-bits into the low 32-bits of
11625         // a vector, we prefer to generate a blend with immediate rather
11626         // than an insertps. Blends are simpler operations in hardware and so
11627         // will always have equal or better performance than insertps.
11628         // But if optimizing for size and there's a load folding opportunity,
11629         // generate insertps because blendps does not have a 32-bit memory
11630         // operand form.
11631         N2 = DAG.getIntPtrConstant(1, dl);
11632         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11633         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11634       }
11635       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11636       // Create this as a scalar to vector..
11637       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11638       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11639     }
11640
11641     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11642       // PINSR* works with constant index.
11643       return Op;
11644     }
11645   }
11646
11647   if (EltVT == MVT::i8)
11648     return SDValue();
11649
11650   if (EltVT.getSizeInBits() == 16) {
11651     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11652     // as its second argument.
11653     if (N1.getValueType() != MVT::i32)
11654       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11655     if (N2.getValueType() != MVT::i32)
11656       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11657     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11658   }
11659   return SDValue();
11660 }
11661
11662 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11663   SDLoc dl(Op);
11664   MVT OpVT = Op.getSimpleValueType();
11665
11666   // If this is a 256-bit vector result, first insert into a 128-bit
11667   // vector and then insert into the 256-bit vector.
11668   if (!OpVT.is128BitVector()) {
11669     // Insert into a 128-bit vector.
11670     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11671     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11672                                  OpVT.getVectorNumElements() / SizeFactor);
11673
11674     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11675
11676     // Insert the 128-bit vector.
11677     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11678   }
11679
11680   if (OpVT == MVT::v1i64 &&
11681       Op.getOperand(0).getValueType() == MVT::i64)
11682     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11683
11684   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11685   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11686   return DAG.getBitcast(
11687       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11688 }
11689
11690 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11691 // a simple subregister reference or explicit instructions to grab
11692 // upper bits of a vector.
11693 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11694                                       SelectionDAG &DAG) {
11695   SDLoc dl(Op);
11696   SDValue In =  Op.getOperand(0);
11697   SDValue Idx = Op.getOperand(1);
11698   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11699   MVT ResVT   = Op.getSimpleValueType();
11700   MVT InVT    = In.getSimpleValueType();
11701
11702   if (Subtarget->hasFp256()) {
11703     if (ResVT.is128BitVector() &&
11704         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11705         isa<ConstantSDNode>(Idx)) {
11706       return Extract128BitVector(In, IdxVal, DAG, dl);
11707     }
11708     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11709         isa<ConstantSDNode>(Idx)) {
11710       return Extract256BitVector(In, IdxVal, DAG, dl);
11711     }
11712   }
11713   return SDValue();
11714 }
11715
11716 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11717 // simple superregister reference or explicit instructions to insert
11718 // the upper bits of a vector.
11719 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11720                                      SelectionDAG &DAG) {
11721   if (!Subtarget->hasAVX())
11722     return SDValue();
11723
11724   SDLoc dl(Op);
11725   SDValue Vec = Op.getOperand(0);
11726   SDValue SubVec = Op.getOperand(1);
11727   SDValue Idx = Op.getOperand(2);
11728
11729   if (!isa<ConstantSDNode>(Idx))
11730     return SDValue();
11731
11732   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11733   MVT OpVT = Op.getSimpleValueType();
11734   MVT SubVecVT = SubVec.getSimpleValueType();
11735
11736   // Fold two 16-byte subvector loads into one 32-byte load:
11737   // (insert_subvector (insert_subvector undef, (load addr), 0),
11738   //                   (load addr + 16), Elts/2)
11739   // --> load32 addr
11740   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11741       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11742       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11743     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11744     if (Idx2 && Idx2->getZExtValue() == 0) {
11745       SDValue SubVec2 = Vec.getOperand(1);
11746       // If needed, look through a bitcast to get to the load.
11747       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11748         SubVec2 = SubVec2.getOperand(0);
11749
11750       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11751         bool Fast;
11752         unsigned Alignment = FirstLd->getAlignment();
11753         unsigned AS = FirstLd->getAddressSpace();
11754         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11755         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11756                                     OpVT, AS, Alignment, &Fast) && Fast) {
11757           SDValue Ops[] = { SubVec2, SubVec };
11758           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11759             return Ld;
11760         }
11761       }
11762     }
11763   }
11764
11765   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11766       SubVecVT.is128BitVector())
11767     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11768
11769   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11770     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11771
11772   if (OpVT.getVectorElementType() == MVT::i1) {
11773     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11774       return Op;
11775     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11776     SDValue Undef = DAG.getUNDEF(OpVT);
11777     unsigned NumElems = OpVT.getVectorNumElements();
11778     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11779
11780     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11781       // Zero upper bits of the Vec
11782       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11783       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11784
11785       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11786                                  SubVec, ZeroIdx);
11787       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11788       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11789     }
11790     if (IdxVal == 0) {
11791       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11792                                  SubVec, ZeroIdx);
11793       // Zero upper bits of the Vec2
11794       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11795       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11796       // Zero lower bits of the Vec
11797       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11798       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11799       // Merge them together
11800       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11801     }
11802   }
11803   return SDValue();
11804 }
11805
11806 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11807 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11808 // one of the above mentioned nodes. It has to be wrapped because otherwise
11809 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11810 // be used to form addressing mode. These wrapped nodes will be selected
11811 // into MOV32ri.
11812 SDValue
11813 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11814   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11815
11816   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11817   // global base reg.
11818   unsigned char OpFlag = 0;
11819   unsigned WrapperKind = X86ISD::Wrapper;
11820   CodeModel::Model M = DAG.getTarget().getCodeModel();
11821
11822   if (Subtarget->isPICStyleRIPRel() &&
11823       (M == CodeModel::Small || M == CodeModel::Kernel))
11824     WrapperKind = X86ISD::WrapperRIP;
11825   else if (Subtarget->isPICStyleGOT())
11826     OpFlag = X86II::MO_GOTOFF;
11827   else if (Subtarget->isPICStyleStubPIC())
11828     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11829
11830   auto PtrVT = getPointerTy(DAG.getDataLayout());
11831   SDValue Result = DAG.getTargetConstantPool(
11832       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11833   SDLoc DL(CP);
11834   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11835   // With PIC, the address is actually $g + Offset.
11836   if (OpFlag) {
11837     Result =
11838         DAG.getNode(ISD::ADD, DL, PtrVT,
11839                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11840   }
11841
11842   return Result;
11843 }
11844
11845 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11846   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11847
11848   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11849   // global base reg.
11850   unsigned char OpFlag = 0;
11851   unsigned WrapperKind = X86ISD::Wrapper;
11852   CodeModel::Model M = DAG.getTarget().getCodeModel();
11853
11854   if (Subtarget->isPICStyleRIPRel() &&
11855       (M == CodeModel::Small || M == CodeModel::Kernel))
11856     WrapperKind = X86ISD::WrapperRIP;
11857   else if (Subtarget->isPICStyleGOT())
11858     OpFlag = X86II::MO_GOTOFF;
11859   else if (Subtarget->isPICStyleStubPIC())
11860     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11861
11862   auto PtrVT = getPointerTy(DAG.getDataLayout());
11863   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11864   SDLoc DL(JT);
11865   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11866
11867   // With PIC, the address is actually $g + Offset.
11868   if (OpFlag)
11869     Result =
11870         DAG.getNode(ISD::ADD, DL, PtrVT,
11871                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11872
11873   return Result;
11874 }
11875
11876 SDValue
11877 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11878   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11879
11880   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11881   // global base reg.
11882   unsigned char OpFlag = 0;
11883   unsigned WrapperKind = X86ISD::Wrapper;
11884   CodeModel::Model M = DAG.getTarget().getCodeModel();
11885
11886   if (Subtarget->isPICStyleRIPRel() &&
11887       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11888     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11889       OpFlag = X86II::MO_GOTPCREL;
11890     WrapperKind = X86ISD::WrapperRIP;
11891   } else if (Subtarget->isPICStyleGOT()) {
11892     OpFlag = X86II::MO_GOT;
11893   } else if (Subtarget->isPICStyleStubPIC()) {
11894     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11895   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11896     OpFlag = X86II::MO_DARWIN_NONLAZY;
11897   }
11898
11899   auto PtrVT = getPointerTy(DAG.getDataLayout());
11900   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11901
11902   SDLoc DL(Op);
11903   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11904
11905   // With PIC, the address is actually $g + Offset.
11906   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11907       !Subtarget->is64Bit()) {
11908     Result =
11909         DAG.getNode(ISD::ADD, DL, PtrVT,
11910                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11911   }
11912
11913   // For symbols that require a load from a stub to get the address, emit the
11914   // load.
11915   if (isGlobalStubReference(OpFlag))
11916     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11917                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11918                          false, false, false, 0);
11919
11920   return Result;
11921 }
11922
11923 SDValue
11924 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11925   // Create the TargetBlockAddressAddress node.
11926   unsigned char OpFlags =
11927     Subtarget->ClassifyBlockAddressReference();
11928   CodeModel::Model M = DAG.getTarget().getCodeModel();
11929   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11930   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11931   SDLoc dl(Op);
11932   auto PtrVT = getPointerTy(DAG.getDataLayout());
11933   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11934
11935   if (Subtarget->isPICStyleRIPRel() &&
11936       (M == CodeModel::Small || M == CodeModel::Kernel))
11937     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11938   else
11939     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11940
11941   // With PIC, the address is actually $g + Offset.
11942   if (isGlobalRelativeToPICBase(OpFlags)) {
11943     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11944                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11945   }
11946
11947   return Result;
11948 }
11949
11950 SDValue
11951 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11952                                       int64_t Offset, SelectionDAG &DAG) const {
11953   // Create the TargetGlobalAddress node, folding in the constant
11954   // offset if it is legal.
11955   unsigned char OpFlags =
11956       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11957   CodeModel::Model M = DAG.getTarget().getCodeModel();
11958   auto PtrVT = getPointerTy(DAG.getDataLayout());
11959   SDValue Result;
11960   if (OpFlags == X86II::MO_NO_FLAG &&
11961       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11962     // A direct static reference to a global.
11963     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11964     Offset = 0;
11965   } else {
11966     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11967   }
11968
11969   if (Subtarget->isPICStyleRIPRel() &&
11970       (M == CodeModel::Small || M == CodeModel::Kernel))
11971     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11972   else
11973     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11974
11975   // With PIC, the address is actually $g + Offset.
11976   if (isGlobalRelativeToPICBase(OpFlags)) {
11977     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11978                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11979   }
11980
11981   // For globals that require a load from a stub to get the address, emit the
11982   // load.
11983   if (isGlobalStubReference(OpFlags))
11984     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11985                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11986                          false, false, false, 0);
11987
11988   // If there was a non-zero offset that we didn't fold, create an explicit
11989   // addition for it.
11990   if (Offset != 0)
11991     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11992                          DAG.getConstant(Offset, dl, PtrVT));
11993
11994   return Result;
11995 }
11996
11997 SDValue
11998 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11999   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12000   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12001   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12002 }
12003
12004 static SDValue
12005 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12006            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12007            unsigned char OperandFlags, bool LocalDynamic = false) {
12008   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12009   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12010   SDLoc dl(GA);
12011   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12012                                            GA->getValueType(0),
12013                                            GA->getOffset(),
12014                                            OperandFlags);
12015
12016   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12017                                            : X86ISD::TLSADDR;
12018
12019   if (InFlag) {
12020     SDValue Ops[] = { Chain,  TGA, *InFlag };
12021     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12022   } else {
12023     SDValue Ops[]  = { Chain, TGA };
12024     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12025   }
12026
12027   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12028   MFI->setAdjustsStack(true);
12029   MFI->setHasCalls(true);
12030
12031   SDValue Flag = Chain.getValue(1);
12032   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12033 }
12034
12035 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12036 static SDValue
12037 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12038                                 const EVT PtrVT) {
12039   SDValue InFlag;
12040   SDLoc dl(GA);  // ? function entry point might be better
12041   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12042                                    DAG.getNode(X86ISD::GlobalBaseReg,
12043                                                SDLoc(), PtrVT), InFlag);
12044   InFlag = Chain.getValue(1);
12045
12046   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12047 }
12048
12049 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12050 static SDValue
12051 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12052                                 const EVT PtrVT) {
12053   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12054                     X86::RAX, X86II::MO_TLSGD);
12055 }
12056
12057 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12058                                            SelectionDAG &DAG,
12059                                            const EVT PtrVT,
12060                                            bool is64Bit) {
12061   SDLoc dl(GA);
12062
12063   // Get the start address of the TLS block for this module.
12064   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12065       .getInfo<X86MachineFunctionInfo>();
12066   MFI->incNumLocalDynamicTLSAccesses();
12067
12068   SDValue Base;
12069   if (is64Bit) {
12070     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12071                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12072   } else {
12073     SDValue InFlag;
12074     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12075         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12076     InFlag = Chain.getValue(1);
12077     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12078                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12079   }
12080
12081   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12082   // of Base.
12083
12084   // Build x@dtpoff.
12085   unsigned char OperandFlags = X86II::MO_DTPOFF;
12086   unsigned WrapperKind = X86ISD::Wrapper;
12087   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12088                                            GA->getValueType(0),
12089                                            GA->getOffset(), OperandFlags);
12090   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12091
12092   // Add x@dtpoff with the base.
12093   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12094 }
12095
12096 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12097 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12098                                    const EVT PtrVT, TLSModel::Model model,
12099                                    bool is64Bit, bool isPIC) {
12100   SDLoc dl(GA);
12101
12102   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12103   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12104                                                          is64Bit ? 257 : 256));
12105
12106   SDValue ThreadPointer =
12107       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12108                   MachinePointerInfo(Ptr), false, false, false, 0);
12109
12110   unsigned char OperandFlags = 0;
12111   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12112   // initialexec.
12113   unsigned WrapperKind = X86ISD::Wrapper;
12114   if (model == TLSModel::LocalExec) {
12115     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12116   } else if (model == TLSModel::InitialExec) {
12117     if (is64Bit) {
12118       OperandFlags = X86II::MO_GOTTPOFF;
12119       WrapperKind = X86ISD::WrapperRIP;
12120     } else {
12121       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12122     }
12123   } else {
12124     llvm_unreachable("Unexpected model");
12125   }
12126
12127   // emit "addl x@ntpoff,%eax" (local exec)
12128   // or "addl x@indntpoff,%eax" (initial exec)
12129   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12130   SDValue TGA =
12131       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12132                                  GA->getOffset(), OperandFlags);
12133   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12134
12135   if (model == TLSModel::InitialExec) {
12136     if (isPIC && !is64Bit) {
12137       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12138                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12139                            Offset);
12140     }
12141
12142     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12143                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12144                          false, false, false, 0);
12145   }
12146
12147   // The address of the thread local variable is the add of the thread
12148   // pointer with the offset of the variable.
12149   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12150 }
12151
12152 SDValue
12153 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12154
12155   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12156   const GlobalValue *GV = GA->getGlobal();
12157   auto PtrVT = getPointerTy(DAG.getDataLayout());
12158
12159   if (Subtarget->isTargetELF()) {
12160     if (DAG.getTarget().Options.EmulatedTLS)
12161       return LowerToTLSEmulatedModel(GA, DAG);
12162     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12163     switch (model) {
12164       case TLSModel::GeneralDynamic:
12165         if (Subtarget->is64Bit())
12166           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12167         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12168       case TLSModel::LocalDynamic:
12169         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12170                                            Subtarget->is64Bit());
12171       case TLSModel::InitialExec:
12172       case TLSModel::LocalExec:
12173         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12174                                    DAG.getTarget().getRelocationModel() ==
12175                                        Reloc::PIC_);
12176     }
12177     llvm_unreachable("Unknown TLS model.");
12178   }
12179
12180   if (Subtarget->isTargetDarwin()) {
12181     // Darwin only has one model of TLS.  Lower to that.
12182     unsigned char OpFlag = 0;
12183     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12184                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12185
12186     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12187     // global base reg.
12188     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12189                  !Subtarget->is64Bit();
12190     if (PIC32)
12191       OpFlag = X86II::MO_TLVP_PIC_BASE;
12192     else
12193       OpFlag = X86II::MO_TLVP;
12194     SDLoc DL(Op);
12195     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12196                                                 GA->getValueType(0),
12197                                                 GA->getOffset(), OpFlag);
12198     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12199
12200     // With PIC32, the address is actually $g + Offset.
12201     if (PIC32)
12202       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12203                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12204                            Offset);
12205
12206     // Lowering the machine isd will make sure everything is in the right
12207     // location.
12208     SDValue Chain = DAG.getEntryNode();
12209     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12210     SDValue Args[] = { Chain, Offset };
12211     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12212
12213     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12214     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12215     MFI->setAdjustsStack(true);
12216
12217     // And our return value (tls address) is in the standard call return value
12218     // location.
12219     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12220     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12221   }
12222
12223   if (Subtarget->isTargetKnownWindowsMSVC() ||
12224       Subtarget->isTargetWindowsGNU()) {
12225     // Just use the implicit TLS architecture
12226     // Need to generate someting similar to:
12227     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12228     //                                  ; from TEB
12229     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12230     //   mov     rcx, qword [rdx+rcx*8]
12231     //   mov     eax, .tls$:tlsvar
12232     //   [rax+rcx] contains the address
12233     // Windows 64bit: gs:0x58
12234     // Windows 32bit: fs:__tls_array
12235
12236     SDLoc dl(GA);
12237     SDValue Chain = DAG.getEntryNode();
12238
12239     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12240     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12241     // use its literal value of 0x2C.
12242     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12243                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12244                                                              256)
12245                                         : Type::getInt32PtrTy(*DAG.getContext(),
12246                                                               257));
12247
12248     SDValue TlsArray = Subtarget->is64Bit()
12249                            ? DAG.getIntPtrConstant(0x58, dl)
12250                            : (Subtarget->isTargetWindowsGNU()
12251                                   ? DAG.getIntPtrConstant(0x2C, dl)
12252                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12253
12254     SDValue ThreadPointer =
12255         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12256                     false, false, 0);
12257
12258     SDValue res;
12259     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12260       res = ThreadPointer;
12261     } else {
12262       // Load the _tls_index variable
12263       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12264       if (Subtarget->is64Bit())
12265         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12266                              MachinePointerInfo(), MVT::i32, false, false,
12267                              false, 0);
12268       else
12269         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12270                           false, false, 0);
12271
12272       auto &DL = DAG.getDataLayout();
12273       SDValue Scale =
12274           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12275       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12276
12277       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12278     }
12279
12280     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12281                       false, 0);
12282
12283     // Get the offset of start of .tls section
12284     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12285                                              GA->getValueType(0),
12286                                              GA->getOffset(), X86II::MO_SECREL);
12287     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12288
12289     // The address of the thread local variable is the add of the thread
12290     // pointer with the offset of the variable.
12291     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12292   }
12293
12294   llvm_unreachable("TLS not implemented for this target.");
12295 }
12296
12297 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12298 /// and take a 2 x i32 value to shift plus a shift amount.
12299 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12300   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12301   MVT VT = Op.getSimpleValueType();
12302   unsigned VTBits = VT.getSizeInBits();
12303   SDLoc dl(Op);
12304   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12305   SDValue ShOpLo = Op.getOperand(0);
12306   SDValue ShOpHi = Op.getOperand(1);
12307   SDValue ShAmt  = Op.getOperand(2);
12308   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12309   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12310   // during isel.
12311   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12312                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12313   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12314                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12315                        : DAG.getConstant(0, dl, VT);
12316
12317   SDValue Tmp2, Tmp3;
12318   if (Op.getOpcode() == ISD::SHL_PARTS) {
12319     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12320     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12321   } else {
12322     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12323     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12324   }
12325
12326   // If the shift amount is larger or equal than the width of a part we can't
12327   // rely on the results of shld/shrd. Insert a test and select the appropriate
12328   // values for large shift amounts.
12329   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12330                                 DAG.getConstant(VTBits, dl, MVT::i8));
12331   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12332                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12333
12334   SDValue Hi, Lo;
12335   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12336   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12337   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12338
12339   if (Op.getOpcode() == ISD::SHL_PARTS) {
12340     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12341     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12342   } else {
12343     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12344     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12345   }
12346
12347   SDValue Ops[2] = { Lo, Hi };
12348   return DAG.getMergeValues(Ops, dl);
12349 }
12350
12351 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12352                                            SelectionDAG &DAG) const {
12353   SDValue Src = Op.getOperand(0);
12354   MVT SrcVT = Src.getSimpleValueType();
12355   MVT VT = Op.getSimpleValueType();
12356   SDLoc dl(Op);
12357
12358   if (SrcVT.isVector()) {
12359     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12360       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12361                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12362                          DAG.getUNDEF(SrcVT)));
12363     }
12364     if (SrcVT.getVectorElementType() == MVT::i1) {
12365       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12366       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12367                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12368     }
12369     return SDValue();
12370   }
12371
12372   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12373          "Unknown SINT_TO_FP to lower!");
12374
12375   // These are really Legal; return the operand so the caller accepts it as
12376   // Legal.
12377   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12378     return Op;
12379   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12380       Subtarget->is64Bit()) {
12381     return Op;
12382   }
12383
12384   unsigned Size = SrcVT.getSizeInBits()/8;
12385   MachineFunction &MF = DAG.getMachineFunction();
12386   auto PtrVT = getPointerTy(MF.getDataLayout());
12387   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12388   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12389   SDValue Chain = DAG.getStore(
12390       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12391       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12392       false, 0);
12393   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12394 }
12395
12396 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12397                                      SDValue StackSlot,
12398                                      SelectionDAG &DAG) const {
12399   // Build the FILD
12400   SDLoc DL(Op);
12401   SDVTList Tys;
12402   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12403   if (useSSE)
12404     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12405   else
12406     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12407
12408   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12409
12410   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12411   MachineMemOperand *MMO;
12412   if (FI) {
12413     int SSFI = FI->getIndex();
12414     MMO = DAG.getMachineFunction().getMachineMemOperand(
12415         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12416         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12417   } else {
12418     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12419     StackSlot = StackSlot.getOperand(1);
12420   }
12421   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12422   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12423                                            X86ISD::FILD, DL,
12424                                            Tys, Ops, SrcVT, MMO);
12425
12426   if (useSSE) {
12427     Chain = Result.getValue(1);
12428     SDValue InFlag = Result.getValue(2);
12429
12430     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12431     // shouldn't be necessary except that RFP cannot be live across
12432     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12433     MachineFunction &MF = DAG.getMachineFunction();
12434     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12435     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12436     auto PtrVT = getPointerTy(MF.getDataLayout());
12437     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12438     Tys = DAG.getVTList(MVT::Other);
12439     SDValue Ops[] = {
12440       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12441     };
12442     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12443         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12444         MachineMemOperand::MOStore, SSFISize, SSFISize);
12445
12446     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12447                                     Ops, Op.getValueType(), MMO);
12448     Result = DAG.getLoad(
12449         Op.getValueType(), DL, Chain, StackSlot,
12450         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12451         false, false, false, 0);
12452   }
12453
12454   return Result;
12455 }
12456
12457 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12458 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12459                                                SelectionDAG &DAG) const {
12460   // This algorithm is not obvious. Here it is what we're trying to output:
12461   /*
12462      movq       %rax,  %xmm0
12463      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12464      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12465      #ifdef __SSE3__
12466        haddpd   %xmm0, %xmm0
12467      #else
12468        pshufd   $0x4e, %xmm0, %xmm1
12469        addpd    %xmm1, %xmm0
12470      #endif
12471   */
12472
12473   SDLoc dl(Op);
12474   LLVMContext *Context = DAG.getContext();
12475
12476   // Build some magic constants.
12477   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12478   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12479   auto PtrVT = getPointerTy(DAG.getDataLayout());
12480   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12481
12482   SmallVector<Constant*,2> CV1;
12483   CV1.push_back(
12484     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12485                                       APInt(64, 0x4330000000000000ULL))));
12486   CV1.push_back(
12487     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12488                                       APInt(64, 0x4530000000000000ULL))));
12489   Constant *C1 = ConstantVector::get(CV1);
12490   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12491
12492   // Load the 64-bit value into an XMM register.
12493   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12494                             Op.getOperand(0));
12495   SDValue CLod0 =
12496       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12497                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12498                   false, false, false, 16);
12499   SDValue Unpck1 =
12500       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12501
12502   SDValue CLod1 =
12503       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12504                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12505                   false, false, false, 16);
12506   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12507   // TODO: Are there any fast-math-flags to propagate here?
12508   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12509   SDValue Result;
12510
12511   if (Subtarget->hasSSE3()) {
12512     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12513     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12514   } else {
12515     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12516     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12517                                            S2F, 0x4E, DAG);
12518     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12519                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12520   }
12521
12522   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12523                      DAG.getIntPtrConstant(0, dl));
12524 }
12525
12526 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12527 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12528                                                SelectionDAG &DAG) const {
12529   SDLoc dl(Op);
12530   // FP constant to bias correct the final result.
12531   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12532                                    MVT::f64);
12533
12534   // Load the 32-bit value into an XMM register.
12535   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12536                              Op.getOperand(0));
12537
12538   // Zero out the upper parts of the register.
12539   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12540
12541   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12542                      DAG.getBitcast(MVT::v2f64, Load),
12543                      DAG.getIntPtrConstant(0, dl));
12544
12545   // Or the load with the bias.
12546   SDValue Or = DAG.getNode(
12547       ISD::OR, dl, MVT::v2i64,
12548       DAG.getBitcast(MVT::v2i64,
12549                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12550       DAG.getBitcast(MVT::v2i64,
12551                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12552   Or =
12553       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12554                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12555
12556   // Subtract the bias.
12557   // TODO: Are there any fast-math-flags to propagate here?
12558   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12559
12560   // Handle final rounding.
12561   MVT DestVT = Op.getSimpleValueType();
12562
12563   if (DestVT.bitsLT(MVT::f64))
12564     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12565                        DAG.getIntPtrConstant(0, dl));
12566   if (DestVT.bitsGT(MVT::f64))
12567     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12568
12569   // Handle final rounding.
12570   return Sub;
12571 }
12572
12573 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12574                                      const X86Subtarget &Subtarget) {
12575   // The algorithm is the following:
12576   // #ifdef __SSE4_1__
12577   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12578   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12579   //                                 (uint4) 0x53000000, 0xaa);
12580   // #else
12581   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12582   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12583   // #endif
12584   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12585   //     return (float4) lo + fhi;
12586
12587   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12588   // reassociate the two FADDs, and if we do that, the algorithm fails
12589   // spectacularly (PR24512).
12590   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12591   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12592   // there's also the MachineCombiner reassociations happening on Machine IR.
12593   if (DAG.getTarget().Options.UnsafeFPMath)
12594     return SDValue();
12595
12596   SDLoc DL(Op);
12597   SDValue V = Op->getOperand(0);
12598   MVT VecIntVT = V.getSimpleValueType();
12599   bool Is128 = VecIntVT == MVT::v4i32;
12600   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12601   // If we convert to something else than the supported type, e.g., to v4f64,
12602   // abort early.
12603   if (VecFloatVT != Op->getSimpleValueType(0))
12604     return SDValue();
12605
12606   unsigned NumElts = VecIntVT.getVectorNumElements();
12607   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12608          "Unsupported custom type");
12609   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12610
12611   // In the #idef/#else code, we have in common:
12612   // - The vector of constants:
12613   // -- 0x4b000000
12614   // -- 0x53000000
12615   // - A shift:
12616   // -- v >> 16
12617
12618   // Create the splat vector for 0x4b000000.
12619   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12620   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12621                            CstLow, CstLow, CstLow, CstLow};
12622   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12623                                   makeArrayRef(&CstLowArray[0], NumElts));
12624   // Create the splat vector for 0x53000000.
12625   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12626   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12627                             CstHigh, CstHigh, CstHigh, CstHigh};
12628   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12629                                    makeArrayRef(&CstHighArray[0], NumElts));
12630
12631   // Create the right shift.
12632   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12633   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12634                              CstShift, CstShift, CstShift, CstShift};
12635   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12636                                     makeArrayRef(&CstShiftArray[0], NumElts));
12637   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12638
12639   SDValue Low, High;
12640   if (Subtarget.hasSSE41()) {
12641     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12642     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12643     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12644     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12645     // Low will be bitcasted right away, so do not bother bitcasting back to its
12646     // original type.
12647     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12648                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12649     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12650     //                                 (uint4) 0x53000000, 0xaa);
12651     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12652     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12653     // High will be bitcasted right away, so do not bother bitcasting back to
12654     // its original type.
12655     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12656                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12657   } else {
12658     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12659     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12660                                      CstMask, CstMask, CstMask);
12661     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12662     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12663     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12664
12665     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12666     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12667   }
12668
12669   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12670   SDValue CstFAdd = DAG.getConstantFP(
12671       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12672   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12673                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12674   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12675                                    makeArrayRef(&CstFAddArray[0], NumElts));
12676
12677   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12678   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12679   // TODO: Are there any fast-math-flags to propagate here?
12680   SDValue FHigh =
12681       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12682   //     return (float4) lo + fhi;
12683   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12684   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12685 }
12686
12687 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12688                                                SelectionDAG &DAG) const {
12689   SDValue N0 = Op.getOperand(0);
12690   MVT SVT = N0.getSimpleValueType();
12691   SDLoc dl(Op);
12692
12693   switch (SVT.SimpleTy) {
12694   default:
12695     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12696   case MVT::v4i8:
12697   case MVT::v4i16:
12698   case MVT::v8i8:
12699   case MVT::v8i16: {
12700     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12701     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12702                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12703   }
12704   case MVT::v4i32:
12705   case MVT::v8i32:
12706     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12707   case MVT::v16i8:
12708   case MVT::v16i16:
12709     assert(Subtarget->hasAVX512());
12710     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12711                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12712   }
12713 }
12714
12715 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12716                                            SelectionDAG &DAG) const {
12717   SDValue N0 = Op.getOperand(0);
12718   SDLoc dl(Op);
12719   auto PtrVT = getPointerTy(DAG.getDataLayout());
12720
12721   if (Op.getSimpleValueType().isVector())
12722     return lowerUINT_TO_FP_vec(Op, DAG);
12723
12724   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12725   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12726   // the optimization here.
12727   if (DAG.SignBitIsZero(N0))
12728     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12729
12730   MVT SrcVT = N0.getSimpleValueType();
12731   MVT DstVT = Op.getSimpleValueType();
12732
12733   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12734       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12735     // Conversions from unsigned i32 to f32/f64 are legal,
12736     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12737     return Op;
12738   }
12739
12740   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12741     return LowerUINT_TO_FP_i64(Op, DAG);
12742   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12743     return LowerUINT_TO_FP_i32(Op, DAG);
12744   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12745     return SDValue();
12746
12747   // Make a 64-bit buffer, and use it to build an FILD.
12748   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12749   if (SrcVT == MVT::i32) {
12750     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12751     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12752     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12753                                   StackSlot, MachinePointerInfo(),
12754                                   false, false, 0);
12755     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12756                                   OffsetSlot, MachinePointerInfo(),
12757                                   false, false, 0);
12758     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12759     return Fild;
12760   }
12761
12762   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12763   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12764                                StackSlot, MachinePointerInfo(),
12765                                false, false, 0);
12766   // For i64 source, we need to add the appropriate power of 2 if the input
12767   // was negative.  This is the same as the optimization in
12768   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12769   // we must be careful to do the computation in x87 extended precision, not
12770   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12771   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12772   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12773       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12774       MachineMemOperand::MOLoad, 8, 8);
12775
12776   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12777   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12778   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12779                                          MVT::i64, MMO);
12780
12781   APInt FF(32, 0x5F800000ULL);
12782
12783   // Check whether the sign bit is set.
12784   SDValue SignSet = DAG.getSetCC(
12785       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12786       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12787
12788   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12789   SDValue FudgePtr = DAG.getConstantPool(
12790       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12791
12792   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12793   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12794   SDValue Four = DAG.getIntPtrConstant(4, dl);
12795   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12796                                Zero, Four);
12797   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12798
12799   // Load the value out, extending it from f32 to f80.
12800   // FIXME: Avoid the extend by constructing the right constant pool?
12801   SDValue Fudge = DAG.getExtLoad(
12802       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12803       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12804       false, false, false, 4);
12805   // Extend everything to 80 bits to force it to be done on x87.
12806   // TODO: Are there any fast-math-flags to propagate here?
12807   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12808   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12809                      DAG.getIntPtrConstant(0, dl));
12810 }
12811
12812 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12813 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12814 // just return an <SDValue(), SDValue()> pair.
12815 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12816 // to i16, i32 or i64, and we lower it to a legal sequence.
12817 // If lowered to the final integer result we return a <result, SDValue()> pair.
12818 // Otherwise we lower it to a sequence ending with a FIST, return a
12819 // <FIST, StackSlot> pair, and the caller is responsible for loading
12820 // the final integer result from StackSlot.
12821 std::pair<SDValue,SDValue>
12822 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12823                                    bool IsSigned, bool IsReplace) const {
12824   SDLoc DL(Op);
12825
12826   EVT DstTy = Op.getValueType();
12827   EVT TheVT = Op.getOperand(0).getValueType();
12828   auto PtrVT = getPointerTy(DAG.getDataLayout());
12829
12830   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12831     // f16 must be promoted before using the lowering in this routine.
12832     // fp128 does not use this lowering.
12833     return std::make_pair(SDValue(), SDValue());
12834   }
12835
12836   // If using FIST to compute an unsigned i64, we'll need some fixup
12837   // to handle values above the maximum signed i64.  A FIST is always
12838   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12839   bool UnsignedFixup = !IsSigned &&
12840                        DstTy == MVT::i64 &&
12841                        (!Subtarget->is64Bit() ||
12842                         !isScalarFPTypeInSSEReg(TheVT));
12843
12844   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12845     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12846     // The low 32 bits of the fist result will have the correct uint32 result.
12847     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12848     DstTy = MVT::i64;
12849   }
12850
12851   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12852          DstTy.getSimpleVT() >= MVT::i16 &&
12853          "Unknown FP_TO_INT to lower!");
12854
12855   // These are really Legal.
12856   if (DstTy == MVT::i32 &&
12857       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12858     return std::make_pair(SDValue(), SDValue());
12859   if (Subtarget->is64Bit() &&
12860       DstTy == MVT::i64 &&
12861       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12862     return std::make_pair(SDValue(), SDValue());
12863
12864   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12865   // stack slot.
12866   MachineFunction &MF = DAG.getMachineFunction();
12867   unsigned MemSize = DstTy.getSizeInBits()/8;
12868   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12869   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12870
12871   unsigned Opc;
12872   switch (DstTy.getSimpleVT().SimpleTy) {
12873   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12874   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12875   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12876   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12877   }
12878
12879   SDValue Chain = DAG.getEntryNode();
12880   SDValue Value = Op.getOperand(0);
12881   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12882
12883   if (UnsignedFixup) {
12884     //
12885     // Conversion to unsigned i64 is implemented with a select,
12886     // depending on whether the source value fits in the range
12887     // of a signed i64.  Let Thresh be the FP equivalent of
12888     // 0x8000000000000000ULL.
12889     //
12890     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12891     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12892     //  Fist-to-mem64 FistSrc
12893     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12894     //  to XOR'ing the high 32 bits with Adjust.
12895     //
12896     // Being a power of 2, Thresh is exactly representable in all FP formats.
12897     // For X87 we'd like to use the smallest FP type for this constant, but
12898     // for DAG type consistency we have to match the FP operand type.
12899
12900     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12901     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12902     bool LosesInfo = false;
12903     if (TheVT == MVT::f64)
12904       // The rounding mode is irrelevant as the conversion should be exact.
12905       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12906                               &LosesInfo);
12907     else if (TheVT == MVT::f80)
12908       Status = Thresh.convert(APFloat::x87DoubleExtended,
12909                               APFloat::rmNearestTiesToEven, &LosesInfo);
12910
12911     assert(Status == APFloat::opOK && !LosesInfo &&
12912            "FP conversion should have been exact");
12913
12914     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12915
12916     SDValue Cmp = DAG.getSetCC(DL,
12917                                getSetCCResultType(DAG.getDataLayout(),
12918                                                   *DAG.getContext(), TheVT),
12919                                Value, ThreshVal, ISD::SETLT);
12920     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12921                            DAG.getConstant(0, DL, MVT::i32),
12922                            DAG.getConstant(0x80000000, DL, MVT::i32));
12923     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12924     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12925                                               *DAG.getContext(), TheVT),
12926                        Value, ThreshVal, ISD::SETLT);
12927     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12928   }
12929
12930   // FIXME This causes a redundant load/store if the SSE-class value is already
12931   // in memory, such as if it is on the callstack.
12932   if (isScalarFPTypeInSSEReg(TheVT)) {
12933     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12934     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12935                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12936                          false, 0);
12937     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12938     SDValue Ops[] = {
12939       Chain, StackSlot, DAG.getValueType(TheVT)
12940     };
12941
12942     MachineMemOperand *MMO =
12943         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12944                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12945     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12946     Chain = Value.getValue(1);
12947     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12948     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12949   }
12950
12951   MachineMemOperand *MMO =
12952       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12953                               MachineMemOperand::MOStore, MemSize, MemSize);
12954
12955   if (UnsignedFixup) {
12956
12957     // Insert the FIST, load its result as two i32's,
12958     // and XOR the high i32 with Adjust.
12959
12960     SDValue FistOps[] = { Chain, Value, StackSlot };
12961     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12962                                            FistOps, DstTy, MMO);
12963
12964     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12965                                 MachinePointerInfo(),
12966                                 false, false, false, 0);
12967     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12968                                    DAG.getConstant(4, DL, PtrVT));
12969
12970     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12971                                  MachinePointerInfo(),
12972                                  false, false, false, 0);
12973     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12974
12975     if (Subtarget->is64Bit()) {
12976       // Join High32 and Low32 into a 64-bit result.
12977       // (High32 << 32) | Low32
12978       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12979       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12980       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12981                            DAG.getConstant(32, DL, MVT::i8));
12982       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12983       return std::make_pair(Result, SDValue());
12984     }
12985
12986     SDValue ResultOps[] = { Low32, High32 };
12987
12988     SDValue pair = IsReplace
12989       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12990       : DAG.getMergeValues(ResultOps, DL);
12991     return std::make_pair(pair, SDValue());
12992   } else {
12993     // Build the FP_TO_INT*_IN_MEM
12994     SDValue Ops[] = { Chain, Value, StackSlot };
12995     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12996                                            Ops, DstTy, MMO);
12997     return std::make_pair(FIST, StackSlot);
12998   }
12999 }
13000
13001 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13002                               const X86Subtarget *Subtarget) {
13003   MVT VT = Op->getSimpleValueType(0);
13004   SDValue In = Op->getOperand(0);
13005   MVT InVT = In.getSimpleValueType();
13006   SDLoc dl(Op);
13007
13008   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13009     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13010
13011   // Optimize vectors in AVX mode:
13012   //
13013   //   v8i16 -> v8i32
13014   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13015   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13016   //   Concat upper and lower parts.
13017   //
13018   //   v4i32 -> v4i64
13019   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13020   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13021   //   Concat upper and lower parts.
13022   //
13023
13024   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13025       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13026       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13027     return SDValue();
13028
13029   if (Subtarget->hasInt256())
13030     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13031
13032   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13033   SDValue Undef = DAG.getUNDEF(InVT);
13034   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13035   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13036   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13037
13038   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13039                              VT.getVectorNumElements()/2);
13040
13041   OpLo = DAG.getBitcast(HVT, OpLo);
13042   OpHi = DAG.getBitcast(HVT, OpHi);
13043
13044   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13045 }
13046
13047 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13048                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13049   MVT VT = Op->getSimpleValueType(0);
13050   SDValue In = Op->getOperand(0);
13051   MVT InVT = In.getSimpleValueType();
13052   SDLoc DL(Op);
13053   unsigned int NumElts = VT.getVectorNumElements();
13054   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13055     return SDValue();
13056
13057   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13058     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13059
13060   assert(InVT.getVectorElementType() == MVT::i1);
13061   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13062   SDValue One =
13063    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13064   SDValue Zero =
13065    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13066
13067   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13068   if (VT.is512BitVector())
13069     return V;
13070   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13071 }
13072
13073 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13074                                SelectionDAG &DAG) {
13075   if (Subtarget->hasFp256())
13076     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13077       return Res;
13078
13079   return SDValue();
13080 }
13081
13082 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13083                                 SelectionDAG &DAG) {
13084   SDLoc DL(Op);
13085   MVT VT = Op.getSimpleValueType();
13086   SDValue In = Op.getOperand(0);
13087   MVT SVT = In.getSimpleValueType();
13088
13089   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13090     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13091
13092   if (Subtarget->hasFp256())
13093     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13094       return Res;
13095
13096   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13097          VT.getVectorNumElements() != SVT.getVectorNumElements());
13098   return SDValue();
13099 }
13100
13101 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13102   SDLoc DL(Op);
13103   MVT VT = Op.getSimpleValueType();
13104   SDValue In = Op.getOperand(0);
13105   MVT InVT = In.getSimpleValueType();
13106
13107   if (VT == MVT::i1) {
13108     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13109            "Invalid scalar TRUNCATE operation");
13110     if (InVT.getSizeInBits() >= 32)
13111       return SDValue();
13112     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13113     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13114   }
13115   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13116          "Invalid TRUNCATE operation");
13117
13118   // move vector to mask - truncate solution for SKX
13119   if (VT.getVectorElementType() == MVT::i1) {
13120     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13121         Subtarget->hasBWI())
13122       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13123     if ((InVT.is256BitVector() || InVT.is128BitVector())
13124         && InVT.getScalarSizeInBits() <= 16 &&
13125         Subtarget->hasBWI() && Subtarget->hasVLX())
13126       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13127     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13128         Subtarget->hasDQI())
13129       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13130     if ((InVT.is256BitVector() || InVT.is128BitVector())
13131         && InVT.getScalarSizeInBits() >= 32 &&
13132         Subtarget->hasDQI() && Subtarget->hasVLX())
13133       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13134   }
13135
13136   if (VT.getVectorElementType() == MVT::i1) {
13137     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13138     unsigned NumElts = InVT.getVectorNumElements();
13139     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13140     if (InVT.getSizeInBits() < 512) {
13141       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13142       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13143       InVT = ExtVT;
13144     }
13145
13146     SDValue OneV =
13147      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13148     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13149     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13150   }
13151
13152   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13153   if (Subtarget->hasAVX512()) {
13154     // word to byte only under BWI
13155     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13156       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13157                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13158     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13159   }
13160   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13161     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13162     if (Subtarget->hasInt256()) {
13163       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13164       In = DAG.getBitcast(MVT::v8i32, In);
13165       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13166                                 ShufMask);
13167       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13168                          DAG.getIntPtrConstant(0, DL));
13169     }
13170
13171     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13172                                DAG.getIntPtrConstant(0, DL));
13173     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13174                                DAG.getIntPtrConstant(2, DL));
13175     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13176     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13177     static const int ShufMask[] = {0, 2, 4, 6};
13178     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13179   }
13180
13181   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13182     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13183     if (Subtarget->hasInt256()) {
13184       In = DAG.getBitcast(MVT::v32i8, In);
13185
13186       SmallVector<SDValue,32> pshufbMask;
13187       for (unsigned i = 0; i < 2; ++i) {
13188         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13189         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13190         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13191         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13192         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13193         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13194         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13195         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13196         for (unsigned j = 0; j < 8; ++j)
13197           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13198       }
13199       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13200       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13201       In = DAG.getBitcast(MVT::v4i64, In);
13202
13203       static const int ShufMask[] = {0,  2,  -1,  -1};
13204       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13205                                 &ShufMask[0]);
13206       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13207                        DAG.getIntPtrConstant(0, DL));
13208       return DAG.getBitcast(VT, In);
13209     }
13210
13211     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13212                                DAG.getIntPtrConstant(0, DL));
13213
13214     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13215                                DAG.getIntPtrConstant(4, DL));
13216
13217     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13218     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13219
13220     // The PSHUFB mask:
13221     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13222                                    -1, -1, -1, -1, -1, -1, -1, -1};
13223
13224     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13225     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13226     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13227
13228     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13229     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13230
13231     // The MOVLHPS Mask:
13232     static const int ShufMask2[] = {0, 1, 4, 5};
13233     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13234     return DAG.getBitcast(MVT::v8i16, res);
13235   }
13236
13237   // Handle truncation of V256 to V128 using shuffles.
13238   if (!VT.is128BitVector() || !InVT.is256BitVector())
13239     return SDValue();
13240
13241   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13242
13243   unsigned NumElems = VT.getVectorNumElements();
13244   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13245
13246   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13247   // Prepare truncation shuffle mask
13248   for (unsigned i = 0; i != NumElems; ++i)
13249     MaskVec[i] = i * 2;
13250   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13251                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13252   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13253                      DAG.getIntPtrConstant(0, DL));
13254 }
13255
13256 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13257                                            SelectionDAG &DAG) const {
13258   assert(!Op.getSimpleValueType().isVector());
13259
13260   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13261     /*IsSigned=*/ true, /*IsReplace=*/ false);
13262   SDValue FIST = Vals.first, StackSlot = Vals.second;
13263   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13264   if (!FIST.getNode())
13265     return Op;
13266
13267   if (StackSlot.getNode())
13268     // Load the result.
13269     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13270                        FIST, StackSlot, MachinePointerInfo(),
13271                        false, false, false, 0);
13272
13273   // The node is the result.
13274   return FIST;
13275 }
13276
13277 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13278                                            SelectionDAG &DAG) const {
13279   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13280     /*IsSigned=*/ false, /*IsReplace=*/ false);
13281   SDValue FIST = Vals.first, StackSlot = Vals.second;
13282   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13283   if (!FIST.getNode())
13284     return Op;
13285
13286   if (StackSlot.getNode())
13287     // Load the result.
13288     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13289                        FIST, StackSlot, MachinePointerInfo(),
13290                        false, false, false, 0);
13291
13292   // The node is the result.
13293   return FIST;
13294 }
13295
13296 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13297   SDLoc DL(Op);
13298   MVT VT = Op.getSimpleValueType();
13299   SDValue In = Op.getOperand(0);
13300   MVT SVT = In.getSimpleValueType();
13301
13302   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13303
13304   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13305                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13306                                  In, DAG.getUNDEF(SVT)));
13307 }
13308
13309 /// The only differences between FABS and FNEG are the mask and the logic op.
13310 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13311 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13312   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13313          "Wrong opcode for lowering FABS or FNEG.");
13314
13315   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13316
13317   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13318   // into an FNABS. We'll lower the FABS after that if it is still in use.
13319   if (IsFABS)
13320     for (SDNode *User : Op->uses())
13321       if (User->getOpcode() == ISD::FNEG)
13322         return Op;
13323
13324   SDLoc dl(Op);
13325   MVT VT = Op.getSimpleValueType();
13326
13327   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13328   // decide if we should generate a 16-byte constant mask when we only need 4 or
13329   // 8 bytes for the scalar case.
13330
13331   MVT LogicVT;
13332   MVT EltVT;
13333   unsigned NumElts;
13334
13335   if (VT.isVector()) {
13336     LogicVT = VT;
13337     EltVT = VT.getVectorElementType();
13338     NumElts = VT.getVectorNumElements();
13339   } else {
13340     // There are no scalar bitwise logical SSE/AVX instructions, so we
13341     // generate a 16-byte vector constant and logic op even for the scalar case.
13342     // Using a 16-byte mask allows folding the load of the mask with
13343     // the logic op, so it can save (~4 bytes) on code size.
13344     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13345     EltVT = VT;
13346     NumElts = (VT == MVT::f64) ? 2 : 4;
13347   }
13348
13349   unsigned EltBits = EltVT.getSizeInBits();
13350   LLVMContext *Context = DAG.getContext();
13351   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13352   APInt MaskElt =
13353     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13354   Constant *C = ConstantInt::get(*Context, MaskElt);
13355   C = ConstantVector::getSplat(NumElts, C);
13356   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13357   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13358   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13359   SDValue Mask =
13360       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13361                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13362                   false, false, false, Alignment);
13363
13364   SDValue Op0 = Op.getOperand(0);
13365   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13366   unsigned LogicOp =
13367     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13368   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13369
13370   if (VT.isVector())
13371     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13372
13373   // For the scalar case extend to a 128-bit vector, perform the logic op,
13374   // and extract the scalar result back out.
13375   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13376   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13377   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13378                      DAG.getIntPtrConstant(0, dl));
13379 }
13380
13381 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13382   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13383   LLVMContext *Context = DAG.getContext();
13384   SDValue Op0 = Op.getOperand(0);
13385   SDValue Op1 = Op.getOperand(1);
13386   SDLoc dl(Op);
13387   MVT VT = Op.getSimpleValueType();
13388   MVT SrcVT = Op1.getSimpleValueType();
13389
13390   // If second operand is smaller, extend it first.
13391   if (SrcVT.bitsLT(VT)) {
13392     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13393     SrcVT = VT;
13394   }
13395   // And if it is bigger, shrink it first.
13396   if (SrcVT.bitsGT(VT)) {
13397     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13398     SrcVT = VT;
13399   }
13400
13401   // At this point the operands and the result should have the same
13402   // type, and that won't be f80 since that is not custom lowered.
13403
13404   const fltSemantics &Sem =
13405       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13406   const unsigned SizeInBits = VT.getSizeInBits();
13407
13408   SmallVector<Constant *, 4> CV(
13409       VT == MVT::f64 ? 2 : 4,
13410       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13411
13412   // First, clear all bits but the sign bit from the second operand (sign).
13413   CV[0] = ConstantFP::get(*Context,
13414                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13415   Constant *C = ConstantVector::get(CV);
13416   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13417   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13418
13419   // Perform all logic operations as 16-byte vectors because there are no
13420   // scalar FP logic instructions in SSE. This allows load folding of the
13421   // constants into the logic instructions.
13422   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13423   SDValue Mask1 =
13424       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13425                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13426                   false, false, false, 16);
13427   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13428   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13429
13430   // Next, clear the sign bit from the first operand (magnitude).
13431   // If it's a constant, we can clear it here.
13432   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13433     APFloat APF = Op0CN->getValueAPF();
13434     // If the magnitude is a positive zero, the sign bit alone is enough.
13435     if (APF.isPosZero())
13436       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13437                          DAG.getIntPtrConstant(0, dl));
13438     APF.clearSign();
13439     CV[0] = ConstantFP::get(*Context, APF);
13440   } else {
13441     CV[0] = ConstantFP::get(
13442         *Context,
13443         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13444   }
13445   C = ConstantVector::get(CV);
13446   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13447   SDValue Val =
13448       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13449                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13450                   false, false, false, 16);
13451   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13452   if (!isa<ConstantFPSDNode>(Op0)) {
13453     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13454     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13455   }
13456   // OR the magnitude value with the sign bit.
13457   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13458   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13459                      DAG.getIntPtrConstant(0, dl));
13460 }
13461
13462 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13463   SDValue N0 = Op.getOperand(0);
13464   SDLoc dl(Op);
13465   MVT VT = Op.getSimpleValueType();
13466
13467   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13468   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13469                                   DAG.getConstant(1, dl, VT));
13470   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13471 }
13472
13473 // Check whether an OR'd tree is PTEST-able.
13474 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13475                                       SelectionDAG &DAG) {
13476   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13477
13478   if (!Subtarget->hasSSE41())
13479     return SDValue();
13480
13481   if (!Op->hasOneUse())
13482     return SDValue();
13483
13484   SDNode *N = Op.getNode();
13485   SDLoc DL(N);
13486
13487   SmallVector<SDValue, 8> Opnds;
13488   DenseMap<SDValue, unsigned> VecInMap;
13489   SmallVector<SDValue, 8> VecIns;
13490   EVT VT = MVT::Other;
13491
13492   // Recognize a special case where a vector is casted into wide integer to
13493   // test all 0s.
13494   Opnds.push_back(N->getOperand(0));
13495   Opnds.push_back(N->getOperand(1));
13496
13497   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13498     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13499     // BFS traverse all OR'd operands.
13500     if (I->getOpcode() == ISD::OR) {
13501       Opnds.push_back(I->getOperand(0));
13502       Opnds.push_back(I->getOperand(1));
13503       // Re-evaluate the number of nodes to be traversed.
13504       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13505       continue;
13506     }
13507
13508     // Quit if a non-EXTRACT_VECTOR_ELT
13509     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13510       return SDValue();
13511
13512     // Quit if without a constant index.
13513     SDValue Idx = I->getOperand(1);
13514     if (!isa<ConstantSDNode>(Idx))
13515       return SDValue();
13516
13517     SDValue ExtractedFromVec = I->getOperand(0);
13518     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13519     if (M == VecInMap.end()) {
13520       VT = ExtractedFromVec.getValueType();
13521       // Quit if not 128/256-bit vector.
13522       if (!VT.is128BitVector() && !VT.is256BitVector())
13523         return SDValue();
13524       // Quit if not the same type.
13525       if (VecInMap.begin() != VecInMap.end() &&
13526           VT != VecInMap.begin()->first.getValueType())
13527         return SDValue();
13528       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13529       VecIns.push_back(ExtractedFromVec);
13530     }
13531     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13532   }
13533
13534   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13535          "Not extracted from 128-/256-bit vector.");
13536
13537   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13538
13539   for (DenseMap<SDValue, unsigned>::const_iterator
13540         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13541     // Quit if not all elements are used.
13542     if (I->second != FullMask)
13543       return SDValue();
13544   }
13545
13546   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13547
13548   // Cast all vectors into TestVT for PTEST.
13549   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13550     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13551
13552   // If more than one full vectors are evaluated, OR them first before PTEST.
13553   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13554     // Each iteration will OR 2 nodes and append the result until there is only
13555     // 1 node left, i.e. the final OR'd value of all vectors.
13556     SDValue LHS = VecIns[Slot];
13557     SDValue RHS = VecIns[Slot + 1];
13558     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13559   }
13560
13561   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13562                      VecIns.back(), VecIns.back());
13563 }
13564
13565 /// \brief return true if \c Op has a use that doesn't just read flags.
13566 static bool hasNonFlagsUse(SDValue Op) {
13567   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13568        ++UI) {
13569     SDNode *User = *UI;
13570     unsigned UOpNo = UI.getOperandNo();
13571     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13572       // Look pass truncate.
13573       UOpNo = User->use_begin().getOperandNo();
13574       User = *User->use_begin();
13575     }
13576
13577     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13578         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13579       return true;
13580   }
13581   return false;
13582 }
13583
13584 /// Emit nodes that will be selected as "test Op0,Op0", or something
13585 /// equivalent.
13586 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13587                                     SelectionDAG &DAG) const {
13588   if (Op.getValueType() == MVT::i1) {
13589     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13590     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13591                        DAG.getConstant(0, dl, MVT::i8));
13592   }
13593   // CF and OF aren't always set the way we want. Determine which
13594   // of these we need.
13595   bool NeedCF = false;
13596   bool NeedOF = false;
13597   switch (X86CC) {
13598   default: break;
13599   case X86::COND_A: case X86::COND_AE:
13600   case X86::COND_B: case X86::COND_BE:
13601     NeedCF = true;
13602     break;
13603   case X86::COND_G: case X86::COND_GE:
13604   case X86::COND_L: case X86::COND_LE:
13605   case X86::COND_O: case X86::COND_NO: {
13606     // Check if we really need to set the
13607     // Overflow flag. If NoSignedWrap is present
13608     // that is not actually needed.
13609     switch (Op->getOpcode()) {
13610     case ISD::ADD:
13611     case ISD::SUB:
13612     case ISD::MUL:
13613     case ISD::SHL: {
13614       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13615       if (BinNode->Flags.hasNoSignedWrap())
13616         break;
13617     }
13618     default:
13619       NeedOF = true;
13620       break;
13621     }
13622     break;
13623   }
13624   }
13625   // See if we can use the EFLAGS value from the operand instead of
13626   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13627   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13628   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13629     // Emit a CMP with 0, which is the TEST pattern.
13630     //if (Op.getValueType() == MVT::i1)
13631     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13632     //                     DAG.getConstant(0, MVT::i1));
13633     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13634                        DAG.getConstant(0, dl, Op.getValueType()));
13635   }
13636   unsigned Opcode = 0;
13637   unsigned NumOperands = 0;
13638
13639   // Truncate operations may prevent the merge of the SETCC instruction
13640   // and the arithmetic instruction before it. Attempt to truncate the operands
13641   // of the arithmetic instruction and use a reduced bit-width instruction.
13642   bool NeedTruncation = false;
13643   SDValue ArithOp = Op;
13644   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13645     SDValue Arith = Op->getOperand(0);
13646     // Both the trunc and the arithmetic op need to have one user each.
13647     if (Arith->hasOneUse())
13648       switch (Arith.getOpcode()) {
13649         default: break;
13650         case ISD::ADD:
13651         case ISD::SUB:
13652         case ISD::AND:
13653         case ISD::OR:
13654         case ISD::XOR: {
13655           NeedTruncation = true;
13656           ArithOp = Arith;
13657         }
13658       }
13659   }
13660
13661   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13662   // which may be the result of a CAST.  We use the variable 'Op', which is the
13663   // non-casted variable when we check for possible users.
13664   switch (ArithOp.getOpcode()) {
13665   case ISD::ADD:
13666     // Due to an isel shortcoming, be conservative if this add is likely to be
13667     // selected as part of a load-modify-store instruction. When the root node
13668     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13669     // uses of other nodes in the match, such as the ADD in this case. This
13670     // leads to the ADD being left around and reselected, with the result being
13671     // two adds in the output.  Alas, even if none our users are stores, that
13672     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13673     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13674     // climbing the DAG back to the root, and it doesn't seem to be worth the
13675     // effort.
13676     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13677          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13678       if (UI->getOpcode() != ISD::CopyToReg &&
13679           UI->getOpcode() != ISD::SETCC &&
13680           UI->getOpcode() != ISD::STORE)
13681         goto default_case;
13682
13683     if (ConstantSDNode *C =
13684         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13685       // An add of one will be selected as an INC.
13686       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13687         Opcode = X86ISD::INC;
13688         NumOperands = 1;
13689         break;
13690       }
13691
13692       // An add of negative one (subtract of one) will be selected as a DEC.
13693       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13694         Opcode = X86ISD::DEC;
13695         NumOperands = 1;
13696         break;
13697       }
13698     }
13699
13700     // Otherwise use a regular EFLAGS-setting add.
13701     Opcode = X86ISD::ADD;
13702     NumOperands = 2;
13703     break;
13704   case ISD::SHL:
13705   case ISD::SRL:
13706     // If we have a constant logical shift that's only used in a comparison
13707     // against zero turn it into an equivalent AND. This allows turning it into
13708     // a TEST instruction later.
13709     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13710         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13711       EVT VT = Op.getValueType();
13712       unsigned BitWidth = VT.getSizeInBits();
13713       unsigned ShAmt = Op->getConstantOperandVal(1);
13714       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13715         break;
13716       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13717                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13718                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13719       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13720         break;
13721       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13722                                 DAG.getConstant(Mask, dl, VT));
13723       DAG.ReplaceAllUsesWith(Op, New);
13724       Op = New;
13725     }
13726     break;
13727
13728   case ISD::AND:
13729     // If the primary and result isn't used, don't bother using X86ISD::AND,
13730     // because a TEST instruction will be better.
13731     if (!hasNonFlagsUse(Op))
13732       break;
13733     // FALL THROUGH
13734   case ISD::SUB:
13735   case ISD::OR:
13736   case ISD::XOR:
13737     // Due to the ISEL shortcoming noted above, be conservative if this op is
13738     // likely to be selected as part of a load-modify-store instruction.
13739     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13740            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13741       if (UI->getOpcode() == ISD::STORE)
13742         goto default_case;
13743
13744     // Otherwise use a regular EFLAGS-setting instruction.
13745     switch (ArithOp.getOpcode()) {
13746     default: llvm_unreachable("unexpected operator!");
13747     case ISD::SUB: Opcode = X86ISD::SUB; break;
13748     case ISD::XOR: Opcode = X86ISD::XOR; break;
13749     case ISD::AND: Opcode = X86ISD::AND; break;
13750     case ISD::OR: {
13751       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13752         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13753         if (EFLAGS.getNode())
13754           return EFLAGS;
13755       }
13756       Opcode = X86ISD::OR;
13757       break;
13758     }
13759     }
13760
13761     NumOperands = 2;
13762     break;
13763   case X86ISD::ADD:
13764   case X86ISD::SUB:
13765   case X86ISD::INC:
13766   case X86ISD::DEC:
13767   case X86ISD::OR:
13768   case X86ISD::XOR:
13769   case X86ISD::AND:
13770     return SDValue(Op.getNode(), 1);
13771   default:
13772   default_case:
13773     break;
13774   }
13775
13776   // If we found that truncation is beneficial, perform the truncation and
13777   // update 'Op'.
13778   if (NeedTruncation) {
13779     EVT VT = Op.getValueType();
13780     SDValue WideVal = Op->getOperand(0);
13781     EVT WideVT = WideVal.getValueType();
13782     unsigned ConvertedOp = 0;
13783     // Use a target machine opcode to prevent further DAGCombine
13784     // optimizations that may separate the arithmetic operations
13785     // from the setcc node.
13786     switch (WideVal.getOpcode()) {
13787       default: break;
13788       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13789       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13790       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13791       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13792       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13793     }
13794
13795     if (ConvertedOp) {
13796       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13797       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13798         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13799         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13800         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13801       }
13802     }
13803   }
13804
13805   if (Opcode == 0)
13806     // Emit a CMP with 0, which is the TEST pattern.
13807     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13808                        DAG.getConstant(0, dl, Op.getValueType()));
13809
13810   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13811   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13812
13813   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13814   DAG.ReplaceAllUsesWith(Op, New);
13815   return SDValue(New.getNode(), 1);
13816 }
13817
13818 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13819 /// equivalent.
13820 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13821                                    SDLoc dl, SelectionDAG &DAG) const {
13822   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13823     if (C->getAPIntValue() == 0)
13824       return EmitTest(Op0, X86CC, dl, DAG);
13825
13826      assert(Op0.getValueType() != MVT::i1 &&
13827             "Unexpected comparison operation for MVT::i1 operands");
13828   }
13829
13830   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13831        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13832     // Do the comparison at i32 if it's smaller, besides the Atom case.
13833     // This avoids subregister aliasing issues. Keep the smaller reference
13834     // if we're optimizing for size, however, as that'll allow better folding
13835     // of memory operations.
13836     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13837         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13838         !Subtarget->isAtom()) {
13839       unsigned ExtendOp =
13840           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13841       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13842       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13843     }
13844     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13845     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13846     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13847                               Op0, Op1);
13848     return SDValue(Sub.getNode(), 1);
13849   }
13850   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13851 }
13852
13853 /// Convert a comparison if required by the subtarget.
13854 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13855                                                  SelectionDAG &DAG) const {
13856   // If the subtarget does not support the FUCOMI instruction, floating-point
13857   // comparisons have to be converted.
13858   if (Subtarget->hasCMov() ||
13859       Cmp.getOpcode() != X86ISD::CMP ||
13860       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13861       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13862     return Cmp;
13863
13864   // The instruction selector will select an FUCOM instruction instead of
13865   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13866   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13867   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13868   SDLoc dl(Cmp);
13869   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13870   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13871   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13872                             DAG.getConstant(8, dl, MVT::i8));
13873   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13874   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13875 }
13876
13877 /// The minimum architected relative accuracy is 2^-12. We need one
13878 /// Newton-Raphson step to have a good float result (24 bits of precision).
13879 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13880                                             DAGCombinerInfo &DCI,
13881                                             unsigned &RefinementSteps,
13882                                             bool &UseOneConstNR) const {
13883   EVT VT = Op.getValueType();
13884   const char *RecipOp;
13885
13886   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13887   // TODO: Add support for AVX512 (v16f32).
13888   // It is likely not profitable to do this for f64 because a double-precision
13889   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13890   // instructions: convert to single, rsqrtss, convert back to double, refine
13891   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13892   // along with FMA, this could be a throughput win.
13893   if (VT == MVT::f32 && Subtarget->hasSSE1())
13894     RecipOp = "sqrtf";
13895   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13896            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13897     RecipOp = "vec-sqrtf";
13898   else
13899     return SDValue();
13900
13901   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13902   if (!Recips.isEnabled(RecipOp))
13903     return SDValue();
13904
13905   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13906   UseOneConstNR = false;
13907   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13908 }
13909
13910 /// The minimum architected relative accuracy is 2^-12. We need one
13911 /// Newton-Raphson step to have a good float result (24 bits of precision).
13912 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13913                                             DAGCombinerInfo &DCI,
13914                                             unsigned &RefinementSteps) const {
13915   EVT VT = Op.getValueType();
13916   const char *RecipOp;
13917
13918   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13919   // TODO: Add support for AVX512 (v16f32).
13920   // It is likely not profitable to do this for f64 because a double-precision
13921   // reciprocal estimate with refinement on x86 prior to FMA requires
13922   // 15 instructions: convert to single, rcpss, convert back to double, refine
13923   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13924   // along with FMA, this could be a throughput win.
13925   if (VT == MVT::f32 && Subtarget->hasSSE1())
13926     RecipOp = "divf";
13927   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13928            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13929     RecipOp = "vec-divf";
13930   else
13931     return SDValue();
13932
13933   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13934   if (!Recips.isEnabled(RecipOp))
13935     return SDValue();
13936
13937   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13938   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13939 }
13940
13941 /// If we have at least two divisions that use the same divisor, convert to
13942 /// multplication by a reciprocal. This may need to be adjusted for a given
13943 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13944 /// This is because we still need one division to calculate the reciprocal and
13945 /// then we need two multiplies by that reciprocal as replacements for the
13946 /// original divisions.
13947 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13948   return 2;
13949 }
13950
13951 static bool isAllOnes(SDValue V) {
13952   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13953   return C && C->isAllOnesValue();
13954 }
13955
13956 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13957 /// if it's possible.
13958 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13959                                      SDLoc dl, SelectionDAG &DAG) const {
13960   SDValue Op0 = And.getOperand(0);
13961   SDValue Op1 = And.getOperand(1);
13962   if (Op0.getOpcode() == ISD::TRUNCATE)
13963     Op0 = Op0.getOperand(0);
13964   if (Op1.getOpcode() == ISD::TRUNCATE)
13965     Op1 = Op1.getOperand(0);
13966
13967   SDValue LHS, RHS;
13968   if (Op1.getOpcode() == ISD::SHL)
13969     std::swap(Op0, Op1);
13970   if (Op0.getOpcode() == ISD::SHL) {
13971     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13972       if (And00C->getZExtValue() == 1) {
13973         // If we looked past a truncate, check that it's only truncating away
13974         // known zeros.
13975         unsigned BitWidth = Op0.getValueSizeInBits();
13976         unsigned AndBitWidth = And.getValueSizeInBits();
13977         if (BitWidth > AndBitWidth) {
13978           APInt Zeros, Ones;
13979           DAG.computeKnownBits(Op0, Zeros, Ones);
13980           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13981             return SDValue();
13982         }
13983         LHS = Op1;
13984         RHS = Op0.getOperand(1);
13985       }
13986   } else if (Op1.getOpcode() == ISD::Constant) {
13987     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13988     uint64_t AndRHSVal = AndRHS->getZExtValue();
13989     SDValue AndLHS = Op0;
13990
13991     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13992       LHS = AndLHS.getOperand(0);
13993       RHS = AndLHS.getOperand(1);
13994     }
13995
13996     // Use BT if the immediate can't be encoded in a TEST instruction.
13997     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13998       LHS = AndLHS;
13999       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14000     }
14001   }
14002
14003   if (LHS.getNode()) {
14004     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14005     // instruction.  Since the shift amount is in-range-or-undefined, we know
14006     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14007     // the encoding for the i16 version is larger than the i32 version.
14008     // Also promote i16 to i32 for performance / code size reason.
14009     if (LHS.getValueType() == MVT::i8 ||
14010         LHS.getValueType() == MVT::i16)
14011       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14012
14013     // If the operand types disagree, extend the shift amount to match.  Since
14014     // BT ignores high bits (like shifts) we can use anyextend.
14015     if (LHS.getValueType() != RHS.getValueType())
14016       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14017
14018     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14019     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14020     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14021                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14022   }
14023
14024   return SDValue();
14025 }
14026
14027 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14028 /// mask CMPs.
14029 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14030                               SDValue &Op1) {
14031   unsigned SSECC;
14032   bool Swap = false;
14033
14034   // SSE Condition code mapping:
14035   //  0 - EQ
14036   //  1 - LT
14037   //  2 - LE
14038   //  3 - UNORD
14039   //  4 - NEQ
14040   //  5 - NLT
14041   //  6 - NLE
14042   //  7 - ORD
14043   switch (SetCCOpcode) {
14044   default: llvm_unreachable("Unexpected SETCC condition");
14045   case ISD::SETOEQ:
14046   case ISD::SETEQ:  SSECC = 0; break;
14047   case ISD::SETOGT:
14048   case ISD::SETGT:  Swap = true; // Fallthrough
14049   case ISD::SETLT:
14050   case ISD::SETOLT: SSECC = 1; break;
14051   case ISD::SETOGE:
14052   case ISD::SETGE:  Swap = true; // Fallthrough
14053   case ISD::SETLE:
14054   case ISD::SETOLE: SSECC = 2; break;
14055   case ISD::SETUO:  SSECC = 3; break;
14056   case ISD::SETUNE:
14057   case ISD::SETNE:  SSECC = 4; break;
14058   case ISD::SETULE: Swap = true; // Fallthrough
14059   case ISD::SETUGE: SSECC = 5; break;
14060   case ISD::SETULT: Swap = true; // Fallthrough
14061   case ISD::SETUGT: SSECC = 6; break;
14062   case ISD::SETO:   SSECC = 7; break;
14063   case ISD::SETUEQ:
14064   case ISD::SETONE: SSECC = 8; break;
14065   }
14066   if (Swap)
14067     std::swap(Op0, Op1);
14068
14069   return SSECC;
14070 }
14071
14072 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14073 // ones, and then concatenate the result back.
14074 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14075   MVT VT = Op.getSimpleValueType();
14076
14077   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14078          "Unsupported value type for operation");
14079
14080   unsigned NumElems = VT.getVectorNumElements();
14081   SDLoc dl(Op);
14082   SDValue CC = Op.getOperand(2);
14083
14084   // Extract the LHS vectors
14085   SDValue LHS = Op.getOperand(0);
14086   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14087   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14088
14089   // Extract the RHS vectors
14090   SDValue RHS = Op.getOperand(1);
14091   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14092   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14093
14094   // Issue the operation on the smaller types and concatenate the result back
14095   MVT EltVT = VT.getVectorElementType();
14096   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14097   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14098                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14099                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14100 }
14101
14102 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14103   SDValue Op0 = Op.getOperand(0);
14104   SDValue Op1 = Op.getOperand(1);
14105   SDValue CC = Op.getOperand(2);
14106   MVT VT = Op.getSimpleValueType();
14107   SDLoc dl(Op);
14108
14109   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14110          "Unexpected type for boolean compare operation");
14111   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14112   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14113                                DAG.getConstant(-1, dl, VT));
14114   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14115                                DAG.getConstant(-1, dl, VT));
14116   switch (SetCCOpcode) {
14117   default: llvm_unreachable("Unexpected SETCC condition");
14118   case ISD::SETEQ:
14119     // (x == y) -> ~(x ^ y)
14120     return DAG.getNode(ISD::XOR, dl, VT,
14121                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14122                        DAG.getConstant(-1, dl, VT));
14123   case ISD::SETNE:
14124     // (x != y) -> (x ^ y)
14125     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14126   case ISD::SETUGT:
14127   case ISD::SETGT:
14128     // (x > y) -> (x & ~y)
14129     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14130   case ISD::SETULT:
14131   case ISD::SETLT:
14132     // (x < y) -> (~x & y)
14133     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14134   case ISD::SETULE:
14135   case ISD::SETLE:
14136     // (x <= y) -> (~x | y)
14137     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14138   case ISD::SETUGE:
14139   case ISD::SETGE:
14140     // (x >=y) -> (x | ~y)
14141     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14142   }
14143 }
14144
14145 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14146                                      const X86Subtarget *Subtarget) {
14147   SDValue Op0 = Op.getOperand(0);
14148   SDValue Op1 = Op.getOperand(1);
14149   SDValue CC = Op.getOperand(2);
14150   MVT VT = Op.getSimpleValueType();
14151   SDLoc dl(Op);
14152
14153   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14154          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14155          "Cannot set masked compare for this operation");
14156
14157   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14158   unsigned  Opc = 0;
14159   bool Unsigned = false;
14160   bool Swap = false;
14161   unsigned SSECC;
14162   switch (SetCCOpcode) {
14163   default: llvm_unreachable("Unexpected SETCC condition");
14164   case ISD::SETNE:  SSECC = 4; break;
14165   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14166   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14167   case ISD::SETLT:  Swap = true; //fall-through
14168   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14169   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14170   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14171   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14172   case ISD::SETULE: Unsigned = true; //fall-through
14173   case ISD::SETLE:  SSECC = 2; break;
14174   }
14175
14176   if (Swap)
14177     std::swap(Op0, Op1);
14178   if (Opc)
14179     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14180   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14181   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14182                      DAG.getConstant(SSECC, dl, MVT::i8));
14183 }
14184
14185 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14186 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14187 /// return an empty value.
14188 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14189 {
14190   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14191   if (!BV)
14192     return SDValue();
14193
14194   MVT VT = Op1.getSimpleValueType();
14195   MVT EVT = VT.getVectorElementType();
14196   unsigned n = VT.getVectorNumElements();
14197   SmallVector<SDValue, 8> ULTOp1;
14198
14199   for (unsigned i = 0; i < n; ++i) {
14200     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14201     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14202       return SDValue();
14203
14204     // Avoid underflow.
14205     APInt Val = Elt->getAPIntValue();
14206     if (Val == 0)
14207       return SDValue();
14208
14209     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14210   }
14211
14212   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14213 }
14214
14215 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14216                            SelectionDAG &DAG) {
14217   SDValue Op0 = Op.getOperand(0);
14218   SDValue Op1 = Op.getOperand(1);
14219   SDValue CC = Op.getOperand(2);
14220   MVT VT = Op.getSimpleValueType();
14221   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14222   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14223   SDLoc dl(Op);
14224
14225   if (isFP) {
14226 #ifndef NDEBUG
14227     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14228     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14229 #endif
14230
14231     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14232     unsigned Opc = X86ISD::CMPP;
14233     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14234       assert(VT.getVectorNumElements() <= 16);
14235       Opc = X86ISD::CMPM;
14236     }
14237     // In the two special cases we can't handle, emit two comparisons.
14238     if (SSECC == 8) {
14239       unsigned CC0, CC1;
14240       unsigned CombineOpc;
14241       if (SetCCOpcode == ISD::SETUEQ) {
14242         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14243       } else {
14244         assert(SetCCOpcode == ISD::SETONE);
14245         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14246       }
14247
14248       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14249                                  DAG.getConstant(CC0, dl, MVT::i8));
14250       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14251                                  DAG.getConstant(CC1, dl, MVT::i8));
14252       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14253     }
14254     // Handle all other FP comparisons here.
14255     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14256                        DAG.getConstant(SSECC, dl, MVT::i8));
14257   }
14258
14259   MVT VTOp0 = Op0.getSimpleValueType();
14260   assert(VTOp0 == Op1.getSimpleValueType() &&
14261          "Expected operands with same type!");
14262   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14263          "Invalid number of packed elements for source and destination!");
14264
14265   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14266     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14267     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14268     // legalizer firstly checks if the first operand in input to the setcc has
14269     // a legal type. If so, then it promotes the return type to that same type.
14270     // Otherwise, the return type is promoted to the 'next legal type' which,
14271     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14272     //
14273     // We reach this code only if the following two conditions are met:
14274     // 1. Both return type and operand type have been promoted to wider types
14275     //    by the type legalizer.
14276     // 2. The original operand type has been promoted to a 256-bit vector.
14277     //
14278     // Note that condition 2. only applies for AVX targets.
14279     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14280     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14281   }
14282
14283   // The non-AVX512 code below works under the assumption that source and
14284   // destination types are the same.
14285   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14286          "Value types for source and destination must be the same!");
14287
14288   // Break 256-bit integer vector compare into smaller ones.
14289   if (VT.is256BitVector() && !Subtarget->hasInt256())
14290     return Lower256IntVSETCC(Op, DAG);
14291
14292   MVT OpVT = Op1.getSimpleValueType();
14293   if (OpVT.getVectorElementType() == MVT::i1)
14294     return LowerBoolVSETCC_AVX512(Op, DAG);
14295
14296   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14297   if (Subtarget->hasAVX512()) {
14298     if (Op1.getSimpleValueType().is512BitVector() ||
14299         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14300         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14301       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14302
14303     // In AVX-512 architecture setcc returns mask with i1 elements,
14304     // But there is no compare instruction for i8 and i16 elements in KNL.
14305     // We are not talking about 512-bit operands in this case, these
14306     // types are illegal.
14307     if (MaskResult &&
14308         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14309          OpVT.getVectorElementType().getSizeInBits() >= 8))
14310       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14311                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14312   }
14313
14314   // Lower using XOP integer comparisons.
14315   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14316        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14317     // Translate compare code to XOP PCOM compare mode.
14318     unsigned CmpMode = 0;
14319     switch (SetCCOpcode) {
14320     default: llvm_unreachable("Unexpected SETCC condition");
14321     case ISD::SETULT:
14322     case ISD::SETLT: CmpMode = 0x00; break;
14323     case ISD::SETULE:
14324     case ISD::SETLE: CmpMode = 0x01; break;
14325     case ISD::SETUGT:
14326     case ISD::SETGT: CmpMode = 0x02; break;
14327     case ISD::SETUGE:
14328     case ISD::SETGE: CmpMode = 0x03; break;
14329     case ISD::SETEQ: CmpMode = 0x04; break;
14330     case ISD::SETNE: CmpMode = 0x05; break;
14331     }
14332
14333     // Are we comparing unsigned or signed integers?
14334     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14335       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14336
14337     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14338                        DAG.getConstant(CmpMode, dl, MVT::i8));
14339   }
14340
14341   // We are handling one of the integer comparisons here.  Since SSE only has
14342   // GT and EQ comparisons for integer, swapping operands and multiple
14343   // operations may be required for some comparisons.
14344   unsigned Opc;
14345   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14346   bool Subus = false;
14347
14348   switch (SetCCOpcode) {
14349   default: llvm_unreachable("Unexpected SETCC condition");
14350   case ISD::SETNE:  Invert = true;
14351   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14352   case ISD::SETLT:  Swap = true;
14353   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14354   case ISD::SETGE:  Swap = true;
14355   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14356                     Invert = true; break;
14357   case ISD::SETULT: Swap = true;
14358   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14359                     FlipSigns = true; break;
14360   case ISD::SETUGE: Swap = true;
14361   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14362                     FlipSigns = true; Invert = true; break;
14363   }
14364
14365   // Special case: Use min/max operations for SETULE/SETUGE
14366   MVT VET = VT.getVectorElementType();
14367   bool hasMinMax =
14368        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14369     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14370
14371   if (hasMinMax) {
14372     switch (SetCCOpcode) {
14373     default: break;
14374     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14375     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14376     }
14377
14378     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14379   }
14380
14381   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14382   if (!MinMax && hasSubus) {
14383     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14384     // Op0 u<= Op1:
14385     //   t = psubus Op0, Op1
14386     //   pcmpeq t, <0..0>
14387     switch (SetCCOpcode) {
14388     default: break;
14389     case ISD::SETULT: {
14390       // If the comparison is against a constant we can turn this into a
14391       // setule.  With psubus, setule does not require a swap.  This is
14392       // beneficial because the constant in the register is no longer
14393       // destructed as the destination so it can be hoisted out of a loop.
14394       // Only do this pre-AVX since vpcmp* is no longer destructive.
14395       if (Subtarget->hasAVX())
14396         break;
14397       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14398       if (ULEOp1.getNode()) {
14399         Op1 = ULEOp1;
14400         Subus = true; Invert = false; Swap = false;
14401       }
14402       break;
14403     }
14404     // Psubus is better than flip-sign because it requires no inversion.
14405     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14406     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14407     }
14408
14409     if (Subus) {
14410       Opc = X86ISD::SUBUS;
14411       FlipSigns = false;
14412     }
14413   }
14414
14415   if (Swap)
14416     std::swap(Op0, Op1);
14417
14418   // Check that the operation in question is available (most are plain SSE2,
14419   // but PCMPGTQ and PCMPEQQ have different requirements).
14420   if (VT == MVT::v2i64) {
14421     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14422       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14423
14424       // First cast everything to the right type.
14425       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14426       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14427
14428       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14429       // bits of the inputs before performing those operations. The lower
14430       // compare is always unsigned.
14431       SDValue SB;
14432       if (FlipSigns) {
14433         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14434       } else {
14435         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14436         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14437         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14438                          Sign, Zero, Sign, Zero);
14439       }
14440       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14441       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14442
14443       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14444       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14445       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14446
14447       // Create masks for only the low parts/high parts of the 64 bit integers.
14448       static const int MaskHi[] = { 1, 1, 3, 3 };
14449       static const int MaskLo[] = { 0, 0, 2, 2 };
14450       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14451       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14452       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14453
14454       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14455       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14456
14457       if (Invert)
14458         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14459
14460       return DAG.getBitcast(VT, Result);
14461     }
14462
14463     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14464       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14465       // pcmpeqd + pshufd + pand.
14466       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14467
14468       // First cast everything to the right type.
14469       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14470       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14471
14472       // Do the compare.
14473       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14474
14475       // Make sure the lower and upper halves are both all-ones.
14476       static const int Mask[] = { 1, 0, 3, 2 };
14477       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14478       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14479
14480       if (Invert)
14481         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14482
14483       return DAG.getBitcast(VT, Result);
14484     }
14485   }
14486
14487   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14488   // bits of the inputs before performing those operations.
14489   if (FlipSigns) {
14490     MVT EltVT = VT.getVectorElementType();
14491     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14492                                  VT);
14493     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14494     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14495   }
14496
14497   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14498
14499   // If the logical-not of the result is required, perform that now.
14500   if (Invert)
14501     Result = DAG.getNOT(dl, Result, VT);
14502
14503   if (MinMax)
14504     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14505
14506   if (Subus)
14507     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14508                          getZeroVector(VT, Subtarget, DAG, dl));
14509
14510   return Result;
14511 }
14512
14513 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14514
14515   MVT VT = Op.getSimpleValueType();
14516
14517   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14518
14519   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14520          && "SetCC type must be 8-bit or 1-bit integer");
14521   SDValue Op0 = Op.getOperand(0);
14522   SDValue Op1 = Op.getOperand(1);
14523   SDLoc dl(Op);
14524   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14525
14526   // Optimize to BT if possible.
14527   // Lower (X & (1 << N)) == 0 to BT(X, N).
14528   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14529   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14530   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14531       Op1.getOpcode() == ISD::Constant &&
14532       cast<ConstantSDNode>(Op1)->isNullValue() &&
14533       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14534     if (SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG)) {
14535       if (VT == MVT::i1)
14536         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14537       return NewSetCC;
14538     }
14539   }
14540
14541   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14542   // these.
14543   if (Op1.getOpcode() == ISD::Constant &&
14544       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14545        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14546       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14547
14548     // If the input is a setcc, then reuse the input setcc or use a new one with
14549     // the inverted condition.
14550     if (Op0.getOpcode() == X86ISD::SETCC) {
14551       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14552       bool Invert = (CC == ISD::SETNE) ^
14553         cast<ConstantSDNode>(Op1)->isNullValue();
14554       if (!Invert)
14555         return Op0;
14556
14557       CCode = X86::GetOppositeBranchCondition(CCode);
14558       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14559                                   DAG.getConstant(CCode, dl, MVT::i8),
14560                                   Op0.getOperand(1));
14561       if (VT == MVT::i1)
14562         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14563       return SetCC;
14564     }
14565   }
14566   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14567       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14568       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14569
14570     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14571     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14572   }
14573
14574   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14575   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14576   if (X86CC == X86::COND_INVALID)
14577     return SDValue();
14578
14579   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14580   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14581   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14582                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14583   if (VT == MVT::i1)
14584     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14585   return SetCC;
14586 }
14587
14588 SDValue X86TargetLowering::LowerSETCCE(SDValue Op, SelectionDAG &DAG) const {
14589   SDValue LHS = Op.getOperand(0);
14590   SDValue RHS = Op.getOperand(1);
14591   SDValue Carry = Op.getOperand(2);
14592   SDValue Cond = Op.getOperand(3);
14593   SDLoc DL(Op);
14594
14595   assert(LHS.getSimpleValueType().isInteger() && "SETCCE is integer only.");
14596   X86::CondCode CC = TranslateIntegerX86CC(cast<CondCodeSDNode>(Cond)->get());
14597
14598   assert(Carry.getOpcode() != ISD::CARRY_FALSE);
14599   SDVTList VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14600   SDValue Cmp = DAG.getNode(X86ISD::SBB, DL, VTs, LHS, RHS, Carry);
14601   return DAG.getNode(X86ISD::SETCC, DL, Op.getValueType(),
14602                      DAG.getConstant(CC, DL, MVT::i8), Cmp.getValue(1));
14603 }
14604
14605 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14606 static bool isX86LogicalCmp(SDValue Op) {
14607   unsigned Opc = Op.getNode()->getOpcode();
14608   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14609       Opc == X86ISD::SAHF)
14610     return true;
14611   if (Op.getResNo() == 1 &&
14612       (Opc == X86ISD::ADD ||
14613        Opc == X86ISD::SUB ||
14614        Opc == X86ISD::ADC ||
14615        Opc == X86ISD::SBB ||
14616        Opc == X86ISD::SMUL ||
14617        Opc == X86ISD::UMUL ||
14618        Opc == X86ISD::INC ||
14619        Opc == X86ISD::DEC ||
14620        Opc == X86ISD::OR ||
14621        Opc == X86ISD::XOR ||
14622        Opc == X86ISD::AND))
14623     return true;
14624
14625   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14626     return true;
14627
14628   return false;
14629 }
14630
14631 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14632   if (V.getOpcode() != ISD::TRUNCATE)
14633     return false;
14634
14635   SDValue VOp0 = V.getOperand(0);
14636   unsigned InBits = VOp0.getValueSizeInBits();
14637   unsigned Bits = V.getValueSizeInBits();
14638   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14639 }
14640
14641 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14642   bool addTest = true;
14643   SDValue Cond  = Op.getOperand(0);
14644   SDValue Op1 = Op.getOperand(1);
14645   SDValue Op2 = Op.getOperand(2);
14646   SDLoc DL(Op);
14647   MVT VT = Op1.getSimpleValueType();
14648   SDValue CC;
14649
14650   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14651   // are available or VBLENDV if AVX is available.
14652   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14653   if (Cond.getOpcode() == ISD::SETCC &&
14654       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14655        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14656       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14657     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14658     int SSECC = translateX86FSETCC(
14659         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14660
14661     if (SSECC != 8) {
14662       if (Subtarget->hasAVX512()) {
14663         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14664                                   DAG.getConstant(SSECC, DL, MVT::i8));
14665         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14666       }
14667
14668       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14669                                 DAG.getConstant(SSECC, DL, MVT::i8));
14670
14671       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14672       // of 3 logic instructions for size savings and potentially speed.
14673       // Unfortunately, there is no scalar form of VBLENDV.
14674
14675       // If either operand is a constant, don't try this. We can expect to
14676       // optimize away at least one of the logic instructions later in that
14677       // case, so that sequence would be faster than a variable blend.
14678
14679       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14680       // uses XMM0 as the selection register. That may need just as many
14681       // instructions as the AND/ANDN/OR sequence due to register moves, so
14682       // don't bother.
14683
14684       if (Subtarget->hasAVX() &&
14685           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14686
14687         // Convert to vectors, do a VSELECT, and convert back to scalar.
14688         // All of the conversions should be optimized away.
14689
14690         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14691         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14692         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14693         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14694
14695         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14696         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14697
14698         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14699
14700         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14701                            VSel, DAG.getIntPtrConstant(0, DL));
14702       }
14703       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14704       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14705       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14706     }
14707   }
14708
14709   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14710     SDValue Op1Scalar;
14711     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14712       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14713     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14714       Op1Scalar = Op1.getOperand(0);
14715     SDValue Op2Scalar;
14716     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14717       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14718     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14719       Op2Scalar = Op2.getOperand(0);
14720     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14721       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14722                                       Op1Scalar.getValueType(),
14723                                       Cond, Op1Scalar, Op2Scalar);
14724       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14725         return DAG.getBitcast(VT, newSelect);
14726       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14727       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14728                          DAG.getIntPtrConstant(0, DL));
14729     }
14730   }
14731
14732   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14733     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14734     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14735                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14736     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14737                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14738     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14739                                     Cond, Op1, Op2);
14740     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14741   }
14742
14743   if (Cond.getOpcode() == ISD::SETCC) {
14744     SDValue NewCond = LowerSETCC(Cond, DAG);
14745     if (NewCond.getNode())
14746       Cond = NewCond;
14747   }
14748
14749   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14750   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14751   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14752   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14753   if (Cond.getOpcode() == X86ISD::SETCC &&
14754       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14755       isZero(Cond.getOperand(1).getOperand(1))) {
14756     SDValue Cmp = Cond.getOperand(1);
14757
14758     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14759
14760     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14761         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14762       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14763
14764       SDValue CmpOp0 = Cmp.getOperand(0);
14765       // Apply further optimizations for special cases
14766       // (select (x != 0), -1, 0) -> neg & sbb
14767       // (select (x == 0), 0, -1) -> neg & sbb
14768       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14769         if (YC->isNullValue() &&
14770             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14771           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14772           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14773                                     DAG.getConstant(0, DL,
14774                                                     CmpOp0.getValueType()),
14775                                     CmpOp0);
14776           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14777                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14778                                     SDValue(Neg.getNode(), 1));
14779           return Res;
14780         }
14781
14782       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14783                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14784       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14785
14786       SDValue Res =   // Res = 0 or -1.
14787         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14788                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14789
14790       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14791         Res = DAG.getNOT(DL, Res, Res.getValueType());
14792
14793       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14794       if (!N2C || !N2C->isNullValue())
14795         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14796       return Res;
14797     }
14798   }
14799
14800   // Look past (and (setcc_carry (cmp ...)), 1).
14801   if (Cond.getOpcode() == ISD::AND &&
14802       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14803     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14804     if (C && C->getAPIntValue() == 1)
14805       Cond = Cond.getOperand(0);
14806   }
14807
14808   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14809   // setting operand in place of the X86ISD::SETCC.
14810   unsigned CondOpcode = Cond.getOpcode();
14811   if (CondOpcode == X86ISD::SETCC ||
14812       CondOpcode == X86ISD::SETCC_CARRY) {
14813     CC = Cond.getOperand(0);
14814
14815     SDValue Cmp = Cond.getOperand(1);
14816     unsigned Opc = Cmp.getOpcode();
14817     MVT VT = Op.getSimpleValueType();
14818
14819     bool IllegalFPCMov = false;
14820     if (VT.isFloatingPoint() && !VT.isVector() &&
14821         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14822       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14823
14824     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14825         Opc == X86ISD::BT) { // FIXME
14826       Cond = Cmp;
14827       addTest = false;
14828     }
14829   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14830              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14831              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14832               Cond.getOperand(0).getValueType() != MVT::i8)) {
14833     SDValue LHS = Cond.getOperand(0);
14834     SDValue RHS = Cond.getOperand(1);
14835     unsigned X86Opcode;
14836     unsigned X86Cond;
14837     SDVTList VTs;
14838     switch (CondOpcode) {
14839     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14840     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14841     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14842     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14843     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14844     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14845     default: llvm_unreachable("unexpected overflowing operator");
14846     }
14847     if (CondOpcode == ISD::UMULO)
14848       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14849                           MVT::i32);
14850     else
14851       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14852
14853     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14854
14855     if (CondOpcode == ISD::UMULO)
14856       Cond = X86Op.getValue(2);
14857     else
14858       Cond = X86Op.getValue(1);
14859
14860     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14861     addTest = false;
14862   }
14863
14864   if (addTest) {
14865     // Look past the truncate if the high bits are known zero.
14866     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14867       Cond = Cond.getOperand(0);
14868
14869     // We know the result of AND is compared against zero. Try to match
14870     // it to BT.
14871     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14872       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG)) {
14873         CC = NewSetCC.getOperand(0);
14874         Cond = NewSetCC.getOperand(1);
14875         addTest = false;
14876       }
14877     }
14878   }
14879
14880   if (addTest) {
14881     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14882     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14883   }
14884
14885   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14886   // a <  b ?  0 : -1 -> RES = setcc_carry
14887   // a >= b ? -1 :  0 -> RES = setcc_carry
14888   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14889   if (Cond.getOpcode() == X86ISD::SUB) {
14890     Cond = ConvertCmpIfNecessary(Cond, DAG);
14891     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14892
14893     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14894         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14895       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14896                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14897                                 Cond);
14898       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14899         return DAG.getNOT(DL, Res, Res.getValueType());
14900       return Res;
14901     }
14902   }
14903
14904   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14905   // widen the cmov and push the truncate through. This avoids introducing a new
14906   // branch during isel and doesn't add any extensions.
14907   if (Op.getValueType() == MVT::i8 &&
14908       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14909     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14910     if (T1.getValueType() == T2.getValueType() &&
14911         // Blacklist CopyFromReg to avoid partial register stalls.
14912         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14913       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14914       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14915       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14916     }
14917   }
14918
14919   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14920   // condition is true.
14921   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14922   SDValue Ops[] = { Op2, Op1, CC, Cond };
14923   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14924 }
14925
14926 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14927                                        const X86Subtarget *Subtarget,
14928                                        SelectionDAG &DAG) {
14929   MVT VT = Op->getSimpleValueType(0);
14930   SDValue In = Op->getOperand(0);
14931   MVT InVT = In.getSimpleValueType();
14932   MVT VTElt = VT.getVectorElementType();
14933   MVT InVTElt = InVT.getVectorElementType();
14934   SDLoc dl(Op);
14935
14936   // SKX processor
14937   if ((InVTElt == MVT::i1) &&
14938       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14939         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14940
14941        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14942         VTElt.getSizeInBits() <= 16)) ||
14943
14944        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14945         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14946
14947        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14948         VTElt.getSizeInBits() >= 32))))
14949     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14950
14951   unsigned int NumElts = VT.getVectorNumElements();
14952
14953   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14954     return SDValue();
14955
14956   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14957     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14958       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14959     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14960   }
14961
14962   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14963   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14964   SDValue NegOne =
14965    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14966                    ExtVT);
14967   SDValue Zero =
14968    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14969
14970   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14971   if (VT.is512BitVector())
14972     return V;
14973   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14974 }
14975
14976 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14977                                              const X86Subtarget *Subtarget,
14978                                              SelectionDAG &DAG) {
14979   SDValue In = Op->getOperand(0);
14980   MVT VT = Op->getSimpleValueType(0);
14981   MVT InVT = In.getSimpleValueType();
14982   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14983
14984   MVT InSVT = InVT.getVectorElementType();
14985   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
14986
14987   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14988     return SDValue();
14989   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14990     return SDValue();
14991
14992   SDLoc dl(Op);
14993
14994   // SSE41 targets can use the pmovsx* instructions directly.
14995   if (Subtarget->hasSSE41())
14996     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14997
14998   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14999   SDValue Curr = In;
15000   MVT CurrVT = InVT;
15001
15002   // As SRAI is only available on i16/i32 types, we expand only up to i32
15003   // and handle i64 separately.
15004   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
15005     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15006     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15007     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15008     Curr = DAG.getBitcast(CurrVT, Curr);
15009   }
15010
15011   SDValue SignExt = Curr;
15012   if (CurrVT != InVT) {
15013     unsigned SignExtShift =
15014         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
15015     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15016                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15017   }
15018
15019   if (CurrVT == VT)
15020     return SignExt;
15021
15022   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15023     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15024                                DAG.getConstant(31, dl, MVT::i8));
15025     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15026     return DAG.getBitcast(VT, Ext);
15027   }
15028
15029   return SDValue();
15030 }
15031
15032 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15033                                 SelectionDAG &DAG) {
15034   MVT VT = Op->getSimpleValueType(0);
15035   SDValue In = Op->getOperand(0);
15036   MVT InVT = In.getSimpleValueType();
15037   SDLoc dl(Op);
15038
15039   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15040     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15041
15042   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15043       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15044       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15045     return SDValue();
15046
15047   if (Subtarget->hasInt256())
15048     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15049
15050   // Optimize vectors in AVX mode
15051   // Sign extend  v8i16 to v8i32 and
15052   //              v4i32 to v4i64
15053   //
15054   // Divide input vector into two parts
15055   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15056   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15057   // concat the vectors to original VT
15058
15059   unsigned NumElems = InVT.getVectorNumElements();
15060   SDValue Undef = DAG.getUNDEF(InVT);
15061
15062   SmallVector<int,8> ShufMask1(NumElems, -1);
15063   for (unsigned i = 0; i != NumElems/2; ++i)
15064     ShufMask1[i] = i;
15065
15066   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15067
15068   SmallVector<int,8> ShufMask2(NumElems, -1);
15069   for (unsigned i = 0; i != NumElems/2; ++i)
15070     ShufMask2[i] = i + NumElems/2;
15071
15072   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15073
15074   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15075                                 VT.getVectorNumElements()/2);
15076
15077   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15078   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15079
15080   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15081 }
15082
15083 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15084 // may emit an illegal shuffle but the expansion is still better than scalar
15085 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15086 // we'll emit a shuffle and a arithmetic shift.
15087 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15088 // TODO: It is possible to support ZExt by zeroing the undef values during
15089 // the shuffle phase or after the shuffle.
15090 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15091                                  SelectionDAG &DAG) {
15092   MVT RegVT = Op.getSimpleValueType();
15093   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15094   assert(RegVT.isInteger() &&
15095          "We only custom lower integer vector sext loads.");
15096
15097   // Nothing useful we can do without SSE2 shuffles.
15098   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15099
15100   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15101   SDLoc dl(Ld);
15102   EVT MemVT = Ld->getMemoryVT();
15103   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15104   unsigned RegSz = RegVT.getSizeInBits();
15105
15106   ISD::LoadExtType Ext = Ld->getExtensionType();
15107
15108   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15109          && "Only anyext and sext are currently implemented.");
15110   assert(MemVT != RegVT && "Cannot extend to the same type");
15111   assert(MemVT.isVector() && "Must load a vector from memory");
15112
15113   unsigned NumElems = RegVT.getVectorNumElements();
15114   unsigned MemSz = MemVT.getSizeInBits();
15115   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15116
15117   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15118     // The only way in which we have a legal 256-bit vector result but not the
15119     // integer 256-bit operations needed to directly lower a sextload is if we
15120     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15121     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15122     // correctly legalized. We do this late to allow the canonical form of
15123     // sextload to persist throughout the rest of the DAG combiner -- it wants
15124     // to fold together any extensions it can, and so will fuse a sign_extend
15125     // of an sextload into a sextload targeting a wider value.
15126     SDValue Load;
15127     if (MemSz == 128) {
15128       // Just switch this to a normal load.
15129       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15130                                        "it must be a legal 128-bit vector "
15131                                        "type!");
15132       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15133                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15134                   Ld->isInvariant(), Ld->getAlignment());
15135     } else {
15136       assert(MemSz < 128 &&
15137              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15138       // Do an sext load to a 128-bit vector type. We want to use the same
15139       // number of elements, but elements half as wide. This will end up being
15140       // recursively lowered by this routine, but will succeed as we definitely
15141       // have all the necessary features if we're using AVX1.
15142       EVT HalfEltVT =
15143           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15144       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15145       Load =
15146           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15147                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15148                          Ld->isNonTemporal(), Ld->isInvariant(),
15149                          Ld->getAlignment());
15150     }
15151
15152     // Replace chain users with the new chain.
15153     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15154     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15155
15156     // Finally, do a normal sign-extend to the desired register.
15157     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15158   }
15159
15160   // All sizes must be a power of two.
15161   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15162          "Non-power-of-two elements are not custom lowered!");
15163
15164   // Attempt to load the original value using scalar loads.
15165   // Find the largest scalar type that divides the total loaded size.
15166   MVT SclrLoadTy = MVT::i8;
15167   for (MVT Tp : MVT::integer_valuetypes()) {
15168     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15169       SclrLoadTy = Tp;
15170     }
15171   }
15172
15173   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15174   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15175       (64 <= MemSz))
15176     SclrLoadTy = MVT::f64;
15177
15178   // Calculate the number of scalar loads that we need to perform
15179   // in order to load our vector from memory.
15180   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15181
15182   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15183          "Can only lower sext loads with a single scalar load!");
15184
15185   unsigned loadRegZize = RegSz;
15186   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15187     loadRegZize = 128;
15188
15189   // Represent our vector as a sequence of elements which are the
15190   // largest scalar that we can load.
15191   EVT LoadUnitVecVT = EVT::getVectorVT(
15192       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15193
15194   // Represent the data using the same element type that is stored in
15195   // memory. In practice, we ''widen'' MemVT.
15196   EVT WideVecVT =
15197       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15198                        loadRegZize / MemVT.getScalarSizeInBits());
15199
15200   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15201          "Invalid vector type");
15202
15203   // We can't shuffle using an illegal type.
15204   assert(TLI.isTypeLegal(WideVecVT) &&
15205          "We only lower types that form legal widened vector types");
15206
15207   SmallVector<SDValue, 8> Chains;
15208   SDValue Ptr = Ld->getBasePtr();
15209   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15210                                       TLI.getPointerTy(DAG.getDataLayout()));
15211   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15212
15213   for (unsigned i = 0; i < NumLoads; ++i) {
15214     // Perform a single load.
15215     SDValue ScalarLoad =
15216         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15217                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15218                     Ld->getAlignment());
15219     Chains.push_back(ScalarLoad.getValue(1));
15220     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15221     // another round of DAGCombining.
15222     if (i == 0)
15223       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15224     else
15225       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15226                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15227
15228     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15229   }
15230
15231   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15232
15233   // Bitcast the loaded value to a vector of the original element type, in
15234   // the size of the target vector type.
15235   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15236   unsigned SizeRatio = RegSz / MemSz;
15237
15238   if (Ext == ISD::SEXTLOAD) {
15239     // If we have SSE4.1, we can directly emit a VSEXT node.
15240     if (Subtarget->hasSSE41()) {
15241       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15242       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15243       return Sext;
15244     }
15245
15246     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15247     // lanes.
15248     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15249            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15250
15251     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15252     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15253     return Shuff;
15254   }
15255
15256   // Redistribute the loaded elements into the different locations.
15257   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15258   for (unsigned i = 0; i != NumElems; ++i)
15259     ShuffleVec[i * SizeRatio] = i;
15260
15261   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15262                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15263
15264   // Bitcast to the requested type.
15265   Shuff = DAG.getBitcast(RegVT, Shuff);
15266   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15267   return Shuff;
15268 }
15269
15270 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15271 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15272 // from the AND / OR.
15273 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15274   Opc = Op.getOpcode();
15275   if (Opc != ISD::OR && Opc != ISD::AND)
15276     return false;
15277   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15278           Op.getOperand(0).hasOneUse() &&
15279           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15280           Op.getOperand(1).hasOneUse());
15281 }
15282
15283 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15284 // 1 and that the SETCC node has a single use.
15285 static bool isXor1OfSetCC(SDValue Op) {
15286   if (Op.getOpcode() != ISD::XOR)
15287     return false;
15288   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15289   if (N1C && N1C->getAPIntValue() == 1) {
15290     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15291       Op.getOperand(0).hasOneUse();
15292   }
15293   return false;
15294 }
15295
15296 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15297   bool addTest = true;
15298   SDValue Chain = Op.getOperand(0);
15299   SDValue Cond  = Op.getOperand(1);
15300   SDValue Dest  = Op.getOperand(2);
15301   SDLoc dl(Op);
15302   SDValue CC;
15303   bool Inverted = false;
15304
15305   if (Cond.getOpcode() == ISD::SETCC) {
15306     // Check for setcc([su]{add,sub,mul}o == 0).
15307     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15308         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15309         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15310         Cond.getOperand(0).getResNo() == 1 &&
15311         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15312          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15313          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15314          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15315          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15316          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15317       Inverted = true;
15318       Cond = Cond.getOperand(0);
15319     } else {
15320       SDValue NewCond = LowerSETCC(Cond, DAG);
15321       if (NewCond.getNode())
15322         Cond = NewCond;
15323     }
15324   }
15325 #if 0
15326   // FIXME: LowerXALUO doesn't handle these!!
15327   else if (Cond.getOpcode() == X86ISD::ADD  ||
15328            Cond.getOpcode() == X86ISD::SUB  ||
15329            Cond.getOpcode() == X86ISD::SMUL ||
15330            Cond.getOpcode() == X86ISD::UMUL)
15331     Cond = LowerXALUO(Cond, DAG);
15332 #endif
15333
15334   // Look pass (and (setcc_carry (cmp ...)), 1).
15335   if (Cond.getOpcode() == ISD::AND &&
15336       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15337     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15338     if (C && C->getAPIntValue() == 1)
15339       Cond = Cond.getOperand(0);
15340   }
15341
15342   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15343   // setting operand in place of the X86ISD::SETCC.
15344   unsigned CondOpcode = Cond.getOpcode();
15345   if (CondOpcode == X86ISD::SETCC ||
15346       CondOpcode == X86ISD::SETCC_CARRY) {
15347     CC = Cond.getOperand(0);
15348
15349     SDValue Cmp = Cond.getOperand(1);
15350     unsigned Opc = Cmp.getOpcode();
15351     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15352     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15353       Cond = Cmp;
15354       addTest = false;
15355     } else {
15356       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15357       default: break;
15358       case X86::COND_O:
15359       case X86::COND_B:
15360         // These can only come from an arithmetic instruction with overflow,
15361         // e.g. SADDO, UADDO.
15362         Cond = Cond.getNode()->getOperand(1);
15363         addTest = false;
15364         break;
15365       }
15366     }
15367   }
15368   CondOpcode = Cond.getOpcode();
15369   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15370       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15371       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15372        Cond.getOperand(0).getValueType() != MVT::i8)) {
15373     SDValue LHS = Cond.getOperand(0);
15374     SDValue RHS = Cond.getOperand(1);
15375     unsigned X86Opcode;
15376     unsigned X86Cond;
15377     SDVTList VTs;
15378     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15379     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15380     // X86ISD::INC).
15381     switch (CondOpcode) {
15382     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15383     case ISD::SADDO:
15384       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15385         if (C->isOne()) {
15386           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15387           break;
15388         }
15389       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15390     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15391     case ISD::SSUBO:
15392       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15393         if (C->isOne()) {
15394           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15395           break;
15396         }
15397       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15398     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15399     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15400     default: llvm_unreachable("unexpected overflowing operator");
15401     }
15402     if (Inverted)
15403       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15404     if (CondOpcode == ISD::UMULO)
15405       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15406                           MVT::i32);
15407     else
15408       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15409
15410     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15411
15412     if (CondOpcode == ISD::UMULO)
15413       Cond = X86Op.getValue(2);
15414     else
15415       Cond = X86Op.getValue(1);
15416
15417     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15418     addTest = false;
15419   } else {
15420     unsigned CondOpc;
15421     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15422       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15423       if (CondOpc == ISD::OR) {
15424         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15425         // two branches instead of an explicit OR instruction with a
15426         // separate test.
15427         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15428             isX86LogicalCmp(Cmp)) {
15429           CC = Cond.getOperand(0).getOperand(0);
15430           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15431                               Chain, Dest, CC, Cmp);
15432           CC = Cond.getOperand(1).getOperand(0);
15433           Cond = Cmp;
15434           addTest = false;
15435         }
15436       } else { // ISD::AND
15437         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15438         // two branches instead of an explicit AND instruction with a
15439         // separate test. However, we only do this if this block doesn't
15440         // have a fall-through edge, because this requires an explicit
15441         // jmp when the condition is false.
15442         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15443             isX86LogicalCmp(Cmp) &&
15444             Op.getNode()->hasOneUse()) {
15445           X86::CondCode CCode =
15446             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15447           CCode = X86::GetOppositeBranchCondition(CCode);
15448           CC = DAG.getConstant(CCode, dl, MVT::i8);
15449           SDNode *User = *Op.getNode()->use_begin();
15450           // Look for an unconditional branch following this conditional branch.
15451           // We need this because we need to reverse the successors in order
15452           // to implement FCMP_OEQ.
15453           if (User->getOpcode() == ISD::BR) {
15454             SDValue FalseBB = User->getOperand(1);
15455             SDNode *NewBR =
15456               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15457             assert(NewBR == User);
15458             (void)NewBR;
15459             Dest = FalseBB;
15460
15461             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15462                                 Chain, Dest, CC, Cmp);
15463             X86::CondCode CCode =
15464               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15465             CCode = X86::GetOppositeBranchCondition(CCode);
15466             CC = DAG.getConstant(CCode, dl, MVT::i8);
15467             Cond = Cmp;
15468             addTest = false;
15469           }
15470         }
15471       }
15472     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15473       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15474       // It should be transformed during dag combiner except when the condition
15475       // is set by a arithmetics with overflow node.
15476       X86::CondCode CCode =
15477         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15478       CCode = X86::GetOppositeBranchCondition(CCode);
15479       CC = DAG.getConstant(CCode, dl, MVT::i8);
15480       Cond = Cond.getOperand(0).getOperand(1);
15481       addTest = false;
15482     } else if (Cond.getOpcode() == ISD::SETCC &&
15483                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15484       // For FCMP_OEQ, we can emit
15485       // two branches instead of an explicit AND instruction with a
15486       // separate test. However, we only do this if this block doesn't
15487       // have a fall-through edge, because this requires an explicit
15488       // jmp when the condition is false.
15489       if (Op.getNode()->hasOneUse()) {
15490         SDNode *User = *Op.getNode()->use_begin();
15491         // Look for an unconditional branch following this conditional branch.
15492         // We need this because we need to reverse the successors in order
15493         // to implement FCMP_OEQ.
15494         if (User->getOpcode() == ISD::BR) {
15495           SDValue FalseBB = User->getOperand(1);
15496           SDNode *NewBR =
15497             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15498           assert(NewBR == User);
15499           (void)NewBR;
15500           Dest = FalseBB;
15501
15502           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15503                                     Cond.getOperand(0), Cond.getOperand(1));
15504           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15505           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15506           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15507                               Chain, Dest, CC, Cmp);
15508           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15509           Cond = Cmp;
15510           addTest = false;
15511         }
15512       }
15513     } else if (Cond.getOpcode() == ISD::SETCC &&
15514                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15515       // For FCMP_UNE, we can emit
15516       // two branches instead of an explicit AND instruction with a
15517       // separate test. However, we only do this if this block doesn't
15518       // have a fall-through edge, because this requires an explicit
15519       // jmp when the condition is false.
15520       if (Op.getNode()->hasOneUse()) {
15521         SDNode *User = *Op.getNode()->use_begin();
15522         // Look for an unconditional branch following this conditional branch.
15523         // We need this because we need to reverse the successors in order
15524         // to implement FCMP_UNE.
15525         if (User->getOpcode() == ISD::BR) {
15526           SDValue FalseBB = User->getOperand(1);
15527           SDNode *NewBR =
15528             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15529           assert(NewBR == User);
15530           (void)NewBR;
15531
15532           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15533                                     Cond.getOperand(0), Cond.getOperand(1));
15534           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15535           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15536           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15537                               Chain, Dest, CC, Cmp);
15538           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15539           Cond = Cmp;
15540           addTest = false;
15541           Dest = FalseBB;
15542         }
15543       }
15544     }
15545   }
15546
15547   if (addTest) {
15548     // Look pass the truncate if the high bits are known zero.
15549     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15550         Cond = Cond.getOperand(0);
15551
15552     // We know the result of AND is compared against zero. Try to match
15553     // it to BT.
15554     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15555       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG)) {
15556         CC = NewSetCC.getOperand(0);
15557         Cond = NewSetCC.getOperand(1);
15558         addTest = false;
15559       }
15560     }
15561   }
15562
15563   if (addTest) {
15564     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15565     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15566     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15567   }
15568   Cond = ConvertCmpIfNecessary(Cond, DAG);
15569   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15570                      Chain, Dest, CC, Cond);
15571 }
15572
15573 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15574 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15575 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15576 // that the guard pages used by the OS virtual memory manager are allocated in
15577 // correct sequence.
15578 SDValue
15579 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15580                                            SelectionDAG &DAG) const {
15581   MachineFunction &MF = DAG.getMachineFunction();
15582   bool SplitStack = MF.shouldSplitStack();
15583   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15584                SplitStack;
15585   SDLoc dl(Op);
15586
15587   if (!Lower) {
15588     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15589     SDNode* Node = Op.getNode();
15590
15591     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15592     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15593         " not tell us which reg is the stack pointer!");
15594     EVT VT = Node->getValueType(0);
15595     SDValue Tmp1 = SDValue(Node, 0);
15596     SDValue Tmp2 = SDValue(Node, 1);
15597     SDValue Tmp3 = Node->getOperand(2);
15598     SDValue Chain = Tmp1.getOperand(0);
15599
15600     // Chain the dynamic stack allocation so that it doesn't modify the stack
15601     // pointer when other instructions are using the stack.
15602     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15603         SDLoc(Node));
15604
15605     SDValue Size = Tmp2.getOperand(1);
15606     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15607     Chain = SP.getValue(1);
15608     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15609     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15610     unsigned StackAlign = TFI.getStackAlignment();
15611     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15612     if (Align > StackAlign)
15613       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15614           DAG.getConstant(-(uint64_t)Align, dl, VT));
15615     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15616
15617     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15618         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15619         SDLoc(Node));
15620
15621     SDValue Ops[2] = { Tmp1, Tmp2 };
15622     return DAG.getMergeValues(Ops, dl);
15623   }
15624
15625   // Get the inputs.
15626   SDValue Chain = Op.getOperand(0);
15627   SDValue Size  = Op.getOperand(1);
15628   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15629   EVT VT = Op.getNode()->getValueType(0);
15630
15631   bool Is64Bit = Subtarget->is64Bit();
15632   MVT SPTy = getPointerTy(DAG.getDataLayout());
15633
15634   if (SplitStack) {
15635     MachineRegisterInfo &MRI = MF.getRegInfo();
15636
15637     if (Is64Bit) {
15638       // The 64 bit implementation of segmented stacks needs to clobber both r10
15639       // r11. This makes it impossible to use it along with nested parameters.
15640       const Function *F = MF.getFunction();
15641
15642       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15643            I != E; ++I)
15644         if (I->hasNestAttr())
15645           report_fatal_error("Cannot use segmented stacks with functions that "
15646                              "have nested arguments.");
15647     }
15648
15649     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15650     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15651     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15652     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15653                                 DAG.getRegister(Vreg, SPTy));
15654     SDValue Ops1[2] = { Value, Chain };
15655     return DAG.getMergeValues(Ops1, dl);
15656   } else {
15657     SDValue Flag;
15658     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15659
15660     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15661     Flag = Chain.getValue(1);
15662     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15663
15664     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15665
15666     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15667     unsigned SPReg = RegInfo->getStackRegister();
15668     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15669     Chain = SP.getValue(1);
15670
15671     if (Align) {
15672       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15673                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15674       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15675     }
15676
15677     SDValue Ops1[2] = { SP, Chain };
15678     return DAG.getMergeValues(Ops1, dl);
15679   }
15680 }
15681
15682 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15683   MachineFunction &MF = DAG.getMachineFunction();
15684   auto PtrVT = getPointerTy(MF.getDataLayout());
15685   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15686
15687   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15688   SDLoc DL(Op);
15689
15690   if (!Subtarget->is64Bit() ||
15691       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15692     // vastart just stores the address of the VarArgsFrameIndex slot into the
15693     // memory location argument.
15694     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15695     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15696                         MachinePointerInfo(SV), false, false, 0);
15697   }
15698
15699   // __va_list_tag:
15700   //   gp_offset         (0 - 6 * 8)
15701   //   fp_offset         (48 - 48 + 8 * 16)
15702   //   overflow_arg_area (point to parameters coming in memory).
15703   //   reg_save_area
15704   SmallVector<SDValue, 8> MemOps;
15705   SDValue FIN = Op.getOperand(1);
15706   // Store gp_offset
15707   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15708                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15709                                                DL, MVT::i32),
15710                                FIN, MachinePointerInfo(SV), false, false, 0);
15711   MemOps.push_back(Store);
15712
15713   // Store fp_offset
15714   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15715   Store = DAG.getStore(Op.getOperand(0), DL,
15716                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15717                                        MVT::i32),
15718                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15719   MemOps.push_back(Store);
15720
15721   // Store ptr to overflow_arg_area
15722   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15723   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15724   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15725                        MachinePointerInfo(SV, 8),
15726                        false, false, 0);
15727   MemOps.push_back(Store);
15728
15729   // Store ptr to reg_save_area.
15730   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15731       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15732   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15733   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15734       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15735   MemOps.push_back(Store);
15736   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15737 }
15738
15739 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15740   assert(Subtarget->is64Bit() &&
15741          "LowerVAARG only handles 64-bit va_arg!");
15742   assert(Op.getNode()->getNumOperands() == 4);
15743
15744   MachineFunction &MF = DAG.getMachineFunction();
15745   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15746     // The Win64 ABI uses char* instead of a structure.
15747     return DAG.expandVAArg(Op.getNode());
15748
15749   SDValue Chain = Op.getOperand(0);
15750   SDValue SrcPtr = Op.getOperand(1);
15751   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15752   unsigned Align = Op.getConstantOperandVal(3);
15753   SDLoc dl(Op);
15754
15755   EVT ArgVT = Op.getNode()->getValueType(0);
15756   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15757   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15758   uint8_t ArgMode;
15759
15760   // Decide which area this value should be read from.
15761   // TODO: Implement the AMD64 ABI in its entirety. This simple
15762   // selection mechanism works only for the basic types.
15763   if (ArgVT == MVT::f80) {
15764     llvm_unreachable("va_arg for f80 not yet implemented");
15765   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15766     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15767   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15768     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15769   } else {
15770     llvm_unreachable("Unhandled argument type in LowerVAARG");
15771   }
15772
15773   if (ArgMode == 2) {
15774     // Sanity Check: Make sure using fp_offset makes sense.
15775     assert(!Subtarget->useSoftFloat() &&
15776            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15777            Subtarget->hasSSE1());
15778   }
15779
15780   // Insert VAARG_64 node into the DAG
15781   // VAARG_64 returns two values: Variable Argument Address, Chain
15782   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15783                        DAG.getConstant(ArgMode, dl, MVT::i8),
15784                        DAG.getConstant(Align, dl, MVT::i32)};
15785   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15786   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15787                                           VTs, InstOps, MVT::i64,
15788                                           MachinePointerInfo(SV),
15789                                           /*Align=*/0,
15790                                           /*Volatile=*/false,
15791                                           /*ReadMem=*/true,
15792                                           /*WriteMem=*/true);
15793   Chain = VAARG.getValue(1);
15794
15795   // Load the next argument and return it
15796   return DAG.getLoad(ArgVT, dl,
15797                      Chain,
15798                      VAARG,
15799                      MachinePointerInfo(),
15800                      false, false, false, 0);
15801 }
15802
15803 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15804                            SelectionDAG &DAG) {
15805   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15806   // where a va_list is still an i8*.
15807   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15808   if (Subtarget->isCallingConvWin64(
15809         DAG.getMachineFunction().getFunction()->getCallingConv()))
15810     // Probably a Win64 va_copy.
15811     return DAG.expandVACopy(Op.getNode());
15812
15813   SDValue Chain = Op.getOperand(0);
15814   SDValue DstPtr = Op.getOperand(1);
15815   SDValue SrcPtr = Op.getOperand(2);
15816   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15817   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15818   SDLoc DL(Op);
15819
15820   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15821                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15822                        false, false,
15823                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15824 }
15825
15826 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15827 // amount is a constant. Takes immediate version of shift as input.
15828 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15829                                           SDValue SrcOp, uint64_t ShiftAmt,
15830                                           SelectionDAG &DAG) {
15831   MVT ElementType = VT.getVectorElementType();
15832
15833   // Fold this packed shift into its first operand if ShiftAmt is 0.
15834   if (ShiftAmt == 0)
15835     return SrcOp;
15836
15837   // Check for ShiftAmt >= element width
15838   if (ShiftAmt >= ElementType.getSizeInBits()) {
15839     if (Opc == X86ISD::VSRAI)
15840       ShiftAmt = ElementType.getSizeInBits() - 1;
15841     else
15842       return DAG.getConstant(0, dl, VT);
15843   }
15844
15845   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15846          && "Unknown target vector shift-by-constant node");
15847
15848   // Fold this packed vector shift into a build vector if SrcOp is a
15849   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15850   if (VT == SrcOp.getSimpleValueType() &&
15851       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15852     SmallVector<SDValue, 8> Elts;
15853     unsigned NumElts = SrcOp->getNumOperands();
15854     ConstantSDNode *ND;
15855
15856     switch(Opc) {
15857     default: llvm_unreachable(nullptr);
15858     case X86ISD::VSHLI:
15859       for (unsigned i=0; i!=NumElts; ++i) {
15860         SDValue CurrentOp = SrcOp->getOperand(i);
15861         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15862           Elts.push_back(CurrentOp);
15863           continue;
15864         }
15865         ND = cast<ConstantSDNode>(CurrentOp);
15866         const APInt &C = ND->getAPIntValue();
15867         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15868       }
15869       break;
15870     case X86ISD::VSRLI:
15871       for (unsigned i=0; i!=NumElts; ++i) {
15872         SDValue CurrentOp = SrcOp->getOperand(i);
15873         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15874           Elts.push_back(CurrentOp);
15875           continue;
15876         }
15877         ND = cast<ConstantSDNode>(CurrentOp);
15878         const APInt &C = ND->getAPIntValue();
15879         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15880       }
15881       break;
15882     case X86ISD::VSRAI:
15883       for (unsigned i=0; i!=NumElts; ++i) {
15884         SDValue CurrentOp = SrcOp->getOperand(i);
15885         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15886           Elts.push_back(CurrentOp);
15887           continue;
15888         }
15889         ND = cast<ConstantSDNode>(CurrentOp);
15890         const APInt &C = ND->getAPIntValue();
15891         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15892       }
15893       break;
15894     }
15895
15896     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15897   }
15898
15899   return DAG.getNode(Opc, dl, VT, SrcOp,
15900                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15901 }
15902
15903 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15904 // may or may not be a constant. Takes immediate version of shift as input.
15905 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15906                                    SDValue SrcOp, SDValue ShAmt,
15907                                    SelectionDAG &DAG) {
15908   MVT SVT = ShAmt.getSimpleValueType();
15909   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15910
15911   // Catch shift-by-constant.
15912   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15913     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15914                                       CShAmt->getZExtValue(), DAG);
15915
15916   // Change opcode to non-immediate version
15917   switch (Opc) {
15918     default: llvm_unreachable("Unknown target vector shift node");
15919     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15920     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15921     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15922   }
15923
15924   const X86Subtarget &Subtarget =
15925       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15926   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15927       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15928     // Let the shuffle legalizer expand this shift amount node.
15929     SDValue Op0 = ShAmt.getOperand(0);
15930     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15931     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15932   } else {
15933     // Need to build a vector containing shift amount.
15934     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15935     SmallVector<SDValue, 4> ShOps;
15936     ShOps.push_back(ShAmt);
15937     if (SVT == MVT::i32) {
15938       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15939       ShOps.push_back(DAG.getUNDEF(SVT));
15940     }
15941     ShOps.push_back(DAG.getUNDEF(SVT));
15942
15943     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15944     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15945   }
15946
15947   // The return type has to be a 128-bit type with the same element
15948   // type as the input type.
15949   MVT EltVT = VT.getVectorElementType();
15950   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15951
15952   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15953   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15954 }
15955
15956 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15957 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15958 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15959 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15960                                     SDValue PreservedSrc,
15961                                     const X86Subtarget *Subtarget,
15962                                     SelectionDAG &DAG) {
15963     MVT VT = Op.getSimpleValueType();
15964     MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
15965     SDValue VMask;
15966     unsigned OpcodeSelect = ISD::VSELECT;
15967     SDLoc dl(Op);
15968
15969     if (isAllOnes(Mask))
15970       return Op;
15971
15972     if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
15973       MVT newMaskVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
15974       VMask = DAG.getBitcast(MaskVT,
15975                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15976     } else {
15977       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
15978                                        Mask.getSimpleValueType().getSizeInBits());
15979       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15980       // are extracted by EXTRACT_SUBVECTOR.
15981       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15982                           DAG.getBitcast(BitcastVT, Mask),
15983                           DAG.getIntPtrConstant(0, dl));
15984     }
15985
15986     switch (Op.getOpcode()) {
15987     default: break;
15988     case X86ISD::PCMPEQM:
15989     case X86ISD::PCMPGTM:
15990     case X86ISD::CMPM:
15991     case X86ISD::CMPMU:
15992       return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15993     case X86ISD::VFPCLASS:
15994       return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15995     case X86ISD::VTRUNC:
15996     case X86ISD::VTRUNCS:
15997     case X86ISD::VTRUNCUS:
15998       // We can't use ISD::VSELECT here because it is not always "Legal"
15999       // for the destination type. For example vpmovqb require only AVX512
16000       // and vselect that can operate on byte element type require BWI
16001       OpcodeSelect = X86ISD::SELECT;
16002       break;
16003     }
16004     if (PreservedSrc.getOpcode() == ISD::UNDEF)
16005       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16006     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16007 }
16008
16009 /// \brief Creates an SDNode for a predicated scalar operation.
16010 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16011 /// The mask is coming as MVT::i8 and it should be truncated
16012 /// to MVT::i1 while lowering masking intrinsics.
16013 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16014 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16015 /// for a scalar instruction.
16016 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16017                                     SDValue PreservedSrc,
16018                                     const X86Subtarget *Subtarget,
16019                                     SelectionDAG &DAG) {
16020   if (isAllOnes(Mask))
16021     return Op;
16022
16023   MVT VT = Op.getSimpleValueType();
16024   SDLoc dl(Op);
16025   // The mask should be of type MVT::i1
16026   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16027
16028   if (Op.getOpcode() == X86ISD::FSETCC)
16029     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16030   if (Op.getOpcode() == X86ISD::VFPCLASS)
16031     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16032
16033   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16034     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16035   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16036 }
16037
16038 static int getSEHRegistrationNodeSize(const Function *Fn) {
16039   if (!Fn->hasPersonalityFn())
16040     report_fatal_error(
16041         "querying registration node size for function without personality");
16042   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16043   // WinEHStatePass for the full struct definition.
16044   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16045   case EHPersonality::MSVC_X86SEH: return 24;
16046   case EHPersonality::MSVC_CXX: return 16;
16047   default: break;
16048   }
16049   report_fatal_error("can only recover FP for MSVC EH personality functions");
16050 }
16051
16052 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
16053 /// function or when returning to a parent frame after catching an exception, we
16054 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16055 /// Here's the math:
16056 ///   RegNodeBase = EntryEBP - RegNodeSize
16057 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
16058 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16059 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16060 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16061                                    SDValue EntryEBP) {
16062   MachineFunction &MF = DAG.getMachineFunction();
16063   SDLoc dl;
16064
16065   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16066   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16067
16068   // It's possible that the parent function no longer has a personality function
16069   // if the exceptional code was optimized away, in which case we just return
16070   // the incoming EBP.
16071   if (!Fn->hasPersonalityFn())
16072     return EntryEBP;
16073
16074   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16075
16076   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16077   // registration.
16078   MCSymbol *OffsetSym =
16079       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16080           GlobalValue::getRealLinkageName(Fn->getName()));
16081   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16082   SDValue RegNodeFrameOffset =
16083       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16084
16085   // RegNodeBase = EntryEBP - RegNodeSize
16086   // ParentFP = RegNodeBase - RegNodeFrameOffset
16087   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16088                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16089   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16090 }
16091
16092 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16093                                        SelectionDAG &DAG) {
16094   SDLoc dl(Op);
16095   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16096   MVT VT = Op.getSimpleValueType();
16097   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16098   if (IntrData) {
16099     switch(IntrData->Type) {
16100     case INTR_TYPE_1OP:
16101       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16102     case INTR_TYPE_2OP:
16103       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16104         Op.getOperand(2));
16105     case INTR_TYPE_2OP_IMM8:
16106       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16107                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16108     case INTR_TYPE_3OP:
16109       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16110         Op.getOperand(2), Op.getOperand(3));
16111     case INTR_TYPE_4OP:
16112       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16113         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16114     case INTR_TYPE_1OP_MASK_RM: {
16115       SDValue Src = Op.getOperand(1);
16116       SDValue PassThru = Op.getOperand(2);
16117       SDValue Mask = Op.getOperand(3);
16118       SDValue RoundingMode;
16119       // We allways add rounding mode to the Node.
16120       // If the rounding mode is not specified, we add the
16121       // "current direction" mode.
16122       if (Op.getNumOperands() == 4)
16123         RoundingMode =
16124           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16125       else
16126         RoundingMode = Op.getOperand(4);
16127       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16128       if (IntrWithRoundingModeOpcode != 0)
16129         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16130             X86::STATIC_ROUNDING::CUR_DIRECTION)
16131           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16132                                       dl, Op.getValueType(), Src, RoundingMode),
16133                                       Mask, PassThru, Subtarget, DAG);
16134       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16135                                               RoundingMode),
16136                                   Mask, PassThru, Subtarget, DAG);
16137     }
16138     case INTR_TYPE_1OP_MASK: {
16139       SDValue Src = Op.getOperand(1);
16140       SDValue PassThru = Op.getOperand(2);
16141       SDValue Mask = Op.getOperand(3);
16142       // We add rounding mode to the Node when
16143       //   - RM Opcode is specified and
16144       //   - RM is not "current direction".
16145       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16146       if (IntrWithRoundingModeOpcode != 0) {
16147         SDValue Rnd = Op.getOperand(4);
16148         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16149         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16150           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16151                                       dl, Op.getValueType(),
16152                                       Src, Rnd),
16153                                       Mask, PassThru, Subtarget, DAG);
16154         }
16155       }
16156       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16157                                   Mask, PassThru, Subtarget, DAG);
16158     }
16159     case INTR_TYPE_SCALAR_MASK: {
16160       SDValue Src1 = Op.getOperand(1);
16161       SDValue Src2 = Op.getOperand(2);
16162       SDValue passThru = Op.getOperand(3);
16163       SDValue Mask = Op.getOperand(4);
16164       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16165                                   Mask, passThru, Subtarget, DAG);
16166     }
16167     case INTR_TYPE_SCALAR_MASK_RM: {
16168       SDValue Src1 = Op.getOperand(1);
16169       SDValue Src2 = Op.getOperand(2);
16170       SDValue Src0 = Op.getOperand(3);
16171       SDValue Mask = Op.getOperand(4);
16172       // There are 2 kinds of intrinsics in this group:
16173       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16174       // (2) With rounding mode and sae - 7 operands.
16175       if (Op.getNumOperands() == 6) {
16176         SDValue Sae  = Op.getOperand(5);
16177         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16178         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16179                                                 Sae),
16180                                     Mask, Src0, Subtarget, DAG);
16181       }
16182       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16183       SDValue RoundingMode  = Op.getOperand(5);
16184       SDValue Sae  = Op.getOperand(6);
16185       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16186                                               RoundingMode, Sae),
16187                                   Mask, Src0, Subtarget, DAG);
16188     }
16189     case INTR_TYPE_2OP_MASK:
16190     case INTR_TYPE_2OP_IMM8_MASK: {
16191       SDValue Src1 = Op.getOperand(1);
16192       SDValue Src2 = Op.getOperand(2);
16193       SDValue PassThru = Op.getOperand(3);
16194       SDValue Mask = Op.getOperand(4);
16195
16196       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16197         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16198
16199       // We specify 2 possible opcodes for intrinsics with rounding modes.
16200       // First, we check if the intrinsic may have non-default rounding mode,
16201       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16202       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16203       if (IntrWithRoundingModeOpcode != 0) {
16204         SDValue Rnd = Op.getOperand(5);
16205         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16206         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16207           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16208                                       dl, Op.getValueType(),
16209                                       Src1, Src2, Rnd),
16210                                       Mask, PassThru, Subtarget, DAG);
16211         }
16212       }
16213       // TODO: Intrinsics should have fast-math-flags to propagate.
16214       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16215                                   Mask, PassThru, Subtarget, DAG);
16216     }
16217     case INTR_TYPE_2OP_MASK_RM: {
16218       SDValue Src1 = Op.getOperand(1);
16219       SDValue Src2 = Op.getOperand(2);
16220       SDValue PassThru = Op.getOperand(3);
16221       SDValue Mask = Op.getOperand(4);
16222       // We specify 2 possible modes for intrinsics, with/without rounding
16223       // modes.
16224       // First, we check if the intrinsic have rounding mode (6 operands),
16225       // if not, we set rounding mode to "current".
16226       SDValue Rnd;
16227       if (Op.getNumOperands() == 6)
16228         Rnd = Op.getOperand(5);
16229       else
16230         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16231       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16232                                               Src1, Src2, Rnd),
16233                                   Mask, PassThru, Subtarget, DAG);
16234     }
16235     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16236       SDValue Src1 = Op.getOperand(1);
16237       SDValue Src2 = Op.getOperand(2);
16238       SDValue Src3 = Op.getOperand(3);
16239       SDValue PassThru = Op.getOperand(4);
16240       SDValue Mask = Op.getOperand(5);
16241       SDValue Sae  = Op.getOperand(6);
16242
16243       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16244                                               Src2, Src3, Sae),
16245                                   Mask, PassThru, Subtarget, DAG);
16246     }
16247     case INTR_TYPE_3OP_MASK_RM: {
16248       SDValue Src1 = Op.getOperand(1);
16249       SDValue Src2 = Op.getOperand(2);
16250       SDValue Imm = Op.getOperand(3);
16251       SDValue PassThru = Op.getOperand(4);
16252       SDValue Mask = Op.getOperand(5);
16253       // We specify 2 possible modes for intrinsics, with/without rounding
16254       // modes.
16255       // First, we check if the intrinsic have rounding mode (7 operands),
16256       // if not, we set rounding mode to "current".
16257       SDValue Rnd;
16258       if (Op.getNumOperands() == 7)
16259         Rnd = Op.getOperand(6);
16260       else
16261         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16262       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16263         Src1, Src2, Imm, Rnd),
16264         Mask, PassThru, Subtarget, DAG);
16265     }
16266     case INTR_TYPE_3OP_IMM8_MASK:
16267     case INTR_TYPE_3OP_MASK:
16268     case INSERT_SUBVEC: {
16269       SDValue Src1 = Op.getOperand(1);
16270       SDValue Src2 = Op.getOperand(2);
16271       SDValue Src3 = Op.getOperand(3);
16272       SDValue PassThru = Op.getOperand(4);
16273       SDValue Mask = Op.getOperand(5);
16274
16275       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16276         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16277       else if (IntrData->Type == INSERT_SUBVEC) {
16278         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16279         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16280         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16281         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16282         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16283       }
16284
16285       // We specify 2 possible opcodes for intrinsics with rounding modes.
16286       // First, we check if the intrinsic may have non-default rounding mode,
16287       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16288       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16289       if (IntrWithRoundingModeOpcode != 0) {
16290         SDValue Rnd = Op.getOperand(6);
16291         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16292         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16293           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16294                                       dl, Op.getValueType(),
16295                                       Src1, Src2, Src3, Rnd),
16296                                       Mask, PassThru, Subtarget, DAG);
16297         }
16298       }
16299       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16300                                               Src1, Src2, Src3),
16301                                   Mask, PassThru, Subtarget, DAG);
16302     }
16303     case VPERM_3OP_MASKZ:
16304     case VPERM_3OP_MASK:
16305     case FMA_OP_MASK3:
16306     case FMA_OP_MASKZ:
16307     case FMA_OP_MASK: {
16308       SDValue Src1 = Op.getOperand(1);
16309       SDValue Src2 = Op.getOperand(2);
16310       SDValue Src3 = Op.getOperand(3);
16311       SDValue Mask = Op.getOperand(4);
16312       MVT VT = Op.getSimpleValueType();
16313       SDValue PassThru = SDValue();
16314
16315       // set PassThru element
16316       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16317         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16318       else if (IntrData->Type == FMA_OP_MASK3)
16319         PassThru = Src3;
16320       else
16321         PassThru = Src1;
16322
16323       // We specify 2 possible opcodes for intrinsics with rounding modes.
16324       // First, we check if the intrinsic may have non-default rounding mode,
16325       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16326       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16327       if (IntrWithRoundingModeOpcode != 0) {
16328         SDValue Rnd = Op.getOperand(5);
16329         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16330             X86::STATIC_ROUNDING::CUR_DIRECTION)
16331           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16332                                                   dl, Op.getValueType(),
16333                                                   Src1, Src2, Src3, Rnd),
16334                                       Mask, PassThru, Subtarget, DAG);
16335       }
16336       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16337                                               dl, Op.getValueType(),
16338                                               Src1, Src2, Src3),
16339                                   Mask, PassThru, Subtarget, DAG);
16340     }
16341     case TERLOG_OP_MASK:
16342     case TERLOG_OP_MASKZ: {
16343       SDValue Src1 = Op.getOperand(1);
16344       SDValue Src2 = Op.getOperand(2);
16345       SDValue Src3 = Op.getOperand(3);
16346       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16347       SDValue Mask = Op.getOperand(5);
16348       MVT VT = Op.getSimpleValueType();
16349       SDValue PassThru = Src1;
16350       // Set PassThru element.
16351       if (IntrData->Type == TERLOG_OP_MASKZ)
16352         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16353
16354       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16355                                               Src1, Src2, Src3, Src4),
16356                                   Mask, PassThru, Subtarget, DAG);
16357     }
16358     case FPCLASS: {
16359       // FPclass intrinsics with mask
16360        SDValue Src1 = Op.getOperand(1);
16361        MVT VT = Src1.getSimpleValueType();
16362        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16363        SDValue Imm = Op.getOperand(2);
16364        SDValue Mask = Op.getOperand(3);
16365        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16366                                      Mask.getSimpleValueType().getSizeInBits());
16367        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16368        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16369                                                  DAG.getTargetConstant(0, dl, MaskVT),
16370                                                  Subtarget, DAG);
16371        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16372                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16373                                  DAG.getIntPtrConstant(0, dl));
16374        return DAG.getBitcast(Op.getValueType(), Res);
16375     }
16376     case FPCLASSS: {
16377       SDValue Src1 = Op.getOperand(1);
16378       SDValue Imm = Op.getOperand(2);
16379       SDValue Mask = Op.getOperand(3);
16380       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16381       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16382         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16383       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16384     }
16385     case CMP_MASK:
16386     case CMP_MASK_CC: {
16387       // Comparison intrinsics with masks.
16388       // Example of transformation:
16389       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16390       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16391       // (i8 (bitcast
16392       //   (v8i1 (insert_subvector undef,
16393       //           (v2i1 (and (PCMPEQM %a, %b),
16394       //                      (extract_subvector
16395       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16396       MVT VT = Op.getOperand(1).getSimpleValueType();
16397       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16398       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16399       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16400                                        Mask.getSimpleValueType().getSizeInBits());
16401       SDValue Cmp;
16402       if (IntrData->Type == CMP_MASK_CC) {
16403         SDValue CC = Op.getOperand(3);
16404         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16405         // We specify 2 possible opcodes for intrinsics with rounding modes.
16406         // First, we check if the intrinsic may have non-default rounding mode,
16407         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16408         if (IntrData->Opc1 != 0) {
16409           SDValue Rnd = Op.getOperand(5);
16410           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16411               X86::STATIC_ROUNDING::CUR_DIRECTION)
16412             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16413                               Op.getOperand(2), CC, Rnd);
16414         }
16415         //default rounding mode
16416         if(!Cmp.getNode())
16417             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16418                               Op.getOperand(2), CC);
16419
16420       } else {
16421         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16422         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16423                           Op.getOperand(2));
16424       }
16425       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16426                                              DAG.getTargetConstant(0, dl,
16427                                                                    MaskVT),
16428                                              Subtarget, DAG);
16429       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16430                                 DAG.getUNDEF(BitcastVT), CmpMask,
16431                                 DAG.getIntPtrConstant(0, dl));
16432       return DAG.getBitcast(Op.getValueType(), Res);
16433     }
16434     case CMP_MASK_SCALAR_CC: {
16435       SDValue Src1 = Op.getOperand(1);
16436       SDValue Src2 = Op.getOperand(2);
16437       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16438       SDValue Mask = Op.getOperand(4);
16439
16440       SDValue Cmp;
16441       if (IntrData->Opc1 != 0) {
16442         SDValue Rnd = Op.getOperand(5);
16443         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16444             X86::STATIC_ROUNDING::CUR_DIRECTION)
16445           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16446       }
16447       //default rounding mode
16448       if(!Cmp.getNode())
16449         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16450
16451       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16452                                              DAG.getTargetConstant(0, dl,
16453                                                                    MVT::i1),
16454                                              Subtarget, DAG);
16455
16456       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16457                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16458                          DAG.getValueType(MVT::i1));
16459     }
16460     case COMI: { // Comparison intrinsics
16461       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16462       SDValue LHS = Op.getOperand(1);
16463       SDValue RHS = Op.getOperand(2);
16464       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16465       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16466       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16467       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16468                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16469       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16470     }
16471     case VSHIFT:
16472       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16473                                  Op.getOperand(1), Op.getOperand(2), DAG);
16474     case VSHIFT_MASK:
16475       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16476                                                       Op.getSimpleValueType(),
16477                                                       Op.getOperand(1),
16478                                                       Op.getOperand(2), DAG),
16479                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16480                                   DAG);
16481     case COMPRESS_EXPAND_IN_REG: {
16482       SDValue Mask = Op.getOperand(3);
16483       SDValue DataToCompress = Op.getOperand(1);
16484       SDValue PassThru = Op.getOperand(2);
16485       if (isAllOnes(Mask)) // return data as is
16486         return Op.getOperand(1);
16487
16488       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16489                                               DataToCompress),
16490                                   Mask, PassThru, Subtarget, DAG);
16491     }
16492     case BROADCASTM: {
16493       SDValue Mask = Op.getOperand(1);
16494       MVT MaskVT = MVT::getVectorVT(MVT::i1, Mask.getSimpleValueType().getSizeInBits());
16495       Mask = DAG.getBitcast(MaskVT, Mask);
16496       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Mask);
16497     }
16498     case BLEND: {
16499       SDValue Mask = Op.getOperand(3);
16500       MVT VT = Op.getSimpleValueType();
16501       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16502       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16503                                        Mask.getSimpleValueType().getSizeInBits());
16504       SDLoc dl(Op);
16505       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16506                                   DAG.getBitcast(BitcastVT, Mask),
16507                                   DAG.getIntPtrConstant(0, dl));
16508       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16509                          Op.getOperand(2));
16510     }
16511     default:
16512       break;
16513     }
16514   }
16515
16516   switch (IntNo) {
16517   default: return SDValue();    // Don't custom lower most intrinsics.
16518
16519   case Intrinsic::x86_avx2_permd:
16520   case Intrinsic::x86_avx2_permps:
16521     // Operands intentionally swapped. Mask is last operand to intrinsic,
16522     // but second operand for node/instruction.
16523     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16524                        Op.getOperand(2), Op.getOperand(1));
16525
16526   // ptest and testp intrinsics. The intrinsic these come from are designed to
16527   // return an integer value, not just an instruction so lower it to the ptest
16528   // or testp pattern and a setcc for the result.
16529   case Intrinsic::x86_sse41_ptestz:
16530   case Intrinsic::x86_sse41_ptestc:
16531   case Intrinsic::x86_sse41_ptestnzc:
16532   case Intrinsic::x86_avx_ptestz_256:
16533   case Intrinsic::x86_avx_ptestc_256:
16534   case Intrinsic::x86_avx_ptestnzc_256:
16535   case Intrinsic::x86_avx_vtestz_ps:
16536   case Intrinsic::x86_avx_vtestc_ps:
16537   case Intrinsic::x86_avx_vtestnzc_ps:
16538   case Intrinsic::x86_avx_vtestz_pd:
16539   case Intrinsic::x86_avx_vtestc_pd:
16540   case Intrinsic::x86_avx_vtestnzc_pd:
16541   case Intrinsic::x86_avx_vtestz_ps_256:
16542   case Intrinsic::x86_avx_vtestc_ps_256:
16543   case Intrinsic::x86_avx_vtestnzc_ps_256:
16544   case Intrinsic::x86_avx_vtestz_pd_256:
16545   case Intrinsic::x86_avx_vtestc_pd_256:
16546   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16547     bool IsTestPacked = false;
16548     unsigned X86CC;
16549     switch (IntNo) {
16550     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16551     case Intrinsic::x86_avx_vtestz_ps:
16552     case Intrinsic::x86_avx_vtestz_pd:
16553     case Intrinsic::x86_avx_vtestz_ps_256:
16554     case Intrinsic::x86_avx_vtestz_pd_256:
16555       IsTestPacked = true; // Fallthrough
16556     case Intrinsic::x86_sse41_ptestz:
16557     case Intrinsic::x86_avx_ptestz_256:
16558       // ZF = 1
16559       X86CC = X86::COND_E;
16560       break;
16561     case Intrinsic::x86_avx_vtestc_ps:
16562     case Intrinsic::x86_avx_vtestc_pd:
16563     case Intrinsic::x86_avx_vtestc_ps_256:
16564     case Intrinsic::x86_avx_vtestc_pd_256:
16565       IsTestPacked = true; // Fallthrough
16566     case Intrinsic::x86_sse41_ptestc:
16567     case Intrinsic::x86_avx_ptestc_256:
16568       // CF = 1
16569       X86CC = X86::COND_B;
16570       break;
16571     case Intrinsic::x86_avx_vtestnzc_ps:
16572     case Intrinsic::x86_avx_vtestnzc_pd:
16573     case Intrinsic::x86_avx_vtestnzc_ps_256:
16574     case Intrinsic::x86_avx_vtestnzc_pd_256:
16575       IsTestPacked = true; // Fallthrough
16576     case Intrinsic::x86_sse41_ptestnzc:
16577     case Intrinsic::x86_avx_ptestnzc_256:
16578       // ZF and CF = 0
16579       X86CC = X86::COND_A;
16580       break;
16581     }
16582
16583     SDValue LHS = Op.getOperand(1);
16584     SDValue RHS = Op.getOperand(2);
16585     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16586     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16587     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16588     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16589     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16590   }
16591   case Intrinsic::x86_avx512_kortestz_w:
16592   case Intrinsic::x86_avx512_kortestc_w: {
16593     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16594     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16595     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16596     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16597     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16598     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16599     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16600   }
16601
16602   case Intrinsic::x86_sse42_pcmpistria128:
16603   case Intrinsic::x86_sse42_pcmpestria128:
16604   case Intrinsic::x86_sse42_pcmpistric128:
16605   case Intrinsic::x86_sse42_pcmpestric128:
16606   case Intrinsic::x86_sse42_pcmpistrio128:
16607   case Intrinsic::x86_sse42_pcmpestrio128:
16608   case Intrinsic::x86_sse42_pcmpistris128:
16609   case Intrinsic::x86_sse42_pcmpestris128:
16610   case Intrinsic::x86_sse42_pcmpistriz128:
16611   case Intrinsic::x86_sse42_pcmpestriz128: {
16612     unsigned Opcode;
16613     unsigned X86CC;
16614     switch (IntNo) {
16615     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16616     case Intrinsic::x86_sse42_pcmpistria128:
16617       Opcode = X86ISD::PCMPISTRI;
16618       X86CC = X86::COND_A;
16619       break;
16620     case Intrinsic::x86_sse42_pcmpestria128:
16621       Opcode = X86ISD::PCMPESTRI;
16622       X86CC = X86::COND_A;
16623       break;
16624     case Intrinsic::x86_sse42_pcmpistric128:
16625       Opcode = X86ISD::PCMPISTRI;
16626       X86CC = X86::COND_B;
16627       break;
16628     case Intrinsic::x86_sse42_pcmpestric128:
16629       Opcode = X86ISD::PCMPESTRI;
16630       X86CC = X86::COND_B;
16631       break;
16632     case Intrinsic::x86_sse42_pcmpistrio128:
16633       Opcode = X86ISD::PCMPISTRI;
16634       X86CC = X86::COND_O;
16635       break;
16636     case Intrinsic::x86_sse42_pcmpestrio128:
16637       Opcode = X86ISD::PCMPESTRI;
16638       X86CC = X86::COND_O;
16639       break;
16640     case Intrinsic::x86_sse42_pcmpistris128:
16641       Opcode = X86ISD::PCMPISTRI;
16642       X86CC = X86::COND_S;
16643       break;
16644     case Intrinsic::x86_sse42_pcmpestris128:
16645       Opcode = X86ISD::PCMPESTRI;
16646       X86CC = X86::COND_S;
16647       break;
16648     case Intrinsic::x86_sse42_pcmpistriz128:
16649       Opcode = X86ISD::PCMPISTRI;
16650       X86CC = X86::COND_E;
16651       break;
16652     case Intrinsic::x86_sse42_pcmpestriz128:
16653       Opcode = X86ISD::PCMPESTRI;
16654       X86CC = X86::COND_E;
16655       break;
16656     }
16657     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16658     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16659     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16660     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16661                                 DAG.getConstant(X86CC, dl, MVT::i8),
16662                                 SDValue(PCMP.getNode(), 1));
16663     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16664   }
16665
16666   case Intrinsic::x86_sse42_pcmpistri128:
16667   case Intrinsic::x86_sse42_pcmpestri128: {
16668     unsigned Opcode;
16669     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16670       Opcode = X86ISD::PCMPISTRI;
16671     else
16672       Opcode = X86ISD::PCMPESTRI;
16673
16674     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16675     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16676     return DAG.getNode(Opcode, dl, VTs, NewOps);
16677   }
16678
16679   case Intrinsic::x86_seh_lsda: {
16680     // Compute the symbol for the LSDA. We know it'll get emitted later.
16681     MachineFunction &MF = DAG.getMachineFunction();
16682     SDValue Op1 = Op.getOperand(1);
16683     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16684     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16685         GlobalValue::getRealLinkageName(Fn->getName()));
16686
16687     // Generate a simple absolute symbol reference. This intrinsic is only
16688     // supported on 32-bit Windows, which isn't PIC.
16689     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16690     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16691   }
16692
16693   case Intrinsic::x86_seh_recoverfp: {
16694     SDValue FnOp = Op.getOperand(1);
16695     SDValue IncomingFPOp = Op.getOperand(2);
16696     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16697     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16698     if (!Fn)
16699       report_fatal_error(
16700           "llvm.x86.seh.recoverfp must take a function as the first argument");
16701     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16702   }
16703
16704   case Intrinsic::localaddress: {
16705     // Returns one of the stack, base, or frame pointer registers, depending on
16706     // which is used to reference local variables.
16707     MachineFunction &MF = DAG.getMachineFunction();
16708     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16709     unsigned Reg;
16710     if (RegInfo->hasBasePointer(MF))
16711       Reg = RegInfo->getBaseRegister();
16712     else // This function handles the SP or FP case.
16713       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16714     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16715   }
16716   }
16717 }
16718
16719 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16720                               SDValue Src, SDValue Mask, SDValue Base,
16721                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16722                               const X86Subtarget * Subtarget) {
16723   SDLoc dl(Op);
16724   auto *C = cast<ConstantSDNode>(ScaleOp);
16725   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16726   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16727                              Index.getSimpleValueType().getVectorNumElements());
16728   SDValue MaskInReg;
16729   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16730   if (MaskC)
16731     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16732   else {
16733     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16734                                      Mask.getSimpleValueType().getSizeInBits());
16735
16736     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16737     // are extracted by EXTRACT_SUBVECTOR.
16738     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16739                             DAG.getBitcast(BitcastVT, Mask),
16740                             DAG.getIntPtrConstant(0, dl));
16741   }
16742   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16743   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16744   SDValue Segment = DAG.getRegister(0, MVT::i32);
16745   if (Src.getOpcode() == ISD::UNDEF)
16746     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16747   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16748   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16749   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16750   return DAG.getMergeValues(RetOps, dl);
16751 }
16752
16753 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16754                                SDValue Src, SDValue Mask, SDValue Base,
16755                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16756   SDLoc dl(Op);
16757   auto *C = cast<ConstantSDNode>(ScaleOp);
16758   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16759   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16760   SDValue Segment = DAG.getRegister(0, MVT::i32);
16761   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16762                              Index.getSimpleValueType().getVectorNumElements());
16763   SDValue MaskInReg;
16764   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16765   if (MaskC)
16766     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16767   else {
16768     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16769                                      Mask.getSimpleValueType().getSizeInBits());
16770
16771     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16772     // are extracted by EXTRACT_SUBVECTOR.
16773     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16774                             DAG.getBitcast(BitcastVT, Mask),
16775                             DAG.getIntPtrConstant(0, dl));
16776   }
16777   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16778   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16779   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16780   return SDValue(Res, 1);
16781 }
16782
16783 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16784                                SDValue Mask, SDValue Base, SDValue Index,
16785                                SDValue ScaleOp, SDValue Chain) {
16786   SDLoc dl(Op);
16787   auto *C = cast<ConstantSDNode>(ScaleOp);
16788   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16789   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16790   SDValue Segment = DAG.getRegister(0, MVT::i32);
16791   MVT MaskVT =
16792     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16793   SDValue MaskInReg;
16794   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16795   if (MaskC)
16796     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16797   else
16798     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16799   //SDVTList VTs = DAG.getVTList(MVT::Other);
16800   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16801   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16802   return SDValue(Res, 0);
16803 }
16804
16805 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16806 // read performance monitor counters (x86_rdpmc).
16807 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16808                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16809                               SmallVectorImpl<SDValue> &Results) {
16810   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16811   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16812   SDValue LO, HI;
16813
16814   // The ECX register is used to select the index of the performance counter
16815   // to read.
16816   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16817                                    N->getOperand(2));
16818   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16819
16820   // Reads the content of a 64-bit performance counter and returns it in the
16821   // registers EDX:EAX.
16822   if (Subtarget->is64Bit()) {
16823     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16824     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16825                             LO.getValue(2));
16826   } else {
16827     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16828     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16829                             LO.getValue(2));
16830   }
16831   Chain = HI.getValue(1);
16832
16833   if (Subtarget->is64Bit()) {
16834     // The EAX register is loaded with the low-order 32 bits. The EDX register
16835     // is loaded with the supported high-order bits of the counter.
16836     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16837                               DAG.getConstant(32, DL, MVT::i8));
16838     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16839     Results.push_back(Chain);
16840     return;
16841   }
16842
16843   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16844   SDValue Ops[] = { LO, HI };
16845   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16846   Results.push_back(Pair);
16847   Results.push_back(Chain);
16848 }
16849
16850 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16851 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16852 // also used to custom lower READCYCLECOUNTER nodes.
16853 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16854                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16855                               SmallVectorImpl<SDValue> &Results) {
16856   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16857   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16858   SDValue LO, HI;
16859
16860   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16861   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16862   // and the EAX register is loaded with the low-order 32 bits.
16863   if (Subtarget->is64Bit()) {
16864     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16865     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16866                             LO.getValue(2));
16867   } else {
16868     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16869     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16870                             LO.getValue(2));
16871   }
16872   SDValue Chain = HI.getValue(1);
16873
16874   if (Opcode == X86ISD::RDTSCP_DAG) {
16875     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16876
16877     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16878     // the ECX register. Add 'ecx' explicitly to the chain.
16879     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16880                                      HI.getValue(2));
16881     // Explicitly store the content of ECX at the location passed in input
16882     // to the 'rdtscp' intrinsic.
16883     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16884                          MachinePointerInfo(), false, false, 0);
16885   }
16886
16887   if (Subtarget->is64Bit()) {
16888     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16889     // the EAX register is loaded with the low-order 32 bits.
16890     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16891                               DAG.getConstant(32, DL, MVT::i8));
16892     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16893     Results.push_back(Chain);
16894     return;
16895   }
16896
16897   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16898   SDValue Ops[] = { LO, HI };
16899   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16900   Results.push_back(Pair);
16901   Results.push_back(Chain);
16902 }
16903
16904 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16905                                      SelectionDAG &DAG) {
16906   SmallVector<SDValue, 2> Results;
16907   SDLoc DL(Op);
16908   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16909                           Results);
16910   return DAG.getMergeValues(Results, DL);
16911 }
16912
16913 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16914                                     SelectionDAG &DAG) {
16915   MachineFunction &MF = DAG.getMachineFunction();
16916   const Function *Fn = MF.getFunction();
16917   SDLoc dl(Op);
16918   SDValue Chain = Op.getOperand(0);
16919
16920   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16921          "using llvm.x86.seh.restoreframe requires a frame pointer");
16922
16923   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16924   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16925
16926   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16927   unsigned FrameReg =
16928       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16929   unsigned SPReg = RegInfo->getStackRegister();
16930   unsigned SlotSize = RegInfo->getSlotSize();
16931
16932   // Get incoming EBP.
16933   SDValue IncomingEBP =
16934       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16935
16936   // SP is saved in the first field of every registration node, so load
16937   // [EBP-RegNodeSize] into SP.
16938   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16939   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16940                                DAG.getConstant(-RegNodeSize, dl, VT));
16941   SDValue NewSP =
16942       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16943                   false, VT.getScalarSizeInBits() / 8);
16944   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16945
16946   if (!RegInfo->needsStackRealignment(MF)) {
16947     // Adjust EBP to point back to the original frame position.
16948     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16949     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16950   } else {
16951     assert(RegInfo->hasBasePointer(MF) &&
16952            "functions with Win32 EH must use frame or base pointer register");
16953
16954     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16955     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16956     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16957
16958     // Reload the spilled EBP value, now that the stack and base pointers are
16959     // set up.
16960     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16961     X86FI->setHasSEHFramePtrSave(true);
16962     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16963     X86FI->setSEHFramePtrSaveIndex(FI);
16964     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16965                                 MachinePointerInfo(), false, false, false,
16966                                 VT.getScalarSizeInBits() / 8);
16967     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16968   }
16969
16970   return Chain;
16971 }
16972
16973 static SDValue MarkEHRegistrationNode(SDValue Op, SelectionDAG &DAG) {
16974   MachineFunction &MF = DAG.getMachineFunction();
16975   SDValue Chain = Op.getOperand(0);
16976   SDValue RegNode = Op.getOperand(2);
16977   WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo();
16978   if (!EHInfo)
16979     report_fatal_error("EH registrations only live in functions using WinEH");
16980
16981   // Cast the operand to an alloca, and remember the frame index.
16982   auto *FINode = dyn_cast<FrameIndexSDNode>(RegNode);
16983   if (!FINode)
16984     report_fatal_error("llvm.x86.seh.ehregnode expects a static alloca");
16985   EHInfo->EHRegNodeFrameIndex = FINode->getIndex();
16986
16987   // Return the chain operand without making any DAG nodes.
16988   return Chain;
16989 }
16990
16991 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16992 /// return truncate Store/MaskedStore Node
16993 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16994                                                SelectionDAG &DAG,
16995                                                MVT ElementType) {
16996   SDLoc dl(Op);
16997   SDValue Mask = Op.getOperand(4);
16998   SDValue DataToTruncate = Op.getOperand(3);
16999   SDValue Addr = Op.getOperand(2);
17000   SDValue Chain = Op.getOperand(0);
17001
17002   MVT VT  = DataToTruncate.getSimpleValueType();
17003   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
17004
17005   if (isAllOnes(Mask)) // return just a truncate store
17006     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17007                              MachinePointerInfo(), SVT, false, false,
17008                              SVT.getScalarSizeInBits()/8);
17009
17010   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
17011   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17012                                    Mask.getSimpleValueType().getSizeInBits());
17013   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17014   // are extracted by EXTRACT_SUBVECTOR.
17015   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17016                               DAG.getBitcast(BitcastVT, Mask),
17017                               DAG.getIntPtrConstant(0, dl));
17018
17019   MachineMemOperand *MMO = DAG.getMachineFunction().
17020     getMachineMemOperand(MachinePointerInfo(),
17021                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17022                          SVT.getScalarSizeInBits()/8);
17023
17024   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17025                             VMask, SVT, MMO, true);
17026 }
17027
17028 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17029                                       SelectionDAG &DAG) {
17030   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17031
17032   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17033   if (!IntrData) {
17034     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
17035       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
17036     else if (IntNo == llvm::Intrinsic::x86_seh_ehregnode)
17037       return MarkEHRegistrationNode(Op, DAG);
17038     return SDValue();
17039   }
17040
17041   SDLoc dl(Op);
17042   switch(IntrData->Type) {
17043   default: llvm_unreachable("Unknown Intrinsic Type");
17044   case RDSEED:
17045   case RDRAND: {
17046     // Emit the node with the right value type.
17047     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17048     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17049
17050     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17051     // Otherwise return the value from Rand, which is always 0, casted to i32.
17052     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17053                       DAG.getConstant(1, dl, Op->getValueType(1)),
17054                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17055                       SDValue(Result.getNode(), 1) };
17056     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17057                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17058                                   Ops);
17059
17060     // Return { result, isValid, chain }.
17061     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17062                        SDValue(Result.getNode(), 2));
17063   }
17064   case GATHER: {
17065   //gather(v1, mask, index, base, scale);
17066     SDValue Chain = Op.getOperand(0);
17067     SDValue Src   = Op.getOperand(2);
17068     SDValue Base  = Op.getOperand(3);
17069     SDValue Index = Op.getOperand(4);
17070     SDValue Mask  = Op.getOperand(5);
17071     SDValue Scale = Op.getOperand(6);
17072     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17073                          Chain, Subtarget);
17074   }
17075   case SCATTER: {
17076   //scatter(base, mask, index, v1, scale);
17077     SDValue Chain = Op.getOperand(0);
17078     SDValue Base  = Op.getOperand(2);
17079     SDValue Mask  = Op.getOperand(3);
17080     SDValue Index = Op.getOperand(4);
17081     SDValue Src   = Op.getOperand(5);
17082     SDValue Scale = Op.getOperand(6);
17083     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17084                           Scale, Chain);
17085   }
17086   case PREFETCH: {
17087     SDValue Hint = Op.getOperand(6);
17088     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17089     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17090     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17091     SDValue Chain = Op.getOperand(0);
17092     SDValue Mask  = Op.getOperand(2);
17093     SDValue Index = Op.getOperand(3);
17094     SDValue Base  = Op.getOperand(4);
17095     SDValue Scale = Op.getOperand(5);
17096     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17097   }
17098   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17099   case RDTSC: {
17100     SmallVector<SDValue, 2> Results;
17101     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17102                             Results);
17103     return DAG.getMergeValues(Results, dl);
17104   }
17105   // Read Performance Monitoring Counters.
17106   case RDPMC: {
17107     SmallVector<SDValue, 2> Results;
17108     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17109     return DAG.getMergeValues(Results, dl);
17110   }
17111   // XTEST intrinsics.
17112   case XTEST: {
17113     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17114     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17115     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17116                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17117                                 InTrans);
17118     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17119     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17120                        Ret, SDValue(InTrans.getNode(), 1));
17121   }
17122   // ADC/ADCX/SBB
17123   case ADX: {
17124     SmallVector<SDValue, 2> Results;
17125     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17126     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17127     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17128                                 DAG.getConstant(-1, dl, MVT::i8));
17129     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17130                               Op.getOperand(4), GenCF.getValue(1));
17131     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17132                                  Op.getOperand(5), MachinePointerInfo(),
17133                                  false, false, 0);
17134     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17135                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17136                                 Res.getValue(1));
17137     Results.push_back(SetCC);
17138     Results.push_back(Store);
17139     return DAG.getMergeValues(Results, dl);
17140   }
17141   case COMPRESS_TO_MEM: {
17142     SDLoc dl(Op);
17143     SDValue Mask = Op.getOperand(4);
17144     SDValue DataToCompress = Op.getOperand(3);
17145     SDValue Addr = Op.getOperand(2);
17146     SDValue Chain = Op.getOperand(0);
17147
17148     MVT VT = DataToCompress.getSimpleValueType();
17149     if (isAllOnes(Mask)) // return just a store
17150       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17151                           MachinePointerInfo(), false, false,
17152                           VT.getScalarSizeInBits()/8);
17153
17154     SDValue Compressed =
17155       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17156                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17157     return DAG.getStore(Chain, dl, Compressed, Addr,
17158                         MachinePointerInfo(), false, false,
17159                         VT.getScalarSizeInBits()/8);
17160   }
17161   case TRUNCATE_TO_MEM_VI8:
17162     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17163   case TRUNCATE_TO_MEM_VI16:
17164     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17165   case TRUNCATE_TO_MEM_VI32:
17166     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17167   case EXPAND_FROM_MEM: {
17168     SDLoc dl(Op);
17169     SDValue Mask = Op.getOperand(4);
17170     SDValue PassThru = Op.getOperand(3);
17171     SDValue Addr = Op.getOperand(2);
17172     SDValue Chain = Op.getOperand(0);
17173     MVT VT = Op.getSimpleValueType();
17174
17175     if (isAllOnes(Mask)) // return just a load
17176       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17177                          false, VT.getScalarSizeInBits()/8);
17178
17179     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17180                                        false, false, false,
17181                                        VT.getScalarSizeInBits()/8);
17182
17183     SDValue Results[] = {
17184       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17185                            Mask, PassThru, Subtarget, DAG), Chain};
17186     return DAG.getMergeValues(Results, dl);
17187   }
17188   }
17189 }
17190
17191 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17192                                            SelectionDAG &DAG) const {
17193   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17194   MFI->setReturnAddressIsTaken(true);
17195
17196   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17197     return SDValue();
17198
17199   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17200   SDLoc dl(Op);
17201   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17202
17203   if (Depth > 0) {
17204     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17205     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17206     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17207     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17208                        DAG.getNode(ISD::ADD, dl, PtrVT,
17209                                    FrameAddr, Offset),
17210                        MachinePointerInfo(), false, false, false, 0);
17211   }
17212
17213   // Just load the return address.
17214   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17215   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17216                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17217 }
17218
17219 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17220   MachineFunction &MF = DAG.getMachineFunction();
17221   MachineFrameInfo *MFI = MF.getFrameInfo();
17222   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17223   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17224   EVT VT = Op.getValueType();
17225
17226   MFI->setFrameAddressIsTaken(true);
17227
17228   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17229     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17230     // is not possible to crawl up the stack without looking at the unwind codes
17231     // simultaneously.
17232     int FrameAddrIndex = FuncInfo->getFAIndex();
17233     if (!FrameAddrIndex) {
17234       // Set up a frame object for the return address.
17235       unsigned SlotSize = RegInfo->getSlotSize();
17236       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17237           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17238       FuncInfo->setFAIndex(FrameAddrIndex);
17239     }
17240     return DAG.getFrameIndex(FrameAddrIndex, VT);
17241   }
17242
17243   unsigned FrameReg =
17244       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17245   SDLoc dl(Op);  // FIXME probably not meaningful
17246   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17247   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17248           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17249          "Invalid Frame Register!");
17250   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17251   while (Depth--)
17252     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17253                             MachinePointerInfo(),
17254                             false, false, false, 0);
17255   return FrameAddr;
17256 }
17257
17258 // FIXME? Maybe this could be a TableGen attribute on some registers and
17259 // this table could be generated automatically from RegInfo.
17260 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17261                                               SelectionDAG &DAG) const {
17262   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17263   const MachineFunction &MF = DAG.getMachineFunction();
17264
17265   unsigned Reg = StringSwitch<unsigned>(RegName)
17266                        .Case("esp", X86::ESP)
17267                        .Case("rsp", X86::RSP)
17268                        .Case("ebp", X86::EBP)
17269                        .Case("rbp", X86::RBP)
17270                        .Default(0);
17271
17272   if (Reg == X86::EBP || Reg == X86::RBP) {
17273     if (!TFI.hasFP(MF))
17274       report_fatal_error("register " + StringRef(RegName) +
17275                          " is allocatable: function has no frame pointer");
17276 #ifndef NDEBUG
17277     else {
17278       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17279       unsigned FrameReg =
17280           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17281       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17282              "Invalid Frame Register!");
17283     }
17284 #endif
17285   }
17286
17287   if (Reg)
17288     return Reg;
17289
17290   report_fatal_error("Invalid register name global variable");
17291 }
17292
17293 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17294                                                      SelectionDAG &DAG) const {
17295   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17296   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17297 }
17298
17299 unsigned X86TargetLowering::getExceptionPointerRegister(
17300     const Constant *PersonalityFn) const {
17301   if (classifyEHPersonality(PersonalityFn) == EHPersonality::CoreCLR)
17302     return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17303
17304   return Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX;
17305 }
17306
17307 unsigned X86TargetLowering::getExceptionSelectorRegister(
17308     const Constant *PersonalityFn) const {
17309   // Funclet personalities don't use selectors (the runtime does the selection).
17310   assert(!isFuncletEHPersonality(classifyEHPersonality(PersonalityFn)));
17311   return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17312 }
17313
17314 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17315   SDValue Chain     = Op.getOperand(0);
17316   SDValue Offset    = Op.getOperand(1);
17317   SDValue Handler   = Op.getOperand(2);
17318   SDLoc dl      (Op);
17319
17320   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17321   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17322   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17323   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17324           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17325          "Invalid Frame Register!");
17326   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17327   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17328
17329   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17330                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17331                                                        dl));
17332   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17333   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17334                        false, false, 0);
17335   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17336
17337   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17338                      DAG.getRegister(StoreAddrReg, PtrVT));
17339 }
17340
17341 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17342                                                SelectionDAG &DAG) const {
17343   SDLoc DL(Op);
17344   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17345                      DAG.getVTList(MVT::i32, MVT::Other),
17346                      Op.getOperand(0), Op.getOperand(1));
17347 }
17348
17349 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17350                                                 SelectionDAG &DAG) const {
17351   SDLoc DL(Op);
17352   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17353                      Op.getOperand(0), Op.getOperand(1));
17354 }
17355
17356 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17357   return Op.getOperand(0);
17358 }
17359
17360 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17361                                                 SelectionDAG &DAG) const {
17362   SDValue Root = Op.getOperand(0);
17363   SDValue Trmp = Op.getOperand(1); // trampoline
17364   SDValue FPtr = Op.getOperand(2); // nested function
17365   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17366   SDLoc dl (Op);
17367
17368   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17369   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17370
17371   if (Subtarget->is64Bit()) {
17372     SDValue OutChains[6];
17373
17374     // Large code-model.
17375     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17376     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17377
17378     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17379     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17380
17381     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17382
17383     // Load the pointer to the nested function into R11.
17384     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17385     SDValue Addr = Trmp;
17386     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17387                                 Addr, MachinePointerInfo(TrmpAddr),
17388                                 false, false, 0);
17389
17390     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17391                        DAG.getConstant(2, dl, MVT::i64));
17392     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17393                                 MachinePointerInfo(TrmpAddr, 2),
17394                                 false, false, 2);
17395
17396     // Load the 'nest' parameter value into R10.
17397     // R10 is specified in X86CallingConv.td
17398     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17399     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17400                        DAG.getConstant(10, dl, MVT::i64));
17401     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17402                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17403                                 false, false, 0);
17404
17405     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17406                        DAG.getConstant(12, dl, MVT::i64));
17407     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17408                                 MachinePointerInfo(TrmpAddr, 12),
17409                                 false, false, 2);
17410
17411     // Jump to the nested function.
17412     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17413     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17414                        DAG.getConstant(20, dl, MVT::i64));
17415     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17416                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17417                                 false, false, 0);
17418
17419     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17420     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17421                        DAG.getConstant(22, dl, MVT::i64));
17422     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17423                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17424                                 false, false, 0);
17425
17426     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17427   } else {
17428     const Function *Func =
17429       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17430     CallingConv::ID CC = Func->getCallingConv();
17431     unsigned NestReg;
17432
17433     switch (CC) {
17434     default:
17435       llvm_unreachable("Unsupported calling convention");
17436     case CallingConv::C:
17437     case CallingConv::X86_StdCall: {
17438       // Pass 'nest' parameter in ECX.
17439       // Must be kept in sync with X86CallingConv.td
17440       NestReg = X86::ECX;
17441
17442       // Check that ECX wasn't needed by an 'inreg' parameter.
17443       FunctionType *FTy = Func->getFunctionType();
17444       const AttributeSet &Attrs = Func->getAttributes();
17445
17446       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17447         unsigned InRegCount = 0;
17448         unsigned Idx = 1;
17449
17450         for (FunctionType::param_iterator I = FTy->param_begin(),
17451              E = FTy->param_end(); I != E; ++I, ++Idx)
17452           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17453             auto &DL = DAG.getDataLayout();
17454             // FIXME: should only count parameters that are lowered to integers.
17455             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17456           }
17457
17458         if (InRegCount > 2) {
17459           report_fatal_error("Nest register in use - reduce number of inreg"
17460                              " parameters!");
17461         }
17462       }
17463       break;
17464     }
17465     case CallingConv::X86_FastCall:
17466     case CallingConv::X86_ThisCall:
17467     case CallingConv::Fast:
17468       // Pass 'nest' parameter in EAX.
17469       // Must be kept in sync with X86CallingConv.td
17470       NestReg = X86::EAX;
17471       break;
17472     }
17473
17474     SDValue OutChains[4];
17475     SDValue Addr, Disp;
17476
17477     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17478                        DAG.getConstant(10, dl, MVT::i32));
17479     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17480
17481     // This is storing the opcode for MOV32ri.
17482     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17483     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17484     OutChains[0] = DAG.getStore(Root, dl,
17485                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17486                                 Trmp, MachinePointerInfo(TrmpAddr),
17487                                 false, false, 0);
17488
17489     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17490                        DAG.getConstant(1, dl, MVT::i32));
17491     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17492                                 MachinePointerInfo(TrmpAddr, 1),
17493                                 false, false, 1);
17494
17495     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17496     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17497                        DAG.getConstant(5, dl, MVT::i32));
17498     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17499                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17500                                 false, false, 1);
17501
17502     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17503                        DAG.getConstant(6, dl, MVT::i32));
17504     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17505                                 MachinePointerInfo(TrmpAddr, 6),
17506                                 false, false, 1);
17507
17508     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17509   }
17510 }
17511
17512 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17513                                             SelectionDAG &DAG) const {
17514   /*
17515    The rounding mode is in bits 11:10 of FPSR, and has the following
17516    settings:
17517      00 Round to nearest
17518      01 Round to -inf
17519      10 Round to +inf
17520      11 Round to 0
17521
17522   FLT_ROUNDS, on the other hand, expects the following:
17523     -1 Undefined
17524      0 Round to 0
17525      1 Round to nearest
17526      2 Round to +inf
17527      3 Round to -inf
17528
17529   To perform the conversion, we do:
17530     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17531   */
17532
17533   MachineFunction &MF = DAG.getMachineFunction();
17534   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17535   unsigned StackAlignment = TFI.getStackAlignment();
17536   MVT VT = Op.getSimpleValueType();
17537   SDLoc DL(Op);
17538
17539   // Save FP Control Word to stack slot
17540   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17541   SDValue StackSlot =
17542       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17543
17544   MachineMemOperand *MMO =
17545       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17546                               MachineMemOperand::MOStore, 2, 2);
17547
17548   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17549   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17550                                           DAG.getVTList(MVT::Other),
17551                                           Ops, MVT::i16, MMO);
17552
17553   // Load FP Control Word from stack slot
17554   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17555                             MachinePointerInfo(), false, false, false, 0);
17556
17557   // Transform as necessary
17558   SDValue CWD1 =
17559     DAG.getNode(ISD::SRL, DL, MVT::i16,
17560                 DAG.getNode(ISD::AND, DL, MVT::i16,
17561                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17562                 DAG.getConstant(11, DL, MVT::i8));
17563   SDValue CWD2 =
17564     DAG.getNode(ISD::SRL, DL, MVT::i16,
17565                 DAG.getNode(ISD::AND, DL, MVT::i16,
17566                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17567                 DAG.getConstant(9, DL, MVT::i8));
17568
17569   SDValue RetVal =
17570     DAG.getNode(ISD::AND, DL, MVT::i16,
17571                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17572                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17573                             DAG.getConstant(1, DL, MVT::i16)),
17574                 DAG.getConstant(3, DL, MVT::i16));
17575
17576   return DAG.getNode((VT.getSizeInBits() < 16 ?
17577                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17578 }
17579
17580 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17581 //
17582 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17583 //    to 512-bit vector.
17584 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17585 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17586 //    split the vector, perform operation on it's Lo a Hi part and
17587 //    concatenate the results.
17588 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17589   SDLoc dl(Op);
17590   MVT VT = Op.getSimpleValueType();
17591   MVT EltVT = VT.getVectorElementType();
17592   unsigned NumElems = VT.getVectorNumElements();
17593
17594   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17595     // Extend to 512 bit vector.
17596     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17597               "Unsupported value type for operation");
17598
17599     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17600     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17601                                  DAG.getUNDEF(NewVT),
17602                                  Op.getOperand(0),
17603                                  DAG.getIntPtrConstant(0, dl));
17604     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17605
17606     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17607                        DAG.getIntPtrConstant(0, dl));
17608   }
17609
17610   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17611           "Unsupported element type");
17612
17613   if (16 < NumElems) {
17614     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17615     SDValue Lo, Hi;
17616     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17617     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17618
17619     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17620     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17621
17622     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17623   }
17624
17625   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17626
17627   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17628           "Unsupported value type for operation");
17629
17630   // Use native supported vector instruction vplzcntd.
17631   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17632   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17633   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17634   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17635
17636   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17637 }
17638
17639 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17640                          SelectionDAG &DAG) {
17641   MVT VT = Op.getSimpleValueType();
17642   MVT OpVT = VT;
17643   unsigned NumBits = VT.getSizeInBits();
17644   SDLoc dl(Op);
17645
17646   if (VT.isVector() && Subtarget->hasAVX512())
17647     return LowerVectorCTLZ_AVX512(Op, DAG);
17648
17649   Op = Op.getOperand(0);
17650   if (VT == MVT::i8) {
17651     // Zero extend to i32 since there is not an i8 bsr.
17652     OpVT = MVT::i32;
17653     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17654   }
17655
17656   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17657   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17658   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17659
17660   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17661   SDValue Ops[] = {
17662     Op,
17663     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17664     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17665     Op.getValue(1)
17666   };
17667   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17668
17669   // Finally xor with NumBits-1.
17670   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17671                    DAG.getConstant(NumBits - 1, dl, OpVT));
17672
17673   if (VT == MVT::i8)
17674     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17675   return Op;
17676 }
17677
17678 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17679                                     SelectionDAG &DAG) {
17680   MVT VT = Op.getSimpleValueType();
17681   EVT OpVT = VT;
17682   unsigned NumBits = VT.getSizeInBits();
17683   SDLoc dl(Op);
17684
17685   if (VT.isVector() && Subtarget->hasAVX512())
17686     return LowerVectorCTLZ_AVX512(Op, DAG);
17687
17688   Op = Op.getOperand(0);
17689   if (VT == MVT::i8) {
17690     // Zero extend to i32 since there is not an i8 bsr.
17691     OpVT = MVT::i32;
17692     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17693   }
17694
17695   // Issue a bsr (scan bits in reverse).
17696   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17697   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17698
17699   // And xor with NumBits-1.
17700   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17701                    DAG.getConstant(NumBits - 1, dl, OpVT));
17702
17703   if (VT == MVT::i8)
17704     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17705   return Op;
17706 }
17707
17708 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17709   MVT VT = Op.getSimpleValueType();
17710   unsigned NumBits = VT.getScalarSizeInBits();
17711   SDLoc dl(Op);
17712
17713   if (VT.isVector()) {
17714     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17715
17716     SDValue N0 = Op.getOperand(0);
17717     SDValue Zero = DAG.getConstant(0, dl, VT);
17718
17719     // lsb(x) = (x & -x)
17720     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17721                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17722
17723     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17724     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17725         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17726       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17727       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17728                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17729     }
17730
17731     // cttz(x) = ctpop(lsb - 1)
17732     SDValue One = DAG.getConstant(1, dl, VT);
17733     return DAG.getNode(ISD::CTPOP, dl, VT,
17734                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17735   }
17736
17737   assert(Op.getOpcode() == ISD::CTTZ &&
17738          "Only scalar CTTZ requires custom lowering");
17739
17740   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17741   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17742   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17743
17744   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17745   SDValue Ops[] = {
17746     Op,
17747     DAG.getConstant(NumBits, dl, VT),
17748     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17749     Op.getValue(1)
17750   };
17751   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17752 }
17753
17754 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17755 // ones, and then concatenate the result back.
17756 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17757   MVT VT = Op.getSimpleValueType();
17758
17759   assert(VT.is256BitVector() && VT.isInteger() &&
17760          "Unsupported value type for operation");
17761
17762   unsigned NumElems = VT.getVectorNumElements();
17763   SDLoc dl(Op);
17764
17765   // Extract the LHS vectors
17766   SDValue LHS = Op.getOperand(0);
17767   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17768   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17769
17770   // Extract the RHS vectors
17771   SDValue RHS = Op.getOperand(1);
17772   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17773   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17774
17775   MVT EltVT = VT.getVectorElementType();
17776   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17777
17778   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17779                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17780                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17781 }
17782
17783 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17784   if (Op.getValueType() == MVT::i1)
17785     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17786                        Op.getOperand(0), Op.getOperand(1));
17787   assert(Op.getSimpleValueType().is256BitVector() &&
17788          Op.getSimpleValueType().isInteger() &&
17789          "Only handle AVX 256-bit vector integer operation");
17790   return Lower256IntArith(Op, DAG);
17791 }
17792
17793 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17794   if (Op.getValueType() == MVT::i1)
17795     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17796                        Op.getOperand(0), Op.getOperand(1));
17797   assert(Op.getSimpleValueType().is256BitVector() &&
17798          Op.getSimpleValueType().isInteger() &&
17799          "Only handle AVX 256-bit vector integer operation");
17800   return Lower256IntArith(Op, DAG);
17801 }
17802
17803 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17804   assert(Op.getSimpleValueType().is256BitVector() &&
17805          Op.getSimpleValueType().isInteger() &&
17806          "Only handle AVX 256-bit vector integer operation");
17807   return Lower256IntArith(Op, DAG);
17808 }
17809
17810 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17811                         SelectionDAG &DAG) {
17812   SDLoc dl(Op);
17813   MVT VT = Op.getSimpleValueType();
17814
17815   if (VT == MVT::i1)
17816     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17817
17818   // Decompose 256-bit ops into smaller 128-bit ops.
17819   if (VT.is256BitVector() && !Subtarget->hasInt256())
17820     return Lower256IntArith(Op, DAG);
17821
17822   SDValue A = Op.getOperand(0);
17823   SDValue B = Op.getOperand(1);
17824
17825   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17826   // pairs, multiply and truncate.
17827   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17828     if (Subtarget->hasInt256()) {
17829       if (VT == MVT::v32i8) {
17830         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17831         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17832         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17833         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17834         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17835         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17836         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17837         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17838                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17839                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17840       }
17841
17842       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17843       return DAG.getNode(
17844           ISD::TRUNCATE, dl, VT,
17845           DAG.getNode(ISD::MUL, dl, ExVT,
17846                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17847                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17848     }
17849
17850     assert(VT == MVT::v16i8 &&
17851            "Pre-AVX2 support only supports v16i8 multiplication");
17852     MVT ExVT = MVT::v8i16;
17853
17854     // Extract the lo parts and sign extend to i16
17855     SDValue ALo, BLo;
17856     if (Subtarget->hasSSE41()) {
17857       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17858       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17859     } else {
17860       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17861                               -1, 4, -1, 5, -1, 6, -1, 7};
17862       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17863       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17864       ALo = DAG.getBitcast(ExVT, ALo);
17865       BLo = DAG.getBitcast(ExVT, BLo);
17866       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17867       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17868     }
17869
17870     // Extract the hi parts and sign extend to i16
17871     SDValue AHi, BHi;
17872     if (Subtarget->hasSSE41()) {
17873       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17874                               -1, -1, -1, -1, -1, -1, -1, -1};
17875       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17876       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17877       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17878       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17879     } else {
17880       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17881                               -1, 12, -1, 13, -1, 14, -1, 15};
17882       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17883       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17884       AHi = DAG.getBitcast(ExVT, AHi);
17885       BHi = DAG.getBitcast(ExVT, BHi);
17886       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17887       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17888     }
17889
17890     // Multiply, mask the lower 8bits of the lo/hi results and pack
17891     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17892     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17893     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17894     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17895     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17896   }
17897
17898   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17899   if (VT == MVT::v4i32) {
17900     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17901            "Should not custom lower when pmuldq is available!");
17902
17903     // Extract the odd parts.
17904     static const int UnpackMask[] = { 1, -1, 3, -1 };
17905     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17906     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17907
17908     // Multiply the even parts.
17909     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17910     // Now multiply odd parts.
17911     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17912
17913     Evens = DAG.getBitcast(VT, Evens);
17914     Odds = DAG.getBitcast(VT, Odds);
17915
17916     // Merge the two vectors back together with a shuffle. This expands into 2
17917     // shuffles.
17918     static const int ShufMask[] = { 0, 4, 2, 6 };
17919     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17920   }
17921
17922   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17923          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17924
17925   //  Ahi = psrlqi(a, 32);
17926   //  Bhi = psrlqi(b, 32);
17927   //
17928   //  AloBlo = pmuludq(a, b);
17929   //  AloBhi = pmuludq(a, Bhi);
17930   //  AhiBlo = pmuludq(Ahi, b);
17931
17932   //  AloBhi = psllqi(AloBhi, 32);
17933   //  AhiBlo = psllqi(AhiBlo, 32);
17934   //  return AloBlo + AloBhi + AhiBlo;
17935
17936   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17937   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17938
17939   SDValue AhiBlo = Ahi;
17940   SDValue AloBhi = Bhi;
17941   // Bit cast to 32-bit vectors for MULUDQ
17942   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17943                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17944   A = DAG.getBitcast(MulVT, A);
17945   B = DAG.getBitcast(MulVT, B);
17946   Ahi = DAG.getBitcast(MulVT, Ahi);
17947   Bhi = DAG.getBitcast(MulVT, Bhi);
17948
17949   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17950   // After shifting right const values the result may be all-zero.
17951   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17952     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17953     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17954   }
17955   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17956     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17957     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17958   }
17959
17960   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17961   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17962 }
17963
17964 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17965   assert(Subtarget->isTargetWin64() && "Unexpected target");
17966   EVT VT = Op.getValueType();
17967   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17968          "Unexpected return type for lowering");
17969
17970   RTLIB::Libcall LC;
17971   bool isSigned;
17972   switch (Op->getOpcode()) {
17973   default: llvm_unreachable("Unexpected request for libcall!");
17974   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17975   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17976   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17977   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17978   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17979   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17980   }
17981
17982   SDLoc dl(Op);
17983   SDValue InChain = DAG.getEntryNode();
17984
17985   TargetLowering::ArgListTy Args;
17986   TargetLowering::ArgListEntry Entry;
17987   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17988     EVT ArgVT = Op->getOperand(i).getValueType();
17989     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17990            "Unexpected argument type for lowering");
17991     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17992     Entry.Node = StackPtr;
17993     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17994                            false, false, 16);
17995     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17996     Entry.Ty = PointerType::get(ArgTy,0);
17997     Entry.isSExt = false;
17998     Entry.isZExt = false;
17999     Args.push_back(Entry);
18000   }
18001
18002   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
18003                                          getPointerTy(DAG.getDataLayout()));
18004
18005   TargetLowering::CallLoweringInfo CLI(DAG);
18006   CLI.setDebugLoc(dl).setChain(InChain)
18007     .setCallee(getLibcallCallingConv(LC),
18008                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18009                Callee, std::move(Args), 0)
18010     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18011
18012   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18013   return DAG.getBitcast(VT, CallInfo.first);
18014 }
18015
18016 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18017                              SelectionDAG &DAG) {
18018   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18019   MVT VT = Op0.getSimpleValueType();
18020   SDLoc dl(Op);
18021
18022   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18023          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18024
18025   // PMULxD operations multiply each even value (starting at 0) of LHS with
18026   // the related value of RHS and produce a widen result.
18027   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18028   // => <2 x i64> <ae|cg>
18029   //
18030   // In other word, to have all the results, we need to perform two PMULxD:
18031   // 1. one with the even values.
18032   // 2. one with the odd values.
18033   // To achieve #2, with need to place the odd values at an even position.
18034   //
18035   // Place the odd value at an even position (basically, shift all values 1
18036   // step to the left):
18037   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18038   // <a|b|c|d> => <b|undef|d|undef>
18039   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18040   // <e|f|g|h> => <f|undef|h|undef>
18041   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18042
18043   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18044   // ints.
18045   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18046   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18047   unsigned Opcode =
18048       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18049   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18050   // => <2 x i64> <ae|cg>
18051   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18052   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18053   // => <2 x i64> <bf|dh>
18054   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18055
18056   // Shuffle it back into the right order.
18057   SDValue Highs, Lows;
18058   if (VT == MVT::v8i32) {
18059     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18060     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18061     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18062     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18063   } else {
18064     const int HighMask[] = {1, 5, 3, 7};
18065     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18066     const int LowMask[] = {0, 4, 2, 6};
18067     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18068   }
18069
18070   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18071   // unsigned multiply.
18072   if (IsSigned && !Subtarget->hasSSE41()) {
18073     SDValue ShAmt = DAG.getConstant(
18074         31, dl,
18075         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18076     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18077                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18078     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18079                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18080
18081     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18082     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18083   }
18084
18085   // The first result of MUL_LOHI is actually the low value, followed by the
18086   // high value.
18087   SDValue Ops[] = {Lows, Highs};
18088   return DAG.getMergeValues(Ops, dl);
18089 }
18090
18091 // Return true if the required (according to Opcode) shift-imm form is natively
18092 // supported by the Subtarget
18093 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18094                                         unsigned Opcode) {
18095   if (VT.getScalarSizeInBits() < 16)
18096     return false;
18097
18098   if (VT.is512BitVector() &&
18099       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18100     return true;
18101
18102   bool LShift = VT.is128BitVector() ||
18103     (VT.is256BitVector() && Subtarget->hasInt256());
18104
18105   bool AShift = LShift && (Subtarget->hasVLX() ||
18106     (VT != MVT::v2i64 && VT != MVT::v4i64));
18107   return (Opcode == ISD::SRA) ? AShift : LShift;
18108 }
18109
18110 // The shift amount is a variable, but it is the same for all vector lanes.
18111 // These instructions are defined together with shift-immediate.
18112 static
18113 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18114                                       unsigned Opcode) {
18115   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18116 }
18117
18118 // Return true if the required (according to Opcode) variable-shift form is
18119 // natively supported by the Subtarget
18120 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18121                                     unsigned Opcode) {
18122
18123   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18124     return false;
18125
18126   // vXi16 supported only on AVX-512, BWI
18127   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18128     return false;
18129
18130   if (VT.is512BitVector() || Subtarget->hasVLX())
18131     return true;
18132
18133   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18134   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18135   return (Opcode == ISD::SRA) ? AShift : LShift;
18136 }
18137
18138 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18139                                          const X86Subtarget *Subtarget) {
18140   MVT VT = Op.getSimpleValueType();
18141   SDLoc dl(Op);
18142   SDValue R = Op.getOperand(0);
18143   SDValue Amt = Op.getOperand(1);
18144
18145   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18146     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18147
18148   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18149     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18150     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18151     SDValue Ex = DAG.getBitcast(ExVT, R);
18152
18153     if (ShiftAmt >= 32) {
18154       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18155       SDValue Upper =
18156           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18157       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18158                                                  ShiftAmt - 32, DAG);
18159       if (VT == MVT::v2i64)
18160         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18161       if (VT == MVT::v4i64)
18162         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18163                                   {9, 1, 11, 3, 13, 5, 15, 7});
18164     } else {
18165       // SRA upper i32, SHL whole i64 and select lower i32.
18166       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18167                                                  ShiftAmt, DAG);
18168       SDValue Lower =
18169           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18170       Lower = DAG.getBitcast(ExVT, Lower);
18171       if (VT == MVT::v2i64)
18172         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18173       if (VT == MVT::v4i64)
18174         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18175                                   {8, 1, 10, 3, 12, 5, 14, 7});
18176     }
18177     return DAG.getBitcast(VT, Ex);
18178   };
18179
18180   // Optimize shl/srl/sra with constant shift amount.
18181   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18182     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18183       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18184
18185       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18186         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18187
18188       // i64 SRA needs to be performed as partial shifts.
18189       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18190           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18191         return ArithmeticShiftRight64(ShiftAmt);
18192
18193       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18194         unsigned NumElts = VT.getVectorNumElements();
18195         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18196
18197         // Simple i8 add case
18198         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18199           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18200
18201         // ashr(R, 7)  === cmp_slt(R, 0)
18202         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18203           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18204           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18205         }
18206
18207         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18208         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18209           return SDValue();
18210
18211         if (Op.getOpcode() == ISD::SHL) {
18212           // Make a large shift.
18213           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18214                                                    R, ShiftAmt, DAG);
18215           SHL = DAG.getBitcast(VT, SHL);
18216           // Zero out the rightmost bits.
18217           SmallVector<SDValue, 32> V(
18218               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18219           return DAG.getNode(ISD::AND, dl, VT, SHL,
18220                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18221         }
18222         if (Op.getOpcode() == ISD::SRL) {
18223           // Make a large shift.
18224           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18225                                                    R, ShiftAmt, DAG);
18226           SRL = DAG.getBitcast(VT, SRL);
18227           // Zero out the leftmost bits.
18228           SmallVector<SDValue, 32> V(
18229               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18230           return DAG.getNode(ISD::AND, dl, VT, SRL,
18231                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18232         }
18233         if (Op.getOpcode() == ISD::SRA) {
18234           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18235           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18236           SmallVector<SDValue, 32> V(NumElts,
18237                                      DAG.getConstant(128 >> ShiftAmt, dl,
18238                                                      MVT::i8));
18239           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18240           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18241           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18242           return Res;
18243         }
18244         llvm_unreachable("Unknown shift opcode.");
18245       }
18246     }
18247   }
18248
18249   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18250   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18251       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18252
18253     // Peek through any splat that was introduced for i64 shift vectorization.
18254     int SplatIndex = -1;
18255     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18256       if (SVN->isSplat()) {
18257         SplatIndex = SVN->getSplatIndex();
18258         Amt = Amt.getOperand(0);
18259         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18260                "Splat shuffle referencing second operand");
18261       }
18262
18263     if (Amt.getOpcode() != ISD::BITCAST ||
18264         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18265       return SDValue();
18266
18267     Amt = Amt.getOperand(0);
18268     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18269                      VT.getVectorNumElements();
18270     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18271     uint64_t ShiftAmt = 0;
18272     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18273     for (unsigned i = 0; i != Ratio; ++i) {
18274       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18275       if (!C)
18276         return SDValue();
18277       // 6 == Log2(64)
18278       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18279     }
18280
18281     // Check remaining shift amounts (if not a splat).
18282     if (SplatIndex < 0) {
18283       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18284         uint64_t ShAmt = 0;
18285         for (unsigned j = 0; j != Ratio; ++j) {
18286           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18287           if (!C)
18288             return SDValue();
18289           // 6 == Log2(64)
18290           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18291         }
18292         if (ShAmt != ShiftAmt)
18293           return SDValue();
18294       }
18295     }
18296
18297     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18298       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18299
18300     if (Op.getOpcode() == ISD::SRA)
18301       return ArithmeticShiftRight64(ShiftAmt);
18302   }
18303
18304   return SDValue();
18305 }
18306
18307 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18308                                         const X86Subtarget* Subtarget) {
18309   MVT VT = Op.getSimpleValueType();
18310   SDLoc dl(Op);
18311   SDValue R = Op.getOperand(0);
18312   SDValue Amt = Op.getOperand(1);
18313
18314   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18315     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18316
18317   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18318     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18319
18320   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18321     SDValue BaseShAmt;
18322     MVT EltVT = VT.getVectorElementType();
18323
18324     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18325       // Check if this build_vector node is doing a splat.
18326       // If so, then set BaseShAmt equal to the splat value.
18327       BaseShAmt = BV->getSplatValue();
18328       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18329         BaseShAmt = SDValue();
18330     } else {
18331       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18332         Amt = Amt.getOperand(0);
18333
18334       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18335       if (SVN && SVN->isSplat()) {
18336         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18337         SDValue InVec = Amt.getOperand(0);
18338         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18339           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18340                  "Unexpected shuffle index found!");
18341           BaseShAmt = InVec.getOperand(SplatIdx);
18342         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18343            if (ConstantSDNode *C =
18344                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18345              if (C->getZExtValue() == SplatIdx)
18346                BaseShAmt = InVec.getOperand(1);
18347            }
18348         }
18349
18350         if (!BaseShAmt)
18351           // Avoid introducing an extract element from a shuffle.
18352           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18353                                   DAG.getIntPtrConstant(SplatIdx, dl));
18354       }
18355     }
18356
18357     if (BaseShAmt.getNode()) {
18358       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18359       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18360         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18361       else if (EltVT.bitsLT(MVT::i32))
18362         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18363
18364       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18365     }
18366   }
18367
18368   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18369   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18370       Amt.getOpcode() == ISD::BITCAST &&
18371       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18372     Amt = Amt.getOperand(0);
18373     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18374                      VT.getVectorNumElements();
18375     std::vector<SDValue> Vals(Ratio);
18376     for (unsigned i = 0; i != Ratio; ++i)
18377       Vals[i] = Amt.getOperand(i);
18378     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18379       for (unsigned j = 0; j != Ratio; ++j)
18380         if (Vals[j] != Amt.getOperand(i + j))
18381           return SDValue();
18382     }
18383
18384     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18385       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18386   }
18387   return SDValue();
18388 }
18389
18390 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18391                           SelectionDAG &DAG) {
18392   MVT VT = Op.getSimpleValueType();
18393   SDLoc dl(Op);
18394   SDValue R = Op.getOperand(0);
18395   SDValue Amt = Op.getOperand(1);
18396
18397   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18398   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18399
18400   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18401     return V;
18402
18403   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18404     return V;
18405
18406   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18407     return Op;
18408
18409   // XOP has 128-bit variable logical/arithmetic shifts.
18410   // +ve/-ve Amt = shift left/right.
18411   if (Subtarget->hasXOP() &&
18412       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18413        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18414     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18415       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18416       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18417     }
18418     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18419       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18420     if (Op.getOpcode() == ISD::SRA)
18421       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18422   }
18423
18424   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18425   // shifts per-lane and then shuffle the partial results back together.
18426   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18427     // Splat the shift amounts so the scalar shifts above will catch it.
18428     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18429     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18430     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18431     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18432     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18433   }
18434
18435   // i64 vector arithmetic shift can be emulated with the transform:
18436   // M = lshr(SIGN_BIT, Amt)
18437   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18438   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18439       Op.getOpcode() == ISD::SRA) {
18440     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18441     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18442     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18443     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18444     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18445     return R;
18446   }
18447
18448   // If possible, lower this packed shift into a vector multiply instead of
18449   // expanding it into a sequence of scalar shifts.
18450   // Do this only if the vector shift count is a constant build_vector.
18451   if (Op.getOpcode() == ISD::SHL &&
18452       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18453        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18454       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18455     SmallVector<SDValue, 8> Elts;
18456     MVT SVT = VT.getVectorElementType();
18457     unsigned SVTBits = SVT.getSizeInBits();
18458     APInt One(SVTBits, 1);
18459     unsigned NumElems = VT.getVectorNumElements();
18460
18461     for (unsigned i=0; i !=NumElems; ++i) {
18462       SDValue Op = Amt->getOperand(i);
18463       if (Op->getOpcode() == ISD::UNDEF) {
18464         Elts.push_back(Op);
18465         continue;
18466       }
18467
18468       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18469       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18470       uint64_t ShAmt = C.getZExtValue();
18471       if (ShAmt >= SVTBits) {
18472         Elts.push_back(DAG.getUNDEF(SVT));
18473         continue;
18474       }
18475       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18476     }
18477     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18478     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18479   }
18480
18481   // Lower SHL with variable shift amount.
18482   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18483     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18484
18485     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18486                      DAG.getConstant(0x3f800000U, dl, VT));
18487     Op = DAG.getBitcast(MVT::v4f32, Op);
18488     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18489     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18490   }
18491
18492   // If possible, lower this shift as a sequence of two shifts by
18493   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18494   // Example:
18495   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18496   //
18497   // Could be rewritten as:
18498   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18499   //
18500   // The advantage is that the two shifts from the example would be
18501   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18502   // the vector shift into four scalar shifts plus four pairs of vector
18503   // insert/extract.
18504   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18505       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18506     unsigned TargetOpcode = X86ISD::MOVSS;
18507     bool CanBeSimplified;
18508     // The splat value for the first packed shift (the 'X' from the example).
18509     SDValue Amt1 = Amt->getOperand(0);
18510     // The splat value for the second packed shift (the 'Y' from the example).
18511     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18512                                         Amt->getOperand(2);
18513
18514     // See if it is possible to replace this node with a sequence of
18515     // two shifts followed by a MOVSS/MOVSD
18516     if (VT == MVT::v4i32) {
18517       // Check if it is legal to use a MOVSS.
18518       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18519                         Amt2 == Amt->getOperand(3);
18520       if (!CanBeSimplified) {
18521         // Otherwise, check if we can still simplify this node using a MOVSD.
18522         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18523                           Amt->getOperand(2) == Amt->getOperand(3);
18524         TargetOpcode = X86ISD::MOVSD;
18525         Amt2 = Amt->getOperand(2);
18526       }
18527     } else {
18528       // Do similar checks for the case where the machine value type
18529       // is MVT::v8i16.
18530       CanBeSimplified = Amt1 == Amt->getOperand(1);
18531       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18532         CanBeSimplified = Amt2 == Amt->getOperand(i);
18533
18534       if (!CanBeSimplified) {
18535         TargetOpcode = X86ISD::MOVSD;
18536         CanBeSimplified = true;
18537         Amt2 = Amt->getOperand(4);
18538         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18539           CanBeSimplified = Amt1 == Amt->getOperand(i);
18540         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18541           CanBeSimplified = Amt2 == Amt->getOperand(j);
18542       }
18543     }
18544
18545     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18546         isa<ConstantSDNode>(Amt2)) {
18547       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18548       MVT CastVT = MVT::v4i32;
18549       SDValue Splat1 =
18550         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18551       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18552       SDValue Splat2 =
18553         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18554       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18555       if (TargetOpcode == X86ISD::MOVSD)
18556         CastVT = MVT::v2i64;
18557       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18558       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18559       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18560                                             BitCast1, DAG);
18561       return DAG.getBitcast(VT, Result);
18562     }
18563   }
18564
18565   // v4i32 Non Uniform Shifts.
18566   // If the shift amount is constant we can shift each lane using the SSE2
18567   // immediate shifts, else we need to zero-extend each lane to the lower i64
18568   // and shift using the SSE2 variable shifts.
18569   // The separate results can then be blended together.
18570   if (VT == MVT::v4i32) {
18571     unsigned Opc = Op.getOpcode();
18572     SDValue Amt0, Amt1, Amt2, Amt3;
18573     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18574       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18575       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18576       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18577       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18578     } else {
18579       // ISD::SHL is handled above but we include it here for completeness.
18580       switch (Opc) {
18581       default:
18582         llvm_unreachable("Unknown target vector shift node");
18583       case ISD::SHL:
18584         Opc = X86ISD::VSHL;
18585         break;
18586       case ISD::SRL:
18587         Opc = X86ISD::VSRL;
18588         break;
18589       case ISD::SRA:
18590         Opc = X86ISD::VSRA;
18591         break;
18592       }
18593       // The SSE2 shifts use the lower i64 as the same shift amount for
18594       // all lanes and the upper i64 is ignored. These shuffle masks
18595       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18596       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18597       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18598       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18599       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18600       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18601     }
18602
18603     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18604     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18605     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18606     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18607     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18608     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18609     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18610   }
18611
18612   if (VT == MVT::v16i8 ||
18613       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18614     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18615     unsigned ShiftOpcode = Op->getOpcode();
18616
18617     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18618       // On SSE41 targets we make use of the fact that VSELECT lowers
18619       // to PBLENDVB which selects bytes based just on the sign bit.
18620       if (Subtarget->hasSSE41()) {
18621         V0 = DAG.getBitcast(VT, V0);
18622         V1 = DAG.getBitcast(VT, V1);
18623         Sel = DAG.getBitcast(VT, Sel);
18624         return DAG.getBitcast(SelVT,
18625                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18626       }
18627       // On pre-SSE41 targets we test for the sign bit by comparing to
18628       // zero - a negative value will set all bits of the lanes to true
18629       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18630       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18631       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18632       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18633     };
18634
18635     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18636     // We can safely do this using i16 shifts as we're only interested in
18637     // the 3 lower bits of each byte.
18638     Amt = DAG.getBitcast(ExtVT, Amt);
18639     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18640     Amt = DAG.getBitcast(VT, Amt);
18641
18642     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18643       // r = VSELECT(r, shift(r, 4), a);
18644       SDValue M =
18645           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18646       R = SignBitSelect(VT, Amt, M, R);
18647
18648       // a += a
18649       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18650
18651       // r = VSELECT(r, shift(r, 2), a);
18652       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18653       R = SignBitSelect(VT, Amt, M, R);
18654
18655       // a += a
18656       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18657
18658       // return VSELECT(r, shift(r, 1), a);
18659       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18660       R = SignBitSelect(VT, Amt, M, R);
18661       return R;
18662     }
18663
18664     if (Op->getOpcode() == ISD::SRA) {
18665       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18666       // so we can correctly sign extend. We don't care what happens to the
18667       // lower byte.
18668       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18669       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18670       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18671       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18672       ALo = DAG.getBitcast(ExtVT, ALo);
18673       AHi = DAG.getBitcast(ExtVT, AHi);
18674       RLo = DAG.getBitcast(ExtVT, RLo);
18675       RHi = DAG.getBitcast(ExtVT, RHi);
18676
18677       // r = VSELECT(r, shift(r, 4), a);
18678       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18679                                 DAG.getConstant(4, dl, ExtVT));
18680       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18681                                 DAG.getConstant(4, dl, ExtVT));
18682       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18683       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18684
18685       // a += a
18686       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18687       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18688
18689       // r = VSELECT(r, shift(r, 2), a);
18690       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18691                         DAG.getConstant(2, dl, ExtVT));
18692       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18693                         DAG.getConstant(2, dl, ExtVT));
18694       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18695       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18696
18697       // a += a
18698       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18699       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18700
18701       // r = VSELECT(r, shift(r, 1), a);
18702       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18703                         DAG.getConstant(1, dl, ExtVT));
18704       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18705                         DAG.getConstant(1, dl, ExtVT));
18706       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18707       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18708
18709       // Logical shift the result back to the lower byte, leaving a zero upper
18710       // byte
18711       // meaning that we can safely pack with PACKUSWB.
18712       RLo =
18713           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18714       RHi =
18715           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18716       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18717     }
18718   }
18719
18720   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18721   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18722   // solution better.
18723   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18724     MVT ExtVT = MVT::v8i32;
18725     unsigned ExtOpc =
18726         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18727     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18728     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18729     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18730                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18731   }
18732
18733   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18734     MVT ExtVT = MVT::v8i32;
18735     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18736     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18737     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18738     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18739     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18740     ALo = DAG.getBitcast(ExtVT, ALo);
18741     AHi = DAG.getBitcast(ExtVT, AHi);
18742     RLo = DAG.getBitcast(ExtVT, RLo);
18743     RHi = DAG.getBitcast(ExtVT, RHi);
18744     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18745     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18746     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18747     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18748     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18749   }
18750
18751   if (VT == MVT::v8i16) {
18752     unsigned ShiftOpcode = Op->getOpcode();
18753
18754     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18755       // On SSE41 targets we make use of the fact that VSELECT lowers
18756       // to PBLENDVB which selects bytes based just on the sign bit.
18757       if (Subtarget->hasSSE41()) {
18758         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18759         V0 = DAG.getBitcast(ExtVT, V0);
18760         V1 = DAG.getBitcast(ExtVT, V1);
18761         Sel = DAG.getBitcast(ExtVT, Sel);
18762         return DAG.getBitcast(
18763             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18764       }
18765       // On pre-SSE41 targets we splat the sign bit - a negative value will
18766       // set all bits of the lanes to true and VSELECT uses that in
18767       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18768       SDValue C =
18769           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18770       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18771     };
18772
18773     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18774     if (Subtarget->hasSSE41()) {
18775       // On SSE41 targets we need to replicate the shift mask in both
18776       // bytes for PBLENDVB.
18777       Amt = DAG.getNode(
18778           ISD::OR, dl, VT,
18779           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18780           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18781     } else {
18782       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18783     }
18784
18785     // r = VSELECT(r, shift(r, 8), a);
18786     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18787     R = SignBitSelect(Amt, M, R);
18788
18789     // a += a
18790     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18791
18792     // r = VSELECT(r, shift(r, 4), a);
18793     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18794     R = SignBitSelect(Amt, M, R);
18795
18796     // a += a
18797     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18798
18799     // r = VSELECT(r, shift(r, 2), a);
18800     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18801     R = SignBitSelect(Amt, M, R);
18802
18803     // a += a
18804     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18805
18806     // return VSELECT(r, shift(r, 1), a);
18807     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18808     R = SignBitSelect(Amt, M, R);
18809     return R;
18810   }
18811
18812   // Decompose 256-bit shifts into smaller 128-bit shifts.
18813   if (VT.is256BitVector()) {
18814     unsigned NumElems = VT.getVectorNumElements();
18815     MVT EltVT = VT.getVectorElementType();
18816     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18817
18818     // Extract the two vectors
18819     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18820     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18821
18822     // Recreate the shift amount vectors
18823     SDValue Amt1, Amt2;
18824     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18825       // Constant shift amount
18826       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18827       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18828       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18829
18830       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18831       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18832     } else {
18833       // Variable shift amount
18834       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18835       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18836     }
18837
18838     // Issue new vector shifts for the smaller types
18839     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18840     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18841
18842     // Concatenate the result back
18843     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18844   }
18845
18846   return SDValue();
18847 }
18848
18849 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18850                            SelectionDAG &DAG) {
18851   MVT VT = Op.getSimpleValueType();
18852   SDLoc DL(Op);
18853   SDValue R = Op.getOperand(0);
18854   SDValue Amt = Op.getOperand(1);
18855
18856   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18857   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18858   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18859
18860   // XOP has 128-bit vector variable + immediate rotates.
18861   // +ve/-ve Amt = rotate left/right.
18862
18863   // Split 256-bit integers.
18864   if (VT.is256BitVector())
18865     return Lower256IntArith(Op, DAG);
18866
18867   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
18868
18869   // Attempt to rotate by immediate.
18870   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18871     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18872       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18873       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18874       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18875                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18876     }
18877   }
18878
18879   // Use general rotate by variable (per-element).
18880   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18881 }
18882
18883 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18884   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18885   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18886   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18887   // has only one use.
18888   SDNode *N = Op.getNode();
18889   SDValue LHS = N->getOperand(0);
18890   SDValue RHS = N->getOperand(1);
18891   unsigned BaseOp = 0;
18892   unsigned Cond = 0;
18893   SDLoc DL(Op);
18894   switch (Op.getOpcode()) {
18895   default: llvm_unreachable("Unknown ovf instruction!");
18896   case ISD::SADDO:
18897     // A subtract of one will be selected as a INC. Note that INC doesn't
18898     // set CF, so we can't do this for UADDO.
18899     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18900       if (C->isOne()) {
18901         BaseOp = X86ISD::INC;
18902         Cond = X86::COND_O;
18903         break;
18904       }
18905     BaseOp = X86ISD::ADD;
18906     Cond = X86::COND_O;
18907     break;
18908   case ISD::UADDO:
18909     BaseOp = X86ISD::ADD;
18910     Cond = X86::COND_B;
18911     break;
18912   case ISD::SSUBO:
18913     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18914     // set CF, so we can't do this for USUBO.
18915     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18916       if (C->isOne()) {
18917         BaseOp = X86ISD::DEC;
18918         Cond = X86::COND_O;
18919         break;
18920       }
18921     BaseOp = X86ISD::SUB;
18922     Cond = X86::COND_O;
18923     break;
18924   case ISD::USUBO:
18925     BaseOp = X86ISD::SUB;
18926     Cond = X86::COND_B;
18927     break;
18928   case ISD::SMULO:
18929     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18930     Cond = X86::COND_O;
18931     break;
18932   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18933     if (N->getValueType(0) == MVT::i8) {
18934       BaseOp = X86ISD::UMUL8;
18935       Cond = X86::COND_O;
18936       break;
18937     }
18938     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18939                                  MVT::i32);
18940     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18941
18942     SDValue SetCC =
18943       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18944                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18945                   SDValue(Sum.getNode(), 2));
18946
18947     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18948   }
18949   }
18950
18951   // Also sets EFLAGS.
18952   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18953   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18954
18955   SDValue SetCC =
18956     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18957                 DAG.getConstant(Cond, DL, MVT::i32),
18958                 SDValue(Sum.getNode(), 1));
18959
18960   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18961 }
18962
18963 /// Returns true if the operand type is exactly twice the native width, and
18964 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18965 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18966 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18967 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18968   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18969
18970   if (OpWidth == 64)
18971     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18972   else if (OpWidth == 128)
18973     return Subtarget->hasCmpxchg16b();
18974   else
18975     return false;
18976 }
18977
18978 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18979   return needsCmpXchgNb(SI->getValueOperand()->getType());
18980 }
18981
18982 // Note: this turns large loads into lock cmpxchg8b/16b.
18983 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18984 TargetLowering::AtomicExpansionKind
18985 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18986   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18987   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18988                                                : AtomicExpansionKind::None;
18989 }
18990
18991 TargetLowering::AtomicExpansionKind
18992 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18993   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18994   Type *MemType = AI->getType();
18995
18996   // If the operand is too big, we must see if cmpxchg8/16b is available
18997   // and default to library calls otherwise.
18998   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18999     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
19000                                    : AtomicExpansionKind::None;
19001   }
19002
19003   AtomicRMWInst::BinOp Op = AI->getOperation();
19004   switch (Op) {
19005   default:
19006     llvm_unreachable("Unknown atomic operation");
19007   case AtomicRMWInst::Xchg:
19008   case AtomicRMWInst::Add:
19009   case AtomicRMWInst::Sub:
19010     // It's better to use xadd, xsub or xchg for these in all cases.
19011     return AtomicExpansionKind::None;
19012   case AtomicRMWInst::Or:
19013   case AtomicRMWInst::And:
19014   case AtomicRMWInst::Xor:
19015     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19016     // prefix to a normal instruction for these operations.
19017     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19018                             : AtomicExpansionKind::None;
19019   case AtomicRMWInst::Nand:
19020   case AtomicRMWInst::Max:
19021   case AtomicRMWInst::Min:
19022   case AtomicRMWInst::UMax:
19023   case AtomicRMWInst::UMin:
19024     // These always require a non-trivial set of data operations on x86. We must
19025     // use a cmpxchg loop.
19026     return AtomicExpansionKind::CmpXChg;
19027   }
19028 }
19029
19030 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19031   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19032   // no-sse2). There isn't any reason to disable it if the target processor
19033   // supports it.
19034   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19035 }
19036
19037 LoadInst *
19038 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19039   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19040   Type *MemType = AI->getType();
19041   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19042   // there is no benefit in turning such RMWs into loads, and it is actually
19043   // harmful as it introduces a mfence.
19044   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19045     return nullptr;
19046
19047   auto Builder = IRBuilder<>(AI);
19048   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19049   auto SynchScope = AI->getSynchScope();
19050   // We must restrict the ordering to avoid generating loads with Release or
19051   // ReleaseAcquire orderings.
19052   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19053   auto Ptr = AI->getPointerOperand();
19054
19055   // Before the load we need a fence. Here is an example lifted from
19056   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19057   // is required:
19058   // Thread 0:
19059   //   x.store(1, relaxed);
19060   //   r1 = y.fetch_add(0, release);
19061   // Thread 1:
19062   //   y.fetch_add(42, acquire);
19063   //   r2 = x.load(relaxed);
19064   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19065   // lowered to just a load without a fence. A mfence flushes the store buffer,
19066   // making the optimization clearly correct.
19067   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19068   // otherwise, we might be able to be more aggressive on relaxed idempotent
19069   // rmw. In practice, they do not look useful, so we don't try to be
19070   // especially clever.
19071   if (SynchScope == SingleThread)
19072     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19073     // the IR level, so we must wrap it in an intrinsic.
19074     return nullptr;
19075
19076   if (!hasMFENCE(*Subtarget))
19077     // FIXME: it might make sense to use a locked operation here but on a
19078     // different cache-line to prevent cache-line bouncing. In practice it
19079     // is probably a small win, and x86 processors without mfence are rare
19080     // enough that we do not bother.
19081     return nullptr;
19082
19083   Function *MFence =
19084       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19085   Builder.CreateCall(MFence, {});
19086
19087   // Finally we can emit the atomic load.
19088   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19089           AI->getType()->getPrimitiveSizeInBits());
19090   Loaded->setAtomic(Order, SynchScope);
19091   AI->replaceAllUsesWith(Loaded);
19092   AI->eraseFromParent();
19093   return Loaded;
19094 }
19095
19096 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19097                                  SelectionDAG &DAG) {
19098   SDLoc dl(Op);
19099   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19100     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19101   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19102     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19103
19104   // The only fence that needs an instruction is a sequentially-consistent
19105   // cross-thread fence.
19106   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19107     if (hasMFENCE(*Subtarget))
19108       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19109
19110     SDValue Chain = Op.getOperand(0);
19111     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19112     SDValue Ops[] = {
19113       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19114       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19115       DAG.getRegister(0, MVT::i32),            // Index
19116       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19117       DAG.getRegister(0, MVT::i32),            // Segment.
19118       Zero,
19119       Chain
19120     };
19121     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19122     return SDValue(Res, 0);
19123   }
19124
19125   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19126   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19127 }
19128
19129 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19130                              SelectionDAG &DAG) {
19131   MVT T = Op.getSimpleValueType();
19132   SDLoc DL(Op);
19133   unsigned Reg = 0;
19134   unsigned size = 0;
19135   switch(T.SimpleTy) {
19136   default: llvm_unreachable("Invalid value type!");
19137   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19138   case MVT::i16: Reg = X86::AX;  size = 2; break;
19139   case MVT::i32: Reg = X86::EAX; size = 4; break;
19140   case MVT::i64:
19141     assert(Subtarget->is64Bit() && "Node not type legal!");
19142     Reg = X86::RAX; size = 8;
19143     break;
19144   }
19145   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19146                                   Op.getOperand(2), SDValue());
19147   SDValue Ops[] = { cpIn.getValue(0),
19148                     Op.getOperand(1),
19149                     Op.getOperand(3),
19150                     DAG.getTargetConstant(size, DL, MVT::i8),
19151                     cpIn.getValue(1) };
19152   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19153   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19154   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19155                                            Ops, T, MMO);
19156
19157   SDValue cpOut =
19158     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19159   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19160                                       MVT::i32, cpOut.getValue(2));
19161   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19162                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19163                                 EFLAGS);
19164
19165   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19166   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19167   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19168   return SDValue();
19169 }
19170
19171 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19172                             SelectionDAG &DAG) {
19173   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19174   MVT DstVT = Op.getSimpleValueType();
19175
19176   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19177     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19178     if (DstVT != MVT::f64)
19179       // This conversion needs to be expanded.
19180       return SDValue();
19181
19182     SDValue InVec = Op->getOperand(0);
19183     SDLoc dl(Op);
19184     unsigned NumElts = SrcVT.getVectorNumElements();
19185     MVT SVT = SrcVT.getVectorElementType();
19186
19187     // Widen the vector in input in the case of MVT::v2i32.
19188     // Example: from MVT::v2i32 to MVT::v4i32.
19189     SmallVector<SDValue, 16> Elts;
19190     for (unsigned i = 0, e = NumElts; i != e; ++i)
19191       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19192                                  DAG.getIntPtrConstant(i, dl)));
19193
19194     // Explicitly mark the extra elements as Undef.
19195     Elts.append(NumElts, DAG.getUNDEF(SVT));
19196
19197     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19198     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19199     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19200     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19201                        DAG.getIntPtrConstant(0, dl));
19202   }
19203
19204   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19205          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19206   assert((DstVT == MVT::i64 ||
19207           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19208          "Unexpected custom BITCAST");
19209   // i64 <=> MMX conversions are Legal.
19210   if (SrcVT==MVT::i64 && DstVT.isVector())
19211     return Op;
19212   if (DstVT==MVT::i64 && SrcVT.isVector())
19213     return Op;
19214   // MMX <=> MMX conversions are Legal.
19215   if (SrcVT.isVector() && DstVT.isVector())
19216     return Op;
19217   // All other conversions need to be expanded.
19218   return SDValue();
19219 }
19220
19221 /// Compute the horizontal sum of bytes in V for the elements of VT.
19222 ///
19223 /// Requires V to be a byte vector and VT to be an integer vector type with
19224 /// wider elements than V's type. The width of the elements of VT determines
19225 /// how many bytes of V are summed horizontally to produce each element of the
19226 /// result.
19227 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19228                                       const X86Subtarget *Subtarget,
19229                                       SelectionDAG &DAG) {
19230   SDLoc DL(V);
19231   MVT ByteVecVT = V.getSimpleValueType();
19232   MVT EltVT = VT.getVectorElementType();
19233   int NumElts = VT.getVectorNumElements();
19234   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19235          "Expected value to have byte element type.");
19236   assert(EltVT != MVT::i8 &&
19237          "Horizontal byte sum only makes sense for wider elements!");
19238   unsigned VecSize = VT.getSizeInBits();
19239   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19240
19241   // PSADBW instruction horizontally add all bytes and leave the result in i64
19242   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19243   if (EltVT == MVT::i64) {
19244     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19245     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19246     return DAG.getBitcast(VT, V);
19247   }
19248
19249   if (EltVT == MVT::i32) {
19250     // We unpack the low half and high half into i32s interleaved with zeros so
19251     // that we can use PSADBW to horizontally sum them. The most useful part of
19252     // this is that it lines up the results of two PSADBW instructions to be
19253     // two v2i64 vectors which concatenated are the 4 population counts. We can
19254     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19255     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19256     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19257     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19258
19259     // Do the horizontal sums into two v2i64s.
19260     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19261     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19262                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19263     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19264                        DAG.getBitcast(ByteVecVT, High), Zeros);
19265
19266     // Merge them together.
19267     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19268     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19269                     DAG.getBitcast(ShortVecVT, Low),
19270                     DAG.getBitcast(ShortVecVT, High));
19271
19272     return DAG.getBitcast(VT, V);
19273   }
19274
19275   // The only element type left is i16.
19276   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19277
19278   // To obtain pop count for each i16 element starting from the pop count for
19279   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19280   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19281   // directly supported.
19282   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19283   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19284   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19285   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19286                   DAG.getBitcast(ByteVecVT, V));
19287   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19288 }
19289
19290 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19291                                         const X86Subtarget *Subtarget,
19292                                         SelectionDAG &DAG) {
19293   MVT VT = Op.getSimpleValueType();
19294   MVT EltVT = VT.getVectorElementType();
19295   unsigned VecSize = VT.getSizeInBits();
19296
19297   // Implement a lookup table in register by using an algorithm based on:
19298   // http://wm.ite.pl/articles/sse-popcount.html
19299   //
19300   // The general idea is that every lower byte nibble in the input vector is an
19301   // index into a in-register pre-computed pop count table. We then split up the
19302   // input vector in two new ones: (1) a vector with only the shifted-right
19303   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19304   // masked out higher ones) for each byte. PSHUB is used separately with both
19305   // to index the in-register table. Next, both are added and the result is a
19306   // i8 vector where each element contains the pop count for input byte.
19307   //
19308   // To obtain the pop count for elements != i8, we follow up with the same
19309   // approach and use additional tricks as described below.
19310   //
19311   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19312                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19313                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19314                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19315
19316   int NumByteElts = VecSize / 8;
19317   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19318   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19319   SmallVector<SDValue, 16> LUTVec;
19320   for (int i = 0; i < NumByteElts; ++i)
19321     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19322   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19323   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19324                                   DAG.getConstant(0x0F, DL, MVT::i8));
19325   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19326
19327   // High nibbles
19328   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19329   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19330   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19331
19332   // Low nibbles
19333   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19334
19335   // The input vector is used as the shuffle mask that index elements into the
19336   // LUT. After counting low and high nibbles, add the vector to obtain the
19337   // final pop count per i8 element.
19338   SDValue HighPopCnt =
19339       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19340   SDValue LowPopCnt =
19341       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19342   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19343
19344   if (EltVT == MVT::i8)
19345     return PopCnt;
19346
19347   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19348 }
19349
19350 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19351                                        const X86Subtarget *Subtarget,
19352                                        SelectionDAG &DAG) {
19353   MVT VT = Op.getSimpleValueType();
19354   assert(VT.is128BitVector() &&
19355          "Only 128-bit vector bitmath lowering supported.");
19356
19357   int VecSize = VT.getSizeInBits();
19358   MVT EltVT = VT.getVectorElementType();
19359   int Len = EltVT.getSizeInBits();
19360
19361   // This is the vectorized version of the "best" algorithm from
19362   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19363   // with a minor tweak to use a series of adds + shifts instead of vector
19364   // multiplications. Implemented for all integer vector types. We only use
19365   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19366   // much faster, even faster than using native popcnt instructions.
19367
19368   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19369     MVT VT = V.getSimpleValueType();
19370     SmallVector<SDValue, 32> Shifters(
19371         VT.getVectorNumElements(),
19372         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19373     return DAG.getNode(OpCode, DL, VT, V,
19374                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19375   };
19376   auto GetMask = [&](SDValue V, APInt Mask) {
19377     MVT VT = V.getSimpleValueType();
19378     SmallVector<SDValue, 32> Masks(
19379         VT.getVectorNumElements(),
19380         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19381     return DAG.getNode(ISD::AND, DL, VT, V,
19382                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19383   };
19384
19385   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19386   // x86, so set the SRL type to have elements at least i16 wide. This is
19387   // correct because all of our SRLs are followed immediately by a mask anyways
19388   // that handles any bits that sneak into the high bits of the byte elements.
19389   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19390
19391   SDValue V = Op;
19392
19393   // v = v - ((v >> 1) & 0x55555555...)
19394   SDValue Srl =
19395       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19396   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19397   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19398
19399   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19400   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19401   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19402   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19403   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19404
19405   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19406   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19407   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19408   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19409
19410   // At this point, V contains the byte-wise population count, and we are
19411   // merely doing a horizontal sum if necessary to get the wider element
19412   // counts.
19413   if (EltVT == MVT::i8)
19414     return V;
19415
19416   return LowerHorizontalByteSum(
19417       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19418       DAG);
19419 }
19420
19421 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19422                                 SelectionDAG &DAG) {
19423   MVT VT = Op.getSimpleValueType();
19424   // FIXME: Need to add AVX-512 support here!
19425   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19426          "Unknown CTPOP type to handle");
19427   SDLoc DL(Op.getNode());
19428   SDValue Op0 = Op.getOperand(0);
19429
19430   if (!Subtarget->hasSSSE3()) {
19431     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19432     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19433     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19434   }
19435
19436   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19437     unsigned NumElems = VT.getVectorNumElements();
19438
19439     // Extract each 128-bit vector, compute pop count and concat the result.
19440     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19441     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19442
19443     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19444                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19445                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19446   }
19447
19448   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19449 }
19450
19451 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19452                           SelectionDAG &DAG) {
19453   assert(Op.getSimpleValueType().isVector() &&
19454          "We only do custom lowering for vector population count.");
19455   return LowerVectorCTPOP(Op, Subtarget, DAG);
19456 }
19457
19458 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19459   SDNode *Node = Op.getNode();
19460   SDLoc dl(Node);
19461   EVT T = Node->getValueType(0);
19462   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19463                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19464   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19465                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19466                        Node->getOperand(0),
19467                        Node->getOperand(1), negOp,
19468                        cast<AtomicSDNode>(Node)->getMemOperand(),
19469                        cast<AtomicSDNode>(Node)->getOrdering(),
19470                        cast<AtomicSDNode>(Node)->getSynchScope());
19471 }
19472
19473 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19474   SDNode *Node = Op.getNode();
19475   SDLoc dl(Node);
19476   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19477
19478   // Convert seq_cst store -> xchg
19479   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19480   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19481   //        (The only way to get a 16-byte store is cmpxchg16b)
19482   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19483   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19484       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19485     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19486                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19487                                  Node->getOperand(0),
19488                                  Node->getOperand(1), Node->getOperand(2),
19489                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19490                                  cast<AtomicSDNode>(Node)->getOrdering(),
19491                                  cast<AtomicSDNode>(Node)->getSynchScope());
19492     return Swap.getValue(1);
19493   }
19494   // Other atomic stores have a simple pattern.
19495   return Op;
19496 }
19497
19498 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19499   MVT VT = Op.getNode()->getSimpleValueType(0);
19500
19501   // Let legalize expand this if it isn't a legal type yet.
19502   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19503     return SDValue();
19504
19505   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19506
19507   unsigned Opc;
19508   bool ExtraOp = false;
19509   switch (Op.getOpcode()) {
19510   default: llvm_unreachable("Invalid code");
19511   case ISD::ADDC: Opc = X86ISD::ADD; break;
19512   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19513   case ISD::SUBC: Opc = X86ISD::SUB; break;
19514   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19515   }
19516
19517   if (!ExtraOp)
19518     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19519                        Op.getOperand(1));
19520   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19521                      Op.getOperand(1), Op.getOperand(2));
19522 }
19523
19524 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19525                             SelectionDAG &DAG) {
19526   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19527
19528   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19529   // which returns the values as { float, float } (in XMM0) or
19530   // { double, double } (which is returned in XMM0, XMM1).
19531   SDLoc dl(Op);
19532   SDValue Arg = Op.getOperand(0);
19533   EVT ArgVT = Arg.getValueType();
19534   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19535
19536   TargetLowering::ArgListTy Args;
19537   TargetLowering::ArgListEntry Entry;
19538
19539   Entry.Node = Arg;
19540   Entry.Ty = ArgTy;
19541   Entry.isSExt = false;
19542   Entry.isZExt = false;
19543   Args.push_back(Entry);
19544
19545   bool isF64 = ArgVT == MVT::f64;
19546   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19547   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19548   // the results are returned via SRet in memory.
19549   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19550   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19551   SDValue Callee =
19552       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19553
19554   Type *RetTy = isF64
19555     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19556     : (Type*)VectorType::get(ArgTy, 4);
19557
19558   TargetLowering::CallLoweringInfo CLI(DAG);
19559   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19560     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19561
19562   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19563
19564   if (isF64)
19565     // Returned in xmm0 and xmm1.
19566     return CallResult.first;
19567
19568   // Returned in bits 0:31 and 32:64 xmm0.
19569   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19570                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19571   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19572                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19573   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19574   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19575 }
19576
19577 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19578                              SelectionDAG &DAG) {
19579   assert(Subtarget->hasAVX512() &&
19580          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19581
19582   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19583   MVT VT = N->getValue().getSimpleValueType();
19584   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19585   SDLoc dl(Op);
19586
19587   // X86 scatter kills mask register, so its type should be added to
19588   // the list of return values
19589   if (N->getNumValues() == 1) {
19590     SDValue Index = N->getIndex();
19591     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19592         !Index.getSimpleValueType().is512BitVector())
19593       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19594
19595     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19596     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19597                       N->getOperand(3), Index };
19598
19599     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19600     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19601     return SDValue(NewScatter.getNode(), 0);
19602   }
19603   return Op;
19604 }
19605
19606 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19607                             SelectionDAG &DAG) {
19608   assert(Subtarget->hasAVX512() &&
19609          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19610
19611   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19612   MVT VT = Op.getSimpleValueType();
19613   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19614   SDLoc dl(Op);
19615
19616   SDValue Index = N->getIndex();
19617   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19618       !Index.getSimpleValueType().is512BitVector()) {
19619     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19620     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19621                       N->getOperand(3), Index };
19622     DAG.UpdateNodeOperands(N, Ops);
19623   }
19624   return Op;
19625 }
19626
19627 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19628                                                     SelectionDAG &DAG) const {
19629   // TODO: Eventually, the lowering of these nodes should be informed by or
19630   // deferred to the GC strategy for the function in which they appear. For
19631   // now, however, they must be lowered to something. Since they are logically
19632   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19633   // require special handling for these nodes), lower them as literal NOOPs for
19634   // the time being.
19635   SmallVector<SDValue, 2> Ops;
19636
19637   Ops.push_back(Op.getOperand(0));
19638   if (Op->getGluedNode())
19639     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19640
19641   SDLoc OpDL(Op);
19642   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19643   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19644
19645   return NOOP;
19646 }
19647
19648 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19649                                                   SelectionDAG &DAG) const {
19650   // TODO: Eventually, the lowering of these nodes should be informed by or
19651   // deferred to the GC strategy for the function in which they appear. For
19652   // now, however, they must be lowered to something. Since they are logically
19653   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19654   // require special handling for these nodes), lower them as literal NOOPs for
19655   // the time being.
19656   SmallVector<SDValue, 2> Ops;
19657
19658   Ops.push_back(Op.getOperand(0));
19659   if (Op->getGluedNode())
19660     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19661
19662   SDLoc OpDL(Op);
19663   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19664   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19665
19666   return NOOP;
19667 }
19668
19669 /// LowerOperation - Provide custom lowering hooks for some operations.
19670 ///
19671 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19672   switch (Op.getOpcode()) {
19673   default: llvm_unreachable("Should not custom lower this!");
19674   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19675   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19676     return LowerCMP_SWAP(Op, Subtarget, DAG);
19677   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19678   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19679   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19680   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19681   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19682   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19683   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19684   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19685   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19686   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19687   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19688   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19689   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19690   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19691   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19692   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19693   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19694   case ISD::SHL_PARTS:
19695   case ISD::SRA_PARTS:
19696   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19697   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19698   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19699   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19700   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19701   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19702   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19703   case ISD::SIGN_EXTEND_VECTOR_INREG:
19704     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19705   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19706   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19707   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19708   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19709   case ISD::FABS:
19710   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19711   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19712   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19713   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19714   case ISD::SETCCE:             return LowerSETCCE(Op, DAG);
19715   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19716   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19717   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19718   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19719   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19720   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19721   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19722   case ISD::INTRINSIC_VOID:
19723   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19724   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19725   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19726   case ISD::FRAME_TO_ARGS_OFFSET:
19727                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19728   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19729   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19730   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19731   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19732   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19733   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19734   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19735   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19736   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19737   case ISD::CTTZ:
19738   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19739   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19740   case ISD::UMUL_LOHI:
19741   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19742   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19743   case ISD::SRA:
19744   case ISD::SRL:
19745   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19746   case ISD::SADDO:
19747   case ISD::UADDO:
19748   case ISD::SSUBO:
19749   case ISD::USUBO:
19750   case ISD::SMULO:
19751   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19752   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19753   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19754   case ISD::ADDC:
19755   case ISD::ADDE:
19756   case ISD::SUBC:
19757   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19758   case ISD::ADD:                return LowerADD(Op, DAG);
19759   case ISD::SUB:                return LowerSUB(Op, DAG);
19760   case ISD::SMAX:
19761   case ISD::SMIN:
19762   case ISD::UMAX:
19763   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19764   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19765   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19766   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19767   case ISD::GC_TRANSITION_START:
19768                                 return LowerGC_TRANSITION_START(Op, DAG);
19769   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19770   }
19771 }
19772
19773 /// ReplaceNodeResults - Replace a node with an illegal result type
19774 /// with a new node built out of custom code.
19775 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19776                                            SmallVectorImpl<SDValue>&Results,
19777                                            SelectionDAG &DAG) const {
19778   SDLoc dl(N);
19779   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19780   switch (N->getOpcode()) {
19781   default:
19782     llvm_unreachable("Do not know how to custom type legalize this operation!");
19783   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19784   case X86ISD::FMINC:
19785   case X86ISD::FMIN:
19786   case X86ISD::FMAXC:
19787   case X86ISD::FMAX: {
19788     EVT VT = N->getValueType(0);
19789     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
19790     SDValue UNDEF = DAG.getUNDEF(VT);
19791     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19792                               N->getOperand(0), UNDEF);
19793     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19794                               N->getOperand(1), UNDEF);
19795     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19796     return;
19797   }
19798   case ISD::SIGN_EXTEND_INREG:
19799   case ISD::ADDC:
19800   case ISD::ADDE:
19801   case ISD::SUBC:
19802   case ISD::SUBE:
19803     // We don't want to expand or promote these.
19804     return;
19805   case ISD::SDIV:
19806   case ISD::UDIV:
19807   case ISD::SREM:
19808   case ISD::UREM:
19809   case ISD::SDIVREM:
19810   case ISD::UDIVREM: {
19811     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19812     Results.push_back(V);
19813     return;
19814   }
19815   case ISD::FP_TO_SINT:
19816   case ISD::FP_TO_UINT: {
19817     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19818
19819     std::pair<SDValue,SDValue> Vals =
19820         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19821     SDValue FIST = Vals.first, StackSlot = Vals.second;
19822     if (FIST.getNode()) {
19823       EVT VT = N->getValueType(0);
19824       // Return a load from the stack slot.
19825       if (StackSlot.getNode())
19826         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19827                                       MachinePointerInfo(),
19828                                       false, false, false, 0));
19829       else
19830         Results.push_back(FIST);
19831     }
19832     return;
19833   }
19834   case ISD::UINT_TO_FP: {
19835     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19836     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19837         N->getValueType(0) != MVT::v2f32)
19838       return;
19839     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19840                                  N->getOperand(0));
19841     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19842                                      MVT::f64);
19843     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19844     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19845                              DAG.getBitcast(MVT::v2i64, VBias));
19846     Or = DAG.getBitcast(MVT::v2f64, Or);
19847     // TODO: Are there any fast-math-flags to propagate here?
19848     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19849     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19850     return;
19851   }
19852   case ISD::FP_ROUND: {
19853     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19854         return;
19855     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19856     Results.push_back(V);
19857     return;
19858   }
19859   case ISD::FP_EXTEND: {
19860     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19861     // No other ValueType for FP_EXTEND should reach this point.
19862     assert(N->getValueType(0) == MVT::v2f32 &&
19863            "Do not know how to legalize this Node");
19864     return;
19865   }
19866   case ISD::INTRINSIC_W_CHAIN: {
19867     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19868     switch (IntNo) {
19869     default : llvm_unreachable("Do not know how to custom type "
19870                                "legalize this intrinsic operation!");
19871     case Intrinsic::x86_rdtsc:
19872       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19873                                      Results);
19874     case Intrinsic::x86_rdtscp:
19875       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19876                                      Results);
19877     case Intrinsic::x86_rdpmc:
19878       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19879     }
19880   }
19881   case ISD::READCYCLECOUNTER: {
19882     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19883                                    Results);
19884   }
19885   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19886     EVT T = N->getValueType(0);
19887     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19888     bool Regs64bit = T == MVT::i128;
19889     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19890     SDValue cpInL, cpInH;
19891     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19892                         DAG.getConstant(0, dl, HalfT));
19893     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19894                         DAG.getConstant(1, dl, HalfT));
19895     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19896                              Regs64bit ? X86::RAX : X86::EAX,
19897                              cpInL, SDValue());
19898     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19899                              Regs64bit ? X86::RDX : X86::EDX,
19900                              cpInH, cpInL.getValue(1));
19901     SDValue swapInL, swapInH;
19902     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19903                           DAG.getConstant(0, dl, HalfT));
19904     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19905                           DAG.getConstant(1, dl, HalfT));
19906     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19907                                Regs64bit ? X86::RBX : X86::EBX,
19908                                swapInL, cpInH.getValue(1));
19909     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19910                                Regs64bit ? X86::RCX : X86::ECX,
19911                                swapInH, swapInL.getValue(1));
19912     SDValue Ops[] = { swapInH.getValue(0),
19913                       N->getOperand(1),
19914                       swapInH.getValue(1) };
19915     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19916     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19917     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19918                                   X86ISD::LCMPXCHG8_DAG;
19919     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19920     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19921                                         Regs64bit ? X86::RAX : X86::EAX,
19922                                         HalfT, Result.getValue(1));
19923     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19924                                         Regs64bit ? X86::RDX : X86::EDX,
19925                                         HalfT, cpOutL.getValue(2));
19926     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19927
19928     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19929                                         MVT::i32, cpOutH.getValue(2));
19930     SDValue Success =
19931         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19932                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19933     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19934
19935     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19936     Results.push_back(Success);
19937     Results.push_back(EFLAGS.getValue(1));
19938     return;
19939   }
19940   case ISD::ATOMIC_SWAP:
19941   case ISD::ATOMIC_LOAD_ADD:
19942   case ISD::ATOMIC_LOAD_SUB:
19943   case ISD::ATOMIC_LOAD_AND:
19944   case ISD::ATOMIC_LOAD_OR:
19945   case ISD::ATOMIC_LOAD_XOR:
19946   case ISD::ATOMIC_LOAD_NAND:
19947   case ISD::ATOMIC_LOAD_MIN:
19948   case ISD::ATOMIC_LOAD_MAX:
19949   case ISD::ATOMIC_LOAD_UMIN:
19950   case ISD::ATOMIC_LOAD_UMAX:
19951   case ISD::ATOMIC_LOAD: {
19952     // Delegate to generic TypeLegalization. Situations we can really handle
19953     // should have already been dealt with by AtomicExpandPass.cpp.
19954     break;
19955   }
19956   case ISD::BITCAST: {
19957     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19958     EVT DstVT = N->getValueType(0);
19959     EVT SrcVT = N->getOperand(0)->getValueType(0);
19960
19961     if (SrcVT != MVT::f64 ||
19962         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19963       return;
19964
19965     unsigned NumElts = DstVT.getVectorNumElements();
19966     EVT SVT = DstVT.getVectorElementType();
19967     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19968     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19969                                    MVT::v2f64, N->getOperand(0));
19970     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19971
19972     if (ExperimentalVectorWideningLegalization) {
19973       // If we are legalizing vectors by widening, we already have the desired
19974       // legal vector type, just return it.
19975       Results.push_back(ToVecInt);
19976       return;
19977     }
19978
19979     SmallVector<SDValue, 8> Elts;
19980     for (unsigned i = 0, e = NumElts; i != e; ++i)
19981       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19982                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19983
19984     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19985   }
19986   }
19987 }
19988
19989 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19990   switch ((X86ISD::NodeType)Opcode) {
19991   case X86ISD::FIRST_NUMBER:       break;
19992   case X86ISD::BSF:                return "X86ISD::BSF";
19993   case X86ISD::BSR:                return "X86ISD::BSR";
19994   case X86ISD::SHLD:               return "X86ISD::SHLD";
19995   case X86ISD::SHRD:               return "X86ISD::SHRD";
19996   case X86ISD::FAND:               return "X86ISD::FAND";
19997   case X86ISD::FANDN:              return "X86ISD::FANDN";
19998   case X86ISD::FOR:                return "X86ISD::FOR";
19999   case X86ISD::FXOR:               return "X86ISD::FXOR";
20000   case X86ISD::FILD:               return "X86ISD::FILD";
20001   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
20002   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
20003   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
20004   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
20005   case X86ISD::FLD:                return "X86ISD::FLD";
20006   case X86ISD::FST:                return "X86ISD::FST";
20007   case X86ISD::CALL:               return "X86ISD::CALL";
20008   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
20009   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
20010   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
20011   case X86ISD::BT:                 return "X86ISD::BT";
20012   case X86ISD::CMP:                return "X86ISD::CMP";
20013   case X86ISD::COMI:               return "X86ISD::COMI";
20014   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
20015   case X86ISD::CMPM:               return "X86ISD::CMPM";
20016   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
20017   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20018   case X86ISD::SETCC:              return "X86ISD::SETCC";
20019   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20020   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20021   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20022   case X86ISD::CMOV:               return "X86ISD::CMOV";
20023   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20024   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20025   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20026   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20027   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20028   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20029   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20030   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20031   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20032   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20033   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20034   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20035   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20036   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20037   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20038   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20039   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20040   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20041   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20042   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20043   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20044   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20045   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20046   case X86ISD::HADD:               return "X86ISD::HADD";
20047   case X86ISD::HSUB:               return "X86ISD::HSUB";
20048   case X86ISD::FHADD:              return "X86ISD::FHADD";
20049   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20050   case X86ISD::ABS:                return "X86ISD::ABS";
20051   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20052   case X86ISD::FMAX:               return "X86ISD::FMAX";
20053   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20054   case X86ISD::FMIN:               return "X86ISD::FMIN";
20055   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20056   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20057   case X86ISD::FMINC:              return "X86ISD::FMINC";
20058   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20059   case X86ISD::FRCP:               return "X86ISD::FRCP";
20060   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20061   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20062   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20063   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20064   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20065   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20066   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20067   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20068   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20069   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20070   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20071   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20072   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20073   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20074   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20075   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20076   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20077   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20078   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20079   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20080   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20081   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20082   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20083   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20084   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20085   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20086   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20087   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20088   case X86ISD::VSHL:               return "X86ISD::VSHL";
20089   case X86ISD::VSRL:               return "X86ISD::VSRL";
20090   case X86ISD::VSRA:               return "X86ISD::VSRA";
20091   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20092   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20093   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20094   case X86ISD::CMPP:               return "X86ISD::CMPP";
20095   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20096   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20097   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20098   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20099   case X86ISD::ADD:                return "X86ISD::ADD";
20100   case X86ISD::SUB:                return "X86ISD::SUB";
20101   case X86ISD::ADC:                return "X86ISD::ADC";
20102   case X86ISD::SBB:                return "X86ISD::SBB";
20103   case X86ISD::SMUL:               return "X86ISD::SMUL";
20104   case X86ISD::UMUL:               return "X86ISD::UMUL";
20105   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20106   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20107   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20108   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20109   case X86ISD::INC:                return "X86ISD::INC";
20110   case X86ISD::DEC:                return "X86ISD::DEC";
20111   case X86ISD::OR:                 return "X86ISD::OR";
20112   case X86ISD::XOR:                return "X86ISD::XOR";
20113   case X86ISD::AND:                return "X86ISD::AND";
20114   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20115   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20116   case X86ISD::PTEST:              return "X86ISD::PTEST";
20117   case X86ISD::TESTP:              return "X86ISD::TESTP";
20118   case X86ISD::TESTM:              return "X86ISD::TESTM";
20119   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20120   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20121   case X86ISD::KTEST:              return "X86ISD::KTEST";
20122   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20123   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20124   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20125   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20126   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20127   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20128   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20129   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20130   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20131   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20132   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20133   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20134   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20135   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20136   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20137   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20138   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20139   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20140   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20141   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20142   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20143   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20144   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
20145   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20146   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20147   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20148   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20149   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20150   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20151   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20152   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20153   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20154   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20155   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20156   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20157   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20158   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20159   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20160   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20161   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20162   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20163   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20164   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20165   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20166   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20167   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20168   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20169   case X86ISD::SAHF:               return "X86ISD::SAHF";
20170   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20171   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20172   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20173   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20174   case X86ISD::VPROT:              return "X86ISD::VPROT";
20175   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20176   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20177   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20178   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20179   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20180   case X86ISD::FMADD:              return "X86ISD::FMADD";
20181   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20182   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20183   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20184   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20185   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20186   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20187   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20188   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20189   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20190   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20191   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20192   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20193   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20194   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20195   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20196   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20197   case X86ISD::XTEST:              return "X86ISD::XTEST";
20198   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20199   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20200   case X86ISD::SELECT:             return "X86ISD::SELECT";
20201   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20202   case X86ISD::RCP28:              return "X86ISD::RCP28";
20203   case X86ISD::EXP2:               return "X86ISD::EXP2";
20204   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20205   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20206   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20207   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20208   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20209   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20210   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20211   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20212   case X86ISD::ADDS:               return "X86ISD::ADDS";
20213   case X86ISD::SUBS:               return "X86ISD::SUBS";
20214   case X86ISD::AVG:                return "X86ISD::AVG";
20215   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20216   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20217   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20218   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20219   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20220   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20221   }
20222   return nullptr;
20223 }
20224
20225 // isLegalAddressingMode - Return true if the addressing mode represented
20226 // by AM is legal for this target, for a load/store of the specified type.
20227 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20228                                               const AddrMode &AM, Type *Ty,
20229                                               unsigned AS) const {
20230   // X86 supports extremely general addressing modes.
20231   CodeModel::Model M = getTargetMachine().getCodeModel();
20232   Reloc::Model R = getTargetMachine().getRelocationModel();
20233
20234   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20235   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20236     return false;
20237
20238   if (AM.BaseGV) {
20239     unsigned GVFlags =
20240       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20241
20242     // If a reference to this global requires an extra load, we can't fold it.
20243     if (isGlobalStubReference(GVFlags))
20244       return false;
20245
20246     // If BaseGV requires a register for the PIC base, we cannot also have a
20247     // BaseReg specified.
20248     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20249       return false;
20250
20251     // If lower 4G is not available, then we must use rip-relative addressing.
20252     if ((M != CodeModel::Small || R != Reloc::Static) &&
20253         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20254       return false;
20255   }
20256
20257   switch (AM.Scale) {
20258   case 0:
20259   case 1:
20260   case 2:
20261   case 4:
20262   case 8:
20263     // These scales always work.
20264     break;
20265   case 3:
20266   case 5:
20267   case 9:
20268     // These scales are formed with basereg+scalereg.  Only accept if there is
20269     // no basereg yet.
20270     if (AM.HasBaseReg)
20271       return false;
20272     break;
20273   default:  // Other stuff never works.
20274     return false;
20275   }
20276
20277   return true;
20278 }
20279
20280 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20281   unsigned Bits = Ty->getScalarSizeInBits();
20282
20283   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20284   // particularly cheaper than those without.
20285   if (Bits == 8)
20286     return false;
20287
20288   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20289   // variable shifts just as cheap as scalar ones.
20290   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20291     return false;
20292
20293   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20294   // fully general vector.
20295   return true;
20296 }
20297
20298 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20299   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20300     return false;
20301   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20302   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20303   return NumBits1 > NumBits2;
20304 }
20305
20306 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20307   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20308     return false;
20309
20310   if (!isTypeLegal(EVT::getEVT(Ty1)))
20311     return false;
20312
20313   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20314
20315   // Assuming the caller doesn't have a zeroext or signext return parameter,
20316   // truncation all the way down to i1 is valid.
20317   return true;
20318 }
20319
20320 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20321   return isInt<32>(Imm);
20322 }
20323
20324 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20325   // Can also use sub to handle negated immediates.
20326   return isInt<32>(Imm);
20327 }
20328
20329 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20330   if (!VT1.isInteger() || !VT2.isInteger())
20331     return false;
20332   unsigned NumBits1 = VT1.getSizeInBits();
20333   unsigned NumBits2 = VT2.getSizeInBits();
20334   return NumBits1 > NumBits2;
20335 }
20336
20337 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20338   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20339   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20340 }
20341
20342 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20343   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20344   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20345 }
20346
20347 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20348   EVT VT1 = Val.getValueType();
20349   if (isZExtFree(VT1, VT2))
20350     return true;
20351
20352   if (Val.getOpcode() != ISD::LOAD)
20353     return false;
20354
20355   if (!VT1.isSimple() || !VT1.isInteger() ||
20356       !VT2.isSimple() || !VT2.isInteger())
20357     return false;
20358
20359   switch (VT1.getSimpleVT().SimpleTy) {
20360   default: break;
20361   case MVT::i8:
20362   case MVT::i16:
20363   case MVT::i32:
20364     // X86 has 8, 16, and 32-bit zero-extending loads.
20365     return true;
20366   }
20367
20368   return false;
20369 }
20370
20371 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20372
20373 bool
20374 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20375   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20376     return false;
20377
20378   VT = VT.getScalarType();
20379
20380   if (!VT.isSimple())
20381     return false;
20382
20383   switch (VT.getSimpleVT().SimpleTy) {
20384   case MVT::f32:
20385   case MVT::f64:
20386     return true;
20387   default:
20388     break;
20389   }
20390
20391   return false;
20392 }
20393
20394 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20395   // i16 instructions are longer (0x66 prefix) and potentially slower.
20396   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20397 }
20398
20399 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20400 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20401 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20402 /// are assumed to be legal.
20403 bool
20404 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20405                                       EVT VT) const {
20406   if (!VT.isSimple())
20407     return false;
20408
20409   // Not for i1 vectors
20410   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20411     return false;
20412
20413   // Very little shuffling can be done for 64-bit vectors right now.
20414   if (VT.getSimpleVT().getSizeInBits() == 64)
20415     return false;
20416
20417   // We only care that the types being shuffled are legal. The lowering can
20418   // handle any possible shuffle mask that results.
20419   return isTypeLegal(VT.getSimpleVT());
20420 }
20421
20422 bool
20423 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20424                                           EVT VT) const {
20425   // Just delegate to the generic legality, clear masks aren't special.
20426   return isShuffleMaskLegal(Mask, VT);
20427 }
20428
20429 //===----------------------------------------------------------------------===//
20430 //                           X86 Scheduler Hooks
20431 //===----------------------------------------------------------------------===//
20432
20433 /// Utility function to emit xbegin specifying the start of an RTM region.
20434 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20435                                      const TargetInstrInfo *TII) {
20436   DebugLoc DL = MI->getDebugLoc();
20437
20438   const BasicBlock *BB = MBB->getBasicBlock();
20439   MachineFunction::iterator I = ++MBB->getIterator();
20440
20441   // For the v = xbegin(), we generate
20442   //
20443   // thisMBB:
20444   //  xbegin sinkMBB
20445   //
20446   // mainMBB:
20447   //  eax = -1
20448   //
20449   // sinkMBB:
20450   //  v = eax
20451
20452   MachineBasicBlock *thisMBB = MBB;
20453   MachineFunction *MF = MBB->getParent();
20454   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20455   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20456   MF->insert(I, mainMBB);
20457   MF->insert(I, sinkMBB);
20458
20459   // Transfer the remainder of BB and its successor edges to sinkMBB.
20460   sinkMBB->splice(sinkMBB->begin(), MBB,
20461                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20462   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20463
20464   // thisMBB:
20465   //  xbegin sinkMBB
20466   //  # fallthrough to mainMBB
20467   //  # abortion to sinkMBB
20468   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20469   thisMBB->addSuccessor(mainMBB);
20470   thisMBB->addSuccessor(sinkMBB);
20471
20472   // mainMBB:
20473   //  EAX = -1
20474   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20475   mainMBB->addSuccessor(sinkMBB);
20476
20477   // sinkMBB:
20478   // EAX is live into the sinkMBB
20479   sinkMBB->addLiveIn(X86::EAX);
20480   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20481           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20482     .addReg(X86::EAX);
20483
20484   MI->eraseFromParent();
20485   return sinkMBB;
20486 }
20487
20488 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20489 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20490 // in the .td file.
20491 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20492                                        const TargetInstrInfo *TII) {
20493   unsigned Opc;
20494   switch (MI->getOpcode()) {
20495   default: llvm_unreachable("illegal opcode!");
20496   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20497   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20498   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20499   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20500   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20501   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20502   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20503   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20504   }
20505
20506   DebugLoc dl = MI->getDebugLoc();
20507   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20508
20509   unsigned NumArgs = MI->getNumOperands();
20510   for (unsigned i = 1; i < NumArgs; ++i) {
20511     MachineOperand &Op = MI->getOperand(i);
20512     if (!(Op.isReg() && Op.isImplicit()))
20513       MIB.addOperand(Op);
20514   }
20515   if (MI->hasOneMemOperand())
20516     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20517
20518   BuildMI(*BB, MI, dl,
20519     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20520     .addReg(X86::XMM0);
20521
20522   MI->eraseFromParent();
20523   return BB;
20524 }
20525
20526 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20527 // defs in an instruction pattern
20528 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20529                                        const TargetInstrInfo *TII) {
20530   unsigned Opc;
20531   switch (MI->getOpcode()) {
20532   default: llvm_unreachable("illegal opcode!");
20533   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20534   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20535   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20536   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20537   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20538   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20539   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20540   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20541   }
20542
20543   DebugLoc dl = MI->getDebugLoc();
20544   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20545
20546   unsigned NumArgs = MI->getNumOperands(); // remove the results
20547   for (unsigned i = 1; i < NumArgs; ++i) {
20548     MachineOperand &Op = MI->getOperand(i);
20549     if (!(Op.isReg() && Op.isImplicit()))
20550       MIB.addOperand(Op);
20551   }
20552   if (MI->hasOneMemOperand())
20553     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20554
20555   BuildMI(*BB, MI, dl,
20556     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20557     .addReg(X86::ECX);
20558
20559   MI->eraseFromParent();
20560   return BB;
20561 }
20562
20563 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20564                                       const X86Subtarget *Subtarget) {
20565   DebugLoc dl = MI->getDebugLoc();
20566   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20567   // Address into RAX/EAX, other two args into ECX, EDX.
20568   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20569   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20570   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20571   for (int i = 0; i < X86::AddrNumOperands; ++i)
20572     MIB.addOperand(MI->getOperand(i));
20573
20574   unsigned ValOps = X86::AddrNumOperands;
20575   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20576     .addReg(MI->getOperand(ValOps).getReg());
20577   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20578     .addReg(MI->getOperand(ValOps+1).getReg());
20579
20580   // The instruction doesn't actually take any operands though.
20581   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20582
20583   MI->eraseFromParent(); // The pseudo is gone now.
20584   return BB;
20585 }
20586
20587 MachineBasicBlock *
20588 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20589                                                  MachineBasicBlock *MBB) const {
20590   // Emit va_arg instruction on X86-64.
20591
20592   // Operands to this pseudo-instruction:
20593   // 0  ) Output        : destination address (reg)
20594   // 1-5) Input         : va_list address (addr, i64mem)
20595   // 6  ) ArgSize       : Size (in bytes) of vararg type
20596   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20597   // 8  ) Align         : Alignment of type
20598   // 9  ) EFLAGS (implicit-def)
20599
20600   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20601   static_assert(X86::AddrNumOperands == 5,
20602                 "VAARG_64 assumes 5 address operands");
20603
20604   unsigned DestReg = MI->getOperand(0).getReg();
20605   MachineOperand &Base = MI->getOperand(1);
20606   MachineOperand &Scale = MI->getOperand(2);
20607   MachineOperand &Index = MI->getOperand(3);
20608   MachineOperand &Disp = MI->getOperand(4);
20609   MachineOperand &Segment = MI->getOperand(5);
20610   unsigned ArgSize = MI->getOperand(6).getImm();
20611   unsigned ArgMode = MI->getOperand(7).getImm();
20612   unsigned Align = MI->getOperand(8).getImm();
20613
20614   // Memory Reference
20615   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20616   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20617   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20618
20619   // Machine Information
20620   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20621   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20622   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20623   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20624   DebugLoc DL = MI->getDebugLoc();
20625
20626   // struct va_list {
20627   //   i32   gp_offset
20628   //   i32   fp_offset
20629   //   i64   overflow_area (address)
20630   //   i64   reg_save_area (address)
20631   // }
20632   // sizeof(va_list) = 24
20633   // alignment(va_list) = 8
20634
20635   unsigned TotalNumIntRegs = 6;
20636   unsigned TotalNumXMMRegs = 8;
20637   bool UseGPOffset = (ArgMode == 1);
20638   bool UseFPOffset = (ArgMode == 2);
20639   unsigned MaxOffset = TotalNumIntRegs * 8 +
20640                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20641
20642   /* Align ArgSize to a multiple of 8 */
20643   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20644   bool NeedsAlign = (Align > 8);
20645
20646   MachineBasicBlock *thisMBB = MBB;
20647   MachineBasicBlock *overflowMBB;
20648   MachineBasicBlock *offsetMBB;
20649   MachineBasicBlock *endMBB;
20650
20651   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20652   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20653   unsigned OffsetReg = 0;
20654
20655   if (!UseGPOffset && !UseFPOffset) {
20656     // If we only pull from the overflow region, we don't create a branch.
20657     // We don't need to alter control flow.
20658     OffsetDestReg = 0; // unused
20659     OverflowDestReg = DestReg;
20660
20661     offsetMBB = nullptr;
20662     overflowMBB = thisMBB;
20663     endMBB = thisMBB;
20664   } else {
20665     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20666     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20667     // If not, pull from overflow_area. (branch to overflowMBB)
20668     //
20669     //       thisMBB
20670     //         |     .
20671     //         |        .
20672     //     offsetMBB   overflowMBB
20673     //         |        .
20674     //         |     .
20675     //        endMBB
20676
20677     // Registers for the PHI in endMBB
20678     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20679     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20680
20681     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20682     MachineFunction *MF = MBB->getParent();
20683     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20684     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20685     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20686
20687     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20688
20689     // Insert the new basic blocks
20690     MF->insert(MBBIter, offsetMBB);
20691     MF->insert(MBBIter, overflowMBB);
20692     MF->insert(MBBIter, endMBB);
20693
20694     // Transfer the remainder of MBB and its successor edges to endMBB.
20695     endMBB->splice(endMBB->begin(), thisMBB,
20696                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20697     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20698
20699     // Make offsetMBB and overflowMBB successors of thisMBB
20700     thisMBB->addSuccessor(offsetMBB);
20701     thisMBB->addSuccessor(overflowMBB);
20702
20703     // endMBB is a successor of both offsetMBB and overflowMBB
20704     offsetMBB->addSuccessor(endMBB);
20705     overflowMBB->addSuccessor(endMBB);
20706
20707     // Load the offset value into a register
20708     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20709     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20710       .addOperand(Base)
20711       .addOperand(Scale)
20712       .addOperand(Index)
20713       .addDisp(Disp, UseFPOffset ? 4 : 0)
20714       .addOperand(Segment)
20715       .setMemRefs(MMOBegin, MMOEnd);
20716
20717     // Check if there is enough room left to pull this argument.
20718     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20719       .addReg(OffsetReg)
20720       .addImm(MaxOffset + 8 - ArgSizeA8);
20721
20722     // Branch to "overflowMBB" if offset >= max
20723     // Fall through to "offsetMBB" otherwise
20724     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20725       .addMBB(overflowMBB);
20726   }
20727
20728   // In offsetMBB, emit code to use the reg_save_area.
20729   if (offsetMBB) {
20730     assert(OffsetReg != 0);
20731
20732     // Read the reg_save_area address.
20733     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20734     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20735       .addOperand(Base)
20736       .addOperand(Scale)
20737       .addOperand(Index)
20738       .addDisp(Disp, 16)
20739       .addOperand(Segment)
20740       .setMemRefs(MMOBegin, MMOEnd);
20741
20742     // Zero-extend the offset
20743     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20744       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20745         .addImm(0)
20746         .addReg(OffsetReg)
20747         .addImm(X86::sub_32bit);
20748
20749     // Add the offset to the reg_save_area to get the final address.
20750     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20751       .addReg(OffsetReg64)
20752       .addReg(RegSaveReg);
20753
20754     // Compute the offset for the next argument
20755     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20756     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20757       .addReg(OffsetReg)
20758       .addImm(UseFPOffset ? 16 : 8);
20759
20760     // Store it back into the va_list.
20761     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20762       .addOperand(Base)
20763       .addOperand(Scale)
20764       .addOperand(Index)
20765       .addDisp(Disp, UseFPOffset ? 4 : 0)
20766       .addOperand(Segment)
20767       .addReg(NextOffsetReg)
20768       .setMemRefs(MMOBegin, MMOEnd);
20769
20770     // Jump to endMBB
20771     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20772       .addMBB(endMBB);
20773   }
20774
20775   //
20776   // Emit code to use overflow area
20777   //
20778
20779   // Load the overflow_area address into a register.
20780   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20781   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20782     .addOperand(Base)
20783     .addOperand(Scale)
20784     .addOperand(Index)
20785     .addDisp(Disp, 8)
20786     .addOperand(Segment)
20787     .setMemRefs(MMOBegin, MMOEnd);
20788
20789   // If we need to align it, do so. Otherwise, just copy the address
20790   // to OverflowDestReg.
20791   if (NeedsAlign) {
20792     // Align the overflow address
20793     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20794     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20795
20796     // aligned_addr = (addr + (align-1)) & ~(align-1)
20797     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20798       .addReg(OverflowAddrReg)
20799       .addImm(Align-1);
20800
20801     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20802       .addReg(TmpReg)
20803       .addImm(~(uint64_t)(Align-1));
20804   } else {
20805     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20806       .addReg(OverflowAddrReg);
20807   }
20808
20809   // Compute the next overflow address after this argument.
20810   // (the overflow address should be kept 8-byte aligned)
20811   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20812   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20813     .addReg(OverflowDestReg)
20814     .addImm(ArgSizeA8);
20815
20816   // Store the new overflow address.
20817   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20818     .addOperand(Base)
20819     .addOperand(Scale)
20820     .addOperand(Index)
20821     .addDisp(Disp, 8)
20822     .addOperand(Segment)
20823     .addReg(NextAddrReg)
20824     .setMemRefs(MMOBegin, MMOEnd);
20825
20826   // If we branched, emit the PHI to the front of endMBB.
20827   if (offsetMBB) {
20828     BuildMI(*endMBB, endMBB->begin(), DL,
20829             TII->get(X86::PHI), DestReg)
20830       .addReg(OffsetDestReg).addMBB(offsetMBB)
20831       .addReg(OverflowDestReg).addMBB(overflowMBB);
20832   }
20833
20834   // Erase the pseudo instruction
20835   MI->eraseFromParent();
20836
20837   return endMBB;
20838 }
20839
20840 MachineBasicBlock *
20841 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20842                                                  MachineInstr *MI,
20843                                                  MachineBasicBlock *MBB) const {
20844   // Emit code to save XMM registers to the stack. The ABI says that the
20845   // number of registers to save is given in %al, so it's theoretically
20846   // possible to do an indirect jump trick to avoid saving all of them,
20847   // however this code takes a simpler approach and just executes all
20848   // of the stores if %al is non-zero. It's less code, and it's probably
20849   // easier on the hardware branch predictor, and stores aren't all that
20850   // expensive anyway.
20851
20852   // Create the new basic blocks. One block contains all the XMM stores,
20853   // and one block is the final destination regardless of whether any
20854   // stores were performed.
20855   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20856   MachineFunction *F = MBB->getParent();
20857   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20858   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20859   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20860   F->insert(MBBIter, XMMSaveMBB);
20861   F->insert(MBBIter, EndMBB);
20862
20863   // Transfer the remainder of MBB and its successor edges to EndMBB.
20864   EndMBB->splice(EndMBB->begin(), MBB,
20865                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20866   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20867
20868   // The original block will now fall through to the XMM save block.
20869   MBB->addSuccessor(XMMSaveMBB);
20870   // The XMMSaveMBB will fall through to the end block.
20871   XMMSaveMBB->addSuccessor(EndMBB);
20872
20873   // Now add the instructions.
20874   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20875   DebugLoc DL = MI->getDebugLoc();
20876
20877   unsigned CountReg = MI->getOperand(0).getReg();
20878   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20879   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20880
20881   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20882     // If %al is 0, branch around the XMM save block.
20883     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20884     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20885     MBB->addSuccessor(EndMBB);
20886   }
20887
20888   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20889   // that was just emitted, but clearly shouldn't be "saved".
20890   assert((MI->getNumOperands() <= 3 ||
20891           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20892           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20893          && "Expected last argument to be EFLAGS");
20894   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20895   // In the XMM save block, save all the XMM argument registers.
20896   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20897     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20898     MachineMemOperand *MMO = F->getMachineMemOperand(
20899         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20900         MachineMemOperand::MOStore,
20901         /*Size=*/16, /*Align=*/16);
20902     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20903       .addFrameIndex(RegSaveFrameIndex)
20904       .addImm(/*Scale=*/1)
20905       .addReg(/*IndexReg=*/0)
20906       .addImm(/*Disp=*/Offset)
20907       .addReg(/*Segment=*/0)
20908       .addReg(MI->getOperand(i).getReg())
20909       .addMemOperand(MMO);
20910   }
20911
20912   MI->eraseFromParent();   // The pseudo instruction is gone now.
20913
20914   return EndMBB;
20915 }
20916
20917 // The EFLAGS operand of SelectItr might be missing a kill marker
20918 // because there were multiple uses of EFLAGS, and ISel didn't know
20919 // which to mark. Figure out whether SelectItr should have had a
20920 // kill marker, and set it if it should. Returns the correct kill
20921 // marker value.
20922 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20923                                      MachineBasicBlock* BB,
20924                                      const TargetRegisterInfo* TRI) {
20925   // Scan forward through BB for a use/def of EFLAGS.
20926   MachineBasicBlock::iterator miI(std::next(SelectItr));
20927   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20928     const MachineInstr& mi = *miI;
20929     if (mi.readsRegister(X86::EFLAGS))
20930       return false;
20931     if (mi.definesRegister(X86::EFLAGS))
20932       break; // Should have kill-flag - update below.
20933   }
20934
20935   // If we hit the end of the block, check whether EFLAGS is live into a
20936   // successor.
20937   if (miI == BB->end()) {
20938     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20939                                           sEnd = BB->succ_end();
20940          sItr != sEnd; ++sItr) {
20941       MachineBasicBlock* succ = *sItr;
20942       if (succ->isLiveIn(X86::EFLAGS))
20943         return false;
20944     }
20945   }
20946
20947   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20948   // out. SelectMI should have a kill flag on EFLAGS.
20949   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20950   return true;
20951 }
20952
20953 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20954 // together with other CMOV pseudo-opcodes into a single basic-block with
20955 // conditional jump around it.
20956 static bool isCMOVPseudo(MachineInstr *MI) {
20957   switch (MI->getOpcode()) {
20958   case X86::CMOV_FR32:
20959   case X86::CMOV_FR64:
20960   case X86::CMOV_GR8:
20961   case X86::CMOV_GR16:
20962   case X86::CMOV_GR32:
20963   case X86::CMOV_RFP32:
20964   case X86::CMOV_RFP64:
20965   case X86::CMOV_RFP80:
20966   case X86::CMOV_V2F64:
20967   case X86::CMOV_V2I64:
20968   case X86::CMOV_V4F32:
20969   case X86::CMOV_V4F64:
20970   case X86::CMOV_V4I64:
20971   case X86::CMOV_V16F32:
20972   case X86::CMOV_V8F32:
20973   case X86::CMOV_V8F64:
20974   case X86::CMOV_V8I64:
20975   case X86::CMOV_V8I1:
20976   case X86::CMOV_V16I1:
20977   case X86::CMOV_V32I1:
20978   case X86::CMOV_V64I1:
20979     return true;
20980
20981   default:
20982     return false;
20983   }
20984 }
20985
20986 MachineBasicBlock *
20987 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20988                                      MachineBasicBlock *BB) const {
20989   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20990   DebugLoc DL = MI->getDebugLoc();
20991
20992   // To "insert" a SELECT_CC instruction, we actually have to insert the
20993   // diamond control-flow pattern.  The incoming instruction knows the
20994   // destination vreg to set, the condition code register to branch on, the
20995   // true/false values to select between, and a branch opcode to use.
20996   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20997   MachineFunction::iterator It = ++BB->getIterator();
20998
20999   //  thisMBB:
21000   //  ...
21001   //   TrueVal = ...
21002   //   cmpTY ccX, r1, r2
21003   //   bCC copy1MBB
21004   //   fallthrough --> copy0MBB
21005   MachineBasicBlock *thisMBB = BB;
21006   MachineFunction *F = BB->getParent();
21007
21008   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
21009   // as described above, by inserting a BB, and then making a PHI at the join
21010   // point to select the true and false operands of the CMOV in the PHI.
21011   //
21012   // The code also handles two different cases of multiple CMOV opcodes
21013   // in a row.
21014   //
21015   // Case 1:
21016   // In this case, there are multiple CMOVs in a row, all which are based on
21017   // the same condition setting (or the exact opposite condition setting).
21018   // In this case we can lower all the CMOVs using a single inserted BB, and
21019   // then make a number of PHIs at the join point to model the CMOVs. The only
21020   // trickiness here, is that in a case like:
21021   //
21022   // t2 = CMOV cond1 t1, f1
21023   // t3 = CMOV cond1 t2, f2
21024   //
21025   // when rewriting this into PHIs, we have to perform some renaming on the
21026   // temps since you cannot have a PHI operand refer to a PHI result earlier
21027   // in the same block.  The "simple" but wrong lowering would be:
21028   //
21029   // t2 = PHI t1(BB1), f1(BB2)
21030   // t3 = PHI t2(BB1), f2(BB2)
21031   //
21032   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21033   // renaming is to note that on the path through BB1, t2 is really just a
21034   // copy of t1, and do that renaming, properly generating:
21035   //
21036   // t2 = PHI t1(BB1), f1(BB2)
21037   // t3 = PHI t1(BB1), f2(BB2)
21038   //
21039   // Case 2, we lower cascaded CMOVs such as
21040   //
21041   //   (CMOV (CMOV F, T, cc1), T, cc2)
21042   //
21043   // to two successives branches.  For that, we look for another CMOV as the
21044   // following instruction.
21045   //
21046   // Without this, we would add a PHI between the two jumps, which ends up
21047   // creating a few copies all around. For instance, for
21048   //
21049   //    (sitofp (zext (fcmp une)))
21050   //
21051   // we would generate:
21052   //
21053   //         ucomiss %xmm1, %xmm0
21054   //         movss  <1.0f>, %xmm0
21055   //         movaps  %xmm0, %xmm1
21056   //         jne     .LBB5_2
21057   //         xorps   %xmm1, %xmm1
21058   // .LBB5_2:
21059   //         jp      .LBB5_4
21060   //         movaps  %xmm1, %xmm0
21061   // .LBB5_4:
21062   //         retq
21063   //
21064   // because this custom-inserter would have generated:
21065   //
21066   //   A
21067   //   | \
21068   //   |  B
21069   //   | /
21070   //   C
21071   //   | \
21072   //   |  D
21073   //   | /
21074   //   E
21075   //
21076   // A: X = ...; Y = ...
21077   // B: empty
21078   // C: Z = PHI [X, A], [Y, B]
21079   // D: empty
21080   // E: PHI [X, C], [Z, D]
21081   //
21082   // If we lower both CMOVs in a single step, we can instead generate:
21083   //
21084   //   A
21085   //   | \
21086   //   |  C
21087   //   | /|
21088   //   |/ |
21089   //   |  |
21090   //   |  D
21091   //   | /
21092   //   E
21093   //
21094   // A: X = ...; Y = ...
21095   // D: empty
21096   // E: PHI [X, A], [X, C], [Y, D]
21097   //
21098   // Which, in our sitofp/fcmp example, gives us something like:
21099   //
21100   //         ucomiss %xmm1, %xmm0
21101   //         movss  <1.0f>, %xmm0
21102   //         jne     .LBB5_4
21103   //         jp      .LBB5_4
21104   //         xorps   %xmm0, %xmm0
21105   // .LBB5_4:
21106   //         retq
21107   //
21108   MachineInstr *CascadedCMOV = nullptr;
21109   MachineInstr *LastCMOV = MI;
21110   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21111   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21112   MachineBasicBlock::iterator NextMIIt =
21113       std::next(MachineBasicBlock::iterator(MI));
21114
21115   // Check for case 1, where there are multiple CMOVs with the same condition
21116   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21117   // number of jumps the most.
21118
21119   if (isCMOVPseudo(MI)) {
21120     // See if we have a string of CMOVS with the same condition.
21121     while (NextMIIt != BB->end() &&
21122            isCMOVPseudo(NextMIIt) &&
21123            (NextMIIt->getOperand(3).getImm() == CC ||
21124             NextMIIt->getOperand(3).getImm() == OppCC)) {
21125       LastCMOV = &*NextMIIt;
21126       ++NextMIIt;
21127     }
21128   }
21129
21130   // This checks for case 2, but only do this if we didn't already find
21131   // case 1, as indicated by LastCMOV == MI.
21132   if (LastCMOV == MI &&
21133       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21134       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21135       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21136     CascadedCMOV = &*NextMIIt;
21137   }
21138
21139   MachineBasicBlock *jcc1MBB = nullptr;
21140
21141   // If we have a cascaded CMOV, we lower it to two successive branches to
21142   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21143   if (CascadedCMOV) {
21144     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21145     F->insert(It, jcc1MBB);
21146     jcc1MBB->addLiveIn(X86::EFLAGS);
21147   }
21148
21149   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21150   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21151   F->insert(It, copy0MBB);
21152   F->insert(It, sinkMBB);
21153
21154   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21155   // live into the sink and copy blocks.
21156   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21157
21158   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21159   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21160       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21161     copy0MBB->addLiveIn(X86::EFLAGS);
21162     sinkMBB->addLiveIn(X86::EFLAGS);
21163   }
21164
21165   // Transfer the remainder of BB and its successor edges to sinkMBB.
21166   sinkMBB->splice(sinkMBB->begin(), BB,
21167                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21168   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21169
21170   // Add the true and fallthrough blocks as its successors.
21171   if (CascadedCMOV) {
21172     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21173     BB->addSuccessor(jcc1MBB);
21174
21175     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21176     // jump to the sinkMBB.
21177     jcc1MBB->addSuccessor(copy0MBB);
21178     jcc1MBB->addSuccessor(sinkMBB);
21179   } else {
21180     BB->addSuccessor(copy0MBB);
21181   }
21182
21183   // The true block target of the first (or only) branch is always sinkMBB.
21184   BB->addSuccessor(sinkMBB);
21185
21186   // Create the conditional branch instruction.
21187   unsigned Opc = X86::GetCondBranchFromCond(CC);
21188   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21189
21190   if (CascadedCMOV) {
21191     unsigned Opc2 = X86::GetCondBranchFromCond(
21192         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21193     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21194   }
21195
21196   //  copy0MBB:
21197   //   %FalseValue = ...
21198   //   # fallthrough to sinkMBB
21199   copy0MBB->addSuccessor(sinkMBB);
21200
21201   //  sinkMBB:
21202   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21203   //  ...
21204   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21205   MachineBasicBlock::iterator MIItEnd =
21206     std::next(MachineBasicBlock::iterator(LastCMOV));
21207   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21208   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21209   MachineInstrBuilder MIB;
21210
21211   // As we are creating the PHIs, we have to be careful if there is more than
21212   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21213   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21214   // That also means that PHI construction must work forward from earlier to
21215   // later, and that the code must maintain a mapping from earlier PHI's
21216   // destination registers, and the registers that went into the PHI.
21217
21218   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21219     unsigned DestReg = MIIt->getOperand(0).getReg();
21220     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21221     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21222
21223     // If this CMOV we are generating is the opposite condition from
21224     // the jump we generated, then we have to swap the operands for the
21225     // PHI that is going to be generated.
21226     if (MIIt->getOperand(3).getImm() == OppCC)
21227         std::swap(Op1Reg, Op2Reg);
21228
21229     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21230       Op1Reg = RegRewriteTable[Op1Reg].first;
21231
21232     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21233       Op2Reg = RegRewriteTable[Op2Reg].second;
21234
21235     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21236                   TII->get(X86::PHI), DestReg)
21237           .addReg(Op1Reg).addMBB(copy0MBB)
21238           .addReg(Op2Reg).addMBB(thisMBB);
21239
21240     // Add this PHI to the rewrite table.
21241     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21242   }
21243
21244   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21245   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21246   if (CascadedCMOV) {
21247     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21248     // Copy the PHI result to the register defined by the second CMOV.
21249     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21250             DL, TII->get(TargetOpcode::COPY),
21251             CascadedCMOV->getOperand(0).getReg())
21252         .addReg(MI->getOperand(0).getReg());
21253     CascadedCMOV->eraseFromParent();
21254   }
21255
21256   // Now remove the CMOV(s).
21257   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21258     (MIIt++)->eraseFromParent();
21259
21260   return sinkMBB;
21261 }
21262
21263 MachineBasicBlock *
21264 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21265                                        MachineBasicBlock *BB) const {
21266   // Combine the following atomic floating-point modification pattern:
21267   //   a.store(reg OP a.load(acquire), release)
21268   // Transform them into:
21269   //   OPss (%gpr), %xmm
21270   //   movss %xmm, (%gpr)
21271   // Or sd equivalent for 64-bit operations.
21272   unsigned MOp, FOp;
21273   switch (MI->getOpcode()) {
21274   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21275   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21276   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21277   }
21278   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21279   DebugLoc DL = MI->getDebugLoc();
21280   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21281   MachineOperand MSrc = MI->getOperand(0);
21282   unsigned VSrc = MI->getOperand(5).getReg();
21283   const MachineOperand &Disp = MI->getOperand(3);
21284   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21285   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21286   if (hasDisp && MSrc.isReg())
21287     MSrc.setIsKill(false);
21288   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21289                                 .addOperand(/*Base=*/MSrc)
21290                                 .addImm(/*Scale=*/1)
21291                                 .addReg(/*Index=*/0)
21292                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21293                                 .addReg(0);
21294   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21295                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21296                           .addReg(VSrc)
21297                           .addOperand(/*Base=*/MSrc)
21298                           .addImm(/*Scale=*/1)
21299                           .addReg(/*Index=*/0)
21300                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21301                           .addReg(/*Segment=*/0);
21302   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21303   MI->eraseFromParent(); // The pseudo instruction is gone now.
21304   return BB;
21305 }
21306
21307 MachineBasicBlock *
21308 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21309                                         MachineBasicBlock *BB) const {
21310   MachineFunction *MF = BB->getParent();
21311   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21312   DebugLoc DL = MI->getDebugLoc();
21313   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21314
21315   assert(MF->shouldSplitStack());
21316
21317   const bool Is64Bit = Subtarget->is64Bit();
21318   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21319
21320   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21321   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21322
21323   // BB:
21324   //  ... [Till the alloca]
21325   // If stacklet is not large enough, jump to mallocMBB
21326   //
21327   // bumpMBB:
21328   //  Allocate by subtracting from RSP
21329   //  Jump to continueMBB
21330   //
21331   // mallocMBB:
21332   //  Allocate by call to runtime
21333   //
21334   // continueMBB:
21335   //  ...
21336   //  [rest of original BB]
21337   //
21338
21339   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21340   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21341   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21342
21343   MachineRegisterInfo &MRI = MF->getRegInfo();
21344   const TargetRegisterClass *AddrRegClass =
21345       getRegClassFor(getPointerTy(MF->getDataLayout()));
21346
21347   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21348     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21349     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21350     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21351     sizeVReg = MI->getOperand(1).getReg(),
21352     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21353
21354   MachineFunction::iterator MBBIter = ++BB->getIterator();
21355
21356   MF->insert(MBBIter, bumpMBB);
21357   MF->insert(MBBIter, mallocMBB);
21358   MF->insert(MBBIter, continueMBB);
21359
21360   continueMBB->splice(continueMBB->begin(), BB,
21361                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21362   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21363
21364   // Add code to the main basic block to check if the stack limit has been hit,
21365   // and if so, jump to mallocMBB otherwise to bumpMBB.
21366   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21367   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21368     .addReg(tmpSPVReg).addReg(sizeVReg);
21369   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21370     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21371     .addReg(SPLimitVReg);
21372   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21373
21374   // bumpMBB simply decreases the stack pointer, since we know the current
21375   // stacklet has enough space.
21376   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21377     .addReg(SPLimitVReg);
21378   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21379     .addReg(SPLimitVReg);
21380   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21381
21382   // Calls into a routine in libgcc to allocate more space from the heap.
21383   const uint32_t *RegMask =
21384       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21385   if (IsLP64) {
21386     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21387       .addReg(sizeVReg);
21388     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21389       .addExternalSymbol("__morestack_allocate_stack_space")
21390       .addRegMask(RegMask)
21391       .addReg(X86::RDI, RegState::Implicit)
21392       .addReg(X86::RAX, RegState::ImplicitDefine);
21393   } else if (Is64Bit) {
21394     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21395       .addReg(sizeVReg);
21396     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21397       .addExternalSymbol("__morestack_allocate_stack_space")
21398       .addRegMask(RegMask)
21399       .addReg(X86::EDI, RegState::Implicit)
21400       .addReg(X86::EAX, RegState::ImplicitDefine);
21401   } else {
21402     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21403       .addImm(12);
21404     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21405     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21406       .addExternalSymbol("__morestack_allocate_stack_space")
21407       .addRegMask(RegMask)
21408       .addReg(X86::EAX, RegState::ImplicitDefine);
21409   }
21410
21411   if (!Is64Bit)
21412     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21413       .addImm(16);
21414
21415   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21416     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21417   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21418
21419   // Set up the CFG correctly.
21420   BB->addSuccessor(bumpMBB);
21421   BB->addSuccessor(mallocMBB);
21422   mallocMBB->addSuccessor(continueMBB);
21423   bumpMBB->addSuccessor(continueMBB);
21424
21425   // Take care of the PHI nodes.
21426   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21427           MI->getOperand(0).getReg())
21428     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21429     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21430
21431   // Delete the original pseudo instruction.
21432   MI->eraseFromParent();
21433
21434   // And we're done.
21435   return continueMBB;
21436 }
21437
21438 MachineBasicBlock *
21439 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21440                                         MachineBasicBlock *BB) const {
21441   assert(!Subtarget->isTargetMachO());
21442   DebugLoc DL = MI->getDebugLoc();
21443   MachineInstr *ResumeMI = Subtarget->getFrameLowering()->emitStackProbe(
21444       *BB->getParent(), *BB, MI, DL, false);
21445   MachineBasicBlock *ResumeBB = ResumeMI->getParent();
21446   MI->eraseFromParent(); // The pseudo instruction is gone now.
21447   return ResumeBB;
21448 }
21449
21450 MachineBasicBlock *
21451 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
21452                                        MachineBasicBlock *BB) const {
21453   MachineFunction *MF = BB->getParent();
21454   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21455   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
21456   DebugLoc DL = MI->getDebugLoc();
21457
21458   assert(!isAsynchronousEHPersonality(
21459              classifyEHPersonality(MF->getFunction()->getPersonalityFn())) &&
21460          "SEH does not use catchret!");
21461
21462   // Only 32-bit EH needs to worry about manually restoring stack pointers.
21463   if (!Subtarget->is32Bit())
21464     return BB;
21465
21466   // C++ EH creates a new target block to hold the restore code, and wires up
21467   // the new block to the return destination with a normal JMP_4.
21468   MachineBasicBlock *RestoreMBB =
21469       MF->CreateMachineBasicBlock(BB->getBasicBlock());
21470   assert(BB->succ_size() == 1);
21471   MF->insert(std::next(BB->getIterator()), RestoreMBB);
21472   RestoreMBB->transferSuccessorsAndUpdatePHIs(BB);
21473   BB->addSuccessor(RestoreMBB);
21474   MI->getOperand(0).setMBB(RestoreMBB);
21475
21476   auto RestoreMBBI = RestoreMBB->begin();
21477   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
21478   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
21479   return BB;
21480 }
21481
21482 MachineBasicBlock *
21483 X86TargetLowering::EmitLoweredCatchPad(MachineInstr *MI,
21484                                        MachineBasicBlock *BB) const {
21485   MachineFunction *MF = BB->getParent();
21486   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
21487   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
21488   // Only 32-bit SEH requires special handling for catchpad.
21489   if (IsSEH && Subtarget->is32Bit()) {
21490     const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21491     DebugLoc DL = MI->getDebugLoc();
21492     BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
21493   }
21494   MI->eraseFromParent();
21495   return BB;
21496 }
21497
21498 MachineBasicBlock *
21499 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21500                                       MachineBasicBlock *BB) const {
21501   // This is pretty easy.  We're taking the value that we received from
21502   // our load from the relocation, sticking it in either RDI (x86-64)
21503   // or EAX and doing an indirect call.  The return value will then
21504   // be in the normal return register.
21505   MachineFunction *F = BB->getParent();
21506   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21507   DebugLoc DL = MI->getDebugLoc();
21508
21509   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21510   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21511
21512   // Get a register mask for the lowered call.
21513   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21514   // proper register mask.
21515   const uint32_t *RegMask =
21516       Subtarget->is64Bit() ?
21517       Subtarget->getRegisterInfo()->getDarwinTLSCallPreservedMask() :
21518       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21519   if (Subtarget->is64Bit()) {
21520     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21521                                       TII->get(X86::MOV64rm), X86::RDI)
21522     .addReg(X86::RIP)
21523     .addImm(0).addReg(0)
21524     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21525                       MI->getOperand(3).getTargetFlags())
21526     .addReg(0);
21527     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21528     addDirectMem(MIB, X86::RDI);
21529     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21530   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21531     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21532                                       TII->get(X86::MOV32rm), X86::EAX)
21533     .addReg(0)
21534     .addImm(0).addReg(0)
21535     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21536                       MI->getOperand(3).getTargetFlags())
21537     .addReg(0);
21538     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21539     addDirectMem(MIB, X86::EAX);
21540     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21541   } else {
21542     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21543                                       TII->get(X86::MOV32rm), X86::EAX)
21544     .addReg(TII->getGlobalBaseReg(F))
21545     .addImm(0).addReg(0)
21546     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21547                       MI->getOperand(3).getTargetFlags())
21548     .addReg(0);
21549     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21550     addDirectMem(MIB, X86::EAX);
21551     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21552   }
21553
21554   MI->eraseFromParent(); // The pseudo instruction is gone now.
21555   return BB;
21556 }
21557
21558 MachineBasicBlock *
21559 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21560                                     MachineBasicBlock *MBB) const {
21561   DebugLoc DL = MI->getDebugLoc();
21562   MachineFunction *MF = MBB->getParent();
21563   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21564   MachineRegisterInfo &MRI = MF->getRegInfo();
21565
21566   const BasicBlock *BB = MBB->getBasicBlock();
21567   MachineFunction::iterator I = ++MBB->getIterator();
21568
21569   // Memory Reference
21570   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21571   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21572
21573   unsigned DstReg;
21574   unsigned MemOpndSlot = 0;
21575
21576   unsigned CurOp = 0;
21577
21578   DstReg = MI->getOperand(CurOp++).getReg();
21579   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21580   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21581   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21582   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21583
21584   MemOpndSlot = CurOp;
21585
21586   MVT PVT = getPointerTy(MF->getDataLayout());
21587   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21588          "Invalid Pointer Size!");
21589
21590   // For v = setjmp(buf), we generate
21591   //
21592   // thisMBB:
21593   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21594   //  SjLjSetup restoreMBB
21595   //
21596   // mainMBB:
21597   //  v_main = 0
21598   //
21599   // sinkMBB:
21600   //  v = phi(main, restore)
21601   //
21602   // restoreMBB:
21603   //  if base pointer being used, load it from frame
21604   //  v_restore = 1
21605
21606   MachineBasicBlock *thisMBB = MBB;
21607   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21608   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21609   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21610   MF->insert(I, mainMBB);
21611   MF->insert(I, sinkMBB);
21612   MF->push_back(restoreMBB);
21613   restoreMBB->setHasAddressTaken();
21614
21615   MachineInstrBuilder MIB;
21616
21617   // Transfer the remainder of BB and its successor edges to sinkMBB.
21618   sinkMBB->splice(sinkMBB->begin(), MBB,
21619                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21620   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21621
21622   // thisMBB:
21623   unsigned PtrStoreOpc = 0;
21624   unsigned LabelReg = 0;
21625   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21626   Reloc::Model RM = MF->getTarget().getRelocationModel();
21627   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21628                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21629
21630   // Prepare IP either in reg or imm.
21631   if (!UseImmLabel) {
21632     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21633     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21634     LabelReg = MRI.createVirtualRegister(PtrRC);
21635     if (Subtarget->is64Bit()) {
21636       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21637               .addReg(X86::RIP)
21638               .addImm(0)
21639               .addReg(0)
21640               .addMBB(restoreMBB)
21641               .addReg(0);
21642     } else {
21643       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21644       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21645               .addReg(XII->getGlobalBaseReg(MF))
21646               .addImm(0)
21647               .addReg(0)
21648               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21649               .addReg(0);
21650     }
21651   } else
21652     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21653   // Store IP
21654   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21655   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21656     if (i == X86::AddrDisp)
21657       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21658     else
21659       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21660   }
21661   if (!UseImmLabel)
21662     MIB.addReg(LabelReg);
21663   else
21664     MIB.addMBB(restoreMBB);
21665   MIB.setMemRefs(MMOBegin, MMOEnd);
21666   // Setup
21667   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21668           .addMBB(restoreMBB);
21669
21670   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21671   MIB.addRegMask(RegInfo->getNoPreservedMask());
21672   thisMBB->addSuccessor(mainMBB);
21673   thisMBB->addSuccessor(restoreMBB);
21674
21675   // mainMBB:
21676   //  EAX = 0
21677   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21678   mainMBB->addSuccessor(sinkMBB);
21679
21680   // sinkMBB:
21681   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21682           TII->get(X86::PHI), DstReg)
21683     .addReg(mainDstReg).addMBB(mainMBB)
21684     .addReg(restoreDstReg).addMBB(restoreMBB);
21685
21686   // restoreMBB:
21687   if (RegInfo->hasBasePointer(*MF)) {
21688     const bool Uses64BitFramePtr =
21689         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21690     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21691     X86FI->setRestoreBasePointer(MF);
21692     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21693     unsigned BasePtr = RegInfo->getBaseRegister();
21694     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21695     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21696                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21697       .setMIFlag(MachineInstr::FrameSetup);
21698   }
21699   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21700   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21701   restoreMBB->addSuccessor(sinkMBB);
21702
21703   MI->eraseFromParent();
21704   return sinkMBB;
21705 }
21706
21707 MachineBasicBlock *
21708 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21709                                      MachineBasicBlock *MBB) const {
21710   DebugLoc DL = MI->getDebugLoc();
21711   MachineFunction *MF = MBB->getParent();
21712   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21713   MachineRegisterInfo &MRI = MF->getRegInfo();
21714
21715   // Memory Reference
21716   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21717   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21718
21719   MVT PVT = getPointerTy(MF->getDataLayout());
21720   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21721          "Invalid Pointer Size!");
21722
21723   const TargetRegisterClass *RC =
21724     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21725   unsigned Tmp = MRI.createVirtualRegister(RC);
21726   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21727   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21728   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21729   unsigned SP = RegInfo->getStackRegister();
21730
21731   MachineInstrBuilder MIB;
21732
21733   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21734   const int64_t SPOffset = 2 * PVT.getStoreSize();
21735
21736   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21737   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21738
21739   // Reload FP
21740   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21741   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21742     MIB.addOperand(MI->getOperand(i));
21743   MIB.setMemRefs(MMOBegin, MMOEnd);
21744   // Reload IP
21745   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21746   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21747     if (i == X86::AddrDisp)
21748       MIB.addDisp(MI->getOperand(i), LabelOffset);
21749     else
21750       MIB.addOperand(MI->getOperand(i));
21751   }
21752   MIB.setMemRefs(MMOBegin, MMOEnd);
21753   // Reload SP
21754   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21755   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21756     if (i == X86::AddrDisp)
21757       MIB.addDisp(MI->getOperand(i), SPOffset);
21758     else
21759       MIB.addOperand(MI->getOperand(i));
21760   }
21761   MIB.setMemRefs(MMOBegin, MMOEnd);
21762   // Jump
21763   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21764
21765   MI->eraseFromParent();
21766   return MBB;
21767 }
21768
21769 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21770 // accumulator loops. Writing back to the accumulator allows the coalescer
21771 // to remove extra copies in the loop.
21772 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21773 MachineBasicBlock *
21774 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21775                                  MachineBasicBlock *MBB) const {
21776   MachineOperand &AddendOp = MI->getOperand(3);
21777
21778   // Bail out early if the addend isn't a register - we can't switch these.
21779   if (!AddendOp.isReg())
21780     return MBB;
21781
21782   MachineFunction &MF = *MBB->getParent();
21783   MachineRegisterInfo &MRI = MF.getRegInfo();
21784
21785   // Check whether the addend is defined by a PHI:
21786   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21787   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21788   if (!AddendDef.isPHI())
21789     return MBB;
21790
21791   // Look for the following pattern:
21792   // loop:
21793   //   %addend = phi [%entry, 0], [%loop, %result]
21794   //   ...
21795   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21796
21797   // Replace with:
21798   //   loop:
21799   //   %addend = phi [%entry, 0], [%loop, %result]
21800   //   ...
21801   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21802
21803   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21804     assert(AddendDef.getOperand(i).isReg());
21805     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21806     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21807     if (&PHISrcInst == MI) {
21808       // Found a matching instruction.
21809       unsigned NewFMAOpc = 0;
21810       switch (MI->getOpcode()) {
21811         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21812         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21813         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21814         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21815         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21816         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21817         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21818         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21819         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21820         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21821         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21822         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21823         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21824         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21825         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21826         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21827         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21828         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21829         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21830         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21831
21832         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21833         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21834         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21835         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21836         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21837         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21838         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21839         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21840         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21841         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21842         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21843         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21844         default: llvm_unreachable("Unrecognized FMA variant.");
21845       }
21846
21847       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21848       MachineInstrBuilder MIB =
21849         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21850         .addOperand(MI->getOperand(0))
21851         .addOperand(MI->getOperand(3))
21852         .addOperand(MI->getOperand(2))
21853         .addOperand(MI->getOperand(1));
21854       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21855       MI->eraseFromParent();
21856     }
21857   }
21858
21859   return MBB;
21860 }
21861
21862 MachineBasicBlock *
21863 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21864                                                MachineBasicBlock *BB) const {
21865   switch (MI->getOpcode()) {
21866   default: llvm_unreachable("Unexpected instr type to insert");
21867   case X86::TAILJMPd64:
21868   case X86::TAILJMPr64:
21869   case X86::TAILJMPm64:
21870   case X86::TAILJMPd64_REX:
21871   case X86::TAILJMPr64_REX:
21872   case X86::TAILJMPm64_REX:
21873     llvm_unreachable("TAILJMP64 would not be touched here.");
21874   case X86::TCRETURNdi64:
21875   case X86::TCRETURNri64:
21876   case X86::TCRETURNmi64:
21877     return BB;
21878   case X86::WIN_ALLOCA:
21879     return EmitLoweredWinAlloca(MI, BB);
21880   case X86::CATCHRET:
21881     return EmitLoweredCatchRet(MI, BB);
21882   case X86::CATCHPAD:
21883     return EmitLoweredCatchPad(MI, BB);
21884   case X86::SEG_ALLOCA_32:
21885   case X86::SEG_ALLOCA_64:
21886     return EmitLoweredSegAlloca(MI, BB);
21887   case X86::TLSCall_32:
21888   case X86::TLSCall_64:
21889     return EmitLoweredTLSCall(MI, BB);
21890   case X86::CMOV_FR32:
21891   case X86::CMOV_FR64:
21892   case X86::CMOV_GR8:
21893   case X86::CMOV_GR16:
21894   case X86::CMOV_GR32:
21895   case X86::CMOV_RFP32:
21896   case X86::CMOV_RFP64:
21897   case X86::CMOV_RFP80:
21898   case X86::CMOV_V2F64:
21899   case X86::CMOV_V2I64:
21900   case X86::CMOV_V4F32:
21901   case X86::CMOV_V4F64:
21902   case X86::CMOV_V4I64:
21903   case X86::CMOV_V16F32:
21904   case X86::CMOV_V8F32:
21905   case X86::CMOV_V8F64:
21906   case X86::CMOV_V8I64:
21907   case X86::CMOV_V8I1:
21908   case X86::CMOV_V16I1:
21909   case X86::CMOV_V32I1:
21910   case X86::CMOV_V64I1:
21911     return EmitLoweredSelect(MI, BB);
21912
21913   case X86::RELEASE_FADD32mr:
21914   case X86::RELEASE_FADD64mr:
21915     return EmitLoweredAtomicFP(MI, BB);
21916
21917   case X86::FP32_TO_INT16_IN_MEM:
21918   case X86::FP32_TO_INT32_IN_MEM:
21919   case X86::FP32_TO_INT64_IN_MEM:
21920   case X86::FP64_TO_INT16_IN_MEM:
21921   case X86::FP64_TO_INT32_IN_MEM:
21922   case X86::FP64_TO_INT64_IN_MEM:
21923   case X86::FP80_TO_INT16_IN_MEM:
21924   case X86::FP80_TO_INT32_IN_MEM:
21925   case X86::FP80_TO_INT64_IN_MEM: {
21926     MachineFunction *F = BB->getParent();
21927     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21928     DebugLoc DL = MI->getDebugLoc();
21929
21930     // Change the floating point control register to use "round towards zero"
21931     // mode when truncating to an integer value.
21932     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21933     addFrameReference(BuildMI(*BB, MI, DL,
21934                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21935
21936     // Load the old value of the high byte of the control word...
21937     unsigned OldCW =
21938       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21939     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21940                       CWFrameIdx);
21941
21942     // Set the high part to be round to zero...
21943     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21944       .addImm(0xC7F);
21945
21946     // Reload the modified control word now...
21947     addFrameReference(BuildMI(*BB, MI, DL,
21948                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21949
21950     // Restore the memory image of control word to original value
21951     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21952       .addReg(OldCW);
21953
21954     // Get the X86 opcode to use.
21955     unsigned Opc;
21956     switch (MI->getOpcode()) {
21957     default: llvm_unreachable("illegal opcode!");
21958     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21959     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21960     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21961     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21962     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21963     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21964     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21965     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21966     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21967     }
21968
21969     X86AddressMode AM;
21970     MachineOperand &Op = MI->getOperand(0);
21971     if (Op.isReg()) {
21972       AM.BaseType = X86AddressMode::RegBase;
21973       AM.Base.Reg = Op.getReg();
21974     } else {
21975       AM.BaseType = X86AddressMode::FrameIndexBase;
21976       AM.Base.FrameIndex = Op.getIndex();
21977     }
21978     Op = MI->getOperand(1);
21979     if (Op.isImm())
21980       AM.Scale = Op.getImm();
21981     Op = MI->getOperand(2);
21982     if (Op.isImm())
21983       AM.IndexReg = Op.getImm();
21984     Op = MI->getOperand(3);
21985     if (Op.isGlobal()) {
21986       AM.GV = Op.getGlobal();
21987     } else {
21988       AM.Disp = Op.getImm();
21989     }
21990     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21991                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21992
21993     // Reload the original control word now.
21994     addFrameReference(BuildMI(*BB, MI, DL,
21995                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21996
21997     MI->eraseFromParent();   // The pseudo instruction is gone now.
21998     return BB;
21999   }
22000     // String/text processing lowering.
22001   case X86::PCMPISTRM128REG:
22002   case X86::VPCMPISTRM128REG:
22003   case X86::PCMPISTRM128MEM:
22004   case X86::VPCMPISTRM128MEM:
22005   case X86::PCMPESTRM128REG:
22006   case X86::VPCMPESTRM128REG:
22007   case X86::PCMPESTRM128MEM:
22008   case X86::VPCMPESTRM128MEM:
22009     assert(Subtarget->hasSSE42() &&
22010            "Target must have SSE4.2 or AVX features enabled");
22011     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
22012
22013   // String/text processing lowering.
22014   case X86::PCMPISTRIREG:
22015   case X86::VPCMPISTRIREG:
22016   case X86::PCMPISTRIMEM:
22017   case X86::VPCMPISTRIMEM:
22018   case X86::PCMPESTRIREG:
22019   case X86::VPCMPESTRIREG:
22020   case X86::PCMPESTRIMEM:
22021   case X86::VPCMPESTRIMEM:
22022     assert(Subtarget->hasSSE42() &&
22023            "Target must have SSE4.2 or AVX features enabled");
22024     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
22025
22026   // Thread synchronization.
22027   case X86::MONITOR:
22028     return EmitMonitor(MI, BB, Subtarget);
22029
22030   // xbegin
22031   case X86::XBEGIN:
22032     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
22033
22034   case X86::VASTART_SAVE_XMM_REGS:
22035     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
22036
22037   case X86::VAARG_64:
22038     return EmitVAARG64WithCustomInserter(MI, BB);
22039
22040   case X86::EH_SjLj_SetJmp32:
22041   case X86::EH_SjLj_SetJmp64:
22042     return emitEHSjLjSetJmp(MI, BB);
22043
22044   case X86::EH_SjLj_LongJmp32:
22045   case X86::EH_SjLj_LongJmp64:
22046     return emitEHSjLjLongJmp(MI, BB);
22047
22048   case TargetOpcode::STATEPOINT:
22049     // As an implementation detail, STATEPOINT shares the STACKMAP format at
22050     // this point in the process.  We diverge later.
22051     return emitPatchPoint(MI, BB);
22052
22053   case TargetOpcode::STACKMAP:
22054   case TargetOpcode::PATCHPOINT:
22055     return emitPatchPoint(MI, BB);
22056
22057   case X86::VFMADDPDr213r:
22058   case X86::VFMADDPSr213r:
22059   case X86::VFMADDSDr213r:
22060   case X86::VFMADDSSr213r:
22061   case X86::VFMSUBPDr213r:
22062   case X86::VFMSUBPSr213r:
22063   case X86::VFMSUBSDr213r:
22064   case X86::VFMSUBSSr213r:
22065   case X86::VFNMADDPDr213r:
22066   case X86::VFNMADDPSr213r:
22067   case X86::VFNMADDSDr213r:
22068   case X86::VFNMADDSSr213r:
22069   case X86::VFNMSUBPDr213r:
22070   case X86::VFNMSUBPSr213r:
22071   case X86::VFNMSUBSDr213r:
22072   case X86::VFNMSUBSSr213r:
22073   case X86::VFMADDSUBPDr213r:
22074   case X86::VFMADDSUBPSr213r:
22075   case X86::VFMSUBADDPDr213r:
22076   case X86::VFMSUBADDPSr213r:
22077   case X86::VFMADDPDr213rY:
22078   case X86::VFMADDPSr213rY:
22079   case X86::VFMSUBPDr213rY:
22080   case X86::VFMSUBPSr213rY:
22081   case X86::VFNMADDPDr213rY:
22082   case X86::VFNMADDPSr213rY:
22083   case X86::VFNMSUBPDr213rY:
22084   case X86::VFNMSUBPSr213rY:
22085   case X86::VFMADDSUBPDr213rY:
22086   case X86::VFMADDSUBPSr213rY:
22087   case X86::VFMSUBADDPDr213rY:
22088   case X86::VFMSUBADDPSr213rY:
22089     return emitFMA3Instr(MI, BB);
22090   }
22091 }
22092
22093 //===----------------------------------------------------------------------===//
22094 //                           X86 Optimization Hooks
22095 //===----------------------------------------------------------------------===//
22096
22097 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22098                                                       APInt &KnownZero,
22099                                                       APInt &KnownOne,
22100                                                       const SelectionDAG &DAG,
22101                                                       unsigned Depth) const {
22102   unsigned BitWidth = KnownZero.getBitWidth();
22103   unsigned Opc = Op.getOpcode();
22104   assert((Opc >= ISD::BUILTIN_OP_END ||
22105           Opc == ISD::INTRINSIC_WO_CHAIN ||
22106           Opc == ISD::INTRINSIC_W_CHAIN ||
22107           Opc == ISD::INTRINSIC_VOID) &&
22108          "Should use MaskedValueIsZero if you don't know whether Op"
22109          " is a target node!");
22110
22111   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22112   switch (Opc) {
22113   default: break;
22114   case X86ISD::ADD:
22115   case X86ISD::SUB:
22116   case X86ISD::ADC:
22117   case X86ISD::SBB:
22118   case X86ISD::SMUL:
22119   case X86ISD::UMUL:
22120   case X86ISD::INC:
22121   case X86ISD::DEC:
22122   case X86ISD::OR:
22123   case X86ISD::XOR:
22124   case X86ISD::AND:
22125     // These nodes' second result is a boolean.
22126     if (Op.getResNo() == 0)
22127       break;
22128     // Fallthrough
22129   case X86ISD::SETCC:
22130     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22131     break;
22132   case ISD::INTRINSIC_WO_CHAIN: {
22133     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22134     unsigned NumLoBits = 0;
22135     switch (IntId) {
22136     default: break;
22137     case Intrinsic::x86_sse_movmsk_ps:
22138     case Intrinsic::x86_avx_movmsk_ps_256:
22139     case Intrinsic::x86_sse2_movmsk_pd:
22140     case Intrinsic::x86_avx_movmsk_pd_256:
22141     case Intrinsic::x86_mmx_pmovmskb:
22142     case Intrinsic::x86_sse2_pmovmskb_128:
22143     case Intrinsic::x86_avx2_pmovmskb: {
22144       // High bits of movmskp{s|d}, pmovmskb are known zero.
22145       switch (IntId) {
22146         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22147         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22148         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22149         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22150         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22151         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22152         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22153         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22154       }
22155       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22156       break;
22157     }
22158     }
22159     break;
22160   }
22161   }
22162 }
22163
22164 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22165   SDValue Op,
22166   const SelectionDAG &,
22167   unsigned Depth) const {
22168   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22169   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22170     return Op.getValueType().getScalarSizeInBits();
22171
22172   // Fallback case.
22173   return 1;
22174 }
22175
22176 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22177 /// node is a GlobalAddress + offset.
22178 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22179                                        const GlobalValue* &GA,
22180                                        int64_t &Offset) const {
22181   if (N->getOpcode() == X86ISD::Wrapper) {
22182     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22183       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22184       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22185       return true;
22186     }
22187   }
22188   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22189 }
22190
22191 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22192 /// same as extracting the high 128-bit part of 256-bit vector and then
22193 /// inserting the result into the low part of a new 256-bit vector
22194 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22195   EVT VT = SVOp->getValueType(0);
22196   unsigned NumElems = VT.getVectorNumElements();
22197
22198   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22199   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22200     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22201         SVOp->getMaskElt(j) >= 0)
22202       return false;
22203
22204   return true;
22205 }
22206
22207 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22208 /// same as extracting the low 128-bit part of 256-bit vector and then
22209 /// inserting the result into the high part of a new 256-bit vector
22210 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22211   EVT VT = SVOp->getValueType(0);
22212   unsigned NumElems = VT.getVectorNumElements();
22213
22214   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22215   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22216     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22217         SVOp->getMaskElt(j) >= 0)
22218       return false;
22219
22220   return true;
22221 }
22222
22223 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22224 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22225                                         TargetLowering::DAGCombinerInfo &DCI,
22226                                         const X86Subtarget* Subtarget) {
22227   SDLoc dl(N);
22228   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22229   SDValue V1 = SVOp->getOperand(0);
22230   SDValue V2 = SVOp->getOperand(1);
22231   EVT VT = SVOp->getValueType(0);
22232   unsigned NumElems = VT.getVectorNumElements();
22233
22234   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22235       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22236     //
22237     //                   0,0,0,...
22238     //                      |
22239     //    V      UNDEF    BUILD_VECTOR    UNDEF
22240     //     \      /           \           /
22241     //  CONCAT_VECTOR         CONCAT_VECTOR
22242     //         \                  /
22243     //          \                /
22244     //          RESULT: V + zero extended
22245     //
22246     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22247         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22248         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22249       return SDValue();
22250
22251     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22252       return SDValue();
22253
22254     // To match the shuffle mask, the first half of the mask should
22255     // be exactly the first vector, and all the rest a splat with the
22256     // first element of the second one.
22257     for (unsigned i = 0; i != NumElems/2; ++i)
22258       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22259           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22260         return SDValue();
22261
22262     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22263     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22264       if (Ld->hasNUsesOfValue(1, 0)) {
22265         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22266         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22267         SDValue ResNode =
22268           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22269                                   Ld->getMemoryVT(),
22270                                   Ld->getPointerInfo(),
22271                                   Ld->getAlignment(),
22272                                   false/*isVolatile*/, true/*ReadMem*/,
22273                                   false/*WriteMem*/);
22274
22275         // Make sure the newly-created LOAD is in the same position as Ld in
22276         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22277         // and update uses of Ld's output chain to use the TokenFactor.
22278         if (Ld->hasAnyUseOfValue(1)) {
22279           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22280                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22281           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22282           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22283                                  SDValue(ResNode.getNode(), 1));
22284         }
22285
22286         return DAG.getBitcast(VT, ResNode);
22287       }
22288     }
22289
22290     // Emit a zeroed vector and insert the desired subvector on its
22291     // first half.
22292     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22293     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22294     return DCI.CombineTo(N, InsV);
22295   }
22296
22297   //===--------------------------------------------------------------------===//
22298   // Combine some shuffles into subvector extracts and inserts:
22299   //
22300
22301   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22302   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22303     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22304     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22305     return DCI.CombineTo(N, InsV);
22306   }
22307
22308   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22309   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22310     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22311     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22312     return DCI.CombineTo(N, InsV);
22313   }
22314
22315   return SDValue();
22316 }
22317
22318 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22319 /// possible.
22320 ///
22321 /// This is the leaf of the recursive combinine below. When we have found some
22322 /// chain of single-use x86 shuffle instructions and accumulated the combined
22323 /// shuffle mask represented by them, this will try to pattern match that mask
22324 /// into either a single instruction if there is a special purpose instruction
22325 /// for this operation, or into a PSHUFB instruction which is a fully general
22326 /// instruction but should only be used to replace chains over a certain depth.
22327 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22328                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22329                                    TargetLowering::DAGCombinerInfo &DCI,
22330                                    const X86Subtarget *Subtarget) {
22331   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22332
22333   // Find the operand that enters the chain. Note that multiple uses are OK
22334   // here, we're not going to remove the operand we find.
22335   SDValue Input = Op.getOperand(0);
22336   while (Input.getOpcode() == ISD::BITCAST)
22337     Input = Input.getOperand(0);
22338
22339   MVT VT = Input.getSimpleValueType();
22340   MVT RootVT = Root.getSimpleValueType();
22341   SDLoc DL(Root);
22342
22343   if (Mask.size() == 1) {
22344     int Index = Mask[0];
22345     assert((Index >= 0 || Index == SM_SentinelUndef ||
22346             Index == SM_SentinelZero) &&
22347            "Invalid shuffle index found!");
22348
22349     // We may end up with an accumulated mask of size 1 as a result of
22350     // widening of shuffle operands (see function canWidenShuffleElements).
22351     // If the only shuffle index is equal to SM_SentinelZero then propagate
22352     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22353     // mask, and therefore the entire chain of shuffles can be folded away.
22354     if (Index == SM_SentinelZero)
22355       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22356     else
22357       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22358                     /*AddTo*/ true);
22359     return true;
22360   }
22361
22362   // Use the float domain if the operand type is a floating point type.
22363   bool FloatDomain = VT.isFloatingPoint();
22364
22365   // For floating point shuffles, we don't have free copies in the shuffle
22366   // instructions or the ability to load as part of the instruction, so
22367   // canonicalize their shuffles to UNPCK or MOV variants.
22368   //
22369   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22370   // vectors because it can have a load folded into it that UNPCK cannot. This
22371   // doesn't preclude something switching to the shorter encoding post-RA.
22372   //
22373   // FIXME: Should teach these routines about AVX vector widths.
22374   if (FloatDomain && VT.is128BitVector()) {
22375     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22376       bool Lo = Mask.equals({0, 0});
22377       unsigned Shuffle;
22378       MVT ShuffleVT;
22379       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22380       // is no slower than UNPCKLPD but has the option to fold the input operand
22381       // into even an unaligned memory load.
22382       if (Lo && Subtarget->hasSSE3()) {
22383         Shuffle = X86ISD::MOVDDUP;
22384         ShuffleVT = MVT::v2f64;
22385       } else {
22386         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22387         // than the UNPCK variants.
22388         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22389         ShuffleVT = MVT::v4f32;
22390       }
22391       if (Depth == 1 && Root->getOpcode() == Shuffle)
22392         return false; // Nothing to do!
22393       Op = DAG.getBitcast(ShuffleVT, Input);
22394       DCI.AddToWorklist(Op.getNode());
22395       if (Shuffle == X86ISD::MOVDDUP)
22396         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22397       else
22398         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22399       DCI.AddToWorklist(Op.getNode());
22400       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22401                     /*AddTo*/ true);
22402       return true;
22403     }
22404     if (Subtarget->hasSSE3() &&
22405         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22406       bool Lo = Mask.equals({0, 0, 2, 2});
22407       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22408       MVT ShuffleVT = MVT::v4f32;
22409       if (Depth == 1 && Root->getOpcode() == Shuffle)
22410         return false; // Nothing to do!
22411       Op = DAG.getBitcast(ShuffleVT, Input);
22412       DCI.AddToWorklist(Op.getNode());
22413       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22414       DCI.AddToWorklist(Op.getNode());
22415       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22416                     /*AddTo*/ true);
22417       return true;
22418     }
22419     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22420       bool Lo = Mask.equals({0, 0, 1, 1});
22421       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22422       MVT ShuffleVT = MVT::v4f32;
22423       if (Depth == 1 && Root->getOpcode() == Shuffle)
22424         return false; // Nothing to do!
22425       Op = DAG.getBitcast(ShuffleVT, Input);
22426       DCI.AddToWorklist(Op.getNode());
22427       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22428       DCI.AddToWorklist(Op.getNode());
22429       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22430                     /*AddTo*/ true);
22431       return true;
22432     }
22433   }
22434
22435   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22436   // variants as none of these have single-instruction variants that are
22437   // superior to the UNPCK formulation.
22438   if (!FloatDomain && VT.is128BitVector() &&
22439       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22440        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22441        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22442        Mask.equals(
22443            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22444     bool Lo = Mask[0] == 0;
22445     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22446     if (Depth == 1 && Root->getOpcode() == Shuffle)
22447       return false; // Nothing to do!
22448     MVT ShuffleVT;
22449     switch (Mask.size()) {
22450     case 8:
22451       ShuffleVT = MVT::v8i16;
22452       break;
22453     case 16:
22454       ShuffleVT = MVT::v16i8;
22455       break;
22456     default:
22457       llvm_unreachable("Impossible mask size!");
22458     };
22459     Op = DAG.getBitcast(ShuffleVT, Input);
22460     DCI.AddToWorklist(Op.getNode());
22461     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22462     DCI.AddToWorklist(Op.getNode());
22463     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22464                   /*AddTo*/ true);
22465     return true;
22466   }
22467
22468   // Don't try to re-form single instruction chains under any circumstances now
22469   // that we've done encoding canonicalization for them.
22470   if (Depth < 2)
22471     return false;
22472
22473   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22474   // can replace them with a single PSHUFB instruction profitably. Intel's
22475   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22476   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22477   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22478     SmallVector<SDValue, 16> PSHUFBMask;
22479     int NumBytes = VT.getSizeInBits() / 8;
22480     int Ratio = NumBytes / Mask.size();
22481     for (int i = 0; i < NumBytes; ++i) {
22482       if (Mask[i / Ratio] == SM_SentinelUndef) {
22483         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22484         continue;
22485       }
22486       int M = Mask[i / Ratio] != SM_SentinelZero
22487                   ? Ratio * Mask[i / Ratio] + i % Ratio
22488                   : 255;
22489       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22490     }
22491     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22492     Op = DAG.getBitcast(ByteVT, Input);
22493     DCI.AddToWorklist(Op.getNode());
22494     SDValue PSHUFBMaskOp =
22495         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22496     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22497     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22498     DCI.AddToWorklist(Op.getNode());
22499     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22500                   /*AddTo*/ true);
22501     return true;
22502   }
22503
22504   // Failed to find any combines.
22505   return false;
22506 }
22507
22508 /// \brief Fully generic combining of x86 shuffle instructions.
22509 ///
22510 /// This should be the last combine run over the x86 shuffle instructions. Once
22511 /// they have been fully optimized, this will recursively consider all chains
22512 /// of single-use shuffle instructions, build a generic model of the cumulative
22513 /// shuffle operation, and check for simpler instructions which implement this
22514 /// operation. We use this primarily for two purposes:
22515 ///
22516 /// 1) Collapse generic shuffles to specialized single instructions when
22517 ///    equivalent. In most cases, this is just an encoding size win, but
22518 ///    sometimes we will collapse multiple generic shuffles into a single
22519 ///    special-purpose shuffle.
22520 /// 2) Look for sequences of shuffle instructions with 3 or more total
22521 ///    instructions, and replace them with the slightly more expensive SSSE3
22522 ///    PSHUFB instruction if available. We do this as the last combining step
22523 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22524 ///    a suitable short sequence of other instructions. The PHUFB will either
22525 ///    use a register or have to read from memory and so is slightly (but only
22526 ///    slightly) more expensive than the other shuffle instructions.
22527 ///
22528 /// Because this is inherently a quadratic operation (for each shuffle in
22529 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22530 /// This should never be an issue in practice as the shuffle lowering doesn't
22531 /// produce sequences of more than 8 instructions.
22532 ///
22533 /// FIXME: We will currently miss some cases where the redundant shuffling
22534 /// would simplify under the threshold for PSHUFB formation because of
22535 /// combine-ordering. To fix this, we should do the redundant instruction
22536 /// combining in this recursive walk.
22537 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22538                                           ArrayRef<int> RootMask,
22539                                           int Depth, bool HasPSHUFB,
22540                                           SelectionDAG &DAG,
22541                                           TargetLowering::DAGCombinerInfo &DCI,
22542                                           const X86Subtarget *Subtarget) {
22543   // Bound the depth of our recursive combine because this is ultimately
22544   // quadratic in nature.
22545   if (Depth > 8)
22546     return false;
22547
22548   // Directly rip through bitcasts to find the underlying operand.
22549   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22550     Op = Op.getOperand(0);
22551
22552   MVT VT = Op.getSimpleValueType();
22553   if (!VT.isVector())
22554     return false; // Bail if we hit a non-vector.
22555
22556   assert(Root.getSimpleValueType().isVector() &&
22557          "Shuffles operate on vector types!");
22558   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22559          "Can only combine shuffles of the same vector register size.");
22560
22561   if (!isTargetShuffle(Op.getOpcode()))
22562     return false;
22563   SmallVector<int, 16> OpMask;
22564   bool IsUnary;
22565   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22566   // We only can combine unary shuffles which we can decode the mask for.
22567   if (!HaveMask || !IsUnary)
22568     return false;
22569
22570   assert(VT.getVectorNumElements() == OpMask.size() &&
22571          "Different mask size from vector size!");
22572   assert(((RootMask.size() > OpMask.size() &&
22573            RootMask.size() % OpMask.size() == 0) ||
22574           (OpMask.size() > RootMask.size() &&
22575            OpMask.size() % RootMask.size() == 0) ||
22576           OpMask.size() == RootMask.size()) &&
22577          "The smaller number of elements must divide the larger.");
22578   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22579   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22580   assert(((RootRatio == 1 && OpRatio == 1) ||
22581           (RootRatio == 1) != (OpRatio == 1)) &&
22582          "Must not have a ratio for both incoming and op masks!");
22583
22584   SmallVector<int, 16> Mask;
22585   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22586
22587   // Merge this shuffle operation's mask into our accumulated mask. Note that
22588   // this shuffle's mask will be the first applied to the input, followed by the
22589   // root mask to get us all the way to the root value arrangement. The reason
22590   // for this order is that we are recursing up the operation chain.
22591   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22592     int RootIdx = i / RootRatio;
22593     if (RootMask[RootIdx] < 0) {
22594       // This is a zero or undef lane, we're done.
22595       Mask.push_back(RootMask[RootIdx]);
22596       continue;
22597     }
22598
22599     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22600     int OpIdx = RootMaskedIdx / OpRatio;
22601     if (OpMask[OpIdx] < 0) {
22602       // The incoming lanes are zero or undef, it doesn't matter which ones we
22603       // are using.
22604       Mask.push_back(OpMask[OpIdx]);
22605       continue;
22606     }
22607
22608     // Ok, we have non-zero lanes, map them through.
22609     Mask.push_back(OpMask[OpIdx] * OpRatio +
22610                    RootMaskedIdx % OpRatio);
22611   }
22612
22613   // See if we can recurse into the operand to combine more things.
22614   switch (Op.getOpcode()) {
22615   case X86ISD::PSHUFB:
22616     HasPSHUFB = true;
22617   case X86ISD::PSHUFD:
22618   case X86ISD::PSHUFHW:
22619   case X86ISD::PSHUFLW:
22620     if (Op.getOperand(0).hasOneUse() &&
22621         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22622                                       HasPSHUFB, DAG, DCI, Subtarget))
22623       return true;
22624     break;
22625
22626   case X86ISD::UNPCKL:
22627   case X86ISD::UNPCKH:
22628     assert(Op.getOperand(0) == Op.getOperand(1) &&
22629            "We only combine unary shuffles!");
22630     // We can't check for single use, we have to check that this shuffle is the
22631     // only user.
22632     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22633         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22634                                       HasPSHUFB, DAG, DCI, Subtarget))
22635       return true;
22636     break;
22637   }
22638
22639   // Minor canonicalization of the accumulated shuffle mask to make it easier
22640   // to match below. All this does is detect masks with squential pairs of
22641   // elements, and shrink them to the half-width mask. It does this in a loop
22642   // so it will reduce the size of the mask to the minimal width mask which
22643   // performs an equivalent shuffle.
22644   SmallVector<int, 16> WidenedMask;
22645   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22646     Mask = std::move(WidenedMask);
22647     WidenedMask.clear();
22648   }
22649
22650   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22651                                 Subtarget);
22652 }
22653
22654 /// \brief Get the PSHUF-style mask from PSHUF node.
22655 ///
22656 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22657 /// PSHUF-style masks that can be reused with such instructions.
22658 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22659   MVT VT = N.getSimpleValueType();
22660   SmallVector<int, 4> Mask;
22661   bool IsUnary;
22662   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22663   (void)HaveMask;
22664   assert(HaveMask);
22665
22666   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22667   // matter. Check that the upper masks are repeats and remove them.
22668   if (VT.getSizeInBits() > 128) {
22669     int LaneElts = 128 / VT.getScalarSizeInBits();
22670 #ifndef NDEBUG
22671     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22672       for (int j = 0; j < LaneElts; ++j)
22673         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22674                "Mask doesn't repeat in high 128-bit lanes!");
22675 #endif
22676     Mask.resize(LaneElts);
22677   }
22678
22679   switch (N.getOpcode()) {
22680   case X86ISD::PSHUFD:
22681     return Mask;
22682   case X86ISD::PSHUFLW:
22683     Mask.resize(4);
22684     return Mask;
22685   case X86ISD::PSHUFHW:
22686     Mask.erase(Mask.begin(), Mask.begin() + 4);
22687     for (int &M : Mask)
22688       M -= 4;
22689     return Mask;
22690   default:
22691     llvm_unreachable("No valid shuffle instruction found!");
22692   }
22693 }
22694
22695 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22696 ///
22697 /// We walk up the chain and look for a combinable shuffle, skipping over
22698 /// shuffles that we could hoist this shuffle's transformation past without
22699 /// altering anything.
22700 static SDValue
22701 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22702                              SelectionDAG &DAG,
22703                              TargetLowering::DAGCombinerInfo &DCI) {
22704   assert(N.getOpcode() == X86ISD::PSHUFD &&
22705          "Called with something other than an x86 128-bit half shuffle!");
22706   SDLoc DL(N);
22707
22708   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22709   // of the shuffles in the chain so that we can form a fresh chain to replace
22710   // this one.
22711   SmallVector<SDValue, 8> Chain;
22712   SDValue V = N.getOperand(0);
22713   for (; V.hasOneUse(); V = V.getOperand(0)) {
22714     switch (V.getOpcode()) {
22715     default:
22716       return SDValue(); // Nothing combined!
22717
22718     case ISD::BITCAST:
22719       // Skip bitcasts as we always know the type for the target specific
22720       // instructions.
22721       continue;
22722
22723     case X86ISD::PSHUFD:
22724       // Found another dword shuffle.
22725       break;
22726
22727     case X86ISD::PSHUFLW:
22728       // Check that the low words (being shuffled) are the identity in the
22729       // dword shuffle, and the high words are self-contained.
22730       if (Mask[0] != 0 || Mask[1] != 1 ||
22731           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22732         return SDValue();
22733
22734       Chain.push_back(V);
22735       continue;
22736
22737     case X86ISD::PSHUFHW:
22738       // Check that the high words (being shuffled) are the identity in the
22739       // dword shuffle, and the low words are self-contained.
22740       if (Mask[2] != 2 || Mask[3] != 3 ||
22741           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22742         return SDValue();
22743
22744       Chain.push_back(V);
22745       continue;
22746
22747     case X86ISD::UNPCKL:
22748     case X86ISD::UNPCKH:
22749       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22750       // shuffle into a preceding word shuffle.
22751       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
22752           V.getSimpleValueType().getVectorElementType() != MVT::i16)
22753         return SDValue();
22754
22755       // Search for a half-shuffle which we can combine with.
22756       unsigned CombineOp =
22757           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22758       if (V.getOperand(0) != V.getOperand(1) ||
22759           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22760         return SDValue();
22761       Chain.push_back(V);
22762       V = V.getOperand(0);
22763       do {
22764         switch (V.getOpcode()) {
22765         default:
22766           return SDValue(); // Nothing to combine.
22767
22768         case X86ISD::PSHUFLW:
22769         case X86ISD::PSHUFHW:
22770           if (V.getOpcode() == CombineOp)
22771             break;
22772
22773           Chain.push_back(V);
22774
22775           // Fallthrough!
22776         case ISD::BITCAST:
22777           V = V.getOperand(0);
22778           continue;
22779         }
22780         break;
22781       } while (V.hasOneUse());
22782       break;
22783     }
22784     // Break out of the loop if we break out of the switch.
22785     break;
22786   }
22787
22788   if (!V.hasOneUse())
22789     // We fell out of the loop without finding a viable combining instruction.
22790     return SDValue();
22791
22792   // Merge this node's mask and our incoming mask.
22793   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22794   for (int &M : Mask)
22795     M = VMask[M];
22796   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22797                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22798
22799   // Rebuild the chain around this new shuffle.
22800   while (!Chain.empty()) {
22801     SDValue W = Chain.pop_back_val();
22802
22803     if (V.getValueType() != W.getOperand(0).getValueType())
22804       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22805
22806     switch (W.getOpcode()) {
22807     default:
22808       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22809
22810     case X86ISD::UNPCKL:
22811     case X86ISD::UNPCKH:
22812       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22813       break;
22814
22815     case X86ISD::PSHUFD:
22816     case X86ISD::PSHUFLW:
22817     case X86ISD::PSHUFHW:
22818       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22819       break;
22820     }
22821   }
22822   if (V.getValueType() != N.getValueType())
22823     V = DAG.getBitcast(N.getValueType(), V);
22824
22825   // Return the new chain to replace N.
22826   return V;
22827 }
22828
22829 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22830 /// pshufhw.
22831 ///
22832 /// We walk up the chain, skipping shuffles of the other half and looking
22833 /// through shuffles which switch halves trying to find a shuffle of the same
22834 /// pair of dwords.
22835 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22836                                         SelectionDAG &DAG,
22837                                         TargetLowering::DAGCombinerInfo &DCI) {
22838   assert(
22839       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22840       "Called with something other than an x86 128-bit half shuffle!");
22841   SDLoc DL(N);
22842   unsigned CombineOpcode = N.getOpcode();
22843
22844   // Walk up a single-use chain looking for a combinable shuffle.
22845   SDValue V = N.getOperand(0);
22846   for (; V.hasOneUse(); V = V.getOperand(0)) {
22847     switch (V.getOpcode()) {
22848     default:
22849       return false; // Nothing combined!
22850
22851     case ISD::BITCAST:
22852       // Skip bitcasts as we always know the type for the target specific
22853       // instructions.
22854       continue;
22855
22856     case X86ISD::PSHUFLW:
22857     case X86ISD::PSHUFHW:
22858       if (V.getOpcode() == CombineOpcode)
22859         break;
22860
22861       // Other-half shuffles are no-ops.
22862       continue;
22863     }
22864     // Break out of the loop if we break out of the switch.
22865     break;
22866   }
22867
22868   if (!V.hasOneUse())
22869     // We fell out of the loop without finding a viable combining instruction.
22870     return false;
22871
22872   // Combine away the bottom node as its shuffle will be accumulated into
22873   // a preceding shuffle.
22874   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22875
22876   // Record the old value.
22877   SDValue Old = V;
22878
22879   // Merge this node's mask and our incoming mask (adjusted to account for all
22880   // the pshufd instructions encountered).
22881   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22882   for (int &M : Mask)
22883     M = VMask[M];
22884   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22885                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22886
22887   // Check that the shuffles didn't cancel each other out. If not, we need to
22888   // combine to the new one.
22889   if (Old != V)
22890     // Replace the combinable shuffle with the combined one, updating all users
22891     // so that we re-evaluate the chain here.
22892     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22893
22894   return true;
22895 }
22896
22897 /// \brief Try to combine x86 target specific shuffles.
22898 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22899                                            TargetLowering::DAGCombinerInfo &DCI,
22900                                            const X86Subtarget *Subtarget) {
22901   SDLoc DL(N);
22902   MVT VT = N.getSimpleValueType();
22903   SmallVector<int, 4> Mask;
22904
22905   switch (N.getOpcode()) {
22906   case X86ISD::PSHUFD:
22907   case X86ISD::PSHUFLW:
22908   case X86ISD::PSHUFHW:
22909     Mask = getPSHUFShuffleMask(N);
22910     assert(Mask.size() == 4);
22911     break;
22912   case X86ISD::UNPCKL: {
22913     // Combine X86ISD::UNPCKL and ISD::VECTOR_SHUFFLE into X86ISD::UNPCKH, in
22914     // which X86ISD::UNPCKL has a ISD::UNDEF operand, and ISD::VECTOR_SHUFFLE
22915     // moves upper half elements into the lower half part. For example:
22916     //
22917     // t2: v16i8 = vector_shuffle<8,9,10,11,12,13,14,15,u,u,u,u,u,u,u,u> t1,
22918     //     undef:v16i8
22919     // t3: v16i8 = X86ISD::UNPCKL undef:v16i8, t2
22920     //
22921     // will be combined to:
22922     //
22923     // t3: v16i8 = X86ISD::UNPCKH undef:v16i8, t1
22924
22925     // This is only for 128-bit vectors. From SSE4.1 onward this combine may not
22926     // happen due to advanced instructions.
22927     if (!VT.is128BitVector())
22928       return SDValue();
22929
22930     auto Op0 = N.getOperand(0);
22931     auto Op1 = N.getOperand(1);
22932     if (Op0.getOpcode() == ISD::UNDEF &&
22933         Op1.getNode()->getOpcode() == ISD::VECTOR_SHUFFLE) {
22934       ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op1.getNode())->getMask();
22935
22936       unsigned NumElts = VT.getVectorNumElements();
22937       SmallVector<int, 8> ExpectedMask(NumElts, -1);
22938       std::iota(ExpectedMask.begin(), ExpectedMask.begin() + NumElts / 2,
22939                 NumElts / 2);
22940
22941       auto ShufOp = Op1.getOperand(0);
22942       if (isShuffleEquivalent(Op1, ShufOp, Mask, ExpectedMask))
22943         return DAG.getNode(X86ISD::UNPCKH, DL, VT, N.getOperand(0), ShufOp);
22944     }
22945     return SDValue();
22946   }
22947   default:
22948     return SDValue();
22949   }
22950
22951   // Nuke no-op shuffles that show up after combining.
22952   if (isNoopShuffleMask(Mask))
22953     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22954
22955   // Look for simplifications involving one or two shuffle instructions.
22956   SDValue V = N.getOperand(0);
22957   switch (N.getOpcode()) {
22958   default:
22959     break;
22960   case X86ISD::PSHUFLW:
22961   case X86ISD::PSHUFHW:
22962     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
22963
22964     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22965       return SDValue(); // We combined away this shuffle, so we're done.
22966
22967     // See if this reduces to a PSHUFD which is no more expensive and can
22968     // combine with more operations. Note that it has to at least flip the
22969     // dwords as otherwise it would have been removed as a no-op.
22970     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22971       int DMask[] = {0, 1, 2, 3};
22972       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22973       DMask[DOffset + 0] = DOffset + 1;
22974       DMask[DOffset + 1] = DOffset + 0;
22975       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22976       V = DAG.getBitcast(DVT, V);
22977       DCI.AddToWorklist(V.getNode());
22978       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22979                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22980       DCI.AddToWorklist(V.getNode());
22981       return DAG.getBitcast(VT, V);
22982     }
22983
22984     // Look for shuffle patterns which can be implemented as a single unpack.
22985     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22986     // only works when we have a PSHUFD followed by two half-shuffles.
22987     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22988         (V.getOpcode() == X86ISD::PSHUFLW ||
22989          V.getOpcode() == X86ISD::PSHUFHW) &&
22990         V.getOpcode() != N.getOpcode() &&
22991         V.hasOneUse()) {
22992       SDValue D = V.getOperand(0);
22993       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22994         D = D.getOperand(0);
22995       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22996         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22997         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22998         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22999         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23000         int WordMask[8];
23001         for (int i = 0; i < 4; ++i) {
23002           WordMask[i + NOffset] = Mask[i] + NOffset;
23003           WordMask[i + VOffset] = VMask[i] + VOffset;
23004         }
23005         // Map the word mask through the DWord mask.
23006         int MappedMask[8];
23007         for (int i = 0; i < 8; ++i)
23008           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
23009         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
23010             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
23011           // We can replace all three shuffles with an unpack.
23012           V = DAG.getBitcast(VT, D.getOperand(0));
23013           DCI.AddToWorklist(V.getNode());
23014           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
23015                                                 : X86ISD::UNPCKH,
23016                              DL, VT, V, V);
23017         }
23018       }
23019     }
23020
23021     break;
23022
23023   case X86ISD::PSHUFD:
23024     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
23025       return NewN;
23026
23027     break;
23028   }
23029
23030   return SDValue();
23031 }
23032
23033 /// \brief Try to combine a shuffle into a target-specific add-sub node.
23034 ///
23035 /// We combine this directly on the abstract vector shuffle nodes so it is
23036 /// easier to generically match. We also insert dummy vector shuffle nodes for
23037 /// the operands which explicitly discard the lanes which are unused by this
23038 /// operation to try to flow through the rest of the combiner the fact that
23039 /// they're unused.
23040 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
23041   SDLoc DL(N);
23042   EVT VT = N->getValueType(0);
23043
23044   // We only handle target-independent shuffles.
23045   // FIXME: It would be easy and harmless to use the target shuffle mask
23046   // extraction tool to support more.
23047   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
23048     return SDValue();
23049
23050   auto *SVN = cast<ShuffleVectorSDNode>(N);
23051   ArrayRef<int> Mask = SVN->getMask();
23052   SDValue V1 = N->getOperand(0);
23053   SDValue V2 = N->getOperand(1);
23054
23055   // We require the first shuffle operand to be the SUB node, and the second to
23056   // be the ADD node.
23057   // FIXME: We should support the commuted patterns.
23058   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
23059     return SDValue();
23060
23061   // If there are other uses of these operations we can't fold them.
23062   if (!V1->hasOneUse() || !V2->hasOneUse())
23063     return SDValue();
23064
23065   // Ensure that both operations have the same operands. Note that we can
23066   // commute the FADD operands.
23067   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
23068   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
23069       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
23070     return SDValue();
23071
23072   // We're looking for blends between FADD and FSUB nodes. We insist on these
23073   // nodes being lined up in a specific expected pattern.
23074   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
23075         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
23076         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
23077     return SDValue();
23078
23079   // Only specific types are legal at this point, assert so we notice if and
23080   // when these change.
23081   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
23082           VT == MVT::v4f64) &&
23083          "Unknown vector type encountered!");
23084
23085   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
23086 }
23087
23088 /// PerformShuffleCombine - Performs several different shuffle combines.
23089 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
23090                                      TargetLowering::DAGCombinerInfo &DCI,
23091                                      const X86Subtarget *Subtarget) {
23092   SDLoc dl(N);
23093   SDValue N0 = N->getOperand(0);
23094   SDValue N1 = N->getOperand(1);
23095   EVT VT = N->getValueType(0);
23096
23097   // Don't create instructions with illegal types after legalize types has run.
23098   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23099   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23100     return SDValue();
23101
23102   // If we have legalized the vector types, look for blends of FADD and FSUB
23103   // nodes that we can fuse into an ADDSUB node.
23104   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
23105     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23106       return AddSub;
23107
23108   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23109   if (Subtarget->hasFp256() && VT.is256BitVector() &&
23110       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23111     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23112
23113   // During Type Legalization, when promoting illegal vector types,
23114   // the backend might introduce new shuffle dag nodes and bitcasts.
23115   //
23116   // This code performs the following transformation:
23117   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23118   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23119   //
23120   // We do this only if both the bitcast and the BINOP dag nodes have
23121   // one use. Also, perform this transformation only if the new binary
23122   // operation is legal. This is to avoid introducing dag nodes that
23123   // potentially need to be further expanded (or custom lowered) into a
23124   // less optimal sequence of dag nodes.
23125   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23126       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23127       N0.getOpcode() == ISD::BITCAST) {
23128     SDValue BC0 = N0.getOperand(0);
23129     EVT SVT = BC0.getValueType();
23130     unsigned Opcode = BC0.getOpcode();
23131     unsigned NumElts = VT.getVectorNumElements();
23132
23133     if (BC0.hasOneUse() && SVT.isVector() &&
23134         SVT.getVectorNumElements() * 2 == NumElts &&
23135         TLI.isOperationLegal(Opcode, VT)) {
23136       bool CanFold = false;
23137       switch (Opcode) {
23138       default : break;
23139       case ISD::ADD :
23140       case ISD::FADD :
23141       case ISD::SUB :
23142       case ISD::FSUB :
23143       case ISD::MUL :
23144       case ISD::FMUL :
23145         CanFold = true;
23146       }
23147
23148       unsigned SVTNumElts = SVT.getVectorNumElements();
23149       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23150       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23151         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23152       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23153         CanFold = SVOp->getMaskElt(i) < 0;
23154
23155       if (CanFold) {
23156         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23157         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23158         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23159         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23160       }
23161     }
23162   }
23163
23164   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23165   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23166   // consecutive, non-overlapping, and in the right order.
23167   SmallVector<SDValue, 16> Elts;
23168   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23169     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23170
23171   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23172     return LD;
23173
23174   if (isTargetShuffle(N->getOpcode())) {
23175     SDValue Shuffle =
23176         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23177     if (Shuffle.getNode())
23178       return Shuffle;
23179
23180     // Try recursively combining arbitrary sequences of x86 shuffle
23181     // instructions into higher-order shuffles. We do this after combining
23182     // specific PSHUF instruction sequences into their minimal form so that we
23183     // can evaluate how many specialized shuffle instructions are involved in
23184     // a particular chain.
23185     SmallVector<int, 1> NonceMask; // Just a placeholder.
23186     NonceMask.push_back(0);
23187     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23188                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23189                                       DCI, Subtarget))
23190       return SDValue(); // This routine will use CombineTo to replace N.
23191   }
23192
23193   return SDValue();
23194 }
23195
23196 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23197 /// specific shuffle of a load can be folded into a single element load.
23198 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23199 /// shuffles have been custom lowered so we need to handle those here.
23200 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23201                                          TargetLowering::DAGCombinerInfo &DCI) {
23202   if (DCI.isBeforeLegalizeOps())
23203     return SDValue();
23204
23205   SDValue InVec = N->getOperand(0);
23206   SDValue EltNo = N->getOperand(1);
23207
23208   if (!isa<ConstantSDNode>(EltNo))
23209     return SDValue();
23210
23211   EVT OriginalVT = InVec.getValueType();
23212
23213   if (InVec.getOpcode() == ISD::BITCAST) {
23214     // Don't duplicate a load with other uses.
23215     if (!InVec.hasOneUse())
23216       return SDValue();
23217     EVT BCVT = InVec.getOperand(0).getValueType();
23218     if (!BCVT.isVector() ||
23219         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23220       return SDValue();
23221     InVec = InVec.getOperand(0);
23222   }
23223
23224   EVT CurrentVT = InVec.getValueType();
23225
23226   if (!isTargetShuffle(InVec.getOpcode()))
23227     return SDValue();
23228
23229   // Don't duplicate a load with other uses.
23230   if (!InVec.hasOneUse())
23231     return SDValue();
23232
23233   SmallVector<int, 16> ShuffleMask;
23234   bool UnaryShuffle;
23235   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23236                             ShuffleMask, UnaryShuffle))
23237     return SDValue();
23238
23239   // Select the input vector, guarding against out of range extract vector.
23240   unsigned NumElems = CurrentVT.getVectorNumElements();
23241   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23242   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23243   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23244                                          : InVec.getOperand(1);
23245
23246   // If inputs to shuffle are the same for both ops, then allow 2 uses
23247   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23248                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23249
23250   if (LdNode.getOpcode() == ISD::BITCAST) {
23251     // Don't duplicate a load with other uses.
23252     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23253       return SDValue();
23254
23255     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23256     LdNode = LdNode.getOperand(0);
23257   }
23258
23259   if (!ISD::isNormalLoad(LdNode.getNode()))
23260     return SDValue();
23261
23262   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23263
23264   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23265     return SDValue();
23266
23267   EVT EltVT = N->getValueType(0);
23268   // If there's a bitcast before the shuffle, check if the load type and
23269   // alignment is valid.
23270   unsigned Align = LN0->getAlignment();
23271   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23272   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23273       EltVT.getTypeForEVT(*DAG.getContext()));
23274
23275   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23276     return SDValue();
23277
23278   // All checks match so transform back to vector_shuffle so that DAG combiner
23279   // can finish the job
23280   SDLoc dl(N);
23281
23282   // Create shuffle node taking into account the case that its a unary shuffle
23283   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23284                                    : InVec.getOperand(1);
23285   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23286                                  InVec.getOperand(0), Shuffle,
23287                                  &ShuffleMask[0]);
23288   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23289   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23290                      EltNo);
23291 }
23292
23293 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23294                                      const X86Subtarget *Subtarget) {
23295   SDValue N0 = N->getOperand(0);
23296   EVT VT = N->getValueType(0);
23297
23298   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23299   // special and don't usually play with other vector types, it's better to
23300   // handle them early to be sure we emit efficient code by avoiding
23301   // store-load conversions.
23302   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23303       N0.getValueType() == MVT::v2i32 &&
23304       isa<ConstantSDNode>(N0.getOperand(1))) {
23305     SDValue N00 = N0->getOperand(0);
23306     if (N0.getConstantOperandVal(1) == 0 && N00.getValueType() == MVT::i32)
23307       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23308   }
23309
23310   // Convert a bitcasted integer logic operation that has one bitcasted
23311   // floating-point operand and one constant operand into a floating-point
23312   // logic operation. This may create a load of the constant, but that is
23313   // cheaper than materializing the constant in an integer register and
23314   // transferring it to an SSE register or transferring the SSE operand to
23315   // integer register and back.
23316   unsigned FPOpcode;
23317   switch (N0.getOpcode()) {
23318     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23319     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23320     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23321     default: return SDValue();
23322   }
23323   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23324        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23325       isa<ConstantSDNode>(N0.getOperand(1)) &&
23326       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23327       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23328     SDValue N000 = N0.getOperand(0).getOperand(0);
23329     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23330     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23331   }
23332
23333   return SDValue();
23334 }
23335
23336 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23337 /// generation and convert it from being a bunch of shuffles and extracts
23338 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23339 /// storing the value and loading scalars back, while for x64 we should
23340 /// use 64-bit extracts and shifts.
23341 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23342                                          TargetLowering::DAGCombinerInfo &DCI) {
23343   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23344     return NewOp;
23345
23346   SDValue InputVector = N->getOperand(0);
23347   SDLoc dl(InputVector);
23348   // Detect mmx to i32 conversion through a v2i32 elt extract.
23349   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23350       N->getValueType(0) == MVT::i32 &&
23351       InputVector.getValueType() == MVT::v2i32) {
23352
23353     // The bitcast source is a direct mmx result.
23354     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23355     if (MMXSrc.getValueType() == MVT::x86mmx)
23356       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23357                          N->getValueType(0),
23358                          InputVector.getNode()->getOperand(0));
23359
23360     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23361     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23362         MMXSrc.getValueType() == MVT::i64) {
23363       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23364       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23365           MMXSrcOp.getValueType() == MVT::v1i64 &&
23366           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23367         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23368                            N->getValueType(0), MMXSrcOp.getOperand(0));
23369     }
23370   }
23371
23372   EVT VT = N->getValueType(0);
23373
23374   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23375       InputVector.getOpcode() == ISD::BITCAST &&
23376       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23377     uint64_t ExtractedElt =
23378         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23379     uint64_t InputValue =
23380         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23381     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23382     return DAG.getConstant(Res, dl, MVT::i1);
23383   }
23384   // Only operate on vectors of 4 elements, where the alternative shuffling
23385   // gets to be more expensive.
23386   if (InputVector.getValueType() != MVT::v4i32)
23387     return SDValue();
23388
23389   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23390   // single use which is a sign-extend or zero-extend, and all elements are
23391   // used.
23392   SmallVector<SDNode *, 4> Uses;
23393   unsigned ExtractedElements = 0;
23394   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23395        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23396     if (UI.getUse().getResNo() != InputVector.getResNo())
23397       return SDValue();
23398
23399     SDNode *Extract = *UI;
23400     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23401       return SDValue();
23402
23403     if (Extract->getValueType(0) != MVT::i32)
23404       return SDValue();
23405     if (!Extract->hasOneUse())
23406       return SDValue();
23407     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23408         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23409       return SDValue();
23410     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23411       return SDValue();
23412
23413     // Record which element was extracted.
23414     ExtractedElements |=
23415       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23416
23417     Uses.push_back(Extract);
23418   }
23419
23420   // If not all the elements were used, this may not be worthwhile.
23421   if (ExtractedElements != 15)
23422     return SDValue();
23423
23424   // Ok, we've now decided to do the transformation.
23425   // If 64-bit shifts are legal, use the extract-shift sequence,
23426   // otherwise bounce the vector off the cache.
23427   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23428   SDValue Vals[4];
23429
23430   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23431     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23432     auto &DL = DAG.getDataLayout();
23433     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23434     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23435       DAG.getConstant(0, dl, VecIdxTy));
23436     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23437       DAG.getConstant(1, dl, VecIdxTy));
23438
23439     SDValue ShAmt = DAG.getConstant(
23440         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23441     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23442     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23443       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23444     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23445     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23446       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23447   } else {
23448     // Store the value to a temporary stack slot.
23449     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23450     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23451       MachinePointerInfo(), false, false, 0);
23452
23453     EVT ElementType = InputVector.getValueType().getVectorElementType();
23454     unsigned EltSize = ElementType.getSizeInBits() / 8;
23455
23456     // Replace each use (extract) with a load of the appropriate element.
23457     for (unsigned i = 0; i < 4; ++i) {
23458       uint64_t Offset = EltSize * i;
23459       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23460       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23461
23462       SDValue ScalarAddr =
23463           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23464
23465       // Load the scalar.
23466       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23467                             ScalarAddr, MachinePointerInfo(),
23468                             false, false, false, 0);
23469
23470     }
23471   }
23472
23473   // Replace the extracts
23474   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23475     UE = Uses.end(); UI != UE; ++UI) {
23476     SDNode *Extract = *UI;
23477
23478     SDValue Idx = Extract->getOperand(1);
23479     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23480     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23481   }
23482
23483   // The replacement was made in place; don't return anything.
23484   return SDValue();
23485 }
23486
23487 static SDValue
23488 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23489                                       const X86Subtarget *Subtarget) {
23490   SDLoc dl(N);
23491   SDValue Cond = N->getOperand(0);
23492   SDValue LHS = N->getOperand(1);
23493   SDValue RHS = N->getOperand(2);
23494
23495   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23496     SDValue CondSrc = Cond->getOperand(0);
23497     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23498       Cond = CondSrc->getOperand(0);
23499   }
23500
23501   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23502     return SDValue();
23503
23504   // A vselect where all conditions and data are constants can be optimized into
23505   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23506   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23507       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23508     return SDValue();
23509
23510   unsigned MaskValue = 0;
23511   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23512     return SDValue();
23513
23514   MVT VT = N->getSimpleValueType(0);
23515   unsigned NumElems = VT.getVectorNumElements();
23516   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23517   for (unsigned i = 0; i < NumElems; ++i) {
23518     // Be sure we emit undef where we can.
23519     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23520       ShuffleMask[i] = -1;
23521     else
23522       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23523   }
23524
23525   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23526   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23527     return SDValue();
23528   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23529 }
23530
23531 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23532 /// nodes.
23533 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23534                                     TargetLowering::DAGCombinerInfo &DCI,
23535                                     const X86Subtarget *Subtarget) {
23536   SDLoc DL(N);
23537   SDValue Cond = N->getOperand(0);
23538   // Get the LHS/RHS of the select.
23539   SDValue LHS = N->getOperand(1);
23540   SDValue RHS = N->getOperand(2);
23541   EVT VT = LHS.getValueType();
23542   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23543
23544   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23545   // instructions match the semantics of the common C idiom x<y?x:y but not
23546   // x<=y?x:y, because of how they handle negative zero (which can be
23547   // ignored in unsafe-math mode).
23548   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23549   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23550       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23551       (Subtarget->hasSSE2() ||
23552        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23553     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23554
23555     unsigned Opcode = 0;
23556     // Check for x CC y ? x : y.
23557     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23558         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23559       switch (CC) {
23560       default: break;
23561       case ISD::SETULT:
23562         // Converting this to a min would handle NaNs incorrectly, and swapping
23563         // the operands would cause it to handle comparisons between positive
23564         // and negative zero incorrectly.
23565         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23566           if (!DAG.getTarget().Options.UnsafeFPMath &&
23567               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23568             break;
23569           std::swap(LHS, RHS);
23570         }
23571         Opcode = X86ISD::FMIN;
23572         break;
23573       case ISD::SETOLE:
23574         // Converting this to a min would handle comparisons between positive
23575         // and negative zero incorrectly.
23576         if (!DAG.getTarget().Options.UnsafeFPMath &&
23577             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23578           break;
23579         Opcode = X86ISD::FMIN;
23580         break;
23581       case ISD::SETULE:
23582         // Converting this to a min would handle both negative zeros and NaNs
23583         // incorrectly, but we can swap the operands to fix both.
23584         std::swap(LHS, RHS);
23585       case ISD::SETOLT:
23586       case ISD::SETLT:
23587       case ISD::SETLE:
23588         Opcode = X86ISD::FMIN;
23589         break;
23590
23591       case ISD::SETOGE:
23592         // Converting this to a max would handle comparisons between positive
23593         // and negative zero incorrectly.
23594         if (!DAG.getTarget().Options.UnsafeFPMath &&
23595             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23596           break;
23597         Opcode = X86ISD::FMAX;
23598         break;
23599       case ISD::SETUGT:
23600         // Converting this to a max would handle NaNs incorrectly, and swapping
23601         // the operands would cause it to handle comparisons between positive
23602         // and negative zero incorrectly.
23603         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23604           if (!DAG.getTarget().Options.UnsafeFPMath &&
23605               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23606             break;
23607           std::swap(LHS, RHS);
23608         }
23609         Opcode = X86ISD::FMAX;
23610         break;
23611       case ISD::SETUGE:
23612         // Converting this to a max would handle both negative zeros and NaNs
23613         // incorrectly, but we can swap the operands to fix both.
23614         std::swap(LHS, RHS);
23615       case ISD::SETOGT:
23616       case ISD::SETGT:
23617       case ISD::SETGE:
23618         Opcode = X86ISD::FMAX;
23619         break;
23620       }
23621     // Check for x CC y ? y : x -- a min/max with reversed arms.
23622     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23623                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23624       switch (CC) {
23625       default: break;
23626       case ISD::SETOGE:
23627         // Converting this to a min would handle comparisons between positive
23628         // and negative zero incorrectly, and swapping the operands would
23629         // cause it to handle NaNs incorrectly.
23630         if (!DAG.getTarget().Options.UnsafeFPMath &&
23631             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23632           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23633             break;
23634           std::swap(LHS, RHS);
23635         }
23636         Opcode = X86ISD::FMIN;
23637         break;
23638       case ISD::SETUGT:
23639         // Converting this to a min would handle NaNs incorrectly.
23640         if (!DAG.getTarget().Options.UnsafeFPMath &&
23641             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23642           break;
23643         Opcode = X86ISD::FMIN;
23644         break;
23645       case ISD::SETUGE:
23646         // Converting this to a min would handle both negative zeros and NaNs
23647         // incorrectly, but we can swap the operands to fix both.
23648         std::swap(LHS, RHS);
23649       case ISD::SETOGT:
23650       case ISD::SETGT:
23651       case ISD::SETGE:
23652         Opcode = X86ISD::FMIN;
23653         break;
23654
23655       case ISD::SETULT:
23656         // Converting this to a max would handle NaNs incorrectly.
23657         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23658           break;
23659         Opcode = X86ISD::FMAX;
23660         break;
23661       case ISD::SETOLE:
23662         // Converting this to a max would handle comparisons between positive
23663         // and negative zero incorrectly, and swapping the operands would
23664         // cause it to handle NaNs incorrectly.
23665         if (!DAG.getTarget().Options.UnsafeFPMath &&
23666             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23667           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23668             break;
23669           std::swap(LHS, RHS);
23670         }
23671         Opcode = X86ISD::FMAX;
23672         break;
23673       case ISD::SETULE:
23674         // Converting this to a max would handle both negative zeros and NaNs
23675         // incorrectly, but we can swap the operands to fix both.
23676         std::swap(LHS, RHS);
23677       case ISD::SETOLT:
23678       case ISD::SETLT:
23679       case ISD::SETLE:
23680         Opcode = X86ISD::FMAX;
23681         break;
23682       }
23683     }
23684
23685     if (Opcode)
23686       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23687   }
23688
23689   EVT CondVT = Cond.getValueType();
23690   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23691       CondVT.getVectorElementType() == MVT::i1) {
23692     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23693     // lowering on KNL. In this case we convert it to
23694     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23695     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23696     // Since SKX these selects have a proper lowering.
23697     EVT OpVT = LHS.getValueType();
23698     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23699         (OpVT.getVectorElementType() == MVT::i8 ||
23700          OpVT.getVectorElementType() == MVT::i16) &&
23701         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23702       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23703       DCI.AddToWorklist(Cond.getNode());
23704       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23705     }
23706   }
23707   // If this is a select between two integer constants, try to do some
23708   // optimizations.
23709   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23710     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23711       // Don't do this for crazy integer types.
23712       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23713         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23714         // so that TrueC (the true value) is larger than FalseC.
23715         bool NeedsCondInvert = false;
23716
23717         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23718             // Efficiently invertible.
23719             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23720              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23721               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23722           NeedsCondInvert = true;
23723           std::swap(TrueC, FalseC);
23724         }
23725
23726         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23727         if (FalseC->getAPIntValue() == 0 &&
23728             TrueC->getAPIntValue().isPowerOf2()) {
23729           if (NeedsCondInvert) // Invert the condition if needed.
23730             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23731                                DAG.getConstant(1, DL, Cond.getValueType()));
23732
23733           // Zero extend the condition if needed.
23734           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23735
23736           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23737           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23738                              DAG.getConstant(ShAmt, DL, MVT::i8));
23739         }
23740
23741         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23742         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23743           if (NeedsCondInvert) // Invert the condition if needed.
23744             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23745                                DAG.getConstant(1, DL, Cond.getValueType()));
23746
23747           // Zero extend the condition if needed.
23748           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23749                              FalseC->getValueType(0), Cond);
23750           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23751                              SDValue(FalseC, 0));
23752         }
23753
23754         // Optimize cases that will turn into an LEA instruction.  This requires
23755         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23756         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23757           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23758           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23759
23760           bool isFastMultiplier = false;
23761           if (Diff < 10) {
23762             switch ((unsigned char)Diff) {
23763               default: break;
23764               case 1:  // result = add base, cond
23765               case 2:  // result = lea base(    , cond*2)
23766               case 3:  // result = lea base(cond, cond*2)
23767               case 4:  // result = lea base(    , cond*4)
23768               case 5:  // result = lea base(cond, cond*4)
23769               case 8:  // result = lea base(    , cond*8)
23770               case 9:  // result = lea base(cond, cond*8)
23771                 isFastMultiplier = true;
23772                 break;
23773             }
23774           }
23775
23776           if (isFastMultiplier) {
23777             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23778             if (NeedsCondInvert) // Invert the condition if needed.
23779               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23780                                  DAG.getConstant(1, DL, Cond.getValueType()));
23781
23782             // Zero extend the condition if needed.
23783             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23784                                Cond);
23785             // Scale the condition by the difference.
23786             if (Diff != 1)
23787               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23788                                  DAG.getConstant(Diff, DL,
23789                                                  Cond.getValueType()));
23790
23791             // Add the base if non-zero.
23792             if (FalseC->getAPIntValue() != 0)
23793               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23794                                  SDValue(FalseC, 0));
23795             return Cond;
23796           }
23797         }
23798       }
23799   }
23800
23801   // Canonicalize max and min:
23802   // (x > y) ? x : y -> (x >= y) ? x : y
23803   // (x < y) ? x : y -> (x <= y) ? x : y
23804   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23805   // the need for an extra compare
23806   // against zero. e.g.
23807   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23808   // subl   %esi, %edi
23809   // testl  %edi, %edi
23810   // movl   $0, %eax
23811   // cmovgl %edi, %eax
23812   // =>
23813   // xorl   %eax, %eax
23814   // subl   %esi, $edi
23815   // cmovsl %eax, %edi
23816   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23817       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23818       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23819     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23820     switch (CC) {
23821     default: break;
23822     case ISD::SETLT:
23823     case ISD::SETGT: {
23824       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23825       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23826                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23827       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23828     }
23829     }
23830   }
23831
23832   // Early exit check
23833   if (!TLI.isTypeLegal(VT))
23834     return SDValue();
23835
23836   // Match VSELECTs into subs with unsigned saturation.
23837   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23838       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23839       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23840        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23841     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23842
23843     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23844     // left side invert the predicate to simplify logic below.
23845     SDValue Other;
23846     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23847       Other = RHS;
23848       CC = ISD::getSetCCInverse(CC, true);
23849     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23850       Other = LHS;
23851     }
23852
23853     if (Other.getNode() && Other->getNumOperands() == 2 &&
23854         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23855       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23856       SDValue CondRHS = Cond->getOperand(1);
23857
23858       // Look for a general sub with unsigned saturation first.
23859       // x >= y ? x-y : 0 --> subus x, y
23860       // x >  y ? x-y : 0 --> subus x, y
23861       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23862           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23863         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23864
23865       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23866         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23867           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23868             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23869               // If the RHS is a constant we have to reverse the const
23870               // canonicalization.
23871               // x > C-1 ? x+-C : 0 --> subus x, C
23872               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23873                   CondRHSConst->getAPIntValue() ==
23874                       (-OpRHSConst->getAPIntValue() - 1))
23875                 return DAG.getNode(
23876                     X86ISD::SUBUS, DL, VT, OpLHS,
23877                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23878
23879           // Another special case: If C was a sign bit, the sub has been
23880           // canonicalized into a xor.
23881           // FIXME: Would it be better to use computeKnownBits to determine
23882           //        whether it's safe to decanonicalize the xor?
23883           // x s< 0 ? x^C : 0 --> subus x, C
23884           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23885               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23886               OpRHSConst->getAPIntValue().isSignBit())
23887             // Note that we have to rebuild the RHS constant here to ensure we
23888             // don't rely on particular values of undef lanes.
23889             return DAG.getNode(
23890                 X86ISD::SUBUS, DL, VT, OpLHS,
23891                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23892         }
23893     }
23894   }
23895
23896   // Simplify vector selection if condition value type matches vselect
23897   // operand type
23898   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23899     assert(Cond.getValueType().isVector() &&
23900            "vector select expects a vector selector!");
23901
23902     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23903     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23904
23905     // Try invert the condition if true value is not all 1s and false value
23906     // is not all 0s.
23907     if (!TValIsAllOnes && !FValIsAllZeros &&
23908         // Check if the selector will be produced by CMPP*/PCMP*
23909         Cond.getOpcode() == ISD::SETCC &&
23910         // Check if SETCC has already been promoted
23911         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23912             CondVT) {
23913       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23914       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23915
23916       if (TValIsAllZeros || FValIsAllOnes) {
23917         SDValue CC = Cond.getOperand(2);
23918         ISD::CondCode NewCC =
23919           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23920                                Cond.getOperand(0).getValueType().isInteger());
23921         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23922         std::swap(LHS, RHS);
23923         TValIsAllOnes = FValIsAllOnes;
23924         FValIsAllZeros = TValIsAllZeros;
23925       }
23926     }
23927
23928     if (TValIsAllOnes || FValIsAllZeros) {
23929       SDValue Ret;
23930
23931       if (TValIsAllOnes && FValIsAllZeros)
23932         Ret = Cond;
23933       else if (TValIsAllOnes)
23934         Ret =
23935             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23936       else if (FValIsAllZeros)
23937         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23938                           DAG.getBitcast(CondVT, LHS));
23939
23940       return DAG.getBitcast(VT, Ret);
23941     }
23942   }
23943
23944   // We should generate an X86ISD::BLENDI from a vselect if its argument
23945   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23946   // constants. This specific pattern gets generated when we split a
23947   // selector for a 512 bit vector in a machine without AVX512 (but with
23948   // 256-bit vectors), during legalization:
23949   //
23950   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23951   //
23952   // Iff we find this pattern and the build_vectors are built from
23953   // constants, we translate the vselect into a shuffle_vector that we
23954   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23955   if ((N->getOpcode() == ISD::VSELECT ||
23956        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23957       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23958     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23959     if (Shuffle.getNode())
23960       return Shuffle;
23961   }
23962
23963   // If this is a *dynamic* select (non-constant condition) and we can match
23964   // this node with one of the variable blend instructions, restructure the
23965   // condition so that the blends can use the high bit of each element and use
23966   // SimplifyDemandedBits to simplify the condition operand.
23967   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23968       !DCI.isBeforeLegalize() &&
23969       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23970     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
23971
23972     // Don't optimize vector selects that map to mask-registers.
23973     if (BitWidth == 1)
23974       return SDValue();
23975
23976     // We can only handle the cases where VSELECT is directly legal on the
23977     // subtarget. We custom lower VSELECT nodes with constant conditions and
23978     // this makes it hard to see whether a dynamic VSELECT will correctly
23979     // lower, so we both check the operation's status and explicitly handle the
23980     // cases where a *dynamic* blend will fail even though a constant-condition
23981     // blend could be custom lowered.
23982     // FIXME: We should find a better way to handle this class of problems.
23983     // Potentially, we should combine constant-condition vselect nodes
23984     // pre-legalization into shuffles and not mark as many types as custom
23985     // lowered.
23986     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23987       return SDValue();
23988     // FIXME: We don't support i16-element blends currently. We could and
23989     // should support them by making *all* the bits in the condition be set
23990     // rather than just the high bit and using an i8-element blend.
23991     if (VT.getVectorElementType() == MVT::i16)
23992       return SDValue();
23993     // Dynamic blending was only available from SSE4.1 onward.
23994     if (VT.is128BitVector() && !Subtarget->hasSSE41())
23995       return SDValue();
23996     // Byte blends are only available in AVX2
23997     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
23998       return SDValue();
23999
24000     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
24001     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
24002
24003     APInt KnownZero, KnownOne;
24004     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
24005                                           DCI.isBeforeLegalizeOps());
24006     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
24007         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
24008                                  TLO)) {
24009       // If we changed the computation somewhere in the DAG, this change
24010       // will affect all users of Cond.
24011       // Make sure it is fine and update all the nodes so that we do not
24012       // use the generic VSELECT anymore. Otherwise, we may perform
24013       // wrong optimizations as we messed up with the actual expectation
24014       // for the vector boolean values.
24015       if (Cond != TLO.Old) {
24016         // Check all uses of that condition operand to check whether it will be
24017         // consumed by non-BLEND instructions, which may depend on all bits are
24018         // set properly.
24019         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24020              I != E; ++I)
24021           if (I->getOpcode() != ISD::VSELECT)
24022             // TODO: Add other opcodes eventually lowered into BLEND.
24023             return SDValue();
24024
24025         // Update all the users of the condition, before committing the change,
24026         // so that the VSELECT optimizations that expect the correct vector
24027         // boolean value will not be triggered.
24028         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24029              I != E; ++I)
24030           DAG.ReplaceAllUsesOfValueWith(
24031               SDValue(*I, 0),
24032               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
24033                           Cond, I->getOperand(1), I->getOperand(2)));
24034         DCI.CommitTargetLoweringOpt(TLO);
24035         return SDValue();
24036       }
24037       // At this point, only Cond is changed. Change the condition
24038       // just for N to keep the opportunity to optimize all other
24039       // users their own way.
24040       DAG.ReplaceAllUsesOfValueWith(
24041           SDValue(N, 0),
24042           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
24043                       TLO.New, N->getOperand(1), N->getOperand(2)));
24044       return SDValue();
24045     }
24046   }
24047
24048   return SDValue();
24049 }
24050
24051 // Check whether a boolean test is testing a boolean value generated by
24052 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
24053 // code.
24054 //
24055 // Simplify the following patterns:
24056 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
24057 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
24058 // to (Op EFLAGS Cond)
24059 //
24060 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
24061 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
24062 // to (Op EFLAGS !Cond)
24063 //
24064 // where Op could be BRCOND or CMOV.
24065 //
24066 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
24067   // Quit if not CMP and SUB with its value result used.
24068   if (Cmp.getOpcode() != X86ISD::CMP &&
24069       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
24070       return SDValue();
24071
24072   // Quit if not used as a boolean value.
24073   if (CC != X86::COND_E && CC != X86::COND_NE)
24074     return SDValue();
24075
24076   // Check CMP operands. One of them should be 0 or 1 and the other should be
24077   // an SetCC or extended from it.
24078   SDValue Op1 = Cmp.getOperand(0);
24079   SDValue Op2 = Cmp.getOperand(1);
24080
24081   SDValue SetCC;
24082   const ConstantSDNode* C = nullptr;
24083   bool needOppositeCond = (CC == X86::COND_E);
24084   bool checkAgainstTrue = false; // Is it a comparison against 1?
24085
24086   if ((C = dyn_cast<ConstantSDNode>(Op1)))
24087     SetCC = Op2;
24088   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
24089     SetCC = Op1;
24090   else // Quit if all operands are not constants.
24091     return SDValue();
24092
24093   if (C->getZExtValue() == 1) {
24094     needOppositeCond = !needOppositeCond;
24095     checkAgainstTrue = true;
24096   } else if (C->getZExtValue() != 0)
24097     // Quit if the constant is neither 0 or 1.
24098     return SDValue();
24099
24100   bool truncatedToBoolWithAnd = false;
24101   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
24102   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
24103          SetCC.getOpcode() == ISD::TRUNCATE ||
24104          SetCC.getOpcode() == ISD::AND) {
24105     if (SetCC.getOpcode() == ISD::AND) {
24106       int OpIdx = -1;
24107       ConstantSDNode *CS;
24108       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
24109           CS->getZExtValue() == 1)
24110         OpIdx = 1;
24111       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
24112           CS->getZExtValue() == 1)
24113         OpIdx = 0;
24114       if (OpIdx == -1)
24115         break;
24116       SetCC = SetCC.getOperand(OpIdx);
24117       truncatedToBoolWithAnd = true;
24118     } else
24119       SetCC = SetCC.getOperand(0);
24120   }
24121
24122   switch (SetCC.getOpcode()) {
24123   case X86ISD::SETCC_CARRY:
24124     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24125     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24126     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24127     // truncated to i1 using 'and'.
24128     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24129       break;
24130     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24131            "Invalid use of SETCC_CARRY!");
24132     // FALL THROUGH
24133   case X86ISD::SETCC:
24134     // Set the condition code or opposite one if necessary.
24135     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24136     if (needOppositeCond)
24137       CC = X86::GetOppositeBranchCondition(CC);
24138     return SetCC.getOperand(1);
24139   case X86ISD::CMOV: {
24140     // Check whether false/true value has canonical one, i.e. 0 or 1.
24141     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24142     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24143     // Quit if true value is not a constant.
24144     if (!TVal)
24145       return SDValue();
24146     // Quit if false value is not a constant.
24147     if (!FVal) {
24148       SDValue Op = SetCC.getOperand(0);
24149       // Skip 'zext' or 'trunc' node.
24150       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24151           Op.getOpcode() == ISD::TRUNCATE)
24152         Op = Op.getOperand(0);
24153       // A special case for rdrand/rdseed, where 0 is set if false cond is
24154       // found.
24155       if ((Op.getOpcode() != X86ISD::RDRAND &&
24156            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24157         return SDValue();
24158     }
24159     // Quit if false value is not the constant 0 or 1.
24160     bool FValIsFalse = true;
24161     if (FVal && FVal->getZExtValue() != 0) {
24162       if (FVal->getZExtValue() != 1)
24163         return SDValue();
24164       // If FVal is 1, opposite cond is needed.
24165       needOppositeCond = !needOppositeCond;
24166       FValIsFalse = false;
24167     }
24168     // Quit if TVal is not the constant opposite of FVal.
24169     if (FValIsFalse && TVal->getZExtValue() != 1)
24170       return SDValue();
24171     if (!FValIsFalse && TVal->getZExtValue() != 0)
24172       return SDValue();
24173     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24174     if (needOppositeCond)
24175       CC = X86::GetOppositeBranchCondition(CC);
24176     return SetCC.getOperand(3);
24177   }
24178   }
24179
24180   return SDValue();
24181 }
24182
24183 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24184 /// Match:
24185 ///   (X86or (X86setcc) (X86setcc))
24186 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24187 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24188                                            X86::CondCode &CC1, SDValue &Flags,
24189                                            bool &isAnd) {
24190   if (Cond->getOpcode() == X86ISD::CMP) {
24191     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
24192     if (!CondOp1C || !CondOp1C->isNullValue())
24193       return false;
24194
24195     Cond = Cond->getOperand(0);
24196   }
24197
24198   isAnd = false;
24199
24200   SDValue SetCC0, SetCC1;
24201   switch (Cond->getOpcode()) {
24202   default: return false;
24203   case ISD::AND:
24204   case X86ISD::AND:
24205     isAnd = true;
24206     // fallthru
24207   case ISD::OR:
24208   case X86ISD::OR:
24209     SetCC0 = Cond->getOperand(0);
24210     SetCC1 = Cond->getOperand(1);
24211     break;
24212   };
24213
24214   // Make sure we have SETCC nodes, using the same flags value.
24215   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24216       SetCC1.getOpcode() != X86ISD::SETCC ||
24217       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24218     return false;
24219
24220   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24221   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24222   Flags = SetCC0->getOperand(1);
24223   return true;
24224 }
24225
24226 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24227 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24228                                   TargetLowering::DAGCombinerInfo &DCI,
24229                                   const X86Subtarget *Subtarget) {
24230   SDLoc DL(N);
24231
24232   // If the flag operand isn't dead, don't touch this CMOV.
24233   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24234     return SDValue();
24235
24236   SDValue FalseOp = N->getOperand(0);
24237   SDValue TrueOp = N->getOperand(1);
24238   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24239   SDValue Cond = N->getOperand(3);
24240
24241   if (CC == X86::COND_E || CC == X86::COND_NE) {
24242     switch (Cond.getOpcode()) {
24243     default: break;
24244     case X86ISD::BSR:
24245     case X86ISD::BSF:
24246       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24247       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24248         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24249     }
24250   }
24251
24252   SDValue Flags;
24253
24254   Flags = checkBoolTestSetCCCombine(Cond, CC);
24255   if (Flags.getNode() &&
24256       // Extra check as FCMOV only supports a subset of X86 cond.
24257       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24258     SDValue Ops[] = { FalseOp, TrueOp,
24259                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24260     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24261   }
24262
24263   // If this is a select between two integer constants, try to do some
24264   // optimizations.  Note that the operands are ordered the opposite of SELECT
24265   // operands.
24266   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24267     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24268       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24269       // larger than FalseC (the false value).
24270       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24271         CC = X86::GetOppositeBranchCondition(CC);
24272         std::swap(TrueC, FalseC);
24273         std::swap(TrueOp, FalseOp);
24274       }
24275
24276       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24277       // This is efficient for any integer data type (including i8/i16) and
24278       // shift amount.
24279       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24280         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24281                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24282
24283         // Zero extend the condition if needed.
24284         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24285
24286         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24287         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24288                            DAG.getConstant(ShAmt, DL, MVT::i8));
24289         if (N->getNumValues() == 2)  // Dead flag value?
24290           return DCI.CombineTo(N, Cond, SDValue());
24291         return Cond;
24292       }
24293
24294       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24295       // for any integer data type, including i8/i16.
24296       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24297         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24298                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24299
24300         // Zero extend the condition if needed.
24301         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24302                            FalseC->getValueType(0), Cond);
24303         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24304                            SDValue(FalseC, 0));
24305
24306         if (N->getNumValues() == 2)  // Dead flag value?
24307           return DCI.CombineTo(N, Cond, SDValue());
24308         return Cond;
24309       }
24310
24311       // Optimize cases that will turn into an LEA instruction.  This requires
24312       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24313       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24314         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24315         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24316
24317         bool isFastMultiplier = false;
24318         if (Diff < 10) {
24319           switch ((unsigned char)Diff) {
24320           default: break;
24321           case 1:  // result = add base, cond
24322           case 2:  // result = lea base(    , cond*2)
24323           case 3:  // result = lea base(cond, cond*2)
24324           case 4:  // result = lea base(    , cond*4)
24325           case 5:  // result = lea base(cond, cond*4)
24326           case 8:  // result = lea base(    , cond*8)
24327           case 9:  // result = lea base(cond, cond*8)
24328             isFastMultiplier = true;
24329             break;
24330           }
24331         }
24332
24333         if (isFastMultiplier) {
24334           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24335           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24336                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24337           // Zero extend the condition if needed.
24338           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24339                              Cond);
24340           // Scale the condition by the difference.
24341           if (Diff != 1)
24342             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24343                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24344
24345           // Add the base if non-zero.
24346           if (FalseC->getAPIntValue() != 0)
24347             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24348                                SDValue(FalseC, 0));
24349           if (N->getNumValues() == 2)  // Dead flag value?
24350             return DCI.CombineTo(N, Cond, SDValue());
24351           return Cond;
24352         }
24353       }
24354     }
24355   }
24356
24357   // Handle these cases:
24358   //   (select (x != c), e, c) -> select (x != c), e, x),
24359   //   (select (x == c), c, e) -> select (x == c), x, e)
24360   // where the c is an integer constant, and the "select" is the combination
24361   // of CMOV and CMP.
24362   //
24363   // The rationale for this change is that the conditional-move from a constant
24364   // needs two instructions, however, conditional-move from a register needs
24365   // only one instruction.
24366   //
24367   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24368   //  some instruction-combining opportunities. This opt needs to be
24369   //  postponed as late as possible.
24370   //
24371   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24372     // the DCI.xxxx conditions are provided to postpone the optimization as
24373     // late as possible.
24374
24375     ConstantSDNode *CmpAgainst = nullptr;
24376     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24377         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24378         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24379
24380       if (CC == X86::COND_NE &&
24381           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24382         CC = X86::GetOppositeBranchCondition(CC);
24383         std::swap(TrueOp, FalseOp);
24384       }
24385
24386       if (CC == X86::COND_E &&
24387           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24388         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24389                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24390         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24391       }
24392     }
24393   }
24394
24395   // Fold and/or of setcc's to double CMOV:
24396   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24397   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24398   //
24399   // This combine lets us generate:
24400   //   cmovcc1 (jcc1 if we don't have CMOV)
24401   //   cmovcc2 (same)
24402   // instead of:
24403   //   setcc1
24404   //   setcc2
24405   //   and/or
24406   //   cmovne (jne if we don't have CMOV)
24407   // When we can't use the CMOV instruction, it might increase branch
24408   // mispredicts.
24409   // When we can use CMOV, or when there is no mispredict, this improves
24410   // throughput and reduces register pressure.
24411   //
24412   if (CC == X86::COND_NE) {
24413     SDValue Flags;
24414     X86::CondCode CC0, CC1;
24415     bool isAndSetCC;
24416     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24417       if (isAndSetCC) {
24418         std::swap(FalseOp, TrueOp);
24419         CC0 = X86::GetOppositeBranchCondition(CC0);
24420         CC1 = X86::GetOppositeBranchCondition(CC1);
24421       }
24422
24423       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24424         Flags};
24425       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24426       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24427       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24428       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24429       return CMOV;
24430     }
24431   }
24432
24433   return SDValue();
24434 }
24435
24436 /// PerformMulCombine - Optimize a single multiply with constant into two
24437 /// in order to implement it with two cheaper instructions, e.g.
24438 /// LEA + SHL, LEA + LEA.
24439 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24440                                  TargetLowering::DAGCombinerInfo &DCI) {
24441   // An imul is usually smaller than the alternative sequence.
24442   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24443     return SDValue();
24444
24445   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24446     return SDValue();
24447
24448   EVT VT = N->getValueType(0);
24449   if (VT != MVT::i64 && VT != MVT::i32)
24450     return SDValue();
24451
24452   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24453   if (!C)
24454     return SDValue();
24455   uint64_t MulAmt = C->getZExtValue();
24456   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24457     return SDValue();
24458
24459   uint64_t MulAmt1 = 0;
24460   uint64_t MulAmt2 = 0;
24461   if ((MulAmt % 9) == 0) {
24462     MulAmt1 = 9;
24463     MulAmt2 = MulAmt / 9;
24464   } else if ((MulAmt % 5) == 0) {
24465     MulAmt1 = 5;
24466     MulAmt2 = MulAmt / 5;
24467   } else if ((MulAmt % 3) == 0) {
24468     MulAmt1 = 3;
24469     MulAmt2 = MulAmt / 3;
24470   }
24471   if (MulAmt2 &&
24472       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24473     SDLoc DL(N);
24474
24475     if (isPowerOf2_64(MulAmt2) &&
24476         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24477       // If second multiplifer is pow2, issue it first. We want the multiply by
24478       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24479       // is an add.
24480       std::swap(MulAmt1, MulAmt2);
24481
24482     SDValue NewMul;
24483     if (isPowerOf2_64(MulAmt1))
24484       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24485                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24486     else
24487       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24488                            DAG.getConstant(MulAmt1, DL, VT));
24489
24490     if (isPowerOf2_64(MulAmt2))
24491       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24492                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24493     else
24494       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24495                            DAG.getConstant(MulAmt2, DL, VT));
24496
24497     // Do not add new nodes to DAG combiner worklist.
24498     DCI.CombineTo(N, NewMul, false);
24499   }
24500   return SDValue();
24501 }
24502
24503 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24504   SDValue N0 = N->getOperand(0);
24505   SDValue N1 = N->getOperand(1);
24506   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24507   EVT VT = N0.getValueType();
24508
24509   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24510   // since the result of setcc_c is all zero's or all ones.
24511   if (VT.isInteger() && !VT.isVector() &&
24512       N1C && N0.getOpcode() == ISD::AND &&
24513       N0.getOperand(1).getOpcode() == ISD::Constant) {
24514     SDValue N00 = N0.getOperand(0);
24515     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24516     APInt ShAmt = N1C->getAPIntValue();
24517     Mask = Mask.shl(ShAmt);
24518     bool MaskOK = false;
24519     // We can handle cases concerning bit-widening nodes containing setcc_c if
24520     // we carefully interrogate the mask to make sure we are semantics
24521     // preserving.
24522     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24523     // of the underlying setcc_c operation if the setcc_c was zero extended.
24524     // Consider the following example:
24525     //   zext(setcc_c)                 -> i32 0x0000FFFF
24526     //   c1                            -> i32 0x0000FFFF
24527     //   c2                            -> i32 0x00000001
24528     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24529     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24530     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24531       MaskOK = true;
24532     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24533                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24534       MaskOK = true;
24535     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24536                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24537                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24538       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24539     }
24540     if (MaskOK && Mask != 0) {
24541       SDLoc DL(N);
24542       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24543     }
24544   }
24545
24546   // Hardware support for vector shifts is sparse which makes us scalarize the
24547   // vector operations in many cases. Also, on sandybridge ADD is faster than
24548   // shl.
24549   // (shl V, 1) -> add V,V
24550   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24551     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24552       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24553       // We shift all of the values by one. In many cases we do not have
24554       // hardware support for this operation. This is better expressed as an ADD
24555       // of two values.
24556       if (N1SplatC->getAPIntValue() == 1)
24557         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24558     }
24559
24560   return SDValue();
24561 }
24562
24563 /// \brief Returns a vector of 0s if the node in input is a vector logical
24564 /// shift by a constant amount which is known to be bigger than or equal
24565 /// to the vector element size in bits.
24566 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24567                                       const X86Subtarget *Subtarget) {
24568   EVT VT = N->getValueType(0);
24569
24570   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24571       (!Subtarget->hasInt256() ||
24572        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24573     return SDValue();
24574
24575   SDValue Amt = N->getOperand(1);
24576   SDLoc DL(N);
24577   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24578     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24579       APInt ShiftAmt = AmtSplat->getAPIntValue();
24580       unsigned MaxAmount =
24581         VT.getSimpleVT().getVectorElementType().getSizeInBits();
24582
24583       // SSE2/AVX2 logical shifts always return a vector of 0s
24584       // if the shift amount is bigger than or equal to
24585       // the element size. The constant shift amount will be
24586       // encoded as a 8-bit immediate.
24587       if (ShiftAmt.trunc(8).uge(MaxAmount))
24588         return getZeroVector(VT, Subtarget, DAG, DL);
24589     }
24590
24591   return SDValue();
24592 }
24593
24594 /// PerformShiftCombine - Combine shifts.
24595 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24596                                    TargetLowering::DAGCombinerInfo &DCI,
24597                                    const X86Subtarget *Subtarget) {
24598   if (N->getOpcode() == ISD::SHL)
24599     if (SDValue V = PerformSHLCombine(N, DAG))
24600       return V;
24601
24602   // Try to fold this logical shift into a zero vector.
24603   if (N->getOpcode() != ISD::SRA)
24604     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24605       return V;
24606
24607   return SDValue();
24608 }
24609
24610 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24611 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24612 // and friends.  Likewise for OR -> CMPNEQSS.
24613 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24614                             TargetLowering::DAGCombinerInfo &DCI,
24615                             const X86Subtarget *Subtarget) {
24616   unsigned opcode;
24617
24618   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24619   // we're requiring SSE2 for both.
24620   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24621     SDValue N0 = N->getOperand(0);
24622     SDValue N1 = N->getOperand(1);
24623     SDValue CMP0 = N0->getOperand(1);
24624     SDValue CMP1 = N1->getOperand(1);
24625     SDLoc DL(N);
24626
24627     // The SETCCs should both refer to the same CMP.
24628     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24629       return SDValue();
24630
24631     SDValue CMP00 = CMP0->getOperand(0);
24632     SDValue CMP01 = CMP0->getOperand(1);
24633     EVT     VT    = CMP00.getValueType();
24634
24635     if (VT == MVT::f32 || VT == MVT::f64) {
24636       bool ExpectingFlags = false;
24637       // Check for any users that want flags:
24638       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24639            !ExpectingFlags && UI != UE; ++UI)
24640         switch (UI->getOpcode()) {
24641         default:
24642         case ISD::BR_CC:
24643         case ISD::BRCOND:
24644         case ISD::SELECT:
24645           ExpectingFlags = true;
24646           break;
24647         case ISD::CopyToReg:
24648         case ISD::SIGN_EXTEND:
24649         case ISD::ZERO_EXTEND:
24650         case ISD::ANY_EXTEND:
24651           break;
24652         }
24653
24654       if (!ExpectingFlags) {
24655         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24656         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24657
24658         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24659           X86::CondCode tmp = cc0;
24660           cc0 = cc1;
24661           cc1 = tmp;
24662         }
24663
24664         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24665             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24666           // FIXME: need symbolic constants for these magic numbers.
24667           // See X86ATTInstPrinter.cpp:printSSECC().
24668           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24669           if (Subtarget->hasAVX512()) {
24670             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24671                                          CMP01,
24672                                          DAG.getConstant(x86cc, DL, MVT::i8));
24673             if (N->getValueType(0) != MVT::i1)
24674               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24675                                  FSetCC);
24676             return FSetCC;
24677           }
24678           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24679                                               CMP00.getValueType(), CMP00, CMP01,
24680                                               DAG.getConstant(x86cc, DL,
24681                                                               MVT::i8));
24682
24683           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24684           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24685
24686           if (is64BitFP && !Subtarget->is64Bit()) {
24687             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24688             // 64-bit integer, since that's not a legal type. Since
24689             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24690             // bits, but can do this little dance to extract the lowest 32 bits
24691             // and work with those going forward.
24692             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24693                                            OnesOrZeroesF);
24694             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24695             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24696                                         Vector32, DAG.getIntPtrConstant(0, DL));
24697             IntVT = MVT::i32;
24698           }
24699
24700           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24701           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24702                                       DAG.getConstant(1, DL, IntVT));
24703           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24704                                               ANDed);
24705           return OneBitOfTruth;
24706         }
24707       }
24708     }
24709   }
24710   return SDValue();
24711 }
24712
24713 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24714 /// so it can be folded inside ANDNP.
24715 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24716   EVT VT = N->getValueType(0);
24717
24718   // Match direct AllOnes for 128 and 256-bit vectors
24719   if (ISD::isBuildVectorAllOnes(N))
24720     return true;
24721
24722   // Look through a bit convert.
24723   if (N->getOpcode() == ISD::BITCAST)
24724     N = N->getOperand(0).getNode();
24725
24726   // Sometimes the operand may come from a insert_subvector building a 256-bit
24727   // allones vector
24728   if (VT.is256BitVector() &&
24729       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24730     SDValue V1 = N->getOperand(0);
24731     SDValue V2 = N->getOperand(1);
24732
24733     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24734         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24735         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24736         ISD::isBuildVectorAllOnes(V2.getNode()))
24737       return true;
24738   }
24739
24740   return false;
24741 }
24742
24743 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24744 // register. In most cases we actually compare or select YMM-sized registers
24745 // and mixing the two types creates horrible code. This method optimizes
24746 // some of the transition sequences.
24747 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24748                                  TargetLowering::DAGCombinerInfo &DCI,
24749                                  const X86Subtarget *Subtarget) {
24750   EVT VT = N->getValueType(0);
24751   if (!VT.is256BitVector())
24752     return SDValue();
24753
24754   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24755           N->getOpcode() == ISD::ZERO_EXTEND ||
24756           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24757
24758   SDValue Narrow = N->getOperand(0);
24759   EVT NarrowVT = Narrow->getValueType(0);
24760   if (!NarrowVT.is128BitVector())
24761     return SDValue();
24762
24763   if (Narrow->getOpcode() != ISD::XOR &&
24764       Narrow->getOpcode() != ISD::AND &&
24765       Narrow->getOpcode() != ISD::OR)
24766     return SDValue();
24767
24768   SDValue N0  = Narrow->getOperand(0);
24769   SDValue N1  = Narrow->getOperand(1);
24770   SDLoc DL(Narrow);
24771
24772   // The Left side has to be a trunc.
24773   if (N0.getOpcode() != ISD::TRUNCATE)
24774     return SDValue();
24775
24776   // The type of the truncated inputs.
24777   EVT WideVT = N0->getOperand(0)->getValueType(0);
24778   if (WideVT != VT)
24779     return SDValue();
24780
24781   // The right side has to be a 'trunc' or a constant vector.
24782   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24783   ConstantSDNode *RHSConstSplat = nullptr;
24784   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24785     RHSConstSplat = RHSBV->getConstantSplatNode();
24786   if (!RHSTrunc && !RHSConstSplat)
24787     return SDValue();
24788
24789   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24790
24791   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24792     return SDValue();
24793
24794   // Set N0 and N1 to hold the inputs to the new wide operation.
24795   N0 = N0->getOperand(0);
24796   if (RHSConstSplat) {
24797     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
24798                      SDValue(RHSConstSplat, 0));
24799     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24800     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24801   } else if (RHSTrunc) {
24802     N1 = N1->getOperand(0);
24803   }
24804
24805   // Generate the wide operation.
24806   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24807   unsigned Opcode = N->getOpcode();
24808   switch (Opcode) {
24809   case ISD::ANY_EXTEND:
24810     return Op;
24811   case ISD::ZERO_EXTEND: {
24812     unsigned InBits = NarrowVT.getScalarSizeInBits();
24813     APInt Mask = APInt::getAllOnesValue(InBits);
24814     Mask = Mask.zext(VT.getScalarSizeInBits());
24815     return DAG.getNode(ISD::AND, DL, VT,
24816                        Op, DAG.getConstant(Mask, DL, VT));
24817   }
24818   case ISD::SIGN_EXTEND:
24819     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24820                        Op, DAG.getValueType(NarrowVT));
24821   default:
24822     llvm_unreachable("Unexpected opcode");
24823   }
24824 }
24825
24826 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24827                                  TargetLowering::DAGCombinerInfo &DCI,
24828                                  const X86Subtarget *Subtarget) {
24829   SDValue N0 = N->getOperand(0);
24830   SDValue N1 = N->getOperand(1);
24831   SDLoc DL(N);
24832
24833   // A vector zext_in_reg may be represented as a shuffle,
24834   // feeding into a bitcast (this represents anyext) feeding into
24835   // an and with a mask.
24836   // We'd like to try to combine that into a shuffle with zero
24837   // plus a bitcast, removing the and.
24838   if (N0.getOpcode() != ISD::BITCAST ||
24839       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24840     return SDValue();
24841
24842   // The other side of the AND should be a splat of 2^C, where C
24843   // is the number of bits in the source type.
24844   if (N1.getOpcode() == ISD::BITCAST)
24845     N1 = N1.getOperand(0);
24846   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24847     return SDValue();
24848   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24849
24850   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24851   EVT SrcType = Shuffle->getValueType(0);
24852
24853   // We expect a single-source shuffle
24854   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24855     return SDValue();
24856
24857   unsigned SrcSize = SrcType.getScalarSizeInBits();
24858
24859   APInt SplatValue, SplatUndef;
24860   unsigned SplatBitSize;
24861   bool HasAnyUndefs;
24862   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24863                                 SplatBitSize, HasAnyUndefs))
24864     return SDValue();
24865
24866   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24867   // Make sure the splat matches the mask we expect
24868   if (SplatBitSize > ResSize ||
24869       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24870     return SDValue();
24871
24872   // Make sure the input and output size make sense
24873   if (SrcSize >= ResSize || ResSize % SrcSize)
24874     return SDValue();
24875
24876   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24877   // The number of u's between each two values depends on the ratio between
24878   // the source and dest type.
24879   unsigned ZextRatio = ResSize / SrcSize;
24880   bool IsZext = true;
24881   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24882     if (i % ZextRatio) {
24883       if (Shuffle->getMaskElt(i) > 0) {
24884         // Expected undef
24885         IsZext = false;
24886         break;
24887       }
24888     } else {
24889       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24890         // Expected element number
24891         IsZext = false;
24892         break;
24893       }
24894     }
24895   }
24896
24897   if (!IsZext)
24898     return SDValue();
24899
24900   // Ok, perform the transformation - replace the shuffle with
24901   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24902   // (instead of undef) where the k elements come from the zero vector.
24903   SmallVector<int, 8> Mask;
24904   unsigned NumElems = SrcType.getVectorNumElements();
24905   for (unsigned i = 0; i < NumElems; ++i)
24906     if (i % ZextRatio)
24907       Mask.push_back(NumElems);
24908     else
24909       Mask.push_back(i / ZextRatio);
24910
24911   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24912     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24913   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24914 }
24915
24916 /// If both input operands of a logic op are being cast from floating point
24917 /// types, try to convert this into a floating point logic node to avoid
24918 /// unnecessary moves from SSE to integer registers.
24919 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24920                                         const X86Subtarget *Subtarget) {
24921   unsigned FPOpcode = ISD::DELETED_NODE;
24922   if (N->getOpcode() == ISD::AND)
24923     FPOpcode = X86ISD::FAND;
24924   else if (N->getOpcode() == ISD::OR)
24925     FPOpcode = X86ISD::FOR;
24926   else if (N->getOpcode() == ISD::XOR)
24927     FPOpcode = X86ISD::FXOR;
24928
24929   assert(FPOpcode != ISD::DELETED_NODE &&
24930          "Unexpected input node for FP logic conversion");
24931
24932   EVT VT = N->getValueType(0);
24933   SDValue N0 = N->getOperand(0);
24934   SDValue N1 = N->getOperand(1);
24935   SDLoc DL(N);
24936   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24937       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24938        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24939     SDValue N00 = N0.getOperand(0);
24940     SDValue N10 = N1.getOperand(0);
24941     EVT N00Type = N00.getValueType();
24942     EVT N10Type = N10.getValueType();
24943     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24944       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24945       return DAG.getBitcast(VT, FPLogic);
24946     }
24947   }
24948   return SDValue();
24949 }
24950
24951 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24952                                  TargetLowering::DAGCombinerInfo &DCI,
24953                                  const X86Subtarget *Subtarget) {
24954   if (DCI.isBeforeLegalizeOps())
24955     return SDValue();
24956
24957   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24958     return Zext;
24959
24960   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24961     return R;
24962
24963   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24964     return FPLogic;
24965
24966   EVT VT = N->getValueType(0);
24967   SDValue N0 = N->getOperand(0);
24968   SDValue N1 = N->getOperand(1);
24969   SDLoc DL(N);
24970
24971   // Create BEXTR instructions
24972   // BEXTR is ((X >> imm) & (2**size-1))
24973   if (VT == MVT::i32 || VT == MVT::i64) {
24974     // Check for BEXTR.
24975     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24976         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24977       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24978       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24979       if (MaskNode && ShiftNode) {
24980         uint64_t Mask = MaskNode->getZExtValue();
24981         uint64_t Shift = ShiftNode->getZExtValue();
24982         if (isMask_64(Mask)) {
24983           uint64_t MaskSize = countPopulation(Mask);
24984           if (Shift + MaskSize <= VT.getSizeInBits())
24985             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24986                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24987                                                VT));
24988         }
24989       }
24990     } // BEXTR
24991
24992     return SDValue();
24993   }
24994
24995   // Want to form ANDNP nodes:
24996   // 1) In the hopes of then easily combining them with OR and AND nodes
24997   //    to form PBLEND/PSIGN.
24998   // 2) To match ANDN packed intrinsics
24999   if (VT != MVT::v2i64 && VT != MVT::v4i64)
25000     return SDValue();
25001
25002   // Check LHS for vnot
25003   if (N0.getOpcode() == ISD::XOR &&
25004       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
25005       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
25006     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
25007
25008   // Check RHS for vnot
25009   if (N1.getOpcode() == ISD::XOR &&
25010       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
25011       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
25012     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
25013
25014   return SDValue();
25015 }
25016
25017 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
25018                                 TargetLowering::DAGCombinerInfo &DCI,
25019                                 const X86Subtarget *Subtarget) {
25020   if (DCI.isBeforeLegalizeOps())
25021     return SDValue();
25022
25023   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25024     return R;
25025
25026   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25027     return FPLogic;
25028
25029   SDValue N0 = N->getOperand(0);
25030   SDValue N1 = N->getOperand(1);
25031   EVT VT = N->getValueType(0);
25032
25033   // look for psign/blend
25034   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
25035     if (!Subtarget->hasSSSE3() ||
25036         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
25037       return SDValue();
25038
25039     // Canonicalize pandn to RHS
25040     if (N0.getOpcode() == X86ISD::ANDNP)
25041       std::swap(N0, N1);
25042     // or (and (m, y), (pandn m, x))
25043     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
25044       SDValue Mask = N1.getOperand(0);
25045       SDValue X    = N1.getOperand(1);
25046       SDValue Y;
25047       if (N0.getOperand(0) == Mask)
25048         Y = N0.getOperand(1);
25049       if (N0.getOperand(1) == Mask)
25050         Y = N0.getOperand(0);
25051
25052       // Check to see if the mask appeared in both the AND and ANDNP and
25053       if (!Y.getNode())
25054         return SDValue();
25055
25056       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
25057       // Look through mask bitcast.
25058       if (Mask.getOpcode() == ISD::BITCAST)
25059         Mask = Mask.getOperand(0);
25060       if (X.getOpcode() == ISD::BITCAST)
25061         X = X.getOperand(0);
25062       if (Y.getOpcode() == ISD::BITCAST)
25063         Y = Y.getOperand(0);
25064
25065       EVT MaskVT = Mask.getValueType();
25066
25067       // Validate that the Mask operand is a vector sra node.
25068       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
25069       // there is no psrai.b
25070       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
25071       unsigned SraAmt = ~0;
25072       if (Mask.getOpcode() == ISD::SRA) {
25073         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
25074           if (auto *AmtConst = AmtBV->getConstantSplatNode())
25075             SraAmt = AmtConst->getZExtValue();
25076       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
25077         SDValue SraC = Mask.getOperand(1);
25078         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
25079       }
25080       if ((SraAmt + 1) != EltBits)
25081         return SDValue();
25082
25083       SDLoc DL(N);
25084
25085       // Now we know we at least have a plendvb with the mask val.  See if
25086       // we can form a psignb/w/d.
25087       // psign = x.type == y.type == mask.type && y = sub(0, x);
25088       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
25089           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
25090           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
25091         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
25092                "Unsupported VT for PSIGN");
25093         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
25094         return DAG.getBitcast(VT, Mask);
25095       }
25096       // PBLENDVB only available on SSE 4.1
25097       if (!Subtarget->hasSSE41())
25098         return SDValue();
25099
25100       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
25101
25102       X = DAG.getBitcast(BlendVT, X);
25103       Y = DAG.getBitcast(BlendVT, Y);
25104       Mask = DAG.getBitcast(BlendVT, Mask);
25105       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
25106       return DAG.getBitcast(VT, Mask);
25107     }
25108   }
25109
25110   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
25111     return SDValue();
25112
25113   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25114   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25115
25116   // SHLD/SHRD instructions have lower register pressure, but on some
25117   // platforms they have higher latency than the equivalent
25118   // series of shifts/or that would otherwise be generated.
25119   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25120   // have higher latencies and we are not optimizing for size.
25121   if (!OptForSize && Subtarget->isSHLDSlow())
25122     return SDValue();
25123
25124   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25125     std::swap(N0, N1);
25126   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25127     return SDValue();
25128   if (!N0.hasOneUse() || !N1.hasOneUse())
25129     return SDValue();
25130
25131   SDValue ShAmt0 = N0.getOperand(1);
25132   if (ShAmt0.getValueType() != MVT::i8)
25133     return SDValue();
25134   SDValue ShAmt1 = N1.getOperand(1);
25135   if (ShAmt1.getValueType() != MVT::i8)
25136     return SDValue();
25137   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25138     ShAmt0 = ShAmt0.getOperand(0);
25139   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25140     ShAmt1 = ShAmt1.getOperand(0);
25141
25142   SDLoc DL(N);
25143   unsigned Opc = X86ISD::SHLD;
25144   SDValue Op0 = N0.getOperand(0);
25145   SDValue Op1 = N1.getOperand(0);
25146   if (ShAmt0.getOpcode() == ISD::SUB) {
25147     Opc = X86ISD::SHRD;
25148     std::swap(Op0, Op1);
25149     std::swap(ShAmt0, ShAmt1);
25150   }
25151
25152   unsigned Bits = VT.getSizeInBits();
25153   if (ShAmt1.getOpcode() == ISD::SUB) {
25154     SDValue Sum = ShAmt1.getOperand(0);
25155     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25156       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25157       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25158         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25159       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25160         return DAG.getNode(Opc, DL, VT,
25161                            Op0, Op1,
25162                            DAG.getNode(ISD::TRUNCATE, DL,
25163                                        MVT::i8, ShAmt0));
25164     }
25165   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25166     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25167     if (ShAmt0C &&
25168         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25169       return DAG.getNode(Opc, DL, VT,
25170                          N0.getOperand(0), N1.getOperand(0),
25171                          DAG.getNode(ISD::TRUNCATE, DL,
25172                                        MVT::i8, ShAmt0));
25173   }
25174
25175   return SDValue();
25176 }
25177
25178 // Generate NEG and CMOV for integer abs.
25179 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25180   EVT VT = N->getValueType(0);
25181
25182   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25183   // 8-bit integer abs to NEG and CMOV.
25184   if (VT.isInteger() && VT.getSizeInBits() == 8)
25185     return SDValue();
25186
25187   SDValue N0 = N->getOperand(0);
25188   SDValue N1 = N->getOperand(1);
25189   SDLoc DL(N);
25190
25191   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25192   // and change it to SUB and CMOV.
25193   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25194       N0.getOpcode() == ISD::ADD &&
25195       N0.getOperand(1) == N1 &&
25196       N1.getOpcode() == ISD::SRA &&
25197       N1.getOperand(0) == N0.getOperand(0))
25198     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25199       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25200         // Generate SUB & CMOV.
25201         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25202                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25203
25204         SDValue Ops[] = { N0.getOperand(0), Neg,
25205                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25206                           SDValue(Neg.getNode(), 1) };
25207         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25208       }
25209   return SDValue();
25210 }
25211
25212 // Try to turn tests against the signbit in the form of:
25213 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25214 // into:
25215 //   SETGT(X, -1)
25216 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25217   // This is only worth doing if the output type is i8.
25218   if (N->getValueType(0) != MVT::i8)
25219     return SDValue();
25220
25221   SDValue N0 = N->getOperand(0);
25222   SDValue N1 = N->getOperand(1);
25223
25224   // We should be performing an xor against a truncated shift.
25225   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25226     return SDValue();
25227
25228   // Make sure we are performing an xor against one.
25229   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25230     return SDValue();
25231
25232   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25233   SDValue Shift = N0.getOperand(0);
25234   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25235     return SDValue();
25236
25237   // Make sure we are truncating from one of i16, i32 or i64.
25238   EVT ShiftTy = Shift.getValueType();
25239   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25240     return SDValue();
25241
25242   // Make sure the shift amount extracts the sign bit.
25243   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25244       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25245     return SDValue();
25246
25247   // Create a greater-than comparison against -1.
25248   // N.B. Using SETGE against 0 works but we want a canonical looking
25249   // comparison, using SETGT matches up with what TranslateX86CC.
25250   SDLoc DL(N);
25251   SDValue ShiftOp = Shift.getOperand(0);
25252   EVT ShiftOpTy = ShiftOp.getValueType();
25253   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25254                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25255   return Cond;
25256 }
25257
25258 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25259                                  TargetLowering::DAGCombinerInfo &DCI,
25260                                  const X86Subtarget *Subtarget) {
25261   if (DCI.isBeforeLegalizeOps())
25262     return SDValue();
25263
25264   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25265     return RV;
25266
25267   if (Subtarget->hasCMov())
25268     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25269       return RV;
25270
25271   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25272     return FPLogic;
25273
25274   return SDValue();
25275 }
25276
25277 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25278 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25279                                   TargetLowering::DAGCombinerInfo &DCI,
25280                                   const X86Subtarget *Subtarget) {
25281   LoadSDNode *Ld = cast<LoadSDNode>(N);
25282   EVT RegVT = Ld->getValueType(0);
25283   EVT MemVT = Ld->getMemoryVT();
25284   SDLoc dl(Ld);
25285   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25286
25287   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25288   // into two 16-byte operations.
25289   ISD::LoadExtType Ext = Ld->getExtensionType();
25290   bool Fast;
25291   unsigned AddressSpace = Ld->getAddressSpace();
25292   unsigned Alignment = Ld->getAlignment();
25293   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25294       Ext == ISD::NON_EXTLOAD &&
25295       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25296                              AddressSpace, Alignment, &Fast) && !Fast) {
25297     unsigned NumElems = RegVT.getVectorNumElements();
25298     if (NumElems < 2)
25299       return SDValue();
25300
25301     SDValue Ptr = Ld->getBasePtr();
25302     SDValue Increment =
25303         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25304
25305     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25306                                   NumElems/2);
25307     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25308                                 Ld->getPointerInfo(), Ld->isVolatile(),
25309                                 Ld->isNonTemporal(), Ld->isInvariant(),
25310                                 Alignment);
25311     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25312     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25313                                 Ld->getPointerInfo(), Ld->isVolatile(),
25314                                 Ld->isNonTemporal(), Ld->isInvariant(),
25315                                 std::min(16U, Alignment));
25316     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25317                              Load1.getValue(1),
25318                              Load2.getValue(1));
25319
25320     SDValue NewVec = DAG.getUNDEF(RegVT);
25321     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25322     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25323     return DCI.CombineTo(N, NewVec, TF, true);
25324   }
25325
25326   return SDValue();
25327 }
25328
25329 /// PerformMLOADCombine - Resolve extending loads
25330 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25331                                    TargetLowering::DAGCombinerInfo &DCI,
25332                                    const X86Subtarget *Subtarget) {
25333   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25334   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25335     return SDValue();
25336
25337   EVT VT = Mld->getValueType(0);
25338   unsigned NumElems = VT.getVectorNumElements();
25339   EVT LdVT = Mld->getMemoryVT();
25340   SDLoc dl(Mld);
25341
25342   assert(LdVT != VT && "Cannot extend to the same type");
25343   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25344   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25345   // From, To sizes and ElemCount must be pow of two
25346   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25347     "Unexpected size for extending masked load");
25348
25349   unsigned SizeRatio  = ToSz / FromSz;
25350   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25351
25352   // Create a type on which we perform the shuffle
25353   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25354           LdVT.getScalarType(), NumElems*SizeRatio);
25355   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25356
25357   // Convert Src0 value
25358   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25359   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25360     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25361     for (unsigned i = 0; i != NumElems; ++i)
25362       ShuffleVec[i] = i * SizeRatio;
25363
25364     // Can't shuffle using an illegal type.
25365     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25366            "WideVecVT should be legal");
25367     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25368                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25369   }
25370   // Prepare the new mask
25371   SDValue NewMask;
25372   SDValue Mask = Mld->getMask();
25373   if (Mask.getValueType() == VT) {
25374     // Mask and original value have the same type
25375     NewMask = DAG.getBitcast(WideVecVT, Mask);
25376     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25377     for (unsigned i = 0; i != NumElems; ++i)
25378       ShuffleVec[i] = i * SizeRatio;
25379     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25380       ShuffleVec[i] = NumElems*SizeRatio;
25381     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25382                                    DAG.getConstant(0, dl, WideVecVT),
25383                                    &ShuffleVec[0]);
25384   }
25385   else {
25386     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25387     unsigned WidenNumElts = NumElems*SizeRatio;
25388     unsigned MaskNumElts = VT.getVectorNumElements();
25389     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25390                                      WidenNumElts);
25391
25392     unsigned NumConcat = WidenNumElts / MaskNumElts;
25393     SmallVector<SDValue, 16> Ops(NumConcat);
25394     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25395     Ops[0] = Mask;
25396     for (unsigned i = 1; i != NumConcat; ++i)
25397       Ops[i] = ZeroVal;
25398
25399     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25400   }
25401
25402   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25403                                      Mld->getBasePtr(), NewMask, WideSrc0,
25404                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25405                                      ISD::NON_EXTLOAD);
25406   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25407   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25408 }
25409 /// PerformMSTORECombine - Resolve truncating stores
25410 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25411                                     const X86Subtarget *Subtarget) {
25412   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25413   if (!Mst->isTruncatingStore())
25414     return SDValue();
25415
25416   EVT VT = Mst->getValue().getValueType();
25417   unsigned NumElems = VT.getVectorNumElements();
25418   EVT StVT = Mst->getMemoryVT();
25419   SDLoc dl(Mst);
25420
25421   assert(StVT != VT && "Cannot truncate to the same type");
25422   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25423   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25424
25425   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25426
25427   // The truncating store is legal in some cases. For example
25428   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25429   // are designated for truncate store.
25430   // In this case we don't need any further transformations.
25431   if (TLI.isTruncStoreLegal(VT, StVT))
25432     return SDValue();
25433
25434   // From, To sizes and ElemCount must be pow of two
25435   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25436     "Unexpected size for truncating masked store");
25437   // We are going to use the original vector elt for storing.
25438   // Accumulated smaller vector elements must be a multiple of the store size.
25439   assert (((NumElems * FromSz) % ToSz) == 0 &&
25440           "Unexpected ratio for truncating masked store");
25441
25442   unsigned SizeRatio  = FromSz / ToSz;
25443   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25444
25445   // Create a type on which we perform the shuffle
25446   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25447           StVT.getScalarType(), NumElems*SizeRatio);
25448
25449   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25450
25451   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25452   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25453   for (unsigned i = 0; i != NumElems; ++i)
25454     ShuffleVec[i] = i * SizeRatio;
25455
25456   // Can't shuffle using an illegal type.
25457   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25458          "WideVecVT should be legal");
25459
25460   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25461                                         DAG.getUNDEF(WideVecVT),
25462                                         &ShuffleVec[0]);
25463
25464   SDValue NewMask;
25465   SDValue Mask = Mst->getMask();
25466   if (Mask.getValueType() == VT) {
25467     // Mask and original value have the same type
25468     NewMask = DAG.getBitcast(WideVecVT, Mask);
25469     for (unsigned i = 0; i != NumElems; ++i)
25470       ShuffleVec[i] = i * SizeRatio;
25471     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25472       ShuffleVec[i] = NumElems*SizeRatio;
25473     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25474                                    DAG.getConstant(0, dl, WideVecVT),
25475                                    &ShuffleVec[0]);
25476   }
25477   else {
25478     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25479     unsigned WidenNumElts = NumElems*SizeRatio;
25480     unsigned MaskNumElts = VT.getVectorNumElements();
25481     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25482                                      WidenNumElts);
25483
25484     unsigned NumConcat = WidenNumElts / MaskNumElts;
25485     SmallVector<SDValue, 16> Ops(NumConcat);
25486     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25487     Ops[0] = Mask;
25488     for (unsigned i = 1; i != NumConcat; ++i)
25489       Ops[i] = ZeroVal;
25490
25491     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25492   }
25493
25494   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25495                             NewMask, StVT, Mst->getMemOperand(), false);
25496 }
25497 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25498 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25499                                    const X86Subtarget *Subtarget) {
25500   StoreSDNode *St = cast<StoreSDNode>(N);
25501   EVT VT = St->getValue().getValueType();
25502   EVT StVT = St->getMemoryVT();
25503   SDLoc dl(St);
25504   SDValue StoredVal = St->getOperand(1);
25505   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25506
25507   // If we are saving a concatenation of two XMM registers and 32-byte stores
25508   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25509   bool Fast;
25510   unsigned AddressSpace = St->getAddressSpace();
25511   unsigned Alignment = St->getAlignment();
25512   if (VT.is256BitVector() && StVT == VT &&
25513       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25514                              AddressSpace, Alignment, &Fast) && !Fast) {
25515     unsigned NumElems = VT.getVectorNumElements();
25516     if (NumElems < 2)
25517       return SDValue();
25518
25519     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25520     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25521
25522     SDValue Stride =
25523         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25524     SDValue Ptr0 = St->getBasePtr();
25525     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25526
25527     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25528                                 St->getPointerInfo(), St->isVolatile(),
25529                                 St->isNonTemporal(), Alignment);
25530     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25531                                 St->getPointerInfo(), St->isVolatile(),
25532                                 St->isNonTemporal(),
25533                                 std::min(16U, Alignment));
25534     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25535   }
25536
25537   // Optimize trunc store (of multiple scalars) to shuffle and store.
25538   // First, pack all of the elements in one place. Next, store to memory
25539   // in fewer chunks.
25540   if (St->isTruncatingStore() && VT.isVector()) {
25541     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25542     unsigned NumElems = VT.getVectorNumElements();
25543     assert(StVT != VT && "Cannot truncate to the same type");
25544     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25545     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25546
25547     // The truncating store is legal in some cases. For example
25548     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25549     // are designated for truncate store.
25550     // In this case we don't need any further transformations.
25551     if (TLI.isTruncStoreLegal(VT, StVT))
25552       return SDValue();
25553
25554     // From, To sizes and ElemCount must be pow of two
25555     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25556     // We are going to use the original vector elt for storing.
25557     // Accumulated smaller vector elements must be a multiple of the store size.
25558     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25559
25560     unsigned SizeRatio  = FromSz / ToSz;
25561
25562     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25563
25564     // Create a type on which we perform the shuffle
25565     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25566             StVT.getScalarType(), NumElems*SizeRatio);
25567
25568     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25569
25570     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25571     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25572     for (unsigned i = 0; i != NumElems; ++i)
25573       ShuffleVec[i] = i * SizeRatio;
25574
25575     // Can't shuffle using an illegal type.
25576     if (!TLI.isTypeLegal(WideVecVT))
25577       return SDValue();
25578
25579     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25580                                          DAG.getUNDEF(WideVecVT),
25581                                          &ShuffleVec[0]);
25582     // At this point all of the data is stored at the bottom of the
25583     // register. We now need to save it to mem.
25584
25585     // Find the largest store unit
25586     MVT StoreType = MVT::i8;
25587     for (MVT Tp : MVT::integer_valuetypes()) {
25588       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25589         StoreType = Tp;
25590     }
25591
25592     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25593     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25594         (64 <= NumElems * ToSz))
25595       StoreType = MVT::f64;
25596
25597     // Bitcast the original vector into a vector of store-size units
25598     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25599             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25600     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25601     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25602     SmallVector<SDValue, 8> Chains;
25603     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25604                                         TLI.getPointerTy(DAG.getDataLayout()));
25605     SDValue Ptr = St->getBasePtr();
25606
25607     // Perform one or more big stores into memory.
25608     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25609       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25610                                    StoreType, ShuffWide,
25611                                    DAG.getIntPtrConstant(i, dl));
25612       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25613                                 St->getPointerInfo(), St->isVolatile(),
25614                                 St->isNonTemporal(), St->getAlignment());
25615       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25616       Chains.push_back(Ch);
25617     }
25618
25619     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25620   }
25621
25622   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25623   // the FP state in cases where an emms may be missing.
25624   // A preferable solution to the general problem is to figure out the right
25625   // places to insert EMMS.  This qualifies as a quick hack.
25626
25627   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25628   if (VT.getSizeInBits() != 64)
25629     return SDValue();
25630
25631   const Function *F = DAG.getMachineFunction().getFunction();
25632   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25633   bool F64IsLegal =
25634       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25635   if ((VT.isVector() ||
25636        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25637       isa<LoadSDNode>(St->getValue()) &&
25638       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25639       St->getChain().hasOneUse() && !St->isVolatile()) {
25640     SDNode* LdVal = St->getValue().getNode();
25641     LoadSDNode *Ld = nullptr;
25642     int TokenFactorIndex = -1;
25643     SmallVector<SDValue, 8> Ops;
25644     SDNode* ChainVal = St->getChain().getNode();
25645     // Must be a store of a load.  We currently handle two cases:  the load
25646     // is a direct child, and it's under an intervening TokenFactor.  It is
25647     // possible to dig deeper under nested TokenFactors.
25648     if (ChainVal == LdVal)
25649       Ld = cast<LoadSDNode>(St->getChain());
25650     else if (St->getValue().hasOneUse() &&
25651              ChainVal->getOpcode() == ISD::TokenFactor) {
25652       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25653         if (ChainVal->getOperand(i).getNode() == LdVal) {
25654           TokenFactorIndex = i;
25655           Ld = cast<LoadSDNode>(St->getValue());
25656         } else
25657           Ops.push_back(ChainVal->getOperand(i));
25658       }
25659     }
25660
25661     if (!Ld || !ISD::isNormalLoad(Ld))
25662       return SDValue();
25663
25664     // If this is not the MMX case, i.e. we are just turning i64 load/store
25665     // into f64 load/store, avoid the transformation if there are multiple
25666     // uses of the loaded value.
25667     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25668       return SDValue();
25669
25670     SDLoc LdDL(Ld);
25671     SDLoc StDL(N);
25672     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25673     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25674     // pair instead.
25675     if (Subtarget->is64Bit() || F64IsLegal) {
25676       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25677       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25678                                   Ld->getPointerInfo(), Ld->isVolatile(),
25679                                   Ld->isNonTemporal(), Ld->isInvariant(),
25680                                   Ld->getAlignment());
25681       SDValue NewChain = NewLd.getValue(1);
25682       if (TokenFactorIndex != -1) {
25683         Ops.push_back(NewChain);
25684         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25685       }
25686       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25687                           St->getPointerInfo(),
25688                           St->isVolatile(), St->isNonTemporal(),
25689                           St->getAlignment());
25690     }
25691
25692     // Otherwise, lower to two pairs of 32-bit loads / stores.
25693     SDValue LoAddr = Ld->getBasePtr();
25694     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25695                                  DAG.getConstant(4, LdDL, MVT::i32));
25696
25697     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25698                                Ld->getPointerInfo(),
25699                                Ld->isVolatile(), Ld->isNonTemporal(),
25700                                Ld->isInvariant(), Ld->getAlignment());
25701     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25702                                Ld->getPointerInfo().getWithOffset(4),
25703                                Ld->isVolatile(), Ld->isNonTemporal(),
25704                                Ld->isInvariant(),
25705                                MinAlign(Ld->getAlignment(), 4));
25706
25707     SDValue NewChain = LoLd.getValue(1);
25708     if (TokenFactorIndex != -1) {
25709       Ops.push_back(LoLd);
25710       Ops.push_back(HiLd);
25711       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25712     }
25713
25714     LoAddr = St->getBasePtr();
25715     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25716                          DAG.getConstant(4, StDL, MVT::i32));
25717
25718     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25719                                 St->getPointerInfo(),
25720                                 St->isVolatile(), St->isNonTemporal(),
25721                                 St->getAlignment());
25722     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25723                                 St->getPointerInfo().getWithOffset(4),
25724                                 St->isVolatile(),
25725                                 St->isNonTemporal(),
25726                                 MinAlign(St->getAlignment(), 4));
25727     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25728   }
25729
25730   // This is similar to the above case, but here we handle a scalar 64-bit
25731   // integer store that is extracted from a vector on a 32-bit target.
25732   // If we have SSE2, then we can treat it like a floating-point double
25733   // to get past legalization. The execution dependencies fixup pass will
25734   // choose the optimal machine instruction for the store if this really is
25735   // an integer or v2f32 rather than an f64.
25736   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25737       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25738     SDValue OldExtract = St->getOperand(1);
25739     SDValue ExtOp0 = OldExtract.getOperand(0);
25740     unsigned VecSize = ExtOp0.getValueSizeInBits();
25741     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25742     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25743     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25744                                      BitCast, OldExtract.getOperand(1));
25745     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25746                         St->getPointerInfo(), St->isVolatile(),
25747                         St->isNonTemporal(), St->getAlignment());
25748   }
25749
25750   return SDValue();
25751 }
25752
25753 /// Return 'true' if this vector operation is "horizontal"
25754 /// and return the operands for the horizontal operation in LHS and RHS.  A
25755 /// horizontal operation performs the binary operation on successive elements
25756 /// of its first operand, then on successive elements of its second operand,
25757 /// returning the resulting values in a vector.  For example, if
25758 ///   A = < float a0, float a1, float a2, float a3 >
25759 /// and
25760 ///   B = < float b0, float b1, float b2, float b3 >
25761 /// then the result of doing a horizontal operation on A and B is
25762 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25763 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25764 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25765 /// set to A, RHS to B, and the routine returns 'true'.
25766 /// Note that the binary operation should have the property that if one of the
25767 /// operands is UNDEF then the result is UNDEF.
25768 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25769   // Look for the following pattern: if
25770   //   A = < float a0, float a1, float a2, float a3 >
25771   //   B = < float b0, float b1, float b2, float b3 >
25772   // and
25773   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25774   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25775   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25776   // which is A horizontal-op B.
25777
25778   // At least one of the operands should be a vector shuffle.
25779   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25780       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25781     return false;
25782
25783   MVT VT = LHS.getSimpleValueType();
25784
25785   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25786          "Unsupported vector type for horizontal add/sub");
25787
25788   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25789   // operate independently on 128-bit lanes.
25790   unsigned NumElts = VT.getVectorNumElements();
25791   unsigned NumLanes = VT.getSizeInBits()/128;
25792   unsigned NumLaneElts = NumElts / NumLanes;
25793   assert((NumLaneElts % 2 == 0) &&
25794          "Vector type should have an even number of elements in each lane");
25795   unsigned HalfLaneElts = NumLaneElts/2;
25796
25797   // View LHS in the form
25798   //   LHS = VECTOR_SHUFFLE A, B, LMask
25799   // If LHS is not a shuffle then pretend it is the shuffle
25800   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25801   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25802   // type VT.
25803   SDValue A, B;
25804   SmallVector<int, 16> LMask(NumElts);
25805   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25806     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25807       A = LHS.getOperand(0);
25808     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25809       B = LHS.getOperand(1);
25810     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25811     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25812   } else {
25813     if (LHS.getOpcode() != ISD::UNDEF)
25814       A = LHS;
25815     for (unsigned i = 0; i != NumElts; ++i)
25816       LMask[i] = i;
25817   }
25818
25819   // Likewise, view RHS in the form
25820   //   RHS = VECTOR_SHUFFLE C, D, RMask
25821   SDValue C, D;
25822   SmallVector<int, 16> RMask(NumElts);
25823   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25824     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25825       C = RHS.getOperand(0);
25826     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25827       D = RHS.getOperand(1);
25828     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25829     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25830   } else {
25831     if (RHS.getOpcode() != ISD::UNDEF)
25832       C = RHS;
25833     for (unsigned i = 0; i != NumElts; ++i)
25834       RMask[i] = i;
25835   }
25836
25837   // Check that the shuffles are both shuffling the same vectors.
25838   if (!(A == C && B == D) && !(A == D && B == C))
25839     return false;
25840
25841   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25842   if (!A.getNode() && !B.getNode())
25843     return false;
25844
25845   // If A and B occur in reverse order in RHS, then "swap" them (which means
25846   // rewriting the mask).
25847   if (A != C)
25848     ShuffleVectorSDNode::commuteMask(RMask);
25849
25850   // At this point LHS and RHS are equivalent to
25851   //   LHS = VECTOR_SHUFFLE A, B, LMask
25852   //   RHS = VECTOR_SHUFFLE A, B, RMask
25853   // Check that the masks correspond to performing a horizontal operation.
25854   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25855     for (unsigned i = 0; i != NumLaneElts; ++i) {
25856       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25857
25858       // Ignore any UNDEF components.
25859       if (LIdx < 0 || RIdx < 0 ||
25860           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25861           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25862         continue;
25863
25864       // Check that successive elements are being operated on.  If not, this is
25865       // not a horizontal operation.
25866       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25867       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25868       if (!(LIdx == Index && RIdx == Index + 1) &&
25869           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25870         return false;
25871     }
25872   }
25873
25874   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25875   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25876   return true;
25877 }
25878
25879 /// Do target-specific dag combines on floating point adds.
25880 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25881                                   const X86Subtarget *Subtarget) {
25882   EVT VT = N->getValueType(0);
25883   SDValue LHS = N->getOperand(0);
25884   SDValue RHS = N->getOperand(1);
25885
25886   // Try to synthesize horizontal adds from adds of shuffles.
25887   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25888        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25889       isHorizontalBinOp(LHS, RHS, true))
25890     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25891   return SDValue();
25892 }
25893
25894 /// Do target-specific dag combines on floating point subs.
25895 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25896                                   const X86Subtarget *Subtarget) {
25897   EVT VT = N->getValueType(0);
25898   SDValue LHS = N->getOperand(0);
25899   SDValue RHS = N->getOperand(1);
25900
25901   // Try to synthesize horizontal subs from subs of shuffles.
25902   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25903        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25904       isHorizontalBinOp(LHS, RHS, false))
25905     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25906   return SDValue();
25907 }
25908
25909 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25910 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25911                                  const X86Subtarget *Subtarget) {
25912   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25913
25914   // F[X]OR(0.0, x) -> x
25915   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25916     if (C->getValueAPF().isPosZero())
25917       return N->getOperand(1);
25918
25919   // F[X]OR(x, 0.0) -> x
25920   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25921     if (C->getValueAPF().isPosZero())
25922       return N->getOperand(0);
25923
25924   EVT VT = N->getValueType(0);
25925   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25926     SDLoc dl(N);
25927     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25928     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25929
25930     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25931     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25932     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25933     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25934     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25935   }
25936   return SDValue();
25937 }
25938
25939 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25940 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25941   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25942
25943   // Only perform optimizations if UnsafeMath is used.
25944   if (!DAG.getTarget().Options.UnsafeFPMath)
25945     return SDValue();
25946
25947   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25948   // into FMINC and FMAXC, which are Commutative operations.
25949   unsigned NewOp = 0;
25950   switch (N->getOpcode()) {
25951     default: llvm_unreachable("unknown opcode");
25952     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25953     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25954   }
25955
25956   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25957                      N->getOperand(0), N->getOperand(1));
25958 }
25959
25960 /// Do target-specific dag combines on X86ISD::FAND nodes.
25961 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25962   // FAND(0.0, x) -> 0.0
25963   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25964     if (C->getValueAPF().isPosZero())
25965       return N->getOperand(0);
25966
25967   // FAND(x, 0.0) -> 0.0
25968   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25969     if (C->getValueAPF().isPosZero())
25970       return N->getOperand(1);
25971
25972   return SDValue();
25973 }
25974
25975 /// Do target-specific dag combines on X86ISD::FANDN nodes
25976 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25977   // FANDN(0.0, x) -> x
25978   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25979     if (C->getValueAPF().isPosZero())
25980       return N->getOperand(1);
25981
25982   // FANDN(x, 0.0) -> 0.0
25983   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25984     if (C->getValueAPF().isPosZero())
25985       return N->getOperand(1);
25986
25987   return SDValue();
25988 }
25989
25990 static SDValue PerformBTCombine(SDNode *N,
25991                                 SelectionDAG &DAG,
25992                                 TargetLowering::DAGCombinerInfo &DCI) {
25993   // BT ignores high bits in the bit index operand.
25994   SDValue Op1 = N->getOperand(1);
25995   if (Op1.hasOneUse()) {
25996     unsigned BitWidth = Op1.getValueSizeInBits();
25997     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25998     APInt KnownZero, KnownOne;
25999     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
26000                                           !DCI.isBeforeLegalizeOps());
26001     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26002     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
26003         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
26004       DCI.CommitTargetLoweringOpt(TLO);
26005   }
26006   return SDValue();
26007 }
26008
26009 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
26010   SDValue Op = N->getOperand(0);
26011   if (Op.getOpcode() == ISD::BITCAST)
26012     Op = Op.getOperand(0);
26013   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
26014   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
26015       VT.getVectorElementType().getSizeInBits() ==
26016       OpVT.getVectorElementType().getSizeInBits()) {
26017     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
26018   }
26019   return SDValue();
26020 }
26021
26022 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
26023                                                const X86Subtarget *Subtarget) {
26024   EVT VT = N->getValueType(0);
26025   if (!VT.isVector())
26026     return SDValue();
26027
26028   SDValue N0 = N->getOperand(0);
26029   SDValue N1 = N->getOperand(1);
26030   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
26031   SDLoc dl(N);
26032
26033   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
26034   // both SSE and AVX2 since there is no sign-extended shift right
26035   // operation on a vector with 64-bit elements.
26036   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
26037   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
26038   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
26039       N0.getOpcode() == ISD::SIGN_EXTEND)) {
26040     SDValue N00 = N0.getOperand(0);
26041
26042     // EXTLOAD has a better solution on AVX2,
26043     // it may be replaced with X86ISD::VSEXT node.
26044     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
26045       if (!ISD::isNormalLoad(N00.getNode()))
26046         return SDValue();
26047
26048     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
26049         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
26050                                   N00, N1);
26051       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
26052     }
26053   }
26054   return SDValue();
26055 }
26056
26057 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
26058 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
26059 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
26060 /// eliminate extend, add, and shift instructions.
26061 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
26062                                        const X86Subtarget *Subtarget) {
26063   // TODO: This should be valid for other integer types.
26064   EVT VT = Sext->getValueType(0);
26065   if (VT != MVT::i64)
26066     return SDValue();
26067
26068   // We need an 'add nsw' feeding into the 'sext'.
26069   SDValue Add = Sext->getOperand(0);
26070   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
26071     return SDValue();
26072
26073   // Having a constant operand to the 'add' ensures that we are not increasing
26074   // the instruction count because the constant is extended for free below.
26075   // A constant operand can also become the displacement field of an LEA.
26076   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
26077   if (!AddOp1)
26078     return SDValue();
26079
26080   // Don't make the 'add' bigger if there's no hope of combining it with some
26081   // other 'add' or 'shl' instruction.
26082   // TODO: It may be profitable to generate simpler LEA instructions in place
26083   // of single 'add' instructions, but the cost model for selecting an LEA
26084   // currently has a high threshold.
26085   bool HasLEAPotential = false;
26086   for (auto *User : Sext->uses()) {
26087     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
26088       HasLEAPotential = true;
26089       break;
26090     }
26091   }
26092   if (!HasLEAPotential)
26093     return SDValue();
26094
26095   // Everything looks good, so pull the 'sext' ahead of the 'add'.
26096   int64_t AddConstant = AddOp1->getSExtValue();
26097   SDValue AddOp0 = Add.getOperand(0);
26098   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
26099   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
26100
26101   // The wider add is guaranteed to not wrap because both operands are
26102   // sign-extended.
26103   SDNodeFlags Flags;
26104   Flags.setNoSignedWrap(true);
26105   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
26106 }
26107
26108 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
26109                                   TargetLowering::DAGCombinerInfo &DCI,
26110                                   const X86Subtarget *Subtarget) {
26111   SDValue N0 = N->getOperand(0);
26112   EVT VT = N->getValueType(0);
26113   EVT SVT = VT.getScalarType();
26114   EVT InVT = N0.getValueType();
26115   EVT InSVT = InVT.getScalarType();
26116   SDLoc DL(N);
26117
26118   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
26119   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
26120   // This exposes the sext to the sdivrem lowering, so that it directly extends
26121   // from AH (which we otherwise need to do contortions to access).
26122   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
26123       InVT == MVT::i8 && VT == MVT::i32) {
26124     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26125     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
26126                             N0.getOperand(0), N0.getOperand(1));
26127     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26128     return R.getValue(1);
26129   }
26130
26131   if (!DCI.isBeforeLegalizeOps()) {
26132     if (InVT == MVT::i1) {
26133       SDValue Zero = DAG.getConstant(0, DL, VT);
26134       SDValue AllOnes =
26135         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26136       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26137     }
26138     return SDValue();
26139   }
26140
26141   if (VT.isVector() && Subtarget->hasSSE2()) {
26142     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26143       EVT InVT = N.getValueType();
26144       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26145                                    Size / InVT.getScalarSizeInBits());
26146       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26147                                     DAG.getUNDEF(InVT));
26148       Opnds[0] = N;
26149       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26150     };
26151
26152     // If target-size is less than 128-bits, extend to a type that would extend
26153     // to 128 bits, extend that and extract the original target vector.
26154     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26155         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26156         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26157       unsigned Scale = 128 / VT.getSizeInBits();
26158       EVT ExVT =
26159           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26160       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26161       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26162       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26163                          DAG.getIntPtrConstant(0, DL));
26164     }
26165
26166     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26167     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26168     if (VT.getSizeInBits() == 128 &&
26169         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26170         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26171       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26172       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26173     }
26174
26175     // On pre-AVX2 targets, split into 128-bit nodes of
26176     // ISD::SIGN_EXTEND_VECTOR_INREG.
26177     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26178         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26179         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26180       unsigned NumVecs = VT.getSizeInBits() / 128;
26181       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26182       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26183       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26184
26185       SmallVector<SDValue, 8> Opnds;
26186       for (unsigned i = 0, Offset = 0; i != NumVecs;
26187            ++i, Offset += NumSubElts) {
26188         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26189                                      DAG.getIntPtrConstant(Offset, DL));
26190         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26191         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26192         Opnds.push_back(SrcVec);
26193       }
26194       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26195     }
26196   }
26197
26198   if (Subtarget->hasAVX() && VT.is256BitVector())
26199     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26200       return R;
26201
26202   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26203     return NewAdd;
26204
26205   return SDValue();
26206 }
26207
26208 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26209                                  const X86Subtarget* Subtarget) {
26210   SDLoc dl(N);
26211   EVT VT = N->getValueType(0);
26212
26213   // Let legalize expand this if it isn't a legal type yet.
26214   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26215     return SDValue();
26216
26217   EVT ScalarVT = VT.getScalarType();
26218   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26219       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26220        !Subtarget->hasAVX512()))
26221     return SDValue();
26222
26223   SDValue A = N->getOperand(0);
26224   SDValue B = N->getOperand(1);
26225   SDValue C = N->getOperand(2);
26226
26227   bool NegA = (A.getOpcode() == ISD::FNEG);
26228   bool NegB = (B.getOpcode() == ISD::FNEG);
26229   bool NegC = (C.getOpcode() == ISD::FNEG);
26230
26231   // Negative multiplication when NegA xor NegB
26232   bool NegMul = (NegA != NegB);
26233   if (NegA)
26234     A = A.getOperand(0);
26235   if (NegB)
26236     B = B.getOperand(0);
26237   if (NegC)
26238     C = C.getOperand(0);
26239
26240   unsigned Opcode;
26241   if (!NegMul)
26242     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26243   else
26244     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26245
26246   return DAG.getNode(Opcode, dl, VT, A, B, C);
26247 }
26248
26249 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26250                                   TargetLowering::DAGCombinerInfo &DCI,
26251                                   const X86Subtarget *Subtarget) {
26252   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26253   //           (and (i32 x86isd::setcc_carry), 1)
26254   // This eliminates the zext. This transformation is necessary because
26255   // ISD::SETCC is always legalized to i8.
26256   SDLoc dl(N);
26257   SDValue N0 = N->getOperand(0);
26258   EVT VT = N->getValueType(0);
26259
26260   if (N0.getOpcode() == ISD::AND &&
26261       N0.hasOneUse() &&
26262       N0.getOperand(0).hasOneUse()) {
26263     SDValue N00 = N0.getOperand(0);
26264     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26265       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26266       if (!C || C->getZExtValue() != 1)
26267         return SDValue();
26268       return DAG.getNode(ISD::AND, dl, VT,
26269                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26270                                      N00.getOperand(0), N00.getOperand(1)),
26271                          DAG.getConstant(1, dl, VT));
26272     }
26273   }
26274
26275   if (N0.getOpcode() == ISD::TRUNCATE &&
26276       N0.hasOneUse() &&
26277       N0.getOperand(0).hasOneUse()) {
26278     SDValue N00 = N0.getOperand(0);
26279     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26280       return DAG.getNode(ISD::AND, dl, VT,
26281                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26282                                      N00.getOperand(0), N00.getOperand(1)),
26283                          DAG.getConstant(1, dl, VT));
26284     }
26285   }
26286
26287   if (VT.is256BitVector())
26288     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26289       return R;
26290
26291   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26292   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26293   // This exposes the zext to the udivrem lowering, so that it directly extends
26294   // from AH (which we otherwise need to do contortions to access).
26295   if (N0.getOpcode() == ISD::UDIVREM &&
26296       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26297       (VT == MVT::i32 || VT == MVT::i64)) {
26298     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26299     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26300                             N0.getOperand(0), N0.getOperand(1));
26301     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26302     return R.getValue(1);
26303   }
26304
26305   return SDValue();
26306 }
26307
26308 // Optimize x == -y --> x+y == 0
26309 //          x != -y --> x+y != 0
26310 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26311                                       const X86Subtarget* Subtarget) {
26312   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26313   SDValue LHS = N->getOperand(0);
26314   SDValue RHS = N->getOperand(1);
26315   EVT VT = N->getValueType(0);
26316   SDLoc DL(N);
26317
26318   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26319     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26320       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26321         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26322                                    LHS.getOperand(1));
26323         return DAG.getSetCC(DL, N->getValueType(0), addV,
26324                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26325       }
26326   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26327     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26328       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26329         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26330                                    RHS.getOperand(1));
26331         return DAG.getSetCC(DL, N->getValueType(0), addV,
26332                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26333       }
26334
26335   if (VT.getScalarType() == MVT::i1 &&
26336       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26337     bool IsSEXT0 =
26338         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26339         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26340     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26341
26342     if (!IsSEXT0 || !IsVZero1) {
26343       // Swap the operands and update the condition code.
26344       std::swap(LHS, RHS);
26345       CC = ISD::getSetCCSwappedOperands(CC);
26346
26347       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26348                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26349       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26350     }
26351
26352     if (IsSEXT0 && IsVZero1) {
26353       assert(VT == LHS.getOperand(0).getValueType() &&
26354              "Uexpected operand type");
26355       if (CC == ISD::SETGT)
26356         return DAG.getConstant(0, DL, VT);
26357       if (CC == ISD::SETLE)
26358         return DAG.getConstant(1, DL, VT);
26359       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26360         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26361
26362       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26363              "Unexpected condition code!");
26364       return LHS.getOperand(0);
26365     }
26366   }
26367
26368   return SDValue();
26369 }
26370
26371 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26372   SDValue V0 = N->getOperand(0);
26373   SDValue V1 = N->getOperand(1);
26374   SDLoc DL(N);
26375   EVT VT = N->getValueType(0);
26376
26377   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26378   // operands and changing the mask to 1. This saves us a bunch of
26379   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26380   // x86InstrInfo knows how to commute this back after instruction selection
26381   // if it would help register allocation.
26382
26383   // TODO: If optimizing for size or a processor that doesn't suffer from
26384   // partial register update stalls, this should be transformed into a MOVSD
26385   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26386
26387   if (VT == MVT::v2f64)
26388     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26389       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26390         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26391         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26392       }
26393
26394   return SDValue();
26395 }
26396
26397 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26398 // as "sbb reg,reg", since it can be extended without zext and produces
26399 // an all-ones bit which is more useful than 0/1 in some cases.
26400 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26401                                MVT VT) {
26402   if (VT == MVT::i8)
26403     return DAG.getNode(ISD::AND, DL, VT,
26404                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26405                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26406                                    EFLAGS),
26407                        DAG.getConstant(1, DL, VT));
26408   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26409   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26410                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26411                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26412                                  EFLAGS));
26413 }
26414
26415 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26416 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26417                                    TargetLowering::DAGCombinerInfo &DCI,
26418                                    const X86Subtarget *Subtarget) {
26419   SDLoc DL(N);
26420   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26421   SDValue EFLAGS = N->getOperand(1);
26422
26423   if (CC == X86::COND_A) {
26424     // Try to convert COND_A into COND_B in an attempt to facilitate
26425     // materializing "setb reg".
26426     //
26427     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26428     // cannot take an immediate as its first operand.
26429     //
26430     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26431         EFLAGS.getValueType().isInteger() &&
26432         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26433       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26434                                    EFLAGS.getNode()->getVTList(),
26435                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26436       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26437       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26438     }
26439   }
26440
26441   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26442   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26443   // cases.
26444   if (CC == X86::COND_B)
26445     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26446
26447   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26448     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26449     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26450   }
26451
26452   return SDValue();
26453 }
26454
26455 // Optimize branch condition evaluation.
26456 //
26457 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26458                                     TargetLowering::DAGCombinerInfo &DCI,
26459                                     const X86Subtarget *Subtarget) {
26460   SDLoc DL(N);
26461   SDValue Chain = N->getOperand(0);
26462   SDValue Dest = N->getOperand(1);
26463   SDValue EFLAGS = N->getOperand(3);
26464   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26465
26466   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26467     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26468     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26469                        Flags);
26470   }
26471
26472   return SDValue();
26473 }
26474
26475 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26476                                                          SelectionDAG &DAG) {
26477   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26478   // optimize away operation when it's from a constant.
26479   //
26480   // The general transformation is:
26481   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26482   //       AND(VECTOR_CMP(x,y), constant2)
26483   //    constant2 = UNARYOP(constant)
26484
26485   // Early exit if this isn't a vector operation, the operand of the
26486   // unary operation isn't a bitwise AND, or if the sizes of the operations
26487   // aren't the same.
26488   EVT VT = N->getValueType(0);
26489   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26490       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26491       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26492     return SDValue();
26493
26494   // Now check that the other operand of the AND is a constant. We could
26495   // make the transformation for non-constant splats as well, but it's unclear
26496   // that would be a benefit as it would not eliminate any operations, just
26497   // perform one more step in scalar code before moving to the vector unit.
26498   if (BuildVectorSDNode *BV =
26499           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26500     // Bail out if the vector isn't a constant.
26501     if (!BV->isConstant())
26502       return SDValue();
26503
26504     // Everything checks out. Build up the new and improved node.
26505     SDLoc DL(N);
26506     EVT IntVT = BV->getValueType(0);
26507     // Create a new constant of the appropriate type for the transformed
26508     // DAG.
26509     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26510     // The AND node needs bitcasts to/from an integer vector type around it.
26511     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26512     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26513                                  N->getOperand(0)->getOperand(0), MaskConst);
26514     SDValue Res = DAG.getBitcast(VT, NewAnd);
26515     return Res;
26516   }
26517
26518   return SDValue();
26519 }
26520
26521 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26522                                         const X86Subtarget *Subtarget) {
26523   SDValue Op0 = N->getOperand(0);
26524   EVT VT = N->getValueType(0);
26525   EVT InVT = Op0.getValueType();
26526   EVT InSVT = InVT.getScalarType();
26527   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26528
26529   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26530   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26531   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26532     SDLoc dl(N);
26533     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26534                                  InVT.getVectorNumElements());
26535     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26536
26537     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26538       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26539
26540     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26541   }
26542
26543   return SDValue();
26544 }
26545
26546 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26547                                         const X86Subtarget *Subtarget) {
26548   // First try to optimize away the conversion entirely when it's
26549   // conditionally from a constant. Vectors only.
26550   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26551     return Res;
26552
26553   // Now move on to more general possibilities.
26554   SDValue Op0 = N->getOperand(0);
26555   EVT VT = N->getValueType(0);
26556   EVT InVT = Op0.getValueType();
26557   EVT InSVT = InVT.getScalarType();
26558
26559   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26560   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26561   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26562     SDLoc dl(N);
26563     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26564                                  InVT.getVectorNumElements());
26565     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26566     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26567   }
26568
26569   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26570   // a 32-bit target where SSE doesn't support i64->FP operations.
26571   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
26572     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26573     EVT LdVT = Ld->getValueType(0);
26574
26575     // This transformation is not supported if the result type is f16
26576     if (VT == MVT::f16)
26577       return SDValue();
26578
26579     if (!Ld->isVolatile() && !VT.isVector() &&
26580         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26581         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26582       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26583           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26584       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26585       return FILDChain;
26586     }
26587   }
26588   return SDValue();
26589 }
26590
26591 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26592 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26593                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26594   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26595   // the result is either zero or one (depending on the input carry bit).
26596   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26597   if (X86::isZeroNode(N->getOperand(0)) &&
26598       X86::isZeroNode(N->getOperand(1)) &&
26599       // We don't have a good way to replace an EFLAGS use, so only do this when
26600       // dead right now.
26601       SDValue(N, 1).use_empty()) {
26602     SDLoc DL(N);
26603     EVT VT = N->getValueType(0);
26604     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26605     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26606                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26607                                            DAG.getConstant(X86::COND_B, DL,
26608                                                            MVT::i8),
26609                                            N->getOperand(2)),
26610                                DAG.getConstant(1, DL, VT));
26611     return DCI.CombineTo(N, Res1, CarryOut);
26612   }
26613
26614   return SDValue();
26615 }
26616
26617 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26618 //      (add Y, (setne X, 0)) -> sbb -1, Y
26619 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26620 //      (sub (setne X, 0), Y) -> adc -1, Y
26621 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26622   SDLoc DL(N);
26623
26624   // Look through ZExts.
26625   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26626   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26627     return SDValue();
26628
26629   SDValue SetCC = Ext.getOperand(0);
26630   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26631     return SDValue();
26632
26633   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26634   if (CC != X86::COND_E && CC != X86::COND_NE)
26635     return SDValue();
26636
26637   SDValue Cmp = SetCC.getOperand(1);
26638   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26639       !X86::isZeroNode(Cmp.getOperand(1)) ||
26640       !Cmp.getOperand(0).getValueType().isInteger())
26641     return SDValue();
26642
26643   SDValue CmpOp0 = Cmp.getOperand(0);
26644   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26645                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26646
26647   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26648   if (CC == X86::COND_NE)
26649     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26650                        DL, OtherVal.getValueType(), OtherVal,
26651                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26652                        NewCmp);
26653   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26654                      DL, OtherVal.getValueType(), OtherVal,
26655                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26656 }
26657
26658 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26659 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26660                                  const X86Subtarget *Subtarget) {
26661   EVT VT = N->getValueType(0);
26662   SDValue Op0 = N->getOperand(0);
26663   SDValue Op1 = N->getOperand(1);
26664
26665   // Try to synthesize horizontal adds from adds of shuffles.
26666   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26667        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26668       isHorizontalBinOp(Op0, Op1, true))
26669     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26670
26671   return OptimizeConditionalInDecrement(N, DAG);
26672 }
26673
26674 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26675                                  const X86Subtarget *Subtarget) {
26676   SDValue Op0 = N->getOperand(0);
26677   SDValue Op1 = N->getOperand(1);
26678
26679   // X86 can't encode an immediate LHS of a sub. See if we can push the
26680   // negation into a preceding instruction.
26681   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26682     // If the RHS of the sub is a XOR with one use and a constant, invert the
26683     // immediate. Then add one to the LHS of the sub so we can turn
26684     // X-Y -> X+~Y+1, saving one register.
26685     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26686         isa<ConstantSDNode>(Op1.getOperand(1))) {
26687       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26688       EVT VT = Op0.getValueType();
26689       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26690                                    Op1.getOperand(0),
26691                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26692       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26693                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26694     }
26695   }
26696
26697   // Try to synthesize horizontal adds from adds of shuffles.
26698   EVT VT = N->getValueType(0);
26699   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26700        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26701       isHorizontalBinOp(Op0, Op1, true))
26702     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26703
26704   return OptimizeConditionalInDecrement(N, DAG);
26705 }
26706
26707 /// performVZEXTCombine - Performs build vector combines
26708 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26709                                    TargetLowering::DAGCombinerInfo &DCI,
26710                                    const X86Subtarget *Subtarget) {
26711   SDLoc DL(N);
26712   MVT VT = N->getSimpleValueType(0);
26713   SDValue Op = N->getOperand(0);
26714   MVT OpVT = Op.getSimpleValueType();
26715   MVT OpEltVT = OpVT.getVectorElementType();
26716   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26717
26718   // (vzext (bitcast (vzext (x)) -> (vzext x)
26719   SDValue V = Op;
26720   while (V.getOpcode() == ISD::BITCAST)
26721     V = V.getOperand(0);
26722
26723   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26724     MVT InnerVT = V.getSimpleValueType();
26725     MVT InnerEltVT = InnerVT.getVectorElementType();
26726
26727     // If the element sizes match exactly, we can just do one larger vzext. This
26728     // is always an exact type match as vzext operates on integer types.
26729     if (OpEltVT == InnerEltVT) {
26730       assert(OpVT == InnerVT && "Types must match for vzext!");
26731       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26732     }
26733
26734     // The only other way we can combine them is if only a single element of the
26735     // inner vzext is used in the input to the outer vzext.
26736     if (InnerEltVT.getSizeInBits() < InputBits)
26737       return SDValue();
26738
26739     // In this case, the inner vzext is completely dead because we're going to
26740     // only look at bits inside of the low element. Just do the outer vzext on
26741     // a bitcast of the input to the inner.
26742     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26743   }
26744
26745   // Check if we can bypass extracting and re-inserting an element of an input
26746   // vector. Essentially:
26747   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26748   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26749       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26750       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26751     SDValue ExtractedV = V.getOperand(0);
26752     SDValue OrigV = ExtractedV.getOperand(0);
26753     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26754       if (ExtractIdx->getZExtValue() == 0) {
26755         MVT OrigVT = OrigV.getSimpleValueType();
26756         // Extract a subvector if necessary...
26757         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26758           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26759           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26760                                     OrigVT.getVectorNumElements() / Ratio);
26761           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26762                               DAG.getIntPtrConstant(0, DL));
26763         }
26764         Op = DAG.getBitcast(OpVT, OrigV);
26765         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26766       }
26767   }
26768
26769   return SDValue();
26770 }
26771
26772 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26773                                              DAGCombinerInfo &DCI) const {
26774   SelectionDAG &DAG = DCI.DAG;
26775   switch (N->getOpcode()) {
26776   default: break;
26777   case ISD::EXTRACT_VECTOR_ELT:
26778     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26779   case ISD::VSELECT:
26780   case ISD::SELECT:
26781   case X86ISD::SHRUNKBLEND:
26782     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26783   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
26784   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26785   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26786   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26787   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26788   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26789   case ISD::SHL:
26790   case ISD::SRA:
26791   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26792   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26793   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26794   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26795   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26796   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26797   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26798   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26799   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26800   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26801   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26802   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26803   case X86ISD::FXOR:
26804   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26805   case X86ISD::FMIN:
26806   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26807   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26808   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26809   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26810   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26811   case ISD::ANY_EXTEND:
26812   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26813   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26814   case ISD::SIGN_EXTEND_INREG:
26815     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26816   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26817   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26818   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26819   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26820   case X86ISD::SHUFP:       // Handle all target specific shuffles
26821   case X86ISD::PALIGNR:
26822   case X86ISD::UNPCKH:
26823   case X86ISD::UNPCKL:
26824   case X86ISD::MOVHLPS:
26825   case X86ISD::MOVLHPS:
26826   case X86ISD::PSHUFB:
26827   case X86ISD::PSHUFD:
26828   case X86ISD::PSHUFHW:
26829   case X86ISD::PSHUFLW:
26830   case X86ISD::MOVSS:
26831   case X86ISD::MOVSD:
26832   case X86ISD::VPERMILPI:
26833   case X86ISD::VPERM2X128:
26834   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26835   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26836   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26837   }
26838
26839   return SDValue();
26840 }
26841
26842 /// isTypeDesirableForOp - Return true if the target has native support for
26843 /// the specified value type and it is 'desirable' to use the type for the
26844 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26845 /// instruction encodings are longer and some i16 instructions are slow.
26846 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26847   if (!isTypeLegal(VT))
26848     return false;
26849   if (VT != MVT::i16)
26850     return true;
26851
26852   switch (Opc) {
26853   default:
26854     return true;
26855   case ISD::LOAD:
26856   case ISD::SIGN_EXTEND:
26857   case ISD::ZERO_EXTEND:
26858   case ISD::ANY_EXTEND:
26859   case ISD::SHL:
26860   case ISD::SRL:
26861   case ISD::SUB:
26862   case ISD::ADD:
26863   case ISD::MUL:
26864   case ISD::AND:
26865   case ISD::OR:
26866   case ISD::XOR:
26867     return false;
26868   }
26869 }
26870
26871 /// IsDesirableToPromoteOp - This method query the target whether it is
26872 /// beneficial for dag combiner to promote the specified node. If true, it
26873 /// should return the desired promotion type by reference.
26874 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26875   EVT VT = Op.getValueType();
26876   if (VT != MVT::i16)
26877     return false;
26878
26879   bool Promote = false;
26880   bool Commute = false;
26881   switch (Op.getOpcode()) {
26882   default: break;
26883   case ISD::LOAD: {
26884     LoadSDNode *LD = cast<LoadSDNode>(Op);
26885     // If the non-extending load has a single use and it's not live out, then it
26886     // might be folded.
26887     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26888                                                      Op.hasOneUse()*/) {
26889       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26890              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26891         // The only case where we'd want to promote LOAD (rather then it being
26892         // promoted as an operand is when it's only use is liveout.
26893         if (UI->getOpcode() != ISD::CopyToReg)
26894           return false;
26895       }
26896     }
26897     Promote = true;
26898     break;
26899   }
26900   case ISD::SIGN_EXTEND:
26901   case ISD::ZERO_EXTEND:
26902   case ISD::ANY_EXTEND:
26903     Promote = true;
26904     break;
26905   case ISD::SHL:
26906   case ISD::SRL: {
26907     SDValue N0 = Op.getOperand(0);
26908     // Look out for (store (shl (load), x)).
26909     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26910       return false;
26911     Promote = true;
26912     break;
26913   }
26914   case ISD::ADD:
26915   case ISD::MUL:
26916   case ISD::AND:
26917   case ISD::OR:
26918   case ISD::XOR:
26919     Commute = true;
26920     // fallthrough
26921   case ISD::SUB: {
26922     SDValue N0 = Op.getOperand(0);
26923     SDValue N1 = Op.getOperand(1);
26924     if (!Commute && MayFoldLoad(N1))
26925       return false;
26926     // Avoid disabling potential load folding opportunities.
26927     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26928       return false;
26929     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26930       return false;
26931     Promote = true;
26932   }
26933   }
26934
26935   PVT = MVT::i32;
26936   return Promote;
26937 }
26938
26939 //===----------------------------------------------------------------------===//
26940 //                           X86 Inline Assembly Support
26941 //===----------------------------------------------------------------------===//
26942
26943 // Helper to match a string separated by whitespace.
26944 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26945   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26946
26947   for (StringRef Piece : Pieces) {
26948     if (!S.startswith(Piece)) // Check if the piece matches.
26949       return false;
26950
26951     S = S.substr(Piece.size());
26952     StringRef::size_type Pos = S.find_first_not_of(" \t");
26953     if (Pos == 0) // We matched a prefix.
26954       return false;
26955
26956     S = S.substr(Pos);
26957   }
26958
26959   return S.empty();
26960 }
26961
26962 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26963
26964   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26965     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26966         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26967         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26968
26969       if (AsmPieces.size() == 3)
26970         return true;
26971       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26972         return true;
26973     }
26974   }
26975   return false;
26976 }
26977
26978 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26979   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26980
26981   std::string AsmStr = IA->getAsmString();
26982
26983   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26984   if (!Ty || Ty->getBitWidth() % 16 != 0)
26985     return false;
26986
26987   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26988   SmallVector<StringRef, 4> AsmPieces;
26989   SplitString(AsmStr, AsmPieces, ";\n");
26990
26991   switch (AsmPieces.size()) {
26992   default: return false;
26993   case 1:
26994     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26995     // we will turn this bswap into something that will be lowered to logical
26996     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26997     // lower so don't worry about this.
26998     // bswap $0
26999     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
27000         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
27001         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
27002         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
27003         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
27004         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
27005       // No need to check constraints, nothing other than the equivalent of
27006       // "=r,0" would be valid here.
27007       return IntrinsicLowering::LowerToByteSwap(CI);
27008     }
27009
27010     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
27011     if (CI->getType()->isIntegerTy(16) &&
27012         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27013         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
27014          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
27015       AsmPieces.clear();
27016       StringRef ConstraintsStr = IA->getConstraintString();
27017       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27018       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27019       if (clobbersFlagRegisters(AsmPieces))
27020         return IntrinsicLowering::LowerToByteSwap(CI);
27021     }
27022     break;
27023   case 3:
27024     if (CI->getType()->isIntegerTy(32) &&
27025         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27026         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
27027         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
27028         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
27029       AsmPieces.clear();
27030       StringRef ConstraintsStr = IA->getConstraintString();
27031       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27032       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27033       if (clobbersFlagRegisters(AsmPieces))
27034         return IntrinsicLowering::LowerToByteSwap(CI);
27035     }
27036
27037     if (CI->getType()->isIntegerTy(64)) {
27038       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
27039       if (Constraints.size() >= 2 &&
27040           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
27041           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
27042         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
27043         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
27044             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
27045             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
27046           return IntrinsicLowering::LowerToByteSwap(CI);
27047       }
27048     }
27049     break;
27050   }
27051   return false;
27052 }
27053
27054 /// getConstraintType - Given a constraint letter, return the type of
27055 /// constraint it is for this target.
27056 X86TargetLowering::ConstraintType
27057 X86TargetLowering::getConstraintType(StringRef Constraint) const {
27058   if (Constraint.size() == 1) {
27059     switch (Constraint[0]) {
27060     case 'R':
27061     case 'q':
27062     case 'Q':
27063     case 'f':
27064     case 't':
27065     case 'u':
27066     case 'y':
27067     case 'x':
27068     case 'Y':
27069     case 'l':
27070       return C_RegisterClass;
27071     case 'a':
27072     case 'b':
27073     case 'c':
27074     case 'd':
27075     case 'S':
27076     case 'D':
27077     case 'A':
27078       return C_Register;
27079     case 'I':
27080     case 'J':
27081     case 'K':
27082     case 'L':
27083     case 'M':
27084     case 'N':
27085     case 'G':
27086     case 'C':
27087     case 'e':
27088     case 'Z':
27089       return C_Other;
27090     default:
27091       break;
27092     }
27093   }
27094   return TargetLowering::getConstraintType(Constraint);
27095 }
27096
27097 /// Examine constraint type and operand type and determine a weight value.
27098 /// This object must already have been set up with the operand type
27099 /// and the current alternative constraint selected.
27100 TargetLowering::ConstraintWeight
27101   X86TargetLowering::getSingleConstraintMatchWeight(
27102     AsmOperandInfo &info, const char *constraint) const {
27103   ConstraintWeight weight = CW_Invalid;
27104   Value *CallOperandVal = info.CallOperandVal;
27105     // If we don't have a value, we can't do a match,
27106     // but allow it at the lowest weight.
27107   if (!CallOperandVal)
27108     return CW_Default;
27109   Type *type = CallOperandVal->getType();
27110   // Look at the constraint type.
27111   switch (*constraint) {
27112   default:
27113     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27114   case 'R':
27115   case 'q':
27116   case 'Q':
27117   case 'a':
27118   case 'b':
27119   case 'c':
27120   case 'd':
27121   case 'S':
27122   case 'D':
27123   case 'A':
27124     if (CallOperandVal->getType()->isIntegerTy())
27125       weight = CW_SpecificReg;
27126     break;
27127   case 'f':
27128   case 't':
27129   case 'u':
27130     if (type->isFloatingPointTy())
27131       weight = CW_SpecificReg;
27132     break;
27133   case 'y':
27134     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27135       weight = CW_SpecificReg;
27136     break;
27137   case 'x':
27138   case 'Y':
27139     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27140         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27141       weight = CW_Register;
27142     break;
27143   case 'I':
27144     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27145       if (C->getZExtValue() <= 31)
27146         weight = CW_Constant;
27147     }
27148     break;
27149   case 'J':
27150     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27151       if (C->getZExtValue() <= 63)
27152         weight = CW_Constant;
27153     }
27154     break;
27155   case 'K':
27156     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27157       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27158         weight = CW_Constant;
27159     }
27160     break;
27161   case 'L':
27162     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27163       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27164         weight = CW_Constant;
27165     }
27166     break;
27167   case 'M':
27168     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27169       if (C->getZExtValue() <= 3)
27170         weight = CW_Constant;
27171     }
27172     break;
27173   case 'N':
27174     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27175       if (C->getZExtValue() <= 0xff)
27176         weight = CW_Constant;
27177     }
27178     break;
27179   case 'G':
27180   case 'C':
27181     if (isa<ConstantFP>(CallOperandVal)) {
27182       weight = CW_Constant;
27183     }
27184     break;
27185   case 'e':
27186     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27187       if ((C->getSExtValue() >= -0x80000000LL) &&
27188           (C->getSExtValue() <= 0x7fffffffLL))
27189         weight = CW_Constant;
27190     }
27191     break;
27192   case 'Z':
27193     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27194       if (C->getZExtValue() <= 0xffffffff)
27195         weight = CW_Constant;
27196     }
27197     break;
27198   }
27199   return weight;
27200 }
27201
27202 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27203 /// with another that has more specific requirements based on the type of the
27204 /// corresponding operand.
27205 const char *X86TargetLowering::
27206 LowerXConstraint(EVT ConstraintVT) const {
27207   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27208   // 'f' like normal targets.
27209   if (ConstraintVT.isFloatingPoint()) {
27210     if (Subtarget->hasSSE2())
27211       return "Y";
27212     if (Subtarget->hasSSE1())
27213       return "x";
27214   }
27215
27216   return TargetLowering::LowerXConstraint(ConstraintVT);
27217 }
27218
27219 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27220 /// vector.  If it is invalid, don't add anything to Ops.
27221 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27222                                                      std::string &Constraint,
27223                                                      std::vector<SDValue>&Ops,
27224                                                      SelectionDAG &DAG) const {
27225   SDValue Result;
27226
27227   // Only support length 1 constraints for now.
27228   if (Constraint.length() > 1) return;
27229
27230   char ConstraintLetter = Constraint[0];
27231   switch (ConstraintLetter) {
27232   default: break;
27233   case 'I':
27234     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27235       if (C->getZExtValue() <= 31) {
27236         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27237                                        Op.getValueType());
27238         break;
27239       }
27240     }
27241     return;
27242   case 'J':
27243     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27244       if (C->getZExtValue() <= 63) {
27245         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27246                                        Op.getValueType());
27247         break;
27248       }
27249     }
27250     return;
27251   case 'K':
27252     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27253       if (isInt<8>(C->getSExtValue())) {
27254         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27255                                        Op.getValueType());
27256         break;
27257       }
27258     }
27259     return;
27260   case 'L':
27261     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27262       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27263           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27264         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27265                                        Op.getValueType());
27266         break;
27267       }
27268     }
27269     return;
27270   case 'M':
27271     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27272       if (C->getZExtValue() <= 3) {
27273         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27274                                        Op.getValueType());
27275         break;
27276       }
27277     }
27278     return;
27279   case 'N':
27280     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27281       if (C->getZExtValue() <= 255) {
27282         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27283                                        Op.getValueType());
27284         break;
27285       }
27286     }
27287     return;
27288   case 'O':
27289     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27290       if (C->getZExtValue() <= 127) {
27291         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27292                                        Op.getValueType());
27293         break;
27294       }
27295     }
27296     return;
27297   case 'e': {
27298     // 32-bit signed value
27299     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27300       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27301                                            C->getSExtValue())) {
27302         // Widen to 64 bits here to get it sign extended.
27303         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27304         break;
27305       }
27306     // FIXME gcc accepts some relocatable values here too, but only in certain
27307     // memory models; it's complicated.
27308     }
27309     return;
27310   }
27311   case 'Z': {
27312     // 32-bit unsigned value
27313     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27314       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27315                                            C->getZExtValue())) {
27316         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27317                                        Op.getValueType());
27318         break;
27319       }
27320     }
27321     // FIXME gcc accepts some relocatable values here too, but only in certain
27322     // memory models; it's complicated.
27323     return;
27324   }
27325   case 'i': {
27326     // Literal immediates are always ok.
27327     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27328       // Widen to 64 bits here to get it sign extended.
27329       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27330       break;
27331     }
27332
27333     // In any sort of PIC mode addresses need to be computed at runtime by
27334     // adding in a register or some sort of table lookup.  These can't
27335     // be used as immediates.
27336     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27337       return;
27338
27339     // If we are in non-pic codegen mode, we allow the address of a global (with
27340     // an optional displacement) to be used with 'i'.
27341     GlobalAddressSDNode *GA = nullptr;
27342     int64_t Offset = 0;
27343
27344     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27345     while (1) {
27346       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27347         Offset += GA->getOffset();
27348         break;
27349       } else if (Op.getOpcode() == ISD::ADD) {
27350         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27351           Offset += C->getZExtValue();
27352           Op = Op.getOperand(0);
27353           continue;
27354         }
27355       } else if (Op.getOpcode() == ISD::SUB) {
27356         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27357           Offset += -C->getZExtValue();
27358           Op = Op.getOperand(0);
27359           continue;
27360         }
27361       }
27362
27363       // Otherwise, this isn't something we can handle, reject it.
27364       return;
27365     }
27366
27367     const GlobalValue *GV = GA->getGlobal();
27368     // If we require an extra load to get this address, as in PIC mode, we
27369     // can't accept it.
27370     if (isGlobalStubReference(
27371             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27372       return;
27373
27374     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27375                                         GA->getValueType(0), Offset);
27376     break;
27377   }
27378   }
27379
27380   if (Result.getNode()) {
27381     Ops.push_back(Result);
27382     return;
27383   }
27384   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27385 }
27386
27387 std::pair<unsigned, const TargetRegisterClass *>
27388 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27389                                                 StringRef Constraint,
27390                                                 MVT VT) const {
27391   // First, see if this is a constraint that directly corresponds to an LLVM
27392   // register class.
27393   if (Constraint.size() == 1) {
27394     // GCC Constraint Letters
27395     switch (Constraint[0]) {
27396     default: break;
27397       // TODO: Slight differences here in allocation order and leaving
27398       // RIP in the class. Do they matter any more here than they do
27399       // in the normal allocation?
27400     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27401       if (Subtarget->is64Bit()) {
27402         if (VT == MVT::i32 || VT == MVT::f32)
27403           return std::make_pair(0U, &X86::GR32RegClass);
27404         if (VT == MVT::i16)
27405           return std::make_pair(0U, &X86::GR16RegClass);
27406         if (VT == MVT::i8 || VT == MVT::i1)
27407           return std::make_pair(0U, &X86::GR8RegClass);
27408         if (VT == MVT::i64 || VT == MVT::f64)
27409           return std::make_pair(0U, &X86::GR64RegClass);
27410         break;
27411       }
27412       // 32-bit fallthrough
27413     case 'Q':   // Q_REGS
27414       if (VT == MVT::i32 || VT == MVT::f32)
27415         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27416       if (VT == MVT::i16)
27417         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27418       if (VT == MVT::i8 || VT == MVT::i1)
27419         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27420       if (VT == MVT::i64)
27421         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27422       break;
27423     case 'r':   // GENERAL_REGS
27424     case 'l':   // INDEX_REGS
27425       if (VT == MVT::i8 || VT == MVT::i1)
27426         return std::make_pair(0U, &X86::GR8RegClass);
27427       if (VT == MVT::i16)
27428         return std::make_pair(0U, &X86::GR16RegClass);
27429       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27430         return std::make_pair(0U, &X86::GR32RegClass);
27431       return std::make_pair(0U, &X86::GR64RegClass);
27432     case 'R':   // LEGACY_REGS
27433       if (VT == MVT::i8 || VT == MVT::i1)
27434         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27435       if (VT == MVT::i16)
27436         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27437       if (VT == MVT::i32 || !Subtarget->is64Bit())
27438         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27439       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27440     case 'f':  // FP Stack registers.
27441       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27442       // value to the correct fpstack register class.
27443       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27444         return std::make_pair(0U, &X86::RFP32RegClass);
27445       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27446         return std::make_pair(0U, &X86::RFP64RegClass);
27447       return std::make_pair(0U, &X86::RFP80RegClass);
27448     case 'y':   // MMX_REGS if MMX allowed.
27449       if (!Subtarget->hasMMX()) break;
27450       return std::make_pair(0U, &X86::VR64RegClass);
27451     case 'Y':   // SSE_REGS if SSE2 allowed
27452       if (!Subtarget->hasSSE2()) break;
27453       // FALL THROUGH.
27454     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27455       if (!Subtarget->hasSSE1()) break;
27456
27457       switch (VT.SimpleTy) {
27458       default: break;
27459       // Scalar SSE types.
27460       case MVT::f32:
27461       case MVT::i32:
27462         return std::make_pair(0U, &X86::FR32RegClass);
27463       case MVT::f64:
27464       case MVT::i64:
27465         return std::make_pair(0U, &X86::FR64RegClass);
27466       // Vector types.
27467       case MVT::v16i8:
27468       case MVT::v8i16:
27469       case MVT::v4i32:
27470       case MVT::v2i64:
27471       case MVT::v4f32:
27472       case MVT::v2f64:
27473         return std::make_pair(0U, &X86::VR128RegClass);
27474       // AVX types.
27475       case MVT::v32i8:
27476       case MVT::v16i16:
27477       case MVT::v8i32:
27478       case MVT::v4i64:
27479       case MVT::v8f32:
27480       case MVT::v4f64:
27481         return std::make_pair(0U, &X86::VR256RegClass);
27482       case MVT::v8f64:
27483       case MVT::v16f32:
27484       case MVT::v16i32:
27485       case MVT::v8i64:
27486         return std::make_pair(0U, &X86::VR512RegClass);
27487       }
27488       break;
27489     }
27490   }
27491
27492   // Use the default implementation in TargetLowering to convert the register
27493   // constraint into a member of a register class.
27494   std::pair<unsigned, const TargetRegisterClass*> Res;
27495   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27496
27497   // Not found as a standard register?
27498   if (!Res.second) {
27499     // Map st(0) -> st(7) -> ST0
27500     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27501         tolower(Constraint[1]) == 's' &&
27502         tolower(Constraint[2]) == 't' &&
27503         Constraint[3] == '(' &&
27504         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27505         Constraint[5] == ')' &&
27506         Constraint[6] == '}') {
27507
27508       Res.first = X86::FP0+Constraint[4]-'0';
27509       Res.second = &X86::RFP80RegClass;
27510       return Res;
27511     }
27512
27513     // GCC allows "st(0)" to be called just plain "st".
27514     if (StringRef("{st}").equals_lower(Constraint)) {
27515       Res.first = X86::FP0;
27516       Res.second = &X86::RFP80RegClass;
27517       return Res;
27518     }
27519
27520     // flags -> EFLAGS
27521     if (StringRef("{flags}").equals_lower(Constraint)) {
27522       Res.first = X86::EFLAGS;
27523       Res.second = &X86::CCRRegClass;
27524       return Res;
27525     }
27526
27527     // 'A' means EAX + EDX.
27528     if (Constraint == "A") {
27529       Res.first = X86::EAX;
27530       Res.second = &X86::GR32_ADRegClass;
27531       return Res;
27532     }
27533     return Res;
27534   }
27535
27536   // Otherwise, check to see if this is a register class of the wrong value
27537   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27538   // turn into {ax},{dx}.
27539   // MVT::Other is used to specify clobber names.
27540   if (Res.second->hasType(VT) || VT == MVT::Other)
27541     return Res;   // Correct type already, nothing to do.
27542
27543   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27544   // return "eax". This should even work for things like getting 64bit integer
27545   // registers when given an f64 type.
27546   const TargetRegisterClass *Class = Res.second;
27547   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27548       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27549     unsigned Size = VT.getSizeInBits();
27550     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27551                                   : Size == 16 ? MVT::i16
27552                                   : Size == 32 ? MVT::i32
27553                                   : Size == 64 ? MVT::i64
27554                                   : MVT::Other;
27555     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27556     if (DestReg > 0) {
27557       Res.first = DestReg;
27558       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27559                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27560                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27561                  : &X86::GR64RegClass;
27562       assert(Res.second->contains(Res.first) && "Register in register class");
27563     } else {
27564       // No register found/type mismatch.
27565       Res.first = 0;
27566       Res.second = nullptr;
27567     }
27568   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27569              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27570              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27571              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27572              Class == &X86::VR512RegClass) {
27573     // Handle references to XMM physical registers that got mapped into the
27574     // wrong class.  This can happen with constraints like {xmm0} where the
27575     // target independent register mapper will just pick the first match it can
27576     // find, ignoring the required type.
27577
27578     if (VT == MVT::f32 || VT == MVT::i32)
27579       Res.second = &X86::FR32RegClass;
27580     else if (VT == MVT::f64 || VT == MVT::i64)
27581       Res.second = &X86::FR64RegClass;
27582     else if (X86::VR128RegClass.hasType(VT))
27583       Res.second = &X86::VR128RegClass;
27584     else if (X86::VR256RegClass.hasType(VT))
27585       Res.second = &X86::VR256RegClass;
27586     else if (X86::VR512RegClass.hasType(VT))
27587       Res.second = &X86::VR512RegClass;
27588     else {
27589       // Type mismatch and not a clobber: Return an error;
27590       Res.first = 0;
27591       Res.second = nullptr;
27592     }
27593   }
27594
27595   return Res;
27596 }
27597
27598 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27599                                             const AddrMode &AM, Type *Ty,
27600                                             unsigned AS) const {
27601   // Scaling factors are not free at all.
27602   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27603   // will take 2 allocations in the out of order engine instead of 1
27604   // for plain addressing mode, i.e. inst (reg1).
27605   // E.g.,
27606   // vaddps (%rsi,%drx), %ymm0, %ymm1
27607   // Requires two allocations (one for the load, one for the computation)
27608   // whereas:
27609   // vaddps (%rsi), %ymm0, %ymm1
27610   // Requires just 1 allocation, i.e., freeing allocations for other operations
27611   // and having less micro operations to execute.
27612   //
27613   // For some X86 architectures, this is even worse because for instance for
27614   // stores, the complex addressing mode forces the instruction to use the
27615   // "load" ports instead of the dedicated "store" port.
27616   // E.g., on Haswell:
27617   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27618   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27619   if (isLegalAddressingMode(DL, AM, Ty, AS))
27620     // Scale represents reg2 * scale, thus account for 1
27621     // as soon as we use a second register.
27622     return AM.Scale != 0;
27623   return -1;
27624 }
27625
27626 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27627   // Integer division on x86 is expensive. However, when aggressively optimizing
27628   // for code size, we prefer to use a div instruction, as it is usually smaller
27629   // than the alternative sequence.
27630   // The exception to this is vector division. Since x86 doesn't have vector
27631   // integer division, leaving the division as-is is a loss even in terms of
27632   // size, because it will have to be scalarized, while the alternative code
27633   // sequence can be performed in vector form.
27634   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27635                                    Attribute::MinSize);
27636   return OptSize && !VT.isVector();
27637 }
27638
27639 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27640        TargetLowering::ArgListTy& Args) const {
27641   // The MCU psABI requires some arguments to be passed in-register.
27642   // For regular calls, the inreg arguments are marked by the front-end.
27643   // However, for compiler generated library calls, we have to patch this
27644   // up here.
27645   if (!Subtarget->isTargetMCU() || !Args.size())
27646     return;
27647
27648   unsigned FreeRegs = 3;
27649   for (auto &Arg : Args) {
27650     // For library functions, we do not expect any fancy types.
27651     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27652     unsigned SizeInRegs = (Size + 31) / 32;
27653     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27654       continue;
27655
27656     Arg.isInReg = true;
27657     FreeRegs -= SizeInRegs;
27658     if (!FreeRegs)
27659       break;
27660   }
27661 }