lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/IR/Instructions.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetMachine.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 using namespace llvm;
  37
  38 #define DEBUG_TYPE "x86-isel"
  39
  40 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  41
  42 //===----------------------------------------------------------------------===//
  43 //                      Pattern Matcher Implementation
  44 //===----------------------------------------------------------------------===//
  45
  46 namespace {
  47   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  48   /// SDValue's instead of register numbers for the leaves of the matched
  49   /// tree.
  50   struct X86ISelAddressMode {
  51     enum {
  52       RegBase,
  53       FrameIndexBase
  54     } BaseType;
  55
  56     // This is really a union, discriminated by BaseType!
  57     SDValue Base_Reg;
  58     int Base_FrameIndex;
  59
  60     unsigned Scale;
  61     SDValue IndexReg;
  62     int32_t Disp;
  63     SDValue Segment;
  64     const GlobalValue *GV;
  65     const Constant *CP;
  66     const BlockAddress *BlockAddr;
  67     const char *ES;
  68     int JT;
  69     unsigned Align;    // CP alignment.
  70     unsigned char SymbolFlags;  // X86II::MO_*
  71
  72     X86ISelAddressMode()
  73       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  74         Segment(), GV(nullptr), CP(nullptr), BlockAddr(nullptr), ES(nullptr),
  75         JT(-1), Align(0), SymbolFlags(X86II::MO_NO_FLAG) {
  76     }
  77
  78     bool hasSymbolicDisplacement() const {
  79       return GV != nullptr || CP != nullptr || ES != nullptr ||
  80              JT != -1 || BlockAddr != nullptr;
  81     }
  82
  83     bool hasBaseOrIndexReg() const {
  84       return BaseType == FrameIndexBase ||
  85              IndexReg.getNode() != nullptr || Base_Reg.getNode() != nullptr;
  86     }
  87
  88     /// isRIPRelative - Return true if this addressing mode is already RIP
  89     /// relative.
  90     bool isRIPRelative() const {
  91       if (BaseType != RegBase) return false;
  92       if (RegisterSDNode *RegNode =
  93             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  94         return RegNode->getReg() == X86::RIP;
  95       return false;
  96     }
  97
  98     void setBaseReg(SDValue Reg) {
  99       BaseType = RegBase;
 100       Base_Reg = Reg;
 101     }
 102
 103 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 104     void dump() {
 105       dbgs() << "X86ISelAddressMode " << this << '\n';
 106       dbgs() << "Base_Reg ";
 107       if (Base_Reg.getNode() != 0)
 108         Base_Reg.getNode()->dump();
 109       else
 110         dbgs() << "nul";
 111       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 112              << " Scale" << Scale << '\n'
 113              << "IndexReg ";
 114       if (IndexReg.getNode() != 0)
 115         IndexReg.getNode()->dump();
 116       else
 117         dbgs() << "nul";
 118       dbgs() << " Disp " << Disp << '\n'
 119              << "GV ";
 120       if (GV)
 121         GV->dump();
 122       else
 123         dbgs() << "nul";
 124       dbgs() << " CP ";
 125       if (CP)
 126         CP->dump();
 127       else
 128         dbgs() << "nul";
 129       dbgs() << '\n'
 130              << "ES ";
 131       if (ES)
 132         dbgs() << ES;
 133       else
 134         dbgs() << "nul";
 135       dbgs() << " JT" << JT << " Align" << Align << '\n';
 136     }
 137 #endif
 138   };
 139 }
 140
 141 namespace {
 142   //===--------------------------------------------------------------------===//
 143   /// ISel - X86 specific code to select X86 machine instructions for
 144   /// SelectionDAG operations.
 145   ///
 146   class X86DAGToDAGISel final : public SelectionDAGISel {
 147     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 148     /// make the right decision when generating code for different targets.
 149     const X86Subtarget *Subtarget;
 150
 151     /// OptForSize - If true, selector should try to optimize for code size
 152     /// instead of performance.
 153     bool OptForSize;
 154
 155   public:
 156     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 157       : SelectionDAGISel(tm, OptLevel),
 158         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 159         OptForSize(false) {}
 160
 161     const char *getPassName() const override {
 162       return "X86 DAG->DAG Instruction Selection";
 163     }
 164
 165     void EmitFunctionEntryCode() override;
 166
 167     bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const override;
 168
 169     void PreprocessISelDAG() override;
 170
 171     inline bool immSext8(SDNode *N) const {
 172       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 173     }
 174
 175     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 176     // sign extended field.
 177     inline bool i64immSExt32(SDNode *N) const {
 178       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 179       return (int64_t)v == (int32_t)v;
 180     }
 181
 182 // Include the pieces autogenerated from the target description.
 183 #include "X86GenDAGISel.inc"
 184
 185   private:
 186     SDNode *Select(SDNode *N) override;
 187     SDNode *SelectGather(SDNode *N, unsigned Opc);
 188     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 189     SDNode *SelectAtomicLoadArith(SDNode *Node, MVT NVT);
 190
 191     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 192     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 193     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 194     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 195     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 196                                  unsigned Depth);
 197     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 198     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 199                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 200                     SDValue &Segment);
 201     bool SelectMOV64Imm32(SDValue N, SDValue &Imm);
 202     bool SelectLEAAddr(SDValue N, SDValue &Base,
 203                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 204                        SDValue &Segment);
 205     bool SelectLEA64_32Addr(SDValue N, SDValue &Base,
 206                             SDValue &Scale, SDValue &Index, SDValue &Disp,
 207                             SDValue &Segment);
 208     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 209                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 210                            SDValue &Segment);
 211     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 212                              SDValue &Base, SDValue &Scale,
 213                              SDValue &Index, SDValue &Disp,
 214                              SDValue &Segment,
 215                              SDValue &NodeWithChain);
 216
 217     bool TryFoldLoad(SDNode *P, SDValue N,
 218                      SDValue &Base, SDValue &Scale,
 219                      SDValue &Index, SDValue &Disp,
 220                      SDValue &Segment);
 221
 222     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 223     /// inline asm expressions.
 224     bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 225                                       char ConstraintCode,
 226                                       std::vector<SDValue> &OutOps) override;
 227
 228     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 229
 230     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 231                                    SDValue &Scale, SDValue &Index,
 232                                    SDValue &Disp, SDValue &Segment) {
 233       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 234         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex,
 235                                     getTargetLowering()->getPointerTy()) :
 236         AM.Base_Reg;
 237       Scale = getI8Imm(AM.Scale);
 238       Index = AM.IndexReg;
 239       // These are 32-bit even in 64-bit mode since RIP relative offset
 240       // is 32-bit.
 241       if (AM.GV)
 242         Disp = CurDAG->getTargetGlobalAddress(AM.GV, SDLoc(),
 243                                               MVT::i32, AM.Disp,
 244                                               AM.SymbolFlags);
 245       else if (AM.CP)
 246         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 247                                              AM.Align, AM.Disp, AM.SymbolFlags);
 248       else if (AM.ES) {
 249         assert(!AM.Disp && "Non-zero displacement is ignored with ES.");
 250         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 251       } else if (AM.JT != -1) {
 252         assert(!AM.Disp && "Non-zero displacement is ignored with JT.");
 253         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 254       } else if (AM.BlockAddr)
 255         Disp = CurDAG->getTargetBlockAddress(AM.BlockAddr, MVT::i32, AM.Disp,
 256                                              AM.SymbolFlags);
 257       else
 258         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 259
 260       if (AM.Segment.getNode())
 261         Segment = AM.Segment;
 262       else
 263         Segment = CurDAG->getRegister(0, MVT::i32);
 264     }
 265
 266     /// getI8Imm - Return a target constant with the specified value, of type
 267     /// i8.
 268     inline SDValue getI8Imm(unsigned Imm) {
 269       return CurDAG->getTargetConstant(Imm, MVT::i8);
 270     }
 271
 272     /// getI32Imm - Return a target constant with the specified value, of type
 273     /// i32.
 274     inline SDValue getI32Imm(unsigned Imm) {
 275       return CurDAG->getTargetConstant(Imm, MVT::i32);
 276     }
 277
 278     /// getGlobalBaseReg - Return an SDNode that returns the value of
 279     /// the global base register. Output instructions required to
 280     /// initialize the global base register, if necessary.
 281     ///
 282     SDNode *getGlobalBaseReg();
 283
 284     /// getTargetMachine - Return a reference to the TargetMachine, casted
 285     /// to the target-specific type.
 286     const X86TargetMachine &getTargetMachine() const {
 287       return static_cast<const X86TargetMachine &>(TM);
 288     }
 289
 290     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 291     /// to the target-specific type.
 292     const X86InstrInfo *getInstrInfo() const {
 293       return getTargetMachine().getInstrInfo();
 294     }
 295   };
 296 }
 297
 298
 299 bool
 300 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 301   if (OptLevel == CodeGenOpt::None) return false;
 302
 303   if (!N.hasOneUse())
 304     return false;
 305
 306   if (N.getOpcode() != ISD::LOAD)
 307     return true;
 308
 309   // If N is a load, do additional profitability checks.
 310   if (U == Root) {
 311     switch (U->getOpcode()) {
 312     default: break;
 313     case X86ISD::ADD:
 314     case X86ISD::SUB:
 315     case X86ISD::AND:
 316     case X86ISD::XOR:
 317     case X86ISD::OR:
 318     case ISD::ADD:
 319     case ISD::ADDC:
 320     case ISD::ADDE:
 321     case ISD::AND:
 322     case ISD::OR:
 323     case ISD::XOR: {
 324       SDValue Op1 = U->getOperand(1);
 325
 326       // If the other operand is a 8-bit immediate we should fold the immediate
 327       // instead. This reduces code size.
 328       // e.g.
 329       // movl 4(%esp), %eax
 330       // addl $4, %eax
 331       // vs.
 332       // movl $4, %eax
 333       // addl 4(%esp), %eax
 334       // The former is 2 bytes shorter. In case where the increment is 1, then
 335       // the saving can be 4 bytes (by using incl %eax).
 336       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 337         if (Imm->getAPIntValue().isSignedIntN(8))
 338           return false;
 339
 340       // If the other operand is a TLS address, we should fold it instead.
 341       // This produces
 342       // movl    %gs:0, %eax
 343       // leal    i@NTPOFF(%eax), %eax
 344       // instead of
 345       // movl    $i@NTPOFF, %eax
 346       // addl    %gs:0, %eax
 347       // if the block also has an access to a second TLS address this will save
 348       // a load.
 349       // FIXME: This is probably also true for non-TLS addresses.
 350       if (Op1.getOpcode() == X86ISD::Wrapper) {
 351         SDValue Val = Op1.getOperand(0);
 352         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 353           return false;
 354       }
 355     }
 356     }
 357   }
 358
 359   return true;
 360 }
 361
 362 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 363 /// load's chain operand and move load below the call's chain operand.
 364 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 365                                SDValue Call, SDValue OrigChain) {
 366   SmallVector<SDValue, 8> Ops;
 367   SDValue Chain = OrigChain.getOperand(0);
 368   if (Chain.getNode() == Load.getNode())
 369     Ops.push_back(Load.getOperand(0));
 370   else {
 371     assert(Chain.getOpcode() == ISD::TokenFactor &&
 372            "Unexpected chain operand");
 373     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 374       if (Chain.getOperand(i).getNode() == Load.getNode())
 375         Ops.push_back(Load.getOperand(0));
 376       else
 377         Ops.push_back(Chain.getOperand(i));
 378     SDValue NewChain =
 379       CurDAG->getNode(ISD::TokenFactor, SDLoc(Load),
 380                       MVT::Other, &Ops[0], Ops.size());
 381     Ops.clear();
 382     Ops.push_back(NewChain);
 383   }
 384   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 385     Ops.push_back(OrigChain.getOperand(i));
 386   CurDAG->UpdateNodeOperands(OrigChain.getNode(), &Ops[0], Ops.size());
 387   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 388                              Load.getOperand(1), Load.getOperand(2));
 389
 390   unsigned NumOps = Call.getNode()->getNumOperands();
 391   Ops.clear();
 392   Ops.push_back(SDValue(Load.getNode(), 1));
 393   for (unsigned i = 1, e = NumOps; i != e; ++i)
 394     Ops.push_back(Call.getOperand(i));
 395   CurDAG->UpdateNodeOperands(Call.getNode(), &Ops[0], NumOps);
 396 }
 397
 398 /// isCalleeLoad - Return true if call address is a load and it can be
 399 /// moved below CALLSEQ_START and the chains leading up to the call.
 400 /// Return the CALLSEQ_START by reference as a second output.
 401 /// In the case of a tail call, there isn't a callseq node between the call
 402 /// chain and the load.
 403 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 404   // The transformation is somewhat dangerous if the call's chain was glued to
 405   // the call. After MoveBelowOrigChain the load is moved between the call and
 406   // the chain, this can create a cycle if the load is not folded. So it is
 407   // *really* important that we are sure the load will be folded.
 408   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 409     return false;
 410   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 411   if (!LD ||
 412       LD->isVolatile() ||
 413       LD->getAddressingMode() != ISD::UNINDEXED ||
 414       LD->getExtensionType() != ISD::NON_EXTLOAD)
 415     return false;
 416
 417   // Now let's find the callseq_start.
 418   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 419     if (!Chain.hasOneUse())
 420       return false;
 421     Chain = Chain.getOperand(0);
 422   }
 423
 424   if (!Chain.getNumOperands())
 425     return false;
 426   // Since we are not checking for AA here, conservatively abort if the chain
 427   // writes to memory. It's not safe to move the callee (a load) across a store.
 428   if (isa<MemSDNode>(Chain.getNode()) &&
 429       cast<MemSDNode>(Chain.getNode())->writeMem())
 430     return false;
 431   if (Chain.getOperand(0).getNode() == Callee.getNode())
 432     return true;
 433   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 434       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 435       Callee.getValue(1).hasOneUse())
 436     return true;
 437   return false;
 438 }
 439
 440 void X86DAGToDAGISel::PreprocessISelDAG() {
 441   // OptForSize is used in pattern predicates that isel is matching.
 442   OptForSize = MF->getFunction()->getAttributes().
 443     hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize);
 444
 445   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 446        E = CurDAG->allnodes_end(); I != E; ) {
 447     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 448
 449     if (OptLevel != CodeGenOpt::None &&
 450         // Only does this when target favors doesn't favor register indirect
 451         // call.
 452         ((N->getOpcode() == X86ISD::CALL && !Subtarget->callRegIndirect()) ||
 453          (N->getOpcode() == X86ISD::TC_RETURN &&
 454           // Only does this if load can be folded into TC_RETURN.
 455           (Subtarget->is64Bit() ||
 456            getTargetMachine().getRelocationModel() != Reloc::PIC_)))) {
 457       /// Also try moving call address load from outside callseq_start to just
 458       /// before the call to allow it to be folded.
 459       ///
 460       ///     [Load chain]
 461       ///         ^
 462       ///         |
 463       ///       [Load]
 464       ///       ^    ^
 465       ///       |    |
 466       ///      /      \--
 467       ///     /          |
 468       ///[CALLSEQ_START] |
 469       ///     ^          |
 470       ///     |          |
 471       /// [LOAD/C2Reg]   |
 472       ///     |          |
 473       ///      \        /
 474       ///       \      /
 475       ///       [CALL]
 476       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 477       SDValue Chain = N->getOperand(0);
 478       SDValue Load  = N->getOperand(1);
 479       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 480         continue;
 481       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 482       ++NumLoadMoved;
 483       continue;
 484     }
 485
 486     // Lower fpround and fpextend nodes that target the FP stack to be store and
 487     // load to the stack.  This is a gross hack.  We would like to simply mark
 488     // these as being illegal, but when we do that, legalize produces these when
 489     // it expands calls, then expands these in the same legalize pass.  We would
 490     // like dag combine to be able to hack on these between the call expansion
 491     // and the node legalization.  As such this pass basically does "really
 492     // late" legalization of these inline with the X86 isel pass.
 493     // FIXME: This should only happen when not compiled with -O0.
 494     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 495       continue;
 496
 497     MVT SrcVT = N->getOperand(0).getSimpleValueType();
 498     MVT DstVT = N->getSimpleValueType(0);
 499
 500     // If any of the sources are vectors, no fp stack involved.
 501     if (SrcVT.isVector() || DstVT.isVector())
 502       continue;
 503
 504     // If the source and destination are SSE registers, then this is a legal
 505     // conversion that should not be lowered.
 506     const X86TargetLowering *X86Lowering =
 507         static_cast<const X86TargetLowering *>(getTargetLowering());
 508     bool SrcIsSSE = X86Lowering->isScalarFPTypeInSSEReg(SrcVT);
 509     bool DstIsSSE = X86Lowering->isScalarFPTypeInSSEReg(DstVT);
 510     if (SrcIsSSE && DstIsSSE)
 511       continue;
 512
 513     if (!SrcIsSSE && !DstIsSSE) {
 514       // If this is an FPStack extension, it is a noop.
 515       if (N->getOpcode() == ISD::FP_EXTEND)
 516         continue;
 517       // If this is a value-preserving FPStack truncation, it is a noop.
 518       if (N->getConstantOperandVal(1))
 519         continue;
 520     }
 521
 522     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 523     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 524     // operations.  Based on this, decide what we want to do.
 525     MVT MemVT;
 526     if (N->getOpcode() == ISD::FP_ROUND)
 527       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 528     else
 529       MemVT = SrcIsSSE ? SrcVT : DstVT;
 530
 531     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 532     SDLoc dl(N);
 533
 534     // FIXME: optimize the case where the src/dest is a load or store?
 535     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 536                                           N->getOperand(0),
 537                                           MemTmp, MachinePointerInfo(), MemVT,
 538                                           false, false, 0);
 539     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 540                                         MachinePointerInfo(),
 541                                         MemVT, false, false, 0);
 542
 543     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 544     // extload we created.  This will cause general havok on the dag because
 545     // anything below the conversion could be folded into other existing nodes.
 546     // To avoid invalidating 'I', back it up to the convert node.
 547     --I;
 548     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 549
 550     // Now that we did that, the node is dead.  Increment the iterator to the
 551     // next node to process, then delete N.
 552     ++I;
 553     CurDAG->DeleteNode(N);
 554   }
 555 }
 556
 557
 558 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 559 /// the main function.
 560 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 561                                              MachineFrameInfo *MFI) {
 562   const TargetInstrInfo *TII = TM.getInstrInfo();
 563   if (Subtarget->isTargetCygMing()) {
 564     unsigned CallOp =
 565       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
 566     BuildMI(BB, DebugLoc(),
 567             TII->get(CallOp)).addExternalSymbol("__main");
 568   }
 569 }
 570
 571 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 572   // If this is main, emit special code for main.
 573   if (const Function *Fn = MF->getFunction())
 574     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 575       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 576 }
 577
 578 static bool isDispSafeForFrameIndex(int64_t Val) {
 579   // On 64-bit platforms, we can run into an issue where a frame index
 580   // includes a displacement that, when added to the explicit displacement,
 581   // will overflow the displacement field. Assuming that the frame index
 582   // displacement fits into a 31-bit integer  (which is only slightly more
 583   // aggressive than the current fundamental assumption that it fits into
 584   // a 32-bit integer), a 31-bit disp should always be safe.
 585   return isInt<31>(Val);
 586 }
 587
 588 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 589                                             X86ISelAddressMode &AM) {
 590   int64_t Val = AM.Disp + Offset;
 591   CodeModel::Model M = TM.getCodeModel();
 592   if (Subtarget->is64Bit()) {
 593     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 594                                            AM.hasSymbolicDisplacement()))
 595       return true;
 596     // In addition to the checks required for a register base, check that
 597     // we do not try to use an unsafe Disp with a frame index.
 598     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 599         !isDispSafeForFrameIndex(Val))
 600       return true;
 601   }
 602   AM.Disp = Val;
 603   return false;
 604
 605 }
 606
 607 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 608   SDValue Address = N->getOperand(1);
 609
 610   // load gs:0 -> GS segment register.
 611   // load fs:0 -> FS segment register.
 612   //
 613   // This optimization is valid because the GNU TLS model defines that
 614   // gs:0 (or fs:0 on X86-64) contains its own address.
 615   // For more information see http://people.redhat.com/drepper/tls.pdf
 616   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 617     if (C->getSExtValue() == 0 && AM.Segment.getNode() == nullptr &&
 618         Subtarget->isTargetLinux())
 619       switch (N->getPointerInfo().getAddrSpace()) {
 620       case 256:
 621         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 622         return false;
 623       case 257:
 624         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 625         return false;
 626       }
 627
 628   return true;
 629 }
 630
 631 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 632 /// into an addressing mode.  These wrap things that will resolve down into a
 633 /// symbol reference.  If no match is possible, this returns true, otherwise it
 634 /// returns false.
 635 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 636   // If the addressing mode already has a symbol as the displacement, we can
 637   // never match another symbol.
 638   if (AM.hasSymbolicDisplacement())
 639     return true;
 640
 641   SDValue N0 = N.getOperand(0);
 642   CodeModel::Model M = TM.getCodeModel();
 643
 644   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 645   // folding because RIP is preferable to non-RIP accesses.
 646   if (Subtarget->is64Bit() && N.getOpcode() == X86ISD::WrapperRIP &&
 647       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 648       // they cannot be folded into immediate fields.
 649       // FIXME: This can be improved for kernel and other models?
 650       (M == CodeModel::Small || M == CodeModel::Kernel)) {
 651     // Base and index reg must be 0 in order to use %rip as base.
 652     if (AM.hasBaseOrIndexReg())
 653       return true;
 654     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 655       X86ISelAddressMode Backup = AM;
 656       AM.GV = G->getGlobal();
 657       AM.SymbolFlags = G->getTargetFlags();
 658       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 659         AM = Backup;
 660         return true;
 661       }
 662     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 663       X86ISelAddressMode Backup = AM;
 664       AM.CP = CP->getConstVal();
 665       AM.Align = CP->getAlignment();
 666       AM.SymbolFlags = CP->getTargetFlags();
 667       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 668         AM = Backup;
 669         return true;
 670       }
 671     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 672       AM.ES = S->getSymbol();
 673       AM.SymbolFlags = S->getTargetFlags();
 674     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 675       AM.JT = J->getIndex();
 676       AM.SymbolFlags = J->getTargetFlags();
 677     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 678       X86ISelAddressMode Backup = AM;
 679       AM.BlockAddr = BA->getBlockAddress();
 680       AM.SymbolFlags = BA->getTargetFlags();
 681       if (FoldOffsetIntoAddress(BA->getOffset(), AM)) {
 682         AM = Backup;
 683         return true;
 684       }
 685     } else
 686       llvm_unreachable("Unhandled symbol reference node.");
 687
 688     if (N.getOpcode() == X86ISD::WrapperRIP)
 689       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 690     return false;
 691   }
 692
 693   // Handle the case when globals fit in our immediate field: This is true for
 694   // X86-32 always and X86-64 when in -mcmodel=small mode.  In 64-bit
 695   // mode, this only applies to a non-RIP-relative computation.
 696   if (!Subtarget->is64Bit() ||
 697       M == CodeModel::Small || M == CodeModel::Kernel) {
 698     assert(N.getOpcode() != X86ISD::WrapperRIP &&
 699            "RIP-relative addressing already handled");
 700     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 701       AM.GV = G->getGlobal();
 702       AM.Disp += G->getOffset();
 703       AM.SymbolFlags = G->getTargetFlags();
 704     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 705       AM.CP = CP->getConstVal();
 706       AM.Align = CP->getAlignment();
 707       AM.Disp += CP->getOffset();
 708       AM.SymbolFlags = CP->getTargetFlags();
 709     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 710       AM.ES = S->getSymbol();
 711       AM.SymbolFlags = S->getTargetFlags();
 712     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 713       AM.JT = J->getIndex();
 714       AM.SymbolFlags = J->getTargetFlags();
 715     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 716       AM.BlockAddr = BA->getBlockAddress();
 717       AM.Disp += BA->getOffset();
 718       AM.SymbolFlags = BA->getTargetFlags();
 719     } else
 720       llvm_unreachable("Unhandled symbol reference node.");
 721     return false;
 722   }
 723
 724   return true;
 725 }
 726
 727 /// MatchAddress - Add the specified node to the specified addressing mode,
 728 /// returning true if it cannot be done.  This just pattern matches for the
 729 /// addressing mode.
 730 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 731   if (MatchAddressRecursively(N, AM, 0))
 732     return true;
 733
 734   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 735   // a smaller encoding and avoids a scaled-index.
 736   if (AM.Scale == 2 &&
 737       AM.BaseType == X86ISelAddressMode::RegBase &&
 738       AM.Base_Reg.getNode() == nullptr) {
 739     AM.Base_Reg = AM.IndexReg;
 740     AM.Scale = 1;
 741   }
 742
 743   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 744   // because it has a smaller encoding.
 745   // TODO: Which other code models can use this?
 746   if (TM.getCodeModel() == CodeModel::Small &&
 747       Subtarget->is64Bit() &&
 748       AM.Scale == 1 &&
 749       AM.BaseType == X86ISelAddressMode::RegBase &&
 750       AM.Base_Reg.getNode() == nullptr &&
 751       AM.IndexReg.getNode() == nullptr &&
 752       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 753       AM.hasSymbolicDisplacement())
 754     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 755
 756   return false;
 757 }
 758
 759 // Insert a node into the DAG at least before the Pos node's position. This
 760 // will reposition the node as needed, and will assign it a node ID that is <=
 761 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 762 // IDs! The selection DAG must no longer depend on their uniqueness when this
 763 // is used.
 764 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 765   if (N.getNode()->getNodeId() == -1 ||
 766       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 767     DAG.RepositionNode(Pos.getNode(), N.getNode());
 768     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 769   }
 770 }
 771
 772 // Transform "(X >> (8-C1)) & C2" to "(X >> 8) & 0xff)" if safe. This
 773 // allows us to convert the shift and and into an h-register extract and
 774 // a scaled index. Returns false if the simplification is performed.
 775 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 776                                       uint64_t Mask,
 777                                       SDValue Shift, SDValue X,
 778                                       X86ISelAddressMode &AM) {
 779   if (Shift.getOpcode() != ISD::SRL ||
 780       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 781       !Shift.hasOneUse())
 782     return true;
 783
 784   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 785   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 786       Mask != (0xffu << ScaleLog))
 787     return true;
 788
 789   MVT VT = N.getSimpleValueType();
 790   SDLoc DL(N);
 791   SDValue Eight = DAG.getConstant(8, MVT::i8);
 792   SDValue NewMask = DAG.getConstant(0xff, VT);
 793   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 794   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 795   SDValue ShlCount = DAG.getConstant(ScaleLog, MVT::i8);
 796   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 797
 798   // Insert the new nodes into the topological ordering. We must do this in
 799   // a valid topological ordering as nothing is going to go back and re-sort
 800   // these nodes. We continually insert before 'N' in sequence as this is
 801   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 802   // hierarchy left to express.
 803   InsertDAGNode(DAG, N, Eight);
 804   InsertDAGNode(DAG, N, Srl);
 805   InsertDAGNode(DAG, N, NewMask);
 806   InsertDAGNode(DAG, N, And);
 807   InsertDAGNode(DAG, N, ShlCount);
 808   InsertDAGNode(DAG, N, Shl);
 809   DAG.ReplaceAllUsesWith(N, Shl);
 810   AM.IndexReg = And;
 811   AM.Scale = (1 << ScaleLog);
 812   return false;
 813 }
 814
 815 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 816 // allows us to fold the shift into this addressing mode. Returns false if the
 817 // transform succeeded.
 818 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 819                                         uint64_t Mask,
 820                                         SDValue Shift, SDValue X,
 821                                         X86ISelAddressMode &AM) {
 822   if (Shift.getOpcode() != ISD::SHL ||
 823       !isa<ConstantSDNode>(Shift.getOperand(1)))
 824     return true;
 825
 826   // Not likely to be profitable if either the AND or SHIFT node has more
 827   // than one use (unless all uses are for address computation). Besides,
 828   // isel mechanism requires their node ids to be reused.
 829   if (!N.hasOneUse() || !Shift.hasOneUse())
 830     return true;
 831
 832   // Verify that the shift amount is something we can fold.
 833   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 834   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 835     return true;
 836
 837   MVT VT = N.getSimpleValueType();
 838   SDLoc DL(N);
 839   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, VT);
 840   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 841   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 842
 843   // Insert the new nodes into the topological ordering. We must do this in
 844   // a valid topological ordering as nothing is going to go back and re-sort
 845   // these nodes. We continually insert before 'N' in sequence as this is
 846   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 847   // hierarchy left to express.
 848   InsertDAGNode(DAG, N, NewMask);
 849   InsertDAGNode(DAG, N, NewAnd);
 850   InsertDAGNode(DAG, N, NewShift);
 851   DAG.ReplaceAllUsesWith(N, NewShift);
 852
 853   AM.Scale = 1 << ShiftAmt;
 854   AM.IndexReg = NewAnd;
 855   return false;
 856 }
 857
 858 // Implement some heroics to detect shifts of masked values where the mask can
 859 // be replaced by extending the shift and undoing that in the addressing mode
 860 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 861 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 862 // the addressing mode. This results in code such as:
 863 //
 864 //   int f(short *y, int *lookup_table) {
 865 //     ...
 866 //     return *y + lookup_table[*y >> 11];
 867 //   }
 868 //
 869 // Turning into:
 870 //   movzwl (%rdi), %eax
 871 //   movl %eax, %ecx
 872 //   shrl $11, %ecx
 873 //   addl (%rsi,%rcx,4), %eax
 874 //
 875 // Instead of:
 876 //   movzwl (%rdi), %eax
 877 //   movl %eax, %ecx
 878 //   shrl $9, %ecx
 879 //   andl $124, %rcx
 880 //   addl (%rsi,%rcx), %eax
 881 //
 882 // Note that this function assumes the mask is provided as a mask *after* the
 883 // value is shifted. The input chain may or may not match that, but computing
 884 // such a mask is trivial.
 885 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 886                                     uint64_t Mask,
 887                                     SDValue Shift, SDValue X,
 888                                     X86ISelAddressMode &AM) {
 889   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 890       !isa<ConstantSDNode>(Shift.getOperand(1)))
 891     return true;
 892
 893   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 894   unsigned MaskLZ = countLeadingZeros(Mask);
 895   unsigned MaskTZ = countTrailingZeros(Mask);
 896
 897   // The amount of shift we're trying to fit into the addressing mode is taken
 898   // from the trailing zeros of the mask.
 899   unsigned AMShiftAmt = MaskTZ;
 900
 901   // There is nothing we can do here unless the mask is removing some bits.
 902   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 903   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 904
 905   // We also need to ensure that mask is a continuous run of bits.
 906   if (CountTrailingOnes_64(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 907
 908   // Scale the leading zero count down based on the actual size of the value.
 909   // Also scale it down based on the size of the shift.
 910   MaskLZ -= (64 - X.getSimpleValueType().getSizeInBits()) + ShiftAmt;
 911
 912   // The final check is to ensure that any masked out high bits of X are
 913   // already known to be zero. Otherwise, the mask has a semantic impact
 914   // other than masking out a couple of low bits. Unfortunately, because of
 915   // the mask, zero extensions will be removed from operands in some cases.
 916   // This code works extra hard to look through extensions because we can
 917   // replace them with zero extensions cheaply if necessary.
 918   bool ReplacingAnyExtend = false;
 919   if (X.getOpcode() == ISD::ANY_EXTEND) {
 920     unsigned ExtendBits = X.getSimpleValueType().getSizeInBits() -
 921                           X.getOperand(0).getSimpleValueType().getSizeInBits();
 922     // Assume that we'll replace the any-extend with a zero-extend, and
 923     // narrow the search to the extended value.
 924     X = X.getOperand(0);
 925     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 926     ReplacingAnyExtend = true;
 927   }
 928   APInt MaskedHighBits =
 929     APInt::getHighBitsSet(X.getSimpleValueType().getSizeInBits(), MaskLZ);
 930   APInt KnownZero, KnownOne;
 931   DAG.ComputeMaskedBits(X, KnownZero, KnownOne);
 932   if (MaskedHighBits != KnownZero) return true;
 933
 934   // We've identified a pattern that can be transformed into a single shift
 935   // and an addressing mode. Make it so.
 936   MVT VT = N.getSimpleValueType();
 937   if (ReplacingAnyExtend) {
 938     assert(X.getValueType() != VT);
 939     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 940     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(X), VT, X);
 941     InsertDAGNode(DAG, N, NewX);
 942     X = NewX;
 943   }
 944   SDLoc DL(N);
 945   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, MVT::i8);
 946   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 947   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, MVT::i8);
 948   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 949
 950   // Insert the new nodes into the topological ordering. We must do this in
 951   // a valid topological ordering as nothing is going to go back and re-sort
 952   // these nodes. We continually insert before 'N' in sequence as this is
 953   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 954   // hierarchy left to express.
 955   InsertDAGNode(DAG, N, NewSRLAmt);
 956   InsertDAGNode(DAG, N, NewSRL);
 957   InsertDAGNode(DAG, N, NewSHLAmt);
 958   InsertDAGNode(DAG, N, NewSHL);
 959   DAG.ReplaceAllUsesWith(N, NewSHL);
 960
 961   AM.Scale = 1 << AMShiftAmt;
 962   AM.IndexReg = NewSRL;
 963   return false;
 964 }
 965
 966 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 967                                               unsigned Depth) {
 968   SDLoc dl(N);
 969   DEBUG({
 970       dbgs() << "MatchAddress: ";
 971       AM.dump();
 972     });
 973   // Limit recursion.
 974   if (Depth > 5)
 975     return MatchAddressBase(N, AM);
 976
 977   // If this is already a %rip relative address, we can only merge immediates
 978   // into it.  Instead of handling this in every case, we handle it here.
 979   // RIP relative addressing: %rip + 32-bit displacement!
 980   if (AM.isRIPRelative()) {
 981     // FIXME: JumpTable and ExternalSymbol address currently don't like
 982     // displacements.  It isn't very important, but this should be fixed for
 983     // consistency.
 984     if (!AM.ES && AM.JT != -1) return true;
 985
 986     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
 987       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
 988         return false;
 989     return true;
 990   }
 991
 992   switch (N.getOpcode()) {
 993   default: break;
 994   case ISD::Constant: {
 995     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 996     if (!FoldOffsetIntoAddress(Val, AM))
 997       return false;
 998     break;
 999   }
1000
1001   case X86ISD::Wrapper:
1002   case X86ISD::WrapperRIP:
1003     if (!MatchWrapper(N, AM))
1004       return false;
1005     break;
1006
1007   case ISD::LOAD:
1008     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
1009       return false;
1010     break;
1011
1012   case ISD::FrameIndex:
1013     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1014         AM.Base_Reg.getNode() == nullptr &&
1015         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
1016       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
1017       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
1018       return false;
1019     }
1020     break;
1021
1022   case ISD::SHL:
1023     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1)
1024       break;
1025
1026     if (ConstantSDNode
1027           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
1028       unsigned Val = CN->getZExtValue();
1029       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
1030       // that the base operand remains free for further matching. If
1031       // the base doesn't end up getting used, a post-processing step
1032       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
1033       if (Val == 1 || Val == 2 || Val == 3) {
1034         AM.Scale = 1 << Val;
1035         SDValue ShVal = N.getNode()->getOperand(0);
1036
1037         // Okay, we know that we have a scale by now.  However, if the scaled
1038         // value is an add of something and a constant, we can fold the
1039         // constant into the disp field here.
1040         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
1041           AM.IndexReg = ShVal.getNode()->getOperand(0);
1042           ConstantSDNode *AddVal =
1043             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
1044           uint64_t Disp = (uint64_t)AddVal->getSExtValue() << Val;
1045           if (!FoldOffsetIntoAddress(Disp, AM))
1046             return false;
1047         }
1048
1049         AM.IndexReg = ShVal;
1050         return false;
1051       }
1052     }
1053     break;
1054
1055   case ISD::SRL: {
1056     // Scale must not be used already.
1057     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1058
1059     SDValue And = N.getOperand(0);
1060     if (And.getOpcode() != ISD::AND) break;
1061     SDValue X = And.getOperand(0);
1062
1063     // We only handle up to 64-bit values here as those are what matter for
1064     // addressing mode optimizations.
1065     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1066
1067     // The mask used for the transform is expected to be post-shift, but we
1068     // found the shift first so just apply the shift to the mask before passing
1069     // it down.
1070     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1071         !isa<ConstantSDNode>(And.getOperand(1)))
1072       break;
1073     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1074
1075     // Try to fold the mask and shift into the scale, and return false if we
1076     // succeed.
1077     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1078       return false;
1079     break;
1080   }
1081
1082   case ISD::SMUL_LOHI:
1083   case ISD::UMUL_LOHI:
1084     // A mul_lohi where we need the low part can be folded as a plain multiply.
1085     if (N.getResNo() != 0) break;
1086     // FALL THROUGH
1087   case ISD::MUL:
1088   case X86ISD::MUL_IMM:
1089     // X*[3,5,9] -> X+X*[2,4,8]
1090     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1091         AM.Base_Reg.getNode() == nullptr &&
1092         AM.IndexReg.getNode() == nullptr) {
1093       if (ConstantSDNode
1094             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1095         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1096             CN->getZExtValue() == 9) {
1097           AM.Scale = unsigned(CN->getZExtValue())-1;
1098
1099           SDValue MulVal = N.getNode()->getOperand(0);
1100           SDValue Reg;
1101
1102           // Okay, we know that we have a scale by now.  However, if the scaled
1103           // value is an add of something and a constant, we can fold the
1104           // constant into the disp field here.
1105           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1106               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1107             Reg = MulVal.getNode()->getOperand(0);
1108             ConstantSDNode *AddVal =
1109               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1110             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1111             if (FoldOffsetIntoAddress(Disp, AM))
1112               Reg = N.getNode()->getOperand(0);
1113           } else {
1114             Reg = N.getNode()->getOperand(0);
1115           }
1116
1117           AM.IndexReg = AM.Base_Reg = Reg;
1118           return false;
1119         }
1120     }
1121     break;
1122
1123   case ISD::SUB: {
1124     // Given A-B, if A can be completely folded into the address and
1125     // the index field with the index field unused, use -B as the index.
1126     // This is a win if a has multiple parts that can be folded into
1127     // the address. Also, this saves a mov if the base register has
1128     // other uses, since it avoids a two-address sub instruction, however
1129     // it costs an additional mov if the index register has other uses.
1130
1131     // Add an artificial use to this node so that we can keep track of
1132     // it if it gets CSE'd with a different node.
1133     HandleSDNode Handle(N);
1134
1135     // Test if the LHS of the sub can be folded.
1136     X86ISelAddressMode Backup = AM;
1137     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1138       AM = Backup;
1139       break;
1140     }
1141     // Test if the index field is free for use.
1142     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1143       AM = Backup;
1144       break;
1145     }
1146
1147     int Cost = 0;
1148     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1149     // If the RHS involves a register with multiple uses, this
1150     // transformation incurs an extra mov, due to the neg instruction
1151     // clobbering its operand.
1152     if (!RHS.getNode()->hasOneUse() ||
1153         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1154         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1155         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1156         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1157          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1158       ++Cost;
1159     // If the base is a register with multiple uses, this
1160     // transformation may save a mov.
1161     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1162          AM.Base_Reg.getNode() &&
1163          !AM.Base_Reg.getNode()->hasOneUse()) ||
1164         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1165       --Cost;
1166     // If the folded LHS was interesting, this transformation saves
1167     // address arithmetic.
1168     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1169         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1170         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1171       --Cost;
1172     // If it doesn't look like it may be an overall win, don't do it.
1173     if (Cost >= 0) {
1174       AM = Backup;
1175       break;
1176     }
1177
1178     // Ok, the transformation is legal and appears profitable. Go for it.
1179     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1180     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1181     AM.IndexReg = Neg;
1182     AM.Scale = 1;
1183
1184     // Insert the new nodes into the topological ordering.
1185     InsertDAGNode(*CurDAG, N, Zero);
1186     InsertDAGNode(*CurDAG, N, Neg);
1187     return false;
1188   }
1189
1190   case ISD::ADD: {
1191     // Add an artificial use to this node so that we can keep track of
1192     // it if it gets CSE'd with a different node.
1193     HandleSDNode Handle(N);
1194
1195     X86ISelAddressMode Backup = AM;
1196     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1197         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1198       return false;
1199     AM = Backup;
1200
1201     // Try again after commuting the operands.
1202     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1203         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1204       return false;
1205     AM = Backup;
1206
1207     // If we couldn't fold both operands into the address at the same time,
1208     // see if we can just put each operand into a register and fold at least
1209     // the add.
1210     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1211         !AM.Base_Reg.getNode() &&
1212         !AM.IndexReg.getNode()) {
1213       N = Handle.getValue();
1214       AM.Base_Reg = N.getOperand(0);
1215       AM.IndexReg = N.getOperand(1);
1216       AM.Scale = 1;
1217       return false;
1218     }
1219     N = Handle.getValue();
1220     break;
1221   }
1222
1223   case ISD::OR:
1224     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1225     if (CurDAG->isBaseWithConstantOffset(N)) {
1226       X86ISelAddressMode Backup = AM;
1227       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1228
1229       // Start with the LHS as an addr mode.
1230       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1231           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1232         return false;
1233       AM = Backup;
1234     }
1235     break;
1236
1237   case ISD::AND: {
1238     // Perform some heroic transforms on an and of a constant-count shift
1239     // with a constant to enable use of the scaled offset field.
1240
1241     // Scale must not be used already.
1242     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1243
1244     SDValue Shift = N.getOperand(0);
1245     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1246     SDValue X = Shift.getOperand(0);
1247
1248     // We only handle up to 64-bit values here as those are what matter for
1249     // addressing mode optimizations.
1250     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1251
1252     if (!isa<ConstantSDNode>(N.getOperand(1)))
1253       break;
1254     uint64_t Mask = N.getConstantOperandVal(1);
1255
1256     // Try to fold the mask and shift into an extract and scale.
1257     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1258       return false;
1259
1260     // Try to fold the mask and shift directly into the scale.
1261     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1262       return false;
1263
1264     // Try to swap the mask and shift to place shifts which can be done as
1265     // a scale on the outside of the mask.
1266     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1267       return false;
1268     break;
1269   }
1270   }
1271
1272   return MatchAddressBase(N, AM);
1273 }
1274
1275 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1276 /// specified addressing mode without any further recursion.
1277 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1278   // Is the base register already occupied?
1279   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1280     // If so, check to see if the scale index register is set.
1281     if (!AM.IndexReg.getNode()) {
1282       AM.IndexReg = N;
1283       AM.Scale = 1;
1284       return false;
1285     }
1286
1287     // Otherwise, we cannot select it.
1288     return true;
1289   }
1290
1291   // Default, generate it as a register.
1292   AM.BaseType = X86ISelAddressMode::RegBase;
1293   AM.Base_Reg = N;
1294   return false;
1295 }
1296
1297 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1298 /// It returns the operands which make up the maximal addressing mode it can
1299 /// match by reference.
1300 ///
1301 /// Parent is the parent node of the addr operand that is being matched.  It
1302 /// is always a load, store, atomic node, or null.  It is only null when
1303 /// checking memory operands for inline asm nodes.
1304 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1305                                  SDValue &Scale, SDValue &Index,
1306                                  SDValue &Disp, SDValue &Segment) {
1307   X86ISelAddressMode AM;
1308
1309   if (Parent &&
1310       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1311       // that are not a MemSDNode, and thus don't have proper addrspace info.
1312       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1313       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1314       Parent->getOpcode() != X86ISD::TLSCALL && // Fixme
1315       Parent->getOpcode() != X86ISD::EH_SJLJ_SETJMP && // setjmp
1316       Parent->getOpcode() != X86ISD::EH_SJLJ_LONGJMP) { // longjmp
1317     unsigned AddrSpace =
1318       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1319     // AddrSpace 256 -> GS, 257 -> FS.
1320     if (AddrSpace == 256)
1321       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1322     if (AddrSpace == 257)
1323       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1324   }
1325
1326   if (MatchAddress(N, AM))
1327     return false;
1328
1329   MVT VT = N.getSimpleValueType();
1330   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1331     if (!AM.Base_Reg.getNode())
1332       AM.Base_Reg = CurDAG->getRegister(0, VT);
1333   }
1334
1335   if (!AM.IndexReg.getNode())
1336     AM.IndexReg = CurDAG->getRegister(0, VT);
1337
1338   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1339   return true;
1340 }
1341
1342 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1343 /// match a load whose top elements are either undef or zeros.  The load flavor
1344 /// is derived from the type of N, which is either v4f32 or v2f64.
1345 ///
1346 /// We also return:
1347 ///   PatternChainNode: this is the matched node that has a chain input and
1348 ///   output.
1349 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1350                                           SDValue N, SDValue &Base,
1351                                           SDValue &Scale, SDValue &Index,
1352                                           SDValue &Disp, SDValue &Segment,
1353                                           SDValue &PatternNodeWithChain) {
1354   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1355     PatternNodeWithChain = N.getOperand(0);
1356     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1357         PatternNodeWithChain.hasOneUse() &&
1358         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1359         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1360       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1361       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1362         return false;
1363       return true;
1364     }
1365   }
1366
1367   // Also handle the case where we explicitly require zeros in the top
1368   // elements.  This is a vector shuffle from the zero vector.
1369   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1370       // Check to see if the top elements are all zeros (or bitcast of zeros).
1371       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1372       N.getOperand(0).getNode()->hasOneUse() &&
1373       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1374       N.getOperand(0).getOperand(0).hasOneUse() &&
1375       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1376       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1377     // Okay, this is a zero extending load.  Fold it.
1378     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1379     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1380       return false;
1381     PatternNodeWithChain = SDValue(LD, 0);
1382     return true;
1383   }
1384   return false;
1385 }
1386
1387
1388 bool X86DAGToDAGISel::SelectMOV64Imm32(SDValue N, SDValue &Imm) {
1389   if (const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1390     uint64_t ImmVal = CN->getZExtValue();
1391     if ((uint32_t)ImmVal != (uint64_t)ImmVal)
1392       return false;
1393
1394     Imm = CurDAG->getTargetConstant(ImmVal, MVT::i64);
1395     return true;
1396   }
1397
1398   // In static codegen with small code model, we can get the address of a label
1399   // into a register with 'movl'. TableGen has already made sure we're looking
1400   // at a label of some kind.
1401   assert(N->getOpcode() == X86ISD::Wrapper &&
1402          "Unexpected node type for MOV32ri64");
1403   N = N.getOperand(0);
1404
1405   if (N->getOpcode() != ISD::TargetConstantPool &&
1406       N->getOpcode() != ISD::TargetJumpTable &&
1407       N->getOpcode() != ISD::TargetGlobalAddress &&
1408       N->getOpcode() != ISD::TargetExternalSymbol &&
1409       N->getOpcode() != ISD::TargetBlockAddress)
1410     return false;
1411
1412   Imm = N;
1413   return TM.getCodeModel() == CodeModel::Small;
1414 }
1415
1416 bool X86DAGToDAGISel::SelectLEA64_32Addr(SDValue N, SDValue &Base,
1417                                          SDValue &Scale, SDValue &Index,
1418                                          SDValue &Disp, SDValue &Segment) {
1419   if (!SelectLEAAddr(N, Base, Scale, Index, Disp, Segment))
1420     return false;
1421
1422   SDLoc DL(N);
1423   RegisterSDNode *RN = dyn_cast<RegisterSDNode>(Base);
1424   if (RN && RN->getReg() == 0)
1425     Base = CurDAG->getRegister(0, MVT::i64);
1426   else if (Base.getValueType() == MVT::i32 && !dyn_cast<FrameIndexSDNode>(N)) {
1427     // Base could already be %rip, particularly in the x32 ABI.
1428     Base = SDValue(CurDAG->getMachineNode(
1429                        TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1430                        CurDAG->getTargetConstant(0, MVT::i64),
1431                        Base,
1432                        CurDAG->getTargetConstant(X86::sub_32bit, MVT::i32)),
1433                    0);
1434   }
1435
1436   RN = dyn_cast<RegisterSDNode>(Index);
1437   if (RN && RN->getReg() == 0)
1438     Index = CurDAG->getRegister(0, MVT::i64);
1439   else {
1440     assert(Index.getValueType() == MVT::i32 &&
1441            "Expect to be extending 32-bit registers for use in LEA");
1442     Index = SDValue(CurDAG->getMachineNode(
1443                         TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1444                         CurDAG->getTargetConstant(0, MVT::i64),
1445                         Index,
1446                         CurDAG->getTargetConstant(X86::sub_32bit, MVT::i32)),
1447                     0);
1448   }
1449
1450   return true;
1451 }
1452
1453 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1454 /// mode it matches can be cost effectively emitted as an LEA instruction.
1455 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1456                                     SDValue &Base, SDValue &Scale,
1457                                     SDValue &Index, SDValue &Disp,
1458                                     SDValue &Segment) {
1459   X86ISelAddressMode AM;
1460
1461   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1462   // segments.
1463   SDValue Copy = AM.Segment;
1464   SDValue T = CurDAG->getRegister(0, MVT::i32);
1465   AM.Segment = T;
1466   if (MatchAddress(N, AM))
1467     return false;
1468   assert (T == AM.Segment);
1469   AM.Segment = Copy;
1470
1471   MVT VT = N.getSimpleValueType();
1472   unsigned Complexity = 0;
1473   if (AM.BaseType == X86ISelAddressMode::RegBase)
1474     if (AM.Base_Reg.getNode())
1475       Complexity = 1;
1476     else
1477       AM.Base_Reg = CurDAG->getRegister(0, VT);
1478   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1479     Complexity = 4;
1480
1481   if (AM.IndexReg.getNode())
1482     Complexity++;
1483   else
1484     AM.IndexReg = CurDAG->getRegister(0, VT);
1485
1486   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1487   // a simple shift.
1488   if (AM.Scale > 1)
1489     Complexity++;
1490
1491   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1492   // to a LEA. This is determined with some expermentation but is by no means
1493   // optimal (especially for code size consideration). LEA is nice because of
1494   // its three-address nature. Tweak the cost function again when we can run
1495   // convertToThreeAddress() at register allocation time.
1496   if (AM.hasSymbolicDisplacement()) {
1497     // For X86-64, we should always use lea to materialize RIP relative
1498     // addresses.
1499     if (Subtarget->is64Bit())
1500       Complexity = 4;
1501     else
1502       Complexity += 2;
1503   }
1504
1505   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1506     Complexity++;
1507
1508   // If it isn't worth using an LEA, reject it.
1509   if (Complexity <= 2)
1510     return false;
1511
1512   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1513   return true;
1514 }
1515
1516 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1517 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1518                                         SDValue &Scale, SDValue &Index,
1519                                         SDValue &Disp, SDValue &Segment) {
1520   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1521   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1522
1523   X86ISelAddressMode AM;
1524   AM.GV = GA->getGlobal();
1525   AM.Disp += GA->getOffset();
1526   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1527   AM.SymbolFlags = GA->getTargetFlags();
1528
1529   if (N.getValueType() == MVT::i32) {
1530     AM.Scale = 1;
1531     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1532   } else {
1533     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1534   }
1535
1536   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1537   return true;
1538 }
1539
1540
1541 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1542                                   SDValue &Base, SDValue &Scale,
1543                                   SDValue &Index, SDValue &Disp,
1544                                   SDValue &Segment) {
1545   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1546       !IsProfitableToFold(N, P, P) ||
1547       !IsLegalToFold(N, P, P, OptLevel))
1548     return false;
1549
1550   return SelectAddr(N.getNode(),
1551                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1552 }
1553
1554 /// getGlobalBaseReg - Return an SDNode that returns the value of
1555 /// the global base register. Output instructions required to
1556 /// initialize the global base register, if necessary.
1557 ///
1558 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1559   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1560   return CurDAG->getRegister(GlobalBaseReg,
1561                              getTargetLowering()->getPointerTy()).getNode();
1562 }
1563
1564 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1565   SDValue Chain = Node->getOperand(0);
1566   SDValue In1 = Node->getOperand(1);
1567   SDValue In2L = Node->getOperand(2);
1568   SDValue In2H = Node->getOperand(3);
1569
1570   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1571   if (!SelectAddr(Node, In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1572     return nullptr;
1573   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1574   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1575   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1576   SDNode *ResNode = CurDAG->getMachineNode(Opc, SDLoc(Node),
1577                                            MVT::i32, MVT::i32, MVT::Other, Ops);
1578   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1579   return ResNode;
1580 }
1581
1582 /// Atomic opcode table
1583 ///
1584 enum AtomicOpc {
1585   ADD,
1586   SUB,
1587   INC,
1588   DEC,
1589   OR,
1590   AND,
1591   XOR,
1592   AtomicOpcEnd
1593 };
1594
1595 enum AtomicSz {
1596   ConstantI8,
1597   I8,
1598   SextConstantI16,
1599   ConstantI16,
1600   I16,
1601   SextConstantI32,
1602   ConstantI32,
1603   I32,
1604   SextConstantI64,
1605   ConstantI64,
1606   I64,
1607   AtomicSzEnd
1608 };
1609
1610 static const uint16_t AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1611   {
1612     X86::LOCK_ADD8mi,
1613     X86::LOCK_ADD8mr,
1614     X86::LOCK_ADD16mi8,
1615     X86::LOCK_ADD16mi,
1616     X86::LOCK_ADD16mr,
1617     X86::LOCK_ADD32mi8,
1618     X86::LOCK_ADD32mi,
1619     X86::LOCK_ADD32mr,
1620     X86::LOCK_ADD64mi8,
1621     X86::LOCK_ADD64mi32,
1622     X86::LOCK_ADD64mr,
1623   },
1624   {
1625     X86::LOCK_SUB8mi,
1626     X86::LOCK_SUB8mr,
1627     X86::LOCK_SUB16mi8,
1628     X86::LOCK_SUB16mi,
1629     X86::LOCK_SUB16mr,
1630     X86::LOCK_SUB32mi8,
1631     X86::LOCK_SUB32mi,
1632     X86::LOCK_SUB32mr,
1633     X86::LOCK_SUB64mi8,
1634     X86::LOCK_SUB64mi32,
1635     X86::LOCK_SUB64mr,
1636   },
1637   {
1638     0,
1639     X86::LOCK_INC8m,
1640     0,
1641     0,
1642     X86::LOCK_INC16m,
1643     0,
1644     0,
1645     X86::LOCK_INC32m,
1646     0,
1647     0,
1648     X86::LOCK_INC64m,
1649   },
1650   {
1651     0,
1652     X86::LOCK_DEC8m,
1653     0,
1654     0,
1655     X86::LOCK_DEC16m,
1656     0,
1657     0,
1658     X86::LOCK_DEC32m,
1659     0,
1660     0,
1661     X86::LOCK_DEC64m,
1662   },
1663   {
1664     X86::LOCK_OR8mi,
1665     X86::LOCK_OR8mr,
1666     X86::LOCK_OR16mi8,
1667     X86::LOCK_OR16mi,
1668     X86::LOCK_OR16mr,
1669     X86::LOCK_OR32mi8,
1670     X86::LOCK_OR32mi,
1671     X86::LOCK_OR32mr,
1672     X86::LOCK_OR64mi8,
1673     X86::LOCK_OR64mi32,
1674     X86::LOCK_OR64mr,
1675   },
1676   {
1677     X86::LOCK_AND8mi,
1678     X86::LOCK_AND8mr,
1679     X86::LOCK_AND16mi8,
1680     X86::LOCK_AND16mi,
1681     X86::LOCK_AND16mr,
1682     X86::LOCK_AND32mi8,
1683     X86::LOCK_AND32mi,
1684     X86::LOCK_AND32mr,
1685     X86::LOCK_AND64mi8,
1686     X86::LOCK_AND64mi32,
1687     X86::LOCK_AND64mr,
1688   },
1689   {
1690     X86::LOCK_XOR8mi,
1691     X86::LOCK_XOR8mr,
1692     X86::LOCK_XOR16mi8,
1693     X86::LOCK_XOR16mi,
1694     X86::LOCK_XOR16mr,
1695     X86::LOCK_XOR32mi8,
1696     X86::LOCK_XOR32mi,
1697     X86::LOCK_XOR32mr,
1698     X86::LOCK_XOR64mi8,
1699     X86::LOCK_XOR64mi32,
1700     X86::LOCK_XOR64mr,
1701   }
1702 };
1703
1704 // Return the target constant operand for atomic-load-op and do simple
1705 // translations, such as from atomic-load-add to lock-sub. The return value is
1706 // one of the following 3 cases:
1707 // + target-constant, the operand could be supported as a target constant.
1708 // + empty, the operand is not needed any more with the new op selected.
1709 // + non-empty, otherwise.
1710 static SDValue getAtomicLoadArithTargetConstant(SelectionDAG *CurDAG,
1711                                                 SDLoc dl,
1712                                                 enum AtomicOpc &Op, MVT NVT,
1713                                                 SDValue Val) {
1714   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val)) {
1715     int64_t CNVal = CN->getSExtValue();
1716     // Quit if not 32-bit imm.
1717     if ((int32_t)CNVal != CNVal)
1718       return Val;
1719     // For atomic-load-add, we could do some optimizations.
1720     if (Op == ADD) {
1721       // Translate to INC/DEC if ADD by 1 or -1.
1722       if ((CNVal == 1) || (CNVal == -1)) {
1723         Op = (CNVal == 1) ? INC : DEC;
1724         // No more constant operand after being translated into INC/DEC.
1725         return SDValue();
1726       }
1727       // Translate to SUB if ADD by negative value.
1728       if (CNVal < 0) {
1729         Op = SUB;
1730         CNVal = -CNVal;
1731       }
1732     }
1733     return CurDAG->getTargetConstant(CNVal, NVT);
1734   }
1735
1736   // If the value operand is single-used, try to optimize it.
1737   if (Op == ADD && Val.hasOneUse()) {
1738     // Translate (atomic-load-add ptr (sub 0 x)) back to (lock-sub x).
1739     if (Val.getOpcode() == ISD::SUB && X86::isZeroNode(Val.getOperand(0))) {
1740       Op = SUB;
1741       return Val.getOperand(1);
1742     }
1743     // A special case for i16, which needs truncating as, in most cases, it's
1744     // promoted to i32. We will translate
1745     // (atomic-load-add (truncate (sub 0 x))) to (lock-sub (EXTRACT_SUBREG x))
1746     if (Val.getOpcode() == ISD::TRUNCATE && NVT == MVT::i16 &&
1747         Val.getOperand(0).getOpcode() == ISD::SUB &&
1748         X86::isZeroNode(Val.getOperand(0).getOperand(0))) {
1749       Op = SUB;
1750       Val = Val.getOperand(0);
1751       return CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl, NVT,
1752                                             Val.getOperand(1));
1753     }
1754   }
1755
1756   return Val;
1757 }
1758
1759 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, MVT NVT) {
1760   if (Node->hasAnyUseOfValue(0))
1761     return nullptr;
1762
1763   SDLoc dl(Node);
1764
1765   // Optimize common patterns for __sync_or_and_fetch and similar arith
1766   // operations where the result is not used. This allows us to use the "lock"
1767   // version of the arithmetic instruction.
1768   SDValue Chain = Node->getOperand(0);
1769   SDValue Ptr = Node->getOperand(1);
1770   SDValue Val = Node->getOperand(2);
1771   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1772   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1773     return nullptr;
1774
1775   // Which index into the table.
1776   enum AtomicOpc Op;
1777   switch (Node->getOpcode()) {
1778     default:
1779       return nullptr;
1780     case ISD::ATOMIC_LOAD_OR:
1781       Op = OR;
1782       break;
1783     case ISD::ATOMIC_LOAD_AND:
1784       Op = AND;
1785       break;
1786     case ISD::ATOMIC_LOAD_XOR:
1787       Op = XOR;
1788       break;
1789     case ISD::ATOMIC_LOAD_ADD:
1790       Op = ADD;
1791       break;
1792   }
1793
1794   Val = getAtomicLoadArithTargetConstant(CurDAG, dl, Op, NVT, Val);
1795   bool isUnOp = !Val.getNode();
1796   bool isCN = Val.getNode() && (Val.getOpcode() == ISD::TargetConstant);
1797
1798   unsigned Opc = 0;
1799   switch (NVT.SimpleTy) {
1800     default: return nullptr;
1801     case MVT::i8:
1802       if (isCN)
1803         Opc = AtomicOpcTbl[Op][ConstantI8];
1804       else
1805         Opc = AtomicOpcTbl[Op][I8];
1806       break;
1807     case MVT::i16:
1808       if (isCN) {
1809         if (immSext8(Val.getNode()))
1810           Opc = AtomicOpcTbl[Op][SextConstantI16];
1811         else
1812           Opc = AtomicOpcTbl[Op][ConstantI16];
1813       } else
1814         Opc = AtomicOpcTbl[Op][I16];
1815       break;
1816     case MVT::i32:
1817       if (isCN) {
1818         if (immSext8(Val.getNode()))
1819           Opc = AtomicOpcTbl[Op][SextConstantI32];
1820         else
1821           Opc = AtomicOpcTbl[Op][ConstantI32];
1822       } else
1823         Opc = AtomicOpcTbl[Op][I32];
1824       break;
1825     case MVT::i64:
1826       Opc = AtomicOpcTbl[Op][I64];
1827       if (isCN) {
1828         if (immSext8(Val.getNode()))
1829           Opc = AtomicOpcTbl[Op][SextConstantI64];
1830         else if (i64immSExt32(Val.getNode()))
1831           Opc = AtomicOpcTbl[Op][ConstantI64];
1832       }
1833       break;
1834   }
1835
1836   assert(Opc != 0 && "Invalid arith lock transform!");
1837
1838   SDValue Ret;
1839   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1840                                                  dl, NVT), 0);
1841   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1842   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1843   if (isUnOp) {
1844     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1845     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1846   } else {
1847     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1848     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1849   }
1850   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1851   SDValue RetVals[] = { Undef, Ret };
1852   return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1853 }
1854
1855 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1856 /// any uses which require the SF or OF bits to be accurate.
1857 static bool HasNoSignedComparisonUses(SDNode *N) {
1858   // Examine each user of the node.
1859   for (SDNode::use_iterator UI = N->use_begin(),
1860          UE = N->use_end(); UI != UE; ++UI) {
1861     // Only examine CopyToReg uses.
1862     if (UI->getOpcode() != ISD::CopyToReg)
1863       return false;
1864     // Only examine CopyToReg uses that copy to EFLAGS.
1865     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1866           X86::EFLAGS)
1867       return false;
1868     // Examine each user of the CopyToReg use.
1869     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1870            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1871       // Only examine the Flag result.
1872       if (FlagUI.getUse().getResNo() != 1) continue;
1873       // Anything unusual: assume conservatively.
1874       if (!FlagUI->isMachineOpcode()) return false;
1875       // Examine the opcode of the user.
1876       switch (FlagUI->getMachineOpcode()) {
1877       // These comparisons don't treat the most significant bit specially.
1878       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1879       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1880       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1881       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1882       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1883       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1884       case X86::CMOVA16rr: case X86::CMOVA16rm:
1885       case X86::CMOVA32rr: case X86::CMOVA32rm:
1886       case X86::CMOVA64rr: case X86::CMOVA64rm:
1887       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1888       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1889       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1890       case X86::CMOVB16rr: case X86::CMOVB16rm:
1891       case X86::CMOVB32rr: case X86::CMOVB32rm:
1892       case X86::CMOVB64rr: case X86::CMOVB64rm:
1893       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1894       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1895       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1896       case X86::CMOVE16rr: case X86::CMOVE16rm:
1897       case X86::CMOVE32rr: case X86::CMOVE32rm:
1898       case X86::CMOVE64rr: case X86::CMOVE64rm:
1899       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1900       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1901       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1902       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1903       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1904       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1905       case X86::CMOVP16rr: case X86::CMOVP16rm:
1906       case X86::CMOVP32rr: case X86::CMOVP32rm:
1907       case X86::CMOVP64rr: case X86::CMOVP64rm:
1908         continue;
1909       // Anything else: assume conservatively.
1910       default: return false;
1911       }
1912     }
1913   }
1914   return true;
1915 }
1916
1917 /// isLoadIncOrDecStore - Check whether or not the chain ending in StoreNode
1918 /// is suitable for doing the {load; increment or decrement; store} to modify
1919 /// transformation.
1920 static bool isLoadIncOrDecStore(StoreSDNode *StoreNode, unsigned Opc,
1921                                 SDValue StoredVal, SelectionDAG *CurDAG,
1922                                 LoadSDNode* &LoadNode, SDValue &InputChain) {
1923
1924   // is the value stored the result of a DEC or INC?
1925   if (!(Opc == X86ISD::DEC || Opc == X86ISD::INC)) return false;
1926
1927   // is the stored value result 0 of the load?
1928   if (StoredVal.getResNo() != 0) return false;
1929
1930   // are there other uses of the loaded value than the inc or dec?
1931   if (!StoredVal.getNode()->hasNUsesOfValue(1, 0)) return false;
1932
1933   // is the store non-extending and non-indexed?
1934   if (!ISD::isNormalStore(StoreNode) || StoreNode->isNonTemporal())
1935     return false;
1936
1937   SDValue Load = StoredVal->getOperand(0);
1938   // Is the stored value a non-extending and non-indexed load?
1939   if (!ISD::isNormalLoad(Load.getNode())) return false;
1940
1941   // Return LoadNode by reference.
1942   LoadNode = cast<LoadSDNode>(Load);
1943   // is the size of the value one that we can handle? (i.e. 64, 32, 16, or 8)
1944   EVT LdVT = LoadNode->getMemoryVT();
1945   if (LdVT != MVT::i64 && LdVT != MVT::i32 && LdVT != MVT::i16 &&
1946       LdVT != MVT::i8)
1947     return false;
1948
1949   // Is store the only read of the loaded value?
1950   if (!Load.hasOneUse())
1951     return false;
1952
1953   // Is the address of the store the same as the load?
1954   if (LoadNode->getBasePtr() != StoreNode->getBasePtr() ||
1955       LoadNode->getOffset() != StoreNode->getOffset())
1956     return false;
1957
1958   // Check if the chain is produced by the load or is a TokenFactor with
1959   // the load output chain as an operand. Return InputChain by reference.
1960   SDValue Chain = StoreNode->getChain();
1961
1962   bool ChainCheck = false;
1963   if (Chain == Load.getValue(1)) {
1964     ChainCheck = true;
1965     InputChain = LoadNode->getChain();
1966   } else if (Chain.getOpcode() == ISD::TokenFactor) {
1967     SmallVector<SDValue, 4> ChainOps;
1968     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i) {
1969       SDValue Op = Chain.getOperand(i);
1970       if (Op == Load.getValue(1)) {
1971         ChainCheck = true;
1972         continue;
1973       }
1974
1975       // Make sure using Op as part of the chain would not cause a cycle here.
1976       // In theory, we could check whether the chain node is a predecessor of
1977       // the load. But that can be very expensive. Instead visit the uses and
1978       // make sure they all have smaller node id than the load.
1979       int LoadId = LoadNode->getNodeId();
1980       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
1981              UE = UI->use_end(); UI != UE; ++UI) {
1982         if (UI.getUse().getResNo() != 0)
1983           continue;
1984         if (UI->getNodeId() > LoadId)
1985           return false;
1986       }
1987
1988       ChainOps.push_back(Op);
1989     }
1990
1991     if (ChainCheck)
1992       // Make a new TokenFactor with all the other input chains except
1993       // for the load.
1994       InputChain = CurDAG->getNode(ISD::TokenFactor, SDLoc(Chain),
1995                                    MVT::Other, &ChainOps[0], ChainOps.size());
1996   }
1997   if (!ChainCheck)
1998     return false;
1999
2000   return true;
2001 }
2002
2003 /// getFusedLdStOpcode - Get the appropriate X86 opcode for an in memory
2004 /// increment or decrement. Opc should be X86ISD::DEC or X86ISD::INC.
2005 static unsigned getFusedLdStOpcode(EVT &LdVT, unsigned Opc) {
2006   if (Opc == X86ISD::DEC) {
2007     if (LdVT == MVT::i64) return X86::DEC64m;
2008     if (LdVT == MVT::i32) return X86::DEC32m;
2009     if (LdVT == MVT::i16) return X86::DEC16m;
2010     if (LdVT == MVT::i8)  return X86::DEC8m;
2011   } else {
2012     assert(Opc == X86ISD::INC && "unrecognized opcode");
2013     if (LdVT == MVT::i64) return X86::INC64m;
2014     if (LdVT == MVT::i32) return X86::INC32m;
2015     if (LdVT == MVT::i16) return X86::INC16m;
2016     if (LdVT == MVT::i8)  return X86::INC8m;
2017   }
2018   llvm_unreachable("unrecognized size for LdVT");
2019 }
2020
2021 /// SelectGather - Customized ISel for GATHER operations.
2022 ///
2023 SDNode *X86DAGToDAGISel::SelectGather(SDNode *Node, unsigned Opc) {
2024   // Operands of Gather: VSrc, Base, VIdx, VMask, Scale
2025   SDValue Chain = Node->getOperand(0);
2026   SDValue VSrc = Node->getOperand(2);
2027   SDValue Base = Node->getOperand(3);
2028   SDValue VIdx = Node->getOperand(4);
2029   SDValue VMask = Node->getOperand(5);
2030   ConstantSDNode *Scale = dyn_cast<ConstantSDNode>(Node->getOperand(6));
2031   if (!Scale)
2032     return nullptr;
2033
2034   SDVTList VTs = CurDAG->getVTList(VSrc.getValueType(), VSrc.getValueType(),
2035                                    MVT::Other);
2036
2037   // Memory Operands: Base, Scale, Index, Disp, Segment
2038   SDValue Disp = CurDAG->getTargetConstant(0, MVT::i32);
2039   SDValue Segment = CurDAG->getRegister(0, MVT::i32);
2040   const SDValue Ops[] = { VSrc, Base, getI8Imm(Scale->getSExtValue()), VIdx,
2041                           Disp, Segment, VMask, Chain};
2042   SDNode *ResNode = CurDAG->getMachineNode(Opc, SDLoc(Node), VTs, Ops);
2043   // Node has 2 outputs: VDst and MVT::Other.
2044   // ResNode has 3 outputs: VDst, VMask_wb, and MVT::Other.
2045   // We replace VDst of Node with VDst of ResNode, and Other of Node with Other
2046   // of ResNode.
2047   ReplaceUses(SDValue(Node, 0), SDValue(ResNode, 0));
2048   ReplaceUses(SDValue(Node, 1), SDValue(ResNode, 2));
2049   return ResNode;
2050 }
2051
2052 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
2053   MVT NVT = Node->getSimpleValueType(0);
2054   unsigned Opc, MOpc;
2055   unsigned Opcode = Node->getOpcode();
2056   SDLoc dl(Node);
2057
2058   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
2059
2060   if (Node->isMachineOpcode()) {
2061     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
2062     Node->setNodeId(-1);
2063     return nullptr;   // Already selected.
2064   }
2065
2066   switch (Opcode) {
2067   default: break;
2068   case ISD::INTRINSIC_W_CHAIN: {
2069     unsigned IntNo = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
2070     switch (IntNo) {
2071     default: break;
2072     case Intrinsic::x86_avx2_gather_d_pd:
2073     case Intrinsic::x86_avx2_gather_d_pd_256:
2074     case Intrinsic::x86_avx2_gather_q_pd:
2075     case Intrinsic::x86_avx2_gather_q_pd_256:
2076     case Intrinsic::x86_avx2_gather_d_ps:
2077     case Intrinsic::x86_avx2_gather_d_ps_256:
2078     case Intrinsic::x86_avx2_gather_q_ps:
2079     case Intrinsic::x86_avx2_gather_q_ps_256:
2080     case Intrinsic::x86_avx2_gather_d_q:
2081     case Intrinsic::x86_avx2_gather_d_q_256:
2082     case Intrinsic::x86_avx2_gather_q_q:
2083     case Intrinsic::x86_avx2_gather_q_q_256:
2084     case Intrinsic::x86_avx2_gather_d_d:
2085     case Intrinsic::x86_avx2_gather_d_d_256:
2086     case Intrinsic::x86_avx2_gather_q_d:
2087     case Intrinsic::x86_avx2_gather_q_d_256: {
2088       if (!Subtarget->hasAVX2())
2089         break;
2090       unsigned Opc;
2091       switch (IntNo) {
2092       default: llvm_unreachable("Impossible intrinsic");
2093       case Intrinsic::x86_avx2_gather_d_pd:     Opc = X86::VGATHERDPDrm;  break;
2094       case Intrinsic::x86_avx2_gather_d_pd_256: Opc = X86::VGATHERDPDYrm; break;
2095       case Intrinsic::x86_avx2_gather_q_pd:     Opc = X86::VGATHERQPDrm;  break;
2096       case Intrinsic::x86_avx2_gather_q_pd_256: Opc = X86::VGATHERQPDYrm; break;
2097       case Intrinsic::x86_avx2_gather_d_ps:     Opc = X86::VGATHERDPSrm;  break;
2098       case Intrinsic::x86_avx2_gather_d_ps_256: Opc = X86::VGATHERDPSYrm; break;
2099       case Intrinsic::x86_avx2_gather_q_ps:     Opc = X86::VGATHERQPSrm;  break;
2100       case Intrinsic::x86_avx2_gather_q_ps_256: Opc = X86::VGATHERQPSYrm; break;
2101       case Intrinsic::x86_avx2_gather_d_q:      Opc = X86::VPGATHERDQrm;  break;
2102       case Intrinsic::x86_avx2_gather_d_q_256:  Opc = X86::VPGATHERDQYrm; break;
2103       case Intrinsic::x86_avx2_gather_q_q:      Opc = X86::VPGATHERQQrm;  break;
2104       case Intrinsic::x86_avx2_gather_q_q_256:  Opc = X86::VPGATHERQQYrm; break;
2105       case Intrinsic::x86_avx2_gather_d_d:      Opc = X86::VPGATHERDDrm;  break;
2106       case Intrinsic::x86_avx2_gather_d_d_256:  Opc = X86::VPGATHERDDYrm; break;
2107       case Intrinsic::x86_avx2_gather_q_d:      Opc = X86::VPGATHERQDrm;  break;
2108       case Intrinsic::x86_avx2_gather_q_d_256:  Opc = X86::VPGATHERQDYrm; break;
2109       }
2110       SDNode *RetVal = SelectGather(Node, Opc);
2111       if (RetVal)
2112         // We already called ReplaceUses inside SelectGather.
2113         return nullptr;
2114       break;
2115     }
2116     }
2117     break;
2118   }
2119   case X86ISD::GlobalBaseReg:
2120     return getGlobalBaseReg();
2121
2122
2123   case X86ISD::ATOMOR64_DAG:
2124   case X86ISD::ATOMXOR64_DAG:
2125   case X86ISD::ATOMADD64_DAG:
2126   case X86ISD::ATOMSUB64_DAG:
2127   case X86ISD::ATOMNAND64_DAG:
2128   case X86ISD::ATOMAND64_DAG:
2129   case X86ISD::ATOMMAX64_DAG:
2130   case X86ISD::ATOMMIN64_DAG:
2131   case X86ISD::ATOMUMAX64_DAG:
2132   case X86ISD::ATOMUMIN64_DAG:
2133   case X86ISD::ATOMSWAP64_DAG: {
2134     unsigned Opc;
2135     switch (Opcode) {
2136     default: llvm_unreachable("Impossible opcode");
2137     case X86ISD::ATOMOR64_DAG:   Opc = X86::ATOMOR6432;   break;
2138     case X86ISD::ATOMXOR64_DAG:  Opc = X86::ATOMXOR6432;  break;
2139     case X86ISD::ATOMADD64_DAG:  Opc = X86::ATOMADD6432;  break;
2140     case X86ISD::ATOMSUB64_DAG:  Opc = X86::ATOMSUB6432;  break;
2141     case X86ISD::ATOMNAND64_DAG: Opc = X86::ATOMNAND6432; break;
2142     case X86ISD::ATOMAND64_DAG:  Opc = X86::ATOMAND6432;  break;
2143     case X86ISD::ATOMMAX64_DAG:  Opc = X86::ATOMMAX6432;  break;
2144     case X86ISD::ATOMMIN64_DAG:  Opc = X86::ATOMMIN6432;  break;
2145     case X86ISD::ATOMUMAX64_DAG: Opc = X86::ATOMUMAX6432; break;
2146     case X86ISD::ATOMUMIN64_DAG: Opc = X86::ATOMUMIN6432; break;
2147     case X86ISD::ATOMSWAP64_DAG: Opc = X86::ATOMSWAP6432; break;
2148     }
2149     SDNode *RetVal = SelectAtomic64(Node, Opc);
2150     if (RetVal)
2151       return RetVal;
2152     break;
2153   }
2154
2155   case ISD::ATOMIC_LOAD_XOR:
2156   case ISD::ATOMIC_LOAD_AND:
2157   case ISD::ATOMIC_LOAD_OR:
2158   case ISD::ATOMIC_LOAD_ADD: {
2159     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
2160     if (RetVal)
2161       return RetVal;
2162     break;
2163   }
2164   case ISD::AND:
2165   case ISD::OR:
2166   case ISD::XOR: {
2167     // For operations of the form (x << C1) op C2, check if we can use a smaller
2168     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
2169     SDValue N0 = Node->getOperand(0);
2170     SDValue N1 = Node->getOperand(1);
2171
2172     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
2173       break;
2174
2175     // i8 is unshrinkable, i16 should be promoted to i32.
2176     if (NVT != MVT::i32 && NVT != MVT::i64)
2177       break;
2178
2179     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
2180     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
2181     if (!Cst || !ShlCst)
2182       break;
2183
2184     int64_t Val = Cst->getSExtValue();
2185     uint64_t ShlVal = ShlCst->getZExtValue();
2186
2187     // Make sure that we don't change the operation by removing bits.
2188     // This only matters for OR and XOR, AND is unaffected.
2189     uint64_t RemovedBitsMask = (1ULL << ShlVal) - 1;
2190     if (Opcode != ISD::AND && (Val & RemovedBitsMask) != 0)
2191       break;
2192
2193     unsigned ShlOp, Op;
2194     MVT CstVT = NVT;
2195
2196     // Check the minimum bitwidth for the new constant.
2197     // TODO: AND32ri is the same as AND64ri32 with zext imm.
2198     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
2199     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
2200     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
2201       CstVT = MVT::i8;
2202     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
2203       CstVT = MVT::i32;
2204
2205     // Bail if there is no smaller encoding.
2206     if (NVT == CstVT)
2207       break;
2208
2209     switch (NVT.SimpleTy) {
2210     default: llvm_unreachable("Unsupported VT!");
2211     case MVT::i32:
2212       assert(CstVT == MVT::i8);
2213       ShlOp = X86::SHL32ri;
2214
2215       switch (Opcode) {
2216       default: llvm_unreachable("Impossible opcode");
2217       case ISD::AND: Op = X86::AND32ri8; break;
2218       case ISD::OR:  Op =  X86::OR32ri8; break;
2219       case ISD::XOR: Op = X86::XOR32ri8; break;
2220       }
2221       break;
2222     case MVT::i64:
2223       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
2224       ShlOp = X86::SHL64ri;
2225
2226       switch (Opcode) {
2227       default: llvm_unreachable("Impossible opcode");
2228       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
2229       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
2230       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
2231       }
2232       break;
2233     }
2234
2235     // Emit the smaller op and the shift.
2236     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, CstVT);
2237     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
2238     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
2239                                 getI8Imm(ShlVal));
2240   }
2241   case X86ISD::UMUL: {
2242     SDValue N0 = Node->getOperand(0);
2243     SDValue N1 = Node->getOperand(1);
2244
2245     unsigned LoReg;
2246     switch (NVT.SimpleTy) {
2247     default: llvm_unreachable("Unsupported VT!");
2248     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
2249     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
2250     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
2251     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
2252     }
2253
2254     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2255                                           N0, SDValue()).getValue(1);
2256
2257     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
2258     SDValue Ops[] = {N1, InFlag};
2259     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2260
2261     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2262     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2263     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
2264     return nullptr;
2265   }
2266
2267   case ISD::SMUL_LOHI:
2268   case ISD::UMUL_LOHI: {
2269     SDValue N0 = Node->getOperand(0);
2270     SDValue N1 = Node->getOperand(1);
2271
2272     bool isSigned = Opcode == ISD::SMUL_LOHI;
2273     bool hasBMI2 = Subtarget->hasBMI2();
2274     if (!isSigned) {
2275       switch (NVT.SimpleTy) {
2276       default: llvm_unreachable("Unsupported VT!");
2277       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
2278       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
2279       case MVT::i32: Opc = hasBMI2 ? X86::MULX32rr : X86::MUL32r;
2280                      MOpc = hasBMI2 ? X86::MULX32rm : X86::MUL32m; break;
2281       case MVT::i64: Opc = hasBMI2 ? X86::MULX64rr : X86::MUL64r;
2282                      MOpc = hasBMI2 ? X86::MULX64rm : X86::MUL64m; break;
2283       }
2284     } else {
2285       switch (NVT.SimpleTy) {
2286       default: llvm_unreachable("Unsupported VT!");
2287       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2288       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2289       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2290       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2291       }
2292     }
2293
2294     unsigned SrcReg, LoReg, HiReg;
2295     switch (Opc) {
2296     default: llvm_unreachable("Unknown MUL opcode!");
2297     case X86::IMUL8r:
2298     case X86::MUL8r:
2299       SrcReg = LoReg = X86::AL; HiReg = X86::AH;
2300       break;
2301     case X86::IMUL16r:
2302     case X86::MUL16r:
2303       SrcReg = LoReg = X86::AX; HiReg = X86::DX;
2304       break;
2305     case X86::IMUL32r:
2306     case X86::MUL32r:
2307       SrcReg = LoReg = X86::EAX; HiReg = X86::EDX;
2308       break;
2309     case X86::IMUL64r:
2310     case X86::MUL64r:
2311       SrcReg = LoReg = X86::RAX; HiReg = X86::RDX;
2312       break;
2313     case X86::MULX32rr:
2314       SrcReg = X86::EDX; LoReg = HiReg = 0;
2315       break;
2316     case X86::MULX64rr:
2317       SrcReg = X86::RDX; LoReg = HiReg = 0;
2318       break;
2319     }
2320
2321     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2322     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2323     // Multiply is commmutative.
2324     if (!foldedLoad) {
2325       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2326       if (foldedLoad)
2327         std::swap(N0, N1);
2328     }
2329
2330     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, SrcReg,
2331                                           N0, SDValue()).getValue(1);
2332     SDValue ResHi, ResLo;
2333
2334     if (foldedLoad) {
2335       SDValue Chain;
2336       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2337                         InFlag };
2338       if (MOpc == X86::MULX32rm || MOpc == X86::MULX64rm) {
2339         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Other, MVT::Glue);
2340         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2341         ResHi = SDValue(CNode, 0);
2342         ResLo = SDValue(CNode, 1);
2343         Chain = SDValue(CNode, 2);
2344         InFlag = SDValue(CNode, 3);
2345       } else {
2346         SDVTList VTs = CurDAG->getVTList(MVT::Other, MVT::Glue);
2347         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2348         Chain = SDValue(CNode, 0);
2349         InFlag = SDValue(CNode, 1);
2350       }
2351
2352       // Update the chain.
2353       ReplaceUses(N1.getValue(1), Chain);
2354     } else {
2355       SDValue Ops[] = { N1, InFlag };
2356       if (Opc == X86::MULX32rr || Opc == X86::MULX64rr) {
2357         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Glue);
2358         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2359         ResHi = SDValue(CNode, 0);
2360         ResLo = SDValue(CNode, 1);
2361         InFlag = SDValue(CNode, 2);
2362       } else {
2363         SDVTList VTs = CurDAG->getVTList(MVT::Glue);
2364         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2365         InFlag = SDValue(CNode, 0);
2366       }
2367     }
2368
2369     // Prevent use of AH in a REX instruction by referencing AX instead.
2370     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2371         !SDValue(Node, 1).use_empty()) {
2372       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2373                                               X86::AX, MVT::i16, InFlag);
2374       InFlag = Result.getValue(2);
2375       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2376       // registers.
2377       if (!SDValue(Node, 0).use_empty())
2378         ReplaceUses(SDValue(Node, 1),
2379           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2380
2381       // Shift AX down 8 bits.
2382       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2383                                               Result,
2384                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
2385       // Then truncate it down to i8.
2386       ReplaceUses(SDValue(Node, 1),
2387         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2388     }
2389     // Copy the low half of the result, if it is needed.
2390     if (!SDValue(Node, 0).use_empty()) {
2391       if (!ResLo.getNode()) {
2392         assert(LoReg && "Register for low half is not defined!");
2393         ResLo = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, LoReg, NVT,
2394                                        InFlag);
2395         InFlag = ResLo.getValue(2);
2396       }
2397       ReplaceUses(SDValue(Node, 0), ResLo);
2398       DEBUG(dbgs() << "=> "; ResLo.getNode()->dump(CurDAG); dbgs() << '\n');
2399     }
2400     // Copy the high half of the result, if it is needed.
2401     if (!SDValue(Node, 1).use_empty()) {
2402       if (!ResHi.getNode()) {
2403         assert(HiReg && "Register for high half is not defined!");
2404         ResHi = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, HiReg, NVT,
2405                                        InFlag);
2406         InFlag = ResHi.getValue(2);
2407       }
2408       ReplaceUses(SDValue(Node, 1), ResHi);
2409       DEBUG(dbgs() << "=> "; ResHi.getNode()->dump(CurDAG); dbgs() << '\n');
2410     }
2411
2412     return nullptr;
2413   }
2414
2415   case ISD::SDIVREM:
2416   case ISD::UDIVREM: {
2417     SDValue N0 = Node->getOperand(0);
2418     SDValue N1 = Node->getOperand(1);
2419
2420     bool isSigned = Opcode == ISD::SDIVREM;
2421     if (!isSigned) {
2422       switch (NVT.SimpleTy) {
2423       default: llvm_unreachable("Unsupported VT!");
2424       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2425       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2426       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2427       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2428       }
2429     } else {
2430       switch (NVT.SimpleTy) {
2431       default: llvm_unreachable("Unsupported VT!");
2432       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2433       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2434       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2435       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2436       }
2437     }
2438
2439     unsigned LoReg, HiReg, ClrReg;
2440     unsigned SExtOpcode;
2441     switch (NVT.SimpleTy) {
2442     default: llvm_unreachable("Unsupported VT!");
2443     case MVT::i8:
2444       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2445       SExtOpcode = X86::CBW;
2446       break;
2447     case MVT::i16:
2448       LoReg = X86::AX;  HiReg = X86::DX;
2449       ClrReg = X86::DX;
2450       SExtOpcode = X86::CWD;
2451       break;
2452     case MVT::i32:
2453       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2454       SExtOpcode = X86::CDQ;
2455       break;
2456     case MVT::i64:
2457       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2458       SExtOpcode = X86::CQO;
2459       break;
2460     }
2461
2462     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2463     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2464     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2465
2466     SDValue InFlag;
2467     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2468       // Special case for div8, just use a move with zero extension to AX to
2469       // clear the upper 8 bits (AH).
2470       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2471       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2472         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2473         Move =
2474           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2475                                          MVT::Other, Ops), 0);
2476         Chain = Move.getValue(1);
2477         ReplaceUses(N0.getValue(1), Chain);
2478       } else {
2479         Move =
2480           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2481         Chain = CurDAG->getEntryNode();
2482       }
2483       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2484       InFlag = Chain.getValue(1);
2485     } else {
2486       InFlag =
2487         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2488                              LoReg, N0, SDValue()).getValue(1);
2489       if (isSigned && !signBitIsZero) {
2490         // Sign extend the low part into the high part.
2491         InFlag =
2492           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2493       } else {
2494         // Zero out the high part, effectively zero extending the input.
2495         SDValue ClrNode = SDValue(CurDAG->getMachineNode(X86::MOV32r0, dl, NVT), 0);
2496         switch (NVT.SimpleTy) {
2497         case MVT::i16:
2498           ClrNode =
2499               SDValue(CurDAG->getMachineNode(
2500                           TargetOpcode::EXTRACT_SUBREG, dl, MVT::i16, ClrNode,
2501                           CurDAG->getTargetConstant(X86::sub_16bit, MVT::i32)),
2502                       0);
2503           break;
2504         case MVT::i32:
2505           break;
2506         case MVT::i64:
2507           ClrNode =
2508               SDValue(CurDAG->getMachineNode(
2509                           TargetOpcode::SUBREG_TO_REG, dl, MVT::i64,
2510                           CurDAG->getTargetConstant(0, MVT::i64), ClrNode,
2511                           CurDAG->getTargetConstant(X86::sub_32bit, MVT::i32)),
2512                       0);
2513           break;
2514         default:
2515           llvm_unreachable("Unexpected division source");
2516         }
2517
2518         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2519                                       ClrNode, InFlag).getValue(1);
2520       }
2521     }
2522
2523     if (foldedLoad) {
2524       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2525                         InFlag };
2526       SDNode *CNode =
2527         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops);
2528       InFlag = SDValue(CNode, 1);
2529       // Update the chain.
2530       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2531     } else {
2532       InFlag =
2533         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2534     }
2535
2536     // Prevent use of AH in a REX instruction by referencing AX instead.
2537     // Shift it down 8 bits.
2538     //
2539     // The current assumption of the register allocator is that isel
2540     // won't generate explicit references to the GPR8_NOREX registers. If
2541     // the allocator and/or the backend get enhanced to be more robust in
2542     // that regard, this can be, and should be, removed.
2543     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2544         !SDValue(Node, 1).use_empty()) {
2545       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2546                                               X86::AX, MVT::i16, InFlag);
2547       InFlag = Result.getValue(2);
2548
2549       // If we also need AL (the quotient), get it by extracting a subreg from
2550       // Result. The fast register allocator does not like multiple CopyFromReg
2551       // nodes using aliasing registers.
2552       if (!SDValue(Node, 0).use_empty())
2553         ReplaceUses(SDValue(Node, 0),
2554           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2555
2556       // Shift AX right by 8 bits instead of using AH.
2557       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2558                                          Result,
2559                                          CurDAG->getTargetConstant(8, MVT::i8)),
2560                        0);
2561       ReplaceUses(SDValue(Node, 1),
2562         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2563     }
2564     // Copy the division (low) result, if it is needed.
2565     if (!SDValue(Node, 0).use_empty()) {
2566       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2567                                                 LoReg, NVT, InFlag);
2568       InFlag = Result.getValue(2);
2569       ReplaceUses(SDValue(Node, 0), Result);
2570       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2571     }
2572     // Copy the remainder (high) result, if it is needed.
2573     if (!SDValue(Node, 1).use_empty()) {
2574       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2575                                               HiReg, NVT, InFlag);
2576       InFlag = Result.getValue(2);
2577       ReplaceUses(SDValue(Node, 1), Result);
2578       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2579     }
2580     return nullptr;
2581   }
2582
2583   case X86ISD::CMP:
2584   case X86ISD::SUB: {
2585     // Sometimes a SUB is used to perform comparison.
2586     if (Opcode == X86ISD::SUB && Node->hasAnyUseOfValue(0))
2587       // This node is not a CMP.
2588       break;
2589     SDValue N0 = Node->getOperand(0);
2590     SDValue N1 = Node->getOperand(1);
2591
2592     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2593     // use a smaller encoding.
2594     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2595         HasNoSignedComparisonUses(Node))
2596       // Look past the truncate if CMP is the only use of it.
2597       N0 = N0.getOperand(0);
2598     if ((N0.getNode()->getOpcode() == ISD::AND ||
2599          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2600         N0.getNode()->hasOneUse() &&
2601         N0.getValueType() != MVT::i8 &&
2602         X86::isZeroNode(N1)) {
2603       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2604       if (!C) break;
2605
2606       // For example, convert "testl %eax, $8" to "testb %al, $8"
2607       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2608           (!(C->getZExtValue() & 0x80) ||
2609            HasNoSignedComparisonUses(Node))) {
2610         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2611         SDValue Reg = N0.getNode()->getOperand(0);
2612
2613         // On x86-32, only the ABCD registers have 8-bit subregisters.
2614         if (!Subtarget->is64Bit()) {
2615           const TargetRegisterClass *TRC;
2616           switch (N0.getSimpleValueType().SimpleTy) {
2617           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2618           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2619           default: llvm_unreachable("Unsupported TEST operand type!");
2620           }
2621           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2622           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2623                                                Reg.getValueType(), Reg, RC), 0);
2624         }
2625
2626         // Extract the l-register.
2627         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2628                                                         MVT::i8, Reg);
2629
2630         // Emit a testb.
2631         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2632                                                  Subreg, Imm);
2633         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2634         // one, do not call ReplaceAllUsesWith.
2635         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2636                     SDValue(NewNode, 0));
2637         return nullptr;
2638       }
2639
2640       // For example, "testl %eax, $2048" to "testb %ah, $8".
2641       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2642           (!(C->getZExtValue() & 0x8000) ||
2643            HasNoSignedComparisonUses(Node))) {
2644         // Shift the immediate right by 8 bits.
2645         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2646                                                        MVT::i8);
2647         SDValue Reg = N0.getNode()->getOperand(0);
2648
2649         // Put the value in an ABCD register.
2650         const TargetRegisterClass *TRC;
2651         switch (N0.getSimpleValueType().SimpleTy) {
2652         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2653         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2654         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2655         default: llvm_unreachable("Unsupported TEST operand type!");
2656         }
2657         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2658         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2659                                              Reg.getValueType(), Reg, RC), 0);
2660
2661         // Extract the h-register.
2662         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2663                                                         MVT::i8, Reg);
2664
2665         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2666         // target GR8_NOREX registers, so make sure the register class is
2667         // forced.
2668         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl,
2669                                                  MVT::i32, Subreg, ShiftedImm);
2670         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2671         // one, do not call ReplaceAllUsesWith.
2672         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2673                     SDValue(NewNode, 0));
2674         return nullptr;
2675       }
2676
2677       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2678       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2679           N0.getValueType() != MVT::i16 &&
2680           (!(C->getZExtValue() & 0x8000) ||
2681            HasNoSignedComparisonUses(Node))) {
2682         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2683         SDValue Reg = N0.getNode()->getOperand(0);
2684
2685         // Extract the 16-bit subregister.
2686         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2687                                                         MVT::i16, Reg);
2688
2689         // Emit a testw.
2690         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32,
2691                                                  Subreg, Imm);
2692         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2693         // one, do not call ReplaceAllUsesWith.
2694         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2695                     SDValue(NewNode, 0));
2696         return nullptr;
2697       }
2698
2699       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2700       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2701           N0.getValueType() == MVT::i64 &&
2702           (!(C->getZExtValue() & 0x80000000) ||
2703            HasNoSignedComparisonUses(Node))) {
2704         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2705         SDValue Reg = N0.getNode()->getOperand(0);
2706
2707         // Extract the 32-bit subregister.
2708         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2709                                                         MVT::i32, Reg);
2710
2711         // Emit a testl.
2712         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32,
2713                                                  Subreg, Imm);
2714         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2715         // one, do not call ReplaceAllUsesWith.
2716         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2717                     SDValue(NewNode, 0));
2718         return nullptr;
2719       }
2720     }
2721     break;
2722   }
2723   case ISD::STORE: {
2724     // Change a chain of {load; incr or dec; store} of the same value into
2725     // a simple increment or decrement through memory of that value, if the
2726     // uses of the modified value and its address are suitable.
2727     // The DEC64m tablegen pattern is currently not able to match the case where
2728     // the EFLAGS on the original DEC are used. (This also applies to
2729     // {INC,DEC}X{64,32,16,8}.)
2730     // We'll need to improve tablegen to allow flags to be transferred from a
2731     // node in the pattern to the result node.  probably with a new keyword
2732     // for example, we have this
2733     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2734     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2735     //   (implicit EFLAGS)]>;
2736     // but maybe need something like this
2737     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2738     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2739     //   (transferrable EFLAGS)]>;
2740
2741     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2742     SDValue StoredVal = StoreNode->getOperand(1);
2743     unsigned Opc = StoredVal->getOpcode();
2744
2745     LoadSDNode *LoadNode = nullptr;
2746     SDValue InputChain;
2747     if (!isLoadIncOrDecStore(StoreNode, Opc, StoredVal, CurDAG,
2748                              LoadNode, InputChain))
2749       break;
2750
2751     SDValue Base, Scale, Index, Disp, Segment;
2752     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2753                     Base, Scale, Index, Disp, Segment))
2754       break;
2755
2756     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2757     MemOp[0] = StoreNode->getMemOperand();
2758     MemOp[1] = LoadNode->getMemOperand();
2759     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2760     EVT LdVT = LoadNode->getMemoryVT();
2761     unsigned newOpc = getFusedLdStOpcode(LdVT, Opc);
2762     MachineSDNode *Result = CurDAG->getMachineNode(newOpc,
2763                                                    SDLoc(Node),
2764                                                    MVT::i32, MVT::Other, Ops);
2765     Result->setMemRefs(MemOp, MemOp + 2);
2766
2767     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2768     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2769
2770     return Result;
2771   }
2772   }
2773
2774   SDNode *ResNode = SelectCode(Node);
2775
2776   DEBUG(dbgs() << "=> ";
2777         if (ResNode == NULL || ResNode == Node)
2778           Node->dump(CurDAG);
2779         else
2780           ResNode->dump(CurDAG);
2781         dbgs() << '\n');
2782
2783   return ResNode;
2784 }
2785
2786 bool X86DAGToDAGISel::
2787 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2788                              std::vector<SDValue> &OutOps) {
2789   SDValue Op0, Op1, Op2, Op3, Op4;
2790   switch (ConstraintCode) {
2791   case 'o':   // offsetable        ??
2792   case 'v':   // not offsetable    ??
2793   default: return true;
2794   case 'm':   // memory
2795     if (!SelectAddr(nullptr, Op, Op0, Op1, Op2, Op3, Op4))
2796       return true;
2797     break;
2798   }
2799
2800   OutOps.push_back(Op0);
2801   OutOps.push_back(Op1);
2802   OutOps.push_back(Op2);
2803   OutOps.push_back(Op3);
2804   OutOps.push_back(Op4);
2805   return false;
2806 }
2807
2808 /// createX86ISelDag - This pass converts a legalized DAG into a
2809 /// X86-specific DAG, ready for instruction scheduling.
2810 ///
2811 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2812                                      CodeGenOpt::Level OptLevel) {
2813   return new X86DAGToDAGISel(TM, OptLevel);
2814 }