lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction.  R1 is the condition-code mask (all 1s)
  36 // and R2 is the target address, which is always stored in %r14.
  37 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1,
  38     R1 = 15, R2 = 14, isCodeGenOnly = 1 in {
  39   def RET : InstRR<0x07, (outs), (ins), "br\t%r14", [(z_retflag)]>;
  40 }
  41
  42 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  43 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  44   let isIndirectBranch = 1 in
  45     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  46                     "br\t$R2", [(brind ADDR64:$R2)]>;
  47
  48   // An assembler extended mnemonic for BRC.
  49   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  50                  [(br bb:$I2)]>;
  51
  52   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  53   // rather than "L" because "JL" is "Jump if Less".)
  54   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  55 }
  56
  57 // Conditional branches.  It's easier for LLVM to handle these branches
  58 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  59 // the first operand.  It seems friendlier to use mnemonic forms like
  60 // JE and JLH when writing out the assembly though.
  61 //
  62 // Using a custom inserter for BRC gives us a chance to convert the BRC
  63 // and a preceding compare into a single compare-and-branch instruction.
  64 // The inserter makes no change in cases where a separate branch really
  65 // is needed.
  66 multiclass CondBranches<Operand ccmask, string short, string long> {
  67   let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  68     def "" : InstRI<0xA74, (outs), (ins ccmask:$R1, brtarget16:$I2), short, []>;
  69     def L  : InstRIL<0xC04, (outs), (ins ccmask:$R1, brtarget32:$I2), long, []>;
  70   }
  71 }
  72 let isCodeGenOnly = 1, usesCustomInserter = 1 in
  73   defm BRC : CondBranches<cond4, "j$R1\t$I2", "jg$R1\t$I2">;
  74 defm AsmBRC : CondBranches<uimm8zx4, "brc\t$R1, $I2", "brcl\t$R1, $I2">;
  75
  76 def : Pat<(z_br_ccmask cond4:$cond, bb:$dst), (BRC cond4:$cond, bb:$dst)>;
  77
  78 // Fused compare-and-branch instructions.  As for normal branches,
  79 // we handle these instructions internally in their raw CRJ-like form,
  80 // but use assembly macros like CRJE when writing them out.
  81 //
  82 // These instructions do not use or clobber the condition codes.
  83 // We nevertheless pretend that they clobber CC, so that we can lower
  84 // them to separate comparisons and BRCLs if the branch ends up being
  85 // out of range.
  86 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  87   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  88     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  91     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  94     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  95                                             brtarget16:$RI4),
  96                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  97     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  98                                             brtarget16:$RI4),
  99                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 100   }
 101 }
 102 let isCodeGenOnly = 1 in
 103   defm C : CompareBranches<cond4, "$M3", "">;
 104 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 105
 106 // Define AsmParser mnemonics for each general condition-code mask
 107 // (integer or floating-point)
 108 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 109   let R1 = ccmask in {
 110     def J : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 111                    "j"##name##"\t$I2", []>;
 112     def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 113                      "jg"##name##"\t$I2", []>;
 114   }
 115   def LOCR  : FixedCondUnaryRRF<"locr"##name,  0xB9F2, GR32, GR32, ccmask>;
 116   def LOCGR : FixedCondUnaryRRF<"locgr"##name, 0xB9E2, GR64, GR64, ccmask>;
 117   def LOC   : FixedCondUnaryRSY<"loc"##name,   0xEBF2, GR32, ccmask, 4>;
 118   def LOCG  : FixedCondUnaryRSY<"locg"##name,  0xEBE2, GR64, ccmask, 8>;
 119   def STOC  : FixedCondStoreRSY<"stoc"##name,  0xEBF3, GR32, ccmask, 4>;
 120   def STOCG : FixedCondStoreRSY<"stocg"##name, 0xEBE3, GR64, ccmask, 8>;
 121 }
 122 defm AsmO   : CondExtendedMnemonic<1,  "o">;
 123 defm AsmH   : CondExtendedMnemonic<2,  "h">;
 124 defm AsmNLE : CondExtendedMnemonic<3,  "nle">;
 125 defm AsmL   : CondExtendedMnemonic<4,  "l">;
 126 defm AsmNHE : CondExtendedMnemonic<5,  "nhe">;
 127 defm AsmLH  : CondExtendedMnemonic<6,  "lh">;
 128 defm AsmNE  : CondExtendedMnemonic<7,  "ne">;
 129 defm AsmE   : CondExtendedMnemonic<8,  "e">;
 130 defm AsmNLH : CondExtendedMnemonic<9,  "nlh">;
 131 defm AsmHE  : CondExtendedMnemonic<10, "he">;
 132 defm AsmNL  : CondExtendedMnemonic<11, "nl">;
 133 defm AsmLE  : CondExtendedMnemonic<12, "le">;
 134 defm AsmNH  : CondExtendedMnemonic<13, "nh">;
 135 defm AsmNO  : CondExtendedMnemonic<14, "no">;
 136
 137 // Define AsmParser mnemonics for each integer condition-code mask.
 138 // This is like the list above, except that condition 3 is not possible
 139 // and that the low bit of the mask is therefore always 0.  This means
 140 // that each condition has two names.  Conditions "o" and "no" are not used.
 141 //
 142 // We don't make one of the two names an alias of the other because
 143 // we need the custom parsing routines to select the correct register class.
 144 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 145   let M3 = ccmask in {
 146     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 147                                             brtarget16:$RI4),
 148                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 149     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 150                                             brtarget16:$RI4),
 151                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 152     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 153                                             brtarget16:$RI4),
 154                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 155     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 156                                             brtarget16:$RI4),
 157                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 158   }
 159 }
 160 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 161   : IntCondExtendedMnemonicA<ccmask, name1> {
 162   let isAsmParserOnly = 1 in
 163     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 164 }
 165 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 166 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 167 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 168 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 169 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 170 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 171
 172 //===----------------------------------------------------------------------===//
 173 // Select instructions
 174 //===----------------------------------------------------------------------===//
 175
 176 def Select32 : SelectWrapper<GR32>;
 177 def Select64 : SelectWrapper<GR64>;
 178
 179 defm CondStore8_32  : CondStores<GR32, nonvolatile_truncstorei8,
 180                                  nonvolatile_anyextloadi8, bdxaddr20only>;
 181 defm CondStore16_32 : CondStores<GR32, nonvolatile_truncstorei16,
 182                                  nonvolatile_anyextloadi16, bdxaddr20only>;
 183 defm CondStore32_32 : CondStores<GR32, nonvolatile_store,
 184                                  nonvolatile_load, bdxaddr20only>;
 185
 186 defm CondStore8  : CondStores<GR64, nonvolatile_truncstorei8,
 187                               nonvolatile_anyextloadi8, bdxaddr20only>;
 188 defm CondStore16 : CondStores<GR64, nonvolatile_truncstorei16,
 189                               nonvolatile_anyextloadi16, bdxaddr20only>;
 190 defm CondStore32 : CondStores<GR64, nonvolatile_truncstorei32,
 191                               nonvolatile_anyextloadi32, bdxaddr20only>;
 192 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 193                               nonvolatile_load, bdxaddr20only>;
 194
 195 //===----------------------------------------------------------------------===//
 196 // Call instructions
 197 //===----------------------------------------------------------------------===//
 198
 199 // The definitions here are for the call-clobbered registers.
 200 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 201                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D],
 202     R1 = 14, isCodeGenOnly = 1 in {
 203   def BRAS  : InstRI<0xA75, (outs), (ins pcrel16call:$I2, variable_ops),
 204                      "bras\t%r14, $I2", []>;
 205   def BRASL : InstRIL<0xC05, (outs), (ins pcrel32call:$I2, variable_ops),
 206                       "brasl\t%r14, $I2", [(z_call pcrel32call:$I2)]>;
 207   def BASR  : InstRR<0x0D, (outs), (ins ADDR64:$R2, variable_ops),
 208                      "basr\t%r14, $R2", [(z_call ADDR64:$R2)]>;
 209 }
 210
 211 // Define the general form of the call instructions for the asm parser.
 212 // These instructions don't hard-code %r14 as the return address register.
 213 def AsmBRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 214                       "bras\t$R1, $I2", []>;
 215 def AsmBRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 216                        "brasl\t$R1, $I2", []>;
 217 def AsmBASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 218                       "basr\t$R1, $R2", []>;
 219
 220 //===----------------------------------------------------------------------===//
 221 // Move instructions
 222 //===----------------------------------------------------------------------===//
 223
 224 // Register moves.
 225 let neverHasSideEffects = 1 in {
 226   def LR  : UnaryRR <"l",  0x18,   null_frag, GR32, GR32>;
 227   def LGR : UnaryRRE<"lg", 0xB904, null_frag, GR64, GR64>;
 228 }
 229
 230 // Move on condition.
 231 let isCodeGenOnly = 1, Uses = [CC] in {
 232   def LOCR  : CondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 233   def LOCGR : CondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 234 }
 235 let Uses = [CC] in {
 236   def AsmLOCR  : AsmCondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 237   def AsmLOCGR : AsmCondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 238 }
 239
 240 // Immediate moves.
 241 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 242     isReMaterializable = 1 in {
 243   // 16-bit sign-extended immediates.
 244   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 245   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 246
 247   // Other 16-bit immediates.
 248   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 249   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 250   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 251   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 252
 253   // 32-bit immediates.
 254   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 255   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 256   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 257 }
 258
 259 // Register loads.
 260 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 261   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 262   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 263
 264   // These instructions are split after register allocation, so we don't
 265   // want a custom inserter.
 266   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 267     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 268                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 269   }
 270 }
 271 let canFoldAsLoad = 1 in {
 272   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 273   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 274 }
 275
 276 // Load on condition.
 277 let isCodeGenOnly = 1, Uses = [CC] in {
 278   def LOC  : CondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 279   def LOCG : CondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 280 }
 281 let Uses = [CC] in {
 282   def AsmLOC  : AsmCondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 283   def AsmLOCG : AsmCondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 284 }
 285 defm : CondLoad<LOC,  GR32, nonvolatile_load>;
 286 defm : CondLoad<LOCG, GR64, nonvolatile_load>;
 287
 288 // Register stores.
 289 let SimpleBDXStore = 1 in {
 290   let isCodeGenOnly = 1 in
 291     defm ST32 : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 292   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 293
 294   // These instructions are split after register allocation, so we don't
 295   // want a custom inserter.
 296   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 297     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 298                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 299   }
 300 }
 301 let isCodeGenOnly = 1 in
 302   def STRL32 : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 303 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 304
 305 // Store on condition.
 306 let isCodeGenOnly = 1, Uses = [CC] in {
 307   def STOC32 : CondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 308   def STOC   : CondStoreRSY<"stoc",  0xEBF3, GR64, 4>;
 309   def STOCG  : CondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 310 }
 311 let Uses = [CC] in {
 312   def AsmSTOC  : AsmCondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 313   def AsmSTOCG : AsmCondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 314 }
 315
 316 // 8-bit immediate stores to 8-bit fields.
 317 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 318
 319 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 320 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 321 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 322 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 323
 324 // Memory-to-memory moves.
 325 let mayLoad = 1, mayStore = 1 in
 326   def MVC : InstSS<0xD2, (outs), (ins bdladdr12onlylen8:$BDL1,
 327                                       bdaddr12only:$BD2),
 328                    "mvc\t$BDL1, $BD2", []>;
 329
 330 let mayLoad = 1, mayStore = 1, usesCustomInserter = 1 in
 331   def MVCWrapper : Pseudo<(outs), (ins bdaddr12only:$dest, bdaddr12only:$src,
 332                                        imm32len8:$length),
 333                           [(z_mvc bdaddr12only:$dest, bdaddr12only:$src,
 334                                   imm32len8:$length)]>;
 335
 336 defm LoadStore8_32  : MVCLoadStore<anyextloadi8, truncstorei8, i32,
 337                                    MVCWrapper, 1>;
 338 defm LoadStore16_32 : MVCLoadStore<anyextloadi16, truncstorei16, i32,
 339                                    MVCWrapper, 2>;
 340 defm LoadStore32_32 : MVCLoadStore<load, store, i32, MVCWrapper, 4>;
 341
 342 defm LoadStore8  : MVCLoadStore<anyextloadi8, truncstorei8, i64,
 343                                 MVCWrapper, 1>;
 344 defm LoadStore16 : MVCLoadStore<anyextloadi16, truncstorei16, i64,
 345                                 MVCWrapper, 2>;
 346 defm LoadStore32 : MVCLoadStore<anyextloadi32, truncstorei32, i64,
 347                                 MVCWrapper, 4>;
 348 defm LoadStore64 : MVCLoadStore<load, store, i64, MVCWrapper, 8>;
 349
 350 //===----------------------------------------------------------------------===//
 351 // Sign extensions
 352 //===----------------------------------------------------------------------===//
 353
 354 // 32-bit extensions from registers.
 355 let neverHasSideEffects = 1 in {
 356   def LBR : UnaryRRE<"lb", 0xB926, sext8,  GR32, GR32>;
 357   def LHR : UnaryRRE<"lh", 0xB927, sext16, GR32, GR32>;
 358 }
 359
 360 // 64-bit extensions from registers.
 361 let neverHasSideEffects = 1 in {
 362   def LGBR : UnaryRRE<"lgb", 0xB906, sext8,  GR64, GR64>;
 363   def LGHR : UnaryRRE<"lgh", 0xB907, sext16, GR64, GR64>;
 364   def LGFR : UnaryRRE<"lgf", 0xB914, sext32, GR64, GR32>;
 365 }
 366
 367 // Match 32-to-64-bit sign extensions in which the source is already
 368 // in a 64-bit register.
 369 def : Pat<(sext_inreg GR64:$src, i32),
 370           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 371
 372 // 32-bit extensions from memory.
 373 def  LB   : UnaryRXY<"lb", 0xE376, sextloadi8, GR32, 1>;
 374 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, sextloadi16, GR32, 2>;
 375 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_sextloadi16, GR32>;
 376
 377 // 64-bit extensions from memory.
 378 def LGB   : UnaryRXY<"lgb", 0xE377, sextloadi8,  GR64, 1>;
 379 def LGH   : UnaryRXY<"lgh", 0xE315, sextloadi16, GR64, 2>;
 380 def LGF   : UnaryRXY<"lgf", 0xE314, sextloadi32, GR64, 4>;
 381 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_sextloadi16, GR64>;
 382 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_sextloadi32, GR64>;
 383
 384 // If the sign of a load-extend operation doesn't matter, use the signed ones.
 385 // There's not really much to choose between the sign and zero extensions,
 386 // but LH is more compact than LLH for small offsets.
 387 def : Pat<(i32 (extloadi8  bdxaddr20only:$src)), (LB  bdxaddr20only:$src)>;
 388 def : Pat<(i32 (extloadi16 bdxaddr12pair:$src)), (LH  bdxaddr12pair:$src)>;
 389 def : Pat<(i32 (extloadi16 bdxaddr20pair:$src)), (LHY bdxaddr20pair:$src)>;
 390
 391 def : Pat<(i64 (extloadi8  bdxaddr20only:$src)), (LGB bdxaddr20only:$src)>;
 392 def : Pat<(i64 (extloadi16 bdxaddr20only:$src)), (LGH bdxaddr20only:$src)>;
 393 def : Pat<(i64 (extloadi32 bdxaddr20only:$src)), (LGF bdxaddr20only:$src)>;
 394
 395 // We want PC-relative addresses to be tried ahead of BD and BDX addresses.
 396 // However, BDXs have two extra operands and are therefore 6 units more
 397 // complex.
 398 let AddedComplexity = 7 in {
 399   def : Pat<(i32 (extloadi16 pcrel32:$src)), (LHRL  pcrel32:$src)>;
 400   def : Pat<(i64 (extloadi16 pcrel32:$src)), (LGHRL pcrel32:$src)>;
 401 }
 402
 403 //===----------------------------------------------------------------------===//
 404 // Zero extensions
 405 //===----------------------------------------------------------------------===//
 406
 407 // 32-bit extensions from registers.
 408 let neverHasSideEffects = 1 in {
 409   def LLCR : UnaryRRE<"llc", 0xB994, zext8,  GR32, GR32>;
 410   def LLHR : UnaryRRE<"llh", 0xB995, zext16, GR32, GR32>;
 411 }
 412
 413 // 64-bit extensions from registers.
 414 let neverHasSideEffects = 1 in {
 415   def LLGCR : UnaryRRE<"llgc", 0xB984, zext8,  GR64, GR64>;
 416   def LLGHR : UnaryRRE<"llgh", 0xB985, zext16, GR64, GR64>;
 417   def LLGFR : UnaryRRE<"llgf", 0xB916, zext32, GR64, GR32>;
 418 }
 419
 420 // Match 32-to-64-bit zero extensions in which the source is already
 421 // in a 64-bit register.
 422 def : Pat<(and GR64:$src, 0xffffffff),
 423           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 424
 425 // 32-bit extensions from memory.
 426 def LLC   : UnaryRXY<"llc", 0xE394, zextloadi8,  GR32, 1>;
 427 def LLH   : UnaryRXY<"llh", 0xE395, zextloadi16, GR32, 2>;
 428 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_zextloadi16, GR32>;
 429
 430 // 64-bit extensions from memory.
 431 def LLGC   : UnaryRXY<"llgc", 0xE390, zextloadi8,  GR64, 1>;
 432 def LLGH   : UnaryRXY<"llgh", 0xE391, zextloadi16, GR64, 2>;
 433 def LLGF   : UnaryRXY<"llgf", 0xE316, zextloadi32, GR64, 4>;
 434 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_zextloadi16, GR64>;
 435 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_zextloadi32, GR64>;
 436
 437 //===----------------------------------------------------------------------===//
 438 // Truncations
 439 //===----------------------------------------------------------------------===//
 440
 441 // Truncations of 64-bit registers to 32-bit registers.
 442 def : Pat<(i32 (trunc GR64:$src)),
 443           (EXTRACT_SUBREG GR64:$src, subreg_32bit)>;
 444
 445 // Truncations of 32-bit registers to memory.
 446 let isCodeGenOnly = 1 in {
 447   defm STC32   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR32, 1>;
 448   defm STH32   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 449   def  STHRL32 : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 450 }
 451
 452 // Truncations of 64-bit registers to memory.
 453 defm STC   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR64, 1>;
 454 defm STH   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR64, 2>;
 455 def  STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR64>;
 456 defm ST    : StoreRXPair<"st", 0x50, 0xE350, truncstorei32, GR64, 4>;
 457 def  STRL  : StoreRILPC<"strl", 0xC4F, aligned_truncstorei32, GR64>;
 458
 459 //===----------------------------------------------------------------------===//
 460 // Multi-register moves
 461 //===----------------------------------------------------------------------===//
 462
 463 // Multi-register loads.
 464 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 465
 466 // Multi-register stores.
 467 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 468
 469 //===----------------------------------------------------------------------===//
 470 // Byte swaps
 471 //===----------------------------------------------------------------------===//
 472
 473 // Byte-swapping register moves.
 474 let neverHasSideEffects = 1 in {
 475   def LRVR  : UnaryRRE<"lrv",  0xB91F, bswap, GR32, GR32>;
 476   def LRVGR : UnaryRRE<"lrvg", 0xB90F, bswap, GR64, GR64>;
 477 }
 478
 479 // Byte-swapping loads.  Unlike normal loads, these instructions are
 480 // allowed to access storage more than once.
 481 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32, 4>;
 482 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64, 8>;
 483
 484 // Likewise byte-swapping stores.
 485 def STRV  : StoreRXY<"strv", 0xE33E, storeu<bswap, nonvolatile_store>, GR32, 4>;
 486 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>,
 487                      GR64, 8>;
 488
 489 //===----------------------------------------------------------------------===//
 490 // Load address instructions
 491 //===----------------------------------------------------------------------===//
 492
 493 // Load BDX-style addresses.
 494 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isReMaterializable = 1,
 495     DispKey = "la" in {
 496   let DispSize = "12" in
 497     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 498                     "la\t$R1, $XBD2",
 499                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 500   let DispSize = "20" in
 501     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 502                       "lay\t$R1, $XBD2",
 503                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 504 }
 505
 506 // Load a PC-relative address.  There's no version of this instruction
 507 // with a 16-bit offset, so there's no relaxation.
 508 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 509     isReMaterializable = 1 in {
 510   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 511                      "larl\t$R1, $I2",
 512                      [(set GR64:$R1, pcrel32:$I2)]>;
 513 }
 514
 515 //===----------------------------------------------------------------------===//
 516 // Negation
 517 //===----------------------------------------------------------------------===//
 518
 519 let Defs = [CC] in {
 520   def LCR   : UnaryRR <"lc",   0x13,   ineg,      GR32, GR32>;
 521   def LCGR  : UnaryRRE<"lcg",  0xB903, ineg,      GR64, GR64>;
 522   def LCGFR : UnaryRRE<"lcgf", 0xB913, null_frag, GR64, GR32>;
 523 }
 524 defm : SXU<ineg, LCGFR>;
 525
 526 //===----------------------------------------------------------------------===//
 527 // Insertion
 528 //===----------------------------------------------------------------------===//
 529
 530 let isCodeGenOnly = 1 in
 531   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, zextloadi8, 1>;
 532 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, zextloadi8, 1>;
 533
 534 defm : InsertMem<"inserti8", IC32,  GR32, zextloadi8, bdxaddr12pair>;
 535 defm : InsertMem<"inserti8", IC32Y, GR32, zextloadi8, bdxaddr20pair>;
 536
 537 defm : InsertMem<"inserti8", IC,  GR64, zextloadi8, bdxaddr12pair>;
 538 defm : InsertMem<"inserti8", ICY, GR64, zextloadi8, bdxaddr20pair>;
 539
 540 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 541 // We don't have or_as_insert equivalents of these operations because
 542 // OI is available instead.
 543 let isCodeGenOnly = 1 in {
 544   def IILL32 : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 545   def IILH32 : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 546 }
 547 def IILL : BinaryRI<"iill", 0xA53, insertll, GR64, imm64ll16>;
 548 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR64, imm64lh16>;
 549 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 550 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 551
 552 // ...likewise for 32-bit immediates.  For GR32s this is a general
 553 // full-width move.  (We use IILF rather than something like LLILF
 554 // for 32-bit moves because IILF leaves the upper 32 bits of the
 555 // GR64 unchanged.)
 556 let isCodeGenOnly = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 557     isReMaterializable = 1 in {
 558   def IILF32 : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 559 }
 560 def IILF : BinaryRIL<"iilf", 0xC09, insertlf, GR64, imm64lf32>;
 561 def IIHF : BinaryRIL<"iihf", 0xC08, inserthf, GR64, imm64hf32>;
 562
 563 // An alternative model of inserthf, with the first operand being
 564 // a zero-extended value.
 565 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 566           (IIHF (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit),
 567                 imm64hf32:$imm)>;
 568
 569 //===----------------------------------------------------------------------===//
 570 // Addition
 571 //===----------------------------------------------------------------------===//
 572
 573 // Plain addition.
 574 let Defs = [CC] in {
 575   // Addition of a register.
 576   let isCommutable = 1 in {
 577     defm AR : BinaryRRAndK<"a", 0x1A, 0xB9F8, add, GR32, GR32>;
 578     defm AGR : BinaryRREAndK<"ag", 0xB908, 0xB9E8, add, GR64, GR64>;
 579   }
 580   def AGFR : BinaryRRE<"agf", 0xB918, null_frag, GR64, GR32>;
 581
 582   // Addition of signed 16-bit immediates.
 583   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 584   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 585
 586   // Addition of signed 32-bit immediates.
 587   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 588   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 589
 590   // Addition of memory.
 591   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, sextloadi16, 2>;
 592   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 593   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, sextloadi32, 4>;
 594   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 595
 596   // Addition to memory.
 597   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 598   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 599 }
 600 defm : SXB<add, GR64, AGFR>;
 601
 602 // Addition producing a carry.
 603 let Defs = [CC] in {
 604   // Addition of a register.
 605   let isCommutable = 1 in {
 606     defm ALR : BinaryRRAndK<"al", 0x1E, 0xB9FA, addc, GR32, GR32>;
 607     defm ALGR : BinaryRREAndK<"alg", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 608   }
 609   def ALGFR : BinaryRRE<"algf", 0xB91A, null_frag, GR64, GR32>;
 610
 611   // Addition of signed 16-bit immediates.
 612   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 613                 Requires<[FeatureDistinctOps]>;
 614   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 615                 Requires<[FeatureDistinctOps]>;
 616
 617   // Addition of unsigned 32-bit immediates.
 618   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 619   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 620
 621   // Addition of memory.
 622   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 623   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, zextloadi32, 4>;
 624   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 625 }
 626 defm : ZXB<addc, GR64, ALGFR>;
 627
 628 // Addition producing and using a carry.
 629 let Defs = [CC], Uses = [CC] in {
 630   // Addition of a register.
 631   def ALCR  : BinaryRRE<"alc",  0xB998, adde, GR32, GR32>;
 632   def ALCGR : BinaryRRE<"alcg", 0xB988, adde, GR64, GR64>;
 633
 634   // Addition of memory.
 635   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 636   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 637 }
 638
 639 //===----------------------------------------------------------------------===//
 640 // Subtraction
 641 //===----------------------------------------------------------------------===//
 642
 643 // Plain substraction.  Although immediate forms exist, we use the
 644 // add-immediate instruction instead.
 645 let Defs = [CC] in {
 646   // Subtraction of a register.
 647   defm SR : BinaryRRAndK<"s", 0x1B, 0xB9F9, sub, GR32, GR32>;
 648   def SGFR : BinaryRRE<"sgf", 0xB919, null_frag, GR64, GR32>;
 649   defm SGR : BinaryRREAndK<"sg", 0xB909, 0xB9E9, sub, GR64, GR64>;
 650
 651   // Subtraction of memory.
 652   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, sextloadi16, 2>;
 653   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 654   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, sextloadi32, 4>;
 655   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 656 }
 657 defm : SXB<sub, GR64, SGFR>;
 658
 659 // Subtraction producing a carry.
 660 let Defs = [CC] in {
 661   // Subtraction of a register.
 662   defm SLR : BinaryRRAndK<"sl", 0x1F, 0xB9FB, subc, GR32, GR32>;
 663   def SLGFR : BinaryRRE<"slgf", 0xB91B, null_frag, GR64, GR32>;
 664   defm SLGR : BinaryRREAndK<"slg", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 665
 666   // Subtraction of unsigned 32-bit immediates.  These don't match
 667   // subc because we prefer addc for constants.
 668   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 669   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 670
 671   // Subtraction of memory.
 672   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 673   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, zextloadi32, 4>;
 674   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 675 }
 676 defm : ZXB<subc, GR64, SLGFR>;
 677
 678 // Subtraction producing and using a carry.
 679 let Defs = [CC], Uses = [CC] in {
 680   // Subtraction of a register.
 681   def SLBR  : BinaryRRE<"slb",  0xB999, sube, GR32, GR32>;
 682   def SLGBR : BinaryRRE<"slbg", 0xB989, sube, GR64, GR64>;
 683
 684   // Subtraction of memory.
 685   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
 686   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
 687 }
 688
 689 //===----------------------------------------------------------------------===//
 690 // AND
 691 //===----------------------------------------------------------------------===//
 692
 693 let Defs = [CC] in {
 694   // ANDs of a register.
 695   let isCommutable = 1 in {
 696     defm NR : BinaryRRAndK<"n", 0x14, 0xB9F4, and, GR32, GR32>;
 697     defm NGR : BinaryRREAndK<"ng", 0xB980, 0xB9E4, and, GR64, GR64>;
 698   }
 699
 700   // ANDs of a 16-bit immediate, leaving other bits unaffected.
 701   let isCodeGenOnly = 1 in {
 702     def NILL32 : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 703     def NILH32 : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 704   }
 705   def NILL : BinaryRI<"nill", 0xA57, and, GR64, imm64ll16c>;
 706   def NILH : BinaryRI<"nilh", 0xA56, and, GR64, imm64lh16c>;
 707   def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 708   def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 709
 710   // ANDs of a 32-bit immediate, leaving other bits unaffected.
 711   let isCodeGenOnly = 1 in
 712     def NILF32 : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 713   def NILF : BinaryRIL<"nilf", 0xC0B, and, GR64, imm64lf32c>;
 714   def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 715
 716   // ANDs of memory.
 717   defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
 718   def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
 719
 720   // AND to memory
 721   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 722 }
 723 defm : RMWIByte<and, bdaddr12pair, NI>;
 724 defm : RMWIByte<and, bdaddr20pair, NIY>;
 725
 726 //===----------------------------------------------------------------------===//
 727 // OR
 728 //===----------------------------------------------------------------------===//
 729
 730 let Defs = [CC] in {
 731   // ORs of a register.
 732   let isCommutable = 1 in {
 733     defm OR : BinaryRRAndK<"o", 0x16, 0xB9F6, or, GR32, GR32>;
 734     defm OGR : BinaryRREAndK<"og", 0xB981, 0xB9E6, or, GR64, GR64>;
 735   }
 736
 737   // ORs of a 16-bit immediate, leaving other bits unaffected.
 738   let isCodeGenOnly = 1 in {
 739     def OILL32 : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 740     def OILH32 : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 741   }
 742   def OILL : BinaryRI<"oill", 0xA5B, or, GR64, imm64ll16>;
 743   def OILH : BinaryRI<"oilh", 0xA5A, or, GR64, imm64lh16>;
 744   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 745   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 746
 747   // ORs of a 32-bit immediate, leaving other bits unaffected.
 748   let isCodeGenOnly = 1 in
 749     def OILF32 : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 750   def OILF : BinaryRIL<"oilf", 0xC0D, or, GR64, imm64lf32>;
 751   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 752
 753   // ORs of memory.
 754   defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
 755   def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
 756
 757   // OR to memory
 758   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 759 }
 760 defm : RMWIByte<or, bdaddr12pair, OI>;
 761 defm : RMWIByte<or, bdaddr20pair, OIY>;
 762
 763 //===----------------------------------------------------------------------===//
 764 // XOR
 765 //===----------------------------------------------------------------------===//
 766
 767 let Defs = [CC] in {
 768   // XORs of a register.
 769   let isCommutable = 1 in {
 770     defm XR : BinaryRRAndK<"x", 0x17, 0xB9F7, xor, GR32, GR32>;
 771     defm XGR : BinaryRREAndK<"xg", 0xB982, 0xB9E7, xor, GR64, GR64>;
 772   }
 773
 774   // XORs of a 32-bit immediate, leaving other bits unaffected.
 775   let isCodeGenOnly = 1 in
 776     def XILF32 : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 777   def XILF : BinaryRIL<"xilf", 0xC07, xor, GR64, imm64lf32>;
 778   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 779
 780   // XORs of memory.
 781   defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
 782   def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
 783
 784   // XOR to memory
 785   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 786 }
 787 defm : RMWIByte<xor, bdaddr12pair, XI>;
 788 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 789
 790 //===----------------------------------------------------------------------===//
 791 // Multiplication
 792 //===----------------------------------------------------------------------===//
 793
 794 // Multiplication of a register.
 795 let isCommutable = 1 in {
 796   def MSR  : BinaryRRE<"ms",  0xB252, mul, GR32, GR32>;
 797   def MSGR : BinaryRRE<"msg", 0xB90C, mul, GR64, GR64>;
 798 }
 799 def MSGFR : BinaryRRE<"msgf", 0xB91C, null_frag, GR64, GR32>;
 800 defm : SXB<mul, GR64, MSGFR>;
 801
 802 // Multiplication of a signed 16-bit immediate.
 803 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 804 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 805
 806 // Multiplication of a signed 32-bit immediate.
 807 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 808 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 809
 810 // Multiplication of memory.
 811 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, sextloadi16, 2>;
 812 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
 813 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, sextloadi32, 4>;
 814 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
 815
 816 // Multiplication of a register, producing two results.
 817 def MLGR : BinaryRRE<"mlg", 0xB986, z_umul_lohi64, GR128, GR64>;
 818
 819 // Multiplication of memory, producing two results.
 820 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
 821
 822 //===----------------------------------------------------------------------===//
 823 // Division and remainder
 824 //===----------------------------------------------------------------------===//
 825
 826 // Division and remainder, from registers.
 827 def DSGFR : BinaryRRE<"dsgf", 0xB91D, z_sdivrem32, GR128, GR32>;
 828 def DSGR  : BinaryRRE<"dsg",  0xB90D, z_sdivrem64, GR128, GR64>;
 829 def DLR   : BinaryRRE<"dl",   0xB997, z_udivrem32, GR128, GR32>;
 830 def DLGR  : BinaryRRE<"dlg",  0xB987, z_udivrem64, GR128, GR64>;
 831
 832 // Division and remainder, from memory.
 833 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
 834 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
 835 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
 836 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
 837
 838 //===----------------------------------------------------------------------===//
 839 // Shifts
 840 //===----------------------------------------------------------------------===//
 841
 842 // Shift left.
 843 let neverHasSideEffects = 1 in {
 844   defm SLL : ShiftRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
 845   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64>;
 846 }
 847
 848 // Logical shift right.
 849 let neverHasSideEffects = 1 in {
 850   defm SRL : ShiftRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
 851   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64>;
 852 }
 853
 854 // Arithmetic shift right.
 855 let Defs = [CC] in {
 856   defm SRA : ShiftRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
 857   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64>;
 858 }
 859
 860 // Rotate left.
 861 let neverHasSideEffects = 1 in {
 862   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32>;
 863   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64>;
 864 }
 865
 866 // Rotate second operand left and inserted selected bits into first operand.
 867 // These can act like 32-bit operands provided that the constant start and
 868 // end bits (operands 2 and 3) are in the range [32, 64)
 869 let Defs = [CC] in {
 870   let isCodeGenOnly = 1 in
 871     def RISBG32 : RotateSelectRIEf<"risbg",  0xEC55, GR32, GR32>;
 872   def RISBG : RotateSelectRIEf<"risbg",  0xEC55, GR64, GR64>;
 873 }
 874
 875 // Rotate second operand left and perform a logical operation with selected
 876 // bits of the first operand.
 877 let Defs = [CC] in {
 878   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
 879   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
 880   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
 881 }
 882
 883 //===----------------------------------------------------------------------===//
 884 // Comparison
 885 //===----------------------------------------------------------------------===//
 886
 887 // Signed comparisons.
 888 let Defs = [CC] in {
 889   // Comparison with a register.
 890   def CR   : CompareRR <"c",   0x19,   z_cmp,     GR32, GR32>;
 891   def CGFR : CompareRRE<"cgf", 0xB930, null_frag, GR64, GR32>;
 892   def CGR  : CompareRRE<"cg",  0xB920, z_cmp,     GR64, GR64>;
 893
 894   // Comparison with a signed 16-bit immediate.
 895   def CHI  : CompareRI<"chi",  0xA7E, z_cmp, GR32, imm32sx16>;
 896   def CGHI : CompareRI<"cghi", 0xA7F, z_cmp, GR64, imm64sx16>;
 897
 898   // Comparison with a signed 32-bit immediate.
 899   def CFI  : CompareRIL<"cfi",  0xC2D, z_cmp, GR32, simm32>;
 900   def CGFI : CompareRIL<"cgfi", 0xC2C, z_cmp, GR64, imm64sx32>;
 901
 902   // Comparison with memory.
 903   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_cmp, GR32, sextloadi16, 2>;
 904   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_cmp, GR32, load, 4>;
 905   def  CGH   : CompareRXY<"cgh", 0xE334, z_cmp, GR64, sextloadi16, 2>;
 906   def  CGF   : CompareRXY<"cgf", 0xE330, z_cmp, GR64, sextloadi32, 4>;
 907   def  CG    : CompareRXY<"cg",  0xE320, z_cmp, GR64, load, 8>;
 908   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_cmp, GR32, aligned_sextloadi16>;
 909   def  CRL   : CompareRILPC<"crl",   0xC6D, z_cmp, GR32, aligned_load>;
 910   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_cmp, GR64, aligned_sextloadi16>;
 911   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_cmp, GR64, aligned_sextloadi32>;
 912   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_cmp, GR64, aligned_load>;
 913
 914   // Comparison between memory and a signed 16-bit immediate.
 915   def CHHSI : CompareSIL<"chhsi", 0xE554, z_cmp, sextloadi16, imm32sx16>;
 916   def CHSI  : CompareSIL<"chsi",  0xE55C, z_cmp, load,        imm32sx16>;
 917   def CGHSI : CompareSIL<"cghsi", 0xE558, z_cmp, load,        imm64sx16>;
 918 }
 919 defm : SXB<z_cmp, GR64, CGFR>;
 920
 921 // Unsigned comparisons.
 922 let Defs = [CC] in {
 923   // Comparison with a register.
 924   def CLR   : CompareRR <"cl",   0x15,   z_ucmp,    GR32, GR32>;
 925   def CLGFR : CompareRRE<"clgf", 0xB931, null_frag, GR64, GR32>;
 926   def CLGR  : CompareRRE<"clg",  0xB921, z_ucmp,    GR64, GR64>;
 927
 928   // Comparison with a signed 32-bit immediate.
 929   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
 930   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
 931
 932   // Comparison with memory.
 933   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
 934   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, zextloadi32, 4>;
 935   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
 936   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
 937                              aligned_zextloadi16>;
 938   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
 939                              aligned_load>;
 940   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
 941                              aligned_zextloadi16>;
 942   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
 943                              aligned_zextloadi32>;
 944   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
 945                              aligned_load>;
 946
 947   // Comparison between memory and an unsigned 8-bit immediate.
 948   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, zextloadi8, imm32zx8>;
 949
 950   // Comparison between memory and an unsigned 16-bit immediate.
 951   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, zextloadi16, imm32zx16>;
 952   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load,        imm32zx16>;
 953   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load,        imm64zx16>;
 954 }
 955 defm : ZXB<z_ucmp, GR64, CLGFR>;
 956
 957 //===----------------------------------------------------------------------===//
 958 // Atomic operations
 959 //===----------------------------------------------------------------------===//
 960
 961 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
 962 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
 963 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
 964
 965 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
 966 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
 967 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
 968 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
 969 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
 970 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
 971 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
 972 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
 973
 974 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
 975 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
 976 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
 977
 978 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
 979 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
 980 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
 981 def ATOMIC_LOAD_NILL32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
 982 def ATOMIC_LOAD_NILH32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
 983 def ATOMIC_LOAD_NILF32  : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
 984 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
 985 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
 986 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
 987 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
 988 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
 989 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
 990 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
 991
 992 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
 993 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
 994 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
 995 def ATOMIC_LOAD_OILL32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
 996 def ATOMIC_LOAD_OILH32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
 997 def ATOMIC_LOAD_OILF32  : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
 998 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
 999 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1000 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1001 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1002 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1003 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1004 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1005
1006 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1007 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1008 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1009 def ATOMIC_LOAD_XILF32  : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1010 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1011 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1012 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1013
1014 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1015 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1016                                                imm32lh16c>;
1017 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1018 def ATOMIC_LOAD_NILL32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1019                                                 imm32ll16c>;
1020 def ATOMIC_LOAD_NILH32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1021                                                 imm32lh16c>;
1022 def ATOMIC_LOAD_NILF32i : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1023 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1024 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1025                                                 imm64ll16c>;
1026 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1027                                                 imm64lh16c>;
1028 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1029                                                 imm64hl16c>;
1030 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1031                                                 imm64hh16c>;
1032 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1033                                                 imm64lf32c>;
1034 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1035                                                 imm64hf32c>;
1036
1037 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1038 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1039 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1040
1041 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1042 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1043 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1044
1045 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1046 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1047 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1048
1049 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1050 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1051 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1052
1053 def ATOMIC_CMP_SWAPW
1054   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1055                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1056                                   uimm32:$bitsize),
1057            [(set GR32:$dst,
1058                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1059                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1060                                      uimm32:$bitsize))]> {
1061   let Defs = [CC];
1062   let mayLoad = 1;
1063   let mayStore = 1;
1064   let usesCustomInserter = 1;
1065 }
1066
1067 let Defs = [CC] in {
1068   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1069   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1070 }
1071
1072 //===----------------------------------------------------------------------===//
1073 // Miscellaneous Instructions.
1074 //===----------------------------------------------------------------------===//
1075
1076 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1077 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1078 // when a 64-bit address is stored in a pair of access registers.
1079 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
1080                   "ear\t$R1, $R2",
1081                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
1082
1083 // Find leftmost one, AKA count leading zeros.  The instruction actually
1084 // returns a pair of GR64s, the first giving the number of leading zeros
1085 // and the second giving a copy of the source with the leftmost one bit
1086 // cleared.  We only use the first result here.
1087 let Defs = [CC] in {
1088   def FLOGR : UnaryRRE<"flog", 0xB983, null_frag, GR128, GR64>;
1089 }
1090 def : Pat<(ctlz GR64:$src),
1091           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_high)>;
1092
1093 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1094 def : Pat<(i64 (anyext GR32:$src)),
1095           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit)>;
1096
1097 // There are no 32-bit equivalents of LLILL and LLILH, so use a full
1098 // 64-bit move followed by a subreg.  This preserves the invariant that
1099 // all GR32 operations only modify the low 32 bits.
1100 def : Pat<(i32 imm32ll16:$src),
1101           (EXTRACT_SUBREG (LLILL (LL16 imm:$src)), subreg_32bit)>;
1102 def : Pat<(i32 imm32lh16:$src),
1103           (EXTRACT_SUBREG (LLILH (LH16 imm:$src)), subreg_32bit)>;
1104
1105 // Extend GR32s and GR64s to GR128s.
1106 let usesCustomInserter = 1 in {
1107   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1108   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1109   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1110 }
1111
1112 //===----------------------------------------------------------------------===//
1113 // Peepholes.
1114 //===----------------------------------------------------------------------===//
1115
1116 // Use AL* for GR64 additions of unsigned 32-bit values.
1117 defm : ZXB<add, GR64, ALGFR>;
1118 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1119            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1120 def  : Pat<(add GR64:$src1, (zextloadi32 bdxaddr20only:$addr)),
1121            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1122
1123 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1124 defm : ZXB<sub, GR64, SLGFR>;
1125 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1126            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1127 def  : Pat<(sub GR64:$src1, (zextloadi32 bdxaddr20only:$addr)),
1128            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
1129
1130 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
1131 // for vector legalization.
1132 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, imm:$cc)), (i32 31)), (i32 31)),
1133           (Select32 (LHI -1), (LHI 0), imm:$cc)>;
1134 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, imm:$cc)))),
1135                     (i32 63)),
1136                (i32 63)),
1137           (Select64 (LGHI -1), (LGHI 0), imm:$cc)>;