Merging r259381:
[oota-llvm.git] / lib / Target / SystemZ / SystemZISelLowering.cpp
1 //===-- SystemZISelLowering.cpp - SystemZ DAG lowering implementation -----===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file implements the SystemZTargetLowering class.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "SystemZISelLowering.h"
15 #include "SystemZCallingConv.h"
16 #include "SystemZConstantPoolValue.h"
17 #include "SystemZMachineFunctionInfo.h"
18 #include "SystemZTargetMachine.h"
19 #include "llvm/CodeGen/CallingConvLower.h"
20 #include "llvm/CodeGen/MachineInstrBuilder.h"
21 #include "llvm/CodeGen/MachineRegisterInfo.h"
22 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
23 #include "llvm/IR/Intrinsics.h"
24 #include <cctype>
25
26 using namespace llvm;
27
28 #define DEBUG_TYPE "systemz-lower"
29
30 namespace {
31 // Represents a sequence for extracting a 0/1 value from an IPM result:
32 // (((X ^ XORValue) + AddValue) >> Bit)
33 struct IPMConversion {
34   IPMConversion(unsigned xorValue, int64_t addValue, unsigned bit)
35     : XORValue(xorValue), AddValue(addValue), Bit(bit) {}
36
37   int64_t XORValue;
38   int64_t AddValue;
39   unsigned Bit;
40 };
41
42 // Represents information about a comparison.
43 struct Comparison {
44   Comparison(SDValue Op0In, SDValue Op1In)
45     : Op0(Op0In), Op1(Op1In), Opcode(0), ICmpType(0), CCValid(0), CCMask(0) {}
46
47   // The operands to the comparison.
48   SDValue Op0, Op1;
49
50   // The opcode that should be used to compare Op0 and Op1.
51   unsigned Opcode;
52
53   // A SystemZICMP value.  Only used for integer comparisons.
54   unsigned ICmpType;
55
56   // The mask of CC values that Opcode can produce.
57   unsigned CCValid;
58
59   // The mask of CC values for which the original condition is true.
60   unsigned CCMask;
61 };
62 } // end anonymous namespace
63
64 // Classify VT as either 32 or 64 bit.
65 static bool is32Bit(EVT VT) {
66   switch (VT.getSimpleVT().SimpleTy) {
67   case MVT::i32:
68     return true;
69   case MVT::i64:
70     return false;
71   default:
72     llvm_unreachable("Unsupported type");
73   }
74 }
75
76 // Return a version of MachineOperand that can be safely used before the
77 // final use.
78 static MachineOperand earlyUseOperand(MachineOperand Op) {
79   if (Op.isReg())
80     Op.setIsKill(false);
81   return Op;
82 }
83
84 SystemZTargetLowering::SystemZTargetLowering(const TargetMachine &TM,
85                                              const SystemZSubtarget &STI)
86     : TargetLowering(TM), Subtarget(STI) {
87   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
88
89   // Set up the register classes.
90   if (Subtarget.hasHighWord())
91     addRegisterClass(MVT::i32, &SystemZ::GRX32BitRegClass);
92   else
93     addRegisterClass(MVT::i32, &SystemZ::GR32BitRegClass);
94   addRegisterClass(MVT::i64, &SystemZ::GR64BitRegClass);
95   if (Subtarget.hasVector()) {
96     addRegisterClass(MVT::f32, &SystemZ::VR32BitRegClass);
97     addRegisterClass(MVT::f64, &SystemZ::VR64BitRegClass);
98   } else {
99     addRegisterClass(MVT::f32, &SystemZ::FP32BitRegClass);
100     addRegisterClass(MVT::f64, &SystemZ::FP64BitRegClass);
101   }
102   addRegisterClass(MVT::f128, &SystemZ::FP128BitRegClass);
103
104   if (Subtarget.hasVector()) {
105     addRegisterClass(MVT::v16i8, &SystemZ::VR128BitRegClass);
106     addRegisterClass(MVT::v8i16, &SystemZ::VR128BitRegClass);
107     addRegisterClass(MVT::v4i32, &SystemZ::VR128BitRegClass);
108     addRegisterClass(MVT::v2i64, &SystemZ::VR128BitRegClass);
109     addRegisterClass(MVT::v4f32, &SystemZ::VR128BitRegClass);
110     addRegisterClass(MVT::v2f64, &SystemZ::VR128BitRegClass);
111   }
112
113   // Compute derived properties from the register classes
114   computeRegisterProperties(Subtarget.getRegisterInfo());
115
116   // Set up special registers.
117   setStackPointerRegisterToSaveRestore(SystemZ::R15D);
118
119   // TODO: It may be better to default to latency-oriented scheduling, however
120   // LLVM's current latency-oriented scheduler can't handle physreg definitions
121   // such as SystemZ has with CC, so set this to the register-pressure
122   // scheduler, because it can.
123   setSchedulingPreference(Sched::RegPressure);
124
125   setBooleanContents(ZeroOrOneBooleanContent);
126   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
127
128   // Instructions are strings of 2-byte aligned 2-byte values.
129   setMinFunctionAlignment(2);
130
131   // Handle operations that are handled in a similar way for all types.
132   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
133        I <= MVT::LAST_FP_VALUETYPE;
134        ++I) {
135     MVT VT = MVT::SimpleValueType(I);
136     if (isTypeLegal(VT)) {
137       // Lower SET_CC into an IPM-based sequence.
138       setOperationAction(ISD::SETCC, VT, Custom);
139
140       // Expand SELECT(C, A, B) into SELECT_CC(X, 0, A, B, NE).
141       setOperationAction(ISD::SELECT, VT, Expand);
142
143       // Lower SELECT_CC and BR_CC into separate comparisons and branches.
144       setOperationAction(ISD::SELECT_CC, VT, Custom);
145       setOperationAction(ISD::BR_CC,     VT, Custom);
146     }
147   }
148
149   // Expand jump table branches as address arithmetic followed by an
150   // indirect jump.
151   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
152
153   // Expand BRCOND into a BR_CC (see above).
154   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
155
156   // Handle integer types.
157   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
158        I <= MVT::LAST_INTEGER_VALUETYPE;
159        ++I) {
160     MVT VT = MVT::SimpleValueType(I);
161     if (isTypeLegal(VT)) {
162       // Expand individual DIV and REMs into DIVREMs.
163       setOperationAction(ISD::SDIV, VT, Expand);
164       setOperationAction(ISD::UDIV, VT, Expand);
165       setOperationAction(ISD::SREM, VT, Expand);
166       setOperationAction(ISD::UREM, VT, Expand);
167       setOperationAction(ISD::SDIVREM, VT, Custom);
168       setOperationAction(ISD::UDIVREM, VT, Custom);
169
170       // Lower ATOMIC_LOAD and ATOMIC_STORE into normal volatile loads and
171       // stores, putting a serialization instruction after the stores.
172       setOperationAction(ISD::ATOMIC_LOAD,  VT, Custom);
173       setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
174
175       // Lower ATOMIC_LOAD_SUB into ATOMIC_LOAD_ADD if LAA and LAAG are
176       // available, or if the operand is constant.
177       setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
178
179       // Use POPCNT on z196 and above.
180       if (Subtarget.hasPopulationCount())
181         setOperationAction(ISD::CTPOP, VT, Custom);
182       else
183         setOperationAction(ISD::CTPOP, VT, Expand);
184
185       // No special instructions for these.
186       setOperationAction(ISD::CTTZ,            VT, Expand);
187       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
188       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
189       setOperationAction(ISD::ROTR,            VT, Expand);
190
191       // Use *MUL_LOHI where possible instead of MULH*.
192       setOperationAction(ISD::MULHS, VT, Expand);
193       setOperationAction(ISD::MULHU, VT, Expand);
194       setOperationAction(ISD::SMUL_LOHI, VT, Custom);
195       setOperationAction(ISD::UMUL_LOHI, VT, Custom);
196
197       // Only z196 and above have native support for conversions to unsigned.
198       if (!Subtarget.hasFPExtension())
199         setOperationAction(ISD::FP_TO_UINT, VT, Expand);
200     }
201   }
202
203   // Type legalization will convert 8- and 16-bit atomic operations into
204   // forms that operate on i32s (but still keeping the original memory VT).
205   // Lower them into full i32 operations.
206   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Custom);
207   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Custom);
208   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Custom);
209   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Custom);
210   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Custom);
211   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Custom);
212   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Custom);
213   setOperationAction(ISD::ATOMIC_LOAD_MIN,  MVT::i32, Custom);
214   setOperationAction(ISD::ATOMIC_LOAD_MAX,  MVT::i32, Custom);
215   setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Custom);
216   setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Custom);
217   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Custom);
218
219   // z10 has instructions for signed but not unsigned FP conversion.
220   // Handle unsigned 32-bit types as signed 64-bit types.
221   if (!Subtarget.hasFPExtension()) {
222     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Promote);
223     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
224   }
225
226   // We have native support for a 64-bit CTLZ, via FLOGR.
227   setOperationAction(ISD::CTLZ, MVT::i32, Promote);
228   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
229
230   // Give LowerOperation the chance to replace 64-bit ORs with subregs.
231   setOperationAction(ISD::OR, MVT::i64, Custom);
232
233   // FIXME: Can we support these natively?
234   setOperationAction(ISD::SRL_PARTS, MVT::i64, Expand);
235   setOperationAction(ISD::SHL_PARTS, MVT::i64, Expand);
236   setOperationAction(ISD::SRA_PARTS, MVT::i64, Expand);
237
238   // We have native instructions for i8, i16 and i32 extensions, but not i1.
239   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
240   for (MVT VT : MVT::integer_valuetypes()) {
241     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
242     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i1, Promote);
243     setLoadExtAction(ISD::EXTLOAD,  VT, MVT::i1, Promote);
244   }
245
246   // Handle the various types of symbolic address.
247   setOperationAction(ISD::ConstantPool,     PtrVT, Custom);
248   setOperationAction(ISD::GlobalAddress,    PtrVT, Custom);
249   setOperationAction(ISD::GlobalTLSAddress, PtrVT, Custom);
250   setOperationAction(ISD::BlockAddress,     PtrVT, Custom);
251   setOperationAction(ISD::JumpTable,        PtrVT, Custom);
252
253   // We need to handle dynamic allocations specially because of the
254   // 160-byte area at the bottom of the stack.
255   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
256
257   // Use custom expanders so that we can force the function to use
258   // a frame pointer.
259   setOperationAction(ISD::STACKSAVE,    MVT::Other, Custom);
260   setOperationAction(ISD::STACKRESTORE, MVT::Other, Custom);
261
262   // Handle prefetches with PFD or PFDRL.
263   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
264
265   for (MVT VT : MVT::vector_valuetypes()) {
266     // Assume by default that all vector operations need to be expanded.
267     for (unsigned Opcode = 0; Opcode < ISD::BUILTIN_OP_END; ++Opcode)
268       if (getOperationAction(Opcode, VT) == Legal)
269         setOperationAction(Opcode, VT, Expand);
270
271     // Likewise all truncating stores and extending loads.
272     for (MVT InnerVT : MVT::vector_valuetypes()) {
273       setTruncStoreAction(VT, InnerVT, Expand);
274       setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
275       setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
276       setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
277     }
278
279     if (isTypeLegal(VT)) {
280       // These operations are legal for anything that can be stored in a
281       // vector register, even if there is no native support for the format
282       // as such.  In particular, we can do these for v4f32 even though there
283       // are no specific instructions for that format.
284       setOperationAction(ISD::LOAD, VT, Legal);
285       setOperationAction(ISD::STORE, VT, Legal);
286       setOperationAction(ISD::VSELECT, VT, Legal);
287       setOperationAction(ISD::BITCAST, VT, Legal);
288       setOperationAction(ISD::UNDEF, VT, Legal);
289
290       // Likewise, except that we need to replace the nodes with something
291       // more specific.
292       setOperationAction(ISD::BUILD_VECTOR, VT, Custom);
293       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Custom);
294     }
295   }
296
297   // Handle integer vector types.
298   for (MVT VT : MVT::integer_vector_valuetypes()) {
299     if (isTypeLegal(VT)) {
300       // These operations have direct equivalents.
301       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Legal);
302       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Legal);
303       setOperationAction(ISD::ADD, VT, Legal);
304       setOperationAction(ISD::SUB, VT, Legal);
305       if (VT != MVT::v2i64)
306         setOperationAction(ISD::MUL, VT, Legal);
307       setOperationAction(ISD::AND, VT, Legal);
308       setOperationAction(ISD::OR, VT, Legal);
309       setOperationAction(ISD::XOR, VT, Legal);
310       setOperationAction(ISD::CTPOP, VT, Custom);
311       setOperationAction(ISD::CTTZ, VT, Legal);
312       setOperationAction(ISD::CTLZ, VT, Legal);
313       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Custom);
314       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Custom);
315
316       // Convert a GPR scalar to a vector by inserting it into element 0.
317       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Custom);
318
319       // Use a series of unpacks for extensions.
320       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Custom);
321       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Custom);
322
323       // Detect shifts by a scalar amount and convert them into
324       // V*_BY_SCALAR.
325       setOperationAction(ISD::SHL, VT, Custom);
326       setOperationAction(ISD::SRA, VT, Custom);
327       setOperationAction(ISD::SRL, VT, Custom);
328
329       // At present ROTL isn't matched by DAGCombiner.  ROTR should be
330       // converted into ROTL.
331       setOperationAction(ISD::ROTL, VT, Expand);
332       setOperationAction(ISD::ROTR, VT, Expand);
333
334       // Map SETCCs onto one of VCE, VCH or VCHL, swapping the operands
335       // and inverting the result as necessary.
336       setOperationAction(ISD::SETCC, VT, Custom);
337     }
338   }
339
340   if (Subtarget.hasVector()) {
341     // There should be no need to check for float types other than v2f64
342     // since <2 x f32> isn't a legal type.
343     setOperationAction(ISD::FP_TO_SINT, MVT::v2i64, Legal);
344     setOperationAction(ISD::FP_TO_UINT, MVT::v2i64, Legal);
345     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Legal);
346     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Legal);
347   }
348
349   // Handle floating-point types.
350   for (unsigned I = MVT::FIRST_FP_VALUETYPE;
351        I <= MVT::LAST_FP_VALUETYPE;
352        ++I) {
353     MVT VT = MVT::SimpleValueType(I);
354     if (isTypeLegal(VT)) {
355       // We can use FI for FRINT.
356       setOperationAction(ISD::FRINT, VT, Legal);
357
358       // We can use the extended form of FI for other rounding operations.
359       if (Subtarget.hasFPExtension()) {
360         setOperationAction(ISD::FNEARBYINT, VT, Legal);
361         setOperationAction(ISD::FFLOOR, VT, Legal);
362         setOperationAction(ISD::FCEIL, VT, Legal);
363         setOperationAction(ISD::FTRUNC, VT, Legal);
364         setOperationAction(ISD::FROUND, VT, Legal);
365       }
366
367       // No special instructions for these.
368       setOperationAction(ISD::FSIN, VT, Expand);
369       setOperationAction(ISD::FCOS, VT, Expand);
370       setOperationAction(ISD::FSINCOS, VT, Expand);
371       setOperationAction(ISD::FREM, VT, Expand);
372       setOperationAction(ISD::FPOW, VT, Expand);
373     }
374   }
375
376   // Handle floating-point vector types.
377   if (Subtarget.hasVector()) {
378     // Scalar-to-vector conversion is just a subreg.
379     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Legal);
380     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v2f64, Legal);
381
382     // Some insertions and extractions can be done directly but others
383     // need to go via integers.
384     setOperationAction(ISD::INSERT_VECTOR_ELT, MVT::v4f32, Custom);
385     setOperationAction(ISD::INSERT_VECTOR_ELT, MVT::v2f64, Custom);
386     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
387     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
388
389     // These operations have direct equivalents.
390     setOperationAction(ISD::FADD, MVT::v2f64, Legal);
391     setOperationAction(ISD::FNEG, MVT::v2f64, Legal);
392     setOperationAction(ISD::FSUB, MVT::v2f64, Legal);
393     setOperationAction(ISD::FMUL, MVT::v2f64, Legal);
394     setOperationAction(ISD::FMA, MVT::v2f64, Legal);
395     setOperationAction(ISD::FDIV, MVT::v2f64, Legal);
396     setOperationAction(ISD::FABS, MVT::v2f64, Legal);
397     setOperationAction(ISD::FSQRT, MVT::v2f64, Legal);
398     setOperationAction(ISD::FRINT, MVT::v2f64, Legal);
399     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Legal);
400     setOperationAction(ISD::FFLOOR, MVT::v2f64, Legal);
401     setOperationAction(ISD::FCEIL, MVT::v2f64, Legal);
402     setOperationAction(ISD::FTRUNC, MVT::v2f64, Legal);
403     setOperationAction(ISD::FROUND, MVT::v2f64, Legal);
404   }
405
406   // We have fused multiply-addition for f32 and f64 but not f128.
407   setOperationAction(ISD::FMA, MVT::f32,  Legal);
408   setOperationAction(ISD::FMA, MVT::f64,  Legal);
409   setOperationAction(ISD::FMA, MVT::f128, Expand);
410
411   // Needed so that we don't try to implement f128 constant loads using
412   // a load-and-extend of a f80 constant (in cases where the constant
413   // would fit in an f80).
414   for (MVT VT : MVT::fp_valuetypes())
415     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
416
417   // Floating-point truncation and stores need to be done separately.
418   setTruncStoreAction(MVT::f64,  MVT::f32, Expand);
419   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
420   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
421
422   // We have 64-bit FPR<->GPR moves, but need special handling for
423   // 32-bit forms.
424   if (!Subtarget.hasVector()) {
425     setOperationAction(ISD::BITCAST, MVT::i32, Custom);
426     setOperationAction(ISD::BITCAST, MVT::f32, Custom);
427   }
428
429   // VASTART and VACOPY need to deal with the SystemZ-specific varargs
430   // structure, but VAEND is a no-op.
431   setOperationAction(ISD::VASTART, MVT::Other, Custom);
432   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
433   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
434
435   // Codes for which we want to perform some z-specific combinations.
436   setTargetDAGCombine(ISD::SIGN_EXTEND);
437   setTargetDAGCombine(ISD::STORE);
438   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
439   setTargetDAGCombine(ISD::FP_ROUND);
440
441   // Handle intrinsics.
442   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
443   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
444
445   // We want to use MVC in preference to even a single load/store pair.
446   MaxStoresPerMemcpy = 0;
447   MaxStoresPerMemcpyOptSize = 0;
448
449   // The main memset sequence is a byte store followed by an MVC.
450   // Two STC or MV..I stores win over that, but the kind of fused stores
451   // generated by target-independent code don't when the byte value is
452   // variable.  E.g.  "STC <reg>;MHI <reg>,257;STH <reg>" is not better
453   // than "STC;MVC".  Handle the choice in target-specific code instead.
454   MaxStoresPerMemset = 0;
455   MaxStoresPerMemsetOptSize = 0;
456 }
457
458 EVT SystemZTargetLowering::getSetCCResultType(const DataLayout &DL,
459                                               LLVMContext &, EVT VT) const {
460   if (!VT.isVector())
461     return MVT::i32;
462   return VT.changeVectorElementTypeToInteger();
463 }
464
465 bool SystemZTargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
466   VT = VT.getScalarType();
467
468   if (!VT.isSimple())
469     return false;
470
471   switch (VT.getSimpleVT().SimpleTy) {
472   case MVT::f32:
473   case MVT::f64:
474     return true;
475   case MVT::f128:
476     return false;
477   default:
478     break;
479   }
480
481   return false;
482 }
483
484 bool SystemZTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
485   // We can load zero using LZ?R and negative zero using LZ?R;LC?BR.
486   return Imm.isZero() || Imm.isNegZero();
487 }
488
489 bool SystemZTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
490   // We can use CGFI or CLGFI.
491   return isInt<32>(Imm) || isUInt<32>(Imm);
492 }
493
494 bool SystemZTargetLowering::isLegalAddImmediate(int64_t Imm) const {
495   // We can use ALGFI or SLGFI.
496   return isUInt<32>(Imm) || isUInt<32>(-Imm);
497 }
498
499 bool SystemZTargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
500                                                            unsigned,
501                                                            unsigned,
502                                                            bool *Fast) const {
503   // Unaligned accesses should never be slower than the expanded version.
504   // We check specifically for aligned accesses in the few cases where
505   // they are required.
506   if (Fast)
507     *Fast = true;
508   return true;
509 }
510
511 bool SystemZTargetLowering::isLegalAddressingMode(const DataLayout &DL,
512                                                   const AddrMode &AM, Type *Ty,
513                                                   unsigned AS) const {
514   // Punt on globals for now, although they can be used in limited
515   // RELATIVE LONG cases.
516   if (AM.BaseGV)
517     return false;
518
519   // Require a 20-bit signed offset.
520   if (!isInt<20>(AM.BaseOffs))
521     return false;
522
523   // Indexing is OK but no scale factor can be applied.
524   return AM.Scale == 0 || AM.Scale == 1;
525 }
526
527 bool SystemZTargetLowering::isTruncateFree(Type *FromType, Type *ToType) const {
528   if (!FromType->isIntegerTy() || !ToType->isIntegerTy())
529     return false;
530   unsigned FromBits = FromType->getPrimitiveSizeInBits();
531   unsigned ToBits = ToType->getPrimitiveSizeInBits();
532   return FromBits > ToBits;
533 }
534
535 bool SystemZTargetLowering::isTruncateFree(EVT FromVT, EVT ToVT) const {
536   if (!FromVT.isInteger() || !ToVT.isInteger())
537     return false;
538   unsigned FromBits = FromVT.getSizeInBits();
539   unsigned ToBits = ToVT.getSizeInBits();
540   return FromBits > ToBits;
541 }
542
543 //===----------------------------------------------------------------------===//
544 // Inline asm support
545 //===----------------------------------------------------------------------===//
546
547 TargetLowering::ConstraintType
548 SystemZTargetLowering::getConstraintType(StringRef Constraint) const {
549   if (Constraint.size() == 1) {
550     switch (Constraint[0]) {
551     case 'a': // Address register
552     case 'd': // Data register (equivalent to 'r')
553     case 'f': // Floating-point register
554     case 'h': // High-part register
555     case 'r': // General-purpose register
556       return C_RegisterClass;
557
558     case 'Q': // Memory with base and unsigned 12-bit displacement
559     case 'R': // Likewise, plus an index
560     case 'S': // Memory with base and signed 20-bit displacement
561     case 'T': // Likewise, plus an index
562     case 'm': // Equivalent to 'T'.
563       return C_Memory;
564
565     case 'I': // Unsigned 8-bit constant
566     case 'J': // Unsigned 12-bit constant
567     case 'K': // Signed 16-bit constant
568     case 'L': // Signed 20-bit displacement (on all targets we support)
569     case 'M': // 0x7fffffff
570       return C_Other;
571
572     default:
573       break;
574     }
575   }
576   return TargetLowering::getConstraintType(Constraint);
577 }
578
579 TargetLowering::ConstraintWeight SystemZTargetLowering::
580 getSingleConstraintMatchWeight(AsmOperandInfo &info,
581                                const char *constraint) const {
582   ConstraintWeight weight = CW_Invalid;
583   Value *CallOperandVal = info.CallOperandVal;
584   // If we don't have a value, we can't do a match,
585   // but allow it at the lowest weight.
586   if (!CallOperandVal)
587     return CW_Default;
588   Type *type = CallOperandVal->getType();
589   // Look at the constraint type.
590   switch (*constraint) {
591   default:
592     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
593     break;
594
595   case 'a': // Address register
596   case 'd': // Data register (equivalent to 'r')
597   case 'h': // High-part register
598   case 'r': // General-purpose register
599     if (CallOperandVal->getType()->isIntegerTy())
600       weight = CW_Register;
601     break;
602
603   case 'f': // Floating-point register
604     if (type->isFloatingPointTy())
605       weight = CW_Register;
606     break;
607
608   case 'I': // Unsigned 8-bit constant
609     if (auto *C = dyn_cast<ConstantInt>(CallOperandVal))
610       if (isUInt<8>(C->getZExtValue()))
611         weight = CW_Constant;
612     break;
613
614   case 'J': // Unsigned 12-bit constant
615     if (auto *C = dyn_cast<ConstantInt>(CallOperandVal))
616       if (isUInt<12>(C->getZExtValue()))
617         weight = CW_Constant;
618     break;
619
620   case 'K': // Signed 16-bit constant
621     if (auto *C = dyn_cast<ConstantInt>(CallOperandVal))
622       if (isInt<16>(C->getSExtValue()))
623         weight = CW_Constant;
624     break;
625
626   case 'L': // Signed 20-bit displacement (on all targets we support)
627     if (auto *C = dyn_cast<ConstantInt>(CallOperandVal))
628       if (isInt<20>(C->getSExtValue()))
629         weight = CW_Constant;
630     break;
631
632   case 'M': // 0x7fffffff
633     if (auto *C = dyn_cast<ConstantInt>(CallOperandVal))
634       if (C->getZExtValue() == 0x7fffffff)
635         weight = CW_Constant;
636     break;
637   }
638   return weight;
639 }
640
641 // Parse a "{tNNN}" register constraint for which the register type "t"
642 // has already been verified.  MC is the class associated with "t" and
643 // Map maps 0-based register numbers to LLVM register numbers.
644 static std::pair<unsigned, const TargetRegisterClass *>
645 parseRegisterNumber(StringRef Constraint, const TargetRegisterClass *RC,
646                     const unsigned *Map) {
647   assert(*(Constraint.end()-1) == '}' && "Missing '}'");
648   if (isdigit(Constraint[2])) {
649     unsigned Index;
650     bool Failed =
651         Constraint.slice(2, Constraint.size() - 1).getAsInteger(10, Index);
652     if (!Failed && Index < 16 && Map[Index])
653       return std::make_pair(Map[Index], RC);
654   }
655   return std::make_pair(0U, nullptr);
656 }
657
658 std::pair<unsigned, const TargetRegisterClass *>
659 SystemZTargetLowering::getRegForInlineAsmConstraint(
660     const TargetRegisterInfo *TRI, StringRef Constraint, MVT VT) const {
661   if (Constraint.size() == 1) {
662     // GCC Constraint Letters
663     switch (Constraint[0]) {
664     default: break;
665     case 'd': // Data register (equivalent to 'r')
666     case 'r': // General-purpose register
667       if (VT == MVT::i64)
668         return std::make_pair(0U, &SystemZ::GR64BitRegClass);
669       else if (VT == MVT::i128)
670         return std::make_pair(0U, &SystemZ::GR128BitRegClass);
671       return std::make_pair(0U, &SystemZ::GR32BitRegClass);
672
673     case 'a': // Address register
674       if (VT == MVT::i64)
675         return std::make_pair(0U, &SystemZ::ADDR64BitRegClass);
676       else if (VT == MVT::i128)
677         return std::make_pair(0U, &SystemZ::ADDR128BitRegClass);
678       return std::make_pair(0U, &SystemZ::ADDR32BitRegClass);
679
680     case 'h': // High-part register (an LLVM extension)
681       return std::make_pair(0U, &SystemZ::GRH32BitRegClass);
682
683     case 'f': // Floating-point register
684       if (VT == MVT::f64)
685         return std::make_pair(0U, &SystemZ::FP64BitRegClass);
686       else if (VT == MVT::f128)
687         return std::make_pair(0U, &SystemZ::FP128BitRegClass);
688       return std::make_pair(0U, &SystemZ::FP32BitRegClass);
689     }
690   }
691   if (Constraint.size() > 0 && Constraint[0] == '{') {
692     // We need to override the default register parsing for GPRs and FPRs
693     // because the interpretation depends on VT.  The internal names of
694     // the registers are also different from the external names
695     // (F0D and F0S instead of F0, etc.).
696     if (Constraint[1] == 'r') {
697       if (VT == MVT::i32)
698         return parseRegisterNumber(Constraint, &SystemZ::GR32BitRegClass,
699                                    SystemZMC::GR32Regs);
700       if (VT == MVT::i128)
701         return parseRegisterNumber(Constraint, &SystemZ::GR128BitRegClass,
702                                    SystemZMC::GR128Regs);
703       return parseRegisterNumber(Constraint, &SystemZ::GR64BitRegClass,
704                                  SystemZMC::GR64Regs);
705     }
706     if (Constraint[1] == 'f') {
707       if (VT == MVT::f32)
708         return parseRegisterNumber(Constraint, &SystemZ::FP32BitRegClass,
709                                    SystemZMC::FP32Regs);
710       if (VT == MVT::f128)
711         return parseRegisterNumber(Constraint, &SystemZ::FP128BitRegClass,
712                                    SystemZMC::FP128Regs);
713       return parseRegisterNumber(Constraint, &SystemZ::FP64BitRegClass,
714                                  SystemZMC::FP64Regs);
715     }
716   }
717   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
718 }
719
720 void SystemZTargetLowering::
721 LowerAsmOperandForConstraint(SDValue Op, std::string &Constraint,
722                              std::vector<SDValue> &Ops,
723                              SelectionDAG &DAG) const {
724   // Only support length 1 constraints for now.
725   if (Constraint.length() == 1) {
726     switch (Constraint[0]) {
727     case 'I': // Unsigned 8-bit constant
728       if (auto *C = dyn_cast<ConstantSDNode>(Op))
729         if (isUInt<8>(C->getZExtValue()))
730           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
731                                               Op.getValueType()));
732       return;
733
734     case 'J': // Unsigned 12-bit constant
735       if (auto *C = dyn_cast<ConstantSDNode>(Op))
736         if (isUInt<12>(C->getZExtValue()))
737           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
738                                               Op.getValueType()));
739       return;
740
741     case 'K': // Signed 16-bit constant
742       if (auto *C = dyn_cast<ConstantSDNode>(Op))
743         if (isInt<16>(C->getSExtValue()))
744           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
745                                               Op.getValueType()));
746       return;
747
748     case 'L': // Signed 20-bit displacement (on all targets we support)
749       if (auto *C = dyn_cast<ConstantSDNode>(Op))
750         if (isInt<20>(C->getSExtValue()))
751           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
752                                               Op.getValueType()));
753       return;
754
755     case 'M': // 0x7fffffff
756       if (auto *C = dyn_cast<ConstantSDNode>(Op))
757         if (C->getZExtValue() == 0x7fffffff)
758           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
759                                               Op.getValueType()));
760       return;
761     }
762   }
763   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
764 }
765
766 //===----------------------------------------------------------------------===//
767 // Calling conventions
768 //===----------------------------------------------------------------------===//
769
770 #include "SystemZGenCallingConv.inc"
771
772 bool SystemZTargetLowering::allowTruncateForTailCall(Type *FromType,
773                                                      Type *ToType) const {
774   return isTruncateFree(FromType, ToType);
775 }
776
777 bool SystemZTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
778   return CI->isTailCall();
779 }
780
781 // We do not yet support 128-bit single-element vector types.  If the user
782 // attempts to use such types as function argument or return type, prefer
783 // to error out instead of emitting code violating the ABI.
784 static void VerifyVectorType(MVT VT, EVT ArgVT) {
785   if (ArgVT.isVector() && !VT.isVector())
786     report_fatal_error("Unsupported vector argument or return type");
787 }
788
789 static void VerifyVectorTypes(const SmallVectorImpl<ISD::InputArg> &Ins) {
790   for (unsigned i = 0; i < Ins.size(); ++i)
791     VerifyVectorType(Ins[i].VT, Ins[i].ArgVT);
792 }
793
794 static void VerifyVectorTypes(const SmallVectorImpl<ISD::OutputArg> &Outs) {
795   for (unsigned i = 0; i < Outs.size(); ++i)
796     VerifyVectorType(Outs[i].VT, Outs[i].ArgVT);
797 }
798
799 // Value is a value that has been passed to us in the location described by VA
800 // (and so has type VA.getLocVT()).  Convert Value to VA.getValVT(), chaining
801 // any loads onto Chain.
802 static SDValue convertLocVTToValVT(SelectionDAG &DAG, SDLoc DL,
803                                    CCValAssign &VA, SDValue Chain,
804                                    SDValue Value) {
805   // If the argument has been promoted from a smaller type, insert an
806   // assertion to capture this.
807   if (VA.getLocInfo() == CCValAssign::SExt)
808     Value = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), Value,
809                         DAG.getValueType(VA.getValVT()));
810   else if (VA.getLocInfo() == CCValAssign::ZExt)
811     Value = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), Value,
812                         DAG.getValueType(VA.getValVT()));
813
814   if (VA.isExtInLoc())
815     Value = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Value);
816   else if (VA.getLocInfo() == CCValAssign::Indirect)
817     Value = DAG.getLoad(VA.getValVT(), DL, Chain, Value,
818                         MachinePointerInfo(), false, false, false, 0);
819   else if (VA.getLocInfo() == CCValAssign::BCvt) {
820     // If this is a short vector argument loaded from the stack,
821     // extend from i64 to full vector size and then bitcast.
822     assert(VA.getLocVT() == MVT::i64);
823     assert(VA.getValVT().isVector());
824     Value = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v2i64,
825                         Value, DAG.getUNDEF(MVT::i64));
826     Value = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Value);
827   } else
828     assert(VA.getLocInfo() == CCValAssign::Full && "Unsupported getLocInfo");
829   return Value;
830 }
831
832 // Value is a value of type VA.getValVT() that we need to copy into
833 // the location described by VA.  Return a copy of Value converted to
834 // VA.getValVT().  The caller is responsible for handling indirect values.
835 static SDValue convertValVTToLocVT(SelectionDAG &DAG, SDLoc DL,
836                                    CCValAssign &VA, SDValue Value) {
837   switch (VA.getLocInfo()) {
838   case CCValAssign::SExt:
839     return DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Value);
840   case CCValAssign::ZExt:
841     return DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Value);
842   case CCValAssign::AExt:
843     return DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Value);
844   case CCValAssign::BCvt:
845     // If this is a short vector argument to be stored to the stack,
846     // bitcast to v2i64 and then extract first element.
847     assert(VA.getLocVT() == MVT::i64);
848     assert(VA.getValVT().isVector());
849     Value = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Value);
850     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VA.getLocVT(), Value,
851                        DAG.getConstant(0, DL, MVT::i32));
852   case CCValAssign::Full:
853     return Value;
854   default:
855     llvm_unreachable("Unhandled getLocInfo()");
856   }
857 }
858
859 SDValue SystemZTargetLowering::
860 LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool IsVarArg,
861                      const SmallVectorImpl<ISD::InputArg> &Ins,
862                      SDLoc DL, SelectionDAG &DAG,
863                      SmallVectorImpl<SDValue> &InVals) const {
864   MachineFunction &MF = DAG.getMachineFunction();
865   MachineFrameInfo *MFI = MF.getFrameInfo();
866   MachineRegisterInfo &MRI = MF.getRegInfo();
867   SystemZMachineFunctionInfo *FuncInfo =
868       MF.getInfo<SystemZMachineFunctionInfo>();
869   auto *TFL =
870       static_cast<const SystemZFrameLowering *>(Subtarget.getFrameLowering());
871
872   // Detect unsupported vector argument types.
873   if (Subtarget.hasVector())
874     VerifyVectorTypes(Ins);
875
876   // Assign locations to all of the incoming arguments.
877   SmallVector<CCValAssign, 16> ArgLocs;
878   SystemZCCState CCInfo(CallConv, IsVarArg, MF, ArgLocs, *DAG.getContext());
879   CCInfo.AnalyzeFormalArguments(Ins, CC_SystemZ);
880
881   unsigned NumFixedGPRs = 0;
882   unsigned NumFixedFPRs = 0;
883   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
884     SDValue ArgValue;
885     CCValAssign &VA = ArgLocs[I];
886     EVT LocVT = VA.getLocVT();
887     if (VA.isRegLoc()) {
888       // Arguments passed in registers
889       const TargetRegisterClass *RC;
890       switch (LocVT.getSimpleVT().SimpleTy) {
891       default:
892         // Integers smaller than i64 should be promoted to i64.
893         llvm_unreachable("Unexpected argument type");
894       case MVT::i32:
895         NumFixedGPRs += 1;
896         RC = &SystemZ::GR32BitRegClass;
897         break;
898       case MVT::i64:
899         NumFixedGPRs += 1;
900         RC = &SystemZ::GR64BitRegClass;
901         break;
902       case MVT::f32:
903         NumFixedFPRs += 1;
904         RC = &SystemZ::FP32BitRegClass;
905         break;
906       case MVT::f64:
907         NumFixedFPRs += 1;
908         RC = &SystemZ::FP64BitRegClass;
909         break;
910       case MVT::v16i8:
911       case MVT::v8i16:
912       case MVT::v4i32:
913       case MVT::v2i64:
914       case MVT::v4f32:
915       case MVT::v2f64:
916         RC = &SystemZ::VR128BitRegClass;
917         break;
918       }
919
920       unsigned VReg = MRI.createVirtualRegister(RC);
921       MRI.addLiveIn(VA.getLocReg(), VReg);
922       ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, LocVT);
923     } else {
924       assert(VA.isMemLoc() && "Argument not register or memory");
925
926       // Create the frame index object for this incoming parameter.
927       int FI = MFI->CreateFixedObject(LocVT.getSizeInBits() / 8,
928                                       VA.getLocMemOffset(), true);
929
930       // Create the SelectionDAG nodes corresponding to a load
931       // from this parameter.  Unpromoted ints and floats are
932       // passed as right-justified 8-byte values.
933       EVT PtrVT = getPointerTy(DAG.getDataLayout());
934       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
935       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
936         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN,
937                           DAG.getIntPtrConstant(4, DL));
938       ArgValue = DAG.getLoad(LocVT, DL, Chain, FIN,
939                              MachinePointerInfo::getFixedStack(MF, FI), false,
940                              false, false, 0);
941     }
942
943     // Convert the value of the argument register into the value that's
944     // being passed.
945     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, ArgValue));
946   }
947
948   if (IsVarArg) {
949     // Save the number of non-varargs registers for later use by va_start, etc.
950     FuncInfo->setVarArgsFirstGPR(NumFixedGPRs);
951     FuncInfo->setVarArgsFirstFPR(NumFixedFPRs);
952
953     // Likewise the address (in the form of a frame index) of where the
954     // first stack vararg would be.  The 1-byte size here is arbitrary.
955     int64_t StackSize = CCInfo.getNextStackOffset();
956     FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize, true));
957
958     // ...and a similar frame index for the caller-allocated save area
959     // that will be used to store the incoming registers.
960     int64_t RegSaveOffset = TFL->getOffsetOfLocalArea();
961     unsigned RegSaveIndex = MFI->CreateFixedObject(1, RegSaveOffset, true);
962     FuncInfo->setRegSaveFrameIndex(RegSaveIndex);
963
964     // Store the FPR varargs in the reserved frame slots.  (We store the
965     // GPRs as part of the prologue.)
966     if (NumFixedFPRs < SystemZ::NumArgFPRs) {
967       SDValue MemOps[SystemZ::NumArgFPRs];
968       for (unsigned I = NumFixedFPRs; I < SystemZ::NumArgFPRs; ++I) {
969         unsigned Offset = TFL->getRegSpillOffset(SystemZ::ArgFPRs[I]);
970         int FI = MFI->CreateFixedObject(8, RegSaveOffset + Offset, true);
971         SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
972         unsigned VReg = MF.addLiveIn(SystemZ::ArgFPRs[I],
973                                      &SystemZ::FP64BitRegClass);
974         SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f64);
975         MemOps[I] = DAG.getStore(ArgValue.getValue(1), DL, ArgValue, FIN,
976                                  MachinePointerInfo::getFixedStack(MF, FI),
977                                  false, false, 0);
978       }
979       // Join the stores, which are independent of one another.
980       Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
981                           makeArrayRef(&MemOps[NumFixedFPRs],
982                                        SystemZ::NumArgFPRs-NumFixedFPRs));
983     }
984   }
985
986   return Chain;
987 }
988
989 static bool canUseSiblingCall(const CCState &ArgCCInfo,
990                               SmallVectorImpl<CCValAssign> &ArgLocs) {
991   // Punt if there are any indirect or stack arguments, or if the call
992   // needs the call-saved argument register R6.
993   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
994     CCValAssign &VA = ArgLocs[I];
995     if (VA.getLocInfo() == CCValAssign::Indirect)
996       return false;
997     if (!VA.isRegLoc())
998       return false;
999     unsigned Reg = VA.getLocReg();
1000     if (Reg == SystemZ::R6H || Reg == SystemZ::R6L || Reg == SystemZ::R6D)
1001       return false;
1002   }
1003   return true;
1004 }
1005
1006 SDValue
1007 SystemZTargetLowering::LowerCall(CallLoweringInfo &CLI,
1008                                  SmallVectorImpl<SDValue> &InVals) const {
1009   SelectionDAG &DAG = CLI.DAG;
1010   SDLoc &DL = CLI.DL;
1011   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1012   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
1013   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
1014   SDValue Chain = CLI.Chain;
1015   SDValue Callee = CLI.Callee;
1016   bool &IsTailCall = CLI.IsTailCall;
1017   CallingConv::ID CallConv = CLI.CallConv;
1018   bool IsVarArg = CLI.IsVarArg;
1019   MachineFunction &MF = DAG.getMachineFunction();
1020   EVT PtrVT = getPointerTy(MF.getDataLayout());
1021
1022   // Detect unsupported vector argument and return types.
1023   if (Subtarget.hasVector()) {
1024     VerifyVectorTypes(Outs);
1025     VerifyVectorTypes(Ins);
1026   }
1027
1028   // Analyze the operands of the call, assigning locations to each operand.
1029   SmallVector<CCValAssign, 16> ArgLocs;
1030   SystemZCCState ArgCCInfo(CallConv, IsVarArg, MF, ArgLocs, *DAG.getContext());
1031   ArgCCInfo.AnalyzeCallOperands(Outs, CC_SystemZ);
1032
1033   // We don't support GuaranteedTailCallOpt, only automatically-detected
1034   // sibling calls.
1035   if (IsTailCall && !canUseSiblingCall(ArgCCInfo, ArgLocs))
1036     IsTailCall = false;
1037
1038   // Get a count of how many bytes are to be pushed on the stack.
1039   unsigned NumBytes = ArgCCInfo.getNextStackOffset();
1040
1041   // Mark the start of the call.
1042   if (!IsTailCall)
1043     Chain = DAG.getCALLSEQ_START(Chain,
1044                                  DAG.getConstant(NumBytes, DL, PtrVT, true),
1045                                  DL);
1046
1047   // Copy argument values to their designated locations.
1048   SmallVector<std::pair<unsigned, SDValue>, 9> RegsToPass;
1049   SmallVector<SDValue, 8> MemOpChains;
1050   SDValue StackPtr;
1051   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
1052     CCValAssign &VA = ArgLocs[I];
1053     SDValue ArgValue = OutVals[I];
1054
1055     if (VA.getLocInfo() == CCValAssign::Indirect) {
1056       // Store the argument in a stack slot and pass its address.
1057       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1058       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1059       MemOpChains.push_back(DAG.getStore(
1060           Chain, DL, ArgValue, SpillSlot,
1061           MachinePointerInfo::getFixedStack(MF, FI), false, false, 0));
1062       ArgValue = SpillSlot;
1063     } else
1064       ArgValue = convertValVTToLocVT(DAG, DL, VA, ArgValue);
1065
1066     if (VA.isRegLoc())
1067       // Queue up the argument copies and emit them at the end.
1068       RegsToPass.push_back(std::make_pair(VA.getLocReg(), ArgValue));
1069     else {
1070       assert(VA.isMemLoc() && "Argument not register or memory");
1071
1072       // Work out the address of the stack slot.  Unpromoted ints and
1073       // floats are passed as right-justified 8-byte values.
1074       if (!StackPtr.getNode())
1075         StackPtr = DAG.getCopyFromReg(Chain, DL, SystemZ::R15D, PtrVT);
1076       unsigned Offset = SystemZMC::CallFrameSize + VA.getLocMemOffset();
1077       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
1078         Offset += 4;
1079       SDValue Address = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr,
1080                                     DAG.getIntPtrConstant(Offset, DL));
1081
1082       // Emit the store.
1083       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, Address,
1084                                          MachinePointerInfo(),
1085                                          false, false, 0));
1086     }
1087   }
1088
1089   // Join the stores, which are independent of one another.
1090   if (!MemOpChains.empty())
1091     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
1092
1093   // Accept direct calls by converting symbolic call addresses to the
1094   // associated Target* opcodes.  Force %r1 to be used for indirect
1095   // tail calls.
1096   SDValue Glue;
1097   if (auto *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1098     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, PtrVT);
1099     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
1100   } else if (auto *E = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1101     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), PtrVT);
1102     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
1103   } else if (IsTailCall) {
1104     Chain = DAG.getCopyToReg(Chain, DL, SystemZ::R1D, Callee, Glue);
1105     Glue = Chain.getValue(1);
1106     Callee = DAG.getRegister(SystemZ::R1D, Callee.getValueType());
1107   }
1108
1109   // Build a sequence of copy-to-reg nodes, chained and glued together.
1110   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I) {
1111     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[I].first,
1112                              RegsToPass[I].second, Glue);
1113     Glue = Chain.getValue(1);
1114   }
1115
1116   // The first call operand is the chain and the second is the target address.
1117   SmallVector<SDValue, 8> Ops;
1118   Ops.push_back(Chain);
1119   Ops.push_back(Callee);
1120
1121   // Add argument registers to the end of the list so that they are
1122   // known live into the call.
1123   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I)
1124     Ops.push_back(DAG.getRegister(RegsToPass[I].first,
1125                                   RegsToPass[I].second.getValueType()));
1126
1127   // Add a register mask operand representing the call-preserved registers.
1128   const TargetRegisterInfo *TRI = Subtarget.getRegisterInfo();
1129   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
1130   assert(Mask && "Missing call preserved mask for calling convention");
1131   Ops.push_back(DAG.getRegisterMask(Mask));
1132
1133   // Glue the call to the argument copies, if any.
1134   if (Glue.getNode())
1135     Ops.push_back(Glue);
1136
1137   // Emit the call.
1138   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1139   if (IsTailCall)
1140     return DAG.getNode(SystemZISD::SIBCALL, DL, NodeTys, Ops);
1141   Chain = DAG.getNode(SystemZISD::CALL, DL, NodeTys, Ops);
1142   Glue = Chain.getValue(1);
1143
1144   // Mark the end of the call, which is glued to the call itself.
1145   Chain = DAG.getCALLSEQ_END(Chain,
1146                              DAG.getConstant(NumBytes, DL, PtrVT, true),
1147                              DAG.getConstant(0, DL, PtrVT, true),
1148                              Glue, DL);
1149   Glue = Chain.getValue(1);
1150
1151   // Assign locations to each value returned by this call.
1152   SmallVector<CCValAssign, 16> RetLocs;
1153   CCState RetCCInfo(CallConv, IsVarArg, MF, RetLocs, *DAG.getContext());
1154   RetCCInfo.AnalyzeCallResult(Ins, RetCC_SystemZ);
1155
1156   // Copy all of the result registers out of their specified physreg.
1157   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
1158     CCValAssign &VA = RetLocs[I];
1159
1160     // Copy the value out, gluing the copy to the end of the call sequence.
1161     SDValue RetValue = DAG.getCopyFromReg(Chain, DL, VA.getLocReg(),
1162                                           VA.getLocVT(), Glue);
1163     Chain = RetValue.getValue(1);
1164     Glue = RetValue.getValue(2);
1165
1166     // Convert the value of the return register into the value that's
1167     // being returned.
1168     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, RetValue));
1169   }
1170
1171   return Chain;
1172 }
1173
1174 bool SystemZTargetLowering::
1175 CanLowerReturn(CallingConv::ID CallConv,
1176                MachineFunction &MF, bool isVarArg,
1177                const SmallVectorImpl<ISD::OutputArg> &Outs,
1178                LLVMContext &Context) const {
1179   // Detect unsupported vector return types.
1180   if (Subtarget.hasVector())
1181     VerifyVectorTypes(Outs);
1182
1183   SmallVector<CCValAssign, 16> RetLocs;
1184   CCState RetCCInfo(CallConv, isVarArg, MF, RetLocs, Context);
1185   return RetCCInfo.CheckReturn(Outs, RetCC_SystemZ);
1186 }
1187
1188 SDValue
1189 SystemZTargetLowering::LowerReturn(SDValue Chain,
1190                                    CallingConv::ID CallConv, bool IsVarArg,
1191                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
1192                                    const SmallVectorImpl<SDValue> &OutVals,
1193                                    SDLoc DL, SelectionDAG &DAG) const {
1194   MachineFunction &MF = DAG.getMachineFunction();
1195
1196   // Detect unsupported vector return types.
1197   if (Subtarget.hasVector())
1198     VerifyVectorTypes(Outs);
1199
1200   // Assign locations to each returned value.
1201   SmallVector<CCValAssign, 16> RetLocs;
1202   CCState RetCCInfo(CallConv, IsVarArg, MF, RetLocs, *DAG.getContext());
1203   RetCCInfo.AnalyzeReturn(Outs, RetCC_SystemZ);
1204
1205   // Quick exit for void returns
1206   if (RetLocs.empty())
1207     return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other, Chain);
1208
1209   // Copy the result values into the output registers.
1210   SDValue Glue;
1211   SmallVector<SDValue, 4> RetOps;
1212   RetOps.push_back(Chain);
1213   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
1214     CCValAssign &VA = RetLocs[I];
1215     SDValue RetValue = OutVals[I];
1216
1217     // Make the return register live on exit.
1218     assert(VA.isRegLoc() && "Can only return in registers!");
1219
1220     // Promote the value as required.
1221     RetValue = convertValVTToLocVT(DAG, DL, VA, RetValue);
1222
1223     // Chain and glue the copies together.
1224     unsigned Reg = VA.getLocReg();
1225     Chain = DAG.getCopyToReg(Chain, DL, Reg, RetValue, Glue);
1226     Glue = Chain.getValue(1);
1227     RetOps.push_back(DAG.getRegister(Reg, VA.getLocVT()));
1228   }
1229
1230   // Update chain and glue.
1231   RetOps[0] = Chain;
1232   if (Glue.getNode())
1233     RetOps.push_back(Glue);
1234
1235   return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other, RetOps);
1236 }
1237
1238 SDValue SystemZTargetLowering::
1239 prepareVolatileOrAtomicLoad(SDValue Chain, SDLoc DL, SelectionDAG &DAG) const {
1240   return DAG.getNode(SystemZISD::SERIALIZE, DL, MVT::Other, Chain);
1241 }
1242
1243 // Return true if Op is an intrinsic node with chain that returns the CC value
1244 // as its only (other) argument.  Provide the associated SystemZISD opcode and
1245 // the mask of valid CC values if so.
1246 static bool isIntrinsicWithCCAndChain(SDValue Op, unsigned &Opcode,
1247                                       unsigned &CCValid) {
1248   unsigned Id = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1249   switch (Id) {
1250   case Intrinsic::s390_tbegin:
1251     Opcode = SystemZISD::TBEGIN;
1252     CCValid = SystemZ::CCMASK_TBEGIN;
1253     return true;
1254
1255   case Intrinsic::s390_tbegin_nofloat:
1256     Opcode = SystemZISD::TBEGIN_NOFLOAT;
1257     CCValid = SystemZ::CCMASK_TBEGIN;
1258     return true;
1259
1260   case Intrinsic::s390_tend:
1261     Opcode = SystemZISD::TEND;
1262     CCValid = SystemZ::CCMASK_TEND;
1263     return true;
1264
1265   default:
1266     return false;
1267   }
1268 }
1269
1270 // Return true if Op is an intrinsic node without chain that returns the
1271 // CC value as its final argument.  Provide the associated SystemZISD
1272 // opcode and the mask of valid CC values if so.
1273 static bool isIntrinsicWithCC(SDValue Op, unsigned &Opcode, unsigned &CCValid) {
1274   unsigned Id = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1275   switch (Id) {
1276   case Intrinsic::s390_vpkshs:
1277   case Intrinsic::s390_vpksfs:
1278   case Intrinsic::s390_vpksgs:
1279     Opcode = SystemZISD::PACKS_CC;
1280     CCValid = SystemZ::CCMASK_VCMP;
1281     return true;
1282
1283   case Intrinsic::s390_vpklshs:
1284   case Intrinsic::s390_vpklsfs:
1285   case Intrinsic::s390_vpklsgs:
1286     Opcode = SystemZISD::PACKLS_CC;
1287     CCValid = SystemZ::CCMASK_VCMP;
1288     return true;
1289
1290   case Intrinsic::s390_vceqbs:
1291   case Intrinsic::s390_vceqhs:
1292   case Intrinsic::s390_vceqfs:
1293   case Intrinsic::s390_vceqgs:
1294     Opcode = SystemZISD::VICMPES;
1295     CCValid = SystemZ::CCMASK_VCMP;
1296     return true;
1297
1298   case Intrinsic::s390_vchbs:
1299   case Intrinsic::s390_vchhs:
1300   case Intrinsic::s390_vchfs:
1301   case Intrinsic::s390_vchgs:
1302     Opcode = SystemZISD::VICMPHS;
1303     CCValid = SystemZ::CCMASK_VCMP;
1304     return true;
1305
1306   case Intrinsic::s390_vchlbs:
1307   case Intrinsic::s390_vchlhs:
1308   case Intrinsic::s390_vchlfs:
1309   case Intrinsic::s390_vchlgs:
1310     Opcode = SystemZISD::VICMPHLS;
1311     CCValid = SystemZ::CCMASK_VCMP;
1312     return true;
1313
1314   case Intrinsic::s390_vtm:
1315     Opcode = SystemZISD::VTM;
1316     CCValid = SystemZ::CCMASK_VCMP;
1317     return true;
1318
1319   case Intrinsic::s390_vfaebs:
1320   case Intrinsic::s390_vfaehs:
1321   case Intrinsic::s390_vfaefs:
1322     Opcode = SystemZISD::VFAE_CC;
1323     CCValid = SystemZ::CCMASK_ANY;
1324     return true;
1325
1326   case Intrinsic::s390_vfaezbs:
1327   case Intrinsic::s390_vfaezhs:
1328   case Intrinsic::s390_vfaezfs:
1329     Opcode = SystemZISD::VFAEZ_CC;
1330     CCValid = SystemZ::CCMASK_ANY;
1331     return true;
1332
1333   case Intrinsic::s390_vfeebs:
1334   case Intrinsic::s390_vfeehs:
1335   case Intrinsic::s390_vfeefs:
1336     Opcode = SystemZISD::VFEE_CC;
1337     CCValid = SystemZ::CCMASK_ANY;
1338     return true;
1339
1340   case Intrinsic::s390_vfeezbs:
1341   case Intrinsic::s390_vfeezhs:
1342   case Intrinsic::s390_vfeezfs:
1343     Opcode = SystemZISD::VFEEZ_CC;
1344     CCValid = SystemZ::CCMASK_ANY;
1345     return true;
1346
1347   case Intrinsic::s390_vfenebs:
1348   case Intrinsic::s390_vfenehs:
1349   case Intrinsic::s390_vfenefs:
1350     Opcode = SystemZISD::VFENE_CC;
1351     CCValid = SystemZ::CCMASK_ANY;
1352     return true;
1353
1354   case Intrinsic::s390_vfenezbs:
1355   case Intrinsic::s390_vfenezhs:
1356   case Intrinsic::s390_vfenezfs:
1357     Opcode = SystemZISD::VFENEZ_CC;
1358     CCValid = SystemZ::CCMASK_ANY;
1359     return true;
1360
1361   case Intrinsic::s390_vistrbs:
1362   case Intrinsic::s390_vistrhs:
1363   case Intrinsic::s390_vistrfs:
1364     Opcode = SystemZISD::VISTR_CC;
1365     CCValid = SystemZ::CCMASK_0 | SystemZ::CCMASK_3;
1366     return true;
1367
1368   case Intrinsic::s390_vstrcbs:
1369   case Intrinsic::s390_vstrchs:
1370   case Intrinsic::s390_vstrcfs:
1371     Opcode = SystemZISD::VSTRC_CC;
1372     CCValid = SystemZ::CCMASK_ANY;
1373     return true;
1374
1375   case Intrinsic::s390_vstrczbs:
1376   case Intrinsic::s390_vstrczhs:
1377   case Intrinsic::s390_vstrczfs:
1378     Opcode = SystemZISD::VSTRCZ_CC;
1379     CCValid = SystemZ::CCMASK_ANY;
1380     return true;
1381
1382   case Intrinsic::s390_vfcedbs:
1383     Opcode = SystemZISD::VFCMPES;
1384     CCValid = SystemZ::CCMASK_VCMP;
1385     return true;
1386
1387   case Intrinsic::s390_vfchdbs:
1388     Opcode = SystemZISD::VFCMPHS;
1389     CCValid = SystemZ::CCMASK_VCMP;
1390     return true;
1391
1392   case Intrinsic::s390_vfchedbs:
1393     Opcode = SystemZISD::VFCMPHES;
1394     CCValid = SystemZ::CCMASK_VCMP;
1395     return true;
1396
1397   case Intrinsic::s390_vftcidb:
1398     Opcode = SystemZISD::VFTCI;
1399     CCValid = SystemZ::CCMASK_VCMP;
1400     return true;
1401
1402   default:
1403     return false;
1404   }
1405 }
1406
1407 // Emit an intrinsic with chain with a glued value instead of its CC result.
1408 static SDValue emitIntrinsicWithChainAndGlue(SelectionDAG &DAG, SDValue Op,
1409                                              unsigned Opcode) {
1410   // Copy all operands except the intrinsic ID.
1411   unsigned NumOps = Op.getNumOperands();
1412   SmallVector<SDValue, 6> Ops;
1413   Ops.reserve(NumOps - 1);
1414   Ops.push_back(Op.getOperand(0));
1415   for (unsigned I = 2; I < NumOps; ++I)
1416     Ops.push_back(Op.getOperand(I));
1417
1418   assert(Op->getNumValues() == 2 && "Expected only CC result and chain");
1419   SDVTList RawVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1420   SDValue Intr = DAG.getNode(Opcode, SDLoc(Op), RawVTs, Ops);
1421   SDValue OldChain = SDValue(Op.getNode(), 1);
1422   SDValue NewChain = SDValue(Intr.getNode(), 0);
1423   DAG.ReplaceAllUsesOfValueWith(OldChain, NewChain);
1424   return Intr;
1425 }
1426
1427 // Emit an intrinsic with a glued value instead of its CC result.
1428 static SDValue emitIntrinsicWithGlue(SelectionDAG &DAG, SDValue Op,
1429                                      unsigned Opcode) {
1430   // Copy all operands except the intrinsic ID.
1431   unsigned NumOps = Op.getNumOperands();
1432   SmallVector<SDValue, 6> Ops;
1433   Ops.reserve(NumOps - 1);
1434   for (unsigned I = 1; I < NumOps; ++I)
1435     Ops.push_back(Op.getOperand(I));
1436
1437   if (Op->getNumValues() == 1)
1438     return DAG.getNode(Opcode, SDLoc(Op), MVT::Glue, Ops);
1439   assert(Op->getNumValues() == 2 && "Expected exactly one non-CC result");
1440   SDVTList RawVTs = DAG.getVTList(Op->getValueType(0), MVT::Glue);
1441   return DAG.getNode(Opcode, SDLoc(Op), RawVTs, Ops);
1442 }
1443
1444 // CC is a comparison that will be implemented using an integer or
1445 // floating-point comparison.  Return the condition code mask for
1446 // a branch on true.  In the integer case, CCMASK_CMP_UO is set for
1447 // unsigned comparisons and clear for signed ones.  In the floating-point
1448 // case, CCMASK_CMP_UO has its normal mask meaning (unordered).
1449 static unsigned CCMaskForCondCode(ISD::CondCode CC) {
1450 #define CONV(X) \
1451   case ISD::SET##X: return SystemZ::CCMASK_CMP_##X; \
1452   case ISD::SETO##X: return SystemZ::CCMASK_CMP_##X; \
1453   case ISD::SETU##X: return SystemZ::CCMASK_CMP_UO | SystemZ::CCMASK_CMP_##X
1454
1455   switch (CC) {
1456   default:
1457     llvm_unreachable("Invalid integer condition!");
1458
1459   CONV(EQ);
1460   CONV(NE);
1461   CONV(GT);
1462   CONV(GE);
1463   CONV(LT);
1464   CONV(LE);
1465
1466   case ISD::SETO:  return SystemZ::CCMASK_CMP_O;
1467   case ISD::SETUO: return SystemZ::CCMASK_CMP_UO;
1468   }
1469 #undef CONV
1470 }
1471
1472 // Return a sequence for getting a 1 from an IPM result when CC has a
1473 // value in CCMask and a 0 when CC has a value in CCValid & ~CCMask.
1474 // The handling of CC values outside CCValid doesn't matter.
1475 static IPMConversion getIPMConversion(unsigned CCValid, unsigned CCMask) {
1476   // Deal with cases where the result can be taken directly from a bit
1477   // of the IPM result.
1478   if (CCMask == (CCValid & (SystemZ::CCMASK_1 | SystemZ::CCMASK_3)))
1479     return IPMConversion(0, 0, SystemZ::IPM_CC);
1480   if (CCMask == (CCValid & (SystemZ::CCMASK_2 | SystemZ::CCMASK_3)))
1481     return IPMConversion(0, 0, SystemZ::IPM_CC + 1);
1482
1483   // Deal with cases where we can add a value to force the sign bit
1484   // to contain the right value.  Putting the bit in 31 means we can
1485   // use SRL rather than RISBG(L), and also makes it easier to get a
1486   // 0/-1 value, so it has priority over the other tests below.
1487   //
1488   // These sequences rely on the fact that the upper two bits of the
1489   // IPM result are zero.
1490   uint64_t TopBit = uint64_t(1) << 31;
1491   if (CCMask == (CCValid & SystemZ::CCMASK_0))
1492     return IPMConversion(0, -(1 << SystemZ::IPM_CC), 31);
1493   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_1)))
1494     return IPMConversion(0, -(2 << SystemZ::IPM_CC), 31);
1495   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1496                             | SystemZ::CCMASK_1
1497                             | SystemZ::CCMASK_2)))
1498     return IPMConversion(0, -(3 << SystemZ::IPM_CC), 31);
1499   if (CCMask == (CCValid & SystemZ::CCMASK_3))
1500     return IPMConversion(0, TopBit - (3 << SystemZ::IPM_CC), 31);
1501   if (CCMask == (CCValid & (SystemZ::CCMASK_1
1502                             | SystemZ::CCMASK_2
1503                             | SystemZ::CCMASK_3)))
1504     return IPMConversion(0, TopBit - (1 << SystemZ::IPM_CC), 31);
1505
1506   // Next try inverting the value and testing a bit.  0/1 could be
1507   // handled this way too, but we dealt with that case above.
1508   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_2)))
1509     return IPMConversion(-1, 0, SystemZ::IPM_CC);
1510
1511   // Handle cases where adding a value forces a non-sign bit to contain
1512   // the right value.
1513   if (CCMask == (CCValid & (SystemZ::CCMASK_1 | SystemZ::CCMASK_2)))
1514     return IPMConversion(0, 1 << SystemZ::IPM_CC, SystemZ::IPM_CC + 1);
1515   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_3)))
1516     return IPMConversion(0, -(1 << SystemZ::IPM_CC), SystemZ::IPM_CC + 1);
1517
1518   // The remaining cases are 1, 2, 0/1/3 and 0/2/3.  All these are
1519   // can be done by inverting the low CC bit and applying one of the
1520   // sign-based extractions above.
1521   if (CCMask == (CCValid & SystemZ::CCMASK_1))
1522     return IPMConversion(1 << SystemZ::IPM_CC, -(1 << SystemZ::IPM_CC), 31);
1523   if (CCMask == (CCValid & SystemZ::CCMASK_2))
1524     return IPMConversion(1 << SystemZ::IPM_CC,
1525                          TopBit - (3 << SystemZ::IPM_CC), 31);
1526   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1527                             | SystemZ::CCMASK_1
1528                             | SystemZ::CCMASK_3)))
1529     return IPMConversion(1 << SystemZ::IPM_CC, -(3 << SystemZ::IPM_CC), 31);
1530   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1531                             | SystemZ::CCMASK_2
1532                             | SystemZ::CCMASK_3)))
1533     return IPMConversion(1 << SystemZ::IPM_CC,
1534                          TopBit - (1 << SystemZ::IPM_CC), 31);
1535
1536   llvm_unreachable("Unexpected CC combination");
1537 }
1538
1539 // If C can be converted to a comparison against zero, adjust the operands
1540 // as necessary.
1541 static void adjustZeroCmp(SelectionDAG &DAG, SDLoc DL, Comparison &C) {
1542   if (C.ICmpType == SystemZICMP::UnsignedOnly)
1543     return;
1544
1545   auto *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1.getNode());
1546   if (!ConstOp1)
1547     return;
1548
1549   int64_t Value = ConstOp1->getSExtValue();
1550   if ((Value == -1 && C.CCMask == SystemZ::CCMASK_CMP_GT) ||
1551       (Value == -1 && C.CCMask == SystemZ::CCMASK_CMP_LE) ||
1552       (Value == 1 && C.CCMask == SystemZ::CCMASK_CMP_LT) ||
1553       (Value == 1 && C.CCMask == SystemZ::CCMASK_CMP_GE)) {
1554     C.CCMask ^= SystemZ::CCMASK_CMP_EQ;
1555     C.Op1 = DAG.getConstant(0, DL, C.Op1.getValueType());
1556   }
1557 }
1558
1559 // If a comparison described by C is suitable for CLI(Y), CHHSI or CLHHSI,
1560 // adjust the operands as necessary.
1561 static void adjustSubwordCmp(SelectionDAG &DAG, SDLoc DL, Comparison &C) {
1562   // For us to make any changes, it must a comparison between a single-use
1563   // load and a constant.
1564   if (!C.Op0.hasOneUse() ||
1565       C.Op0.getOpcode() != ISD::LOAD ||
1566       C.Op1.getOpcode() != ISD::Constant)
1567     return;
1568
1569   // We must have an 8- or 16-bit load.
1570   auto *Load = cast<LoadSDNode>(C.Op0);
1571   unsigned NumBits = Load->getMemoryVT().getStoreSizeInBits();
1572   if (NumBits != 8 && NumBits != 16)
1573     return;
1574
1575   // The load must be an extending one and the constant must be within the
1576   // range of the unextended value.
1577   auto *ConstOp1 = cast<ConstantSDNode>(C.Op1);
1578   uint64_t Value = ConstOp1->getZExtValue();
1579   uint64_t Mask = (1 << NumBits) - 1;
1580   if (Load->getExtensionType() == ISD::SEXTLOAD) {
1581     // Make sure that ConstOp1 is in range of C.Op0.
1582     int64_t SignedValue = ConstOp1->getSExtValue();
1583     if (uint64_t(SignedValue) + (uint64_t(1) << (NumBits - 1)) > Mask)
1584       return;
1585     if (C.ICmpType != SystemZICMP::SignedOnly) {
1586       // Unsigned comparison between two sign-extended values is equivalent
1587       // to unsigned comparison between two zero-extended values.
1588       Value &= Mask;
1589     } else if (NumBits == 8) {
1590       // Try to treat the comparison as unsigned, so that we can use CLI.
1591       // Adjust CCMask and Value as necessary.
1592       if (Value == 0 && C.CCMask == SystemZ::CCMASK_CMP_LT)
1593         // Test whether the high bit of the byte is set.
1594         Value = 127, C.CCMask = SystemZ::CCMASK_CMP_GT;
1595       else if (Value == 0 && C.CCMask == SystemZ::CCMASK_CMP_GE)
1596         // Test whether the high bit of the byte is clear.
1597         Value = 128, C.CCMask = SystemZ::CCMASK_CMP_LT;
1598       else
1599         // No instruction exists for this combination.
1600         return;
1601       C.ICmpType = SystemZICMP::UnsignedOnly;
1602     }
1603   } else if (Load->getExtensionType() == ISD::ZEXTLOAD) {
1604     if (Value > Mask)
1605       return;
1606     // If the constant is in range, we can use any comparison.
1607     C.ICmpType = SystemZICMP::Any;
1608   } else
1609     return;
1610
1611   // Make sure that the first operand is an i32 of the right extension type.
1612   ISD::LoadExtType ExtType = (C.ICmpType == SystemZICMP::SignedOnly ?
1613                               ISD::SEXTLOAD :
1614                               ISD::ZEXTLOAD);
1615   if (C.Op0.getValueType() != MVT::i32 ||
1616       Load->getExtensionType() != ExtType)
1617     C.Op0 = DAG.getExtLoad(ExtType, SDLoc(Load), MVT::i32,
1618                            Load->getChain(), Load->getBasePtr(),
1619                            Load->getPointerInfo(), Load->getMemoryVT(),
1620                            Load->isVolatile(), Load->isNonTemporal(),
1621                            Load->isInvariant(), Load->getAlignment());
1622
1623   // Make sure that the second operand is an i32 with the right value.
1624   if (C.Op1.getValueType() != MVT::i32 ||
1625       Value != ConstOp1->getZExtValue())
1626     C.Op1 = DAG.getConstant(Value, DL, MVT::i32);
1627 }
1628
1629 // Return true if Op is either an unextended load, or a load suitable
1630 // for integer register-memory comparisons of type ICmpType.
1631 static bool isNaturalMemoryOperand(SDValue Op, unsigned ICmpType) {
1632   auto *Load = dyn_cast<LoadSDNode>(Op.getNode());
1633   if (Load) {
1634     // There are no instructions to compare a register with a memory byte.
1635     if (Load->getMemoryVT() == MVT::i8)
1636       return false;
1637     // Otherwise decide on extension type.
1638     switch (Load->getExtensionType()) {
1639     case ISD::NON_EXTLOAD:
1640       return true;
1641     case ISD::SEXTLOAD:
1642       return ICmpType != SystemZICMP::UnsignedOnly;
1643     case ISD::ZEXTLOAD:
1644       return ICmpType != SystemZICMP::SignedOnly;
1645     default:
1646       break;
1647     }
1648   }
1649   return false;
1650 }
1651
1652 // Return true if it is better to swap the operands of C.
1653 static bool shouldSwapCmpOperands(const Comparison &C) {
1654   // Leave f128 comparisons alone, since they have no memory forms.
1655   if (C.Op0.getValueType() == MVT::f128)
1656     return false;
1657
1658   // Always keep a floating-point constant second, since comparisons with
1659   // zero can use LOAD TEST and comparisons with other constants make a
1660   // natural memory operand.
1661   if (isa<ConstantFPSDNode>(C.Op1))
1662     return false;
1663
1664   // Never swap comparisons with zero since there are many ways to optimize
1665   // those later.
1666   auto *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1);
1667   if (ConstOp1 && ConstOp1->getZExtValue() == 0)
1668     return false;
1669
1670   // Also keep natural memory operands second if the loaded value is
1671   // only used here.  Several comparisons have memory forms.
1672   if (isNaturalMemoryOperand(C.Op1, C.ICmpType) && C.Op1.hasOneUse())
1673     return false;
1674
1675   // Look for cases where Cmp0 is a single-use load and Cmp1 isn't.
1676   // In that case we generally prefer the memory to be second.
1677   if (isNaturalMemoryOperand(C.Op0, C.ICmpType) && C.Op0.hasOneUse()) {
1678     // The only exceptions are when the second operand is a constant and
1679     // we can use things like CHHSI.
1680     if (!ConstOp1)
1681       return true;
1682     // The unsigned memory-immediate instructions can handle 16-bit
1683     // unsigned integers.
1684     if (C.ICmpType != SystemZICMP::SignedOnly &&
1685         isUInt<16>(ConstOp1->getZExtValue()))
1686       return false;
1687     // The signed memory-immediate instructions can handle 16-bit
1688     // signed integers.
1689     if (C.ICmpType != SystemZICMP::UnsignedOnly &&
1690         isInt<16>(ConstOp1->getSExtValue()))
1691       return false;
1692     return true;
1693   }
1694
1695   // Try to promote the use of CGFR and CLGFR.
1696   unsigned Opcode0 = C.Op0.getOpcode();
1697   if (C.ICmpType != SystemZICMP::UnsignedOnly && Opcode0 == ISD::SIGN_EXTEND)
1698     return true;
1699   if (C.ICmpType != SystemZICMP::SignedOnly && Opcode0 == ISD::ZERO_EXTEND)
1700     return true;
1701   if (C.ICmpType != SystemZICMP::SignedOnly &&
1702       Opcode0 == ISD::AND &&
1703       C.Op0.getOperand(1).getOpcode() == ISD::Constant &&
1704       cast<ConstantSDNode>(C.Op0.getOperand(1))->getZExtValue() == 0xffffffff)
1705     return true;
1706
1707   return false;
1708 }
1709
1710 // Return a version of comparison CC mask CCMask in which the LT and GT
1711 // actions are swapped.
1712 static unsigned reverseCCMask(unsigned CCMask) {
1713   return ((CCMask & SystemZ::CCMASK_CMP_EQ) |
1714           (CCMask & SystemZ::CCMASK_CMP_GT ? SystemZ::CCMASK_CMP_LT : 0) |
1715           (CCMask & SystemZ::CCMASK_CMP_LT ? SystemZ::CCMASK_CMP_GT : 0) |
1716           (CCMask & SystemZ::CCMASK_CMP_UO));
1717 }
1718
1719 // Check whether C tests for equality between X and Y and whether X - Y
1720 // or Y - X is also computed.  In that case it's better to compare the
1721 // result of the subtraction against zero.
1722 static void adjustForSubtraction(SelectionDAG &DAG, SDLoc DL, Comparison &C) {
1723   if (C.CCMask == SystemZ::CCMASK_CMP_EQ ||
1724       C.CCMask == SystemZ::CCMASK_CMP_NE) {
1725     for (auto I = C.Op0->use_begin(), E = C.Op0->use_end(); I != E; ++I) {
1726       SDNode *N = *I;
1727       if (N->getOpcode() == ISD::SUB &&
1728           ((N->getOperand(0) == C.Op0 && N->getOperand(1) == C.Op1) ||
1729            (N->getOperand(0) == C.Op1 && N->getOperand(1) == C.Op0))) {
1730         C.Op0 = SDValue(N, 0);
1731         C.Op1 = DAG.getConstant(0, DL, N->getValueType(0));
1732         return;
1733       }
1734     }
1735   }
1736 }
1737
1738 // Check whether C compares a floating-point value with zero and if that
1739 // floating-point value is also negated.  In this case we can use the
1740 // negation to set CC, so avoiding separate LOAD AND TEST and
1741 // LOAD (NEGATIVE/COMPLEMENT) instructions.
1742 static void adjustForFNeg(Comparison &C) {
1743   auto *C1 = dyn_cast<ConstantFPSDNode>(C.Op1);
1744   if (C1 && C1->isZero()) {
1745     for (auto I = C.Op0->use_begin(), E = C.Op0->use_end(); I != E; ++I) {
1746       SDNode *N = *I;
1747       if (N->getOpcode() == ISD::FNEG) {
1748         C.Op0 = SDValue(N, 0);
1749         C.CCMask = reverseCCMask(C.CCMask);
1750         return;
1751       }
1752     }
1753   }
1754 }
1755
1756 // Check whether C compares (shl X, 32) with 0 and whether X is
1757 // also sign-extended.  In that case it is better to test the result
1758 // of the sign extension using LTGFR.
1759 //
1760 // This case is important because InstCombine transforms a comparison
1761 // with (sext (trunc X)) into a comparison with (shl X, 32).
1762 static void adjustForLTGFR(Comparison &C) {
1763   // Check for a comparison between (shl X, 32) and 0.
1764   if (C.Op0.getOpcode() == ISD::SHL &&
1765       C.Op0.getValueType() == MVT::i64 &&
1766       C.Op1.getOpcode() == ISD::Constant &&
1767       cast<ConstantSDNode>(C.Op1)->getZExtValue() == 0) {
1768     auto *C1 = dyn_cast<ConstantSDNode>(C.Op0.getOperand(1));
1769     if (C1 && C1->getZExtValue() == 32) {
1770       SDValue ShlOp0 = C.Op0.getOperand(0);
1771       // See whether X has any SIGN_EXTEND_INREG uses.
1772       for (auto I = ShlOp0->use_begin(), E = ShlOp0->use_end(); I != E; ++I) {
1773         SDNode *N = *I;
1774         if (N->getOpcode() == ISD::SIGN_EXTEND_INREG &&
1775             cast<VTSDNode>(N->getOperand(1))->getVT() == MVT::i32) {
1776           C.Op0 = SDValue(N, 0);
1777           return;
1778         }
1779       }
1780     }
1781   }
1782 }
1783
1784 // If C compares the truncation of an extending load, try to compare
1785 // the untruncated value instead.  This exposes more opportunities to
1786 // reuse CC.
1787 static void adjustICmpTruncate(SelectionDAG &DAG, SDLoc DL, Comparison &C) {
1788   if (C.Op0.getOpcode() == ISD::TRUNCATE &&
1789       C.Op0.getOperand(0).getOpcode() == ISD::LOAD &&
1790       C.Op1.getOpcode() == ISD::Constant &&
1791       cast<ConstantSDNode>(C.Op1)->getZExtValue() == 0) {
1792     auto *L = cast<LoadSDNode>(C.Op0.getOperand(0));
1793     if (L->getMemoryVT().getStoreSizeInBits()
1794         <= C.Op0.getValueType().getSizeInBits()) {
1795       unsigned Type = L->getExtensionType();
1796       if ((Type == ISD::ZEXTLOAD && C.ICmpType != SystemZICMP::SignedOnly) ||
1797           (Type == ISD::SEXTLOAD && C.ICmpType != SystemZICMP::UnsignedOnly)) {
1798         C.Op0 = C.Op0.getOperand(0);
1799         C.Op1 = DAG.getConstant(0, DL, C.Op0.getValueType());
1800       }
1801     }
1802   }
1803 }
1804
1805 // Return true if shift operation N has an in-range constant shift value.
1806 // Store it in ShiftVal if so.
1807 static bool isSimpleShift(SDValue N, unsigned &ShiftVal) {
1808   auto *Shift = dyn_cast<ConstantSDNode>(N.getOperand(1));
1809   if (!Shift)
1810     return false;
1811
1812   uint64_t Amount = Shift->getZExtValue();
1813   if (Amount >= N.getValueType().getSizeInBits())
1814     return false;
1815
1816   ShiftVal = Amount;
1817   return true;
1818 }
1819
1820 // Check whether an AND with Mask is suitable for a TEST UNDER MASK
1821 // instruction and whether the CC value is descriptive enough to handle
1822 // a comparison of type Opcode between the AND result and CmpVal.
1823 // CCMask says which comparison result is being tested and BitSize is
1824 // the number of bits in the operands.  If TEST UNDER MASK can be used,
1825 // return the corresponding CC mask, otherwise return 0.
1826 static unsigned getTestUnderMaskCond(unsigned BitSize, unsigned CCMask,
1827                                      uint64_t Mask, uint64_t CmpVal,
1828                                      unsigned ICmpType) {
1829   assert(Mask != 0 && "ANDs with zero should have been removed by now");
1830
1831   // Check whether the mask is suitable for TMHH, TMHL, TMLH or TMLL.
1832   if (!SystemZ::isImmLL(Mask) && !SystemZ::isImmLH(Mask) &&
1833       !SystemZ::isImmHL(Mask) && !SystemZ::isImmHH(Mask))
1834     return 0;
1835
1836   // Work out the masks for the lowest and highest bits.
1837   unsigned HighShift = 63 - countLeadingZeros(Mask);
1838   uint64_t High = uint64_t(1) << HighShift;
1839   uint64_t Low = uint64_t(1) << countTrailingZeros(Mask);
1840
1841   // Signed ordered comparisons are effectively unsigned if the sign
1842   // bit is dropped.
1843   bool EffectivelyUnsigned = (ICmpType != SystemZICMP::SignedOnly);
1844
1845   // Check for equality comparisons with 0, or the equivalent.
1846   if (CmpVal == 0) {
1847     if (CCMask == SystemZ::CCMASK_CMP_EQ)
1848       return SystemZ::CCMASK_TM_ALL_0;
1849     if (CCMask == SystemZ::CCMASK_CMP_NE)
1850       return SystemZ::CCMASK_TM_SOME_1;
1851   }
1852   if (EffectivelyUnsigned && CmpVal > 0 && CmpVal <= Low) {
1853     if (CCMask == SystemZ::CCMASK_CMP_LT)
1854       return SystemZ::CCMASK_TM_ALL_0;
1855     if (CCMask == SystemZ::CCMASK_CMP_GE)
1856       return SystemZ::CCMASK_TM_SOME_1;
1857   }
1858   if (EffectivelyUnsigned && CmpVal < Low) {
1859     if (CCMask == SystemZ::CCMASK_CMP_LE)
1860       return SystemZ::CCMASK_TM_ALL_0;
1861     if (CCMask == SystemZ::CCMASK_CMP_GT)
1862       return SystemZ::CCMASK_TM_SOME_1;
1863   }
1864
1865   // Check for equality comparisons with the mask, or the equivalent.
1866   if (CmpVal == Mask) {
1867     if (CCMask == SystemZ::CCMASK_CMP_EQ)
1868       return SystemZ::CCMASK_TM_ALL_1;
1869     if (CCMask == SystemZ::CCMASK_CMP_NE)
1870       return SystemZ::CCMASK_TM_SOME_0;
1871   }
1872   if (EffectivelyUnsigned && CmpVal >= Mask - Low && CmpVal < Mask) {
1873     if (CCMask == SystemZ::CCMASK_CMP_GT)
1874       return SystemZ::CCMASK_TM_ALL_1;
1875     if (CCMask == SystemZ::CCMASK_CMP_LE)
1876       return SystemZ::CCMASK_TM_SOME_0;
1877   }
1878   if (EffectivelyUnsigned && CmpVal > Mask - Low && CmpVal <= Mask) {
1879     if (CCMask == SystemZ::CCMASK_CMP_GE)
1880       return SystemZ::CCMASK_TM_ALL_1;
1881     if (CCMask == SystemZ::CCMASK_CMP_LT)
1882       return SystemZ::CCMASK_TM_SOME_0;
1883   }
1884
1885   // Check for ordered comparisons with the top bit.
1886   if (EffectivelyUnsigned && CmpVal >= Mask - High && CmpVal < High) {
1887     if (CCMask == SystemZ::CCMASK_CMP_LE)
1888       return SystemZ::CCMASK_TM_MSB_0;
1889     if (CCMask == SystemZ::CCMASK_CMP_GT)
1890       return SystemZ::CCMASK_TM_MSB_1;
1891   }
1892   if (EffectivelyUnsigned && CmpVal > Mask - High && CmpVal <= High) {
1893     if (CCMask == SystemZ::CCMASK_CMP_LT)
1894       return SystemZ::CCMASK_TM_MSB_0;
1895     if (CCMask == SystemZ::CCMASK_CMP_GE)
1896       return SystemZ::CCMASK_TM_MSB_1;
1897   }
1898
1899   // If there are just two bits, we can do equality checks for Low and High
1900   // as well.
1901   if (Mask == Low + High) {
1902     if (CCMask == SystemZ::CCMASK_CMP_EQ && CmpVal == Low)
1903       return SystemZ::CCMASK_TM_MIXED_MSB_0;
1904     if (CCMask == SystemZ::CCMASK_CMP_NE && CmpVal == Low)
1905       return SystemZ::CCMASK_TM_MIXED_MSB_0 ^ SystemZ::CCMASK_ANY;
1906     if (CCMask == SystemZ::CCMASK_CMP_EQ && CmpVal == High)
1907       return SystemZ::CCMASK_TM_MIXED_MSB_1;
1908     if (CCMask == SystemZ::CCMASK_CMP_NE && CmpVal == High)
1909       return SystemZ::CCMASK_TM_MIXED_MSB_1 ^ SystemZ::CCMASK_ANY;
1910   }
1911
1912   // Looks like we've exhausted our options.
1913   return 0;
1914 }
1915
1916 // See whether C can be implemented as a TEST UNDER MASK instruction.
1917 // Update the arguments with the TM version if so.
1918 static void adjustForTestUnderMask(SelectionDAG &DAG, SDLoc DL, Comparison &C) {
1919   // Check that we have a comparison with a constant.
1920   auto *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1);
1921   if (!ConstOp1)
1922     return;
1923   uint64_t CmpVal = ConstOp1->getZExtValue();
1924
1925   // Check whether the nonconstant input is an AND with a constant mask.
1926   Comparison NewC(C);
1927   uint64_t MaskVal;
1928   ConstantSDNode *Mask = nullptr;
1929   if (C.Op0.getOpcode() == ISD::AND) {
1930     NewC.Op0 = C.Op0.getOperand(0);
1931     NewC.Op1 = C.Op0.getOperand(1);
1932     Mask = dyn_cast<ConstantSDNode>(NewC.Op1);
1933     if (!Mask)
1934       return;
1935     MaskVal = Mask->getZExtValue();
1936   } else {
1937     // There is no instruction to compare with a 64-bit immediate
1938     // so use TMHH instead if possible.  We need an unsigned ordered
1939     // comparison with an i64 immediate.
1940     if (NewC.Op0.getValueType() != MVT::i64 ||
1941         NewC.CCMask == SystemZ::CCMASK_CMP_EQ ||
1942         NewC.CCMask == SystemZ::CCMASK_CMP_NE ||
1943         NewC.ICmpType == SystemZICMP::SignedOnly)
1944       return;
1945     // Convert LE and GT comparisons into LT and GE.
1946     if (NewC.CCMask == SystemZ::CCMASK_CMP_LE ||
1947         NewC.CCMask == SystemZ::CCMASK_CMP_GT) {
1948       if (CmpVal == uint64_t(-1))
1949         return;
1950       CmpVal += 1;
1951       NewC.CCMask ^= SystemZ::CCMASK_CMP_EQ;
1952     }
1953     // If the low N bits of Op1 are zero than the low N bits of Op0 can
1954     // be masked off without changing the result.
1955     MaskVal = -(CmpVal & -CmpVal);
1956     NewC.ICmpType = SystemZICMP::UnsignedOnly;
1957   }
1958   if (!MaskVal)
1959     return;
1960
1961   // Check whether the combination of mask, comparison value and comparison
1962   // type are suitable.
1963   unsigned BitSize = NewC.Op0.getValueType().getSizeInBits();
1964   unsigned NewCCMask, ShiftVal;
1965   if (NewC.ICmpType != SystemZICMP::SignedOnly &&
1966       NewC.Op0.getOpcode() == ISD::SHL &&
1967       isSimpleShift(NewC.Op0, ShiftVal) &&
1968       (NewCCMask = getTestUnderMaskCond(BitSize, NewC.CCMask,
1969                                         MaskVal >> ShiftVal,
1970                                         CmpVal >> ShiftVal,
1971                                         SystemZICMP::Any))) {
1972     NewC.Op0 = NewC.Op0.getOperand(0);
1973     MaskVal >>= ShiftVal;
1974   } else if (NewC.ICmpType != SystemZICMP::SignedOnly &&
1975              NewC.Op0.getOpcode() == ISD::SRL &&
1976              isSimpleShift(NewC.Op0, ShiftVal) &&
1977              (NewCCMask = getTestUnderMaskCond(BitSize, NewC.CCMask,
1978                                                MaskVal << ShiftVal,
1979                                                CmpVal << ShiftVal,
1980                                                SystemZICMP::UnsignedOnly))) {
1981     NewC.Op0 = NewC.Op0.getOperand(0);
1982     MaskVal <<= ShiftVal;
1983   } else {
1984     NewCCMask = getTestUnderMaskCond(BitSize, NewC.CCMask, MaskVal, CmpVal,
1985                                      NewC.ICmpType);
1986     if (!NewCCMask)
1987       return;
1988   }
1989
1990   // Go ahead and make the change.
1991   C.Opcode = SystemZISD::TM;
1992   C.Op0 = NewC.Op0;
1993   if (Mask && Mask->getZExtValue() == MaskVal)
1994     C.Op1 = SDValue(Mask, 0);
1995   else
1996     C.Op1 = DAG.getConstant(MaskVal, DL, C.Op0.getValueType());
1997   C.CCValid = SystemZ::CCMASK_TM;
1998   C.CCMask = NewCCMask;
1999 }
2000
2001 // Return a Comparison that tests the condition-code result of intrinsic
2002 // node Call against constant integer CC using comparison code Cond.
2003 // Opcode is the opcode of the SystemZISD operation for the intrinsic
2004 // and CCValid is the set of possible condition-code results.
2005 static Comparison getIntrinsicCmp(SelectionDAG &DAG, unsigned Opcode,
2006                                   SDValue Call, unsigned CCValid, uint64_t CC,
2007                                   ISD::CondCode Cond) {
2008   Comparison C(Call, SDValue());
2009   C.Opcode = Opcode;
2010   C.CCValid = CCValid;
2011   if (Cond == ISD::SETEQ)
2012     // bit 3 for CC==0, bit 0 for CC==3, always false for CC>3.
2013     C.CCMask = CC < 4 ? 1 << (3 - CC) : 0;
2014   else if (Cond == ISD::SETNE)
2015     // ...and the inverse of that.
2016     C.CCMask = CC < 4 ? ~(1 << (3 - CC)) : -1;
2017   else if (Cond == ISD::SETLT || Cond == ISD::SETULT)
2018     // bits above bit 3 for CC==0 (always false), bits above bit 0 for CC==3,
2019     // always true for CC>3.
2020     C.CCMask = CC < 4 ? ~0U << (4 - CC) : -1;
2021   else if (Cond == ISD::SETGE || Cond == ISD::SETUGE)
2022     // ...and the inverse of that.
2023     C.CCMask = CC < 4 ? ~(~0U << (4 - CC)) : 0;
2024   else if (Cond == ISD::SETLE || Cond == ISD::SETULE)
2025     // bit 3 and above for CC==0, bit 0 and above for CC==3 (always true),
2026     // always true for CC>3.
2027     C.CCMask = CC < 4 ? ~0U << (3 - CC) : -1;
2028   else if (Cond == ISD::SETGT || Cond == ISD::SETUGT)
2029     // ...and the inverse of that.
2030     C.CCMask = CC < 4 ? ~(~0U << (3 - CC)) : 0;
2031   else
2032     llvm_unreachable("Unexpected integer comparison type");
2033   C.CCMask &= CCValid;
2034   return C;
2035 }
2036
2037 // Decide how to implement a comparison of type Cond between CmpOp0 with CmpOp1.
2038 static Comparison getCmp(SelectionDAG &DAG, SDValue CmpOp0, SDValue CmpOp1,
2039                          ISD::CondCode Cond, SDLoc DL) {
2040   if (CmpOp1.getOpcode() == ISD::Constant) {
2041     uint64_t Constant = cast<ConstantSDNode>(CmpOp1)->getZExtValue();
2042     unsigned Opcode, CCValid;
2043     if (CmpOp0.getOpcode() == ISD::INTRINSIC_W_CHAIN &&
2044         CmpOp0.getResNo() == 0 && CmpOp0->hasNUsesOfValue(1, 0) &&
2045         isIntrinsicWithCCAndChain(CmpOp0, Opcode, CCValid))
2046       return getIntrinsicCmp(DAG, Opcode, CmpOp0, CCValid, Constant, Cond);
2047     if (CmpOp0.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
2048         CmpOp0.getResNo() == CmpOp0->getNumValues() - 1 &&
2049         isIntrinsicWithCC(CmpOp0, Opcode, CCValid))
2050       return getIntrinsicCmp(DAG, Opcode, CmpOp0, CCValid, Constant, Cond);
2051   }
2052   Comparison C(CmpOp0, CmpOp1);
2053   C.CCMask = CCMaskForCondCode(Cond);
2054   if (C.Op0.getValueType().isFloatingPoint()) {
2055     C.CCValid = SystemZ::CCMASK_FCMP;
2056     C.Opcode = SystemZISD::FCMP;
2057     adjustForFNeg(C);
2058   } else {
2059     C.CCValid = SystemZ::CCMASK_ICMP;
2060     C.Opcode = SystemZISD::ICMP;
2061     // Choose the type of comparison.  Equality and inequality tests can
2062     // use either signed or unsigned comparisons.  The choice also doesn't
2063     // matter if both sign bits are known to be clear.  In those cases we
2064     // want to give the main isel code the freedom to choose whichever
2065     // form fits best.
2066     if (C.CCMask == SystemZ::CCMASK_CMP_EQ ||
2067         C.CCMask == SystemZ::CCMASK_CMP_NE ||
2068         (DAG.SignBitIsZero(C.Op0) && DAG.SignBitIsZero(C.Op1)))
2069       C.ICmpType = SystemZICMP::Any;
2070     else if (C.CCMask & SystemZ::CCMASK_CMP_UO)
2071       C.ICmpType = SystemZICMP::UnsignedOnly;
2072     else
2073       C.ICmpType = SystemZICMP::SignedOnly;
2074     C.CCMask &= ~SystemZ::CCMASK_CMP_UO;
2075     adjustZeroCmp(DAG, DL, C);
2076     adjustSubwordCmp(DAG, DL, C);
2077     adjustForSubtraction(DAG, DL, C);
2078     adjustForLTGFR(C);
2079     adjustICmpTruncate(DAG, DL, C);
2080   }
2081
2082   if (shouldSwapCmpOperands(C)) {
2083     std::swap(C.Op0, C.Op1);
2084     C.CCMask = reverseCCMask(C.CCMask);
2085   }
2086
2087   adjustForTestUnderMask(DAG, DL, C);
2088   return C;
2089 }
2090
2091 // Emit the comparison instruction described by C.
2092 static SDValue emitCmp(SelectionDAG &DAG, SDLoc DL, Comparison &C) {
2093   if (!C.Op1.getNode()) {
2094     SDValue Op;
2095     switch (C.Op0.getOpcode()) {
2096     case ISD::INTRINSIC_W_CHAIN:
2097       Op = emitIntrinsicWithChainAndGlue(DAG, C.Op0, C.Opcode);
2098       break;
2099     case ISD::INTRINSIC_WO_CHAIN:
2100       Op = emitIntrinsicWithGlue(DAG, C.Op0, C.Opcode);
2101       break;
2102     default:
2103       llvm_unreachable("Invalid comparison operands");
2104     }
2105     return SDValue(Op.getNode(), Op->getNumValues() - 1);
2106   }
2107   if (C.Opcode == SystemZISD::ICMP)
2108     return DAG.getNode(SystemZISD::ICMP, DL, MVT::Glue, C.Op0, C.Op1,
2109                        DAG.getConstant(C.ICmpType, DL, MVT::i32));
2110   if (C.Opcode == SystemZISD::TM) {
2111     bool RegisterOnly = (bool(C.CCMask & SystemZ::CCMASK_TM_MIXED_MSB_0) !=
2112                          bool(C.CCMask & SystemZ::CCMASK_TM_MIXED_MSB_1));
2113     return DAG.getNode(SystemZISD::TM, DL, MVT::Glue, C.Op0, C.Op1,
2114                        DAG.getConstant(RegisterOnly, DL, MVT::i32));
2115   }
2116   return DAG.getNode(C.Opcode, DL, MVT::Glue, C.Op0, C.Op1);
2117 }
2118
2119 // Implement a 32-bit *MUL_LOHI operation by extending both operands to
2120 // 64 bits.  Extend is the extension type to use.  Store the high part
2121 // in Hi and the low part in Lo.
2122 static void lowerMUL_LOHI32(SelectionDAG &DAG, SDLoc DL,
2123                             unsigned Extend, SDValue Op0, SDValue Op1,
2124                             SDValue &Hi, SDValue &Lo) {
2125   Op0 = DAG.getNode(Extend, DL, MVT::i64, Op0);
2126   Op1 = DAG.getNode(Extend, DL, MVT::i64, Op1);
2127   SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, Op0, Op1);
2128   Hi = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
2129                    DAG.getConstant(32, DL, MVT::i64));
2130   Hi = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Hi);
2131   Lo = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Mul);
2132 }
2133
2134 // Lower a binary operation that produces two VT results, one in each
2135 // half of a GR128 pair.  Op0 and Op1 are the VT operands to the operation,
2136 // Extend extends Op0 to a GR128, and Opcode performs the GR128 operation
2137 // on the extended Op0 and (unextended) Op1.  Store the even register result
2138 // in Even and the odd register result in Odd.
2139 static void lowerGR128Binary(SelectionDAG &DAG, SDLoc DL, EVT VT,
2140                              unsigned Extend, unsigned Opcode,
2141                              SDValue Op0, SDValue Op1,
2142                              SDValue &Even, SDValue &Odd) {
2143   SDNode *In128 = DAG.getMachineNode(Extend, DL, MVT::Untyped, Op0);
2144   SDValue Result = DAG.getNode(Opcode, DL, MVT::Untyped,
2145                                SDValue(In128, 0), Op1);
2146   bool Is32Bit = is32Bit(VT);
2147   Even = DAG.getTargetExtractSubreg(SystemZ::even128(Is32Bit), DL, VT, Result);
2148   Odd = DAG.getTargetExtractSubreg(SystemZ::odd128(Is32Bit), DL, VT, Result);
2149 }
2150
2151 // Return an i32 value that is 1 if the CC value produced by Glue is
2152 // in the mask CCMask and 0 otherwise.  CC is known to have a value
2153 // in CCValid, so other values can be ignored.
2154 static SDValue emitSETCC(SelectionDAG &DAG, SDLoc DL, SDValue Glue,
2155                          unsigned CCValid, unsigned CCMask) {
2156   IPMConversion Conversion = getIPMConversion(CCValid, CCMask);
2157   SDValue Result = DAG.getNode(SystemZISD::IPM, DL, MVT::i32, Glue);
2158
2159   if (Conversion.XORValue)
2160     Result = DAG.getNode(ISD::XOR, DL, MVT::i32, Result,
2161                          DAG.getConstant(Conversion.XORValue, DL, MVT::i32));
2162
2163   if (Conversion.AddValue)
2164     Result = DAG.getNode(ISD::ADD, DL, MVT::i32, Result,
2165                          DAG.getConstant(Conversion.AddValue, DL, MVT::i32));
2166
2167   // The SHR/AND sequence should get optimized to an RISBG.
2168   Result = DAG.getNode(ISD::SRL, DL, MVT::i32, Result,
2169                        DAG.getConstant(Conversion.Bit, DL, MVT::i32));
2170   if (Conversion.Bit != 31)
2171     Result = DAG.getNode(ISD::AND, DL, MVT::i32, Result,
2172                          DAG.getConstant(1, DL, MVT::i32));
2173   return Result;
2174 }
2175
2176 // Return the SystemISD vector comparison operation for CC, or 0 if it cannot
2177 // be done directly.  IsFP is true if CC is for a floating-point rather than
2178 // integer comparison.
2179 static unsigned getVectorComparison(ISD::CondCode CC, bool IsFP) {
2180   switch (CC) {
2181   case ISD::SETOEQ:
2182   case ISD::SETEQ:
2183     return IsFP ? SystemZISD::VFCMPE : SystemZISD::VICMPE;
2184
2185   case ISD::SETOGE:
2186   case ISD::SETGE:
2187     return IsFP ? SystemZISD::VFCMPHE : static_cast<SystemZISD::NodeType>(0);
2188
2189   case ISD::SETOGT:
2190   case ISD::SETGT:
2191     return IsFP ? SystemZISD::VFCMPH : SystemZISD::VICMPH;
2192
2193   case ISD::SETUGT:
2194     return IsFP ? static_cast<SystemZISD::NodeType>(0) : SystemZISD::VICMPHL;
2195
2196   default:
2197     return 0;
2198   }
2199 }
2200
2201 // Return the SystemZISD vector comparison operation for CC or its inverse,
2202 // or 0 if neither can be done directly.  Indicate in Invert whether the
2203 // result is for the inverse of CC.  IsFP is true if CC is for a
2204 // floating-point rather than integer comparison.
2205 static unsigned getVectorComparisonOrInvert(ISD::CondCode CC, bool IsFP,
2206                                             bool &Invert) {
2207   if (unsigned Opcode = getVectorComparison(CC, IsFP)) {
2208     Invert = false;
2209     return Opcode;
2210   }
2211
2212   CC = ISD::getSetCCInverse(CC, !IsFP);
2213   if (unsigned Opcode = getVectorComparison(CC, IsFP)) {
2214     Invert = true;
2215     return Opcode;
2216   }
2217
2218   return 0;
2219 }
2220
2221 // Return a v2f64 that contains the extended form of elements Start and Start+1
2222 // of v4f32 value Op.
2223 static SDValue expandV4F32ToV2F64(SelectionDAG &DAG, int Start, SDLoc DL,
2224                                   SDValue Op) {
2225   int Mask[] = { Start, -1, Start + 1, -1 };
2226   Op = DAG.getVectorShuffle(MVT::v4f32, DL, Op, DAG.getUNDEF(MVT::v4f32), Mask);
2227   return DAG.getNode(SystemZISD::VEXTEND, DL, MVT::v2f64, Op);
2228 }
2229
2230 // Build a comparison of vectors CmpOp0 and CmpOp1 using opcode Opcode,
2231 // producing a result of type VT.
2232 static SDValue getVectorCmp(SelectionDAG &DAG, unsigned Opcode, SDLoc DL,
2233                             EVT VT, SDValue CmpOp0, SDValue CmpOp1) {
2234   // There is no hardware support for v4f32, so extend the vector into
2235   // two v2f64s and compare those.
2236   if (CmpOp0.getValueType() == MVT::v4f32) {
2237     SDValue H0 = expandV4F32ToV2F64(DAG, 0, DL, CmpOp0);
2238     SDValue L0 = expandV4F32ToV2F64(DAG, 2, DL, CmpOp0);
2239     SDValue H1 = expandV4F32ToV2F64(DAG, 0, DL, CmpOp1);
2240     SDValue L1 = expandV4F32ToV2F64(DAG, 2, DL, CmpOp1);
2241     SDValue HRes = DAG.getNode(Opcode, DL, MVT::v2i64, H0, H1);
2242     SDValue LRes = DAG.getNode(Opcode, DL, MVT::v2i64, L0, L1);
2243     return DAG.getNode(SystemZISD::PACK, DL, VT, HRes, LRes);
2244   }
2245   return DAG.getNode(Opcode, DL, VT, CmpOp0, CmpOp1);
2246 }
2247
2248 // Lower a vector comparison of type CC between CmpOp0 and CmpOp1, producing
2249 // an integer mask of type VT.
2250 static SDValue lowerVectorSETCC(SelectionDAG &DAG, SDLoc DL, EVT VT,
2251                                 ISD::CondCode CC, SDValue CmpOp0,
2252                                 SDValue CmpOp1) {
2253   bool IsFP = CmpOp0.getValueType().isFloatingPoint();
2254   bool Invert = false;
2255   SDValue Cmp;
2256   switch (CC) {
2257     // Handle tests for order using (or (ogt y x) (oge x y)).
2258   case ISD::SETUO:
2259     Invert = true;
2260   case ISD::SETO: {
2261     assert(IsFP && "Unexpected integer comparison");
2262     SDValue LT = getVectorCmp(DAG, SystemZISD::VFCMPH, DL, VT, CmpOp1, CmpOp0);
2263     SDValue GE = getVectorCmp(DAG, SystemZISD::VFCMPHE, DL, VT, CmpOp0, CmpOp1);
2264     Cmp = DAG.getNode(ISD::OR, DL, VT, LT, GE);
2265     break;
2266   }
2267
2268     // Handle <> tests using (or (ogt y x) (ogt x y)).
2269   case ISD::SETUEQ:
2270     Invert = true;
2271   case ISD::SETONE: {
2272     assert(IsFP && "Unexpected integer comparison");
2273     SDValue LT = getVectorCmp(DAG, SystemZISD::VFCMPH, DL, VT, CmpOp1, CmpOp0);
2274     SDValue GT = getVectorCmp(DAG, SystemZISD::VFCMPH, DL, VT, CmpOp0, CmpOp1);
2275     Cmp = DAG.getNode(ISD::OR, DL, VT, LT, GT);
2276     break;
2277   }
2278
2279     // Otherwise a single comparison is enough.  It doesn't really
2280     // matter whether we try the inversion or the swap first, since
2281     // there are no cases where both work.
2282   default:
2283     if (unsigned Opcode = getVectorComparisonOrInvert(CC, IsFP, Invert))
2284       Cmp = getVectorCmp(DAG, Opcode, DL, VT, CmpOp0, CmpOp1);
2285     else {
2286       CC = ISD::getSetCCSwappedOperands(CC);
2287       if (unsigned Opcode = getVectorComparisonOrInvert(CC, IsFP, Invert))
2288         Cmp = getVectorCmp(DAG, Opcode, DL, VT, CmpOp1, CmpOp0);
2289       else
2290         llvm_unreachable("Unhandled comparison");
2291     }
2292     break;
2293   }
2294   if (Invert) {
2295     SDValue Mask = DAG.getNode(SystemZISD::BYTE_MASK, DL, MVT::v16i8,
2296                                DAG.getConstant(65535, DL, MVT::i32));
2297     Mask = DAG.getNode(ISD::BITCAST, DL, VT, Mask);
2298     Cmp = DAG.getNode(ISD::XOR, DL, VT, Cmp, Mask);
2299   }
2300   return Cmp;
2301 }
2302
2303 SDValue SystemZTargetLowering::lowerSETCC(SDValue Op,
2304                                           SelectionDAG &DAG) const {
2305   SDValue CmpOp0   = Op.getOperand(0);
2306   SDValue CmpOp1   = Op.getOperand(1);
2307   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
2308   SDLoc DL(Op);
2309   EVT VT = Op.getValueType();
2310   if (VT.isVector())
2311     return lowerVectorSETCC(DAG, DL, VT, CC, CmpOp0, CmpOp1);
2312
2313   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC, DL));
2314   SDValue Glue = emitCmp(DAG, DL, C);
2315   return emitSETCC(DAG, DL, Glue, C.CCValid, C.CCMask);
2316 }
2317
2318 SDValue SystemZTargetLowering::lowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2319   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2320   SDValue CmpOp0   = Op.getOperand(2);
2321   SDValue CmpOp1   = Op.getOperand(3);
2322   SDValue Dest     = Op.getOperand(4);
2323   SDLoc DL(Op);
2324
2325   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC, DL));
2326   SDValue Glue = emitCmp(DAG, DL, C);
2327   return DAG.getNode(SystemZISD::BR_CCMASK, DL, Op.getValueType(),
2328                      Op.getOperand(0), DAG.getConstant(C.CCValid, DL, MVT::i32),
2329                      DAG.getConstant(C.CCMask, DL, MVT::i32), Dest, Glue);
2330 }
2331
2332 // Return true if Pos is CmpOp and Neg is the negative of CmpOp,
2333 // allowing Pos and Neg to be wider than CmpOp.
2334 static bool isAbsolute(SDValue CmpOp, SDValue Pos, SDValue Neg) {
2335   return (Neg.getOpcode() == ISD::SUB &&
2336           Neg.getOperand(0).getOpcode() == ISD::Constant &&
2337           cast<ConstantSDNode>(Neg.getOperand(0))->getZExtValue() == 0 &&
2338           Neg.getOperand(1) == Pos &&
2339           (Pos == CmpOp ||
2340            (Pos.getOpcode() == ISD::SIGN_EXTEND &&
2341             Pos.getOperand(0) == CmpOp)));
2342 }
2343
2344 // Return the absolute or negative absolute of Op; IsNegative decides which.
2345 static SDValue getAbsolute(SelectionDAG &DAG, SDLoc DL, SDValue Op,
2346                            bool IsNegative) {
2347   Op = DAG.getNode(SystemZISD::IABS, DL, Op.getValueType(), Op);
2348   if (IsNegative)
2349     Op = DAG.getNode(ISD::SUB, DL, Op.getValueType(),
2350                      DAG.getConstant(0, DL, Op.getValueType()), Op);
2351   return Op;
2352 }
2353
2354 SDValue SystemZTargetLowering::lowerSELECT_CC(SDValue Op,
2355                                               SelectionDAG &DAG) const {
2356   SDValue CmpOp0   = Op.getOperand(0);
2357   SDValue CmpOp1   = Op.getOperand(1);
2358   SDValue TrueOp   = Op.getOperand(2);
2359   SDValue FalseOp  = Op.getOperand(3);
2360   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2361   SDLoc DL(Op);
2362
2363   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC, DL));
2364
2365   // Check for absolute and negative-absolute selections, including those
2366   // where the comparison value is sign-extended (for LPGFR and LNGFR).
2367   // This check supplements the one in DAGCombiner.
2368   if (C.Opcode == SystemZISD::ICMP &&
2369       C.CCMask != SystemZ::CCMASK_CMP_EQ &&
2370       C.CCMask != SystemZ::CCMASK_CMP_NE &&
2371       C.Op1.getOpcode() == ISD::Constant &&
2372       cast<ConstantSDNode>(C.Op1)->getZExtValue() == 0) {
2373     if (isAbsolute(C.Op0, TrueOp, FalseOp))
2374       return getAbsolute(DAG, DL, TrueOp, C.CCMask & SystemZ::CCMASK_CMP_LT);
2375     if (isAbsolute(C.Op0, FalseOp, TrueOp))
2376       return getAbsolute(DAG, DL, FalseOp, C.CCMask & SystemZ::CCMASK_CMP_GT);
2377   }
2378
2379   SDValue Glue = emitCmp(DAG, DL, C);
2380
2381   // Special case for handling -1/0 results.  The shifts we use here
2382   // should get optimized with the IPM conversion sequence.
2383   auto *TrueC = dyn_cast<ConstantSDNode>(TrueOp);
2384   auto *FalseC = dyn_cast<ConstantSDNode>(FalseOp);
2385   if (TrueC && FalseC) {
2386     int64_t TrueVal = TrueC->getSExtValue();
2387     int64_t FalseVal = FalseC->getSExtValue();
2388     if ((TrueVal == -1 && FalseVal == 0) || (TrueVal == 0 && FalseVal == -1)) {
2389       // Invert the condition if we want -1 on false.
2390       if (TrueVal == 0)
2391         C.CCMask ^= C.CCValid;
2392       SDValue Result = emitSETCC(DAG, DL, Glue, C.CCValid, C.CCMask);
2393       EVT VT = Op.getValueType();
2394       // Extend the result to VT.  Upper bits are ignored.
2395       if (!is32Bit(VT))
2396         Result = DAG.getNode(ISD::ANY_EXTEND, DL, VT, Result);
2397       // Sign-extend from the low bit.
2398       SDValue ShAmt = DAG.getConstant(VT.getSizeInBits() - 1, DL, MVT::i32);
2399       SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Result, ShAmt);
2400       return DAG.getNode(ISD::SRA, DL, VT, Shl, ShAmt);
2401     }
2402   }
2403
2404   SDValue Ops[] = {TrueOp, FalseOp, DAG.getConstant(C.CCValid, DL, MVT::i32),
2405                    DAG.getConstant(C.CCMask, DL, MVT::i32), Glue};
2406
2407   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
2408   return DAG.getNode(SystemZISD::SELECT_CCMASK, DL, VTs, Ops);
2409 }
2410
2411 SDValue SystemZTargetLowering::lowerGlobalAddress(GlobalAddressSDNode *Node,
2412                                                   SelectionDAG &DAG) const {
2413   SDLoc DL(Node);
2414   const GlobalValue *GV = Node->getGlobal();
2415   int64_t Offset = Node->getOffset();
2416   EVT PtrVT = getPointerTy(DAG.getDataLayout());
2417   Reloc::Model RM = DAG.getTarget().getRelocationModel();
2418   CodeModel::Model CM = DAG.getTarget().getCodeModel();
2419
2420   SDValue Result;
2421   if (Subtarget.isPC32DBLSymbol(GV, RM, CM)) {
2422     // Assign anchors at 1<<12 byte boundaries.
2423     uint64_t Anchor = Offset & ~uint64_t(0xfff);
2424     Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, Anchor);
2425     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
2426
2427     // The offset can be folded into the address if it is aligned to a halfword.
2428     Offset -= Anchor;
2429     if (Offset != 0 && (Offset & 1) == 0) {
2430       SDValue Full = DAG.getTargetGlobalAddress(GV, DL, PtrVT, Anchor + Offset);
2431       Result = DAG.getNode(SystemZISD::PCREL_OFFSET, DL, PtrVT, Full, Result);
2432       Offset = 0;
2433     }
2434   } else {
2435     Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, SystemZII::MO_GOT);
2436     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
2437     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
2438                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
2439                          false, false, false, 0);
2440   }
2441
2442   // If there was a non-zero offset that we didn't fold, create an explicit
2443   // addition for it.
2444   if (Offset != 0)
2445     Result = DAG.getNode(ISD::ADD, DL, PtrVT, Result,
2446                          DAG.getConstant(Offset, DL, PtrVT));
2447
2448   return Result;
2449 }
2450
2451 SDValue SystemZTargetLowering::lowerTLSGetOffset(GlobalAddressSDNode *Node,
2452                                                  SelectionDAG &DAG,
2453                                                  unsigned Opcode,
2454                                                  SDValue GOTOffset) const {
2455   SDLoc DL(Node);
2456   EVT PtrVT = getPointerTy(DAG.getDataLayout());
2457   SDValue Chain = DAG.getEntryNode();
2458   SDValue Glue;
2459
2460   // __tls_get_offset takes the GOT offset in %r2 and the GOT in %r12.
2461   SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2462   Chain = DAG.getCopyToReg(Chain, DL, SystemZ::R12D, GOT, Glue);
2463   Glue = Chain.getValue(1);
2464   Chain = DAG.getCopyToReg(Chain, DL, SystemZ::R2D, GOTOffset, Glue);
2465   Glue = Chain.getValue(1);
2466
2467   // The first call operand is the chain and the second is the TLS symbol.
2468   SmallVector<SDValue, 8> Ops;
2469   Ops.push_back(Chain);
2470   Ops.push_back(DAG.getTargetGlobalAddress(Node->getGlobal(), DL,
2471                                            Node->getValueType(0),
2472                                            0, 0));
2473
2474   // Add argument registers to the end of the list so that they are
2475   // known live into the call.
2476   Ops.push_back(DAG.getRegister(SystemZ::R2D, PtrVT));
2477   Ops.push_back(DAG.getRegister(SystemZ::R12D, PtrVT));
2478
2479   // Add a register mask operand representing the call-preserved registers.
2480   const TargetRegisterInfo *TRI = Subtarget.getRegisterInfo();
2481   const uint32_t *Mask =
2482       TRI->getCallPreservedMask(DAG.getMachineFunction(), CallingConv::C);
2483   assert(Mask && "Missing call preserved mask for calling convention");
2484   Ops.push_back(DAG.getRegisterMask(Mask));
2485
2486   // Glue the call to the argument copies.
2487   Ops.push_back(Glue);
2488
2489   // Emit the call.
2490   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2491   Chain = DAG.getNode(Opcode, DL, NodeTys, Ops);
2492   Glue = Chain.getValue(1);
2493
2494   // Copy the return value from %r2.
2495   return DAG.getCopyFromReg(Chain, DL, SystemZ::R2D, PtrVT, Glue);
2496 }
2497
2498 SDValue SystemZTargetLowering::lowerGlobalTLSAddress(GlobalAddressSDNode *Node,
2499                                                      SelectionDAG &DAG) const {
2500   if (DAG.getTarget().Options.EmulatedTLS)
2501     return LowerToTLSEmulatedModel(Node, DAG);
2502   SDLoc DL(Node);
2503   const GlobalValue *GV = Node->getGlobal();
2504   EVT PtrVT = getPointerTy(DAG.getDataLayout());
2505   TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
2506
2507   // The high part of the thread pointer is in access register 0.
2508   SDValue TPHi = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
2509                              DAG.getConstant(0, DL, MVT::i32));
2510   TPHi = DAG.getNode(ISD::ANY_EXTEND, DL, PtrVT, TPHi);
2511
2512   // The low part of the thread pointer is in access register 1.
2513   SDValue TPLo = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
2514                              DAG.getConstant(1, DL, MVT::i32));
2515   TPLo = DAG.getNode(ISD::ZERO_EXTEND, DL, PtrVT, TPLo);
2516
2517   // Merge them into a single 64-bit address.
2518   SDValue TPHiShifted = DAG.getNode(ISD::SHL, DL, PtrVT, TPHi,
2519                                     DAG.getConstant(32, DL, PtrVT));
2520   SDValue TP = DAG.getNode(ISD::OR, DL, PtrVT, TPHiShifted, TPLo);
2521
2522   // Get the offset of GA from the thread pointer, based on the TLS model.
2523   SDValue Offset;
2524   switch (model) {
2525     case TLSModel::GeneralDynamic: {
2526       // Load the GOT offset of the tls_index (module ID / per-symbol offset).
2527       SystemZConstantPoolValue *CPV =
2528         SystemZConstantPoolValue::Create(GV, SystemZCP::TLSGD);
2529
2530       Offset = DAG.getConstantPool(CPV, PtrVT, 8);
2531       Offset = DAG.getLoad(
2532           PtrVT, DL, DAG.getEntryNode(), Offset,
2533           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
2534           false, false, 0);
2535
2536       // Call __tls_get_offset to retrieve the offset.
2537       Offset = lowerTLSGetOffset(Node, DAG, SystemZISD::TLS_GDCALL, Offset);
2538       break;
2539     }
2540
2541     case TLSModel::LocalDynamic: {
2542       // Load the GOT offset of the module ID.
2543       SystemZConstantPoolValue *CPV =
2544         SystemZConstantPoolValue::Create(GV, SystemZCP::TLSLDM);
2545
2546       Offset = DAG.getConstantPool(CPV, PtrVT, 8);
2547       Offset = DAG.getLoad(
2548           PtrVT, DL, DAG.getEntryNode(), Offset,
2549           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
2550           false, false, 0);
2551
2552       // Call __tls_get_offset to retrieve the module base offset.
2553       Offset = lowerTLSGetOffset(Node, DAG, SystemZISD::TLS_LDCALL, Offset);
2554
2555       // Note: The SystemZLDCleanupPass will remove redundant computations
2556       // of the module base offset.  Count total number of local-dynamic
2557       // accesses to trigger execution of that pass.
2558       SystemZMachineFunctionInfo* MFI =
2559         DAG.getMachineFunction().getInfo<SystemZMachineFunctionInfo>();
2560       MFI->incNumLocalDynamicTLSAccesses();
2561
2562       // Add the per-symbol offset.
2563       CPV = SystemZConstantPoolValue::Create(GV, SystemZCP::DTPOFF);
2564
2565       SDValue DTPOffset = DAG.getConstantPool(CPV, PtrVT, 8);
2566       DTPOffset = DAG.getLoad(
2567           PtrVT, DL, DAG.getEntryNode(), DTPOffset,
2568           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
2569           false, false, 0);
2570
2571       Offset = DAG.getNode(ISD::ADD, DL, PtrVT, Offset, DTPOffset);
2572       break;
2573     }
2574
2575     case TLSModel::InitialExec: {
2576       // Load the offset from the GOT.
2577       Offset = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2578                                           SystemZII::MO_INDNTPOFF);
2579       Offset = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Offset);
2580       Offset = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Offset,
2581                            MachinePointerInfo::getGOT(DAG.getMachineFunction()),
2582                            false, false, false, 0);
2583       break;
2584     }
2585
2586     case TLSModel::LocalExec: {
2587       // Force the offset into the constant pool and load it from there.
2588       SystemZConstantPoolValue *CPV =
2589         SystemZConstantPoolValue::Create(GV, SystemZCP::NTPOFF);
2590
2591       Offset = DAG.getConstantPool(CPV, PtrVT, 8);
2592       Offset = DAG.getLoad(
2593           PtrVT, DL, DAG.getEntryNode(), Offset,
2594           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
2595           false, false, 0);
2596       break;
2597     }
2598   }
2599
2600   // Add the base and offset together.
2601   return DAG.getNode(ISD::ADD, DL, PtrVT, TP, Offset);
2602 }
2603
2604 SDValue SystemZTargetLowering::lowerBlockAddress(BlockAddressSDNode *Node,
2605                                                  SelectionDAG &DAG) const {
2606   SDLoc DL(Node);
2607   const BlockAddress *BA = Node->getBlockAddress();
2608   int64_t Offset = Node->getOffset();
2609   EVT PtrVT = getPointerTy(DAG.getDataLayout());
2610
2611   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset);
2612   Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
2613   return Result;
2614 }
2615
2616 SDValue SystemZTargetLowering::lowerJumpTable(JumpTableSDNode *JT,
2617                                               SelectionDAG &DAG) const {
2618   SDLoc DL(JT);
2619   EVT PtrVT = getPointerTy(DAG.getDataLayout());
2620   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
2621
2622   // Use LARL to load the address of the table.
2623   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
2624 }
2625
2626 SDValue SystemZTargetLowering::lowerConstantPool(ConstantPoolSDNode *CP,
2627                                                  SelectionDAG &DAG) const {
2628   SDLoc DL(CP);
2629   EVT PtrVT = getPointerTy(DAG.getDataLayout());
2630
2631   SDValue Result;
2632   if (CP->isMachineConstantPoolEntry())
2633     Result = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
2634                                        CP->getAlignment());
2635   else
2636     Result = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
2637                                        CP->getAlignment(), CP->getOffset());
2638
2639   // Use LARL to load the address of the constant pool entry.
2640   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
2641 }
2642
2643 SDValue SystemZTargetLowering::lowerBITCAST(SDValue Op,
2644                                             SelectionDAG &DAG) const {
2645   SDLoc DL(Op);
2646   SDValue In = Op.getOperand(0);
2647   EVT InVT = In.getValueType();
2648   EVT ResVT = Op.getValueType();
2649
2650   // Convert loads directly.  This is normally done by DAGCombiner,
2651   // but we need this case for bitcasts that are created during lowering
2652   // and which are then lowered themselves.
2653   if (auto *LoadN = dyn_cast<LoadSDNode>(In))
2654     return DAG.getLoad(ResVT, DL, LoadN->getChain(), LoadN->getBasePtr(),
2655                        LoadN->getMemOperand());
2656
2657   if (InVT == MVT::i32 && ResVT == MVT::f32) {
2658     SDValue In64;
2659     if (Subtarget.hasHighWord()) {
2660       SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL,
2661                                        MVT::i64);
2662       In64 = DAG.getTargetInsertSubreg(SystemZ::subreg_h32, DL,
2663                                        MVT::i64, SDValue(U64, 0), In);
2664     } else {
2665       In64 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, In);
2666       In64 = DAG.getNode(ISD::SHL, DL, MVT::i64, In64,
2667                          DAG.getConstant(32, DL, MVT::i64));
2668     }
2669     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::f64, In64);
2670     return DAG.getTargetExtractSubreg(SystemZ::subreg_r32,
2671                                       DL, MVT::f32, Out64);
2672   }
2673   if (InVT == MVT::f32 && ResVT == MVT::i32) {
2674     SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, MVT::f64);
2675     SDValue In64 = DAG.getTargetInsertSubreg(SystemZ::subreg_r32, DL,
2676                                              MVT::f64, SDValue(U64, 0), In);
2677     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::i64, In64);
2678     if (Subtarget.hasHighWord())
2679       return DAG.getTargetExtractSubreg(SystemZ::subreg_h32, DL,
2680                                         MVT::i32, Out64);
2681     SDValue Shift = DAG.getNode(ISD::SRL, DL, MVT::i64, Out64,
2682                                 DAG.getConstant(32, DL, MVT::i64));
2683     return DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Shift);
2684   }
2685   llvm_unreachable("Unexpected bitcast combination");
2686 }
2687
2688 SDValue SystemZTargetLowering::lowerVASTART(SDValue Op,
2689                                             SelectionDAG &DAG) const {
2690   MachineFunction &MF = DAG.getMachineFunction();
2691   SystemZMachineFunctionInfo *FuncInfo =
2692     MF.getInfo<SystemZMachineFunctionInfo>();
2693   EVT PtrVT = getPointerTy(DAG.getDataLayout());
2694
2695   SDValue Chain   = Op.getOperand(0);
2696   SDValue Addr    = Op.getOperand(1);
2697   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2698   SDLoc DL(Op);
2699
2700   // The initial values of each field.
2701   const unsigned NumFields = 4;
2702   SDValue Fields[NumFields] = {
2703     DAG.getConstant(FuncInfo->getVarArgsFirstGPR(), DL, PtrVT),
2704     DAG.getConstant(FuncInfo->getVarArgsFirstFPR(), DL, PtrVT),
2705     DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT),
2706     DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT)
2707   };
2708
2709   // Store each field into its respective slot.
2710   SDValue MemOps[NumFields];
2711   unsigned Offset = 0;
2712   for (unsigned I = 0; I < NumFields; ++I) {
2713     SDValue FieldAddr = Addr;
2714     if (Offset != 0)
2715       FieldAddr = DAG.getNode(ISD::ADD, DL, PtrVT, FieldAddr,
2716                               DAG.getIntPtrConstant(Offset, DL));
2717     MemOps[I] = DAG.getStore(Chain, DL, Fields[I], FieldAddr,
2718                              MachinePointerInfo(SV, Offset),
2719                              false, false, 0);
2720     Offset += 8;
2721   }
2722   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2723 }
2724
2725 SDValue SystemZTargetLowering::lowerVACOPY(SDValue Op,
2726                                            SelectionDAG &DAG) const {
2727   SDValue Chain      = Op.getOperand(0);
2728   SDValue DstPtr     = Op.getOperand(1);
2729   SDValue SrcPtr     = Op.getOperand(2);
2730   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
2731   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
2732   SDLoc DL(Op);
2733
2734   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr, DAG.getIntPtrConstant(32, DL),
2735                        /*Align*/8, /*isVolatile*/false, /*AlwaysInline*/false,
2736                        /*isTailCall*/false,
2737                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
2738 }
2739
2740 SDValue SystemZTargetLowering::
2741 lowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
2742   const TargetFrameLowering *TFI = Subtarget.getFrameLowering();
2743   bool RealignOpt = !DAG.getMachineFunction().getFunction()->
2744     hasFnAttribute("no-realign-stack");
2745
2746   SDValue Chain = Op.getOperand(0);
2747   SDValue Size  = Op.getOperand(1);
2748   SDValue Align = Op.getOperand(2);
2749   SDLoc DL(Op);
2750
2751   // If user has set the no alignment function attribute, ignore
2752   // alloca alignments.
2753   uint64_t AlignVal = (RealignOpt ?
2754                        dyn_cast<ConstantSDNode>(Align)->getZExtValue() : 0);
2755
2756   uint64_t StackAlign = TFI->getStackAlignment();
2757   uint64_t RequiredAlign = std::max(AlignVal, StackAlign);
2758   uint64_t ExtraAlignSpace = RequiredAlign - StackAlign;
2759
2760   unsigned SPReg = getStackPointerRegisterToSaveRestore();
2761   SDValue NeededSpace = Size;
2762
2763   // Get a reference to the stack pointer.
2764   SDValue OldSP = DAG.getCopyFromReg(Chain, DL, SPReg, MVT::i64);
2765
2766   // Add extra space for alignment if needed.
2767   if (ExtraAlignSpace)
2768     NeededSpace = DAG.getNode(ISD::ADD, DL, MVT::i64, NeededSpace,
2769                               DAG.getConstant(ExtraAlignSpace, DL, MVT::i64)); 
2770
2771   // Get the new stack pointer value.
2772   SDValue NewSP = DAG.getNode(ISD::SUB, DL, MVT::i64, OldSP, NeededSpace);
2773
2774   // Copy the new stack pointer back.
2775   Chain = DAG.getCopyToReg(Chain, DL, SPReg, NewSP);
2776
2777   // The allocated data lives above the 160 bytes allocated for the standard
2778   // frame, plus any outgoing stack arguments.  We don't know how much that
2779   // amounts to yet, so emit a special ADJDYNALLOC placeholder.
2780   SDValue ArgAdjust = DAG.getNode(SystemZISD::ADJDYNALLOC, DL, MVT::i64);
2781   SDValue Result = DAG.getNode(ISD::ADD, DL, MVT::i64, NewSP, ArgAdjust);
2782
2783   // Dynamically realign if needed.
2784   if (RequiredAlign > StackAlign) {
2785     Result =
2786       DAG.getNode(ISD::ADD, DL, MVT::i64, Result,
2787                   DAG.getConstant(ExtraAlignSpace, DL, MVT::i64));
2788     Result =
2789       DAG.getNode(ISD::AND, DL, MVT::i64, Result,
2790                   DAG.getConstant(~(RequiredAlign - 1), DL, MVT::i64));
2791   }
2792
2793   SDValue Ops[2] = { Result, Chain };
2794   return DAG.getMergeValues(Ops, DL);
2795 }
2796
2797 SDValue SystemZTargetLowering::lowerSMUL_LOHI(SDValue Op,
2798                                               SelectionDAG &DAG) const {
2799   EVT VT = Op.getValueType();
2800   SDLoc DL(Op);
2801   SDValue Ops[2];
2802   if (is32Bit(VT))
2803     // Just do a normal 64-bit multiplication and extract the results.
2804     // We define this so that it can be used for constant division.
2805     lowerMUL_LOHI32(DAG, DL, ISD::SIGN_EXTEND, Op.getOperand(0),
2806                     Op.getOperand(1), Ops[1], Ops[0]);
2807   else {
2808     // Do a full 128-bit multiplication based on UMUL_LOHI64:
2809     //
2810     //   (ll * rl) + ((lh * rl) << 64) + ((ll * rh) << 64)
2811     //
2812     // but using the fact that the upper halves are either all zeros
2813     // or all ones:
2814     //
2815     //   (ll * rl) - ((lh & rl) << 64) - ((ll & rh) << 64)
2816     //
2817     // and grouping the right terms together since they are quicker than the
2818     // multiplication:
2819     //
2820     //   (ll * rl) - (((lh & rl) + (ll & rh)) << 64)
2821     SDValue C63 = DAG.getConstant(63, DL, MVT::i64);
2822     SDValue LL = Op.getOperand(0);
2823     SDValue RL = Op.getOperand(1);
2824     SDValue LH = DAG.getNode(ISD::SRA, DL, VT, LL, C63);
2825     SDValue RH = DAG.getNode(ISD::SRA, DL, VT, RL, C63);
2826     // UMUL_LOHI64 returns the low result in the odd register and the high
2827     // result in the even register.  SMUL_LOHI is defined to return the
2828     // low half first, so the results are in reverse order.
2829     lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
2830                      LL, RL, Ops[1], Ops[0]);
2831     SDValue NegLLTimesRH = DAG.getNode(ISD::AND, DL, VT, LL, RH);
2832     SDValue NegLHTimesRL = DAG.getNode(ISD::AND, DL, VT, LH, RL);
2833     SDValue NegSum = DAG.getNode(ISD::ADD, DL, VT, NegLLTimesRH, NegLHTimesRL);
2834     Ops[1] = DAG.getNode(ISD::SUB, DL, VT, Ops[1], NegSum);
2835   }
2836   return DAG.getMergeValues(Ops, DL);
2837 }
2838
2839 SDValue SystemZTargetLowering::lowerUMUL_LOHI(SDValue Op,
2840                                               SelectionDAG &DAG) const {
2841   EVT VT = Op.getValueType();
2842   SDLoc DL(Op);
2843   SDValue Ops[2];
2844   if (is32Bit(VT))
2845     // Just do a normal 64-bit multiplication and extract the results.
2846     // We define this so that it can be used for constant division.
2847     lowerMUL_LOHI32(DAG, DL, ISD::ZERO_EXTEND, Op.getOperand(0),
2848                     Op.getOperand(1), Ops[1], Ops[0]);
2849   else
2850     // UMUL_LOHI64 returns the low result in the odd register and the high
2851     // result in the even register.  UMUL_LOHI is defined to return the
2852     // low half first, so the results are in reverse order.
2853     lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
2854                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
2855   return DAG.getMergeValues(Ops, DL);
2856 }
2857
2858 SDValue SystemZTargetLowering::lowerSDIVREM(SDValue Op,
2859                                             SelectionDAG &DAG) const {
2860   SDValue Op0 = Op.getOperand(0);
2861   SDValue Op1 = Op.getOperand(1);
2862   EVT VT = Op.getValueType();
2863   SDLoc DL(Op);
2864   unsigned Opcode;
2865
2866   // We use DSGF for 32-bit division.
2867   if (is32Bit(VT)) {
2868     Op0 = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i64, Op0);
2869     Opcode = SystemZISD::SDIVREM32;
2870   } else if (DAG.ComputeNumSignBits(Op1) > 32) {
2871     Op1 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Op1);
2872     Opcode = SystemZISD::SDIVREM32;
2873   } else
2874     Opcode = SystemZISD::SDIVREM64;
2875
2876   // DSG(F) takes a 64-bit dividend, so the even register in the GR128
2877   // input is "don't care".  The instruction returns the remainder in
2878   // the even register and the quotient in the odd register.
2879   SDValue Ops[2];
2880   lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, Opcode,
2881                    Op0, Op1, Ops[1], Ops[0]);
2882   return DAG.getMergeValues(Ops, DL);
2883 }
2884
2885 SDValue SystemZTargetLowering::lowerUDIVREM(SDValue Op,
2886                                             SelectionDAG &DAG) const {
2887   EVT VT = Op.getValueType();
2888   SDLoc DL(Op);
2889
2890   // DL(G) uses a double-width dividend, so we need to clear the even
2891   // register in the GR128 input.  The instruction returns the remainder
2892   // in the even register and the quotient in the odd register.
2893   SDValue Ops[2];
2894   if (is32Bit(VT))
2895     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_32, SystemZISD::UDIVREM32,
2896                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
2897   else
2898     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_64, SystemZISD::UDIVREM64,
2899                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
2900   return DAG.getMergeValues(Ops, DL);
2901 }
2902
2903 SDValue SystemZTargetLowering::lowerOR(SDValue Op, SelectionDAG &DAG) const {
2904   assert(Op.getValueType() == MVT::i64 && "Should be 64-bit operation");
2905
2906   // Get the known-zero masks for each operand.
2907   SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1) };
2908   APInt KnownZero[2], KnownOne[2];
2909   DAG.computeKnownBits(Ops[0], KnownZero[0], KnownOne[0]);
2910   DAG.computeKnownBits(Ops[1], KnownZero[1], KnownOne[1]);
2911
2912   // See if the upper 32 bits of one operand and the lower 32 bits of the
2913   // other are known zero.  They are the low and high operands respectively.
2914   uint64_t Masks[] = { KnownZero[0].getZExtValue(),
2915                        KnownZero[1].getZExtValue() };
2916   unsigned High, Low;
2917   if ((Masks[0] >> 32) == 0xffffffff && uint32_t(Masks[1]) == 0xffffffff)
2918     High = 1, Low = 0;
2919   else if ((Masks[1] >> 32) == 0xffffffff && uint32_t(Masks[0]) == 0xffffffff)
2920     High = 0, Low = 1;
2921   else
2922     return Op;
2923
2924   SDValue LowOp = Ops[Low];
2925   SDValue HighOp = Ops[High];
2926
2927   // If the high part is a constant, we're better off using IILH.
2928   if (HighOp.getOpcode() == ISD::Constant)
2929     return Op;
2930
2931   // If the low part is a constant that is outside the range of LHI,
2932   // then we're better off using IILF.
2933   if (LowOp.getOpcode() == ISD::Constant) {
2934     int64_t Value = int32_t(cast<ConstantSDNode>(LowOp)->getZExtValue());
2935     if (!isInt<16>(Value))
2936       return Op;
2937   }
2938
2939   // Check whether the high part is an AND that doesn't change the
2940   // high 32 bits and just masks out low bits.  We can skip it if so.
2941   if (HighOp.getOpcode() == ISD::AND &&
2942       HighOp.getOperand(1).getOpcode() == ISD::Constant) {
2943     SDValue HighOp0 = HighOp.getOperand(0);
2944     uint64_t Mask = cast<ConstantSDNode>(HighOp.getOperand(1))->getZExtValue();
2945     if (DAG.MaskedValueIsZero(HighOp0, APInt(64, ~(Mask | 0xffffffff))))
2946       HighOp = HighOp0;
2947   }
2948
2949   // Take advantage of the fact that all GR32 operations only change the
2950   // low 32 bits by truncating Low to an i32 and inserting it directly
2951   // using a subreg.  The interesting cases are those where the truncation
2952   // can be folded.
2953   SDLoc DL(Op);
2954   SDValue Low32 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, LowOp);
2955   return DAG.getTargetInsertSubreg(SystemZ::subreg_l32, DL,
2956                                    MVT::i64, HighOp, Low32);
2957 }
2958
2959 SDValue SystemZTargetLowering::lowerCTPOP(SDValue Op,
2960                                           SelectionDAG &DAG) const {
2961   EVT VT = Op.getValueType();
2962   SDLoc DL(Op);
2963   Op = Op.getOperand(0);
2964
2965   // Handle vector types via VPOPCT.
2966   if (VT.isVector()) {
2967     Op = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Op);
2968     Op = DAG.getNode(SystemZISD::POPCNT, DL, MVT::v16i8, Op);
2969     switch (VT.getVectorElementType().getSizeInBits()) {
2970     case 8:
2971       break;
2972     case 16: {
2973       Op = DAG.getNode(ISD::BITCAST, DL, VT, Op);
2974       SDValue Shift = DAG.getConstant(8, DL, MVT::i32);
2975       SDValue Tmp = DAG.getNode(SystemZISD::VSHL_BY_SCALAR, DL, VT, Op, Shift);
2976       Op = DAG.getNode(ISD::ADD, DL, VT, Op, Tmp);
2977       Op = DAG.getNode(SystemZISD::VSRL_BY_SCALAR, DL, VT, Op, Shift);
2978       break;
2979     }
2980     case 32: {
2981       SDValue Tmp = DAG.getNode(SystemZISD::BYTE_MASK, DL, MVT::v16i8,
2982                                 DAG.getConstant(0, DL, MVT::i32));
2983       Op = DAG.getNode(SystemZISD::VSUM, DL, VT, Op, Tmp);
2984       break;
2985     }
2986     case 64: {
2987       SDValue Tmp = DAG.getNode(SystemZISD::BYTE_MASK, DL, MVT::v16i8,
2988                                 DAG.getConstant(0, DL, MVT::i32));
2989       Op = DAG.getNode(SystemZISD::VSUM, DL, MVT::v4i32, Op, Tmp);
2990       Op = DAG.getNode(SystemZISD::VSUM, DL, VT, Op, Tmp);
2991       break;
2992     }
2993     default:
2994       llvm_unreachable("Unexpected type");
2995     }
2996     return Op;
2997   }
2998
2999   // Get the known-zero mask for the operand.
3000   APInt KnownZero, KnownOne;
3001   DAG.computeKnownBits(Op, KnownZero, KnownOne);
3002   unsigned NumSignificantBits = (~KnownZero).getActiveBits();
3003   if (NumSignificantBits == 0)
3004     return DAG.getConstant(0, DL, VT);
3005
3006   // Skip known-zero high parts of the operand.
3007   int64_t OrigBitSize = VT.getSizeInBits();
3008   int64_t BitSize = (int64_t)1 << Log2_32_Ceil(NumSignificantBits);
3009   BitSize = std::min(BitSize, OrigBitSize);
3010
3011   // The POPCNT instruction counts the number of bits in each byte.
3012   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, Op);
3013   Op = DAG.getNode(SystemZISD::POPCNT, DL, MVT::i64, Op);
3014   Op = DAG.getNode(ISD::TRUNCATE, DL, VT, Op);
3015
3016   // Add up per-byte counts in a binary tree.  All bits of Op at
3017   // position larger than BitSize remain zero throughout.
3018   for (int64_t I = BitSize / 2; I >= 8; I = I / 2) {
3019     SDValue Tmp = DAG.getNode(ISD::SHL, DL, VT, Op, DAG.getConstant(I, DL, VT));
3020     if (BitSize != OrigBitSize)
3021       Tmp = DAG.getNode(ISD::AND, DL, VT, Tmp,
3022                         DAG.getConstant(((uint64_t)1 << BitSize) - 1, DL, VT));
3023     Op = DAG.getNode(ISD::ADD, DL, VT, Op, Tmp);
3024   }
3025
3026   // Extract overall result from high byte.
3027   if (BitSize > 8)
3028     Op = DAG.getNode(ISD::SRL, DL, VT, Op,
3029                      DAG.getConstant(BitSize - 8, DL, VT));
3030
3031   return Op;
3032 }
3033
3034 // Op is an atomic load.  Lower it into a normal volatile load.
3035 SDValue SystemZTargetLowering::lowerATOMIC_LOAD(SDValue Op,
3036                                                 SelectionDAG &DAG) const {
3037   auto *Node = cast<AtomicSDNode>(Op.getNode());
3038   return DAG.getExtLoad(ISD::EXTLOAD, SDLoc(Op), Op.getValueType(),
3039                         Node->getChain(), Node->getBasePtr(),
3040                         Node->getMemoryVT(), Node->getMemOperand());
3041 }
3042
3043 // Op is an atomic store.  Lower it into a normal volatile store followed
3044 // by a serialization.
3045 SDValue SystemZTargetLowering::lowerATOMIC_STORE(SDValue Op,
3046                                                  SelectionDAG &DAG) const {
3047   auto *Node = cast<AtomicSDNode>(Op.getNode());
3048   SDValue Chain = DAG.getTruncStore(Node->getChain(), SDLoc(Op), Node->getVal(),
3049                                     Node->getBasePtr(), Node->getMemoryVT(),
3050                                     Node->getMemOperand());
3051   return SDValue(DAG.getMachineNode(SystemZ::Serialize, SDLoc(Op), MVT::Other,
3052                                     Chain), 0);
3053 }
3054
3055 // Op is an 8-, 16-bit or 32-bit ATOMIC_LOAD_* operation.  Lower the first
3056 // two into the fullword ATOMIC_LOADW_* operation given by Opcode.
3057 SDValue SystemZTargetLowering::lowerATOMIC_LOAD_OP(SDValue Op,
3058                                                    SelectionDAG &DAG,
3059                                                    unsigned Opcode) const {
3060   auto *Node = cast<AtomicSDNode>(Op.getNode());
3061
3062   // 32-bit operations need no code outside the main loop.
3063   EVT NarrowVT = Node->getMemoryVT();
3064   EVT WideVT = MVT::i32;
3065   if (NarrowVT == WideVT)
3066     return Op;
3067
3068   int64_t BitSize = NarrowVT.getSizeInBits();
3069   SDValue ChainIn = Node->getChain();
3070   SDValue Addr = Node->getBasePtr();
3071   SDValue Src2 = Node->getVal();
3072   MachineMemOperand *MMO = Node->getMemOperand();
3073   SDLoc DL(Node);
3074   EVT PtrVT = Addr.getValueType();
3075
3076   // Convert atomic subtracts of constants into additions.
3077   if (Opcode == SystemZISD::ATOMIC_LOADW_SUB)
3078     if (auto *Const = dyn_cast<ConstantSDNode>(Src2)) {
3079       Opcode = SystemZISD::ATOMIC_LOADW_ADD;
3080       Src2 = DAG.getConstant(-Const->getSExtValue(), DL, Src2.getValueType());
3081     }
3082
3083   // Get the address of the containing word.
3084   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
3085                                     DAG.getConstant(-4, DL, PtrVT));
3086
3087   // Get the number of bits that the word must be rotated left in order
3088   // to bring the field to the top bits of a GR32.
3089   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
3090                                  DAG.getConstant(3, DL, PtrVT));
3091   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
3092
3093   // Get the complementing shift amount, for rotating a field in the top
3094   // bits back to its proper position.
3095   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
3096                                     DAG.getConstant(0, DL, WideVT), BitShift);
3097
3098   // Extend the source operand to 32 bits and prepare it for the inner loop.
3099   // ATOMIC_SWAPW uses RISBG to rotate the field left, but all other
3100   // operations require the source to be shifted in advance.  (This shift
3101   // can be folded if the source is constant.)  For AND and NAND, the lower
3102   // bits must be set, while for other opcodes they should be left clear.
3103   if (Opcode != SystemZISD::ATOMIC_SWAPW)
3104     Src2 = DAG.getNode(ISD::SHL, DL, WideVT, Src2,
3105                        DAG.getConstant(32 - BitSize, DL, WideVT));
3106   if (Opcode == SystemZISD::ATOMIC_LOADW_AND ||
3107       Opcode == SystemZISD::ATOMIC_LOADW_NAND)
3108     Src2 = DAG.getNode(ISD::OR, DL, WideVT, Src2,
3109                        DAG.getConstant(uint32_t(-1) >> BitSize, DL, WideVT));
3110
3111   // Construct the ATOMIC_LOADW_* node.
3112   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
3113   SDValue Ops[] = { ChainIn, AlignedAddr, Src2, BitShift, NegBitShift,
3114                     DAG.getConstant(BitSize, DL, WideVT) };
3115   SDValue AtomicOp = DAG.getMemIntrinsicNode(Opcode, DL, VTList, Ops,
3116                                              NarrowVT, MMO);
3117
3118   // Rotate the result of the final CS so that the field is in the lower
3119   // bits of a GR32, then truncate it.
3120   SDValue ResultShift = DAG.getNode(ISD::ADD, DL, WideVT, BitShift,
3121                                     DAG.getConstant(BitSize, DL, WideVT));
3122   SDValue Result = DAG.getNode(ISD::ROTL, DL, WideVT, AtomicOp, ResultShift);
3123
3124   SDValue RetOps[2] = { Result, AtomicOp.getValue(1) };
3125   return DAG.getMergeValues(RetOps, DL);
3126 }
3127
3128 // Op is an ATOMIC_LOAD_SUB operation.  Lower 8- and 16-bit operations
3129 // into ATOMIC_LOADW_SUBs and decide whether to convert 32- and 64-bit
3130 // operations into additions.
3131 SDValue SystemZTargetLowering::lowerATOMIC_LOAD_SUB(SDValue Op,
3132                                                     SelectionDAG &DAG) const {
3133   auto *Node = cast<AtomicSDNode>(Op.getNode());
3134   EVT MemVT = Node->getMemoryVT();
3135   if (MemVT == MVT::i32 || MemVT == MVT::i64) {
3136     // A full-width operation.
3137     assert(Op.getValueType() == MemVT && "Mismatched VTs");
3138     SDValue Src2 = Node->getVal();
3139     SDValue NegSrc2;
3140     SDLoc DL(Src2);
3141
3142     if (auto *Op2 = dyn_cast<ConstantSDNode>(Src2)) {
3143       // Use an addition if the operand is constant and either LAA(G) is
3144       // available or the negative value is in the range of A(G)FHI.
3145       int64_t Value = (-Op2->getAPIntValue()).getSExtValue();
3146       if (isInt<32>(Value) || Subtarget.hasInterlockedAccess1())
3147         NegSrc2 = DAG.getConstant(Value, DL, MemVT);
3148     } else if (Subtarget.hasInterlockedAccess1())
3149       // Use LAA(G) if available.
3150       NegSrc2 = DAG.getNode(ISD::SUB, DL, MemVT, DAG.getConstant(0, DL, MemVT),
3151                             Src2);
3152
3153     if (NegSrc2.getNode())
3154       return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, DL, MemVT,
3155                            Node->getChain(), Node->getBasePtr(), NegSrc2,
3156                            Node->getMemOperand(), Node->getOrdering(),
3157                            Node->getSynchScope());
3158
3159     // Use the node as-is.
3160     return Op;
3161   }
3162
3163   return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_SUB);
3164 }
3165
3166 // Node is an 8- or 16-bit ATOMIC_CMP_SWAP operation.  Lower the first two
3167 // into a fullword ATOMIC_CMP_SWAPW operation.
3168 SDValue SystemZTargetLowering::lowerATOMIC_CMP_SWAP(SDValue Op,
3169                                                     SelectionDAG &DAG) const {
3170   auto *Node = cast<AtomicSDNode>(Op.getNode());
3171
3172   // We have native support for 32-bit compare and swap.
3173   EVT NarrowVT = Node->getMemoryVT();
3174   EVT WideVT = MVT::i32;
3175   if (NarrowVT == WideVT)
3176     return Op;
3177
3178   int64_t BitSize = NarrowVT.getSizeInBits();
3179   SDValue ChainIn = Node->getOperand(0);
3180   SDValue Addr = Node->getOperand(1);
3181   SDValue CmpVal = Node->getOperand(2);
3182   SDValue SwapVal = Node->getOperand(3);
3183   MachineMemOperand *MMO = Node->getMemOperand();
3184   SDLoc DL(Node);
3185   EVT PtrVT = Addr.getValueType();
3186
3187   // Get the address of the containing word.
3188   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
3189                                     DAG.getConstant(-4, DL, PtrVT));
3190
3191   // Get the number of bits that the word must be rotated left in order
3192   // to bring the field to the top bits of a GR32.
3193   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
3194                                  DAG.getConstant(3, DL, PtrVT));
3195   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
3196
3197   // Get the complementing shift amount, for rotating a field in the top
3198   // bits back to its proper position.
3199   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
3200                                     DAG.getConstant(0, DL, WideVT), BitShift);
3201
3202   // Construct the ATOMIC_CMP_SWAPW node.
3203   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
3204   SDValue Ops[] = { ChainIn, AlignedAddr, CmpVal, SwapVal, BitShift,
3205                     NegBitShift, DAG.getConstant(BitSize, DL, WideVT) };
3206   SDValue AtomicOp = DAG.getMemIntrinsicNode(SystemZISD::ATOMIC_CMP_SWAPW, DL,
3207                                              VTList, Ops, NarrowVT, MMO);
3208   return AtomicOp;
3209 }
3210
3211 SDValue SystemZTargetLowering::lowerSTACKSAVE(SDValue Op,
3212                                               SelectionDAG &DAG) const {
3213   MachineFunction &MF = DAG.getMachineFunction();
3214   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
3215   return DAG.getCopyFromReg(Op.getOperand(0), SDLoc(Op),
3216                             SystemZ::R15D, Op.getValueType());
3217 }
3218
3219 SDValue SystemZTargetLowering::lowerSTACKRESTORE(SDValue Op,
3220                                                  SelectionDAG &DAG) const {
3221   MachineFunction &MF = DAG.getMachineFunction();
3222   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
3223   return DAG.getCopyToReg(Op.getOperand(0), SDLoc(Op),
3224                           SystemZ::R15D, Op.getOperand(1));
3225 }
3226
3227 SDValue SystemZTargetLowering::lowerPREFETCH(SDValue Op,
3228                                              SelectionDAG &DAG) const {
3229   bool IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
3230   if (!IsData)
3231     // Just preserve the chain.
3232     return Op.getOperand(0);
3233
3234   SDLoc DL(Op);
3235   bool IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
3236   unsigned Code = IsWrite ? SystemZ::PFD_WRITE : SystemZ::PFD_READ;
3237   auto *Node = cast<MemIntrinsicSDNode>(Op.getNode());
3238   SDValue Ops[] = {
3239     Op.getOperand(0),
3240     DAG.getConstant(Code, DL, MVT::i32),
3241     Op.getOperand(1)
3242   };
3243   return DAG.getMemIntrinsicNode(SystemZISD::PREFETCH, DL,
3244                                  Node->getVTList(), Ops,
3245                                  Node->getMemoryVT(), Node->getMemOperand());
3246 }
3247
3248 // Return an i32 that contains the value of CC immediately after After,
3249 // whose final operand must be MVT::Glue.
3250 static SDValue getCCResult(SelectionDAG &DAG, SDNode *After) {
3251   SDLoc DL(After);
3252   SDValue Glue = SDValue(After, After->getNumValues() - 1);
3253   SDValue IPM = DAG.getNode(SystemZISD::IPM, DL, MVT::i32, Glue);
3254   return DAG.getNode(ISD::SRL, DL, MVT::i32, IPM,
3255                      DAG.getConstant(SystemZ::IPM_CC, DL, MVT::i32));
3256 }
3257
3258 SDValue
3259 SystemZTargetLowering::lowerINTRINSIC_W_CHAIN(SDValue Op,
3260                                               SelectionDAG &DAG) const {
3261   unsigned Opcode, CCValid;
3262   if (isIntrinsicWithCCAndChain(Op, Opcode, CCValid)) {
3263     assert(Op->getNumValues() == 2 && "Expected only CC result and chain");
3264     SDValue Glued = emitIntrinsicWithChainAndGlue(DAG, Op, Opcode);
3265     SDValue CC = getCCResult(DAG, Glued.getNode());
3266     DAG.ReplaceAllUsesOfValueWith(SDValue(Op.getNode(), 0), CC);
3267     return SDValue();
3268   }
3269
3270   return SDValue();
3271 }
3272
3273 SDValue
3274 SystemZTargetLowering::lowerINTRINSIC_WO_CHAIN(SDValue Op,
3275                                                SelectionDAG &DAG) const {
3276   unsigned Opcode, CCValid;
3277   if (isIntrinsicWithCC(Op, Opcode, CCValid)) {
3278     SDValue Glued = emitIntrinsicWithGlue(DAG, Op, Opcode);
3279     SDValue CC = getCCResult(DAG, Glued.getNode());
3280     if (Op->getNumValues() == 1)
3281       return CC;
3282     assert(Op->getNumValues() == 2 && "Expected a CC and non-CC result");
3283     return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), Op->getVTList(), Glued,
3284                        CC);
3285   }
3286
3287   unsigned Id = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3288   switch (Id) {
3289   case Intrinsic::s390_vpdi:
3290     return DAG.getNode(SystemZISD::PERMUTE_DWORDS, SDLoc(Op), Op.getValueType(),
3291                        Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
3292
3293   case Intrinsic::s390_vperm:
3294     return DAG.getNode(SystemZISD::PERMUTE, SDLoc(Op), Op.getValueType(),
3295                        Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
3296
3297   case Intrinsic::s390_vuphb:
3298   case Intrinsic::s390_vuphh:
3299   case Intrinsic::s390_vuphf:
3300     return DAG.getNode(SystemZISD::UNPACK_HIGH, SDLoc(Op), Op.getValueType(),
3301                        Op.getOperand(1));
3302
3303   case Intrinsic::s390_vuplhb:
3304   case Intrinsic::s390_vuplhh:
3305   case Intrinsic::s390_vuplhf:
3306