lib/Target/Sparc/SparcInstrInfo.td

   1 //===-- SparcInstrInfo.td - Target Description for Sparc Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Sparc instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Feature predicates.
  22 //===----------------------------------------------------------------------===//
  23
  24 // True when generating 32-bit code.
  25 def Is32Bit : Predicate<"!Subtarget->is64Bit()">;
  26
  27 // True when generating 64-bit code. This also implies HasV9.
  28 def Is64Bit : Predicate<"Subtarget->is64Bit()">;
  29
  30 // HasV9 - This predicate is true when the target processor supports V9
  31 // instructions.  Note that the machine may be running in 32-bit mode.
  32 def HasV9   : Predicate<"Subtarget->isV9()">,
  33               AssemblerPredicate<"FeatureV9">;
  34
  35 // HasNoV9 - This predicate is true when the target doesn't have V9
  36 // instructions.  Use of this is just a hack for the isel not having proper
  37 // costs for V8 instructions that are more expensive than their V9 ones.
  38 def HasNoV9 : Predicate<"!Subtarget->isV9()">;
  39
  40 // HasVIS - This is true when the target processor has VIS extensions.
  41 def HasVIS : Predicate<"Subtarget->isVIS()">,
  42              AssemblerPredicate<"FeatureVIS">;
  43 def HasVIS2 : Predicate<"Subtarget->isVIS2()">,
  44              AssemblerPredicate<"FeatureVIS2">;
  45 def HasVIS3 : Predicate<"Subtarget->isVIS3()">,
  46              AssemblerPredicate<"FeatureVIS3">;
  47
  48 // HasHardQuad - This is true when the target processor supports quad floating
  49 // point instructions.
  50 def HasHardQuad : Predicate<"Subtarget->hasHardQuad()">;
  51
  52 // UseDeprecatedInsts - This predicate is true when the target processor is a
  53 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
  54 // to use when appropriate.  In either of these cases, the instruction selector
  55 // will pick deprecated instructions.
  56 def UseDeprecatedInsts : Predicate<"Subtarget->useDeprecatedV8Instructions()">;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Instruction Pattern Stuff
  60 //===----------------------------------------------------------------------===//
  61
  62 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
  63
  64 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
  65
  66 def LO10 : SDNodeXForm<imm, [{
  67   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023, SDLoc(N),
  68                                    MVT::i32);
  69 }]>;
  70
  71 def HI22 : SDNodeXForm<imm, [{
  72   // Transformation function: shift the immediate value down into the low bits.
  73   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, SDLoc(N),
  74                                    MVT::i32);
  75 }]>;
  76
  77 def SETHIimm : PatLeaf<(imm), [{
  78   return isShiftedUInt<22, 10>(N->getZExtValue());
  79 }], HI22>;
  80
  81 // Addressing modes.
  82 def ADDRrr : ComplexPattern<iPTR, 2, "SelectADDRrr", [], []>;
  83 def ADDRri : ComplexPattern<iPTR, 2, "SelectADDRri", [frameindex], []>;
  84
  85 // Address operands
  86 def SparcMEMrrAsmOperand : AsmOperandClass {
  87   let Name = "MEMrr";
  88   let ParserMethod = "parseMEMOperand";
  89 }
  90
  91 def SparcMEMriAsmOperand : AsmOperandClass {
  92   let Name = "MEMri";
  93   let ParserMethod = "parseMEMOperand";
  94 }
  95
  96 def MEMrr : Operand<iPTR> {
  97   let PrintMethod = "printMemOperand";
  98   let MIOperandInfo = (ops ptr_rc, ptr_rc);
  99   let ParserMatchClass = SparcMEMrrAsmOperand;
 100 }
 101 def MEMri : Operand<iPTR> {
 102   let PrintMethod = "printMemOperand";
 103   let MIOperandInfo = (ops ptr_rc, i32imm);
 104   let ParserMatchClass = SparcMEMriAsmOperand;
 105 }
 106
 107 def TLSSym : Operand<iPTR>;
 108
 109 // Branch targets have OtherVT type.
 110 def brtarget : Operand<OtherVT> {
 111   let EncoderMethod = "getBranchTargetOpValue";
 112 }
 113
 114 def bprtarget : Operand<OtherVT> {
 115   let EncoderMethod = "getBranchPredTargetOpValue";
 116 }
 117
 118 def bprtarget16 : Operand<OtherVT> {
 119   let EncoderMethod = "getBranchOnRegTargetOpValue";
 120 }
 121
 122 def calltarget : Operand<i32> {
 123   let EncoderMethod = "getCallTargetOpValue";
 124   let DecoderMethod = "DecodeCall";
 125 }
 126
 127 def simm13Op : Operand<i32> {
 128   let DecoderMethod = "DecodeSIMM13";
 129 }
 130
 131 // Operand for printing out a condition code.
 132 let PrintMethod = "printCCOperand" in
 133   def CCOp : Operand<i32>;
 134
 135 def SDTSPcmpicc :
 136 SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
 137 def SDTSPcmpfcc :
 138 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
 139 def SDTSPbrcc :
 140 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
 141 def SDTSPselectcc :
 142 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
 143 def SDTSPFTOI :
 144 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
 145 def SDTSPITOF :
 146 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
 147 def SDTSPFTOX :
 148 SDTypeProfile<1, 1, [SDTCisVT<0, f64>, SDTCisFP<1>]>;
 149 def SDTSPXTOF :
 150 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f64>]>;
 151
 152 def SDTSPtlsadd :
 153 SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 154 def SDTSPtlsld :
 155 SDTypeProfile<1, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 156
 157 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTSPcmpicc, [SDNPOutGlue]>;
 158 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
 159 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 160 def SPbrxcc : SDNode<"SPISD::BRXCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 161 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 162
 163 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
 164 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
 165
 166 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
 167 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
 168 def SPftox  : SDNode<"SPISD::FTOX", SDTSPFTOX>;
 169 def SPxtof  : SDNode<"SPISD::XTOF", SDTSPXTOF>;
 170
 171 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
 172 def SPselectxcc : SDNode<"SPISD::SELECT_XCC", SDTSPselectcc, [SDNPInGlue]>;
 173 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
 174
 175 //  These are target-independent nodes, but have target-specific formats.
 176 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
 177 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
 178                                         SDTCisVT<1, i32> ]>;
 179
 180 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
 181                            [SDNPHasChain, SDNPOutGlue]>;
 182 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
 183                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 184
 185 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
 186 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
 187                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 188                             SDNPVariadic]>;
 189
 190 def SDT_SPRet     : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 191 def retflag       : SDNode<"SPISD::RET_FLAG", SDT_SPRet,
 192                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 193
 194 def flushw        : SDNode<"SPISD::FLUSHW", SDTNone,
 195                            [SDNPHasChain, SDNPSideEffect, SDNPMayStore]>;
 196
 197 def tlsadd        : SDNode<"SPISD::TLS_ADD", SDTSPtlsadd>;
 198 def tlsld         : SDNode<"SPISD::TLS_LD",  SDTSPtlsld>;
 199 def tlscall       : SDNode<"SPISD::TLS_CALL", SDT_SPCall,
 200                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 201                              SDNPVariadic]>;
 202
 203 def getPCX        : Operand<iPTR> {
 204   let PrintMethod = "printGetPCX";
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 // SPARC Flag Conditions
 209 //===----------------------------------------------------------------------===//
 210
 211 // Note that these values must be kept in sync with the CCOp::CondCode enum
 212 // values.
 213 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
 214 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
 215 def ICC_E   : ICC_VAL< 1>;  // Equal
 216 def ICC_G   : ICC_VAL<10>;  // Greater
 217 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
 218 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
 219 def ICC_L   : ICC_VAL< 3>;  // Less
 220 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
 221 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
 222 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
 223 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
 224 def ICC_POS : ICC_VAL<14>;  // Positive
 225 def ICC_NEG : ICC_VAL< 6>;  // Negative
 226 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
 227 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
 228
 229 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
 230 def FCC_U   : FCC_VAL<23>;  // Unordered
 231 def FCC_G   : FCC_VAL<22>;  // Greater
 232 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
 233 def FCC_L   : FCC_VAL<20>;  // Less
 234 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
 235 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
 236 def FCC_NE  : FCC_VAL<17>;  // Not Equal
 237 def FCC_E   : FCC_VAL<25>;  // Equal
 238 def FCC_UE  : FCC_VAL<24>;  // Unordered or Equal
 239 def FCC_GE  : FCC_VAL<25>;  // Greater or Equal
 240 def FCC_UGE : FCC_VAL<26>;  // Unordered or Greater or Equal
 241 def FCC_LE  : FCC_VAL<27>;  // Less or Equal
 242 def FCC_ULE : FCC_VAL<28>;  // Unordered or Less or Equal
 243 def FCC_O   : FCC_VAL<29>;  // Ordered
 244
 245 //===----------------------------------------------------------------------===//
 246 // Instruction Class Templates
 247 //===----------------------------------------------------------------------===//
 248
 249 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
 250 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode,
 251                  RegisterClass RC, ValueType Ty, Operand immOp> {
 252   def rr  : F3_1<2, Op3Val,
 253                  (outs RC:$rd), (ins RC:$rs1, RC:$rs2),
 254                  !strconcat(OpcStr, " $rs1, $rs2, $rd"),
 255                  [(set Ty:$rd, (OpNode Ty:$rs1, Ty:$rs2))]>;
 256   def ri  : F3_2<2, Op3Val,
 257                  (outs RC:$rd), (ins RC:$rs1, immOp:$simm13),
 258                  !strconcat(OpcStr, " $rs1, $simm13, $rd"),
 259                  [(set Ty:$rd, (OpNode Ty:$rs1, (Ty simm13:$simm13)))]>;
 260 }
 261
 262 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
 263 /// pattern.
 264 multiclass F3_12np<string OpcStr, bits<6> Op3Val> {
 265   def rr  : F3_1<2, Op3Val,
 266                  (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 267                  !strconcat(OpcStr, " $rs1, $rs2, $rd"), []>;
 268   def ri  : F3_2<2, Op3Val,
 269                  (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 270                  !strconcat(OpcStr, " $rs1, $simm13, $rd"), []>;
 271 }
 272
 273 // Load multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 274 multiclass Load<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 275            RegisterClass RC, ValueType Ty> {
 276   def rr  : F3_1<3, Op3Val,
 277                  (outs RC:$dst), (ins MEMrr:$addr),
 278                  !strconcat(OpcStr, " [$addr], $dst"),
 279                  [(set Ty:$dst, (OpNode ADDRrr:$addr))]>;
 280   def ri  : F3_2<3, Op3Val,
 281                  (outs RC:$dst), (ins MEMri:$addr),
 282                  !strconcat(OpcStr, " [$addr], $dst"),
 283                  [(set Ty:$dst, (OpNode ADDRri:$addr))]>;
 284 }
 285
 286 // LoadA multiclass - As above, but also define alternate address space variant
 287 multiclass LoadA<string OpcStr, bits<6> Op3Val, bits<6> LoadAOp3Val,
 288                  SDPatternOperator OpNode, RegisterClass RC, ValueType Ty> :
 289              Load<OpcStr, Op3Val, OpNode, RC, Ty> {
 290   // TODO: The LD*Arr instructions are currently asm only; hooking up
 291   // CodeGen's address spaces to use these is a future task.
 292   def Arr  : F3_1_asi<3, LoadAOp3Val, (outs RC:$dst), (ins MEMrr:$addr, i8imm:$asi),
 293                 !strconcat(OpcStr, "a [$addr] $asi, $dst"),
 294                 []>;
 295 }
 296
 297 // Store multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 298 multiclass Store<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 299            RegisterClass RC, ValueType Ty> {
 300   def rr  : F3_1<3, Op3Val,
 301                  (outs), (ins MEMrr:$addr, RC:$rd),
 302                  !strconcat(OpcStr, " $rd, [$addr]"),
 303                  [(OpNode Ty:$rd, ADDRrr:$addr)]>;
 304   def ri  : F3_2<3, Op3Val,
 305                  (outs), (ins MEMri:$addr, RC:$rd),
 306                  !strconcat(OpcStr, " $rd, [$addr]"),
 307                  [(OpNode Ty:$rd, ADDRri:$addr)]>;
 308 }
 309
 310 multiclass StoreA<string OpcStr, bits<6> Op3Val, bits<6> StoreAOp3Val,
 311                   SDPatternOperator OpNode, RegisterClass RC, ValueType Ty> :
 312              Store<OpcStr, Op3Val, OpNode, RC, Ty> {
 313   // TODO: The ST*Arr instructions are currently asm only; hooking up
 314   // CodeGen's address spaces to use these is a future task.
 315   def Arr  : F3_1_asi<3, StoreAOp3Val, (outs), (ins MEMrr:$addr, RC:$rd, i8imm:$asi),
 316                   !strconcat(OpcStr, "a $rd, [$addr] $asi"),
 317                   []>;
 318 }
 319
 320 //===----------------------------------------------------------------------===//
 321 // Instructions
 322 //===----------------------------------------------------------------------===//
 323
 324 // Pseudo instructions.
 325 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
 326    : InstSP<outs, ins, asmstr, pattern> {
 327   let isCodeGenOnly = 1;
 328   let isPseudo = 1;
 329 }
 330
 331 // GETPCX for PIC
 332 let Defs = [O7] in {
 333   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
 334 }
 335
 336 let Defs = [O6], Uses = [O6] in {
 337 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 338                                "!ADJCALLSTACKDOWN $amt",
 339                                [(callseq_start timm:$amt)]>;
 340 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 341                             "!ADJCALLSTACKUP $amt1",
 342                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 343 }
 344
 345 let hasSideEffects = 1, mayStore = 1 in {
 346   let rd = 0, rs1 = 0, rs2 = 0 in
 347     def FLUSHW : F3_1<0b10, 0b101011, (outs), (ins),
 348                       "flushw",
 349                       [(flushw)]>, Requires<[HasV9]>;
 350   let rd = 0, rs1 = 1, simm13 = 3 in
 351     def TA3 : F3_2<0b10, 0b111010, (outs), (ins),
 352                    "ta 3",
 353                    [(flushw)]>;
 354 }
 355
 356 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 357 // instruction selection into a branch sequence.  This has to handle all
 358 // permutations of selection between i32/f32/f64 on ICC and FCC.
 359 // Expanded after instruction selection.
 360 let Uses = [ICC], usesCustomInserter = 1 in {
 361   def SELECT_CC_Int_ICC
 362    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 363             "; SELECT_CC_Int_ICC PSEUDO!",
 364             [(set i32:$dst, (SPselecticc i32:$T, i32:$F, imm:$Cond))]>;
 365   def SELECT_CC_FP_ICC
 366    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 367             "; SELECT_CC_FP_ICC PSEUDO!",
 368             [(set f32:$dst, (SPselecticc f32:$T, f32:$F, imm:$Cond))]>;
 369
 370   def SELECT_CC_DFP_ICC
 371    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 372             "; SELECT_CC_DFP_ICC PSEUDO!",
 373             [(set f64:$dst, (SPselecticc f64:$T, f64:$F, imm:$Cond))]>;
 374
 375   def SELECT_CC_QFP_ICC
 376    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 377             "; SELECT_CC_QFP_ICC PSEUDO!",
 378             [(set f128:$dst, (SPselecticc f128:$T, f128:$F, imm:$Cond))]>;
 379 }
 380
 381 let usesCustomInserter = 1, Uses = [FCC0] in {
 382
 383   def SELECT_CC_Int_FCC
 384    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 385             "; SELECT_CC_Int_FCC PSEUDO!",
 386             [(set i32:$dst, (SPselectfcc i32:$T, i32:$F, imm:$Cond))]>;
 387
 388   def SELECT_CC_FP_FCC
 389    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 390             "; SELECT_CC_FP_FCC PSEUDO!",
 391             [(set f32:$dst, (SPselectfcc f32:$T, f32:$F, imm:$Cond))]>;
 392   def SELECT_CC_DFP_FCC
 393    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 394             "; SELECT_CC_DFP_FCC PSEUDO!",
 395             [(set f64:$dst, (SPselectfcc f64:$T, f64:$F, imm:$Cond))]>;
 396   def SELECT_CC_QFP_FCC
 397    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 398             "; SELECT_CC_QFP_FCC PSEUDO!",
 399             [(set f128:$dst, (SPselectfcc f128:$T, f128:$F, imm:$Cond))]>;
 400 }
 401
 402 // Section B.1 - Load Integer Instructions, p. 90
 403 let DecoderMethod = "DecodeLoadInt" in {
 404   defm LDSB : LoadA<"ldsb", 0b001001, 0b011001, sextloadi8,  IntRegs, i32>;
 405   defm LDSH : LoadA<"ldsh", 0b001010, 0b011010, sextloadi16, IntRegs, i32>;
 406   defm LDUB : LoadA<"ldub", 0b000001, 0b010001, zextloadi8,  IntRegs, i32>;
 407   defm LDUH : LoadA<"lduh", 0b000010, 0b010010, zextloadi16, IntRegs, i32>;
 408   defm LD   : LoadA<"ld",   0b000000, 0b010000, load,        IntRegs, i32>;
 409 }
 410
 411 let DecoderMethod = "DecodeLoadIntPair" in
 412   defm LDD : LoadA<"ldd", 0b000011, 0b010011, load, IntPair, v2i32>;
 413
 414 // Section B.2 - Load Floating-point Instructions, p. 92
 415 let DecoderMethod = "DecodeLoadFP" in
 416   defm LDF   : Load<"ld",  0b100000, load, FPRegs,  f32>;
 417 let DecoderMethod = "DecodeLoadDFP" in
 418   defm LDDF  : Load<"ldd", 0b100011, load, DFPRegs, f64>;
 419 let DecoderMethod = "DecodeLoadQFP" in
 420   defm LDQF  : Load<"ldq", 0b100010, load, QFPRegs, f128>,
 421                Requires<[HasV9, HasHardQuad]>;
 422
 423 // Section B.4 - Store Integer Instructions, p. 95
 424 let DecoderMethod = "DecodeStoreInt" in {
 425   defm STB   : StoreA<"stb", 0b000101, 0b010101, truncstorei8,  IntRegs, i32>;
 426   defm STH   : StoreA<"sth", 0b000110, 0b010110, truncstorei16, IntRegs, i32>;
 427   defm ST    : StoreA<"st",  0b000100, 0b010100, store,         IntRegs, i32>;
 428 }
 429
 430 let DecoderMethod = "DecodeStoreIntPair" in
 431   defm STD   : StoreA<"std", 0b000111, 0b010111, store, IntPair, v2i32>;
 432
 433 // Section B.5 - Store Floating-point Instructions, p. 97
 434 let DecoderMethod = "DecodeStoreFP" in
 435   defm STF   : Store<"st",  0b100100, store,         FPRegs,  f32>;
 436 let DecoderMethod = "DecodeStoreDFP" in
 437   defm STDF  : Store<"std", 0b100111, store,         DFPRegs, f64>;
 438 let DecoderMethod = "DecodeStoreQFP" in
 439   defm STQF  : Store<"stq", 0b100110, store,         QFPRegs, f128>,
 440                Requires<[HasV9, HasHardQuad]>;
 441
 442 // Section B.8 - SWAP Register with Memory Instruction
 443 // (Atomic swap)
 444 let Constraints = "$val = $dst", DecoderMethod = "DecodeSWAP" in {
 445   def SWAPrr : F3_1<3, 0b001111,
 446                  (outs IntRegs:$dst), (ins MEMrr:$addr, IntRegs:$val),
 447                  "swap [$addr], $dst",
 448                  [(set i32:$dst, (atomic_swap_32 ADDRrr:$addr, i32:$val))]>;
 449   def SWAPri : F3_2<3, 0b001111,
 450                  (outs IntRegs:$dst), (ins MEMri:$addr, IntRegs:$val),
 451                  "swap [$addr], $dst",
 452                  [(set i32:$dst, (atomic_swap_32 ADDRri:$addr, i32:$val))]>;
 453   def SWAPArr : F3_1_asi<3, 0b011111,
 454                  (outs IntRegs:$dst), (ins MEMrr:$addr, i8imm:$asi, IntRegs:$val),
 455                  "swapa [$addr] $asi, $dst",
 456                  [/*FIXME: pattern?*/]>;
 457 }
 458
 459
 460 // Section B.9 - SETHI Instruction, p. 104
 461 def SETHIi: F2_1<0b100,
 462                  (outs IntRegs:$rd), (ins i32imm:$imm22),
 463                  "sethi $imm22, $rd",
 464                  [(set i32:$rd, SETHIimm:$imm22)]>;
 465
 466 // Section B.10 - NOP Instruction, p. 105
 467 // (It's a special case of SETHI)
 468 let rd = 0, imm22 = 0 in
 469   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
 470
 471 // Section B.11 - Logical Instructions, p. 106
 472 defm AND    : F3_12<"and", 0b000001, and, IntRegs, i32, simm13Op>;
 473
 474 def ANDNrr  : F3_1<2, 0b000101,
 475                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 476                    "andn $rs1, $rs2, $rd",
 477                    [(set i32:$rd, (and i32:$rs1, (not i32:$rs2)))]>;
 478 def ANDNri  : F3_2<2, 0b000101,
 479                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 480                    "andn $rs1, $simm13, $rd", []>;
 481
 482 defm OR     : F3_12<"or", 0b000010, or, IntRegs, i32, simm13Op>;
 483
 484 def ORNrr   : F3_1<2, 0b000110,
 485                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 486                    "orn $rs1, $rs2, $rd",
 487                    [(set i32:$rd, (or i32:$rs1, (not i32:$rs2)))]>;
 488 def ORNri   : F3_2<2, 0b000110,
 489                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 490                    "orn $rs1, $simm13, $rd", []>;
 491 defm XOR    : F3_12<"xor", 0b000011, xor, IntRegs, i32, simm13Op>;
 492
 493 def XNORrr  : F3_1<2, 0b000111,
 494                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 495                    "xnor $rs1, $rs2, $rd",
 496                    [(set i32:$rd, (not (xor i32:$rs1, i32:$rs2)))]>;
 497 def XNORri  : F3_2<2, 0b000111,
 498                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 499                    "xnor $rs1, $simm13, $rd", []>;
 500
 501 let Defs = [ICC] in {
 502   defm ANDCC  : F3_12np<"andcc",  0b010001>;
 503   defm ANDNCC : F3_12np<"andncc", 0b010101>;
 504   defm ORCC   : F3_12np<"orcc",   0b010010>;
 505   defm ORNCC  : F3_12np<"orncc",  0b010110>;
 506   defm XORCC  : F3_12np<"xorcc",  0b010011>;
 507   defm XNORCC : F3_12np<"xnorcc", 0b010111>;
 508 }
 509
 510 // Section B.12 - Shift Instructions, p. 107
 511 defm SLL : F3_12<"sll", 0b100101, shl, IntRegs, i32, simm13Op>;
 512 defm SRL : F3_12<"srl", 0b100110, srl, IntRegs, i32, simm13Op>;
 513 defm SRA : F3_12<"sra", 0b100111, sra, IntRegs, i32, simm13Op>;
 514
 515 // Section B.13 - Add Instructions, p. 108
 516 defm ADD   : F3_12<"add", 0b000000, add, IntRegs, i32, simm13Op>;
 517
 518 // "LEA" forms of add (patterns to make tblgen happy)
 519 let Predicates = [Is32Bit], isCodeGenOnly = 1 in
 520   def LEA_ADDri   : F3_2<2, 0b000000,
 521                      (outs IntRegs:$dst), (ins MEMri:$addr),
 522                      "add ${addr:arith}, $dst",
 523                      [(set iPTR:$dst, ADDRri:$addr)]>;
 524
 525 let Defs = [ICC] in
 526   defm ADDCC  : F3_12<"addcc", 0b010000, addc, IntRegs, i32, simm13Op>;
 527
 528 let Uses = [ICC] in
 529   defm ADDC   : F3_12np<"addx", 0b001000>;
 530
 531 let Uses = [ICC], Defs = [ICC] in
 532   defm ADDE  : F3_12<"addxcc", 0b011000, adde, IntRegs, i32, simm13Op>;
 533
 534 // Section B.15 - Subtract Instructions, p. 110
 535 defm SUB    : F3_12  <"sub"  , 0b000100, sub, IntRegs, i32, simm13Op>;
 536 let Uses = [ICC], Defs = [ICC] in
 537   defm SUBE   : F3_12  <"subxcc" , 0b011100, sube, IntRegs, i32, simm13Op>;
 538
 539 let Defs = [ICC] in
 540   defm SUBCC  : F3_12  <"subcc", 0b010100, subc, IntRegs, i32, simm13Op>;
 541
 542 let Uses = [ICC] in
 543   defm SUBC   : F3_12np <"subx", 0b001100>;
 544
 545 // cmp (from Section A.3) is a specialized alias for subcc
 546 let Defs = [ICC], rd = 0 in {
 547   def CMPrr   : F3_1<2, 0b010100,
 548                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 549                      "cmp $rs1, $rs2",
 550                      [(SPcmpicc i32:$rs1, i32:$rs2)]>;
 551   def CMPri   : F3_2<2, 0b010100,
 552                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 553                      "cmp $rs1, $simm13",
 554                      [(SPcmpicc i32:$rs1, (i32 simm13:$simm13))]>;
 555 }
 556
 557 // Section B.18 - Multiply Instructions, p. 113
 558 let Defs = [Y] in {
 559   defm UMUL : F3_12np<"umul", 0b001010>;
 560   defm SMUL : F3_12  <"smul", 0b001011, mul, IntRegs, i32, simm13Op>;
 561 }
 562
 563 let Defs = [Y, ICC] in {
 564   defm UMULCC : F3_12np<"umulcc", 0b011010>;
 565   defm SMULCC : F3_12np<"smulcc", 0b011011>;
 566 }
 567
 568 // Section B.19 - Divide Instructions, p. 115
 569 let Uses = [Y], Defs = [Y] in {
 570   defm UDIV : F3_12np<"udiv", 0b001110>;
 571   defm SDIV : F3_12np<"sdiv", 0b001111>;
 572 }
 573
 574 let Uses = [Y], Defs = [Y, ICC] in {
 575   defm UDIVCC : F3_12np<"udivcc", 0b011110>;
 576   defm SDIVCC : F3_12np<"sdivcc", 0b011111>;
 577 }
 578
 579 // Section B.20 - SAVE and RESTORE, p. 117
 580 defm SAVE    : F3_12np<"save"   , 0b111100>;
 581 defm RESTORE : F3_12np<"restore", 0b111101>;
 582
 583 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 584
 585 // unconditional branch class.
 586 class BranchAlways<dag ins, string asmstr, list<dag> pattern>
 587   : F2_2<0b010, 0, (outs), ins, asmstr, pattern> {
 588   let isBranch     = 1;
 589   let isTerminator = 1;
 590   let hasDelaySlot = 1;
 591   let isBarrier    = 1;
 592 }
 593
 594 let cond = 8 in
 595   def BA : BranchAlways<(ins brtarget:$imm22), "ba $imm22", [(br bb:$imm22)]>;
 596
 597
 598 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
 599
 600 // conditional branch class:
 601 class BranchSP<dag ins, string asmstr, list<dag> pattern>
 602  : F2_2<0b010, 0, (outs), ins, asmstr, pattern>;
 603
 604 // conditional branch with annul class:
 605 class BranchSPA<dag ins, string asmstr, list<dag> pattern>
 606  : F2_2<0b010, 1, (outs), ins, asmstr, pattern>;
 607
 608 // Conditional branch class on %icc|%xcc with predication:
 609 multiclass IPredBranch<string regstr, list<dag> CCPattern> {
 610   def CC    : F2_3<0b001, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 611                   !strconcat("b$cond ", !strconcat(regstr, ", $imm19")),
 612                    CCPattern>;
 613   def CCA   : F2_3<0b001, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 614                   !strconcat("b$cond,a ", !strconcat(regstr, ", $imm19")),
 615                    []>;
 616   def CCNT  : F2_3<0b001, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 617                    !strconcat("b$cond,pn ", !strconcat(regstr, ", $imm19")),
 618                    []>;
 619   def CCANT : F2_3<0b001, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 620                    !strconcat("b$cond,a,pn ", !strconcat(regstr, ", $imm19")),
 621                    []>;
 622 }
 623
 624 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
 625
 626
 627 // Indirect branch instructions.
 628 let isTerminator = 1, isBarrier = 1,  hasDelaySlot = 1, isBranch =1,
 629      isIndirectBranch = 1, rd = 0, isCodeGenOnly = 1 in {
 630   def BINDrr  : F3_1<2, 0b111000,
 631                    (outs), (ins MEMrr:$ptr),
 632                    "jmp $ptr",
 633                    [(brind ADDRrr:$ptr)]>;
 634   def BINDri  : F3_2<2, 0b111000,
 635                    (outs), (ins MEMri:$ptr),
 636                    "jmp $ptr",
 637                    [(brind ADDRri:$ptr)]>;
 638 }
 639
 640 let Uses = [ICC] in {
 641   def BCOND : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
 642                          "b$cond $imm22",
 643                         [(SPbricc bb:$imm22, imm:$cond)]>;
 644   def BCONDA : BranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 645                          "b$cond,a $imm22", []>;
 646
 647   let Predicates = [HasV9], cc = 0b00 in
 648     defm BPI : IPredBranch<"%icc", []>;
 649 }
 650
 651 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 652
 653 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
 654
 655 // floating-point conditional branch class:
 656 class FPBranchSP<dag ins, string asmstr, list<dag> pattern>
 657  : F2_2<0b110, 0, (outs), ins, asmstr, pattern>;
 658
 659 // floating-point conditional branch with annul class:
 660 class FPBranchSPA<dag ins, string asmstr, list<dag> pattern>
 661  : F2_2<0b110, 1, (outs), ins, asmstr, pattern>;
 662
 663 // Conditional branch class on %fcc0-%fcc3 with predication:
 664 multiclass FPredBranch {
 665   def CC    : F2_3<0b101, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 666                                          FCCRegs:$cc),
 667                   "fb$cond $cc, $imm19", []>;
 668   def CCA   : F2_3<0b101, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 669                                          FCCRegs:$cc),
 670                   "fb$cond,a $cc, $imm19", []>;
 671   def CCNT  : F2_3<0b101, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 672                                          FCCRegs:$cc),
 673                   "fb$cond,pn $cc, $imm19", []>;
 674   def CCANT : F2_3<0b101, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 675                                          FCCRegs:$cc),
 676                   "fb$cond,a,pn $cc, $imm19", []>;
 677 }
 678 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
 679
 680 let Uses = [FCC0] in {
 681   def FBCOND  : FPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
 682                               "fb$cond $imm22",
 683                               [(SPbrfcc bb:$imm22, imm:$cond)]>;
 684   def FBCONDA : FPBranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 685                              "fb$cond,a $imm22", []>;
 686 }
 687
 688 let Predicates = [HasV9] in
 689   defm BPF : FPredBranch;
 690
 691
 692 // Section B.24 - Call and Link Instruction, p. 125
 693 // This is the only Format 1 instruction
 694 let Uses = [O6],
 695     hasDelaySlot = 1, isCall = 1 in {
 696   def CALL : InstSP<(outs), (ins calltarget:$disp, variable_ops),
 697                     "call $disp", []> {
 698     bits<30> disp;
 699     let op = 1;
 700     let Inst{29-0} = disp;
 701   }
 702
 703   // indirect calls: special cases of JMPL.
 704   let isCodeGenOnly = 1, rd = 15 in {
 705     def CALLrr : F3_1<2, 0b111000,
 706                       (outs), (ins MEMrr:$ptr, variable_ops),
 707                       "call $ptr",
 708                       [(call ADDRrr:$ptr)]>;
 709     def CALLri : F3_2<2, 0b111000,
 710                       (outs), (ins MEMri:$ptr, variable_ops),
 711                       "call $ptr",
 712                       [(call ADDRri:$ptr)]>;
 713   }
 714 }
 715
 716 // Section B.25 - Jump and Link Instruction
 717
 718 // JMPL Instruction.
 719 let isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 720     DecoderMethod = "DecodeJMPL" in {
 721   def JMPLrr: F3_1<2, 0b111000, (outs IntRegs:$dst), (ins MEMrr:$addr),
 722                   "jmpl $addr, $dst", []>;
 723   def JMPLri: F3_2<2, 0b111000, (outs IntRegs:$dst), (ins MEMri:$addr),
 724                   "jmpl $addr, $dst", []>;
 725 }
 726
 727 // Section A.3 - Synthetic Instructions, p. 85
 728 // special cases of JMPL:
 729 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 730     isCodeGenOnly = 1 in {
 731   let rd = 0, rs1 = 15 in
 732     def RETL: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 733                    "jmp %o7+$val", [(retflag simm13:$val)]>;
 734
 735   let rd = 0, rs1 = 31 in
 736     def RET: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 737                   "jmp %i7+$val", []>;
 738 }
 739
 740 // Section B.26 - Return from Trap Instruction
 741 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1,
 742      isBarrier = 1, rd = 0, DecoderMethod = "DecodeReturn" in {
 743   def RETTrr : F3_1<2, 0b111001, (outs), (ins MEMrr:$addr),
 744                        "rett $addr", []>;
 745   def RETTri : F3_2<2, 0b111001, (outs), (ins MEMri:$addr),
 746                        "rett $addr", []>;
 747 }
 748
 749
 750 // Section B.27 - Trap on Integer Condition Codes Instruction
 751 multiclass TRAP<string regStr> {
 752   def rr : TRAPSPrr<0b111010, (outs), (ins IntRegs:$rs1, IntRegs:$rs2,
 753                                        CCOp:$cond),
 754               !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $rs2"), []>;
 755   def ri : TRAPSPri<0b111010, (outs), (ins IntRegs:$rs1, i32imm:$imm,
 756                                       CCOp:$cond),
 757               !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $imm"), []>;
 758 }
 759
 760 let hasSideEffects = 1, Uses = [ICC], cc = 0b00 in
 761   defm TICC : TRAP<"%icc">;
 762
 763 let isBarrier = 1, isTerminator = 1, rd = 0b01000, rs1 = 0, simm13 = 5 in
 764   def TA5 : F3_2<0b10, 0b111010, (outs), (ins), "ta 5", [(trap)]>;
 765
 766 // Section B.28 - Read State Register Instructions
 767 let rs2 = 0 in
 768   def RDASR : F3_1<2, 0b101000,
 769                  (outs IntRegs:$rd), (ins ASRRegs:$rs1),
 770                  "rd $rs1, $rd", []>;
 771
 772 // PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
 773 let Predicates = [HasNoV9] in {
 774   let rs2 = 0, rs1 = 0, Uses=[PSR] in
 775     def RDPSR : F3_1<2, 0b101001,
 776                      (outs IntRegs:$rd), (ins),
 777                      "rd %psr, $rd", []>;
 778
 779   let rs2 = 0, rs1 = 0, Uses=[WIM] in
 780     def RDWIM : F3_1<2, 0b101010,
 781                      (outs IntRegs:$rd), (ins),
 782                      "rd %wim, $rd", []>;
 783
 784   let rs2 = 0, rs1 = 0, Uses=[TBR] in
 785     def RDTBR : F3_1<2, 0b101011,
 786                      (outs IntRegs:$rd), (ins),
 787                      "rd %tbr, $rd", []>;
 788 }
 789
 790 // Section B.29 - Write State Register Instructions
 791 def WRASRrr : F3_1<2, 0b110000,
 792                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 793                  "wr $rs1, $rs2, $rd", []>;
 794 def WRASRri : F3_2<2, 0b110000,
 795                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 796                  "wr $rs1, $simm13, $rd", []>;
 797
 798 // PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
 799 let Predicates = [HasNoV9] in {
 800   let Defs = [PSR], rd=0 in {
 801     def WRPSRrr : F3_1<2, 0b110001,
 802                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 803                      "wr $rs1, $rs2, %psr", []>;
 804     def WRPSRri : F3_2<2, 0b110001,
 805                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 806                      "wr $rs1, $simm13, %psr", []>;
 807   }
 808
 809   let Defs = [WIM], rd=0 in {
 810     def WRWIMrr : F3_1<2, 0b110010,
 811                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 812                      "wr $rs1, $rs2, %wim", []>;
 813     def WRWIMri : F3_2<2, 0b110010,
 814                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 815                      "wr $rs1, $simm13, %wim", []>;
 816   }
 817
 818   let Defs = [TBR], rd=0 in {
 819     def WRTBRrr : F3_1<2, 0b110011,
 820                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 821                      "wr $rs1, $rs2, %tbr", []>;
 822     def WRTBRri : F3_2<2, 0b110011,
 823                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 824                      "wr $rs1, $simm13, %tbr", []>;
 825   }
 826 }
 827
 828 // Section B.30 - STBAR Instruction
 829 let hasSideEffects = 1, rd = 0, rs1 = 0b01111, rs2 = 0 in
 830   def STBAR : F3_1<2, 0b101000, (outs), (ins), "stbar", []>;
 831
 832
 833 // Section B.31 - Unimplmented Instruction
 834 let rd = 0 in
 835   def UNIMP : F2_1<0b000, (outs), (ins i32imm:$imm22),
 836                   "unimp $imm22", []>;
 837
 838 // Section B.32 - Flush Instruction Memory
 839 let rd = 0 in {
 840   def FLUSHrr : F3_1<2, 0b111011, (outs), (ins MEMrr:$addr),
 841                        "flush $addr", []>;
 842   def FLUSHri : F3_2<2, 0b111011, (outs), (ins MEMri:$addr),
 843                        "flush $addr", []>;
 844
 845   // The no-arg FLUSH is only here for the benefit of the InstAlias
 846   // "flush", which cannot seem to use FLUSHrr, due to the inability
 847   // to construct a MEMrr with fixed G0 registers.
 848   let rs1 = 0, rs2 = 0 in
 849     def FLUSH   : F3_1<2, 0b111011, (outs), (ins), "flush %g0", []>;
 850 }
 851
 852 // Section B.33 - Floating-point Operate (FPop) Instructions
 853
 854 // Convert Integer to Floating-point Instructions, p. 141
 855 def FITOS : F3_3u<2, 0b110100, 0b011000100,
 856                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 857                  "fitos $rs2, $rd",
 858                  [(set FPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 859 def FITOD : F3_3u<2, 0b110100, 0b011001000,
 860                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 861                  "fitod $rs2, $rd",
 862                  [(set DFPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 863 def FITOQ : F3_3u<2, 0b110100, 0b011001100,
 864                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 865                  "fitoq $rs2, $rd",
 866                  [(set QFPRegs:$rd, (SPitof FPRegs:$rs2))]>,
 867                  Requires<[HasHardQuad]>;
 868
 869 // Convert Floating-point to Integer Instructions, p. 142
 870 def FSTOI : F3_3u<2, 0b110100, 0b011010001,
 871                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 872                  "fstoi $rs2, $rd",
 873                  [(set FPRegs:$rd, (SPftoi FPRegs:$rs2))]>;
 874 def FDTOI : F3_3u<2, 0b110100, 0b011010010,
 875                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 876                  "fdtoi $rs2, $rd",
 877                  [(set FPRegs:$rd, (SPftoi DFPRegs:$rs2))]>;
 878 def FQTOI : F3_3u<2, 0b110100, 0b011010011,
 879                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 880                  "fqtoi $rs2, $rd",
 881                  [(set FPRegs:$rd, (SPftoi QFPRegs:$rs2))]>,
 882                  Requires<[HasHardQuad]>;
 883
 884 // Convert between Floating-point Formats Instructions, p. 143
 885 def FSTOD : F3_3u<2, 0b110100, 0b011001001,
 886                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 887                  "fstod $rs2, $rd",
 888                  [(set f64:$rd, (fextend f32:$rs2))]>;
 889 def FSTOQ : F3_3u<2, 0b110100, 0b011001101,
 890                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 891                  "fstoq $rs2, $rd",
 892                  [(set f128:$rd, (fextend f32:$rs2))]>,
 893                  Requires<[HasHardQuad]>;
 894 def FDTOS : F3_3u<2, 0b110100, 0b011000110,
 895                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 896                  "fdtos $rs2, $rd",
 897                  [(set f32:$rd, (fround f64:$rs2))]>;
 898 def FDTOQ : F3_3u<2, 0b110100, 0b011001110,
 899                  (outs QFPRegs:$rd), (ins DFPRegs:$rs2),
 900                  "fdtoq $rs2, $rd",
 901                  [(set f128:$rd, (fextend f64:$rs2))]>,
 902                  Requires<[HasHardQuad]>;
 903 def FQTOS : F3_3u<2, 0b110100, 0b011000111,
 904                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 905                  "fqtos $rs2, $rd",
 906                  [(set f32:$rd, (fround f128:$rs2))]>,
 907                  Requires<[HasHardQuad]>;
 908 def FQTOD : F3_3u<2, 0b110100, 0b011001011,
 909                  (outs DFPRegs:$rd), (ins QFPRegs:$rs2),
 910                  "fqtod $rs2, $rd",
 911                  [(set f64:$rd, (fround f128:$rs2))]>,
 912                  Requires<[HasHardQuad]>;
 913
 914 // Floating-point Move Instructions, p. 144
 915 def FMOVS : F3_3u<2, 0b110100, 0b000000001,
 916                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 917                  "fmovs $rs2, $rd", []>;
 918 def FNEGS : F3_3u<2, 0b110100, 0b000000101,
 919                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 920                  "fnegs $rs2, $rd",
 921                  [(set f32:$rd, (fneg f32:$rs2))]>;
 922 def FABSS : F3_3u<2, 0b110100, 0b000001001,
 923                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 924                  "fabss $rs2, $rd",
 925                  [(set f32:$rd, (fabs f32:$rs2))]>;
 926
 927
 928 // Floating-point Square Root Instructions, p.145
 929 def FSQRTS : F3_3u<2, 0b110100, 0b000101001,
 930                   (outs FPRegs:$rd), (ins FPRegs:$rs2),
 931                   "fsqrts $rs2, $rd",
 932                   [(set f32:$rd, (fsqrt f32:$rs2))]>;
 933 def FSQRTD : F3_3u<2, 0b110100, 0b000101010,
 934                   (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 935                   "fsqrtd $rs2, $rd",
 936                   [(set f64:$rd, (fsqrt f64:$rs2))]>;
 937 def FSQRTQ : F3_3u<2, 0b110100, 0b000101011,
 938                   (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 939                   "fsqrtq $rs2, $rd",
 940                   [(set f128:$rd, (fsqrt f128:$rs2))]>,
 941                   Requires<[HasHardQuad]>;
 942
 943
 944
 945 // Floating-point Add and Subtract Instructions, p. 146
 946 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 947                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 948                   "fadds $rs1, $rs2, $rd",
 949                   [(set f32:$rd, (fadd f32:$rs1, f32:$rs2))]>;
 950 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 951                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 952                   "faddd $rs1, $rs2, $rd",
 953                   [(set f64:$rd, (fadd f64:$rs1, f64:$rs2))]>;
 954 def FADDQ  : F3_3<2, 0b110100, 0b001000011,
 955                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 956                   "faddq $rs1, $rs2, $rd",
 957                   [(set f128:$rd, (fadd f128:$rs1, f128:$rs2))]>,
 958                   Requires<[HasHardQuad]>;
 959
 960 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 961                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 962                   "fsubs $rs1, $rs2, $rd",
 963                   [(set f32:$rd, (fsub f32:$rs1, f32:$rs2))]>;
 964 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 965                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 966                   "fsubd $rs1, $rs2, $rd",
 967                   [(set f64:$rd, (fsub f64:$rs1, f64:$rs2))]>;
 968 def FSUBQ  : F3_3<2, 0b110100, 0b001000111,
 969                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 970                   "fsubq $rs1, $rs2, $rd",
 971                   [(set f128:$rd, (fsub f128:$rs1, f128:$rs2))]>,
 972                   Requires<[HasHardQuad]>;
 973
 974
 975 // Floating-point Multiply and Divide Instructions, p. 147
 976 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 977                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 978                   "fmuls $rs1, $rs2, $rd",
 979                   [(set f32:$rd, (fmul f32:$rs1, f32:$rs2))]>;
 980 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 981                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 982                   "fmuld $rs1, $rs2, $rd",
 983                   [(set f64:$rd, (fmul f64:$rs1, f64:$rs2))]>;
 984 def FMULQ  : F3_3<2, 0b110100, 0b001001011,
 985                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 986                   "fmulq $rs1, $rs2, $rd",
 987                   [(set f128:$rd, (fmul f128:$rs1, f128:$rs2))]>,
 988                   Requires<[HasHardQuad]>;
 989
 990 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 991                   (outs DFPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 992                   "fsmuld $rs1, $rs2, $rd",
 993                   [(set f64:$rd, (fmul (fextend f32:$rs1),
 994                                         (fextend f32:$rs2)))]>;
 995 def FDMULQ : F3_3<2, 0b110100, 0b001101110,
 996                   (outs QFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 997                   "fdmulq $rs1, $rs2, $rd",
 998                   [(set f128:$rd, (fmul (fextend f64:$rs1),
 999                                          (fextend f64:$rs2)))]>,
1000                   Requires<[HasHardQuad]>;
1001
1002 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
1003                  (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1004                  "fdivs $rs1, $rs2, $rd",
1005                  [(set f32:$rd, (fdiv f32:$rs1, f32:$rs2))]>;
1006 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
1007                  (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1008                  "fdivd $rs1, $rs2, $rd",
1009                  [(set f64:$rd, (fdiv f64:$rs1, f64:$rs2))]>;
1010 def FDIVQ  : F3_3<2, 0b110100, 0b001001111,
1011                  (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1012                  "fdivq $rs1, $rs2, $rd",
1013                  [(set f128:$rd, (fdiv f128:$rs1, f128:$rs2))]>,
1014                  Requires<[HasHardQuad]>;
1015
1016 // Floating-point Compare Instructions, p. 148
1017 // Note: the 2nd template arg is different for these guys.
1018 // Note 2: the result of a FCMP is not available until the 2nd cycle
1019 // after the instr is retired, but there is no interlock in Sparc V8.
1020 // This behavior is modeled with a forced noop after the instruction in
1021 // DelaySlotFiller.
1022
1023 let Defs = [FCC0], rd = 0, isCodeGenOnly = 1 in {
1024   def FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1025                    (outs), (ins FPRegs:$rs1, FPRegs:$rs2),
1026                    "fcmps $rs1, $rs2",
1027                    [(SPcmpfcc f32:$rs1, f32:$rs2)]>;
1028   def FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1029                    (outs), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1030                    "fcmpd $rs1, $rs2",
1031                    [(SPcmpfcc f64:$rs1, f64:$rs2)]>;
1032   def FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1033                    (outs), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1034                    "fcmpq $rs1, $rs2",
1035                    [(SPcmpfcc f128:$rs1, f128:$rs2)]>,
1036                    Requires<[HasHardQuad]>;
1037 }
1038
1039 //===----------------------------------------------------------------------===//
1040 // Instructions for Thread Local Storage(TLS).
1041 //===----------------------------------------------------------------------===//
1042 let isCodeGenOnly = 1, isAsmParserOnly = 1 in {
1043 def TLS_ADDrr : F3_1<2, 0b000000,
1044                     (outs IntRegs:$rd),
1045                     (ins IntRegs:$rs1, IntRegs:$rs2, TLSSym:$sym),
1046                     "add $rs1, $rs2, $rd, $sym",
1047                     [(set i32:$rd,
1048                         (tlsadd i32:$rs1, i32:$rs2, tglobaltlsaddr:$sym))]>;
1049
1050 let mayLoad = 1 in
1051   def TLS_LDrr : F3_1<3, 0b000000,
1052                       (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
1053                       "ld [$addr], $dst, $sym",
1054                       [(set i32:$dst,
1055                           (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
1056
1057 let Uses = [O6], isCall = 1, hasDelaySlot = 1 in
1058   def TLS_CALL : InstSP<(outs),
1059                         (ins calltarget:$disp, TLSSym:$sym, variable_ops),
1060                         "call $disp, $sym",
1061                         [(tlscall texternalsym:$disp, tglobaltlsaddr:$sym)]> {
1062   bits<30> disp;
1063   let op = 1;
1064   let Inst{29-0} = disp;
1065 }
1066 }
1067
1068 //===----------------------------------------------------------------------===//
1069 // V9 Instructions
1070 //===----------------------------------------------------------------------===//
1071
1072 // V9 Conditional Moves.
1073 let Predicates = [HasV9], Constraints = "$f = $rd" in {
1074   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
1075   let Uses = [ICC], intcc = 1, cc = 0b00 in {
1076     def MOVICCrr
1077       : F4_1<0b101100, (outs IntRegs:$rd),
1078              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1079              "mov$cond %icc, $rs2, $rd",
1080              [(set i32:$rd, (SPselecticc i32:$rs2, i32:$f, imm:$cond))]>;
1081
1082     def MOVICCri
1083       : F4_2<0b101100, (outs IntRegs:$rd),
1084              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1085              "mov$cond %icc, $simm11, $rd",
1086              [(set i32:$rd,
1087                     (SPselecticc simm11:$simm11, i32:$f, imm:$cond))]>;
1088   }
1089
1090   let Uses = [FCC0], intcc = 0, cc = 0b00 in {
1091     def MOVFCCrr
1092       : F4_1<0b101100, (outs IntRegs:$rd),
1093              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1094              "mov$cond %fcc0, $rs2, $rd",
1095              [(set i32:$rd, (SPselectfcc i32:$rs2, i32:$f, imm:$cond))]>;
1096     def MOVFCCri
1097       : F4_2<0b101100, (outs IntRegs:$rd),
1098              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1099              "mov$cond %fcc0, $simm11, $rd",
1100              [(set i32:$rd,
1101                     (SPselectfcc simm11:$simm11, i32:$f, imm:$cond))]>;
1102   }
1103
1104   let Uses = [ICC], intcc = 1, opf_cc = 0b00 in {
1105     def FMOVS_ICC
1106       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1107              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1108              "fmovs$cond %icc, $rs2, $rd",
1109              [(set f32:$rd, (SPselecticc f32:$rs2, f32:$f, imm:$cond))]>;
1110     def FMOVD_ICC
1111       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1112                (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1113                "fmovd$cond %icc, $rs2, $rd",
1114                [(set f64:$rd, (SPselecticc f64:$rs2, f64:$f, imm:$cond))]>;
1115     def FMOVQ_ICC
1116       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1117                (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1118                "fmovq$cond %icc, $rs2, $rd",
1119                [(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>,
1120                Requires<[HasHardQuad]>;
1121   }
1122
1123   let Uses = [FCC0], intcc = 0, opf_cc = 0b00 in {
1124     def FMOVS_FCC
1125       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1126              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1127              "fmovs$cond %fcc0, $rs2, $rd",
1128              [(set f32:$rd, (SPselectfcc f32:$rs2, f32:$f, imm:$cond))]>;
1129     def FMOVD_FCC
1130       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1131              (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1132              "fmovd$cond %fcc0, $rs2, $rd",
1133              [(set f64:$rd, (SPselectfcc f64:$rs2, f64:$f, imm:$cond))]>;
1134     def FMOVQ_FCC
1135       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1136              (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1137              "fmovq$cond %fcc0, $rs2, $rd",
1138              [(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>,
1139              Requires<[HasHardQuad]>;
1140   }
1141
1142 }
1143
1144 // Floating-Point Move Instructions, p. 164 of the V9 manual.
1145 let Predicates = [HasV9] in {
1146   def FMOVD : F3_3u<2, 0b110100, 0b000000010,
1147                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1148                    "fmovd $rs2, $rd", []>;
1149   def FMOVQ : F3_3u<2, 0b110100, 0b000000011,
1150                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1151                    "fmovq $rs2, $rd", []>,
1152                    Requires<[HasHardQuad]>;
1153   def FNEGD : F3_3u<2, 0b110100, 0b000000110,
1154                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1155                    "fnegd $rs2, $rd",
1156                    [(set f64:$rd, (fneg f64:$rs2))]>;
1157   def FNEGQ : F3_3u<2, 0b110100, 0b000000111,
1158                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1159                    "fnegq $rs2, $rd",
1160                    [(set f128:$rd, (fneg f128:$rs2))]>,
1161                    Requires<[HasHardQuad]>;
1162   def FABSD : F3_3u<2, 0b110100, 0b000001010,
1163                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1164                    "fabsd $rs2, $rd",
1165                    [(set f64:$rd, (fabs f64:$rs2))]>;
1166   def FABSQ : F3_3u<2, 0b110100, 0b000001011,
1167                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1168                    "fabsq $rs2, $rd",
1169                    [(set f128:$rd, (fabs f128:$rs2))]>,
1170                    Requires<[HasHardQuad]>;
1171 }
1172
1173 // Floating-point compare instruction with %fcc0-%fcc3.
1174 def V9FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1175                (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1176                "fcmps $rd, $rs1, $rs2", []>;
1177 def V9FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1178                 (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1179                 "fcmpd $rd, $rs1, $rs2", []>;
1180 def V9FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1181                 (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1182                 "fcmpq $rd, $rs1, $rs2", []>,
1183                  Requires<[HasHardQuad]>;
1184
1185 let hasSideEffects = 1 in {
1186   def V9FCMPES  : F3_3c<2, 0b110101, 0b001010101,
1187                    (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1188                    "fcmpes $rd, $rs1, $rs2", []>;
1189   def V9FCMPED  : F3_3c<2, 0b110101, 0b001010110,
1190                    (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1191                    "fcmped $rd, $rs1, $rs2", []>;
1192   def V9FCMPEQ  : F3_3c<2, 0b110101, 0b001010111,
1193                    (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1194                    "fcmpeq $rd, $rs1, $rs2", []>,
1195                    Requires<[HasHardQuad]>;
1196 }
1197
1198 // Floating point conditional move instrucitons with %fcc0-%fcc3.
1199 let Predicates = [HasV9] in {
1200   let Constraints = "$f = $rd", intcc = 0 in {
1201     def V9MOVFCCrr
1202       : F4_1<0b101100, (outs IntRegs:$rd),
1203              (ins FCCRegs:$cc, IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1204              "mov$cond $cc, $rs2, $rd", []>;
1205     def V9MOVFCCri
1206       : F4_2<0b101100, (outs IntRegs:$rd),
1207              (ins FCCRegs:$cc, i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1208              "mov$cond $cc, $simm11, $rd", []>;
1209     def V9FMOVS_FCC
1210       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1211              (ins FCCRegs:$opf_cc, FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1212              "fmovs$cond $opf_cc, $rs2, $rd", []>;
1213     def V9FMOVD_FCC
1214       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1215              (ins FCCRegs:$opf_cc, DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1216              "fmovd$cond $opf_cc, $rs2, $rd", []>;
1217     def V9FMOVQ_FCC
1218       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1219              (ins FCCRegs:$opf_cc, QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1220              "fmovq$cond $opf_cc, $rs2, $rd", []>,
1221              Requires<[HasHardQuad]>;
1222   } // Constraints = "$f = $rd", ...
1223 } // let Predicates = [hasV9]
1224
1225
1226 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
1227 // the top 32-bits before using it.  To do this clearing, we use a SRLri X,0.
1228 let rs1 = 0 in
1229   def POPCrr : F3_1<2, 0b101110,
1230                     (outs IntRegs:$rd), (ins IntRegs:$rs2),
1231                     "popc $rs2, $rd", []>, Requires<[HasV9]>;
1232 def : Pat<(ctpop i32:$src),
1233           (POPCrr (SRLri $src, 0))>;
1234
1235 let Predicates = [HasV9], hasSideEffects = 1, rd = 0, rs1 = 0b01111 in
1236  def MEMBARi : F3_2<2, 0b101000, (outs), (ins simm13Op:$simm13),
1237                     "membar $simm13", []>;
1238
1239 // TODO: Should add a CASArr variant. In fact, the CAS instruction,
1240 // unlike other instructions, only comes in a form which requires an
1241 // ASI be provided. The ASI value hardcoded here is ASI_PRIMARY, the
1242 // default unprivileged ASI for SparcV9.  (Also of note: some modern
1243 // SparcV8 implementations provide CASA as an extension, but require
1244 // the use of SparcV8's default ASI, 0xA ("User Data") instead.)
1245 let Predicates = [HasV9], Constraints = "$swap = $rd", asi = 0b10000000 in
1246   def CASrr: F3_1_asi<3, 0b111100,
1247                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1248                                      IntRegs:$swap),
1249                  "cas [$rs1], $rs2, $rd",
1250                  [(set i32:$rd,
1251                      (atomic_cmp_swap iPTR:$rs1, i32:$rs2, i32:$swap))]>;
1252
1253 let Defs = [ICC] in {
1254 defm TADDCC   : F3_12np<"taddcc",   0b100000>;
1255 defm TSUBCC   : F3_12np<"tsubcc",   0b100001>;
1256
1257 let hasSideEffects = 1 in {
1258   defm TADDCCTV : F3_12np<"taddcctv", 0b100010>;
1259   defm TSUBCCTV : F3_12np<"tsubcctv", 0b100011>;
1260 }
1261 }
1262
1263 //===----------------------------------------------------------------------===//
1264 // Non-Instruction Patterns
1265 //===----------------------------------------------------------------------===//
1266
1267 // Small immediates.
1268 def : Pat<(i32 simm13:$val),
1269           (ORri (i32 G0), imm:$val)>;
1270 // Arbitrary immediates.
1271 def : Pat<(i32 imm:$val),
1272           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
1273
1274
1275 // Global addresses, constant pool entries
1276 let Predicates = [Is32Bit] in {
1277
1278 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
1279 def : Pat<(SPlo tglobaladdr:$in), (ORri (i32 G0), tglobaladdr:$in)>;
1280 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
1281 def : Pat<(SPlo tconstpool:$in), (ORri (i32 G0), tconstpool:$in)>;
1282
1283 // GlobalTLS addresses
1284 def : Pat<(SPhi tglobaltlsaddr:$in), (SETHIi tglobaltlsaddr:$in)>;
1285 def : Pat<(SPlo tglobaltlsaddr:$in), (ORri (i32 G0), tglobaltlsaddr:$in)>;
1286 def : Pat<(add (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1287           (ADDri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1288 def : Pat<(xor (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1289           (XORri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1290
1291 // Blockaddress
1292 def : Pat<(SPhi tblockaddress:$in), (SETHIi tblockaddress:$in)>;
1293 def : Pat<(SPlo tblockaddress:$in), (ORri (i32 G0), tblockaddress:$in)>;
1294
1295 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
1296 def : Pat<(add iPTR:$r, (SPlo tglobaladdr:$in)), (ADDri $r, tglobaladdr:$in)>;
1297 def : Pat<(add iPTR:$r, (SPlo tconstpool:$in)),  (ADDri $r, tconstpool:$in)>;
1298 def : Pat<(add iPTR:$r, (SPlo tblockaddress:$in)),
1299                         (ADDri $r, tblockaddress:$in)>;
1300 }
1301
1302 // Calls:
1303 def : Pat<(call tglobaladdr:$dst),
1304           (CALL tglobaladdr:$dst)>;
1305 def : Pat<(call texternalsym:$dst),
1306           (CALL texternalsym:$dst)>;
1307
1308 // Map integer extload's to zextloads.
1309 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1310 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1311 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1312 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1313 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1314 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1315
1316 // zextload bool -> zextload byte
1317 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1318 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1319
1320 // store 0, addr -> store %g0, addr
1321 def : Pat<(store (i32 0), ADDRrr:$dst), (STrr ADDRrr:$dst, (i32 G0))>;
1322 def : Pat<(store (i32 0), ADDRri:$dst), (STri ADDRri:$dst, (i32 G0))>;
1323
1324 // store bar for all atomic_fence in V8.
1325 let Predicates = [HasNoV9] in
1326   def : Pat<(atomic_fence imm, imm), (STBAR)>;
1327
1328 // atomic_load_32 addr -> load addr
1329 def : Pat<(i32 (atomic_load ADDRrr:$src)), (LDrr ADDRrr:$src)>;
1330 def : Pat<(i32 (atomic_load ADDRri:$src)), (LDri ADDRri:$src)>;
1331
1332 // atomic_store_32 val, addr -> store val, addr
1333 def : Pat<(atomic_store ADDRrr:$dst, i32:$val), (STrr ADDRrr:$dst, $val)>;
1334 def : Pat<(atomic_store ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
1335
1336 // extract_vector
1337 def : Pat<(vector_extract (v2i32 IntPair:$Rn), 0),
1338           (i32 (EXTRACT_SUBREG IntPair:$Rn, sub_even))>;
1339 def : Pat<(vector_extract (v2i32 IntPair:$Rn), 1),
1340           (i32 (EXTRACT_SUBREG IntPair:$Rn, sub_odd))>;
1341
1342 // build_vector
1343 def : Pat<(build_vector (i32 IntRegs:$a1), (i32 IntRegs:$a2)),
1344           (INSERT_SUBREG
1345             (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)), (i32 IntRegs:$a1), sub_even),
1346             (i32 IntRegs:$a2), sub_odd)>;
1347
1348
1349 include "SparcInstr64Bit.td"
1350 include "SparcInstrVIS.td"
1351 include "SparcInstrAliases.td"