lib/Target/R600/SIShrinkInstructions.cpp

   1 //===-- SIShrinkInstructions.cpp - Shrink Instructions --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 /// The pass tries to use the 32-bit encoding for instructions when possible.
   9 //===----------------------------------------------------------------------===//
  10 //
  11
  12 #include "AMDGPU.h"
  13 #include "AMDGPUSubtarget.h"
  14 #include "SIInstrInfo.h"
  15 #include "llvm/ADT/Statistic.h"
  16 #include "llvm/CodeGen/MachineFunctionPass.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "llvm/CodeGen/MachineRegisterInfo.h"
  19 #include "llvm/IR/Constants.h"
  20 #include "llvm/IR/LLVMContext.h"
  21 #include "llvm/IR/Function.h"
  22 #include "llvm/Support/Debug.h"
  23 #include "llvm/Target/TargetMachine.h"
  24
  25 #define DEBUG_TYPE "si-shrink-instructions"
  26
  27 STATISTIC(NumInstructionsShrunk,
  28           "Number of 64-bit instruction reduced to 32-bit.");
  29 STATISTIC(NumLiteralConstantsFolded,
  30           "Number of literal constants folded into 32-bit instructions.");
  31
  32 namespace llvm {
  33   void initializeSIShrinkInstructionsPass(PassRegistry&);
  34 }
  35
  36 using namespace llvm;
  37
  38 namespace {
  39
  40 class SIShrinkInstructions : public MachineFunctionPass {
  41 public:
  42   static char ID;
  43
  44 public:
  45   SIShrinkInstructions() : MachineFunctionPass(ID) {
  46   }
  47
  48   virtual bool runOnMachineFunction(MachineFunction &MF) override;
  49
  50   virtual const char *getPassName() const override {
  51     return "SI Shrink Instructions";
  52   }
  53
  54   virtual void getAnalysisUsage(AnalysisUsage &AU) const override {
  55     AU.setPreservesCFG();
  56     MachineFunctionPass::getAnalysisUsage(AU);
  57   }
  58 };
  59
  60 } // End anonymous namespace.
  61
  62 INITIALIZE_PASS_BEGIN(SIShrinkInstructions, DEBUG_TYPE,
  63                       "SI Lower il Copies", false, false)
  64 INITIALIZE_PASS_END(SIShrinkInstructions, DEBUG_TYPE,
  65                     "SI Lower il Copies", false, false)
  66
  67 char SIShrinkInstructions::ID = 0;
  68
  69 FunctionPass *llvm::createSIShrinkInstructionsPass() {
  70   return new SIShrinkInstructions();
  71 }
  72
  73 static bool isVGPR(const MachineOperand *MO, const SIRegisterInfo &TRI,
  74                    const MachineRegisterInfo &MRI) {
  75   if (!MO->isReg())
  76     return false;
  77
  78   if (TargetRegisterInfo::isVirtualRegister(MO->getReg()))
  79     return TRI.hasVGPRs(MRI.getRegClass(MO->getReg()));
  80
  81   return TRI.hasVGPRs(TRI.getPhysRegClass(MO->getReg()));
  82 }
  83
  84 static bool canShrink(MachineInstr &MI, const SIInstrInfo *TII,
  85                       const SIRegisterInfo &TRI,
  86                       const MachineRegisterInfo &MRI) {
  87
  88   const MachineOperand *Src2 = TII->getNamedOperand(MI, AMDGPU::OpName::src2);
  89   // Can't shrink instruction with three operands.
  90   if (Src2)
  91     return false;
  92
  93   const MachineOperand *Src1 = TII->getNamedOperand(MI, AMDGPU::OpName::src1);
  94   const MachineOperand *Src1Mod =
  95       TII->getNamedOperand(MI, AMDGPU::OpName::src1_modifiers);
  96
  97   if (Src1 && (!isVGPR(Src1, TRI, MRI) || (Src1Mod && Src1Mod->getImm() != 0)))
  98     return false;
  99
 100   // We don't need to check src0, all input types are legal, so just make
 101   // sure src0 isn't using any modifiers.
 102   const MachineOperand *Src0Mod =
 103       TII->getNamedOperand(MI, AMDGPU::OpName::src0_modifiers);
 104   if (Src0Mod && Src0Mod->getImm() != 0)
 105     return false;
 106
 107   // Check output modifiers
 108   const MachineOperand *Omod = TII->getNamedOperand(MI, AMDGPU::OpName::omod);
 109   if (Omod && Omod->getImm() != 0)
 110     return false;
 111
 112   const MachineOperand *Clamp = TII->getNamedOperand(MI, AMDGPU::OpName::clamp);
 113   return !Clamp || Clamp->getImm() == 0;
 114 }
 115
 116 /// \brief This function checks \p MI for operands defined by a move immediate
 117 /// instruction and then folds the literal constant into the instruction if it
 118 /// can.  This function assumes that \p MI is a VOP1, VOP2, or VOPC instruction
 119 /// and will only fold literal constants if we are still in SSA.
 120 static void foldImmediates(MachineInstr &MI, const SIInstrInfo *TII,
 121                            MachineRegisterInfo &MRI, bool TryToCommute = true) {
 122
 123   if (!MRI.isSSA())
 124     return;
 125
 126   assert(TII->isVOP1(MI.getOpcode()) || TII->isVOP2(MI.getOpcode()) ||
 127          TII->isVOPC(MI.getOpcode()));
 128
 129   const SIRegisterInfo &TRI = TII->getRegisterInfo();
 130   MachineOperand *Src0 = TII->getNamedOperand(MI, AMDGPU::OpName::src0);
 131
 132   // Only one literal constant is allowed per instruction, so if src0 is a
 133   // literal constant then we can't do any folding.
 134   if (Src0->isImm() && TII->isLiteralConstant(*Src0))
 135     return;
 136
 137
 138   // Literal constants and SGPRs can only be used in Src0, so if Src0 is an
 139   // SGPR, we cannot commute the instruction, so we can't fold any literal
 140   // constants.
 141   if (Src0->isReg() && !isVGPR(Src0, TRI, MRI))
 142     return;
 143
 144   // Try to fold Src0
 145   if (Src0->isReg()) {
 146     unsigned Reg = Src0->getReg();
 147     MachineInstr *Def = MRI.getUniqueVRegDef(Reg);
 148     if (Def && Def->isMoveImmediate()) {
 149       MachineOperand &MovSrc = Def->getOperand(1);
 150       bool ConstantFolded = false;
 151
 152       if (MovSrc.isImm() && isUInt<32>(MovSrc.getImm())) {
 153         Src0->ChangeToImmediate(MovSrc.getImm());
 154         ConstantFolded = true;
 155       } else if (MovSrc.isFPImm()) {
 156         const APFloat &APF = MovSrc.getFPImm()->getValueAPF();
 157         if (&APF.getSemantics() == &APFloat::IEEEsingle) {
 158           MRI.removeRegOperandFromUseList(Src0);
 159           Src0->ChangeToImmediate(APF.bitcastToAPInt().getZExtValue());
 160           ConstantFolded = true;
 161         }
 162       }
 163       if (ConstantFolded) {
 164         if (MRI.use_empty(Reg))
 165           Def->eraseFromParent();
 166         ++NumLiteralConstantsFolded;
 167         return;
 168       }
 169     }
 170   }
 171
 172   // We have failed to fold src0, so commute the instruction and try again.
 173   if (TryToCommute && MI.isCommutable() && TII->commuteInstruction(&MI))
 174     foldImmediates(MI, TII, MRI, false);
 175
 176 }
 177
 178 bool SIShrinkInstructions::runOnMachineFunction(MachineFunction &MF) {
 179   MachineRegisterInfo &MRI = MF.getRegInfo();
 180   const SIInstrInfo *TII =
 181       static_cast<const SIInstrInfo *>(MF.getSubtarget().getInstrInfo());
 182   const SIRegisterInfo &TRI = TII->getRegisterInfo();
 183   std::vector<unsigned> I1Defs;
 184
 185   for (MachineFunction::iterator BI = MF.begin(), BE = MF.end();
 186                                                   BI != BE; ++BI) {
 187
 188     MachineBasicBlock &MBB = *BI;
 189     MachineBasicBlock::iterator I, Next;
 190     for (I = MBB.begin(); I != MBB.end(); I = Next) {
 191       Next = std::next(I);
 192       MachineInstr &MI = *I;
 193
 194       if (!TII->hasVALU32BitEncoding(MI.getOpcode()))
 195         continue;
 196
 197       if (!canShrink(MI, TII, TRI, MRI)) {
 198         // Try commtuing the instruction and see if that enables us to shrink
 199         // it.
 200         if (!MI.isCommutable() || !TII->commuteInstruction(&MI) ||
 201             !canShrink(MI, TII, TRI, MRI))
 202           continue;
 203       }
 204
 205       int Op32 = AMDGPU::getVOPe32(MI.getOpcode());
 206
 207       // Op32 could be -1 here if we started with an instruction that had a
 208       // a 32-bit encoding and then commuted it to an instruction that did not.
 209       if (Op32 == -1)
 210         continue;
 211
 212       if (TII->isVOPC(Op32)) {
 213         unsigned DstReg = MI.getOperand(0).getReg();
 214         if (TargetRegisterInfo::isVirtualRegister(DstReg)) {
 215           // VOPC instructions can only write to the VCC register.  We can't
 216           // force them to use VCC here, because the register allocator
 217           // has trouble with sequences like this, which cause the allocator
 218           // to run out of registes if vreg0 and vreg1 belong to the VCCReg
 219           // register class:
 220           // vreg0 = VOPC;
 221           // vreg1 = VOPC;
 222           // S_AND_B64 vreg0, vreg1
 223           //
 224           // So, instead of forcing the instruction to write to VCC, we provide a
 225           // hint to the register allocator to use VCC and then we
 226           // we will run this pass again after RA and shrink it if it outpus to
 227           // VCC.
 228           MRI.setRegAllocationHint(MI.getOperand(0).getReg(), 0, AMDGPU::VCC);
 229           continue;
 230         }
 231         if (DstReg != AMDGPU::VCC)
 232           continue;
 233       }
 234
 235       // We can shrink this instruction
 236       DEBUG(dbgs() << "Shrinking "; MI.dump(); dbgs() << '\n';);
 237
 238       MachineInstrBuilder Inst32 =
 239           BuildMI(MBB, I, MI.getDebugLoc(), TII->get(Op32));
 240
 241       // dst
 242       Inst32.addOperand(MI.getOperand(0));
 243
 244       Inst32.addOperand(*TII->getNamedOperand(MI, AMDGPU::OpName::src0));
 245
 246       const MachineOperand *Src1 =
 247           TII->getNamedOperand(MI, AMDGPU::OpName::src1);
 248       if (Src1)
 249         Inst32.addOperand(*Src1);
 250
 251       ++NumInstructionsShrunk;
 252       MI.eraseFromParent();
 253
 254       foldImmediates(*Inst32, TII, MRI);
 255       DEBUG(dbgs() << "e32 MI = " << *Inst32 << '\n');
 256
 257
 258     }
 259   }
 260   return false;
 261 }