lib/Target/R600/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef LLVM_LIB_TARGET_R600_SIINSTRINFO_H
  17 #define LLVM_LIB_TARGET_R600_SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIRegisterInfo.h"
  21
  22 namespace llvm {
  23
  24 class SIInstrInfo : public AMDGPUInstrInfo {
  25 private:
  26   const SIRegisterInfo RI;
  27
  28   unsigned buildExtractSubReg(MachineBasicBlock::iterator MI,
  29                               MachineRegisterInfo &MRI,
  30                               MachineOperand &SuperReg,
  31                               const TargetRegisterClass *SuperRC,
  32                               unsigned SubIdx,
  33                               const TargetRegisterClass *SubRC) const;
  34   MachineOperand buildExtractSubRegOrImm(MachineBasicBlock::iterator MI,
  35                                          MachineRegisterInfo &MRI,
  36                                          MachineOperand &SuperReg,
  37                                          const TargetRegisterClass *SuperRC,
  38                                          unsigned SubIdx,
  39                                          const TargetRegisterClass *SubRC) const;
  40
  41   unsigned split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
  42                          MachineBasicBlock::iterator MI,
  43                          MachineRegisterInfo &MRI,
  44                          const TargetRegisterClass *RC,
  45                          const MachineOperand &Op) const;
  46
  47   void splitScalar64BitUnaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  48                                MachineInstr *Inst, unsigned Opcode) const;
  49
  50   void splitScalar64BitBinaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  51                                 MachineInstr *Inst, unsigned Opcode) const;
  52
  53   void splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
  54                             MachineInstr *Inst) const;
  55
  56   void addDescImplicitUseDef(const MCInstrDesc &Desc, MachineInstr *MI) const;
  57
  58 public:
  59   explicit SIInstrInfo(const AMDGPUSubtarget &st);
  60
  61   const SIRegisterInfo &getRegisterInfo() const override {
  62     return RI;
  63   }
  64
  65   bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
  66                                int64_t &Offset1,
  67                                int64_t &Offset2) const override;
  68
  69   bool getLdStBaseRegImmOfs(MachineInstr *LdSt,
  70                             unsigned &BaseReg, unsigned &Offset,
  71                             const TargetRegisterInfo *TRI) const final;
  72
  73   void copyPhysReg(MachineBasicBlock &MBB,
  74                    MachineBasicBlock::iterator MI, DebugLoc DL,
  75                    unsigned DestReg, unsigned SrcReg,
  76                    bool KillSrc) const override;
  77
  78   void storeRegToStackSlot(MachineBasicBlock &MBB,
  79                            MachineBasicBlock::iterator MI,
  80                            unsigned SrcReg, bool isKill, int FrameIndex,
  81                            const TargetRegisterClass *RC,
  82                            const TargetRegisterInfo *TRI) const override;
  83
  84   void loadRegFromStackSlot(MachineBasicBlock &MBB,
  85                             MachineBasicBlock::iterator MI,
  86                             unsigned DestReg, int FrameIndex,
  87                             const TargetRegisterClass *RC,
  88                             const TargetRegisterInfo *TRI) const override;
  89
  90   bool expandPostRAPseudo(MachineBasicBlock::iterator MI) const override;
  91
  92   unsigned commuteOpcode(unsigned Opcode) const;
  93
  94   MachineInstr *commuteInstruction(MachineInstr *MI,
  95                                    bool NewMI=false) const override;
  96
  97   bool isTriviallyReMaterializable(const MachineInstr *MI,
  98                                    AliasAnalysis *AA = nullptr) const;
  99
 100   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
 101                               MachineBasicBlock::iterator I,
 102                               unsigned DstReg, unsigned SrcReg) const override;
 103   bool isMov(unsigned Opcode) const override;
 104
 105   bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const override;
 106   bool isDS(uint16_t Opcode) const;
 107   bool isMIMG(uint16_t Opcode) const;
 108   bool isSMRD(uint16_t Opcode) const;
 109   bool isMUBUF(uint16_t Opcode) const;
 110   bool isMTBUF(uint16_t Opcode) const;
 111   bool isVOP1(uint16_t Opcode) const;
 112   bool isVOP2(uint16_t Opcode) const;
 113   bool isVOP3(uint16_t Opcode) const;
 114   bool isVOPC(uint16_t Opcode) const;
 115   bool isInlineConstant(const APInt &Imm) const;
 116   bool isInlineConstant(const MachineOperand &MO) const;
 117   bool isLiteralConstant(const MachineOperand &MO) const;
 118
 119   bool isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 120                          const MachineOperand &MO) const;
 121
 122   /// \brief Return true if the given offset Size in bytes can be folded into
 123   /// the immediate offsets of a memory instruction for the given address space.
 124   static bool canFoldOffset(unsigned OffsetSize, unsigned AS) LLVM_READNONE;
 125
 126   /// \brief Return true if this 64-bit VALU instruction has a 32-bit encoding.
 127   /// This function will return false if you pass it a 32-bit instruction.
 128   bool hasVALU32BitEncoding(unsigned Opcode) const;
 129
 130   /// \brief Return true if this instruction has any modifiers.
 131   ///  e.g. src[012]_mod, omod, clamp.
 132   bool hasModifiers(unsigned Opcode) const;
 133   bool verifyInstruction(const MachineInstr *MI,
 134                          StringRef &ErrInfo) const override;
 135
 136   bool isSALUInstr(const MachineInstr &MI) const;
 137   static unsigned getVALUOp(const MachineInstr &MI);
 138
 139   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
 140
 141   /// \brief Return the correct register class for \p OpNo.  For target-specific
 142   /// instructions, this will return the register class that has been defined
 143   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
 144   /// the register class of its machine operand.
 145   /// to infer the correct register class base on the other operands.
 146   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
 147                                            unsigned OpNo) const;\
 148
 149   /// \returns true if it is legal for the operand at index \p OpNo
 150   /// to read a VGPR.
 151   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 152
 153   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 154   /// a MOV.  For example:
 155   /// ADD_I32_e32 VGPR0, 15
 156   /// to
 157   /// MOV VGPR1, 15
 158   /// ADD_I32_e32 VGPR0, VGPR1
 159   ///
 160   /// If the operand being legalized is a register, then a COPY will be used
 161   /// instead of MOV.
 162   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 163
 164   /// \brief Check if \p MO is a legal operand if it was the \p OpIdx Operand
 165   /// for \p MI.
 166   bool isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
 167                       const MachineOperand *MO = nullptr) const;
 168
 169   /// \brief Legalize all operands in this instruction.  This function may
 170   /// create new instruction and insert them before \p MI.
 171   void legalizeOperands(MachineInstr *MI) const;
 172
 173   /// \brief Split an SMRD instruction into two smaller loads of half the
 174   //  size storing the results in \p Lo and \p Hi.
 175   void splitSMRD(MachineInstr *MI, const TargetRegisterClass *HalfRC,
 176                  unsigned HalfImmOp, unsigned HalfSGPROp,
 177                  MachineInstr *&Lo, MachineInstr *&Hi) const;
 178
 179   void moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const;
 180
 181   /// \brief Replace this instruction's opcode with the equivalent VALU
 182   /// opcode.  This function will also move the users of \p MI to the
 183   /// VALU if necessary.
 184   void moveToVALU(MachineInstr &MI) const;
 185
 186   unsigned calculateIndirectAddress(unsigned RegIndex,
 187                                     unsigned Channel) const override;
 188
 189   const TargetRegisterClass *getIndirectAddrRegClass() const override;
 190
 191   MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 192                                          MachineBasicBlock::iterator I,
 193                                          unsigned ValueReg,
 194                                          unsigned Address,
 195                                          unsigned OffsetReg) const override;
 196
 197   MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 198                                         MachineBasicBlock::iterator I,
 199                                         unsigned ValueReg,
 200                                         unsigned Address,
 201                                         unsigned OffsetReg) const override;
 202   void reserveIndirectRegisters(BitVector &Reserved,
 203                                 const MachineFunction &MF) const;
 204
 205   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 206               unsigned SavReg, unsigned IndexReg) const;
 207
 208   void insertNOPs(MachineBasicBlock::iterator MI, int Count) const;
 209
 210   /// \brief Returns the operand named \p Op.  If \p MI does not have an
 211   /// operand named \c Op, this function returns nullptr.
 212   MachineOperand *getNamedOperand(MachineInstr &MI, unsigned OperandName) const;
 213 };
 214
 215 namespace AMDGPU {
 216
 217   int getVOPe64(uint16_t Opcode);
 218   int getVOPe32(uint16_t Opcode);
 219   int getCommuteRev(uint16_t Opcode);
 220   int getCommuteOrig(uint16_t Opcode);
 221   int getMCOpcode(uint16_t Opcode, unsigned Gen);
 222   int getAddr64Inst(uint16_t Opcode);
 223
 224   const uint64_t RSRC_DATA_FORMAT = 0xf00000000000LL;
 225   const uint64_t RSRC_TID_ENABLE = 1LL << 55;
 226
 227 } // End namespace AMDGPU
 228
 229 } // End namespace llvm
 230
 231 namespace SIInstrFlags {
 232   enum Flags {
 233     // First 4 bits are the instruction encoding
 234     VM_CNT = 1 << 0,
 235     EXP_CNT = 1 << 1,
 236     LGKM_CNT = 1 << 2
 237   };
 238 }
 239
 240 namespace SISrcMods {
 241   enum {
 242    NEG = 1 << 0,
 243    ABS = 1 << 1
 244   };
 245 }
 246
 247 #endif