lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/MC/MCInstrDesc.h"
  25
  26 using namespace llvm;
  27
  28 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  29   : AMDGPUInstrInfo(st),
  30     RI(st) { }
  31
  32 //===----------------------------------------------------------------------===//
  33 // TargetInstrInfo callbacks
  34 //===----------------------------------------------------------------------===//
  35
  36 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  37   unsigned N = Node->getNumOperands();
  38   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  39     --N;
  40   return N;
  41 }
  42
  43 static SDValue findChainOperand(SDNode *Load) {
  44   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  45   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  46   return LastOp;
  47 }
  48
  49 /// \brief Returns true if both nodes have the same value for the given
  50 ///        operand \p Op, or if both nodes do not have this operand.
  51 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  52   unsigned Opc0 = N0->getMachineOpcode();
  53   unsigned Opc1 = N1->getMachineOpcode();
  54
  55   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  56   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  57
  58   if (Op0Idx == -1 && Op1Idx == -1)
  59     return true;
  60
  61
  62   if ((Op0Idx == -1 && Op1Idx != -1) ||
  63       (Op1Idx == -1 && Op0Idx != -1))
  64     return false;
  65
  66   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  67   // which includes the result as the first operand. We are indexing into the
  68   // MachineSDNode's operands, so we need to skip the result operand to get
  69   // the real index.
  70   --Op0Idx;
  71   --Op1Idx;
  72
  73   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  74 }
  75
  76 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  77                                           int64_t &Offset0,
  78                                           int64_t &Offset1) const {
  79   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  80     return false;
  81
  82   unsigned Opc0 = Load0->getMachineOpcode();
  83   unsigned Opc1 = Load1->getMachineOpcode();
  84
  85   // Make sure both are actually loads.
  86   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  87     return false;
  88
  89   if (isDS(Opc0) && isDS(Opc1)) {
  90     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  91
  92     // Check base reg.
  93     if (Load0->getOperand(1) != Load1->getOperand(1))
  94       return false;
  95
  96     // Check chain.
  97     if (findChainOperand(Load0) != findChainOperand(Load1))
  98       return false;
  99
 100     // Skip read2 / write2 variants for simplicity.
 101     // TODO: We should report true if the used offsets are adjacent (excluded
 102     // st64 versions).
 103     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 104         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 105       return false;
 106
 107     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 108     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 109     return true;
 110   }
 111
 112   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 113     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 114
 115     // Check base reg.
 116     if (Load0->getOperand(0) != Load1->getOperand(0))
 117       return false;
 118
 119     // Check chain.
 120     if (findChainOperand(Load0) != findChainOperand(Load1))
 121       return false;
 122
 123     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 124     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 125     return true;
 126   }
 127
 128   // MUBUF and MTBUF can access the same addresses.
 129   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 130
 131     // MUBUF and MTBUF have vaddr at different indices.
 132     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 133         findChainOperand(Load0) != findChainOperand(Load1) ||
 134         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 135         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 136       return false;
 137
 138     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 139     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 140
 141     if (OffIdx0 == -1 || OffIdx1 == -1)
 142       return false;
 143
 144     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 145     // inlcude the output in the operand list, but SDNodes don't, we need to
 146     // subtract the index by one.
 147     --OffIdx0;
 148     --OffIdx1;
 149
 150     SDValue Off0 = Load0->getOperand(OffIdx0);
 151     SDValue Off1 = Load1->getOperand(OffIdx1);
 152
 153     // The offset might be a FrameIndexSDNode.
 154     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 155       return false;
 156
 157     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 158     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 159     return true;
 160   }
 161
 162   return false;
 163 }
 164
 165 static bool isStride64(unsigned Opc) {
 166   switch (Opc) {
 167   case AMDGPU::DS_READ2ST64_B32:
 168   case AMDGPU::DS_READ2ST64_B64:
 169   case AMDGPU::DS_WRITE2ST64_B32:
 170   case AMDGPU::DS_WRITE2ST64_B64:
 171     return true;
 172   default:
 173     return false;
 174   }
 175 }
 176
 177 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 178                                        unsigned &BaseReg, unsigned &Offset,
 179                                        const TargetRegisterInfo *TRI) const {
 180   unsigned Opc = LdSt->getOpcode();
 181   if (isDS(Opc)) {
 182     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 183                                                       AMDGPU::OpName::offset);
 184     if (OffsetImm) {
 185       // Normal, single offset LDS instruction.
 186       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::addr);
 188
 189       BaseReg = AddrReg->getReg();
 190       Offset = OffsetImm->getImm();
 191       return true;
 192     }
 193
 194     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 195     // these as a load with a single offset if the 2 offsets are consecutive. We
 196     // will use this for some partially aligned loads.
 197     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 198                                                        AMDGPU::OpName::offset0);
 199     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 200                                                        AMDGPU::OpName::offset1);
 201
 202     uint8_t Offset0 = Offset0Imm->getImm();
 203     uint8_t Offset1 = Offset1Imm->getImm();
 204     assert(Offset1 > Offset0);
 205
 206     if (Offset1 - Offset0 == 1) {
 207       // Each of these offsets is in element sized units, so we need to convert
 208       // to bytes of the individual reads.
 209
 210       unsigned EltSize;
 211       if (LdSt->mayLoad())
 212         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 213       else {
 214         assert(LdSt->mayStore());
 215         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 216         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 217       }
 218
 219       if (isStride64(Opc))
 220         EltSize *= 64;
 221
 222       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 223                                                       AMDGPU::OpName::addr);
 224       BaseReg = AddrReg->getReg();
 225       Offset = EltSize * Offset0;
 226       return true;
 227     }
 228
 229     return false;
 230   }
 231
 232   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 233     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 234       return false;
 235
 236     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 237                                                     AMDGPU::OpName::vaddr);
 238     if (!AddrReg)
 239       return false;
 240
 241     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 242                                                       AMDGPU::OpName::offset);
 243     BaseReg = AddrReg->getReg();
 244     Offset = OffsetImm->getImm();
 245     return true;
 246   }
 247
 248   if (isSMRD(Opc)) {
 249     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 250                                                       AMDGPU::OpName::offset);
 251     if (!OffsetImm)
 252       return false;
 253
 254     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 255                                                      AMDGPU::OpName::sbase);
 256     BaseReg = SBaseReg->getReg();
 257     Offset = OffsetImm->getImm();
 258     return true;
 259   }
 260
 261   return false;
 262 }
 263
 264 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 265                                      MachineInstr *SecondLdSt,
 266                                      unsigned NumLoads) const {
 267   unsigned Opc0 = FirstLdSt->getOpcode();
 268   unsigned Opc1 = SecondLdSt->getOpcode();
 269
 270   // TODO: This needs finer tuning
 271   if (NumLoads > 4)
 272     return false;
 273
 274   if (isDS(Opc0) && isDS(Opc1))
 275     return true;
 276
 277   if (isSMRD(Opc0) && isSMRD(Opc1))
 278     return true;
 279
 280   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 281     return true;
 282
 283   return false;
 284 }
 285
 286 void
 287 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 288                          MachineBasicBlock::iterator MI, DebugLoc DL,
 289                          unsigned DestReg, unsigned SrcReg,
 290                          bool KillSrc) const {
 291
 292   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 293   // the backend.  While it may be theoretically possible to do this, it should
 294   // never be necessary.
 295   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 296
 297   static const int16_t Sub0_15[] = {
 298     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 299     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 300     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 301     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 302   };
 303
 304   static const int16_t Sub0_7[] = {
 305     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 306     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 307   };
 308
 309   static const int16_t Sub0_3[] = {
 310     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 311   };
 312
 313   static const int16_t Sub0_2[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 315   };
 316
 317   static const int16_t Sub0_1[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, 0
 319   };
 320
 321   unsigned Opcode;
 322   const int16_t *SubIndices;
 323
 324   if (AMDGPU::M0 == DestReg) {
 325     // Check if M0 isn't already set to this value
 326     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 327       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 328
 329       if (!I->definesRegister(AMDGPU::M0))
 330         continue;
 331
 332       unsigned Opc = I->getOpcode();
 333       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 334         break;
 335
 336       if (!I->readsRegister(SrcReg))
 337         break;
 338
 339       // The copy isn't necessary
 340       return;
 341     }
 342   }
 343
 344   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 345     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 346     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 347             .addReg(SrcReg, getKillRegState(KillSrc));
 348     return;
 349
 350   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 351     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 352     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 353             .addReg(SrcReg, getKillRegState(KillSrc));
 354     return;
 355
 356   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 357     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 358     Opcode = AMDGPU::S_MOV_B32;
 359     SubIndices = Sub0_3;
 360
 361   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 362     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 363     Opcode = AMDGPU::S_MOV_B32;
 364     SubIndices = Sub0_7;
 365
 366   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 367     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 368     Opcode = AMDGPU::S_MOV_B32;
 369     SubIndices = Sub0_15;
 370
 371   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 372     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 373            AMDGPU::SReg_32RegClass.contains(SrcReg));
 374     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 375             .addReg(SrcReg, getKillRegState(KillSrc));
 376     return;
 377
 378   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 379     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 380            AMDGPU::SReg_64RegClass.contains(SrcReg));
 381     Opcode = AMDGPU::V_MOV_B32_e32;
 382     SubIndices = Sub0_1;
 383
 384   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 385     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 386     Opcode = AMDGPU::V_MOV_B32_e32;
 387     SubIndices = Sub0_2;
 388
 389   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 390     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 391            AMDGPU::SReg_128RegClass.contains(SrcReg));
 392     Opcode = AMDGPU::V_MOV_B32_e32;
 393     SubIndices = Sub0_3;
 394
 395   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 396     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 397            AMDGPU::SReg_256RegClass.contains(SrcReg));
 398     Opcode = AMDGPU::V_MOV_B32_e32;
 399     SubIndices = Sub0_7;
 400
 401   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 402     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 403            AMDGPU::SReg_512RegClass.contains(SrcReg));
 404     Opcode = AMDGPU::V_MOV_B32_e32;
 405     SubIndices = Sub0_15;
 406
 407   } else {
 408     llvm_unreachable("Can't copy register!");
 409   }
 410
 411   while (unsigned SubIdx = *SubIndices++) {
 412     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 413       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 414
 415     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 416
 417     if (*SubIndices)
 418       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 419   }
 420 }
 421
 422 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 423   int NewOpc;
 424
 425   // Try to map original to commuted opcode
 426   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 427     return NewOpc;
 428
 429   // Try to map commuted to original opcode
 430   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 431     return NewOpc;
 432
 433   return Opcode;
 434 }
 435
 436 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 437                                       MachineBasicBlock::iterator MI,
 438                                       unsigned SrcReg, bool isKill,
 439                                       int FrameIndex,
 440                                       const TargetRegisterClass *RC,
 441                                       const TargetRegisterInfo *TRI) const {
 442   MachineFunction *MF = MBB.getParent();
 443   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 444   DebugLoc DL = MBB.findDebugLoc(MI);
 445
 446   if (RI.hasVGPRs(RC)) {
 447     LLVMContext &Ctx = MF->getFunction()->getContext();
 448     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Can't spill VGPR!");
 449     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 450             .addReg(SrcReg);
 451   } else if (RI.isSGPRClass(RC)) {
 452     // We are only allowed to create one new instruction when spilling
 453     // registers, so we need to use pseudo instruction for spilling
 454     // SGPRs.
 455     unsigned Opcode;
 456     switch (RC->getSize() * 8) {
 457     case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 458     case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 459     case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 460     case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 461     case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 462     default: llvm_unreachable("Cannot spill register class");
 463     }
 464
 465     FrameInfo->setObjectAlignment(FrameIndex, 4);
 466     BuildMI(MBB, MI, DL, get(Opcode))
 467             .addReg(SrcReg)
 468             .addFrameIndex(FrameIndex);
 469   } else {
 470     llvm_unreachable("VGPR spilling not supported");
 471   }
 472 }
 473
 474 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 475                                        MachineBasicBlock::iterator MI,
 476                                        unsigned DestReg, int FrameIndex,
 477                                        const TargetRegisterClass *RC,
 478                                        const TargetRegisterInfo *TRI) const {
 479   MachineFunction *MF = MBB.getParent();
 480   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 481   DebugLoc DL = MBB.findDebugLoc(MI);
 482
 483   if (RI.hasVGPRs(RC)) {
 484     LLVMContext &Ctx = MF->getFunction()->getContext();
 485     Ctx.emitError("SIInstrInfo::loadRegToStackSlot - Can't retrieve spilled VGPR!");
 486     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 487             .addImm(0);
 488   } else if (RI.isSGPRClass(RC)){
 489     unsigned Opcode;
 490     switch(RC->getSize() * 8) {
 491     case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 492     case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 493     case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 494     case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 495     case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 496     default: llvm_unreachable("Cannot spill register class");
 497     }
 498
 499     FrameInfo->setObjectAlignment(FrameIndex, 4);
 500     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 501             .addFrameIndex(FrameIndex);
 502   } else {
 503     llvm_unreachable("VGPR spilling not supported");
 504   }
 505 }
 506
 507 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 508                              int Count) const {
 509   while (Count > 0) {
 510     int Arg;
 511     if (Count >= 8)
 512       Arg = 7;
 513     else
 514       Arg = Count - 1;
 515     Count -= 8;
 516     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 517             .addImm(Arg);
 518   }
 519 }
 520
 521 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 522   MachineBasicBlock &MBB = *MI->getParent();
 523   DebugLoc DL = MBB.findDebugLoc(MI);
 524   switch (MI->getOpcode()) {
 525   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 526
 527   case AMDGPU::SI_CONSTDATA_PTR: {
 528     unsigned Reg = MI->getOperand(0).getReg();
 529     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 530     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 531
 532     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 533
 534     // Add 32-bit offset from this instruction to the start of the constant data.
 535     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 536             .addReg(RegLo)
 537             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 538             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 539     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 540             .addReg(RegHi)
 541             .addImm(0)
 542             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 543             .addReg(AMDGPU::SCC, RegState::Implicit);
 544     MI->eraseFromParent();
 545     break;
 546   }
 547   }
 548   return true;
 549 }
 550
 551 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 552                                               bool NewMI) const {
 553
 554   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 555     return nullptr;
 556
 557   // Make sure it s legal to commute operands for VOP2.
 558   if (isVOP2(MI->getOpcode()) &&
 559       (!isOperandLegal(MI, 1, &MI->getOperand(2)) ||
 560        !isOperandLegal(MI, 2, &MI->getOperand(1))))
 561     return nullptr;
 562
 563   if (!MI->getOperand(2).isReg()) {
 564     // XXX: Commute instructions with FPImm operands
 565     if (NewMI || MI->getOperand(2).isFPImm() ||
 566        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 567       return nullptr;
 568     }
 569
 570     // XXX: Commute VOP3 instructions with abs and neg set .
 571     const MachineOperand *Abs = getNamedOperand(*MI, AMDGPU::OpName::abs);
 572     const MachineOperand *Neg = getNamedOperand(*MI, AMDGPU::OpName::neg);
 573     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 574                                           AMDGPU::OpName::src0_modifiers);
 575     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 576                                           AMDGPU::OpName::src1_modifiers);
 577     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 578                                           AMDGPU::OpName::src2_modifiers);
 579
 580     if ((Abs && Abs->getImm()) || (Neg && Neg->getImm()) ||
 581         (Src0Mods && Src0Mods->getImm()) || (Src1Mods && Src1Mods->getImm()) ||
 582         (Src2Mods && Src2Mods->getImm()))
 583       return nullptr;
 584
 585     unsigned Reg = MI->getOperand(1).getReg();
 586     unsigned SubReg = MI->getOperand(1).getSubReg();
 587     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 588     MI->getOperand(2).ChangeToRegister(Reg, false);
 589     MI->getOperand(2).setSubReg(SubReg);
 590   } else {
 591     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 592   }
 593
 594   if (MI)
 595     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 596
 597   return MI;
 598 }
 599
 600 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 601                                          MachineBasicBlock::iterator I,
 602                                          unsigned DstReg,
 603                                          unsigned SrcReg) const {
 604   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 605                  DstReg) .addReg(SrcReg);
 606 }
 607
 608 bool SIInstrInfo::isMov(unsigned Opcode) const {
 609   switch(Opcode) {
 610   default: return false;
 611   case AMDGPU::S_MOV_B32:
 612   case AMDGPU::S_MOV_B64:
 613   case AMDGPU::V_MOV_B32_e32:
 614   case AMDGPU::V_MOV_B32_e64:
 615     return true;
 616   }
 617 }
 618
 619 bool
 620 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 621   return RC != &AMDGPU::EXECRegRegClass;
 622 }
 623
 624 bool
 625 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 626                                          AliasAnalysis *AA) const {
 627   switch(MI->getOpcode()) {
 628   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 629   case AMDGPU::S_MOV_B32:
 630   case AMDGPU::S_MOV_B64:
 631   case AMDGPU::V_MOV_B32_e32:
 632     return MI->getOperand(1).isImm();
 633   }
 634 }
 635
 636 namespace llvm {
 637 namespace AMDGPU {
 638 // Helper function generated by tablegen.  We are wrapping this with
 639 // an SIInstrInfo function that returns bool rather than int.
 640 int isDS(uint16_t Opcode);
 641 }
 642 }
 643
 644 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 645   return ::AMDGPU::isDS(Opcode) != -1;
 646 }
 647
 648 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 649   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 650 }
 651
 652 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 653   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 654 }
 655
 656 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 657   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 658 }
 659
 660 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 661   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 662 }
 663
 664 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 665   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 666 }
 667
 668 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 669   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 670 }
 671
 672 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 673   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 674 }
 675
 676 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 677   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 678 }
 679
 680 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 681   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 682 }
 683
 684 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 685   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 686 }
 687
 688 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 689   int32_t Val = Imm.getSExtValue();
 690   if (Val >= -16 && Val <= 64)
 691     return true;
 692
 693   // The actual type of the operand does not seem to matter as long
 694   // as the bits match one of the inline immediate values.  For example:
 695   //
 696   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 697   // so it is a legal inline immediate.
 698   //
 699   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 700   // floating-point, so it is a legal inline immediate.
 701
 702   return (APInt::floatToBits(0.0f) == Imm) ||
 703          (APInt::floatToBits(1.0f) == Imm) ||
 704          (APInt::floatToBits(-1.0f) == Imm) ||
 705          (APInt::floatToBits(0.5f) == Imm) ||
 706          (APInt::floatToBits(-0.5f) == Imm) ||
 707          (APInt::floatToBits(2.0f) == Imm) ||
 708          (APInt::floatToBits(-2.0f) == Imm) ||
 709          (APInt::floatToBits(4.0f) == Imm) ||
 710          (APInt::floatToBits(-4.0f) == Imm);
 711 }
 712
 713 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 714   if (MO.isImm())
 715     return isInlineConstant(APInt(32, MO.getImm(), true));
 716
 717   if (MO.isFPImm()) {
 718     APFloat FpImm = MO.getFPImm()->getValueAPF();
 719     return isInlineConstant(FpImm.bitcastToAPInt());
 720   }
 721
 722   return false;
 723 }
 724
 725 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 726   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 727 }
 728
 729 static bool compareMachineOp(const MachineOperand &Op0,
 730                              const MachineOperand &Op1) {
 731   if (Op0.getType() != Op1.getType())
 732     return false;
 733
 734   switch (Op0.getType()) {
 735   case MachineOperand::MO_Register:
 736     return Op0.getReg() == Op1.getReg();
 737   case MachineOperand::MO_Immediate:
 738     return Op0.getImm() == Op1.getImm();
 739   case MachineOperand::MO_FPImmediate:
 740     return Op0.getFPImm() == Op1.getFPImm();
 741   default:
 742     llvm_unreachable("Didn't expect to be comparing these operand types");
 743   }
 744 }
 745
 746 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 747                                  const MachineOperand &MO) const {
 748   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 749
 750   assert(MO.isImm() || MO.isFPImm());
 751
 752   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 753     return true;
 754
 755   if (OpInfo.RegClass < 0)
 756     return false;
 757
 758   return RI.regClassCanUseImmediate(OpInfo.RegClass);
 759 }
 760
 761 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 762   switch (AS) {
 763   case AMDGPUAS::GLOBAL_ADDRESS: {
 764     // MUBUF instructions a 12-bit offset in bytes.
 765     return isUInt<12>(OffsetSize);
 766   }
 767   case AMDGPUAS::CONSTANT_ADDRESS: {
 768     // SMRD instructions have an 8-bit offset in dwords.
 769     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 770   }
 771   case AMDGPUAS::LOCAL_ADDRESS:
 772   case AMDGPUAS::REGION_ADDRESS: {
 773     // The single offset versions have a 16-bit offset in bytes.
 774     return isUInt<16>(OffsetSize);
 775   }
 776   case AMDGPUAS::PRIVATE_ADDRESS:
 777     // Indirect register addressing does not use any offsets.
 778   default:
 779     return 0;
 780   }
 781 }
 782
 783 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 784   return AMDGPU::getVOPe32(Opcode) != -1;
 785 }
 786
 787 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 788   // The src0_modifier operand is present on all instructions
 789   // that have modifiers.
 790
 791   return AMDGPU::getNamedOperandIdx(Opcode,
 792                                     AMDGPU::OpName::src0_modifiers) != -1;
 793 }
 794
 795 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 796                                     StringRef &ErrInfo) const {
 797   uint16_t Opcode = MI->getOpcode();
 798   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 799   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 800   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 801
 802   // Make sure the number of operands is correct.
 803   const MCInstrDesc &Desc = get(Opcode);
 804   if (!Desc.isVariadic() &&
 805       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 806      ErrInfo = "Instruction has wrong number of operands.";
 807      return false;
 808   }
 809
 810   // Make sure the register classes are correct
 811   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 812     switch (Desc.OpInfo[i].OperandType) {
 813     case MCOI::OPERAND_REGISTER: {
 814       int RegClass = Desc.OpInfo[i].RegClass;
 815       if (!RI.regClassCanUseImmediate(RegClass) &&
 816           (MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm())) {
 817         // Handle some special cases:
 818         // Src0 can of VOP1, VOP2, VOPC can be an immediate no matter what
 819         // the register class.
 820         if (i != Src0Idx || (!isVOP1(Opcode) && !isVOP2(Opcode) &&
 821                                   !isVOPC(Opcode))) {
 822           ErrInfo = "Expected register, but got immediate";
 823           return false;
 824         }
 825       }
 826     }
 827       break;
 828     case MCOI::OPERAND_IMMEDIATE:
 829       // Check if this operand is an immediate.
 830       // FrameIndex operands will be replaced by immediates, so they are
 831       // allowed.
 832       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
 833           !MI->getOperand(i).isFI()) {
 834         ErrInfo = "Expected immediate, but got non-immediate";
 835         return false;
 836       }
 837       // Fall-through
 838     default:
 839       continue;
 840     }
 841
 842     if (!MI->getOperand(i).isReg())
 843       continue;
 844
 845     int RegClass = Desc.OpInfo[i].RegClass;
 846     if (RegClass != -1) {
 847       unsigned Reg = MI->getOperand(i).getReg();
 848       if (TargetRegisterInfo::isVirtualRegister(Reg))
 849         continue;
 850
 851       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 852       if (!RC->contains(Reg)) {
 853         ErrInfo = "Operand has incorrect register class.";
 854         return false;
 855       }
 856     }
 857   }
 858
 859
 860   // Verify VOP*
 861   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 862     unsigned ConstantBusCount = 0;
 863     unsigned SGPRUsed = AMDGPU::NoRegister;
 864     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 865       const MachineOperand &MO = MI->getOperand(i);
 866       if (MO.isReg() && MO.isUse() &&
 867           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 868
 869         // EXEC register uses the constant bus.
 870         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 871           ++ConstantBusCount;
 872
 873         // FLAT_SCR is just an SGPR pair.
 874         if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
 875           ++ConstantBusCount;
 876
 877         // SGPRs use the constant bus
 878         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 879             (!MO.isImplicit() &&
 880             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 881             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 882           if (SGPRUsed != MO.getReg()) {
 883             ++ConstantBusCount;
 884             SGPRUsed = MO.getReg();
 885           }
 886         }
 887       }
 888       // Literal constants use the constant bus.
 889       if (isLiteralConstant(MO))
 890         ++ConstantBusCount;
 891     }
 892     if (ConstantBusCount > 1) {
 893       ErrInfo = "VOP* instruction uses the constant bus more than once";
 894       return false;
 895     }
 896   }
 897
 898   // Verify SRC1 for VOP2 and VOPC
 899   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 900     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 901     if (Src1.isImm() || Src1.isFPImm()) {
 902       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 903       return false;
 904     }
 905   }
 906
 907   // Verify VOP3
 908   if (isVOP3(Opcode)) {
 909     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 910       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 911       return false;
 912     }
 913     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 914       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 915       return false;
 916     }
 917     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 918       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 919       return false;
 920     }
 921   }
 922
 923   // Verify misc. restrictions on specific instructions.
 924   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
 925       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
 926     MI->dump();
 927
 928     const MachineOperand &Src0 = MI->getOperand(2);
 929     const MachineOperand &Src1 = MI->getOperand(3);
 930     const MachineOperand &Src2 = MI->getOperand(4);
 931     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
 932       if (!compareMachineOp(Src0, Src1) &&
 933           !compareMachineOp(Src0, Src2)) {
 934         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
 935         return false;
 936       }
 937     }
 938   }
 939
 940   return true;
 941 }
 942
 943 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 944   switch (MI.getOpcode()) {
 945   default: return AMDGPU::INSTRUCTION_LIST_END;
 946   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 947   case AMDGPU::COPY: return AMDGPU::COPY;
 948   case AMDGPU::PHI: return AMDGPU::PHI;
 949   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
 950   case AMDGPU::S_MOV_B32:
 951     return MI.getOperand(1).isReg() ?
 952            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 953   case AMDGPU::S_ADD_I32:
 954   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
 955   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 956   case AMDGPU::S_SUB_I32:
 957   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
 958   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 959   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
 960   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 961   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 962   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 963   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 964   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 965   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 966   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 967   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 968   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 969   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 970   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 971   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 972   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 973   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
 974   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
 975   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
 976   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
 977   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
 978   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
 979   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
 980   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
 981   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
 982   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
 983   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
 984   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
 985   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
 986   case AMDGPU::S_LOAD_DWORD_IMM:
 987   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
 988   case AMDGPU::S_LOAD_DWORDX2_IMM:
 989   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
 990   case AMDGPU::S_LOAD_DWORDX4_IMM:
 991   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
 992   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
 993   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
 994   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
 995   }
 996 }
 997
 998 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 999   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1000 }
1001
1002 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1003                                                       unsigned OpNo) const {
1004   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1005   const MCInstrDesc &Desc = get(MI.getOpcode());
1006   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1007       Desc.OpInfo[OpNo].RegClass == -1)
1008     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1009
1010   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1011   return RI.getRegClass(RCID);
1012 }
1013
1014 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1015   switch (MI.getOpcode()) {
1016   case AMDGPU::COPY:
1017   case AMDGPU::REG_SEQUENCE:
1018   case AMDGPU::PHI:
1019   case AMDGPU::INSERT_SUBREG:
1020     return RI.hasVGPRs(getOpRegClass(MI, 0));
1021   default:
1022     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1023   }
1024 }
1025
1026 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1027   MachineBasicBlock::iterator I = MI;
1028   MachineOperand &MO = MI->getOperand(OpIdx);
1029   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1030   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1031   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1032   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1033   if (MO.isReg()) {
1034     Opcode = AMDGPU::COPY;
1035   } else if (RI.isSGPRClass(RC)) {
1036     Opcode = AMDGPU::S_MOV_B32;
1037   }
1038
1039   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1040   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC)) {
1041     VRC = &AMDGPU::VReg_64RegClass;
1042   } else {
1043     VRC = &AMDGPU::VReg_32RegClass;
1044   }
1045   unsigned Reg = MRI.createVirtualRegister(VRC);
1046   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
1047           Reg).addOperand(MO);
1048   MO.ChangeToRegister(Reg, false);
1049 }
1050
1051 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1052                                          MachineRegisterInfo &MRI,
1053                                          MachineOperand &SuperReg,
1054                                          const TargetRegisterClass *SuperRC,
1055                                          unsigned SubIdx,
1056                                          const TargetRegisterClass *SubRC)
1057                                          const {
1058   assert(SuperReg.isReg());
1059
1060   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1061   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1062
1063   // Just in case the super register is itself a sub-register, copy it to a new
1064   // value so we don't need to worry about merging its subreg index with the
1065   // SubIdx passed to this function. The register coalescer should be able to
1066   // eliminate this extra copy.
1067   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1068           NewSuperReg)
1069           .addOperand(SuperReg);
1070
1071   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1072           SubReg)
1073           .addReg(NewSuperReg, 0, SubIdx);
1074   return SubReg;
1075 }
1076
1077 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1078   MachineBasicBlock::iterator MII,
1079   MachineRegisterInfo &MRI,
1080   MachineOperand &Op,
1081   const TargetRegisterClass *SuperRC,
1082   unsigned SubIdx,
1083   const TargetRegisterClass *SubRC) const {
1084   if (Op.isImm()) {
1085     // XXX - Is there a better way to do this?
1086     if (SubIdx == AMDGPU::sub0)
1087       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1088     if (SubIdx == AMDGPU::sub1)
1089       return MachineOperand::CreateImm(Op.getImm() >> 32);
1090
1091     llvm_unreachable("Unhandled register index for immediate");
1092   }
1093
1094   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1095                                        SubIdx, SubRC);
1096   return MachineOperand::CreateReg(SubReg, false);
1097 }
1098
1099 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1100                                     MachineBasicBlock::iterator MI,
1101                                     MachineRegisterInfo &MRI,
1102                                     const TargetRegisterClass *RC,
1103                                     const MachineOperand &Op) const {
1104   MachineBasicBlock *MBB = MI->getParent();
1105   DebugLoc DL = MI->getDebugLoc();
1106   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1107   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1108   unsigned Dst = MRI.createVirtualRegister(RC);
1109
1110   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1111                              LoDst)
1112     .addImm(Op.getImm() & 0xFFFFFFFF);
1113   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1114                              HiDst)
1115     .addImm(Op.getImm() >> 32);
1116
1117   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1118     .addReg(LoDst)
1119     .addImm(AMDGPU::sub0)
1120     .addReg(HiDst)
1121     .addImm(AMDGPU::sub1);
1122
1123   Worklist.push_back(Lo);
1124   Worklist.push_back(Hi);
1125
1126   return Dst;
1127 }
1128
1129 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1130                                  const MachineOperand *MO) const {
1131   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1132   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1133   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1134   const TargetRegisterClass *DefinedRC =
1135       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1136   if (!MO)
1137     MO = &MI->getOperand(OpIdx);
1138
1139   if (MO->isReg()) {
1140     assert(DefinedRC);
1141     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1142     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1143   }
1144
1145
1146   // Handle non-register types that are treated like immediates.
1147   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1148
1149   if (!DefinedRC) {
1150     // This operand expects an immediate.
1151     return true;
1152   }
1153
1154   return RI.regClassCanUseImmediate(DefinedRC);
1155 }
1156
1157 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1158   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1159
1160   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1161                                            AMDGPU::OpName::src0);
1162   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1163                                            AMDGPU::OpName::src1);
1164   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1165                                            AMDGPU::OpName::src2);
1166
1167   // Legalize VOP2
1168   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1169     // Legalize src0
1170     if (!isOperandLegal(MI, Src0Idx))
1171       legalizeOpWithMove(MI, Src0Idx);
1172
1173     // Legalize src1
1174     if (isOperandLegal(MI, Src1Idx))
1175       return;
1176
1177     // Usually src0 of VOP2 instructions allow more types of inputs
1178     // than src1, so try to commute the instruction to decrease our
1179     // chances of having to insert a MOV instruction to legalize src1.
1180     if (MI->isCommutable()) {
1181       if (commuteInstruction(MI))
1182         // If we are successful in commuting, then we know MI is legal, so
1183         // we are done.
1184         return;
1185     }
1186
1187     legalizeOpWithMove(MI, Src1Idx);
1188     return;
1189   }
1190
1191   // XXX - Do any VOP3 instructions read VCC?
1192   // Legalize VOP3
1193   if (isVOP3(MI->getOpcode())) {
1194     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
1195     unsigned SGPRReg = AMDGPU::NoRegister;
1196     for (unsigned i = 0; i < 3; ++i) {
1197       int Idx = VOP3Idx[i];
1198       if (Idx == -1)
1199         continue;
1200       MachineOperand &MO = MI->getOperand(Idx);
1201
1202       if (MO.isReg()) {
1203         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1204           continue; // VGPRs are legal
1205
1206         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1207
1208         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1209           SGPRReg = MO.getReg();
1210           // We can use one SGPR in each VOP3 instruction.
1211           continue;
1212         }
1213       } else if (!isLiteralConstant(MO)) {
1214         // If it is not a register and not a literal constant, then it must be
1215         // an inline constant which is always legal.
1216         continue;
1217       }
1218       // If we make it this far, then the operand is not legal and we must
1219       // legalize it.
1220       legalizeOpWithMove(MI, Idx);
1221     }
1222   }
1223
1224   // Legalize REG_SEQUENCE and PHI
1225   // The register class of the operands much be the same type as the register
1226   // class of the output.
1227   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1228       MI->getOpcode() == AMDGPU::PHI) {
1229     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1230     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1231       if (!MI->getOperand(i).isReg() ||
1232           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1233         continue;
1234       const TargetRegisterClass *OpRC =
1235               MRI.getRegClass(MI->getOperand(i).getReg());
1236       if (RI.hasVGPRs(OpRC)) {
1237         VRC = OpRC;
1238       } else {
1239         SRC = OpRC;
1240       }
1241     }
1242
1243     // If any of the operands are VGPR registers, then they all most be
1244     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1245     // them.
1246     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1247       if (!VRC) {
1248         assert(SRC);
1249         VRC = RI.getEquivalentVGPRClass(SRC);
1250       }
1251       RC = VRC;
1252     } else {
1253       RC = SRC;
1254     }
1255
1256     // Update all the operands so they have the same type.
1257     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1258       if (!MI->getOperand(i).isReg() ||
1259           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1260         continue;
1261       unsigned DstReg = MRI.createVirtualRegister(RC);
1262       MachineBasicBlock *InsertBB;
1263       MachineBasicBlock::iterator Insert;
1264       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1265         InsertBB = MI->getParent();
1266         Insert = MI;
1267       } else {
1268         // MI is a PHI instruction.
1269         InsertBB = MI->getOperand(i + 1).getMBB();
1270         Insert = InsertBB->getFirstTerminator();
1271       }
1272       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1273               get(AMDGPU::COPY), DstReg)
1274               .addOperand(MI->getOperand(i));
1275       MI->getOperand(i).setReg(DstReg);
1276     }
1277   }
1278
1279   // Legalize INSERT_SUBREG
1280   // src0 must have the same register class as dst
1281   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1282     unsigned Dst = MI->getOperand(0).getReg();
1283     unsigned Src0 = MI->getOperand(1).getReg();
1284     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1285     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1286     if (DstRC != Src0RC) {
1287       MachineBasicBlock &MBB = *MI->getParent();
1288       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1289       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1290               .addReg(Src0);
1291       MI->getOperand(1).setReg(NewSrc0);
1292     }
1293     return;
1294   }
1295
1296   // Legalize MUBUF* instructions
1297   // FIXME: If we start using the non-addr64 instructions for compute, we
1298   // may need to legalize them here.
1299   int SRsrcIdx =
1300       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1301   if (SRsrcIdx != -1) {
1302     // We have an MUBUF instruction
1303     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1304     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1305     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1306                                              RI.getRegClass(SRsrcRC))) {
1307       // The operands are legal.
1308       // FIXME: We may need to legalize operands besided srsrc.
1309       return;
1310     }
1311
1312     MachineBasicBlock &MBB = *MI->getParent();
1313     // Extract the the ptr from the resource descriptor.
1314
1315     // SRsrcPtrLo = srsrc:sub0
1316     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1317         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1318
1319     // SRsrcPtrHi = srsrc:sub1
1320     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1321         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1322
1323     // Create an empty resource descriptor
1324     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1325     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1326     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1327     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1328
1329     // Zero64 = 0
1330     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1331             Zero64)
1332             .addImm(0);
1333
1334     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1335     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1336             SRsrcFormatLo)
1337             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1338
1339     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1340     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1341             SRsrcFormatHi)
1342             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1343
1344     // NewSRsrc = {Zero64, SRsrcFormat}
1345     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1346             NewSRsrc)
1347             .addReg(Zero64)
1348             .addImm(AMDGPU::sub0_sub1)
1349             .addReg(SRsrcFormatLo)
1350             .addImm(AMDGPU::sub2)
1351             .addReg(SRsrcFormatHi)
1352             .addImm(AMDGPU::sub3);
1353
1354     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1355     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1356     unsigned NewVAddrLo;
1357     unsigned NewVAddrHi;
1358     if (VAddr) {
1359       // This is already an ADDR64 instruction so we need to add the pointer
1360       // extracted from the resource descriptor to the current value of VAddr.
1361       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1362       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1363
1364       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1365       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1366               NewVAddrLo)
1367               .addReg(SRsrcPtrLo)
1368               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1369               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1370
1371       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1372       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1373               NewVAddrHi)
1374               .addReg(SRsrcPtrHi)
1375               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1376               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1377               .addReg(AMDGPU::VCC, RegState::Implicit);
1378
1379     } else {
1380       // This instructions is the _OFFSET variant, so we need to convert it to
1381       // ADDR64.
1382       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1383       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1384       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1385       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1386              "with non-zero soffset is not implemented");
1387       (void)SOffset;
1388
1389       // Create the new instruction.
1390       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1391       MachineInstr *Addr64 =
1392           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1393                   .addOperand(*VData)
1394                   .addOperand(*SRsrc)
1395                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1396                                               // This will be replaced later
1397                                               // with the new value of vaddr.
1398                   .addOperand(*Offset);
1399
1400       MI->removeFromParent();
1401       MI = Addr64;
1402
1403       NewVAddrLo = SRsrcPtrLo;
1404       NewVAddrHi = SRsrcPtrHi;
1405       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1406       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1407     }
1408
1409     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1410     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1411             NewVAddr)
1412             .addReg(NewVAddrLo)
1413             .addImm(AMDGPU::sub0)
1414             .addReg(NewVAddrHi)
1415             .addImm(AMDGPU::sub1);
1416
1417
1418     // Update the instruction to use NewVaddr
1419     VAddr->setReg(NewVAddr);
1420     // Update the instruction to use NewSRsrc
1421     SRsrc->setReg(NewSRsrc);
1422   }
1423 }
1424
1425 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1426                             const TargetRegisterClass *HalfRC,
1427                             unsigned HalfImmOp, unsigned HalfSGPROp,
1428                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1429
1430   DebugLoc DL = MI->getDebugLoc();
1431   MachineBasicBlock *MBB = MI->getParent();
1432   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1433   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1434   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1435   unsigned HalfSize = HalfRC->getSize();
1436   const MachineOperand *OffOp =
1437       getNamedOperand(*MI, AMDGPU::OpName::offset);
1438   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1439
1440   if (OffOp) {
1441     // Handle the _IMM variant
1442     unsigned LoOffset = OffOp->getImm();
1443     unsigned HiOffset = LoOffset + (HalfSize / 4);
1444     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1445                   .addOperand(*SBase)
1446                   .addImm(LoOffset);
1447
1448     if (!isUInt<8>(HiOffset)) {
1449       unsigned OffsetSGPR =
1450           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1451       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1452               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1453                                        // but offset in register is in bytes.
1454       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1455                     .addOperand(*SBase)
1456                     .addReg(OffsetSGPR);
1457     } else {
1458       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1459                      .addOperand(*SBase)
1460                      .addImm(HiOffset);
1461     }
1462   } else {
1463     // Handle the _SGPR variant
1464     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1465     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1466                   .addOperand(*SBase)
1467                   .addOperand(*SOff);
1468     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1469     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1470             .addOperand(*SOff)
1471             .addImm(HalfSize);
1472     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1473                   .addOperand(*SBase)
1474                   .addReg(OffsetSGPR);
1475   }
1476
1477   unsigned SubLo, SubHi;
1478   switch (HalfSize) {
1479     case 4:
1480       SubLo = AMDGPU::sub0;
1481       SubHi = AMDGPU::sub1;
1482       break;
1483     case 8:
1484       SubLo = AMDGPU::sub0_sub1;
1485       SubHi = AMDGPU::sub2_sub3;
1486       break;
1487     case 16:
1488       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1489       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1490       break;
1491     case 32:
1492       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1493       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1494       break;
1495     default:
1496       llvm_unreachable("Unhandled HalfSize");
1497   }
1498
1499   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1500           .addOperand(MI->getOperand(0))
1501           .addReg(RegLo)
1502           .addImm(SubLo)
1503           .addReg(RegHi)
1504           .addImm(SubHi);
1505 }
1506
1507 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1508   MachineBasicBlock *MBB = MI->getParent();
1509   switch (MI->getOpcode()) {
1510     case AMDGPU::S_LOAD_DWORD_IMM:
1511     case AMDGPU::S_LOAD_DWORD_SGPR:
1512     case AMDGPU::S_LOAD_DWORDX2_IMM:
1513     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1514     case AMDGPU::S_LOAD_DWORDX4_IMM:
1515     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1516       unsigned NewOpcode = getVALUOp(*MI);
1517       unsigned RegOffset;
1518       unsigned ImmOffset;
1519
1520       if (MI->getOperand(2).isReg()) {
1521         RegOffset = MI->getOperand(2).getReg();
1522         ImmOffset = 0;
1523       } else {
1524         assert(MI->getOperand(2).isImm());
1525         // SMRD instructions take a dword offsets and MUBUF instructions
1526         // take a byte offset.
1527         ImmOffset = MI->getOperand(2).getImm() << 2;
1528         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1529         if (isUInt<12>(ImmOffset)) {
1530           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1531                   RegOffset)
1532                   .addImm(0);
1533         } else {
1534           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1535                   RegOffset)
1536                   .addImm(ImmOffset);
1537           ImmOffset = 0;
1538         }
1539       }
1540
1541       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1542       unsigned DWord0 = RegOffset;
1543       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1544       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1545       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1546
1547       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1548               .addImm(0);
1549       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1550               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1551       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1552               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1553       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1554               .addReg(DWord0)
1555               .addImm(AMDGPU::sub0)
1556               .addReg(DWord1)
1557               .addImm(AMDGPU::sub1)
1558               .addReg(DWord2)
1559               .addImm(AMDGPU::sub2)
1560               .addReg(DWord3)
1561               .addImm(AMDGPU::sub3);
1562       MI->setDesc(get(NewOpcode));
1563       if (MI->getOperand(2).isReg()) {
1564         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1565       } else {
1566         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1567       }
1568       MI->getOperand(1).setReg(SRsrc);
1569       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1570
1571       const TargetRegisterClass *NewDstRC =
1572           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1573
1574       unsigned DstReg = MI->getOperand(0).getReg();
1575       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1576       MRI.replaceRegWith(DstReg, NewDstReg);
1577       break;
1578     }
1579     case AMDGPU::S_LOAD_DWORDX8_IMM:
1580     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1581       MachineInstr *Lo, *Hi;
1582       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1583                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1584       MI->eraseFromParent();
1585       moveSMRDToVALU(Lo, MRI);
1586       moveSMRDToVALU(Hi, MRI);
1587       break;
1588     }
1589
1590     case AMDGPU::S_LOAD_DWORDX16_IMM:
1591     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1592       MachineInstr *Lo, *Hi;
1593       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1594                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1595       MI->eraseFromParent();
1596       moveSMRDToVALU(Lo, MRI);
1597       moveSMRDToVALU(Hi, MRI);
1598       break;
1599     }
1600   }
1601 }
1602
1603 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1604   SmallVector<MachineInstr *, 128> Worklist;
1605   Worklist.push_back(&TopInst);
1606
1607   while (!Worklist.empty()) {
1608     MachineInstr *Inst = Worklist.pop_back_val();
1609     MachineBasicBlock *MBB = Inst->getParent();
1610     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1611
1612     unsigned Opcode = Inst->getOpcode();
1613     unsigned NewOpcode = getVALUOp(*Inst);
1614
1615     // Handle some special cases
1616     switch (Opcode) {
1617     default:
1618       if (isSMRD(Inst->getOpcode())) {
1619         moveSMRDToVALU(Inst, MRI);
1620       }
1621       break;
1622     case AMDGPU::S_MOV_B64: {
1623       DebugLoc DL = Inst->getDebugLoc();
1624
1625       // If the source operand is a register we can replace this with a
1626       // copy.
1627       if (Inst->getOperand(1).isReg()) {
1628         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1629           .addOperand(Inst->getOperand(0))
1630           .addOperand(Inst->getOperand(1));
1631         Worklist.push_back(Copy);
1632       } else {
1633         // Otherwise, we need to split this into two movs, because there is
1634         // no 64-bit VALU move instruction.
1635         unsigned Reg = Inst->getOperand(0).getReg();
1636         unsigned Dst = split64BitImm(Worklist,
1637                                      Inst,
1638                                      MRI,
1639                                      MRI.getRegClass(Reg),
1640                                      Inst->getOperand(1));
1641         MRI.replaceRegWith(Reg, Dst);
1642       }
1643       Inst->eraseFromParent();
1644       continue;
1645     }
1646     case AMDGPU::S_AND_B64:
1647       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1648       Inst->eraseFromParent();
1649       continue;
1650
1651     case AMDGPU::S_OR_B64:
1652       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1653       Inst->eraseFromParent();
1654       continue;
1655
1656     case AMDGPU::S_XOR_B64:
1657       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1658       Inst->eraseFromParent();
1659       continue;
1660
1661     case AMDGPU::S_NOT_B64:
1662       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1663       Inst->eraseFromParent();
1664       continue;
1665
1666     case AMDGPU::S_BCNT1_I32_B64:
1667       splitScalar64BitBCNT(Worklist, Inst);
1668       Inst->eraseFromParent();
1669       continue;
1670
1671     case AMDGPU::S_BFE_U64:
1672     case AMDGPU::S_BFE_I64:
1673     case AMDGPU::S_BFM_B64:
1674       llvm_unreachable("Moving this op to VALU not implemented");
1675     }
1676
1677     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1678       // We cannot move this instruction to the VALU, so we should try to
1679       // legalize its operands instead.
1680       legalizeOperands(Inst);
1681       continue;
1682     }
1683
1684     // Use the new VALU Opcode.
1685     const MCInstrDesc &NewDesc = get(NewOpcode);
1686     Inst->setDesc(NewDesc);
1687
1688     // Remove any references to SCC. Vector instructions can't read from it, and
1689     // We're just about to add the implicit use / defs of VCC, and we don't want
1690     // both.
1691     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1692       MachineOperand &Op = Inst->getOperand(i);
1693       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1694         Inst->RemoveOperand(i);
1695     }
1696
1697     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1698       // We are converting these to a BFE, so we need to add the missing
1699       // operands for the size and offset.
1700       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1701       Inst->addOperand(MachineOperand::CreateImm(0));
1702       Inst->addOperand(MachineOperand::CreateImm(Size));
1703
1704     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1705       // The VALU version adds the second operand to the result, so insert an
1706       // extra 0 operand.
1707       Inst->addOperand(MachineOperand::CreateImm(0));
1708     }
1709
1710     addDescImplicitUseDef(NewDesc, Inst);
1711
1712     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1713       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1714       // If we need to move this to VGPRs, we need to unpack the second operand
1715       // back into the 2 separate ones for bit offset and width.
1716       assert(OffsetWidthOp.isImm() &&
1717              "Scalar BFE is only implemented for constant width and offset");
1718       uint32_t Imm = OffsetWidthOp.getImm();
1719
1720       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1721       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1722       Inst->RemoveOperand(2); // Remove old immediate.
1723       Inst->addOperand(MachineOperand::CreateImm(Offset));
1724       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1725     }
1726
1727     // Update the destination register class.
1728
1729     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1730
1731     switch (Opcode) {
1732       // For target instructions, getOpRegClass just returns the virtual
1733       // register class associated with the operand, so we need to find an
1734       // equivalent VGPR register class in order to move the instruction to the
1735       // VALU.
1736     case AMDGPU::COPY:
1737     case AMDGPU::PHI:
1738     case AMDGPU::REG_SEQUENCE:
1739     case AMDGPU::INSERT_SUBREG:
1740       if (RI.hasVGPRs(NewDstRC))
1741         continue;
1742       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1743       if (!NewDstRC)
1744         continue;
1745       break;
1746     default:
1747       break;
1748     }
1749
1750     unsigned DstReg = Inst->getOperand(0).getReg();
1751     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1752     MRI.replaceRegWith(DstReg, NewDstReg);
1753
1754     // Legalize the operands
1755     legalizeOperands(Inst);
1756
1757     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1758            E = MRI.use_end(); I != E; ++I) {
1759       MachineInstr &UseMI = *I->getParent();
1760       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1761         Worklist.push_back(&UseMI);
1762       }
1763     }
1764   }
1765 }
1766
1767 //===----------------------------------------------------------------------===//
1768 // Indirect addressing callbacks
1769 //===----------------------------------------------------------------------===//
1770
1771 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1772                                                  unsigned Channel) const {
1773   assert(Channel == 0);
1774   return RegIndex;
1775 }
1776
1777 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1778   return &AMDGPU::VReg_32RegClass;
1779 }
1780
1781 void SIInstrInfo::splitScalar64BitUnaryOp(
1782   SmallVectorImpl<MachineInstr *> &Worklist,
1783   MachineInstr *Inst,
1784   unsigned Opcode) const {
1785   MachineBasicBlock &MBB = *Inst->getParent();
1786   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1787
1788   MachineOperand &Dest = Inst->getOperand(0);
1789   MachineOperand &Src0 = Inst->getOperand(1);
1790   DebugLoc DL = Inst->getDebugLoc();
1791
1792   MachineBasicBlock::iterator MII = Inst;
1793
1794   const MCInstrDesc &InstDesc = get(Opcode);
1795   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1796     MRI.getRegClass(Src0.getReg()) :
1797     &AMDGPU::SGPR_32RegClass;
1798
1799   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1800
1801   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1802                                                        AMDGPU::sub0, Src0SubRC);
1803
1804   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1805   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1806
1807   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1808   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1809     .addOperand(SrcReg0Sub0);
1810
1811   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1812                                                        AMDGPU::sub1, Src0SubRC);
1813
1814   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1815   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1816     .addOperand(SrcReg0Sub1);
1817
1818   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1819   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1820     .addReg(DestSub0)
1821     .addImm(AMDGPU::sub0)
1822     .addReg(DestSub1)
1823     .addImm(AMDGPU::sub1);
1824
1825   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1826
1827   // Try to legalize the operands in case we need to swap the order to keep it
1828   // valid.
1829   Worklist.push_back(LoHalf);
1830   Worklist.push_back(HiHalf);
1831 }
1832
1833 void SIInstrInfo::splitScalar64BitBinaryOp(
1834   SmallVectorImpl<MachineInstr *> &Worklist,
1835   MachineInstr *Inst,
1836   unsigned Opcode) const {
1837   MachineBasicBlock &MBB = *Inst->getParent();
1838   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1839
1840   MachineOperand &Dest = Inst->getOperand(0);
1841   MachineOperand &Src0 = Inst->getOperand(1);
1842   MachineOperand &Src1 = Inst->getOperand(2);
1843   DebugLoc DL = Inst->getDebugLoc();
1844
1845   MachineBasicBlock::iterator MII = Inst;
1846
1847   const MCInstrDesc &InstDesc = get(Opcode);
1848   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1849     MRI.getRegClass(Src0.getReg()) :
1850     &AMDGPU::SGPR_32RegClass;
1851
1852   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1853   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1854     MRI.getRegClass(Src1.getReg()) :
1855     &AMDGPU::SGPR_32RegClass;
1856
1857   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1858
1859   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1860                                                        AMDGPU::sub0, Src0SubRC);
1861   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1862                                                        AMDGPU::sub0, Src1SubRC);
1863
1864   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1865   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1866
1867   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1868   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1869     .addOperand(SrcReg0Sub0)
1870     .addOperand(SrcReg1Sub0);
1871
1872   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1873                                                        AMDGPU::sub1, Src0SubRC);
1874   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1875                                                        AMDGPU::sub1, Src1SubRC);
1876
1877   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1878   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1879     .addOperand(SrcReg0Sub1)
1880     .addOperand(SrcReg1Sub1);
1881
1882   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1883   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1884     .addReg(DestSub0)
1885     .addImm(AMDGPU::sub0)
1886     .addReg(DestSub1)
1887     .addImm(AMDGPU::sub1);
1888
1889   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1890
1891   // Try to legalize the operands in case we need to swap the order to keep it
1892   // valid.
1893   Worklist.push_back(LoHalf);
1894   Worklist.push_back(HiHalf);
1895 }
1896
1897 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
1898                                        MachineInstr *Inst) const {
1899   MachineBasicBlock &MBB = *Inst->getParent();
1900   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1901
1902   MachineBasicBlock::iterator MII = Inst;
1903   DebugLoc DL = Inst->getDebugLoc();
1904
1905   MachineOperand &Dest = Inst->getOperand(0);
1906   MachineOperand &Src = Inst->getOperand(1);
1907
1908   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
1909   const TargetRegisterClass *SrcRC = Src.isReg() ?
1910     MRI.getRegClass(Src.getReg()) :
1911     &AMDGPU::SGPR_32RegClass;
1912
1913   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1914   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1915
1916   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
1917
1918   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1919                                                       AMDGPU::sub0, SrcSubRC);
1920   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1921                                                       AMDGPU::sub1, SrcSubRC);
1922
1923   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
1924     .addOperand(SrcRegSub0)
1925     .addImm(0);
1926
1927   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
1928     .addOperand(SrcRegSub1)
1929     .addReg(MidReg);
1930
1931   MRI.replaceRegWith(Dest.getReg(), ResultReg);
1932
1933   Worklist.push_back(First);
1934   Worklist.push_back(Second);
1935 }
1936
1937 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
1938                                         MachineInstr *Inst) const {
1939   // Add the implict and explicit register definitions.
1940   if (NewDesc.ImplicitUses) {
1941     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
1942       unsigned Reg = NewDesc.ImplicitUses[i];
1943       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
1944     }
1945   }
1946
1947   if (NewDesc.ImplicitDefs) {
1948     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
1949       unsigned Reg = NewDesc.ImplicitDefs[i];
1950       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
1951     }
1952   }
1953 }
1954
1955 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1956                                    MachineBasicBlock *MBB,
1957                                    MachineBasicBlock::iterator I,
1958                                    unsigned ValueReg,
1959                                    unsigned Address, unsigned OffsetReg) const {
1960   const DebugLoc &DL = MBB->findDebugLoc(I);
1961   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1962                                       getIndirectIndexBegin(*MBB->getParent()));
1963
1964   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1965           .addReg(IndirectBaseReg, RegState::Define)
1966           .addOperand(I->getOperand(0))
1967           .addReg(IndirectBaseReg)
1968           .addReg(OffsetReg)
1969           .addImm(0)
1970           .addReg(ValueReg);
1971 }
1972
1973 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1974                                    MachineBasicBlock *MBB,
1975                                    MachineBasicBlock::iterator I,
1976                                    unsigned ValueReg,
1977                                    unsigned Address, unsigned OffsetReg) const {
1978   const DebugLoc &DL = MBB->findDebugLoc(I);
1979   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1980                                       getIndirectIndexBegin(*MBB->getParent()));
1981
1982   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1983           .addOperand(I->getOperand(0))
1984           .addOperand(I->getOperand(1))
1985           .addReg(IndirectBaseReg)
1986           .addReg(OffsetReg)
1987           .addImm(0);
1988
1989 }
1990
1991 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1992                                             const MachineFunction &MF) const {
1993   int End = getIndirectIndexEnd(MF);
1994   int Begin = getIndirectIndexBegin(MF);
1995
1996   if (End == -1)
1997     return;
1998
1999
2000   for (int Index = Begin; Index <= End; ++Index)
2001     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2002
2003   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2004     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2005
2006   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2007     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2008
2009   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2010     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2011
2012   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2013     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2014
2015   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2016     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2017 }
2018
2019 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2020                                                    unsigned OperandName) const {
2021   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2022   if (Idx == -1)
2023     return nullptr;
2024
2025   return &MI.getOperand(Idx);
2026 }