lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 166 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 167                            [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 170 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 171
 172 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 173                            [SDNPHasChain, SDNPOptInGlue]>;
 174
 175 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 176                            [SDNPHasChain, SDNPMayLoad]>;
 177 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 178                            [SDNPHasChain, SDNPMayStore]>;
 179
 180 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 181 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 182                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185
 186 // Instructions to support atomic operations
 187 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 188                           [SDNPHasChain, SDNPMayLoad]>;
 189 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 190                           [SDNPHasChain, SDNPMayStore]>;
 191
 192 // Instructions to support medium and large code model
 193 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 194 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 195 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 196
 197
 198 // Instructions to support dynamic alloca.
 199 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 200 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC specific transformation functions and pattern fragments.
 204 //
 205
 206 def SHL32 : SDNodeXForm<imm, [{
 207   // Transformation function: 31 - imm
 208   return getI32Imm(31 - N->getZExtValue());
 209 }]>;
 210
 211 def SRL32 : SDNodeXForm<imm, [{
 212   // Transformation function: 32 - imm
 213   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 214 }]>;
 215
 216 def LO16 : SDNodeXForm<imm, [{
 217   // Transformation function: get the low 16 bits.
 218   return getI32Imm((unsigned short)N->getZExtValue());
 219 }]>;
 220
 221 def HI16 : SDNodeXForm<imm, [{
 222   // Transformation function: shift the immediate value down into the low bits.
 223   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 224 }]>;
 225
 226 def HA16 : SDNodeXForm<imm, [{
 227   // Transformation function: shift the immediate value down into the low bits.
 228   signed int Val = N->getZExtValue();
 229   return getI32Imm((Val - (signed short)Val) >> 16);
 230 }]>;
 231 def MB : SDNodeXForm<imm, [{
 232   // Transformation function: get the start bit of a mask
 233   unsigned mb = 0, me;
 234   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 235   return getI32Imm(mb);
 236 }]>;
 237
 238 def ME : SDNodeXForm<imm, [{
 239   // Transformation function: get the end bit of a mask
 240   unsigned mb, me = 0;
 241   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 242   return getI32Imm(me);
 243 }]>;
 244 def maskimm32 : PatLeaf<(imm), [{
 245   // maskImm predicate - True if immediate is a run of ones.
 246   unsigned mb, me;
 247   if (N->getValueType(0) == MVT::i32)
 248     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 249   else
 250     return false;
 251 }]>;
 252
 253 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 254   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 255   // sign extended field.  Used by instructions like 'addi'.
 256   return (int32_t)Imm == (short)Imm;
 257 }]>;
 258 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 259   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 260   // sign extended field.  Used by instructions like 'addi'.
 261   return (int64_t)Imm == (short)Imm;
 262 }]>;
 263 def immZExt16  : PatLeaf<(imm), [{
 264   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 265   // field.  Used by instructions like 'ori'.
 266   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 267 }], LO16>;
 268
 269 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 270 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 271 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 272 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 273 // clear).
 274 def imm16ShiftedZExt : PatLeaf<(imm), [{
 275   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'xoris'.
 277   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 278 }], HI16>;
 279
 280 def imm16ShiftedSExt : PatLeaf<(imm), [{
 281   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 282   // immediate are set.  Used by instructions like 'addis'.  Identical to
 283   // imm16ShiftedZExt in 32-bit mode.
 284   if (N->getZExtValue() & 0xFFFF) return false;
 285   if (N->getValueType(0) == MVT::i32)
 286     return true;
 287   // For 64-bit, make sure it is sext right.
 288   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 289 }], HI16>;
 290
 291 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 292 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 293 // offsets are hidden behind TOC entries than the values of the lower-order
 294 // bits cannot be checked directly. As a result, we need to also incorporate
 295 // an alignment check into the relevant patterns.
 296
 297 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 298   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 299 }]>;
 300 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 301                             (store node:$val, node:$ptr), [{
 302   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 303 }]>;
 304 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 305   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 306 }]>;
 307 def aligned4pre_store : PatFrag<
 308                           (ops node:$val, node:$base, node:$offset),
 309                           (pre_store node:$val, node:$base, node:$offset), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312
 313 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 314   return cast<LoadSDNode>(N)->getAlignment() < 4;
 315 }]>;
 316 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 317                               (store node:$val, node:$ptr), [{
 318   return cast<StoreSDNode>(N)->getAlignment() < 4;
 319 }]>;
 320 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 321   return cast<LoadSDNode>(N)->getAlignment() < 4;
 322 }]>;
 323
 324 //===----------------------------------------------------------------------===//
 325 // PowerPC Flag Definitions.
 326
 327 class isPPC64 { bit PPC64 = 1; }
 328 class isDOT   { bit RC = 1; }
 329
 330 class RegConstraint<string C> {
 331   string Constraints = C;
 332 }
 333 class NoEncode<string E> {
 334   string DisableEncoding = E;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // PowerPC Operand Definitions.
 340
 341 // In the default PowerPC assembler syntax, registers are specified simply
 342 // by number, so they cannot be distinguished from immediate values (without
 343 // looking at the opcode).  This means that the default operand matching logic
 344 // for the asm parser does not work, and we need to specify custom matchers.
 345 // Since those can only be specified with RegisterOperand classes and not
 346 // directly on the RegisterClass, all instructions patterns used by the asm
 347 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 348 // all their register operands.
 349 // For this purpose, we define one RegisterOperand for each RegisterClass,
 350 // using the same name as the class, just in lower case.
 351
 352 def PPCRegGPRCAsmOperand : AsmOperandClass {
 353   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 354 }
 355 def gprc : RegisterOperand<GPRC> {
 356   let ParserMatchClass = PPCRegGPRCAsmOperand;
 357 }
 358 def PPCRegG8RCAsmOperand : AsmOperandClass {
 359   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 360 }
 361 def g8rc : RegisterOperand<G8RC> {
 362   let ParserMatchClass = PPCRegG8RCAsmOperand;
 363 }
 364 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 365   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 366 }
 367 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 368   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 369 }
 370 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 371   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 372 }
 373 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 374   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 375 }
 376 def PPCRegF8RCAsmOperand : AsmOperandClass {
 377   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 378 }
 379 def f8rc : RegisterOperand<F8RC> {
 380   let ParserMatchClass = PPCRegF8RCAsmOperand;
 381 }
 382 def PPCRegF4RCAsmOperand : AsmOperandClass {
 383   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 384 }
 385 def f4rc : RegisterOperand<F4RC> {
 386   let ParserMatchClass = PPCRegF4RCAsmOperand;
 387 }
 388 def PPCRegVRRCAsmOperand : AsmOperandClass {
 389   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 390 }
 391 def vrrc : RegisterOperand<VRRC> {
 392   let ParserMatchClass = PPCRegVRRCAsmOperand;
 393 }
 394 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 395   let Name = "RegCRBITRC"; let PredicateMethod = "isRegNumber";
 396 }
 397 def crbitrc : RegisterOperand<CRBITRC> {
 398   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 399 }
 400 def PPCRegCRRCAsmOperand : AsmOperandClass {
 401   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 402 }
 403 def crrc : RegisterOperand<CRRC> {
 404   let ParserMatchClass = PPCRegCRRCAsmOperand;
 405 }
 406
 407 def PPCS5ImmAsmOperand : AsmOperandClass {
 408   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411 def s5imm   : Operand<i32> {
 412   let PrintMethod = "printS5ImmOperand";
 413   let ParserMatchClass = PPCS5ImmAsmOperand;
 414 }
 415 def PPCU5ImmAsmOperand : AsmOperandClass {
 416   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 417   let RenderMethod = "addImmOperands";
 418 }
 419 def u5imm   : Operand<i32> {
 420   let PrintMethod = "printU5ImmOperand";
 421   let ParserMatchClass = PPCU5ImmAsmOperand;
 422 }
 423 def PPCU6ImmAsmOperand : AsmOperandClass {
 424   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 425   let RenderMethod = "addImmOperands";
 426 }
 427 def u6imm   : Operand<i32> {
 428   let PrintMethod = "printU6ImmOperand";
 429   let ParserMatchClass = PPCU6ImmAsmOperand;
 430 }
 431 def PPCS16ImmAsmOperand : AsmOperandClass {
 432   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 433   let RenderMethod = "addImmOperands";
 434 }
 435 def s16imm  : Operand<i32> {
 436   let PrintMethod = "printS16ImmOperand";
 437   let EncoderMethod = "getImm16Encoding";
 438   let ParserMatchClass = PPCS16ImmAsmOperand;
 439 }
 440 def PPCU16ImmAsmOperand : AsmOperandClass {
 441   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 442   let RenderMethod = "addImmOperands";
 443 }
 444 def u16imm  : Operand<i32> {
 445   let PrintMethod = "printU16ImmOperand";
 446   let EncoderMethod = "getImm16Encoding";
 447   let ParserMatchClass = PPCU16ImmAsmOperand;
 448 }
 449 def PPCS17ImmAsmOperand : AsmOperandClass {
 450   let Name = "S17Imm"; let PredicateMethod = "isS17Imm";
 451   let RenderMethod = "addImmOperands";
 452 }
 453 def s17imm  : Operand<i32> {
 454   // This operand type is used for addis/lis to allow the assembler parser
 455   // to accept immediates in the range -65536..65535 for compatibility with
 456   // the GNU assembler.  The operand is treated as 16-bit otherwise.
 457   let PrintMethod = "printS16ImmOperand";
 458   let EncoderMethod = "getImm16Encoding";
 459   let ParserMatchClass = PPCS17ImmAsmOperand;
 460 }
 461 def PPCDirectBrAsmOperand : AsmOperandClass {
 462   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 463   let RenderMethod = "addBranchTargetOperands";
 464 }
 465 def directbrtarget : Operand<OtherVT> {
 466   let PrintMethod = "printBranchOperand";
 467   let EncoderMethod = "getDirectBrEncoding";
 468   let ParserMatchClass = PPCDirectBrAsmOperand;
 469 }
 470 def absdirectbrtarget : Operand<OtherVT> {
 471   let PrintMethod = "printAbsBranchOperand";
 472   let EncoderMethod = "getAbsDirectBrEncoding";
 473   let ParserMatchClass = PPCDirectBrAsmOperand;
 474 }
 475 def PPCCondBrAsmOperand : AsmOperandClass {
 476   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 477   let RenderMethod = "addBranchTargetOperands";
 478 }
 479 def condbrtarget : Operand<OtherVT> {
 480   let PrintMethod = "printBranchOperand";
 481   let EncoderMethod = "getCondBrEncoding";
 482   let ParserMatchClass = PPCCondBrAsmOperand;
 483 }
 484 def abscondbrtarget : Operand<OtherVT> {
 485   let PrintMethod = "printAbsBranchOperand";
 486   let EncoderMethod = "getAbsCondBrEncoding";
 487   let ParserMatchClass = PPCCondBrAsmOperand;
 488 }
 489 def calltarget : Operand<iPTR> {
 490   let PrintMethod = "printBranchOperand";
 491   let EncoderMethod = "getDirectBrEncoding";
 492   let ParserMatchClass = PPCDirectBrAsmOperand;
 493 }
 494 def abscalltarget : Operand<iPTR> {
 495   let PrintMethod = "printAbsBranchOperand";
 496   let EncoderMethod = "getAbsDirectBrEncoding";
 497   let ParserMatchClass = PPCDirectBrAsmOperand;
 498 }
 499 def PPCCRBitMaskOperand : AsmOperandClass {
 500  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 501 }
 502 def crbitm: Operand<i8> {
 503   let PrintMethod = "printcrbitm";
 504   let EncoderMethod = "get_crbitm_encoding";
 505   let ParserMatchClass = PPCCRBitMaskOperand;
 506 }
 507 // Address operands
 508 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 509 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 510   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 511 }
 512 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 513   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 514 }
 515 // A version of ptr_rc usable with the asm parser.
 516 def PPCRegGxRCOperand : AsmOperandClass {
 517   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 518 }
 519 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 520   let ParserMatchClass = PPCRegGxRCOperand;
 521 }
 522
 523 def PPCDispRIOperand : AsmOperandClass {
 524  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 525  let RenderMethod = "addImmOperands";
 526 }
 527 def dispRI : Operand<iPTR> {
 528   let ParserMatchClass = PPCDispRIOperand;
 529 }
 530 def PPCDispRIXOperand : AsmOperandClass {
 531  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 532  let RenderMethod = "addImmOperands";
 533 }
 534 def dispRIX : Operand<iPTR> {
 535   let ParserMatchClass = PPCDispRIXOperand;
 536 }
 537
 538 def memri : Operand<iPTR> {
 539   let PrintMethod = "printMemRegImm";
 540   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 541   let EncoderMethod = "getMemRIEncoding";
 542 }
 543 def memrr : Operand<iPTR> {
 544   let PrintMethod = "printMemRegReg";
 545   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 546 }
 547 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 548   let PrintMethod = "printMemRegImm";
 549   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 550   let EncoderMethod = "getMemRIXEncoding";
 551 }
 552
 553 // A single-register address. This is used with the SjLj
 554 // pseudo-instructions.
 555 def memr : Operand<iPTR> {
 556   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 557 }
 558
 559 // PowerPC Predicate operand.
 560 def pred : Operand<OtherVT> {
 561   let PrintMethod = "printPredicateOperand";
 562   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 563 }
 564
 565 // Define PowerPC specific addressing mode.
 566 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 567 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 568 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 569 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 570
 571 // The address in a single register. This is used with the SjLj
 572 // pseudo-instructions.
 573 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 574
 575 /// This is just the offset part of iaddr, used for preinc.
 576 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 577
 578 //===----------------------------------------------------------------------===//
 579 // PowerPC Instruction Predicate Definitions.
 580 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 581 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 582 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 583
 584 //===----------------------------------------------------------------------===//
 585 // PowerPC Multiclass Definitions.
 586
 587 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 588                     string asmbase, string asmstr, InstrItinClass itin,
 589                     list<dag> pattern> {
 590   let BaseName = asmbase in {
 591     def NAME : XForm_6<opcode, xo, OOL, IOL,
 592                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 593                        pattern>, RecFormRel;
 594     let Defs = [CR0] in
 595     def o    : XForm_6<opcode, xo, OOL, IOL,
 596                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 597                        []>, isDOT, RecFormRel;
 598   }
 599 }
 600
 601 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 602                      string asmbase, string asmstr, InstrItinClass itin,
 603                      list<dag> pattern> {
 604   let BaseName = asmbase in {
 605     let Defs = [CARRY] in
 606     def NAME : XForm_6<opcode, xo, OOL, IOL,
 607                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 608                        pattern>, RecFormRel;
 609     let Defs = [CARRY, CR0] in
 610     def o    : XForm_6<opcode, xo, OOL, IOL,
 611                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 612                        []>, isDOT, RecFormRel;
 613   }
 614 }
 615
 616 multiclass XForm_10r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 617                     string asmbase, string asmstr, InstrItinClass itin,
 618                     list<dag> pattern> {
 619   let BaseName = asmbase in {
 620     def NAME : XForm_10<opcode, xo, OOL, IOL,
 621                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 622                        pattern>, RecFormRel;
 623     let Defs = [CR0] in
 624     def o    : XForm_10<opcode, xo, OOL, IOL,
 625                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 626                        []>, isDOT, RecFormRel;
 627   }
 628 }
 629
 630 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 631                       string asmbase, string asmstr, InstrItinClass itin,
 632                       list<dag> pattern> {
 633   let BaseName = asmbase in {
 634     let Defs = [CARRY] in
 635     def NAME : XForm_10<opcode, xo, OOL, IOL,
 636                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 637                        pattern>, RecFormRel;
 638     let Defs = [CARRY, CR0] in
 639     def o    : XForm_10<opcode, xo, OOL, IOL,
 640                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 641                        []>, isDOT, RecFormRel;
 642   }
 643 }
 644
 645 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 646                     string asmbase, string asmstr, InstrItinClass itin,
 647                     list<dag> pattern> {
 648   let BaseName = asmbase in {
 649     def NAME : XForm_11<opcode, xo, OOL, IOL,
 650                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 651                        pattern>, RecFormRel;
 652     let Defs = [CR0] in
 653     def o    : XForm_11<opcode, xo, OOL, IOL,
 654                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 655                        []>, isDOT, RecFormRel;
 656   }
 657 }
 658
 659 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 660                     string asmbase, string asmstr, InstrItinClass itin,
 661                     list<dag> pattern> {
 662   let BaseName = asmbase in {
 663     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 664                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 665                        pattern>, RecFormRel;
 666     let Defs = [CR0] in
 667     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 668                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 669                        []>, isDOT, RecFormRel;
 670   }
 671 }
 672
 673 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 674                       string asmbase, string asmstr, InstrItinClass itin,
 675                       list<dag> pattern> {
 676   let BaseName = asmbase in {
 677     let Defs = [CARRY] in
 678     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 679                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 680                        pattern>, RecFormRel;
 681     let Defs = [CARRY, CR0] in
 682     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 683                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 684                        []>, isDOT, RecFormRel;
 685   }
 686 }
 687
 688 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 689                     string asmbase, string asmstr, InstrItinClass itin,
 690                     list<dag> pattern> {
 691   let BaseName = asmbase in {
 692     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 693                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 694                        pattern>, RecFormRel;
 695     let Defs = [CR0] in
 696     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 697                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 698                        []>, isDOT, RecFormRel;
 699   }
 700 }
 701
 702 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 703                       string asmbase, string asmstr, InstrItinClass itin,
 704                       list<dag> pattern> {
 705   let BaseName = asmbase in {
 706     let Defs = [CARRY] in
 707     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 708                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 709                        pattern>, RecFormRel;
 710     let Defs = [CARRY, CR0] in
 711     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 712                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 713                        []>, isDOT, RecFormRel;
 714   }
 715 }
 716
 717 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 718                     string asmbase, string asmstr, InstrItinClass itin,
 719                     list<dag> pattern> {
 720   let BaseName = asmbase in {
 721     def NAME : MForm_2<opcode, OOL, IOL,
 722                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 723                        pattern>, RecFormRel;
 724     let Defs = [CR0] in
 725     def o    : MForm_2<opcode, OOL, IOL,
 726                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 727                        []>, isDOT, RecFormRel;
 728   }
 729 }
 730
 731 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 732                     string asmbase, string asmstr, InstrItinClass itin,
 733                     list<dag> pattern> {
 734   let BaseName = asmbase in {
 735     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 736                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 737                        pattern>, RecFormRel;
 738     let Defs = [CR0] in
 739     def o    : MDForm_1<opcode, xo, OOL, IOL,
 740                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 741                        []>, isDOT, RecFormRel;
 742   }
 743 }
 744
 745 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 746                      string asmbase, string asmstr, InstrItinClass itin,
 747                      list<dag> pattern> {
 748   let BaseName = asmbase in {
 749     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 750                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 751                         pattern>, RecFormRel;
 752     let Defs = [CR0] in
 753     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 754                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 755                         []>, isDOT, RecFormRel;
 756   }
 757 }
 758
 759 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 760                       string asmbase, string asmstr, InstrItinClass itin,
 761                       list<dag> pattern> {
 762   let BaseName = asmbase in {
 763     let Defs = [CARRY] in
 764     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 765                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 766                        pattern>, RecFormRel;
 767     let Defs = [CARRY, CR0] in
 768     def o    : XSForm_1<opcode, xo, OOL, IOL,
 769                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 770                        []>, isDOT, RecFormRel;
 771   }
 772 }
 773
 774 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 775                     string asmbase, string asmstr, InstrItinClass itin,
 776                     list<dag> pattern> {
 777   let BaseName = asmbase in {
 778     def NAME : XForm_26<opcode, xo, OOL, IOL,
 779                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 780                        pattern>, RecFormRel;
 781     let Defs = [CR1] in
 782     def o    : XForm_26<opcode, xo, OOL, IOL,
 783                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 784                        []>, isDOT, RecFormRel;
 785   }
 786 }
 787
 788 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 789                     string asmbase, string asmstr, InstrItinClass itin,
 790                     list<dag> pattern> {
 791   let BaseName = asmbase in {
 792     def NAME : AForm_1<opcode, xo, OOL, IOL,
 793                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 794                        pattern>, RecFormRel;
 795     let Defs = [CR1] in
 796     def o    : AForm_1<opcode, xo, OOL, IOL,
 797                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 798                        []>, isDOT, RecFormRel;
 799   }
 800 }
 801
 802 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 803                     string asmbase, string asmstr, InstrItinClass itin,
 804                     list<dag> pattern> {
 805   let BaseName = asmbase in {
 806     def NAME : AForm_2<opcode, xo, OOL, IOL,
 807                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 808                        pattern>, RecFormRel;
 809     let Defs = [CR1] in
 810     def o    : AForm_2<opcode, xo, OOL, IOL,
 811                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 812                        []>, isDOT, RecFormRel;
 813   }
 814 }
 815
 816 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 817                     string asmbase, string asmstr, InstrItinClass itin,
 818                     list<dag> pattern> {
 819   let BaseName = asmbase in {
 820     def NAME : AForm_3<opcode, xo, OOL, IOL,
 821                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 822                        pattern>, RecFormRel;
 823     let Defs = [CR1] in
 824     def o    : AForm_3<opcode, xo, OOL, IOL,
 825                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 826                        []>, isDOT, RecFormRel;
 827   }
 828 }
 829
 830 //===----------------------------------------------------------------------===//
 831 // PowerPC Instruction Definitions.
 832
 833 // Pseudo-instructions:
 834
 835 let hasCtrlDep = 1 in {
 836 let Defs = [R1], Uses = [R1] in {
 837 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 838                               [(callseq_start timm:$amt)]>;
 839 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 840                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 841 }
 842
 843 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 844                               "UPDATE_VRSAVE $rD, $rS", []>;
 845 }
 846
 847 let Defs = [R1], Uses = [R1] in
 848 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 849                        [(set i32:$result,
 850                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 851
 852 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 853 // instruction selection into a branch sequence.
 854 let usesCustomInserter = 1,    // Expanded after instruction selection.
 855     PPC970_Single = 1 in {
 856   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 857   // because either operand might become the first operand in an isel, and
 858   // that operand cannot be r0.
 859   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 860                               gprc_nor0:$T, gprc_nor0:$F,
 861                               i32imm:$BROPC), "#SELECT_CC_I4",
 862                               []>;
 863   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 864                               g8rc_nox0:$T, g8rc_nox0:$F,
 865                               i32imm:$BROPC), "#SELECT_CC_I8",
 866                               []>;
 867   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 868                               i32imm:$BROPC), "#SELECT_CC_F4",
 869                               []>;
 870   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 871                               i32imm:$BROPC), "#SELECT_CC_F8",
 872                               []>;
 873   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 874                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 875                               []>;
 876 }
 877
 878 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 879 // scavenge a register for it.
 880 let mayStore = 1 in
 881 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 882                      "#SPILL_CR", []>;
 883
 884 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 885 // spilled), so we'll need to scavenge a register for it.
 886 let mayLoad = 1 in
 887 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
 888                      "#RESTORE_CR", []>;
 889
 890 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 891   let isReturn = 1, Uses = [LR, RM] in
 892     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 893                            [(retflag)]>;
 894   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 895     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 896
 897     let isCodeGenOnly = 1 in
 898     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 899                             "b${cond:cc}ctr${cond:pm} ${cond:reg}", BrB, []>;
 900   }
 901 }
 902
 903 let Defs = [LR] in
 904   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 905                    PPC970_Unit_BRU;
 906
 907 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 908   let isBarrier = 1 in {
 909   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 910                   "b $dst", BrB,
 911                   [(br bb:$dst)]>;
 912   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
 913                   "ba $dst", BrB, []>;
 914   }
 915
 916   // BCC represents an arbitrary conditional branch on a predicate.
 917   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 918   // a two-value operand where a dag node expects two operands. :(
 919   let isCodeGenOnly = 1 in {
 920     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 921                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
 922                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
 923     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 924                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
 925
 926     let isReturn = 1, Uses = [LR, RM] in
 927     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 928                            "b${cond:cc}lr${cond:pm} ${cond:reg}", BrB, []>;
 929   }
 930
 931   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 932    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 933                              "bdzlr", BrB, []>;
 934    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 935                              "bdnzlr", BrB, []>;
 936    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
 937                              "bdzlr+", BrB, []>;
 938    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
 939                              "bdnzlr+", BrB, []>;
 940    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
 941                              "bdzlr-", BrB, []>;
 942    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
 943                              "bdnzlr-", BrB, []>;
 944   }
 945
 946   let Defs = [CTR], Uses = [CTR] in {
 947     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 948                        "bdz $dst">;
 949     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 950                        "bdnz $dst">;
 951     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
 952                         "bdza $dst">;
 953     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
 954                         "bdnza $dst">;
 955     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
 956                        "bdz+ $dst">;
 957     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
 958                        "bdnz+ $dst">;
 959     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
 960                         "bdza+ $dst">;
 961     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
 962                         "bdnza+ $dst">;
 963     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
 964                        "bdz- $dst">;
 965     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
 966                        "bdnz- $dst">;
 967     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
 968                         "bdza- $dst">;
 969     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
 970                         "bdnza- $dst">;
 971   }
 972 }
 973
 974 // The unconditional BCL used by the SjLj setjmp code.
 975 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 976   let Defs = [LR], Uses = [RM] in {
 977     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 978                             "bcl 20, 31, $dst">;
 979   }
 980 }
 981
 982 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 983   // Convenient aliases for call instructions
 984   let Uses = [RM] in {
 985     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 986                     "bl $func", BrB, []>;  // See Pat patterns below.
 987     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
 988                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 989
 990     let isCodeGenOnly = 1 in {
 991       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
 992                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
 993       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 994                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
 995     }
 996   }
 997   let Uses = [CTR, RM] in {
 998     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 999                              "bctrl", BrB, [(PPCbctrl)]>,
1000                 Requires<[In32BitMode]>;
1001
1002     let isCodeGenOnly = 1 in
1003     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
1004                              "b${cond:cc}ctrl${cond:pm} ${cond:reg}", BrB, []>;
1005   }
1006   let Uses = [LR, RM] in {
1007     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
1008                             "blrl", BrB, []>;
1009
1010     let isCodeGenOnly = 1 in
1011     def BCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1012                             "b${cond:cc}lrl${cond:pm} ${cond:reg}", BrB, []>;
1013   }
1014   let Defs = [CTR], Uses = [CTR, RM] in {
1015     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1016                         "bdzl $dst">;
1017     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1018                         "bdnzl $dst">;
1019     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1020                          "bdzla $dst">;
1021     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1022                          "bdnzla $dst">;
1023     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1024                         "bdzl+ $dst">;
1025     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1026                         "bdnzl+ $dst">;
1027     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1028                          "bdzla+ $dst">;
1029     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1030                          "bdnzla+ $dst">;
1031     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1032                         "bdzl- $dst">;
1033     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1034                         "bdnzl- $dst">;
1035     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1036                          "bdzla- $dst">;
1037     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1038                          "bdnzla- $dst">;
1039   }
1040   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1041     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1042                                "bdzlrl", BrB, []>;
1043     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1044                                "bdnzlrl", BrB, []>;
1045     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1046                                "bdzlrl+", BrB, []>;
1047     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1048                                "bdnzlrl+", BrB, []>;
1049     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1050                                "bdzlrl-", BrB, []>;
1051     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1052                                "bdnzlrl-", BrB, []>;
1053   }
1054 }
1055
1056 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1057 def TCRETURNdi :Pseudo< (outs),
1058                         (ins calltarget:$dst, i32imm:$offset),
1059                  "#TC_RETURNd $dst $offset",
1060                  []>;
1061
1062
1063 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1064 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1065                  "#TC_RETURNa $func $offset",
1066                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1067
1068 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1069 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1070                  "#TC_RETURNr $dst $offset",
1071                  []>;
1072
1073
1074 let isCodeGenOnly = 1 in {
1075
1076 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1077     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1078 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
1079      Requires<[In32BitMode]>;
1080
1081 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1082     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1083 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1084                   "b $dst", BrB,
1085                   []>;
1086
1087 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1088     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1089 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1090                   "ba $dst", BrB,
1091                   []>;
1092
1093 }
1094
1095 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1096   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1097                             "#EH_SJLJ_SETJMP32",
1098                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1099                           Requires<[In32BitMode]>;
1100   let isTerminator = 1 in
1101   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1102                             "#EH_SJLJ_LONGJMP32",
1103                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1104                           Requires<[In32BitMode]>;
1105 }
1106
1107 let isBranch = 1, isTerminator = 1 in {
1108   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1109                         "#EH_SjLj_Setup\t$dst", []>;
1110 }
1111
1112 // System call.
1113 let PPC970_Unit = 7 in {
1114   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1115                       "sc $lev", BrB, [(PPCsc (i32 imm:$lev))]>;
1116 }
1117
1118 // DCB* instructions.
1119 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
1120                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1121                       PPC970_DGroup_Single;
1122 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
1123                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1124                       PPC970_DGroup_Single;
1125 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
1126                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1127                       PPC970_DGroup_Single;
1128 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
1129                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1130                       PPC970_DGroup_Single;
1131 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
1132                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1133                       PPC970_DGroup_Single;
1134 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
1135                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1136                       PPC970_DGroup_Single;
1137 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
1138                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1139                       PPC970_DGroup_Single;
1140 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
1141                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1142                       PPC970_DGroup_Single;
1143
1144 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1145           (DCBT xoaddr:$dst)>;
1146
1147 // Atomic operations
1148 let usesCustomInserter = 1 in {
1149   let Defs = [CR0] in {
1150     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1151       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1152       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1153     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1154       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1155       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1156     def ATOMIC_LOAD_AND_I8 : Pseudo<
1157       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1158       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1159     def ATOMIC_LOAD_OR_I8 : Pseudo<
1160       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1161       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1162     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1163       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1164       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1165     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1166       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1167       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1168     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1169       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1170       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1171     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1172       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1173       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1174     def ATOMIC_LOAD_AND_I16 : Pseudo<
1175       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1176       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1177     def ATOMIC_LOAD_OR_I16 : Pseudo<
1178       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1179       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1180     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1181       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1182       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1183     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1184       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1185       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1186     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1187       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1188       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1189     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1190       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1191       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1192     def ATOMIC_LOAD_AND_I32 : Pseudo<
1193       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1194       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1195     def ATOMIC_LOAD_OR_I32 : Pseudo<
1196       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1197       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1198     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1199       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1200       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1201     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1202       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1203       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1204
1205     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1206       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1207       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1208     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1209       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1210       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1211     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1212       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1213       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1214
1215     def ATOMIC_SWAP_I8 : Pseudo<
1216       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1217       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1218     def ATOMIC_SWAP_I16 : Pseudo<
1219       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1220       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1221     def ATOMIC_SWAP_I32 : Pseudo<
1222       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1223       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1224   }
1225 }
1226
1227 // Instructions to support atomic operations
1228 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1229                    "lwarx $rD, $src", LdStLWARX,
1230                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1231
1232 let Defs = [CR0] in
1233 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1234                    "stwcx. $rS, $dst", LdStSTWCX,
1235                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1236                    isDOT;
1237
1238 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1239 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
1240
1241 //===----------------------------------------------------------------------===//
1242 // PPC32 Load Instructions.
1243 //
1244
1245 // Unindexed (r+i) Loads.
1246 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1247 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1248                   "lbz $rD, $src", LdStLoad,
1249                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1250 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1251                   "lha $rD, $src", LdStLHA,
1252                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1253                   PPC970_DGroup_Cracked;
1254 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1255                   "lhz $rD, $src", LdStLoad,
1256                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1257 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1258                   "lwz $rD, $src", LdStLoad,
1259                   [(set i32:$rD, (load iaddr:$src))]>;
1260
1261 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1262                   "lfs $rD, $src", LdStLFD,
1263                   [(set f32:$rD, (load iaddr:$src))]>;
1264 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1265                   "lfd $rD, $src", LdStLFD,
1266                   [(set f64:$rD, (load iaddr:$src))]>;
1267
1268
1269 // Unindexed (r+i) Loads with Update (preinc).
1270 let mayLoad = 1, neverHasSideEffects = 1 in {
1271 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1272                    "lbzu $rD, $addr", LdStLoadUpd,
1273                    []>, RegConstraint<"$addr.reg = $ea_result">,
1274                    NoEncode<"$ea_result">;
1275
1276 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1277                    "lhau $rD, $addr", LdStLHAU,
1278                    []>, RegConstraint<"$addr.reg = $ea_result">,
1279                    NoEncode<"$ea_result">;
1280
1281 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1282                    "lhzu $rD, $addr", LdStLoadUpd,
1283                    []>, RegConstraint<"$addr.reg = $ea_result">,
1284                    NoEncode<"$ea_result">;
1285
1286 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1287                    "lwzu $rD, $addr", LdStLoadUpd,
1288                    []>, RegConstraint<"$addr.reg = $ea_result">,
1289                    NoEncode<"$ea_result">;
1290
1291 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1292                   "lfsu $rD, $addr", LdStLFDU,
1293                   []>, RegConstraint<"$addr.reg = $ea_result">,
1294                    NoEncode<"$ea_result">;
1295
1296 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1297                   "lfdu $rD, $addr", LdStLFDU,
1298                   []>, RegConstraint<"$addr.reg = $ea_result">,
1299                    NoEncode<"$ea_result">;
1300
1301
1302 // Indexed (r+r) Loads with Update (preinc).
1303 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1304                    (ins memrr:$addr),
1305                    "lbzux $rD, $addr", LdStLoadUpd,
1306                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1307                    NoEncode<"$ea_result">;
1308
1309 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1310                    (ins memrr:$addr),
1311                    "lhaux $rD, $addr", LdStLHAU,
1312                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1313                    NoEncode<"$ea_result">;
1314
1315 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1316                    (ins memrr:$addr),
1317                    "lhzux $rD, $addr", LdStLoadUpd,
1318                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1319                    NoEncode<"$ea_result">;
1320
1321 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1322                    (ins memrr:$addr),
1323                    "lwzux $rD, $addr", LdStLoadUpd,
1324                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1325                    NoEncode<"$ea_result">;
1326
1327 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1328                    (ins memrr:$addr),
1329                    "lfsux $rD, $addr", LdStLFDU,
1330                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1331                    NoEncode<"$ea_result">;
1332
1333 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1334                    (ins memrr:$addr),
1335                    "lfdux $rD, $addr", LdStLFDU,
1336                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1337                    NoEncode<"$ea_result">;
1338 }
1339 }
1340
1341 // Indexed (r+r) Loads.
1342 //
1343 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1344 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1345                    "lbzx $rD, $src", LdStLoad,
1346                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1347 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1348                    "lhax $rD, $src", LdStLHA,
1349                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1350                    PPC970_DGroup_Cracked;
1351 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1352                    "lhzx $rD, $src", LdStLoad,
1353                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1354 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1355                    "lwzx $rD, $src", LdStLoad,
1356                    [(set i32:$rD, (load xaddr:$src))]>;
1357
1358
1359 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1360                    "lhbrx $rD, $src", LdStLoad,
1361                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1362 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1363                    "lwbrx $rD, $src", LdStLoad,
1364                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1365
1366 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1367                       "lfsx $frD, $src", LdStLFD,
1368                       [(set f32:$frD, (load xaddr:$src))]>;
1369 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1370                       "lfdx $frD, $src", LdStLFD,
1371                       [(set f64:$frD, (load xaddr:$src))]>;
1372
1373 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1374                       "lfiwax $frD, $src", LdStLFD,
1375                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1376 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1377                       "lfiwzx $frD, $src", LdStLFD,
1378                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1379 }
1380
1381 //===----------------------------------------------------------------------===//
1382 // PPC32 Store Instructions.
1383 //
1384
1385 // Unindexed (r+i) Stores.
1386 let PPC970_Unit = 2 in {
1387 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1388                    "stb $rS, $src", LdStStore,
1389                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1390 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1391                    "sth $rS, $src", LdStStore,
1392                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1393 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1394                    "stw $rS, $src", LdStStore,
1395                    [(store i32:$rS, iaddr:$src)]>;
1396 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1397                    "stfs $rS, $dst", LdStSTFD,
1398                    [(store f32:$rS, iaddr:$dst)]>;
1399 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1400                    "stfd $rS, $dst", LdStSTFD,
1401                    [(store f64:$rS, iaddr:$dst)]>;
1402 }
1403
1404 // Unindexed (r+i) Stores with Update (preinc).
1405 let PPC970_Unit = 2, mayStore = 1 in {
1406 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1407                     "stbu $rS, $dst", LdStStoreUpd, []>,
1408                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1409 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1410                     "sthu $rS, $dst", LdStStoreUpd, []>,
1411                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1412 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1413                     "stwu $rS, $dst", LdStStoreUpd, []>,
1414                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1415 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1416                     "stfsu $rS, $dst", LdStSTFDU, []>,
1417                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1418 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1419                     "stfdu $rS, $dst", LdStSTFDU, []>,
1420                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1421 }
1422
1423 // Patterns to match the pre-inc stores.  We can't put the patterns on
1424 // the instruction definitions directly as ISel wants the address base
1425 // and offset to be separate operands, not a single complex operand.
1426 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1427           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1428 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1429           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1430 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1431           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1432 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1433           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1434 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1435           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1436
1437 // Indexed (r+r) Stores.
1438 let PPC970_Unit = 2 in {
1439 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1440                    "stbx $rS, $dst", LdStStore,
1441                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1442                    PPC970_DGroup_Cracked;
1443 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1444                    "sthx $rS, $dst", LdStStore,
1445                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1446                    PPC970_DGroup_Cracked;
1447 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1448                    "stwx $rS, $dst", LdStStore,
1449                    [(store i32:$rS, xaddr:$dst)]>,
1450                    PPC970_DGroup_Cracked;
1451
1452 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1453                    "sthbrx $rS, $dst", LdStStore,
1454                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1455                    PPC970_DGroup_Cracked;
1456 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1457                    "stwbrx $rS, $dst", LdStStore,
1458                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1459                    PPC970_DGroup_Cracked;
1460
1461 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1462                      "stfiwx $frS, $dst", LdStSTFD,
1463                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1464
1465 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1466                      "stfsx $frS, $dst", LdStSTFD,
1467                      [(store f32:$frS, xaddr:$dst)]>;
1468 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1469                      "stfdx $frS, $dst", LdStSTFD,
1470                      [(store f64:$frS, xaddr:$dst)]>;
1471 }
1472
1473 // Indexed (r+r) Stores with Update (preinc).
1474 let PPC970_Unit = 2, mayStore = 1 in {
1475 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1476                     "stbux $rS, $dst", LdStStoreUpd, []>,
1477                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1478                     PPC970_DGroup_Cracked;
1479 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1480                     "sthux $rS, $dst", LdStStoreUpd, []>,
1481                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1482                     PPC970_DGroup_Cracked;
1483 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1484                     "stwux $rS, $dst", LdStStoreUpd, []>,
1485                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1486                     PPC970_DGroup_Cracked;
1487 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1488                     "stfsux $rS, $dst", LdStSTFDU, []>,
1489                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1490                     PPC970_DGroup_Cracked;
1491 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1492                     "stfdux $rS, $dst", LdStSTFDU, []>,
1493                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1494                     PPC970_DGroup_Cracked;
1495 }
1496
1497 // Patterns to match the pre-inc stores.  We can't put the patterns on
1498 // the instruction definitions directly as ISel wants the address base
1499 // and offset to be separate operands, not a single complex operand.
1500 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1501           (STBUX $rS, $ptrreg, $ptroff)>;
1502 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1503           (STHUX $rS, $ptrreg, $ptroff)>;
1504 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1505           (STWUX $rS, $ptrreg, $ptroff)>;
1506 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1507           (STFSUX $rS, $ptrreg, $ptroff)>;
1508 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1509           (STFDUX $rS, $ptrreg, $ptroff)>;
1510
1511 def SYNC : XForm_24_sync<31, 598, (outs), (ins i32imm:$L),
1512                         "sync $L", LdStSync, []>;
1513 def : Pat<(int_ppc_sync), (SYNC 0)>;
1514
1515 //===----------------------------------------------------------------------===//
1516 // PPC32 Arithmetic Instructions.
1517 //
1518
1519 let PPC970_Unit = 1 in {  // FXU Operations.
1520 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1521                      "addi $rD, $rA, $imm", IntSimple,
1522                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1523 let BaseName = "addic" in {
1524 let Defs = [CARRY] in
1525 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1526                      "addic $rD, $rA, $imm", IntGeneral,
1527                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1528                      RecFormRel, PPC970_DGroup_Cracked;
1529 let Defs = [CARRY, CR0] in
1530 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1531                      "addic. $rD, $rA, $imm", IntGeneral,
1532                      []>, isDOT, RecFormRel;
1533 }
1534 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s17imm:$imm),
1535                      "addis $rD, $rA, $imm", IntSimple,
1536                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1537 let isCodeGenOnly = 1 in
1538 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1539                      "la $rD, $sym($rA)", IntGeneral,
1540                      [(set i32:$rD, (add i32:$rA,
1541                                           (PPClo tglobaladdr:$sym, 0)))]>;
1542 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1543                      "mulli $rD, $rA, $imm", IntMulLI,
1544                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1545 let Defs = [CARRY] in
1546 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1547                      "subfic $rD, $rA, $imm", IntGeneral,
1548                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1549
1550 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1551   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1552                        "li $rD, $imm", IntSimple,
1553                        [(set i32:$rD, imm32SExt16:$imm)]>;
1554   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s17imm:$imm),
1555                        "lis $rD, $imm", IntSimple,
1556                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1557 }
1558 }
1559
1560 let PPC970_Unit = 1 in {  // FXU Operations.
1561 let Defs = [CR0] in {
1562 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1563                     "andi. $dst, $src1, $src2", IntGeneral,
1564                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1565                     isDOT;
1566 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1567                     "andis. $dst, $src1, $src2", IntGeneral,
1568                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1569                     isDOT;
1570 }
1571 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1572                     "ori $dst, $src1, $src2", IntSimple,
1573                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1574 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1575                     "oris $dst, $src1, $src2", IntSimple,
1576                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1577 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1578                     "xori $dst, $src1, $src2", IntSimple,
1579                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1580 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1581                     "xoris $dst, $src1, $src2", IntSimple,
1582                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1583 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1584                          []>;
1585 let isCompare = 1, neverHasSideEffects = 1 in {
1586   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1587                           "cmpwi $crD, $rA, $imm", IntCompare>;
1588   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1589                            "cmplwi $dst, $src1, $src2", IntCompare>;
1590 }
1591 }
1592
1593 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1594 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1595                      "nand", "$rA, $rS, $rB", IntSimple,
1596                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1597 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1598                      "and", "$rA, $rS, $rB", IntSimple,
1599                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1600 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1601                      "andc", "$rA, $rS, $rB", IntSimple,
1602                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1603 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1604                      "or", "$rA, $rS, $rB", IntSimple,
1605                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1606 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1607                      "nor", "$rA, $rS, $rB", IntSimple,
1608                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1609 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1610                      "orc", "$rA, $rS, $rB", IntSimple,
1611                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1612 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1613                      "eqv", "$rA, $rS, $rB", IntSimple,
1614                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1615 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1616                      "xor", "$rA, $rS, $rB", IntSimple,
1617                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1618 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1619                      "slw", "$rA, $rS, $rB", IntGeneral,
1620                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1621 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1622                      "srw", "$rA, $rS, $rB", IntGeneral,
1623                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1624 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1625                       "sraw", "$rA, $rS, $rB", IntShift,
1626                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1627 }
1628
1629 let PPC970_Unit = 1 in {  // FXU Operations.
1630 let neverHasSideEffects = 1 in {
1631 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1632                         "srawi", "$rA, $rS, $SH", IntShift,
1633                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1634 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1635                         "cntlzw", "$rA, $rS", IntGeneral,
1636                         [(set i32:$rA, (ctlz i32:$rS))]>;
1637 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1638                         "extsb", "$rA, $rS", IntSimple,
1639                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1640 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1641                         "extsh", "$rA, $rS", IntSimple,
1642                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1643 }
1644 let isCompare = 1, neverHasSideEffects = 1 in {
1645   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1646                             "cmpw $crD, $rA, $rB", IntCompare>;
1647   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1648                             "cmplw $crD, $rA, $rB", IntCompare>;
1649 }
1650 }
1651 let PPC970_Unit = 3 in {  // FPU Operations.
1652 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1653 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1654 let isCompare = 1, neverHasSideEffects = 1 in {
1655   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1656                         "fcmpu $crD, $fA, $fB", FPCompare>;
1657   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1658                         "fcmpu $crD, $fA, $fB", FPCompare>;
1659 }
1660
1661 let Uses = [RM] in {
1662   let neverHasSideEffects = 1 in {
1663   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1664                           "fctiwz", "$frD, $frB", FPGeneral,
1665                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1666
1667   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1668                           "frsp", "$frD, $frB", FPGeneral,
1669                           [(set f32:$frD, (fround f64:$frB))]>;
1670
1671   // The frin -> nearbyint mapping is valid only in fast-math mode.
1672   let Interpretation64Bit = 1 in
1673   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1674                           "frin", "$frD, $frB", FPGeneral,
1675                           [(set f64:$frD, (fnearbyint f64:$frB))]>;
1676   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1677                           "frin", "$frD, $frB", FPGeneral,
1678                           [(set f32:$frD, (fnearbyint f32:$frB))]>;
1679   }
1680
1681   // These pseudos expand to rint but also set FE_INEXACT when the result does
1682   // not equal the argument.
1683   let usesCustomInserter = 1, Defs = [RM] in { // FIXME: Model FPSCR!
1684     def FRINDrint : Pseudo<(outs f8rc:$frD), (ins f8rc:$frB),
1685                             "#FRINDrint", [(set f64:$frD, (frint f64:$frB))]>;
1686     def FRINSrint : Pseudo<(outs f4rc:$frD), (ins f4rc:$frB),
1687                             "#FRINSrint", [(set f32:$frD, (frint f32:$frB))]>;
1688   }
1689
1690   let neverHasSideEffects = 1 in {
1691   let Interpretation64Bit = 1 in
1692   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1693                           "frip", "$frD, $frB", FPGeneral,
1694                           [(set f64:$frD, (fceil f64:$frB))]>;
1695   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1696                           "frip", "$frD, $frB", FPGeneral,
1697                           [(set f32:$frD, (fceil f32:$frB))]>;
1698   let Interpretation64Bit = 1 in
1699   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1700                           "friz", "$frD, $frB", FPGeneral,
1701                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1702   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1703                           "friz", "$frD, $frB", FPGeneral,
1704                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1705   let Interpretation64Bit = 1 in
1706   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1707                           "frim", "$frD, $frB", FPGeneral,
1708                           [(set f64:$frD, (ffloor f64:$frB))]>;
1709   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1710                           "frim", "$frD, $frB", FPGeneral,
1711                           [(set f32:$frD, (ffloor f32:$frB))]>;
1712
1713   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1714                           "fsqrt", "$frD, $frB", FPSqrt,
1715                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1716   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1717                           "fsqrts", "$frD, $frB", FPSqrt,
1718                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1719   }
1720   }
1721 }
1722
1723 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1724 /// often coalesced away and we don't want the dispatch group builder to think
1725 /// that they will fill slots (which could cause the load of a LSU reject to
1726 /// sneak into a d-group with a store).
1727 let neverHasSideEffects = 1 in
1728 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1729                        "fmr", "$frD, $frB", FPGeneral,
1730                        []>,  // (set f32:$frD, f32:$frB)
1731                        PPC970_Unit_Pseudo;
1732
1733 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1734 // These are artificially split into two different forms, for 4/8 byte FP.
1735 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1736                         "fabs", "$frD, $frB", FPGeneral,
1737                         [(set f32:$frD, (fabs f32:$frB))]>;
1738 let Interpretation64Bit = 1 in
1739 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1740                         "fabs", "$frD, $frB", FPGeneral,
1741                         [(set f64:$frD, (fabs f64:$frB))]>;
1742 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1743                         "fnabs", "$frD, $frB", FPGeneral,
1744                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1745 let Interpretation64Bit = 1 in
1746 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1747                         "fnabs", "$frD, $frB", FPGeneral,
1748                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1749 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1750                         "fneg", "$frD, $frB", FPGeneral,
1751                         [(set f32:$frD, (fneg f32:$frB))]>;
1752 let Interpretation64Bit = 1 in
1753 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1754                         "fneg", "$frD, $frB", FPGeneral,
1755                         [(set f64:$frD, (fneg f64:$frB))]>;
1756
1757 // Reciprocal estimates.
1758 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1759                           "fre", "$frD, $frB", FPGeneral,
1760                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1761 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1762                           "fres", "$frD, $frB", FPGeneral,
1763                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1764 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1765                           "frsqrte", "$frD, $frB", FPGeneral,
1766                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1767 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1768                           "frsqrtes", "$frD, $frB", FPGeneral,
1769                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1770 }
1771
1772 // XL-Form instructions.  condition register logical ops.
1773 //
1774 let neverHasSideEffects = 1 in
1775 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
1776                       "mcrf $BF, $BFA", BrMCR>,
1777              PPC970_DGroup_First, PPC970_Unit_CRU;
1778
1779 def CRAND  : XLForm_1<19, 257, (outs crbitrc:$CRD),
1780                                (ins crbitrc:$CRA, crbitrc:$CRB),
1781                       "crand $CRD, $CRA, $CRB", BrCR, []>;
1782
1783 def CRNAND : XLForm_1<19, 225, (outs crbitrc:$CRD),
1784                                (ins crbitrc:$CRA, crbitrc:$CRB),
1785                       "crnand $CRD, $CRA, $CRB", BrCR, []>;
1786
1787 def CROR   : XLForm_1<19, 449, (outs crbitrc:$CRD),
1788                                (ins crbitrc:$CRA, crbitrc:$CRB),
1789                       "cror $CRD, $CRA, $CRB", BrCR, []>;
1790
1791 def CRXOR  : XLForm_1<19, 193, (outs crbitrc:$CRD),
1792                                (ins crbitrc:$CRA, crbitrc:$CRB),
1793                       "crxor $CRD, $CRA, $CRB", BrCR, []>;
1794
1795 def CRNOR  : XLForm_1<19, 33, (outs crbitrc:$CRD),
1796                               (ins crbitrc:$CRA, crbitrc:$CRB),
1797                       "crnor $CRD, $CRA, $CRB", BrCR, []>;
1798
1799 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
1800                                (ins crbitrc:$CRA, crbitrc:$CRB),
1801                       "creqv $CRD, $CRA, $CRB", BrCR, []>;
1802
1803 def CRANDC : XLForm_1<19, 129, (outs crbitrc:$CRD),
1804                                (ins crbitrc:$CRA, crbitrc:$CRB),
1805                       "crandc $CRD, $CRA, $CRB", BrCR, []>;
1806
1807 def CRORC  : XLForm_1<19, 417, (outs crbitrc:$CRD),
1808                                (ins crbitrc:$CRA, crbitrc:$CRB),
1809                       "crorc $CRD, $CRA, $CRB", BrCR, []>;
1810
1811 let isCodeGenOnly = 1 in {
1812 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
1813               "creqv $dst, $dst, $dst", BrCR,
1814               []>;
1815
1816 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
1817               "crxor $dst, $dst, $dst", BrCR,
1818               []>;
1819
1820 let Defs = [CR1EQ], CRD = 6 in {
1821 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1822               "creqv 6, 6, 6", BrCR,
1823               [(PPCcr6set)]>;
1824
1825 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1826               "crxor 6, 6, 6", BrCR,
1827               [(PPCcr6unset)]>;
1828 }
1829 }
1830
1831 // XFX-Form instructions.  Instructions that deal with SPRs.
1832 //
1833
1834 def MFSPR : XFXForm_1<31, 339, (outs gprc:$RT), (ins i32imm:$SPR),
1835                       "mfspr $RT, $SPR", SprMFSPR>;
1836 def MTSPR : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, gprc:$RT),
1837                       "mtspr $SPR, $RT", SprMTSPR>;
1838
1839 let Uses = [CTR] in {
1840 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
1841                           "mfctr $rT", SprMFSPR>,
1842             PPC970_DGroup_First, PPC970_Unit_FXU;
1843 }
1844 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1845 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1846                           "mtctr $rS", SprMTSPR>,
1847             PPC970_DGroup_First, PPC970_Unit_FXU;
1848 }
1849 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
1850 let Pattern = [(int_ppc_mtctr i32:$rS)] in
1851 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1852                               "mtctr $rS", SprMTSPR>,
1853                 PPC970_DGroup_First, PPC970_Unit_FXU;
1854 }
1855
1856 let Defs = [LR] in {
1857 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
1858                           "mtlr $rS", SprMTSPR>,
1859             PPC970_DGroup_First, PPC970_Unit_FXU;
1860 }
1861 let Uses = [LR] in {
1862 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
1863                           "mflr $rT", SprMFSPR>,
1864             PPC970_DGroup_First, PPC970_Unit_FXU;
1865 }
1866
1867 let isCodeGenOnly = 1 in {
1868   // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed
1869   // like a GPR on the PPC970.  As such, copies in and out have the same
1870   // performance characteristics as an OR instruction.
1871   def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
1872                                "mtspr 256, $rS", IntGeneral>,
1873                  PPC970_DGroup_Single, PPC970_Unit_FXU;
1874   def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
1875                                "mfspr $rT, 256", IntGeneral>,
1876                  PPC970_DGroup_First, PPC970_Unit_FXU;
1877
1878   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1879                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
1880                                 "mtspr 256, $rS", IntGeneral>,
1881                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1882   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
1883                                 (ins VRSAVERC:$reg),
1884                                 "mfspr $rT, 256", IntGeneral>,
1885                   PPC970_DGroup_First, PPC970_Unit_FXU;
1886 }
1887
1888 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1889 // so we'll need to scavenge a register for it.
1890 let mayStore = 1 in
1891 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1892                      "#SPILL_VRSAVE", []>;
1893
1894 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1895 // spilled), so we'll need to scavenge a register for it.
1896 let mayLoad = 1 in
1897 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1898                      "#RESTORE_VRSAVE", []>;
1899
1900 let neverHasSideEffects = 1 in {
1901 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins gprc:$rS),
1902                       "mtcrf $FXM, $rS", BrMCRX>,
1903             PPC970_MicroCode, PPC970_Unit_CRU;
1904
1905 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1906                        "mfocrf $rT, $FXM", SprMFCR>,
1907             PPC970_DGroup_First, PPC970_Unit_CRU;
1908
1909 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
1910                      "mfcr $rT", SprMFCR>,
1911                      PPC970_MicroCode, PPC970_Unit_CRU;
1912 } // neverHasSideEffects = 1
1913
1914 // Pseudo instruction to perform FADD in round-to-zero mode.
1915 let usesCustomInserter = 1, Uses = [RM] in {
1916   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
1917                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1918 }
1919
1920 // The above pseudo gets expanded to make use of the following instructions
1921 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1922 let Uses = [RM], Defs = [RM] in {
1923   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1924                         "mtfsb0 $FM", IntMTFSB0, []>,
1925                PPC970_DGroup_Single, PPC970_Unit_FPU;
1926   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1927                         "mtfsb1 $FM", IntMTFSB0, []>,
1928                PPC970_DGroup_Single, PPC970_Unit_FPU;
1929   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
1930                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1931                PPC970_DGroup_Single, PPC970_Unit_FPU;
1932 }
1933 let Uses = [RM] in {
1934   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
1935                          "mffs $rT", IntMFFS,
1936                          [(set f64:$rT, (PPCmffs))]>,
1937                PPC970_DGroup_Single, PPC970_Unit_FPU;
1938 }
1939
1940
1941 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1942 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1943 //
1944 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1945                        "add", "$rT, $rA, $rB", IntSimple,
1946                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1947 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1948                         "addc", "$rT, $rA, $rB", IntGeneral,
1949                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1950                         PPC970_DGroup_Cracked;
1951 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1952                        "divw", "$rT, $rA, $rB", IntDivW,
1953                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1954                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1955 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1956                        "divwu", "$rT, $rA, $rB", IntDivW,
1957                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1958                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1959 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1960                        "mulhw", "$rT, $rA, $rB", IntMulHW,
1961                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1962 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1963                        "mulhwu", "$rT, $rA, $rB", IntMulHWU,
1964                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1965 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1966                        "mullw", "$rT, $rA, $rB", IntMulHW,
1967                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1968 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1969                        "subf", "$rT, $rA, $rB", IntGeneral,
1970                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1971 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1972                         "subfc", "$rT, $rA, $rB", IntGeneral,
1973                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1974                         PPC970_DGroup_Cracked;
1975 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
1976                         "neg", "$rT, $rA", IntSimple,
1977                         [(set i32:$rT, (ineg i32:$rA))]>;
1978 let Uses = [CARRY] in {
1979 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1980                         "adde", "$rT, $rA, $rB", IntGeneral,
1981                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1982 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
1983                          "addme", "$rT, $rA", IntGeneral,
1984                          [(set i32:$rT, (adde i32:$rA, -1))]>;
1985 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
1986                          "addze", "$rT, $rA", IntGeneral,
1987                          [(set i32:$rT, (adde i32:$rA, 0))]>;
1988 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1989                         "subfe", "$rT, $rA, $rB", IntGeneral,
1990                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1991 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
1992                          "subfme", "$rT, $rA", IntGeneral,
1993                          [(set i32:$rT, (sube -1, i32:$rA))]>;
1994 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
1995                          "subfze", "$rT, $rA", IntGeneral,
1996                          [(set i32:$rT, (sube 0, i32:$rA))]>;
1997 }
1998 }
1999
2000 // A-Form instructions.  Most of the instructions executed in the FPU are of
2001 // this type.
2002 //
2003 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
2004 let Uses = [RM] in {
2005   defm FMADD : AForm_1r<63, 29,
2006                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2007                       "fmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
2008                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
2009   defm FMADDS : AForm_1r<59, 29,
2010                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2011                       "fmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2012                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
2013   defm FMSUB : AForm_1r<63, 28,
2014                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2015                       "fmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
2016                       [(set f64:$FRT,
2017                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
2018   defm FMSUBS : AForm_1r<59, 28,
2019                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2020                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2021                       [(set f32:$FRT,
2022                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
2023   defm FNMADD : AForm_1r<63, 31,
2024                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2025                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
2026                       [(set f64:$FRT,
2027                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2028   defm FNMADDS : AForm_1r<59, 31,
2029                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2030                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2031                       [(set f32:$FRT,
2032                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2033   defm FNMSUB : AForm_1r<63, 30,
2034                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2035                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
2036                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2037                                                  (fneg f64:$FRB))))]>;
2038   defm FNMSUBS : AForm_1r<59, 30,
2039                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2040                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2041                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2042                                                  (fneg f32:$FRB))))]>;
2043 }
2044 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2045 // having 4 of these, force the comparison to always be an 8-byte double (code
2046 // should use an FMRSD if the input comparison value really wants to be a float)
2047 // and 4/8 byte forms for the result and operand type..
2048 let Interpretation64Bit = 1 in
2049 defm FSELD : AForm_1r<63, 23,
2050                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2051                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2052                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2053 defm FSELS : AForm_1r<63, 23,
2054                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2055                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2056                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2057 let Uses = [RM] in {
2058   defm FADD  : AForm_2r<63, 21,
2059                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2060                         "fadd", "$FRT, $FRA, $FRB", FPAddSub,
2061                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2062   defm FADDS : AForm_2r<59, 21,
2063                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2064                         "fadds", "$FRT, $FRA, $FRB", FPGeneral,
2065                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2066   defm FDIV  : AForm_2r<63, 18,
2067                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2068                         "fdiv", "$FRT, $FRA, $FRB", FPDivD,
2069                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2070   defm FDIVS : AForm_2r<59, 18,
2071                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2072                         "fdivs", "$FRT, $FRA, $FRB", FPDivS,
2073                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2074   defm FMUL  : AForm_3r<63, 25,
2075                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2076                         "fmul", "$FRT, $FRA, $FRC", FPFused,
2077                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2078   defm FMULS : AForm_3r<59, 25,
2079                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2080                         "fmuls", "$FRT, $FRA, $FRC", FPGeneral,
2081                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2082   defm FSUB  : AForm_2r<63, 20,
2083                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2084                         "fsub", "$FRT, $FRA, $FRB", FPAddSub,
2085                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2086   defm FSUBS : AForm_2r<59, 20,
2087                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2088                         "fsubs", "$FRT, $FRA, $FRB", FPGeneral,
2089                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2090   }
2091 }
2092
2093 let neverHasSideEffects = 1 in {
2094 let PPC970_Unit = 1 in {  // FXU Operations.
2095   let isSelect = 1 in
2096   def ISEL  : AForm_4<31, 15,
2097                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2098                      "isel $rT, $rA, $rB, $cond", IntGeneral,
2099                      []>;
2100 }
2101
2102 let PPC970_Unit = 1 in {  // FXU Operations.
2103 // M-Form instructions.  rotate and mask instructions.
2104 //
2105 let isCommutable = 1 in {
2106 // RLWIMI can be commuted if the rotate amount is zero.
2107 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2108                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2109                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME", IntRotate,
2110                        []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
2111                        NoEncode<"$rSi">;
2112 }
2113 let BaseName = "rlwinm" in {
2114 def RLWINM : MForm_2<21,
2115                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2116                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
2117                      []>, RecFormRel;
2118 let Defs = [CR0] in
2119 def RLWINMo : MForm_2<21,
2120                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2121                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
2122                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2123 }
2124 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2125                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2126                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IntGeneral,
2127                        []>;
2128 }
2129 } // neverHasSideEffects = 1
2130
2131 //===----------------------------------------------------------------------===//
2132 // PowerPC Instruction Patterns
2133 //
2134
2135 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2136 def : Pat<(i32 imm:$imm),
2137           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2138
2139 // Implement the 'not' operation with the NOR instruction.
2140 def NOT : Pat<(not i32:$in),
2141               (NOR $in, $in)>;
2142
2143 // ADD an arbitrary immediate.
2144 def : Pat<(add i32:$in, imm:$imm),
2145           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2146 // OR an arbitrary immediate.
2147 def : Pat<(or i32:$in, imm:$imm),
2148           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2149 // XOR an arbitrary immediate.
2150 def : Pat<(xor i32:$in, imm:$imm),
2151           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2152 // SUBFIC
2153 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2154           (SUBFIC $in, imm:$imm)>;
2155
2156 // SHL/SRL
2157 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2158           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2159 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2160           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2161
2162 // ROTL
2163 def : Pat<(rotl i32:$in, i32:$sh),
2164           (RLWNM $in, $sh, 0, 31)>;
2165 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2166           (RLWINM $in, imm:$imm, 0, 31)>;
2167
2168 // RLWNM
2169 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2170           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2171
2172 // Calls
2173 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2174           (BL tglobaladdr:$dst)>;
2175 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2176           (BL texternalsym:$dst)>;
2177
2178
2179 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2180           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2181
2182 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2183           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2184
2185 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2186           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2187
2188
2189
2190 // Hi and Lo for Darwin Global Addresses.
2191 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2192 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2193 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2194 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2195 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2196 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2197 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2198 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2199 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2200           (ADDIS $in, tglobaltlsaddr:$g)>;
2201 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2202           (ADDI $in, tglobaltlsaddr:$g)>;
2203 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2204           (ADDIS $in, tglobaladdr:$g)>;
2205 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2206           (ADDIS $in, tconstpool:$g)>;
2207 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2208           (ADDIS $in, tjumptable:$g)>;
2209 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2210           (ADDIS $in, tblockaddress:$g)>;
2211
2212 // Standard shifts.  These are represented separately from the real shifts above
2213 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2214 // amounts.
2215 def : Pat<(sra i32:$rS, i32:$rB),
2216           (SRAW $rS, $rB)>;
2217 def : Pat<(srl i32:$rS, i32:$rB),
2218           (SRW $rS, $rB)>;
2219 def : Pat<(shl i32:$rS, i32:$rB),
2220           (SLW $rS, $rB)>;
2221
2222 def : Pat<(zextloadi1 iaddr:$src),
2223           (LBZ iaddr:$src)>;
2224 def : Pat<(zextloadi1 xaddr:$src),
2225           (LBZX xaddr:$src)>;
2226 def : Pat<(extloadi1 iaddr:$src),
2227           (LBZ iaddr:$src)>;
2228 def : Pat<(extloadi1 xaddr:$src),
2229           (LBZX xaddr:$src)>;
2230 def : Pat<(extloadi8 iaddr:$src),
2231           (LBZ iaddr:$src)>;
2232 def : Pat<(extloadi8 xaddr:$src),
2233           (LBZX xaddr:$src)>;
2234 def : Pat<(extloadi16 iaddr:$src),
2235           (LHZ iaddr:$src)>;
2236 def : Pat<(extloadi16 xaddr:$src),
2237           (LHZX xaddr:$src)>;
2238 def : Pat<(f64 (extloadf32 iaddr:$src)),
2239           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2240 def : Pat<(f64 (extloadf32 xaddr:$src)),
2241           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2242
2243 def : Pat<(f64 (fextend f32:$src)),
2244           (COPY_TO_REGCLASS $src, F8RC)>;
2245
2246 def : Pat<(atomic_fence (imm), (imm)), (SYNC 0)>;
2247
2248 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2249 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2250           (FNMSUB $A, $C, $B)>;
2251 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2252           (FNMSUB $A, $C, $B)>;
2253 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2254           (FNMSUBS $A, $C, $B)>;
2255 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2256           (FNMSUBS $A, $C, $B)>;
2257
2258 include "PPCInstrAltivec.td"
2259 include "PPCInstr64Bit.td"
2260
2261
2262 //===----------------------------------------------------------------------===//
2263 // PowerPC Instructions used for assembler/disassembler only
2264 //
2265
2266 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
2267                          "isync", SprISYNC, []>;
2268
2269 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
2270                     "icbi $src", LdStICBI, []>;
2271
2272 def EIEIO : XForm_24_eieio<31, 854, (outs), (ins),
2273                            "eieio", LdStLoad, []>;
2274
2275 def WAIT : XForm_24_sync<31, 62, (outs), (ins i32imm:$L),
2276                          "wait $L", LdStLoad, []>;
2277
2278 //===----------------------------------------------------------------------===//
2279 // PowerPC Assembler Instruction Aliases
2280 //
2281
2282 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
2283 // These are aliases that require C++ handling to convert to the target
2284 // instruction, while InstAliases can be handled directly by tblgen.
2285 class PPCAsmPseudo<string asm, dag iops>
2286   : Instruction {
2287   let Namespace = "PPC";
2288   bit PPC64 = 0;  // Default value, override with isPPC64
2289
2290   let OutOperandList = (outs);
2291   let InOperandList = iops;
2292   let Pattern = [];
2293   let AsmString = asm;
2294   let isAsmParserOnly = 1;
2295   let isPseudo = 1;
2296 }
2297
2298 def : InstAlias<"sc", (SC 0)>;
2299
2300 def : InstAlias<"sync", (SYNC 0)>;
2301 def : InstAlias<"msync", (SYNC 0)>;
2302 def : InstAlias<"lwsync", (SYNC 1)>;
2303 def : InstAlias<"ptesync", (SYNC 2)>;
2304
2305 def : InstAlias<"wait", (WAIT 0)>;
2306 def : InstAlias<"waitrsv", (WAIT 1)>;
2307 def : InstAlias<"waitimpl", (WAIT 2)>;
2308
2309 def : InstAlias<"crset $bx", (CREQV crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2310 def : InstAlias<"crclr $bx", (CRXOR crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2311 def : InstAlias<"crmove $bx, $by", (CROR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2312 def : InstAlias<"crnot $bx, $by", (CRNOR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2313
2314 def : InstAlias<"mtxer $Rx", (MTSPR 1, gprc:$Rx)>;
2315 def : InstAlias<"mfxer $Rx", (MFSPR gprc:$Rx, 1)>;
2316
2317 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
2318
2319 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2320 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2321
2322 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2323 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2324
2325 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
2326
2327 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
2328                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2329 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
2330                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2331 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
2332                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2333 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
2334                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2335
2336 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2337 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2338 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2339 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2340
2341 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
2342                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2343 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
2344                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2345 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
2346                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2347 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
2348                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2349 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
2350                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2351 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
2352                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2353 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
2354                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2355 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
2356                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2357 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
2358                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2359 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
2360                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2361 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
2362                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2363 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
2364                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2365 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
2366                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2367 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
2368                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2369 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
2370                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2371 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
2372                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2373 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
2374                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2375 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
2376                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2377
2378 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2379 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2380 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2381 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2382 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2383 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2384
2385 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
2386                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2387 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
2388                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2389 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
2390                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2391 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
2392                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2393 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
2394                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2395 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
2396                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2397 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
2398                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2399 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
2400                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2401 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
2402                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2403 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
2404                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2405 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
2406                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2407 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
2408                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2409 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
2410                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2411 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
2412                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2413 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
2414                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2415 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
2416                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2417
2418 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2419 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2420 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2421 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2422 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2423 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2424
2425 // These generic branch instruction forms are used for the assembler parser only.
2426 // Defs and Uses are conservative, since we don't know the BO value.
2427 let PPC970_Unit = 7 in {
2428   let Defs = [CTR], Uses = [CTR, RM] in {
2429     def gBC : BForm_3<16, 0, 0, (outs),
2430                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2431                       "bc $bo, $bi, $dst">;
2432     def gBCA : BForm_3<16, 1, 0, (outs),
2433                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2434                        "bca $bo, $bi, $dst">;
2435   }
2436   let Defs = [LR, CTR], Uses = [CTR, RM] in {
2437     def gBCL : BForm_3<16, 0, 1, (outs),
2438                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2439                        "bcl $bo, $bi, $dst">;
2440     def gBCLA : BForm_3<16, 1, 1, (outs),
2441                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2442                         "bcla $bo, $bi, $dst">;
2443   }
2444   let Defs = [CTR], Uses = [CTR, LR, RM] in
2445     def gBCLR : XLForm_2<19, 16, 0, (outs),
2446                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2447                          "bclr $bo, $bi, $bh", BrB, []>;
2448   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2449     def gBCLRL : XLForm_2<19, 16, 1, (outs),
2450                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2451                           "bclrl $bo, $bi, $bh", BrB, []>;
2452   let Defs = [CTR], Uses = [CTR, LR, RM] in
2453     def gBCCTR : XLForm_2<19, 528, 0, (outs),
2454                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2455                           "bcctr $bo, $bi, $bh", BrB, []>;
2456   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2457     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
2458                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2459                            "bcctrl $bo, $bi, $bh", BrB, []>;
2460 }
2461 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
2462 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
2463 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
2464 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
2465
2466 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
2467   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
2468   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2469   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
2470   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
2471   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2472   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
2473 }
2474 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
2475   : BranchSimpleMnemonic1<name, pm, bo> {
2476   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
2477   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
2478 }
2479 defm : BranchSimpleMnemonic2<"t", "", 12>;
2480 defm : BranchSimpleMnemonic2<"f", "", 4>;
2481 defm : BranchSimpleMnemonic2<"t", "-", 14>;
2482 defm : BranchSimpleMnemonic2<"f", "-", 6>;
2483 defm : BranchSimpleMnemonic2<"t", "+", 15>;
2484 defm : BranchSimpleMnemonic2<"f", "+", 7>;
2485 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
2486 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
2487 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
2488 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
2489
2490 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
2491   def : InstAlias<"b"#name#pm#" $cc, $dst",
2492                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
2493   def : InstAlias<"b"#name#pm#" $dst",
2494                   (BCC bibo, CR0, condbrtarget:$dst)>;
2495
2496   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
2497                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2498   def : InstAlias<"b"#name#"a"#pm#" $dst",
2499                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
2500
2501   def : InstAlias<"b"#name#"lr"#pm#" $cc",
2502                   (BCLR bibo, crrc:$cc)>;
2503   def : InstAlias<"b"#name#"lr"#pm,
2504                   (BCLR bibo, CR0)>;
2505
2506   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
2507                   (BCCTR bibo, crrc:$cc)>;
2508   def : InstAlias<"b"#name#"ctr"#pm,
2509                   (BCCTR bibo, CR0)>;
2510
2511   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
2512                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
2513   def : InstAlias<"b"#name#"l"#pm#" $dst",
2514                   (BCCL bibo, CR0, condbrtarget:$dst)>;
2515
2516   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
2517                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2518   def : InstAlias<"b"#name#"la"#pm#" $dst",
2519                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
2520
2521   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
2522                   (BCLRL bibo, crrc:$cc)>;
2523   def : InstAlias<"b"#name#"lrl"#pm,
2524                   (BCLRL bibo, CR0)>;
2525
2526   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
2527                   (BCCTRL bibo, crrc:$cc)>;
2528   def : InstAlias<"b"#name#"ctrl"#pm,
2529                   (BCCTRL bibo, CR0)>;
2530 }
2531 multiclass BranchExtendedMnemonic<string name, int bibo> {
2532   defm : BranchExtendedMnemonicPM<name, "", bibo>;
2533   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
2534   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
2535 }
2536 defm : BranchExtendedMnemonic<"lt", 12>;
2537 defm : BranchExtendedMnemonic<"gt", 44>;
2538 defm : BranchExtendedMnemonic<"eq", 76>;
2539 defm : BranchExtendedMnemonic<"un", 108>;
2540 defm : BranchExtendedMnemonic<"so", 108>;
2541 defm : BranchExtendedMnemonic<"ge", 4>;
2542 defm : BranchExtendedMnemonic<"nl", 4>;
2543 defm : BranchExtendedMnemonic<"le", 36>;
2544 defm : BranchExtendedMnemonic<"ng", 36>;
2545 defm : BranchExtendedMnemonic<"ne", 68>;
2546 defm : BranchExtendedMnemonic<"nu", 100>;
2547 defm : BranchExtendedMnemonic<"ns", 100>;
2548
2549 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
2550 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
2551 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
2552 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
2553 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm:$imm)>;
2554 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
2555 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm:$imm)>;
2556 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
2557