lib/Target/PowerPC/PPCFastISel.cpp

   1 //===-- PPCFastISel.cpp - PowerPC FastISel implementation -----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the PowerPC-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // PPCGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "PPC.h"
  17 #include "MCTargetDesc/PPCPredicates.h"
  18 #include "PPCCallingConv.h"
  19 #include "PPCISelLowering.h"
  20 #include "PPCMachineFunctionInfo.h"
  21 #include "PPCSubtarget.h"
  22 #include "PPCTargetMachine.h"
  23 #include "llvm/ADT/Optional.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/FastISel.h"
  26 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  27 #include "llvm/CodeGen/MachineConstantPool.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/IR/CallingConv.h"
  32 #include "llvm/IR/GetElementPtrTypeIterator.h"
  33 #include "llvm/IR/GlobalAlias.h"
  34 #include "llvm/IR/GlobalVariable.h"
  35 #include "llvm/IR/IntrinsicInst.h"
  36 #include "llvm/IR/Operator.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Target/TargetLowering.h"
  39 #include "llvm/Target/TargetMachine.h"
  40
  41 //===----------------------------------------------------------------------===//
  42 //
  43 // TBD:
  44 //   fastLowerArguments: Handle simple cases.
  45 //   PPCMaterializeGV: Handle TLS.
  46 //   SelectCall: Handle function pointers.
  47 //   SelectCall: Handle multi-register return values.
  48 //   SelectCall: Optimize away nops for local calls.
  49 //   processCallArgs: Handle bit-converted arguments.
  50 //   finishCall: Handle multi-register return values.
  51 //   PPCComputeAddress: Handle parameter references as FrameIndex's.
  52 //   PPCEmitCmp: Handle immediate as operand 1.
  53 //   SelectCall: Handle small byval arguments.
  54 //   SelectIntrinsicCall: Implement.
  55 //   SelectSelect: Implement.
  56 //   Consider factoring isTypeLegal into the base class.
  57 //   Implement switches and jump tables.
  58 //
  59 //===----------------------------------------------------------------------===//
  60 using namespace llvm;
  61
  62 #define DEBUG_TYPE "ppcfastisel"
  63
  64 namespace {
  65
  66 typedef struct Address {
  67   enum {
  68     RegBase,
  69     FrameIndexBase
  70   } BaseType;
  71
  72   union {
  73     unsigned Reg;
  74     int FI;
  75   } Base;
  76
  77   long Offset;
  78
  79   // Innocuous defaults for our address.
  80   Address()
  81    : BaseType(RegBase), Offset(0) {
  82      Base.Reg = 0;
  83    }
  84 } Address;
  85
  86 class PPCFastISel final : public FastISel {
  87
  88   const TargetMachine &TM;
  89   const PPCSubtarget *PPCSubTarget;
  90   PPCFunctionInfo *PPCFuncInfo;
  91   const TargetInstrInfo &TII;
  92   const TargetLowering &TLI;
  93   LLVMContext *Context;
  94
  95   public:
  96     explicit PPCFastISel(FunctionLoweringInfo &FuncInfo,
  97                          const TargetLibraryInfo *LibInfo)
  98         : FastISel(FuncInfo, LibInfo), TM(FuncInfo.MF->getTarget()),
  99           PPCSubTarget(&FuncInfo.MF->getSubtarget<PPCSubtarget>()),
 100           PPCFuncInfo(FuncInfo.MF->getInfo<PPCFunctionInfo>()),
 101           TII(*PPCSubTarget->getInstrInfo()),
 102           TLI(*PPCSubTarget->getTargetLowering()),
 103           Context(&FuncInfo.Fn->getContext()) {}
 104
 105   // Backend specific FastISel code.
 106   private:
 107     bool fastSelectInstruction(const Instruction *I) override;
 108     unsigned fastMaterializeConstant(const Constant *C) override;
 109     unsigned fastMaterializeAlloca(const AllocaInst *AI) override;
 110     bool tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
 111                              const LoadInst *LI) override;
 112     bool fastLowerArguments() override;
 113     unsigned fastEmit_i(MVT Ty, MVT RetTy, unsigned Opc, uint64_t Imm) override;
 114     unsigned fastEmitInst_ri(unsigned MachineInstOpcode,
 115                              const TargetRegisterClass *RC,
 116                              unsigned Op0, bool Op0IsKill,
 117                              uint64_t Imm);
 118     unsigned fastEmitInst_r(unsigned MachineInstOpcode,
 119                             const TargetRegisterClass *RC,
 120                             unsigned Op0, bool Op0IsKill);
 121     unsigned fastEmitInst_rr(unsigned MachineInstOpcode,
 122                              const TargetRegisterClass *RC,
 123                              unsigned Op0, bool Op0IsKill,
 124                              unsigned Op1, bool Op1IsKill);
 125
 126     bool fastLowerCall(CallLoweringInfo &CLI) override;
 127
 128   // Instruction selection routines.
 129   private:
 130     bool SelectLoad(const Instruction *I);
 131     bool SelectStore(const Instruction *I);
 132     bool SelectBranch(const Instruction *I);
 133     bool SelectIndirectBr(const Instruction *I);
 134     bool SelectFPExt(const Instruction *I);
 135     bool SelectFPTrunc(const Instruction *I);
 136     bool SelectIToFP(const Instruction *I, bool IsSigned);
 137     bool SelectFPToI(const Instruction *I, bool IsSigned);
 138     bool SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode);
 139     bool SelectRet(const Instruction *I);
 140     bool SelectTrunc(const Instruction *I);
 141     bool SelectIntExt(const Instruction *I);
 142
 143   // Utility routines.
 144   private:
 145     bool isTypeLegal(Type *Ty, MVT &VT);
 146     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 147     bool isValueAvailable(const Value *V) const;
 148     bool isVSFRCRegister(unsigned Register) const {
 149       return MRI.getRegClass(Register)->getID() == PPC::VSFRCRegClassID;
 150     }
 151     bool isVSSRCRegister(unsigned Register) const {
 152       return MRI.getRegClass(Register)->getID() == PPC::VSSRCRegClassID;
 153     }
 154     bool PPCEmitCmp(const Value *Src1Value, const Value *Src2Value,
 155                     bool isZExt, unsigned DestReg);
 156     bool PPCEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 157                      const TargetRegisterClass *RC, bool IsZExt = true,
 158                      unsigned FP64LoadOpc = PPC::LFD);
 159     bool PPCEmitStore(MVT VT, unsigned SrcReg, Address &Addr);
 160     bool PPCComputeAddress(const Value *Obj, Address &Addr);
 161     void PPCSimplifyAddress(Address &Addr, MVT VT, bool &UseOffset,
 162                             unsigned &IndexReg);
 163     bool PPCEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
 164                            unsigned DestReg, bool IsZExt);
 165     unsigned PPCMaterializeFP(const ConstantFP *CFP, MVT VT);
 166     unsigned PPCMaterializeGV(const GlobalValue *GV, MVT VT);
 167     unsigned PPCMaterializeInt(const ConstantInt *CI, MVT VT,
 168                                bool UseSExt = true);
 169     unsigned PPCMaterialize32BitInt(int64_t Imm,
 170                                     const TargetRegisterClass *RC);
 171     unsigned PPCMaterialize64BitInt(int64_t Imm,
 172                                     const TargetRegisterClass *RC);
 173     unsigned PPCMoveToIntReg(const Instruction *I, MVT VT,
 174                              unsigned SrcReg, bool IsSigned);
 175     unsigned PPCMoveToFPReg(MVT VT, unsigned SrcReg, bool IsSigned);
 176
 177   // Call handling routines.
 178   private:
 179     bool processCallArgs(SmallVectorImpl<Value*> &Args,
 180                          SmallVectorImpl<unsigned> &ArgRegs,
 181                          SmallVectorImpl<MVT> &ArgVTs,
 182                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 183                          SmallVectorImpl<unsigned> &RegArgs,
 184                          CallingConv::ID CC,
 185                          unsigned &NumBytes,
 186                          bool IsVarArg);
 187     bool finishCall(MVT RetVT, CallLoweringInfo &CLI, unsigned &NumBytes);
 188     CCAssignFn *usePPC32CCs(unsigned Flag);
 189
 190   private:
 191   #include "PPCGenFastISel.inc"
 192
 193 };
 194
 195 } // end anonymous namespace
 196
 197 #include "PPCGenCallingConv.inc"
 198
 199 // Function whose sole purpose is to kill compiler warnings
 200 // stemming from unused functions included from PPCGenCallingConv.inc.
 201 CCAssignFn *PPCFastISel::usePPC32CCs(unsigned Flag) {
 202   if (Flag == 1)
 203     return CC_PPC32_SVR4;
 204   else if (Flag == 2)
 205     return CC_PPC32_SVR4_ByVal;
 206   else if (Flag == 3)
 207     return CC_PPC32_SVR4_VarArg;
 208   else
 209     return RetCC_PPC;
 210 }
 211
 212 static Optional<PPC::Predicate> getComparePred(CmpInst::Predicate Pred) {
 213   switch (Pred) {
 214     // These are not representable with any single compare.
 215     case CmpInst::FCMP_FALSE:
 216     case CmpInst::FCMP_UEQ:
 217     case CmpInst::FCMP_UGT:
 218     case CmpInst::FCMP_UGE:
 219     case CmpInst::FCMP_ULT:
 220     case CmpInst::FCMP_ULE:
 221     case CmpInst::FCMP_UNE:
 222     case CmpInst::FCMP_TRUE:
 223     default:
 224       return Optional<PPC::Predicate>();
 225
 226     case CmpInst::FCMP_OEQ:
 227     case CmpInst::ICMP_EQ:
 228       return PPC::PRED_EQ;
 229
 230     case CmpInst::FCMP_OGT:
 231     case CmpInst::ICMP_UGT:
 232     case CmpInst::ICMP_SGT:
 233       return PPC::PRED_GT;
 234
 235     case CmpInst::FCMP_OGE:
 236     case CmpInst::ICMP_UGE:
 237     case CmpInst::ICMP_SGE:
 238       return PPC::PRED_GE;
 239
 240     case CmpInst::FCMP_OLT:
 241     case CmpInst::ICMP_ULT:
 242     case CmpInst::ICMP_SLT:
 243       return PPC::PRED_LT;
 244
 245     case CmpInst::FCMP_OLE:
 246     case CmpInst::ICMP_ULE:
 247     case CmpInst::ICMP_SLE:
 248       return PPC::PRED_LE;
 249
 250     case CmpInst::FCMP_ONE:
 251     case CmpInst::ICMP_NE:
 252       return PPC::PRED_NE;
 253
 254     case CmpInst::FCMP_ORD:
 255       return PPC::PRED_NU;
 256
 257     case CmpInst::FCMP_UNO:
 258       return PPC::PRED_UN;
 259   }
 260 }
 261
 262 // Determine whether the type Ty is simple enough to be handled by
 263 // fast-isel, and return its equivalent machine type in VT.
 264 // FIXME: Copied directly from ARM -- factor into base class?
 265 bool PPCFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 266   EVT Evt = TLI.getValueType(DL, Ty, true);
 267
 268   // Only handle simple types.
 269   if (Evt == MVT::Other || !Evt.isSimple()) return false;
 270   VT = Evt.getSimpleVT();
 271
 272   // Handle all legal types, i.e. a register that will directly hold this
 273   // value.
 274   return TLI.isTypeLegal(VT);
 275 }
 276
 277 // Determine whether the type Ty is simple enough to be handled by
 278 // fast-isel as a load target, and return its equivalent machine type in VT.
 279 bool PPCFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 280   if (isTypeLegal(Ty, VT)) return true;
 281
 282   // If this is a type than can be sign or zero-extended to a basic operation
 283   // go ahead and accept it now.
 284   if (VT == MVT::i8 || VT == MVT::i16 || VT == MVT::i32) {
 285     return true;
 286   }
 287
 288   return false;
 289 }
 290
 291 bool PPCFastISel::isValueAvailable(const Value *V) const {
 292   if (!isa<Instruction>(V))
 293     return true;
 294
 295   const auto *I = cast<Instruction>(V);
 296   if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB)
 297     return true;
 298
 299   return false;
 300 }
 301
 302 // Given a value Obj, create an Address object Addr that represents its
 303 // address.  Return false if we can't handle it.
 304 bool PPCFastISel::PPCComputeAddress(const Value *Obj, Address &Addr) {
 305   const User *U = nullptr;
 306   unsigned Opcode = Instruction::UserOp1;
 307   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 308     // Don't walk into other basic blocks unless the object is an alloca from
 309     // another block, otherwise it may not have a virtual register assigned.
 310     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 311         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 312       Opcode = I->getOpcode();
 313       U = I;
 314     }
 315   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 316     Opcode = C->getOpcode();
 317     U = C;
 318   }
 319
 320   switch (Opcode) {
 321     default:
 322       break;
 323     case Instruction::BitCast:
 324       // Look through bitcasts.
 325       return PPCComputeAddress(U->getOperand(0), Addr);
 326     case Instruction::IntToPtr:
 327       // Look past no-op inttoptrs.
 328       if (TLI.getValueType(DL, U->getOperand(0)->getType()) ==
 329           TLI.getPointerTy(DL))
 330         return PPCComputeAddress(U->getOperand(0), Addr);
 331       break;
 332     case Instruction::PtrToInt:
 333       // Look past no-op ptrtoints.
 334       if (TLI.getValueType(DL, U->getType()) == TLI.getPointerTy(DL))
 335         return PPCComputeAddress(U->getOperand(0), Addr);
 336       break;
 337     case Instruction::GetElementPtr: {
 338       Address SavedAddr = Addr;
 339       long TmpOffset = Addr.Offset;
 340
 341       // Iterate through the GEP folding the constants into offsets where
 342       // we can.
 343       gep_type_iterator GTI = gep_type_begin(U);
 344       for (User::const_op_iterator II = U->op_begin() + 1, IE = U->op_end();
 345            II != IE; ++II, ++GTI) {
 346         const Value *Op = *II;
 347         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 348           const StructLayout *SL = DL.getStructLayout(STy);
 349           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 350           TmpOffset += SL->getElementOffset(Idx);
 351         } else {
 352           uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 353           for (;;) {
 354             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 355               // Constant-offset addressing.
 356               TmpOffset += CI->getSExtValue() * S;
 357               break;
 358             }
 359             if (canFoldAddIntoGEP(U, Op)) {
 360               // A compatible add with a constant operand. Fold the constant.
 361               ConstantInt *CI =
 362               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 363               TmpOffset += CI->getSExtValue() * S;
 364               // Iterate on the other operand.
 365               Op = cast<AddOperator>(Op)->getOperand(0);
 366               continue;
 367             }
 368             // Unsupported
 369             goto unsupported_gep;
 370           }
 371         }
 372       }
 373
 374       // Try to grab the base operand now.
 375       Addr.Offset = TmpOffset;
 376       if (PPCComputeAddress(U->getOperand(0), Addr)) return true;
 377
 378       // We failed, restore everything and try the other options.
 379       Addr = SavedAddr;
 380
 381       unsupported_gep:
 382       break;
 383     }
 384     case Instruction::Alloca: {
 385       const AllocaInst *AI = cast<AllocaInst>(Obj);
 386       DenseMap<const AllocaInst*, int>::iterator SI =
 387         FuncInfo.StaticAllocaMap.find(AI);
 388       if (SI != FuncInfo.StaticAllocaMap.end()) {
 389         Addr.BaseType = Address::FrameIndexBase;
 390         Addr.Base.FI = SI->second;
 391         return true;
 392       }
 393       break;
 394     }
 395   }
 396
 397   // FIXME: References to parameters fall through to the behavior
 398   // below.  They should be able to reference a frame index since
 399   // they are stored to the stack, so we can get "ld rx, offset(r1)"
 400   // instead of "addi ry, r1, offset / ld rx, 0(ry)".  Obj will
 401   // just contain the parameter.  Try to handle this with a FI.
 402
 403   // Try to get this in a register if nothing else has worked.
 404   if (Addr.Base.Reg == 0)
 405     Addr.Base.Reg = getRegForValue(Obj);
 406
 407   // Prevent assignment of base register to X0, which is inappropriate
 408   // for loads and stores alike.
 409   if (Addr.Base.Reg != 0)
 410     MRI.setRegClass(Addr.Base.Reg, &PPC::G8RC_and_G8RC_NOX0RegClass);
 411
 412   return Addr.Base.Reg != 0;
 413 }
 414
 415 // Fix up some addresses that can't be used directly.  For example, if
 416 // an offset won't fit in an instruction field, we may need to move it
 417 // into an index register.
 418 void PPCFastISel::PPCSimplifyAddress(Address &Addr, MVT VT, bool &UseOffset,
 419                                      unsigned &IndexReg) {
 420
 421   // Check whether the offset fits in the instruction field.
 422   if (!isInt<16>(Addr.Offset))
 423     UseOffset = false;
 424
 425   // If this is a stack pointer and the offset needs to be simplified then
 426   // put the alloca address into a register, set the base type back to
 427   // register and continue. This should almost never happen.
 428   if (!UseOffset && Addr.BaseType == Address::FrameIndexBase) {
 429     unsigned ResultReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
 430     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDI8),
 431             ResultReg).addFrameIndex(Addr.Base.FI).addImm(0);
 432     Addr.Base.Reg = ResultReg;
 433     Addr.BaseType = Address::RegBase;
 434   }
 435
 436   if (!UseOffset) {
 437     IntegerType *OffsetTy = ((VT == MVT::i32) ? Type::getInt32Ty(*Context)
 438                              : Type::getInt64Ty(*Context));
 439     const ConstantInt *Offset =
 440       ConstantInt::getSigned(OffsetTy, (int64_t)(Addr.Offset));
 441     IndexReg = PPCMaterializeInt(Offset, MVT::i64);
 442     assert(IndexReg && "Unexpected error in PPCMaterializeInt!");
 443   }
 444 }
 445
 446 // Emit a load instruction if possible, returning true if we succeeded,
 447 // otherwise false.  See commentary below for how the register class of
 448 // the load is determined.
 449 bool PPCFastISel::PPCEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 450                               const TargetRegisterClass *RC,
 451                               bool IsZExt, unsigned FP64LoadOpc) {
 452   unsigned Opc;
 453   bool UseOffset = true;
 454
 455   // If ResultReg is given, it determines the register class of the load.
 456   // Otherwise, RC is the register class to use.  If the result of the
 457   // load isn't anticipated in this block, both may be zero, in which
 458   // case we must make a conservative guess.  In particular, don't assign
 459   // R0 or X0 to the result register, as the result may be used in a load,
 460   // store, add-immediate, or isel that won't permit this.  (Though
 461   // perhaps the spill and reload of live-exit values would handle this?)
 462   const TargetRegisterClass *UseRC =
 463     (ResultReg ? MRI.getRegClass(ResultReg) :
 464      (RC ? RC :
 465       (VT == MVT::f64 ? &PPC::F8RCRegClass :
 466        (VT == MVT::f32 ? &PPC::F4RCRegClass :
 467         (VT == MVT::i64 ? &PPC::G8RC_and_G8RC_NOX0RegClass :
 468          &PPC::GPRC_and_GPRC_NOR0RegClass)))));
 469
 470   bool Is32BitInt = UseRC->hasSuperClassEq(&PPC::GPRCRegClass);
 471
 472   switch (VT.SimpleTy) {
 473     default: // e.g., vector types not handled
 474       return false;
 475     case MVT::i8:
 476       Opc = Is32BitInt ? PPC::LBZ : PPC::LBZ8;
 477       break;
 478     case MVT::i16:
 479       Opc = (IsZExt ?
 480              (Is32BitInt ? PPC::LHZ : PPC::LHZ8) :
 481              (Is32BitInt ? PPC::LHA : PPC::LHA8));
 482       break;
 483     case MVT::i32:
 484       Opc = (IsZExt ?
 485              (Is32BitInt ? PPC::LWZ : PPC::LWZ8) :
 486              (Is32BitInt ? PPC::LWA_32 : PPC::LWA));
 487       if ((Opc == PPC::LWA || Opc == PPC::LWA_32) && ((Addr.Offset & 3) != 0))
 488         UseOffset = false;
 489       break;
 490     case MVT::i64:
 491       Opc = PPC::LD;
 492       assert(UseRC->hasSuperClassEq(&PPC::G8RCRegClass) &&
 493              "64-bit load with 32-bit target??");
 494       UseOffset = ((Addr.Offset & 3) == 0);
 495       break;
 496     case MVT::f32:
 497       Opc = PPC::LFS;
 498       break;
 499     case MVT::f64:
 500       Opc = FP64LoadOpc;
 501       break;
 502   }
 503
 504   // If necessary, materialize the offset into a register and use
 505   // the indexed form.  Also handle stack pointers with special needs.
 506   unsigned IndexReg = 0;
 507   PPCSimplifyAddress(Addr, VT, UseOffset, IndexReg);
 508
 509   // If this is a potential VSX load with an offset of 0, a VSX indexed load can
 510   // be used.
 511   bool IsVSSRC = (ResultReg != 0) && isVSSRCRegister(ResultReg);
 512   bool IsVSFRC = (ResultReg != 0) && isVSFRCRegister(ResultReg);
 513   bool Is32VSXLoad = IsVSSRC && Opc == PPC::LFS;
 514   bool Is64VSXLoad = IsVSSRC && Opc == PPC::LFD;
 515   if ((Is32VSXLoad || Is64VSXLoad) &&
 516       (Addr.BaseType != Address::FrameIndexBase) && UseOffset &&
 517       (Addr.Offset == 0)) {
 518     UseOffset = false;
 519   }
 520
 521   if (ResultReg == 0)
 522     ResultReg = createResultReg(UseRC);
 523
 524   // Note: If we still have a frame index here, we know the offset is
 525   // in range, as otherwise PPCSimplifyAddress would have converted it
 526   // into a RegBase.
 527   if (Addr.BaseType == Address::FrameIndexBase) {
 528     // VSX only provides an indexed load.
 529     if (Is32VSXLoad || Is64VSXLoad) return false;
 530
 531     MachineMemOperand *MMO =
 532       FuncInfo.MF->getMachineMemOperand(
 533         MachinePointerInfo::getFixedStack(Addr.Base.FI, Addr.Offset),
 534         MachineMemOperand::MOLoad, MFI.getObjectSize(Addr.Base.FI),
 535         MFI.getObjectAlignment(Addr.Base.FI));
 536
 537     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 538       .addImm(Addr.Offset).addFrameIndex(Addr.Base.FI).addMemOperand(MMO);
 539
 540   // Base reg with offset in range.
 541   } else if (UseOffset) {
 542     // VSX only provides an indexed load.
 543     if (Is32VSXLoad || Is64VSXLoad) return false;
 544
 545     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 546       .addImm(Addr.Offset).addReg(Addr.Base.Reg);
 547
 548   // Indexed form.
 549   } else {
 550     // Get the RR opcode corresponding to the RI one.  FIXME: It would be
 551     // preferable to use the ImmToIdxMap from PPCRegisterInfo.cpp, but it
 552     // is hard to get at.
 553     switch (Opc) {
 554       default:        llvm_unreachable("Unexpected opcode!");
 555       case PPC::LBZ:    Opc = PPC::LBZX;    break;
 556       case PPC::LBZ8:   Opc = PPC::LBZX8;   break;
 557       case PPC::LHZ:    Opc = PPC::LHZX;    break;
 558       case PPC::LHZ8:   Opc = PPC::LHZX8;   break;
 559       case PPC::LHA:    Opc = PPC::LHAX;    break;
 560       case PPC::LHA8:   Opc = PPC::LHAX8;   break;
 561       case PPC::LWZ:    Opc = PPC::LWZX;    break;
 562       case PPC::LWZ8:   Opc = PPC::LWZX8;   break;
 563       case PPC::LWA:    Opc = PPC::LWAX;    break;
 564       case PPC::LWA_32: Opc = PPC::LWAX_32; break;
 565       case PPC::LD:     Opc = PPC::LDX;     break;
 566       case PPC::LFS:    Opc = IsVSSRC ? PPC::LXSSPX : PPC::LFSX; break;
 567       case PPC::LFD:    Opc = IsVSFRC ? PPC::LXSDX : PPC::LFDX; break;
 568     }
 569     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 570       .addReg(Addr.Base.Reg).addReg(IndexReg);
 571   }
 572
 573   return true;
 574 }
 575
 576 // Attempt to fast-select a load instruction.
 577 bool PPCFastISel::SelectLoad(const Instruction *I) {
 578   // FIXME: No atomic loads are supported.
 579   if (cast<LoadInst>(I)->isAtomic())
 580     return false;
 581
 582   // Verify we have a legal type before going any further.
 583   MVT VT;
 584   if (!isLoadTypeLegal(I->getType(), VT))
 585     return false;
 586
 587   // See if we can handle this address.
 588   Address Addr;
 589   if (!PPCComputeAddress(I->getOperand(0), Addr))
 590     return false;
 591
 592   // Look at the currently assigned register for this instruction
 593   // to determine the required register class.  This is necessary
 594   // to constrain RA from using R0/X0 when this is not legal.
 595   unsigned AssignedReg = FuncInfo.ValueMap[I];
 596   const TargetRegisterClass *RC =
 597     AssignedReg ? MRI.getRegClass(AssignedReg) : nullptr;
 598
 599   unsigned ResultReg = 0;
 600   if (!PPCEmitLoad(VT, ResultReg, Addr, RC))
 601     return false;
 602   updateValueMap(I, ResultReg);
 603   return true;
 604 }
 605
 606 // Emit a store instruction to store SrcReg at Addr.
 607 bool PPCFastISel::PPCEmitStore(MVT VT, unsigned SrcReg, Address &Addr) {
 608   assert(SrcReg && "Nothing to store!");
 609   unsigned Opc;
 610   bool UseOffset = true;
 611
 612   const TargetRegisterClass *RC = MRI.getRegClass(SrcReg);
 613   bool Is32BitInt = RC->hasSuperClassEq(&PPC::GPRCRegClass);
 614
 615   switch (VT.SimpleTy) {
 616     default: // e.g., vector types not handled
 617       return false;
 618     case MVT::i8:
 619       Opc = Is32BitInt ? PPC::STB : PPC::STB8;
 620       break;
 621     case MVT::i16:
 622       Opc = Is32BitInt ? PPC::STH : PPC::STH8;
 623       break;
 624     case MVT::i32:
 625       assert(Is32BitInt && "Not GPRC for i32??");
 626       Opc = PPC::STW;
 627       break;
 628     case MVT::i64:
 629       Opc = PPC::STD;
 630       UseOffset = ((Addr.Offset & 3) == 0);
 631       break;
 632     case MVT::f32:
 633       Opc = PPC::STFS;
 634       break;
 635     case MVT::f64:
 636       Opc = PPC::STFD;
 637       break;
 638   }
 639
 640   // If necessary, materialize the offset into a register and use
 641   // the indexed form.  Also handle stack pointers with special needs.
 642   unsigned IndexReg = 0;
 643   PPCSimplifyAddress(Addr, VT, UseOffset, IndexReg);
 644
 645   // If this is a potential VSX store with an offset of 0, a VSX indexed store
 646   // can be used.
 647   bool IsVSSRC = isVSSRCRegister(SrcReg);
 648   bool IsVSFRC = isVSFRCRegister(SrcReg);
 649   bool Is32VSXStore = IsVSSRC && Opc == PPC::STFS;
 650   bool Is64VSXStore = IsVSFRC && Opc == PPC::STFD;
 651   if ((Is32VSXStore || Is64VSXStore) &&
 652       (Addr.BaseType != Address::FrameIndexBase) && UseOffset &&
 653       (Addr.Offset == 0)) {
 654     UseOffset = false;
 655   }
 656
 657   // Note: If we still have a frame index here, we know the offset is
 658   // in range, as otherwise PPCSimplifyAddress would have converted it
 659   // into a RegBase.
 660   if (Addr.BaseType == Address::FrameIndexBase) {
 661     // VSX only provides an indexed store.
 662     if (Is32VSXStore || Is64VSXStore) return false;
 663
 664     MachineMemOperand *MMO =
 665       FuncInfo.MF->getMachineMemOperand(
 666         MachinePointerInfo::getFixedStack(Addr.Base.FI, Addr.Offset),
 667         MachineMemOperand::MOStore, MFI.getObjectSize(Addr.Base.FI),
 668         MFI.getObjectAlignment(Addr.Base.FI));
 669
 670     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 671         .addReg(SrcReg)
 672         .addImm(Addr.Offset)
 673         .addFrameIndex(Addr.Base.FI)
 674         .addMemOperand(MMO);
 675
 676   // Base reg with offset in range.
 677   } else if (UseOffset) {
 678     // VSX only provides an indexed store.
 679     if (Is32VSXStore || Is64VSXStore) return false;
 680
 681     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 682       .addReg(SrcReg).addImm(Addr.Offset).addReg(Addr.Base.Reg);
 683
 684   // Indexed form.
 685   } else {
 686     // Get the RR opcode corresponding to the RI one.  FIXME: It would be
 687     // preferable to use the ImmToIdxMap from PPCRegisterInfo.cpp, but it
 688     // is hard to get at.
 689     switch (Opc) {
 690       default:        llvm_unreachable("Unexpected opcode!");
 691       case PPC::STB:  Opc = PPC::STBX;  break;
 692       case PPC::STH : Opc = PPC::STHX;  break;
 693       case PPC::STW : Opc = PPC::STWX;  break;
 694       case PPC::STB8: Opc = PPC::STBX8; break;
 695       case PPC::STH8: Opc = PPC::STHX8; break;
 696       case PPC::STW8: Opc = PPC::STWX8; break;
 697       case PPC::STD:  Opc = PPC::STDX;  break;
 698       case PPC::STFS: Opc = IsVSSRC ? PPC::STXSSPX : PPC::STFSX; break;
 699       case PPC::STFD: Opc = IsVSFRC ? PPC::STXSDX : PPC::STFDX; break;
 700     }
 701
 702     auto MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 703         .addReg(SrcReg);
 704
 705     // If we have an index register defined we use it in the store inst,
 706     // otherwise we use X0 as base as it makes the vector instructions to
 707     // use zero in the computation of the effective address regardless the
 708     // content of the register.
 709     if (IndexReg)
 710       MIB.addReg(Addr.Base.Reg).addReg(IndexReg);
 711     else
 712       MIB.addReg(PPC::ZERO8).addReg(Addr.Base.Reg);
 713   }
 714
 715   return true;
 716 }
 717
 718 // Attempt to fast-select a store instruction.
 719 bool PPCFastISel::SelectStore(const Instruction *I) {
 720   Value *Op0 = I->getOperand(0);
 721   unsigned SrcReg = 0;
 722
 723   // FIXME: No atomics loads are supported.
 724   if (cast<StoreInst>(I)->isAtomic())
 725     return false;
 726
 727   // Verify we have a legal type before going any further.
 728   MVT VT;
 729   if (!isLoadTypeLegal(Op0->getType(), VT))
 730     return false;
 731
 732   // Get the value to be stored into a register.
 733   SrcReg = getRegForValue(Op0);
 734   if (SrcReg == 0)
 735     return false;
 736
 737   // See if we can handle this address.
 738   Address Addr;
 739   if (!PPCComputeAddress(I->getOperand(1), Addr))
 740     return false;
 741
 742   if (!PPCEmitStore(VT, SrcReg, Addr))
 743     return false;
 744
 745   return true;
 746 }
 747
 748 // Attempt to fast-select a branch instruction.
 749 bool PPCFastISel::SelectBranch(const Instruction *I) {
 750   const BranchInst *BI = cast<BranchInst>(I);
 751   MachineBasicBlock *BrBB = FuncInfo.MBB;
 752   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 753   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 754
 755   // For now, just try the simplest case where it's fed by a compare.
 756   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 757     if (isValueAvailable(CI)) {
 758       Optional<PPC::Predicate> OptPPCPred = getComparePred(CI->getPredicate());
 759       if (!OptPPCPred)
 760         return false;
 761
 762       PPC::Predicate PPCPred = OptPPCPred.getValue();
 763
 764       // Take advantage of fall-through opportunities.
 765       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
 766         std::swap(TBB, FBB);
 767         PPCPred = PPC::InvertPredicate(PPCPred);
 768       }
 769
 770       unsigned CondReg = createResultReg(&PPC::CRRCRegClass);
 771
 772       if (!PPCEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned(),
 773                       CondReg))
 774         return false;
 775
 776       BuildMI(*BrBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::BCC))
 777         .addImm(PPCPred).addReg(CondReg).addMBB(TBB);
 778       fastEmitBranch(FBB, DbgLoc);
 779       FuncInfo.MBB->addSuccessor(TBB);
 780       return true;
 781     }
 782   } else if (const ConstantInt *CI =
 783              dyn_cast<ConstantInt>(BI->getCondition())) {
 784     uint64_t Imm = CI->getZExtValue();
 785     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
 786     fastEmitBranch(Target, DbgLoc);
 787     return true;
 788   }
 789
 790   // FIXME: ARM looks for a case where the block containing the compare
 791   // has been split from the block containing the branch.  If this happens,
 792   // there is a vreg available containing the result of the compare.  I'm
 793   // not sure we can do much, as we've lost the predicate information with
 794   // the compare instruction -- we have a 4-bit CR but don't know which bit
 795   // to test here.
 796   return false;
 797 }
 798
 799 // Attempt to emit a compare of the two source values.  Signed and unsigned
 800 // comparisons are supported.  Return false if we can't handle it.
 801 bool PPCFastISel::PPCEmitCmp(const Value *SrcValue1, const Value *SrcValue2,
 802                              bool IsZExt, unsigned DestReg) {
 803   Type *Ty = SrcValue1->getType();
 804   EVT SrcEVT = TLI.getValueType(DL, Ty, true);
 805   if (!SrcEVT.isSimple())
 806     return false;
 807   MVT SrcVT = SrcEVT.getSimpleVT();
 808
 809   if (SrcVT == MVT::i1 && PPCSubTarget->useCRBits())
 810     return false;
 811
 812   // See if operand 2 is an immediate encodeable in the compare.
 813   // FIXME: Operands are not in canonical order at -O0, so an immediate
 814   // operand in position 1 is a lost opportunity for now.  We are
 815   // similar to ARM in this regard.
 816   long Imm = 0;
 817   bool UseImm = false;
 818
 819   // Only 16-bit integer constants can be represented in compares for
 820   // PowerPC.  Others will be materialized into a register.
 821   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(SrcValue2)) {
 822     if (SrcVT == MVT::i64 || SrcVT == MVT::i32 || SrcVT == MVT::i16 ||
 823         SrcVT == MVT::i8 || SrcVT == MVT::i1) {
 824       const APInt &CIVal = ConstInt->getValue();
 825       Imm = (IsZExt) ? (long)CIVal.getZExtValue() : (long)CIVal.getSExtValue();
 826       if ((IsZExt && isUInt<16>(Imm)) || (!IsZExt && isInt<16>(Imm)))
 827         UseImm = true;
 828     }
 829   }
 830
 831   unsigned CmpOpc;
 832   bool NeedsExt = false;
 833   switch (SrcVT.SimpleTy) {
 834     default: return false;
 835     case MVT::f32:
 836       CmpOpc = PPC::FCMPUS;
 837       break;
 838     case MVT::f64:
 839       CmpOpc = PPC::FCMPUD;
 840       break;
 841     case MVT::i1:
 842     case MVT::i8:
 843     case MVT::i16:
 844       NeedsExt = true;
 845       // Intentional fall-through.
 846     case MVT::i32:
 847       if (!UseImm)
 848         CmpOpc = IsZExt ? PPC::CMPLW : PPC::CMPW;
 849       else
 850         CmpOpc = IsZExt ? PPC::CMPLWI : PPC::CMPWI;
 851       break;
 852     case MVT::i64:
 853       if (!UseImm)
 854         CmpOpc = IsZExt ? PPC::CMPLD : PPC::CMPD;
 855       else
 856         CmpOpc = IsZExt ? PPC::CMPLDI : PPC::CMPDI;
 857       break;
 858   }
 859
 860   unsigned SrcReg1 = getRegForValue(SrcValue1);
 861   if (SrcReg1 == 0)
 862     return false;
 863
 864   unsigned SrcReg2 = 0;
 865   if (!UseImm) {
 866     SrcReg2 = getRegForValue(SrcValue2);
 867     if (SrcReg2 == 0)
 868       return false;
 869   }
 870
 871   if (NeedsExt) {
 872     unsigned ExtReg = createResultReg(&PPC::GPRCRegClass);
 873     if (!PPCEmitIntExt(SrcVT, SrcReg1, MVT::i32, ExtReg, IsZExt))
 874       return false;
 875     SrcReg1 = ExtReg;
 876
 877     if (!UseImm) {
 878       unsigned ExtReg = createResultReg(&PPC::GPRCRegClass);
 879       if (!PPCEmitIntExt(SrcVT, SrcReg2, MVT::i32, ExtReg, IsZExt))
 880         return false;
 881       SrcReg2 = ExtReg;
 882     }
 883   }
 884
 885   if (!UseImm)
 886     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc), DestReg)
 887       .addReg(SrcReg1).addReg(SrcReg2);
 888   else
 889     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc), DestReg)
 890       .addReg(SrcReg1).addImm(Imm);
 891
 892   return true;
 893 }
 894
 895 // Attempt to fast-select a floating-point extend instruction.
 896 bool PPCFastISel::SelectFPExt(const Instruction *I) {
 897   Value *Src  = I->getOperand(0);
 898   EVT SrcVT = TLI.getValueType(DL, Src->getType(), true);
 899   EVT DestVT = TLI.getValueType(DL, I->getType(), true);
 900
 901   if (SrcVT != MVT::f32 || DestVT != MVT::f64)
 902     return false;
 903
 904   unsigned SrcReg = getRegForValue(Src);
 905   if (!SrcReg)
 906     return false;
 907
 908   // No code is generated for a FP extend.
 909   updateValueMap(I, SrcReg);
 910   return true;
 911 }
 912
 913 // Attempt to fast-select a floating-point truncate instruction.
 914 bool PPCFastISel::SelectFPTrunc(const Instruction *I) {
 915   Value *Src  = I->getOperand(0);
 916   EVT SrcVT = TLI.getValueType(DL, Src->getType(), true);
 917   EVT DestVT = TLI.getValueType(DL, I->getType(), true);
 918
 919   if (SrcVT != MVT::f64 || DestVT != MVT::f32)
 920     return false;
 921
 922   unsigned SrcReg = getRegForValue(Src);
 923   if (!SrcReg)
 924     return false;
 925
 926   // Round the result to single precision.
 927   unsigned DestReg = createResultReg(&PPC::F4RCRegClass);
 928   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::FRSP), DestReg)
 929     .addReg(SrcReg);
 930
 931   updateValueMap(I, DestReg);
 932   return true;
 933 }
 934
 935 // Move an i32 or i64 value in a GPR to an f64 value in an FPR.
 936 // FIXME: When direct register moves are implemented (see PowerISA 2.07),
 937 // those should be used instead of moving via a stack slot when the
 938 // subtarget permits.
 939 // FIXME: The code here is sloppy for the 4-byte case.  Can use a 4-byte
 940 // stack slot and 4-byte store/load sequence.  Or just sext the 4-byte
 941 // case to 8 bytes which produces tighter code but wastes stack space.
 942 unsigned PPCFastISel::PPCMoveToFPReg(MVT SrcVT, unsigned SrcReg,
 943                                      bool IsSigned) {
 944
 945   // If necessary, extend 32-bit int to 64-bit.
 946   if (SrcVT == MVT::i32) {
 947     unsigned TmpReg = createResultReg(&PPC::G8RCRegClass);
 948     if (!PPCEmitIntExt(MVT::i32, SrcReg, MVT::i64, TmpReg, !IsSigned))
 949       return 0;
 950     SrcReg = TmpReg;
 951   }
 952
 953   // Get a stack slot 8 bytes wide, aligned on an 8-byte boundary.
 954   Address Addr;
 955   Addr.BaseType = Address::FrameIndexBase;
 956   Addr.Base.FI = MFI.CreateStackObject(8, 8, false);
 957
 958   // Store the value from the GPR.
 959   if (!PPCEmitStore(MVT::i64, SrcReg, Addr))
 960     return 0;
 961
 962   // Load the integer value into an FPR.  The kind of load used depends
 963   // on a number of conditions.
 964   unsigned LoadOpc = PPC::LFD;
 965
 966   if (SrcVT == MVT::i32) {
 967     if (!IsSigned) {
 968       LoadOpc = PPC::LFIWZX;
 969       Addr.Offset = (PPCSubTarget->isLittleEndian()) ? 0 : 4;
 970     } else if (PPCSubTarget->hasLFIWAX()) {
 971       LoadOpc = PPC::LFIWAX;
 972       Addr.Offset = (PPCSubTarget->isLittleEndian()) ? 0 : 4;
 973     }
 974   }
 975
 976   const TargetRegisterClass *RC = &PPC::F8RCRegClass;
 977   unsigned ResultReg = 0;
 978   if (!PPCEmitLoad(MVT::f64, ResultReg, Addr, RC, !IsSigned, LoadOpc))
 979     return 0;
 980
 981   return ResultReg;
 982 }
 983
 984 // Attempt to fast-select an integer-to-floating-point conversion.
 985 // FIXME: Once fast-isel has better support for VSX, conversions using
 986 //        direct moves should be implemented.
 987 bool PPCFastISel::SelectIToFP(const Instruction *I, bool IsSigned) {
 988   MVT DstVT;
 989   Type *DstTy = I->getType();
 990   if (!isTypeLegal(DstTy, DstVT))
 991     return false;
 992
 993   if (DstVT != MVT::f32 && DstVT != MVT::f64)
 994     return false;
 995
 996   Value *Src = I->getOperand(0);
 997   EVT SrcEVT = TLI.getValueType(DL, Src->getType(), true);
 998   if (!SrcEVT.isSimple())
 999     return false;
1000
1001   MVT SrcVT = SrcEVT.getSimpleVT();
1002
1003   if (SrcVT != MVT::i8  && SrcVT != MVT::i16 &&
1004       SrcVT != MVT::i32 && SrcVT != MVT::i64)
1005     return false;
1006
1007   unsigned SrcReg = getRegForValue(Src);
1008   if (SrcReg == 0)
1009     return false;
1010
1011   // We can only lower an unsigned convert if we have the newer
1012   // floating-point conversion operations.
1013   if (!IsSigned && !PPCSubTarget->hasFPCVT())
1014     return false;
1015
1016   // FIXME: For now we require the newer floating-point conversion operations
1017   // (which are present only on P7 and A2 server models) when converting
1018   // to single-precision float.  Otherwise we have to generate a lot of
1019   // fiddly code to avoid double rounding.  If necessary, the fiddly code
1020   // can be found in PPCTargetLowering::LowerINT_TO_FP().
1021   if (DstVT == MVT::f32 && !PPCSubTarget->hasFPCVT())
1022     return false;
1023
1024   // Extend the input if necessary.
1025   if (SrcVT == MVT::i8 || SrcVT == MVT::i16) {
1026     unsigned TmpReg = createResultReg(&PPC::G8RCRegClass);
1027     if (!PPCEmitIntExt(SrcVT, SrcReg, MVT::i64, TmpReg, !IsSigned))
1028       return false;
1029     SrcVT = MVT::i64;
1030     SrcReg = TmpReg;
1031   }
1032
1033   // Move the integer value to an FPR.
1034   unsigned FPReg = PPCMoveToFPReg(SrcVT, SrcReg, IsSigned);
1035   if (FPReg == 0)
1036     return false;
1037
1038   // Determine the opcode for the conversion.
1039   const TargetRegisterClass *RC = &PPC::F8RCRegClass;
1040   unsigned DestReg = createResultReg(RC);
1041   unsigned Opc;
1042
1043   if (DstVT == MVT::f32)
1044     Opc = IsSigned ? PPC::FCFIDS : PPC::FCFIDUS;
1045   else
1046     Opc = IsSigned ? PPC::FCFID : PPC::FCFIDU;
1047
1048   // Generate the convert.
1049   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1050     .addReg(FPReg);
1051
1052   updateValueMap(I, DestReg);
1053   return true;
1054 }
1055
1056 // Move the floating-point value in SrcReg into an integer destination
1057 // register, and return the register (or zero if we can't handle it).
1058 // FIXME: When direct register moves are implemented (see PowerISA 2.07),
1059 // those should be used instead of moving via a stack slot when the
1060 // subtarget permits.
1061 unsigned PPCFastISel::PPCMoveToIntReg(const Instruction *I, MVT VT,
1062                                       unsigned SrcReg, bool IsSigned) {
1063   // Get a stack slot 8 bytes wide, aligned on an 8-byte boundary.
1064   // Note that if have STFIWX available, we could use a 4-byte stack
1065   // slot for i32, but this being fast-isel we'll just go with the
1066   // easiest code gen possible.
1067   Address Addr;
1068   Addr.BaseType = Address::FrameIndexBase;
1069   Addr.Base.FI = MFI.CreateStackObject(8, 8, false);
1070
1071   // Store the value from the FPR.
1072   if (!PPCEmitStore(MVT::f64, SrcReg, Addr))
1073     return 0;
1074
1075   // Reload it into a GPR.  If we want an i32, modify the address
1076   // to have a 4-byte offset so we load from the right place.
1077   if (VT == MVT::i32)
1078     Addr.Offset = 4;
1079
1080   // Look at the currently assigned register for this instruction
1081   // to determine the required register class.
1082   unsigned AssignedReg = FuncInfo.ValueMap[I];
1083   const TargetRegisterClass *RC =
1084     AssignedReg ? MRI.getRegClass(AssignedReg) : nullptr;
1085
1086   unsigned ResultReg = 0;
1087   if (!PPCEmitLoad(VT, ResultReg, Addr, RC, !IsSigned))
1088     return 0;
1089
1090   return ResultReg;
1091 }
1092
1093 // Attempt to fast-select a floating-point-to-integer conversion.
1094 // FIXME: Once fast-isel has better support for VSX, conversions using
1095 //        direct moves should be implemented.
1096 bool PPCFastISel::SelectFPToI(const Instruction *I, bool IsSigned) {
1097   MVT DstVT, SrcVT;
1098   Type *DstTy = I->getType();
1099   if (!isTypeLegal(DstTy, DstVT))
1100     return false;
1101
1102   if (DstVT != MVT::i32 && DstVT != MVT::i64)
1103     return false;
1104
1105   // If we don't have FCTIDUZ and we need it, punt to SelectionDAG.
1106   if (DstVT == MVT::i64 && !IsSigned && !PPCSubTarget->hasFPCVT())
1107     return false;
1108
1109   Value *Src = I->getOperand(0);
1110   Type *SrcTy = Src->getType();
1111   if (!isTypeLegal(SrcTy, SrcVT))
1112     return false;
1113
1114   if (SrcVT != MVT::f32 && SrcVT != MVT::f64)
1115     return false;
1116
1117   unsigned SrcReg = getRegForValue(Src);
1118   if (SrcReg == 0)
1119     return false;
1120
1121   // Convert f32 to f64 if necessary.  This is just a meaningless copy
1122   // to get the register class right.  COPY_TO_REGCLASS is needed since
1123   // a COPY from F4RC to F8RC is converted to a F4RC-F4RC copy downstream.
1124   const TargetRegisterClass *InRC = MRI.getRegClass(SrcReg);
1125   if (InRC == &PPC::F4RCRegClass) {
1126     unsigned TmpReg = createResultReg(&PPC::F8RCRegClass);
1127     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1128             TII.get(TargetOpcode::COPY_TO_REGCLASS), TmpReg)
1129       .addReg(SrcReg).addImm(PPC::F8RCRegClassID);
1130     SrcReg = TmpReg;
1131   }
1132
1133   // Determine the opcode for the conversion, which takes place
1134   // entirely within FPRs.
1135   unsigned DestReg = createResultReg(&PPC::F8RCRegClass);
1136   unsigned Opc;
1137
1138   if (DstVT == MVT::i32)
1139     if (IsSigned)
1140       Opc = PPC::FCTIWZ;
1141     else
1142       Opc = PPCSubTarget->hasFPCVT() ? PPC::FCTIWUZ : PPC::FCTIDZ;
1143   else
1144     Opc = IsSigned ? PPC::FCTIDZ : PPC::FCTIDUZ;
1145
1146   // Generate the convert.
1147   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1148     .addReg(SrcReg);
1149
1150   // Now move the integer value from a float register to an integer register.
1151   unsigned IntReg = PPCMoveToIntReg(I, DstVT, DestReg, IsSigned);
1152   if (IntReg == 0)
1153     return false;
1154
1155   updateValueMap(I, IntReg);
1156   return true;
1157 }
1158
1159 // Attempt to fast-select a binary integer operation that isn't already
1160 // handled automatically.
1161 bool PPCFastISel::SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode) {
1162   EVT DestVT = TLI.getValueType(DL, I->getType(), true);
1163
1164   // We can get here in the case when we have a binary operation on a non-legal
1165   // type and the target independent selector doesn't know how to handle it.
1166   if (DestVT != MVT::i16 && DestVT != MVT::i8)
1167     return false;
1168
1169   // Look at the currently assigned register for this instruction
1170   // to determine the required register class.  If there is no register,
1171   // make a conservative choice (don't assign R0).
1172   unsigned AssignedReg = FuncInfo.ValueMap[I];
1173   const TargetRegisterClass *RC =
1174     (AssignedReg ? MRI.getRegClass(AssignedReg) :
1175      &PPC::GPRC_and_GPRC_NOR0RegClass);
1176   bool IsGPRC = RC->hasSuperClassEq(&PPC::GPRCRegClass);
1177
1178   unsigned Opc;
1179   switch (ISDOpcode) {
1180     default: return false;
1181     case ISD::ADD:
1182       Opc = IsGPRC ? PPC::ADD4 : PPC::ADD8;
1183       break;
1184     case ISD::OR:
1185       Opc = IsGPRC ? PPC::OR : PPC::OR8;
1186       break;
1187     case ISD::SUB:
1188       Opc = IsGPRC ? PPC::SUBF : PPC::SUBF8;
1189       break;
1190   }
1191
1192   unsigned ResultReg = createResultReg(RC ? RC : &PPC::G8RCRegClass);
1193   unsigned SrcReg1 = getRegForValue(I->getOperand(0));
1194   if (SrcReg1 == 0) return false;
1195
1196   // Handle case of small immediate operand.
1197   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(I->getOperand(1))) {
1198     const APInt &CIVal = ConstInt->getValue();
1199     int Imm = (int)CIVal.getSExtValue();
1200     bool UseImm = true;
1201     if (isInt<16>(Imm)) {
1202       switch (Opc) {
1203         default:
1204           llvm_unreachable("Missing case!");
1205         case PPC::ADD4:
1206           Opc = PPC::ADDI;
1207           MRI.setRegClass(SrcReg1, &PPC::GPRC_and_GPRC_NOR0RegClass);
1208           break;
1209         case PPC::ADD8:
1210           Opc = PPC::ADDI8;
1211           MRI.setRegClass(SrcReg1, &PPC::G8RC_and_G8RC_NOX0RegClass);
1212           break;
1213         case PPC::OR:
1214           Opc = PPC::ORI;
1215           break;
1216         case PPC::OR8:
1217           Opc = PPC::ORI8;
1218           break;
1219         case PPC::SUBF:
1220           if (Imm == -32768)
1221             UseImm = false;
1222           else {
1223             Opc = PPC::ADDI;
1224             MRI.setRegClass(SrcReg1, &PPC::GPRC_and_GPRC_NOR0RegClass);
1225             Imm = -Imm;
1226           }
1227           break;
1228         case PPC::SUBF8:
1229           if (Imm == -32768)
1230             UseImm = false;
1231           else {
1232             Opc = PPC::ADDI8;
1233             MRI.setRegClass(SrcReg1, &PPC::G8RC_and_G8RC_NOX0RegClass);
1234             Imm = -Imm;
1235           }
1236           break;
1237       }
1238
1239       if (UseImm) {
1240         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc),
1241                 ResultReg)
1242             .addReg(SrcReg1)
1243             .addImm(Imm);
1244         updateValueMap(I, ResultReg);
1245         return true;
1246       }
1247     }
1248   }
1249
1250   // Reg-reg case.
1251   unsigned SrcReg2 = getRegForValue(I->getOperand(1));
1252   if (SrcReg2 == 0) return false;
1253
1254   // Reverse operands for subtract-from.
1255   if (ISDOpcode == ISD::SUB)
1256     std::swap(SrcReg1, SrcReg2);
1257
1258   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
1259     .addReg(SrcReg1).addReg(SrcReg2);
1260   updateValueMap(I, ResultReg);
1261   return true;
1262 }
1263
1264 // Handle arguments to a call that we're attempting to fast-select.
1265 // Return false if the arguments are too complex for us at the moment.
1266 bool PPCFastISel::processCallArgs(SmallVectorImpl<Value*> &Args,
1267                                   SmallVectorImpl<unsigned> &ArgRegs,
1268                                   SmallVectorImpl<MVT> &ArgVTs,
1269                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1270                                   SmallVectorImpl<unsigned> &RegArgs,
1271                                   CallingConv::ID CC,
1272                                   unsigned &NumBytes,
1273                                   bool IsVarArg) {
1274   SmallVector<CCValAssign, 16> ArgLocs;
1275   CCState CCInfo(CC, IsVarArg, *FuncInfo.MF, ArgLocs, *Context);
1276
1277   // Reserve space for the linkage area on the stack.
1278   unsigned LinkageSize = PPCSubTarget->getFrameLowering()->getLinkageSize();
1279   CCInfo.AllocateStack(LinkageSize, 8);
1280
1281   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CC_PPC64_ELF_FIS);
1282
1283   // Bail out if we can't handle any of the arguments.
1284   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
1285     CCValAssign &VA = ArgLocs[I];
1286     MVT ArgVT = ArgVTs[VA.getValNo()];
1287
1288     // Skip vector arguments for now, as well as long double and
1289     // uint128_t, and anything that isn't passed in a register.
1290     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64 || ArgVT == MVT::i1 ||
1291         !VA.isRegLoc() || VA.needsCustom())
1292       return false;
1293
1294     // Skip bit-converted arguments for now.
1295     if (VA.getLocInfo() == CCValAssign::BCvt)
1296       return false;
1297   }
1298
1299   // Get a count of how many bytes are to be pushed onto the stack.
1300   NumBytes = CCInfo.getNextStackOffset();
1301
1302   // The prolog code of the callee may store up to 8 GPR argument registers to
1303   // the stack, allowing va_start to index over them in memory if its varargs.
1304   // Because we cannot tell if this is needed on the caller side, we have to
1305   // conservatively assume that it is needed.  As such, make sure we have at
1306   // least enough stack space for the caller to store the 8 GPRs.
1307   // FIXME: On ELFv2, it may be unnecessary to allocate the parameter area.
1308   NumBytes = std::max(NumBytes, LinkageSize + 64);
1309
1310   // Issue CALLSEQ_START.
1311   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1312           TII.get(TII.getCallFrameSetupOpcode()))
1313     .addImm(NumBytes);
1314
1315   // Prepare to assign register arguments.  Every argument uses up a
1316   // GPR protocol register even if it's passed in a floating-point
1317   // register (unless we're using the fast calling convention).
1318   unsigned NextGPR = PPC::X3;
1319   unsigned NextFPR = PPC::F1;
1320
1321   // Process arguments.
1322   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
1323     CCValAssign &VA = ArgLocs[I];
1324     unsigned Arg = ArgRegs[VA.getValNo()];
1325     MVT ArgVT = ArgVTs[VA.getValNo()];
1326
1327     // Handle argument promotion and bitcasts.
1328     switch (VA.getLocInfo()) {
1329       default:
1330         llvm_unreachable("Unknown loc info!");
1331       case CCValAssign::Full:
1332         break;
1333       case CCValAssign::SExt: {
1334         MVT DestVT = VA.getLocVT();
1335         const TargetRegisterClass *RC =
1336           (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1337         unsigned TmpReg = createResultReg(RC);
1338         if (!PPCEmitIntExt(ArgVT, Arg, DestVT, TmpReg, /*IsZExt*/false))
1339           llvm_unreachable("Failed to emit a sext!");
1340         ArgVT = DestVT;
1341         Arg = TmpReg;
1342         break;
1343       }
1344       case CCValAssign::AExt:
1345       case CCValAssign::ZExt: {
1346         MVT DestVT = VA.getLocVT();
1347         const TargetRegisterClass *RC =
1348           (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1349         unsigned TmpReg = createResultReg(RC);
1350         if (!PPCEmitIntExt(ArgVT, Arg, DestVT, TmpReg, /*IsZExt*/true))
1351           llvm_unreachable("Failed to emit a zext!");
1352         ArgVT = DestVT;
1353         Arg = TmpReg;
1354         break;
1355       }
1356       case CCValAssign::BCvt: {
1357         // FIXME: Not yet handled.
1358         llvm_unreachable("Should have bailed before getting here!");
1359         break;
1360       }
1361     }
1362
1363     // Copy this argument to the appropriate register.
1364     unsigned ArgReg;
1365     if (ArgVT == MVT::f32 || ArgVT == MVT::f64) {
1366       ArgReg = NextFPR++;
1367       if (CC != CallingConv::Fast)
1368         ++NextGPR;
1369     } else
1370       ArgReg = NextGPR++;
1371
1372     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1373             TII.get(TargetOpcode::COPY), ArgReg).addReg(Arg);
1374     RegArgs.push_back(ArgReg);
1375   }
1376
1377   return true;
1378 }
1379
1380 // For a call that we've determined we can fast-select, finish the
1381 // call sequence and generate a copy to obtain the return value (if any).
1382 bool PPCFastISel::finishCall(MVT RetVT, CallLoweringInfo &CLI, unsigned &NumBytes) {
1383   CallingConv::ID CC = CLI.CallConv;
1384
1385   // Issue CallSEQ_END.
1386   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1387           TII.get(TII.getCallFrameDestroyOpcode()))
1388     .addImm(NumBytes).addImm(0);
1389
1390   // Next, generate a copy to obtain the return value.
1391   // FIXME: No multi-register return values yet, though I don't foresee
1392   // any real difficulties there.
1393   if (RetVT != MVT::isVoid) {
1394     SmallVector<CCValAssign, 16> RVLocs;
1395     CCState CCInfo(CC, false, *FuncInfo.MF, RVLocs, *Context);
1396     CCInfo.AnalyzeCallResult(RetVT, RetCC_PPC64_ELF_FIS);
1397     CCValAssign &VA = RVLocs[0];
1398     assert(RVLocs.size() == 1 && "No support for multi-reg return values!");
1399     assert(VA.isRegLoc() && "Can only return in registers!");
1400
1401     MVT DestVT = VA.getValVT();
1402     MVT CopyVT = DestVT;
1403
1404     // Ints smaller than a register still arrive in a full 64-bit
1405     // register, so make sure we recognize this.
1406     if (RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32)
1407       CopyVT = MVT::i64;
1408
1409     unsigned SourcePhysReg = VA.getLocReg();
1410     unsigned ResultReg = 0;
1411
1412     if (RetVT == CopyVT) {
1413       const TargetRegisterClass *CpyRC = TLI.getRegClassFor(CopyVT);
1414       ResultReg = createResultReg(CpyRC);
1415
1416       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1417               TII.get(TargetOpcode::COPY), ResultReg)
1418         .addReg(SourcePhysReg);
1419
1420     // If necessary, round the floating result to single precision.
1421     } else if (CopyVT == MVT::f64) {
1422       ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1423       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::FRSP),
1424               ResultReg).addReg(SourcePhysReg);
1425
1426     // If only the low half of a general register is needed, generate
1427     // a GPRC copy instead of a G8RC copy.  (EXTRACT_SUBREG can't be
1428     // used along the fast-isel path (not lowered), and downstream logic
1429     // also doesn't like a direct subreg copy on a physical reg.)
1430     } else if (RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32) {
1431       ResultReg = createResultReg(&PPC::GPRCRegClass);
1432       // Convert physical register from G8RC to GPRC.
1433       SourcePhysReg -= PPC::X0 - PPC::R0;
1434       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1435               TII.get(TargetOpcode::COPY), ResultReg)
1436         .addReg(SourcePhysReg);
1437     }
1438
1439     assert(ResultReg && "ResultReg unset!");
1440     CLI.InRegs.push_back(SourcePhysReg);
1441     CLI.ResultReg = ResultReg;
1442     CLI.NumResultRegs = 1;
1443   }
1444
1445   return true;
1446 }
1447
1448 bool PPCFastISel::fastLowerCall(CallLoweringInfo &CLI) {
1449   CallingConv::ID CC  = CLI.CallConv;
1450   bool IsTailCall     = CLI.IsTailCall;
1451   bool IsVarArg       = CLI.IsVarArg;
1452   const Value *Callee = CLI.Callee;
1453   const MCSymbol *Symbol = CLI.Symbol;
1454
1455   if (!Callee && !Symbol)
1456     return false;
1457
1458   // Allow SelectionDAG isel to handle tail calls.
1459   if (IsTailCall)
1460     return false;
1461
1462   // Let SDISel handle vararg functions.
1463   if (IsVarArg)
1464     return false;
1465
1466   // Handle simple calls for now, with legal return types and
1467   // those that can be extended.
1468   Type *RetTy = CLI.RetTy;
1469   MVT RetVT;
1470   if (RetTy->isVoidTy())
1471     RetVT = MVT::isVoid;
1472   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
1473            RetVT != MVT::i8)
1474     return false;
1475   else if (RetVT == MVT::i1 && PPCSubTarget->useCRBits())
1476     // We can't handle boolean returns when CR bits are in use.
1477     return false;
1478
1479   // FIXME: No multi-register return values yet.
1480   if (RetVT != MVT::isVoid && RetVT != MVT::i8 && RetVT != MVT::i16 &&
1481       RetVT != MVT::i32 && RetVT != MVT::i64 && RetVT != MVT::f32 &&
1482       RetVT != MVT::f64) {
1483     SmallVector<CCValAssign, 16> RVLocs;
1484     CCState CCInfo(CC, IsVarArg, *FuncInfo.MF, RVLocs, *Context);
1485     CCInfo.AnalyzeCallResult(RetVT, RetCC_PPC64_ELF_FIS);
1486     if (RVLocs.size() > 1)
1487       return false;
1488   }
1489
1490   // Bail early if more than 8 arguments, as we only currently
1491   // handle arguments passed in registers.
1492   unsigned NumArgs = CLI.OutVals.size();
1493   if (NumArgs > 8)
1494     return false;
1495
1496   // Set up the argument vectors.
1497   SmallVector<Value*, 8> Args;
1498   SmallVector<unsigned, 8> ArgRegs;
1499   SmallVector<MVT, 8> ArgVTs;
1500   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1501
1502   Args.reserve(NumArgs);
1503   ArgRegs.reserve(NumArgs);
1504   ArgVTs.reserve(NumArgs);
1505   ArgFlags.reserve(NumArgs);
1506
1507   for (unsigned i = 0, ie = NumArgs; i != ie; ++i) {
1508     // Only handle easy calls for now.  It would be reasonably easy
1509     // to handle <= 8-byte structures passed ByVal in registers, but we
1510     // have to ensure they are right-justified in the register.
1511     ISD::ArgFlagsTy Flags = CLI.OutFlags[i];
1512     if (Flags.isInReg() || Flags.isSRet() || Flags.isNest() || Flags.isByVal())
1513       return false;
1514
1515     Value *ArgValue = CLI.OutVals[i];
1516     Type *ArgTy = ArgValue->getType();
1517     MVT ArgVT;
1518     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8)
1519       return false;
1520
1521     if (ArgVT.isVector())
1522       return false;
1523
1524     unsigned Arg = getRegForValue(ArgValue);
1525     if (Arg == 0)
1526       return false;
1527
1528     Args.push_back(ArgValue);
1529     ArgRegs.push_back(Arg);
1530     ArgVTs.push_back(ArgVT);
1531     ArgFlags.push_back(Flags);
1532   }
1533
1534   // Process the arguments.
1535   SmallVector<unsigned, 8> RegArgs;
1536   unsigned NumBytes;
1537
1538   if (!processCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
1539                        RegArgs, CC, NumBytes, IsVarArg))
1540     return false;
1541
1542   MachineInstrBuilder MIB;
1543   // FIXME: No handling for function pointers yet.  This requires
1544   // implementing the function descriptor (OPD) setup.
1545   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1546   if (!GV) {
1547     // patchpoints are a special case; they always dispatch to a pointer value.
1548     // However, we don't actually want to generate the indirect call sequence
1549     // here (that will be generated, as necessary, during asm printing), and
1550     // the call we generate here will be erased by FastISel::selectPatchpoint,
1551     // so don't try very hard...
1552     if (CLI.IsPatchPoint)
1553       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::NOP));
1554     else
1555       return false;
1556   } else {
1557     // Build direct call with NOP for TOC restore.
1558     // FIXME: We can and should optimize away the NOP for local calls.
1559     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1560                   TII.get(PPC::BL8_NOP));
1561     // Add callee.
1562     MIB.addGlobalAddress(GV);
1563   }
1564
1565   // Add implicit physical register uses to the call.
1566   for (unsigned II = 0, IE = RegArgs.size(); II != IE; ++II)
1567     MIB.addReg(RegArgs[II], RegState::Implicit);
1568
1569   // Direct calls, in both the ELF V1 and V2 ABIs, need the TOC register live
1570   // into the call.
1571   PPCFuncInfo->setUsesTOCBasePtr();
1572   MIB.addReg(PPC::X2, RegState::Implicit);
1573
1574   // Add a register mask with the call-preserved registers.  Proper
1575   // defs for return values will be added by setPhysRegsDeadExcept().
1576   MIB.addRegMask(TRI.getCallPreservedMask(*FuncInfo.MF, CC));
1577
1578   CLI.Call = MIB;
1579
1580   // Finish off the call including any return values.
1581   return finishCall(RetVT, CLI, NumBytes);
1582 }
1583
1584 // Attempt to fast-select a return instruction.
1585 bool PPCFastISel::SelectRet(const Instruction *I) {
1586
1587   if (!FuncInfo.CanLowerReturn)
1588     return false;
1589
1590   const ReturnInst *Ret = cast<ReturnInst>(I);
1591   const Function &F = *I->getParent()->getParent();
1592
1593   // Build a list of return value registers.
1594   SmallVector<unsigned, 4> RetRegs;
1595   CallingConv::ID CC = F.getCallingConv();
1596
1597   if (Ret->getNumOperands() > 0) {
1598     SmallVector<ISD::OutputArg, 4> Outs;
1599     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI, DL);
1600
1601     // Analyze operands of the call, assigning locations to each operand.
1602     SmallVector<CCValAssign, 16> ValLocs;
1603     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, ValLocs, *Context);
1604     CCInfo.AnalyzeReturn(Outs, RetCC_PPC64_ELF_FIS);
1605     const Value *RV = Ret->getOperand(0);
1606
1607     // FIXME: Only one output register for now.
1608     if (ValLocs.size() > 1)
1609       return false;
1610
1611     // Special case for returning a constant integer of any size.
1612     // Materialize the constant as an i64 and copy it to the return
1613     // register. We still need to worry about properly extending the sign. E.g:
1614     // If the constant has only one bit, it means it is a boolean. Therefore
1615     // we can't use PPCMaterializeInt because it extends the sign which will
1616     // cause negations of the returned value to be incorrect as they are
1617     // implemented as the flip of the least significant bit.
1618     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RV)) {
1619       CCValAssign &VA = ValLocs[0];
1620
1621       unsigned RetReg = VA.getLocReg();
1622       unsigned SrcReg =
1623           PPCMaterializeInt(CI, MVT::i64, VA.getLocInfo() == CCValAssign::SExt);
1624
1625       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1626             TII.get(TargetOpcode::COPY), RetReg).addReg(SrcReg);
1627
1628       RetRegs.push_back(RetReg);
1629
1630     } else {
1631       unsigned Reg = getRegForValue(RV);
1632
1633       if (Reg == 0)
1634         return false;
1635
1636       // Copy the result values into the output registers.
1637       for (unsigned i = 0; i < ValLocs.size(); ++i) {
1638
1639         CCValAssign &VA = ValLocs[i];
1640         assert(VA.isRegLoc() && "Can only return in registers!");
1641         RetRegs.push_back(VA.getLocReg());
1642         unsigned SrcReg = Reg + VA.getValNo();
1643
1644         EVT RVEVT = TLI.getValueType(DL, RV->getType());
1645         if (!RVEVT.isSimple())
1646           return false;
1647         MVT RVVT = RVEVT.getSimpleVT();
1648         MVT DestVT = VA.getLocVT();
1649
1650         if (RVVT != DestVT && RVVT != MVT::i8 &&
1651             RVVT != MVT::i16 && RVVT != MVT::i32)
1652           return false;
1653
1654         if (RVVT != DestVT) {
1655           switch (VA.getLocInfo()) {
1656             default:
1657               llvm_unreachable("Unknown loc info!");
1658             case CCValAssign::Full:
1659               llvm_unreachable("Full value assign but types don't match?");
1660             case CCValAssign::AExt:
1661             case CCValAssign::ZExt: {
1662               const TargetRegisterClass *RC =
1663                 (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1664               unsigned TmpReg = createResultReg(RC);
1665               if (!PPCEmitIntExt(RVVT, SrcReg, DestVT, TmpReg, true))
1666                 return false;
1667               SrcReg = TmpReg;
1668               break;
1669             }
1670             case CCValAssign::SExt: {
1671               const TargetRegisterClass *RC =
1672                 (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1673               unsigned TmpReg = createResultReg(RC);
1674               if (!PPCEmitIntExt(RVVT, SrcReg, DestVT, TmpReg, false))
1675                 return false;
1676               SrcReg = TmpReg;
1677               break;
1678             }
1679           }
1680         }
1681
1682         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1683                 TII.get(TargetOpcode::COPY), RetRegs[i])
1684           .addReg(SrcReg);
1685       }
1686     }
1687   }
1688
1689   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1690                                     TII.get(PPC::BLR8));
1691
1692   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
1693     MIB.addReg(RetRegs[i], RegState::Implicit);
1694
1695   return true;
1696 }
1697
1698 // Attempt to emit an integer extend of SrcReg into DestReg.  Both
1699 // signed and zero extensions are supported.  Return false if we
1700 // can't handle it.
1701 bool PPCFastISel::PPCEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
1702                                 unsigned DestReg, bool IsZExt) {
1703   if (DestVT != MVT::i32 && DestVT != MVT::i64)
1704     return false;
1705   if (SrcVT != MVT::i8 && SrcVT != MVT::i16 && SrcVT != MVT::i32)
1706     return false;
1707
1708   // Signed extensions use EXTSB, EXTSH, EXTSW.
1709   if (!IsZExt) {
1710     unsigned Opc;
1711     if (SrcVT == MVT::i8)
1712       Opc = (DestVT == MVT::i32) ? PPC::EXTSB : PPC::EXTSB8_32_64;
1713     else if (SrcVT == MVT::i16)
1714       Opc = (DestVT == MVT::i32) ? PPC::EXTSH : PPC::EXTSH8_32_64;
1715     else {
1716       assert(DestVT == MVT::i64 && "Signed extend from i32 to i32??");
1717       Opc = PPC::EXTSW_32_64;
1718     }
1719     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1720       .addReg(SrcReg);
1721
1722   // Unsigned 32-bit extensions use RLWINM.
1723   } else if (DestVT == MVT::i32) {
1724     unsigned MB;
1725     if (SrcVT == MVT::i8)
1726       MB = 24;
1727     else {
1728       assert(SrcVT == MVT::i16 && "Unsigned extend from i32 to i32??");
1729       MB = 16;
1730     }
1731     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::RLWINM),
1732             DestReg)
1733       .addReg(SrcReg).addImm(/*SH=*/0).addImm(MB).addImm(/*ME=*/31);
1734
1735   // Unsigned 64-bit extensions use RLDICL (with a 32-bit source).
1736   } else {
1737     unsigned MB;
1738     if (SrcVT == MVT::i8)
1739       MB = 56;
1740     else if (SrcVT == MVT::i16)
1741       MB = 48;
1742     else
1743       MB = 32;
1744     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1745             TII.get(PPC::RLDICL_32_64), DestReg)
1746       .addReg(SrcReg).addImm(/*SH=*/0).addImm(MB);
1747   }
1748
1749   return true;
1750 }
1751
1752 // Attempt to fast-select an indirect branch instruction.
1753 bool PPCFastISel::SelectIndirectBr(const Instruction *I) {
1754   unsigned AddrReg = getRegForValue(I->getOperand(0));
1755   if (AddrReg == 0)
1756     return false;
1757
1758   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::MTCTR8))
1759     .addReg(AddrReg);
1760   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::BCTR8));
1761
1762   const IndirectBrInst *IB = cast<IndirectBrInst>(I);
1763   for (unsigned i = 0, e = IB->getNumSuccessors(); i != e; ++i)
1764     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[IB->getSuccessor(i)]);
1765
1766   return true;
1767 }
1768
1769 // Attempt to fast-select an integer truncate instruction.
1770 bool PPCFastISel::SelectTrunc(const Instruction *I) {
1771   Value *Src  = I->getOperand(0);
1772   EVT SrcVT = TLI.getValueType(DL, Src->getType(), true);
1773   EVT DestVT = TLI.getValueType(DL, I->getType(), true);
1774
1775   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16)
1776     return false;
1777
1778   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
1779     return false;
1780
1781   unsigned SrcReg = getRegForValue(Src);
1782   if (!SrcReg)
1783     return false;
1784
1785   // The only interesting case is when we need to switch register classes.
1786   if (SrcVT == MVT::i64) {
1787     unsigned ResultReg = createResultReg(&PPC::GPRCRegClass);
1788     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1789             TII.get(TargetOpcode::COPY),
1790             ResultReg).addReg(SrcReg, 0, PPC::sub_32);
1791     SrcReg = ResultReg;
1792   }
1793
1794   updateValueMap(I, SrcReg);
1795   return true;
1796 }
1797
1798 // Attempt to fast-select an integer extend instruction.
1799 bool PPCFastISel::SelectIntExt(const Instruction *I) {
1800   Type *DestTy = I->getType();
1801   Value *Src = I->getOperand(0);
1802   Type *SrcTy = Src->getType();
1803
1804   bool IsZExt = isa<ZExtInst>(I);
1805   unsigned SrcReg = getRegForValue(Src);
1806   if (!SrcReg) return false;
1807
1808   EVT SrcEVT, DestEVT;
1809   SrcEVT = TLI.getValueType(DL, SrcTy, true);
1810   DestEVT = TLI.getValueType(DL, DestTy, true);
1811   if (!SrcEVT.isSimple())
1812     return false;
1813   if (!DestEVT.isSimple())
1814     return false;
1815
1816   MVT SrcVT = SrcEVT.getSimpleVT();
1817   MVT DestVT = DestEVT.getSimpleVT();
1818
1819   // If we know the register class needed for the result of this
1820   // instruction, use it.  Otherwise pick the register class of the
1821   // correct size that does not contain X0/R0, since we don't know
1822   // whether downstream uses permit that assignment.
1823   unsigned AssignedReg = FuncInfo.ValueMap[I];
1824   const TargetRegisterClass *RC =
1825     (AssignedReg ? MRI.getRegClass(AssignedReg) :
1826      (DestVT == MVT::i64 ? &PPC::G8RC_and_G8RC_NOX0RegClass :
1827       &PPC::GPRC_and_GPRC_NOR0RegClass));
1828   unsigned ResultReg = createResultReg(RC);
1829
1830   if (!PPCEmitIntExt(SrcVT, SrcReg, DestVT, ResultReg, IsZExt))
1831     return false;
1832
1833   updateValueMap(I, ResultReg);
1834   return true;
1835 }
1836
1837 // Attempt to fast-select an instruction that wasn't handled by
1838 // the table-generated machinery.
1839 bool PPCFastISel::fastSelectInstruction(const Instruction *I) {
1840
1841   switch (I->getOpcode()) {
1842     case Instruction::Load:
1843       return SelectLoad(I);
1844     case Instruction::Store:
1845       return SelectStore(I);
1846     case Instruction::Br:
1847       return SelectBranch(I);
1848     case Instruction::IndirectBr:
1849       return SelectIndirectBr(I);
1850     case Instruction::FPExt:
1851       return SelectFPExt(I);
1852     case Instruction::FPTrunc:
1853       return SelectFPTrunc(I);
1854     case Instruction::SIToFP:
1855       return SelectIToFP(I, /*IsSigned*/ true);
1856     case Instruction::UIToFP:
1857       return SelectIToFP(I, /*IsSigned*/ false);
1858     case Instruction::FPToSI:
1859       return SelectFPToI(I, /*IsSigned*/ true);
1860     case Instruction::FPToUI:
1861       return SelectFPToI(I, /*IsSigned*/ false);
1862     case Instruction::Add:
1863       return SelectBinaryIntOp(I, ISD::ADD);
1864     case Instruction::Or:
1865       return SelectBinaryIntOp(I, ISD::OR);
1866     case Instruction::Sub:
1867       return SelectBinaryIntOp(I, ISD::SUB);
1868     case Instruction::Call:
1869       return selectCall(I);
1870     case Instruction::Ret:
1871       return SelectRet(I);
1872     case Instruction::Trunc:
1873       return SelectTrunc(I);
1874     case Instruction::ZExt:
1875     case Instruction::SExt:
1876       return SelectIntExt(I);
1877     // Here add other flavors of Instruction::XXX that automated
1878     // cases don't catch.  For example, switches are terminators
1879     // that aren't yet handled.
1880     default:
1881       break;
1882   }
1883   return false;
1884 }
1885
1886 // Materialize a floating-point constant into a register, and return
1887 // the register number (or zero if we failed to handle it).
1888 unsigned PPCFastISel::PPCMaterializeFP(const ConstantFP *CFP, MVT VT) {
1889   // No plans to handle long double here.
1890   if (VT != MVT::f32 && VT != MVT::f64)
1891     return 0;
1892
1893   // All FP constants are loaded from the constant pool.
1894   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
1895   assert(Align > 0 && "Unexpectedly missing alignment information!");
1896   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
1897   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
1898   CodeModel::Model CModel = TM.getCodeModel();
1899
1900   MachineMemOperand *MMO =
1901     FuncInfo.MF->getMachineMemOperand(
1902       MachinePointerInfo::getConstantPool(), MachineMemOperand::MOLoad,
1903       (VT == MVT::f32) ? 4 : 8, Align);
1904
1905   unsigned Opc = (VT == MVT::f32) ? PPC::LFS : PPC::LFD;
1906   unsigned TmpReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
1907
1908   PPCFuncInfo->setUsesTOCBasePtr();
1909   // For small code model, generate a LF[SD](0, LDtocCPT(Idx, X2)).
1910   if (CModel == CodeModel::Small || CModel == CodeModel::JITDefault) {
1911     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocCPT),
1912             TmpReg)
1913       .addConstantPoolIndex(Idx).addReg(PPC::X2);
1914     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1915       .addImm(0).addReg(TmpReg).addMemOperand(MMO);
1916   } else {
1917     // Otherwise we generate LF[SD](Idx[lo], ADDIStocHA(X2, Idx)).
1918     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDIStocHA),
1919             TmpReg).addReg(PPC::X2).addConstantPoolIndex(Idx);
1920     // But for large code model, we must generate a LDtocL followed
1921     // by the LF[SD].
1922     if (CModel == CodeModel::Large) {
1923       unsigned TmpReg2 = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
1924       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocL),
1925               TmpReg2).addConstantPoolIndex(Idx).addReg(TmpReg);
1926       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1927         .addImm(0).addReg(TmpReg2);
1928     } else
1929       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1930         .addConstantPoolIndex(Idx, 0, PPCII::MO_TOC_LO)
1931         .addReg(TmpReg)
1932         .addMemOperand(MMO);
1933   }
1934
1935   return DestReg;
1936 }
1937
1938 // Materialize the address of a global value into a register, and return
1939 // the register number (or zero if we failed to handle it).
1940 unsigned PPCFastISel::PPCMaterializeGV(const GlobalValue *GV, MVT VT) {
1941   assert(VT == MVT::i64 && "Non-address!");
1942   const TargetRegisterClass *RC = &PPC::G8RC_and_G8RC_NOX0RegClass;
1943   unsigned DestReg = createResultReg(RC);
1944
1945   // Global values may be plain old object addresses, TLS object
1946   // addresses, constant pool entries, or jump tables.  How we generate
1947   // code for these may depend on small, medium, or large code model.
1948   CodeModel::Model CModel = TM.getCodeModel();
1949
1950   // FIXME: Jump tables are not yet required because fast-isel doesn't
1951   // handle switches; if that changes, we need them as well.  For now,
1952   // what follows assumes everything's a generic (or TLS) global address.
1953
1954   // FIXME: We don't yet handle the complexity of TLS.
1955   if (GV->isThreadLocal())
1956     return 0;
1957
1958   PPCFuncInfo->setUsesTOCBasePtr();
1959   // For small code model, generate a simple TOC load.
1960   if (CModel == CodeModel::Small || CModel == CodeModel::JITDefault)
1961     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtoc),
1962             DestReg)
1963         .addGlobalAddress(GV)
1964         .addReg(PPC::X2);
1965   else {
1966     // If the address is an externally defined symbol, a symbol with common
1967     // or externally available linkage, a non-local function address, or a
1968     // jump table address (not yet needed), or if we are generating code
1969     // for large code model, we generate:
1970     //       LDtocL(GV, ADDIStocHA(%X2, GV))
1971     // Otherwise we generate:
1972     //       ADDItocL(ADDIStocHA(%X2, GV), GV)
1973     // Either way, start with the ADDIStocHA:
1974     unsigned HighPartReg = createResultReg(RC);
1975     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDIStocHA),
1976             HighPartReg).addReg(PPC::X2).addGlobalAddress(GV);
1977
1978     // If/when switches are implemented, jump tables should be handled
1979     // on the "if" path here.
1980     if (CModel == CodeModel::Large ||
1981         (GV->getType()->getElementType()->isFunctionTy() &&
1982          !GV->isStrongDefinitionForLinker()) ||
1983         GV->isDeclaration() || GV->hasCommonLinkage() ||
1984         GV->hasAvailableExternallyLinkage())
1985       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocL),
1986               DestReg).addGlobalAddress(GV).addReg(HighPartReg);
1987     else
1988       // Otherwise generate the ADDItocL.
1989       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDItocL),
1990               DestReg).addReg(HighPartReg).addGlobalAddress(GV);
1991   }
1992
1993   return DestReg;
1994 }
1995
1996 // Materialize a 32-bit integer constant into a register, and return
1997 // the register number (or zero if we failed to handle it).
1998 unsigned PPCFastISel::PPCMaterialize32BitInt(int64_t Imm,
1999                                              const TargetRegisterClass *RC) {
2000   unsigned Lo = Imm & 0xFFFF;
2001   unsigned Hi = (Imm >> 16) & 0xFFFF;
2002
2003   unsigned ResultReg = createResultReg(RC);
2004   bool IsGPRC = RC->hasSuperClassEq(&PPC::GPRCRegClass);
2005
2006   if (isInt<16>(Imm))
2007     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2008             TII.get(IsGPRC ? PPC::LI : PPC::LI8), ResultReg)
2009       .addImm(Imm);
2010   else if (Lo) {
2011     // Both Lo and Hi have nonzero bits.
2012     unsigned TmpReg = createResultReg(RC);
2013     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2014             TII.get(IsGPRC ? PPC::LIS : PPC::LIS8), TmpReg)
2015       .addImm(Hi);
2016     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2017             TII.get(IsGPRC ? PPC::ORI : PPC::ORI8), ResultReg)
2018       .addReg(TmpReg).addImm(Lo);
2019   } else
2020     // Just Hi bits.
2021     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2022             TII.get(IsGPRC ? PPC::LIS : PPC::LIS8), ResultReg)
2023       .addImm(Hi);
2024
2025   return ResultReg;
2026 }
2027
2028 // Materialize a 64-bit integer constant into a register, and return
2029 // the register number (or zero if we failed to handle it).
2030 unsigned PPCFastISel::PPCMaterialize64BitInt(int64_t Imm,
2031                                              const TargetRegisterClass *RC) {
2032   unsigned Remainder = 0;
2033   unsigned Shift = 0;
2034
2035   // If the value doesn't fit in 32 bits, see if we can shift it
2036   // so that it fits in 32 bits.
2037   if (!isInt<32>(Imm)) {
2038     Shift = countTrailingZeros<uint64_t>(Imm);
2039     int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
2040
2041     if (isInt<32>(ImmSh))
2042       Imm = ImmSh;
2043     else {
2044       Remainder = Imm;
2045       Shift = 32;
2046       Imm >>= 32;
2047     }
2048   }
2049
2050   // Handle the high-order 32 bits (if shifted) or the whole 32 bits
2051   // (if not shifted).
2052   unsigned TmpReg1 = PPCMaterialize32BitInt(Imm, RC);
2053   if (!Shift)
2054     return TmpReg1;
2055
2056   // If upper 32 bits were not zero, we've built them and need to shift
2057   // them into place.
2058   unsigned TmpReg2;
2059   if (Imm) {
2060     TmpReg2 = createResultReg(RC);
2061     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::RLDICR),
2062             TmpReg2).addReg(TmpReg1).addImm(Shift).addImm(63 - Shift);
2063   } else
2064     TmpReg2 = TmpReg1;
2065
2066   unsigned TmpReg3, Hi, Lo;
2067   if ((Hi = (Remainder >> 16) & 0xFFFF)) {
2068     TmpReg3 = createResultReg(RC);
2069     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ORIS8),
2070             TmpReg3).addReg(TmpReg2).addImm(Hi);
2071   } else
2072     TmpReg3 = TmpReg2;
2073
2074   if ((Lo = Remainder & 0xFFFF)) {
2075     unsigned ResultReg = createResultReg(RC);
2076     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ORI8),
2077             ResultReg).addReg(TmpReg3).addImm(Lo);
2078     return ResultReg;
2079   }
2080
2081   return TmpReg3;
2082 }
2083
2084
2085 // Materialize an integer constant into a register, and return
2086 // the register number (or zero if we failed to handle it).
2087 unsigned PPCFastISel::PPCMaterializeInt(const ConstantInt *CI, MVT VT,
2088                                         bool UseSExt) {
2089   // If we're using CR bit registers for i1 values, handle that as a special
2090   // case first.
2091   if (VT == MVT::i1 && PPCSubTarget->useCRBits()) {
2092     unsigned ImmReg = createResultReg(&PPC::CRBITRCRegClass);
2093     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2094             TII.get(CI->isZero() ? PPC::CRUNSET : PPC::CRSET), ImmReg);
2095     return ImmReg;
2096   }
2097
2098   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16 &&
2099       VT != MVT::i8 && VT != MVT::i1)
2100     return 0;
2101
2102   const TargetRegisterClass *RC = ((VT == MVT::i64) ? &PPC::G8RCRegClass :
2103                                    &PPC::GPRCRegClass);
2104
2105   // If the constant is in range, use a load-immediate.
2106   if (isInt<16>(CI->getSExtValue())) {
2107     unsigned Opc = (VT == MVT::i64) ? PPC::LI8 : PPC::LI;
2108     unsigned ImmReg = createResultReg(RC);
2109     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ImmReg)
2110       .addImm( (UseSExt) ? CI->getSExtValue() : CI->getZExtValue() );
2111     return ImmReg;
2112   }
2113
2114   // Construct the constant piecewise.
2115   int64_t Imm = CI->getZExtValue();
2116
2117   if (VT == MVT::i64)
2118     return PPCMaterialize64BitInt(Imm, RC);
2119   else if (VT == MVT::i32)
2120     return PPCMaterialize32BitInt(Imm, RC);
2121
2122   return 0;
2123 }
2124
2125 // Materialize a constant into a register, and return the register
2126 // number (or zero if we failed to handle it).
2127 unsigned PPCFastISel::fastMaterializeConstant(const Constant *C) {
2128   EVT CEVT = TLI.getValueType(DL, C->getType(), true);
2129
2130   // Only handle simple types.
2131   if (!CEVT.isSimple()) return 0;
2132   MVT VT = CEVT.getSimpleVT();
2133
2134   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
2135     return PPCMaterializeFP(CFP, VT);
2136   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
2137     return PPCMaterializeGV(GV, VT);
2138   else if (const ConstantInt *CI = dyn_cast<ConstantInt>(C))
2139     return PPCMaterializeInt(CI, VT, VT != MVT::i1);
2140
2141   return 0;
2142 }
2143
2144 // Materialize the address created by an alloca into a register, and
2145 // return the register number (or zero if we failed to handle it).
2146 unsigned PPCFastISel::fastMaterializeAlloca(const AllocaInst *AI) {
2147   // Don't handle dynamic allocas.
2148   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
2149
2150   MVT VT;
2151   if (!isLoadTypeLegal(AI->getType(), VT)) return 0;
2152
2153   DenseMap<const AllocaInst*, int>::iterator SI =
2154     FuncInfo.StaticAllocaMap.find(AI);
2155
2156   if (SI != FuncInfo.StaticAllocaMap.end()) {
2157     unsigned ResultReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
2158     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDI8),
2159             ResultReg).addFrameIndex(SI->second).addImm(0);
2160     return ResultReg;
2161   }
2162
2163   return 0;
2164 }
2165
2166 // Fold loads into extends when possible.
2167 // FIXME: We can have multiple redundant extend/trunc instructions
2168 // following a load.  The folding only picks up one.  Extend this
2169 // to check subsequent instructions for the same pattern and remove
2170 // them.  Thus ResultReg should be the def reg for the last redundant
2171 // instruction in a chain, and all intervening instructions can be
2172 // removed from parent.  Change test/CodeGen/PowerPC/fast-isel-fold.ll
2173 // to add ELF64-NOT: rldicl to the appropriate tests when this works.
2174 bool PPCFastISel::tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
2175                                       const LoadInst *LI) {
2176   // Verify we have a legal type before going any further.
2177   MVT VT;
2178   if (!isLoadTypeLegal(LI->getType(), VT))
2179     return false;
2180
2181   // Combine load followed by zero- or sign-extend.
2182   bool IsZExt = false;
2183   switch(MI->getOpcode()) {
2184     default:
2185       return false;
2186
2187     case PPC::RLDICL:
2188     case PPC::RLDICL_32_64: {
2189       IsZExt = true;
2190       unsigned MB = MI->getOperand(3).getImm();
2191       if ((VT == MVT::i8 && MB <= 56) ||
2192           (VT == MVT::i16 && MB <= 48) ||
2193           (VT == MVT::i32 && MB <= 32))
2194         break;
2195       return false;
2196     }
2197
2198     case PPC::RLWINM:
2199     case PPC::RLWINM8: {
2200       IsZExt = true;
2201       unsigned MB = MI->getOperand(3).getImm();
2202       if ((VT == MVT::i8 && MB <= 24) ||
2203           (VT == MVT::i16 && MB <= 16))
2204         break;
2205       return false;
2206     }
2207
2208     case PPC::EXTSB:
2209     case PPC::EXTSB8:
2210     case PPC::EXTSB8_32_64:
2211       /* There is no sign-extending load-byte instruction. */
2212       return false;
2213
2214     case PPC::EXTSH:
2215     case PPC::EXTSH8:
2216     case PPC::EXTSH8_32_64: {
2217       if (VT != MVT::i16 && VT != MVT::i8)
2218         return false;
2219       break;
2220     }
2221
2222     case PPC::EXTSW:
2223     case PPC::EXTSW_32_64: {
2224       if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8)
2225         return false;
2226       break;
2227     }
2228   }
2229
2230   // See if we can handle this address.
2231   Address Addr;
2232   if (!PPCComputeAddress(LI->getOperand(0), Addr))
2233     return false;
2234
2235   unsigned ResultReg = MI->getOperand(0).getReg();
2236
2237   if (!PPCEmitLoad(VT, ResultReg, Addr, nullptr, IsZExt))
2238     return false;
2239
2240   MI->eraseFromParent();
2241   return true;
2242 }
2243
2244 // Attempt to lower call arguments in a faster way than done by
2245 // the selection DAG code.
2246 bool PPCFastISel::fastLowerArguments() {
2247   // Defer to normal argument lowering for now.  It's reasonably
2248   // efficient.  Consider doing something like ARM to handle the
2249   // case where all args fit in registers, no varargs, no float
2250   // or vector args.
2251   return false;
2252 }
2253
2254 // Handle materializing integer constants into a register.  This is not
2255 // automatically generated for PowerPC, so must be explicitly created here.
2256 unsigned PPCFastISel::fastEmit_i(MVT Ty, MVT VT, unsigned Opc, uint64_t Imm) {
2257
2258   if (Opc != ISD::Constant)
2259     return 0;
2260
2261   // If we're using CR bit registers for i1 values, handle that as a special
2262   // case first.
2263   if (VT == MVT::i1 && PPCSubTarget->useCRBits()) {
2264     unsigned ImmReg = createResultReg(&PPC::CRBITRCRegClass);
2265     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2266             TII.get(Imm == 0 ? PPC::CRUNSET : PPC::CRSET), ImmReg);
2267     return ImmReg;
2268   }
2269
2270   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16 &&
2271       VT != MVT::i8 && VT != MVT::i1)
2272     return 0;
2273
2274   const TargetRegisterClass *RC = ((VT == MVT::i64) ? &PPC::G8RCRegClass :
2275                                    &PPC::GPRCRegClass);
2276   if (VT == MVT::i64)
2277     return PPCMaterialize64BitInt(Imm, RC);
2278   else
2279     return PPCMaterialize32BitInt(Imm, RC);
2280 }
2281
2282 // Override for ADDI and ADDI8 to set the correct register class
2283 // on RHS operand 0.  The automatic infrastructure naively assumes
2284 // GPRC for i32 and G8RC for i64; the concept of "no R0" is lost
2285 // for these cases.  At the moment, none of the other automatically
2286 // generated RI instructions require special treatment.  However, once
2287 // SelectSelect is implemented, "isel" requires similar handling.
2288 //
2289 // Also be conservative about the output register class.  Avoid
2290 // assigning R0 or X0 to the output register for GPRC and G8RC
2291 // register classes, as any such result could be used in ADDI, etc.,
2292 // where those regs have another meaning.
2293 unsigned PPCFastISel::fastEmitInst_ri(unsigned MachineInstOpcode,
2294                                       const TargetRegisterClass *RC,
2295                                       unsigned Op0, bool Op0IsKill,
2296                                       uint64_t Imm) {
2297   if (MachineInstOpcode == PPC::ADDI)
2298     MRI.setRegClass(Op0, &PPC::GPRC_and_GPRC_NOR0RegClass);
2299   else if (MachineInstOpcode == PPC::ADDI8)
2300     MRI.setRegClass(Op0, &PPC::G8RC_and_G8RC_NOX0RegClass);
2301
2302   const TargetRegisterClass *UseRC =
2303     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2304      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2305
2306   return FastISel::fastEmitInst_ri(MachineInstOpcode, UseRC,
2307                                    Op0, Op0IsKill, Imm);
2308 }
2309
2310 // Override for instructions with one register operand to avoid use of
2311 // R0/X0.  The automatic infrastructure isn't aware of the context so
2312 // we must be conservative.
2313 unsigned PPCFastISel::fastEmitInst_r(unsigned MachineInstOpcode,
2314                                      const TargetRegisterClass* RC,
2315                                      unsigned Op0, bool Op0IsKill) {
2316   const TargetRegisterClass *UseRC =
2317     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2318      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2319
2320   return FastISel::fastEmitInst_r(MachineInstOpcode, UseRC, Op0, Op0IsKill);
2321 }
2322
2323 // Override for instructions with two register operands to avoid use
2324 // of R0/X0.  The automatic infrastructure isn't aware of the context
2325 // so we must be conservative.
2326 unsigned PPCFastISel::fastEmitInst_rr(unsigned MachineInstOpcode,
2327                                       const TargetRegisterClass* RC,
2328                                       unsigned Op0, bool Op0IsKill,
2329                                       unsigned Op1, bool Op1IsKill) {
2330   const TargetRegisterClass *UseRC =
2331     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2332      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2333
2334   return FastISel::fastEmitInst_rr(MachineInstOpcode, UseRC, Op0, Op0IsKill,
2335                                    Op1, Op1IsKill);
2336 }
2337
2338 namespace llvm {
2339   // Create the fast instruction selector for PowerPC64 ELF.
2340   FastISel *PPC::createFastISel(FunctionLoweringInfo &FuncInfo,
2341                                 const TargetLibraryInfo *LibInfo) {
2342     // Only available on 64-bit ELF for now.
2343     const PPCSubtarget &Subtarget = FuncInfo.MF->getSubtarget<PPCSubtarget>();
2344     if (Subtarget.isPPC64() && Subtarget.isSVR4ABI())
2345       return new PPCFastISel(FuncInfo, LibInfo);
2346     return nullptr;
2347   }
2348 }