lib/Target/PowerPC/PPCFastISel.cpp

   1 //===-- PPCFastISel.cpp - PowerPC FastISel implementation -----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the PowerPC-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // PPCGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "PPC.h"
  17 #include "MCTargetDesc/PPCPredicates.h"
  18 #include "PPCCallingConv.h"
  19 #include "PPCISelLowering.h"
  20 #include "PPCMachineFunctionInfo.h"
  21 #include "PPCSubtarget.h"
  22 #include "PPCTargetMachine.h"
  23 #include "llvm/ADT/Optional.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/FastISel.h"
  26 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  27 #include "llvm/CodeGen/MachineConstantPool.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/IR/CallingConv.h"
  32 #include "llvm/IR/GetElementPtrTypeIterator.h"
  33 #include "llvm/IR/GlobalAlias.h"
  34 #include "llvm/IR/GlobalVariable.h"
  35 #include "llvm/IR/IntrinsicInst.h"
  36 #include "llvm/IR/Operator.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Target/TargetLowering.h"
  39 #include "llvm/Target/TargetMachine.h"
  40
  41 //===----------------------------------------------------------------------===//
  42 //
  43 // TBD:
  44 //   fastLowerArguments: Handle simple cases.
  45 //   PPCMaterializeGV: Handle TLS.
  46 //   SelectCall: Handle function pointers.
  47 //   SelectCall: Handle multi-register return values.
  48 //   SelectCall: Optimize away nops for local calls.
  49 //   processCallArgs: Handle bit-converted arguments.
  50 //   finishCall: Handle multi-register return values.
  51 //   PPCComputeAddress: Handle parameter references as FrameIndex's.
  52 //   PPCEmitCmp: Handle immediate as operand 1.
  53 //   SelectCall: Handle small byval arguments.
  54 //   SelectIntrinsicCall: Implement.
  55 //   SelectSelect: Implement.
  56 //   Consider factoring isTypeLegal into the base class.
  57 //   Implement switches and jump tables.
  58 //
  59 //===----------------------------------------------------------------------===//
  60 using namespace llvm;
  61
  62 #define DEBUG_TYPE "ppcfastisel"
  63
  64 namespace {
  65
  66 typedef struct Address {
  67   enum {
  68     RegBase,
  69     FrameIndexBase
  70   } BaseType;
  71
  72   union {
  73     unsigned Reg;
  74     int FI;
  75   } Base;
  76
  77   long Offset;
  78
  79   // Innocuous defaults for our address.
  80   Address()
  81    : BaseType(RegBase), Offset(0) {
  82      Base.Reg = 0;
  83    }
  84 } Address;
  85
  86 class PPCFastISel final : public FastISel {
  87
  88   const TargetMachine &TM;
  89   const PPCSubtarget *PPCSubTarget;
  90   PPCFunctionInfo *PPCFuncInfo;
  91   const TargetInstrInfo &TII;
  92   const TargetLowering &TLI;
  93   LLVMContext *Context;
  94
  95   public:
  96     explicit PPCFastISel(FunctionLoweringInfo &FuncInfo,
  97                          const TargetLibraryInfo *LibInfo)
  98         : FastISel(FuncInfo, LibInfo), TM(FuncInfo.MF->getTarget()),
  99           PPCSubTarget(&FuncInfo.MF->getSubtarget<PPCSubtarget>()),
 100           PPCFuncInfo(FuncInfo.MF->getInfo<PPCFunctionInfo>()),
 101           TII(*PPCSubTarget->getInstrInfo()),
 102           TLI(*PPCSubTarget->getTargetLowering()),
 103           Context(&FuncInfo.Fn->getContext()) {}
 104
 105   // Backend specific FastISel code.
 106   private:
 107     bool fastSelectInstruction(const Instruction *I) override;
 108     unsigned fastMaterializeConstant(const Constant *C) override;
 109     unsigned fastMaterializeAlloca(const AllocaInst *AI) override;
 110     bool tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
 111                              const LoadInst *LI) override;
 112     bool fastLowerArguments() override;
 113     unsigned fastEmit_i(MVT Ty, MVT RetTy, unsigned Opc, uint64_t Imm) override;
 114     unsigned fastEmitInst_ri(unsigned MachineInstOpcode,
 115                              const TargetRegisterClass *RC,
 116                              unsigned Op0, bool Op0IsKill,
 117                              uint64_t Imm);
 118     unsigned fastEmitInst_r(unsigned MachineInstOpcode,
 119                             const TargetRegisterClass *RC,
 120                             unsigned Op0, bool Op0IsKill);
 121     unsigned fastEmitInst_rr(unsigned MachineInstOpcode,
 122                              const TargetRegisterClass *RC,
 123                              unsigned Op0, bool Op0IsKill,
 124                              unsigned Op1, bool Op1IsKill);
 125
 126     bool fastLowerCall(CallLoweringInfo &CLI) override;
 127
 128   // Instruction selection routines.
 129   private:
 130     bool SelectLoad(const Instruction *I);
 131     bool SelectStore(const Instruction *I);
 132     bool SelectBranch(const Instruction *I);
 133     bool SelectIndirectBr(const Instruction *I);
 134     bool SelectFPExt(const Instruction *I);
 135     bool SelectFPTrunc(const Instruction *I);
 136     bool SelectIToFP(const Instruction *I, bool IsSigned);
 137     bool SelectFPToI(const Instruction *I, bool IsSigned);
 138     bool SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode);
 139     bool SelectRet(const Instruction *I);
 140     bool SelectTrunc(const Instruction *I);
 141     bool SelectIntExt(const Instruction *I);
 142
 143   // Utility routines.
 144   private:
 145     bool isTypeLegal(Type *Ty, MVT &VT);
 146     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 147     bool isVSFRCRegister(unsigned Register) const {
 148       return MRI.getRegClass(Register)->getID() == PPC::VSFRCRegClassID;
 149     }
 150     bool PPCEmitCmp(const Value *Src1Value, const Value *Src2Value,
 151                     bool isZExt, unsigned DestReg);
 152     bool PPCEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 153                      const TargetRegisterClass *RC, bool IsZExt = true,
 154                      unsigned FP64LoadOpc = PPC::LFD);
 155     bool PPCEmitStore(MVT VT, unsigned SrcReg, Address &Addr);
 156     bool PPCComputeAddress(const Value *Obj, Address &Addr);
 157     void PPCSimplifyAddress(Address &Addr, MVT VT, bool &UseOffset,
 158                             unsigned &IndexReg);
 159     bool PPCEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
 160                            unsigned DestReg, bool IsZExt);
 161     unsigned PPCMaterializeFP(const ConstantFP *CFP, MVT VT);
 162     unsigned PPCMaterializeGV(const GlobalValue *GV, MVT VT);
 163     unsigned PPCMaterializeInt(const Constant *C, MVT VT, bool UseSExt = true);
 164     unsigned PPCMaterialize32BitInt(int64_t Imm,
 165                                     const TargetRegisterClass *RC);
 166     unsigned PPCMaterialize64BitInt(int64_t Imm,
 167                                     const TargetRegisterClass *RC);
 168     unsigned PPCMoveToIntReg(const Instruction *I, MVT VT,
 169                              unsigned SrcReg, bool IsSigned);
 170     unsigned PPCMoveToFPReg(MVT VT, unsigned SrcReg, bool IsSigned);
 171
 172   // Call handling routines.
 173   private:
 174     bool processCallArgs(SmallVectorImpl<Value*> &Args,
 175                          SmallVectorImpl<unsigned> &ArgRegs,
 176                          SmallVectorImpl<MVT> &ArgVTs,
 177                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 178                          SmallVectorImpl<unsigned> &RegArgs,
 179                          CallingConv::ID CC,
 180                          unsigned &NumBytes,
 181                          bool IsVarArg);
 182     bool finishCall(MVT RetVT, CallLoweringInfo &CLI, unsigned &NumBytes);
 183     CCAssignFn *usePPC32CCs(unsigned Flag);
 184
 185   private:
 186   #include "PPCGenFastISel.inc"
 187
 188 };
 189
 190 } // end anonymous namespace
 191
 192 #include "PPCGenCallingConv.inc"
 193
 194 // Function whose sole purpose is to kill compiler warnings
 195 // stemming from unused functions included from PPCGenCallingConv.inc.
 196 CCAssignFn *PPCFastISel::usePPC32CCs(unsigned Flag) {
 197   if (Flag == 1)
 198     return CC_PPC32_SVR4;
 199   else if (Flag == 2)
 200     return CC_PPC32_SVR4_ByVal;
 201   else if (Flag == 3)
 202     return CC_PPC32_SVR4_VarArg;
 203   else
 204     return RetCC_PPC;
 205 }
 206
 207 static Optional<PPC::Predicate> getComparePred(CmpInst::Predicate Pred) {
 208   switch (Pred) {
 209     // These are not representable with any single compare.
 210     case CmpInst::FCMP_FALSE:
 211     case CmpInst::FCMP_UEQ:
 212     case CmpInst::FCMP_UGT:
 213     case CmpInst::FCMP_UGE:
 214     case CmpInst::FCMP_ULT:
 215     case CmpInst::FCMP_ULE:
 216     case CmpInst::FCMP_UNE:
 217     case CmpInst::FCMP_TRUE:
 218     default:
 219       return Optional<PPC::Predicate>();
 220
 221     case CmpInst::FCMP_OEQ:
 222     case CmpInst::ICMP_EQ:
 223       return PPC::PRED_EQ;
 224
 225     case CmpInst::FCMP_OGT:
 226     case CmpInst::ICMP_UGT:
 227     case CmpInst::ICMP_SGT:
 228       return PPC::PRED_GT;
 229
 230     case CmpInst::FCMP_OGE:
 231     case CmpInst::ICMP_UGE:
 232     case CmpInst::ICMP_SGE:
 233       return PPC::PRED_GE;
 234
 235     case CmpInst::FCMP_OLT:
 236     case CmpInst::ICMP_ULT:
 237     case CmpInst::ICMP_SLT:
 238       return PPC::PRED_LT;
 239
 240     case CmpInst::FCMP_OLE:
 241     case CmpInst::ICMP_ULE:
 242     case CmpInst::ICMP_SLE:
 243       return PPC::PRED_LE;
 244
 245     case CmpInst::FCMP_ONE:
 246     case CmpInst::ICMP_NE:
 247       return PPC::PRED_NE;
 248
 249     case CmpInst::FCMP_ORD:
 250       return PPC::PRED_NU;
 251
 252     case CmpInst::FCMP_UNO:
 253       return PPC::PRED_UN;
 254   }
 255 }
 256
 257 // Determine whether the type Ty is simple enough to be handled by
 258 // fast-isel, and return its equivalent machine type in VT.
 259 // FIXME: Copied directly from ARM -- factor into base class?
 260 bool PPCFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 261   EVT Evt = TLI.getValueType(Ty, true);
 262
 263   // Only handle simple types.
 264   if (Evt == MVT::Other || !Evt.isSimple()) return false;
 265   VT = Evt.getSimpleVT();
 266
 267   // Handle all legal types, i.e. a register that will directly hold this
 268   // value.
 269   return TLI.isTypeLegal(VT);
 270 }
 271
 272 // Determine whether the type Ty is simple enough to be handled by
 273 // fast-isel as a load target, and return its equivalent machine type in VT.
 274 bool PPCFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 275   if (isTypeLegal(Ty, VT)) return true;
 276
 277   // If this is a type than can be sign or zero-extended to a basic operation
 278   // go ahead and accept it now.
 279   if (VT == MVT::i8 || VT == MVT::i16 || VT == MVT::i32) {
 280     return true;
 281   }
 282
 283   return false;
 284 }
 285
 286 // Given a value Obj, create an Address object Addr that represents its
 287 // address.  Return false if we can't handle it.
 288 bool PPCFastISel::PPCComputeAddress(const Value *Obj, Address &Addr) {
 289   const User *U = nullptr;
 290   unsigned Opcode = Instruction::UserOp1;
 291   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 292     // Don't walk into other basic blocks unless the object is an alloca from
 293     // another block, otherwise it may not have a virtual register assigned.
 294     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 295         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 296       Opcode = I->getOpcode();
 297       U = I;
 298     }
 299   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 300     Opcode = C->getOpcode();
 301     U = C;
 302   }
 303
 304   switch (Opcode) {
 305     default:
 306       break;
 307     case Instruction::BitCast:
 308       // Look through bitcasts.
 309       return PPCComputeAddress(U->getOperand(0), Addr);
 310     case Instruction::IntToPtr:
 311       // Look past no-op inttoptrs.
 312       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 313         return PPCComputeAddress(U->getOperand(0), Addr);
 314       break;
 315     case Instruction::PtrToInt:
 316       // Look past no-op ptrtoints.
 317       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 318         return PPCComputeAddress(U->getOperand(0), Addr);
 319       break;
 320     case Instruction::GetElementPtr: {
 321       Address SavedAddr = Addr;
 322       long TmpOffset = Addr.Offset;
 323
 324       // Iterate through the GEP folding the constants into offsets where
 325       // we can.
 326       gep_type_iterator GTI = gep_type_begin(U);
 327       for (User::const_op_iterator II = U->op_begin() + 1, IE = U->op_end();
 328            II != IE; ++II, ++GTI) {
 329         const Value *Op = *II;
 330         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 331           const StructLayout *SL = DL.getStructLayout(STy);
 332           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 333           TmpOffset += SL->getElementOffset(Idx);
 334         } else {
 335           uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 336           for (;;) {
 337             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 338               // Constant-offset addressing.
 339               TmpOffset += CI->getSExtValue() * S;
 340               break;
 341             }
 342             if (canFoldAddIntoGEP(U, Op)) {
 343               // A compatible add with a constant operand. Fold the constant.
 344               ConstantInt *CI =
 345               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 346               TmpOffset += CI->getSExtValue() * S;
 347               // Iterate on the other operand.
 348               Op = cast<AddOperator>(Op)->getOperand(0);
 349               continue;
 350             }
 351             // Unsupported
 352             goto unsupported_gep;
 353           }
 354         }
 355       }
 356
 357       // Try to grab the base operand now.
 358       Addr.Offset = TmpOffset;
 359       if (PPCComputeAddress(U->getOperand(0), Addr)) return true;
 360
 361       // We failed, restore everything and try the other options.
 362       Addr = SavedAddr;
 363
 364       unsupported_gep:
 365       break;
 366     }
 367     case Instruction::Alloca: {
 368       const AllocaInst *AI = cast<AllocaInst>(Obj);
 369       DenseMap<const AllocaInst*, int>::iterator SI =
 370         FuncInfo.StaticAllocaMap.find(AI);
 371       if (SI != FuncInfo.StaticAllocaMap.end()) {
 372         Addr.BaseType = Address::FrameIndexBase;
 373         Addr.Base.FI = SI->second;
 374         return true;
 375       }
 376       break;
 377     }
 378   }
 379
 380   // FIXME: References to parameters fall through to the behavior
 381   // below.  They should be able to reference a frame index since
 382   // they are stored to the stack, so we can get "ld rx, offset(r1)"
 383   // instead of "addi ry, r1, offset / ld rx, 0(ry)".  Obj will
 384   // just contain the parameter.  Try to handle this with a FI.
 385
 386   // Try to get this in a register if nothing else has worked.
 387   if (Addr.Base.Reg == 0)
 388     Addr.Base.Reg = getRegForValue(Obj);
 389
 390   // Prevent assignment of base register to X0, which is inappropriate
 391   // for loads and stores alike.
 392   if (Addr.Base.Reg != 0)
 393     MRI.setRegClass(Addr.Base.Reg, &PPC::G8RC_and_G8RC_NOX0RegClass);
 394
 395   return Addr.Base.Reg != 0;
 396 }
 397
 398 // Fix up some addresses that can't be used directly.  For example, if
 399 // an offset won't fit in an instruction field, we may need to move it
 400 // into an index register.
 401 void PPCFastISel::PPCSimplifyAddress(Address &Addr, MVT VT, bool &UseOffset,
 402                                      unsigned &IndexReg) {
 403
 404   // Check whether the offset fits in the instruction field.
 405   if (!isInt<16>(Addr.Offset))
 406     UseOffset = false;
 407
 408   // If this is a stack pointer and the offset needs to be simplified then
 409   // put the alloca address into a register, set the base type back to
 410   // register and continue. This should almost never happen.
 411   if (!UseOffset && Addr.BaseType == Address::FrameIndexBase) {
 412     unsigned ResultReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
 413     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDI8),
 414             ResultReg).addFrameIndex(Addr.Base.FI).addImm(0);
 415     Addr.Base.Reg = ResultReg;
 416     Addr.BaseType = Address::RegBase;
 417   }
 418
 419   if (!UseOffset) {
 420     IntegerType *OffsetTy = ((VT == MVT::i32) ? Type::getInt32Ty(*Context)
 421                              : Type::getInt64Ty(*Context));
 422     const ConstantInt *Offset =
 423       ConstantInt::getSigned(OffsetTy, (int64_t)(Addr.Offset));
 424     IndexReg = PPCMaterializeInt(Offset, MVT::i64);
 425     assert(IndexReg && "Unexpected error in PPCMaterializeInt!");
 426   }
 427 }
 428
 429 // Emit a load instruction if possible, returning true if we succeeded,
 430 // otherwise false.  See commentary below for how the register class of
 431 // the load is determined.
 432 bool PPCFastISel::PPCEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 433                               const TargetRegisterClass *RC,
 434                               bool IsZExt, unsigned FP64LoadOpc) {
 435   unsigned Opc;
 436   bool UseOffset = true;
 437
 438   // If ResultReg is given, it determines the register class of the load.
 439   // Otherwise, RC is the register class to use.  If the result of the
 440   // load isn't anticipated in this block, both may be zero, in which
 441   // case we must make a conservative guess.  In particular, don't assign
 442   // R0 or X0 to the result register, as the result may be used in a load,
 443   // store, add-immediate, or isel that won't permit this.  (Though
 444   // perhaps the spill and reload of live-exit values would handle this?)
 445   const TargetRegisterClass *UseRC =
 446     (ResultReg ? MRI.getRegClass(ResultReg) :
 447      (RC ? RC :
 448       (VT == MVT::f64 ? &PPC::F8RCRegClass :
 449        (VT == MVT::f32 ? &PPC::F4RCRegClass :
 450         (VT == MVT::i64 ? &PPC::G8RC_and_G8RC_NOX0RegClass :
 451          &PPC::GPRC_and_GPRC_NOR0RegClass)))));
 452
 453   bool Is32BitInt = UseRC->hasSuperClassEq(&PPC::GPRCRegClass);
 454
 455   switch (VT.SimpleTy) {
 456     default: // e.g., vector types not handled
 457       return false;
 458     case MVT::i8:
 459       Opc = Is32BitInt ? PPC::LBZ : PPC::LBZ8;
 460       break;
 461     case MVT::i16:
 462       Opc = (IsZExt ?
 463              (Is32BitInt ? PPC::LHZ : PPC::LHZ8) :
 464              (Is32BitInt ? PPC::LHA : PPC::LHA8));
 465       break;
 466     case MVT::i32:
 467       Opc = (IsZExt ?
 468              (Is32BitInt ? PPC::LWZ : PPC::LWZ8) :
 469              (Is32BitInt ? PPC::LWA_32 : PPC::LWA));
 470       if ((Opc == PPC::LWA || Opc == PPC::LWA_32) && ((Addr.Offset & 3) != 0))
 471         UseOffset = false;
 472       break;
 473     case MVT::i64:
 474       Opc = PPC::LD;
 475       assert(UseRC->hasSuperClassEq(&PPC::G8RCRegClass) &&
 476              "64-bit load with 32-bit target??");
 477       UseOffset = ((Addr.Offset & 3) == 0);
 478       break;
 479     case MVT::f32:
 480       Opc = PPC::LFS;
 481       break;
 482     case MVT::f64:
 483       Opc = FP64LoadOpc;
 484       break;
 485   }
 486
 487   // If necessary, materialize the offset into a register and use
 488   // the indexed form.  Also handle stack pointers with special needs.
 489   unsigned IndexReg = 0;
 490   PPCSimplifyAddress(Addr, VT, UseOffset, IndexReg);
 491
 492   // If this is a potential VSX load with an offset of 0, a VSX indexed load can
 493   // be used.
 494   bool IsVSFRC = (ResultReg != 0) && isVSFRCRegister(ResultReg);
 495   if (IsVSFRC && (Opc == PPC::LFD) &&
 496       (Addr.BaseType != Address::FrameIndexBase) && UseOffset &&
 497       (Addr.Offset == 0)) {
 498     UseOffset = false;
 499   }
 500
 501   if (ResultReg == 0)
 502     ResultReg = createResultReg(UseRC);
 503
 504   // Note: If we still have a frame index here, we know the offset is
 505   // in range, as otherwise PPCSimplifyAddress would have converted it
 506   // into a RegBase.
 507   if (Addr.BaseType == Address::FrameIndexBase) {
 508     // VSX only provides an indexed load.
 509     if (IsVSFRC && Opc == PPC::LFD) return false;
 510
 511     MachineMemOperand *MMO =
 512       FuncInfo.MF->getMachineMemOperand(
 513         MachinePointerInfo::getFixedStack(Addr.Base.FI, Addr.Offset),
 514         MachineMemOperand::MOLoad, MFI.getObjectSize(Addr.Base.FI),
 515         MFI.getObjectAlignment(Addr.Base.FI));
 516
 517     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 518       .addImm(Addr.Offset).addFrameIndex(Addr.Base.FI).addMemOperand(MMO);
 519
 520   // Base reg with offset in range.
 521   } else if (UseOffset) {
 522     // VSX only provides an indexed load.
 523     if (IsVSFRC && Opc == PPC::LFD) return false;
 524
 525     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 526       .addImm(Addr.Offset).addReg(Addr.Base.Reg);
 527
 528   // Indexed form.
 529   } else {
 530     // Get the RR opcode corresponding to the RI one.  FIXME: It would be
 531     // preferable to use the ImmToIdxMap from PPCRegisterInfo.cpp, but it
 532     // is hard to get at.
 533     switch (Opc) {
 534       default:        llvm_unreachable("Unexpected opcode!");
 535       case PPC::LBZ:    Opc = PPC::LBZX;    break;
 536       case PPC::LBZ8:   Opc = PPC::LBZX8;   break;
 537       case PPC::LHZ:    Opc = PPC::LHZX;    break;
 538       case PPC::LHZ8:   Opc = PPC::LHZX8;   break;
 539       case PPC::LHA:    Opc = PPC::LHAX;    break;
 540       case PPC::LHA8:   Opc = PPC::LHAX8;   break;
 541       case PPC::LWZ:    Opc = PPC::LWZX;    break;
 542       case PPC::LWZ8:   Opc = PPC::LWZX8;   break;
 543       case PPC::LWA:    Opc = PPC::LWAX;    break;
 544       case PPC::LWA_32: Opc = PPC::LWAX_32; break;
 545       case PPC::LD:     Opc = PPC::LDX;     break;
 546       case PPC::LFS:    Opc = PPC::LFSX;    break;
 547       case PPC::LFD:    Opc = IsVSFRC ? PPC::LXSDX : PPC::LFDX; break;
 548     }
 549     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 550       .addReg(Addr.Base.Reg).addReg(IndexReg);
 551   }
 552
 553   return true;
 554 }
 555
 556 // Attempt to fast-select a load instruction.
 557 bool PPCFastISel::SelectLoad(const Instruction *I) {
 558   // FIXME: No atomic loads are supported.
 559   if (cast<LoadInst>(I)->isAtomic())
 560     return false;
 561
 562   // Verify we have a legal type before going any further.
 563   MVT VT;
 564   if (!isLoadTypeLegal(I->getType(), VT))
 565     return false;
 566
 567   // See if we can handle this address.
 568   Address Addr;
 569   if (!PPCComputeAddress(I->getOperand(0), Addr))
 570     return false;
 571
 572   // Look at the currently assigned register for this instruction
 573   // to determine the required register class.  This is necessary
 574   // to constrain RA from using R0/X0 when this is not legal.
 575   unsigned AssignedReg = FuncInfo.ValueMap[I];
 576   const TargetRegisterClass *RC =
 577     AssignedReg ? MRI.getRegClass(AssignedReg) : nullptr;
 578
 579   unsigned ResultReg = 0;
 580   if (!PPCEmitLoad(VT, ResultReg, Addr, RC))
 581     return false;
 582   updateValueMap(I, ResultReg);
 583   return true;
 584 }
 585
 586 // Emit a store instruction to store SrcReg at Addr.
 587 bool PPCFastISel::PPCEmitStore(MVT VT, unsigned SrcReg, Address &Addr) {
 588   assert(SrcReg && "Nothing to store!");
 589   unsigned Opc;
 590   bool UseOffset = true;
 591
 592   const TargetRegisterClass *RC = MRI.getRegClass(SrcReg);
 593   bool Is32BitInt = RC->hasSuperClassEq(&PPC::GPRCRegClass);
 594
 595   switch (VT.SimpleTy) {
 596     default: // e.g., vector types not handled
 597       return false;
 598     case MVT::i8:
 599       Opc = Is32BitInt ? PPC::STB : PPC::STB8;
 600       break;
 601     case MVT::i16:
 602       Opc = Is32BitInt ? PPC::STH : PPC::STH8;
 603       break;
 604     case MVT::i32:
 605       assert(Is32BitInt && "Not GPRC for i32??");
 606       Opc = PPC::STW;
 607       break;
 608     case MVT::i64:
 609       Opc = PPC::STD;
 610       UseOffset = ((Addr.Offset & 3) == 0);
 611       break;
 612     case MVT::f32:
 613       Opc = PPC::STFS;
 614       break;
 615     case MVT::f64:
 616       Opc = PPC::STFD;
 617       break;
 618   }
 619
 620   // If necessary, materialize the offset into a register and use
 621   // the indexed form.  Also handle stack pointers with special needs.
 622   unsigned IndexReg = 0;
 623   PPCSimplifyAddress(Addr, VT, UseOffset, IndexReg);
 624
 625   // If this is a potential VSX store with an offset of 0, a VSX indexed store
 626   // can be used.
 627   bool IsVSFRC = isVSFRCRegister(SrcReg);
 628   if (IsVSFRC && (Opc == PPC::STFD) &&
 629       (Addr.BaseType != Address::FrameIndexBase) && UseOffset &&
 630       (Addr.Offset == 0)) {
 631     UseOffset = false;
 632   }
 633
 634   // Note: If we still have a frame index here, we know the offset is
 635   // in range, as otherwise PPCSimplifyAddress would have converted it
 636   // into a RegBase.
 637   if (Addr.BaseType == Address::FrameIndexBase) {
 638     // VSX only provides an indexed store.
 639     if (IsVSFRC && Opc == PPC::STFD) return false;
 640
 641     MachineMemOperand *MMO =
 642       FuncInfo.MF->getMachineMemOperand(
 643         MachinePointerInfo::getFixedStack(Addr.Base.FI, Addr.Offset),
 644         MachineMemOperand::MOStore, MFI.getObjectSize(Addr.Base.FI),
 645         MFI.getObjectAlignment(Addr.Base.FI));
 646
 647     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 648         .addReg(SrcReg)
 649         .addImm(Addr.Offset)
 650         .addFrameIndex(Addr.Base.FI)
 651         .addMemOperand(MMO);
 652
 653   // Base reg with offset in range.
 654   } else if (UseOffset) {
 655     // VSX only provides an indexed store.
 656     if (IsVSFRC && Opc == PPC::STFD) return false;
 657
 658     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 659       .addReg(SrcReg).addImm(Addr.Offset).addReg(Addr.Base.Reg);
 660
 661   // Indexed form.
 662   } else {
 663     // Get the RR opcode corresponding to the RI one.  FIXME: It would be
 664     // preferable to use the ImmToIdxMap from PPCRegisterInfo.cpp, but it
 665     // is hard to get at.
 666     switch (Opc) {
 667       default:        llvm_unreachable("Unexpected opcode!");
 668       case PPC::STB:  Opc = PPC::STBX;  break;
 669       case PPC::STH : Opc = PPC::STHX;  break;
 670       case PPC::STW : Opc = PPC::STWX;  break;
 671       case PPC::STB8: Opc = PPC::STBX8; break;
 672       case PPC::STH8: Opc = PPC::STHX8; break;
 673       case PPC::STW8: Opc = PPC::STWX8; break;
 674       case PPC::STD:  Opc = PPC::STDX;  break;
 675       case PPC::STFS: Opc = PPC::STFSX; break;
 676       case PPC::STFD: Opc = IsVSFRC ? PPC::STXSDX : PPC::STFDX; break;
 677     }
 678
 679     auto MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 680         .addReg(SrcReg);
 681
 682     // If we have an index register defined we use it in the store inst,
 683     // otherwise we use X0 as base as it makes the vector instructions to
 684     // use zero in the computation of the effective address regardless the
 685     // content of the register.
 686     if (IndexReg)
 687       MIB.addReg(Addr.Base.Reg).addReg(IndexReg);
 688     else
 689       MIB.addReg(PPC::ZERO8).addReg(Addr.Base.Reg);
 690   }
 691
 692   return true;
 693 }
 694
 695 // Attempt to fast-select a store instruction.
 696 bool PPCFastISel::SelectStore(const Instruction *I) {
 697   Value *Op0 = I->getOperand(0);
 698   unsigned SrcReg = 0;
 699
 700   // FIXME: No atomics loads are supported.
 701   if (cast<StoreInst>(I)->isAtomic())
 702     return false;
 703
 704   // Verify we have a legal type before going any further.
 705   MVT VT;
 706   if (!isLoadTypeLegal(Op0->getType(), VT))
 707     return false;
 708
 709   // Get the value to be stored into a register.
 710   SrcReg = getRegForValue(Op0);
 711   if (SrcReg == 0)
 712     return false;
 713
 714   // See if we can handle this address.
 715   Address Addr;
 716   if (!PPCComputeAddress(I->getOperand(1), Addr))
 717     return false;
 718
 719   if (!PPCEmitStore(VT, SrcReg, Addr))
 720     return false;
 721
 722   return true;
 723 }
 724
 725 // Attempt to fast-select a branch instruction.
 726 bool PPCFastISel::SelectBranch(const Instruction *I) {
 727   const BranchInst *BI = cast<BranchInst>(I);
 728   MachineBasicBlock *BrBB = FuncInfo.MBB;
 729   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 730   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 731
 732   // For now, just try the simplest case where it's fed by a compare.
 733   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 734     Optional<PPC::Predicate> OptPPCPred = getComparePred(CI->getPredicate());
 735     if (!OptPPCPred)
 736       return false;
 737
 738     PPC::Predicate PPCPred = OptPPCPred.getValue();
 739
 740     // Take advantage of fall-through opportunities.
 741     if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
 742       std::swap(TBB, FBB);
 743       PPCPred = PPC::InvertPredicate(PPCPred);
 744     }
 745
 746     unsigned CondReg = createResultReg(&PPC::CRRCRegClass);
 747
 748     if (!PPCEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned(),
 749                     CondReg))
 750       return false;
 751
 752     BuildMI(*BrBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::BCC))
 753       .addImm(PPCPred).addReg(CondReg).addMBB(TBB);
 754     fastEmitBranch(FBB, DbgLoc);
 755     FuncInfo.MBB->addSuccessor(TBB);
 756     return true;
 757
 758   } else if (const ConstantInt *CI =
 759              dyn_cast<ConstantInt>(BI->getCondition())) {
 760     uint64_t Imm = CI->getZExtValue();
 761     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
 762     fastEmitBranch(Target, DbgLoc);
 763     return true;
 764   }
 765
 766   // FIXME: ARM looks for a case where the block containing the compare
 767   // has been split from the block containing the branch.  If this happens,
 768   // there is a vreg available containing the result of the compare.  I'm
 769   // not sure we can do much, as we've lost the predicate information with
 770   // the compare instruction -- we have a 4-bit CR but don't know which bit
 771   // to test here.
 772   return false;
 773 }
 774
 775 // Attempt to emit a compare of the two source values.  Signed and unsigned
 776 // comparisons are supported.  Return false if we can't handle it.
 777 bool PPCFastISel::PPCEmitCmp(const Value *SrcValue1, const Value *SrcValue2,
 778                              bool IsZExt, unsigned DestReg) {
 779   Type *Ty = SrcValue1->getType();
 780   EVT SrcEVT = TLI.getValueType(Ty, true);
 781   if (!SrcEVT.isSimple())
 782     return false;
 783   MVT SrcVT = SrcEVT.getSimpleVT();
 784
 785   if (SrcVT == MVT::i1 && PPCSubTarget->useCRBits())
 786     return false;
 787
 788   // See if operand 2 is an immediate encodeable in the compare.
 789   // FIXME: Operands are not in canonical order at -O0, so an immediate
 790   // operand in position 1 is a lost opportunity for now.  We are
 791   // similar to ARM in this regard.
 792   long Imm = 0;
 793   bool UseImm = false;
 794
 795   // Only 16-bit integer constants can be represented in compares for
 796   // PowerPC.  Others will be materialized into a register.
 797   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(SrcValue2)) {
 798     if (SrcVT == MVT::i64 || SrcVT == MVT::i32 || SrcVT == MVT::i16 ||
 799         SrcVT == MVT::i8 || SrcVT == MVT::i1) {
 800       const APInt &CIVal = ConstInt->getValue();
 801       Imm = (IsZExt) ? (long)CIVal.getZExtValue() : (long)CIVal.getSExtValue();
 802       if ((IsZExt && isUInt<16>(Imm)) || (!IsZExt && isInt<16>(Imm)))
 803         UseImm = true;
 804     }
 805   }
 806
 807   unsigned CmpOpc;
 808   bool NeedsExt = false;
 809   switch (SrcVT.SimpleTy) {
 810     default: return false;
 811     case MVT::f32:
 812       CmpOpc = PPC::FCMPUS;
 813       break;
 814     case MVT::f64:
 815       CmpOpc = PPC::FCMPUD;
 816       break;
 817     case MVT::i1:
 818     case MVT::i8:
 819     case MVT::i16:
 820       NeedsExt = true;
 821       // Intentional fall-through.
 822     case MVT::i32:
 823       if (!UseImm)
 824         CmpOpc = IsZExt ? PPC::CMPLW : PPC::CMPW;
 825       else
 826         CmpOpc = IsZExt ? PPC::CMPLWI : PPC::CMPWI;
 827       break;
 828     case MVT::i64:
 829       if (!UseImm)
 830         CmpOpc = IsZExt ? PPC::CMPLD : PPC::CMPD;
 831       else
 832         CmpOpc = IsZExt ? PPC::CMPLDI : PPC::CMPDI;
 833       break;
 834   }
 835
 836   unsigned SrcReg1 = getRegForValue(SrcValue1);
 837   if (SrcReg1 == 0)
 838     return false;
 839
 840   unsigned SrcReg2 = 0;
 841   if (!UseImm) {
 842     SrcReg2 = getRegForValue(SrcValue2);
 843     if (SrcReg2 == 0)
 844       return false;
 845   }
 846
 847   if (NeedsExt) {
 848     unsigned ExtReg = createResultReg(&PPC::GPRCRegClass);
 849     if (!PPCEmitIntExt(SrcVT, SrcReg1, MVT::i32, ExtReg, IsZExt))
 850       return false;
 851     SrcReg1 = ExtReg;
 852
 853     if (!UseImm) {
 854       unsigned ExtReg = createResultReg(&PPC::GPRCRegClass);
 855       if (!PPCEmitIntExt(SrcVT, SrcReg2, MVT::i32, ExtReg, IsZExt))
 856         return false;
 857       SrcReg2 = ExtReg;
 858     }
 859   }
 860
 861   if (!UseImm)
 862     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc), DestReg)
 863       .addReg(SrcReg1).addReg(SrcReg2);
 864   else
 865     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc), DestReg)
 866       .addReg(SrcReg1).addImm(Imm);
 867
 868   return true;
 869 }
 870
 871 // Attempt to fast-select a floating-point extend instruction.
 872 bool PPCFastISel::SelectFPExt(const Instruction *I) {
 873   Value *Src  = I->getOperand(0);
 874   EVT SrcVT  = TLI.getValueType(Src->getType(), true);
 875   EVT DestVT = TLI.getValueType(I->getType(), true);
 876
 877   if (SrcVT != MVT::f32 || DestVT != MVT::f64)
 878     return false;
 879
 880   unsigned SrcReg = getRegForValue(Src);
 881   if (!SrcReg)
 882     return false;
 883
 884   // No code is generated for a FP extend.
 885   updateValueMap(I, SrcReg);
 886   return true;
 887 }
 888
 889 // Attempt to fast-select a floating-point truncate instruction.
 890 bool PPCFastISel::SelectFPTrunc(const Instruction *I) {
 891   Value *Src  = I->getOperand(0);
 892   EVT SrcVT  = TLI.getValueType(Src->getType(), true);
 893   EVT DestVT = TLI.getValueType(I->getType(), true);
 894
 895   if (SrcVT != MVT::f64 || DestVT != MVT::f32)
 896     return false;
 897
 898   unsigned SrcReg = getRegForValue(Src);
 899   if (!SrcReg)
 900     return false;
 901
 902   // Round the result to single precision.
 903   unsigned DestReg = createResultReg(&PPC::F4RCRegClass);
 904   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::FRSP), DestReg)
 905     .addReg(SrcReg);
 906
 907   updateValueMap(I, DestReg);
 908   return true;
 909 }
 910
 911 // Move an i32 or i64 value in a GPR to an f64 value in an FPR.
 912 // FIXME: When direct register moves are implemented (see PowerISA 2.07),
 913 // those should be used instead of moving via a stack slot when the
 914 // subtarget permits.
 915 // FIXME: The code here is sloppy for the 4-byte case.  Can use a 4-byte
 916 // stack slot and 4-byte store/load sequence.  Or just sext the 4-byte
 917 // case to 8 bytes which produces tighter code but wastes stack space.
 918 unsigned PPCFastISel::PPCMoveToFPReg(MVT SrcVT, unsigned SrcReg,
 919                                      bool IsSigned) {
 920
 921   // If necessary, extend 32-bit int to 64-bit.
 922   if (SrcVT == MVT::i32) {
 923     unsigned TmpReg = createResultReg(&PPC::G8RCRegClass);
 924     if (!PPCEmitIntExt(MVT::i32, SrcReg, MVT::i64, TmpReg, !IsSigned))
 925       return 0;
 926     SrcReg = TmpReg;
 927   }
 928
 929   // Get a stack slot 8 bytes wide, aligned on an 8-byte boundary.
 930   Address Addr;
 931   Addr.BaseType = Address::FrameIndexBase;
 932   Addr.Base.FI = MFI.CreateStackObject(8, 8, false);
 933
 934   // Store the value from the GPR.
 935   if (!PPCEmitStore(MVT::i64, SrcReg, Addr))
 936     return 0;
 937
 938   // Load the integer value into an FPR.  The kind of load used depends
 939   // on a number of conditions.
 940   unsigned LoadOpc = PPC::LFD;
 941
 942   if (SrcVT == MVT::i32) {
 943     if (!IsSigned) {
 944       LoadOpc = PPC::LFIWZX;
 945       Addr.Offset = (PPCSubTarget->isLittleEndian()) ? 0 : 4;
 946     } else if (PPCSubTarget->hasLFIWAX()) {
 947       LoadOpc = PPC::LFIWAX;
 948       Addr.Offset = (PPCSubTarget->isLittleEndian()) ? 0 : 4;
 949     }
 950   }
 951
 952   const TargetRegisterClass *RC = &PPC::F8RCRegClass;
 953   unsigned ResultReg = 0;
 954   if (!PPCEmitLoad(MVT::f64, ResultReg, Addr, RC, !IsSigned, LoadOpc))
 955     return 0;
 956
 957   return ResultReg;
 958 }
 959
 960 // Attempt to fast-select an integer-to-floating-point conversion.
 961 bool PPCFastISel::SelectIToFP(const Instruction *I, bool IsSigned) {
 962   MVT DstVT;
 963   Type *DstTy = I->getType();
 964   if (!isTypeLegal(DstTy, DstVT))
 965     return false;
 966
 967   if (DstVT != MVT::f32 && DstVT != MVT::f64)
 968     return false;
 969
 970   Value *Src = I->getOperand(0);
 971   EVT SrcEVT = TLI.getValueType(Src->getType(), true);
 972   if (!SrcEVT.isSimple())
 973     return false;
 974
 975   MVT SrcVT = SrcEVT.getSimpleVT();
 976
 977   if (SrcVT != MVT::i8  && SrcVT != MVT::i16 &&
 978       SrcVT != MVT::i32 && SrcVT != MVT::i64)
 979     return false;
 980
 981   unsigned SrcReg = getRegForValue(Src);
 982   if (SrcReg == 0)
 983     return false;
 984
 985   // We can only lower an unsigned convert if we have the newer
 986   // floating-point conversion operations.
 987   if (!IsSigned && !PPCSubTarget->hasFPCVT())
 988     return false;
 989
 990   // FIXME: For now we require the newer floating-point conversion operations
 991   // (which are present only on P7 and A2 server models) when converting
 992   // to single-precision float.  Otherwise we have to generate a lot of
 993   // fiddly code to avoid double rounding.  If necessary, the fiddly code
 994   // can be found in PPCTargetLowering::LowerINT_TO_FP().
 995   if (DstVT == MVT::f32 && !PPCSubTarget->hasFPCVT())
 996     return false;
 997
 998   // Extend the input if necessary.
 999   if (SrcVT == MVT::i8 || SrcVT == MVT::i16) {
1000     unsigned TmpReg = createResultReg(&PPC::G8RCRegClass);
1001     if (!PPCEmitIntExt(SrcVT, SrcReg, MVT::i64, TmpReg, !IsSigned))
1002       return false;
1003     SrcVT = MVT::i64;
1004     SrcReg = TmpReg;
1005   }
1006
1007   // Move the integer value to an FPR.
1008   unsigned FPReg = PPCMoveToFPReg(SrcVT, SrcReg, IsSigned);
1009   if (FPReg == 0)
1010     return false;
1011
1012   // Determine the opcode for the conversion.
1013   const TargetRegisterClass *RC = &PPC::F8RCRegClass;
1014   unsigned DestReg = createResultReg(RC);
1015   unsigned Opc;
1016
1017   if (DstVT == MVT::f32)
1018     Opc = IsSigned ? PPC::FCFIDS : PPC::FCFIDUS;
1019   else
1020     Opc = IsSigned ? PPC::FCFID : PPC::FCFIDU;
1021
1022   // Generate the convert.
1023   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1024     .addReg(FPReg);
1025
1026   updateValueMap(I, DestReg);
1027   return true;
1028 }
1029
1030 // Move the floating-point value in SrcReg into an integer destination
1031 // register, and return the register (or zero if we can't handle it).
1032 // FIXME: When direct register moves are implemented (see PowerISA 2.07),
1033 // those should be used instead of moving via a stack slot when the
1034 // subtarget permits.
1035 unsigned PPCFastISel::PPCMoveToIntReg(const Instruction *I, MVT VT,
1036                                       unsigned SrcReg, bool IsSigned) {
1037   // Get a stack slot 8 bytes wide, aligned on an 8-byte boundary.
1038   // Note that if have STFIWX available, we could use a 4-byte stack
1039   // slot for i32, but this being fast-isel we'll just go with the
1040   // easiest code gen possible.
1041   Address Addr;
1042   Addr.BaseType = Address::FrameIndexBase;
1043   Addr.Base.FI = MFI.CreateStackObject(8, 8, false);
1044
1045   // Store the value from the FPR.
1046   if (!PPCEmitStore(MVT::f64, SrcReg, Addr))
1047     return 0;
1048
1049   // Reload it into a GPR.  If we want an i32, modify the address
1050   // to have a 4-byte offset so we load from the right place.
1051   if (VT == MVT::i32)
1052     Addr.Offset = 4;
1053
1054   // Look at the currently assigned register for this instruction
1055   // to determine the required register class.
1056   unsigned AssignedReg = FuncInfo.ValueMap[I];
1057   const TargetRegisterClass *RC =
1058     AssignedReg ? MRI.getRegClass(AssignedReg) : nullptr;
1059
1060   unsigned ResultReg = 0;
1061   if (!PPCEmitLoad(VT, ResultReg, Addr, RC, !IsSigned))
1062     return 0;
1063
1064   return ResultReg;
1065 }
1066
1067 // Attempt to fast-select a floating-point-to-integer conversion.
1068 bool PPCFastISel::SelectFPToI(const Instruction *I, bool IsSigned) {
1069   MVT DstVT, SrcVT;
1070   Type *DstTy = I->getType();
1071   if (!isTypeLegal(DstTy, DstVT))
1072     return false;
1073
1074   if (DstVT != MVT::i32 && DstVT != MVT::i64)
1075     return false;
1076
1077   // If we don't have FCTIDUZ and we need it, punt to SelectionDAG.
1078   if (DstVT == MVT::i64 && !IsSigned && !PPCSubTarget->hasFPCVT())
1079     return false;
1080
1081   Value *Src = I->getOperand(0);
1082   Type *SrcTy = Src->getType();
1083   if (!isTypeLegal(SrcTy, SrcVT))
1084     return false;
1085
1086   if (SrcVT != MVT::f32 && SrcVT != MVT::f64)
1087     return false;
1088
1089   unsigned SrcReg = getRegForValue(Src);
1090   if (SrcReg == 0)
1091     return false;
1092
1093   // Convert f32 to f64 if necessary.  This is just a meaningless copy
1094   // to get the register class right.  COPY_TO_REGCLASS is needed since
1095   // a COPY from F4RC to F8RC is converted to a F4RC-F4RC copy downstream.
1096   const TargetRegisterClass *InRC = MRI.getRegClass(SrcReg);
1097   if (InRC == &PPC::F4RCRegClass) {
1098     unsigned TmpReg = createResultReg(&PPC::F8RCRegClass);
1099     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1100             TII.get(TargetOpcode::COPY_TO_REGCLASS), TmpReg)
1101       .addReg(SrcReg).addImm(PPC::F8RCRegClassID);
1102     SrcReg = TmpReg;
1103   }
1104
1105   // Determine the opcode for the conversion, which takes place
1106   // entirely within FPRs.
1107   unsigned DestReg = createResultReg(&PPC::F8RCRegClass);
1108   unsigned Opc;
1109
1110   if (DstVT == MVT::i32)
1111     if (IsSigned)
1112       Opc = PPC::FCTIWZ;
1113     else
1114       Opc = PPCSubTarget->hasFPCVT() ? PPC::FCTIWUZ : PPC::FCTIDZ;
1115   else
1116     Opc = IsSigned ? PPC::FCTIDZ : PPC::FCTIDUZ;
1117
1118   // Generate the convert.
1119   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1120     .addReg(SrcReg);
1121
1122   // Now move the integer value from a float register to an integer register.
1123   unsigned IntReg = PPCMoveToIntReg(I, DstVT, DestReg, IsSigned);
1124   if (IntReg == 0)
1125     return false;
1126
1127   updateValueMap(I, IntReg);
1128   return true;
1129 }
1130
1131 // Attempt to fast-select a binary integer operation that isn't already
1132 // handled automatically.
1133 bool PPCFastISel::SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode) {
1134   EVT DestVT  = TLI.getValueType(I->getType(), true);
1135
1136   // We can get here in the case when we have a binary operation on a non-legal
1137   // type and the target independent selector doesn't know how to handle it.
1138   if (DestVT != MVT::i16 && DestVT != MVT::i8)
1139     return false;
1140
1141   // Look at the currently assigned register for this instruction
1142   // to determine the required register class.  If there is no register,
1143   // make a conservative choice (don't assign R0).
1144   unsigned AssignedReg = FuncInfo.ValueMap[I];
1145   const TargetRegisterClass *RC =
1146     (AssignedReg ? MRI.getRegClass(AssignedReg) :
1147      &PPC::GPRC_and_GPRC_NOR0RegClass);
1148   bool IsGPRC = RC->hasSuperClassEq(&PPC::GPRCRegClass);
1149
1150   unsigned Opc;
1151   switch (ISDOpcode) {
1152     default: return false;
1153     case ISD::ADD:
1154       Opc = IsGPRC ? PPC::ADD4 : PPC::ADD8;
1155       break;
1156     case ISD::OR:
1157       Opc = IsGPRC ? PPC::OR : PPC::OR8;
1158       break;
1159     case ISD::SUB:
1160       Opc = IsGPRC ? PPC::SUBF : PPC::SUBF8;
1161       break;
1162   }
1163
1164   unsigned ResultReg = createResultReg(RC ? RC : &PPC::G8RCRegClass);
1165   unsigned SrcReg1 = getRegForValue(I->getOperand(0));
1166   if (SrcReg1 == 0) return false;
1167
1168   // Handle case of small immediate operand.
1169   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(I->getOperand(1))) {
1170     const APInt &CIVal = ConstInt->getValue();
1171     int Imm = (int)CIVal.getSExtValue();
1172     bool UseImm = true;
1173     if (isInt<16>(Imm)) {
1174       switch (Opc) {
1175         default:
1176           llvm_unreachable("Missing case!");
1177         case PPC::ADD4:
1178           Opc = PPC::ADDI;
1179           MRI.setRegClass(SrcReg1, &PPC::GPRC_and_GPRC_NOR0RegClass);
1180           break;
1181         case PPC::ADD8:
1182           Opc = PPC::ADDI8;
1183           MRI.setRegClass(SrcReg1, &PPC::G8RC_and_G8RC_NOX0RegClass);
1184           break;
1185         case PPC::OR:
1186           Opc = PPC::ORI;
1187           break;
1188         case PPC::OR8:
1189           Opc = PPC::ORI8;
1190           break;
1191         case PPC::SUBF:
1192           if (Imm == -32768)
1193             UseImm = false;
1194           else {
1195             Opc = PPC::ADDI;
1196             MRI.setRegClass(SrcReg1, &PPC::GPRC_and_GPRC_NOR0RegClass);
1197             Imm = -Imm;
1198           }
1199           break;
1200         case PPC::SUBF8:
1201           if (Imm == -32768)
1202             UseImm = false;
1203           else {
1204             Opc = PPC::ADDI8;
1205             MRI.setRegClass(SrcReg1, &PPC::G8RC_and_G8RC_NOX0RegClass);
1206             Imm = -Imm;
1207           }
1208           break;
1209       }
1210
1211       if (UseImm) {
1212         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc),
1213                 ResultReg)
1214             .addReg(SrcReg1)
1215             .addImm(Imm);
1216         updateValueMap(I, ResultReg);
1217         return true;
1218       }
1219     }
1220   }
1221
1222   // Reg-reg case.
1223   unsigned SrcReg2 = getRegForValue(I->getOperand(1));
1224   if (SrcReg2 == 0) return false;
1225
1226   // Reverse operands for subtract-from.
1227   if (ISDOpcode == ISD::SUB)
1228     std::swap(SrcReg1, SrcReg2);
1229
1230   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
1231     .addReg(SrcReg1).addReg(SrcReg2);
1232   updateValueMap(I, ResultReg);
1233   return true;
1234 }
1235
1236 // Handle arguments to a call that we're attempting to fast-select.
1237 // Return false if the arguments are too complex for us at the moment.
1238 bool PPCFastISel::processCallArgs(SmallVectorImpl<Value*> &Args,
1239                                   SmallVectorImpl<unsigned> &ArgRegs,
1240                                   SmallVectorImpl<MVT> &ArgVTs,
1241                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1242                                   SmallVectorImpl<unsigned> &RegArgs,
1243                                   CallingConv::ID CC,
1244                                   unsigned &NumBytes,
1245                                   bool IsVarArg) {
1246   SmallVector<CCValAssign, 16> ArgLocs;
1247   CCState CCInfo(CC, IsVarArg, *FuncInfo.MF, ArgLocs, *Context);
1248
1249   // Reserve space for the linkage area on the stack.
1250   unsigned LinkageSize = PPCSubTarget->getFrameLowering()->getLinkageSize();
1251   CCInfo.AllocateStack(LinkageSize, 8);
1252
1253   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CC_PPC64_ELF_FIS);
1254
1255   // Bail out if we can't handle any of the arguments.
1256   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
1257     CCValAssign &VA = ArgLocs[I];
1258     MVT ArgVT = ArgVTs[VA.getValNo()];
1259
1260     // Skip vector arguments for now, as well as long double and
1261     // uint128_t, and anything that isn't passed in a register.
1262     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64 || ArgVT == MVT::i1 ||
1263         !VA.isRegLoc() || VA.needsCustom())
1264       return false;
1265
1266     // Skip bit-converted arguments for now.
1267     if (VA.getLocInfo() == CCValAssign::BCvt)
1268       return false;
1269   }
1270
1271   // Get a count of how many bytes are to be pushed onto the stack.
1272   NumBytes = CCInfo.getNextStackOffset();
1273
1274   // The prolog code of the callee may store up to 8 GPR argument registers to
1275   // the stack, allowing va_start to index over them in memory if its varargs.
1276   // Because we cannot tell if this is needed on the caller side, we have to
1277   // conservatively assume that it is needed.  As such, make sure we have at
1278   // least enough stack space for the caller to store the 8 GPRs.
1279   // FIXME: On ELFv2, it may be unnecessary to allocate the parameter area.
1280   NumBytes = std::max(NumBytes, LinkageSize + 64);
1281
1282   // Issue CALLSEQ_START.
1283   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1284           TII.get(TII.getCallFrameSetupOpcode()))
1285     .addImm(NumBytes);
1286
1287   // Prepare to assign register arguments.  Every argument uses up a
1288   // GPR protocol register even if it's passed in a floating-point
1289   // register (unless we're using the fast calling convention).
1290   unsigned NextGPR = PPC::X3;
1291   unsigned NextFPR = PPC::F1;
1292
1293   // Process arguments.
1294   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
1295     CCValAssign &VA = ArgLocs[I];
1296     unsigned Arg = ArgRegs[VA.getValNo()];
1297     MVT ArgVT = ArgVTs[VA.getValNo()];
1298
1299     // Handle argument promotion and bitcasts.
1300     switch (VA.getLocInfo()) {
1301       default:
1302         llvm_unreachable("Unknown loc info!");
1303       case CCValAssign::Full:
1304         break;
1305       case CCValAssign::SExt: {
1306         MVT DestVT = VA.getLocVT();
1307         const TargetRegisterClass *RC =
1308           (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1309         unsigned TmpReg = createResultReg(RC);
1310         if (!PPCEmitIntExt(ArgVT, Arg, DestVT, TmpReg, /*IsZExt*/false))
1311           llvm_unreachable("Failed to emit a sext!");
1312         ArgVT = DestVT;
1313         Arg = TmpReg;
1314         break;
1315       }
1316       case CCValAssign::AExt:
1317       case CCValAssign::ZExt: {
1318         MVT DestVT = VA.getLocVT();
1319         const TargetRegisterClass *RC =
1320           (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1321         unsigned TmpReg = createResultReg(RC);
1322         if (!PPCEmitIntExt(ArgVT, Arg, DestVT, TmpReg, /*IsZExt*/true))
1323           llvm_unreachable("Failed to emit a zext!");
1324         ArgVT = DestVT;
1325         Arg = TmpReg;
1326         break;
1327       }
1328       case CCValAssign::BCvt: {
1329         // FIXME: Not yet handled.
1330         llvm_unreachable("Should have bailed before getting here!");
1331         break;
1332       }
1333     }
1334
1335     // Copy this argument to the appropriate register.
1336     unsigned ArgReg;
1337     if (ArgVT == MVT::f32 || ArgVT == MVT::f64) {
1338       ArgReg = NextFPR++;
1339       if (CC != CallingConv::Fast)
1340         ++NextGPR;
1341     } else
1342       ArgReg = NextGPR++;
1343
1344     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1345             TII.get(TargetOpcode::COPY), ArgReg).addReg(Arg);
1346     RegArgs.push_back(ArgReg);
1347   }
1348
1349   return true;
1350 }
1351
1352 // For a call that we've determined we can fast-select, finish the
1353 // call sequence and generate a copy to obtain the return value (if any).
1354 bool PPCFastISel::finishCall(MVT RetVT, CallLoweringInfo &CLI, unsigned &NumBytes) {
1355   CallingConv::ID CC = CLI.CallConv;
1356
1357   // Issue CallSEQ_END.
1358   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1359           TII.get(TII.getCallFrameDestroyOpcode()))
1360     .addImm(NumBytes).addImm(0);
1361
1362   // Next, generate a copy to obtain the return value.
1363   // FIXME: No multi-register return values yet, though I don't foresee
1364   // any real difficulties there.
1365   if (RetVT != MVT::isVoid) {
1366     SmallVector<CCValAssign, 16> RVLocs;
1367     CCState CCInfo(CC, false, *FuncInfo.MF, RVLocs, *Context);
1368     CCInfo.AnalyzeCallResult(RetVT, RetCC_PPC64_ELF_FIS);
1369     CCValAssign &VA = RVLocs[0];
1370     assert(RVLocs.size() == 1 && "No support for multi-reg return values!");
1371     assert(VA.isRegLoc() && "Can only return in registers!");
1372
1373     MVT DestVT = VA.getValVT();
1374     MVT CopyVT = DestVT;
1375
1376     // Ints smaller than a register still arrive in a full 64-bit
1377     // register, so make sure we recognize this.
1378     if (RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32)
1379       CopyVT = MVT::i64;
1380
1381     unsigned SourcePhysReg = VA.getLocReg();
1382     unsigned ResultReg = 0;
1383
1384     if (RetVT == CopyVT) {
1385       const TargetRegisterClass *CpyRC = TLI.getRegClassFor(CopyVT);
1386       ResultReg = createResultReg(CpyRC);
1387
1388       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1389               TII.get(TargetOpcode::COPY), ResultReg)
1390         .addReg(SourcePhysReg);
1391
1392     // If necessary, round the floating result to single precision.
1393     } else if (CopyVT == MVT::f64) {
1394       ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1395       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::FRSP),
1396               ResultReg).addReg(SourcePhysReg);
1397
1398     // If only the low half of a general register is needed, generate
1399     // a GPRC copy instead of a G8RC copy.  (EXTRACT_SUBREG can't be
1400     // used along the fast-isel path (not lowered), and downstream logic
1401     // also doesn't like a direct subreg copy on a physical reg.)
1402     } else if (RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32) {
1403       ResultReg = createResultReg(&PPC::GPRCRegClass);
1404       // Convert physical register from G8RC to GPRC.
1405       SourcePhysReg -= PPC::X0 - PPC::R0;
1406       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1407               TII.get(TargetOpcode::COPY), ResultReg)
1408         .addReg(SourcePhysReg);
1409     }
1410
1411     assert(ResultReg && "ResultReg unset!");
1412     CLI.InRegs.push_back(SourcePhysReg);
1413     CLI.ResultReg = ResultReg;
1414     CLI.NumResultRegs = 1;
1415   }
1416
1417   return true;
1418 }
1419
1420 bool PPCFastISel::fastLowerCall(CallLoweringInfo &CLI) {
1421   CallingConv::ID CC  = CLI.CallConv;
1422   bool IsTailCall     = CLI.IsTailCall;
1423   bool IsVarArg       = CLI.IsVarArg;
1424   const Value *Callee = CLI.Callee;
1425   const char *SymName = CLI.SymName;
1426
1427   if (!Callee && !SymName)
1428     return false;
1429
1430   // Allow SelectionDAG isel to handle tail calls.
1431   if (IsTailCall)
1432     return false;
1433
1434   // Let SDISel handle vararg functions.
1435   if (IsVarArg)
1436     return false;
1437
1438   // Handle simple calls for now, with legal return types and
1439   // those that can be extended.
1440   Type *RetTy = CLI.RetTy;
1441   MVT RetVT;
1442   if (RetTy->isVoidTy())
1443     RetVT = MVT::isVoid;
1444   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
1445            RetVT != MVT::i8)
1446     return false;
1447   else if (RetVT == MVT::i1 && PPCSubTarget->useCRBits())
1448     // We can't handle boolean returns when CR bits are in use.
1449     return false;
1450
1451   // FIXME: No multi-register return values yet.
1452   if (RetVT != MVT::isVoid && RetVT != MVT::i8 && RetVT != MVT::i16 &&
1453       RetVT != MVT::i32 && RetVT != MVT::i64 && RetVT != MVT::f32 &&
1454       RetVT != MVT::f64) {
1455     SmallVector<CCValAssign, 16> RVLocs;
1456     CCState CCInfo(CC, IsVarArg, *FuncInfo.MF, RVLocs, *Context);
1457     CCInfo.AnalyzeCallResult(RetVT, RetCC_PPC64_ELF_FIS);
1458     if (RVLocs.size() > 1)
1459       return false;
1460   }
1461
1462   // Bail early if more than 8 arguments, as we only currently
1463   // handle arguments passed in registers.
1464   unsigned NumArgs = CLI.OutVals.size();
1465   if (NumArgs > 8)
1466     return false;
1467
1468   // Set up the argument vectors.
1469   SmallVector<Value*, 8> Args;
1470   SmallVector<unsigned, 8> ArgRegs;
1471   SmallVector<MVT, 8> ArgVTs;
1472   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1473
1474   Args.reserve(NumArgs);
1475   ArgRegs.reserve(NumArgs);
1476   ArgVTs.reserve(NumArgs);
1477   ArgFlags.reserve(NumArgs);
1478
1479   for (unsigned i = 0, ie = NumArgs; i != ie; ++i) {
1480     // Only handle easy calls for now.  It would be reasonably easy
1481     // to handle <= 8-byte structures passed ByVal in registers, but we
1482     // have to ensure they are right-justified in the register.
1483     ISD::ArgFlagsTy Flags = CLI.OutFlags[i];
1484     if (Flags.isInReg() || Flags.isSRet() || Flags.isNest() || Flags.isByVal())
1485       return false;
1486
1487     Value *ArgValue = CLI.OutVals[i];
1488     Type *ArgTy = ArgValue->getType();
1489     MVT ArgVT;
1490     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8)
1491       return false;
1492
1493     if (ArgVT.isVector())
1494       return false;
1495
1496     unsigned Arg = getRegForValue(ArgValue);
1497     if (Arg == 0)
1498       return false;
1499
1500     Args.push_back(ArgValue);
1501     ArgRegs.push_back(Arg);
1502     ArgVTs.push_back(ArgVT);
1503     ArgFlags.push_back(Flags);
1504   }
1505
1506   // Process the arguments.
1507   SmallVector<unsigned, 8> RegArgs;
1508   unsigned NumBytes;
1509
1510   if (!processCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
1511                        RegArgs, CC, NumBytes, IsVarArg))
1512     return false;
1513
1514   MachineInstrBuilder MIB;
1515   // FIXME: No handling for function pointers yet.  This requires
1516   // implementing the function descriptor (OPD) setup.
1517   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1518   if (!GV) {
1519     // patchpoints are a special case; they always dispatch to a pointer value.
1520     // However, we don't actually want to generate the indirect call sequence
1521     // here (that will be generated, as necessary, during asm printing), and
1522     // the call we generate here will be erased by FastISel::selectPatchpoint,
1523     // so don't try very hard...
1524     if (CLI.IsPatchPoint)
1525       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::NOP));
1526     else
1527       return false;
1528   } else {
1529     // Build direct call with NOP for TOC restore.
1530     // FIXME: We can and should optimize away the NOP for local calls.
1531     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1532                   TII.get(PPC::BL8_NOP));
1533     // Add callee.
1534     MIB.addGlobalAddress(GV);
1535   }
1536
1537   // Add implicit physical register uses to the call.
1538   for (unsigned II = 0, IE = RegArgs.size(); II != IE; ++II)
1539     MIB.addReg(RegArgs[II], RegState::Implicit);
1540
1541   // Direct calls, in both the ELF V1 and V2 ABIs, need the TOC register live
1542   // into the call.
1543   PPCFuncInfo->setUsesTOCBasePtr();
1544   MIB.addReg(PPC::X2, RegState::Implicit);
1545
1546   // Add a register mask with the call-preserved registers.  Proper
1547   // defs for return values will be added by setPhysRegsDeadExcept().
1548   MIB.addRegMask(TRI.getCallPreservedMask(*FuncInfo.MF, CC));
1549
1550   CLI.Call = MIB;
1551
1552   // Finish off the call including any return values.
1553   return finishCall(RetVT, CLI, NumBytes);
1554 }
1555
1556 // Attempt to fast-select a return instruction.
1557 bool PPCFastISel::SelectRet(const Instruction *I) {
1558
1559   if (!FuncInfo.CanLowerReturn)
1560     return false;
1561
1562   const ReturnInst *Ret = cast<ReturnInst>(I);
1563   const Function &F = *I->getParent()->getParent();
1564
1565   // Build a list of return value registers.
1566   SmallVector<unsigned, 4> RetRegs;
1567   CallingConv::ID CC = F.getCallingConv();
1568
1569   if (Ret->getNumOperands() > 0) {
1570     SmallVector<ISD::OutputArg, 4> Outs;
1571     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI);
1572
1573     // Analyze operands of the call, assigning locations to each operand.
1574     SmallVector<CCValAssign, 16> ValLocs;
1575     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, ValLocs, *Context);
1576     CCInfo.AnalyzeReturn(Outs, RetCC_PPC64_ELF_FIS);
1577     const Value *RV = Ret->getOperand(0);
1578
1579     // FIXME: Only one output register for now.
1580     if (ValLocs.size() > 1)
1581       return false;
1582
1583     // Special case for returning a constant integer of any size.
1584     // Materialize the constant as an i64 and copy it to the return
1585     // register. We still need to worry about properly extending the sign. E.g:
1586     // If the constant has only one bit, it means it is a boolean. Therefore
1587     // we can't use PPCMaterializeInt because it extends the sign which will
1588     // cause negations of the returned value to be incorrect as they are
1589     // implemented as the flip of the least significant bit.
1590     if (isa<ConstantInt>(*RV)) {
1591       const Constant *C = cast<Constant>(RV);
1592
1593       CCValAssign &VA = ValLocs[0];
1594
1595       unsigned RetReg = VA.getLocReg();
1596       unsigned SrcReg = PPCMaterializeInt(C, MVT::i64,
1597                                           VA.getLocInfo() == CCValAssign::SExt);
1598
1599       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1600             TII.get(TargetOpcode::COPY), RetReg).addReg(SrcReg);
1601
1602       RetRegs.push_back(RetReg);
1603
1604     } else {
1605       unsigned Reg = getRegForValue(RV);
1606
1607       if (Reg == 0)
1608         return false;
1609
1610       // Copy the result values into the output registers.
1611       for (unsigned i = 0; i < ValLocs.size(); ++i) {
1612
1613         CCValAssign &VA = ValLocs[i];
1614         assert(VA.isRegLoc() && "Can only return in registers!");
1615         RetRegs.push_back(VA.getLocReg());
1616         unsigned SrcReg = Reg + VA.getValNo();
1617
1618         EVT RVEVT = TLI.getValueType(RV->getType());
1619         if (!RVEVT.isSimple())
1620           return false;
1621         MVT RVVT = RVEVT.getSimpleVT();
1622         MVT DestVT = VA.getLocVT();
1623
1624         if (RVVT != DestVT && RVVT != MVT::i8 &&
1625             RVVT != MVT::i16 && RVVT != MVT::i32)
1626           return false;
1627
1628         if (RVVT != DestVT) {
1629           switch (VA.getLocInfo()) {
1630             default:
1631               llvm_unreachable("Unknown loc info!");
1632             case CCValAssign::Full:
1633               llvm_unreachable("Full value assign but types don't match?");
1634             case CCValAssign::AExt:
1635             case CCValAssign::ZExt: {
1636               const TargetRegisterClass *RC =
1637                 (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1638               unsigned TmpReg = createResultReg(RC);
1639               if (!PPCEmitIntExt(RVVT, SrcReg, DestVT, TmpReg, true))
1640                 return false;
1641               SrcReg = TmpReg;
1642               break;
1643             }
1644             case CCValAssign::SExt: {
1645               const TargetRegisterClass *RC =
1646                 (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1647               unsigned TmpReg = createResultReg(RC);
1648               if (!PPCEmitIntExt(RVVT, SrcReg, DestVT, TmpReg, false))
1649                 return false;
1650               SrcReg = TmpReg;
1651               break;
1652             }
1653           }
1654         }
1655
1656         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1657                 TII.get(TargetOpcode::COPY), RetRegs[i])
1658           .addReg(SrcReg);
1659       }
1660     }
1661   }
1662
1663   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1664                                     TII.get(PPC::BLR8));
1665
1666   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
1667     MIB.addReg(RetRegs[i], RegState::Implicit);
1668
1669   return true;
1670 }
1671
1672 // Attempt to emit an integer extend of SrcReg into DestReg.  Both
1673 // signed and zero extensions are supported.  Return false if we
1674 // can't handle it.
1675 bool PPCFastISel::PPCEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
1676                                 unsigned DestReg, bool IsZExt) {
1677   if (DestVT != MVT::i32 && DestVT != MVT::i64)
1678     return false;
1679   if (SrcVT != MVT::i8 && SrcVT != MVT::i16 && SrcVT != MVT::i32)
1680     return false;
1681
1682   // Signed extensions use EXTSB, EXTSH, EXTSW.
1683   if (!IsZExt) {
1684     unsigned Opc;
1685     if (SrcVT == MVT::i8)
1686       Opc = (DestVT == MVT::i32) ? PPC::EXTSB : PPC::EXTSB8_32_64;
1687     else if (SrcVT == MVT::i16)
1688       Opc = (DestVT == MVT::i32) ? PPC::EXTSH : PPC::EXTSH8_32_64;
1689     else {
1690       assert(DestVT == MVT::i64 && "Signed extend from i32 to i32??");
1691       Opc = PPC::EXTSW_32_64;
1692     }
1693     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1694       .addReg(SrcReg);
1695
1696   // Unsigned 32-bit extensions use RLWINM.
1697   } else if (DestVT == MVT::i32) {
1698     unsigned MB;
1699     if (SrcVT == MVT::i8)
1700       MB = 24;
1701     else {
1702       assert(SrcVT == MVT::i16 && "Unsigned extend from i32 to i32??");
1703       MB = 16;
1704     }
1705     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::RLWINM),
1706             DestReg)
1707       .addReg(SrcReg).addImm(/*SH=*/0).addImm(MB).addImm(/*ME=*/31);
1708
1709   // Unsigned 64-bit extensions use RLDICL (with a 32-bit source).
1710   } else {
1711     unsigned MB;
1712     if (SrcVT == MVT::i8)
1713       MB = 56;
1714     else if (SrcVT == MVT::i16)
1715       MB = 48;
1716     else
1717       MB = 32;
1718     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1719             TII.get(PPC::RLDICL_32_64), DestReg)
1720       .addReg(SrcReg).addImm(/*SH=*/0).addImm(MB);
1721   }
1722
1723   return true;
1724 }
1725
1726 // Attempt to fast-select an indirect branch instruction.
1727 bool PPCFastISel::SelectIndirectBr(const Instruction *I) {
1728   unsigned AddrReg = getRegForValue(I->getOperand(0));
1729   if (AddrReg == 0)
1730     return false;
1731
1732   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::MTCTR8))
1733     .addReg(AddrReg);
1734   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::BCTR8));
1735
1736   const IndirectBrInst *IB = cast<IndirectBrInst>(I);
1737   for (unsigned i = 0, e = IB->getNumSuccessors(); i != e; ++i)
1738     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[IB->getSuccessor(i)]);
1739
1740   return true;
1741 }
1742
1743 // Attempt to fast-select an integer truncate instruction.
1744 bool PPCFastISel::SelectTrunc(const Instruction *I) {
1745   Value *Src  = I->getOperand(0);
1746   EVT SrcVT  = TLI.getValueType(Src->getType(), true);
1747   EVT DestVT = TLI.getValueType(I->getType(), true);
1748
1749   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16)
1750     return false;
1751
1752   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
1753     return false;
1754
1755   unsigned SrcReg = getRegForValue(Src);
1756   if (!SrcReg)
1757     return false;
1758
1759   // The only interesting case is when we need to switch register classes.
1760   if (SrcVT == MVT::i64) {
1761     unsigned ResultReg = createResultReg(&PPC::GPRCRegClass);
1762     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1763             TII.get(TargetOpcode::COPY),
1764             ResultReg).addReg(SrcReg, 0, PPC::sub_32);
1765     SrcReg = ResultReg;
1766   }
1767
1768   updateValueMap(I, SrcReg);
1769   return true;
1770 }
1771
1772 // Attempt to fast-select an integer extend instruction.
1773 bool PPCFastISel::SelectIntExt(const Instruction *I) {
1774   Type *DestTy = I->getType();
1775   Value *Src = I->getOperand(0);
1776   Type *SrcTy = Src->getType();
1777
1778   bool IsZExt = isa<ZExtInst>(I);
1779   unsigned SrcReg = getRegForValue(Src);
1780   if (!SrcReg) return false;
1781
1782   EVT SrcEVT, DestEVT;
1783   SrcEVT = TLI.getValueType(SrcTy, true);
1784   DestEVT = TLI.getValueType(DestTy, true);
1785   if (!SrcEVT.isSimple())
1786     return false;
1787   if (!DestEVT.isSimple())
1788     return false;
1789
1790   MVT SrcVT = SrcEVT.getSimpleVT();
1791   MVT DestVT = DestEVT.getSimpleVT();
1792
1793   // If we know the register class needed for the result of this
1794   // instruction, use it.  Otherwise pick the register class of the
1795   // correct size that does not contain X0/R0, since we don't know
1796   // whether downstream uses permit that assignment.
1797   unsigned AssignedReg = FuncInfo.ValueMap[I];
1798   const TargetRegisterClass *RC =
1799     (AssignedReg ? MRI.getRegClass(AssignedReg) :
1800      (DestVT == MVT::i64 ? &PPC::G8RC_and_G8RC_NOX0RegClass :
1801       &PPC::GPRC_and_GPRC_NOR0RegClass));
1802   unsigned ResultReg = createResultReg(RC);
1803
1804   if (!PPCEmitIntExt(SrcVT, SrcReg, DestVT, ResultReg, IsZExt))
1805     return false;
1806
1807   updateValueMap(I, ResultReg);
1808   return true;
1809 }
1810
1811 // Attempt to fast-select an instruction that wasn't handled by
1812 // the table-generated machinery.
1813 bool PPCFastISel::fastSelectInstruction(const Instruction *I) {
1814
1815   switch (I->getOpcode()) {
1816     case Instruction::Load:
1817       return SelectLoad(I);
1818     case Instruction::Store:
1819       return SelectStore(I);
1820     case Instruction::Br:
1821       return SelectBranch(I);
1822     case Instruction::IndirectBr:
1823       return SelectIndirectBr(I);
1824     case Instruction::FPExt:
1825       return SelectFPExt(I);
1826     case Instruction::FPTrunc:
1827       return SelectFPTrunc(I);
1828     case Instruction::SIToFP:
1829       return SelectIToFP(I, /*IsSigned*/ true);
1830     case Instruction::UIToFP:
1831       return SelectIToFP(I, /*IsSigned*/ false);
1832     case Instruction::FPToSI:
1833       return SelectFPToI(I, /*IsSigned*/ true);
1834     case Instruction::FPToUI:
1835       return SelectFPToI(I, /*IsSigned*/ false);
1836     case Instruction::Add:
1837       return SelectBinaryIntOp(I, ISD::ADD);
1838     case Instruction::Or:
1839       return SelectBinaryIntOp(I, ISD::OR);
1840     case Instruction::Sub:
1841       return SelectBinaryIntOp(I, ISD::SUB);
1842     case Instruction::Call:
1843       return selectCall(I);
1844     case Instruction::Ret:
1845       return SelectRet(I);
1846     case Instruction::Trunc:
1847       return SelectTrunc(I);
1848     case Instruction::ZExt:
1849     case Instruction::SExt:
1850       return SelectIntExt(I);
1851     // Here add other flavors of Instruction::XXX that automated
1852     // cases don't catch.  For example, switches are terminators
1853     // that aren't yet handled.
1854     default:
1855       break;
1856   }
1857   return false;
1858 }
1859
1860 // Materialize a floating-point constant into a register, and return
1861 // the register number (or zero if we failed to handle it).
1862 unsigned PPCFastISel::PPCMaterializeFP(const ConstantFP *CFP, MVT VT) {
1863   // No plans to handle long double here.
1864   if (VT != MVT::f32 && VT != MVT::f64)
1865     return 0;
1866
1867   // All FP constants are loaded from the constant pool.
1868   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
1869   assert(Align > 0 && "Unexpectedly missing alignment information!");
1870   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
1871   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
1872   CodeModel::Model CModel = TM.getCodeModel();
1873
1874   MachineMemOperand *MMO =
1875     FuncInfo.MF->getMachineMemOperand(
1876       MachinePointerInfo::getConstantPool(), MachineMemOperand::MOLoad,
1877       (VT == MVT::f32) ? 4 : 8, Align);
1878
1879   unsigned Opc = (VT == MVT::f32) ? PPC::LFS : PPC::LFD;
1880   unsigned TmpReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
1881
1882   PPCFuncInfo->setUsesTOCBasePtr();
1883   // For small code model, generate a LF[SD](0, LDtocCPT(Idx, X2)).
1884   if (CModel == CodeModel::Small || CModel == CodeModel::JITDefault) {
1885     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocCPT),
1886             TmpReg)
1887       .addConstantPoolIndex(Idx).addReg(PPC::X2);
1888     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1889       .addImm(0).addReg(TmpReg).addMemOperand(MMO);
1890   } else {
1891     // Otherwise we generate LF[SD](Idx[lo], ADDIStocHA(X2, Idx)).
1892     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDIStocHA),
1893             TmpReg).addReg(PPC::X2).addConstantPoolIndex(Idx);
1894     // But for large code model, we must generate a LDtocL followed
1895     // by the LF[SD].
1896     if (CModel == CodeModel::Large) {
1897       unsigned TmpReg2 = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
1898       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocL),
1899               TmpReg2).addConstantPoolIndex(Idx).addReg(TmpReg);
1900       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1901         .addImm(0).addReg(TmpReg2);
1902     } else
1903       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1904         .addConstantPoolIndex(Idx, 0, PPCII::MO_TOC_LO)
1905         .addReg(TmpReg)
1906         .addMemOperand(MMO);
1907   }
1908
1909   return DestReg;
1910 }
1911
1912 // Materialize the address of a global value into a register, and return
1913 // the register number (or zero if we failed to handle it).
1914 unsigned PPCFastISel::PPCMaterializeGV(const GlobalValue *GV, MVT VT) {
1915   assert(VT == MVT::i64 && "Non-address!");
1916   const TargetRegisterClass *RC = &PPC::G8RC_and_G8RC_NOX0RegClass;
1917   unsigned DestReg = createResultReg(RC);
1918
1919   // Global values may be plain old object addresses, TLS object
1920   // addresses, constant pool entries, or jump tables.  How we generate
1921   // code for these may depend on small, medium, or large code model.
1922   CodeModel::Model CModel = TM.getCodeModel();
1923
1924   // FIXME: Jump tables are not yet required because fast-isel doesn't
1925   // handle switches; if that changes, we need them as well.  For now,
1926   // what follows assumes everything's a generic (or TLS) global address.
1927
1928   // FIXME: We don't yet handle the complexity of TLS.
1929   if (GV->isThreadLocal())
1930     return 0;
1931
1932   PPCFuncInfo->setUsesTOCBasePtr();
1933   // For small code model, generate a simple TOC load.
1934   if (CModel == CodeModel::Small || CModel == CodeModel::JITDefault)
1935     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtoc),
1936             DestReg)
1937         .addGlobalAddress(GV)
1938         .addReg(PPC::X2);
1939   else {
1940     // If the address is an externally defined symbol, a symbol with common
1941     // or externally available linkage, a non-local function address, or a
1942     // jump table address (not yet needed), or if we are generating code
1943     // for large code model, we generate:
1944     //       LDtocL(GV, ADDIStocHA(%X2, GV))
1945     // Otherwise we generate:
1946     //       ADDItocL(ADDIStocHA(%X2, GV), GV)
1947     // Either way, start with the ADDIStocHA:
1948     unsigned HighPartReg = createResultReg(RC);
1949     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDIStocHA),
1950             HighPartReg).addReg(PPC::X2).addGlobalAddress(GV);
1951
1952     // If/when switches are implemented, jump tables should be handled
1953     // on the "if" path here.
1954     if (CModel == CodeModel::Large ||
1955         (GV->getType()->getElementType()->isFunctionTy() &&
1956          (GV->isDeclaration() || GV->isWeakForLinker())) ||
1957         GV->isDeclaration() || GV->hasCommonLinkage() ||
1958         GV->hasAvailableExternallyLinkage())
1959       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocL),
1960               DestReg).addGlobalAddress(GV).addReg(HighPartReg);
1961     else
1962       // Otherwise generate the ADDItocL.
1963       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDItocL),
1964               DestReg).addReg(HighPartReg).addGlobalAddress(GV);
1965   }
1966
1967   return DestReg;
1968 }
1969
1970 // Materialize a 32-bit integer constant into a register, and return
1971 // the register number (or zero if we failed to handle it).
1972 unsigned PPCFastISel::PPCMaterialize32BitInt(int64_t Imm,
1973                                              const TargetRegisterClass *RC) {
1974   unsigned Lo = Imm & 0xFFFF;
1975   unsigned Hi = (Imm >> 16) & 0xFFFF;
1976
1977   unsigned ResultReg = createResultReg(RC);
1978   bool IsGPRC = RC->hasSuperClassEq(&PPC::GPRCRegClass);
1979
1980   if (isInt<16>(Imm))
1981     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1982             TII.get(IsGPRC ? PPC::LI : PPC::LI8), ResultReg)
1983       .addImm(Imm);
1984   else if (Lo) {
1985     // Both Lo and Hi have nonzero bits.
1986     unsigned TmpReg = createResultReg(RC);
1987     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1988             TII.get(IsGPRC ? PPC::LIS : PPC::LIS8), TmpReg)
1989       .addImm(Hi);
1990     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1991             TII.get(IsGPRC ? PPC::ORI : PPC::ORI8), ResultReg)
1992       .addReg(TmpReg).addImm(Lo);
1993   } else
1994     // Just Hi bits.
1995     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1996             TII.get(IsGPRC ? PPC::LIS : PPC::LIS8), ResultReg)
1997       .addImm(Hi);
1998
1999   return ResultReg;
2000 }
2001
2002 // Materialize a 64-bit integer constant into a register, and return
2003 // the register number (or zero if we failed to handle it).
2004 unsigned PPCFastISel::PPCMaterialize64BitInt(int64_t Imm,
2005                                              const TargetRegisterClass *RC) {
2006   unsigned Remainder = 0;
2007   unsigned Shift = 0;
2008
2009   // If the value doesn't fit in 32 bits, see if we can shift it
2010   // so that it fits in 32 bits.
2011   if (!isInt<32>(Imm)) {
2012     Shift = countTrailingZeros<uint64_t>(Imm);
2013     int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
2014
2015     if (isInt<32>(ImmSh))
2016       Imm = ImmSh;
2017     else {
2018       Remainder = Imm;
2019       Shift = 32;
2020       Imm >>= 32;
2021     }
2022   }
2023
2024   // Handle the high-order 32 bits (if shifted) or the whole 32 bits
2025   // (if not shifted).
2026   unsigned TmpReg1 = PPCMaterialize32BitInt(Imm, RC);
2027   if (!Shift)
2028     return TmpReg1;
2029
2030   // If upper 32 bits were not zero, we've built them and need to shift
2031   // them into place.
2032   unsigned TmpReg2;
2033   if (Imm) {
2034     TmpReg2 = createResultReg(RC);
2035     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::RLDICR),
2036             TmpReg2).addReg(TmpReg1).addImm(Shift).addImm(63 - Shift);
2037   } else
2038     TmpReg2 = TmpReg1;
2039
2040   unsigned TmpReg3, Hi, Lo;
2041   if ((Hi = (Remainder >> 16) & 0xFFFF)) {
2042     TmpReg3 = createResultReg(RC);
2043     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ORIS8),
2044             TmpReg3).addReg(TmpReg2).addImm(Hi);
2045   } else
2046     TmpReg3 = TmpReg2;
2047
2048   if ((Lo = Remainder & 0xFFFF)) {
2049     unsigned ResultReg = createResultReg(RC);
2050     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ORI8),
2051             ResultReg).addReg(TmpReg3).addImm(Lo);
2052     return ResultReg;
2053   }
2054
2055   return TmpReg3;
2056 }
2057
2058
2059 // Materialize an integer constant into a register, and return
2060 // the register number (or zero if we failed to handle it).
2061 unsigned PPCFastISel::PPCMaterializeInt(const Constant *C, MVT VT,
2062                                                            bool UseSExt) {
2063   // If we're using CR bit registers for i1 values, handle that as a special
2064   // case first.
2065   if (VT == MVT::i1 && PPCSubTarget->useCRBits()) {
2066     const ConstantInt *CI = cast<ConstantInt>(C);
2067     unsigned ImmReg = createResultReg(&PPC::CRBITRCRegClass);
2068     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2069             TII.get(CI->isZero() ? PPC::CRUNSET : PPC::CRSET), ImmReg);
2070     return ImmReg;
2071   }
2072
2073   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16 &&
2074       VT != MVT::i8 && VT != MVT::i1)
2075     return 0;
2076
2077   const TargetRegisterClass *RC = ((VT == MVT::i64) ? &PPC::G8RCRegClass :
2078                                    &PPC::GPRCRegClass);
2079
2080   // If the constant is in range, use a load-immediate.
2081   const ConstantInt *CI = cast<ConstantInt>(C);
2082   if (isInt<16>(CI->getSExtValue())) {
2083     unsigned Opc = (VT == MVT::i64) ? PPC::LI8 : PPC::LI;
2084     unsigned ImmReg = createResultReg(RC);
2085     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ImmReg)
2086       .addImm( (UseSExt) ? CI->getSExtValue() : CI->getZExtValue() );
2087     return ImmReg;
2088   }
2089
2090   // Construct the constant piecewise.
2091   int64_t Imm = CI->getZExtValue();
2092
2093   if (VT == MVT::i64)
2094     return PPCMaterialize64BitInt(Imm, RC);
2095   else if (VT == MVT::i32)
2096     return PPCMaterialize32BitInt(Imm, RC);
2097
2098   return 0;
2099 }
2100
2101 // Materialize a constant into a register, and return the register
2102 // number (or zero if we failed to handle it).
2103 unsigned PPCFastISel::fastMaterializeConstant(const Constant *C) {
2104   EVT CEVT = TLI.getValueType(C->getType(), true);
2105
2106   // Only handle simple types.
2107   if (!CEVT.isSimple()) return 0;
2108   MVT VT = CEVT.getSimpleVT();
2109
2110   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
2111     return PPCMaterializeFP(CFP, VT);
2112   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
2113     return PPCMaterializeGV(GV, VT);
2114   else if (isa<ConstantInt>(C))
2115     return PPCMaterializeInt(C, VT, VT != MVT::i1);
2116
2117   return 0;
2118 }
2119
2120 // Materialize the address created by an alloca into a register, and
2121 // return the register number (or zero if we failed to handle it).
2122 unsigned PPCFastISel::fastMaterializeAlloca(const AllocaInst *AI) {
2123   // Don't handle dynamic allocas.
2124   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
2125
2126   MVT VT;
2127   if (!isLoadTypeLegal(AI->getType(), VT)) return 0;
2128
2129   DenseMap<const AllocaInst*, int>::iterator SI =
2130     FuncInfo.StaticAllocaMap.find(AI);
2131
2132   if (SI != FuncInfo.StaticAllocaMap.end()) {
2133     unsigned ResultReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
2134     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDI8),
2135             ResultReg).addFrameIndex(SI->second).addImm(0);
2136     return ResultReg;
2137   }
2138
2139   return 0;
2140 }
2141
2142 // Fold loads into extends when possible.
2143 // FIXME: We can have multiple redundant extend/trunc instructions
2144 // following a load.  The folding only picks up one.  Extend this
2145 // to check subsequent instructions for the same pattern and remove
2146 // them.  Thus ResultReg should be the def reg for the last redundant
2147 // instruction in a chain, and all intervening instructions can be
2148 // removed from parent.  Change test/CodeGen/PowerPC/fast-isel-fold.ll
2149 // to add ELF64-NOT: rldicl to the appropriate tests when this works.
2150 bool PPCFastISel::tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
2151                                       const LoadInst *LI) {
2152   // Verify we have a legal type before going any further.
2153   MVT VT;
2154   if (!isLoadTypeLegal(LI->getType(), VT))
2155     return false;
2156
2157   // Combine load followed by zero- or sign-extend.
2158   bool IsZExt = false;
2159   switch(MI->getOpcode()) {
2160     default:
2161       return false;
2162
2163     case PPC::RLDICL:
2164     case PPC::RLDICL_32_64: {
2165       IsZExt = true;
2166       unsigned MB = MI->getOperand(3).getImm();
2167       if ((VT == MVT::i8 && MB <= 56) ||
2168           (VT == MVT::i16 && MB <= 48) ||
2169           (VT == MVT::i32 && MB <= 32))
2170         break;
2171       return false;
2172     }
2173
2174     case PPC::RLWINM:
2175     case PPC::RLWINM8: {
2176       IsZExt = true;
2177       unsigned MB = MI->getOperand(3).getImm();
2178       if ((VT == MVT::i8 && MB <= 24) ||
2179           (VT == MVT::i16 && MB <= 16))
2180         break;
2181       return false;
2182     }
2183
2184     case PPC::EXTSB:
2185     case PPC::EXTSB8:
2186     case PPC::EXTSB8_32_64:
2187       /* There is no sign-extending load-byte instruction. */
2188       return false;
2189
2190     case PPC::EXTSH:
2191     case PPC::EXTSH8:
2192     case PPC::EXTSH8_32_64: {
2193       if (VT != MVT::i16 && VT != MVT::i8)
2194         return false;
2195       break;
2196     }
2197
2198     case PPC::EXTSW:
2199     case PPC::EXTSW_32_64: {
2200       if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8)
2201         return false;
2202       break;
2203     }
2204   }
2205
2206   // See if we can handle this address.
2207   Address Addr;
2208   if (!PPCComputeAddress(LI->getOperand(0), Addr))
2209     return false;
2210
2211   unsigned ResultReg = MI->getOperand(0).getReg();
2212
2213   if (!PPCEmitLoad(VT, ResultReg, Addr, nullptr, IsZExt))
2214     return false;
2215
2216   MI->eraseFromParent();
2217   return true;
2218 }
2219
2220 // Attempt to lower call arguments in a faster way than done by
2221 // the selection DAG code.
2222 bool PPCFastISel::fastLowerArguments() {
2223   // Defer to normal argument lowering for now.  It's reasonably
2224   // efficient.  Consider doing something like ARM to handle the
2225   // case where all args fit in registers, no varargs, no float
2226   // or vector args.
2227   return false;
2228 }
2229
2230 // Handle materializing integer constants into a register.  This is not
2231 // automatically generated for PowerPC, so must be explicitly created here.
2232 unsigned PPCFastISel::fastEmit_i(MVT Ty, MVT VT, unsigned Opc, uint64_t Imm) {
2233
2234   if (Opc != ISD::Constant)
2235     return 0;
2236
2237   // If we're using CR bit registers for i1 values, handle that as a special
2238   // case first.
2239   if (VT == MVT::i1 && PPCSubTarget->useCRBits()) {
2240     unsigned ImmReg = createResultReg(&PPC::CRBITRCRegClass);
2241     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2242             TII.get(Imm == 0 ? PPC::CRUNSET : PPC::CRSET), ImmReg);
2243     return ImmReg;
2244   }
2245
2246   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16 &&
2247       VT != MVT::i8 && VT != MVT::i1)
2248     return 0;
2249
2250   const TargetRegisterClass *RC = ((VT == MVT::i64) ? &PPC::G8RCRegClass :
2251                                    &PPC::GPRCRegClass);
2252   if (VT == MVT::i64)
2253     return PPCMaterialize64BitInt(Imm, RC);
2254   else
2255     return PPCMaterialize32BitInt(Imm, RC);
2256 }
2257
2258 // Override for ADDI and ADDI8 to set the correct register class
2259 // on RHS operand 0.  The automatic infrastructure naively assumes
2260 // GPRC for i32 and G8RC for i64; the concept of "no R0" is lost
2261 // for these cases.  At the moment, none of the other automatically
2262 // generated RI instructions require special treatment.  However, once
2263 // SelectSelect is implemented, "isel" requires similar handling.
2264 //
2265 // Also be conservative about the output register class.  Avoid
2266 // assigning R0 or X0 to the output register for GPRC and G8RC
2267 // register classes, as any such result could be used in ADDI, etc.,
2268 // where those regs have another meaning.
2269 unsigned PPCFastISel::fastEmitInst_ri(unsigned MachineInstOpcode,
2270                                       const TargetRegisterClass *RC,
2271                                       unsigned Op0, bool Op0IsKill,
2272                                       uint64_t Imm) {
2273   if (MachineInstOpcode == PPC::ADDI)
2274     MRI.setRegClass(Op0, &PPC::GPRC_and_GPRC_NOR0RegClass);
2275   else if (MachineInstOpcode == PPC::ADDI8)
2276     MRI.setRegClass(Op0, &PPC::G8RC_and_G8RC_NOX0RegClass);
2277
2278   const TargetRegisterClass *UseRC =
2279     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2280      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2281
2282   return FastISel::fastEmitInst_ri(MachineInstOpcode, UseRC,
2283                                    Op0, Op0IsKill, Imm);
2284 }
2285
2286 // Override for instructions with one register operand to avoid use of
2287 // R0/X0.  The automatic infrastructure isn't aware of the context so
2288 // we must be conservative.
2289 unsigned PPCFastISel::fastEmitInst_r(unsigned MachineInstOpcode,
2290                                      const TargetRegisterClass* RC,
2291                                      unsigned Op0, bool Op0IsKill) {
2292   const TargetRegisterClass *UseRC =
2293     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2294      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2295
2296   return FastISel::fastEmitInst_r(MachineInstOpcode, UseRC, Op0, Op0IsKill);
2297 }
2298
2299 // Override for instructions with two register operands to avoid use
2300 // of R0/X0.  The automatic infrastructure isn't aware of the context
2301 // so we must be conservative.
2302 unsigned PPCFastISel::fastEmitInst_rr(unsigned MachineInstOpcode,
2303                                       const TargetRegisterClass* RC,
2304                                       unsigned Op0, bool Op0IsKill,
2305                                       unsigned Op1, bool Op1IsKill) {
2306   const TargetRegisterClass *UseRC =
2307     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2308      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2309
2310   return FastISel::fastEmitInst_rr(MachineInstOpcode, UseRC, Op0, Op0IsKill,
2311                                    Op1, Op1IsKill);
2312 }
2313
2314 namespace llvm {
2315   // Create the fast instruction selector for PowerPC64 ELF.
2316   FastISel *PPC::createFastISel(FunctionLoweringInfo &FuncInfo,
2317                                 const TargetLibraryInfo *LibInfo) {
2318     // Only available on 64-bit ELF for now.
2319     const PPCSubtarget &Subtarget = FuncInfo.MF->getSubtarget<PPCSubtarget>();
2320     if (Subtarget.isPPC64() && Subtarget.isSVR4ABI())
2321       return new PPCFastISel(FuncInfo, LibInfo);
2322     return nullptr;
2323   }
2324 }