lib/Target/NVPTX/NVPTXTargetMachine.cpp

   1 //===-- NVPTXTargetMachine.cpp - Define TargetMachine for NVPTX -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Top-level implementation for the NVPTX target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "NVPTXTargetMachine.h"
  15 #include "MCTargetDesc/NVPTXMCAsmInfo.h"
  16 #include "NVPTX.h"
  17 #include "NVPTXAllocaHoisting.h"
  18 #include "NVPTXLowerAggrCopies.h"
  19 #include "NVPTXTargetObjectFile.h"
  20 #include "llvm/Analysis/Passes.h"
  21 #include "llvm/CodeGen/AsmPrinter.h"
  22 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  23 #include "llvm/CodeGen/MachineModuleInfo.h"
  24 #include "llvm/CodeGen/Passes.h"
  25 #include "llvm/IR/DataLayout.h"
  26 #include "llvm/IR/IRPrintingPasses.h"
  27 #include "llvm/IR/Verifier.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/MC/MCInstrInfo.h"
  30 #include "llvm/MC/MCStreamer.h"
  31 #include "llvm/MC/MCSubtargetInfo.h"
  32 #include "llvm/PassManager.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/FormattedStream.h"
  36 #include "llvm/Support/TargetRegistry.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetInstrInfo.h"
  39 #include "llvm/Target/TargetLowering.h"
  40 #include "llvm/Target/TargetLoweringObjectFile.h"
  41 #include "llvm/Target/TargetMachine.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/Target/TargetRegisterInfo.h"
  44 #include "llvm/Target/TargetSubtargetInfo.h"
  45 #include "llvm/Transforms/Scalar.h"
  46
  47 using namespace llvm;
  48
  49 namespace llvm {
  50 void initializeNVVMReflectPass(PassRegistry&);
  51 void initializeGenericToNVVMPass(PassRegistry&);
  52 void initializeNVPTXAssignValidGlobalNamesPass(PassRegistry&);
  53 void initializeNVPTXFavorNonGenericAddrSpacesPass(PassRegistry &);
  54 void initializeNVPTXLowerStructArgsPass(PassRegistry &);
  55 }
  56
  57 extern "C" void LLVMInitializeNVPTXTarget() {
  58   // Register the target.
  59   RegisterTargetMachine<NVPTXTargetMachine32> X(TheNVPTXTarget32);
  60   RegisterTargetMachine<NVPTXTargetMachine64> Y(TheNVPTXTarget64);
  61
  62   // FIXME: This pass is really intended to be invoked during IR optimization,
  63   // but it's very NVPTX-specific.
  64   initializeNVVMReflectPass(*PassRegistry::getPassRegistry());
  65   initializeGenericToNVVMPass(*PassRegistry::getPassRegistry());
  66   initializeNVPTXAssignValidGlobalNamesPass(*PassRegistry::getPassRegistry());
  67   initializeNVPTXFavorNonGenericAddrSpacesPass(
  68     *PassRegistry::getPassRegistry());
  69   initializeNVPTXLowerStructArgsPass(*PassRegistry::getPassRegistry());
  70 }
  71
  72 static std::string computeDataLayout(bool is64Bit) {
  73   std::string Ret = "e";
  74
  75   if (!is64Bit)
  76     Ret += "-p:32:32";
  77
  78   Ret += "-i64:64-v16:16-v32:32-n16:32:64";
  79
  80   return Ret;
  81 }
  82
  83 NVPTXTargetMachine::NVPTXTargetMachine(const Target &T, StringRef TT,
  84                                        StringRef CPU, StringRef FS,
  85                                        const TargetOptions &Options,
  86                                        Reloc::Model RM, CodeModel::Model CM,
  87                                        CodeGenOpt::Level OL, bool is64bit)
  88     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  89       TLOF(make_unique<NVPTXTargetObjectFile>()),
  90       DL(computeDataLayout(is64bit)),
  91       Subtarget(TT, CPU, FS, *this, is64bit) {
  92   initAsmInfo();
  93 }
  94
  95 NVPTXTargetMachine::~NVPTXTargetMachine() {}
  96
  97 void NVPTXTargetMachine32::anchor() {}
  98
  99 NVPTXTargetMachine32::NVPTXTargetMachine32(
 100     const Target &T, StringRef TT, StringRef CPU, StringRef FS,
 101     const TargetOptions &Options, Reloc::Model RM, CodeModel::Model CM,
 102     CodeGenOpt::Level OL)
 103     : NVPTXTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 104
 105 void NVPTXTargetMachine64::anchor() {}
 106
 107 NVPTXTargetMachine64::NVPTXTargetMachine64(
 108     const Target &T, StringRef TT, StringRef CPU, StringRef FS,
 109     const TargetOptions &Options, Reloc::Model RM, CodeModel::Model CM,
 110     CodeGenOpt::Level OL)
 111     : NVPTXTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 112
 113 namespace {
 114 class NVPTXPassConfig : public TargetPassConfig {
 115 public:
 116   NVPTXPassConfig(NVPTXTargetMachine *TM, PassManagerBase &PM)
 117       : TargetPassConfig(TM, PM) {}
 118
 119   NVPTXTargetMachine &getNVPTXTargetMachine() const {
 120     return getTM<NVPTXTargetMachine>();
 121   }
 122
 123   void addIRPasses() override;
 124   bool addInstSelector() override;
 125   void addPostRegAlloc() override;
 126   void addMachineSSAOptimization() override;
 127
 128   FunctionPass *createTargetRegisterAllocator(bool) override;
 129   void addFastRegAlloc(FunctionPass *RegAllocPass) override;
 130   void addOptimizedRegAlloc(FunctionPass *RegAllocPass) override;
 131 };
 132 } // end anonymous namespace
 133
 134 TargetPassConfig *NVPTXTargetMachine::createPassConfig(PassManagerBase &PM) {
 135   NVPTXPassConfig *PassConfig = new NVPTXPassConfig(this, PM);
 136   return PassConfig;
 137 }
 138
 139 void NVPTXTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 140   PM.add(createNVPTXTargetTransformInfoPass(this));
 141 }
 142
 143 void NVPTXPassConfig::addIRPasses() {
 144   // The following passes are known to not play well with virtual regs hanging
 145   // around after register allocation (which in our case, is *all* registers).
 146   // We explicitly disable them here.  We do, however, need some functionality
 147   // of the PrologEpilogCodeInserter pass, so we emulate that behavior in the
 148   // NVPTXPrologEpilog pass (see NVPTXPrologEpilogPass.cpp).
 149   disablePass(&PrologEpilogCodeInserterID);
 150   disablePass(&MachineCopyPropagationID);
 151   disablePass(&BranchFolderPassID);
 152   disablePass(&TailDuplicateID);
 153
 154   addPass(createNVPTXImageOptimizerPass());
 155   TargetPassConfig::addIRPasses();
 156   addPass(createNVPTXAssignValidGlobalNamesPass());
 157   addPass(createGenericToNVVMPass());
 158   addPass(createNVPTXFavorNonGenericAddrSpacesPass());
 159   addPass(createSeparateConstOffsetFromGEPPass());
 160   // The SeparateConstOffsetFromGEP pass creates variadic bases that can be used
 161   // by multiple GEPs. Run GVN or EarlyCSE to really reuse them. GVN generates
 162   // significantly better code than EarlyCSE for some of our benchmarks.
 163   if (getOptLevel() == CodeGenOpt::Aggressive)
 164     addPass(createGVNPass());
 165   else
 166     addPass(createEarlyCSEPass());
 167   // Both FavorNonGenericAddrSpaces and SeparateConstOffsetFromGEP may leave
 168   // some dead code.  We could remove dead code in an ad-hoc manner, but that
 169   // requires manual work and might be error-prone.
 170   //
 171   // The FavorNonGenericAddrSpaces pass shortcuts unnecessary addrspacecasts,
 172   // and leave them unused.
 173   //
 174   // SeparateConstOffsetFromGEP rebuilds a new index from the old index, and the
 175   // old index and some of its intermediate results may become unused.
 176   addPass(createDeadCodeEliminationPass());
 177 }
 178
 179 bool NVPTXPassConfig::addInstSelector() {
 180   const NVPTXSubtarget &ST =
 181     getTM<NVPTXTargetMachine>().getSubtarget<NVPTXSubtarget>();
 182
 183   addPass(createLowerAggrCopies());
 184   addPass(createAllocaHoisting());
 185   addPass(createNVPTXISelDag(getNVPTXTargetMachine(), getOptLevel()));
 186
 187   if (!ST.hasImageHandles())
 188     addPass(createNVPTXReplaceImageHandlesPass());
 189
 190   return false;
 191 }
 192
 193 void NVPTXPassConfig::addPostRegAlloc() {
 194   addPass(createNVPTXPrologEpilogPass(), false);
 195 }
 196
 197 FunctionPass *NVPTXPassConfig::createTargetRegisterAllocator(bool) {
 198   return nullptr; // No reg alloc
 199 }
 200
 201 void NVPTXPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 202   assert(!RegAllocPass && "NVPTX uses no regalloc!");
 203   addPass(&PHIEliminationID);
 204   addPass(&TwoAddressInstructionPassID);
 205 }
 206
 207 void NVPTXPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 208   assert(!RegAllocPass && "NVPTX uses no regalloc!");
 209
 210   addPass(&ProcessImplicitDefsID);
 211   addPass(&LiveVariablesID);
 212   addPass(&MachineLoopInfoID);
 213   addPass(&PHIEliminationID);
 214
 215   addPass(&TwoAddressInstructionPassID);
 216   addPass(&RegisterCoalescerID);
 217
 218   // PreRA instruction scheduling.
 219   if (addPass(&MachineSchedulerID))
 220     printAndVerify("After Machine Scheduling");
 221
 222
 223   addPass(&StackSlotColoringID);
 224
 225   // FIXME: Needs physical registers
 226   //addPass(&PostRAMachineLICMID);
 227
 228   printAndVerify("After StackSlotColoring");
 229 }
 230
 231 void NVPTXPassConfig::addMachineSSAOptimization() {
 232   // Pre-ra tail duplication.
 233   if (addPass(&EarlyTailDuplicateID))
 234     printAndVerify("After Pre-RegAlloc TailDuplicate");
 235
 236   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 237   // instructions dead.
 238   addPass(&OptimizePHIsID);
 239
 240   // This pass merges large allocas. StackSlotColoring is a different pass
 241   // which merges spill slots.
 242   addPass(&StackColoringID);
 243
 244   // If the target requests it, assign local variables to stack slots relative
 245   // to one another and simplify frame index references where possible.
 246   addPass(&LocalStackSlotAllocationID);
 247
 248   // With optimization, dead code should already be eliminated. However
 249   // there is one known exception: lowered code for arguments that are only
 250   // used by tail calls, where the tail calls reuse the incoming stack
 251   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 252   addPass(&DeadMachineInstructionElimID);
 253   printAndVerify("After codegen DCE pass");
 254
 255   // Allow targets to insert passes that improve instruction level parallelism,
 256   // like if-conversion. Such passes will typically need dominator trees and
 257   // loop info, just like LICM and CSE below.
 258   if (addILPOpts())
 259     printAndVerify("After ILP optimizations");
 260
 261   addPass(&MachineLICMID);
 262   addPass(&MachineCSEID);
 263
 264   addPass(&MachineSinkingID);
 265   printAndVerify("After Machine LICM, CSE and Sinking passes");
 266
 267   addPass(&PeepholeOptimizerID);
 268   printAndVerify("After codegen peephole optimization pass");
 269 }