lib/Target/NVPTX/NVPTXISelLowering.cpp

   1 //
   2 //                     The LLVM Compiler Infrastructure
   3 //
   4 // This file is distributed under the University of Illinois Open Source
   5 // License. See LICENSE.TXT for details.
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the interfaces that NVPTX uses to lower LLVM code into a
  10 // selection DAG.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "NVPTXISelLowering.h"
  15 #include "NVPTX.h"
  16 #include "NVPTXTargetMachine.h"
  17 #include "NVPTXTargetObjectFile.h"
  18 #include "NVPTXUtilities.h"
  19 #include "llvm/CodeGen/Analysis.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  25 #include "llvm/IR/CallSite.h"
  26 #include "llvm/IR/DerivedTypes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GlobalValue.h"
  29 #include "llvm/IR/IntrinsicInst.h"
  30 #include "llvm/IR/Intrinsics.h"
  31 #include "llvm/IR/Module.h"
  32 #include "llvm/MC/MCSectionELF.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include <sstream>
  39
  40 #undef DEBUG_TYPE
  41 #define DEBUG_TYPE "nvptx-lower"
  42
  43 using namespace llvm;
  44
  45 static unsigned int uniqueCallSite = 0;
  46
  47 static cl::opt<bool> sched4reg(
  48     "nvptx-sched4reg",
  49     cl::desc("NVPTX Specific: schedule for register pressue"), cl::init(false));
  50
  51 static cl::opt<unsigned>
  52 FMAContractLevelOpt("nvptx-fma-level", cl::ZeroOrMore, cl::Hidden,
  53                     cl::desc("NVPTX Specific: FMA contraction (0: don't do it"
  54                              " 1: do it  2: do it aggressively"),
  55                     cl::init(2));
  56
  57 static bool IsPTXVectorType(MVT VT) {
  58   switch (VT.SimpleTy) {
  59   default:
  60     return false;
  61   case MVT::v2i1:
  62   case MVT::v4i1:
  63   case MVT::v2i8:
  64   case MVT::v4i8:
  65   case MVT::v2i16:
  66   case MVT::v4i16:
  67   case MVT::v2i32:
  68   case MVT::v4i32:
  69   case MVT::v2i64:
  70   case MVT::v2f32:
  71   case MVT::v4f32:
  72   case MVT::v2f64:
  73     return true;
  74   }
  75 }
  76
  77 /// ComputePTXValueVTs - For the given Type \p Ty, returns the set of primitive
  78 /// EVTs that compose it.  Unlike ComputeValueVTs, this will break apart vectors
  79 /// into their primitive components.
  80 /// NOTE: This is a band-aid for code that expects ComputeValueVTs to return the
  81 /// same number of types as the Ins/Outs arrays in LowerFormalArguments,
  82 /// LowerCall, and LowerReturn.
  83 static void ComputePTXValueVTs(const TargetLowering &TLI, Type *Ty,
  84                                SmallVectorImpl<EVT> &ValueVTs,
  85                                SmallVectorImpl<uint64_t> *Offsets = nullptr,
  86                                uint64_t StartingOffset = 0) {
  87   SmallVector<EVT, 16> TempVTs;
  88   SmallVector<uint64_t, 16> TempOffsets;
  89
  90   ComputeValueVTs(TLI, Ty, TempVTs, &TempOffsets, StartingOffset);
  91   for (unsigned i = 0, e = TempVTs.size(); i != e; ++i) {
  92     EVT VT = TempVTs[i];
  93     uint64_t Off = TempOffsets[i];
  94     if (VT.isVector())
  95       for (unsigned j = 0, je = VT.getVectorNumElements(); j != je; ++j) {
  96         ValueVTs.push_back(VT.getVectorElementType());
  97         if (Offsets)
  98           Offsets->push_back(Off+j*VT.getVectorElementType().getStoreSize());
  99       }
 100     else {
 101       ValueVTs.push_back(VT);
 102       if (Offsets)
 103         Offsets->push_back(Off);
 104     }
 105   }
 106 }
 107
 108 // NVPTXTargetLowering Constructor.
 109 NVPTXTargetLowering::NVPTXTargetLowering(const NVPTXTargetMachine &TM,
 110                                          const NVPTXSubtarget &STI)
 111     : TargetLowering(TM), nvTM(&TM), STI(STI) {
 112
 113   // always lower memset, memcpy, and memmove intrinsics to load/store
 114   // instructions, rather
 115   // then generating calls to memset, mempcy or memmove.
 116   MaxStoresPerMemset = (unsigned) 0xFFFFFFFF;
 117   MaxStoresPerMemcpy = (unsigned) 0xFFFFFFFF;
 118   MaxStoresPerMemmove = (unsigned) 0xFFFFFFFF;
 119
 120   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 121   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 122
 123   // Jump is Expensive. Don't create extra control flow for 'and', 'or'
 124   // condition branches.
 125   setJumpIsExpensive(true);
 126
 127   // By default, use the Source scheduling
 128   if (sched4reg)
 129     setSchedulingPreference(Sched::RegPressure);
 130   else
 131     setSchedulingPreference(Sched::Source);
 132
 133   addRegisterClass(MVT::i1, &NVPTX::Int1RegsRegClass);
 134   addRegisterClass(MVT::i16, &NVPTX::Int16RegsRegClass);
 135   addRegisterClass(MVT::i32, &NVPTX::Int32RegsRegClass);
 136   addRegisterClass(MVT::i64, &NVPTX::Int64RegsRegClass);
 137   addRegisterClass(MVT::f32, &NVPTX::Float32RegsRegClass);
 138   addRegisterClass(MVT::f64, &NVPTX::Float64RegsRegClass);
 139
 140   // Operations not directly supported by NVPTX.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 143   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
 144   setOperationAction(ISD::SELECT_CC, MVT::i8, Expand);
 145   setOperationAction(ISD::SELECT_CC, MVT::i16, Expand);
 146   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 147   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 148   setOperationAction(ISD::BR_CC, MVT::f32, Expand);
 149   setOperationAction(ISD::BR_CC, MVT::f64, Expand);
 150   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 151   setOperationAction(ISD::BR_CC, MVT::i8, Expand);
 152   setOperationAction(ISD::BR_CC, MVT::i16, Expand);
 153   setOperationAction(ISD::BR_CC, MVT::i32, Expand);
 154   setOperationAction(ISD::BR_CC, MVT::i64, Expand);
 155   // Some SIGN_EXTEND_INREG can be done using cvt instruction.
 156   // For others we will expand to a SHL/SRA pair.
 157   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i64, Legal);
 158   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 159   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Legal);
 161   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 162
 163   setOperationAction(ISD::SHL_PARTS, MVT::i32  , Custom);
 164   setOperationAction(ISD::SRA_PARTS, MVT::i32  , Custom);
 165   setOperationAction(ISD::SRL_PARTS, MVT::i32  , Custom);
 166   setOperationAction(ISD::SHL_PARTS, MVT::i64  , Custom);
 167   setOperationAction(ISD::SRA_PARTS, MVT::i64  , Custom);
 168   setOperationAction(ISD::SRL_PARTS, MVT::i64  , Custom);
 169
 170   if (STI.hasROT64()) {
 171     setOperationAction(ISD::ROTL, MVT::i64, Legal);
 172     setOperationAction(ISD::ROTR, MVT::i64, Legal);
 173   } else {
 174     setOperationAction(ISD::ROTL, MVT::i64, Expand);
 175     setOperationAction(ISD::ROTR, MVT::i64, Expand);
 176   }
 177   if (STI.hasROT32()) {
 178     setOperationAction(ISD::ROTL, MVT::i32, Legal);
 179     setOperationAction(ISD::ROTR, MVT::i32, Legal);
 180   } else {
 181     setOperationAction(ISD::ROTL, MVT::i32, Expand);
 182     setOperationAction(ISD::ROTR, MVT::i32, Expand);
 183   }
 184
 185   setOperationAction(ISD::ROTL, MVT::i16, Expand);
 186   setOperationAction(ISD::ROTR, MVT::i16, Expand);
 187   setOperationAction(ISD::ROTL, MVT::i8, Expand);
 188   setOperationAction(ISD::ROTR, MVT::i8, Expand);
 189   setOperationAction(ISD::BSWAP, MVT::i16, Expand);
 190   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 191   setOperationAction(ISD::BSWAP, MVT::i64, Expand);
 192
 193   // Indirect branch is not supported.
 194   // This also disables Jump Table creation.
 195   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 196   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 197
 198   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 200
 201   // We want to legalize constant related memmove and memcopy
 202   // intrinsics.
 203   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
 204
 205   // Turn FP extload into load/fextend
 206   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 207   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 208   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f32, Expand);
 209   // Turn FP truncstore into trunc + store.
 210   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 211   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 212   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 213
 214   // PTX does not support load / store predicate registers
 215   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 216   setOperationAction(ISD::STORE, MVT::i1, Custom);
 217
 218   for (MVT VT : MVT::integer_valuetypes()) {
 219     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 220     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i1, Promote);
 221     setTruncStoreAction(VT, MVT::i1, Expand);
 222   }
 223
 224   // This is legal in NVPTX
 225   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 226   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 227
 228   // TRAP can be lowered to PTX trap
 229   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 230
 231   setOperationAction(ISD::ADDC, MVT::i64, Expand);
 232   setOperationAction(ISD::ADDE, MVT::i64, Expand);
 233
 234   // Register custom handling for vector loads/stores
 235   for (MVT VT : MVT::vector_valuetypes()) {
 236     if (IsPTXVectorType(VT)) {
 237       setOperationAction(ISD::LOAD, VT, Custom);
 238       setOperationAction(ISD::STORE, VT, Custom);
 239       setOperationAction(ISD::INTRINSIC_W_CHAIN, VT, Custom);
 240     }
 241   }
 242
 243   // Custom handling for i8 intrinsics
 244   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i8, Custom);
 245
 246   setOperationAction(ISD::CTLZ, MVT::i16, Legal);
 247   setOperationAction(ISD::CTLZ, MVT::i32, Legal);
 248   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
 249   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16, Legal);
 250   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Legal);
 251   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Legal);
 252   setOperationAction(ISD::CTTZ, MVT::i16, Expand);
 253   setOperationAction(ISD::CTTZ, MVT::i32, Expand);
 254   setOperationAction(ISD::CTTZ, MVT::i64, Expand);
 255   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16, Expand);
 256   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 257   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 258   setOperationAction(ISD::CTPOP, MVT::i16, Legal);
 259   setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 260   setOperationAction(ISD::CTPOP, MVT::i64, Legal);
 261
 262   // PTX does not directly support SELP of i1, so promote to i32 first
 263   setOperationAction(ISD::SELECT, MVT::i1, Custom);
 264
 265   // We have some custom DAG combine patterns for these nodes
 266   setTargetDAGCombine(ISD::ADD);
 267   setTargetDAGCombine(ISD::AND);
 268   setTargetDAGCombine(ISD::FADD);
 269   setTargetDAGCombine(ISD::MUL);
 270   setTargetDAGCombine(ISD::SHL);
 271
 272   // Now deduce the information based on the above mentioned
 273   // actions
 274   computeRegisterProperties();
 275 }
 276
 277 const char *NVPTXTargetLowering::getTargetNodeName(unsigned Opcode) const {
 278   switch (Opcode) {
 279   default:
 280     return nullptr;
 281   case NVPTXISD::CALL:
 282     return "NVPTXISD::CALL";
 283   case NVPTXISD::RET_FLAG:
 284     return "NVPTXISD::RET_FLAG";
 285   case NVPTXISD::Wrapper:
 286     return "NVPTXISD::Wrapper";
 287   case NVPTXISD::DeclareParam:
 288     return "NVPTXISD::DeclareParam";
 289   case NVPTXISD::DeclareScalarParam:
 290     return "NVPTXISD::DeclareScalarParam";
 291   case NVPTXISD::DeclareRet:
 292     return "NVPTXISD::DeclareRet";
 293   case NVPTXISD::DeclareRetParam:
 294     return "NVPTXISD::DeclareRetParam";
 295   case NVPTXISD::PrintCall:
 296     return "NVPTXISD::PrintCall";
 297   case NVPTXISD::LoadParam:
 298     return "NVPTXISD::LoadParam";
 299   case NVPTXISD::LoadParamV2:
 300     return "NVPTXISD::LoadParamV2";
 301   case NVPTXISD::LoadParamV4:
 302     return "NVPTXISD::LoadParamV4";
 303   case NVPTXISD::StoreParam:
 304     return "NVPTXISD::StoreParam";
 305   case NVPTXISD::StoreParamV2:
 306     return "NVPTXISD::StoreParamV2";
 307   case NVPTXISD::StoreParamV4:
 308     return "NVPTXISD::StoreParamV4";
 309   case NVPTXISD::StoreParamS32:
 310     return "NVPTXISD::StoreParamS32";
 311   case NVPTXISD::StoreParamU32:
 312     return "NVPTXISD::StoreParamU32";
 313   case NVPTXISD::CallArgBegin:
 314     return "NVPTXISD::CallArgBegin";
 315   case NVPTXISD::CallArg:
 316     return "NVPTXISD::CallArg";
 317   case NVPTXISD::LastCallArg:
 318     return "NVPTXISD::LastCallArg";
 319   case NVPTXISD::CallArgEnd:
 320     return "NVPTXISD::CallArgEnd";
 321   case NVPTXISD::CallVoid:
 322     return "NVPTXISD::CallVoid";
 323   case NVPTXISD::CallVal:
 324     return "NVPTXISD::CallVal";
 325   case NVPTXISD::CallSymbol:
 326     return "NVPTXISD::CallSymbol";
 327   case NVPTXISD::Prototype:
 328     return "NVPTXISD::Prototype";
 329   case NVPTXISD::MoveParam:
 330     return "NVPTXISD::MoveParam";
 331   case NVPTXISD::StoreRetval:
 332     return "NVPTXISD::StoreRetval";
 333   case NVPTXISD::StoreRetvalV2:
 334     return "NVPTXISD::StoreRetvalV2";
 335   case NVPTXISD::StoreRetvalV4:
 336     return "NVPTXISD::StoreRetvalV4";
 337   case NVPTXISD::PseudoUseParam:
 338     return "NVPTXISD::PseudoUseParam";
 339   case NVPTXISD::RETURN:
 340     return "NVPTXISD::RETURN";
 341   case NVPTXISD::CallSeqBegin:
 342     return "NVPTXISD::CallSeqBegin";
 343   case NVPTXISD::CallSeqEnd:
 344     return "NVPTXISD::CallSeqEnd";
 345   case NVPTXISD::CallPrototype:
 346     return "NVPTXISD::CallPrototype";
 347   case NVPTXISD::LoadV2:
 348     return "NVPTXISD::LoadV2";
 349   case NVPTXISD::LoadV4:
 350     return "NVPTXISD::LoadV4";
 351   case NVPTXISD::LDGV2:
 352     return "NVPTXISD::LDGV2";
 353   case NVPTXISD::LDGV4:
 354     return "NVPTXISD::LDGV4";
 355   case NVPTXISD::LDUV2:
 356     return "NVPTXISD::LDUV2";
 357   case NVPTXISD::LDUV4:
 358     return "NVPTXISD::LDUV4";
 359   case NVPTXISD::StoreV2:
 360     return "NVPTXISD::StoreV2";
 361   case NVPTXISD::StoreV4:
 362     return "NVPTXISD::StoreV4";
 363   case NVPTXISD::FUN_SHFL_CLAMP:
 364     return "NVPTXISD::FUN_SHFL_CLAMP";
 365   case NVPTXISD::FUN_SHFR_CLAMP:
 366     return "NVPTXISD::FUN_SHFR_CLAMP";
 367   case NVPTXISD::IMAD:
 368     return "NVPTXISD::IMAD";
 369   case NVPTXISD::MUL_WIDE_SIGNED:
 370     return "NVPTXISD::MUL_WIDE_SIGNED";
 371   case NVPTXISD::MUL_WIDE_UNSIGNED:
 372     return "NVPTXISD::MUL_WIDE_UNSIGNED";
 373   case NVPTXISD::Tex1DFloatS32:        return "NVPTXISD::Tex1DFloatS32";
 374   case NVPTXISD::Tex1DFloatFloat:      return "NVPTXISD::Tex1DFloatFloat";
 375   case NVPTXISD::Tex1DFloatFloatLevel:
 376     return "NVPTXISD::Tex1DFloatFloatLevel";
 377   case NVPTXISD::Tex1DFloatFloatGrad:
 378     return "NVPTXISD::Tex1DFloatFloatGrad";
 379   case NVPTXISD::Tex1DS32S32:          return "NVPTXISD::Tex1DS32S32";
 380   case NVPTXISD::Tex1DS32Float:        return "NVPTXISD::Tex1DS32Float";
 381   case NVPTXISD::Tex1DS32FloatLevel:
 382     return "NVPTXISD::Tex1DS32FloatLevel";
 383   case NVPTXISD::Tex1DS32FloatGrad:
 384     return "NVPTXISD::Tex1DS32FloatGrad";
 385   case NVPTXISD::Tex1DU32S32:          return "NVPTXISD::Tex1DU32S32";
 386   case NVPTXISD::Tex1DU32Float:        return "NVPTXISD::Tex1DU32Float";
 387   case NVPTXISD::Tex1DU32FloatLevel:
 388     return "NVPTXISD::Tex1DU32FloatLevel";
 389   case NVPTXISD::Tex1DU32FloatGrad:
 390     return "NVPTXISD::Tex1DU32FloatGrad";
 391   case NVPTXISD::Tex1DArrayFloatS32:   return "NVPTXISD::Tex1DArrayFloatS32";
 392   case NVPTXISD::Tex1DArrayFloatFloat: return "NVPTXISD::Tex1DArrayFloatFloat";
 393   case NVPTXISD::Tex1DArrayFloatFloatLevel:
 394     return "NVPTXISD::Tex1DArrayFloatFloatLevel";
 395   case NVPTXISD::Tex1DArrayFloatFloatGrad:
 396     return "NVPTXISD::Tex1DArrayFloatFloatGrad";
 397   case NVPTXISD::Tex1DArrayS32S32:     return "NVPTXISD::Tex1DArrayS32S32";
 398   case NVPTXISD::Tex1DArrayS32Float:   return "NVPTXISD::Tex1DArrayS32Float";
 399   case NVPTXISD::Tex1DArrayS32FloatLevel:
 400     return "NVPTXISD::Tex1DArrayS32FloatLevel";
 401   case NVPTXISD::Tex1DArrayS32FloatGrad:
 402     return "NVPTXISD::Tex1DArrayS32FloatGrad";
 403   case NVPTXISD::Tex1DArrayU32S32:     return "NVPTXISD::Tex1DArrayU32S32";
 404   case NVPTXISD::Tex1DArrayU32Float:   return "NVPTXISD::Tex1DArrayU32Float";
 405   case NVPTXISD::Tex1DArrayU32FloatLevel:
 406     return "NVPTXISD::Tex1DArrayU32FloatLevel";
 407   case NVPTXISD::Tex1DArrayU32FloatGrad:
 408     return "NVPTXISD::Tex1DArrayU32FloatGrad";
 409   case NVPTXISD::Tex2DFloatS32:        return "NVPTXISD::Tex2DFloatS32";
 410   case NVPTXISD::Tex2DFloatFloat:      return "NVPTXISD::Tex2DFloatFloat";
 411   case NVPTXISD::Tex2DFloatFloatLevel:
 412     return "NVPTXISD::Tex2DFloatFloatLevel";
 413   case NVPTXISD::Tex2DFloatFloatGrad:
 414     return "NVPTXISD::Tex2DFloatFloatGrad";
 415   case NVPTXISD::Tex2DS32S32:          return "NVPTXISD::Tex2DS32S32";
 416   case NVPTXISD::Tex2DS32Float:        return "NVPTXISD::Tex2DS32Float";
 417   case NVPTXISD::Tex2DS32FloatLevel:
 418     return "NVPTXISD::Tex2DS32FloatLevel";
 419   case NVPTXISD::Tex2DS32FloatGrad:
 420     return "NVPTXISD::Tex2DS32FloatGrad";
 421   case NVPTXISD::Tex2DU32S32:          return "NVPTXISD::Tex2DU32S32";
 422   case NVPTXISD::Tex2DU32Float:        return "NVPTXISD::Tex2DU32Float";
 423   case NVPTXISD::Tex2DU32FloatLevel:
 424     return "NVPTXISD::Tex2DU32FloatLevel";
 425   case NVPTXISD::Tex2DU32FloatGrad:
 426     return "NVPTXISD::Tex2DU32FloatGrad";
 427   case NVPTXISD::Tex2DArrayFloatS32:   return "NVPTXISD::Tex2DArrayFloatS32";
 428   case NVPTXISD::Tex2DArrayFloatFloat: return "NVPTXISD::Tex2DArrayFloatFloat";
 429   case NVPTXISD::Tex2DArrayFloatFloatLevel:
 430     return "NVPTXISD::Tex2DArrayFloatFloatLevel";
 431   case NVPTXISD::Tex2DArrayFloatFloatGrad:
 432     return "NVPTXISD::Tex2DArrayFloatFloatGrad";
 433   case NVPTXISD::Tex2DArrayS32S32:     return "NVPTXISD::Tex2DArrayS32S32";
 434   case NVPTXISD::Tex2DArrayS32Float:   return "NVPTXISD::Tex2DArrayS32Float";
 435   case NVPTXISD::Tex2DArrayS32FloatLevel:
 436     return "NVPTXISD::Tex2DArrayS32FloatLevel";
 437   case NVPTXISD::Tex2DArrayS32FloatGrad:
 438     return "NVPTXISD::Tex2DArrayS32FloatGrad";
 439   case NVPTXISD::Tex2DArrayU32S32:     return "NVPTXISD::Tex2DArrayU32S32";
 440   case NVPTXISD::Tex2DArrayU32Float:   return "NVPTXISD::Tex2DArrayU32Float";
 441   case NVPTXISD::Tex2DArrayU32FloatLevel:
 442     return "NVPTXISD::Tex2DArrayU32FloatLevel";
 443   case NVPTXISD::Tex2DArrayU32FloatGrad:
 444     return "NVPTXISD::Tex2DArrayU32FloatGrad";
 445   case NVPTXISD::Tex3DFloatS32:        return "NVPTXISD::Tex3DFloatS32";
 446   case NVPTXISD::Tex3DFloatFloat:      return "NVPTXISD::Tex3DFloatFloat";
 447   case NVPTXISD::Tex3DFloatFloatLevel:
 448     return "NVPTXISD::Tex3DFloatFloatLevel";
 449   case NVPTXISD::Tex3DFloatFloatGrad:
 450     return "NVPTXISD::Tex3DFloatFloatGrad";
 451   case NVPTXISD::Tex3DS32S32:          return "NVPTXISD::Tex3DS32S32";
 452   case NVPTXISD::Tex3DS32Float:        return "NVPTXISD::Tex3DS32Float";
 453   case NVPTXISD::Tex3DS32FloatLevel:
 454     return "NVPTXISD::Tex3DS32FloatLevel";
 455   case NVPTXISD::Tex3DS32FloatGrad:
 456     return "NVPTXISD::Tex3DS32FloatGrad";
 457   case NVPTXISD::Tex3DU32S32:          return "NVPTXISD::Tex3DU32S32";
 458   case NVPTXISD::Tex3DU32Float:        return "NVPTXISD::Tex3DU32Float";
 459   case NVPTXISD::Tex3DU32FloatLevel:
 460     return "NVPTXISD::Tex3DU32FloatLevel";
 461   case NVPTXISD::Tex3DU32FloatGrad:
 462     return "NVPTXISD::Tex3DU32FloatGrad";
 463   case NVPTXISD::TexCubeFloatFloat:      return "NVPTXISD::TexCubeFloatFloat";
 464   case NVPTXISD::TexCubeFloatFloatLevel:
 465     return "NVPTXISD::TexCubeFloatFloatLevel";
 466   case NVPTXISD::TexCubeS32Float:        return "NVPTXISD::TexCubeS32Float";
 467   case NVPTXISD::TexCubeS32FloatLevel:
 468     return "NVPTXISD::TexCubeS32FloatLevel";
 469   case NVPTXISD::TexCubeU32Float:        return "NVPTXISD::TexCubeU32Float";
 470   case NVPTXISD::TexCubeU32FloatLevel:
 471     return "NVPTXISD::TexCubeU32FloatLevel";
 472   case NVPTXISD::TexCubeArrayFloatFloat:
 473     return "NVPTXISD::TexCubeArrayFloatFloat";
 474   case NVPTXISD::TexCubeArrayFloatFloatLevel:
 475     return "NVPTXISD::TexCubeArrayFloatFloatLevel";
 476   case NVPTXISD::TexCubeArrayS32Float:
 477     return "NVPTXISD::TexCubeArrayS32Float";
 478   case NVPTXISD::TexCubeArrayS32FloatLevel:
 479     return "NVPTXISD::TexCubeArrayS32FloatLevel";
 480   case NVPTXISD::TexCubeArrayU32Float:
 481     return "NVPTXISD::TexCubeArrayU32Float";
 482   case NVPTXISD::TexCubeArrayU32FloatLevel:
 483     return "NVPTXISD::TexCubeArrayU32FloatLevel";
 484   case NVPTXISD::Tld4R2DFloatFloat:
 485     return "NVPTXISD::Tld4R2DFloatFloat";
 486   case NVPTXISD::Tld4G2DFloatFloat:
 487     return "NVPTXISD::Tld4G2DFloatFloat";
 488   case NVPTXISD::Tld4B2DFloatFloat:
 489     return "NVPTXISD::Tld4B2DFloatFloat";
 490   case NVPTXISD::Tld4A2DFloatFloat:
 491     return "NVPTXISD::Tld4A2DFloatFloat";
 492   case NVPTXISD::Tld4R2DS64Float:
 493     return "NVPTXISD::Tld4R2DS64Float";
 494   case NVPTXISD::Tld4G2DS64Float:
 495     return "NVPTXISD::Tld4G2DS64Float";
 496   case NVPTXISD::Tld4B2DS64Float:
 497     return "NVPTXISD::Tld4B2DS64Float";
 498   case NVPTXISD::Tld4A2DS64Float:
 499     return "NVPTXISD::Tld4A2DS64Float";
 500   case NVPTXISD::Tld4R2DU64Float:
 501     return "NVPTXISD::Tld4R2DU64Float";
 502   case NVPTXISD::Tld4G2DU64Float:
 503     return "NVPTXISD::Tld4G2DU64Float";
 504   case NVPTXISD::Tld4B2DU64Float:
 505     return "NVPTXISD::Tld4B2DU64Float";
 506   case NVPTXISD::Tld4A2DU64Float:
 507     return "NVPTXISD::Tld4A2DU64Float";
 508
 509   case NVPTXISD::TexUnified1DFloatS32:
 510     return "NVPTXISD::TexUnified1DFloatS32";
 511   case NVPTXISD::TexUnified1DFloatFloat:
 512     return "NVPTXISD::TexUnified1DFloatFloat";
 513   case NVPTXISD::TexUnified1DFloatFloatLevel:
 514     return "NVPTXISD::TexUnified1DFloatFloatLevel";
 515   case NVPTXISD::TexUnified1DFloatFloatGrad:
 516     return "NVPTXISD::TexUnified1DFloatFloatGrad";
 517   case NVPTXISD::TexUnified1DS32S32:
 518     return "NVPTXISD::TexUnified1DS32S32";
 519   case NVPTXISD::TexUnified1DS32Float:
 520     return "NVPTXISD::TexUnified1DS32Float";
 521   case NVPTXISD::TexUnified1DS32FloatLevel:
 522     return "NVPTXISD::TexUnified1DS32FloatLevel";
 523   case NVPTXISD::TexUnified1DS32FloatGrad:
 524     return "NVPTXISD::TexUnified1DS32FloatGrad";
 525   case NVPTXISD::TexUnified1DU32S32:
 526     return "NVPTXISD::TexUnified1DU32S32";
 527   case NVPTXISD::TexUnified1DU32Float:
 528     return "NVPTXISD::TexUnified1DU32Float";
 529   case NVPTXISD::TexUnified1DU32FloatLevel:
 530     return "NVPTXISD::TexUnified1DU32FloatLevel";
 531   case NVPTXISD::TexUnified1DU32FloatGrad:
 532     return "NVPTXISD::TexUnified1DU32FloatGrad";
 533   case NVPTXISD::TexUnified1DArrayFloatS32:
 534     return "NVPTXISD::TexUnified1DArrayFloatS32";
 535   case NVPTXISD::TexUnified1DArrayFloatFloat:
 536     return "NVPTXISD::TexUnified1DArrayFloatFloat";
 537   case NVPTXISD::TexUnified1DArrayFloatFloatLevel:
 538     return "NVPTXISD::TexUnified1DArrayFloatFloatLevel";
 539   case NVPTXISD::TexUnified1DArrayFloatFloatGrad:
 540     return "NVPTXISD::TexUnified1DArrayFloatFloatGrad";
 541   case NVPTXISD::TexUnified1DArrayS32S32:
 542     return "NVPTXISD::TexUnified1DArrayS32S32";
 543   case NVPTXISD::TexUnified1DArrayS32Float:
 544     return "NVPTXISD::TexUnified1DArrayS32Float";
 545   case NVPTXISD::TexUnified1DArrayS32FloatLevel:
 546     return "NVPTXISD::TexUnified1DArrayS32FloatLevel";
 547   case NVPTXISD::TexUnified1DArrayS32FloatGrad:
 548     return "NVPTXISD::TexUnified1DArrayS32FloatGrad";
 549   case NVPTXISD::TexUnified1DArrayU32S32:
 550     return "NVPTXISD::TexUnified1DArrayU32S32";
 551   case NVPTXISD::TexUnified1DArrayU32Float:
 552     return "NVPTXISD::TexUnified1DArrayU32Float";
 553   case NVPTXISD::TexUnified1DArrayU32FloatLevel:
 554     return "NVPTXISD::TexUnified1DArrayU32FloatLevel";
 555   case NVPTXISD::TexUnified1DArrayU32FloatGrad:
 556     return "NVPTXISD::TexUnified1DArrayU32FloatGrad";
 557   case NVPTXISD::TexUnified2DFloatS32:
 558     return "NVPTXISD::TexUnified2DFloatS32";
 559   case NVPTXISD::TexUnified2DFloatFloat:
 560     return "NVPTXISD::TexUnified2DFloatFloat";
 561   case NVPTXISD::TexUnified2DFloatFloatLevel:
 562     return "NVPTXISD::TexUnified2DFloatFloatLevel";
 563   case NVPTXISD::TexUnified2DFloatFloatGrad:
 564     return "NVPTXISD::TexUnified2DFloatFloatGrad";
 565   case NVPTXISD::TexUnified2DS32S32:
 566     return "NVPTXISD::TexUnified2DS32S32";
 567   case NVPTXISD::TexUnified2DS32Float:
 568     return "NVPTXISD::TexUnified2DS32Float";
 569   case NVPTXISD::TexUnified2DS32FloatLevel:
 570     return "NVPTXISD::TexUnified2DS32FloatLevel";
 571   case NVPTXISD::TexUnified2DS32FloatGrad:
 572     return "NVPTXISD::TexUnified2DS32FloatGrad";
 573   case NVPTXISD::TexUnified2DU32S32:
 574     return "NVPTXISD::TexUnified2DU32S32";
 575   case NVPTXISD::TexUnified2DU32Float:
 576     return "NVPTXISD::TexUnified2DU32Float";
 577   case NVPTXISD::TexUnified2DU32FloatLevel:
 578     return "NVPTXISD::TexUnified2DU32FloatLevel";
 579   case NVPTXISD::TexUnified2DU32FloatGrad:
 580     return "NVPTXISD::TexUnified2DU32FloatGrad";
 581   case NVPTXISD::TexUnified2DArrayFloatS32:
 582     return "NVPTXISD::TexUnified2DArrayFloatS32";
 583   case NVPTXISD::TexUnified2DArrayFloatFloat:
 584     return "NVPTXISD::TexUnified2DArrayFloatFloat";
 585   case NVPTXISD::TexUnified2DArrayFloatFloatLevel:
 586     return "NVPTXISD::TexUnified2DArrayFloatFloatLevel";
 587   case NVPTXISD::TexUnified2DArrayFloatFloatGrad:
 588     return "NVPTXISD::TexUnified2DArrayFloatFloatGrad";
 589   case NVPTXISD::TexUnified2DArrayS32S32:
 590     return "NVPTXISD::TexUnified2DArrayS32S32";
 591   case NVPTXISD::TexUnified2DArrayS32Float:
 592     return "NVPTXISD::TexUnified2DArrayS32Float";
 593   case NVPTXISD::TexUnified2DArrayS32FloatLevel:
 594     return "NVPTXISD::TexUnified2DArrayS32FloatLevel";
 595   case NVPTXISD::TexUnified2DArrayS32FloatGrad:
 596     return "NVPTXISD::TexUnified2DArrayS32FloatGrad";
 597   case NVPTXISD::TexUnified2DArrayU32S32:
 598     return "NVPTXISD::TexUnified2DArrayU32S32";
 599   case NVPTXISD::TexUnified2DArrayU32Float:
 600     return "NVPTXISD::TexUnified2DArrayU32Float";
 601   case NVPTXISD::TexUnified2DArrayU32FloatLevel:
 602     return "NVPTXISD::TexUnified2DArrayU32FloatLevel";
 603   case NVPTXISD::TexUnified2DArrayU32FloatGrad:
 604     return "NVPTXISD::TexUnified2DArrayU32FloatGrad";
 605   case NVPTXISD::TexUnified3DFloatS32:
 606     return "NVPTXISD::TexUnified3DFloatS32";
 607   case NVPTXISD::TexUnified3DFloatFloat:
 608     return "NVPTXISD::TexUnified3DFloatFloat";
 609   case NVPTXISD::TexUnified3DFloatFloatLevel:
 610     return "NVPTXISD::TexUnified3DFloatFloatLevel";
 611   case NVPTXISD::TexUnified3DFloatFloatGrad:
 612     return "NVPTXISD::TexUnified3DFloatFloatGrad";
 613   case NVPTXISD::TexUnified3DS32S32:
 614     return "NVPTXISD::TexUnified3DS32S32";
 615   case NVPTXISD::TexUnified3DS32Float:
 616     return "NVPTXISD::TexUnified3DS32Float";
 617   case NVPTXISD::TexUnified3DS32FloatLevel:
 618     return "NVPTXISD::TexUnified3DS32FloatLevel";
 619   case NVPTXISD::TexUnified3DS32FloatGrad:
 620     return "NVPTXISD::TexUnified3DS32FloatGrad";
 621   case NVPTXISD::TexUnified3DU32S32:
 622     return "NVPTXISD::TexUnified3DU32S32";
 623   case NVPTXISD::TexUnified3DU32Float:
 624     return "NVPTXISD::TexUnified3DU32Float";
 625   case NVPTXISD::TexUnified3DU32FloatLevel:
 626     return "NVPTXISD::TexUnified3DU32FloatLevel";
 627   case NVPTXISD::TexUnified3DU32FloatGrad:
 628     return "NVPTXISD::TexUnified3DU32FloatGrad";
 629   case NVPTXISD::TexUnifiedCubeFloatFloat:
 630     return "NVPTXISD::TexUnifiedCubeFloatFloat";
 631   case NVPTXISD::TexUnifiedCubeFloatFloatLevel:
 632     return "NVPTXISD::TexUnifiedCubeFloatFloatLevel";
 633   case NVPTXISD::TexUnifiedCubeS32Float:
 634     return "NVPTXISD::TexUnifiedCubeS32Float";
 635   case NVPTXISD::TexUnifiedCubeS32FloatLevel:
 636     return "NVPTXISD::TexUnifiedCubeS32FloatLevel";
 637   case NVPTXISD::TexUnifiedCubeU32Float:
 638     return "NVPTXISD::TexUnifiedCubeU32Float";
 639   case NVPTXISD::TexUnifiedCubeU32FloatLevel:
 640     return "NVPTXISD::TexUnifiedCubeU32FloatLevel";
 641   case NVPTXISD::TexUnifiedCubeArrayFloatFloat:
 642     return "NVPTXISD::TexUnifiedCubeArrayFloatFloat";
 643   case NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel:
 644     return "NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel";
 645   case NVPTXISD::TexUnifiedCubeArrayS32Float:
 646     return "NVPTXISD::TexUnifiedCubeArrayS32Float";
 647   case NVPTXISD::TexUnifiedCubeArrayS32FloatLevel:
 648     return "NVPTXISD::TexUnifiedCubeArrayS32FloatLevel";
 649   case NVPTXISD::TexUnifiedCubeArrayU32Float:
 650     return "NVPTXISD::TexUnifiedCubeArrayU32Float";
 651   case NVPTXISD::TexUnifiedCubeArrayU32FloatLevel:
 652     return "NVPTXISD::TexUnifiedCubeArrayU32FloatLevel";
 653   case NVPTXISD::Tld4UnifiedR2DFloatFloat:
 654     return "NVPTXISD::Tld4UnifiedR2DFloatFloat";
 655   case NVPTXISD::Tld4UnifiedG2DFloatFloat:
 656     return "NVPTXISD::Tld4UnifiedG2DFloatFloat";
 657   case NVPTXISD::Tld4UnifiedB2DFloatFloat:
 658     return "NVPTXISD::Tld4UnifiedB2DFloatFloat";
 659   case NVPTXISD::Tld4UnifiedA2DFloatFloat:
 660     return "NVPTXISD::Tld4UnifiedA2DFloatFloat";
 661   case NVPTXISD::Tld4UnifiedR2DS64Float:
 662     return "NVPTXISD::Tld4UnifiedR2DS64Float";
 663   case NVPTXISD::Tld4UnifiedG2DS64Float:
 664     return "NVPTXISD::Tld4UnifiedG2DS64Float";
 665   case NVPTXISD::Tld4UnifiedB2DS64Float:
 666     return "NVPTXISD::Tld4UnifiedB2DS64Float";
 667   case NVPTXISD::Tld4UnifiedA2DS64Float:
 668     return "NVPTXISD::Tld4UnifiedA2DS64Float";
 669   case NVPTXISD::Tld4UnifiedR2DU64Float:
 670     return "NVPTXISD::Tld4UnifiedR2DU64Float";
 671   case NVPTXISD::Tld4UnifiedG2DU64Float:
 672     return "NVPTXISD::Tld4UnifiedG2DU64Float";
 673   case NVPTXISD::Tld4UnifiedB2DU64Float:
 674     return "NVPTXISD::Tld4UnifiedB2DU64Float";
 675   case NVPTXISD::Tld4UnifiedA2DU64Float:
 676     return "NVPTXISD::Tld4UnifiedA2DU64Float";
 677
 678   case NVPTXISD::Suld1DI8Clamp:          return "NVPTXISD::Suld1DI8Clamp";
 679   case NVPTXISD::Suld1DI16Clamp:         return "NVPTXISD::Suld1DI16Clamp";
 680   case NVPTXISD::Suld1DI32Clamp:         return "NVPTXISD::Suld1DI32Clamp";
 681   case NVPTXISD::Suld1DI64Clamp:         return "NVPTXISD::Suld1DI64Clamp";
 682   case NVPTXISD::Suld1DV2I8Clamp:        return "NVPTXISD::Suld1DV2I8Clamp";
 683   case NVPTXISD::Suld1DV2I16Clamp:       return "NVPTXISD::Suld1DV2I16Clamp";
 684   case NVPTXISD::Suld1DV2I32Clamp:       return "NVPTXISD::Suld1DV2I32Clamp";
 685   case NVPTXISD::Suld1DV2I64Clamp:       return "NVPTXISD::Suld1DV2I64Clamp";
 686   case NVPTXISD::Suld1DV4I8Clamp:        return "NVPTXISD::Suld1DV4I8Clamp";
 687   case NVPTXISD::Suld1DV4I16Clamp:       return "NVPTXISD::Suld1DV4I16Clamp";
 688   case NVPTXISD::Suld1DV4I32Clamp:       return "NVPTXISD::Suld1DV4I32Clamp";
 689
 690   case NVPTXISD::Suld1DArrayI8Clamp:   return "NVPTXISD::Suld1DArrayI8Clamp";
 691   case NVPTXISD::Suld1DArrayI16Clamp:  return "NVPTXISD::Suld1DArrayI16Clamp";
 692   case NVPTXISD::Suld1DArrayI32Clamp:  return "NVPTXISD::Suld1DArrayI32Clamp";
 693   case NVPTXISD::Suld1DArrayI64Clamp:  return "NVPTXISD::Suld1DArrayI64Clamp";
 694   case NVPTXISD::Suld1DArrayV2I8Clamp: return "NVPTXISD::Suld1DArrayV2I8Clamp";
 695   case NVPTXISD::Suld1DArrayV2I16Clamp:return "NVPTXISD::Suld1DArrayV2I16Clamp";
 696   case NVPTXISD::Suld1DArrayV2I32Clamp:return "NVPTXISD::Suld1DArrayV2I32Clamp";
 697   case NVPTXISD::Suld1DArrayV2I64Clamp:return "NVPTXISD::Suld1DArrayV2I64Clamp";
 698   case NVPTXISD::Suld1DArrayV4I8Clamp: return "NVPTXISD::Suld1DArrayV4I8Clamp";
 699   case NVPTXISD::Suld1DArrayV4I16Clamp:return "NVPTXISD::Suld1DArrayV4I16Clamp";
 700   case NVPTXISD::Suld1DArrayV4I32Clamp:return "NVPTXISD::Suld1DArrayV4I32Clamp";
 701
 702   case NVPTXISD::Suld2DI8Clamp:          return "NVPTXISD::Suld2DI8Clamp";
 703   case NVPTXISD::Suld2DI16Clamp:         return "NVPTXISD::Suld2DI16Clamp";
 704   case NVPTXISD::Suld2DI32Clamp:         return "NVPTXISD::Suld2DI32Clamp";
 705   case NVPTXISD::Suld2DI64Clamp:         return "NVPTXISD::Suld2DI64Clamp";
 706   case NVPTXISD::Suld2DV2I8Clamp:        return "NVPTXISD::Suld2DV2I8Clamp";
 707   case NVPTXISD::Suld2DV2I16Clamp:       return "NVPTXISD::Suld2DV2I16Clamp";
 708   case NVPTXISD::Suld2DV2I32Clamp:       return "NVPTXISD::Suld2DV2I32Clamp";
 709   case NVPTXISD::Suld2DV2I64Clamp:       return "NVPTXISD::Suld2DV2I64Clamp";
 710   case NVPTXISD::Suld2DV4I8Clamp:        return "NVPTXISD::Suld2DV4I8Clamp";
 711   case NVPTXISD::Suld2DV4I16Clamp:       return "NVPTXISD::Suld2DV4I16Clamp";
 712   case NVPTXISD::Suld2DV4I32Clamp:       return "NVPTXISD::Suld2DV4I32Clamp";
 713
 714   case NVPTXISD::Suld2DArrayI8Clamp:   return "NVPTXISD::Suld2DArrayI8Clamp";
 715   case NVPTXISD::Suld2DArrayI16Clamp:  return "NVPTXISD::Suld2DArrayI16Clamp";
 716   case NVPTXISD::Suld2DArrayI32Clamp:  return "NVPTXISD::Suld2DArrayI32Clamp";
 717   case NVPTXISD::Suld2DArrayI64Clamp:  return "NVPTXISD::Suld2DArrayI64Clamp";
 718   case NVPTXISD::Suld2DArrayV2I8Clamp: return "NVPTXISD::Suld2DArrayV2I8Clamp";
 719   case NVPTXISD::Suld2DArrayV2I16Clamp:return "NVPTXISD::Suld2DArrayV2I16Clamp";
 720   case NVPTXISD::Suld2DArrayV2I32Clamp:return "NVPTXISD::Suld2DArrayV2I32Clamp";
 721   case NVPTXISD::Suld2DArrayV2I64Clamp:return "NVPTXISD::Suld2DArrayV2I64Clamp";
 722   case NVPTXISD::Suld2DArrayV4I8Clamp: return "NVPTXISD::Suld2DArrayV4I8Clamp";
 723   case NVPTXISD::Suld2DArrayV4I16Clamp:return "NVPTXISD::Suld2DArrayV4I16Clamp";
 724   case NVPTXISD::Suld2DArrayV4I32Clamp:return "NVPTXISD::Suld2DArrayV4I32Clamp";
 725
 726   case NVPTXISD::Suld3DI8Clamp:          return "NVPTXISD::Suld3DI8Clamp";
 727   case NVPTXISD::Suld3DI16Clamp:         return "NVPTXISD::Suld3DI16Clamp";
 728   case NVPTXISD::Suld3DI32Clamp:         return "NVPTXISD::Suld3DI32Clamp";
 729   case NVPTXISD::Suld3DI64Clamp:         return "NVPTXISD::Suld3DI64Clamp";
 730   case NVPTXISD::Suld3DV2I8Clamp:        return "NVPTXISD::Suld3DV2I8Clamp";
 731   case NVPTXISD::Suld3DV2I16Clamp:       return "NVPTXISD::Suld3DV2I16Clamp";
 732   case NVPTXISD::Suld3DV2I32Clamp:       return "NVPTXISD::Suld3DV2I32Clamp";
 733   case NVPTXISD::Suld3DV2I64Clamp:       return "NVPTXISD::Suld3DV2I64Clamp";
 734   case NVPTXISD::Suld3DV4I8Clamp:        return "NVPTXISD::Suld3DV4I8Clamp";
 735   case NVPTXISD::Suld3DV4I16Clamp:       return "NVPTXISD::Suld3DV4I16Clamp";
 736   case NVPTXISD::Suld3DV4I32Clamp:       return "NVPTXISD::Suld3DV4I32Clamp";
 737
 738   case NVPTXISD::Suld1DI8Trap:          return "NVPTXISD::Suld1DI8Trap";
 739   case NVPTXISD::Suld1DI16Trap:         return "NVPTXISD::Suld1DI16Trap";
 740   case NVPTXISD::Suld1DI32Trap:         return "NVPTXISD::Suld1DI32Trap";
 741   case NVPTXISD::Suld1DI64Trap:         return "NVPTXISD::Suld1DI64Trap";
 742   case NVPTXISD::Suld1DV2I8Trap:        return "NVPTXISD::Suld1DV2I8Trap";
 743   case NVPTXISD::Suld1DV2I16Trap:       return "NVPTXISD::Suld1DV2I16Trap";
 744   case NVPTXISD::Suld1DV2I32Trap:       return "NVPTXISD::Suld1DV2I32Trap";
 745   case NVPTXISD::Suld1DV2I64Trap:       return "NVPTXISD::Suld1DV2I64Trap";
 746   case NVPTXISD::Suld1DV4I8Trap:        return "NVPTXISD::Suld1DV4I8Trap";
 747   case NVPTXISD::Suld1DV4I16Trap:       return "NVPTXISD::Suld1DV4I16Trap";
 748   case NVPTXISD::Suld1DV4I32Trap:       return "NVPTXISD::Suld1DV4I32Trap";
 749
 750   case NVPTXISD::Suld1DArrayI8Trap:     return "NVPTXISD::Suld1DArrayI8Trap";
 751   case NVPTXISD::Suld1DArrayI16Trap:    return "NVPTXISD::Suld1DArrayI16Trap";
 752   case NVPTXISD::Suld1DArrayI32Trap:    return "NVPTXISD::Suld1DArrayI32Trap";
 753   case NVPTXISD::Suld1DArrayI64Trap:    return "NVPTXISD::Suld1DArrayI64Trap";
 754   case NVPTXISD::Suld1DArrayV2I8Trap:   return "NVPTXISD::Suld1DArrayV2I8Trap";
 755   case NVPTXISD::Suld1DArrayV2I16Trap:  return "NVPTXISD::Suld1DArrayV2I16Trap";
 756   case NVPTXISD::Suld1DArrayV2I32Trap:  return "NVPTXISD::Suld1DArrayV2I32Trap";
 757   case NVPTXISD::Suld1DArrayV2I64Trap:  return "NVPTXISD::Suld1DArrayV2I64Trap";
 758   case NVPTXISD::Suld1DArrayV4I8Trap:   return "NVPTXISD::Suld1DArrayV4I8Trap";
 759   case NVPTXISD::Suld1DArrayV4I16Trap:  return "NVPTXISD::Suld1DArrayV4I16Trap";
 760   case NVPTXISD::Suld1DArrayV4I32Trap:  return "NVPTXISD::Suld1DArrayV4I32Trap";
 761
 762   case NVPTXISD::Suld2DI8Trap:          return "NVPTXISD::Suld2DI8Trap";
 763   case NVPTXISD::Suld2DI16Trap:         return "NVPTXISD::Suld2DI16Trap";
 764   case NVPTXISD::Suld2DI32Trap:         return "NVPTXISD::Suld2DI32Trap";
 765   case NVPTXISD::Suld2DI64Trap:         return "NVPTXISD::Suld2DI64Trap";
 766   case NVPTXISD::Suld2DV2I8Trap:        return "NVPTXISD::Suld2DV2I8Trap";
 767   case NVPTXISD::Suld2DV2I16Trap:       return "NVPTXISD::Suld2DV2I16Trap";
 768   case NVPTXISD::Suld2DV2I32Trap:       return "NVPTXISD::Suld2DV2I32Trap";
 769   case NVPTXISD::Suld2DV2I64Trap:       return "NVPTXISD::Suld2DV2I64Trap";
 770   case NVPTXISD::Suld2DV4I8Trap:        return "NVPTXISD::Suld2DV4I8Trap";
 771   case NVPTXISD::Suld2DV4I16Trap:       return "NVPTXISD::Suld2DV4I16Trap";
 772   case NVPTXISD::Suld2DV4I32Trap:       return "NVPTXISD::Suld2DV4I32Trap";
 773
 774   case NVPTXISD::Suld2DArrayI8Trap:     return "NVPTXISD::Suld2DArrayI8Trap";
 775   case NVPTXISD::Suld2DArrayI16Trap:    return "NVPTXISD::Suld2DArrayI16Trap";
 776   case NVPTXISD::Suld2DArrayI32Trap:    return "NVPTXISD::Suld2DArrayI32Trap";
 777   case NVPTXISD::Suld2DArrayI64Trap:    return "NVPTXISD::Suld2DArrayI64Trap";
 778   case NVPTXISD::Suld2DArrayV2I8Trap:   return "NVPTXISD::Suld2DArrayV2I8Trap";
 779   case NVPTXISD::Suld2DArrayV2I16Trap:  return "NVPTXISD::Suld2DArrayV2I16Trap";
 780   case NVPTXISD::Suld2DArrayV2I32Trap:  return "NVPTXISD::Suld2DArrayV2I32Trap";
 781   case NVPTXISD::Suld2DArrayV2I64Trap:  return "NVPTXISD::Suld2DArrayV2I64Trap";
 782   case NVPTXISD::Suld2DArrayV4I8Trap:   return "NVPTXISD::Suld2DArrayV4I8Trap";
 783   case NVPTXISD::Suld2DArrayV4I16Trap:  return "NVPTXISD::Suld2DArrayV4I16Trap";
 784   case NVPTXISD::Suld2DArrayV4I32Trap:  return "NVPTXISD::Suld2DArrayV4I32Trap";
 785
 786   case NVPTXISD::Suld3DI8Trap:          return "NVPTXISD::Suld3DI8Trap";
 787   case NVPTXISD::Suld3DI16Trap:         return "NVPTXISD::Suld3DI16Trap";
 788   case NVPTXISD::Suld3DI32Trap:         return "NVPTXISD::Suld3DI32Trap";
 789   case NVPTXISD::Suld3DI64Trap:         return "NVPTXISD::Suld3DI64Trap";
 790   case NVPTXISD::Suld3DV2I8Trap:        return "NVPTXISD::Suld3DV2I8Trap";
 791   case NVPTXISD::Suld3DV2I16Trap:       return "NVPTXISD::Suld3DV2I16Trap";
 792   case NVPTXISD::Suld3DV2I32Trap:       return "NVPTXISD::Suld3DV2I32Trap";
 793   case NVPTXISD::Suld3DV2I64Trap:       return "NVPTXISD::Suld3DV2I64Trap";
 794   case NVPTXISD::Suld3DV4I8Trap:        return "NVPTXISD::Suld3DV4I8Trap";
 795   case NVPTXISD::Suld3DV4I16Trap:       return "NVPTXISD::Suld3DV4I16Trap";
 796   case NVPTXISD::Suld3DV4I32Trap:       return "NVPTXISD::Suld3DV4I32Trap";
 797
 798   case NVPTXISD::Suld1DI8Zero:          return "NVPTXISD::Suld1DI8Zero";
 799   case NVPTXISD::Suld1DI16Zero:         return "NVPTXISD::Suld1DI16Zero";
 800   case NVPTXISD::Suld1DI32Zero:         return "NVPTXISD::Suld1DI32Zero";
 801   case NVPTXISD::Suld1DI64Zero:         return "NVPTXISD::Suld1DI64Zero";
 802   case NVPTXISD::Suld1DV2I8Zero:        return "NVPTXISD::Suld1DV2I8Zero";
 803   case NVPTXISD::Suld1DV2I16Zero:       return "NVPTXISD::Suld1DV2I16Zero";
 804   case NVPTXISD::Suld1DV2I32Zero:       return "NVPTXISD::Suld1DV2I32Zero";
 805   case NVPTXISD::Suld1DV2I64Zero:       return "NVPTXISD::Suld1DV2I64Zero";
 806   case NVPTXISD::Suld1DV4I8Zero:        return "NVPTXISD::Suld1DV4I8Zero";
 807   case NVPTXISD::Suld1DV4I16Zero:       return "NVPTXISD::Suld1DV4I16Zero";
 808   case NVPTXISD::Suld1DV4I32Zero:       return "NVPTXISD::Suld1DV4I32Zero";
 809
 810   case NVPTXISD::Suld1DArrayI8Zero:     return "NVPTXISD::Suld1DArrayI8Zero";
 811   case NVPTXISD::Suld1DArrayI16Zero:    return "NVPTXISD::Suld1DArrayI16Zero";
 812   case NVPTXISD::Suld1DArrayI32Zero:    return "NVPTXISD::Suld1DArrayI32Zero";
 813   case NVPTXISD::Suld1DArrayI64Zero:    return "NVPTXISD::Suld1DArrayI64Zero";
 814   case NVPTXISD::Suld1DArrayV2I8Zero:   return "NVPTXISD::Suld1DArrayV2I8Zero";
 815   case NVPTXISD::Suld1DArrayV2I16Zero:  return "NVPTXISD::Suld1DArrayV2I16Zero";
 816   case NVPTXISD::Suld1DArrayV2I32Zero:  return "NVPTXISD::Suld1DArrayV2I32Zero";
 817   case NVPTXISD::Suld1DArrayV2I64Zero:  return "NVPTXISD::Suld1DArrayV2I64Zero";
 818   case NVPTXISD::Suld1DArrayV4I8Zero:   return "NVPTXISD::Suld1DArrayV4I8Zero";
 819   case NVPTXISD::Suld1DArrayV4I16Zero:  return "NVPTXISD::Suld1DArrayV4I16Zero";
 820   case NVPTXISD::Suld1DArrayV4I32Zero:  return "NVPTXISD::Suld1DArrayV4I32Zero";
 821
 822   case NVPTXISD::Suld2DI8Zero:          return "NVPTXISD::Suld2DI8Zero";
 823   case NVPTXISD::Suld2DI16Zero:         return "NVPTXISD::Suld2DI16Zero";
 824   case NVPTXISD::Suld2DI32Zero:         return "NVPTXISD::Suld2DI32Zero";
 825   case NVPTXISD::Suld2DI64Zero:         return "NVPTXISD::Suld2DI64Zero";
 826   case NVPTXISD::Suld2DV2I8Zero:        return "NVPTXISD::Suld2DV2I8Zero";
 827   case NVPTXISD::Suld2DV2I16Zero:       return "NVPTXISD::Suld2DV2I16Zero";
 828   case NVPTXISD::Suld2DV2I32Zero:       return "NVPTXISD::Suld2DV2I32Zero";
 829   case NVPTXISD::Suld2DV2I64Zero:       return "NVPTXISD::Suld2DV2I64Zero";
 830   case NVPTXISD::Suld2DV4I8Zero:        return "NVPTXISD::Suld2DV4I8Zero";
 831   case NVPTXISD::Suld2DV4I16Zero:       return "NVPTXISD::Suld2DV4I16Zero";
 832   case NVPTXISD::Suld2DV4I32Zero:       return "NVPTXISD::Suld2DV4I32Zero";
 833
 834   case NVPTXISD::Suld2DArrayI8Zero:     return "NVPTXISD::Suld2DArrayI8Zero";
 835   case NVPTXISD::Suld2DArrayI16Zero:    return "NVPTXISD::Suld2DArrayI16Zero";
 836   case NVPTXISD::Suld2DArrayI32Zero:    return "NVPTXISD::Suld2DArrayI32Zero";
 837   case NVPTXISD::Suld2DArrayI64Zero:    return "NVPTXISD::Suld2DArrayI64Zero";
 838   case NVPTXISD::Suld2DArrayV2I8Zero:   return "NVPTXISD::Suld2DArrayV2I8Zero";
 839   case NVPTXISD::Suld2DArrayV2I16Zero:  return "NVPTXISD::Suld2DArrayV2I16Zero";
 840   case NVPTXISD::Suld2DArrayV2I32Zero:  return "NVPTXISD::Suld2DArrayV2I32Zero";
 841   case NVPTXISD::Suld2DArrayV2I64Zero:  return "NVPTXISD::Suld2DArrayV2I64Zero";
 842   case NVPTXISD::Suld2DArrayV4I8Zero:   return "NVPTXISD::Suld2DArrayV4I8Zero";
 843   case NVPTXISD::Suld2DArrayV4I16Zero:  return "NVPTXISD::Suld2DArrayV4I16Zero";
 844   case NVPTXISD::Suld2DArrayV4I32Zero:  return "NVPTXISD::Suld2DArrayV4I32Zero";
 845
 846   case NVPTXISD::Suld3DI8Zero:          return "NVPTXISD::Suld3DI8Zero";
 847   case NVPTXISD::Suld3DI16Zero:         return "NVPTXISD::Suld3DI16Zero";
 848   case NVPTXISD::Suld3DI32Zero:         return "NVPTXISD::Suld3DI32Zero";
 849   case NVPTXISD::Suld3DI64Zero:         return "NVPTXISD::Suld3DI64Zero";
 850   case NVPTXISD::Suld3DV2I8Zero:        return "NVPTXISD::Suld3DV2I8Zero";
 851   case NVPTXISD::Suld3DV2I16Zero:       return "NVPTXISD::Suld3DV2I16Zero";
 852   case NVPTXISD::Suld3DV2I32Zero:       return "NVPTXISD::Suld3DV2I32Zero";
 853   case NVPTXISD::Suld3DV2I64Zero:       return "NVPTXISD::Suld3DV2I64Zero";
 854   case NVPTXISD::Suld3DV4I8Zero:        return "NVPTXISD::Suld3DV4I8Zero";
 855   case NVPTXISD::Suld3DV4I16Zero:       return "NVPTXISD::Suld3DV4I16Zero";
 856   case NVPTXISD::Suld3DV4I32Zero:       return "NVPTXISD::Suld3DV4I32Zero";
 857   }
 858 }
 859
 860 TargetLoweringBase::LegalizeTypeAction
 861 NVPTXTargetLowering::getPreferredVectorAction(EVT VT) const {
 862   if (VT.getVectorNumElements() != 1 && VT.getScalarType() == MVT::i1)
 863     return TypeSplitVector;
 864
 865   return TargetLoweringBase::getPreferredVectorAction(VT);
 866 }
 867
 868 SDValue
 869 NVPTXTargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
 870   SDLoc dl(Op);
 871   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 872   Op = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
 873   return DAG.getNode(NVPTXISD::Wrapper, dl, getPointerTy(), Op);
 874 }
 875
 876 std::string
 877 NVPTXTargetLowering::getPrototype(Type *retTy, const ArgListTy &Args,
 878                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 879                                   unsigned retAlignment,
 880                                   const ImmutableCallSite *CS) const {
 881
 882   bool isABI = (STI.getSmVersion() >= 20);
 883   assert(isABI && "Non-ABI compilation is not supported");
 884   if (!isABI)
 885     return "";
 886
 887   std::stringstream O;
 888   O << "prototype_" << uniqueCallSite << " : .callprototype ";
 889
 890   if (retTy->getTypeID() == Type::VoidTyID) {
 891     O << "()";
 892   } else {
 893     O << "(";
 894     if (retTy->isFloatingPointTy() || retTy->isIntegerTy()) {
 895       unsigned size = 0;
 896       if (const IntegerType *ITy = dyn_cast<IntegerType>(retTy)) {
 897         size = ITy->getBitWidth();
 898         if (size < 32)
 899           size = 32;
 900       } else {
 901         assert(retTy->isFloatingPointTy() &&
 902                "Floating point type expected here");
 903         size = retTy->getPrimitiveSizeInBits();
 904       }
 905
 906       O << ".param .b" << size << " _";
 907     } else if (isa<PointerType>(retTy)) {
 908       O << ".param .b" << getPointerTy().getSizeInBits() << " _";
 909     } else if ((retTy->getTypeID() == Type::StructTyID) ||
 910                isa<VectorType>(retTy)) {
 911       O << ".param .align "
 912         << retAlignment
 913         << " .b8 _["
 914         << getDataLayout()->getTypeAllocSize(retTy) << "]";
 915     } else {
 916       llvm_unreachable("Unknown return type");
 917     }
 918     O << ") ";
 919   }
 920   O << "_ (";
 921
 922   bool first = true;
 923   MVT thePointerTy = getPointerTy();
 924
 925   unsigned OIdx = 0;
 926   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
 927     Type *Ty = Args[i].Ty;
 928     if (!first) {
 929       O << ", ";
 930     }
 931     first = false;
 932
 933     if (Outs[OIdx].Flags.isByVal() == false) {
 934       if (Ty->isAggregateType() || Ty->isVectorTy()) {
 935         unsigned align = 0;
 936         const CallInst *CallI = cast<CallInst>(CS->getInstruction());
 937         const DataLayout *TD = getDataLayout();
 938         // +1 because index 0 is reserved for return type alignment
 939         if (!llvm::getAlign(*CallI, i + 1, align))
 940           align = TD->getABITypeAlignment(Ty);
 941         unsigned sz = TD->getTypeAllocSize(Ty);
 942         O << ".param .align " << align << " .b8 ";
 943         O << "_";
 944         O << "[" << sz << "]";
 945         // update the index for Outs
 946         SmallVector<EVT, 16> vtparts;
 947         ComputeValueVTs(*this, Ty, vtparts);
 948         if (unsigned len = vtparts.size())
 949           OIdx += len - 1;
 950         continue;
 951       }
 952        // i8 types in IR will be i16 types in SDAG
 953       assert((getValueType(Ty) == Outs[OIdx].VT ||
 954              (getValueType(Ty) == MVT::i8 && Outs[OIdx].VT == MVT::i16)) &&
 955              "type mismatch between callee prototype and arguments");
 956       // scalar type
 957       unsigned sz = 0;
 958       if (isa<IntegerType>(Ty)) {
 959         sz = cast<IntegerType>(Ty)->getBitWidth();
 960         if (sz < 32)
 961           sz = 32;
 962       } else if (isa<PointerType>(Ty))
 963         sz = thePointerTy.getSizeInBits();
 964       else
 965         sz = Ty->getPrimitiveSizeInBits();
 966       O << ".param .b" << sz << " ";
 967       O << "_";
 968       continue;
 969     }
 970     const PointerType *PTy = dyn_cast<PointerType>(Ty);
 971     assert(PTy && "Param with byval attribute should be a pointer type");
 972     Type *ETy = PTy->getElementType();
 973
 974     unsigned align = Outs[OIdx].Flags.getByValAlign();
 975     unsigned sz = getDataLayout()->getTypeAllocSize(ETy);
 976     O << ".param .align " << align << " .b8 ";
 977     O << "_";
 978     O << "[" << sz << "]";
 979   }
 980   O << ");";
 981   return O.str();
 982 }
 983
 984 unsigned
 985 NVPTXTargetLowering::getArgumentAlignment(SDValue Callee,
 986                                           const ImmutableCallSite *CS,
 987                                           Type *Ty,
 988                                           unsigned Idx) const {
 989   const DataLayout *TD = getDataLayout();
 990   unsigned Align = 0;
 991   const Value *DirectCallee = CS->getCalledFunction();
 992
 993   if (!DirectCallee) {
 994     // We don't have a direct function symbol, but that may be because of
 995     // constant cast instructions in the call.
 996     const Instruction *CalleeI = CS->getInstruction();
 997     assert(CalleeI && "Call target is not a function or derived value?");
 998
 999     // With bitcast'd call targets, the instruction will be the call
1000     if (isa<CallInst>(CalleeI)) {
1001       // Check if we have call alignment metadata
1002       if (llvm::getAlign(*cast<CallInst>(CalleeI), Idx, Align))
1003         return Align;
1004
1005       const Value *CalleeV = cast<CallInst>(CalleeI)->getCalledValue();
1006       // Ignore any bitcast instructions
1007       while(isa<ConstantExpr>(CalleeV)) {
1008         const ConstantExpr *CE = cast<ConstantExpr>(CalleeV);
1009         if (!CE->isCast())
1010           break;
1011         // Look through the bitcast
1012         CalleeV = cast<ConstantExpr>(CalleeV)->getOperand(0);
1013       }
1014
1015       // We have now looked past all of the bitcasts.  Do we finally have a
1016       // Function?
1017       if (isa<Function>(CalleeV))
1018         DirectCallee = CalleeV;
1019     }
1020   }
1021
1022   // Check for function alignment information if we found that the
1023   // ultimate target is a Function
1024   if (DirectCallee)
1025     if (llvm::getAlign(*cast<Function>(DirectCallee), Idx, Align))
1026       return Align;
1027
1028   // Call is indirect or alignment information is not available, fall back to
1029   // the ABI type alignment
1030   return TD->getABITypeAlignment(Ty);
1031 }
1032
1033 SDValue NVPTXTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1034                                        SmallVectorImpl<SDValue> &InVals) const {
1035   SelectionDAG &DAG = CLI.DAG;
1036   SDLoc dl = CLI.DL;
1037   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1038   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
1039   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
1040   SDValue Chain = CLI.Chain;
1041   SDValue Callee = CLI.Callee;
1042   bool &isTailCall = CLI.IsTailCall;
1043   ArgListTy &Args = CLI.getArgs();
1044   Type *retTy = CLI.RetTy;
1045   ImmutableCallSite *CS = CLI.CS;
1046
1047   bool isABI = (STI.getSmVersion() >= 20);
1048   assert(isABI && "Non-ABI compilation is not supported");
1049   if (!isABI)
1050     return Chain;
1051   const DataLayout *TD = getDataLayout();
1052   MachineFunction &MF = DAG.getMachineFunction();
1053   const Function *F = MF.getFunction();
1054
1055   SDValue tempChain = Chain;
1056   Chain =
1057       DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(uniqueCallSite, true),
1058                            dl);
1059   SDValue InFlag = Chain.getValue(1);
1060
1061   unsigned paramCount = 0;
1062   // Args.size() and Outs.size() need not match.
1063   // Outs.size() will be larger
1064   //   * if there is an aggregate argument with multiple fields (each field
1065   //     showing up separately in Outs)
1066   //   * if there is a vector argument with more than typical vector-length
1067   //     elements (generally if more than 4) where each vector element is
1068   //     individually present in Outs.
1069   // So a different index should be used for indexing into Outs/OutVals.
1070   // See similar issue in LowerFormalArguments.
1071   unsigned OIdx = 0;
1072   // Declare the .params or .reg need to pass values
1073   // to the function
1074   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
1075     EVT VT = Outs[OIdx].VT;
1076     Type *Ty = Args[i].Ty;
1077
1078     if (Outs[OIdx].Flags.isByVal() == false) {
1079       if (Ty->isAggregateType()) {
1080         // aggregate
1081         SmallVector<EVT, 16> vtparts;
1082         SmallVector<uint64_t, 16> Offsets;
1083         ComputePTXValueVTs(*this, Ty, vtparts, &Offsets, 0);
1084
1085         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1086         // declare .param .align <align> .b8 .param<n>[<size>];
1087         unsigned sz = TD->getTypeAllocSize(Ty);
1088         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1089         SDValue DeclareParamOps[] = { Chain, DAG.getConstant(align, MVT::i32),
1090                                       DAG.getConstant(paramCount, MVT::i32),
1091                                       DAG.getConstant(sz, MVT::i32), InFlag };
1092         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1093                             DeclareParamOps);
1094         InFlag = Chain.getValue(1);
1095         for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1096           EVT elemtype = vtparts[j];
1097           unsigned ArgAlign = GreatestCommonDivisor64(align, Offsets[j]);
1098           if (elemtype.isInteger() && (sz < 8))
1099             sz = 8;
1100           SDValue StVal = OutVals[OIdx];
1101           if (elemtype.getSizeInBits() < 16) {
1102             StVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, StVal);
1103           }
1104           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1105           SDValue CopyParamOps[] = { Chain,
1106                                      DAG.getConstant(paramCount, MVT::i32),
1107                                      DAG.getConstant(Offsets[j], MVT::i32),
1108                                      StVal, InFlag };
1109           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1110                                           CopyParamVTs, CopyParamOps,
1111                                           elemtype, MachinePointerInfo(),
1112                                           ArgAlign);
1113           InFlag = Chain.getValue(1);
1114           ++OIdx;
1115         }
1116         if (vtparts.size() > 0)
1117           --OIdx;
1118         ++paramCount;
1119         continue;
1120       }
1121       if (Ty->isVectorTy()) {
1122         EVT ObjectVT = getValueType(Ty);
1123         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1124         // declare .param .align <align> .b8 .param<n>[<size>];
1125         unsigned sz = TD->getTypeAllocSize(Ty);
1126         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1127         SDValue DeclareParamOps[] = { Chain, DAG.getConstant(align, MVT::i32),
1128                                       DAG.getConstant(paramCount, MVT::i32),
1129                                       DAG.getConstant(sz, MVT::i32), InFlag };
1130         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1131                             DeclareParamOps);
1132         InFlag = Chain.getValue(1);
1133         unsigned NumElts = ObjectVT.getVectorNumElements();
1134         EVT EltVT = ObjectVT.getVectorElementType();
1135         EVT MemVT = EltVT;
1136         bool NeedExtend = false;
1137         if (EltVT.getSizeInBits() < 16) {
1138           NeedExtend = true;
1139           EltVT = MVT::i16;
1140         }
1141
1142         // V1 store
1143         if (NumElts == 1) {
1144           SDValue Elt = OutVals[OIdx++];
1145           if (NeedExtend)
1146             Elt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt);
1147
1148           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1149           SDValue CopyParamOps[] = { Chain,
1150                                      DAG.getConstant(paramCount, MVT::i32),
1151                                      DAG.getConstant(0, MVT::i32), Elt,
1152                                      InFlag };
1153           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1154                                           CopyParamVTs, CopyParamOps,
1155                                           MemVT, MachinePointerInfo());
1156           InFlag = Chain.getValue(1);
1157         } else if (NumElts == 2) {
1158           SDValue Elt0 = OutVals[OIdx++];
1159           SDValue Elt1 = OutVals[OIdx++];
1160           if (NeedExtend) {
1161             Elt0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt0);
1162             Elt1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt1);
1163           }
1164
1165           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1166           SDValue CopyParamOps[] = { Chain,
1167                                      DAG.getConstant(paramCount, MVT::i32),
1168                                      DAG.getConstant(0, MVT::i32), Elt0, Elt1,
1169                                      InFlag };
1170           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParamV2, dl,
1171                                           CopyParamVTs, CopyParamOps,
1172                                           MemVT, MachinePointerInfo());
1173           InFlag = Chain.getValue(1);
1174         } else {
1175           unsigned curOffset = 0;
1176           // V4 stores
1177           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
1178           // the
1179           // vector will be expanded to a power of 2 elements, so we know we can
1180           // always round up to the next multiple of 4 when creating the vector
1181           // stores.
1182           // e.g.  4 elem => 1 st.v4
1183           //       6 elem => 2 st.v4
1184           //       8 elem => 2 st.v4
1185           //      11 elem => 3 st.v4
1186           unsigned VecSize = 4;
1187           if (EltVT.getSizeInBits() == 64)
1188             VecSize = 2;
1189
1190           // This is potentially only part of a vector, so assume all elements
1191           // are packed together.
1192           unsigned PerStoreOffset = MemVT.getStoreSizeInBits() / 8 * VecSize;
1193
1194           for (unsigned i = 0; i < NumElts; i += VecSize) {
1195             // Get values
1196             SDValue StoreVal;
1197             SmallVector<SDValue, 8> Ops;
1198             Ops.push_back(Chain);
1199             Ops.push_back(DAG.getConstant(paramCount, MVT::i32));
1200             Ops.push_back(DAG.getConstant(curOffset, MVT::i32));
1201
1202             unsigned Opc = NVPTXISD::StoreParamV2;
1203
1204             StoreVal = OutVals[OIdx++];
1205             if (NeedExtend)
1206               StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1207             Ops.push_back(StoreVal);
1208
1209             if (i + 1 < NumElts) {
1210               StoreVal = OutVals[OIdx++];
1211               if (NeedExtend)
1212                 StoreVal =
1213                     DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1214             } else {
1215               StoreVal = DAG.getUNDEF(EltVT);
1216             }
1217             Ops.push_back(StoreVal);
1218
1219             if (VecSize == 4) {
1220               Opc = NVPTXISD::StoreParamV4;
1221               if (i + 2 < NumElts) {
1222                 StoreVal = OutVals[OIdx++];
1223                 if (NeedExtend)
1224                   StoreVal =
1225                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1226               } else {
1227                 StoreVal = DAG.getUNDEF(EltVT);
1228               }
1229               Ops.push_back(StoreVal);
1230
1231               if (i + 3 < NumElts) {
1232                 StoreVal = OutVals[OIdx++];
1233                 if (NeedExtend)
1234                   StoreVal =
1235                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1236               } else {
1237                 StoreVal = DAG.getUNDEF(EltVT);
1238               }
1239               Ops.push_back(StoreVal);
1240             }
1241
1242             Ops.push_back(InFlag);
1243
1244             SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1245             Chain = DAG.getMemIntrinsicNode(Opc, dl, CopyParamVTs, Ops,
1246                                             MemVT, MachinePointerInfo());
1247             InFlag = Chain.getValue(1);
1248             curOffset += PerStoreOffset;
1249           }
1250         }
1251         ++paramCount;
1252         --OIdx;
1253         continue;
1254       }
1255       // Plain scalar
1256       // for ABI,    declare .param .b<size> .param<n>;
1257       unsigned sz = VT.getSizeInBits();
1258       bool needExtend = false;
1259       if (VT.isInteger()) {
1260         if (sz < 16)
1261           needExtend = true;
1262         if (sz < 32)
1263           sz = 32;
1264       }
1265       SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1266       SDValue DeclareParamOps[] = { Chain,
1267                                     DAG.getConstant(paramCount, MVT::i32),
1268                                     DAG.getConstant(sz, MVT::i32),
1269                                     DAG.getConstant(0, MVT::i32), InFlag };
1270       Chain = DAG.getNode(NVPTXISD::DeclareScalarParam, dl, DeclareParamVTs,
1271                           DeclareParamOps);
1272       InFlag = Chain.getValue(1);
1273       SDValue OutV = OutVals[OIdx];
1274       if (needExtend) {
1275         // zext/sext i1 to i16
1276         unsigned opc = ISD::ZERO_EXTEND;
1277         if (Outs[OIdx].Flags.isSExt())
1278           opc = ISD::SIGN_EXTEND;
1279         OutV = DAG.getNode(opc, dl, MVT::i16, OutV);
1280       }
1281       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1282       SDValue CopyParamOps[] = { Chain, DAG.getConstant(paramCount, MVT::i32),
1283                                  DAG.getConstant(0, MVT::i32), OutV, InFlag };
1284
1285       unsigned opcode = NVPTXISD::StoreParam;
1286       if (Outs[OIdx].Flags.isZExt())
1287         opcode = NVPTXISD::StoreParamU32;
1288       else if (Outs[OIdx].Flags.isSExt())
1289         opcode = NVPTXISD::StoreParamS32;
1290       Chain = DAG.getMemIntrinsicNode(opcode, dl, CopyParamVTs, CopyParamOps,
1291                                       VT, MachinePointerInfo());
1292
1293       InFlag = Chain.getValue(1);
1294       ++paramCount;
1295       continue;
1296     }
1297     // struct or vector
1298     SmallVector<EVT, 16> vtparts;
1299     SmallVector<uint64_t, 16> Offsets;
1300     const PointerType *PTy = dyn_cast<PointerType>(Args[i].Ty);
1301     assert(PTy && "Type of a byval parameter should be pointer");
1302     ComputePTXValueVTs(*this, PTy->getElementType(), vtparts, &Offsets, 0);
1303
1304     // declare .param .align <align> .b8 .param<n>[<size>];
1305     unsigned sz = Outs[OIdx].Flags.getByValSize();
1306     SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1307     unsigned ArgAlign = Outs[OIdx].Flags.getByValAlign();
1308     // The ByValAlign in the Outs[OIdx].Flags is alway set at this point,
1309     // so we don't need to worry about natural alignment or not.
1310     // See TargetLowering::LowerCallTo().
1311     SDValue DeclareParamOps[] = {
1312       Chain, DAG.getConstant(Outs[OIdx].Flags.getByValAlign(), MVT::i32),
1313       DAG.getConstant(paramCount, MVT::i32), DAG.getConstant(sz, MVT::i32),
1314       InFlag
1315     };
1316     Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1317                         DeclareParamOps);
1318     InFlag = Chain.getValue(1);
1319     for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1320       EVT elemtype = vtparts[j];
1321       int curOffset = Offsets[j];
1322       unsigned PartAlign = GreatestCommonDivisor64(ArgAlign, curOffset);
1323       SDValue srcAddr =
1324           DAG.getNode(ISD::ADD, dl, getPointerTy(), OutVals[OIdx],
1325                       DAG.getConstant(curOffset, getPointerTy()));
1326       SDValue theVal = DAG.getLoad(elemtype, dl, tempChain, srcAddr,
1327                                    MachinePointerInfo(), false, false, false,
1328                                    PartAlign);
1329       if (elemtype.getSizeInBits() < 16) {
1330         theVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, theVal);
1331       }
1332       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1333       SDValue CopyParamOps[] = { Chain, DAG.getConstant(paramCount, MVT::i32),
1334                                  DAG.getConstant(curOffset, MVT::i32), theVal,
1335                                  InFlag };
1336       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl, CopyParamVTs,
1337                                       CopyParamOps, elemtype,
1338                                       MachinePointerInfo());
1339
1340       InFlag = Chain.getValue(1);
1341     }
1342     ++paramCount;
1343   }
1344
1345   GlobalAddressSDNode *Func = dyn_cast<GlobalAddressSDNode>(Callee.getNode());
1346   unsigned retAlignment = 0;
1347
1348   // Handle Result
1349   if (Ins.size() > 0) {
1350     SmallVector<EVT, 16> resvtparts;
1351     ComputeValueVTs(*this, retTy, resvtparts);
1352
1353     // Declare
1354     //  .param .align 16 .b8 retval0[<size-in-bytes>], or
1355     //  .param .b<size-in-bits> retval0
1356     unsigned resultsz = TD->getTypeAllocSizeInBits(retTy);
1357     // Emit ".param .b<size-in-bits> retval0" instead of byte arrays only for
1358     // these three types to match the logic in
1359     // NVPTXAsmPrinter::printReturnValStr and NVPTXTargetLowering::getPrototype.
1360     // Plus, this behavior is consistent with nvcc's.
1361     if (retTy->isFloatingPointTy() || retTy->isIntegerTy() ||
1362         retTy->isPointerTy()) {
1363       // Scalar needs to be at least 32bit wide
1364       if (resultsz < 32)
1365         resultsz = 32;
1366       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1367       SDValue DeclareRetOps[] = { Chain, DAG.getConstant(1, MVT::i32),
1368                                   DAG.getConstant(resultsz, MVT::i32),
1369                                   DAG.getConstant(0, MVT::i32), InFlag };
1370       Chain = DAG.getNode(NVPTXISD::DeclareRet, dl, DeclareRetVTs,
1371                           DeclareRetOps);
1372       InFlag = Chain.getValue(1);
1373     } else {
1374       retAlignment = getArgumentAlignment(Callee, CS, retTy, 0);
1375       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1376       SDValue DeclareRetOps[] = { Chain,
1377                                   DAG.getConstant(retAlignment, MVT::i32),
1378                                   DAG.getConstant(resultsz / 8, MVT::i32),
1379                                   DAG.getConstant(0, MVT::i32), InFlag };
1380       Chain = DAG.getNode(NVPTXISD::DeclareRetParam, dl, DeclareRetVTs,
1381                           DeclareRetOps);
1382       InFlag = Chain.getValue(1);
1383     }
1384   }
1385
1386   if (!Func) {
1387     // This is indirect function call case : PTX requires a prototype of the
1388     // form
1389     // proto_0 : .callprototype(.param .b32 _) _ (.param .b32 _);
1390     // to be emitted, and the label has to used as the last arg of call
1391     // instruction.
1392     // The prototype is embedded in a string and put as the operand for a
1393     // CallPrototype SDNode which will print out to the value of the string.
1394     SDVTList ProtoVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1395     std::string Proto = getPrototype(retTy, Args, Outs, retAlignment, CS);
1396     const char *ProtoStr =
1397       nvTM->getManagedStrPool()->getManagedString(Proto.c_str())->c_str();
1398     SDValue ProtoOps[] = {
1399       Chain, DAG.getTargetExternalSymbol(ProtoStr, MVT::i32), InFlag,
1400     };
1401     Chain = DAG.getNode(NVPTXISD::CallPrototype, dl, ProtoVTs, ProtoOps);
1402     InFlag = Chain.getValue(1);
1403   }
1404   // Op to just print "call"
1405   SDVTList PrintCallVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1406   SDValue PrintCallOps[] = {
1407     Chain, DAG.getConstant((Ins.size() == 0) ? 0 : 1, MVT::i32), InFlag
1408   };
1409   Chain = DAG.getNode(Func ? (NVPTXISD::PrintCallUni) : (NVPTXISD::PrintCall),
1410                       dl, PrintCallVTs, PrintCallOps);
1411   InFlag = Chain.getValue(1);
1412
1413   // Ops to print out the function name
1414   SDVTList CallVoidVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1415   SDValue CallVoidOps[] = { Chain, Callee, InFlag };
1416   Chain = DAG.getNode(NVPTXISD::CallVoid, dl, CallVoidVTs, CallVoidOps);
1417   InFlag = Chain.getValue(1);
1418
1419   // Ops to print out the param list
1420   SDVTList CallArgBeginVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1421   SDValue CallArgBeginOps[] = { Chain, InFlag };
1422   Chain = DAG.getNode(NVPTXISD::CallArgBegin, dl, CallArgBeginVTs,
1423                       CallArgBeginOps);
1424   InFlag = Chain.getValue(1);
1425
1426   for (unsigned i = 0, e = paramCount; i != e; ++i) {
1427     unsigned opcode;
1428     if (i == (e - 1))
1429       opcode = NVPTXISD::LastCallArg;
1430     else
1431       opcode = NVPTXISD::CallArg;
1432     SDVTList CallArgVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1433     SDValue CallArgOps[] = { Chain, DAG.getConstant(1, MVT::i32),
1434                              DAG.getConstant(i, MVT::i32), InFlag };
1435     Chain = DAG.getNode(opcode, dl, CallArgVTs, CallArgOps);
1436     InFlag = Chain.getValue(1);
1437   }
1438   SDVTList CallArgEndVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1439   SDValue CallArgEndOps[] = { Chain, DAG.getConstant(Func ? 1 : 0, MVT::i32),
1440                               InFlag };
1441   Chain = DAG.getNode(NVPTXISD::CallArgEnd, dl, CallArgEndVTs, CallArgEndOps);
1442   InFlag = Chain.getValue(1);
1443
1444   if (!Func) {
1445     SDVTList PrototypeVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1446     SDValue PrototypeOps[] = { Chain, DAG.getConstant(uniqueCallSite, MVT::i32),
1447                                InFlag };
1448     Chain = DAG.getNode(NVPTXISD::Prototype, dl, PrototypeVTs, PrototypeOps);
1449     InFlag = Chain.getValue(1);
1450   }
1451
1452   // Generate loads from param memory/moves from registers for result
1453   if (Ins.size() > 0) {
1454     if (retTy && retTy->isVectorTy()) {
1455       EVT ObjectVT = getValueType(retTy);
1456       unsigned NumElts = ObjectVT.getVectorNumElements();
1457       EVT EltVT = ObjectVT.getVectorElementType();
1458       assert(STI.getTargetLowering()->getNumRegisters(F->getContext(),
1459                                                       ObjectVT) == NumElts &&
1460              "Vector was not scalarized");
1461       unsigned sz = EltVT.getSizeInBits();
1462       bool needTruncate = sz < 8 ? true : false;
1463
1464       if (NumElts == 1) {
1465         // Just a simple load
1466         SmallVector<EVT, 4> LoadRetVTs;
1467         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1468           // If loading i1/i8 result, generate
1469           //   load.b8 i16
1470           //   if i1
1471           //   trunc i16 to i1
1472           LoadRetVTs.push_back(MVT::i16);
1473         } else
1474           LoadRetVTs.push_back(EltVT);
1475         LoadRetVTs.push_back(MVT::Other);
1476         LoadRetVTs.push_back(MVT::Glue);
1477         SmallVector<SDValue, 4> LoadRetOps;
1478         LoadRetOps.push_back(Chain);
1479         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1480         LoadRetOps.push_back(DAG.getConstant(0, MVT::i32));
1481         LoadRetOps.push_back(InFlag);
1482         SDValue retval = DAG.getMemIntrinsicNode(
1483             NVPTXISD::LoadParam, dl,
1484             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1485         Chain = retval.getValue(1);
1486         InFlag = retval.getValue(2);
1487         SDValue Ret0 = retval;
1488         if (needTruncate)
1489           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Ret0);
1490         InVals.push_back(Ret0);
1491       } else if (NumElts == 2) {
1492         // LoadV2
1493         SmallVector<EVT, 4> LoadRetVTs;
1494         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1495           // If loading i1/i8 result, generate
1496           //   load.b8 i16
1497           //   if i1
1498           //   trunc i16 to i1
1499           LoadRetVTs.push_back(MVT::i16);
1500           LoadRetVTs.push_back(MVT::i16);
1501         } else {
1502           LoadRetVTs.push_back(EltVT);
1503           LoadRetVTs.push_back(EltVT);
1504         }
1505         LoadRetVTs.push_back(MVT::Other);
1506         LoadRetVTs.push_back(MVT::Glue);
1507         SmallVector<SDValue, 4> LoadRetOps;
1508         LoadRetOps.push_back(Chain);
1509         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1510         LoadRetOps.push_back(DAG.getConstant(0, MVT::i32));
1511         LoadRetOps.push_back(InFlag);
1512         SDValue retval = DAG.getMemIntrinsicNode(
1513             NVPTXISD::LoadParamV2, dl,
1514             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1515         Chain = retval.getValue(2);
1516         InFlag = retval.getValue(3);
1517         SDValue Ret0 = retval.getValue(0);
1518         SDValue Ret1 = retval.getValue(1);
1519         if (needTruncate) {
1520           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret0);
1521           InVals.push_back(Ret0);
1522           Ret1 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret1);
1523           InVals.push_back(Ret1);
1524         } else {
1525           InVals.push_back(Ret0);
1526           InVals.push_back(Ret1);
1527         }
1528       } else {
1529         // Split into N LoadV4
1530         unsigned Ofst = 0;
1531         unsigned VecSize = 4;
1532         unsigned Opc = NVPTXISD::LoadParamV4;
1533         if (EltVT.getSizeInBits() == 64) {
1534           VecSize = 2;
1535           Opc = NVPTXISD::LoadParamV2;
1536         }
1537         EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
1538         for (unsigned i = 0; i < NumElts; i += VecSize) {
1539           SmallVector<EVT, 8> LoadRetVTs;
1540           if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1541             // If loading i1/i8 result, generate
1542             //   load.b8 i16
1543             //   if i1
1544             //   trunc i16 to i1
1545             for (unsigned j = 0; j < VecSize; ++j)
1546               LoadRetVTs.push_back(MVT::i16);
1547           } else {
1548             for (unsigned j = 0; j < VecSize; ++j)
1549               LoadRetVTs.push_back(EltVT);
1550           }
1551           LoadRetVTs.push_back(MVT::Other);
1552           LoadRetVTs.push_back(MVT::Glue);
1553           SmallVector<SDValue, 4> LoadRetOps;
1554           LoadRetOps.push_back(Chain);
1555           LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1556           LoadRetOps.push_back(DAG.getConstant(Ofst, MVT::i32));
1557           LoadRetOps.push_back(InFlag);
1558           SDValue retval = DAG.getMemIntrinsicNode(
1559               Opc, dl, DAG.getVTList(LoadRetVTs),
1560               LoadRetOps, EltVT, MachinePointerInfo());
1561           if (VecSize == 2) {
1562             Chain = retval.getValue(2);
1563             InFlag = retval.getValue(3);
1564           } else {
1565             Chain = retval.getValue(4);
1566             InFlag = retval.getValue(5);
1567           }
1568
1569           for (unsigned j = 0; j < VecSize; ++j) {
1570             if (i + j >= NumElts)
1571               break;
1572             SDValue Elt = retval.getValue(j);
1573             if (needTruncate)
1574               Elt = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
1575             InVals.push_back(Elt);
1576           }
1577           Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
1578         }
1579       }
1580     } else {
1581       SmallVector<EVT, 16> VTs;
1582       SmallVector<uint64_t, 16> Offsets;
1583       ComputePTXValueVTs(*this, retTy, VTs, &Offsets, 0);
1584       assert(VTs.size() == Ins.size() && "Bad value decomposition");
1585       unsigned RetAlign = getArgumentAlignment(Callee, CS, retTy, 0);
1586       for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
1587         unsigned sz = VTs[i].getSizeInBits();
1588         unsigned AlignI = GreatestCommonDivisor64(RetAlign, Offsets[i]);
1589         bool needTruncate = sz < 8 ? true : false;
1590         if (VTs[i].isInteger() && (sz < 8))
1591           sz = 8;
1592
1593         SmallVector<EVT, 4> LoadRetVTs;
1594         EVT TheLoadType = VTs[i];
1595         if (retTy->isIntegerTy() &&
1596             TD->getTypeAllocSizeInBits(retTy) < 32) {
1597           // This is for integer types only, and specifically not for
1598           // aggregates.
1599           LoadRetVTs.push_back(MVT::i32);
1600           TheLoadType = MVT::i32;
1601         } else if (sz < 16) {
1602           // If loading i1/i8 result, generate
1603           //   load i8 (-> i16)
1604           //   trunc i16 to i1/i8
1605           LoadRetVTs.push_back(MVT::i16);
1606         } else
1607           LoadRetVTs.push_back(Ins[i].VT);
1608         LoadRetVTs.push_back(MVT::Other);
1609         LoadRetVTs.push_back(MVT::Glue);
1610
1611         SmallVector<SDValue, 4> LoadRetOps;
1612         LoadRetOps.push_back(Chain);
1613         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1614         LoadRetOps.push_back(DAG.getConstant(Offsets[i], MVT::i32));
1615         LoadRetOps.push_back(InFlag);
1616         SDValue retval = DAG.getMemIntrinsicNode(
1617             NVPTXISD::LoadParam, dl,
1618             DAG.getVTList(LoadRetVTs), LoadRetOps,
1619             TheLoadType, MachinePointerInfo(), AlignI);
1620         Chain = retval.getValue(1);
1621         InFlag = retval.getValue(2);
1622         SDValue Ret0 = retval.getValue(0);
1623         if (needTruncate)
1624           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, Ins[i].VT, Ret0);
1625         InVals.push_back(Ret0);
1626       }
1627     }
1628   }
1629
1630   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(uniqueCallSite, true),
1631                              DAG.getIntPtrConstant(uniqueCallSite + 1, true),
1632                              InFlag, dl);
1633   uniqueCallSite++;
1634
1635   // set isTailCall to false for now, until we figure out how to express
1636   // tail call optimization in PTX
1637   isTailCall = false;
1638   return Chain;
1639 }
1640
1641 // By default CONCAT_VECTORS is lowered by ExpandVectorBuildThroughStack()
1642 // (see LegalizeDAG.cpp). This is slow and uses local memory.
1643 // We use extract/insert/build vector just as what LegalizeOp() does in llvm 2.5
1644 SDValue
1645 NVPTXTargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
1646   SDNode *Node = Op.getNode();
1647   SDLoc dl(Node);
1648   SmallVector<SDValue, 8> Ops;
1649   unsigned NumOperands = Node->getNumOperands();
1650   for (unsigned i = 0; i < NumOperands; ++i) {
1651     SDValue SubOp = Node->getOperand(i);
1652     EVT VVT = SubOp.getNode()->getValueType(0);
1653     EVT EltVT = VVT.getVectorElementType();
1654     unsigned NumSubElem = VVT.getVectorNumElements();
1655     for (unsigned j = 0; j < NumSubElem; ++j) {
1656       Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, SubOp,
1657                                 DAG.getIntPtrConstant(j)));
1658     }
1659   }
1660   return DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Ops);
1661 }
1662
1663 /// LowerShiftRightParts - Lower SRL_PARTS, SRA_PARTS, which
1664 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1665 ///    amount, or
1666 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1667 ///    amount.
1668 SDValue NVPTXTargetLowering::LowerShiftRightParts(SDValue Op,
1669                                                   SelectionDAG &DAG) const {
1670   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1671   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
1672
1673   EVT VT = Op.getValueType();
1674   unsigned VTBits = VT.getSizeInBits();
1675   SDLoc dl(Op);
1676   SDValue ShOpLo = Op.getOperand(0);
1677   SDValue ShOpHi = Op.getOperand(1);
1678   SDValue ShAmt  = Op.getOperand(2);
1679   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
1680
1681   if (VTBits == 32 && STI.getSmVersion() >= 35) {
1682
1683     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1684     // {dHi, dLo} = {aHi, aLo} >> Amt
1685     //   dHi = aHi >> Amt
1686     //   dLo = shf.r.clamp aLo, aHi, Amt
1687
1688     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1689     SDValue Lo = DAG.getNode(NVPTXISD::FUN_SHFR_CLAMP, dl, VT, ShOpLo, ShOpHi,
1690                              ShAmt);
1691
1692     SDValue Ops[2] = { Lo, Hi };
1693     return DAG.getMergeValues(Ops, dl);
1694   }
1695   else {
1696
1697     // {dHi, dLo} = {aHi, aLo} >> Amt
1698     // - if (Amt>=size) then
1699     //      dLo = aHi >> (Amt-size)
1700     //      dHi = aHi >> Amt (this is either all 0 or all 1)
1701     //   else
1702     //      dLo = (aLo >>logic Amt) | (aHi << (size-Amt))
1703     //      dHi = aHi >> Amt
1704
1705     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1706                                    DAG.getConstant(VTBits, MVT::i32), ShAmt);
1707     SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
1708     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1709                                      DAG.getConstant(VTBits, MVT::i32));
1710     SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
1711     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1712     SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
1713
1714     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1715                                DAG.getConstant(VTBits, MVT::i32), ISD::SETGE);
1716     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1717     SDValue Lo = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1718
1719     SDValue Ops[2] = { Lo, Hi };
1720     return DAG.getMergeValues(Ops, dl);
1721   }
1722 }
1723
1724 /// LowerShiftLeftParts - Lower SHL_PARTS, which
1725 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1726 ///    amount, or
1727 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1728 ///    amount.
1729 SDValue NVPTXTargetLowering::LowerShiftLeftParts(SDValue Op,
1730                                                  SelectionDAG &DAG) const {
1731   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1732   assert(Op.getOpcode() == ISD::SHL_PARTS);
1733
1734   EVT VT = Op.getValueType();
1735   unsigned VTBits = VT.getSizeInBits();
1736   SDLoc dl(Op);
1737   SDValue ShOpLo = Op.getOperand(0);
1738   SDValue ShOpHi = Op.getOperand(1);
1739   SDValue ShAmt  = Op.getOperand(2);
1740
1741   if (VTBits == 32 && STI.getSmVersion() >= 35) {
1742
1743     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1744     // {dHi, dLo} = {aHi, aLo} << Amt
1745     //   dHi = shf.l.clamp aLo, aHi, Amt
1746     //   dLo = aLo << Amt
1747
1748     SDValue Hi = DAG.getNode(NVPTXISD::FUN_SHFL_CLAMP, dl, VT, ShOpLo, ShOpHi,
1749                              ShAmt);
1750     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1751
1752     SDValue Ops[2] = { Lo, Hi };
1753     return DAG.getMergeValues(Ops, dl);
1754   }
1755   else {
1756
1757     // {dHi, dLo} = {aHi, aLo} << Amt
1758     // - if (Amt>=size) then
1759     //      dLo = aLo << Amt (all 0)
1760     //      dLo = aLo << (Amt-size)
1761     //   else
1762     //      dLo = aLo << Amt
1763     //      dHi = (aHi << Amt) | (aLo >> (size-Amt))
1764
1765     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1766                                    DAG.getConstant(VTBits, MVT::i32), ShAmt);
1767     SDValue Tmp1 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
1768     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1769                                      DAG.getConstant(VTBits, MVT::i32));
1770     SDValue Tmp2 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
1771     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1772     SDValue TrueVal = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
1773
1774     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1775                                DAG.getConstant(VTBits, MVT::i32), ISD::SETGE);
1776     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1777     SDValue Hi = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1778
1779     SDValue Ops[2] = { Lo, Hi };
1780     return DAG.getMergeValues(Ops, dl);
1781   }
1782 }
1783
1784 SDValue
1785 NVPTXTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
1786   switch (Op.getOpcode()) {
1787   case ISD::RETURNADDR:
1788     return SDValue();
1789   case ISD::FRAMEADDR:
1790     return SDValue();
1791   case ISD::GlobalAddress:
1792     return LowerGlobalAddress(Op, DAG);
1793   case ISD::INTRINSIC_W_CHAIN:
1794     return Op;
1795   case ISD::BUILD_VECTOR:
1796   case ISD::EXTRACT_SUBVECTOR:
1797     return Op;
1798   case ISD::CONCAT_VECTORS:
1799     return LowerCONCAT_VECTORS(Op, DAG);
1800   case ISD::STORE:
1801     return LowerSTORE(Op, DAG);
1802   case ISD::LOAD:
1803     return LowerLOAD(Op, DAG);
1804   case ISD::SHL_PARTS:
1805     return LowerShiftLeftParts(Op, DAG);
1806   case ISD::SRA_PARTS:
1807   case ISD::SRL_PARTS:
1808     return LowerShiftRightParts(Op, DAG);
1809   case ISD::SELECT:
1810     return LowerSelect(Op, DAG);
1811   default:
1812     llvm_unreachable("Custom lowering not defined for operation");
1813   }
1814 }
1815
1816 SDValue NVPTXTargetLowering::LowerSelect(SDValue Op, SelectionDAG &DAG) const {
1817   SDValue Op0 = Op->getOperand(0);
1818   SDValue Op1 = Op->getOperand(1);
1819   SDValue Op2 = Op->getOperand(2);
1820   SDLoc DL(Op.getNode());
1821
1822   assert(Op.getValueType() == MVT::i1 && "Custom lowering enabled only for i1");
1823
1824   Op1 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op1);
1825   Op2 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op2);
1826   SDValue Select = DAG.getNode(ISD::SELECT, DL, MVT::i32, Op0, Op1, Op2);
1827   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Select);
1828
1829   return Trunc;
1830 }
1831
1832 SDValue NVPTXTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1833   if (Op.getValueType() == MVT::i1)
1834     return LowerLOADi1(Op, DAG);
1835   else
1836     return SDValue();
1837 }
1838
1839 // v = ld i1* addr
1840 //   =>
1841 // v1 = ld i8* addr (-> i16)
1842 // v = trunc i16 to i1
1843 SDValue NVPTXTargetLowering::LowerLOADi1(SDValue Op, SelectionDAG &DAG) const {
1844   SDNode *Node = Op.getNode();
1845   LoadSDNode *LD = cast<LoadSDNode>(Node);
1846   SDLoc dl(Node);
1847   assert(LD->getExtensionType() == ISD::NON_EXTLOAD);
1848   assert(Node->getValueType(0) == MVT::i1 &&
1849          "Custom lowering for i1 load only");
1850   SDValue newLD =
1851       DAG.getLoad(MVT::i16, dl, LD->getChain(), LD->getBasePtr(),
1852                   LD->getPointerInfo(), LD->isVolatile(), LD->isNonTemporal(),
1853                   LD->isInvariant(), LD->getAlignment());
1854   SDValue result = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, newLD);
1855   // The legalizer (the caller) is expecting two values from the legalized
1856   // load, so we build a MergeValues node for it. See ExpandUnalignedLoad()
1857   // in LegalizeDAG.cpp which also uses MergeValues.
1858   SDValue Ops[] = { result, LD->getChain() };
1859   return DAG.getMergeValues(Ops, dl);
1860 }
1861
1862 SDValue NVPTXTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1863   EVT ValVT = Op.getOperand(1).getValueType();
1864   if (ValVT == MVT::i1)
1865     return LowerSTOREi1(Op, DAG);
1866   else if (ValVT.isVector())
1867     return LowerSTOREVector(Op, DAG);
1868   else
1869     return SDValue();
1870 }
1871
1872 SDValue
1873 NVPTXTargetLowering::LowerSTOREVector(SDValue Op, SelectionDAG &DAG) const {
1874   SDNode *N = Op.getNode();
1875   SDValue Val = N->getOperand(1);
1876   SDLoc DL(N);
1877   EVT ValVT = Val.getValueType();
1878
1879   if (ValVT.isVector()) {
1880     // We only handle "native" vector sizes for now, e.g. <4 x double> is not
1881     // legal.  We can (and should) split that into 2 stores of <2 x double> here
1882     // but I'm leaving that as a TODO for now.
1883     if (!ValVT.isSimple())
1884       return SDValue();
1885     switch (ValVT.getSimpleVT().SimpleTy) {
1886     default:
1887       return SDValue();
1888     case MVT::v2i8:
1889     case MVT::v2i16:
1890     case MVT::v2i32:
1891     case MVT::v2i64:
1892     case MVT::v2f32:
1893     case MVT::v2f64:
1894     case MVT::v4i8:
1895     case MVT::v4i16:
1896     case MVT::v4i32:
1897     case MVT::v4f32:
1898       // This is a "native" vector type
1899       break;
1900     }
1901
1902     MemSDNode *MemSD = cast<MemSDNode>(N);
1903     const DataLayout *TD = getDataLayout();
1904
1905     unsigned Align = MemSD->getAlignment();
1906     unsigned PrefAlign =
1907       TD->getPrefTypeAlignment(ValVT.getTypeForEVT(*DAG.getContext()));
1908     if (Align < PrefAlign) {
1909       // This store is not sufficiently aligned, so bail out and let this vector
1910       // store be scalarized.  Note that we may still be able to emit smaller
1911       // vector stores.  For example, if we are storing a <4 x float> with an
1912       // alignment of 8, this check will fail but the legalizer will try again
1913       // with 2 x <2 x float>, which will succeed with an alignment of 8.
1914       return SDValue();
1915     }
1916
1917     unsigned Opcode = 0;
1918     EVT EltVT = ValVT.getVectorElementType();
1919     unsigned NumElts = ValVT.getVectorNumElements();
1920
1921     // Since StoreV2 is a target node, we cannot rely on DAG type legalization.
1922     // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
1923     // stored type to i16 and propagate the "real" type as the memory type.
1924     bool NeedExt = false;
1925     if (EltVT.getSizeInBits() < 16)
1926       NeedExt = true;
1927
1928     switch (NumElts) {
1929     default:
1930       return SDValue();
1931     case 2:
1932       Opcode = NVPTXISD::StoreV2;
1933       break;
1934     case 4: {
1935       Opcode = NVPTXISD::StoreV4;
1936       break;
1937     }
1938     }
1939
1940     SmallVector<SDValue, 8> Ops;
1941
1942     // First is the chain
1943     Ops.push_back(N->getOperand(0));
1944
1945     // Then the split values
1946     for (unsigned i = 0; i < NumElts; ++i) {
1947       SDValue ExtVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, Val,
1948                                    DAG.getIntPtrConstant(i));
1949       if (NeedExt)
1950         ExtVal = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i16, ExtVal);
1951       Ops.push_back(ExtVal);
1952     }
1953
1954     // Then any remaining arguments
1955     for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
1956       Ops.push_back(N->getOperand(i));
1957     }
1958
1959     SDValue NewSt = DAG.getMemIntrinsicNode(
1960         Opcode, DL, DAG.getVTList(MVT::Other), Ops,
1961         MemSD->getMemoryVT(), MemSD->getMemOperand());
1962
1963     //return DCI.CombineTo(N, NewSt, true);
1964     return NewSt;
1965   }
1966
1967   return SDValue();
1968 }
1969
1970 // st i1 v, addr
1971 //    =>
1972 // v1 = zxt v to i16
1973 // st.u8 i16, addr
1974 SDValue NVPTXTargetLowering::LowerSTOREi1(SDValue Op, SelectionDAG &DAG) const {
1975   SDNode *Node = Op.getNode();
1976   SDLoc dl(Node);
1977   StoreSDNode *ST = cast<StoreSDNode>(Node);
1978   SDValue Tmp1 = ST->getChain();
1979   SDValue Tmp2 = ST->getBasePtr();
1980   SDValue Tmp3 = ST->getValue();
1981   assert(Tmp3.getValueType() == MVT::i1 && "Custom lowering for i1 store only");
1982   unsigned Alignment = ST->getAlignment();
1983   bool isVolatile = ST->isVolatile();
1984   bool isNonTemporal = ST->isNonTemporal();
1985   Tmp3 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Tmp3);
1986   SDValue Result = DAG.getTruncStore(Tmp1, dl, Tmp3, Tmp2,
1987                                      ST->getPointerInfo(), MVT::i8, isNonTemporal,
1988                                      isVolatile, Alignment);
1989   return Result;
1990 }
1991
1992 SDValue NVPTXTargetLowering::getExtSymb(SelectionDAG &DAG, const char *inname,
1993                                         int idx, EVT v) const {
1994   std::string *name = nvTM->getManagedStrPool()->getManagedString(inname);
1995   std::stringstream suffix;
1996   suffix << idx;
1997   *name += suffix.str();
1998   return DAG.getTargetExternalSymbol(name->c_str(), v);
1999 }
2000
2001 SDValue
2002 NVPTXTargetLowering::getParamSymbol(SelectionDAG &DAG, int idx, EVT v) const {
2003   std::string ParamSym;
2004   raw_string_ostream ParamStr(ParamSym);
2005
2006   ParamStr << DAG.getMachineFunction().getName() << "_param_" << idx;
2007   ParamStr.flush();
2008
2009   std::string *SavedStr =
2010     nvTM->getManagedStrPool()->getManagedString(ParamSym.c_str());
2011   return DAG.getTargetExternalSymbol(SavedStr->c_str(), v);
2012 }
2013
2014 SDValue NVPTXTargetLowering::getParamHelpSymbol(SelectionDAG &DAG, int idx) {
2015   return getExtSymb(DAG, ".HLPPARAM", idx);
2016 }
2017
2018 // Check to see if the kernel argument is image*_t or sampler_t
2019
2020 bool llvm::isImageOrSamplerVal(const Value *arg, const Module *context) {
2021   static const char *const specialTypes[] = { "struct._image2d_t",
2022                                               "struct._image3d_t",
2023                                               "struct._sampler_t" };
2024
2025   const Type *Ty = arg->getType();
2026   const PointerType *PTy = dyn_cast<PointerType>(Ty);
2027
2028   if (!PTy)
2029     return false;
2030
2031   if (!context)
2032     return false;
2033
2034   const StructType *STy = dyn_cast<StructType>(PTy->getElementType());
2035   const std::string TypeName = STy && !STy->isLiteral() ? STy->getName() : "";
2036
2037   for (int i = 0, e = array_lengthof(specialTypes); i != e; ++i)
2038     if (TypeName == specialTypes[i])
2039       return true;
2040
2041   return false;
2042 }
2043
2044 SDValue NVPTXTargetLowering::LowerFormalArguments(
2045     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2046     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2047     SmallVectorImpl<SDValue> &InVals) const {
2048   MachineFunction &MF = DAG.getMachineFunction();
2049   const DataLayout *TD = getDataLayout();
2050
2051   const Function *F = MF.getFunction();
2052   const AttributeSet &PAL = F->getAttributes();
2053   const TargetLowering *TLI = STI.getTargetLowering();
2054
2055   SDValue Root = DAG.getRoot();
2056   std::vector<SDValue> OutChains;
2057
2058   bool isKernel = llvm::isKernelFunction(*F);
2059   bool isABI = (STI.getSmVersion() >= 20);
2060   assert(isABI && "Non-ABI compilation is not supported");
2061   if (!isABI)
2062     return Chain;
2063
2064   std::vector<Type *> argTypes;
2065   std::vector<const Argument *> theArgs;
2066   for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
2067        I != E; ++I) {
2068     theArgs.push_back(I);
2069     argTypes.push_back(I->getType());
2070   }
2071   // argTypes.size() (or theArgs.size()) and Ins.size() need not match.
2072   // Ins.size() will be larger
2073   //   * if there is an aggregate argument with multiple fields (each field
2074   //     showing up separately in Ins)
2075   //   * if there is a vector argument with more than typical vector-length
2076   //     elements (generally if more than 4) where each vector element is
2077   //     individually present in Ins.
2078   // So a different index should be used for indexing into Ins.
2079   // See similar issue in LowerCall.
2080   unsigned InsIdx = 0;
2081
2082   int idx = 0;
2083   for (unsigned i = 0, e = theArgs.size(); i != e; ++i, ++idx, ++InsIdx) {
2084     Type *Ty = argTypes[i];
2085
2086     // If the kernel argument is image*_t or sampler_t, convert it to
2087     // a i32 constant holding the parameter position. This can later
2088     // matched in the AsmPrinter to output the correct mangled name.
2089     if (isImageOrSamplerVal(
2090             theArgs[i],
2091             (theArgs[i]->getParent() ? theArgs[i]->getParent()->getParent()
2092                                      : nullptr))) {
2093       assert(isKernel && "Only kernels can have image/sampler params");
2094       InVals.push_back(DAG.getConstant(i + 1, MVT::i32));
2095       continue;
2096     }
2097
2098     if (theArgs[i]->use_empty()) {
2099       // argument is dead
2100       if (Ty->isAggregateType()) {
2101         SmallVector<EVT, 16> vtparts;
2102
2103         ComputePTXValueVTs(*this, Ty, vtparts);
2104         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2105         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2106              ++parti) {
2107           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2108           ++InsIdx;
2109         }
2110         if (vtparts.size() > 0)
2111           --InsIdx;
2112         continue;
2113       }
2114       if (Ty->isVectorTy()) {
2115         EVT ObjectVT = getValueType(Ty);
2116         unsigned NumRegs = TLI->getNumRegisters(F->getContext(), ObjectVT);
2117         for (unsigned parti = 0; parti < NumRegs; ++parti) {
2118           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2119           ++InsIdx;
2120         }
2121         if (NumRegs > 0)
2122           --InsIdx;
2123         continue;
2124       }
2125       InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2126       continue;
2127     }
2128
2129     // In the following cases, assign a node order of "idx+1"
2130     // to newly created nodes. The SDNodes for params have to
2131     // appear in the same order as their order of appearance
2132     // in the original function. "idx+1" holds that order.
2133     if (PAL.hasAttribute(i + 1, Attribute::ByVal) == false) {
2134       if (Ty->isAggregateType()) {
2135         SmallVector<EVT, 16> vtparts;
2136         SmallVector<uint64_t, 16> offsets;
2137
2138         // NOTE: Here, we lose the ability to issue vector loads for vectors
2139         // that are a part of a struct.  This should be investigated in the
2140         // future.
2141         ComputePTXValueVTs(*this, Ty, vtparts, &offsets, 0);
2142         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2143         bool aggregateIsPacked = false;
2144         if (StructType *STy = llvm::dyn_cast<StructType>(Ty))
2145           aggregateIsPacked = STy->isPacked();
2146
2147         SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2148         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2149              ++parti) {
2150           EVT partVT = vtparts[parti];
2151           Value *srcValue = Constant::getNullValue(
2152               PointerType::get(partVT.getTypeForEVT(F->getContext()),
2153                                llvm::ADDRESS_SPACE_PARAM));
2154           SDValue srcAddr =
2155               DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2156                           DAG.getConstant(offsets[parti], getPointerTy()));
2157           unsigned partAlign =
2158               aggregateIsPacked ? 1
2159                                 : TD->getABITypeAlignment(
2160                                       partVT.getTypeForEVT(F->getContext()));
2161           SDValue p;
2162           if (Ins[InsIdx].VT.getSizeInBits() > partVT.getSizeInBits()) {
2163             ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
2164                                      ISD::SEXTLOAD : ISD::ZEXTLOAD;
2165             p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, srcAddr,
2166                                MachinePointerInfo(srcValue), partVT, false,
2167                                false, false, partAlign);
2168           } else {
2169             p = DAG.getLoad(partVT, dl, Root, srcAddr,
2170                             MachinePointerInfo(srcValue), false, false, false,
2171                             partAlign);
2172           }
2173           if (p.getNode())
2174             p.getNode()->setIROrder(idx + 1);
2175           InVals.push_back(p);
2176           ++InsIdx;
2177         }
2178         if (vtparts.size() > 0)
2179           --InsIdx;
2180         continue;
2181       }
2182       if (Ty->isVectorTy()) {
2183         EVT ObjectVT = getValueType(Ty);
2184         SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2185         unsigned NumElts = ObjectVT.getVectorNumElements();
2186         assert(TLI->getNumRegisters(F->getContext(), ObjectVT) == NumElts &&
2187                "Vector was not scalarized");
2188         EVT EltVT = ObjectVT.getVectorElementType();
2189
2190         // V1 load
2191         // f32 = load ...
2192         if (NumElts == 1) {
2193           // We only have one element, so just directly load it
2194           Value *SrcValue = Constant::getNullValue(PointerType::get(
2195               EltVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2196           SDValue P = DAG.getLoad(
2197               EltVT, dl, Root, Arg, MachinePointerInfo(SrcValue), false,
2198               false, true,
2199               TD->getABITypeAlignment(EltVT.getTypeForEVT(F->getContext())));
2200           if (P.getNode())
2201             P.getNode()->setIROrder(idx + 1);
2202
2203           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2204             P = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, P);
2205           InVals.push_back(P);
2206           ++InsIdx;
2207         } else if (NumElts == 2) {
2208           // V2 load
2209           // f32,f32 = load ...
2210           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, 2);
2211           Value *SrcValue = Constant::getNullValue(PointerType::get(
2212               VecVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2213           SDValue P = DAG.getLoad(
2214               VecVT, dl, Root, Arg, MachinePointerInfo(SrcValue), false,
2215               false, true,
2216               TD->getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())));
2217           if (P.getNode())
2218             P.getNode()->setIROrder(idx + 1);
2219
2220           SDValue Elt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2221                                      DAG.getIntPtrConstant(0));
2222           SDValue Elt1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2223                                      DAG.getIntPtrConstant(1));
2224
2225           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits()) {
2226             Elt0 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt0);
2227             Elt1 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt1);
2228           }
2229
2230           InVals.push_back(Elt0);
2231           InVals.push_back(Elt1);
2232           InsIdx += 2;
2233         } else {
2234           // V4 loads
2235           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
2236           // the
2237           // vector will be expanded to a power of 2 elements, so we know we can
2238           // always round up to the next multiple of 4 when creating the vector
2239           // loads.
2240           // e.g.  4 elem => 1 ld.v4
2241           //       6 elem => 2 ld.v4
2242           //       8 elem => 2 ld.v4
2243           //      11 elem => 3 ld.v4
2244           unsigned VecSize = 4;
2245           if (EltVT.getSizeInBits() == 64) {
2246             VecSize = 2;
2247           }
2248           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2249           unsigned Ofst = 0;
2250           for (unsigned i = 0; i < NumElts; i += VecSize) {
2251             Value *SrcValue = Constant::getNullValue(
2252                 PointerType::get(VecVT.getTypeForEVT(F->getContext()),
2253                                  llvm::ADDRESS_SPACE_PARAM));
2254             SDValue SrcAddr =
2255                 DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2256                             DAG.getConstant(Ofst, getPointerTy()));
2257             SDValue P = DAG.getLoad(
2258                 VecVT, dl, Root, SrcAddr, MachinePointerInfo(SrcValue), false,
2259                 false, true,
2260                 TD->getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())));
2261             if (P.getNode())
2262               P.getNode()->setIROrder(idx + 1);
2263
2264             for (unsigned j = 0; j < VecSize; ++j) {
2265               if (i + j >= NumElts)
2266                 break;
2267               SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2268                                         DAG.getIntPtrConstant(j));
2269               if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2270                 Elt = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt);
2271               InVals.push_back(Elt);
2272             }
2273             Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2274           }
2275           InsIdx += NumElts;
2276         }
2277
2278         if (NumElts > 0)
2279           --InsIdx;
2280         continue;
2281       }
2282       // A plain scalar.
2283       EVT ObjectVT = getValueType(Ty);
2284       // If ABI, load from the param symbol
2285       SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2286       Value *srcValue = Constant::getNullValue(PointerType::get(
2287           ObjectVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2288       SDValue p;
2289        if (ObjectVT.getSizeInBits() < Ins[InsIdx].VT.getSizeInBits()) {
2290         ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
2291                                        ISD::SEXTLOAD : ISD::ZEXTLOAD;
2292         p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, Arg,
2293                            MachinePointerInfo(srcValue), ObjectVT, false, false,
2294                            false,
2295         TD->getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2296       } else {
2297         p = DAG.getLoad(Ins[InsIdx].VT, dl, Root, Arg,
2298                         MachinePointerInfo(srcValue), false, false, false,
2299         TD->getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2300       }
2301       if (p.getNode())
2302         p.getNode()->setIROrder(idx + 1);
2303       InVals.push_back(p);
2304       continue;
2305     }
2306
2307     // Param has ByVal attribute
2308     // Return MoveParam(param symbol).
2309     // Ideally, the param symbol can be returned directly,
2310     // but when SDNode builder decides to use it in a CopyToReg(),
2311     // machine instruction fails because TargetExternalSymbol
2312     // (not lowered) is target dependent, and CopyToReg assumes
2313     // the source is lowered.
2314     EVT ObjectVT = getValueType(Ty);
2315     assert(ObjectVT == Ins[InsIdx].VT &&
2316            "Ins type did not match function type");
2317     SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2318     SDValue p = DAG.getNode(NVPTXISD::MoveParam, dl, ObjectVT, Arg);
2319     if (p.getNode())
2320       p.getNode()->setIROrder(idx + 1);
2321     if (isKernel)
2322       InVals.push_back(p);
2323     else {
2324       SDValue p2 = DAG.getNode(
2325           ISD::INTRINSIC_WO_CHAIN, dl, ObjectVT,
2326           DAG.getConstant(Intrinsic::nvvm_ptr_local_to_gen, MVT::i32), p);
2327       InVals.push_back(p2);
2328     }
2329   }
2330
2331   // Clang will check explicit VarArg and issue error if any. However, Clang
2332   // will let code with
2333   // implicit var arg like f() pass. See bug 617733.
2334   // We treat this case as if the arg list is empty.
2335   // if (F.isVarArg()) {
2336   // assert(0 && "VarArg not supported yet!");
2337   //}
2338
2339   if (!OutChains.empty())
2340     DAG.setRoot(DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains));
2341
2342   return Chain;
2343 }
2344
2345
2346 SDValue
2347 NVPTXTargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2348                                  bool isVarArg,
2349                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
2350                                  const SmallVectorImpl<SDValue> &OutVals,
2351                                  SDLoc dl, SelectionDAG &DAG) const {
2352   MachineFunction &MF = DAG.getMachineFunction();
2353   const Function *F = MF.getFunction();
2354   Type *RetTy = F->getReturnType();
2355   const DataLayout *TD = getDataLayout();
2356
2357   bool isABI = (STI.getSmVersion() >= 20);
2358   assert(isABI && "Non-ABI compilation is not supported");
2359   if (!isABI)
2360     return Chain;
2361
2362   if (VectorType *VTy = dyn_cast<VectorType>(RetTy)) {
2363     // If we have a vector type, the OutVals array will be the scalarized
2364     // components and we have combine them into 1 or more vector stores.
2365     unsigned NumElts = VTy->getNumElements();
2366     assert(NumElts == Outs.size() && "Bad scalarization of return value");
2367
2368     // const_cast can be removed in later LLVM versions
2369     EVT EltVT = getValueType(RetTy).getVectorElementType();
2370     bool NeedExtend = false;
2371     if (EltVT.getSizeInBits() < 16)
2372       NeedExtend = true;
2373
2374     // V1 store
2375     if (NumElts == 1) {
2376       SDValue StoreVal = OutVals[0];
2377       // We only have one element, so just directly store it
2378       if (NeedExtend)
2379         StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
2380       SDValue Ops[] = { Chain, DAG.getConstant(0, MVT::i32), StoreVal };
2381       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2382                                       DAG.getVTList(MVT::Other), Ops,
2383                                       EltVT, MachinePointerInfo());
2384
2385     } else if (NumElts == 2) {
2386       // V2 store
2387       SDValue StoreVal0 = OutVals[0];
2388       SDValue StoreVal1 = OutVals[1];
2389
2390       if (NeedExtend) {
2391         StoreVal0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal0);
2392         StoreVal1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal1);
2393       }
2394
2395       SDValue Ops[] = { Chain, DAG.getConstant(0, MVT::i32), StoreVal0,
2396                         StoreVal1 };
2397       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetvalV2, dl,
2398                                       DAG.getVTList(MVT::Other), Ops,
2399                                       EltVT, MachinePointerInfo());
2400     } else {
2401       // V4 stores
2402       // We have at least 4 elements (<3 x Ty> expands to 4 elements) and the
2403       // vector will be expanded to a power of 2 elements, so we know we can
2404       // always round up to the next multiple of 4 when creating the vector
2405       // stores.
2406       // e.g.  4 elem => 1 st.v4
2407       //       6 elem => 2 st.v4
2408       //       8 elem => 2 st.v4
2409       //      11 elem => 3 st.v4
2410
2411       unsigned VecSize = 4;
2412       if (OutVals[0].getValueType().getSizeInBits() == 64)
2413         VecSize = 2;
2414
2415       unsigned Offset = 0;
2416
2417       EVT VecVT =
2418           EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2419       unsigned PerStoreOffset =
2420           TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2421
2422       for (unsigned i = 0; i < NumElts; i += VecSize) {
2423         // Get values
2424         SDValue StoreVal;
2425         SmallVector<SDValue, 8> Ops;
2426         Ops.push_back(Chain);
2427         Ops.push_back(DAG.getConstant(Offset, MVT::i32));
2428         unsigned Opc = NVPTXISD::StoreRetvalV2;
2429         EVT ExtendedVT = (NeedExtend) ? MVT::i16 : OutVals[0].getValueType();
2430
2431         StoreVal = OutVals[i];
2432         if (NeedExtend)
2433           StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2434         Ops.push_back(StoreVal);
2435
2436         if (i + 1 < NumElts) {
2437           StoreVal = OutVals[i + 1];
2438           if (NeedExtend)
2439             StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2440         } else {
2441           StoreVal = DAG.getUNDEF(ExtendedVT);
2442         }
2443         Ops.push_back(StoreVal);
2444
2445         if (VecSize == 4) {
2446           Opc = NVPTXISD::StoreRetvalV4;
2447           if (i + 2 < NumElts) {
2448             StoreVal = OutVals[i + 2];
2449             if (NeedExtend)
2450               StoreVal =
2451                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2452           } else {
2453             StoreVal = DAG.getUNDEF(ExtendedVT);
2454           }
2455           Ops.push_back(StoreVal);
2456
2457           if (i + 3 < NumElts) {
2458             StoreVal = OutVals[i + 3];
2459             if (NeedExtend)
2460               StoreVal =
2461                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2462           } else {
2463             StoreVal = DAG.getUNDEF(ExtendedVT);
2464           }
2465           Ops.push_back(StoreVal);
2466         }
2467
2468         // Chain = DAG.getNode(Opc, dl, MVT::Other, &Ops[0], Ops.size());
2469         Chain =
2470             DAG.getMemIntrinsicNode(Opc, dl, DAG.getVTList(MVT::Other), Ops,
2471                                     EltVT, MachinePointerInfo());
2472         Offset += PerStoreOffset;
2473       }
2474     }
2475   } else {
2476     SmallVector<EVT, 16> ValVTs;
2477     SmallVector<uint64_t, 16> Offsets;
2478     ComputePTXValueVTs(*this, RetTy, ValVTs, &Offsets, 0);
2479     assert(ValVTs.size() == OutVals.size() && "Bad return value decomposition");
2480
2481     for (unsigned i = 0, e = Outs.size(); i != e; ++i) {
2482       SDValue theVal = OutVals[i];
2483       EVT TheValType = theVal.getValueType();
2484       unsigned numElems = 1;
2485       if (TheValType.isVector())
2486         numElems = TheValType.getVectorNumElements();
2487       for (unsigned j = 0, je = numElems; j != je; ++j) {
2488         SDValue TmpVal = theVal;
2489         if (TheValType.isVector())
2490           TmpVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
2491                                TheValType.getVectorElementType(), TmpVal,
2492                                DAG.getIntPtrConstant(j));
2493         EVT TheStoreType = ValVTs[i];
2494         if (RetTy->isIntegerTy() &&
2495             TD->getTypeAllocSizeInBits(RetTy) < 32) {
2496           // The following zero-extension is for integer types only, and
2497           // specifically not for aggregates.
2498           TmpVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, TmpVal);
2499           TheStoreType = MVT::i32;
2500         }
2501         else if (TmpVal.getValueType().getSizeInBits() < 16)
2502           TmpVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, TmpVal);
2503
2504         SDValue Ops[] = {
2505           Chain,
2506           DAG.getConstant(Offsets[i], MVT::i32),
2507           TmpVal };
2508         Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2509                                         DAG.getVTList(MVT::Other), Ops,
2510                                         TheStoreType,
2511                                         MachinePointerInfo());
2512       }
2513     }
2514   }
2515
2516   return DAG.getNode(NVPTXISD::RET_FLAG, dl, MVT::Other, Chain);
2517 }
2518
2519
2520 void NVPTXTargetLowering::LowerAsmOperandForConstraint(
2521     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
2522     SelectionDAG &DAG) const {
2523   if (Constraint.length() > 1)
2524     return;
2525   else
2526     TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
2527 }
2528
2529 // NVPTX suuport vector of legal types of any length in Intrinsics because the
2530 // NVPTX specific type legalizer
2531 // will legalize them to the PTX supported length.
2532 bool NVPTXTargetLowering::isTypeSupportedInIntrinsic(MVT VT) const {
2533   if (isTypeLegal(VT))
2534     return true;
2535   if (VT.isVector()) {
2536     MVT eVT = VT.getVectorElementType();
2537     if (isTypeLegal(eVT))
2538       return true;
2539   }
2540   return false;
2541 }
2542
2543 static unsigned getOpcForTextureInstr(unsigned Intrinsic) {
2544   switch (Intrinsic) {
2545   default:
2546     return 0;
2547
2548   case Intrinsic::nvvm_tex_1d_v4f32_s32:
2549     return NVPTXISD::Tex1DFloatS32;
2550   case Intrinsic::nvvm_tex_1d_v4f32_f32:
2551     return NVPTXISD::Tex1DFloatFloat;
2552   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
2553     return NVPTXISD::Tex1DFloatFloatLevel;
2554   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
2555     return NVPTXISD::Tex1DFloatFloatGrad;
2556   case Intrinsic::nvvm_tex_1d_v4s32_s32:
2557     return NVPTXISD::Tex1DS32S32;
2558   case Intrinsic::nvvm_tex_1d_v4s32_f32:
2559     return NVPTXISD::Tex1DS32Float;
2560   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
2561     return NVPTXISD::Tex1DS32FloatLevel;
2562   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
2563     return NVPTXISD::Tex1DS32FloatGrad;
2564   case Intrinsic::nvvm_tex_1d_v4u32_s32:
2565     return NVPTXISD::Tex1DU32S32;
2566   case Intrinsic::nvvm_tex_1d_v4u32_f32:
2567     return NVPTXISD::Tex1DU32Float;
2568   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
2569     return NVPTXISD::Tex1DU32FloatLevel;
2570   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
2571     return NVPTXISD::Tex1DU32FloatGrad;
2572
2573   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
2574     return NVPTXISD::Tex1DArrayFloatS32;
2575   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
2576     return NVPTXISD::Tex1DArrayFloatFloat;
2577   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
2578     return NVPTXISD::Tex1DArrayFloatFloatLevel;
2579   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
2580     return NVPTXISD::Tex1DArrayFloatFloatGrad;
2581   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
2582     return NVPTXISD::Tex1DArrayS32S32;
2583   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
2584     return NVPTXISD::Tex1DArrayS32Float;
2585   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
2586     return NVPTXISD::Tex1DArrayS32FloatLevel;
2587   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
2588     return NVPTXISD::Tex1DArrayS32FloatGrad;
2589   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
2590     return NVPTXISD::Tex1DArrayU32S32;
2591   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
2592     return NVPTXISD::Tex1DArrayU32Float;
2593   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
2594     return NVPTXISD::Tex1DArrayU32FloatLevel;
2595   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
2596     return NVPTXISD::Tex1DArrayU32FloatGrad;
2597
2598   case Intrinsic::nvvm_tex_2d_v4f32_s32:
2599     return NVPTXISD::Tex2DFloatS32;
2600   case Intrinsic::nvvm_tex_2d_v4f32_f32:
2601     return NVPTXISD::Tex2DFloatFloat;
2602   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
2603     return NVPTXISD::Tex2DFloatFloatLevel;
2604   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
2605     return NVPTXISD::Tex2DFloatFloatGrad;
2606   case Intrinsic::nvvm_tex_2d_v4s32_s32:
2607     return NVPTXISD::Tex2DS32S32;
2608   case Intrinsic::nvvm_tex_2d_v4s32_f32:
2609     return NVPTXISD::Tex2DS32Float;
2610   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
2611     return NVPTXISD::Tex2DS32FloatLevel;
2612   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
2613     return NVPTXISD::Tex2DS32FloatGrad;
2614   case Intrinsic::nvvm_tex_2d_v4u32_s32:
2615     return NVPTXISD::Tex2DU32S32;
2616   case Intrinsic::nvvm_tex_2d_v4u32_f32:
2617     return NVPTXISD::Tex2DU32Float;
2618   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
2619     return NVPTXISD::Tex2DU32FloatLevel;
2620   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
2621     return NVPTXISD::Tex2DU32FloatGrad;
2622
2623   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
2624     return NVPTXISD::Tex2DArrayFloatS32;
2625   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
2626     return NVPTXISD::Tex2DArrayFloatFloat;
2627   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
2628     return NVPTXISD::Tex2DArrayFloatFloatLevel;
2629   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
2630     return NVPTXISD::Tex2DArrayFloatFloatGrad;
2631   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
2632     return NVPTXISD::Tex2DArrayS32S32;
2633   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
2634     return NVPTXISD::Tex2DArrayS32Float;
2635   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
2636     return NVPTXISD::Tex2DArrayS32FloatLevel;
2637   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
2638     return NVPTXISD::Tex2DArrayS32FloatGrad;
2639   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
2640     return NVPTXISD::Tex2DArrayU32S32;
2641   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
2642     return NVPTXISD::Tex2DArrayU32Float;
2643   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
2644     return NVPTXISD::Tex2DArrayU32FloatLevel;
2645   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
2646     return NVPTXISD::Tex2DArrayU32FloatGrad;
2647
2648   case Intrinsic::nvvm_tex_3d_v4f32_s32:
2649     return NVPTXISD::Tex3DFloatS32;
2650   case Intrinsic::nvvm_tex_3d_v4f32_f32:
2651     return NVPTXISD::Tex3DFloatFloat;
2652   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
2653     return NVPTXISD::Tex3DFloatFloatLevel;
2654   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
2655     return NVPTXISD::Tex3DFloatFloatGrad;
2656   case Intrinsic::nvvm_tex_3d_v4s32_s32:
2657     return NVPTXISD::Tex3DS32S32;
2658   case Intrinsic::nvvm_tex_3d_v4s32_f32:
2659     return NVPTXISD::Tex3DS32Float;
2660   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
2661     return NVPTXISD::Tex3DS32FloatLevel;
2662   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
2663     return NVPTXISD::Tex3DS32FloatGrad;
2664   case Intrinsic::nvvm_tex_3d_v4u32_s32:
2665     return NVPTXISD::Tex3DU32S32;
2666   case Intrinsic::nvvm_tex_3d_v4u32_f32:
2667     return NVPTXISD::Tex3DU32Float;
2668   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
2669     return NVPTXISD::Tex3DU32FloatLevel;
2670   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
2671     return NVPTXISD::Tex3DU32FloatGrad;
2672
2673   case Intrinsic::nvvm_tex_cube_v4f32_f32:
2674     return NVPTXISD::TexCubeFloatFloat;
2675   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
2676     return NVPTXISD::TexCubeFloatFloatLevel;
2677   case Intrinsic::nvvm_tex_cube_v4s32_f32:
2678     return NVPTXISD::TexCubeS32Float;
2679   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
2680     return NVPTXISD::TexCubeS32FloatLevel;
2681   case Intrinsic::nvvm_tex_cube_v4u32_f32:
2682     return NVPTXISD::TexCubeU32Float;
2683   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
2684     return NVPTXISD::TexCubeU32FloatLevel;
2685
2686   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
2687     return NVPTXISD::TexCubeArrayFloatFloat;
2688   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
2689     return NVPTXISD::TexCubeArrayFloatFloatLevel;
2690   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
2691     return NVPTXISD::TexCubeArrayS32Float;
2692   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
2693     return NVPTXISD::TexCubeArrayS32FloatLevel;
2694   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
2695     return NVPTXISD::TexCubeArrayU32Float;
2696   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
2697     return NVPTXISD::TexCubeArrayU32FloatLevel;
2698
2699   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
2700     return NVPTXISD::Tld4R2DFloatFloat;
2701   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
2702     return NVPTXISD::Tld4G2DFloatFloat;
2703   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
2704     return NVPTXISD::Tld4B2DFloatFloat;
2705   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
2706     return NVPTXISD::Tld4A2DFloatFloat;
2707   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
2708     return NVPTXISD::Tld4R2DS64Float;
2709   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
2710     return NVPTXISD::Tld4G2DS64Float;
2711   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
2712     return NVPTXISD::Tld4B2DS64Float;
2713   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
2714     return NVPTXISD::Tld4A2DS64Float;
2715   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
2716     return NVPTXISD::Tld4R2DU64Float;
2717   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
2718     return NVPTXISD::Tld4G2DU64Float;
2719   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
2720     return NVPTXISD::Tld4B2DU64Float;
2721   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
2722     return NVPTXISD::Tld4A2DU64Float;
2723
2724   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
2725     return NVPTXISD::TexUnified1DFloatS32;
2726   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
2727     return NVPTXISD::TexUnified1DFloatFloat;
2728   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
2729     return NVPTXISD::TexUnified1DFloatFloatLevel;
2730   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
2731     return NVPTXISD::TexUnified1DFloatFloatGrad;
2732   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
2733     return NVPTXISD::TexUnified1DS32S32;
2734   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
2735     return NVPTXISD::TexUnified1DS32Float;
2736   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
2737     return NVPTXISD::TexUnified1DS32FloatLevel;
2738   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
2739     return NVPTXISD::TexUnified1DS32FloatGrad;
2740   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
2741     return NVPTXISD::TexUnified1DU32S32;
2742   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
2743     return NVPTXISD::TexUnified1DU32Float;
2744   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
2745     return NVPTXISD::TexUnified1DU32FloatLevel;
2746   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
2747     return NVPTXISD::TexUnified1DU32FloatGrad;
2748
2749   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
2750     return NVPTXISD::TexUnified1DArrayFloatS32;
2751   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
2752     return NVPTXISD::TexUnified1DArrayFloatFloat;
2753   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
2754     return NVPTXISD::TexUnified1DArrayFloatFloatLevel;
2755   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
2756     return NVPTXISD::TexUnified1DArrayFloatFloatGrad;
2757   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
2758     return NVPTXISD::TexUnified1DArrayS32S32;
2759   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
2760     return NVPTXISD::TexUnified1DArrayS32Float;
2761   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
2762     return NVPTXISD::TexUnified1DArrayS32FloatLevel;
2763   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
2764     return NVPTXISD::TexUnified1DArrayS32FloatGrad;
2765   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
2766     return NVPTXISD::TexUnified1DArrayU32S32;
2767   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
2768     return NVPTXISD::TexUnified1DArrayU32Float;
2769   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
2770     return NVPTXISD::TexUnified1DArrayU32FloatLevel;
2771   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
2772     return NVPTXISD::TexUnified1DArrayU32FloatGrad;
2773
2774   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
2775     return NVPTXISD::TexUnified2DFloatS32;
2776   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
2777     return NVPTXISD::TexUnified2DFloatFloat;
2778   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
2779     return NVPTXISD::TexUnified2DFloatFloatLevel;
2780   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
2781     return NVPTXISD::TexUnified2DFloatFloatGrad;
2782   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
2783     return NVPTXISD::TexUnified2DS32S32;
2784   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
2785     return NVPTXISD::TexUnified2DS32Float;
2786   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
2787     return NVPTXISD::TexUnified2DS32FloatLevel;
2788   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
2789     return NVPTXISD::TexUnified2DS32FloatGrad;
2790   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
2791     return NVPTXISD::TexUnified2DU32S32;
2792   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
2793     return NVPTXISD::TexUnified2DU32Float;
2794   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
2795     return NVPTXISD::TexUnified2DU32FloatLevel;
2796   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
2797     return NVPTXISD::TexUnified2DU32FloatGrad;
2798
2799   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
2800     return NVPTXISD::TexUnified2DArrayFloatS32;
2801   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
2802     return NVPTXISD::TexUnified2DArrayFloatFloat;
2803   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
2804     return NVPTXISD::TexUnified2DArrayFloatFloatLevel;
2805   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
2806     return NVPTXISD::TexUnified2DArrayFloatFloatGrad;
2807   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
2808     return NVPTXISD::TexUnified2DArrayS32S32;
2809   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
2810     return NVPTXISD::TexUnified2DArrayS32Float;
2811   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
2812     return NVPTXISD::TexUnified2DArrayS32FloatLevel;
2813   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
2814     return NVPTXISD::TexUnified2DArrayS32FloatGrad;
2815   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
2816     return NVPTXISD::TexUnified2DArrayU32S32;
2817   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
2818     return NVPTXISD::TexUnified2DArrayU32Float;
2819   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
2820     return NVPTXISD::TexUnified2DArrayU32FloatLevel;
2821   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
2822     return NVPTXISD::TexUnified2DArrayU32FloatGrad;
2823
2824   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
2825     return NVPTXISD::TexUnified3DFloatS32;
2826   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
2827     return NVPTXISD::TexUnified3DFloatFloat;
2828   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
2829     return NVPTXISD::TexUnified3DFloatFloatLevel;
2830   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
2831     return NVPTXISD::TexUnified3DFloatFloatGrad;
2832   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
2833     return NVPTXISD::TexUnified3DS32S32;
2834   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
2835     return NVPTXISD::TexUnified3DS32Float;
2836   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
2837     return NVPTXISD::TexUnified3DS32FloatLevel;
2838   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
2839     return NVPTXISD::TexUnified3DS32FloatGrad;
2840   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
2841     return NVPTXISD::TexUnified3DU32S32;
2842   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
2843     return NVPTXISD::TexUnified3DU32Float;
2844   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
2845     return NVPTXISD::TexUnified3DU32FloatLevel;
2846   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
2847     return NVPTXISD::TexUnified3DU32FloatGrad;
2848
2849   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
2850     return NVPTXISD::TexUnifiedCubeFloatFloat;
2851   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
2852     return NVPTXISD::TexUnifiedCubeFloatFloatLevel;
2853   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
2854     return NVPTXISD::TexUnifiedCubeS32Float;
2855   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
2856     return NVPTXISD::TexUnifiedCubeS32FloatLevel;
2857   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
2858     return NVPTXISD::TexUnifiedCubeU32Float;
2859   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
2860     return NVPTXISD::TexUnifiedCubeU32FloatLevel;
2861
2862   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
2863     return NVPTXISD::TexUnifiedCubeArrayFloatFloat;
2864   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
2865     return NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel;
2866   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
2867     return NVPTXISD::TexUnifiedCubeArrayS32Float;
2868   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
2869     return NVPTXISD::TexUnifiedCubeArrayS32FloatLevel;
2870   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
2871     return NVPTXISD::TexUnifiedCubeArrayU32Float;
2872   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
2873     return NVPTXISD::TexUnifiedCubeArrayU32FloatLevel;
2874
2875   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
2876     return NVPTXISD::Tld4UnifiedR2DFloatFloat;
2877   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
2878     return NVPTXISD::Tld4UnifiedG2DFloatFloat;
2879   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
2880     return NVPTXISD::Tld4UnifiedB2DFloatFloat;
2881   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32:
2882     return NVPTXISD::Tld4UnifiedA2DFloatFloat;
2883   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
2884     return NVPTXISD::Tld4UnifiedR2DS64Float;
2885   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
2886     return NVPTXISD::Tld4UnifiedG2DS64Float;
2887   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
2888     return NVPTXISD::Tld4UnifiedB2DS64Float;
2889   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
2890     return NVPTXISD::Tld4UnifiedA2DS64Float;
2891   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
2892     return NVPTXISD::Tld4UnifiedR2DU64Float;
2893   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
2894     return NVPTXISD::Tld4UnifiedG2DU64Float;
2895   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
2896     return NVPTXISD::Tld4UnifiedB2DU64Float;
2897   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32:
2898     return NVPTXISD::Tld4UnifiedA2DU64Float;
2899   }
2900 }
2901
2902 static unsigned getOpcForSurfaceInstr(unsigned Intrinsic) {
2903   switch (Intrinsic) {
2904   default:
2905     return 0;
2906   case Intrinsic::nvvm_suld_1d_i8_clamp:
2907     return NVPTXISD::Suld1DI8Clamp;
2908   case Intrinsic::nvvm_suld_1d_i16_clamp:
2909     return NVPTXISD::Suld1DI16Clamp;
2910   case Intrinsic::nvvm_suld_1d_i32_clamp:
2911     return NVPTXISD::Suld1DI32Clamp;
2912   case Intrinsic::nvvm_suld_1d_i64_clamp:
2913     return NVPTXISD::Suld1DI64Clamp;
2914   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
2915     return NVPTXISD::Suld1DV2I8Clamp;
2916   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
2917     return NVPTXISD::Suld1DV2I16Clamp;
2918   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
2919     return NVPTXISD::Suld1DV2I32Clamp;
2920   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
2921     return NVPTXISD::Suld1DV2I64Clamp;
2922   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
2923     return NVPTXISD::Suld1DV4I8Clamp;
2924   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
2925     return NVPTXISD::Suld1DV4I16Clamp;
2926   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
2927     return NVPTXISD::Suld1DV4I32Clamp;
2928   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
2929     return NVPTXISD::Suld1DArrayI8Clamp;
2930   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
2931     return NVPTXISD::Suld1DArrayI16Clamp;
2932   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
2933     return NVPTXISD::Suld1DArrayI32Clamp;
2934   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
2935     return NVPTXISD::Suld1DArrayI64Clamp;
2936   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
2937     return NVPTXISD::Suld1DArrayV2I8Clamp;
2938   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
2939     return NVPTXISD::Suld1DArrayV2I16Clamp;
2940   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
2941     return NVPTXISD::Suld1DArrayV2I32Clamp;
2942   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
2943     return NVPTXISD::Suld1DArrayV2I64Clamp;
2944   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
2945     return NVPTXISD::Suld1DArrayV4I8Clamp;
2946   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
2947     return NVPTXISD::Suld1DArrayV4I16Clamp;
2948   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
2949     return NVPTXISD::Suld1DArrayV4I32Clamp;
2950   case Intrinsic::nvvm_suld_2d_i8_clamp:
2951     return NVPTXISD::Suld2DI8Clamp;
2952   case Intrinsic::nvvm_suld_2d_i16_clamp:
2953     return NVPTXISD::Suld2DI16Clamp;
2954   case Intrinsic::nvvm_suld_2d_i32_clamp:
2955     return NVPTXISD::Suld2DI32Clamp;
2956   case Intrinsic::nvvm_suld_2d_i64_clamp:
2957     return NVPTXISD::Suld2DI64Clamp;
2958   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
2959     return NVPTXISD::Suld2DV2I8Clamp;
2960   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
2961     return NVPTXISD::Suld2DV2I16Clamp;
2962   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
2963     return NVPTXISD::Suld2DV2I32Clamp;
2964   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
2965     return NVPTXISD::Suld2DV2I64Clamp;
2966   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
2967     return NVPTXISD::Suld2DV4I8Clamp;
2968   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
2969     return NVPTXISD::Suld2DV4I16Clamp;
2970   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
2971     return NVPTXISD::Suld2DV4I32Clamp;
2972   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
2973     return NVPTXISD::Suld2DArrayI8Clamp;
2974   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
2975     return NVPTXISD::Suld2DArrayI16Clamp;
2976   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
2977     return NVPTXISD::Suld2DArrayI32Clamp;
2978   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
2979     return NVPTXISD::Suld2DArrayI64Clamp;
2980   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
2981     return NVPTXISD::Suld2DArrayV2I8Clamp;
2982   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
2983     return NVPTXISD::Suld2DArrayV2I16Clamp;
2984   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
2985     return NVPTXISD::Suld2DArrayV2I32Clamp;
2986   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
2987     return NVPTXISD::Suld2DArrayV2I64Clamp;
2988   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
2989     return NVPTXISD::Suld2DArrayV4I8Clamp;
2990   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
2991     return NVPTXISD::Suld2DArrayV4I16Clamp;
2992   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
2993     return NVPTXISD::Suld2DArrayV4I32Clamp;
2994   case Intrinsic::nvvm_suld_3d_i8_clamp:
2995     return NVPTXISD::Suld3DI8Clamp;
2996   case Intrinsic::nvvm_suld_3d_i16_clamp:
2997     return NVPTXISD::Suld3DI16Clamp;
2998   case Intrinsic::nvvm_suld_3d_i32_clamp:
2999     return NVPTXISD::Suld3DI32Clamp;
3000   case Intrinsic::nvvm_suld_3d_i64_clamp:
3001     return NVPTXISD::Suld3DI64Clamp;
3002   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
3003     return NVPTXISD::Suld3DV2I8Clamp;
3004   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
3005     return NVPTXISD::Suld3DV2I16Clamp;
3006   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
3007     return NVPTXISD::Suld3DV2I32Clamp;
3008   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
3009     return NVPTXISD::Suld3DV2I64Clamp;
3010   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
3011     return NVPTXISD::Suld3DV4I8Clamp;
3012   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
3013     return NVPTXISD::Suld3DV4I16Clamp;
3014   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
3015     return NVPTXISD::Suld3DV4I32Clamp;
3016   case Intrinsic::nvvm_suld_1d_i8_trap:
3017     return NVPTXISD::Suld1DI8Trap;
3018   case Intrinsic::nvvm_suld_1d_i16_trap:
3019     return NVPTXISD::Suld1DI16Trap;
3020   case Intrinsic::nvvm_suld_1d_i32_trap:
3021     return NVPTXISD::Suld1DI32Trap;
3022   case Intrinsic::nvvm_suld_1d_i64_trap:
3023     return NVPTXISD::Suld1DI64Trap;
3024   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3025     return NVPTXISD::Suld1DV2I8Trap;
3026   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3027     return NVPTXISD::Suld1DV2I16Trap;
3028   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3029     return NVPTXISD::Suld1DV2I32Trap;
3030   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3031     return NVPTXISD::Suld1DV2I64Trap;
3032   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3033     return NVPTXISD::Suld1DV4I8Trap;
3034   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3035     return NVPTXISD::Suld1DV4I16Trap;
3036   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3037     return NVPTXISD::Suld1DV4I32Trap;
3038   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3039     return NVPTXISD::Suld1DArrayI8Trap;
3040   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3041     return NVPTXISD::Suld1DArrayI16Trap;
3042   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3043     return NVPTXISD::Suld1DArrayI32Trap;
3044   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3045     return NVPTXISD::Suld1DArrayI64Trap;
3046   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3047     return NVPTXISD::Suld1DArrayV2I8Trap;
3048   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3049     return NVPTXISD::Suld1DArrayV2I16Trap;
3050   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3051     return NVPTXISD::Suld1DArrayV2I32Trap;
3052   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3053     return NVPTXISD::Suld1DArrayV2I64Trap;
3054   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3055     return NVPTXISD::Suld1DArrayV4I8Trap;
3056   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3057     return NVPTXISD::Suld1DArrayV4I16Trap;
3058   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3059     return NVPTXISD::Suld1DArrayV4I32Trap;
3060   case Intrinsic::nvvm_suld_2d_i8_trap:
3061     return NVPTXISD::Suld2DI8Trap;
3062   case Intrinsic::nvvm_suld_2d_i16_trap:
3063     return NVPTXISD::Suld2DI16Trap;
3064   case Intrinsic::nvvm_suld_2d_i32_trap:
3065     return NVPTXISD::Suld2DI32Trap;
3066   case Intrinsic::nvvm_suld_2d_i64_trap:
3067     return NVPTXISD::Suld2DI64Trap;
3068   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3069     return NVPTXISD::Suld2DV2I8Trap;
3070   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3071     return NVPTXISD::Suld2DV2I16Trap;
3072   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3073     return NVPTXISD::Suld2DV2I32Trap;
3074   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3075     return NVPTXISD::Suld2DV2I64Trap;
3076   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3077     return NVPTXISD::Suld2DV4I8Trap;
3078   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3079     return NVPTXISD::Suld2DV4I16Trap;
3080   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3081     return NVPTXISD::Suld2DV4I32Trap;
3082   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3083     return NVPTXISD::Suld2DArrayI8Trap;
3084   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3085     return NVPTXISD::Suld2DArrayI16Trap;
3086   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3087     return NVPTXISD::Suld2DArrayI32Trap;
3088   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3089     return NVPTXISD::Suld2DArrayI64Trap;
3090   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3091     return NVPTXISD::Suld2DArrayV2I8Trap;
3092   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3093     return NVPTXISD::Suld2DArrayV2I16Trap;
3094   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3095     return NVPTXISD::Suld2DArrayV2I32Trap;
3096   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3097     return NVPTXISD::Suld2DArrayV2I64Trap;
3098   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3099     return NVPTXISD::Suld2DArrayV4I8Trap;
3100   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3101     return NVPTXISD::Suld2DArrayV4I16Trap;
3102   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3103     return NVPTXISD::Suld2DArrayV4I32Trap;
3104   case Intrinsic::nvvm_suld_3d_i8_trap:
3105     return NVPTXISD::Suld3DI8Trap;
3106   case Intrinsic::nvvm_suld_3d_i16_trap:
3107     return NVPTXISD::Suld3DI16Trap;
3108   case Intrinsic::nvvm_suld_3d_i32_trap:
3109     return NVPTXISD::Suld3DI32Trap;
3110   case Intrinsic::nvvm_suld_3d_i64_trap:
3111     return NVPTXISD::Suld3DI64Trap;
3112   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3113     return NVPTXISD::Suld3DV2I8Trap;
3114   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3115     return NVPTXISD::Suld3DV2I16Trap;
3116   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3117     return NVPTXISD::Suld3DV2I32Trap;
3118   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3119     return NVPTXISD::Suld3DV2I64Trap;
3120   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3121     return NVPTXISD::Suld3DV4I8Trap;
3122   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3123     return NVPTXISD::Suld3DV4I16Trap;
3124   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3125     return NVPTXISD::Suld3DV4I32Trap;
3126   case Intrinsic::nvvm_suld_1d_i8_zero:
3127     return NVPTXISD::Suld1DI8Zero;
3128   case Intrinsic::nvvm_suld_1d_i16_zero:
3129     return NVPTXISD::Suld1DI16Zero;
3130   case Intrinsic::nvvm_suld_1d_i32_zero:
3131     return NVPTXISD::Suld1DI32Zero;
3132   case Intrinsic::nvvm_suld_1d_i64_zero:
3133     return NVPTXISD::Suld1DI64Zero;
3134   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3135     return NVPTXISD::Suld1DV2I8Zero;
3136   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3137     return NVPTXISD::Suld1DV2I16Zero;
3138   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3139     return NVPTXISD::Suld1DV2I32Zero;
3140   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3141     return NVPTXISD::Suld1DV2I64Zero;
3142   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3143     return NVPTXISD::Suld1DV4I8Zero;
3144   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3145     return NVPTXISD::Suld1DV4I16Zero;
3146   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3147     return NVPTXISD::Suld1DV4I32Zero;
3148   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3149     return NVPTXISD::Suld1DArrayI8Zero;
3150   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3151     return NVPTXISD::Suld1DArrayI16Zero;
3152   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3153     return NVPTXISD::Suld1DArrayI32Zero;
3154   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3155     return NVPTXISD::Suld1DArrayI64Zero;
3156   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3157     return NVPTXISD::Suld1DArrayV2I8Zero;
3158   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3159     return NVPTXISD::Suld1DArrayV2I16Zero;
3160   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3161     return NVPTXISD::Suld1DArrayV2I32Zero;
3162   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3163     return NVPTXISD::Suld1DArrayV2I64Zero;
3164   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3165     return NVPTXISD::Suld1DArrayV4I8Zero;
3166   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3167     return NVPTXISD::Suld1DArrayV4I16Zero;
3168   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3169     return NVPTXISD::Suld1DArrayV4I32Zero;
3170   case Intrinsic::nvvm_suld_2d_i8_zero:
3171     return NVPTXISD::Suld2DI8Zero;
3172   case Intrinsic::nvvm_suld_2d_i16_zero:
3173     return NVPTXISD::Suld2DI16Zero;
3174   case Intrinsic::nvvm_suld_2d_i32_zero:
3175     return NVPTXISD::Suld2DI32Zero;
3176   case Intrinsic::nvvm_suld_2d_i64_zero:
3177     return NVPTXISD::Suld2DI64Zero;
3178   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3179     return NVPTXISD::Suld2DV2I8Zero;
3180   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3181     return NVPTXISD::Suld2DV2I16Zero;
3182   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3183     return NVPTXISD::Suld2DV2I32Zero;
3184   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3185     return NVPTXISD::Suld2DV2I64Zero;
3186   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3187     return NVPTXISD::Suld2DV4I8Zero;
3188   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3189     return NVPTXISD::Suld2DV4I16Zero;
3190   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3191     return NVPTXISD::Suld2DV4I32Zero;
3192   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3193     return NVPTXISD::Suld2DArrayI8Zero;
3194   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3195     return NVPTXISD::Suld2DArrayI16Zero;
3196   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3197     return NVPTXISD::Suld2DArrayI32Zero;
3198   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3199     return NVPTXISD::Suld2DArrayI64Zero;
3200   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3201     return NVPTXISD::Suld2DArrayV2I8Zero;
3202   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3203     return NVPTXISD::Suld2DArrayV2I16Zero;
3204   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3205     return NVPTXISD::Suld2DArrayV2I32Zero;
3206   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3207     return NVPTXISD::Suld2DArrayV2I64Zero;
3208   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3209     return NVPTXISD::Suld2DArrayV4I8Zero;
3210   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3211     return NVPTXISD::Suld2DArrayV4I16Zero;
3212   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3213     return NVPTXISD::Suld2DArrayV4I32Zero;
3214   case Intrinsic::nvvm_suld_3d_i8_zero:
3215     return NVPTXISD::Suld3DI8Zero;
3216   case Intrinsic::nvvm_suld_3d_i16_zero:
3217     return NVPTXISD::Suld3DI16Zero;
3218   case Intrinsic::nvvm_suld_3d_i32_zero:
3219     return NVPTXISD::Suld3DI32Zero;
3220   case Intrinsic::nvvm_suld_3d_i64_zero:
3221     return NVPTXISD::Suld3DI64Zero;
3222   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3223     return NVPTXISD::Suld3DV2I8Zero;
3224   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3225     return NVPTXISD::Suld3DV2I16Zero;
3226   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3227     return NVPTXISD::Suld3DV2I32Zero;
3228   case Intrinsic::nvvm_suld_3d_v2i64_zero:
3229     return NVPTXISD::Suld3DV2I64Zero;
3230   case Intrinsic::nvvm_suld_3d_v4i8_zero:
3231     return NVPTXISD::Suld3DV4I8Zero;
3232   case Intrinsic::nvvm_suld_3d_v4i16_zero:
3233     return NVPTXISD::Suld3DV4I16Zero;
3234   case Intrinsic::nvvm_suld_3d_v4i32_zero:
3235     return NVPTXISD::Suld3DV4I32Zero;
3236   }
3237 }
3238
3239 // llvm.ptx.memcpy.const and llvm.ptx.memmove.const need to be modeled as
3240 // TgtMemIntrinsic
3241 // because we need the information that is only available in the "Value" type
3242 // of destination
3243 // pointer. In particular, the address space information.
3244 bool NVPTXTargetLowering::getTgtMemIntrinsic(
3245     IntrinsicInfo &Info, const CallInst &I, unsigned Intrinsic) const {
3246   switch (Intrinsic) {
3247   default:
3248     return false;
3249
3250   case Intrinsic::nvvm_atomic_load_add_f32:
3251     Info.opc = ISD::INTRINSIC_W_CHAIN;
3252     Info.memVT = MVT::f32;
3253     Info.ptrVal = I.getArgOperand(0);
3254     Info.offset = 0;
3255     Info.vol = 0;
3256     Info.readMem = true;
3257     Info.writeMem = true;
3258     Info.align = 0;
3259     return true;
3260
3261   case Intrinsic::nvvm_atomic_load_inc_32:
3262   case Intrinsic::nvvm_atomic_load_dec_32:
3263     Info.opc = ISD::INTRINSIC_W_CHAIN;
3264     Info.memVT = MVT::i32;
3265     Info.ptrVal = I.getArgOperand(0);
3266     Info.offset = 0;
3267     Info.vol = 0;
3268     Info.readMem = true;
3269     Info.writeMem = true;
3270     Info.align = 0;
3271     return true;
3272
3273   case Intrinsic::nvvm_ldu_global_i:
3274   case Intrinsic::nvvm_ldu_global_f:
3275   case Intrinsic::nvvm_ldu_global_p: {
3276
3277     Info.opc = ISD::INTRINSIC_W_CHAIN;
3278     if (Intrinsic == Intrinsic::nvvm_ldu_global_i)
3279       Info.memVT = getValueType(I.getType());
3280     else if(Intrinsic == Intrinsic::nvvm_ldu_global_p)
3281       Info.memVT = getPointerTy();
3282     else
3283       Info.memVT = getValueType(I.getType());
3284     Info.ptrVal = I.getArgOperand(0);
3285     Info.offset = 0;
3286     Info.vol = 0;
3287     Info.readMem = true;
3288     Info.writeMem = false;
3289     Info.align = cast<ConstantInt>(I.getArgOperand(1))->getZExtValue();
3290
3291     return true;
3292   }
3293   case Intrinsic::nvvm_ldg_global_i:
3294   case Intrinsic::nvvm_ldg_global_f:
3295   case Intrinsic::nvvm_ldg_global_p: {
3296
3297     Info.opc = ISD::INTRINSIC_W_CHAIN;
3298     if (Intrinsic == Intrinsic::nvvm_ldg_global_i)
3299       Info.memVT = getValueType(I.getType());
3300     else if(Intrinsic == Intrinsic::nvvm_ldg_global_p)
3301       Info.memVT = getPointerTy();
3302     else
3303       Info.memVT = getValueType(I.getType());
3304     Info.ptrVal = I.getArgOperand(0);
3305     Info.offset = 0;
3306     Info.vol = 0;
3307     Info.readMem = true;
3308     Info.writeMem = false;
3309     Info.align = cast<ConstantInt>(I.getArgOperand(1))->getZExtValue();
3310
3311     return true;
3312   }
3313
3314   case Intrinsic::nvvm_tex_1d_v4f32_s32:
3315   case Intrinsic::nvvm_tex_1d_v4f32_f32:
3316   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
3317   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
3318   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
3319   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
3320   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
3321   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
3322   case Intrinsic::nvvm_tex_2d_v4f32_s32:
3323   case Intrinsic::nvvm_tex_2d_v4f32_f32:
3324   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
3325   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
3326   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
3327   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
3328   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
3329   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
3330   case Intrinsic::nvvm_tex_3d_v4f32_s32:
3331   case Intrinsic::nvvm_tex_3d_v4f32_f32:
3332   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
3333   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
3334   case Intrinsic::nvvm_tex_cube_v4f32_f32:
3335   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
3336   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
3337   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
3338   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
3339   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
3340   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
3341   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
3342   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
3343   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
3344   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
3345   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
3346   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
3347   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
3348   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
3349   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
3350   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
3351   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
3352   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
3353   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
3354   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
3355   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
3356   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
3357   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
3358   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
3359   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
3360   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
3361   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
3362   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
3363   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
3364   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
3365   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
3366   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
3367   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
3368   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
3369   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32: {
3370     Info.opc = getOpcForTextureInstr(Intrinsic);
3371     Info.memVT = MVT::v4f32;
3372     Info.ptrVal = nullptr;
3373     Info.offset = 0;
3374     Info.vol = 0;
3375     Info.readMem = true;
3376     Info.writeMem = false;
3377     Info.align = 16;
3378     return true;
3379   }
3380   case Intrinsic::nvvm_tex_1d_v4s32_s32:
3381   case Intrinsic::nvvm_tex_1d_v4s32_f32:
3382   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
3383   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
3384   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
3385   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
3386   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
3387   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
3388   case Intrinsic::nvvm_tex_2d_v4s32_s32:
3389   case Intrinsic::nvvm_tex_2d_v4s32_f32:
3390   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
3391   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
3392   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
3393   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
3394   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
3395   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
3396   case Intrinsic::nvvm_tex_3d_v4s32_s32:
3397   case Intrinsic::nvvm_tex_3d_v4s32_f32:
3398   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
3399   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
3400   case Intrinsic::nvvm_tex_cube_v4s32_f32:
3401   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
3402   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
3403   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
3404   case Intrinsic::nvvm_tex_cube_v4u32_f32:
3405   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
3406   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
3407   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
3408   case Intrinsic::nvvm_tex_1d_v4u32_s32:
3409   case Intrinsic::nvvm_tex_1d_v4u32_f32:
3410   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
3411   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
3412   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
3413   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
3414   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
3415   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
3416   case Intrinsic::nvvm_tex_2d_v4u32_s32:
3417   case Intrinsic::nvvm_tex_2d_v4u32_f32:
3418   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
3419   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
3420   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
3421   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
3422   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
3423   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
3424   case Intrinsic::nvvm_tex_3d_v4u32_s32:
3425   case Intrinsic::nvvm_tex_3d_v4u32_f32:
3426   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
3427   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
3428   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
3429   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
3430   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
3431   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
3432   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
3433   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
3434   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
3435   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
3436   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
3437   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
3438   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
3439   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
3440   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
3441   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
3442   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
3443   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
3444   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
3445   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
3446   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
3447   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
3448   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
3449   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
3450   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
3451   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
3452   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
3453   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
3454   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
3455   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
3456   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
3457   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
3458   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
3459   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
3460   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
3461   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
3462   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
3463   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
3464   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
3465   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
3466   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
3467   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
3468   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
3469   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
3470   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
3471   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
3472   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
3473   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
3474   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
3475   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
3476   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
3477   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
3478   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
3479   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
3480   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
3481   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
3482   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
3483   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
3484   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
3485   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
3486   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
3487   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
3488   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
3489   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
3490   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
3491   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32: {
3492     Info.opc = getOpcForTextureInstr(Intrinsic);
3493     Info.memVT = MVT::v4i32;
3494     Info.ptrVal = nullptr;
3495     Info.offset = 0;
3496     Info.vol = 0;
3497     Info.readMem = true;
3498     Info.writeMem = false;
3499     Info.align = 16;
3500     return true;
3501   }
3502   case Intrinsic::nvvm_suld_1d_i8_clamp:
3503   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
3504   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
3505   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
3506   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
3507   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
3508   case Intrinsic::nvvm_suld_2d_i8_clamp:
3509   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
3510   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
3511   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
3512   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
3513   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
3514   case Intrinsic::nvvm_suld_3d_i8_clamp:
3515   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
3516   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
3517   case Intrinsic::nvvm_suld_1d_i8_trap:
3518   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3519   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3520   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3521   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3522   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3523   case Intrinsic::nvvm_suld_2d_i8_trap:
3524   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3525   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3526   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3527   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3528   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3529   case Intrinsic::nvvm_suld_3d_i8_trap:
3530   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3531   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3532   case Intrinsic::nvvm_suld_1d_i8_zero:
3533   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3534   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3535   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3536   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3537   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3538   case Intrinsic::nvvm_suld_2d_i8_zero:
3539   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3540   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3541   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3542   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3543   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3544   case Intrinsic::nvvm_suld_3d_i8_zero:
3545   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3546   case Intrinsic::nvvm_suld_3d_v4i8_zero: {
3547     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3548     Info.memVT = MVT::i8;
3549     Info.ptrVal = nullptr;
3550     Info.offset = 0;
3551     Info.vol = 0;
3552     Info.readMem = true;
3553     Info.writeMem = false;
3554     Info.align = 16;
3555     return true;
3556   }
3557   case Intrinsic::nvvm_suld_1d_i16_clamp:
3558   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
3559   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
3560   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
3561   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
3562   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
3563   case Intrinsic::nvvm_suld_2d_i16_clamp:
3564   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
3565   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
3566   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
3567   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
3568   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
3569   case Intrinsic::nvvm_suld_3d_i16_clamp:
3570   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
3571   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
3572   case Intrinsic::nvvm_suld_1d_i16_trap:
3573   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3574   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3575   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3576   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3577   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3578   case Intrinsic::nvvm_suld_2d_i16_trap:
3579   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3580   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3581   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3582   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3583   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3584   case Intrinsic::nvvm_suld_3d_i16_trap:
3585   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3586   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3587   case Intrinsic::nvvm_suld_1d_i16_zero:
3588   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3589   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3590   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3591   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3592   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3593   case Intrinsic::nvvm_suld_2d_i16_zero:
3594   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3595   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3596   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3597   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3598   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3599   case Intrinsic::nvvm_suld_3d_i16_zero:
3600   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3601   case Intrinsic::nvvm_suld_3d_v4i16_zero: {
3602     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3603     Info.memVT = MVT::i16;
3604     Info.ptrVal = nullptr;
3605     Info.offset = 0;
3606     Info.vol = 0;
3607     Info.readMem = true;
3608     Info.writeMem = false;
3609     Info.align = 16;
3610     return true;
3611   }
3612   case Intrinsic::nvvm_suld_1d_i32_clamp:
3613   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
3614   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
3615   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
3616   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
3617   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
3618   case Intrinsic::nvvm_suld_2d_i32_clamp:
3619   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
3620   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
3621   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
3622   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
3623   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
3624   case Intrinsic::nvvm_suld_3d_i32_clamp:
3625   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
3626   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
3627   case Intrinsic::nvvm_suld_1d_i32_trap:
3628   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3629   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3630   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3631   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3632   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3633   case Intrinsic::nvvm_suld_2d_i32_trap:
3634   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3635   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3636   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3637   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3638   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3639   case Intrinsic::nvvm_suld_3d_i32_trap:
3640   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3641   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3642   case Intrinsic::nvvm_suld_1d_i32_zero:
3643   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3644   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3645   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3646   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3647   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3648   case Intrinsic::nvvm_suld_2d_i32_zero:
3649   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3650   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3651   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3652   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3653   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3654   case Intrinsic::nvvm_suld_3d_i32_zero:
3655   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3656   case Intrinsic::nvvm_suld_3d_v4i32_zero: {
3657     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3658     Info.memVT = MVT::i32;
3659     Info.ptrVal = nullptr;
3660     Info.offset = 0;
3661     Info.vol = 0;
3662     Info.readMem = true;
3663     Info.writeMem = false;
3664     Info.align = 16;
3665     return true;
3666   }
3667   case Intrinsic::nvvm_suld_1d_i64_clamp:
3668   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
3669   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
3670   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
3671   case Intrinsic::nvvm_suld_2d_i64_clamp:
3672   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
3673   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
3674   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
3675   case Intrinsic::nvvm_suld_3d_i64_clamp:
3676   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
3677   case Intrinsic::nvvm_suld_1d_i64_trap:
3678   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3679   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3680   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3681   case Intrinsic::nvvm_suld_2d_i64_trap:
3682   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3683   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3684   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3685   case Intrinsic::nvvm_suld_3d_i64_trap:
3686   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3687   case Intrinsic::nvvm_suld_1d_i64_zero:
3688   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3689   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3690   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3691   case Intrinsic::nvvm_suld_2d_i64_zero:
3692   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3693   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3694   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3695   case Intrinsic::nvvm_suld_3d_i64_zero:
3696   case Intrinsic::nvvm_suld_3d_v2i64_zero: {
3697     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3698     Info.memVT = MVT::i64;
3699     Info.ptrVal = nullptr;
3700     Info.offset = 0;
3701     Info.vol = 0;
3702     Info.readMem = true;
3703     Info.writeMem = false;
3704     Info.align = 16;
3705     return true;
3706   }
3707   }
3708   return false;
3709 }
3710
3711 /// isLegalAddressingMode - Return true if the addressing mode represented
3712 /// by AM is legal for this target, for a load/store of the specified type.
3713 /// Used to guide target specific optimizations, like loop strength reduction
3714 /// (LoopStrengthReduce.cpp) and memory optimization for address mode
3715 /// (CodeGenPrepare.cpp)
3716 bool NVPTXTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3717                                                 Type *Ty) const {
3718
3719   // AddrMode - This represents an addressing mode of:
3720   //    BaseGV + BaseOffs + BaseReg + Scale*ScaleReg
3721   //
3722   // The legal address modes are
3723   // - [avar]
3724   // - [areg]
3725   // - [areg+immoff]
3726   // - [immAddr]
3727
3728   if (AM.BaseGV) {
3729     if (AM.BaseOffs || AM.HasBaseReg || AM.Scale)
3730       return false;
3731     return true;
3732   }
3733
3734   switch (AM.Scale) {
3735   case 0: // "r", "r+i" or "i" is allowed
3736     break;
3737   case 1:
3738     if (AM.HasBaseReg) // "r+r+i" or "r+r" is not allowed.
3739       return false;
3740     // Otherwise we have r+i.
3741     break;
3742   default:
3743     // No scale > 1 is allowed
3744     return false;
3745   }
3746   return true;
3747 }
3748
3749 //===----------------------------------------------------------------------===//
3750 //                         NVPTX Inline Assembly Support
3751 //===----------------------------------------------------------------------===//
3752
3753 /// getConstraintType - Given a constraint letter, return the type of
3754 /// constraint it is for this target.
3755 NVPTXTargetLowering::ConstraintType
3756 NVPTXTargetLowering::getConstraintType(const std::string &Constraint) const {
3757   if (Constraint.size() == 1) {
3758     switch (Constraint[0]) {
3759     default:
3760       break;
3761     case 'b':
3762     case 'r':
3763     case 'h':
3764     case 'c':
3765     case 'l':
3766     case 'f':
3767     case 'd':
3768     case '0':
3769     case 'N':
3770       return C_RegisterClass;
3771     }
3772   }
3773   return TargetLowering::getConstraintType(Constraint);
3774 }
3775
3776 std::pair<unsigned, const TargetRegisterClass *>
3777 NVPTXTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3778                                                   MVT VT) const {
3779   if (Constraint.size() == 1) {
3780     switch (Constraint[0]) {
3781     case 'b':
3782       return std::make_pair(0U, &NVPTX::Int1RegsRegClass);
3783     case 'c':
3784       return std::make_pair(0U, &NVPTX::Int16RegsRegClass);
3785     case 'h':
3786       return std::make_pair(0U, &NVPTX::Int16RegsRegClass);
3787     case 'r':
3788       return std::make_pair(0U, &NVPTX::Int32RegsRegClass);
3789     case 'l':
3790     case 'N':
3791       return std::make_pair(0U, &NVPTX::Int64RegsRegClass);
3792     case 'f':
3793       return std::make_pair(0U, &NVPTX::Float32RegsRegClass);
3794     case 'd':
3795       return std::make_pair(0U, &NVPTX::Float64RegsRegClass);
3796     }
3797   }
3798   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3799 }
3800
3801 /// getFunctionAlignment - Return the Log2 alignment of this function.
3802 unsigned NVPTXTargetLowering::getFunctionAlignment(const Function *) const {
3803   return 4;
3804 }
3805
3806 //===----------------------------------------------------------------------===//
3807 //                         NVPTX DAG Combining
3808 //===----------------------------------------------------------------------===//
3809
3810 bool NVPTXTargetLowering::allowFMA(MachineFunction &MF,
3811                                    CodeGenOpt::Level OptLevel) const {
3812   const Function *F = MF.getFunction();
3813   const TargetOptions &TO = MF.getTarget().Options;
3814
3815   // Always honor command-line argument
3816   if (FMAContractLevelOpt.getNumOccurrences() > 0) {
3817     return FMAContractLevelOpt > 0;
3818   } else if (OptLevel == 0) {
3819     // Do not contract if we're not optimizing the code
3820     return false;
3821   } else if (TO.AllowFPOpFusion == FPOpFusion::Fast || TO.UnsafeFPMath) {
3822     // Honor TargetOptions flags that explicitly say fusion is okay
3823     return true;
3824   } else if (F->hasFnAttribute("unsafe-fp-math")) {
3825     // Check for unsafe-fp-math=true coming from Clang
3826     Attribute Attr = F->getFnAttribute("unsafe-fp-math");
3827     StringRef Val = Attr.getValueAsString();
3828     if (Val == "true")
3829       return true;
3830   }
3831
3832   // We did not have a clear indication that fusion is allowed, so assume not
3833   return false;
3834 }
3835
3836 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
3837 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
3838 /// called with the default operands, and if that fails, with commuted
3839 /// operands.
3840 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
3841                                            TargetLowering::DAGCombinerInfo &DCI,
3842                                              const NVPTXSubtarget &Subtarget,
3843                                              CodeGenOpt::Level OptLevel) {
3844   SelectionDAG  &DAG = DCI.DAG;
3845   // Skip non-integer, non-scalar case
3846   EVT VT=N0.getValueType();
3847   if (VT.isVector())
3848     return SDValue();
3849
3850   // fold (add (mul a, b), c) -> (mad a, b, c)
3851   //
3852   if (N0.getOpcode() == ISD::MUL) {
3853     assert (VT.isInteger());
3854     // For integer:
3855     // Since integer multiply-add costs the same as integer multiply
3856     // but is more costly than integer add, do the fusion only when
3857     // the mul is only used in the add.
3858     if (OptLevel==CodeGenOpt::None || VT != MVT::i32 ||
3859         !N0.getNode()->hasOneUse())
3860       return SDValue();
3861
3862     // Do the folding
3863     return DAG.getNode(NVPTXISD::IMAD, SDLoc(N), VT,
3864                        N0.getOperand(0), N0.getOperand(1), N1);
3865   }
3866   else if (N0.getOpcode() == ISD::FMUL) {
3867     if (VT == MVT::f32 || VT == MVT::f64) {
3868       const auto *TLI = static_cast<const NVPTXTargetLowering *>(
3869           &DAG.getTargetLoweringInfo());
3870       if (!TLI->allowFMA(DAG.getMachineFunction(), OptLevel))
3871         return SDValue();
3872
3873       // For floating point:
3874       // Do the fusion only when the mul has less than 5 uses and all
3875       // are add.
3876       // The heuristic is that if a use is not an add, then that use
3877       // cannot be fused into fma, therefore mul is still needed anyway.
3878       // If there are more than 4 uses, even if they are all add, fusing
3879       // them will increase register pressue.
3880       //
3881       int numUses = 0;
3882       int nonAddCount = 0;
3883       for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
3884            UE = N0.getNode()->use_end();
3885            UI != UE; ++UI) {
3886         numUses++;
3887         SDNode *User = *UI;
3888         if (User->getOpcode() != ISD::FADD)
3889           ++nonAddCount;
3890       }
3891       if (numUses >= 5)
3892         return SDValue();
3893       if (nonAddCount) {
3894         int orderNo = N->getIROrder();
3895         int orderNo2 = N0.getNode()->getIROrder();
3896         // simple heuristics here for considering potential register
3897         // pressure, the logics here is that the differnce are used
3898         // to measure the distance between def and use, the longer distance
3899         // more likely cause register pressure.
3900         if (orderNo - orderNo2 < 500)
3901           return SDValue();
3902
3903         // Now, check if at least one of the FMUL's operands is live beyond the node N,
3904         // which guarantees that the FMA will not increase register pressure at node N.
3905         bool opIsLive = false;
3906         const SDNode *left = N0.getOperand(0).getNode();
3907         const SDNode *right = N0.getOperand(1).getNode();
3908
3909         if (dyn_cast<ConstantSDNode>(left) || dyn_cast<ConstantSDNode>(right))
3910           opIsLive = true;
3911
3912         if (!opIsLive)
3913           for (SDNode::use_iterator UI = left->use_begin(), UE = left->use_end(); UI != UE; ++UI) {
3914             SDNode *User = *UI;
3915             int orderNo3 = User->getIROrder();
3916             if (orderNo3 > orderNo) {
3917               opIsLive = true;
3918               break;
3919             }
3920           }
3921
3922         if (!opIsLive)
3923           for (SDNode::use_iterator UI = right->use_begin(), UE = right->use_end(); UI != UE; ++UI) {
3924             SDNode *User = *UI;
3925             int orderNo3 = User->getIROrder();
3926             if (orderNo3 > orderNo) {
3927               opIsLive = true;
3928               break;
3929             }
3930           }
3931
3932         if (!opIsLive)
3933           return SDValue();
3934       }
3935
3936       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
3937                          N0.getOperand(0), N0.getOperand(1), N1);
3938     }
3939   }
3940
3941   return SDValue();
3942 }
3943
3944 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3945 ///
3946 static SDValue PerformADDCombine(SDNode *N,
3947                                  TargetLowering::DAGCombinerInfo &DCI,
3948                                  const NVPTXSubtarget &Subtarget,
3949                                  CodeGenOpt::Level OptLevel) {
3950   SDValue N0 = N->getOperand(0);
3951   SDValue N1 = N->getOperand(1);
3952
3953   // First try with the default operand order.
3954   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget,
3955                                                  OptLevel);
3956   if (Result.getNode())
3957     return Result;
3958
3959   // If that didn't work, try again with the operands commuted.
3960   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget, OptLevel);
3961 }
3962
3963 static SDValue PerformANDCombine(SDNode *N,
3964                                  TargetLowering::DAGCombinerInfo &DCI) {
3965   // The type legalizer turns a vector load of i8 values into a zextload to i16
3966   // registers, optionally ANY_EXTENDs it (if target type is integer),
3967   // and ANDs off the high 8 bits. Since we turn this load into a
3968   // target-specific DAG node, the DAG combiner fails to eliminate these AND
3969   // nodes. Do that here.
3970   SDValue Val = N->getOperand(0);
3971   SDValue Mask = N->getOperand(1);
3972
3973   if (isa<ConstantSDNode>(Val)) {
3974     std::swap(Val, Mask);
3975   }
3976
3977   SDValue AExt;
3978   // Generally, we will see zextload -> IMOV16rr -> ANY_EXTEND -> and
3979   if (Val.getOpcode() == ISD::ANY_EXTEND) {
3980     AExt = Val;
3981     Val = Val->getOperand(0);
3982   }
3983
3984   if (Val->isMachineOpcode() && Val->getMachineOpcode() == NVPTX::IMOV16rr) {
3985     Val = Val->getOperand(0);
3986   }
3987
3988   if (Val->getOpcode() == NVPTXISD::LoadV2 ||
3989       Val->getOpcode() == NVPTXISD::LoadV4) {
3990     ConstantSDNode *MaskCnst = dyn_cast<ConstantSDNode>(Mask);
3991     if (!MaskCnst) {
3992       // Not an AND with a constant
3993       return SDValue();
3994     }
3995
3996     uint64_t MaskVal = MaskCnst->getZExtValue();
3997     if (MaskVal != 0xff) {
3998       // Not an AND that chops off top 8 bits
3999       return SDValue();
4000     }
4001
4002     MemSDNode *Mem = dyn_cast<MemSDNode>(Val);
4003     if (!Mem) {
4004       // Not a MemSDNode?!?
4005       return SDValue();
4006     }
4007
4008     EVT MemVT = Mem->getMemoryVT();
4009     if (MemVT != MVT::v2i8 && MemVT != MVT::v4i8) {
4010       // We only handle the i8 case
4011       return SDValue();
4012     }
4013
4014     unsigned ExtType =
4015       cast<ConstantSDNode>(Val->getOperand(Val->getNumOperands()-1))->
4016         getZExtValue();
4017     if (ExtType == ISD::SEXTLOAD) {
4018       // If for some reason the load is a sextload, the and is needed to zero
4019       // out the high 8 bits
4020       return SDValue();
4021     }
4022
4023     bool AddTo = false;
4024     if (AExt.getNode() != 0) {
4025       // Re-insert the ext as a zext.
4026       Val = DCI.DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
4027                             AExt.getValueType(), Val);
4028       AddTo = true;
4029     }
4030
4031     // If we get here, the AND is unnecessary.  Just replace it with the load
4032     DCI.CombineTo(N, Val, AddTo);
4033   }
4034
4035   return SDValue();
4036 }
4037
4038 enum OperandSignedness {
4039   Signed = 0,
4040   Unsigned,
4041   Unknown
4042 };
4043
4044 /// IsMulWideOperandDemotable - Checks if the provided DAG node is an operand
4045 /// that can be demoted to \p OptSize bits without loss of information. The
4046 /// signedness of the operand, if determinable, is placed in \p S.
4047 static bool IsMulWideOperandDemotable(SDValue Op,
4048                                       unsigned OptSize,
4049                                       OperandSignedness &S) {
4050   S = Unknown;
4051
4052   if (Op.getOpcode() == ISD::SIGN_EXTEND ||
4053       Op.getOpcode() == ISD::SIGN_EXTEND_INREG) {
4054     EVT OrigVT = Op.getOperand(0).getValueType();
4055     if (OrigVT.getSizeInBits() <= OptSize) {
4056       S = Signed;
4057       return true;
4058     }
4059   } else if (Op.getOpcode() == ISD::ZERO_EXTEND) {
4060     EVT OrigVT = Op.getOperand(0).getValueType();
4061     if (OrigVT.getSizeInBits() <= OptSize) {
4062       S = Unsigned;
4063       return true;
4064     }
4065   }
4066
4067   return false;
4068 }
4069
4070 /// AreMulWideOperandsDemotable - Checks if the given LHS and RHS operands can
4071 /// be demoted to \p OptSize bits without loss of information. If the operands
4072 /// contain a constant, it should appear as the RHS operand. The signedness of
4073 /// the operands is placed in \p IsSigned.
4074 static bool AreMulWideOperandsDemotable(SDValue LHS, SDValue RHS,
4075                                         unsigned OptSize,
4076                                         bool &IsSigned) {
4077
4078   OperandSignedness LHSSign;
4079
4080   // The LHS operand must be a demotable op
4081   if (!IsMulWideOperandDemotable(LHS, OptSize, LHSSign))
4082     return false;
4083
4084   // We should have been able to determine the signedness from the LHS
4085   if (LHSSign == Unknown)
4086     return false;
4087
4088   IsSigned = (LHSSign == Signed);
4089
4090   // The RHS can be a demotable op or a constant
4091   if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(RHS)) {
4092     APInt Val = CI->getAPIntValue();
4093     if (LHSSign == Unsigned) {
4094       if (Val.isIntN(OptSize)) {
4095         return true;
4096       }
4097       return false;
4098     } else {
4099       if (Val.isSignedIntN(OptSize)) {
4100         return true;
4101       }
4102       return false;
4103     }
4104   } else {
4105     OperandSignedness RHSSign;
4106     if (!IsMulWideOperandDemotable(RHS, OptSize, RHSSign))
4107       return false;
4108
4109     if (LHSSign != RHSSign)
4110       return false;
4111
4112     return true;
4113   }
4114 }
4115
4116 /// TryMULWIDECombine - Attempt to replace a multiply of M bits with a multiply
4117 /// of M/2 bits that produces an M-bit result (i.e. mul.wide). This transform
4118 /// works on both multiply DAG nodes and SHL DAG nodes with a constant shift
4119 /// amount.
4120 static SDValue TryMULWIDECombine(SDNode *N,
4121                                  TargetLowering::DAGCombinerInfo &DCI) {
4122   EVT MulType = N->getValueType(0);
4123   if (MulType != MVT::i32 && MulType != MVT::i64) {
4124     return SDValue();
4125   }
4126
4127   unsigned OptSize = MulType.getSizeInBits() >> 1;
4128   SDValue LHS = N->getOperand(0);
4129   SDValue RHS = N->getOperand(1);
4130
4131   // Canonicalize the multiply so the constant (if any) is on the right
4132   if (N->getOpcode() == ISD::MUL) {
4133     if (isa<ConstantSDNode>(LHS)) {
4134       std::swap(LHS, RHS);
4135     }
4136   }
4137
4138   // If we have a SHL, determine the actual multiply amount
4139   if (N->getOpcode() == ISD::SHL) {
4140     ConstantSDNode *ShlRHS = dyn_cast<ConstantSDNode>(RHS);
4141     if (!ShlRHS) {
4142       return SDValue();
4143     }
4144
4145     APInt ShiftAmt = ShlRHS->getAPIntValue();
4146     unsigned BitWidth = MulType.getSizeInBits();
4147     if (ShiftAmt.sge(0) && ShiftAmt.slt(BitWidth)) {
4148       APInt MulVal = APInt(BitWidth, 1) << ShiftAmt;
4149       RHS = DCI.DAG.getConstant(MulVal, MulType);
4150     } else {
4151       return SDValue();
4152     }
4153   }
4154
4155   bool Signed;
4156   // Verify that our operands are demotable
4157   if (!AreMulWideOperandsDemotable(LHS, RHS, OptSize, Signed)) {
4158     return SDValue();
4159   }
4160
4161   EVT DemotedVT;
4162   if (MulType == MVT::i32) {
4163     DemotedVT = MVT::i16;
4164   } else {
4165     DemotedVT = MVT::i32;
4166   }
4167
4168   // Truncate the operands to the correct size. Note that these are just for
4169   // type consistency and will (likely) be eliminated in later phases.
4170   SDValue TruncLHS =
4171     DCI.DAG.getNode(ISD::TRUNCATE, SDLoc(N), DemotedVT, LHS);
4172   SDValue TruncRHS =
4173     DCI.DAG.getNode(ISD::TRUNCATE, SDLoc(N), DemotedVT, RHS);
4174
4175   unsigned Opc;
4176   if (Signed) {
4177     Opc = NVPTXISD::MUL_WIDE_SIGNED;
4178   } else {
4179     Opc = NVPTXISD::MUL_WIDE_UNSIGNED;
4180   }
4181
4182   return DCI.DAG.getNode(Opc, SDLoc(N), MulType, TruncLHS, TruncRHS);
4183 }
4184
4185 /// PerformMULCombine - Runs PTX-specific DAG combine patterns on MUL nodes.
4186 static SDValue PerformMULCombine(SDNode *N,
4187                                  TargetLowering::DAGCombinerInfo &DCI,
4188                                  CodeGenOpt::Level OptLevel) {
4189   if (OptLevel > 0) {
4190     // Try mul.wide combining at OptLevel > 0
4191     SDValue Ret = TryMULWIDECombine(N, DCI);
4192     if (Ret.getNode())
4193       return Ret;
4194   }
4195
4196   return SDValue();
4197 }
4198
4199 /// PerformSHLCombine - Runs PTX-specific DAG combine patterns on SHL nodes.
4200 static SDValue PerformSHLCombine(SDNode *N,
4201                                  TargetLowering::DAGCombinerInfo &DCI,
4202                                  CodeGenOpt::Level OptLevel) {
4203   if (OptLevel > 0) {
4204     // Try mul.wide combining at OptLevel > 0
4205     SDValue Ret = TryMULWIDECombine(N, DCI);
4206     if (Ret.getNode())
4207       return Ret;
4208   }
4209
4210   return SDValue();
4211 }
4212
4213 SDValue NVPTXTargetLowering::PerformDAGCombine(SDNode *N,
4214                                                DAGCombinerInfo &DCI) const {
4215   CodeGenOpt::Level OptLevel = getTargetMachine().getOptLevel();
4216   switch (N->getOpcode()) {
4217     default: break;
4218     case ISD::ADD:
4219     case ISD::FADD:
4220       return PerformADDCombine(N, DCI, STI, OptLevel);
4221     case ISD::MUL:
4222       return PerformMULCombine(N, DCI, OptLevel);
4223     case ISD::SHL:
4224       return PerformSHLCombine(N, DCI, OptLevel);
4225     case ISD::AND:
4226       return PerformANDCombine(N, DCI);
4227   }
4228   return SDValue();
4229 }
4230
4231 /// ReplaceVectorLoad - Convert vector loads into multi-output scalar loads.
4232 static void ReplaceLoadVector(SDNode *N, SelectionDAG &DAG,
4233                               const DataLayout *TD,
4234                               SmallVectorImpl<SDValue> &Results) {
4235   EVT ResVT = N->getValueType(0);
4236   SDLoc DL(N);
4237
4238   assert(ResVT.isVector() && "Vector load must have vector type");
4239
4240   // We only handle "native" vector sizes for now, e.g. <4 x double> is not
4241   // legal.  We can (and should) split that into 2 loads of <2 x double> here
4242   // but I'm leaving that as a TODO for now.
4243   assert(ResVT.isSimple() && "Can only handle simple types");
4244   switch (ResVT.getSimpleVT().SimpleTy) {
4245   default:
4246     return;
4247   case MVT::v2i8:
4248   case MVT::v2i16:
4249   case MVT::v2i32:
4250   case MVT::v2i64:
4251   case MVT::v2f32:
4252   case MVT::v2f64:
4253   case MVT::v4i8:
4254   case MVT::v4i16:
4255   case MVT::v4i32:
4256   case MVT::v4f32:
4257     // This is a "native" vector type
4258     break;
4259   }
4260
4261   LoadSDNode *LD = cast<LoadSDNode>(N);
4262
4263   unsigned Align = LD->getAlignment();
4264   unsigned PrefAlign =
4265     TD->getPrefTypeAlignment(ResVT.getTypeForEVT(*DAG.getContext()));
4266   if (Align < PrefAlign) {
4267     // This load is not sufficiently aligned, so bail out and let this vector
4268     // load be scalarized.  Note that we may still be able to emit smaller
4269     // vector loads.  For example, if we are loading a <4 x float> with an
4270     // alignment of 8, this check will fail but the legalizer will try again
4271     // with 2 x <2 x float>, which will succeed with an alignment of 8.
4272     return;
4273   }
4274
4275   EVT EltVT = ResVT.getVectorElementType();
4276   unsigned NumElts = ResVT.getVectorNumElements();
4277
4278   // Since LoadV2 is a target node, we cannot rely on DAG type legalization.
4279   // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
4280   // loaded type to i16 and propagate the "real" type as the memory type.
4281   bool NeedTrunc = false;
4282   if (EltVT.getSizeInBits() < 16) {
4283     EltVT = MVT::i16;
4284     NeedTrunc = true;
4285   }
4286
4287   unsigned Opcode = 0;
4288   SDVTList LdResVTs;
4289
4290   switch (NumElts) {
4291   default:
4292     return;
4293   case 2:
4294     Opcode = NVPTXISD::LoadV2;
4295     LdResVTs = DAG.getVTList(EltVT, EltVT, MVT::Other);
4296     break;
4297   case 4: {
4298     Opcode = NVPTXISD::LoadV4;
4299     EVT ListVTs[] = { EltVT, EltVT, EltVT, EltVT, MVT::Other };
4300     LdResVTs = DAG.getVTList(ListVTs);
4301     break;
4302   }
4303   }
4304
4305   SmallVector<SDValue, 8> OtherOps;
4306
4307   // Copy regular operands
4308   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
4309     OtherOps.push_back(N->getOperand(i));
4310
4311   // The select routine does not have access to the LoadSDNode instance, so
4312   // pass along the extension information
4313   OtherOps.push_back(DAG.getIntPtrConstant(LD->getExtensionType()));
4314
4315   SDValue NewLD = DAG.getMemIntrinsicNode(Opcode, DL, LdResVTs, OtherOps,
4316                                           LD->getMemoryVT(),
4317                                           LD->getMemOperand());
4318
4319   SmallVector<SDValue, 4> ScalarRes;
4320
4321   for (unsigned i = 0; i < NumElts; ++i) {
4322     SDValue Res = NewLD.getValue(i);
4323     if (NeedTrunc)
4324       Res = DAG.getNode(ISD::TRUNCATE, DL, ResVT.getVectorElementType(), Res);
4325     ScalarRes.push_back(Res);
4326   }
4327
4328   SDValue LoadChain = NewLD.getValue(NumElts);
4329
4330   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, ResVT, ScalarRes);
4331
4332   Results.push_back(BuildVec);
4333   Results.push_back(LoadChain);
4334 }
4335
4336 static void ReplaceINTRINSIC_W_CHAIN(SDNode *N, SelectionDAG &DAG,
4337                                      SmallVectorImpl<SDValue> &Results) {
4338   SDValue Chain = N->getOperand(0);
4339   SDValue Intrin = N->getOperand(1);
4340   SDLoc DL(N);
4341
4342   // Get the intrinsic ID
4343   unsigned IntrinNo = cast<ConstantSDNode>(Intrin.getNode())->getZExtValue();
4344   switch (IntrinNo) {
4345   default:
4346     return;
4347   case Intrinsic::nvvm_ldg_global_i:
4348   case Intrinsic::nvvm_ldg_global_f:
4349   case Intrinsic::nvvm_ldg_global_p:
4350   case Intrinsic::nvvm_ldu_global_i:
4351   case Intrinsic::nvvm_ldu_global_f:
4352   case Intrinsic::nvvm_ldu_global_p: {
4353     EVT ResVT = N->getValueType(0);
4354
4355     if (ResVT.isVector()) {
4356       // Vector LDG/LDU
4357
4358       unsigned NumElts = ResVT.getVectorNumElements();
4359       EVT EltVT = ResVT.getVectorElementType();
4360
4361       // Since LDU/LDG are target nodes, we cannot rely on DAG type
4362       // legalization.
4363       // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
4364       // loaded type to i16 and propagate the "real" type as the memory type.
4365       bool NeedTrunc = false;
4366       if (EltVT.getSizeInBits() < 16) {
4367         EltVT = MVT::i16;
4368         NeedTrunc = true;
4369       }
4370
4371       unsigned Opcode = 0;
4372       SDVTList LdResVTs;
4373
4374       switch (NumElts) {
4375       default:
4376         return;
4377       case 2:
4378         switch (IntrinNo) {
4379         default:
4380           return;
4381         case Intrinsic::nvvm_ldg_global_i:
4382         case Intrinsic::nvvm_ldg_global_f:
4383         case Intrinsic::nvvm_ldg_global_p:
4384           Opcode = NVPTXISD::LDGV2;
4385           break;
4386         case Intrinsic::nvvm_ldu_global_i:
4387         case Intrinsic::nvvm_ldu_global_f:
4388         case Intrinsic::nvvm_ldu_global_p:
4389           Opcode = NVPTXISD::LDUV2;
4390           break;
4391         }
4392         LdResVTs = DAG.getVTList(EltVT, EltVT, MVT::Other);
4393         break;
4394       case 4: {
4395         switch (IntrinNo) {
4396         default:
4397           return;
4398         case Intrinsic::nvvm_ldg_global_i:
4399         case Intrinsic::nvvm_ldg_global_f:
4400         case Intrinsic::nvvm_ldg_global_p:
4401           Opcode = NVPTXISD::LDGV4;
4402           break;
4403         case Intrinsic::nvvm_ldu_global_i:
4404         case Intrinsic::nvvm_ldu_global_f:
4405         case Intrinsic::nvvm_ldu_global_p:
4406           Opcode = NVPTXISD::LDUV4;
4407           break;
4408         }
4409         EVT ListVTs[] = { EltVT, EltVT, EltVT, EltVT, MVT::Other };
4410         LdResVTs = DAG.getVTList(ListVTs);
4411         break;
4412       }
4413       }
4414
4415       SmallVector<SDValue, 8> OtherOps;
4416
4417       // Copy regular operands
4418
4419       OtherOps.push_back(Chain); // Chain
4420                                  // Skip operand 1 (intrinsic ID)
4421       // Others
4422       for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i)
4423         OtherOps.push_back(N->getOperand(i));
4424
4425       MemIntrinsicSDNode *MemSD = cast<MemIntrinsicSDNode>(N);
4426
4427       SDValue NewLD = DAG.getMemIntrinsicNode(Opcode, DL, LdResVTs, OtherOps,
4428                                               MemSD->getMemoryVT(),
4429                                               MemSD->getMemOperand());
4430
4431       SmallVector<SDValue, 4> ScalarRes;
4432
4433       for (unsigned i = 0; i < NumElts; ++i) {
4434         SDValue Res = NewLD.getValue(i);
4435         if (NeedTrunc)
4436           Res =
4437               DAG.getNode(ISD::TRUNCATE, DL, ResVT.getVectorElementType(), Res);
4438         ScalarRes.push_back(Res);
4439       }
4440
4441       SDValue LoadChain = NewLD.getValue(NumElts);
4442
4443       SDValue BuildVec =
4444           DAG.getNode(ISD::BUILD_VECTOR, DL, ResVT, ScalarRes);
4445
4446       Results.push_back(BuildVec);
4447       Results.push_back(LoadChain);
4448     } else {
4449       // i8 LDG/LDU
4450       assert(ResVT.isSimple() && ResVT.getSimpleVT().SimpleTy == MVT::i8 &&
4451              "Custom handling of non-i8 ldu/ldg?");
4452
4453       // Just copy all operands as-is
4454       SmallVector<SDValue, 4> Ops;
4455       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
4456         Ops.push_back(N->getOperand(i));
4457
4458       // Force output to i16
4459       SDVTList LdResVTs = DAG.getVTList(MVT::i16, MVT::Other);
4460
4461       MemIntrinsicSDNode *MemSD = cast<MemIntrinsicSDNode>(N);
4462
4463       // We make sure the memory type is i8, which will be used during isel
4464       // to select the proper instruction.
4465       SDValue NewLD =
4466           DAG.getMemIntrinsicNode(ISD::INTRINSIC_W_CHAIN, DL, LdResVTs, Ops,
4467                                   MVT::i8, MemSD->getMemOperand());
4468
4469       Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
4470                                     NewLD.getValue(0)));
4471       Results.push_back(NewLD.getValue(1));
4472     }
4473   }
4474   }
4475 }
4476
4477 void NVPTXTargetLowering::ReplaceNodeResults(
4478     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
4479   switch (N->getOpcode()) {
4480   default:
4481     report_fatal_error("Unhandled custom legalization");
4482   case ISD::LOAD:
4483     ReplaceLoadVector(N, DAG, getDataLayout(), Results);
4484     return;
4485   case ISD::INTRINSIC_W_CHAIN:
4486     ReplaceINTRINSIC_W_CHAIN(N, DAG, Results);
4487     return;
4488   }
4489 }
4490
4491 // Pin NVPTXSection's and NVPTXTargetObjectFile's vtables to this file.
4492 void NVPTXSection::anchor() {}
4493
4494 NVPTXTargetObjectFile::~NVPTXTargetObjectFile() {
4495   delete TextSection;
4496   delete DataSection;
4497   delete BSSSection;
4498   delete ReadOnlySection;
4499
4500   delete StaticCtorSection;
4501   delete StaticDtorSection;
4502   delete LSDASection;
4503   delete EHFrameSection;
4504   delete DwarfAbbrevSection;
4505   delete DwarfInfoSection;
4506   delete DwarfLineSection;
4507   delete DwarfFrameSection;
4508   delete DwarfPubTypesSection;
4509   delete DwarfDebugInlineSection;
4510   delete DwarfStrSection;
4511   delete DwarfLocSection;
4512   delete DwarfARangesSection;
4513   delete DwarfRangesSection;
4514   delete DwarfMacroInfoSection;
4515 }
4516
4517 const MCSection *
4518 NVPTXTargetObjectFile::SelectSectionForGlobal(const GlobalValue *GV,
4519                                               SectionKind Kind, Mangler &Mang,
4520                                               const TargetMachine &TM) const {
4521   return getDataSection();
4522 }