lib/Target/NVPTX/NVPTXISelLowering.cpp

   1 //
   2 //                     The LLVM Compiler Infrastructure
   3 //
   4 // This file is distributed under the University of Illinois Open Source
   5 // License. See LICENSE.TXT for details.
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the interfaces that NVPTX uses to lower LLVM code into a
  10 // selection DAG.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "NVPTXISelLowering.h"
  15 #include "NVPTX.h"
  16 #include "NVPTXTargetMachine.h"
  17 #include "NVPTXTargetObjectFile.h"
  18 #include "NVPTXUtilities.h"
  19 #include "llvm/CodeGen/Analysis.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  25 #include "llvm/IR/CallSite.h"
  26 #include "llvm/IR/DerivedTypes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GlobalValue.h"
  29 #include "llvm/IR/IntrinsicInst.h"
  30 #include "llvm/IR/Intrinsics.h"
  31 #include "llvm/IR/Module.h"
  32 #include "llvm/MC/MCSectionELF.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include <sstream>
  39
  40 #undef DEBUG_TYPE
  41 #define DEBUG_TYPE "nvptx-lower"
  42
  43 using namespace llvm;
  44
  45 static unsigned int uniqueCallSite = 0;
  46
  47 static cl::opt<bool> sched4reg(
  48     "nvptx-sched4reg",
  49     cl::desc("NVPTX Specific: schedule for register pressue"), cl::init(false));
  50
  51 static cl::opt<unsigned>
  52 FMAContractLevelOpt("nvptx-fma-level", cl::ZeroOrMore, cl::Hidden,
  53                     cl::desc("NVPTX Specific: FMA contraction (0: don't do it"
  54                              " 1: do it  2: do it aggressively"),
  55                     cl::init(2));
  56
  57 static bool IsPTXVectorType(MVT VT) {
  58   switch (VT.SimpleTy) {
  59   default:
  60     return false;
  61   case MVT::v2i1:
  62   case MVT::v4i1:
  63   case MVT::v2i8:
  64   case MVT::v4i8:
  65   case MVT::v2i16:
  66   case MVT::v4i16:
  67   case MVT::v2i32:
  68   case MVT::v4i32:
  69   case MVT::v2i64:
  70   case MVT::v2f32:
  71   case MVT::v4f32:
  72   case MVT::v2f64:
  73     return true;
  74   }
  75 }
  76
  77 /// ComputePTXValueVTs - For the given Type \p Ty, returns the set of primitive
  78 /// EVTs that compose it.  Unlike ComputeValueVTs, this will break apart vectors
  79 /// into their primitive components.
  80 /// NOTE: This is a band-aid for code that expects ComputeValueVTs to return the
  81 /// same number of types as the Ins/Outs arrays in LowerFormalArguments,
  82 /// LowerCall, and LowerReturn.
  83 static void ComputePTXValueVTs(const TargetLowering &TLI, Type *Ty,
  84                                SmallVectorImpl<EVT> &ValueVTs,
  85                                SmallVectorImpl<uint64_t> *Offsets = nullptr,
  86                                uint64_t StartingOffset = 0) {
  87   SmallVector<EVT, 16> TempVTs;
  88   SmallVector<uint64_t, 16> TempOffsets;
  89
  90   ComputeValueVTs(TLI, Ty, TempVTs, &TempOffsets, StartingOffset);
  91   for (unsigned i = 0, e = TempVTs.size(); i != e; ++i) {
  92     EVT VT = TempVTs[i];
  93     uint64_t Off = TempOffsets[i];
  94     if (VT.isVector())
  95       for (unsigned j = 0, je = VT.getVectorNumElements(); j != je; ++j) {
  96         ValueVTs.push_back(VT.getVectorElementType());
  97         if (Offsets)
  98           Offsets->push_back(Off+j*VT.getVectorElementType().getStoreSize());
  99       }
 100     else {
 101       ValueVTs.push_back(VT);
 102       if (Offsets)
 103         Offsets->push_back(Off);
 104     }
 105   }
 106 }
 107
 108 // NVPTXTargetLowering Constructor.
 109 NVPTXTargetLowering::NVPTXTargetLowering(NVPTXTargetMachine &TM)
 110     : TargetLowering(TM, new NVPTXTargetObjectFile()), nvTM(&TM),
 111       nvptxSubtarget(TM.getSubtarget<NVPTXSubtarget>()) {
 112
 113   // always lower memset, memcpy, and memmove intrinsics to load/store
 114   // instructions, rather
 115   // then generating calls to memset, mempcy or memmove.
 116   MaxStoresPerMemset = (unsigned) 0xFFFFFFFF;
 117   MaxStoresPerMemcpy = (unsigned) 0xFFFFFFFF;
 118   MaxStoresPerMemmove = (unsigned) 0xFFFFFFFF;
 119
 120   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 121   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 122
 123   // Jump is Expensive. Don't create extra control flow for 'and', 'or'
 124   // condition branches.
 125   setJumpIsExpensive(true);
 126
 127   // By default, use the Source scheduling
 128   if (sched4reg)
 129     setSchedulingPreference(Sched::RegPressure);
 130   else
 131     setSchedulingPreference(Sched::Source);
 132
 133   addRegisterClass(MVT::i1, &NVPTX::Int1RegsRegClass);
 134   addRegisterClass(MVT::i16, &NVPTX::Int16RegsRegClass);
 135   addRegisterClass(MVT::i32, &NVPTX::Int32RegsRegClass);
 136   addRegisterClass(MVT::i64, &NVPTX::Int64RegsRegClass);
 137   addRegisterClass(MVT::f32, &NVPTX::Float32RegsRegClass);
 138   addRegisterClass(MVT::f64, &NVPTX::Float64RegsRegClass);
 139
 140   // Operations not directly supported by NVPTX.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 143   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
 144   setOperationAction(ISD::SELECT_CC, MVT::i8, Expand);
 145   setOperationAction(ISD::SELECT_CC, MVT::i16, Expand);
 146   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 147   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 148   setOperationAction(ISD::BR_CC, MVT::f32, Expand);
 149   setOperationAction(ISD::BR_CC, MVT::f64, Expand);
 150   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 151   setOperationAction(ISD::BR_CC, MVT::i8, Expand);
 152   setOperationAction(ISD::BR_CC, MVT::i16, Expand);
 153   setOperationAction(ISD::BR_CC, MVT::i32, Expand);
 154   setOperationAction(ISD::BR_CC, MVT::i64, Expand);
 155   // Some SIGN_EXTEND_INREG can be done using cvt instruction.
 156   // For others we will expand to a SHL/SRA pair.
 157   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i64, Legal);
 158   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 159   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Legal);
 161   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 162
 163   setOperationAction(ISD::SHL_PARTS, MVT::i32  , Custom);
 164   setOperationAction(ISD::SRA_PARTS, MVT::i32  , Custom);
 165   setOperationAction(ISD::SRL_PARTS, MVT::i32  , Custom);
 166   setOperationAction(ISD::SHL_PARTS, MVT::i64  , Custom);
 167   setOperationAction(ISD::SRA_PARTS, MVT::i64  , Custom);
 168   setOperationAction(ISD::SRL_PARTS, MVT::i64  , Custom);
 169
 170   if (nvptxSubtarget.hasROT64()) {
 171     setOperationAction(ISD::ROTL, MVT::i64, Legal);
 172     setOperationAction(ISD::ROTR, MVT::i64, Legal);
 173   } else {
 174     setOperationAction(ISD::ROTL, MVT::i64, Expand);
 175     setOperationAction(ISD::ROTR, MVT::i64, Expand);
 176   }
 177   if (nvptxSubtarget.hasROT32()) {
 178     setOperationAction(ISD::ROTL, MVT::i32, Legal);
 179     setOperationAction(ISD::ROTR, MVT::i32, Legal);
 180   } else {
 181     setOperationAction(ISD::ROTL, MVT::i32, Expand);
 182     setOperationAction(ISD::ROTR, MVT::i32, Expand);
 183   }
 184
 185   setOperationAction(ISD::ROTL, MVT::i16, Expand);
 186   setOperationAction(ISD::ROTR, MVT::i16, Expand);
 187   setOperationAction(ISD::ROTL, MVT::i8, Expand);
 188   setOperationAction(ISD::ROTR, MVT::i8, Expand);
 189   setOperationAction(ISD::BSWAP, MVT::i16, Expand);
 190   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 191   setOperationAction(ISD::BSWAP, MVT::i64, Expand);
 192
 193   // Indirect branch is not supported.
 194   // This also disables Jump Table creation.
 195   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 196   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 197
 198   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 200
 201   // We want to legalize constant related memmove and memcopy
 202   // intrinsics.
 203   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
 204
 205   // Turn FP extload into load/fextend
 206   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 207   // Turn FP truncstore into trunc + store.
 208   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 209
 210   // PTX does not support load / store predicate registers
 211   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 212   setOperationAction(ISD::STORE, MVT::i1, Custom);
 213
 214   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 215   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 216   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 217   setTruncStoreAction(MVT::i32, MVT::i1, Expand);
 218   setTruncStoreAction(MVT::i16, MVT::i1, Expand);
 219   setTruncStoreAction(MVT::i8, MVT::i1, Expand);
 220
 221   // This is legal in NVPTX
 222   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 223   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 224
 225   // TRAP can be lowered to PTX trap
 226   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 227
 228   setOperationAction(ISD::ADDC, MVT::i64, Expand);
 229   setOperationAction(ISD::ADDE, MVT::i64, Expand);
 230
 231   // Register custom handling for vector loads/stores
 232   for (int i = MVT::FIRST_VECTOR_VALUETYPE; i <= MVT::LAST_VECTOR_VALUETYPE;
 233        ++i) {
 234     MVT VT = (MVT::SimpleValueType) i;
 235     if (IsPTXVectorType(VT)) {
 236       setOperationAction(ISD::LOAD, VT, Custom);
 237       setOperationAction(ISD::STORE, VT, Custom);
 238       setOperationAction(ISD::INTRINSIC_W_CHAIN, VT, Custom);
 239     }
 240   }
 241
 242   // Custom handling for i8 intrinsics
 243   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i8, Custom);
 244
 245   setOperationAction(ISD::CTLZ, MVT::i16, Legal);
 246   setOperationAction(ISD::CTLZ, MVT::i32, Legal);
 247   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
 248   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16, Legal);
 249   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Legal);
 250   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Legal);
 251   setOperationAction(ISD::CTTZ, MVT::i16, Expand);
 252   setOperationAction(ISD::CTTZ, MVT::i32, Expand);
 253   setOperationAction(ISD::CTTZ, MVT::i64, Expand);
 254   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16, Expand);
 255   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 256   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 257   setOperationAction(ISD::CTPOP, MVT::i16, Legal);
 258   setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 259   setOperationAction(ISD::CTPOP, MVT::i64, Legal);
 260
 261   // We have some custom DAG combine patterns for these nodes
 262   setTargetDAGCombine(ISD::ADD);
 263   setTargetDAGCombine(ISD::AND);
 264   setTargetDAGCombine(ISD::FADD);
 265   setTargetDAGCombine(ISD::MUL);
 266   setTargetDAGCombine(ISD::SHL);
 267
 268   // Now deduce the information based on the above mentioned
 269   // actions
 270   computeRegisterProperties();
 271 }
 272
 273 const char *NVPTXTargetLowering::getTargetNodeName(unsigned Opcode) const {
 274   switch (Opcode) {
 275   default:
 276     return nullptr;
 277   case NVPTXISD::CALL:
 278     return "NVPTXISD::CALL";
 279   case NVPTXISD::RET_FLAG:
 280     return "NVPTXISD::RET_FLAG";
 281   case NVPTXISD::Wrapper:
 282     return "NVPTXISD::Wrapper";
 283   case NVPTXISD::DeclareParam:
 284     return "NVPTXISD::DeclareParam";
 285   case NVPTXISD::DeclareScalarParam:
 286     return "NVPTXISD::DeclareScalarParam";
 287   case NVPTXISD::DeclareRet:
 288     return "NVPTXISD::DeclareRet";
 289   case NVPTXISD::DeclareRetParam:
 290     return "NVPTXISD::DeclareRetParam";
 291   case NVPTXISD::PrintCall:
 292     return "NVPTXISD::PrintCall";
 293   case NVPTXISD::LoadParam:
 294     return "NVPTXISD::LoadParam";
 295   case NVPTXISD::LoadParamV2:
 296     return "NVPTXISD::LoadParamV2";
 297   case NVPTXISD::LoadParamV4:
 298     return "NVPTXISD::LoadParamV4";
 299   case NVPTXISD::StoreParam:
 300     return "NVPTXISD::StoreParam";
 301   case NVPTXISD::StoreParamV2:
 302     return "NVPTXISD::StoreParamV2";
 303   case NVPTXISD::StoreParamV4:
 304     return "NVPTXISD::StoreParamV4";
 305   case NVPTXISD::StoreParamS32:
 306     return "NVPTXISD::StoreParamS32";
 307   case NVPTXISD::StoreParamU32:
 308     return "NVPTXISD::StoreParamU32";
 309   case NVPTXISD::CallArgBegin:
 310     return "NVPTXISD::CallArgBegin";
 311   case NVPTXISD::CallArg:
 312     return "NVPTXISD::CallArg";
 313   case NVPTXISD::LastCallArg:
 314     return "NVPTXISD::LastCallArg";
 315   case NVPTXISD::CallArgEnd:
 316     return "NVPTXISD::CallArgEnd";
 317   case NVPTXISD::CallVoid:
 318     return "NVPTXISD::CallVoid";
 319   case NVPTXISD::CallVal:
 320     return "NVPTXISD::CallVal";
 321   case NVPTXISD::CallSymbol:
 322     return "NVPTXISD::CallSymbol";
 323   case NVPTXISD::Prototype:
 324     return "NVPTXISD::Prototype";
 325   case NVPTXISD::MoveParam:
 326     return "NVPTXISD::MoveParam";
 327   case NVPTXISD::StoreRetval:
 328     return "NVPTXISD::StoreRetval";
 329   case NVPTXISD::StoreRetvalV2:
 330     return "NVPTXISD::StoreRetvalV2";
 331   case NVPTXISD::StoreRetvalV4:
 332     return "NVPTXISD::StoreRetvalV4";
 333   case NVPTXISD::PseudoUseParam:
 334     return "NVPTXISD::PseudoUseParam";
 335   case NVPTXISD::RETURN:
 336     return "NVPTXISD::RETURN";
 337   case NVPTXISD::CallSeqBegin:
 338     return "NVPTXISD::CallSeqBegin";
 339   case NVPTXISD::CallSeqEnd:
 340     return "NVPTXISD::CallSeqEnd";
 341   case NVPTXISD::CallPrototype:
 342     return "NVPTXISD::CallPrototype";
 343   case NVPTXISD::LoadV2:
 344     return "NVPTXISD::LoadV2";
 345   case NVPTXISD::LoadV4:
 346     return "NVPTXISD::LoadV4";
 347   case NVPTXISD::LDGV2:
 348     return "NVPTXISD::LDGV2";
 349   case NVPTXISD::LDGV4:
 350     return "NVPTXISD::LDGV4";
 351   case NVPTXISD::LDUV2:
 352     return "NVPTXISD::LDUV2";
 353   case NVPTXISD::LDUV4:
 354     return "NVPTXISD::LDUV4";
 355   case NVPTXISD::StoreV2:
 356     return "NVPTXISD::StoreV2";
 357   case NVPTXISD::StoreV4:
 358     return "NVPTXISD::StoreV4";
 359   case NVPTXISD::FUN_SHFL_CLAMP:
 360     return "NVPTXISD::FUN_SHFL_CLAMP";
 361   case NVPTXISD::FUN_SHFR_CLAMP:
 362     return "NVPTXISD::FUN_SHFR_CLAMP";
 363   case NVPTXISD::IMAD:
 364     return "NVPTXISD::IMAD";
 365   case NVPTXISD::MUL_WIDE_SIGNED:
 366     return "NVPTXISD::MUL_WIDE_SIGNED";
 367   case NVPTXISD::MUL_WIDE_UNSIGNED:
 368     return "NVPTXISD::MUL_WIDE_UNSIGNED";
 369   case NVPTXISD::Tex1DFloatS32:        return "NVPTXISD::Tex1DFloatS32";
 370   case NVPTXISD::Tex1DFloatFloat:      return "NVPTXISD::Tex1DFloatFloat";
 371   case NVPTXISD::Tex1DFloatFloatLevel:
 372     return "NVPTXISD::Tex1DFloatFloatLevel";
 373   case NVPTXISD::Tex1DFloatFloatGrad:
 374     return "NVPTXISD::Tex1DFloatFloatGrad";
 375   case NVPTXISD::Tex1DS32S32:          return "NVPTXISD::Tex1DS32S32";
 376   case NVPTXISD::Tex1DS32Float:        return "NVPTXISD::Tex1DS32Float";
 377   case NVPTXISD::Tex1DS32FloatLevel:
 378     return "NVPTXISD::Tex1DS32FloatLevel";
 379   case NVPTXISD::Tex1DS32FloatGrad:
 380     return "NVPTXISD::Tex1DS32FloatGrad";
 381   case NVPTXISD::Tex1DU32S32:          return "NVPTXISD::Tex1DU32S32";
 382   case NVPTXISD::Tex1DU32Float:        return "NVPTXISD::Tex1DU32Float";
 383   case NVPTXISD::Tex1DU32FloatLevel:
 384     return "NVPTXISD::Tex1DU32FloatLevel";
 385   case NVPTXISD::Tex1DU32FloatGrad:
 386     return "NVPTXISD::Tex1DU32FloatGrad";
 387   case NVPTXISD::Tex1DArrayFloatS32:   return "NVPTXISD::Tex1DArrayFloatS32";
 388   case NVPTXISD::Tex1DArrayFloatFloat: return "NVPTXISD::Tex1DArrayFloatFloat";
 389   case NVPTXISD::Tex1DArrayFloatFloatLevel:
 390     return "NVPTXISD::Tex1DArrayFloatFloatLevel";
 391   case NVPTXISD::Tex1DArrayFloatFloatGrad:
 392     return "NVPTXISD::Tex1DArrayFloatFloatGrad";
 393   case NVPTXISD::Tex1DArrayS32S32:     return "NVPTXISD::Tex1DArrayS32S32";
 394   case NVPTXISD::Tex1DArrayS32Float:   return "NVPTXISD::Tex1DArrayS32Float";
 395   case NVPTXISD::Tex1DArrayS32FloatLevel:
 396     return "NVPTXISD::Tex1DArrayS32FloatLevel";
 397   case NVPTXISD::Tex1DArrayS32FloatGrad:
 398     return "NVPTXISD::Tex1DArrayS32FloatGrad";
 399   case NVPTXISD::Tex1DArrayU32S32:     return "NVPTXISD::Tex1DArrayU32S32";
 400   case NVPTXISD::Tex1DArrayU32Float:   return "NVPTXISD::Tex1DArrayU32Float";
 401   case NVPTXISD::Tex1DArrayU32FloatLevel:
 402     return "NVPTXISD::Tex1DArrayU32FloatLevel";
 403   case NVPTXISD::Tex1DArrayU32FloatGrad:
 404     return "NVPTXISD::Tex1DArrayU32FloatGrad";
 405   case NVPTXISD::Tex2DFloatS32:        return "NVPTXISD::Tex2DFloatS32";
 406   case NVPTXISD::Tex2DFloatFloat:      return "NVPTXISD::Tex2DFloatFloat";
 407   case NVPTXISD::Tex2DFloatFloatLevel:
 408     return "NVPTXISD::Tex2DFloatFloatLevel";
 409   case NVPTXISD::Tex2DFloatFloatGrad:
 410     return "NVPTXISD::Tex2DFloatFloatGrad";
 411   case NVPTXISD::Tex2DS32S32:          return "NVPTXISD::Tex2DS32S32";
 412   case NVPTXISD::Tex2DS32Float:        return "NVPTXISD::Tex2DS32Float";
 413   case NVPTXISD::Tex2DS32FloatLevel:
 414     return "NVPTXISD::Tex2DS32FloatLevel";
 415   case NVPTXISD::Tex2DS32FloatGrad:
 416     return "NVPTXISD::Tex2DS32FloatGrad";
 417   case NVPTXISD::Tex2DU32S32:          return "NVPTXISD::Tex2DU32S32";
 418   case NVPTXISD::Tex2DU32Float:        return "NVPTXISD::Tex2DU32Float";
 419   case NVPTXISD::Tex2DU32FloatLevel:
 420     return "NVPTXISD::Tex2DU32FloatLevel";
 421   case NVPTXISD::Tex2DU32FloatGrad:
 422     return "NVPTXISD::Tex2DU32FloatGrad";
 423   case NVPTXISD::Tex2DArrayFloatS32:   return "NVPTXISD::Tex2DArrayFloatS32";
 424   case NVPTXISD::Tex2DArrayFloatFloat: return "NVPTXISD::Tex2DArrayFloatFloat";
 425   case NVPTXISD::Tex2DArrayFloatFloatLevel:
 426     return "NVPTXISD::Tex2DArrayFloatFloatLevel";
 427   case NVPTXISD::Tex2DArrayFloatFloatGrad:
 428     return "NVPTXISD::Tex2DArrayFloatFloatGrad";
 429   case NVPTXISD::Tex2DArrayS32S32:     return "NVPTXISD::Tex2DArrayS32S32";
 430   case NVPTXISD::Tex2DArrayS32Float:   return "NVPTXISD::Tex2DArrayS32Float";
 431   case NVPTXISD::Tex2DArrayS32FloatLevel:
 432     return "NVPTXISD::Tex2DArrayS32FloatLevel";
 433   case NVPTXISD::Tex2DArrayS32FloatGrad:
 434     return "NVPTXISD::Tex2DArrayS32FloatGrad";
 435   case NVPTXISD::Tex2DArrayU32S32:     return "NVPTXISD::Tex2DArrayU32S32";
 436   case NVPTXISD::Tex2DArrayU32Float:   return "NVPTXISD::Tex2DArrayU32Float";
 437   case NVPTXISD::Tex2DArrayU32FloatLevel:
 438     return "NVPTXISD::Tex2DArrayU32FloatLevel";
 439   case NVPTXISD::Tex2DArrayU32FloatGrad:
 440     return "NVPTXISD::Tex2DArrayU32FloatGrad";
 441   case NVPTXISD::Tex3DFloatS32:        return "NVPTXISD::Tex3DFloatS32";
 442   case NVPTXISD::Tex3DFloatFloat:      return "NVPTXISD::Tex3DFloatFloat";
 443   case NVPTXISD::Tex3DFloatFloatLevel:
 444     return "NVPTXISD::Tex3DFloatFloatLevel";
 445   case NVPTXISD::Tex3DFloatFloatGrad:
 446     return "NVPTXISD::Tex3DFloatFloatGrad";
 447   case NVPTXISD::Tex3DS32S32:          return "NVPTXISD::Tex3DS32S32";
 448   case NVPTXISD::Tex3DS32Float:        return "NVPTXISD::Tex3DS32Float";
 449   case NVPTXISD::Tex3DS32FloatLevel:
 450     return "NVPTXISD::Tex3DS32FloatLevel";
 451   case NVPTXISD::Tex3DS32FloatGrad:
 452     return "NVPTXISD::Tex3DS32FloatGrad";
 453   case NVPTXISD::Tex3DU32S32:          return "NVPTXISD::Tex3DU32S32";
 454   case NVPTXISD::Tex3DU32Float:        return "NVPTXISD::Tex3DU32Float";
 455   case NVPTXISD::Tex3DU32FloatLevel:
 456     return "NVPTXISD::Tex3DU32FloatLevel";
 457   case NVPTXISD::Tex3DU32FloatGrad:
 458     return "NVPTXISD::Tex3DU32FloatGrad";
 459   case NVPTXISD::TexCubeFloatFloat:      return "NVPTXISD::TexCubeFloatFloat";
 460   case NVPTXISD::TexCubeFloatFloatLevel:
 461     return "NVPTXISD::TexCubeFloatFloatLevel";
 462   case NVPTXISD::TexCubeS32Float:        return "NVPTXISD::TexCubeS32Float";
 463   case NVPTXISD::TexCubeS32FloatLevel:
 464     return "NVPTXISD::TexCubeS32FloatLevel";
 465   case NVPTXISD::TexCubeU32Float:        return "NVPTXISD::TexCubeU32Float";
 466   case NVPTXISD::TexCubeU32FloatLevel:
 467     return "NVPTXISD::TexCubeU32FloatLevel";
 468   case NVPTXISD::TexCubeArrayFloatFloat:
 469     return "NVPTXISD::TexCubeArrayFloatFloat";
 470   case NVPTXISD::TexCubeArrayFloatFloatLevel:
 471     return "NVPTXISD::TexCubeArrayFloatFloatLevel";
 472   case NVPTXISD::TexCubeArrayS32Float:
 473     return "NVPTXISD::TexCubeArrayS32Float";
 474   case NVPTXISD::TexCubeArrayS32FloatLevel:
 475     return "NVPTXISD::TexCubeArrayS32FloatLevel";
 476   case NVPTXISD::TexCubeArrayU32Float:
 477     return "NVPTXISD::TexCubeArrayU32Float";
 478   case NVPTXISD::TexCubeArrayU32FloatLevel:
 479     return "NVPTXISD::TexCubeArrayU32FloatLevel";
 480   case NVPTXISD::Tld4R2DFloatFloat:
 481     return "NVPTXISD::Tld4R2DFloatFloat";
 482   case NVPTXISD::Tld4G2DFloatFloat:
 483     return "NVPTXISD::Tld4G2DFloatFloat";
 484   case NVPTXISD::Tld4B2DFloatFloat:
 485     return "NVPTXISD::Tld4B2DFloatFloat";
 486   case NVPTXISD::Tld4A2DFloatFloat:
 487     return "NVPTXISD::Tld4A2DFloatFloat";
 488   case NVPTXISD::Tld4R2DS64Float:
 489     return "NVPTXISD::Tld4R2DS64Float";
 490   case NVPTXISD::Tld4G2DS64Float:
 491     return "NVPTXISD::Tld4G2DS64Float";
 492   case NVPTXISD::Tld4B2DS64Float:
 493     return "NVPTXISD::Tld4B2DS64Float";
 494   case NVPTXISD::Tld4A2DS64Float:
 495     return "NVPTXISD::Tld4A2DS64Float";
 496   case NVPTXISD::Tld4R2DU64Float:
 497     return "NVPTXISD::Tld4R2DU64Float";
 498   case NVPTXISD::Tld4G2DU64Float:
 499     return "NVPTXISD::Tld4G2DU64Float";
 500   case NVPTXISD::Tld4B2DU64Float:
 501     return "NVPTXISD::Tld4B2DU64Float";
 502   case NVPTXISD::Tld4A2DU64Float:
 503     return "NVPTXISD::Tld4A2DU64Float";
 504
 505   case NVPTXISD::TexUnified1DFloatS32:
 506     return "NVPTXISD::TexUnified1DFloatS32";
 507   case NVPTXISD::TexUnified1DFloatFloat:
 508     return "NVPTXISD::TexUnified1DFloatFloat";
 509   case NVPTXISD::TexUnified1DFloatFloatLevel:
 510     return "NVPTXISD::TexUnified1DFloatFloatLevel";
 511   case NVPTXISD::TexUnified1DFloatFloatGrad:
 512     return "NVPTXISD::TexUnified1DFloatFloatGrad";
 513   case NVPTXISD::TexUnified1DS32S32:
 514     return "NVPTXISD::TexUnified1DS32S32";
 515   case NVPTXISD::TexUnified1DS32Float:
 516     return "NVPTXISD::TexUnified1DS32Float";
 517   case NVPTXISD::TexUnified1DS32FloatLevel:
 518     return "NVPTXISD::TexUnified1DS32FloatLevel";
 519   case NVPTXISD::TexUnified1DS32FloatGrad:
 520     return "NVPTXISD::TexUnified1DS32FloatGrad";
 521   case NVPTXISD::TexUnified1DU32S32:
 522     return "NVPTXISD::TexUnified1DU32S32";
 523   case NVPTXISD::TexUnified1DU32Float:
 524     return "NVPTXISD::TexUnified1DU32Float";
 525   case NVPTXISD::TexUnified1DU32FloatLevel:
 526     return "NVPTXISD::TexUnified1DU32FloatLevel";
 527   case NVPTXISD::TexUnified1DU32FloatGrad:
 528     return "NVPTXISD::TexUnified1DU32FloatGrad";
 529   case NVPTXISD::TexUnified1DArrayFloatS32:
 530     return "NVPTXISD::TexUnified1DArrayFloatS32";
 531   case NVPTXISD::TexUnified1DArrayFloatFloat:
 532     return "NVPTXISD::TexUnified1DArrayFloatFloat";
 533   case NVPTXISD::TexUnified1DArrayFloatFloatLevel:
 534     return "NVPTXISD::TexUnified1DArrayFloatFloatLevel";
 535   case NVPTXISD::TexUnified1DArrayFloatFloatGrad:
 536     return "NVPTXISD::TexUnified1DArrayFloatFloatGrad";
 537   case NVPTXISD::TexUnified1DArrayS32S32:
 538     return "NVPTXISD::TexUnified1DArrayS32S32";
 539   case NVPTXISD::TexUnified1DArrayS32Float:
 540     return "NVPTXISD::TexUnified1DArrayS32Float";
 541   case NVPTXISD::TexUnified1DArrayS32FloatLevel:
 542     return "NVPTXISD::TexUnified1DArrayS32FloatLevel";
 543   case NVPTXISD::TexUnified1DArrayS32FloatGrad:
 544     return "NVPTXISD::TexUnified1DArrayS32FloatGrad";
 545   case NVPTXISD::TexUnified1DArrayU32S32:
 546     return "NVPTXISD::TexUnified1DArrayU32S32";
 547   case NVPTXISD::TexUnified1DArrayU32Float:
 548     return "NVPTXISD::TexUnified1DArrayU32Float";
 549   case NVPTXISD::TexUnified1DArrayU32FloatLevel:
 550     return "NVPTXISD::TexUnified1DArrayU32FloatLevel";
 551   case NVPTXISD::TexUnified1DArrayU32FloatGrad:
 552     return "NVPTXISD::TexUnified1DArrayU32FloatGrad";
 553   case NVPTXISD::TexUnified2DFloatS32:
 554     return "NVPTXISD::TexUnified2DFloatS32";
 555   case NVPTXISD::TexUnified2DFloatFloat:
 556     return "NVPTXISD::TexUnified2DFloatFloat";
 557   case NVPTXISD::TexUnified2DFloatFloatLevel:
 558     return "NVPTXISD::TexUnified2DFloatFloatLevel";
 559   case NVPTXISD::TexUnified2DFloatFloatGrad:
 560     return "NVPTXISD::TexUnified2DFloatFloatGrad";
 561   case NVPTXISD::TexUnified2DS32S32:
 562     return "NVPTXISD::TexUnified2DS32S32";
 563   case NVPTXISD::TexUnified2DS32Float:
 564     return "NVPTXISD::TexUnified2DS32Float";
 565   case NVPTXISD::TexUnified2DS32FloatLevel:
 566     return "NVPTXISD::TexUnified2DS32FloatLevel";
 567   case NVPTXISD::TexUnified2DS32FloatGrad:
 568     return "NVPTXISD::TexUnified2DS32FloatGrad";
 569   case NVPTXISD::TexUnified2DU32S32:
 570     return "NVPTXISD::TexUnified2DU32S32";
 571   case NVPTXISD::TexUnified2DU32Float:
 572     return "NVPTXISD::TexUnified2DU32Float";
 573   case NVPTXISD::TexUnified2DU32FloatLevel:
 574     return "NVPTXISD::TexUnified2DU32FloatLevel";
 575   case NVPTXISD::TexUnified2DU32FloatGrad:
 576     return "NVPTXISD::TexUnified2DU32FloatGrad";
 577   case NVPTXISD::TexUnified2DArrayFloatS32:
 578     return "NVPTXISD::TexUnified2DArrayFloatS32";
 579   case NVPTXISD::TexUnified2DArrayFloatFloat:
 580     return "NVPTXISD::TexUnified2DArrayFloatFloat";
 581   case NVPTXISD::TexUnified2DArrayFloatFloatLevel:
 582     return "NVPTXISD::TexUnified2DArrayFloatFloatLevel";
 583   case NVPTXISD::TexUnified2DArrayFloatFloatGrad:
 584     return "NVPTXISD::TexUnified2DArrayFloatFloatGrad";
 585   case NVPTXISD::TexUnified2DArrayS32S32:
 586     return "NVPTXISD::TexUnified2DArrayS32S32";
 587   case NVPTXISD::TexUnified2DArrayS32Float:
 588     return "NVPTXISD::TexUnified2DArrayS32Float";
 589   case NVPTXISD::TexUnified2DArrayS32FloatLevel:
 590     return "NVPTXISD::TexUnified2DArrayS32FloatLevel";
 591   case NVPTXISD::TexUnified2DArrayS32FloatGrad:
 592     return "NVPTXISD::TexUnified2DArrayS32FloatGrad";
 593   case NVPTXISD::TexUnified2DArrayU32S32:
 594     return "NVPTXISD::TexUnified2DArrayU32S32";
 595   case NVPTXISD::TexUnified2DArrayU32Float:
 596     return "NVPTXISD::TexUnified2DArrayU32Float";
 597   case NVPTXISD::TexUnified2DArrayU32FloatLevel:
 598     return "NVPTXISD::TexUnified2DArrayU32FloatLevel";
 599   case NVPTXISD::TexUnified2DArrayU32FloatGrad:
 600     return "NVPTXISD::TexUnified2DArrayU32FloatGrad";
 601   case NVPTXISD::TexUnified3DFloatS32:
 602     return "NVPTXISD::TexUnified3DFloatS32";
 603   case NVPTXISD::TexUnified3DFloatFloat:
 604     return "NVPTXISD::TexUnified3DFloatFloat";
 605   case NVPTXISD::TexUnified3DFloatFloatLevel:
 606     return "NVPTXISD::TexUnified3DFloatFloatLevel";
 607   case NVPTXISD::TexUnified3DFloatFloatGrad:
 608     return "NVPTXISD::TexUnified3DFloatFloatGrad";
 609   case NVPTXISD::TexUnified3DS32S32:
 610     return "NVPTXISD::TexUnified3DS32S32";
 611   case NVPTXISD::TexUnified3DS32Float:
 612     return "NVPTXISD::TexUnified3DS32Float";
 613   case NVPTXISD::TexUnified3DS32FloatLevel:
 614     return "NVPTXISD::TexUnified3DS32FloatLevel";
 615   case NVPTXISD::TexUnified3DS32FloatGrad:
 616     return "NVPTXISD::TexUnified3DS32FloatGrad";
 617   case NVPTXISD::TexUnified3DU32S32:
 618     return "NVPTXISD::TexUnified3DU32S32";
 619   case NVPTXISD::TexUnified3DU32Float:
 620     return "NVPTXISD::TexUnified3DU32Float";
 621   case NVPTXISD::TexUnified3DU32FloatLevel:
 622     return "NVPTXISD::TexUnified3DU32FloatLevel";
 623   case NVPTXISD::TexUnified3DU32FloatGrad:
 624     return "NVPTXISD::TexUnified3DU32FloatGrad";
 625   case NVPTXISD::TexUnifiedCubeFloatFloat:
 626     return "NVPTXISD::TexUnifiedCubeFloatFloat";
 627   case NVPTXISD::TexUnifiedCubeFloatFloatLevel:
 628     return "NVPTXISD::TexUnifiedCubeFloatFloatLevel";
 629   case NVPTXISD::TexUnifiedCubeS32Float:
 630     return "NVPTXISD::TexUnifiedCubeS32Float";
 631   case NVPTXISD::TexUnifiedCubeS32FloatLevel:
 632     return "NVPTXISD::TexUnifiedCubeS32FloatLevel";
 633   case NVPTXISD::TexUnifiedCubeU32Float:
 634     return "NVPTXISD::TexUnifiedCubeU32Float";
 635   case NVPTXISD::TexUnifiedCubeU32FloatLevel:
 636     return "NVPTXISD::TexUnifiedCubeU32FloatLevel";
 637   case NVPTXISD::TexUnifiedCubeArrayFloatFloat:
 638     return "NVPTXISD::TexUnifiedCubeArrayFloatFloat";
 639   case NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel:
 640     return "NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel";
 641   case NVPTXISD::TexUnifiedCubeArrayS32Float:
 642     return "NVPTXISD::TexUnifiedCubeArrayS32Float";
 643   case NVPTXISD::TexUnifiedCubeArrayS32FloatLevel:
 644     return "NVPTXISD::TexUnifiedCubeArrayS32FloatLevel";
 645   case NVPTXISD::TexUnifiedCubeArrayU32Float:
 646     return "NVPTXISD::TexUnifiedCubeArrayU32Float";
 647   case NVPTXISD::TexUnifiedCubeArrayU32FloatLevel:
 648     return "NVPTXISD::TexUnifiedCubeArrayU32FloatLevel";
 649   case NVPTXISD::Tld4UnifiedR2DFloatFloat:
 650     return "NVPTXISD::Tld4UnifiedR2DFloatFloat";
 651   case NVPTXISD::Tld4UnifiedG2DFloatFloat:
 652     return "NVPTXISD::Tld4UnifiedG2DFloatFloat";
 653   case NVPTXISD::Tld4UnifiedB2DFloatFloat:
 654     return "NVPTXISD::Tld4UnifiedB2DFloatFloat";
 655   case NVPTXISD::Tld4UnifiedA2DFloatFloat:
 656     return "NVPTXISD::Tld4UnifiedA2DFloatFloat";
 657   case NVPTXISD::Tld4UnifiedR2DS64Float:
 658     return "NVPTXISD::Tld4UnifiedR2DS64Float";
 659   case NVPTXISD::Tld4UnifiedG2DS64Float:
 660     return "NVPTXISD::Tld4UnifiedG2DS64Float";
 661   case NVPTXISD::Tld4UnifiedB2DS64Float:
 662     return "NVPTXISD::Tld4UnifiedB2DS64Float";
 663   case NVPTXISD::Tld4UnifiedA2DS64Float:
 664     return "NVPTXISD::Tld4UnifiedA2DS64Float";
 665   case NVPTXISD::Tld4UnifiedR2DU64Float:
 666     return "NVPTXISD::Tld4UnifiedR2DU64Float";
 667   case NVPTXISD::Tld4UnifiedG2DU64Float:
 668     return "NVPTXISD::Tld4UnifiedG2DU64Float";
 669   case NVPTXISD::Tld4UnifiedB2DU64Float:
 670     return "NVPTXISD::Tld4UnifiedB2DU64Float";
 671   case NVPTXISD::Tld4UnifiedA2DU64Float:
 672     return "NVPTXISD::Tld4UnifiedA2DU64Float";
 673
 674   case NVPTXISD::Suld1DI8Clamp:          return "NVPTXISD::Suld1DI8Clamp";
 675   case NVPTXISD::Suld1DI16Clamp:         return "NVPTXISD::Suld1DI16Clamp";
 676   case NVPTXISD::Suld1DI32Clamp:         return "NVPTXISD::Suld1DI32Clamp";
 677   case NVPTXISD::Suld1DI64Clamp:         return "NVPTXISD::Suld1DI64Clamp";
 678   case NVPTXISD::Suld1DV2I8Clamp:        return "NVPTXISD::Suld1DV2I8Clamp";
 679   case NVPTXISD::Suld1DV2I16Clamp:       return "NVPTXISD::Suld1DV2I16Clamp";
 680   case NVPTXISD::Suld1DV2I32Clamp:       return "NVPTXISD::Suld1DV2I32Clamp";
 681   case NVPTXISD::Suld1DV2I64Clamp:       return "NVPTXISD::Suld1DV2I64Clamp";
 682   case NVPTXISD::Suld1DV4I8Clamp:        return "NVPTXISD::Suld1DV4I8Clamp";
 683   case NVPTXISD::Suld1DV4I16Clamp:       return "NVPTXISD::Suld1DV4I16Clamp";
 684   case NVPTXISD::Suld1DV4I32Clamp:       return "NVPTXISD::Suld1DV4I32Clamp";
 685
 686   case NVPTXISD::Suld1DArrayI8Clamp:   return "NVPTXISD::Suld1DArrayI8Clamp";
 687   case NVPTXISD::Suld1DArrayI16Clamp:  return "NVPTXISD::Suld1DArrayI16Clamp";
 688   case NVPTXISD::Suld1DArrayI32Clamp:  return "NVPTXISD::Suld1DArrayI32Clamp";
 689   case NVPTXISD::Suld1DArrayI64Clamp:  return "NVPTXISD::Suld1DArrayI64Clamp";
 690   case NVPTXISD::Suld1DArrayV2I8Clamp: return "NVPTXISD::Suld1DArrayV2I8Clamp";
 691   case NVPTXISD::Suld1DArrayV2I16Clamp:return "NVPTXISD::Suld1DArrayV2I16Clamp";
 692   case NVPTXISD::Suld1DArrayV2I32Clamp:return "NVPTXISD::Suld1DArrayV2I32Clamp";
 693   case NVPTXISD::Suld1DArrayV2I64Clamp:return "NVPTXISD::Suld1DArrayV2I64Clamp";
 694   case NVPTXISD::Suld1DArrayV4I8Clamp: return "NVPTXISD::Suld1DArrayV4I8Clamp";
 695   case NVPTXISD::Suld1DArrayV4I16Clamp:return "NVPTXISD::Suld1DArrayV4I16Clamp";
 696   case NVPTXISD::Suld1DArrayV4I32Clamp:return "NVPTXISD::Suld1DArrayV4I32Clamp";
 697
 698   case NVPTXISD::Suld2DI8Clamp:          return "NVPTXISD::Suld2DI8Clamp";
 699   case NVPTXISD::Suld2DI16Clamp:         return "NVPTXISD::Suld2DI16Clamp";
 700   case NVPTXISD::Suld2DI32Clamp:         return "NVPTXISD::Suld2DI32Clamp";
 701   case NVPTXISD::Suld2DI64Clamp:         return "NVPTXISD::Suld2DI64Clamp";
 702   case NVPTXISD::Suld2DV2I8Clamp:        return "NVPTXISD::Suld2DV2I8Clamp";
 703   case NVPTXISD::Suld2DV2I16Clamp:       return "NVPTXISD::Suld2DV2I16Clamp";
 704   case NVPTXISD::Suld2DV2I32Clamp:       return "NVPTXISD::Suld2DV2I32Clamp";
 705   case NVPTXISD::Suld2DV2I64Clamp:       return "NVPTXISD::Suld2DV2I64Clamp";
 706   case NVPTXISD::Suld2DV4I8Clamp:        return "NVPTXISD::Suld2DV4I8Clamp";
 707   case NVPTXISD::Suld2DV4I16Clamp:       return "NVPTXISD::Suld2DV4I16Clamp";
 708   case NVPTXISD::Suld2DV4I32Clamp:       return "NVPTXISD::Suld2DV4I32Clamp";
 709
 710   case NVPTXISD::Suld2DArrayI8Clamp:   return "NVPTXISD::Suld2DArrayI8Clamp";
 711   case NVPTXISD::Suld2DArrayI16Clamp:  return "NVPTXISD::Suld2DArrayI16Clamp";
 712   case NVPTXISD::Suld2DArrayI32Clamp:  return "NVPTXISD::Suld2DArrayI32Clamp";
 713   case NVPTXISD::Suld2DArrayI64Clamp:  return "NVPTXISD::Suld2DArrayI64Clamp";
 714   case NVPTXISD::Suld2DArrayV2I8Clamp: return "NVPTXISD::Suld2DArrayV2I8Clamp";
 715   case NVPTXISD::Suld2DArrayV2I16Clamp:return "NVPTXISD::Suld2DArrayV2I16Clamp";
 716   case NVPTXISD::Suld2DArrayV2I32Clamp:return "NVPTXISD::Suld2DArrayV2I32Clamp";
 717   case NVPTXISD::Suld2DArrayV2I64Clamp:return "NVPTXISD::Suld2DArrayV2I64Clamp";
 718   case NVPTXISD::Suld2DArrayV4I8Clamp: return "NVPTXISD::Suld2DArrayV4I8Clamp";
 719   case NVPTXISD::Suld2DArrayV4I16Clamp:return "NVPTXISD::Suld2DArrayV4I16Clamp";
 720   case NVPTXISD::Suld2DArrayV4I32Clamp:return "NVPTXISD::Suld2DArrayV4I32Clamp";
 721
 722   case NVPTXISD::Suld3DI8Clamp:          return "NVPTXISD::Suld3DI8Clamp";
 723   case NVPTXISD::Suld3DI16Clamp:         return "NVPTXISD::Suld3DI16Clamp";
 724   case NVPTXISD::Suld3DI32Clamp:         return "NVPTXISD::Suld3DI32Clamp";
 725   case NVPTXISD::Suld3DI64Clamp:         return "NVPTXISD::Suld3DI64Clamp";
 726   case NVPTXISD::Suld3DV2I8Clamp:        return "NVPTXISD::Suld3DV2I8Clamp";
 727   case NVPTXISD::Suld3DV2I16Clamp:       return "NVPTXISD::Suld3DV2I16Clamp";
 728   case NVPTXISD::Suld3DV2I32Clamp:       return "NVPTXISD::Suld3DV2I32Clamp";
 729   case NVPTXISD::Suld3DV2I64Clamp:       return "NVPTXISD::Suld3DV2I64Clamp";
 730   case NVPTXISD::Suld3DV4I8Clamp:        return "NVPTXISD::Suld3DV4I8Clamp";
 731   case NVPTXISD::Suld3DV4I16Clamp:       return "NVPTXISD::Suld3DV4I16Clamp";
 732   case NVPTXISD::Suld3DV4I32Clamp:       return "NVPTXISD::Suld3DV4I32Clamp";
 733
 734   case NVPTXISD::Suld1DI8Trap:          return "NVPTXISD::Suld1DI8Trap";
 735   case NVPTXISD::Suld1DI16Trap:         return "NVPTXISD::Suld1DI16Trap";
 736   case NVPTXISD::Suld1DI32Trap:         return "NVPTXISD::Suld1DI32Trap";
 737   case NVPTXISD::Suld1DI64Trap:         return "NVPTXISD::Suld1DI64Trap";
 738   case NVPTXISD::Suld1DV2I8Trap:        return "NVPTXISD::Suld1DV2I8Trap";
 739   case NVPTXISD::Suld1DV2I16Trap:       return "NVPTXISD::Suld1DV2I16Trap";
 740   case NVPTXISD::Suld1DV2I32Trap:       return "NVPTXISD::Suld1DV2I32Trap";
 741   case NVPTXISD::Suld1DV2I64Trap:       return "NVPTXISD::Suld1DV2I64Trap";
 742   case NVPTXISD::Suld1DV4I8Trap:        return "NVPTXISD::Suld1DV4I8Trap";
 743   case NVPTXISD::Suld1DV4I16Trap:       return "NVPTXISD::Suld1DV4I16Trap";
 744   case NVPTXISD::Suld1DV4I32Trap:       return "NVPTXISD::Suld1DV4I32Trap";
 745
 746   case NVPTXISD::Suld1DArrayI8Trap:     return "NVPTXISD::Suld1DArrayI8Trap";
 747   case NVPTXISD::Suld1DArrayI16Trap:    return "NVPTXISD::Suld1DArrayI16Trap";
 748   case NVPTXISD::Suld1DArrayI32Trap:    return "NVPTXISD::Suld1DArrayI32Trap";
 749   case NVPTXISD::Suld1DArrayI64Trap:    return "NVPTXISD::Suld1DArrayI64Trap";
 750   case NVPTXISD::Suld1DArrayV2I8Trap:   return "NVPTXISD::Suld1DArrayV2I8Trap";
 751   case NVPTXISD::Suld1DArrayV2I16Trap:  return "NVPTXISD::Suld1DArrayV2I16Trap";
 752   case NVPTXISD::Suld1DArrayV2I32Trap:  return "NVPTXISD::Suld1DArrayV2I32Trap";
 753   case NVPTXISD::Suld1DArrayV2I64Trap:  return "NVPTXISD::Suld1DArrayV2I64Trap";
 754   case NVPTXISD::Suld1DArrayV4I8Trap:   return "NVPTXISD::Suld1DArrayV4I8Trap";
 755   case NVPTXISD::Suld1DArrayV4I16Trap:  return "NVPTXISD::Suld1DArrayV4I16Trap";
 756   case NVPTXISD::Suld1DArrayV4I32Trap:  return "NVPTXISD::Suld1DArrayV4I32Trap";
 757
 758   case NVPTXISD::Suld2DI8Trap:          return "NVPTXISD::Suld2DI8Trap";
 759   case NVPTXISD::Suld2DI16Trap:         return "NVPTXISD::Suld2DI16Trap";
 760   case NVPTXISD::Suld2DI32Trap:         return "NVPTXISD::Suld2DI32Trap";
 761   case NVPTXISD::Suld2DI64Trap:         return "NVPTXISD::Suld2DI64Trap";
 762   case NVPTXISD::Suld2DV2I8Trap:        return "NVPTXISD::Suld2DV2I8Trap";
 763   case NVPTXISD::Suld2DV2I16Trap:       return "NVPTXISD::Suld2DV2I16Trap";
 764   case NVPTXISD::Suld2DV2I32Trap:       return "NVPTXISD::Suld2DV2I32Trap";
 765   case NVPTXISD::Suld2DV2I64Trap:       return "NVPTXISD::Suld2DV2I64Trap";
 766   case NVPTXISD::Suld2DV4I8Trap:        return "NVPTXISD::Suld2DV4I8Trap";
 767   case NVPTXISD::Suld2DV4I16Trap:       return "NVPTXISD::Suld2DV4I16Trap";
 768   case NVPTXISD::Suld2DV4I32Trap:       return "NVPTXISD::Suld2DV4I32Trap";
 769
 770   case NVPTXISD::Suld2DArrayI8Trap:     return "NVPTXISD::Suld2DArrayI8Trap";
 771   case NVPTXISD::Suld2DArrayI16Trap:    return "NVPTXISD::Suld2DArrayI16Trap";
 772   case NVPTXISD::Suld2DArrayI32Trap:    return "NVPTXISD::Suld2DArrayI32Trap";
 773   case NVPTXISD::Suld2DArrayI64Trap:    return "NVPTXISD::Suld2DArrayI64Trap";
 774   case NVPTXISD::Suld2DArrayV2I8Trap:   return "NVPTXISD::Suld2DArrayV2I8Trap";
 775   case NVPTXISD::Suld2DArrayV2I16Trap:  return "NVPTXISD::Suld2DArrayV2I16Trap";
 776   case NVPTXISD::Suld2DArrayV2I32Trap:  return "NVPTXISD::Suld2DArrayV2I32Trap";
 777   case NVPTXISD::Suld2DArrayV2I64Trap:  return "NVPTXISD::Suld2DArrayV2I64Trap";
 778   case NVPTXISD::Suld2DArrayV4I8Trap:   return "NVPTXISD::Suld2DArrayV4I8Trap";
 779   case NVPTXISD::Suld2DArrayV4I16Trap:  return "NVPTXISD::Suld2DArrayV4I16Trap";
 780   case NVPTXISD::Suld2DArrayV4I32Trap:  return "NVPTXISD::Suld2DArrayV4I32Trap";
 781
 782   case NVPTXISD::Suld3DI8Trap:          return "NVPTXISD::Suld3DI8Trap";
 783   case NVPTXISD::Suld3DI16Trap:         return "NVPTXISD::Suld3DI16Trap";
 784   case NVPTXISD::Suld3DI32Trap:         return "NVPTXISD::Suld3DI32Trap";
 785   case NVPTXISD::Suld3DI64Trap:         return "NVPTXISD::Suld3DI64Trap";
 786   case NVPTXISD::Suld3DV2I8Trap:        return "NVPTXISD::Suld3DV2I8Trap";
 787   case NVPTXISD::Suld3DV2I16Trap:       return "NVPTXISD::Suld3DV2I16Trap";
 788   case NVPTXISD::Suld3DV2I32Trap:       return "NVPTXISD::Suld3DV2I32Trap";
 789   case NVPTXISD::Suld3DV2I64Trap:       return "NVPTXISD::Suld3DV2I64Trap";
 790   case NVPTXISD::Suld3DV4I8Trap:        return "NVPTXISD::Suld3DV4I8Trap";
 791   case NVPTXISD::Suld3DV4I16Trap:       return "NVPTXISD::Suld3DV4I16Trap";
 792   case NVPTXISD::Suld3DV4I32Trap:       return "NVPTXISD::Suld3DV4I32Trap";
 793
 794   case NVPTXISD::Suld1DI8Zero:          return "NVPTXISD::Suld1DI8Zero";
 795   case NVPTXISD::Suld1DI16Zero:         return "NVPTXISD::Suld1DI16Zero";
 796   case NVPTXISD::Suld1DI32Zero:         return "NVPTXISD::Suld1DI32Zero";
 797   case NVPTXISD::Suld1DI64Zero:         return "NVPTXISD::Suld1DI64Zero";
 798   case NVPTXISD::Suld1DV2I8Zero:        return "NVPTXISD::Suld1DV2I8Zero";
 799   case NVPTXISD::Suld1DV2I16Zero:       return "NVPTXISD::Suld1DV2I16Zero";
 800   case NVPTXISD::Suld1DV2I32Zero:       return "NVPTXISD::Suld1DV2I32Zero";
 801   case NVPTXISD::Suld1DV2I64Zero:       return "NVPTXISD::Suld1DV2I64Zero";
 802   case NVPTXISD::Suld1DV4I8Zero:        return "NVPTXISD::Suld1DV4I8Zero";
 803   case NVPTXISD::Suld1DV4I16Zero:       return "NVPTXISD::Suld1DV4I16Zero";
 804   case NVPTXISD::Suld1DV4I32Zero:       return "NVPTXISD::Suld1DV4I32Zero";
 805
 806   case NVPTXISD::Suld1DArrayI8Zero:     return "NVPTXISD::Suld1DArrayI8Zero";
 807   case NVPTXISD::Suld1DArrayI16Zero:    return "NVPTXISD::Suld1DArrayI16Zero";
 808   case NVPTXISD::Suld1DArrayI32Zero:    return "NVPTXISD::Suld1DArrayI32Zero";
 809   case NVPTXISD::Suld1DArrayI64Zero:    return "NVPTXISD::Suld1DArrayI64Zero";
 810   case NVPTXISD::Suld1DArrayV2I8Zero:   return "NVPTXISD::Suld1DArrayV2I8Zero";
 811   case NVPTXISD::Suld1DArrayV2I16Zero:  return "NVPTXISD::Suld1DArrayV2I16Zero";
 812   case NVPTXISD::Suld1DArrayV2I32Zero:  return "NVPTXISD::Suld1DArrayV2I32Zero";
 813   case NVPTXISD::Suld1DArrayV2I64Zero:  return "NVPTXISD::Suld1DArrayV2I64Zero";
 814   case NVPTXISD::Suld1DArrayV4I8Zero:   return "NVPTXISD::Suld1DArrayV4I8Zero";
 815   case NVPTXISD::Suld1DArrayV4I16Zero:  return "NVPTXISD::Suld1DArrayV4I16Zero";
 816   case NVPTXISD::Suld1DArrayV4I32Zero:  return "NVPTXISD::Suld1DArrayV4I32Zero";
 817
 818   case NVPTXISD::Suld2DI8Zero:          return "NVPTXISD::Suld2DI8Zero";
 819   case NVPTXISD::Suld2DI16Zero:         return "NVPTXISD::Suld2DI16Zero";
 820   case NVPTXISD::Suld2DI32Zero:         return "NVPTXISD::Suld2DI32Zero";
 821   case NVPTXISD::Suld2DI64Zero:         return "NVPTXISD::Suld2DI64Zero";
 822   case NVPTXISD::Suld2DV2I8Zero:        return "NVPTXISD::Suld2DV2I8Zero";
 823   case NVPTXISD::Suld2DV2I16Zero:       return "NVPTXISD::Suld2DV2I16Zero";
 824   case NVPTXISD::Suld2DV2I32Zero:       return "NVPTXISD::Suld2DV2I32Zero";
 825   case NVPTXISD::Suld2DV2I64Zero:       return "NVPTXISD::Suld2DV2I64Zero";
 826   case NVPTXISD::Suld2DV4I8Zero:        return "NVPTXISD::Suld2DV4I8Zero";
 827   case NVPTXISD::Suld2DV4I16Zero:       return "NVPTXISD::Suld2DV4I16Zero";
 828   case NVPTXISD::Suld2DV4I32Zero:       return "NVPTXISD::Suld2DV4I32Zero";
 829
 830   case NVPTXISD::Suld2DArrayI8Zero:     return "NVPTXISD::Suld2DArrayI8Zero";
 831   case NVPTXISD::Suld2DArrayI16Zero:    return "NVPTXISD::Suld2DArrayI16Zero";
 832   case NVPTXISD::Suld2DArrayI32Zero:    return "NVPTXISD::Suld2DArrayI32Zero";
 833   case NVPTXISD::Suld2DArrayI64Zero:    return "NVPTXISD::Suld2DArrayI64Zero";
 834   case NVPTXISD::Suld2DArrayV2I8Zero:   return "NVPTXISD::Suld2DArrayV2I8Zero";
 835   case NVPTXISD::Suld2DArrayV2I16Zero:  return "NVPTXISD::Suld2DArrayV2I16Zero";
 836   case NVPTXISD::Suld2DArrayV2I32Zero:  return "NVPTXISD::Suld2DArrayV2I32Zero";
 837   case NVPTXISD::Suld2DArrayV2I64Zero:  return "NVPTXISD::Suld2DArrayV2I64Zero";
 838   case NVPTXISD::Suld2DArrayV4I8Zero:   return "NVPTXISD::Suld2DArrayV4I8Zero";
 839   case NVPTXISD::Suld2DArrayV4I16Zero:  return "NVPTXISD::Suld2DArrayV4I16Zero";
 840   case NVPTXISD::Suld2DArrayV4I32Zero:  return "NVPTXISD::Suld2DArrayV4I32Zero";
 841
 842   case NVPTXISD::Suld3DI8Zero:          return "NVPTXISD::Suld3DI8Zero";
 843   case NVPTXISD::Suld3DI16Zero:         return "NVPTXISD::Suld3DI16Zero";
 844   case NVPTXISD::Suld3DI32Zero:         return "NVPTXISD::Suld3DI32Zero";
 845   case NVPTXISD::Suld3DI64Zero:         return "NVPTXISD::Suld3DI64Zero";
 846   case NVPTXISD::Suld3DV2I8Zero:        return "NVPTXISD::Suld3DV2I8Zero";
 847   case NVPTXISD::Suld3DV2I16Zero:       return "NVPTXISD::Suld3DV2I16Zero";
 848   case NVPTXISD::Suld3DV2I32Zero:       return "NVPTXISD::Suld3DV2I32Zero";
 849   case NVPTXISD::Suld3DV2I64Zero:       return "NVPTXISD::Suld3DV2I64Zero";
 850   case NVPTXISD::Suld3DV4I8Zero:        return "NVPTXISD::Suld3DV4I8Zero";
 851   case NVPTXISD::Suld3DV4I16Zero:       return "NVPTXISD::Suld3DV4I16Zero";
 852   case NVPTXISD::Suld3DV4I32Zero:       return "NVPTXISD::Suld3DV4I32Zero";
 853   }
 854 }
 855
 856 TargetLoweringBase::LegalizeTypeAction
 857 NVPTXTargetLowering::getPreferredVectorAction(EVT VT) const {
 858   if (VT.getVectorNumElements() != 1 && VT.getScalarType() == MVT::i1)
 859     return TypeSplitVector;
 860
 861   return TargetLoweringBase::getPreferredVectorAction(VT);
 862 }
 863
 864 SDValue
 865 NVPTXTargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
 866   SDLoc dl(Op);
 867   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 868   Op = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
 869   return DAG.getNode(NVPTXISD::Wrapper, dl, getPointerTy(), Op);
 870 }
 871
 872 std::string
 873 NVPTXTargetLowering::getPrototype(Type *retTy, const ArgListTy &Args,
 874                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 875                                   unsigned retAlignment,
 876                                   const ImmutableCallSite *CS) const {
 877
 878   bool isABI = (nvptxSubtarget.getSmVersion() >= 20);
 879   assert(isABI && "Non-ABI compilation is not supported");
 880   if (!isABI)
 881     return "";
 882
 883   std::stringstream O;
 884   O << "prototype_" << uniqueCallSite << " : .callprototype ";
 885
 886   if (retTy->getTypeID() == Type::VoidTyID) {
 887     O << "()";
 888   } else {
 889     O << "(";
 890     if (retTy->isFloatingPointTy() || retTy->isIntegerTy()) {
 891       unsigned size = 0;
 892       if (const IntegerType *ITy = dyn_cast<IntegerType>(retTy)) {
 893         size = ITy->getBitWidth();
 894         if (size < 32)
 895           size = 32;
 896       } else {
 897         assert(retTy->isFloatingPointTy() &&
 898                "Floating point type expected here");
 899         size = retTy->getPrimitiveSizeInBits();
 900       }
 901
 902       O << ".param .b" << size << " _";
 903     } else if (isa<PointerType>(retTy)) {
 904       O << ".param .b" << getPointerTy().getSizeInBits() << " _";
 905     } else {
 906       if((retTy->getTypeID() == Type::StructTyID) ||
 907          isa<VectorType>(retTy)) {
 908         O << ".param .align "
 909           << retAlignment
 910           << " .b8 _["
 911           << getDataLayout()->getTypeAllocSize(retTy) << "]";
 912       } else {
 913         assert(false && "Unknown return type");
 914       }
 915     }
 916     O << ") ";
 917   }
 918   O << "_ (";
 919
 920   bool first = true;
 921   MVT thePointerTy = getPointerTy();
 922
 923   unsigned OIdx = 0;
 924   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
 925     Type *Ty = Args[i].Ty;
 926     if (!first) {
 927       O << ", ";
 928     }
 929     first = false;
 930
 931     if (Outs[OIdx].Flags.isByVal() == false) {
 932       if (Ty->isAggregateType() || Ty->isVectorTy()) {
 933         unsigned align = 0;
 934         const CallInst *CallI = cast<CallInst>(CS->getInstruction());
 935         const DataLayout *TD = getDataLayout();
 936         // +1 because index 0 is reserved for return type alignment
 937         if (!llvm::getAlign(*CallI, i + 1, align))
 938           align = TD->getABITypeAlignment(Ty);
 939         unsigned sz = TD->getTypeAllocSize(Ty);
 940         O << ".param .align " << align << " .b8 ";
 941         O << "_";
 942         O << "[" << sz << "]";
 943         // update the index for Outs
 944         SmallVector<EVT, 16> vtparts;
 945         ComputeValueVTs(*this, Ty, vtparts);
 946         if (unsigned len = vtparts.size())
 947           OIdx += len - 1;
 948         continue;
 949       }
 950        // i8 types in IR will be i16 types in SDAG
 951       assert((getValueType(Ty) == Outs[OIdx].VT ||
 952              (getValueType(Ty) == MVT::i8 && Outs[OIdx].VT == MVT::i16)) &&
 953              "type mismatch between callee prototype and arguments");
 954       // scalar type
 955       unsigned sz = 0;
 956       if (isa<IntegerType>(Ty)) {
 957         sz = cast<IntegerType>(Ty)->getBitWidth();
 958         if (sz < 32)
 959           sz = 32;
 960       } else if (isa<PointerType>(Ty))
 961         sz = thePointerTy.getSizeInBits();
 962       else
 963         sz = Ty->getPrimitiveSizeInBits();
 964       O << ".param .b" << sz << " ";
 965       O << "_";
 966       continue;
 967     }
 968     const PointerType *PTy = dyn_cast<PointerType>(Ty);
 969     assert(PTy && "Param with byval attribute should be a pointer type");
 970     Type *ETy = PTy->getElementType();
 971
 972     unsigned align = Outs[OIdx].Flags.getByValAlign();
 973     unsigned sz = getDataLayout()->getTypeAllocSize(ETy);
 974     O << ".param .align " << align << " .b8 ";
 975     O << "_";
 976     O << "[" << sz << "]";
 977   }
 978   O << ");";
 979   return O.str();
 980 }
 981
 982 unsigned
 983 NVPTXTargetLowering::getArgumentAlignment(SDValue Callee,
 984                                           const ImmutableCallSite *CS,
 985                                           Type *Ty,
 986                                           unsigned Idx) const {
 987   const DataLayout *TD = getDataLayout();
 988   unsigned Align = 0;
 989   const Value *DirectCallee = CS->getCalledFunction();
 990
 991   if (!DirectCallee) {
 992     // We don't have a direct function symbol, but that may be because of
 993     // constant cast instructions in the call.
 994     const Instruction *CalleeI = CS->getInstruction();
 995     assert(CalleeI && "Call target is not a function or derived value?");
 996
 997     // With bitcast'd call targets, the instruction will be the call
 998     if (isa<CallInst>(CalleeI)) {
 999       // Check if we have call alignment metadata
1000       if (llvm::getAlign(*cast<CallInst>(CalleeI), Idx, Align))
1001         return Align;
1002
1003       const Value *CalleeV = cast<CallInst>(CalleeI)->getCalledValue();
1004       // Ignore any bitcast instructions
1005       while(isa<ConstantExpr>(CalleeV)) {
1006         const ConstantExpr *CE = cast<ConstantExpr>(CalleeV);
1007         if (!CE->isCast())
1008           break;
1009         // Look through the bitcast
1010         CalleeV = cast<ConstantExpr>(CalleeV)->getOperand(0);
1011       }
1012
1013       // We have now looked past all of the bitcasts.  Do we finally have a
1014       // Function?
1015       if (isa<Function>(CalleeV))
1016         DirectCallee = CalleeV;
1017     }
1018   }
1019
1020   // Check for function alignment information if we found that the
1021   // ultimate target is a Function
1022   if (DirectCallee)
1023     if (llvm::getAlign(*cast<Function>(DirectCallee), Idx, Align))
1024       return Align;
1025
1026   // Call is indirect or alignment information is not available, fall back to
1027   // the ABI type alignment
1028   return TD->getABITypeAlignment(Ty);
1029 }
1030
1031 SDValue NVPTXTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1032                                        SmallVectorImpl<SDValue> &InVals) const {
1033   SelectionDAG &DAG = CLI.DAG;
1034   SDLoc dl = CLI.DL;
1035   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1036   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
1037   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
1038   SDValue Chain = CLI.Chain;
1039   SDValue Callee = CLI.Callee;
1040   bool &isTailCall = CLI.IsTailCall;
1041   ArgListTy &Args = CLI.getArgs();
1042   Type *retTy = CLI.RetTy;
1043   ImmutableCallSite *CS = CLI.CS;
1044
1045   bool isABI = (nvptxSubtarget.getSmVersion() >= 20);
1046   assert(isABI && "Non-ABI compilation is not supported");
1047   if (!isABI)
1048     return Chain;
1049   const DataLayout *TD = getDataLayout();
1050   MachineFunction &MF = DAG.getMachineFunction();
1051   const Function *F = MF.getFunction();
1052
1053   SDValue tempChain = Chain;
1054   Chain =
1055       DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(uniqueCallSite, true),
1056                            dl);
1057   SDValue InFlag = Chain.getValue(1);
1058
1059   unsigned paramCount = 0;
1060   // Args.size() and Outs.size() need not match.
1061   // Outs.size() will be larger
1062   //   * if there is an aggregate argument with multiple fields (each field
1063   //     showing up separately in Outs)
1064   //   * if there is a vector argument with more than typical vector-length
1065   //     elements (generally if more than 4) where each vector element is
1066   //     individually present in Outs.
1067   // So a different index should be used for indexing into Outs/OutVals.
1068   // See similar issue in LowerFormalArguments.
1069   unsigned OIdx = 0;
1070   // Declare the .params or .reg need to pass values
1071   // to the function
1072   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
1073     EVT VT = Outs[OIdx].VT;
1074     Type *Ty = Args[i].Ty;
1075
1076     if (Outs[OIdx].Flags.isByVal() == false) {
1077       if (Ty->isAggregateType()) {
1078         // aggregate
1079         SmallVector<EVT, 16> vtparts;
1080         SmallVector<uint64_t, 16> Offsets;
1081         ComputePTXValueVTs(*this, Ty, vtparts, &Offsets, 0);
1082
1083         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1084         // declare .param .align <align> .b8 .param<n>[<size>];
1085         unsigned sz = TD->getTypeAllocSize(Ty);
1086         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1087         SDValue DeclareParamOps[] = { Chain, DAG.getConstant(align, MVT::i32),
1088                                       DAG.getConstant(paramCount, MVT::i32),
1089                                       DAG.getConstant(sz, MVT::i32), InFlag };
1090         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1091                             DeclareParamOps);
1092         InFlag = Chain.getValue(1);
1093         for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1094           EVT elemtype = vtparts[j];
1095           unsigned ArgAlign = GreatestCommonDivisor64(align, Offsets[j]);
1096           if (elemtype.isInteger() && (sz < 8))
1097             sz = 8;
1098           SDValue StVal = OutVals[OIdx];
1099           if (elemtype.getSizeInBits() < 16) {
1100             StVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, StVal);
1101           }
1102           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1103           SDValue CopyParamOps[] = { Chain,
1104                                      DAG.getConstant(paramCount, MVT::i32),
1105                                      DAG.getConstant(Offsets[j], MVT::i32),
1106                                      StVal, InFlag };
1107           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1108                                           CopyParamVTs, CopyParamOps,
1109                                           elemtype, MachinePointerInfo(),
1110                                           ArgAlign);
1111           InFlag = Chain.getValue(1);
1112           ++OIdx;
1113         }
1114         if (vtparts.size() > 0)
1115           --OIdx;
1116         ++paramCount;
1117         continue;
1118       }
1119       if (Ty->isVectorTy()) {
1120         EVT ObjectVT = getValueType(Ty);
1121         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1122         // declare .param .align <align> .b8 .param<n>[<size>];
1123         unsigned sz = TD->getTypeAllocSize(Ty);
1124         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1125         SDValue DeclareParamOps[] = { Chain, DAG.getConstant(align, MVT::i32),
1126                                       DAG.getConstant(paramCount, MVT::i32),
1127                                       DAG.getConstant(sz, MVT::i32), InFlag };
1128         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1129                             DeclareParamOps);
1130         InFlag = Chain.getValue(1);
1131         unsigned NumElts = ObjectVT.getVectorNumElements();
1132         EVT EltVT = ObjectVT.getVectorElementType();
1133         EVT MemVT = EltVT;
1134         bool NeedExtend = false;
1135         if (EltVT.getSizeInBits() < 16) {
1136           NeedExtend = true;
1137           EltVT = MVT::i16;
1138         }
1139
1140         // V1 store
1141         if (NumElts == 1) {
1142           SDValue Elt = OutVals[OIdx++];
1143           if (NeedExtend)
1144             Elt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt);
1145
1146           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1147           SDValue CopyParamOps[] = { Chain,
1148                                      DAG.getConstant(paramCount, MVT::i32),
1149                                      DAG.getConstant(0, MVT::i32), Elt,
1150                                      InFlag };
1151           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1152                                           CopyParamVTs, CopyParamOps,
1153                                           MemVT, MachinePointerInfo());
1154           InFlag = Chain.getValue(1);
1155         } else if (NumElts == 2) {
1156           SDValue Elt0 = OutVals[OIdx++];
1157           SDValue Elt1 = OutVals[OIdx++];
1158           if (NeedExtend) {
1159             Elt0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt0);
1160             Elt1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt1);
1161           }
1162
1163           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1164           SDValue CopyParamOps[] = { Chain,
1165                                      DAG.getConstant(paramCount, MVT::i32),
1166                                      DAG.getConstant(0, MVT::i32), Elt0, Elt1,
1167                                      InFlag };
1168           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParamV2, dl,
1169                                           CopyParamVTs, CopyParamOps,
1170                                           MemVT, MachinePointerInfo());
1171           InFlag = Chain.getValue(1);
1172         } else {
1173           unsigned curOffset = 0;
1174           // V4 stores
1175           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
1176           // the
1177           // vector will be expanded to a power of 2 elements, so we know we can
1178           // always round up to the next multiple of 4 when creating the vector
1179           // stores.
1180           // e.g.  4 elem => 1 st.v4
1181           //       6 elem => 2 st.v4
1182           //       8 elem => 2 st.v4
1183           //      11 elem => 3 st.v4
1184           unsigned VecSize = 4;
1185           if (EltVT.getSizeInBits() == 64)
1186             VecSize = 2;
1187
1188           // This is potentially only part of a vector, so assume all elements
1189           // are packed together.
1190           unsigned PerStoreOffset = MemVT.getStoreSizeInBits() / 8 * VecSize;
1191
1192           for (unsigned i = 0; i < NumElts; i += VecSize) {
1193             // Get values
1194             SDValue StoreVal;
1195             SmallVector<SDValue, 8> Ops;
1196             Ops.push_back(Chain);
1197             Ops.push_back(DAG.getConstant(paramCount, MVT::i32));
1198             Ops.push_back(DAG.getConstant(curOffset, MVT::i32));
1199
1200             unsigned Opc = NVPTXISD::StoreParamV2;
1201
1202             StoreVal = OutVals[OIdx++];
1203             if (NeedExtend)
1204               StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1205             Ops.push_back(StoreVal);
1206
1207             if (i + 1 < NumElts) {
1208               StoreVal = OutVals[OIdx++];
1209               if (NeedExtend)
1210                 StoreVal =
1211                     DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1212             } else {
1213               StoreVal = DAG.getUNDEF(EltVT);
1214             }
1215             Ops.push_back(StoreVal);
1216
1217             if (VecSize == 4) {
1218               Opc = NVPTXISD::StoreParamV4;
1219               if (i + 2 < NumElts) {
1220                 StoreVal = OutVals[OIdx++];
1221                 if (NeedExtend)
1222                   StoreVal =
1223                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1224               } else {
1225                 StoreVal = DAG.getUNDEF(EltVT);
1226               }
1227               Ops.push_back(StoreVal);
1228
1229               if (i + 3 < NumElts) {
1230                 StoreVal = OutVals[OIdx++];
1231                 if (NeedExtend)
1232                   StoreVal =
1233                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1234               } else {
1235                 StoreVal = DAG.getUNDEF(EltVT);
1236               }
1237               Ops.push_back(StoreVal);
1238             }
1239
1240             Ops.push_back(InFlag);
1241
1242             SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1243             Chain = DAG.getMemIntrinsicNode(Opc, dl, CopyParamVTs, Ops,
1244                                             MemVT, MachinePointerInfo());
1245             InFlag = Chain.getValue(1);
1246             curOffset += PerStoreOffset;
1247           }
1248         }
1249         ++paramCount;
1250         --OIdx;
1251         continue;
1252       }
1253       // Plain scalar
1254       // for ABI,    declare .param .b<size> .param<n>;
1255       unsigned sz = VT.getSizeInBits();
1256       bool needExtend = false;
1257       if (VT.isInteger()) {
1258         if (sz < 16)
1259           needExtend = true;
1260         if (sz < 32)
1261           sz = 32;
1262       }
1263       SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1264       SDValue DeclareParamOps[] = { Chain,
1265                                     DAG.getConstant(paramCount, MVT::i32),
1266                                     DAG.getConstant(sz, MVT::i32),
1267                                     DAG.getConstant(0, MVT::i32), InFlag };
1268       Chain = DAG.getNode(NVPTXISD::DeclareScalarParam, dl, DeclareParamVTs,
1269                           DeclareParamOps);
1270       InFlag = Chain.getValue(1);
1271       SDValue OutV = OutVals[OIdx];
1272       if (needExtend) {
1273         // zext/sext i1 to i16
1274         unsigned opc = ISD::ZERO_EXTEND;
1275         if (Outs[OIdx].Flags.isSExt())
1276           opc = ISD::SIGN_EXTEND;
1277         OutV = DAG.getNode(opc, dl, MVT::i16, OutV);
1278       }
1279       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1280       SDValue CopyParamOps[] = { Chain, DAG.getConstant(paramCount, MVT::i32),
1281                                  DAG.getConstant(0, MVT::i32), OutV, InFlag };
1282
1283       unsigned opcode = NVPTXISD::StoreParam;
1284       if (Outs[OIdx].Flags.isZExt())
1285         opcode = NVPTXISD::StoreParamU32;
1286       else if (Outs[OIdx].Flags.isSExt())
1287         opcode = NVPTXISD::StoreParamS32;
1288       Chain = DAG.getMemIntrinsicNode(opcode, dl, CopyParamVTs, CopyParamOps,
1289                                       VT, MachinePointerInfo());
1290
1291       InFlag = Chain.getValue(1);
1292       ++paramCount;
1293       continue;
1294     }
1295     // struct or vector
1296     SmallVector<EVT, 16> vtparts;
1297     SmallVector<uint64_t, 16> Offsets;
1298     const PointerType *PTy = dyn_cast<PointerType>(Args[i].Ty);
1299     assert(PTy && "Type of a byval parameter should be pointer");
1300     ComputePTXValueVTs(*this, PTy->getElementType(), vtparts, &Offsets, 0);
1301
1302     // declare .param .align <align> .b8 .param<n>[<size>];
1303     unsigned sz = Outs[OIdx].Flags.getByValSize();
1304     SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1305     unsigned ArgAlign = Outs[OIdx].Flags.getByValAlign();
1306     // The ByValAlign in the Outs[OIdx].Flags is alway set at this point,
1307     // so we don't need to worry about natural alignment or not.
1308     // See TargetLowering::LowerCallTo().
1309     SDValue DeclareParamOps[] = {
1310       Chain, DAG.getConstant(Outs[OIdx].Flags.getByValAlign(), MVT::i32),
1311       DAG.getConstant(paramCount, MVT::i32), DAG.getConstant(sz, MVT::i32),
1312       InFlag
1313     };
1314     Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1315                         DeclareParamOps);
1316     InFlag = Chain.getValue(1);
1317     for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1318       EVT elemtype = vtparts[j];
1319       int curOffset = Offsets[j];
1320       unsigned PartAlign = GreatestCommonDivisor64(ArgAlign, curOffset);
1321       SDValue srcAddr =
1322           DAG.getNode(ISD::ADD, dl, getPointerTy(), OutVals[OIdx],
1323                       DAG.getConstant(curOffset, getPointerTy()));
1324       SDValue theVal = DAG.getLoad(elemtype, dl, tempChain, srcAddr,
1325                                    MachinePointerInfo(), false, false, false,
1326                                    PartAlign);
1327       if (elemtype.getSizeInBits() < 16) {
1328         theVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, theVal);
1329       }
1330       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1331       SDValue CopyParamOps[] = { Chain, DAG.getConstant(paramCount, MVT::i32),
1332                                  DAG.getConstant(curOffset, MVT::i32), theVal,
1333                                  InFlag };
1334       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl, CopyParamVTs,
1335                                       CopyParamOps, elemtype,
1336                                       MachinePointerInfo());
1337
1338       InFlag = Chain.getValue(1);
1339     }
1340     ++paramCount;
1341   }
1342
1343   GlobalAddressSDNode *Func = dyn_cast<GlobalAddressSDNode>(Callee.getNode());
1344   unsigned retAlignment = 0;
1345
1346   // Handle Result
1347   if (Ins.size() > 0) {
1348     SmallVector<EVT, 16> resvtparts;
1349     ComputeValueVTs(*this, retTy, resvtparts);
1350
1351     // Declare
1352     //  .param .align 16 .b8 retval0[<size-in-bytes>], or
1353     //  .param .b<size-in-bits> retval0
1354     unsigned resultsz = TD->getTypeAllocSizeInBits(retTy);
1355     if (retTy->isSingleValueType()) {
1356       // Scalar needs to be at least 32bit wide
1357       if (resultsz < 32)
1358         resultsz = 32;
1359       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1360       SDValue DeclareRetOps[] = { Chain, DAG.getConstant(1, MVT::i32),
1361                                   DAG.getConstant(resultsz, MVT::i32),
1362                                   DAG.getConstant(0, MVT::i32), InFlag };
1363       Chain = DAG.getNode(NVPTXISD::DeclareRet, dl, DeclareRetVTs,
1364                           DeclareRetOps);
1365       InFlag = Chain.getValue(1);
1366     } else {
1367       retAlignment = getArgumentAlignment(Callee, CS, retTy, 0);
1368       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1369       SDValue DeclareRetOps[] = { Chain,
1370                                   DAG.getConstant(retAlignment, MVT::i32),
1371                                   DAG.getConstant(resultsz / 8, MVT::i32),
1372                                   DAG.getConstant(0, MVT::i32), InFlag };
1373       Chain = DAG.getNode(NVPTXISD::DeclareRetParam, dl, DeclareRetVTs,
1374                           DeclareRetOps);
1375       InFlag = Chain.getValue(1);
1376     }
1377   }
1378
1379   if (!Func) {
1380     // This is indirect function call case : PTX requires a prototype of the
1381     // form
1382     // proto_0 : .callprototype(.param .b32 _) _ (.param .b32 _);
1383     // to be emitted, and the label has to used as the last arg of call
1384     // instruction.
1385     // The prototype is embedded in a string and put as the operand for a
1386     // CallPrototype SDNode which will print out to the value of the string.
1387     SDVTList ProtoVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1388     std::string Proto = getPrototype(retTy, Args, Outs, retAlignment, CS);
1389     const char *ProtoStr =
1390       nvTM->getManagedStrPool()->getManagedString(Proto.c_str())->c_str();
1391     SDValue ProtoOps[] = {
1392       Chain, DAG.getTargetExternalSymbol(ProtoStr, MVT::i32), InFlag,
1393     };
1394     Chain = DAG.getNode(NVPTXISD::CallPrototype, dl, ProtoVTs, ProtoOps);
1395     InFlag = Chain.getValue(1);
1396   }
1397   // Op to just print "call"
1398   SDVTList PrintCallVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1399   SDValue PrintCallOps[] = {
1400     Chain, DAG.getConstant((Ins.size() == 0) ? 0 : 1, MVT::i32), InFlag
1401   };
1402   Chain = DAG.getNode(Func ? (NVPTXISD::PrintCallUni) : (NVPTXISD::PrintCall),
1403                       dl, PrintCallVTs, PrintCallOps);
1404   InFlag = Chain.getValue(1);
1405
1406   // Ops to print out the function name
1407   SDVTList CallVoidVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1408   SDValue CallVoidOps[] = { Chain, Callee, InFlag };
1409   Chain = DAG.getNode(NVPTXISD::CallVoid, dl, CallVoidVTs, CallVoidOps);
1410   InFlag = Chain.getValue(1);
1411
1412   // Ops to print out the param list
1413   SDVTList CallArgBeginVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1414   SDValue CallArgBeginOps[] = { Chain, InFlag };
1415   Chain = DAG.getNode(NVPTXISD::CallArgBegin, dl, CallArgBeginVTs,
1416                       CallArgBeginOps);
1417   InFlag = Chain.getValue(1);
1418
1419   for (unsigned i = 0, e = paramCount; i != e; ++i) {
1420     unsigned opcode;
1421     if (i == (e - 1))
1422       opcode = NVPTXISD::LastCallArg;
1423     else
1424       opcode = NVPTXISD::CallArg;
1425     SDVTList CallArgVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1426     SDValue CallArgOps[] = { Chain, DAG.getConstant(1, MVT::i32),
1427                              DAG.getConstant(i, MVT::i32), InFlag };
1428     Chain = DAG.getNode(opcode, dl, CallArgVTs, CallArgOps);
1429     InFlag = Chain.getValue(1);
1430   }
1431   SDVTList CallArgEndVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1432   SDValue CallArgEndOps[] = { Chain, DAG.getConstant(Func ? 1 : 0, MVT::i32),
1433                               InFlag };
1434   Chain = DAG.getNode(NVPTXISD::CallArgEnd, dl, CallArgEndVTs, CallArgEndOps);
1435   InFlag = Chain.getValue(1);
1436
1437   if (!Func) {
1438     SDVTList PrototypeVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1439     SDValue PrototypeOps[] = { Chain, DAG.getConstant(uniqueCallSite, MVT::i32),
1440                                InFlag };
1441     Chain = DAG.getNode(NVPTXISD::Prototype, dl, PrototypeVTs, PrototypeOps);
1442     InFlag = Chain.getValue(1);
1443   }
1444
1445   // Generate loads from param memory/moves from registers for result
1446   if (Ins.size() > 0) {
1447     if (retTy && retTy->isVectorTy()) {
1448       EVT ObjectVT = getValueType(retTy);
1449       unsigned NumElts = ObjectVT.getVectorNumElements();
1450       EVT EltVT = ObjectVT.getVectorElementType();
1451       assert(nvTM->getTargetLowering()->getNumRegisters(F->getContext(),
1452                                                         ObjectVT) == NumElts &&
1453              "Vector was not scalarized");
1454       unsigned sz = EltVT.getSizeInBits();
1455       bool needTruncate = sz < 8 ? true : false;
1456
1457       if (NumElts == 1) {
1458         // Just a simple load
1459         SmallVector<EVT, 4> LoadRetVTs;
1460         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1461           // If loading i1/i8 result, generate
1462           //   load.b8 i16
1463           //   if i1
1464           //   trunc i16 to i1
1465           LoadRetVTs.push_back(MVT::i16);
1466         } else
1467           LoadRetVTs.push_back(EltVT);
1468         LoadRetVTs.push_back(MVT::Other);
1469         LoadRetVTs.push_back(MVT::Glue);
1470         SmallVector<SDValue, 4> LoadRetOps;
1471         LoadRetOps.push_back(Chain);
1472         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1473         LoadRetOps.push_back(DAG.getConstant(0, MVT::i32));
1474         LoadRetOps.push_back(InFlag);
1475         SDValue retval = DAG.getMemIntrinsicNode(
1476             NVPTXISD::LoadParam, dl,
1477             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1478         Chain = retval.getValue(1);
1479         InFlag = retval.getValue(2);
1480         SDValue Ret0 = retval;
1481         if (needTruncate)
1482           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Ret0);
1483         InVals.push_back(Ret0);
1484       } else if (NumElts == 2) {
1485         // LoadV2
1486         SmallVector<EVT, 4> LoadRetVTs;
1487         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1488           // If loading i1/i8 result, generate
1489           //   load.b8 i16
1490           //   if i1
1491           //   trunc i16 to i1
1492           LoadRetVTs.push_back(MVT::i16);
1493           LoadRetVTs.push_back(MVT::i16);
1494         } else {
1495           LoadRetVTs.push_back(EltVT);
1496           LoadRetVTs.push_back(EltVT);
1497         }
1498         LoadRetVTs.push_back(MVT::Other);
1499         LoadRetVTs.push_back(MVT::Glue);
1500         SmallVector<SDValue, 4> LoadRetOps;
1501         LoadRetOps.push_back(Chain);
1502         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1503         LoadRetOps.push_back(DAG.getConstant(0, MVT::i32));
1504         LoadRetOps.push_back(InFlag);
1505         SDValue retval = DAG.getMemIntrinsicNode(
1506             NVPTXISD::LoadParamV2, dl,
1507             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1508         Chain = retval.getValue(2);
1509         InFlag = retval.getValue(3);
1510         SDValue Ret0 = retval.getValue(0);
1511         SDValue Ret1 = retval.getValue(1);
1512         if (needTruncate) {
1513           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret0);
1514           InVals.push_back(Ret0);
1515           Ret1 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret1);
1516           InVals.push_back(Ret1);
1517         } else {
1518           InVals.push_back(Ret0);
1519           InVals.push_back(Ret1);
1520         }
1521       } else {
1522         // Split into N LoadV4
1523         unsigned Ofst = 0;
1524         unsigned VecSize = 4;
1525         unsigned Opc = NVPTXISD::LoadParamV4;
1526         if (EltVT.getSizeInBits() == 64) {
1527           VecSize = 2;
1528           Opc = NVPTXISD::LoadParamV2;
1529         }
1530         EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
1531         for (unsigned i = 0; i < NumElts; i += VecSize) {
1532           SmallVector<EVT, 8> LoadRetVTs;
1533           if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1534             // If loading i1/i8 result, generate
1535             //   load.b8 i16
1536             //   if i1
1537             //   trunc i16 to i1
1538             for (unsigned j = 0; j < VecSize; ++j)
1539               LoadRetVTs.push_back(MVT::i16);
1540           } else {
1541             for (unsigned j = 0; j < VecSize; ++j)
1542               LoadRetVTs.push_back(EltVT);
1543           }
1544           LoadRetVTs.push_back(MVT::Other);
1545           LoadRetVTs.push_back(MVT::Glue);
1546           SmallVector<SDValue, 4> LoadRetOps;
1547           LoadRetOps.push_back(Chain);
1548           LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1549           LoadRetOps.push_back(DAG.getConstant(Ofst, MVT::i32));
1550           LoadRetOps.push_back(InFlag);
1551           SDValue retval = DAG.getMemIntrinsicNode(
1552               Opc, dl, DAG.getVTList(LoadRetVTs),
1553               LoadRetOps, EltVT, MachinePointerInfo());
1554           if (VecSize == 2) {
1555             Chain = retval.getValue(2);
1556             InFlag = retval.getValue(3);
1557           } else {
1558             Chain = retval.getValue(4);
1559             InFlag = retval.getValue(5);
1560           }
1561
1562           for (unsigned j = 0; j < VecSize; ++j) {
1563             if (i + j >= NumElts)
1564               break;
1565             SDValue Elt = retval.getValue(j);
1566             if (needTruncate)
1567               Elt = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
1568             InVals.push_back(Elt);
1569           }
1570           Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
1571         }
1572       }
1573     } else {
1574       SmallVector<EVT, 16> VTs;
1575       SmallVector<uint64_t, 16> Offsets;
1576       ComputePTXValueVTs(*this, retTy, VTs, &Offsets, 0);
1577       assert(VTs.size() == Ins.size() && "Bad value decomposition");
1578       unsigned RetAlign = getArgumentAlignment(Callee, CS, retTy, 0);
1579       for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
1580         unsigned sz = VTs[i].getSizeInBits();
1581         unsigned AlignI = GreatestCommonDivisor64(RetAlign, Offsets[i]);
1582         bool needTruncate = sz < 8 ? true : false;
1583         if (VTs[i].isInteger() && (sz < 8))
1584           sz = 8;
1585
1586         SmallVector<EVT, 4> LoadRetVTs;
1587         EVT TheLoadType = VTs[i];
1588         if (retTy->isIntegerTy() &&
1589             TD->getTypeAllocSizeInBits(retTy) < 32) {
1590           // This is for integer types only, and specifically not for
1591           // aggregates.
1592           LoadRetVTs.push_back(MVT::i32);
1593           TheLoadType = MVT::i32;
1594         } else if (sz < 16) {
1595           // If loading i1/i8 result, generate
1596           //   load i8 (-> i16)
1597           //   trunc i16 to i1/i8
1598           LoadRetVTs.push_back(MVT::i16);
1599         } else
1600           LoadRetVTs.push_back(Ins[i].VT);
1601         LoadRetVTs.push_back(MVT::Other);
1602         LoadRetVTs.push_back(MVT::Glue);
1603
1604         SmallVector<SDValue, 4> LoadRetOps;
1605         LoadRetOps.push_back(Chain);
1606         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1607         LoadRetOps.push_back(DAG.getConstant(Offsets[i], MVT::i32));
1608         LoadRetOps.push_back(InFlag);
1609         SDValue retval = DAG.getMemIntrinsicNode(
1610             NVPTXISD::LoadParam, dl,
1611             DAG.getVTList(LoadRetVTs), LoadRetOps,
1612             TheLoadType, MachinePointerInfo(), AlignI);
1613         Chain = retval.getValue(1);
1614         InFlag = retval.getValue(2);
1615         SDValue Ret0 = retval.getValue(0);
1616         if (needTruncate)
1617           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, Ins[i].VT, Ret0);
1618         InVals.push_back(Ret0);
1619       }
1620     }
1621   }
1622
1623   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(uniqueCallSite, true),
1624                              DAG.getIntPtrConstant(uniqueCallSite + 1, true),
1625                              InFlag, dl);
1626   uniqueCallSite++;
1627
1628   // set isTailCall to false for now, until we figure out how to express
1629   // tail call optimization in PTX
1630   isTailCall = false;
1631   return Chain;
1632 }
1633
1634 // By default CONCAT_VECTORS is lowered by ExpandVectorBuildThroughStack()
1635 // (see LegalizeDAG.cpp). This is slow and uses local memory.
1636 // We use extract/insert/build vector just as what LegalizeOp() does in llvm 2.5
1637 SDValue
1638 NVPTXTargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
1639   SDNode *Node = Op.getNode();
1640   SDLoc dl(Node);
1641   SmallVector<SDValue, 8> Ops;
1642   unsigned NumOperands = Node->getNumOperands();
1643   for (unsigned i = 0; i < NumOperands; ++i) {
1644     SDValue SubOp = Node->getOperand(i);
1645     EVT VVT = SubOp.getNode()->getValueType(0);
1646     EVT EltVT = VVT.getVectorElementType();
1647     unsigned NumSubElem = VVT.getVectorNumElements();
1648     for (unsigned j = 0; j < NumSubElem; ++j) {
1649       Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, SubOp,
1650                                 DAG.getIntPtrConstant(j)));
1651     }
1652   }
1653   return DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Ops);
1654 }
1655
1656 /// LowerShiftRightParts - Lower SRL_PARTS, SRA_PARTS, which
1657 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1658 ///    amount, or
1659 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1660 ///    amount.
1661 SDValue NVPTXTargetLowering::LowerShiftRightParts(SDValue Op,
1662                                                   SelectionDAG &DAG) const {
1663   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1664   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
1665
1666   EVT VT = Op.getValueType();
1667   unsigned VTBits = VT.getSizeInBits();
1668   SDLoc dl(Op);
1669   SDValue ShOpLo = Op.getOperand(0);
1670   SDValue ShOpHi = Op.getOperand(1);
1671   SDValue ShAmt  = Op.getOperand(2);
1672   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
1673
1674   if (VTBits == 32 && nvptxSubtarget.getSmVersion() >= 35) {
1675
1676     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1677     // {dHi, dLo} = {aHi, aLo} >> Amt
1678     //   dHi = aHi >> Amt
1679     //   dLo = shf.r.clamp aLo, aHi, Amt
1680
1681     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1682     SDValue Lo = DAG.getNode(NVPTXISD::FUN_SHFR_CLAMP, dl, VT, ShOpLo, ShOpHi,
1683                              ShAmt);
1684
1685     SDValue Ops[2] = { Lo, Hi };
1686     return DAG.getMergeValues(Ops, dl);
1687   }
1688   else {
1689
1690     // {dHi, dLo} = {aHi, aLo} >> Amt
1691     // - if (Amt>=size) then
1692     //      dLo = aHi >> (Amt-size)
1693     //      dHi = aHi >> Amt (this is either all 0 or all 1)
1694     //   else
1695     //      dLo = (aLo >>logic Amt) | (aHi << (size-Amt))
1696     //      dHi = aHi >> Amt
1697
1698     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1699                                    DAG.getConstant(VTBits, MVT::i32), ShAmt);
1700     SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
1701     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1702                                      DAG.getConstant(VTBits, MVT::i32));
1703     SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
1704     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1705     SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
1706
1707     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1708                                DAG.getConstant(VTBits, MVT::i32), ISD::SETGE);
1709     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1710     SDValue Lo = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1711
1712     SDValue Ops[2] = { Lo, Hi };
1713     return DAG.getMergeValues(Ops, dl);
1714   }
1715 }
1716
1717 /// LowerShiftLeftParts - Lower SHL_PARTS, which
1718 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1719 ///    amount, or
1720 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1721 ///    amount.
1722 SDValue NVPTXTargetLowering::LowerShiftLeftParts(SDValue Op,
1723                                                  SelectionDAG &DAG) const {
1724   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1725   assert(Op.getOpcode() == ISD::SHL_PARTS);
1726
1727   EVT VT = Op.getValueType();
1728   unsigned VTBits = VT.getSizeInBits();
1729   SDLoc dl(Op);
1730   SDValue ShOpLo = Op.getOperand(0);
1731   SDValue ShOpHi = Op.getOperand(1);
1732   SDValue ShAmt  = Op.getOperand(2);
1733
1734   if (VTBits == 32 && nvptxSubtarget.getSmVersion() >= 35) {
1735
1736     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1737     // {dHi, dLo} = {aHi, aLo} << Amt
1738     //   dHi = shf.l.clamp aLo, aHi, Amt
1739     //   dLo = aLo << Amt
1740
1741     SDValue Hi = DAG.getNode(NVPTXISD::FUN_SHFL_CLAMP, dl, VT, ShOpLo, ShOpHi,
1742                              ShAmt);
1743     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1744
1745     SDValue Ops[2] = { Lo, Hi };
1746     return DAG.getMergeValues(Ops, dl);
1747   }
1748   else {
1749
1750     // {dHi, dLo} = {aHi, aLo} << Amt
1751     // - if (Amt>=size) then
1752     //      dLo = aLo << Amt (all 0)
1753     //      dLo = aLo << (Amt-size)
1754     //   else
1755     //      dLo = aLo << Amt
1756     //      dHi = (aHi << Amt) | (aLo >> (size-Amt))
1757
1758     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1759                                    DAG.getConstant(VTBits, MVT::i32), ShAmt);
1760     SDValue Tmp1 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
1761     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1762                                      DAG.getConstant(VTBits, MVT::i32));
1763     SDValue Tmp2 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
1764     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1765     SDValue TrueVal = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
1766
1767     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1768                                DAG.getConstant(VTBits, MVT::i32), ISD::SETGE);
1769     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1770     SDValue Hi = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1771
1772     SDValue Ops[2] = { Lo, Hi };
1773     return DAG.getMergeValues(Ops, dl);
1774   }
1775 }
1776
1777 SDValue
1778 NVPTXTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
1779   switch (Op.getOpcode()) {
1780   case ISD::RETURNADDR:
1781     return SDValue();
1782   case ISD::FRAMEADDR:
1783     return SDValue();
1784   case ISD::GlobalAddress:
1785     return LowerGlobalAddress(Op, DAG);
1786   case ISD::INTRINSIC_W_CHAIN:
1787     return Op;
1788   case ISD::BUILD_VECTOR:
1789   case ISD::EXTRACT_SUBVECTOR:
1790     return Op;
1791   case ISD::CONCAT_VECTORS:
1792     return LowerCONCAT_VECTORS(Op, DAG);
1793   case ISD::STORE:
1794     return LowerSTORE(Op, DAG);
1795   case ISD::LOAD:
1796     return LowerLOAD(Op, DAG);
1797   case ISD::SHL_PARTS:
1798     return LowerShiftLeftParts(Op, DAG);
1799   case ISD::SRA_PARTS:
1800   case ISD::SRL_PARTS:
1801     return LowerShiftRightParts(Op, DAG);
1802   default:
1803     llvm_unreachable("Custom lowering not defined for operation");
1804   }
1805 }
1806
1807 SDValue NVPTXTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1808   if (Op.getValueType() == MVT::i1)
1809     return LowerLOADi1(Op, DAG);
1810   else
1811     return SDValue();
1812 }
1813
1814 // v = ld i1* addr
1815 //   =>
1816 // v1 = ld i8* addr (-> i16)
1817 // v = trunc i16 to i1
1818 SDValue NVPTXTargetLowering::LowerLOADi1(SDValue Op, SelectionDAG &DAG) const {
1819   SDNode *Node = Op.getNode();
1820   LoadSDNode *LD = cast<LoadSDNode>(Node);
1821   SDLoc dl(Node);
1822   assert(LD->getExtensionType() == ISD::NON_EXTLOAD);
1823   assert(Node->getValueType(0) == MVT::i1 &&
1824          "Custom lowering for i1 load only");
1825   SDValue newLD =
1826       DAG.getLoad(MVT::i16, dl, LD->getChain(), LD->getBasePtr(),
1827                   LD->getPointerInfo(), LD->isVolatile(), LD->isNonTemporal(),
1828                   LD->isInvariant(), LD->getAlignment());
1829   SDValue result = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, newLD);
1830   // The legalizer (the caller) is expecting two values from the legalized
1831   // load, so we build a MergeValues node for it. See ExpandUnalignedLoad()
1832   // in LegalizeDAG.cpp which also uses MergeValues.
1833   SDValue Ops[] = { result, LD->getChain() };
1834   return DAG.getMergeValues(Ops, dl);
1835 }
1836
1837 SDValue NVPTXTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1838   EVT ValVT = Op.getOperand(1).getValueType();
1839   if (ValVT == MVT::i1)
1840     return LowerSTOREi1(Op, DAG);
1841   else if (ValVT.isVector())
1842     return LowerSTOREVector(Op, DAG);
1843   else
1844     return SDValue();
1845 }
1846
1847 SDValue
1848 NVPTXTargetLowering::LowerSTOREVector(SDValue Op, SelectionDAG &DAG) const {
1849   SDNode *N = Op.getNode();
1850   SDValue Val = N->getOperand(1);
1851   SDLoc DL(N);
1852   EVT ValVT = Val.getValueType();
1853
1854   if (ValVT.isVector()) {
1855     // We only handle "native" vector sizes for now, e.g. <4 x double> is not
1856     // legal.  We can (and should) split that into 2 stores of <2 x double> here
1857     // but I'm leaving that as a TODO for now.
1858     if (!ValVT.isSimple())
1859       return SDValue();
1860     switch (ValVT.getSimpleVT().SimpleTy) {
1861     default:
1862       return SDValue();
1863     case MVT::v2i8:
1864     case MVT::v2i16:
1865     case MVT::v2i32:
1866     case MVT::v2i64:
1867     case MVT::v2f32:
1868     case MVT::v2f64:
1869     case MVT::v4i8:
1870     case MVT::v4i16:
1871     case MVT::v4i32:
1872     case MVT::v4f32:
1873       // This is a "native" vector type
1874       break;
1875     }
1876
1877     MemSDNode *MemSD = cast<MemSDNode>(N);
1878     const DataLayout *TD = getDataLayout();
1879
1880     unsigned Align = MemSD->getAlignment();
1881     unsigned PrefAlign =
1882       TD->getPrefTypeAlignment(ValVT.getTypeForEVT(*DAG.getContext()));
1883     if (Align < PrefAlign) {
1884       // This store is not sufficiently aligned, so bail out and let this vector
1885       // store be scalarized.  Note that we may still be able to emit smaller
1886       // vector stores.  For example, if we are storing a <4 x float> with an
1887       // alignment of 8, this check will fail but the legalizer will try again
1888       // with 2 x <2 x float>, which will succeed with an alignment of 8.
1889       return SDValue();
1890     }
1891
1892     unsigned Opcode = 0;
1893     EVT EltVT = ValVT.getVectorElementType();
1894     unsigned NumElts = ValVT.getVectorNumElements();
1895
1896     // Since StoreV2 is a target node, we cannot rely on DAG type legalization.
1897     // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
1898     // stored type to i16 and propagate the "real" type as the memory type.
1899     bool NeedExt = false;
1900     if (EltVT.getSizeInBits() < 16)
1901       NeedExt = true;
1902
1903     switch (NumElts) {
1904     default:
1905       return SDValue();
1906     case 2:
1907       Opcode = NVPTXISD::StoreV2;
1908       break;
1909     case 4: {
1910       Opcode = NVPTXISD::StoreV4;
1911       break;
1912     }
1913     }
1914
1915     SmallVector<SDValue, 8> Ops;
1916
1917     // First is the chain
1918     Ops.push_back(N->getOperand(0));
1919
1920     // Then the split values
1921     for (unsigned i = 0; i < NumElts; ++i) {
1922       SDValue ExtVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, Val,
1923                                    DAG.getIntPtrConstant(i));
1924       if (NeedExt)
1925         ExtVal = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i16, ExtVal);
1926       Ops.push_back(ExtVal);
1927     }
1928
1929     // Then any remaining arguments
1930     for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
1931       Ops.push_back(N->getOperand(i));
1932     }
1933
1934     SDValue NewSt = DAG.getMemIntrinsicNode(
1935         Opcode, DL, DAG.getVTList(MVT::Other), Ops,
1936         MemSD->getMemoryVT(), MemSD->getMemOperand());
1937
1938     //return DCI.CombineTo(N, NewSt, true);
1939     return NewSt;
1940   }
1941
1942   return SDValue();
1943 }
1944
1945 // st i1 v, addr
1946 //    =>
1947 // v1 = zxt v to i16
1948 // st.u8 i16, addr
1949 SDValue NVPTXTargetLowering::LowerSTOREi1(SDValue Op, SelectionDAG &DAG) const {
1950   SDNode *Node = Op.getNode();
1951   SDLoc dl(Node);
1952   StoreSDNode *ST = cast<StoreSDNode>(Node);
1953   SDValue Tmp1 = ST->getChain();
1954   SDValue Tmp2 = ST->getBasePtr();
1955   SDValue Tmp3 = ST->getValue();
1956   assert(Tmp3.getValueType() == MVT::i1 && "Custom lowering for i1 store only");
1957   unsigned Alignment = ST->getAlignment();
1958   bool isVolatile = ST->isVolatile();
1959   bool isNonTemporal = ST->isNonTemporal();
1960   Tmp3 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Tmp3);
1961   SDValue Result = DAG.getTruncStore(Tmp1, dl, Tmp3, Tmp2,
1962                                      ST->getPointerInfo(), MVT::i8, isNonTemporal,
1963                                      isVolatile, Alignment);
1964   return Result;
1965 }
1966
1967 SDValue NVPTXTargetLowering::getExtSymb(SelectionDAG &DAG, const char *inname,
1968                                         int idx, EVT v) const {
1969   std::string *name = nvTM->getManagedStrPool()->getManagedString(inname);
1970   std::stringstream suffix;
1971   suffix << idx;
1972   *name += suffix.str();
1973   return DAG.getTargetExternalSymbol(name->c_str(), v);
1974 }
1975
1976 SDValue
1977 NVPTXTargetLowering::getParamSymbol(SelectionDAG &DAG, int idx, EVT v) const {
1978   std::string ParamSym;
1979   raw_string_ostream ParamStr(ParamSym);
1980
1981   ParamStr << DAG.getMachineFunction().getName() << "_param_" << idx;
1982   ParamStr.flush();
1983
1984   std::string *SavedStr =
1985     nvTM->getManagedStrPool()->getManagedString(ParamSym.c_str());
1986   return DAG.getTargetExternalSymbol(SavedStr->c_str(), v);
1987 }
1988
1989 SDValue NVPTXTargetLowering::getParamHelpSymbol(SelectionDAG &DAG, int idx) {
1990   return getExtSymb(DAG, ".HLPPARAM", idx);
1991 }
1992
1993 // Check to see if the kernel argument is image*_t or sampler_t
1994
1995 bool llvm::isImageOrSamplerVal(const Value *arg, const Module *context) {
1996   static const char *const specialTypes[] = { "struct._image2d_t",
1997                                               "struct._image3d_t",
1998                                               "struct._sampler_t" };
1999
2000   const Type *Ty = arg->getType();
2001   const PointerType *PTy = dyn_cast<PointerType>(Ty);
2002
2003   if (!PTy)
2004     return false;
2005
2006   if (!context)
2007     return false;
2008
2009   const StructType *STy = dyn_cast<StructType>(PTy->getElementType());
2010   const std::string TypeName = STy && !STy->isLiteral() ? STy->getName() : "";
2011
2012   for (int i = 0, e = array_lengthof(specialTypes); i != e; ++i)
2013     if (TypeName == specialTypes[i])
2014       return true;
2015
2016   return false;
2017 }
2018
2019 SDValue NVPTXTargetLowering::LowerFormalArguments(
2020     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2021     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2022     SmallVectorImpl<SDValue> &InVals) const {
2023   MachineFunction &MF = DAG.getMachineFunction();
2024   const DataLayout *TD = getDataLayout();
2025
2026   const Function *F = MF.getFunction();
2027   const AttributeSet &PAL = F->getAttributes();
2028   const TargetLowering *TLI = DAG.getTarget().getTargetLowering();
2029
2030   SDValue Root = DAG.getRoot();
2031   std::vector<SDValue> OutChains;
2032
2033   bool isKernel = llvm::isKernelFunction(*F);
2034   bool isABI = (nvptxSubtarget.getSmVersion() >= 20);
2035   assert(isABI && "Non-ABI compilation is not supported");
2036   if (!isABI)
2037     return Chain;
2038
2039   std::vector<Type *> argTypes;
2040   std::vector<const Argument *> theArgs;
2041   for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
2042        I != E; ++I) {
2043     theArgs.push_back(I);
2044     argTypes.push_back(I->getType());
2045   }
2046   // argTypes.size() (or theArgs.size()) and Ins.size() need not match.
2047   // Ins.size() will be larger
2048   //   * if there is an aggregate argument with multiple fields (each field
2049   //     showing up separately in Ins)
2050   //   * if there is a vector argument with more than typical vector-length
2051   //     elements (generally if more than 4) where each vector element is
2052   //     individually present in Ins.
2053   // So a different index should be used for indexing into Ins.
2054   // See similar issue in LowerCall.
2055   unsigned InsIdx = 0;
2056
2057   int idx = 0;
2058   for (unsigned i = 0, e = theArgs.size(); i != e; ++i, ++idx, ++InsIdx) {
2059     Type *Ty = argTypes[i];
2060
2061     // If the kernel argument is image*_t or sampler_t, convert it to
2062     // a i32 constant holding the parameter position. This can later
2063     // matched in the AsmPrinter to output the correct mangled name.
2064     if (isImageOrSamplerVal(
2065             theArgs[i],
2066             (theArgs[i]->getParent() ? theArgs[i]->getParent()->getParent()
2067                                      : nullptr))) {
2068       assert(isKernel && "Only kernels can have image/sampler params");
2069       InVals.push_back(DAG.getConstant(i + 1, MVT::i32));
2070       continue;
2071     }
2072
2073     if (theArgs[i]->use_empty()) {
2074       // argument is dead
2075       if (Ty->isAggregateType()) {
2076         SmallVector<EVT, 16> vtparts;
2077
2078         ComputePTXValueVTs(*this, Ty, vtparts);
2079         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2080         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2081              ++parti) {
2082           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2083           ++InsIdx;
2084         }
2085         if (vtparts.size() > 0)
2086           --InsIdx;
2087         continue;
2088       }
2089       if (Ty->isVectorTy()) {
2090         EVT ObjectVT = getValueType(Ty);
2091         unsigned NumRegs = TLI->getNumRegisters(F->getContext(), ObjectVT);
2092         for (unsigned parti = 0; parti < NumRegs; ++parti) {
2093           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2094           ++InsIdx;
2095         }
2096         if (NumRegs > 0)
2097           --InsIdx;
2098         continue;
2099       }
2100       InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2101       continue;
2102     }
2103
2104     // In the following cases, assign a node order of "idx+1"
2105     // to newly created nodes. The SDNodes for params have to
2106     // appear in the same order as their order of appearance
2107     // in the original function. "idx+1" holds that order.
2108     if (PAL.hasAttribute(i + 1, Attribute::ByVal) == false) {
2109       if (Ty->isAggregateType()) {
2110         SmallVector<EVT, 16> vtparts;
2111         SmallVector<uint64_t, 16> offsets;
2112
2113         // NOTE: Here, we lose the ability to issue vector loads for vectors
2114         // that are a part of a struct.  This should be investigated in the
2115         // future.
2116         ComputePTXValueVTs(*this, Ty, vtparts, &offsets, 0);
2117         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2118         bool aggregateIsPacked = false;
2119         if (StructType *STy = llvm::dyn_cast<StructType>(Ty))
2120           aggregateIsPacked = STy->isPacked();
2121
2122         SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2123         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2124              ++parti) {
2125           EVT partVT = vtparts[parti];
2126           Value *srcValue = Constant::getNullValue(
2127               PointerType::get(partVT.getTypeForEVT(F->getContext()),
2128                                llvm::ADDRESS_SPACE_PARAM));
2129           SDValue srcAddr =
2130               DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2131                           DAG.getConstant(offsets[parti], getPointerTy()));
2132           unsigned partAlign =
2133               aggregateIsPacked ? 1
2134                                 : TD->getABITypeAlignment(
2135                                       partVT.getTypeForEVT(F->getContext()));
2136           SDValue p;
2137           if (Ins[InsIdx].VT.getSizeInBits() > partVT.getSizeInBits()) {
2138             ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
2139                                      ISD::SEXTLOAD : ISD::ZEXTLOAD;
2140             p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, srcAddr,
2141                                MachinePointerInfo(srcValue), partVT, false,
2142                                false, partAlign);
2143           } else {
2144             p = DAG.getLoad(partVT, dl, Root, srcAddr,
2145                             MachinePointerInfo(srcValue), false, false, false,
2146                             partAlign);
2147           }
2148           if (p.getNode())
2149             p.getNode()->setIROrder(idx + 1);
2150           InVals.push_back(p);
2151           ++InsIdx;
2152         }
2153         if (vtparts.size() > 0)
2154           --InsIdx;
2155         continue;
2156       }
2157       if (Ty->isVectorTy()) {
2158         EVT ObjectVT = getValueType(Ty);
2159         SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2160         unsigned NumElts = ObjectVT.getVectorNumElements();
2161         assert(TLI->getNumRegisters(F->getContext(), ObjectVT) == NumElts &&
2162                "Vector was not scalarized");
2163         unsigned Ofst = 0;
2164         EVT EltVT = ObjectVT.getVectorElementType();
2165
2166         // V1 load
2167         // f32 = load ...
2168         if (NumElts == 1) {
2169           // We only have one element, so just directly load it
2170           Value *SrcValue = Constant::getNullValue(PointerType::get(
2171               EltVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2172           SDValue SrcAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2173                                         DAG.getConstant(Ofst, getPointerTy()));
2174           SDValue P = DAG.getLoad(
2175               EltVT, dl, Root, SrcAddr, MachinePointerInfo(SrcValue), false,
2176               false, true,
2177               TD->getABITypeAlignment(EltVT.getTypeForEVT(F->getContext())));
2178           if (P.getNode())
2179             P.getNode()->setIROrder(idx + 1);
2180
2181           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2182             P = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, P);
2183           InVals.push_back(P);
2184           Ofst += TD->getTypeAllocSize(EltVT.getTypeForEVT(F->getContext()));
2185           ++InsIdx;
2186         } else if (NumElts == 2) {
2187           // V2 load
2188           // f32,f32 = load ...
2189           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, 2);
2190           Value *SrcValue = Constant::getNullValue(PointerType::get(
2191               VecVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2192           SDValue SrcAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2193                                         DAG.getConstant(Ofst, getPointerTy()));
2194           SDValue P = DAG.getLoad(
2195               VecVT, dl, Root, SrcAddr, MachinePointerInfo(SrcValue), false,
2196               false, true,
2197               TD->getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())));
2198           if (P.getNode())
2199             P.getNode()->setIROrder(idx + 1);
2200
2201           SDValue Elt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2202                                      DAG.getIntPtrConstant(0));
2203           SDValue Elt1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2204                                      DAG.getIntPtrConstant(1));
2205
2206           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits()) {
2207             Elt0 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt0);
2208             Elt1 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt1);
2209           }
2210
2211           InVals.push_back(Elt0);
2212           InVals.push_back(Elt1);
2213           Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2214           InsIdx += 2;
2215         } else {
2216           // V4 loads
2217           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
2218           // the
2219           // vector will be expanded to a power of 2 elements, so we know we can
2220           // always round up to the next multiple of 4 when creating the vector
2221           // loads.
2222           // e.g.  4 elem => 1 ld.v4
2223           //       6 elem => 2 ld.v4
2224           //       8 elem => 2 ld.v4
2225           //      11 elem => 3 ld.v4
2226           unsigned VecSize = 4;
2227           if (EltVT.getSizeInBits() == 64) {
2228             VecSize = 2;
2229           }
2230           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2231           for (unsigned i = 0; i < NumElts; i += VecSize) {
2232             Value *SrcValue = Constant::getNullValue(
2233                 PointerType::get(VecVT.getTypeForEVT(F->getContext()),
2234                                  llvm::ADDRESS_SPACE_PARAM));
2235             SDValue SrcAddr =
2236                 DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2237                             DAG.getConstant(Ofst, getPointerTy()));
2238             SDValue P = DAG.getLoad(
2239                 VecVT, dl, Root, SrcAddr, MachinePointerInfo(SrcValue), false,
2240                 false, true,
2241                 TD->getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())));
2242             if (P.getNode())
2243               P.getNode()->setIROrder(idx + 1);
2244
2245             for (unsigned j = 0; j < VecSize; ++j) {
2246               if (i + j >= NumElts)
2247                 break;
2248               SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2249                                         DAG.getIntPtrConstant(j));
2250               if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2251                 Elt = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt);
2252               InVals.push_back(Elt);
2253             }
2254             Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2255           }
2256           InsIdx += NumElts;
2257         }
2258
2259         if (NumElts > 0)
2260           --InsIdx;
2261         continue;
2262       }
2263       // A plain scalar.
2264       EVT ObjectVT = getValueType(Ty);
2265       // If ABI, load from the param symbol
2266       SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2267       Value *srcValue = Constant::getNullValue(PointerType::get(
2268           ObjectVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2269       SDValue p;
2270        if (ObjectVT.getSizeInBits() < Ins[InsIdx].VT.getSizeInBits()) {
2271         ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
2272                                        ISD::SEXTLOAD : ISD::ZEXTLOAD;
2273         p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, Arg,
2274                            MachinePointerInfo(srcValue), ObjectVT, false, false,
2275         TD->getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2276       } else {
2277         p = DAG.getLoad(Ins[InsIdx].VT, dl, Root, Arg,
2278                         MachinePointerInfo(srcValue), false, false, false,
2279         TD->getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2280       }
2281       if (p.getNode())
2282         p.getNode()->setIROrder(idx + 1);
2283       InVals.push_back(p);
2284       continue;
2285     }
2286
2287     // Param has ByVal attribute
2288     // Return MoveParam(param symbol).
2289     // Ideally, the param symbol can be returned directly,
2290     // but when SDNode builder decides to use it in a CopyToReg(),
2291     // machine instruction fails because TargetExternalSymbol
2292     // (not lowered) is target dependent, and CopyToReg assumes
2293     // the source is lowered.
2294     EVT ObjectVT = getValueType(Ty);
2295     assert(ObjectVT == Ins[InsIdx].VT &&
2296            "Ins type did not match function type");
2297     SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2298     SDValue p = DAG.getNode(NVPTXISD::MoveParam, dl, ObjectVT, Arg);
2299     if (p.getNode())
2300       p.getNode()->setIROrder(idx + 1);
2301     if (isKernel)
2302       InVals.push_back(p);
2303     else {
2304       SDValue p2 = DAG.getNode(
2305           ISD::INTRINSIC_WO_CHAIN, dl, ObjectVT,
2306           DAG.getConstant(Intrinsic::nvvm_ptr_local_to_gen, MVT::i32), p);
2307       InVals.push_back(p2);
2308     }
2309   }
2310
2311   // Clang will check explicit VarArg and issue error if any. However, Clang
2312   // will let code with
2313   // implicit var arg like f() pass. See bug 617733.
2314   // We treat this case as if the arg list is empty.
2315   // if (F.isVarArg()) {
2316   // assert(0 && "VarArg not supported yet!");
2317   //}
2318
2319   if (!OutChains.empty())
2320     DAG.setRoot(DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains));
2321
2322   return Chain;
2323 }
2324
2325
2326 SDValue
2327 NVPTXTargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2328                                  bool isVarArg,
2329                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
2330                                  const SmallVectorImpl<SDValue> &OutVals,
2331                                  SDLoc dl, SelectionDAG &DAG) const {
2332   MachineFunction &MF = DAG.getMachineFunction();
2333   const Function *F = MF.getFunction();
2334   Type *RetTy = F->getReturnType();
2335   const DataLayout *TD = getDataLayout();
2336
2337   bool isABI = (nvptxSubtarget.getSmVersion() >= 20);
2338   assert(isABI && "Non-ABI compilation is not supported");
2339   if (!isABI)
2340     return Chain;
2341
2342   if (VectorType *VTy = dyn_cast<VectorType>(RetTy)) {
2343     // If we have a vector type, the OutVals array will be the scalarized
2344     // components and we have combine them into 1 or more vector stores.
2345     unsigned NumElts = VTy->getNumElements();
2346     assert(NumElts == Outs.size() && "Bad scalarization of return value");
2347
2348     // const_cast can be removed in later LLVM versions
2349     EVT EltVT = getValueType(RetTy).getVectorElementType();
2350     bool NeedExtend = false;
2351     if (EltVT.getSizeInBits() < 16)
2352       NeedExtend = true;
2353
2354     // V1 store
2355     if (NumElts == 1) {
2356       SDValue StoreVal = OutVals[0];
2357       // We only have one element, so just directly store it
2358       if (NeedExtend)
2359         StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
2360       SDValue Ops[] = { Chain, DAG.getConstant(0, MVT::i32), StoreVal };
2361       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2362                                       DAG.getVTList(MVT::Other), Ops,
2363                                       EltVT, MachinePointerInfo());
2364
2365     } else if (NumElts == 2) {
2366       // V2 store
2367       SDValue StoreVal0 = OutVals[0];
2368       SDValue StoreVal1 = OutVals[1];
2369
2370       if (NeedExtend) {
2371         StoreVal0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal0);
2372         StoreVal1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal1);
2373       }
2374
2375       SDValue Ops[] = { Chain, DAG.getConstant(0, MVT::i32), StoreVal0,
2376                         StoreVal1 };
2377       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetvalV2, dl,
2378                                       DAG.getVTList(MVT::Other), Ops,
2379                                       EltVT, MachinePointerInfo());
2380     } else {
2381       // V4 stores
2382       // We have at least 4 elements (<3 x Ty> expands to 4 elements) and the
2383       // vector will be expanded to a power of 2 elements, so we know we can
2384       // always round up to the next multiple of 4 when creating the vector
2385       // stores.
2386       // e.g.  4 elem => 1 st.v4
2387       //       6 elem => 2 st.v4
2388       //       8 elem => 2 st.v4
2389       //      11 elem => 3 st.v4
2390
2391       unsigned VecSize = 4;
2392       if (OutVals[0].getValueType().getSizeInBits() == 64)
2393         VecSize = 2;
2394
2395       unsigned Offset = 0;
2396
2397       EVT VecVT =
2398           EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2399       unsigned PerStoreOffset =
2400           TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2401
2402       for (unsigned i = 0; i < NumElts; i += VecSize) {
2403         // Get values
2404         SDValue StoreVal;
2405         SmallVector<SDValue, 8> Ops;
2406         Ops.push_back(Chain);
2407         Ops.push_back(DAG.getConstant(Offset, MVT::i32));
2408         unsigned Opc = NVPTXISD::StoreRetvalV2;
2409         EVT ExtendedVT = (NeedExtend) ? MVT::i16 : OutVals[0].getValueType();
2410
2411         StoreVal = OutVals[i];
2412         if (NeedExtend)
2413           StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2414         Ops.push_back(StoreVal);
2415
2416         if (i + 1 < NumElts) {
2417           StoreVal = OutVals[i + 1];
2418           if (NeedExtend)
2419             StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2420         } else {
2421           StoreVal = DAG.getUNDEF(ExtendedVT);
2422         }
2423         Ops.push_back(StoreVal);
2424
2425         if (VecSize == 4) {
2426           Opc = NVPTXISD::StoreRetvalV4;
2427           if (i + 2 < NumElts) {
2428             StoreVal = OutVals[i + 2];
2429             if (NeedExtend)
2430               StoreVal =
2431                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2432           } else {
2433             StoreVal = DAG.getUNDEF(ExtendedVT);
2434           }
2435           Ops.push_back(StoreVal);
2436
2437           if (i + 3 < NumElts) {
2438             StoreVal = OutVals[i + 3];
2439             if (NeedExtend)
2440               StoreVal =
2441                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2442           } else {
2443             StoreVal = DAG.getUNDEF(ExtendedVT);
2444           }
2445           Ops.push_back(StoreVal);
2446         }
2447
2448         // Chain = DAG.getNode(Opc, dl, MVT::Other, &Ops[0], Ops.size());
2449         Chain =
2450             DAG.getMemIntrinsicNode(Opc, dl, DAG.getVTList(MVT::Other), Ops,
2451                                     EltVT, MachinePointerInfo());
2452         Offset += PerStoreOffset;
2453       }
2454     }
2455   } else {
2456     SmallVector<EVT, 16> ValVTs;
2457     SmallVector<uint64_t, 16> Offsets;
2458     ComputePTXValueVTs(*this, RetTy, ValVTs, &Offsets, 0);
2459     assert(ValVTs.size() == OutVals.size() && "Bad return value decomposition");
2460
2461     for (unsigned i = 0, e = Outs.size(); i != e; ++i) {
2462       SDValue theVal = OutVals[i];
2463       EVT TheValType = theVal.getValueType();
2464       unsigned numElems = 1;
2465       if (TheValType.isVector())
2466         numElems = TheValType.getVectorNumElements();
2467       for (unsigned j = 0, je = numElems; j != je; ++j) {
2468         SDValue TmpVal = theVal;
2469         if (TheValType.isVector())
2470           TmpVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
2471                                TheValType.getVectorElementType(), TmpVal,
2472                                DAG.getIntPtrConstant(j));
2473         EVT TheStoreType = ValVTs[i];
2474         if (RetTy->isIntegerTy() &&
2475             TD->getTypeAllocSizeInBits(RetTy) < 32) {
2476           // The following zero-extension is for integer types only, and
2477           // specifically not for aggregates.
2478           TmpVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, TmpVal);
2479           TheStoreType = MVT::i32;
2480         }
2481         else if (TmpVal.getValueType().getSizeInBits() < 16)
2482           TmpVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, TmpVal);
2483
2484         SDValue Ops[] = {
2485           Chain,
2486           DAG.getConstant(Offsets[i], MVT::i32),
2487           TmpVal };
2488         Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2489                                         DAG.getVTList(MVT::Other), Ops,
2490                                         TheStoreType,
2491                                         MachinePointerInfo());
2492       }
2493     }
2494   }
2495
2496   return DAG.getNode(NVPTXISD::RET_FLAG, dl, MVT::Other, Chain);
2497 }
2498
2499
2500 void NVPTXTargetLowering::LowerAsmOperandForConstraint(
2501     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
2502     SelectionDAG &DAG) const {
2503   if (Constraint.length() > 1)
2504     return;
2505   else
2506     TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
2507 }
2508
2509 // NVPTX suuport vector of legal types of any length in Intrinsics because the
2510 // NVPTX specific type legalizer
2511 // will legalize them to the PTX supported length.
2512 bool NVPTXTargetLowering::isTypeSupportedInIntrinsic(MVT VT) const {
2513   if (isTypeLegal(VT))
2514     return true;
2515   if (VT.isVector()) {
2516     MVT eVT = VT.getVectorElementType();
2517     if (isTypeLegal(eVT))
2518       return true;
2519   }
2520   return false;
2521 }
2522
2523 static unsigned getOpcForTextureInstr(unsigned Intrinsic) {
2524   switch (Intrinsic) {
2525   default:
2526     return 0;
2527
2528   case Intrinsic::nvvm_tex_1d_v4f32_s32:
2529     return NVPTXISD::Tex1DFloatS32;
2530   case Intrinsic::nvvm_tex_1d_v4f32_f32:
2531     return NVPTXISD::Tex1DFloatFloat;
2532   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
2533     return NVPTXISD::Tex1DFloatFloatLevel;
2534   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
2535     return NVPTXISD::Tex1DFloatFloatGrad;
2536   case Intrinsic::nvvm_tex_1d_v4s32_s32:
2537     return NVPTXISD::Tex1DS32S32;
2538   case Intrinsic::nvvm_tex_1d_v4s32_f32:
2539     return NVPTXISD::Tex1DS32Float;
2540   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
2541     return NVPTXISD::Tex1DS32FloatLevel;
2542   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
2543     return NVPTXISD::Tex1DS32FloatGrad;
2544   case Intrinsic::nvvm_tex_1d_v4u32_s32:
2545     return NVPTXISD::Tex1DU32S32;
2546   case Intrinsic::nvvm_tex_1d_v4u32_f32:
2547     return NVPTXISD::Tex1DU32Float;
2548   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
2549     return NVPTXISD::Tex1DU32FloatLevel;
2550   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
2551     return NVPTXISD::Tex1DU32FloatGrad;
2552
2553   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
2554     return NVPTXISD::Tex1DArrayFloatS32;
2555   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
2556     return NVPTXISD::Tex1DArrayFloatFloat;
2557   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
2558     return NVPTXISD::Tex1DArrayFloatFloatLevel;
2559   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
2560     return NVPTXISD::Tex1DArrayFloatFloatGrad;
2561   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
2562     return NVPTXISD::Tex1DArrayS32S32;
2563   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
2564     return NVPTXISD::Tex1DArrayS32Float;
2565   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
2566     return NVPTXISD::Tex1DArrayS32FloatLevel;
2567   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
2568     return NVPTXISD::Tex1DArrayS32FloatGrad;
2569   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
2570     return NVPTXISD::Tex1DArrayU32S32;
2571   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
2572     return NVPTXISD::Tex1DArrayU32Float;
2573   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
2574     return NVPTXISD::Tex1DArrayU32FloatLevel;
2575   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
2576     return NVPTXISD::Tex1DArrayU32FloatGrad;
2577
2578   case Intrinsic::nvvm_tex_2d_v4f32_s32:
2579     return NVPTXISD::Tex2DFloatS32;
2580   case Intrinsic::nvvm_tex_2d_v4f32_f32:
2581     return NVPTXISD::Tex2DFloatFloat;
2582   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
2583     return NVPTXISD::Tex2DFloatFloatLevel;
2584   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
2585     return NVPTXISD::Tex2DFloatFloatGrad;
2586   case Intrinsic::nvvm_tex_2d_v4s32_s32:
2587     return NVPTXISD::Tex2DS32S32;
2588   case Intrinsic::nvvm_tex_2d_v4s32_f32:
2589     return NVPTXISD::Tex2DS32Float;
2590   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
2591     return NVPTXISD::Tex2DS32FloatLevel;
2592   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
2593     return NVPTXISD::Tex2DS32FloatGrad;
2594   case Intrinsic::nvvm_tex_2d_v4u32_s32:
2595     return NVPTXISD::Tex2DU32S32;
2596   case Intrinsic::nvvm_tex_2d_v4u32_f32:
2597     return NVPTXISD::Tex2DU32Float;
2598   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
2599     return NVPTXISD::Tex2DU32FloatLevel;
2600   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
2601     return NVPTXISD::Tex2DU32FloatGrad;
2602
2603   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
2604     return NVPTXISD::Tex2DArrayFloatS32;
2605   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
2606     return NVPTXISD::Tex2DArrayFloatFloat;
2607   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
2608     return NVPTXISD::Tex2DArrayFloatFloatLevel;
2609   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
2610     return NVPTXISD::Tex2DArrayFloatFloatGrad;
2611   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
2612     return NVPTXISD::Tex2DArrayS32S32;
2613   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
2614     return NVPTXISD::Tex2DArrayS32Float;
2615   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
2616     return NVPTXISD::Tex2DArrayS32FloatLevel;
2617   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
2618     return NVPTXISD::Tex2DArrayS32FloatGrad;
2619   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
2620     return NVPTXISD::Tex2DArrayU32S32;
2621   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
2622     return NVPTXISD::Tex2DArrayU32Float;
2623   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
2624     return NVPTXISD::Tex2DArrayU32FloatLevel;
2625   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
2626     return NVPTXISD::Tex2DArrayU32FloatGrad;
2627
2628   case Intrinsic::nvvm_tex_3d_v4f32_s32:
2629     return NVPTXISD::Tex3DFloatS32;
2630   case Intrinsic::nvvm_tex_3d_v4f32_f32:
2631     return NVPTXISD::Tex3DFloatFloat;
2632   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
2633     return NVPTXISD::Tex3DFloatFloatLevel;
2634   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
2635     return NVPTXISD::Tex3DFloatFloatGrad;
2636   case Intrinsic::nvvm_tex_3d_v4s32_s32:
2637     return NVPTXISD::Tex3DS32S32;
2638   case Intrinsic::nvvm_tex_3d_v4s32_f32:
2639     return NVPTXISD::Tex3DS32Float;
2640   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
2641     return NVPTXISD::Tex3DS32FloatLevel;
2642   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
2643     return NVPTXISD::Tex3DS32FloatGrad;
2644   case Intrinsic::nvvm_tex_3d_v4u32_s32:
2645     return NVPTXISD::Tex3DU32S32;
2646   case Intrinsic::nvvm_tex_3d_v4u32_f32:
2647     return NVPTXISD::Tex3DU32Float;
2648   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
2649     return NVPTXISD::Tex3DU32FloatLevel;
2650   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
2651     return NVPTXISD::Tex3DU32FloatGrad;
2652
2653   case Intrinsic::nvvm_tex_cube_v4f32_f32:
2654     return NVPTXISD::TexCubeFloatFloat;
2655   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
2656     return NVPTXISD::TexCubeFloatFloatLevel;
2657   case Intrinsic::nvvm_tex_cube_v4s32_f32:
2658     return NVPTXISD::TexCubeS32Float;
2659   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
2660     return NVPTXISD::TexCubeS32FloatLevel;
2661   case Intrinsic::nvvm_tex_cube_v4u32_f32:
2662     return NVPTXISD::TexCubeU32Float;
2663   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
2664     return NVPTXISD::TexCubeU32FloatLevel;
2665
2666   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
2667     return NVPTXISD::TexCubeArrayFloatFloat;
2668   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
2669     return NVPTXISD::TexCubeArrayFloatFloatLevel;
2670   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
2671     return NVPTXISD::TexCubeArrayS32Float;
2672   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
2673     return NVPTXISD::TexCubeArrayS32FloatLevel;
2674   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
2675     return NVPTXISD::TexCubeArrayU32Float;
2676   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
2677     return NVPTXISD::TexCubeArrayU32FloatLevel;
2678
2679   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
2680     return NVPTXISD::Tld4R2DFloatFloat;
2681   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
2682     return NVPTXISD::Tld4G2DFloatFloat;
2683   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
2684     return NVPTXISD::Tld4B2DFloatFloat;
2685   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
2686     return NVPTXISD::Tld4A2DFloatFloat;
2687   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
2688     return NVPTXISD::Tld4R2DS64Float;
2689   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
2690     return NVPTXISD::Tld4G2DS64Float;
2691   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
2692     return NVPTXISD::Tld4B2DS64Float;
2693   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
2694     return NVPTXISD::Tld4A2DS64Float;
2695   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
2696     return NVPTXISD::Tld4R2DU64Float;
2697   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
2698     return NVPTXISD::Tld4G2DU64Float;
2699   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
2700     return NVPTXISD::Tld4B2DU64Float;
2701   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
2702     return NVPTXISD::Tld4A2DU64Float;
2703
2704   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
2705     return NVPTXISD::TexUnified1DFloatS32;
2706   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
2707     return NVPTXISD::TexUnified1DFloatFloat;
2708   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
2709     return NVPTXISD::TexUnified1DFloatFloatLevel;
2710   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
2711     return NVPTXISD::TexUnified1DFloatFloatGrad;
2712   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
2713     return NVPTXISD::TexUnified1DS32S32;
2714   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
2715     return NVPTXISD::TexUnified1DS32Float;
2716   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
2717     return NVPTXISD::TexUnified1DS32FloatLevel;
2718   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
2719     return NVPTXISD::TexUnified1DS32FloatGrad;
2720   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
2721     return NVPTXISD::TexUnified1DU32S32;
2722   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
2723     return NVPTXISD::TexUnified1DU32Float;
2724   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
2725     return NVPTXISD::TexUnified1DU32FloatLevel;
2726   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
2727     return NVPTXISD::TexUnified1DU32FloatGrad;
2728
2729   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
2730     return NVPTXISD::TexUnified1DArrayFloatS32;
2731   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
2732     return NVPTXISD::TexUnified1DArrayFloatFloat;
2733   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
2734     return NVPTXISD::TexUnified1DArrayFloatFloatLevel;
2735   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
2736     return NVPTXISD::TexUnified1DArrayFloatFloatGrad;
2737   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
2738     return NVPTXISD::TexUnified1DArrayS32S32;
2739   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
2740     return NVPTXISD::TexUnified1DArrayS32Float;
2741   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
2742     return NVPTXISD::TexUnified1DArrayS32FloatLevel;
2743   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
2744     return NVPTXISD::TexUnified1DArrayS32FloatGrad;
2745   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
2746     return NVPTXISD::TexUnified1DArrayU32S32;
2747   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
2748     return NVPTXISD::TexUnified1DArrayU32Float;
2749   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
2750     return NVPTXISD::TexUnified1DArrayU32FloatLevel;
2751   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
2752     return NVPTXISD::TexUnified1DArrayU32FloatGrad;
2753
2754   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
2755     return NVPTXISD::TexUnified2DFloatS32;
2756   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
2757     return NVPTXISD::TexUnified2DFloatFloat;
2758   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
2759     return NVPTXISD::TexUnified2DFloatFloatLevel;
2760   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
2761     return NVPTXISD::TexUnified2DFloatFloatGrad;
2762   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
2763     return NVPTXISD::TexUnified2DS32S32;
2764   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
2765     return NVPTXISD::TexUnified2DS32Float;
2766   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
2767     return NVPTXISD::TexUnified2DS32FloatLevel;
2768   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
2769     return NVPTXISD::TexUnified2DS32FloatGrad;
2770   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
2771     return NVPTXISD::TexUnified2DU32S32;
2772   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
2773     return NVPTXISD::TexUnified2DU32Float;
2774   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
2775     return NVPTXISD::TexUnified2DU32FloatLevel;
2776   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
2777     return NVPTXISD::TexUnified2DU32FloatGrad;
2778
2779   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
2780     return NVPTXISD::TexUnified2DArrayFloatS32;
2781   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
2782     return NVPTXISD::TexUnified2DArrayFloatFloat;
2783   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
2784     return NVPTXISD::TexUnified2DArrayFloatFloatLevel;
2785   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
2786     return NVPTXISD::TexUnified2DArrayFloatFloatGrad;
2787   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
2788     return NVPTXISD::TexUnified2DArrayS32S32;
2789   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
2790     return NVPTXISD::TexUnified2DArrayS32Float;
2791   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
2792     return NVPTXISD::TexUnified2DArrayS32FloatLevel;
2793   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
2794     return NVPTXISD::TexUnified2DArrayS32FloatGrad;
2795   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
2796     return NVPTXISD::TexUnified2DArrayU32S32;
2797   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
2798     return NVPTXISD::TexUnified2DArrayU32Float;
2799   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
2800     return NVPTXISD::TexUnified2DArrayU32FloatLevel;
2801   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
2802     return NVPTXISD::TexUnified2DArrayU32FloatGrad;
2803
2804   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
2805     return NVPTXISD::TexUnified3DFloatS32;
2806   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
2807     return NVPTXISD::TexUnified3DFloatFloat;
2808   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
2809     return NVPTXISD::TexUnified3DFloatFloatLevel;
2810   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
2811     return NVPTXISD::TexUnified3DFloatFloatGrad;
2812   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
2813     return NVPTXISD::TexUnified3DS32S32;
2814   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
2815     return NVPTXISD::TexUnified3DS32Float;
2816   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
2817     return NVPTXISD::TexUnified3DS32FloatLevel;
2818   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
2819     return NVPTXISD::TexUnified3DS32FloatGrad;
2820   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
2821     return NVPTXISD::TexUnified3DU32S32;
2822   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
2823     return NVPTXISD::TexUnified3DU32Float;
2824   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
2825     return NVPTXISD::TexUnified3DU32FloatLevel;
2826   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
2827     return NVPTXISD::TexUnified3DU32FloatGrad;
2828
2829   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
2830     return NVPTXISD::TexUnifiedCubeFloatFloat;
2831   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
2832     return NVPTXISD::TexUnifiedCubeFloatFloatLevel;
2833   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
2834     return NVPTXISD::TexUnifiedCubeS32Float;
2835   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
2836     return NVPTXISD::TexUnifiedCubeS32FloatLevel;
2837   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
2838     return NVPTXISD::TexUnifiedCubeU32Float;
2839   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
2840     return NVPTXISD::TexUnifiedCubeU32FloatLevel;
2841
2842   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
2843     return NVPTXISD::TexUnifiedCubeArrayFloatFloat;
2844   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
2845     return NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel;
2846   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
2847     return NVPTXISD::TexUnifiedCubeArrayS32Float;
2848   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
2849     return NVPTXISD::TexUnifiedCubeArrayS32FloatLevel;
2850   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
2851     return NVPTXISD::TexUnifiedCubeArrayU32Float;
2852   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
2853     return NVPTXISD::TexUnifiedCubeArrayU32FloatLevel;
2854
2855   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
2856     return NVPTXISD::Tld4UnifiedR2DFloatFloat;
2857   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
2858     return NVPTXISD::Tld4UnifiedG2DFloatFloat;
2859   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
2860     return NVPTXISD::Tld4UnifiedB2DFloatFloat;
2861   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32:
2862     return NVPTXISD::Tld4UnifiedA2DFloatFloat;
2863   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
2864     return NVPTXISD::Tld4UnifiedR2DS64Float;
2865   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
2866     return NVPTXISD::Tld4UnifiedG2DS64Float;
2867   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
2868     return NVPTXISD::Tld4UnifiedB2DS64Float;
2869   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
2870     return NVPTXISD::Tld4UnifiedA2DS64Float;
2871   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
2872     return NVPTXISD::Tld4UnifiedR2DU64Float;
2873   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
2874     return NVPTXISD::Tld4UnifiedG2DU64Float;
2875   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
2876     return NVPTXISD::Tld4UnifiedB2DU64Float;
2877   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32:
2878     return NVPTXISD::Tld4UnifiedA2DU64Float;
2879   }
2880 }
2881
2882 static unsigned getOpcForSurfaceInstr(unsigned Intrinsic) {
2883   switch (Intrinsic) {
2884   default:
2885     return 0;
2886   case Intrinsic::nvvm_suld_1d_i8_clamp:
2887     return NVPTXISD::Suld1DI8Clamp;
2888   case Intrinsic::nvvm_suld_1d_i16_clamp:
2889     return NVPTXISD::Suld1DI16Clamp;
2890   case Intrinsic::nvvm_suld_1d_i32_clamp:
2891     return NVPTXISD::Suld1DI32Clamp;
2892   case Intrinsic::nvvm_suld_1d_i64_clamp:
2893     return NVPTXISD::Suld1DI64Clamp;
2894   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
2895     return NVPTXISD::Suld1DV2I8Clamp;
2896   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
2897     return NVPTXISD::Suld1DV2I16Clamp;
2898   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
2899     return NVPTXISD::Suld1DV2I32Clamp;
2900   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
2901     return NVPTXISD::Suld1DV2I64Clamp;
2902   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
2903     return NVPTXISD::Suld1DV4I8Clamp;
2904   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
2905     return NVPTXISD::Suld1DV4I16Clamp;
2906   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
2907     return NVPTXISD::Suld1DV4I32Clamp;
2908   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
2909     return NVPTXISD::Suld1DArrayI8Clamp;
2910   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
2911     return NVPTXISD::Suld1DArrayI16Clamp;
2912   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
2913     return NVPTXISD::Suld1DArrayI32Clamp;
2914   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
2915     return NVPTXISD::Suld1DArrayI64Clamp;
2916   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
2917     return NVPTXISD::Suld1DArrayV2I8Clamp;
2918   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
2919     return NVPTXISD::Suld1DArrayV2I16Clamp;
2920   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
2921     return NVPTXISD::Suld1DArrayV2I32Clamp;
2922   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
2923     return NVPTXISD::Suld1DArrayV2I64Clamp;
2924   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
2925     return NVPTXISD::Suld1DArrayV4I8Clamp;
2926   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
2927     return NVPTXISD::Suld1DArrayV4I16Clamp;
2928   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
2929     return NVPTXISD::Suld1DArrayV4I32Clamp;
2930   case Intrinsic::nvvm_suld_2d_i8_clamp:
2931     return NVPTXISD::Suld2DI8Clamp;
2932   case Intrinsic::nvvm_suld_2d_i16_clamp:
2933     return NVPTXISD::Suld2DI16Clamp;
2934   case Intrinsic::nvvm_suld_2d_i32_clamp:
2935     return NVPTXISD::Suld2DI32Clamp;
2936   case Intrinsic::nvvm_suld_2d_i64_clamp:
2937     return NVPTXISD::Suld2DI64Clamp;
2938   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
2939     return NVPTXISD::Suld2DV2I8Clamp;
2940   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
2941     return NVPTXISD::Suld2DV2I16Clamp;
2942   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
2943     return NVPTXISD::Suld2DV2I32Clamp;
2944   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
2945     return NVPTXISD::Suld2DV2I64Clamp;
2946   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
2947     return NVPTXISD::Suld2DV4I8Clamp;
2948   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
2949     return NVPTXISD::Suld2DV4I16Clamp;
2950   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
2951     return NVPTXISD::Suld2DV4I32Clamp;
2952   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
2953     return NVPTXISD::Suld2DArrayI8Clamp;
2954   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
2955     return NVPTXISD::Suld2DArrayI16Clamp;
2956   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
2957     return NVPTXISD::Suld2DArrayI32Clamp;
2958   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
2959     return NVPTXISD::Suld2DArrayI64Clamp;
2960   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
2961     return NVPTXISD::Suld2DArrayV2I8Clamp;
2962   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
2963     return NVPTXISD::Suld2DArrayV2I16Clamp;
2964   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
2965     return NVPTXISD::Suld2DArrayV2I32Clamp;
2966   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
2967     return NVPTXISD::Suld2DArrayV2I64Clamp;
2968   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
2969     return NVPTXISD::Suld2DArrayV4I8Clamp;
2970   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
2971     return NVPTXISD::Suld2DArrayV4I16Clamp;
2972   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
2973     return NVPTXISD::Suld2DArrayV4I32Clamp;
2974   case Intrinsic::nvvm_suld_3d_i8_clamp:
2975     return NVPTXISD::Suld3DI8Clamp;
2976   case Intrinsic::nvvm_suld_3d_i16_clamp:
2977     return NVPTXISD::Suld3DI16Clamp;
2978   case Intrinsic::nvvm_suld_3d_i32_clamp:
2979     return NVPTXISD::Suld3DI32Clamp;
2980   case Intrinsic::nvvm_suld_3d_i64_clamp:
2981     return NVPTXISD::Suld3DI64Clamp;
2982   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
2983     return NVPTXISD::Suld3DV2I8Clamp;
2984   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
2985     return NVPTXISD::Suld3DV2I16Clamp;
2986   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
2987     return NVPTXISD::Suld3DV2I32Clamp;
2988   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
2989     return NVPTXISD::Suld3DV2I64Clamp;
2990   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
2991     return NVPTXISD::Suld3DV4I8Clamp;
2992   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
2993     return NVPTXISD::Suld3DV4I16Clamp;
2994   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
2995     return NVPTXISD::Suld3DV4I32Clamp;
2996   case Intrinsic::nvvm_suld_1d_i8_trap:
2997     return NVPTXISD::Suld1DI8Trap;
2998   case Intrinsic::nvvm_suld_1d_i16_trap:
2999     return NVPTXISD::Suld1DI16Trap;
3000   case Intrinsic::nvvm_suld_1d_i32_trap:
3001     return NVPTXISD::Suld1DI32Trap;
3002   case Intrinsic::nvvm_suld_1d_i64_trap:
3003     return NVPTXISD::Suld1DI64Trap;
3004   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3005     return NVPTXISD::Suld1DV2I8Trap;
3006   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3007     return NVPTXISD::Suld1DV2I16Trap;
3008   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3009     return NVPTXISD::Suld1DV2I32Trap;
3010   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3011     return NVPTXISD::Suld1DV2I64Trap;
3012   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3013     return NVPTXISD::Suld1DV4I8Trap;
3014   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3015     return NVPTXISD::Suld1DV4I16Trap;
3016   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3017     return NVPTXISD::Suld1DV4I32Trap;
3018   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3019     return NVPTXISD::Suld1DArrayI8Trap;
3020   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3021     return NVPTXISD::Suld1DArrayI16Trap;
3022   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3023     return NVPTXISD::Suld1DArrayI32Trap;
3024   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3025     return NVPTXISD::Suld1DArrayI64Trap;
3026   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3027     return NVPTXISD::Suld1DArrayV2I8Trap;
3028   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3029     return NVPTXISD::Suld1DArrayV2I16Trap;
3030   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3031     return NVPTXISD::Suld1DArrayV2I32Trap;
3032   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3033     return NVPTXISD::Suld1DArrayV2I64Trap;
3034   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3035     return NVPTXISD::Suld1DArrayV4I8Trap;
3036   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3037     return NVPTXISD::Suld1DArrayV4I16Trap;
3038   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3039     return NVPTXISD::Suld1DArrayV4I32Trap;
3040   case Intrinsic::nvvm_suld_2d_i8_trap:
3041     return NVPTXISD::Suld2DI8Trap;
3042   case Intrinsic::nvvm_suld_2d_i16_trap:
3043     return NVPTXISD::Suld2DI16Trap;
3044   case Intrinsic::nvvm_suld_2d_i32_trap:
3045     return NVPTXISD::Suld2DI32Trap;
3046   case Intrinsic::nvvm_suld_2d_i64_trap:
3047     return NVPTXISD::Suld2DI64Trap;
3048   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3049     return NVPTXISD::Suld2DV2I8Trap;
3050   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3051     return NVPTXISD::Suld2DV2I16Trap;
3052   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3053     return NVPTXISD::Suld2DV2I32Trap;
3054   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3055     return NVPTXISD::Suld2DV2I64Trap;
3056   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3057     return NVPTXISD::Suld2DV4I8Trap;
3058   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3059     return NVPTXISD::Suld2DV4I16Trap;
3060   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3061     return NVPTXISD::Suld2DV4I32Trap;
3062   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3063     return NVPTXISD::Suld2DArrayI8Trap;
3064   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3065     return NVPTXISD::Suld2DArrayI16Trap;
3066   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3067     return NVPTXISD::Suld2DArrayI32Trap;
3068   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3069     return NVPTXISD::Suld2DArrayI64Trap;
3070   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3071     return NVPTXISD::Suld2DArrayV2I8Trap;
3072   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3073     return NVPTXISD::Suld2DArrayV2I16Trap;
3074   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3075     return NVPTXISD::Suld2DArrayV2I32Trap;
3076   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3077     return NVPTXISD::Suld2DArrayV2I64Trap;
3078   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3079     return NVPTXISD::Suld2DArrayV4I8Trap;
3080   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3081     return NVPTXISD::Suld2DArrayV4I16Trap;
3082   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3083     return NVPTXISD::Suld2DArrayV4I32Trap;
3084   case Intrinsic::nvvm_suld_3d_i8_trap:
3085     return NVPTXISD::Suld3DI8Trap;
3086   case Intrinsic::nvvm_suld_3d_i16_trap:
3087     return NVPTXISD::Suld3DI16Trap;
3088   case Intrinsic::nvvm_suld_3d_i32_trap:
3089     return NVPTXISD::Suld3DI32Trap;
3090   case Intrinsic::nvvm_suld_3d_i64_trap:
3091     return NVPTXISD::Suld3DI64Trap;
3092   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3093     return NVPTXISD::Suld3DV2I8Trap;
3094   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3095     return NVPTXISD::Suld3DV2I16Trap;
3096   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3097     return NVPTXISD::Suld3DV2I32Trap;
3098   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3099     return NVPTXISD::Suld3DV2I64Trap;
3100   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3101     return NVPTXISD::Suld3DV4I8Trap;
3102   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3103     return NVPTXISD::Suld3DV4I16Trap;
3104   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3105     return NVPTXISD::Suld3DV4I32Trap;
3106   case Intrinsic::nvvm_suld_1d_i8_zero:
3107     return NVPTXISD::Suld1DI8Zero;
3108   case Intrinsic::nvvm_suld_1d_i16_zero:
3109     return NVPTXISD::Suld1DI16Zero;
3110   case Intrinsic::nvvm_suld_1d_i32_zero:
3111     return NVPTXISD::Suld1DI32Zero;
3112   case Intrinsic::nvvm_suld_1d_i64_zero:
3113     return NVPTXISD::Suld1DI64Zero;
3114   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3115     return NVPTXISD::Suld1DV2I8Zero;
3116   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3117     return NVPTXISD::Suld1DV2I16Zero;
3118   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3119     return NVPTXISD::Suld1DV2I32Zero;
3120   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3121     return NVPTXISD::Suld1DV2I64Zero;
3122   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3123     return NVPTXISD::Suld1DV4I8Zero;
3124   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3125     return NVPTXISD::Suld1DV4I16Zero;
3126   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3127     return NVPTXISD::Suld1DV4I32Zero;
3128   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3129     return NVPTXISD::Suld1DArrayI8Zero;
3130   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3131     return NVPTXISD::Suld1DArrayI16Zero;
3132   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3133     return NVPTXISD::Suld1DArrayI32Zero;
3134   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3135     return NVPTXISD::Suld1DArrayI64Zero;
3136   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3137     return NVPTXISD::Suld1DArrayV2I8Zero;
3138   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3139     return NVPTXISD::Suld1DArrayV2I16Zero;
3140   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3141     return NVPTXISD::Suld1DArrayV2I32Zero;
3142   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3143     return NVPTXISD::Suld1DArrayV2I64Zero;
3144   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3145     return NVPTXISD::Suld1DArrayV4I8Zero;
3146   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3147     return NVPTXISD::Suld1DArrayV4I16Zero;
3148   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3149     return NVPTXISD::Suld1DArrayV4I32Zero;
3150   case Intrinsic::nvvm_suld_2d_i8_zero:
3151     return NVPTXISD::Suld2DI8Zero;
3152   case Intrinsic::nvvm_suld_2d_i16_zero:
3153     return NVPTXISD::Suld2DI16Zero;
3154   case Intrinsic::nvvm_suld_2d_i32_zero:
3155     return NVPTXISD::Suld2DI32Zero;
3156   case Intrinsic::nvvm_suld_2d_i64_zero:
3157     return NVPTXISD::Suld2DI64Zero;
3158   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3159     return NVPTXISD::Suld2DV2I8Zero;
3160   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3161     return NVPTXISD::Suld2DV2I16Zero;
3162   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3163     return NVPTXISD::Suld2DV2I32Zero;
3164   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3165     return NVPTXISD::Suld2DV2I64Zero;
3166   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3167     return NVPTXISD::Suld2DV4I8Zero;
3168   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3169     return NVPTXISD::Suld2DV4I16Zero;
3170   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3171     return NVPTXISD::Suld2DV4I32Zero;
3172   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3173     return NVPTXISD::Suld2DArrayI8Zero;
3174   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3175     return NVPTXISD::Suld2DArrayI16Zero;
3176   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3177     return NVPTXISD::Suld2DArrayI32Zero;
3178   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3179     return NVPTXISD::Suld2DArrayI64Zero;
3180   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3181     return NVPTXISD::Suld2DArrayV2I8Zero;
3182   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3183     return NVPTXISD::Suld2DArrayV2I16Zero;
3184   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3185     return NVPTXISD::Suld2DArrayV2I32Zero;
3186   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3187     return NVPTXISD::Suld2DArrayV2I64Zero;
3188   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3189     return NVPTXISD::Suld2DArrayV4I8Zero;
3190   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3191     return NVPTXISD::Suld2DArrayV4I16Zero;
3192   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3193     return NVPTXISD::Suld2DArrayV4I32Zero;
3194   case Intrinsic::nvvm_suld_3d_i8_zero:
3195     return NVPTXISD::Suld3DI8Zero;
3196   case Intrinsic::nvvm_suld_3d_i16_zero:
3197     return NVPTXISD::Suld3DI16Zero;
3198   case Intrinsic::nvvm_suld_3d_i32_zero:
3199     return NVPTXISD::Suld3DI32Zero;
3200   case Intrinsic::nvvm_suld_3d_i64_zero:
3201     return NVPTXISD::Suld3DI64Zero;
3202   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3203     return NVPTXISD::Suld3DV2I8Zero;
3204   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3205     return NVPTXISD::Suld3DV2I16Zero;
3206   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3207     return NVPTXISD::Suld3DV2I32Zero;
3208   case Intrinsic::nvvm_suld_3d_v2i64_zero:
3209     return NVPTXISD::Suld3DV2I64Zero;
3210   case Intrinsic::nvvm_suld_3d_v4i8_zero:
3211     return NVPTXISD::Suld3DV4I8Zero;
3212   case Intrinsic::nvvm_suld_3d_v4i16_zero:
3213     return NVPTXISD::Suld3DV4I16Zero;
3214   case Intrinsic::nvvm_suld_3d_v4i32_zero:
3215     return NVPTXISD::Suld3DV4I32Zero;
3216   }
3217 }
3218
3219 // llvm.ptx.memcpy.const and llvm.ptx.memmove.const need to be modeled as
3220 // TgtMemIntrinsic
3221 // because we need the information that is only available in the "Value" type
3222 // of destination
3223 // pointer. In particular, the address space information.
3224 bool NVPTXTargetLowering::getTgtMemIntrinsic(
3225     IntrinsicInfo &Info, const CallInst &I, unsigned Intrinsic) const {
3226   switch (Intrinsic) {
3227   default:
3228     return false;
3229
3230   case Intrinsic::nvvm_atomic_load_add_f32:
3231     Info.opc = ISD::INTRINSIC_W_CHAIN;
3232     Info.memVT = MVT::f32;
3233     Info.ptrVal = I.getArgOperand(0);
3234     Info.offset = 0;
3235     Info.vol = 0;
3236     Info.readMem = true;
3237     Info.writeMem = true;
3238     Info.align = 0;
3239     return true;
3240
3241   case Intrinsic::nvvm_atomic_load_inc_32:
3242   case Intrinsic::nvvm_atomic_load_dec_32:
3243     Info.opc = ISD::INTRINSIC_W_CHAIN;
3244     Info.memVT = MVT::i32;
3245     Info.ptrVal = I.getArgOperand(0);
3246     Info.offset = 0;
3247     Info.vol = 0;
3248     Info.readMem = true;
3249     Info.writeMem = true;
3250     Info.align = 0;
3251     return true;
3252
3253   case Intrinsic::nvvm_ldu_global_i:
3254   case Intrinsic::nvvm_ldu_global_f:
3255   case Intrinsic::nvvm_ldu_global_p: {
3256
3257     Info.opc = ISD::INTRINSIC_W_CHAIN;
3258     if (Intrinsic == Intrinsic::nvvm_ldu_global_i)
3259       Info.memVT = getValueType(I.getType());
3260     else if(Intrinsic == Intrinsic::nvvm_ldu_global_p)
3261       Info.memVT = getPointerTy();
3262     else
3263       Info.memVT = getValueType(I.getType());
3264     Info.ptrVal = I.getArgOperand(0);
3265     Info.offset = 0;
3266     Info.vol = 0;
3267     Info.readMem = true;
3268     Info.writeMem = false;
3269
3270     // alignment is available as metadata.
3271     // Grab it and set the alignment.
3272     assert(I.hasMetadataOtherThanDebugLoc() && "Must have alignment metadata");
3273     MDNode *AlignMD = I.getMetadata("align");
3274     assert(AlignMD && "Must have a non-null MDNode");
3275     assert(AlignMD->getNumOperands() == 1 && "Must have a single operand");
3276     Value *Align = AlignMD->getOperand(0);
3277     int64_t Alignment = cast<ConstantInt>(Align)->getZExtValue();
3278     Info.align = Alignment;
3279
3280     return true;
3281   }
3282   case Intrinsic::nvvm_ldg_global_i:
3283   case Intrinsic::nvvm_ldg_global_f:
3284   case Intrinsic::nvvm_ldg_global_p: {
3285
3286     Info.opc = ISD::INTRINSIC_W_CHAIN;
3287     if (Intrinsic == Intrinsic::nvvm_ldg_global_i)
3288       Info.memVT = getValueType(I.getType());
3289     else if(Intrinsic == Intrinsic::nvvm_ldg_global_p)
3290       Info.memVT = getPointerTy();
3291     else
3292       Info.memVT = getValueType(I.getType());
3293     Info.ptrVal = I.getArgOperand(0);
3294     Info.offset = 0;
3295     Info.vol = 0;
3296     Info.readMem = true;
3297     Info.writeMem = false;
3298
3299     // alignment is available as metadata.
3300     // Grab it and set the alignment.
3301     assert(I.hasMetadataOtherThanDebugLoc() && "Must have alignment metadata");
3302     MDNode *AlignMD = I.getMetadata("align");
3303     assert(AlignMD && "Must have a non-null MDNode");
3304     assert(AlignMD->getNumOperands() == 1 && "Must have a single operand");
3305     Value *Align = AlignMD->getOperand(0);
3306     int64_t Alignment = cast<ConstantInt>(Align)->getZExtValue();
3307     Info.align = Alignment;
3308
3309     return true;
3310   }
3311
3312   case Intrinsic::nvvm_tex_1d_v4f32_s32:
3313   case Intrinsic::nvvm_tex_1d_v4f32_f32:
3314   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
3315   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
3316   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
3317   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
3318   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
3319   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
3320   case Intrinsic::nvvm_tex_2d_v4f32_s32:
3321   case Intrinsic::nvvm_tex_2d_v4f32_f32:
3322   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
3323   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
3324   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
3325   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
3326   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
3327   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
3328   case Intrinsic::nvvm_tex_3d_v4f32_s32:
3329   case Intrinsic::nvvm_tex_3d_v4f32_f32:
3330   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
3331   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
3332   case Intrinsic::nvvm_tex_cube_v4f32_f32:
3333   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
3334   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
3335   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
3336   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
3337   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
3338   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
3339   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
3340   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
3341   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
3342   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
3343   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
3344   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
3345   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
3346   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
3347   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
3348   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
3349   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
3350   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
3351   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
3352   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
3353   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
3354   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
3355   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
3356   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
3357   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
3358   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
3359   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
3360   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
3361   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
3362   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
3363   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
3364   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
3365   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
3366   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
3367   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32: {
3368     Info.opc = getOpcForTextureInstr(Intrinsic);
3369     Info.memVT = MVT::v4f32;
3370     Info.ptrVal = nullptr;
3371     Info.offset = 0;
3372     Info.vol = 0;
3373     Info.readMem = true;
3374     Info.writeMem = false;
3375     Info.align = 16;
3376     return true;
3377   }
3378   case Intrinsic::nvvm_tex_1d_v4s32_s32:
3379   case Intrinsic::nvvm_tex_1d_v4s32_f32:
3380   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
3381   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
3382   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
3383   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
3384   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
3385   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
3386   case Intrinsic::nvvm_tex_2d_v4s32_s32:
3387   case Intrinsic::nvvm_tex_2d_v4s32_f32:
3388   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
3389   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
3390   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
3391   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
3392   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
3393   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
3394   case Intrinsic::nvvm_tex_3d_v4s32_s32:
3395   case Intrinsic::nvvm_tex_3d_v4s32_f32:
3396   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
3397   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
3398   case Intrinsic::nvvm_tex_cube_v4s32_f32:
3399   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
3400   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
3401   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
3402   case Intrinsic::nvvm_tex_cube_v4u32_f32:
3403   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
3404   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
3405   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
3406   case Intrinsic::nvvm_tex_1d_v4u32_s32:
3407   case Intrinsic::nvvm_tex_1d_v4u32_f32:
3408   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
3409   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
3410   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
3411   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
3412   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
3413   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
3414   case Intrinsic::nvvm_tex_2d_v4u32_s32:
3415   case Intrinsic::nvvm_tex_2d_v4u32_f32:
3416   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
3417   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
3418   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
3419   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
3420   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
3421   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
3422   case Intrinsic::nvvm_tex_3d_v4u32_s32:
3423   case Intrinsic::nvvm_tex_3d_v4u32_f32:
3424   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
3425   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
3426   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
3427   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
3428   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
3429   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
3430   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
3431   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
3432   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
3433   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
3434   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
3435   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
3436   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
3437   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
3438   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
3439   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
3440   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
3441   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
3442   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
3443   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
3444   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
3445   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
3446   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
3447   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
3448   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
3449   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
3450   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
3451   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
3452   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
3453   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
3454   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
3455   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
3456   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
3457   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
3458   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
3459   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
3460   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
3461   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
3462   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
3463   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
3464   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
3465   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
3466   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
3467   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
3468   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
3469   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
3470   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
3471   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
3472   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
3473   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
3474   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
3475   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
3476   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
3477   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
3478   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
3479   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
3480   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
3481   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
3482   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
3483   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
3484   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
3485   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
3486   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
3487   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
3488   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
3489   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32: {
3490     Info.opc = getOpcForTextureInstr(Intrinsic);
3491     Info.memVT = MVT::v4i32;
3492     Info.ptrVal = nullptr;
3493     Info.offset = 0;
3494     Info.vol = 0;
3495     Info.readMem = true;
3496     Info.writeMem = false;
3497     Info.align = 16;
3498     return true;
3499   }
3500   case Intrinsic::nvvm_suld_1d_i8_clamp:
3501   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
3502   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
3503   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
3504   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
3505   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
3506   case Intrinsic::nvvm_suld_2d_i8_clamp:
3507   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
3508   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
3509   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
3510   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
3511   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
3512   case Intrinsic::nvvm_suld_3d_i8_clamp:
3513   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
3514   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
3515   case Intrinsic::nvvm_suld_1d_i8_trap:
3516   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3517   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3518   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3519   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3520   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3521   case Intrinsic::nvvm_suld_2d_i8_trap:
3522   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3523   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3524   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3525   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3526   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3527   case Intrinsic::nvvm_suld_3d_i8_trap:
3528   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3529   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3530   case Intrinsic::nvvm_suld_1d_i8_zero:
3531   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3532   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3533   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3534   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3535   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3536   case Intrinsic::nvvm_suld_2d_i8_zero:
3537   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3538   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3539   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3540   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3541   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3542   case Intrinsic::nvvm_suld_3d_i8_zero:
3543   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3544   case Intrinsic::nvvm_suld_3d_v4i8_zero: {
3545     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3546     Info.memVT = MVT::i8;
3547     Info.ptrVal = nullptr;
3548     Info.offset = 0;
3549     Info.vol = 0;
3550     Info.readMem = true;
3551     Info.writeMem = false;
3552     Info.align = 16;
3553     return true;
3554   }
3555   case Intrinsic::nvvm_suld_1d_i16_clamp:
3556   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
3557   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
3558   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
3559   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
3560   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
3561   case Intrinsic::nvvm_suld_2d_i16_clamp:
3562   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
3563   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
3564   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
3565   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
3566   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
3567   case Intrinsic::nvvm_suld_3d_i16_clamp:
3568   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
3569   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
3570   case Intrinsic::nvvm_suld_1d_i16_trap:
3571   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3572   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3573   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3574   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3575   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3576   case Intrinsic::nvvm_suld_2d_i16_trap:
3577   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3578   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3579   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3580   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3581   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3582   case Intrinsic::nvvm_suld_3d_i16_trap:
3583   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3584   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3585   case Intrinsic::nvvm_suld_1d_i16_zero:
3586   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3587   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3588   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3589   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3590   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3591   case Intrinsic::nvvm_suld_2d_i16_zero:
3592   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3593   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3594   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3595   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3596   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3597   case Intrinsic::nvvm_suld_3d_i16_zero:
3598   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3599   case Intrinsic::nvvm_suld_3d_v4i16_zero: {
3600     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3601     Info.memVT = MVT::i16;
3602     Info.ptrVal = nullptr;
3603     Info.offset = 0;
3604     Info.vol = 0;
3605     Info.readMem = true;
3606     Info.writeMem = false;
3607     Info.align = 16;
3608     return true;
3609   }
3610   case Intrinsic::nvvm_suld_1d_i32_clamp:
3611   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
3612   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
3613   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
3614   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
3615   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
3616   case Intrinsic::nvvm_suld_2d_i32_clamp:
3617   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
3618   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
3619   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
3620   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
3621   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
3622   case Intrinsic::nvvm_suld_3d_i32_clamp:
3623   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
3624   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
3625   case Intrinsic::nvvm_suld_1d_i32_trap:
3626   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3627   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3628   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3629   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3630   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3631   case Intrinsic::nvvm_suld_2d_i32_trap:
3632   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3633   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3634   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3635   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3636   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3637   case Intrinsic::nvvm_suld_3d_i32_trap:
3638   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3639   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3640   case Intrinsic::nvvm_suld_1d_i32_zero:
3641   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3642   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3643   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3644   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3645   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3646   case Intrinsic::nvvm_suld_2d_i32_zero:
3647   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3648   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3649   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3650   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3651   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3652   case Intrinsic::nvvm_suld_3d_i32_zero:
3653   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3654   case Intrinsic::nvvm_suld_3d_v4i32_zero: {
3655     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3656     Info.memVT = MVT::i32;
3657     Info.ptrVal = nullptr;
3658     Info.offset = 0;
3659     Info.vol = 0;
3660     Info.readMem = true;
3661     Info.writeMem = false;
3662     Info.align = 16;
3663     return true;
3664   }
3665   case Intrinsic::nvvm_suld_1d_i64_clamp:
3666   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
3667   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
3668   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
3669   case Intrinsic::nvvm_suld_2d_i64_clamp:
3670   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
3671   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
3672   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
3673   case Intrinsic::nvvm_suld_3d_i64_clamp:
3674   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
3675   case Intrinsic::nvvm_suld_1d_i64_trap:
3676   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3677   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3678   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3679   case Intrinsic::nvvm_suld_2d_i64_trap:
3680   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3681   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3682   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3683   case Intrinsic::nvvm_suld_3d_i64_trap:
3684   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3685   case Intrinsic::nvvm_suld_1d_i64_zero:
3686   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3687   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3688   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3689   case Intrinsic::nvvm_suld_2d_i64_zero:
3690   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3691   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3692   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3693   case Intrinsic::nvvm_suld_3d_i64_zero:
3694   case Intrinsic::nvvm_suld_3d_v2i64_zero: {
3695     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3696     Info.memVT = MVT::i64;
3697     Info.ptrVal = nullptr;
3698     Info.offset = 0;
3699     Info.vol = 0;
3700     Info.readMem = true;
3701     Info.writeMem = false;
3702     Info.align = 16;
3703     return true;
3704   }
3705   }
3706   return false;
3707 }
3708
3709 /// isLegalAddressingMode - Return true if the addressing mode represented
3710 /// by AM is legal for this target, for a load/store of the specified type.
3711 /// Used to guide target specific optimizations, like loop strength reduction
3712 /// (LoopStrengthReduce.cpp) and memory optimization for address mode
3713 /// (CodeGenPrepare.cpp)
3714 bool NVPTXTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3715                                                 Type *Ty) const {
3716
3717   // AddrMode - This represents an addressing mode of:
3718   //    BaseGV + BaseOffs + BaseReg + Scale*ScaleReg
3719   //
3720   // The legal address modes are
3721   // - [avar]
3722   // - [areg]
3723   // - [areg+immoff]
3724   // - [immAddr]
3725
3726   if (AM.BaseGV) {
3727     if (AM.BaseOffs || AM.HasBaseReg || AM.Scale)
3728       return false;
3729     return true;
3730   }
3731
3732   switch (AM.Scale) {
3733   case 0: // "r", "r+i" or "i" is allowed
3734     break;
3735   case 1:
3736     if (AM.HasBaseReg) // "r+r+i" or "r+r" is not allowed.
3737       return false;
3738     // Otherwise we have r+i.
3739     break;
3740   default:
3741     // No scale > 1 is allowed
3742     return false;
3743   }
3744   return true;
3745 }
3746
3747 //===----------------------------------------------------------------------===//
3748 //                         NVPTX Inline Assembly Support
3749 //===----------------------------------------------------------------------===//
3750
3751 /// getConstraintType - Given a constraint letter, return the type of
3752 /// constraint it is for this target.
3753 NVPTXTargetLowering::ConstraintType
3754 NVPTXTargetLowering::getConstraintType(const std::string &Constraint) const {
3755   if (Constraint.size() == 1) {
3756     switch (Constraint[0]) {
3757     default:
3758       break;
3759     case 'b':
3760     case 'r':
3761     case 'h':
3762     case 'c':
3763     case 'l':
3764     case 'f':
3765     case 'd':
3766     case '0':
3767     case 'N':
3768       return C_RegisterClass;
3769     }
3770   }
3771   return TargetLowering::getConstraintType(Constraint);
3772 }
3773
3774 std::pair<unsigned, const TargetRegisterClass *>
3775 NVPTXTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3776                                                   MVT VT) const {
3777   if (Constraint.size() == 1) {
3778     switch (Constraint[0]) {
3779     case 'b':
3780       return std::make_pair(0U, &NVPTX::Int1RegsRegClass);
3781     case 'c':
3782       return std::make_pair(0U, &NVPTX::Int16RegsRegClass);
3783     case 'h':
3784       return std::make_pair(0U, &NVPTX::Int16RegsRegClass);
3785     case 'r':
3786       return std::make_pair(0U, &NVPTX::Int32RegsRegClass);
3787     case 'l':
3788     case 'N':
3789       return std::make_pair(0U, &NVPTX::Int64RegsRegClass);
3790     case 'f':
3791       return std::make_pair(0U, &NVPTX::Float32RegsRegClass);
3792     case 'd':
3793       return std::make_pair(0U, &NVPTX::Float64RegsRegClass);
3794     }
3795   }
3796   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3797 }
3798
3799 /// getFunctionAlignment - Return the Log2 alignment of this function.
3800 unsigned NVPTXTargetLowering::getFunctionAlignment(const Function *) const {
3801   return 4;
3802 }
3803
3804 //===----------------------------------------------------------------------===//
3805 //                         NVPTX DAG Combining
3806 //===----------------------------------------------------------------------===//
3807
3808 bool NVPTXTargetLowering::allowFMA(MachineFunction &MF,
3809                                    CodeGenOpt::Level OptLevel) const {
3810   const Function *F = MF.getFunction();
3811   const TargetOptions &TO = MF.getTarget().Options;
3812
3813   // Always honor command-line argument
3814   if (FMAContractLevelOpt.getNumOccurrences() > 0) {
3815     return FMAContractLevelOpt > 0;
3816   } else if (OptLevel == 0) {
3817     // Do not contract if we're not optimizing the code
3818     return false;
3819   } else if (TO.AllowFPOpFusion == FPOpFusion::Fast || TO.UnsafeFPMath) {
3820     // Honor TargetOptions flags that explicitly say fusion is okay
3821     return true;
3822   } else if (F->hasFnAttribute("unsafe-fp-math")) {
3823     // Check for unsafe-fp-math=true coming from Clang
3824     Attribute Attr = F->getFnAttribute("unsafe-fp-math");
3825     StringRef Val = Attr.getValueAsString();
3826     if (Val == "true")
3827       return true;
3828   }
3829
3830   // We did not have a clear indication that fusion is allowed, so assume not
3831   return false;
3832 }
3833
3834 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
3835 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
3836 /// called with the default operands, and if that fails, with commuted
3837 /// operands.
3838 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
3839                                            TargetLowering::DAGCombinerInfo &DCI,
3840                                              const NVPTXSubtarget &Subtarget,
3841                                              CodeGenOpt::Level OptLevel) {
3842   SelectionDAG  &DAG = DCI.DAG;
3843   // Skip non-integer, non-scalar case
3844   EVT VT=N0.getValueType();
3845   if (VT.isVector())
3846     return SDValue();
3847
3848   // fold (add (mul a, b), c) -> (mad a, b, c)
3849   //
3850   if (N0.getOpcode() == ISD::MUL) {
3851     assert (VT.isInteger());
3852     // For integer:
3853     // Since integer multiply-add costs the same as integer multiply
3854     // but is more costly than integer add, do the fusion only when
3855     // the mul is only used in the add.
3856     if (OptLevel==CodeGenOpt::None || VT != MVT::i32 ||
3857         !N0.getNode()->hasOneUse())
3858       return SDValue();
3859
3860     // Do the folding
3861     return DAG.getNode(NVPTXISD::IMAD, SDLoc(N), VT,
3862                        N0.getOperand(0), N0.getOperand(1), N1);
3863   }
3864   else if (N0.getOpcode() == ISD::FMUL) {
3865     if (VT == MVT::f32 || VT == MVT::f64) {
3866       NVPTXTargetLowering *TLI =
3867         (NVPTXTargetLowering *)&DAG.getTargetLoweringInfo();
3868       if (!TLI->allowFMA(DAG.getMachineFunction(), OptLevel))
3869         return SDValue();
3870
3871       // For floating point:
3872       // Do the fusion only when the mul has less than 5 uses and all
3873       // are add.
3874       // The heuristic is that if a use is not an add, then that use
3875       // cannot be fused into fma, therefore mul is still needed anyway.
3876       // If there are more than 4 uses, even if they are all add, fusing
3877       // them will increase register pressue.
3878       //
3879       int numUses = 0;
3880       int nonAddCount = 0;
3881       for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
3882            UE = N0.getNode()->use_end();
3883            UI != UE; ++UI) {
3884         numUses++;
3885         SDNode *User = *UI;
3886         if (User->getOpcode() != ISD::FADD)
3887           ++nonAddCount;
3888       }
3889       if (numUses >= 5)
3890         return SDValue();
3891       if (nonAddCount) {
3892         int orderNo = N->getIROrder();
3893         int orderNo2 = N0.getNode()->getIROrder();
3894         // simple heuristics here for considering potential register
3895         // pressure, the logics here is that the differnce are used
3896         // to measure the distance between def and use, the longer distance
3897         // more likely cause register pressure.
3898         if (orderNo - orderNo2 < 500)
3899           return SDValue();
3900
3901         // Now, check if at least one of the FMUL's operands is live beyond the node N,
3902         // which guarantees that the FMA will not increase register pressure at node N.
3903         bool opIsLive = false;
3904         const SDNode *left = N0.getOperand(0).getNode();
3905         const SDNode *right = N0.getOperand(1).getNode();
3906
3907         if (dyn_cast<ConstantSDNode>(left) || dyn_cast<ConstantSDNode>(right))
3908           opIsLive = true;
3909
3910         if (!opIsLive)
3911           for (SDNode::use_iterator UI = left->use_begin(), UE = left->use_end(); UI != UE; ++UI) {
3912             SDNode *User = *UI;
3913             int orderNo3 = User->getIROrder();
3914             if (orderNo3 > orderNo) {
3915               opIsLive = true;
3916               break;
3917             }
3918           }
3919
3920         if (!opIsLive)
3921           for (SDNode::use_iterator UI = right->use_begin(), UE = right->use_end(); UI != UE; ++UI) {
3922             SDNode *User = *UI;
3923             int orderNo3 = User->getIROrder();
3924             if (orderNo3 > orderNo) {
3925               opIsLive = true;
3926               break;
3927             }
3928           }
3929
3930         if (!opIsLive)
3931           return SDValue();
3932       }
3933
3934       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
3935                          N0.getOperand(0), N0.getOperand(1), N1);
3936     }
3937   }
3938
3939   return SDValue();
3940 }
3941
3942 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3943 ///
3944 static SDValue PerformADDCombine(SDNode *N,
3945                                  TargetLowering::DAGCombinerInfo &DCI,
3946                                  const NVPTXSubtarget &Subtarget,
3947                                  CodeGenOpt::Level OptLevel) {
3948   SDValue N0 = N->getOperand(0);
3949   SDValue N1 = N->getOperand(1);
3950
3951   // First try with the default operand order.
3952   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget,
3953                                                  OptLevel);
3954   if (Result.getNode())
3955     return Result;
3956
3957   // If that didn't work, try again with the operands commuted.
3958   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget, OptLevel);
3959 }
3960
3961 static SDValue PerformANDCombine(SDNode *N,
3962                                  TargetLowering::DAGCombinerInfo &DCI) {
3963   // The type legalizer turns a vector load of i8 values into a zextload to i16
3964   // registers, optionally ANY_EXTENDs it (if target type is integer),
3965   // and ANDs off the high 8 bits. Since we turn this load into a
3966   // target-specific DAG node, the DAG combiner fails to eliminate these AND
3967   // nodes. Do that here.
3968   SDValue Val = N->getOperand(0);
3969   SDValue Mask = N->getOperand(1);
3970
3971   if (isa<ConstantSDNode>(Val)) {
3972     std::swap(Val, Mask);
3973   }
3974
3975   SDValue AExt;
3976   // Generally, we will see zextload -> IMOV16rr -> ANY_EXTEND -> and
3977   if (Val.getOpcode() == ISD::ANY_EXTEND) {
3978     AExt = Val;
3979     Val = Val->getOperand(0);
3980   }
3981
3982   if (Val->isMachineOpcode() && Val->getMachineOpcode() == NVPTX::IMOV16rr) {
3983     Val = Val->getOperand(0);
3984   }
3985
3986   if (Val->getOpcode() == NVPTXISD::LoadV2 ||
3987       Val->getOpcode() == NVPTXISD::LoadV4) {
3988     ConstantSDNode *MaskCnst = dyn_cast<ConstantSDNode>(Mask);
3989     if (!MaskCnst) {
3990       // Not an AND with a constant
3991       return SDValue();
3992     }
3993
3994     uint64_t MaskVal = MaskCnst->getZExtValue();
3995     if (MaskVal != 0xff) {
3996       // Not an AND that chops off top 8 bits
3997       return SDValue();
3998     }
3999
4000     MemSDNode *Mem = dyn_cast<MemSDNode>(Val);
4001     if (!Mem) {
4002       // Not a MemSDNode?!?
4003       return SDValue();
4004     }
4005
4006     EVT MemVT = Mem->getMemoryVT();
4007     if (MemVT != MVT::v2i8 && MemVT != MVT::v4i8) {
4008       // We only handle the i8 case
4009       return SDValue();
4010     }
4011
4012     unsigned ExtType =
4013       cast<ConstantSDNode>(Val->getOperand(Val->getNumOperands()-1))->
4014         getZExtValue();
4015     if (ExtType == ISD::SEXTLOAD) {
4016       // If for some reason the load is a sextload, the and is needed to zero
4017       // out the high 8 bits
4018       return SDValue();
4019     }
4020
4021     bool AddTo = false;
4022     if (AExt.getNode() != 0) {
4023       // Re-insert the ext as a zext.
4024       Val = DCI.DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
4025                             AExt.getValueType(), Val);
4026       AddTo = true;
4027     }
4028
4029     // If we get here, the AND is unnecessary.  Just replace it with the load
4030     DCI.CombineTo(N, Val, AddTo);
4031   }
4032
4033   return SDValue();
4034 }
4035
4036 enum OperandSignedness {
4037   Signed = 0,
4038   Unsigned,
4039   Unknown
4040 };
4041
4042 /// IsMulWideOperandDemotable - Checks if the provided DAG node is an operand
4043 /// that can be demoted to \p OptSize bits without loss of information. The
4044 /// signedness of the operand, if determinable, is placed in \p S.
4045 static bool IsMulWideOperandDemotable(SDValue Op,
4046                                       unsigned OptSize,
4047                                       OperandSignedness &S) {
4048   S = Unknown;
4049
4050   if (Op.getOpcode() == ISD::SIGN_EXTEND ||
4051       Op.getOpcode() == ISD::SIGN_EXTEND_INREG) {
4052     EVT OrigVT = Op.getOperand(0).getValueType();
4053     if (OrigVT.getSizeInBits() == OptSize) {
4054       S = Signed;
4055       return true;
4056     }
4057   } else if (Op.getOpcode() == ISD::ZERO_EXTEND) {
4058     EVT OrigVT = Op.getOperand(0).getValueType();
4059     if (OrigVT.getSizeInBits() == OptSize) {
4060       S = Unsigned;
4061       return true;
4062     }
4063   }
4064
4065   return false;
4066 }
4067
4068 /// AreMulWideOperandsDemotable - Checks if the given LHS and RHS operands can
4069 /// be demoted to \p OptSize bits without loss of information. If the operands
4070 /// contain a constant, it should appear as the RHS operand. The signedness of
4071 /// the operands is placed in \p IsSigned.
4072 static bool AreMulWideOperandsDemotable(SDValue LHS, SDValue RHS,
4073                                         unsigned OptSize,
4074                                         bool &IsSigned) {
4075
4076   OperandSignedness LHSSign;
4077
4078   // The LHS operand must be a demotable op
4079   if (!IsMulWideOperandDemotable(LHS, OptSize, LHSSign))
4080     return false;
4081
4082   // We should have been able to determine the signedness from the LHS
4083   if (LHSSign == Unknown)
4084     return false;
4085
4086   IsSigned = (LHSSign == Signed);
4087
4088   // The RHS can be a demotable op or a constant
4089   if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(RHS)) {
4090     APInt Val = CI->getAPIntValue();
4091     if (LHSSign == Unsigned) {
4092       if (Val.isIntN(OptSize)) {
4093         return true;
4094       }
4095       return false;
4096     } else {
4097       if (Val.isSignedIntN(OptSize)) {
4098         return true;
4099       }
4100       return false;
4101     }
4102   } else {
4103     OperandSignedness RHSSign;
4104     if (!IsMulWideOperandDemotable(RHS, OptSize, RHSSign))
4105       return false;
4106
4107     if (LHSSign != RHSSign)
4108       return false;
4109
4110     return true;
4111   }
4112 }
4113
4114 /// TryMULWIDECombine - Attempt to replace a multiply of M bits with a multiply
4115 /// of M/2 bits that produces an M-bit result (i.e. mul.wide). This transform
4116 /// works on both multiply DAG nodes and SHL DAG nodes with a constant shift
4117 /// amount.
4118 static SDValue TryMULWIDECombine(SDNode *N,
4119                                  TargetLowering::DAGCombinerInfo &DCI) {
4120   EVT MulType = N->getValueType(0);
4121   if (MulType != MVT::i32 && MulType != MVT::i64) {
4122     return SDValue();
4123   }
4124
4125   unsigned OptSize = MulType.getSizeInBits() >> 1;
4126   SDValue LHS = N->getOperand(0);
4127   SDValue RHS = N->getOperand(1);
4128
4129   // Canonicalize the multiply so the constant (if any) is on the right
4130   if (N->getOpcode() == ISD::MUL) {
4131     if (isa<ConstantSDNode>(LHS)) {
4132       std::swap(LHS, RHS);
4133     }
4134   }
4135
4136   // If we have a SHL, determine the actual multiply amount
4137   if (N->getOpcode() == ISD::SHL) {
4138     ConstantSDNode *ShlRHS = dyn_cast<ConstantSDNode>(RHS);
4139     if (!ShlRHS) {
4140       return SDValue();
4141     }
4142
4143     APInt ShiftAmt = ShlRHS->getAPIntValue();
4144     unsigned BitWidth = MulType.getSizeInBits();
4145     if (ShiftAmt.sge(0) && ShiftAmt.slt(BitWidth)) {
4146       APInt MulVal = APInt(BitWidth, 1) << ShiftAmt;
4147       RHS = DCI.DAG.getConstant(MulVal, MulType);
4148     } else {
4149       return SDValue();
4150     }
4151   }
4152
4153   bool Signed;
4154   // Verify that our operands are demotable
4155   if (!AreMulWideOperandsDemotable(LHS, RHS, OptSize, Signed)) {
4156     return SDValue();
4157   }
4158
4159   EVT DemotedVT;
4160   if (MulType == MVT::i32) {
4161     DemotedVT = MVT::i16;
4162   } else {
4163     DemotedVT = MVT::i32;
4164   }
4165
4166   // Truncate the operands to the correct size. Note that these are just for
4167   // type consistency and will (likely) be eliminated in later phases.
4168   SDValue TruncLHS =
4169     DCI.DAG.getNode(ISD::TRUNCATE, SDLoc(N), DemotedVT, LHS);
4170   SDValue TruncRHS =
4171     DCI.DAG.getNode(ISD::TRUNCATE, SDLoc(N), DemotedVT, RHS);
4172
4173   unsigned Opc;
4174   if (Signed) {
4175     Opc = NVPTXISD::MUL_WIDE_SIGNED;
4176   } else {
4177     Opc = NVPTXISD::MUL_WIDE_UNSIGNED;
4178   }
4179
4180   return DCI.DAG.getNode(Opc, SDLoc(N), MulType, TruncLHS, TruncRHS);
4181 }
4182
4183 /// PerformMULCombine - Runs PTX-specific DAG combine patterns on MUL nodes.
4184 static SDValue PerformMULCombine(SDNode *N,
4185                                  TargetLowering::DAGCombinerInfo &DCI,
4186                                  CodeGenOpt::Level OptLevel) {
4187   if (OptLevel > 0) {
4188     // Try mul.wide combining at OptLevel > 0
4189     SDValue Ret = TryMULWIDECombine(N, DCI);
4190     if (Ret.getNode())
4191       return Ret;
4192   }
4193
4194   return SDValue();
4195 }
4196
4197 /// PerformSHLCombine - Runs PTX-specific DAG combine patterns on SHL nodes.
4198 static SDValue PerformSHLCombine(SDNode *N,
4199                                  TargetLowering::DAGCombinerInfo &DCI,
4200                                  CodeGenOpt::Level OptLevel) {
4201   if (OptLevel > 0) {
4202     // Try mul.wide combining at OptLevel > 0
4203     SDValue Ret = TryMULWIDECombine(N, DCI);
4204     if (Ret.getNode())
4205       return Ret;
4206   }
4207
4208   return SDValue();
4209 }
4210
4211 SDValue NVPTXTargetLowering::PerformDAGCombine(SDNode *N,
4212                                                DAGCombinerInfo &DCI) const {
4213   // FIXME: Get this from the DAG somehow
4214   CodeGenOpt::Level OptLevel = CodeGenOpt::Aggressive;
4215   switch (N->getOpcode()) {
4216     default: break;
4217     case ISD::ADD:
4218     case ISD::FADD:
4219       return PerformADDCombine(N, DCI, nvptxSubtarget, OptLevel);
4220     case ISD::MUL:
4221       return PerformMULCombine(N, DCI, OptLevel);
4222     case ISD::SHL:
4223       return PerformSHLCombine(N, DCI, OptLevel);
4224     case ISD::AND:
4225       return PerformANDCombine(N, DCI);
4226   }
4227   return SDValue();
4228 }
4229
4230 /// ReplaceVectorLoad - Convert vector loads into multi-output scalar loads.
4231 static void ReplaceLoadVector(SDNode *N, SelectionDAG &DAG,
4232                               const DataLayout *TD,
4233                               SmallVectorImpl<SDValue> &Results) {
4234   EVT ResVT = N->getValueType(0);
4235   SDLoc DL(N);
4236
4237   assert(ResVT.isVector() && "Vector load must have vector type");
4238
4239   // We only handle "native" vector sizes for now, e.g. <4 x double> is not
4240   // legal.  We can (and should) split that into 2 loads of <2 x double> here
4241   // but I'm leaving that as a TODO for now.
4242   assert(ResVT.isSimple() && "Can only handle simple types");
4243   switch (ResVT.getSimpleVT().SimpleTy) {
4244   default:
4245     return;
4246   case MVT::v2i8:
4247   case MVT::v2i16:
4248   case MVT::v2i32:
4249   case MVT::v2i64:
4250   case MVT::v2f32:
4251   case MVT::v2f64:
4252   case MVT::v4i8:
4253   case MVT::v4i16:
4254   case MVT::v4i32:
4255   case MVT::v4f32:
4256     // This is a "native" vector type
4257     break;
4258   }
4259
4260   LoadSDNode *LD = cast<LoadSDNode>(N);
4261
4262   unsigned Align = LD->getAlignment();
4263   unsigned PrefAlign =
4264     TD->getPrefTypeAlignment(ResVT.getTypeForEVT(*DAG.getContext()));
4265   if (Align < PrefAlign) {
4266     // This load is not sufficiently aligned, so bail out and let this vector
4267     // load be scalarized.  Note that we may still be able to emit smaller
4268     // vector loads.  For example, if we are loading a <4 x float> with an
4269     // alignment of 8, this check will fail but the legalizer will try again
4270     // with 2 x <2 x float>, which will succeed with an alignment of 8.
4271     return;
4272   }
4273
4274   EVT EltVT = ResVT.getVectorElementType();
4275   unsigned NumElts = ResVT.getVectorNumElements();
4276
4277   // Since LoadV2 is a target node, we cannot rely on DAG type legalization.
4278   // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
4279   // loaded type to i16 and propagate the "real" type as the memory type.
4280   bool NeedTrunc = false;
4281   if (EltVT.getSizeInBits() < 16) {
4282     EltVT = MVT::i16;
4283     NeedTrunc = true;
4284   }
4285
4286   unsigned Opcode = 0;
4287   SDVTList LdResVTs;
4288
4289   switch (NumElts) {
4290   default:
4291     return;
4292   case 2:
4293     Opcode = NVPTXISD::LoadV2;
4294     LdResVTs = DAG.getVTList(EltVT, EltVT, MVT::Other);
4295     break;
4296   case 4: {
4297     Opcode = NVPTXISD::LoadV4;
4298     EVT ListVTs[] = { EltVT, EltVT, EltVT, EltVT, MVT::Other };
4299     LdResVTs = DAG.getVTList(ListVTs);
4300     break;
4301   }
4302   }
4303
4304   SmallVector<SDValue, 8> OtherOps;
4305
4306   // Copy regular operands
4307   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
4308     OtherOps.push_back(N->getOperand(i));
4309
4310   // The select routine does not have access to the LoadSDNode instance, so
4311   // pass along the extension information
4312   OtherOps.push_back(DAG.getIntPtrConstant(LD->getExtensionType()));
4313
4314   SDValue NewLD = DAG.getMemIntrinsicNode(Opcode, DL, LdResVTs, OtherOps,
4315                                           LD->getMemoryVT(),
4316                                           LD->getMemOperand());
4317
4318   SmallVector<SDValue, 4> ScalarRes;
4319
4320   for (unsigned i = 0; i < NumElts; ++i) {
4321     SDValue Res = NewLD.getValue(i);
4322     if (NeedTrunc)
4323       Res = DAG.getNode(ISD::TRUNCATE, DL, ResVT.getVectorElementType(), Res);
4324     ScalarRes.push_back(Res);
4325   }
4326
4327   SDValue LoadChain = NewLD.getValue(NumElts);
4328
4329   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, ResVT, ScalarRes);
4330
4331   Results.push_back(BuildVec);
4332   Results.push_back(LoadChain);
4333 }
4334
4335 static void ReplaceINTRINSIC_W_CHAIN(SDNode *N, SelectionDAG &DAG,
4336                                      SmallVectorImpl<SDValue> &Results) {
4337   SDValue Chain = N->getOperand(0);
4338   SDValue Intrin = N->getOperand(1);
4339   SDLoc DL(N);
4340
4341   // Get the intrinsic ID
4342   unsigned IntrinNo = cast<ConstantSDNode>(Intrin.getNode())->getZExtValue();
4343   switch (IntrinNo) {
4344   default:
4345     return;
4346   case Intrinsic::nvvm_ldg_global_i:
4347   case Intrinsic::nvvm_ldg_global_f:
4348   case Intrinsic::nvvm_ldg_global_p:
4349   case Intrinsic::nvvm_ldu_global_i:
4350   case Intrinsic::nvvm_ldu_global_f:
4351   case Intrinsic::nvvm_ldu_global_p: {
4352     EVT ResVT = N->getValueType(0);
4353
4354     if (ResVT.isVector()) {
4355       // Vector LDG/LDU
4356
4357       unsigned NumElts = ResVT.getVectorNumElements();
4358       EVT EltVT = ResVT.getVectorElementType();
4359
4360       // Since LDU/LDG are target nodes, we cannot rely on DAG type
4361       // legalization.
4362       // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
4363       // loaded type to i16 and propagate the "real" type as the memory type.
4364       bool NeedTrunc = false;
4365       if (EltVT.getSizeInBits() < 16) {
4366         EltVT = MVT::i16;
4367         NeedTrunc = true;
4368       }
4369
4370       unsigned Opcode = 0;
4371       SDVTList LdResVTs;
4372
4373       switch (NumElts) {
4374       default:
4375         return;
4376       case 2:
4377         switch (IntrinNo) {
4378         default:
4379           return;
4380         case Intrinsic::nvvm_ldg_global_i:
4381         case Intrinsic::nvvm_ldg_global_f:
4382         case Intrinsic::nvvm_ldg_global_p:
4383           Opcode = NVPTXISD::LDGV2;
4384           break;
4385         case Intrinsic::nvvm_ldu_global_i:
4386         case Intrinsic::nvvm_ldu_global_f:
4387         case Intrinsic::nvvm_ldu_global_p:
4388           Opcode = NVPTXISD::LDUV2;
4389           break;
4390         }
4391         LdResVTs = DAG.getVTList(EltVT, EltVT, MVT::Other);
4392         break;
4393       case 4: {
4394         switch (IntrinNo) {
4395         default:
4396           return;
4397         case Intrinsic::nvvm_ldg_global_i:
4398         case Intrinsic::nvvm_ldg_global_f:
4399         case Intrinsic::nvvm_ldg_global_p:
4400           Opcode = NVPTXISD::LDGV4;
4401           break;
4402         case Intrinsic::nvvm_ldu_global_i:
4403         case Intrinsic::nvvm_ldu_global_f:
4404         case Intrinsic::nvvm_ldu_global_p:
4405           Opcode = NVPTXISD::LDUV4;
4406           break;
4407         }
4408         EVT ListVTs[] = { EltVT, EltVT, EltVT, EltVT, MVT::Other };
4409         LdResVTs = DAG.getVTList(ListVTs);
4410         break;
4411       }
4412       }
4413
4414       SmallVector<SDValue, 8> OtherOps;
4415
4416       // Copy regular operands
4417
4418       OtherOps.push_back(Chain); // Chain
4419                                  // Skip operand 1 (intrinsic ID)
4420       // Others
4421       for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i)
4422         OtherOps.push_back(N->getOperand(i));
4423
4424       MemIntrinsicSDNode *MemSD = cast<MemIntrinsicSDNode>(N);
4425
4426       SDValue NewLD = DAG.getMemIntrinsicNode(Opcode, DL, LdResVTs, OtherOps,
4427                                               MemSD->getMemoryVT(),
4428                                               MemSD->getMemOperand());
4429
4430       SmallVector<SDValue, 4> ScalarRes;
4431
4432       for (unsigned i = 0; i < NumElts; ++i) {
4433         SDValue Res = NewLD.getValue(i);
4434         if (NeedTrunc)
4435           Res =
4436               DAG.getNode(ISD::TRUNCATE, DL, ResVT.getVectorElementType(), Res);
4437         ScalarRes.push_back(Res);
4438       }
4439
4440       SDValue LoadChain = NewLD.getValue(NumElts);
4441
4442       SDValue BuildVec =
4443           DAG.getNode(ISD::BUILD_VECTOR, DL, ResVT, ScalarRes);
4444
4445       Results.push_back(BuildVec);
4446       Results.push_back(LoadChain);
4447     } else {
4448       // i8 LDG/LDU
4449       assert(ResVT.isSimple() && ResVT.getSimpleVT().SimpleTy == MVT::i8 &&
4450              "Custom handling of non-i8 ldu/ldg?");
4451
4452       // Just copy all operands as-is
4453       SmallVector<SDValue, 4> Ops;
4454       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
4455         Ops.push_back(N->getOperand(i));
4456
4457       // Force output to i16
4458       SDVTList LdResVTs = DAG.getVTList(MVT::i16, MVT::Other);
4459
4460       MemIntrinsicSDNode *MemSD = cast<MemIntrinsicSDNode>(N);
4461
4462       // We make sure the memory type is i8, which will be used during isel
4463       // to select the proper instruction.
4464       SDValue NewLD =
4465           DAG.getMemIntrinsicNode(ISD::INTRINSIC_W_CHAIN, DL, LdResVTs, Ops,
4466                                   MVT::i8, MemSD->getMemOperand());
4467
4468       Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
4469                                     NewLD.getValue(0)));
4470       Results.push_back(NewLD.getValue(1));
4471     }
4472   }
4473   }
4474 }
4475
4476 void NVPTXTargetLowering::ReplaceNodeResults(
4477     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
4478   switch (N->getOpcode()) {
4479   default:
4480     report_fatal_error("Unhandled custom legalization");
4481   case ISD::LOAD:
4482     ReplaceLoadVector(N, DAG, getDataLayout(), Results);
4483     return;
4484   case ISD::INTRINSIC_W_CHAIN:
4485     ReplaceINTRINSIC_W_CHAIN(N, DAG, Results);
4486     return;
4487   }
4488 }
4489
4490 // Pin NVPTXSection's and NVPTXTargetObjectFile's vtables to this file.
4491 void NVPTXSection::anchor() {}
4492
4493 NVPTXTargetObjectFile::~NVPTXTargetObjectFile() {
4494   delete TextSection;
4495   delete DataSection;
4496   delete BSSSection;
4497   delete ReadOnlySection;
4498
4499   delete StaticCtorSection;
4500   delete StaticDtorSection;
4501   delete LSDASection;
4502   delete EHFrameSection;
4503   delete DwarfAbbrevSection;
4504   delete DwarfInfoSection;
4505   delete DwarfLineSection;
4506   delete DwarfFrameSection;
4507   delete DwarfPubTypesSection;
4508   delete DwarfDebugInlineSection;
4509   delete DwarfStrSection;
4510   delete DwarfLocSection;
4511   delete DwarfARangesSection;
4512   delete DwarfRangesSection;
4513   delete DwarfMacroInfoSection;
4514 }