f1c8272ffbcb9661d5d342fc61283654412ff1b3
[oota-llvm.git] / lib / Target / NVPTX / NVPTXISelLowering.cpp
1 //
2 //                     The LLVM Compiler Infrastructure
3 //
4 // This file is distributed under the University of Illinois Open Source
5 // License. See LICENSE.TXT for details.
6 //
7 //===----------------------------------------------------------------------===//
8 //
9 // This file defines the interfaces that NVPTX uses to lower LLVM code into a
10 // selection DAG.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "NVPTXISelLowering.h"
15 #include "NVPTX.h"
16 #include "NVPTXTargetMachine.h"
17 #include "NVPTXTargetObjectFile.h"
18 #include "NVPTXUtilities.h"
19 #include "llvm/CodeGen/Analysis.h"
20 #include "llvm/CodeGen/MachineFrameInfo.h"
21 #include "llvm/CodeGen/MachineFunction.h"
22 #include "llvm/CodeGen/MachineInstrBuilder.h"
23 #include "llvm/CodeGen/MachineRegisterInfo.h"
24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
25 #include "llvm/IR/CallSite.h"
26 #include "llvm/IR/DerivedTypes.h"
27 #include "llvm/IR/Function.h"
28 #include "llvm/IR/GlobalValue.h"
29 #include "llvm/IR/IntrinsicInst.h"
30 #include "llvm/IR/Intrinsics.h"
31 #include "llvm/IR/Module.h"
32 #include "llvm/MC/MCSectionELF.h"
33 #include "llvm/Support/CommandLine.h"
34 #include "llvm/Support/Debug.h"
35 #include "llvm/Support/ErrorHandling.h"
36 #include "llvm/Support/MathExtras.h"
37 #include "llvm/Support/raw_ostream.h"
38 #include <sstream>
39
40 #undef DEBUG_TYPE
41 #define DEBUG_TYPE "nvptx-lower"
42
43 using namespace llvm;
44
45 static unsigned int uniqueCallSite = 0;
46
47 static cl::opt<bool> sched4reg(
48     "nvptx-sched4reg",
49     cl::desc("NVPTX Specific: schedule for register pressue"), cl::init(false));
50
51 static cl::opt<unsigned>
52 FMAContractLevelOpt("nvptx-fma-level", cl::ZeroOrMore, cl::Hidden,
53                     cl::desc("NVPTX Specific: FMA contraction (0: don't do it"
54                              " 1: do it  2: do it aggressively"),
55                     cl::init(2));
56
57 static bool IsPTXVectorType(MVT VT) {
58   switch (VT.SimpleTy) {
59   default:
60     return false;
61   case MVT::v2i1:
62   case MVT::v4i1:
63   case MVT::v2i8:
64   case MVT::v4i8:
65   case MVT::v2i16:
66   case MVT::v4i16:
67   case MVT::v2i32:
68   case MVT::v4i32:
69   case MVT::v2i64:
70   case MVT::v2f32:
71   case MVT::v4f32:
72   case MVT::v2f64:
73     return true;
74   }
75 }
76
77 /// ComputePTXValueVTs - For the given Type \p Ty, returns the set of primitive
78 /// EVTs that compose it.  Unlike ComputeValueVTs, this will break apart vectors
79 /// into their primitive components.
80 /// NOTE: This is a band-aid for code that expects ComputeValueVTs to return the
81 /// same number of types as the Ins/Outs arrays in LowerFormalArguments,
82 /// LowerCall, and LowerReturn.
83 static void ComputePTXValueVTs(const TargetLowering &TLI, Type *Ty,
84                                SmallVectorImpl<EVT> &ValueVTs,
85                                SmallVectorImpl<uint64_t> *Offsets = nullptr,
86                                uint64_t StartingOffset = 0) {
87   SmallVector<EVT, 16> TempVTs;
88   SmallVector<uint64_t, 16> TempOffsets;
89
90   ComputeValueVTs(TLI, Ty, TempVTs, &TempOffsets, StartingOffset);
91   for (unsigned i = 0, e = TempVTs.size(); i != e; ++i) {
92     EVT VT = TempVTs[i];
93     uint64_t Off = TempOffsets[i];
94     if (VT.isVector())
95       for (unsigned j = 0, je = VT.getVectorNumElements(); j != je; ++j) {
96         ValueVTs.push_back(VT.getVectorElementType());
97         if (Offsets)
98           Offsets->push_back(Off+j*VT.getVectorElementType().getStoreSize());
99       }
100     else {
101       ValueVTs.push_back(VT);
102       if (Offsets)
103         Offsets->push_back(Off);
104     }
105   }
106 }
107
108 // NVPTXTargetLowering Constructor.
109 NVPTXTargetLowering::NVPTXTargetLowering(const NVPTXTargetMachine &TM,
110                                          const NVPTXSubtarget &STI)
111     : TargetLowering(TM), nvTM(&TM), STI(STI) {
112
113   // always lower memset, memcpy, and memmove intrinsics to load/store
114   // instructions, rather
115   // then generating calls to memset, mempcy or memmove.
116   MaxStoresPerMemset = (unsigned) 0xFFFFFFFF;
117   MaxStoresPerMemcpy = (unsigned) 0xFFFFFFFF;
118   MaxStoresPerMemmove = (unsigned) 0xFFFFFFFF;
119
120   setBooleanContents(ZeroOrNegativeOneBooleanContent);
121   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
122
123   // Jump is Expensive. Don't create extra control flow for 'and', 'or'
124   // condition branches.
125   setJumpIsExpensive(true);
126
127   // By default, use the Source scheduling
128   if (sched4reg)
129     setSchedulingPreference(Sched::RegPressure);
130   else
131     setSchedulingPreference(Sched::Source);
132
133   addRegisterClass(MVT::i1, &NVPTX::Int1RegsRegClass);
134   addRegisterClass(MVT::i16, &NVPTX::Int16RegsRegClass);
135   addRegisterClass(MVT::i32, &NVPTX::Int32RegsRegClass);
136   addRegisterClass(MVT::i64, &NVPTX::Int64RegsRegClass);
137   addRegisterClass(MVT::f32, &NVPTX::Float32RegsRegClass);
138   addRegisterClass(MVT::f64, &NVPTX::Float64RegsRegClass);
139
140   // Operations not directly supported by NVPTX.
141   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
142   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
143   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
144   setOperationAction(ISD::SELECT_CC, MVT::i8, Expand);
145   setOperationAction(ISD::SELECT_CC, MVT::i16, Expand);
146   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
147   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
148   setOperationAction(ISD::BR_CC, MVT::f32, Expand);
149   setOperationAction(ISD::BR_CC, MVT::f64, Expand);
150   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
151   setOperationAction(ISD::BR_CC, MVT::i8, Expand);
152   setOperationAction(ISD::BR_CC, MVT::i16, Expand);
153   setOperationAction(ISD::BR_CC, MVT::i32, Expand);
154   setOperationAction(ISD::BR_CC, MVT::i64, Expand);
155   // Some SIGN_EXTEND_INREG can be done using cvt instruction.
156   // For others we will expand to a SHL/SRA pair.
157   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i64, Legal);
158   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
159   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Legal);
161   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
162
163   setOperationAction(ISD::SHL_PARTS, MVT::i32  , Custom);
164   setOperationAction(ISD::SRA_PARTS, MVT::i32  , Custom);
165   setOperationAction(ISD::SRL_PARTS, MVT::i32  , Custom);
166   setOperationAction(ISD::SHL_PARTS, MVT::i64  , Custom);
167   setOperationAction(ISD::SRA_PARTS, MVT::i64  , Custom);
168   setOperationAction(ISD::SRL_PARTS, MVT::i64  , Custom);
169
170   if (STI.hasROT64()) {
171     setOperationAction(ISD::ROTL, MVT::i64, Legal);
172     setOperationAction(ISD::ROTR, MVT::i64, Legal);
173   } else {
174     setOperationAction(ISD::ROTL, MVT::i64, Expand);
175     setOperationAction(ISD::ROTR, MVT::i64, Expand);
176   }
177   if (STI.hasROT32()) {
178     setOperationAction(ISD::ROTL, MVT::i32, Legal);
179     setOperationAction(ISD::ROTR, MVT::i32, Legal);
180   } else {
181     setOperationAction(ISD::ROTL, MVT::i32, Expand);
182     setOperationAction(ISD::ROTR, MVT::i32, Expand);
183   }
184
185   setOperationAction(ISD::ROTL, MVT::i16, Expand);
186   setOperationAction(ISD::ROTR, MVT::i16, Expand);
187   setOperationAction(ISD::ROTL, MVT::i8, Expand);
188   setOperationAction(ISD::ROTR, MVT::i8, Expand);
189   setOperationAction(ISD::BSWAP, MVT::i16, Expand);
190   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
191   setOperationAction(ISD::BSWAP, MVT::i64, Expand);
192
193   // Indirect branch is not supported.
194   // This also disables Jump Table creation.
195   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
196   setOperationAction(ISD::BRIND, MVT::Other, Expand);
197
198   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
199   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
200
201   // We want to legalize constant related memmove and memcopy
202   // intrinsics.
203   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
204
205   // Turn FP extload into load/fextend
206   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
207   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
208   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f32, Expand);
209   setLoadExtAction(ISD::EXTLOAD, MVT::v2f32, MVT::v2f16, Expand);
210   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f16, Expand);
211   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f32, Expand);
212   setLoadExtAction(ISD::EXTLOAD, MVT::v4f32, MVT::v4f16, Expand);
213   setLoadExtAction(ISD::EXTLOAD, MVT::v4f64, MVT::v4f16, Expand);
214   setLoadExtAction(ISD::EXTLOAD, MVT::v4f64, MVT::v4f32, Expand);
215   // Turn FP truncstore into trunc + store.
216   // FIXME: vector types should also be expanded
217   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
218   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
219   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
220
221   // PTX does not support load / store predicate registers
222   setOperationAction(ISD::LOAD, MVT::i1, Custom);
223   setOperationAction(ISD::STORE, MVT::i1, Custom);
224
225   for (MVT VT : MVT::integer_valuetypes()) {
226     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
227     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i1, Promote);
228     setTruncStoreAction(VT, MVT::i1, Expand);
229   }
230
231   // This is legal in NVPTX
232   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
233   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
234
235   // TRAP can be lowered to PTX trap
236   setOperationAction(ISD::TRAP, MVT::Other, Legal);
237
238   setOperationAction(ISD::ADDC, MVT::i64, Expand);
239   setOperationAction(ISD::ADDE, MVT::i64, Expand);
240
241   // Register custom handling for vector loads/stores
242   for (MVT VT : MVT::vector_valuetypes()) {
243     if (IsPTXVectorType(VT)) {
244       setOperationAction(ISD::LOAD, VT, Custom);
245       setOperationAction(ISD::STORE, VT, Custom);
246       setOperationAction(ISD::INTRINSIC_W_CHAIN, VT, Custom);
247     }
248   }
249
250   // Custom handling for i8 intrinsics
251   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i8, Custom);
252
253   setOperationAction(ISD::CTLZ, MVT::i16, Legal);
254   setOperationAction(ISD::CTLZ, MVT::i32, Legal);
255   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
256   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16, Legal);
257   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Legal);
258   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Legal);
259   setOperationAction(ISD::CTTZ, MVT::i16, Expand);
260   setOperationAction(ISD::CTTZ, MVT::i32, Expand);
261   setOperationAction(ISD::CTTZ, MVT::i64, Expand);
262   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16, Expand);
263   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
264   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
265   setOperationAction(ISD::CTPOP, MVT::i16, Legal);
266   setOperationAction(ISD::CTPOP, MVT::i32, Legal);
267   setOperationAction(ISD::CTPOP, MVT::i64, Legal);
268
269   // PTX does not directly support SELP of i1, so promote to i32 first
270   setOperationAction(ISD::SELECT, MVT::i1, Custom);
271
272   // We have some custom DAG combine patterns for these nodes
273   setTargetDAGCombine(ISD::ADD);
274   setTargetDAGCombine(ISD::AND);
275   setTargetDAGCombine(ISD::FADD);
276   setTargetDAGCombine(ISD::MUL);
277   setTargetDAGCombine(ISD::SHL);
278
279   // Now deduce the information based on the above mentioned
280   // actions
281   computeRegisterProperties(STI.getRegisterInfo());
282 }
283
284 const char *NVPTXTargetLowering::getTargetNodeName(unsigned Opcode) const {
285   switch ((NVPTXISD::NodeType)Opcode) {
286   case NVPTXISD::FIRST_NUMBER:
287     break;
288   case NVPTXISD::CALL:
289     return "NVPTXISD::CALL";
290   case NVPTXISD::RET_FLAG:
291     return "NVPTXISD::RET_FLAG";
292   case NVPTXISD::LOAD_PARAM:
293     return "NVPTXISD::LOAD_PARAM";
294   case NVPTXISD::Wrapper:
295     return "NVPTXISD::Wrapper";
296   case NVPTXISD::DeclareParam:
297     return "NVPTXISD::DeclareParam";
298   case NVPTXISD::DeclareScalarParam:
299     return "NVPTXISD::DeclareScalarParam";
300   case NVPTXISD::DeclareRet:
301     return "NVPTXISD::DeclareRet";
302   case NVPTXISD::DeclareScalarRet:
303     return "NVPTXISD::DeclareScalarRet";
304   case NVPTXISD::DeclareRetParam:
305     return "NVPTXISD::DeclareRetParam";
306   case NVPTXISD::PrintCall:
307     return "NVPTXISD::PrintCall";
308   case NVPTXISD::PrintCallUni:
309     return "NVPTXISD::PrintCallUni";
310   case NVPTXISD::LoadParam:
311     return "NVPTXISD::LoadParam";
312   case NVPTXISD::LoadParamV2:
313     return "NVPTXISD::LoadParamV2";
314   case NVPTXISD::LoadParamV4:
315     return "NVPTXISD::LoadParamV4";
316   case NVPTXISD::StoreParam:
317     return "NVPTXISD::StoreParam";
318   case NVPTXISD::StoreParamV2:
319     return "NVPTXISD::StoreParamV2";
320   case NVPTXISD::StoreParamV4:
321     return "NVPTXISD::StoreParamV4";
322   case NVPTXISD::StoreParamS32:
323     return "NVPTXISD::StoreParamS32";
324   case NVPTXISD::StoreParamU32:
325     return "NVPTXISD::StoreParamU32";
326   case NVPTXISD::CallArgBegin:
327     return "NVPTXISD::CallArgBegin";
328   case NVPTXISD::CallArg:
329     return "NVPTXISD::CallArg";
330   case NVPTXISD::LastCallArg:
331     return "NVPTXISD::LastCallArg";
332   case NVPTXISD::CallArgEnd:
333     return "NVPTXISD::CallArgEnd";
334   case NVPTXISD::CallVoid:
335     return "NVPTXISD::CallVoid";
336   case NVPTXISD::CallVal:
337     return "NVPTXISD::CallVal";
338   case NVPTXISD::CallSymbol:
339     return "NVPTXISD::CallSymbol";
340   case NVPTXISD::Prototype:
341     return "NVPTXISD::Prototype";
342   case NVPTXISD::MoveParam:
343     return "NVPTXISD::MoveParam";
344   case NVPTXISD::StoreRetval:
345     return "NVPTXISD::StoreRetval";
346   case NVPTXISD::StoreRetvalV2:
347     return "NVPTXISD::StoreRetvalV2";
348   case NVPTXISD::StoreRetvalV4:
349     return "NVPTXISD::StoreRetvalV4";
350   case NVPTXISD::PseudoUseParam:
351     return "NVPTXISD::PseudoUseParam";
352   case NVPTXISD::RETURN:
353     return "NVPTXISD::RETURN";
354   case NVPTXISD::CallSeqBegin:
355     return "NVPTXISD::CallSeqBegin";
356   case NVPTXISD::CallSeqEnd:
357     return "NVPTXISD::CallSeqEnd";
358   case NVPTXISD::CallPrototype:
359     return "NVPTXISD::CallPrototype";
360   case NVPTXISD::LoadV2:
361     return "NVPTXISD::LoadV2";
362   case NVPTXISD::LoadV4:
363     return "NVPTXISD::LoadV4";
364   case NVPTXISD::LDGV2:
365     return "NVPTXISD::LDGV2";
366   case NVPTXISD::LDGV4:
367     return "NVPTXISD::LDGV4";
368   case NVPTXISD::LDUV2:
369     return "NVPTXISD::LDUV2";
370   case NVPTXISD::LDUV4:
371     return "NVPTXISD::LDUV4";
372   case NVPTXISD::StoreV2:
373     return "NVPTXISD::StoreV2";
374   case NVPTXISD::StoreV4:
375     return "NVPTXISD::StoreV4";
376   case NVPTXISD::FUN_SHFL_CLAMP:
377     return "NVPTXISD::FUN_SHFL_CLAMP";
378   case NVPTXISD::FUN_SHFR_CLAMP:
379     return "NVPTXISD::FUN_SHFR_CLAMP";
380   case NVPTXISD::IMAD:
381     return "NVPTXISD::IMAD";
382   case NVPTXISD::Dummy:
383     return "NVPTXISD::Dummy";
384   case NVPTXISD::MUL_WIDE_SIGNED:
385     return "NVPTXISD::MUL_WIDE_SIGNED";
386   case NVPTXISD::MUL_WIDE_UNSIGNED:
387     return "NVPTXISD::MUL_WIDE_UNSIGNED";
388   case NVPTXISD::Tex1DFloatS32:        return "NVPTXISD::Tex1DFloatS32";
389   case NVPTXISD::Tex1DFloatFloat:      return "NVPTXISD::Tex1DFloatFloat";
390   case NVPTXISD::Tex1DFloatFloatLevel:
391     return "NVPTXISD::Tex1DFloatFloatLevel";
392   case NVPTXISD::Tex1DFloatFloatGrad:
393     return "NVPTXISD::Tex1DFloatFloatGrad";
394   case NVPTXISD::Tex1DS32S32:          return "NVPTXISD::Tex1DS32S32";
395   case NVPTXISD::Tex1DS32Float:        return "NVPTXISD::Tex1DS32Float";
396   case NVPTXISD::Tex1DS32FloatLevel:
397     return "NVPTXISD::Tex1DS32FloatLevel";
398   case NVPTXISD::Tex1DS32FloatGrad:
399     return "NVPTXISD::Tex1DS32FloatGrad";
400   case NVPTXISD::Tex1DU32S32:          return "NVPTXISD::Tex1DU32S32";
401   case NVPTXISD::Tex1DU32Float:        return "NVPTXISD::Tex1DU32Float";
402   case NVPTXISD::Tex1DU32FloatLevel:
403     return "NVPTXISD::Tex1DU32FloatLevel";
404   case NVPTXISD::Tex1DU32FloatGrad:
405     return "NVPTXISD::Tex1DU32FloatGrad";
406   case NVPTXISD::Tex1DArrayFloatS32:   return "NVPTXISD::Tex1DArrayFloatS32";
407   case NVPTXISD::Tex1DArrayFloatFloat: return "NVPTXISD::Tex1DArrayFloatFloat";
408   case NVPTXISD::Tex1DArrayFloatFloatLevel:
409     return "NVPTXISD::Tex1DArrayFloatFloatLevel";
410   case NVPTXISD::Tex1DArrayFloatFloatGrad:
411     return "NVPTXISD::Tex1DArrayFloatFloatGrad";
412   case NVPTXISD::Tex1DArrayS32S32:     return "NVPTXISD::Tex1DArrayS32S32";
413   case NVPTXISD::Tex1DArrayS32Float:   return "NVPTXISD::Tex1DArrayS32Float";
414   case NVPTXISD::Tex1DArrayS32FloatLevel:
415     return "NVPTXISD::Tex1DArrayS32FloatLevel";
416   case NVPTXISD::Tex1DArrayS32FloatGrad:
417     return "NVPTXISD::Tex1DArrayS32FloatGrad";
418   case NVPTXISD::Tex1DArrayU32S32:     return "NVPTXISD::Tex1DArrayU32S32";
419   case NVPTXISD::Tex1DArrayU32Float:   return "NVPTXISD::Tex1DArrayU32Float";
420   case NVPTXISD::Tex1DArrayU32FloatLevel:
421     return "NVPTXISD::Tex1DArrayU32FloatLevel";
422   case NVPTXISD::Tex1DArrayU32FloatGrad:
423     return "NVPTXISD::Tex1DArrayU32FloatGrad";
424   case NVPTXISD::Tex2DFloatS32:        return "NVPTXISD::Tex2DFloatS32";
425   case NVPTXISD::Tex2DFloatFloat:      return "NVPTXISD::Tex2DFloatFloat";
426   case NVPTXISD::Tex2DFloatFloatLevel:
427     return "NVPTXISD::Tex2DFloatFloatLevel";
428   case NVPTXISD::Tex2DFloatFloatGrad:
429     return "NVPTXISD::Tex2DFloatFloatGrad";
430   case NVPTXISD::Tex2DS32S32:          return "NVPTXISD::Tex2DS32S32";
431   case NVPTXISD::Tex2DS32Float:        return "NVPTXISD::Tex2DS32Float";
432   case NVPTXISD::Tex2DS32FloatLevel:
433     return "NVPTXISD::Tex2DS32FloatLevel";
434   case NVPTXISD::Tex2DS32FloatGrad:
435     return "NVPTXISD::Tex2DS32FloatGrad";
436   case NVPTXISD::Tex2DU32S32:          return "NVPTXISD::Tex2DU32S32";
437   case NVPTXISD::Tex2DU32Float:        return "NVPTXISD::Tex2DU32Float";
438   case NVPTXISD::Tex2DU32FloatLevel:
439     return "NVPTXISD::Tex2DU32FloatLevel";
440   case NVPTXISD::Tex2DU32FloatGrad:
441     return "NVPTXISD::Tex2DU32FloatGrad";
442   case NVPTXISD::Tex2DArrayFloatS32:   return "NVPTXISD::Tex2DArrayFloatS32";
443   case NVPTXISD::Tex2DArrayFloatFloat: return "NVPTXISD::Tex2DArrayFloatFloat";
444   case NVPTXISD::Tex2DArrayFloatFloatLevel:
445     return "NVPTXISD::Tex2DArrayFloatFloatLevel";
446   case NVPTXISD::Tex2DArrayFloatFloatGrad:
447     return "NVPTXISD::Tex2DArrayFloatFloatGrad";
448   case NVPTXISD::Tex2DArrayS32S32:     return "NVPTXISD::Tex2DArrayS32S32";
449   case NVPTXISD::Tex2DArrayS32Float:   return "NVPTXISD::Tex2DArrayS32Float";
450   case NVPTXISD::Tex2DArrayS32FloatLevel:
451     return "NVPTXISD::Tex2DArrayS32FloatLevel";
452   case NVPTXISD::Tex2DArrayS32FloatGrad:
453     return "NVPTXISD::Tex2DArrayS32FloatGrad";
454   case NVPTXISD::Tex2DArrayU32S32:     return "NVPTXISD::Tex2DArrayU32S32";
455   case NVPTXISD::Tex2DArrayU32Float:   return "NVPTXISD::Tex2DArrayU32Float";
456   case NVPTXISD::Tex2DArrayU32FloatLevel:
457     return "NVPTXISD::Tex2DArrayU32FloatLevel";
458   case NVPTXISD::Tex2DArrayU32FloatGrad:
459     return "NVPTXISD::Tex2DArrayU32FloatGrad";
460   case NVPTXISD::Tex3DFloatS32:        return "NVPTXISD::Tex3DFloatS32";
461   case NVPTXISD::Tex3DFloatFloat:      return "NVPTXISD::Tex3DFloatFloat";
462   case NVPTXISD::Tex3DFloatFloatLevel:
463     return "NVPTXISD::Tex3DFloatFloatLevel";
464   case NVPTXISD::Tex3DFloatFloatGrad:
465     return "NVPTXISD::Tex3DFloatFloatGrad";
466   case NVPTXISD::Tex3DS32S32:          return "NVPTXISD::Tex3DS32S32";
467   case NVPTXISD::Tex3DS32Float:        return "NVPTXISD::Tex3DS32Float";
468   case NVPTXISD::Tex3DS32FloatLevel:
469     return "NVPTXISD::Tex3DS32FloatLevel";
470   case NVPTXISD::Tex3DS32FloatGrad:
471     return "NVPTXISD::Tex3DS32FloatGrad";
472   case NVPTXISD::Tex3DU32S32:          return "NVPTXISD::Tex3DU32S32";
473   case NVPTXISD::Tex3DU32Float:        return "NVPTXISD::Tex3DU32Float";
474   case NVPTXISD::Tex3DU32FloatLevel:
475     return "NVPTXISD::Tex3DU32FloatLevel";
476   case NVPTXISD::Tex3DU32FloatGrad:
477     return "NVPTXISD::Tex3DU32FloatGrad";
478   case NVPTXISD::TexCubeFloatFloat:      return "NVPTXISD::TexCubeFloatFloat";
479   case NVPTXISD::TexCubeFloatFloatLevel:
480     return "NVPTXISD::TexCubeFloatFloatLevel";
481   case NVPTXISD::TexCubeS32Float:        return "NVPTXISD::TexCubeS32Float";
482   case NVPTXISD::TexCubeS32FloatLevel:
483     return "NVPTXISD::TexCubeS32FloatLevel";
484   case NVPTXISD::TexCubeU32Float:        return "NVPTXISD::TexCubeU32Float";
485   case NVPTXISD::TexCubeU32FloatLevel:
486     return "NVPTXISD::TexCubeU32FloatLevel";
487   case NVPTXISD::TexCubeArrayFloatFloat:
488     return "NVPTXISD::TexCubeArrayFloatFloat";
489   case NVPTXISD::TexCubeArrayFloatFloatLevel:
490     return "NVPTXISD::TexCubeArrayFloatFloatLevel";
491   case NVPTXISD::TexCubeArrayS32Float:
492     return "NVPTXISD::TexCubeArrayS32Float";
493   case NVPTXISD::TexCubeArrayS32FloatLevel:
494     return "NVPTXISD::TexCubeArrayS32FloatLevel";
495   case NVPTXISD::TexCubeArrayU32Float:
496     return "NVPTXISD::TexCubeArrayU32Float";
497   case NVPTXISD::TexCubeArrayU32FloatLevel:
498     return "NVPTXISD::TexCubeArrayU32FloatLevel";
499   case NVPTXISD::Tld4R2DFloatFloat:
500     return "NVPTXISD::Tld4R2DFloatFloat";
501   case NVPTXISD::Tld4G2DFloatFloat:
502     return "NVPTXISD::Tld4G2DFloatFloat";
503   case NVPTXISD::Tld4B2DFloatFloat:
504     return "NVPTXISD::Tld4B2DFloatFloat";
505   case NVPTXISD::Tld4A2DFloatFloat:
506     return "NVPTXISD::Tld4A2DFloatFloat";
507   case NVPTXISD::Tld4R2DS64Float:
508     return "NVPTXISD::Tld4R2DS64Float";
509   case NVPTXISD::Tld4G2DS64Float:
510     return "NVPTXISD::Tld4G2DS64Float";
511   case NVPTXISD::Tld4B2DS64Float:
512     return "NVPTXISD::Tld4B2DS64Float";
513   case NVPTXISD::Tld4A2DS64Float:
514     return "NVPTXISD::Tld4A2DS64Float";
515   case NVPTXISD::Tld4R2DU64Float:
516     return "NVPTXISD::Tld4R2DU64Float";
517   case NVPTXISD::Tld4G2DU64Float:
518     return "NVPTXISD::Tld4G2DU64Float";
519   case NVPTXISD::Tld4B2DU64Float:
520     return "NVPTXISD::Tld4B2DU64Float";
521   case NVPTXISD::Tld4A2DU64Float:
522     return "NVPTXISD::Tld4A2DU64Float";
523
524   case NVPTXISD::TexUnified1DFloatS32:
525     return "NVPTXISD::TexUnified1DFloatS32";
526   case NVPTXISD::TexUnified1DFloatFloat:
527     return "NVPTXISD::TexUnified1DFloatFloat";
528   case NVPTXISD::TexUnified1DFloatFloatLevel:
529     return "NVPTXISD::TexUnified1DFloatFloatLevel";
530   case NVPTXISD::TexUnified1DFloatFloatGrad:
531     return "NVPTXISD::TexUnified1DFloatFloatGrad";
532   case NVPTXISD::TexUnified1DS32S32:
533     return "NVPTXISD::TexUnified1DS32S32";
534   case NVPTXISD::TexUnified1DS32Float:
535     return "NVPTXISD::TexUnified1DS32Float";
536   case NVPTXISD::TexUnified1DS32FloatLevel:
537     return "NVPTXISD::TexUnified1DS32FloatLevel";
538   case NVPTXISD::TexUnified1DS32FloatGrad:
539     return "NVPTXISD::TexUnified1DS32FloatGrad";
540   case NVPTXISD::TexUnified1DU32S32:
541     return "NVPTXISD::TexUnified1DU32S32";
542   case NVPTXISD::TexUnified1DU32Float:
543     return "NVPTXISD::TexUnified1DU32Float";
544   case NVPTXISD::TexUnified1DU32FloatLevel:
545     return "NVPTXISD::TexUnified1DU32FloatLevel";
546   case NVPTXISD::TexUnified1DU32FloatGrad:
547     return "NVPTXISD::TexUnified1DU32FloatGrad";
548   case NVPTXISD::TexUnified1DArrayFloatS32:
549     return "NVPTXISD::TexUnified1DArrayFloatS32";
550   case NVPTXISD::TexUnified1DArrayFloatFloat:
551     return "NVPTXISD::TexUnified1DArrayFloatFloat";
552   case NVPTXISD::TexUnified1DArrayFloatFloatLevel:
553     return "NVPTXISD::TexUnified1DArrayFloatFloatLevel";
554   case NVPTXISD::TexUnified1DArrayFloatFloatGrad:
555     return "NVPTXISD::TexUnified1DArrayFloatFloatGrad";
556   case NVPTXISD::TexUnified1DArrayS32S32:
557     return "NVPTXISD::TexUnified1DArrayS32S32";
558   case NVPTXISD::TexUnified1DArrayS32Float:
559     return "NVPTXISD::TexUnified1DArrayS32Float";
560   case NVPTXISD::TexUnified1DArrayS32FloatLevel:
561     return "NVPTXISD::TexUnified1DArrayS32FloatLevel";
562   case NVPTXISD::TexUnified1DArrayS32FloatGrad:
563     return "NVPTXISD::TexUnified1DArrayS32FloatGrad";
564   case NVPTXISD::TexUnified1DArrayU32S32:
565     return "NVPTXISD::TexUnified1DArrayU32S32";
566   case NVPTXISD::TexUnified1DArrayU32Float:
567     return "NVPTXISD::TexUnified1DArrayU32Float";
568   case NVPTXISD::TexUnified1DArrayU32FloatLevel:
569     return "NVPTXISD::TexUnified1DArrayU32FloatLevel";
570   case NVPTXISD::TexUnified1DArrayU32FloatGrad:
571     return "NVPTXISD::TexUnified1DArrayU32FloatGrad";
572   case NVPTXISD::TexUnified2DFloatS32:
573     return "NVPTXISD::TexUnified2DFloatS32";
574   case NVPTXISD::TexUnified2DFloatFloat:
575     return "NVPTXISD::TexUnified2DFloatFloat";
576   case NVPTXISD::TexUnified2DFloatFloatLevel:
577     return "NVPTXISD::TexUnified2DFloatFloatLevel";
578   case NVPTXISD::TexUnified2DFloatFloatGrad:
579     return "NVPTXISD::TexUnified2DFloatFloatGrad";
580   case NVPTXISD::TexUnified2DS32S32:
581     return "NVPTXISD::TexUnified2DS32S32";
582   case NVPTXISD::TexUnified2DS32Float:
583     return "NVPTXISD::TexUnified2DS32Float";
584   case NVPTXISD::TexUnified2DS32FloatLevel:
585     return "NVPTXISD::TexUnified2DS32FloatLevel";
586   case NVPTXISD::TexUnified2DS32FloatGrad:
587     return "NVPTXISD::TexUnified2DS32FloatGrad";
588   case NVPTXISD::TexUnified2DU32S32:
589     return "NVPTXISD::TexUnified2DU32S32";
590   case NVPTXISD::TexUnified2DU32Float:
591     return "NVPTXISD::TexUnified2DU32Float";
592   case NVPTXISD::TexUnified2DU32FloatLevel:
593     return "NVPTXISD::TexUnified2DU32FloatLevel";
594   case NVPTXISD::TexUnified2DU32FloatGrad:
595     return "NVPTXISD::TexUnified2DU32FloatGrad";
596   case NVPTXISD::TexUnified2DArrayFloatS32:
597     return "NVPTXISD::TexUnified2DArrayFloatS32";
598   case NVPTXISD::TexUnified2DArrayFloatFloat:
599     return "NVPTXISD::TexUnified2DArrayFloatFloat";
600   case NVPTXISD::TexUnified2DArrayFloatFloatLevel:
601     return "NVPTXISD::TexUnified2DArrayFloatFloatLevel";
602   case NVPTXISD::TexUnified2DArrayFloatFloatGrad:
603     return "NVPTXISD::TexUnified2DArrayFloatFloatGrad";
604   case NVPTXISD::TexUnified2DArrayS32S32:
605     return "NVPTXISD::TexUnified2DArrayS32S32";
606   case NVPTXISD::TexUnified2DArrayS32Float:
607     return "NVPTXISD::TexUnified2DArrayS32Float";
608   case NVPTXISD::TexUnified2DArrayS32FloatLevel:
609     return "NVPTXISD::TexUnified2DArrayS32FloatLevel";
610   case NVPTXISD::TexUnified2DArrayS32FloatGrad:
611     return "NVPTXISD::TexUnified2DArrayS32FloatGrad";
612   case NVPTXISD::TexUnified2DArrayU32S32:
613     return "NVPTXISD::TexUnified2DArrayU32S32";
614   case NVPTXISD::TexUnified2DArrayU32Float:
615     return "NVPTXISD::TexUnified2DArrayU32Float";
616   case NVPTXISD::TexUnified2DArrayU32FloatLevel:
617     return "NVPTXISD::TexUnified2DArrayU32FloatLevel";
618   case NVPTXISD::TexUnified2DArrayU32FloatGrad:
619     return "NVPTXISD::TexUnified2DArrayU32FloatGrad";
620   case NVPTXISD::TexUnified3DFloatS32:
621     return "NVPTXISD::TexUnified3DFloatS32";
622   case NVPTXISD::TexUnified3DFloatFloat:
623     return "NVPTXISD::TexUnified3DFloatFloat";
624   case NVPTXISD::TexUnified3DFloatFloatLevel:
625     return "NVPTXISD::TexUnified3DFloatFloatLevel";
626   case NVPTXISD::TexUnified3DFloatFloatGrad:
627     return "NVPTXISD::TexUnified3DFloatFloatGrad";
628   case NVPTXISD::TexUnified3DS32S32:
629     return "NVPTXISD::TexUnified3DS32S32";
630   case NVPTXISD::TexUnified3DS32Float:
631     return "NVPTXISD::TexUnified3DS32Float";
632   case NVPTXISD::TexUnified3DS32FloatLevel:
633     return "NVPTXISD::TexUnified3DS32FloatLevel";
634   case NVPTXISD::TexUnified3DS32FloatGrad:
635     return "NVPTXISD::TexUnified3DS32FloatGrad";
636   case NVPTXISD::TexUnified3DU32S32:
637     return "NVPTXISD::TexUnified3DU32S32";
638   case NVPTXISD::TexUnified3DU32Float:
639     return "NVPTXISD::TexUnified3DU32Float";
640   case NVPTXISD::TexUnified3DU32FloatLevel:
641     return "NVPTXISD::TexUnified3DU32FloatLevel";
642   case NVPTXISD::TexUnified3DU32FloatGrad:
643     return "NVPTXISD::TexUnified3DU32FloatGrad";
644   case NVPTXISD::TexUnifiedCubeFloatFloat:
645     return "NVPTXISD::TexUnifiedCubeFloatFloat";
646   case NVPTXISD::TexUnifiedCubeFloatFloatLevel:
647     return "NVPTXISD::TexUnifiedCubeFloatFloatLevel";
648   case NVPTXISD::TexUnifiedCubeS32Float:
649     return "NVPTXISD::TexUnifiedCubeS32Float";
650   case NVPTXISD::TexUnifiedCubeS32FloatLevel:
651     return "NVPTXISD::TexUnifiedCubeS32FloatLevel";
652   case NVPTXISD::TexUnifiedCubeU32Float:
653     return "NVPTXISD::TexUnifiedCubeU32Float";
654   case NVPTXISD::TexUnifiedCubeU32FloatLevel:
655     return "NVPTXISD::TexUnifiedCubeU32FloatLevel";
656   case NVPTXISD::TexUnifiedCubeArrayFloatFloat:
657     return "NVPTXISD::TexUnifiedCubeArrayFloatFloat";
658   case NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel:
659     return "NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel";
660   case NVPTXISD::TexUnifiedCubeArrayS32Float:
661     return "NVPTXISD::TexUnifiedCubeArrayS32Float";
662   case NVPTXISD::TexUnifiedCubeArrayS32FloatLevel:
663     return "NVPTXISD::TexUnifiedCubeArrayS32FloatLevel";
664   case NVPTXISD::TexUnifiedCubeArrayU32Float:
665     return "NVPTXISD::TexUnifiedCubeArrayU32Float";
666   case NVPTXISD::TexUnifiedCubeArrayU32FloatLevel:
667     return "NVPTXISD::TexUnifiedCubeArrayU32FloatLevel";
668   case NVPTXISD::Tld4UnifiedR2DFloatFloat:
669     return "NVPTXISD::Tld4UnifiedR2DFloatFloat";
670   case NVPTXISD::Tld4UnifiedG2DFloatFloat:
671     return "NVPTXISD::Tld4UnifiedG2DFloatFloat";
672   case NVPTXISD::Tld4UnifiedB2DFloatFloat:
673     return "NVPTXISD::Tld4UnifiedB2DFloatFloat";
674   case NVPTXISD::Tld4UnifiedA2DFloatFloat:
675     return "NVPTXISD::Tld4UnifiedA2DFloatFloat";
676   case NVPTXISD::Tld4UnifiedR2DS64Float:
677     return "NVPTXISD::Tld4UnifiedR2DS64Float";
678   case NVPTXISD::Tld4UnifiedG2DS64Float:
679     return "NVPTXISD::Tld4UnifiedG2DS64Float";
680   case NVPTXISD::Tld4UnifiedB2DS64Float:
681     return "NVPTXISD::Tld4UnifiedB2DS64Float";
682   case NVPTXISD::Tld4UnifiedA2DS64Float:
683     return "NVPTXISD::Tld4UnifiedA2DS64Float";
684   case NVPTXISD::Tld4UnifiedR2DU64Float:
685     return "NVPTXISD::Tld4UnifiedR2DU64Float";
686   case NVPTXISD::Tld4UnifiedG2DU64Float:
687     return "NVPTXISD::Tld4UnifiedG2DU64Float";
688   case NVPTXISD::Tld4UnifiedB2DU64Float:
689     return "NVPTXISD::Tld4UnifiedB2DU64Float";
690   case NVPTXISD::Tld4UnifiedA2DU64Float:
691     return "NVPTXISD::Tld4UnifiedA2DU64Float";
692
693   case NVPTXISD::Suld1DI8Clamp:          return "NVPTXISD::Suld1DI8Clamp";
694   case NVPTXISD::Suld1DI16Clamp:         return "NVPTXISD::Suld1DI16Clamp";
695   case NVPTXISD::Suld1DI32Clamp:         return "NVPTXISD::Suld1DI32Clamp";
696   case NVPTXISD::Suld1DI64Clamp:         return "NVPTXISD::Suld1DI64Clamp";
697   case NVPTXISD::Suld1DV2I8Clamp:        return "NVPTXISD::Suld1DV2I8Clamp";
698   case NVPTXISD::Suld1DV2I16Clamp:       return "NVPTXISD::Suld1DV2I16Clamp";
699   case NVPTXISD::Suld1DV2I32Clamp:       return "NVPTXISD::Suld1DV2I32Clamp";
700   case NVPTXISD::Suld1DV2I64Clamp:       return "NVPTXISD::Suld1DV2I64Clamp";
701   case NVPTXISD::Suld1DV4I8Clamp:        return "NVPTXISD::Suld1DV4I8Clamp";
702   case NVPTXISD::Suld1DV4I16Clamp:       return "NVPTXISD::Suld1DV4I16Clamp";
703   case NVPTXISD::Suld1DV4I32Clamp:       return "NVPTXISD::Suld1DV4I32Clamp";
704
705   case NVPTXISD::Suld1DArrayI8Clamp:   return "NVPTXISD::Suld1DArrayI8Clamp";
706   case NVPTXISD::Suld1DArrayI16Clamp:  return "NVPTXISD::Suld1DArrayI16Clamp";
707   case NVPTXISD::Suld1DArrayI32Clamp:  return "NVPTXISD::Suld1DArrayI32Clamp";
708   case NVPTXISD::Suld1DArrayI64Clamp:  return "NVPTXISD::Suld1DArrayI64Clamp";
709   case NVPTXISD::Suld1DArrayV2I8Clamp: return "NVPTXISD::Suld1DArrayV2I8Clamp";
710   case NVPTXISD::Suld1DArrayV2I16Clamp:return "NVPTXISD::Suld1DArrayV2I16Clamp";
711   case NVPTXISD::Suld1DArrayV2I32Clamp:return "NVPTXISD::Suld1DArrayV2I32Clamp";
712   case NVPTXISD::Suld1DArrayV2I64Clamp:return "NVPTXISD::Suld1DArrayV2I64Clamp";
713   case NVPTXISD::Suld1DArrayV4I8Clamp: return "NVPTXISD::Suld1DArrayV4I8Clamp";
714   case NVPTXISD::Suld1DArrayV4I16Clamp:return "NVPTXISD::Suld1DArrayV4I16Clamp";
715   case NVPTXISD::Suld1DArrayV4I32Clamp:return "NVPTXISD::Suld1DArrayV4I32Clamp";
716
717   case NVPTXISD::Suld2DI8Clamp:          return "NVPTXISD::Suld2DI8Clamp";
718   case NVPTXISD::Suld2DI16Clamp:         return "NVPTXISD::Suld2DI16Clamp";
719   case NVPTXISD::Suld2DI32Clamp:         return "NVPTXISD::Suld2DI32Clamp";
720   case NVPTXISD::Suld2DI64Clamp:         return "NVPTXISD::Suld2DI64Clamp";
721   case NVPTXISD::Suld2DV2I8Clamp:        return "NVPTXISD::Suld2DV2I8Clamp";
722   case NVPTXISD::Suld2DV2I16Clamp:       return "NVPTXISD::Suld2DV2I16Clamp";
723   case NVPTXISD::Suld2DV2I32Clamp:       return "NVPTXISD::Suld2DV2I32Clamp";
724   case NVPTXISD::Suld2DV2I64Clamp:       return "NVPTXISD::Suld2DV2I64Clamp";
725   case NVPTXISD::Suld2DV4I8Clamp:        return "NVPTXISD::Suld2DV4I8Clamp";
726   case NVPTXISD::Suld2DV4I16Clamp:       return "NVPTXISD::Suld2DV4I16Clamp";
727   case NVPTXISD::Suld2DV4I32Clamp:       return "NVPTXISD::Suld2DV4I32Clamp";
728
729   case NVPTXISD::Suld2DArrayI8Clamp:   return "NVPTXISD::Suld2DArrayI8Clamp";
730   case NVPTXISD::Suld2DArrayI16Clamp:  return "NVPTXISD::Suld2DArrayI16Clamp";
731   case NVPTXISD::Suld2DArrayI32Clamp:  return "NVPTXISD::Suld2DArrayI32Clamp";
732   case NVPTXISD::Suld2DArrayI64Clamp:  return "NVPTXISD::Suld2DArrayI64Clamp";
733   case NVPTXISD::Suld2DArrayV2I8Clamp: return "NVPTXISD::Suld2DArrayV2I8Clamp";
734   case NVPTXISD::Suld2DArrayV2I16Clamp:return "NVPTXISD::Suld2DArrayV2I16Clamp";
735   case NVPTXISD::Suld2DArrayV2I32Clamp:return "NVPTXISD::Suld2DArrayV2I32Clamp";
736   case NVPTXISD::Suld2DArrayV2I64Clamp:return "NVPTXISD::Suld2DArrayV2I64Clamp";
737   case NVPTXISD::Suld2DArrayV4I8Clamp: return "NVPTXISD::Suld2DArrayV4I8Clamp";
738   case NVPTXISD::Suld2DArrayV4I16Clamp:return "NVPTXISD::Suld2DArrayV4I16Clamp";
739   case NVPTXISD::Suld2DArrayV4I32Clamp:return "NVPTXISD::Suld2DArrayV4I32Clamp";
740
741   case NVPTXISD::Suld3DI8Clamp:          return "NVPTXISD::Suld3DI8Clamp";
742   case NVPTXISD::Suld3DI16Clamp:         return "NVPTXISD::Suld3DI16Clamp";
743   case NVPTXISD::Suld3DI32Clamp:         return "NVPTXISD::Suld3DI32Clamp";
744   case NVPTXISD::Suld3DI64Clamp:         return "NVPTXISD::Suld3DI64Clamp";
745   case NVPTXISD::Suld3DV2I8Clamp:        return "NVPTXISD::Suld3DV2I8Clamp";
746   case NVPTXISD::Suld3DV2I16Clamp:       return "NVPTXISD::Suld3DV2I16Clamp";
747   case NVPTXISD::Suld3DV2I32Clamp:       return "NVPTXISD::Suld3DV2I32Clamp";
748   case NVPTXISD::Suld3DV2I64Clamp:       return "NVPTXISD::Suld3DV2I64Clamp";
749   case NVPTXISD::Suld3DV4I8Clamp:        return "NVPTXISD::Suld3DV4I8Clamp";
750   case NVPTXISD::Suld3DV4I16Clamp:       return "NVPTXISD::Suld3DV4I16Clamp";
751   case NVPTXISD::Suld3DV4I32Clamp:       return "NVPTXISD::Suld3DV4I32Clamp";
752
753   case NVPTXISD::Suld1DI8Trap:          return "NVPTXISD::Suld1DI8Trap";
754   case NVPTXISD::Suld1DI16Trap:         return "NVPTXISD::Suld1DI16Trap";
755   case NVPTXISD::Suld1DI32Trap:         return "NVPTXISD::Suld1DI32Trap";
756   case NVPTXISD::Suld1DI64Trap:         return "NVPTXISD::Suld1DI64Trap";
757   case NVPTXISD::Suld1DV2I8Trap:        return "NVPTXISD::Suld1DV2I8Trap";
758   case NVPTXISD::Suld1DV2I16Trap:       return "NVPTXISD::Suld1DV2I16Trap";
759   case NVPTXISD::Suld1DV2I32Trap:       return "NVPTXISD::Suld1DV2I32Trap";
760   case NVPTXISD::Suld1DV2I64Trap:       return "NVPTXISD::Suld1DV2I64Trap";
761   case NVPTXISD::Suld1DV4I8Trap:        return "NVPTXISD::Suld1DV4I8Trap";
762   case NVPTXISD::Suld1DV4I16Trap:       return "NVPTXISD::Suld1DV4I16Trap";
763   case NVPTXISD::Suld1DV4I32Trap:       return "NVPTXISD::Suld1DV4I32Trap";
764
765   case NVPTXISD::Suld1DArrayI8Trap:     return "NVPTXISD::Suld1DArrayI8Trap";
766   case NVPTXISD::Suld1DArrayI16Trap:    return "NVPTXISD::Suld1DArrayI16Trap";
767   case NVPTXISD::Suld1DArrayI32Trap:    return "NVPTXISD::Suld1DArrayI32Trap";
768   case NVPTXISD::Suld1DArrayI64Trap:    return "NVPTXISD::Suld1DArrayI64Trap";
769   case NVPTXISD::Suld1DArrayV2I8Trap:   return "NVPTXISD::Suld1DArrayV2I8Trap";
770   case NVPTXISD::Suld1DArrayV2I16Trap:  return "NVPTXISD::Suld1DArrayV2I16Trap";
771   case NVPTXISD::Suld1DArrayV2I32Trap:  return "NVPTXISD::Suld1DArrayV2I32Trap";
772   case NVPTXISD::Suld1DArrayV2I64Trap:  return "NVPTXISD::Suld1DArrayV2I64Trap";
773   case NVPTXISD::Suld1DArrayV4I8Trap:   return "NVPTXISD::Suld1DArrayV4I8Trap";
774   case NVPTXISD::Suld1DArrayV4I16Trap:  return "NVPTXISD::Suld1DArrayV4I16Trap";
775   case NVPTXISD::Suld1DArrayV4I32Trap:  return "NVPTXISD::Suld1DArrayV4I32Trap";
776
777   case NVPTXISD::Suld2DI8Trap:          return "NVPTXISD::Suld2DI8Trap";
778   case NVPTXISD::Suld2DI16Trap:         return "NVPTXISD::Suld2DI16Trap";
779   case NVPTXISD::Suld2DI32Trap:         return "NVPTXISD::Suld2DI32Trap";
780   case NVPTXISD::Suld2DI64Trap:         return "NVPTXISD::Suld2DI64Trap";
781   case NVPTXISD::Suld2DV2I8Trap:        return "NVPTXISD::Suld2DV2I8Trap";
782   case NVPTXISD::Suld2DV2I16Trap:       return "NVPTXISD::Suld2DV2I16Trap";
783   case NVPTXISD::Suld2DV2I32Trap:       return "NVPTXISD::Suld2DV2I32Trap";
784   case NVPTXISD::Suld2DV2I64Trap:       return "NVPTXISD::Suld2DV2I64Trap";
785   case NVPTXISD::Suld2DV4I8Trap:        return "NVPTXISD::Suld2DV4I8Trap";
786   case NVPTXISD::Suld2DV4I16Trap:       return "NVPTXISD::Suld2DV4I16Trap";
787   case NVPTXISD::Suld2DV4I32Trap:       return "NVPTXISD::Suld2DV4I32Trap";
788
789   case NVPTXISD::Suld2DArrayI8Trap:     return "NVPTXISD::Suld2DArrayI8Trap";
790   case NVPTXISD::Suld2DArrayI16Trap:    return "NVPTXISD::Suld2DArrayI16Trap";
791   case NVPTXISD::Suld2DArrayI32Trap:    return "NVPTXISD::Suld2DArrayI32Trap";
792   case NVPTXISD::Suld2DArrayI64Trap:    return "NVPTXISD::Suld2DArrayI64Trap";
793   case NVPTXISD::Suld2DArrayV2I8Trap:   return "NVPTXISD::Suld2DArrayV2I8Trap";
794   case NVPTXISD::Suld2DArrayV2I16Trap:  return "NVPTXISD::Suld2DArrayV2I16Trap";
795   case NVPTXISD::Suld2DArrayV2I32Trap:  return "NVPTXISD::Suld2DArrayV2I32Trap";
796   case NVPTXISD::Suld2DArrayV2I64Trap:  return "NVPTXISD::Suld2DArrayV2I64Trap";
797   case NVPTXISD::Suld2DArrayV4I8Trap:   return "NVPTXISD::Suld2DArrayV4I8Trap";
798   case NVPTXISD::Suld2DArrayV4I16Trap:  return "NVPTXISD::Suld2DArrayV4I16Trap";
799   case NVPTXISD::Suld2DArrayV4I32Trap:  return "NVPTXISD::Suld2DArrayV4I32Trap";
800
801   case NVPTXISD::Suld3DI8Trap:          return "NVPTXISD::Suld3DI8Trap";
802   case NVPTXISD::Suld3DI16Trap:         return "NVPTXISD::Suld3DI16Trap";
803   case NVPTXISD::Suld3DI32Trap:         return "NVPTXISD::Suld3DI32Trap";
804   case NVPTXISD::Suld3DI64Trap:         return "NVPTXISD::Suld3DI64Trap";
805   case NVPTXISD::Suld3DV2I8Trap:        return "NVPTXISD::Suld3DV2I8Trap";
806   case NVPTXISD::Suld3DV2I16Trap:       return "NVPTXISD::Suld3DV2I16Trap";
807   case NVPTXISD::Suld3DV2I32Trap:       return "NVPTXISD::Suld3DV2I32Trap";
808   case NVPTXISD::Suld3DV2I64Trap:       return "NVPTXISD::Suld3DV2I64Trap";
809   case NVPTXISD::Suld3DV4I8Trap:        return "NVPTXISD::Suld3DV4I8Trap";
810   case NVPTXISD::Suld3DV4I16Trap:       return "NVPTXISD::Suld3DV4I16Trap";
811   case NVPTXISD::Suld3DV4I32Trap:       return "NVPTXISD::Suld3DV4I32Trap";
812
813   case NVPTXISD::Suld1DI8Zero:          return "NVPTXISD::Suld1DI8Zero";
814   case NVPTXISD::Suld1DI16Zero:         return "NVPTXISD::Suld1DI16Zero";
815   case NVPTXISD::Suld1DI32Zero:         return "NVPTXISD::Suld1DI32Zero";
816   case NVPTXISD::Suld1DI64Zero:         return "NVPTXISD::Suld1DI64Zero";
817   case NVPTXISD::Suld1DV2I8Zero:        return "NVPTXISD::Suld1DV2I8Zero";
818   case NVPTXISD::Suld1DV2I16Zero:       return "NVPTXISD::Suld1DV2I16Zero";
819   case NVPTXISD::Suld1DV2I32Zero:       return "NVPTXISD::Suld1DV2I32Zero";
820   case NVPTXISD::Suld1DV2I64Zero:       return "NVPTXISD::Suld1DV2I64Zero";
821   case NVPTXISD::Suld1DV4I8Zero:        return "NVPTXISD::Suld1DV4I8Zero";
822   case NVPTXISD::Suld1DV4I16Zero:       return "NVPTXISD::Suld1DV4I16Zero";
823   case NVPTXISD::Suld1DV4I32Zero:       return "NVPTXISD::Suld1DV4I32Zero";
824
825   case NVPTXISD::Suld1DArrayI8Zero:     return "NVPTXISD::Suld1DArrayI8Zero";
826   case NVPTXISD::Suld1DArrayI16Zero:    return "NVPTXISD::Suld1DArrayI16Zero";
827   case NVPTXISD::Suld1DArrayI32Zero:    return "NVPTXISD::Suld1DArrayI32Zero";
828   case NVPTXISD::Suld1DArrayI64Zero:    return "NVPTXISD::Suld1DArrayI64Zero";
829   case NVPTXISD::Suld1DArrayV2I8Zero:   return "NVPTXISD::Suld1DArrayV2I8Zero";
830   case NVPTXISD::Suld1DArrayV2I16Zero:  return "NVPTXISD::Suld1DArrayV2I16Zero";
831   case NVPTXISD::Suld1DArrayV2I32Zero:  return "NVPTXISD::Suld1DArrayV2I32Zero";
832   case NVPTXISD::Suld1DArrayV2I64Zero:  return "NVPTXISD::Suld1DArrayV2I64Zero";
833   case NVPTXISD::Suld1DArrayV4I8Zero:   return "NVPTXISD::Suld1DArrayV4I8Zero";
834   case NVPTXISD::Suld1DArrayV4I16Zero:  return "NVPTXISD::Suld1DArrayV4I16Zero";
835   case NVPTXISD::Suld1DArrayV4I32Zero:  return "NVPTXISD::Suld1DArrayV4I32Zero";
836
837   case NVPTXISD::Suld2DI8Zero:          return "NVPTXISD::Suld2DI8Zero";
838   case NVPTXISD::Suld2DI16Zero:         return "NVPTXISD::Suld2DI16Zero";
839   case NVPTXISD::Suld2DI32Zero:         return "NVPTXISD::Suld2DI32Zero";
840   case NVPTXISD::Suld2DI64Zero:         return "NVPTXISD::Suld2DI64Zero";
841   case NVPTXISD::Suld2DV2I8Zero:        return "NVPTXISD::Suld2DV2I8Zero";
842   case NVPTXISD::Suld2DV2I16Zero:       return "NVPTXISD::Suld2DV2I16Zero";
843   case NVPTXISD::Suld2DV2I32Zero:       return "NVPTXISD::Suld2DV2I32Zero";
844   case NVPTXISD::Suld2DV2I64Zero:       return "NVPTXISD::Suld2DV2I64Zero";
845   case NVPTXISD::Suld2DV4I8Zero:        return "NVPTXISD::Suld2DV4I8Zero";
846   case NVPTXISD::Suld2DV4I16Zero:       return "NVPTXISD::Suld2DV4I16Zero";
847   case NVPTXISD::Suld2DV4I32Zero:       return "NVPTXISD::Suld2DV4I32Zero";
848
849   case NVPTXISD::Suld2DArrayI8Zero:     return "NVPTXISD::Suld2DArrayI8Zero";
850   case NVPTXISD::Suld2DArrayI16Zero:    return "NVPTXISD::Suld2DArrayI16Zero";
851   case NVPTXISD::Suld2DArrayI32Zero:    return "NVPTXISD::Suld2DArrayI32Zero";
852   case NVPTXISD::Suld2DArrayI64Zero:    return "NVPTXISD::Suld2DArrayI64Zero";
853   case NVPTXISD::Suld2DArrayV2I8Zero:   return "NVPTXISD::Suld2DArrayV2I8Zero";
854   case NVPTXISD::Suld2DArrayV2I16Zero:  return "NVPTXISD::Suld2DArrayV2I16Zero";
855   case NVPTXISD::Suld2DArrayV2I32Zero:  return "NVPTXISD::Suld2DArrayV2I32Zero";
856   case NVPTXISD::Suld2DArrayV2I64Zero:  return "NVPTXISD::Suld2DArrayV2I64Zero";
857   case NVPTXISD::Suld2DArrayV4I8Zero:   return "NVPTXISD::Suld2DArrayV4I8Zero";
858   case NVPTXISD::Suld2DArrayV4I16Zero:  return "NVPTXISD::Suld2DArrayV4I16Zero";
859   case NVPTXISD::Suld2DArrayV4I32Zero:  return "NVPTXISD::Suld2DArrayV4I32Zero";
860
861   case NVPTXISD::Suld3DI8Zero:          return "NVPTXISD::Suld3DI8Zero";
862   case NVPTXISD::Suld3DI16Zero:         return "NVPTXISD::Suld3DI16Zero";
863   case NVPTXISD::Suld3DI32Zero:         return "NVPTXISD::Suld3DI32Zero";
864   case NVPTXISD::Suld3DI64Zero:         return "NVPTXISD::Suld3DI64Zero";
865   case NVPTXISD::Suld3DV2I8Zero:        return "NVPTXISD::Suld3DV2I8Zero";
866   case NVPTXISD::Suld3DV2I16Zero:       return "NVPTXISD::Suld3DV2I16Zero";
867   case NVPTXISD::Suld3DV2I32Zero:       return "NVPTXISD::Suld3DV2I32Zero";
868   case NVPTXISD::Suld3DV2I64Zero:       return "NVPTXISD::Suld3DV2I64Zero";
869   case NVPTXISD::Suld3DV4I8Zero:        return "NVPTXISD::Suld3DV4I8Zero";
870   case NVPTXISD::Suld3DV4I16Zero:       return "NVPTXISD::Suld3DV4I16Zero";
871   case NVPTXISD::Suld3DV4I32Zero:       return "NVPTXISD::Suld3DV4I32Zero";
872   }
873   return nullptr;
874 }
875
876 TargetLoweringBase::LegalizeTypeAction
877 NVPTXTargetLowering::getPreferredVectorAction(EVT VT) const {
878   if (VT.getVectorNumElements() != 1 && VT.getScalarType() == MVT::i1)
879     return TypeSplitVector;
880
881   return TargetLoweringBase::getPreferredVectorAction(VT);
882 }
883
884 SDValue
885 NVPTXTargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
886   SDLoc dl(Op);
887   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
888   Op = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
889   return DAG.getNode(NVPTXISD::Wrapper, dl, getPointerTy(), Op);
890 }
891
892 std::string
893 NVPTXTargetLowering::getPrototype(Type *retTy, const ArgListTy &Args,
894                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
895                                   unsigned retAlignment,
896                                   const ImmutableCallSite *CS) const {
897
898   bool isABI = (STI.getSmVersion() >= 20);
899   assert(isABI && "Non-ABI compilation is not supported");
900   if (!isABI)
901     return "";
902
903   std::stringstream O;
904   O << "prototype_" << uniqueCallSite << " : .callprototype ";
905
906   if (retTy->getTypeID() == Type::VoidTyID) {
907     O << "()";
908   } else {
909     O << "(";
910     if (retTy->isFloatingPointTy() || retTy->isIntegerTy()) {
911       unsigned size = 0;
912       if (const IntegerType *ITy = dyn_cast<IntegerType>(retTy)) {
913         size = ITy->getBitWidth();
914         if (size < 32)
915           size = 32;
916       } else {
917         assert(retTy->isFloatingPointTy() &&
918                "Floating point type expected here");
919         size = retTy->getPrimitiveSizeInBits();
920       }
921
922       O << ".param .b" << size << " _";
923     } else if (isa<PointerType>(retTy)) {
924       O << ".param .b" << getPointerTy().getSizeInBits() << " _";
925     } else if ((retTy->getTypeID() == Type::StructTyID) ||
926                isa<VectorType>(retTy)) {
927       O << ".param .align "
928         << retAlignment
929         << " .b8 _["
930         << getDataLayout()->getTypeAllocSize(retTy) << "]";
931     } else {
932       llvm_unreachable("Unknown return type");
933     }
934     O << ") ";
935   }
936   O << "_ (";
937
938   bool first = true;
939   MVT thePointerTy = getPointerTy();
940
941   unsigned OIdx = 0;
942   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
943     Type *Ty = Args[i].Ty;
944     if (!first) {
945       O << ", ";
946     }
947     first = false;
948
949     if (!Outs[OIdx].Flags.isByVal()) {
950       if (Ty->isAggregateType() || Ty->isVectorTy()) {
951         unsigned align = 0;
952         const CallInst *CallI = cast<CallInst>(CS->getInstruction());
953         const DataLayout *TD = getDataLayout();
954         // +1 because index 0 is reserved for return type alignment
955         if (!llvm::getAlign(*CallI, i + 1, align))
956           align = TD->getABITypeAlignment(Ty);
957         unsigned sz = TD->getTypeAllocSize(Ty);
958         O << ".param .align " << align << " .b8 ";
959         O << "_";
960         O << "[" << sz << "]";
961         // update the index for Outs
962         SmallVector<EVT, 16> vtparts;
963         ComputeValueVTs(*this, Ty, vtparts);
964         if (unsigned len = vtparts.size())
965           OIdx += len - 1;
966         continue;
967       }
968        // i8 types in IR will be i16 types in SDAG
969       assert((getValueType(Ty) == Outs[OIdx].VT ||
970              (getValueType(Ty) == MVT::i8 && Outs[OIdx].VT == MVT::i16)) &&
971              "type mismatch between callee prototype and arguments");
972       // scalar type
973       unsigned sz = 0;
974       if (isa<IntegerType>(Ty)) {
975         sz = cast<IntegerType>(Ty)->getBitWidth();
976         if (sz < 32)
977           sz = 32;
978       } else if (isa<PointerType>(Ty))
979         sz = thePointerTy.getSizeInBits();
980       else
981         sz = Ty->getPrimitiveSizeInBits();
982       O << ".param .b" << sz << " ";
983       O << "_";
984       continue;
985     }
986     const PointerType *PTy = dyn_cast<PointerType>(Ty);
987     assert(PTy && "Param with byval attribute should be a pointer type");
988     Type *ETy = PTy->getElementType();
989
990     unsigned align = Outs[OIdx].Flags.getByValAlign();
991     unsigned sz = getDataLayout()->getTypeAllocSize(ETy);
992     O << ".param .align " << align << " .b8 ";
993     O << "_";
994     O << "[" << sz << "]";
995   }
996   O << ");";
997   return O.str();
998 }
999
1000 unsigned
1001 NVPTXTargetLowering::getArgumentAlignment(SDValue Callee,
1002                                           const ImmutableCallSite *CS,
1003                                           Type *Ty,
1004                                           unsigned Idx) const {
1005   const DataLayout *TD = getDataLayout();
1006   unsigned Align = 0;
1007   const Value *DirectCallee = CS->getCalledFunction();
1008
1009   if (!DirectCallee) {
1010     // We don't have a direct function symbol, but that may be because of
1011     // constant cast instructions in the call.
1012     const Instruction *CalleeI = CS->getInstruction();
1013     assert(CalleeI && "Call target is not a function or derived value?");
1014
1015     // With bitcast'd call targets, the instruction will be the call
1016     if (isa<CallInst>(CalleeI)) {
1017       // Check if we have call alignment metadata
1018       if (llvm::getAlign(*cast<CallInst>(CalleeI), Idx, Align))
1019         return Align;
1020
1021       const Value *CalleeV = cast<CallInst>(CalleeI)->getCalledValue();
1022       // Ignore any bitcast instructions
1023       while(isa<ConstantExpr>(CalleeV)) {
1024         const ConstantExpr *CE = cast<ConstantExpr>(CalleeV);
1025         if (!CE->isCast())
1026           break;
1027         // Look through the bitcast
1028         CalleeV = cast<ConstantExpr>(CalleeV)->getOperand(0);
1029       }
1030
1031       // We have now looked past all of the bitcasts.  Do we finally have a
1032       // Function?
1033       if (isa<Function>(CalleeV))
1034         DirectCallee = CalleeV;
1035     }
1036   }
1037
1038   // Check for function alignment information if we found that the
1039   // ultimate target is a Function
1040   if (DirectCallee)
1041     if (llvm::getAlign(*cast<Function>(DirectCallee), Idx, Align))
1042       return Align;
1043
1044   // Call is indirect or alignment information is not available, fall back to
1045   // the ABI type alignment
1046   return TD->getABITypeAlignment(Ty);
1047 }
1048
1049 SDValue NVPTXTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1050                                        SmallVectorImpl<SDValue> &InVals) const {
1051   SelectionDAG &DAG = CLI.DAG;
1052   SDLoc dl = CLI.DL;
1053   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1054   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
1055   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
1056   SDValue Chain = CLI.Chain;
1057   SDValue Callee = CLI.Callee;
1058   bool &isTailCall = CLI.IsTailCall;
1059   ArgListTy &Args = CLI.getArgs();
1060   Type *retTy = CLI.RetTy;
1061   ImmutableCallSite *CS = CLI.CS;
1062
1063   bool isABI = (STI.getSmVersion() >= 20);
1064   assert(isABI && "Non-ABI compilation is not supported");
1065   if (!isABI)
1066     return Chain;
1067   const DataLayout *TD = getDataLayout();
1068   MachineFunction &MF = DAG.getMachineFunction();
1069   const Function *F = MF.getFunction();
1070
1071   SDValue tempChain = Chain;
1072   Chain = DAG.getCALLSEQ_START(Chain,
1073                                DAG.getIntPtrConstant(uniqueCallSite, dl, true),
1074                                dl);
1075   SDValue InFlag = Chain.getValue(1);
1076
1077   unsigned paramCount = 0;
1078   // Args.size() and Outs.size() need not match.
1079   // Outs.size() will be larger
1080   //   * if there is an aggregate argument with multiple fields (each field
1081   //     showing up separately in Outs)
1082   //   * if there is a vector argument with more than typical vector-length
1083   //     elements (generally if more than 4) where each vector element is
1084   //     individually present in Outs.
1085   // So a different index should be used for indexing into Outs/OutVals.
1086   // See similar issue in LowerFormalArguments.
1087   unsigned OIdx = 0;
1088   // Declare the .params or .reg need to pass values
1089   // to the function
1090   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
1091     EVT VT = Outs[OIdx].VT;
1092     Type *Ty = Args[i].Ty;
1093
1094     if (!Outs[OIdx].Flags.isByVal()) {
1095       if (Ty->isAggregateType()) {
1096         // aggregate
1097         SmallVector<EVT, 16> vtparts;
1098         SmallVector<uint64_t, 16> Offsets;
1099         ComputePTXValueVTs(*this, Ty, vtparts, &Offsets, 0);
1100
1101         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1102         // declare .param .align <align> .b8 .param<n>[<size>];
1103         unsigned sz = TD->getTypeAllocSize(Ty);
1104         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1105         SDValue DeclareParamOps[] = { Chain, DAG.getConstant(align, dl,
1106                                                              MVT::i32),
1107                                       DAG.getConstant(paramCount, dl, MVT::i32),
1108                                       DAG.getConstant(sz, dl, MVT::i32),
1109                                       InFlag };
1110         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1111                             DeclareParamOps);
1112         InFlag = Chain.getValue(1);
1113         for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1114           EVT elemtype = vtparts[j];
1115           unsigned ArgAlign = GreatestCommonDivisor64(align, Offsets[j]);
1116           if (elemtype.isInteger() && (sz < 8))
1117             sz = 8;
1118           SDValue StVal = OutVals[OIdx];
1119           if (elemtype.getSizeInBits() < 16) {
1120             StVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, StVal);
1121           }
1122           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1123           SDValue CopyParamOps[] = { Chain,
1124                                      DAG.getConstant(paramCount, dl, MVT::i32),
1125                                      DAG.getConstant(Offsets[j], dl, MVT::i32),
1126                                      StVal, InFlag };
1127           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1128                                           CopyParamVTs, CopyParamOps,
1129                                           elemtype, MachinePointerInfo(),
1130                                           ArgAlign);
1131           InFlag = Chain.getValue(1);
1132           ++OIdx;
1133         }
1134         if (vtparts.size() > 0)
1135           --OIdx;
1136         ++paramCount;
1137         continue;
1138       }
1139       if (Ty->isVectorTy()) {
1140         EVT ObjectVT = getValueType(Ty);
1141         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1142         // declare .param .align <align> .b8 .param<n>[<size>];
1143         unsigned sz = TD->getTypeAllocSize(Ty);
1144         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1145         SDValue DeclareParamOps[] = { Chain,
1146                                       DAG.getConstant(align, dl, MVT::i32),
1147                                       DAG.getConstant(paramCount, dl, MVT::i32),
1148                                       DAG.getConstant(sz, dl, MVT::i32),
1149                                       InFlag };
1150         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1151                             DeclareParamOps);
1152         InFlag = Chain.getValue(1);
1153         unsigned NumElts = ObjectVT.getVectorNumElements();
1154         EVT EltVT = ObjectVT.getVectorElementType();
1155         EVT MemVT = EltVT;
1156         bool NeedExtend = false;
1157         if (EltVT.getSizeInBits() < 16) {
1158           NeedExtend = true;
1159           EltVT = MVT::i16;
1160         }
1161
1162         // V1 store
1163         if (NumElts == 1) {
1164           SDValue Elt = OutVals[OIdx++];
1165           if (NeedExtend)
1166             Elt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt);
1167
1168           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1169           SDValue CopyParamOps[] = { Chain,
1170                                      DAG.getConstant(paramCount, dl, MVT::i32),
1171                                      DAG.getConstant(0, dl, MVT::i32), Elt,
1172                                      InFlag };
1173           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1174                                           CopyParamVTs, CopyParamOps,
1175                                           MemVT, MachinePointerInfo());
1176           InFlag = Chain.getValue(1);
1177         } else if (NumElts == 2) {
1178           SDValue Elt0 = OutVals[OIdx++];
1179           SDValue Elt1 = OutVals[OIdx++];
1180           if (NeedExtend) {
1181             Elt0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt0);
1182             Elt1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt1);
1183           }
1184
1185           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1186           SDValue CopyParamOps[] = { Chain,
1187                                      DAG.getConstant(paramCount, dl, MVT::i32),
1188                                      DAG.getConstant(0, dl, MVT::i32), Elt0,
1189                                      Elt1, InFlag };
1190           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParamV2, dl,
1191                                           CopyParamVTs, CopyParamOps,
1192                                           MemVT, MachinePointerInfo());
1193           InFlag = Chain.getValue(1);
1194         } else {
1195           unsigned curOffset = 0;
1196           // V4 stores
1197           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
1198           // the
1199           // vector will be expanded to a power of 2 elements, so we know we can
1200           // always round up to the next multiple of 4 when creating the vector
1201           // stores.
1202           // e.g.  4 elem => 1 st.v4
1203           //       6 elem => 2 st.v4
1204           //       8 elem => 2 st.v4
1205           //      11 elem => 3 st.v4
1206           unsigned VecSize = 4;
1207           if (EltVT.getSizeInBits() == 64)
1208             VecSize = 2;
1209
1210           // This is potentially only part of a vector, so assume all elements
1211           // are packed together.
1212           unsigned PerStoreOffset = MemVT.getStoreSizeInBits() / 8 * VecSize;
1213
1214           for (unsigned i = 0; i < NumElts; i += VecSize) {
1215             // Get values
1216             SDValue StoreVal;
1217             SmallVector<SDValue, 8> Ops;
1218             Ops.push_back(Chain);
1219             Ops.push_back(DAG.getConstant(paramCount, dl, MVT::i32));
1220             Ops.push_back(DAG.getConstant(curOffset, dl, MVT::i32));
1221
1222             unsigned Opc = NVPTXISD::StoreParamV2;
1223
1224             StoreVal = OutVals[OIdx++];
1225             if (NeedExtend)
1226               StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1227             Ops.push_back(StoreVal);
1228
1229             if (i + 1 < NumElts) {
1230               StoreVal = OutVals[OIdx++];
1231               if (NeedExtend)
1232                 StoreVal =
1233                     DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1234             } else {
1235               StoreVal = DAG.getUNDEF(EltVT);
1236             }
1237             Ops.push_back(StoreVal);
1238
1239             if (VecSize == 4) {
1240               Opc = NVPTXISD::StoreParamV4;
1241               if (i + 2 < NumElts) {
1242                 StoreVal = OutVals[OIdx++];
1243                 if (NeedExtend)
1244                   StoreVal =
1245                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1246               } else {
1247                 StoreVal = DAG.getUNDEF(EltVT);
1248               }
1249               Ops.push_back(StoreVal);
1250
1251               if (i + 3 < NumElts) {
1252                 StoreVal = OutVals[OIdx++];
1253                 if (NeedExtend)
1254                   StoreVal =
1255                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1256               } else {
1257                 StoreVal = DAG.getUNDEF(EltVT);
1258               }
1259               Ops.push_back(StoreVal);
1260             }
1261
1262             Ops.push_back(InFlag);
1263
1264             SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1265             Chain = DAG.getMemIntrinsicNode(Opc, dl, CopyParamVTs, Ops,
1266                                             MemVT, MachinePointerInfo());
1267             InFlag = Chain.getValue(1);
1268             curOffset += PerStoreOffset;
1269           }
1270         }
1271         ++paramCount;
1272         --OIdx;
1273         continue;
1274       }
1275       // Plain scalar
1276       // for ABI,    declare .param .b<size> .param<n>;
1277       unsigned sz = VT.getSizeInBits();
1278       bool needExtend = false;
1279       if (VT.isInteger()) {
1280         if (sz < 16)
1281           needExtend = true;
1282         if (sz < 32)
1283           sz = 32;
1284       }
1285       SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1286       SDValue DeclareParamOps[] = { Chain,
1287                                     DAG.getConstant(paramCount, dl, MVT::i32),
1288                                     DAG.getConstant(sz, dl, MVT::i32),
1289                                     DAG.getConstant(0, dl, MVT::i32), InFlag };
1290       Chain = DAG.getNode(NVPTXISD::DeclareScalarParam, dl, DeclareParamVTs,
1291                           DeclareParamOps);
1292       InFlag = Chain.getValue(1);
1293       SDValue OutV = OutVals[OIdx];
1294       if (needExtend) {
1295         // zext/sext i1 to i16
1296         unsigned opc = ISD::ZERO_EXTEND;
1297         if (Outs[OIdx].Flags.isSExt())
1298           opc = ISD::SIGN_EXTEND;
1299         OutV = DAG.getNode(opc, dl, MVT::i16, OutV);
1300       }
1301       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1302       SDValue CopyParamOps[] = { Chain,
1303                                  DAG.getConstant(paramCount, dl, MVT::i32),
1304                                  DAG.getConstant(0, dl, MVT::i32), OutV,
1305                                  InFlag };
1306
1307       unsigned opcode = NVPTXISD::StoreParam;
1308       if (Outs[OIdx].Flags.isZExt())
1309         opcode = NVPTXISD::StoreParamU32;
1310       else if (Outs[OIdx].Flags.isSExt())
1311         opcode = NVPTXISD::StoreParamS32;
1312       Chain = DAG.getMemIntrinsicNode(opcode, dl, CopyParamVTs, CopyParamOps,
1313                                       VT, MachinePointerInfo());
1314
1315       InFlag = Chain.getValue(1);
1316       ++paramCount;
1317       continue;
1318     }
1319     // struct or vector
1320     SmallVector<EVT, 16> vtparts;
1321     SmallVector<uint64_t, 16> Offsets;
1322     const PointerType *PTy = dyn_cast<PointerType>(Args[i].Ty);
1323     assert(PTy && "Type of a byval parameter should be pointer");
1324     ComputePTXValueVTs(*this, PTy->getElementType(), vtparts, &Offsets, 0);
1325
1326     // declare .param .align <align> .b8 .param<n>[<size>];
1327     unsigned sz = Outs[OIdx].Flags.getByValSize();
1328     SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1329     unsigned ArgAlign = Outs[OIdx].Flags.getByValAlign();
1330     // The ByValAlign in the Outs[OIdx].Flags is alway set at this point,
1331     // so we don't need to worry about natural alignment or not.
1332     // See TargetLowering::LowerCallTo().
1333     SDValue DeclareParamOps[] = {
1334       Chain, DAG.getConstant(Outs[OIdx].Flags.getByValAlign(), dl, MVT::i32),
1335       DAG.getConstant(paramCount, dl, MVT::i32),
1336       DAG.getConstant(sz, dl, MVT::i32), InFlag
1337     };
1338     Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1339                         DeclareParamOps);
1340     InFlag = Chain.getValue(1);
1341     for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1342       EVT elemtype = vtparts[j];
1343       int curOffset = Offsets[j];
1344       unsigned PartAlign = GreatestCommonDivisor64(ArgAlign, curOffset);
1345       SDValue srcAddr =
1346           DAG.getNode(ISD::ADD, dl, getPointerTy(), OutVals[OIdx],
1347                       DAG.getConstant(curOffset, dl, getPointerTy()));
1348       SDValue theVal = DAG.getLoad(elemtype, dl, tempChain, srcAddr,
1349                                    MachinePointerInfo(), false, false, false,
1350                                    PartAlign);
1351       if (elemtype.getSizeInBits() < 16) {
1352         theVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, theVal);
1353       }
1354       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1355       SDValue CopyParamOps[] = { Chain,
1356                                  DAG.getConstant(paramCount, dl, MVT::i32),
1357                                  DAG.getConstant(curOffset, dl, MVT::i32),
1358                                  theVal, InFlag };
1359       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl, CopyParamVTs,
1360                                       CopyParamOps, elemtype,
1361                                       MachinePointerInfo());
1362
1363       InFlag = Chain.getValue(1);
1364     }
1365     ++paramCount;
1366   }
1367
1368   GlobalAddressSDNode *Func = dyn_cast<GlobalAddressSDNode>(Callee.getNode());
1369   unsigned retAlignment = 0;
1370
1371   // Handle Result
1372   if (Ins.size() > 0) {
1373     SmallVector<EVT, 16> resvtparts;
1374     ComputeValueVTs(*this, retTy, resvtparts);
1375
1376     // Declare
1377     //  .param .align 16 .b8 retval0[<size-in-bytes>], or
1378     //  .param .b<size-in-bits> retval0
1379     unsigned resultsz = TD->getTypeAllocSizeInBits(retTy);
1380     // Emit ".param .b<size-in-bits> retval0" instead of byte arrays only for
1381     // these three types to match the logic in
1382     // NVPTXAsmPrinter::printReturnValStr and NVPTXTargetLowering::getPrototype.
1383     // Plus, this behavior is consistent with nvcc's.
1384     if (retTy->isFloatingPointTy() || retTy->isIntegerTy() ||
1385         retTy->isPointerTy()) {
1386       // Scalar needs to be at least 32bit wide
1387       if (resultsz < 32)
1388         resultsz = 32;
1389       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1390       SDValue DeclareRetOps[] = { Chain, DAG.getConstant(1, dl, MVT::i32),
1391                                   DAG.getConstant(resultsz, dl, MVT::i32),
1392                                   DAG.getConstant(0, dl, MVT::i32), InFlag };
1393       Chain = DAG.getNode(NVPTXISD::DeclareRet, dl, DeclareRetVTs,
1394                           DeclareRetOps);
1395       InFlag = Chain.getValue(1);
1396     } else {
1397       retAlignment = getArgumentAlignment(Callee, CS, retTy, 0);
1398       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1399       SDValue DeclareRetOps[] = { Chain,
1400                                   DAG.getConstant(retAlignment, dl, MVT::i32),
1401                                   DAG.getConstant(resultsz / 8, dl, MVT::i32),
1402                                   DAG.getConstant(0, dl, MVT::i32), InFlag };
1403       Chain = DAG.getNode(NVPTXISD::DeclareRetParam, dl, DeclareRetVTs,
1404                           DeclareRetOps);
1405       InFlag = Chain.getValue(1);
1406     }
1407   }
1408
1409   if (!Func) {
1410     // This is indirect function call case : PTX requires a prototype of the
1411     // form
1412     // proto_0 : .callprototype(.param .b32 _) _ (.param .b32 _);
1413     // to be emitted, and the label has to used as the last arg of call
1414     // instruction.
1415     // The prototype is embedded in a string and put as the operand for a
1416     // CallPrototype SDNode which will print out to the value of the string.
1417     SDVTList ProtoVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1418     std::string Proto = getPrototype(retTy, Args, Outs, retAlignment, CS);
1419     const char *ProtoStr =
1420       nvTM->getManagedStrPool()->getManagedString(Proto.c_str())->c_str();
1421     SDValue ProtoOps[] = {
1422       Chain, DAG.getTargetExternalSymbol(ProtoStr, MVT::i32), InFlag,
1423     };
1424     Chain = DAG.getNode(NVPTXISD::CallPrototype, dl, ProtoVTs, ProtoOps);
1425     InFlag = Chain.getValue(1);
1426   }
1427   // Op to just print "call"
1428   SDVTList PrintCallVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1429   SDValue PrintCallOps[] = {
1430     Chain, DAG.getConstant((Ins.size() == 0) ? 0 : 1, dl, MVT::i32), InFlag
1431   };
1432   Chain = DAG.getNode(Func ? (NVPTXISD::PrintCallUni) : (NVPTXISD::PrintCall),
1433                       dl, PrintCallVTs, PrintCallOps);
1434   InFlag = Chain.getValue(1);
1435
1436   // Ops to print out the function name
1437   SDVTList CallVoidVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1438   SDValue CallVoidOps[] = { Chain, Callee, InFlag };
1439   Chain = DAG.getNode(NVPTXISD::CallVoid, dl, CallVoidVTs, CallVoidOps);
1440   InFlag = Chain.getValue(1);
1441
1442   // Ops to print out the param list
1443   SDVTList CallArgBeginVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1444   SDValue CallArgBeginOps[] = { Chain, InFlag };
1445   Chain = DAG.getNode(NVPTXISD::CallArgBegin, dl, CallArgBeginVTs,
1446                       CallArgBeginOps);
1447   InFlag = Chain.getValue(1);
1448
1449   for (unsigned i = 0, e = paramCount; i != e; ++i) {
1450     unsigned opcode;
1451     if (i == (e - 1))
1452       opcode = NVPTXISD::LastCallArg;
1453     else
1454       opcode = NVPTXISD::CallArg;
1455     SDVTList CallArgVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1456     SDValue CallArgOps[] = { Chain, DAG.getConstant(1, dl, MVT::i32),
1457                              DAG.getConstant(i, dl, MVT::i32), InFlag };
1458     Chain = DAG.getNode(opcode, dl, CallArgVTs, CallArgOps);
1459     InFlag = Chain.getValue(1);
1460   }
1461   SDVTList CallArgEndVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1462   SDValue CallArgEndOps[] = { Chain,
1463                               DAG.getConstant(Func ? 1 : 0, dl, MVT::i32),
1464                               InFlag };
1465   Chain = DAG.getNode(NVPTXISD::CallArgEnd, dl, CallArgEndVTs, CallArgEndOps);
1466   InFlag = Chain.getValue(1);
1467
1468   if (!Func) {
1469     SDVTList PrototypeVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1470     SDValue PrototypeOps[] = { Chain,
1471                                DAG.getConstant(uniqueCallSite, dl, MVT::i32),
1472                                InFlag };
1473     Chain = DAG.getNode(NVPTXISD::Prototype, dl, PrototypeVTs, PrototypeOps);
1474     InFlag = Chain.getValue(1);
1475   }
1476
1477   // Generate loads from param memory/moves from registers for result
1478   if (Ins.size() > 0) {
1479     if (retTy && retTy->isVectorTy()) {
1480       EVT ObjectVT = getValueType(retTy);
1481       unsigned NumElts = ObjectVT.getVectorNumElements();
1482       EVT EltVT = ObjectVT.getVectorElementType();
1483       assert(STI.getTargetLowering()->getNumRegisters(F->getContext(),
1484                                                       ObjectVT) == NumElts &&
1485              "Vector was not scalarized");
1486       unsigned sz = EltVT.getSizeInBits();
1487       bool needTruncate = sz < 8;
1488
1489       if (NumElts == 1) {
1490         // Just a simple load
1491         SmallVector<EVT, 4> LoadRetVTs;
1492         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1493           // If loading i1/i8 result, generate
1494           //   load.b8 i16
1495           //   if i1
1496           //   trunc i16 to i1
1497           LoadRetVTs.push_back(MVT::i16);
1498         } else
1499           LoadRetVTs.push_back(EltVT);
1500         LoadRetVTs.push_back(MVT::Other);
1501         LoadRetVTs.push_back(MVT::Glue);
1502         SDValue LoadRetOps[] = {Chain, DAG.getConstant(1, dl, MVT::i32),
1503                                 DAG.getConstant(0, dl, MVT::i32), InFlag};
1504         SDValue retval = DAG.getMemIntrinsicNode(
1505             NVPTXISD::LoadParam, dl,
1506             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1507         Chain = retval.getValue(1);
1508         InFlag = retval.getValue(2);
1509         SDValue Ret0 = retval;
1510         if (needTruncate)
1511           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Ret0);
1512         InVals.push_back(Ret0);
1513       } else if (NumElts == 2) {
1514         // LoadV2
1515         SmallVector<EVT, 4> LoadRetVTs;
1516         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1517           // If loading i1/i8 result, generate
1518           //   load.b8 i16
1519           //   if i1
1520           //   trunc i16 to i1
1521           LoadRetVTs.push_back(MVT::i16);
1522           LoadRetVTs.push_back(MVT::i16);
1523         } else {
1524           LoadRetVTs.push_back(EltVT);
1525           LoadRetVTs.push_back(EltVT);
1526         }
1527         LoadRetVTs.push_back(MVT::Other);
1528         LoadRetVTs.push_back(MVT::Glue);
1529         SDValue LoadRetOps[] = {Chain, DAG.getConstant(1, dl, MVT::i32),
1530                                 DAG.getConstant(0, dl, MVT::i32), InFlag};
1531         SDValue retval = DAG.getMemIntrinsicNode(
1532             NVPTXISD::LoadParamV2, dl,
1533             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1534         Chain = retval.getValue(2);
1535         InFlag = retval.getValue(3);
1536         SDValue Ret0 = retval.getValue(0);
1537         SDValue Ret1 = retval.getValue(1);
1538         if (needTruncate) {
1539           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret0);
1540           InVals.push_back(Ret0);
1541           Ret1 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret1);
1542           InVals.push_back(Ret1);
1543         } else {
1544           InVals.push_back(Ret0);
1545           InVals.push_back(Ret1);
1546         }
1547       } else {
1548         // Split into N LoadV4
1549         unsigned Ofst = 0;
1550         unsigned VecSize = 4;
1551         unsigned Opc = NVPTXISD::LoadParamV4;
1552         if (EltVT.getSizeInBits() == 64) {
1553           VecSize = 2;
1554           Opc = NVPTXISD::LoadParamV2;
1555         }
1556         EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
1557         for (unsigned i = 0; i < NumElts; i += VecSize) {
1558           SmallVector<EVT, 8> LoadRetVTs;
1559           if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1560             // If loading i1/i8 result, generate
1561             //   load.b8 i16
1562             //   if i1
1563             //   trunc i16 to i1
1564             for (unsigned j = 0; j < VecSize; ++j)
1565               LoadRetVTs.push_back(MVT::i16);
1566           } else {
1567             for (unsigned j = 0; j < VecSize; ++j)
1568               LoadRetVTs.push_back(EltVT);
1569           }
1570           LoadRetVTs.push_back(MVT::Other);
1571           LoadRetVTs.push_back(MVT::Glue);
1572           SDValue LoadRetOps[] = {Chain, DAG.getConstant(1, dl, MVT::i32),
1573                                   DAG.getConstant(Ofst, dl, MVT::i32), InFlag};
1574           SDValue retval = DAG.getMemIntrinsicNode(
1575               Opc, dl, DAG.getVTList(LoadRetVTs),
1576               LoadRetOps, EltVT, MachinePointerInfo());
1577           if (VecSize == 2) {
1578             Chain = retval.getValue(2);
1579             InFlag = retval.getValue(3);
1580           } else {
1581             Chain = retval.getValue(4);
1582             InFlag = retval.getValue(5);
1583           }
1584
1585           for (unsigned j = 0; j < VecSize; ++j) {
1586             if (i + j >= NumElts)
1587               break;
1588             SDValue Elt = retval.getValue(j);
1589             if (needTruncate)
1590               Elt = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
1591             InVals.push_back(Elt);
1592           }
1593           Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
1594         }
1595       }
1596     } else {
1597       SmallVector<EVT, 16> VTs;
1598       SmallVector<uint64_t, 16> Offsets;
1599       ComputePTXValueVTs(*this, retTy, VTs, &Offsets, 0);
1600       assert(VTs.size() == Ins.size() && "Bad value decomposition");
1601       unsigned RetAlign = getArgumentAlignment(Callee, CS, retTy, 0);
1602       for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
1603         unsigned sz = VTs[i].getSizeInBits();
1604         unsigned AlignI = GreatestCommonDivisor64(RetAlign, Offsets[i]);
1605         bool needTruncate = sz < 8;
1606         if (VTs[i].isInteger() && (sz < 8))
1607           sz = 8;
1608
1609         SmallVector<EVT, 4> LoadRetVTs;
1610         EVT TheLoadType = VTs[i];
1611         if (retTy->isIntegerTy() &&
1612             TD->getTypeAllocSizeInBits(retTy) < 32) {
1613           // This is for integer types only, and specifically not for
1614           // aggregates.
1615           LoadRetVTs.push_back(MVT::i32);
1616           TheLoadType = MVT::i32;
1617         } else if (sz < 16) {
1618           // If loading i1/i8 result, generate
1619           //   load i8 (-> i16)
1620           //   trunc i16 to i1/i8
1621           LoadRetVTs.push_back(MVT::i16);
1622         } else
1623           LoadRetVTs.push_back(Ins[i].VT);
1624         LoadRetVTs.push_back(MVT::Other);
1625         LoadRetVTs.push_back(MVT::Glue);
1626
1627         SDValue LoadRetOps[] = {Chain, DAG.getConstant(1, dl, MVT::i32),
1628                                 DAG.getConstant(Offsets[i], dl, MVT::i32),
1629                                 InFlag};
1630         SDValue retval = DAG.getMemIntrinsicNode(
1631             NVPTXISD::LoadParam, dl,
1632             DAG.getVTList(LoadRetVTs), LoadRetOps,
1633             TheLoadType, MachinePointerInfo(), AlignI);
1634         Chain = retval.getValue(1);
1635         InFlag = retval.getValue(2);
1636         SDValue Ret0 = retval.getValue(0);
1637         if (needTruncate)
1638           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, Ins[i].VT, Ret0);
1639         InVals.push_back(Ret0);
1640       }
1641     }
1642   }
1643
1644   Chain = DAG.getCALLSEQ_END(Chain,
1645                              DAG.getIntPtrConstant(uniqueCallSite, dl, true),
1646                              DAG.getIntPtrConstant(uniqueCallSite + 1, dl,
1647                                                    true),
1648                              InFlag, dl);
1649   uniqueCallSite++;
1650
1651   // set isTailCall to false for now, until we figure out how to express
1652   // tail call optimization in PTX
1653   isTailCall = false;
1654   return Chain;
1655 }
1656
1657 // By default CONCAT_VECTORS is lowered by ExpandVectorBuildThroughStack()
1658 // (see LegalizeDAG.cpp). This is slow and uses local memory.
1659 // We use extract/insert/build vector just as what LegalizeOp() does in llvm 2.5
1660 SDValue
1661 NVPTXTargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
1662   SDNode *Node = Op.getNode();
1663   SDLoc dl(Node);
1664   SmallVector<SDValue, 8> Ops;
1665   unsigned NumOperands = Node->getNumOperands();
1666   for (unsigned i = 0; i < NumOperands; ++i) {
1667     SDValue SubOp = Node->getOperand(i);
1668     EVT VVT = SubOp.getNode()->getValueType(0);
1669     EVT EltVT = VVT.getVectorElementType();
1670     unsigned NumSubElem = VVT.getVectorNumElements();
1671     for (unsigned j = 0; j < NumSubElem; ++j) {
1672       Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, SubOp,
1673                                 DAG.getIntPtrConstant(j, dl)));
1674     }
1675   }
1676   return DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Ops);
1677 }
1678
1679 /// LowerShiftRightParts - Lower SRL_PARTS, SRA_PARTS, which
1680 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1681 ///    amount, or
1682 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1683 ///    amount.
1684 SDValue NVPTXTargetLowering::LowerShiftRightParts(SDValue Op,
1685                                                   SelectionDAG &DAG) const {
1686   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1687   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
1688
1689   EVT VT = Op.getValueType();
1690   unsigned VTBits = VT.getSizeInBits();
1691   SDLoc dl(Op);
1692   SDValue ShOpLo = Op.getOperand(0);
1693   SDValue ShOpHi = Op.getOperand(1);
1694   SDValue ShAmt  = Op.getOperand(2);
1695   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
1696
1697   if (VTBits == 32 && STI.getSmVersion() >= 35) {
1698
1699     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1700     // {dHi, dLo} = {aHi, aLo} >> Amt
1701     //   dHi = aHi >> Amt
1702     //   dLo = shf.r.clamp aLo, aHi, Amt
1703
1704     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1705     SDValue Lo = DAG.getNode(NVPTXISD::FUN_SHFR_CLAMP, dl, VT, ShOpLo, ShOpHi,
1706                              ShAmt);
1707
1708     SDValue Ops[2] = { Lo, Hi };
1709     return DAG.getMergeValues(Ops, dl);
1710   }
1711   else {
1712
1713     // {dHi, dLo} = {aHi, aLo} >> Amt
1714     // - if (Amt>=size) then
1715     //      dLo = aHi >> (Amt-size)
1716     //      dHi = aHi >> Amt (this is either all 0 or all 1)
1717     //   else
1718     //      dLo = (aLo >>logic Amt) | (aHi << (size-Amt))
1719     //      dHi = aHi >> Amt
1720
1721     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1722                                    DAG.getConstant(VTBits, dl, MVT::i32),
1723                                    ShAmt);
1724     SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
1725     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1726                                      DAG.getConstant(VTBits, dl, MVT::i32));
1727     SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
1728     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1729     SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
1730
1731     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1732                                DAG.getConstant(VTBits, dl, MVT::i32),
1733                                ISD::SETGE);
1734     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1735     SDValue Lo = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1736
1737     SDValue Ops[2] = { Lo, Hi };
1738     return DAG.getMergeValues(Ops, dl);
1739   }
1740 }
1741
1742 /// LowerShiftLeftParts - Lower SHL_PARTS, which
1743 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1744 ///    amount, or
1745 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1746 ///    amount.
1747 SDValue NVPTXTargetLowering::LowerShiftLeftParts(SDValue Op,
1748                                                  SelectionDAG &DAG) const {
1749   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1750   assert(Op.getOpcode() == ISD::SHL_PARTS);
1751
1752   EVT VT = Op.getValueType();
1753   unsigned VTBits = VT.getSizeInBits();
1754   SDLoc dl(Op);
1755   SDValue ShOpLo = Op.getOperand(0);
1756   SDValue ShOpHi = Op.getOperand(1);
1757   SDValue ShAmt  = Op.getOperand(2);
1758
1759   if (VTBits == 32 && STI.getSmVersion() >= 35) {
1760
1761     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1762     // {dHi, dLo} = {aHi, aLo} << Amt
1763     //   dHi = shf.l.clamp aLo, aHi, Amt
1764     //   dLo = aLo << Amt
1765
1766     SDValue Hi = DAG.getNode(NVPTXISD::FUN_SHFL_CLAMP, dl, VT, ShOpLo, ShOpHi,
1767                              ShAmt);
1768     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1769
1770     SDValue Ops[2] = { Lo, Hi };
1771     return DAG.getMergeValues(Ops, dl);
1772   }
1773   else {
1774
1775     // {dHi, dLo} = {aHi, aLo} << Amt
1776     // - if (Amt>=size) then
1777     //      dLo = aLo << Amt (all 0)
1778     //      dLo = aLo << (Amt-size)
1779     //   else
1780     //      dLo = aLo << Amt
1781     //      dHi = (aHi << Amt) | (aLo >> (size-Amt))
1782
1783     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1784                                    DAG.getConstant(VTBits, dl, MVT::i32),
1785                                    ShAmt);
1786     SDValue Tmp1 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
1787     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1788                                      DAG.getConstant(VTBits, dl, MVT::i32));
1789     SDValue Tmp2 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
1790     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1791     SDValue TrueVal = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
1792
1793     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1794                                DAG.getConstant(VTBits, dl, MVT::i32),
1795                                ISD::SETGE);
1796     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1797     SDValue Hi = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1798
1799     SDValue Ops[2] = { Lo, Hi };
1800     return DAG.getMergeValues(Ops, dl);
1801   }
1802 }
1803
1804 SDValue
1805 NVPTXTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
1806   switch (Op.getOpcode()) {
1807   case ISD::RETURNADDR:
1808     return SDValue();
1809   case ISD::FRAMEADDR:
1810     return SDValue();
1811   case ISD::GlobalAddress:
1812     return LowerGlobalAddress(Op, DAG);
1813   case ISD::INTRINSIC_W_CHAIN:
1814     return Op;
1815   case ISD::BUILD_VECTOR:
1816   case ISD::EXTRACT_SUBVECTOR:
1817     return Op;
1818   case ISD::CONCAT_VECTORS:
1819     return LowerCONCAT_VECTORS(Op, DAG);
1820   case ISD::STORE:
1821     return LowerSTORE(Op, DAG);
1822   case ISD::LOAD:
1823     return LowerLOAD(Op, DAG);
1824   case ISD::SHL_PARTS:
1825     return LowerShiftLeftParts(Op, DAG);
1826   case ISD::SRA_PARTS:
1827   case ISD::SRL_PARTS:
1828     return LowerShiftRightParts(Op, DAG);
1829   case ISD::SELECT:
1830     return LowerSelect(Op, DAG);
1831   default:
1832     llvm_unreachable("Custom lowering not defined for operation");
1833   }
1834 }
1835
1836 SDValue NVPTXTargetLowering::LowerSelect(SDValue Op, SelectionDAG &DAG) const {
1837   SDValue Op0 = Op->getOperand(0);
1838   SDValue Op1 = Op->getOperand(1);
1839   SDValue Op2 = Op->getOperand(2);
1840   SDLoc DL(Op.getNode());
1841
1842   assert(Op.getValueType() == MVT::i1 && "Custom lowering enabled only for i1");
1843
1844   Op1 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op1);
1845   Op2 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op2);
1846   SDValue Select = DAG.getNode(ISD::SELECT, DL, MVT::i32, Op0, Op1, Op2);
1847   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Select);
1848
1849   return Trunc;
1850 }
1851
1852 SDValue NVPTXTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1853   if (Op.getValueType() == MVT::i1)
1854     return LowerLOADi1(Op, DAG);
1855   else
1856     return SDValue();
1857 }
1858
1859 // v = ld i1* addr
1860 //   =>
1861 // v1 = ld i8* addr (-> i16)
1862 // v = trunc i16 to i1
1863 SDValue NVPTXTargetLowering::LowerLOADi1(SDValue Op, SelectionDAG &DAG) const {
1864   SDNode *Node = Op.getNode();
1865   LoadSDNode *LD = cast<LoadSDNode>(Node);
1866   SDLoc dl(Node);
1867   assert(LD->getExtensionType() == ISD::NON_EXTLOAD);
1868   assert(Node->getValueType(0) == MVT::i1 &&
1869          "Custom lowering for i1 load only");
1870   SDValue newLD =
1871       DAG.getLoad(MVT::i16, dl, LD->getChain(), LD->getBasePtr(),
1872                   LD->getPointerInfo(), LD->isVolatile(), LD->isNonTemporal(),
1873                   LD->isInvariant(), LD->getAlignment());
1874   SDValue result = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, newLD);
1875   // The legalizer (the caller) is expecting two values from the legalized
1876   // load, so we build a MergeValues node for it. See ExpandUnalignedLoad()
1877   // in LegalizeDAG.cpp which also uses MergeValues.
1878   SDValue Ops[] = { result, LD->getChain() };
1879   return DAG.getMergeValues(Ops, dl);
1880 }
1881
1882 SDValue NVPTXTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1883   EVT ValVT = Op.getOperand(1).getValueType();
1884   if (ValVT == MVT::i1)
1885     return LowerSTOREi1(Op, DAG);
1886   else if (ValVT.isVector())
1887     return LowerSTOREVector(Op, DAG);
1888   else
1889     return SDValue();
1890 }
1891
1892 SDValue
1893 NVPTXTargetLowering::LowerSTOREVector(SDValue Op, SelectionDAG &DAG) const {
1894   SDNode *N = Op.getNode();
1895   SDValue Val = N->getOperand(1);
1896   SDLoc DL(N);
1897   EVT ValVT = Val.getValueType();
1898
1899   if (ValVT.isVector()) {
1900     // We only handle "native" vector sizes for now, e.g. <4 x double> is not
1901     // legal.  We can (and should) split that into 2 stores of <2 x double> here
1902     // but I'm leaving that as a TODO for now.
1903     if (!ValVT.isSimple())
1904       return SDValue();
1905     switch (ValVT.getSimpleVT().SimpleTy) {
1906     default:
1907       return SDValue();
1908     case MVT::v2i8:
1909     case MVT::v2i16:
1910     case MVT::v2i32:
1911     case MVT::v2i64:
1912     case MVT::v2f32:
1913     case MVT::v2f64:
1914     case MVT::v4i8:
1915     case MVT::v4i16:
1916     case MVT::v4i32:
1917     case MVT::v4f32:
1918       // This is a "native" vector type
1919       break;
1920     }
1921
1922     MemSDNode *MemSD = cast<MemSDNode>(N);
1923     const DataLayout *TD = getDataLayout();
1924
1925     unsigned Align = MemSD->getAlignment();
1926     unsigned PrefAlign =
1927       TD->getPrefTypeAlignment(ValVT.getTypeForEVT(*DAG.getContext()));
1928     if (Align < PrefAlign) {
1929       // This store is not sufficiently aligned, so bail out and let this vector
1930       // store be scalarized.  Note that we may still be able to emit smaller
1931       // vector stores.  For example, if we are storing a <4 x float> with an
1932       // alignment of 8, this check will fail but the legalizer will try again
1933       // with 2 x <2 x float>, which will succeed with an alignment of 8.
1934       return SDValue();
1935     }
1936
1937     unsigned Opcode = 0;
1938     EVT EltVT = ValVT.getVectorElementType();
1939     unsigned NumElts = ValVT.getVectorNumElements();
1940
1941     // Since StoreV2 is a target node, we cannot rely on DAG type legalization.
1942     // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
1943     // stored type to i16 and propagate the "real" type as the memory type.
1944     bool NeedExt = false;
1945     if (EltVT.getSizeInBits() < 16)
1946       NeedExt = true;
1947
1948     switch (NumElts) {
1949     default:
1950       return SDValue();
1951     case 2:
1952       Opcode = NVPTXISD::StoreV2;
1953       break;
1954     case 4: {
1955       Opcode = NVPTXISD::StoreV4;
1956       break;
1957     }
1958     }
1959
1960     SmallVector<SDValue, 8> Ops;
1961
1962     // First is the chain
1963     Ops.push_back(N->getOperand(0));
1964
1965     // Then the split values
1966     for (unsigned i = 0; i < NumElts; ++i) {
1967       SDValue ExtVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, Val,
1968                                    DAG.getIntPtrConstant(i, DL));
1969       if (NeedExt)
1970         ExtVal = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i16, ExtVal);
1971       Ops.push_back(ExtVal);
1972     }
1973
1974     // Then any remaining arguments
1975     Ops.append(N->op_begin() + 2, N->op_end());
1976
1977     SDValue NewSt = DAG.getMemIntrinsicNode(
1978         Opcode, DL, DAG.getVTList(MVT::Other), Ops,
1979         MemSD->getMemoryVT(), MemSD->getMemOperand());
1980
1981     //return DCI.CombineTo(N, NewSt, true);
1982     return NewSt;
1983   }
1984
1985   return SDValue();
1986 }
1987
1988 // st i1 v, addr
1989 //    =>
1990 // v1 = zxt v to i16
1991 // st.u8 i16, addr
1992 SDValue NVPTXTargetLowering::LowerSTOREi1(SDValue Op, SelectionDAG &DAG) const {
1993   SDNode *Node = Op.getNode();
1994   SDLoc dl(Node);
1995   StoreSDNode *ST = cast<StoreSDNode>(Node);
1996   SDValue Tmp1 = ST->getChain();
1997   SDValue Tmp2 = ST->getBasePtr();
1998   SDValue Tmp3 = ST->getValue();
1999   assert(Tmp3.getValueType() == MVT::i1 && "Custom lowering for i1 store only");
2000   unsigned Alignment = ST->getAlignment();
2001   bool isVolatile = ST->isVolatile();
2002   bool isNonTemporal = ST->isNonTemporal();
2003   Tmp3 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Tmp3);
2004   SDValue Result = DAG.getTruncStore(Tmp1, dl, Tmp3, Tmp2,
2005                                      ST->getPointerInfo(), MVT::i8, isNonTemporal,
2006                                      isVolatile, Alignment);
2007   return Result;
2008 }
2009
2010 SDValue NVPTXTargetLowering::getExtSymb(SelectionDAG &DAG, const char *inname,
2011                                         int idx, EVT v) const {
2012   std::string *name = nvTM->getManagedStrPool()->getManagedString(inname);
2013   std::stringstream suffix;
2014   suffix << idx;
2015   *name += suffix.str();
2016   return DAG.getTargetExternalSymbol(name->c_str(), v);
2017 }
2018
2019 SDValue
2020 NVPTXTargetLowering::getParamSymbol(SelectionDAG &DAG, int idx, EVT v) const {
2021   std::string ParamSym;
2022   raw_string_ostream ParamStr(ParamSym);
2023
2024   ParamStr << DAG.getMachineFunction().getName() << "_param_" << idx;
2025   ParamStr.flush();
2026
2027   std::string *SavedStr =
2028     nvTM->getManagedStrPool()->getManagedString(ParamSym.c_str());
2029   return DAG.getTargetExternalSymbol(SavedStr->c_str(), v);
2030 }
2031
2032 SDValue NVPTXTargetLowering::getParamHelpSymbol(SelectionDAG &DAG, int idx) {
2033   return getExtSymb(DAG, ".HLPPARAM", idx);
2034 }
2035
2036 // Check to see if the kernel argument is image*_t or sampler_t
2037
2038 bool llvm::isImageOrSamplerVal(const Value *arg, const Module *context) {
2039   static const char *const specialTypes[] = { "struct._image2d_t",
2040                                               "struct._image3d_t",
2041                                               "struct._sampler_t" };
2042
2043   const Type *Ty = arg->getType();
2044   const PointerType *PTy = dyn_cast<PointerType>(Ty);
2045
2046   if (!PTy)
2047     return false;
2048
2049   if (!context)
2050     return false;
2051
2052   const StructType *STy = dyn_cast<StructType>(PTy->getElementType());
2053   const std::string TypeName = STy && !STy->isLiteral() ? STy->getName() : "";
2054
2055   for (int i = 0, e = array_lengthof(specialTypes); i != e; ++i)
2056     if (TypeName == specialTypes[i])
2057       return true;
2058
2059   return false;
2060 }
2061
2062 SDValue NVPTXTargetLowering::LowerFormalArguments(
2063     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2064     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2065     SmallVectorImpl<SDValue> &InVals) const {
2066   MachineFunction &MF = DAG.getMachineFunction();
2067   const DataLayout *TD = getDataLayout();
2068
2069   const Function *F = MF.getFunction();
2070   const AttributeSet &PAL = F->getAttributes();
2071   const TargetLowering *TLI = STI.getTargetLowering();
2072
2073   SDValue Root = DAG.getRoot();
2074   std::vector<SDValue> OutChains;
2075
2076   bool isKernel = llvm::isKernelFunction(*F);
2077   bool isABI = (STI.getSmVersion() >= 20);
2078   assert(isABI && "Non-ABI compilation is not supported");
2079   if (!isABI)
2080     return Chain;
2081
2082   std::vector<Type *> argTypes;
2083   std::vector<const Argument *> theArgs;
2084   for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
2085        I != E; ++I) {
2086     theArgs.push_back(I);
2087     argTypes.push_back(I->getType());
2088   }
2089   // argTypes.size() (or theArgs.size()) and Ins.size() need not match.
2090   // Ins.size() will be larger
2091   //   * if there is an aggregate argument with multiple fields (each field
2092   //     showing up separately in Ins)
2093   //   * if there is a vector argument with more than typical vector-length
2094   //     elements (generally if more than 4) where each vector element is
2095   //     individually present in Ins.
2096   // So a different index should be used for indexing into Ins.
2097   // See similar issue in LowerCall.
2098   unsigned InsIdx = 0;
2099
2100   int idx = 0;
2101   for (unsigned i = 0, e = theArgs.size(); i != e; ++i, ++idx, ++InsIdx) {
2102     Type *Ty = argTypes[i];
2103
2104     // If the kernel argument is image*_t or sampler_t, convert it to
2105     // a i32 constant holding the parameter position. This can later
2106     // matched in the AsmPrinter to output the correct mangled name.
2107     if (isImageOrSamplerVal(
2108             theArgs[i],
2109             (theArgs[i]->getParent() ? theArgs[i]->getParent()->getParent()
2110                                      : nullptr))) {
2111       assert(isKernel && "Only kernels can have image/sampler params");
2112       InVals.push_back(DAG.getConstant(i + 1, dl, MVT::i32));
2113       continue;
2114     }
2115
2116     if (theArgs[i]->use_empty()) {
2117       // argument is dead
2118       if (Ty->isAggregateType()) {
2119         SmallVector<EVT, 16> vtparts;
2120
2121         ComputePTXValueVTs(*this, Ty, vtparts);
2122         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2123         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2124              ++parti) {
2125           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2126           ++InsIdx;
2127         }
2128         if (vtparts.size() > 0)
2129           --InsIdx;
2130         continue;
2131       }
2132       if (Ty->isVectorTy()) {
2133         EVT ObjectVT = getValueType(Ty);
2134         unsigned NumRegs = TLI->getNumRegisters(F->getContext(), ObjectVT);
2135         for (unsigned parti = 0; parti < NumRegs; ++parti) {
2136           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2137           ++InsIdx;
2138         }
2139         if (NumRegs > 0)
2140           --InsIdx;
2141         continue;
2142       }
2143       InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2144       continue;
2145     }
2146
2147     // In the following cases, assign a node order of "idx+1"
2148     // to newly created nodes. The SDNodes for params have to
2149     // appear in the same order as their order of appearance
2150     // in the original function. "idx+1" holds that order.
2151     if (!PAL.hasAttribute(i + 1, Attribute::ByVal)) {
2152       if (Ty->isAggregateType()) {
2153         SmallVector<EVT, 16> vtparts;
2154         SmallVector<uint64_t, 16> offsets;
2155
2156         // NOTE: Here, we lose the ability to issue vector loads for vectors
2157         // that are a part of a struct.  This should be investigated in the
2158         // future.
2159         ComputePTXValueVTs(*this, Ty, vtparts, &offsets, 0);
2160         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2161         bool aggregateIsPacked = false;
2162         if (StructType *STy = llvm::dyn_cast<StructType>(Ty))
2163           aggregateIsPacked = STy->isPacked();
2164
2165         SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2166         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2167              ++parti) {
2168           EVT partVT = vtparts[parti];
2169           Value *srcValue = Constant::getNullValue(
2170               PointerType::get(partVT.getTypeForEVT(F->getContext()),
2171                                llvm::ADDRESS_SPACE_PARAM));
2172           SDValue srcAddr =
2173               DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2174                           DAG.getConstant(offsets[parti], dl, getPointerTy()));
2175           unsigned partAlign =
2176               aggregateIsPacked ? 1
2177                                 : TD->getABITypeAlignment(
2178                                       partVT.getTypeForEVT(F->getContext()));
2179           SDValue p;
2180           if (Ins[InsIdx].VT.getSizeInBits() > partVT.getSizeInBits()) {
2181             ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ? 
2182                                      ISD::SEXTLOAD : ISD::ZEXTLOAD;
2183             p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, srcAddr,
2184                                MachinePointerInfo(srcValue), partVT, false,
2185                                false, false, partAlign);
2186           } else {
2187             p = DAG.getLoad(partVT, dl, Root, srcAddr,
2188                             MachinePointerInfo(srcValue), false, false, false,
2189                             partAlign);
2190           }
2191           if (p.getNode())
2192             p.getNode()->setIROrder(idx + 1);
2193           InVals.push_back(p);
2194           ++InsIdx;
2195         }
2196         if (vtparts.size() > 0)
2197           --InsIdx;
2198         continue;
2199       }
2200       if (Ty->isVectorTy()) {
2201         EVT ObjectVT = getValueType(Ty);
2202         SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2203         unsigned NumElts = ObjectVT.getVectorNumElements();
2204         assert(TLI->getNumRegisters(F->getContext(), ObjectVT) == NumElts &&
2205                "Vector was not scalarized");
2206         EVT EltVT = ObjectVT.getVectorElementType();
2207
2208         // V1 load
2209         // f32 = load ...
2210         if (NumElts == 1) {
2211           // We only have one element, so just directly load it
2212           Value *SrcValue = Constant::getNullValue(PointerType::get(
2213               EltVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2214           SDValue P = DAG.getLoad(
2215               EltVT, dl, Root, Arg, MachinePointerInfo(SrcValue), false,
2216               false, true,
2217               TD->getABITypeAlignment(EltVT.getTypeForEVT(F->getContext())));
2218           if (P.getNode())
2219             P.getNode()->setIROrder(idx + 1);
2220
2221           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2222             P = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, P);
2223           InVals.push_back(P);
2224           ++InsIdx;
2225         } else if (NumElts == 2) {
2226           // V2 load
2227           // f32,f32 = load ...
2228           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, 2);
2229           Value *SrcValue = Constant::getNullValue(PointerType::get(
2230               VecVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2231           SDValue P = DAG.getLoad(
2232               VecVT, dl, Root, Arg, MachinePointerInfo(SrcValue), false,
2233               false, true,
2234               TD->getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())));
2235           if (P.getNode())
2236             P.getNode()->setIROrder(idx + 1);
2237
2238           SDValue Elt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2239                                      DAG.getIntPtrConstant(0, dl));
2240           SDValue Elt1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2241                                      DAG.getIntPtrConstant(1, dl));
2242
2243           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits()) {
2244             Elt0 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt0);
2245             Elt1 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt1);
2246           }
2247
2248           InVals.push_back(Elt0);
2249           InVals.push_back(Elt1);
2250           InsIdx += 2;
2251         } else {
2252           // V4 loads
2253           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
2254           // the
2255           // vector will be expanded to a power of 2 elements, so we know we can
2256           // always round up to the next multiple of 4 when creating the vector
2257           // loads.
2258           // e.g.  4 elem => 1 ld.v4
2259           //       6 elem => 2 ld.v4
2260           //       8 elem => 2 ld.v4
2261           //      11 elem => 3 ld.v4
2262           unsigned VecSize = 4;
2263           if (EltVT.getSizeInBits() == 64) {
2264             VecSize = 2;
2265           }
2266           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2267           unsigned Ofst = 0;
2268           for (unsigned i = 0; i < NumElts; i += VecSize) {
2269             Value *SrcValue = Constant::getNullValue(
2270                 PointerType::get(VecVT.getTypeForEVT(F->getContext()),
2271                                  llvm::ADDRESS_SPACE_PARAM));
2272             SDValue SrcAddr =
2273                 DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2274                             DAG.getConstant(Ofst, dl, getPointerTy()));
2275             SDValue P = DAG.getLoad(
2276                 VecVT, dl, Root, SrcAddr, MachinePointerInfo(SrcValue), false,
2277                 false, true,
2278                 TD->getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())));
2279             if (P.getNode())
2280               P.getNode()->setIROrder(idx + 1);
2281
2282             for (unsigned j = 0; j < VecSize; ++j) {
2283               if (i + j >= NumElts)
2284                 break;
2285               SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2286                                         DAG.getIntPtrConstant(j, dl));
2287               if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2288                 Elt = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt);
2289               InVals.push_back(Elt);
2290             }
2291             Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2292           }
2293           InsIdx += NumElts;
2294         }
2295
2296         if (NumElts > 0)
2297           --InsIdx;
2298         continue;
2299       }
2300       // A plain scalar.
2301       EVT ObjectVT = getValueType(Ty);
2302       // If ABI, load from the param symbol
2303       SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2304       Value *srcValue = Constant::getNullValue(PointerType::get(
2305           ObjectVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2306       SDValue p;
2307        if (ObjectVT.getSizeInBits() < Ins[InsIdx].VT.getSizeInBits()) {
2308         ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ? 
2309                                        ISD::SEXTLOAD : ISD::ZEXTLOAD;
2310         p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, Arg,
2311                            MachinePointerInfo(srcValue), ObjectVT, false, false,
2312                            false,
2313         TD->getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2314       } else {
2315         p = DAG.getLoad(Ins[InsIdx].VT, dl, Root, Arg,
2316                         MachinePointerInfo(srcValue), false, false, false,
2317         TD->getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2318       }
2319       if (p.getNode())
2320         p.getNode()->setIROrder(idx + 1);
2321       InVals.push_back(p);
2322       continue;
2323     }
2324
2325     // Param has ByVal attribute
2326     // Return MoveParam(param symbol).
2327     // Ideally, the param symbol can be returned directly,
2328     // but when SDNode builder decides to use it in a CopyToReg(),
2329     // machine instruction fails because TargetExternalSymbol
2330     // (not lowered) is target dependent, and CopyToReg assumes
2331     // the source is lowered.
2332     EVT ObjectVT = getValueType(Ty);
2333     assert(ObjectVT == Ins[InsIdx].VT &&
2334            "Ins type did not match function type");
2335     SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2336     SDValue p = DAG.getNode(NVPTXISD::MoveParam, dl, ObjectVT, Arg);
2337     if (p.getNode())
2338       p.getNode()->setIROrder(idx + 1);
2339     if (isKernel)
2340       InVals.push_back(p);
2341     else {
2342       SDValue p2 = DAG.getNode(
2343           ISD::INTRINSIC_WO_CHAIN, dl, ObjectVT,
2344           DAG.getConstant(Intrinsic::nvvm_ptr_local_to_gen, dl, MVT::i32), p);
2345       InVals.push_back(p2);
2346     }
2347   }
2348
2349   // Clang will check explicit VarArg and issue error if any. However, Clang
2350   // will let code with
2351   // implicit var arg like f() pass. See bug 617733.
2352   // We treat this case as if the arg list is empty.
2353   // if (F.isVarArg()) {
2354   // assert(0 && "VarArg not supported yet!");
2355   //}
2356
2357   if (!OutChains.empty())
2358     DAG.setRoot(DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains));
2359
2360   return Chain;
2361 }
2362
2363
2364 SDValue
2365 NVPTXTargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2366                                  bool isVarArg,
2367                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
2368                                  const SmallVectorImpl<SDValue> &OutVals,
2369                                  SDLoc dl, SelectionDAG &DAG) const {
2370   MachineFunction &MF = DAG.getMachineFunction();
2371   const Function *F = MF.getFunction();
2372   Type *RetTy = F->getReturnType();
2373   const DataLayout *TD = getDataLayout();
2374
2375   bool isABI = (STI.getSmVersion() >= 20);
2376   assert(isABI && "Non-ABI compilation is not supported");
2377   if (!isABI)
2378     return Chain;
2379
2380   if (VectorType *VTy = dyn_cast<VectorType>(RetTy)) {
2381     // If we have a vector type, the OutVals array will be the scalarized
2382     // components and we have combine them into 1 or more vector stores.
2383     unsigned NumElts = VTy->getNumElements();
2384     assert(NumElts == Outs.size() && "Bad scalarization of return value");
2385
2386     // const_cast can be removed in later LLVM versions
2387     EVT EltVT = getValueType(RetTy).getVectorElementType();
2388     bool NeedExtend = false;
2389     if (EltVT.getSizeInBits() < 16)
2390       NeedExtend = true;
2391
2392     // V1 store
2393     if (NumElts == 1) {
2394       SDValue StoreVal = OutVals[0];
2395       // We only have one element, so just directly store it
2396       if (NeedExtend)
2397         StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
2398       SDValue Ops[] = { Chain, DAG.getConstant(0, dl, MVT::i32), StoreVal };
2399       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2400                                       DAG.getVTList(MVT::Other), Ops,
2401                                       EltVT, MachinePointerInfo());
2402
2403     } else if (NumElts == 2) {
2404       // V2 store
2405       SDValue StoreVal0 = OutVals[0];
2406       SDValue StoreVal1 = OutVals[1];
2407
2408       if (NeedExtend) {
2409         StoreVal0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal0);
2410         StoreVal1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal1);
2411       }
2412
2413       SDValue Ops[] = { Chain, DAG.getConstant(0, dl, MVT::i32), StoreVal0,
2414                         StoreVal1 };
2415       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetvalV2, dl,
2416                                       DAG.getVTList(MVT::Other), Ops,
2417                                       EltVT, MachinePointerInfo());
2418     } else {
2419       // V4 stores
2420       // We have at least 4 elements (<3 x Ty> expands to 4 elements) and the
2421       // vector will be expanded to a power of 2 elements, so we know we can
2422       // always round up to the next multiple of 4 when creating the vector
2423       // stores.
2424       // e.g.  4 elem => 1 st.v4
2425       //       6 elem => 2 st.v4
2426       //       8 elem => 2 st.v4
2427       //      11 elem => 3 st.v4
2428
2429       unsigned VecSize = 4;
2430       if (OutVals[0].getValueType().getSizeInBits() == 64)
2431         VecSize = 2;
2432
2433       unsigned Offset = 0;
2434
2435       EVT VecVT =
2436           EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2437       unsigned PerStoreOffset =
2438           TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2439
2440       for (unsigned i = 0; i < NumElts; i += VecSize) {
2441         // Get values
2442         SDValue StoreVal;
2443         SmallVector<SDValue, 8> Ops;
2444         Ops.push_back(Chain);
2445         Ops.push_back(DAG.getConstant(Offset, dl, MVT::i32));
2446         unsigned Opc = NVPTXISD::StoreRetvalV2;
2447         EVT ExtendedVT = (NeedExtend) ? MVT::i16 : OutVals[0].getValueType();
2448
2449         StoreVal = OutVals[i];
2450         if (NeedExtend)
2451           StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2452         Ops.push_back(StoreVal);
2453
2454         if (i + 1 < NumElts) {
2455           StoreVal = OutVals[i + 1];
2456           if (NeedExtend)
2457             StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2458         } else {
2459           StoreVal = DAG.getUNDEF(ExtendedVT);
2460         }
2461         Ops.push_back(StoreVal);
2462
2463         if (VecSize == 4) {
2464           Opc = NVPTXISD::StoreRetvalV4;
2465           if (i + 2 < NumElts) {
2466             StoreVal = OutVals[i + 2];
2467             if (NeedExtend)
2468               StoreVal =
2469                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2470           } else {
2471             StoreVal = DAG.getUNDEF(ExtendedVT);
2472           }
2473           Ops.push_back(StoreVal);
2474
2475           if (i + 3 < NumElts) {
2476             StoreVal = OutVals[i + 3];
2477             if (NeedExtend)
2478               StoreVal =
2479                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2480           } else {
2481             StoreVal = DAG.getUNDEF(ExtendedVT);
2482           }
2483           Ops.push_back(StoreVal);
2484         }
2485
2486         // Chain = DAG.getNode(Opc, dl, MVT::Other, &Ops[0], Ops.size());
2487         Chain =
2488             DAG.getMemIntrinsicNode(Opc, dl, DAG.getVTList(MVT::Other), Ops,
2489                                     EltVT, MachinePointerInfo());
2490         Offset += PerStoreOffset;
2491       }
2492     }
2493   } else {
2494     SmallVector<EVT, 16> ValVTs;
2495     SmallVector<uint64_t, 16> Offsets;
2496     ComputePTXValueVTs(*this, RetTy, ValVTs, &Offsets, 0);
2497     assert(ValVTs.size() == OutVals.size() && "Bad return value decomposition");
2498
2499     for (unsigned i = 0, e = Outs.size(); i != e; ++i) {
2500       SDValue theVal = OutVals[i];
2501       EVT TheValType = theVal.getValueType();
2502       unsigned numElems = 1;
2503       if (TheValType.isVector())
2504         numElems = TheValType.getVectorNumElements();
2505       for (unsigned j = 0, je = numElems; j != je; ++j) {
2506         SDValue TmpVal = theVal;
2507         if (TheValType.isVector())
2508           TmpVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
2509                                TheValType.getVectorElementType(), TmpVal,
2510                                DAG.getIntPtrConstant(j, dl));
2511         EVT TheStoreType = ValVTs[i];
2512         if (RetTy->isIntegerTy() &&
2513             TD->getTypeAllocSizeInBits(RetTy) < 32) {
2514           // The following zero-extension is for integer types only, and
2515           // specifically not for aggregates.
2516           TmpVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, TmpVal);
2517           TheStoreType = MVT::i32;
2518         }
2519         else if (TmpVal.getValueType().getSizeInBits() < 16)
2520           TmpVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, TmpVal);
2521
2522         SDValue Ops[] = {
2523           Chain,
2524           DAG.getConstant(Offsets[i], dl, MVT::i32),
2525           TmpVal };
2526         Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2527                                         DAG.getVTList(MVT::Other), Ops,
2528                                         TheStoreType,
2529                                         MachinePointerInfo());
2530       }
2531     }
2532   }
2533
2534   return DAG.getNode(NVPTXISD::RET_FLAG, dl, MVT::Other, Chain);
2535 }
2536
2537
2538 void NVPTXTargetLowering::LowerAsmOperandForConstraint(
2539     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
2540     SelectionDAG &DAG) const {
2541   if (Constraint.length() > 1)
2542     return;
2543   else
2544     TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
2545 }
2546
2547 // NVPTX suuport vector of legal types of any length in Intrinsics because the
2548 // NVPTX specific type legalizer
2549 // will legalize them to the PTX supported length.
2550 bool NVPTXTargetLowering::isTypeSupportedInIntrinsic(MVT VT) const {
2551   if (isTypeLegal(VT))
2552     return true;
2553   if (VT.isVector()) {
2554     MVT eVT = VT.getVectorElementType();
2555     if (isTypeLegal(eVT))
2556       return true;
2557   }
2558   return false;
2559 }
2560
2561 static unsigned getOpcForTextureInstr(unsigned Intrinsic) {
2562   switch (Intrinsic) {
2563   default:
2564     return 0;
2565
2566   case Intrinsic::nvvm_tex_1d_v4f32_s32:
2567     return NVPTXISD::Tex1DFloatS32;
2568   case Intrinsic::nvvm_tex_1d_v4f32_f32:
2569     return NVPTXISD::Tex1DFloatFloat;
2570   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
2571     return NVPTXISD::Tex1DFloatFloatLevel;
2572   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
2573     return NVPTXISD::Tex1DFloatFloatGrad;
2574   case Intrinsic::nvvm_tex_1d_v4s32_s32:
2575     return NVPTXISD::Tex1DS32S32;
2576   case Intrinsic::nvvm_tex_1d_v4s32_f32:
2577     return NVPTXISD::Tex1DS32Float;
2578   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
2579     return NVPTXISD::Tex1DS32FloatLevel;
2580   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
2581     return NVPTXISD::Tex1DS32FloatGrad;
2582   case Intrinsic::nvvm_tex_1d_v4u32_s32:
2583     return NVPTXISD::Tex1DU32S32;
2584   case Intrinsic::nvvm_tex_1d_v4u32_f32:
2585     return NVPTXISD::Tex1DU32Float;
2586   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
2587     return NVPTXISD::Tex1DU32FloatLevel;
2588   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
2589     return NVPTXISD::Tex1DU32FloatGrad;
2590
2591   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
2592     return NVPTXISD::Tex1DArrayFloatS32;
2593   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
2594     return NVPTXISD::Tex1DArrayFloatFloat;
2595   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
2596     return NVPTXISD::Tex1DArrayFloatFloatLevel;
2597   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
2598     return NVPTXISD::Tex1DArrayFloatFloatGrad;
2599   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
2600     return NVPTXISD::Tex1DArrayS32S32;
2601   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
2602     return NVPTXISD::Tex1DArrayS32Float;
2603   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
2604     return NVPTXISD::Tex1DArrayS32FloatLevel;
2605   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
2606     return NVPTXISD::Tex1DArrayS32FloatGrad;
2607   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
2608     return NVPTXISD::Tex1DArrayU32S32;
2609   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
2610     return NVPTXISD::Tex1DArrayU32Float;
2611   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
2612     return NVPTXISD::Tex1DArrayU32FloatLevel;
2613   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
2614     return NVPTXISD::Tex1DArrayU32FloatGrad;
2615
2616   case Intrinsic::nvvm_tex_2d_v4f32_s32:
2617     return NVPTXISD::Tex2DFloatS32;
2618   case Intrinsic::nvvm_tex_2d_v4f32_f32:
2619     return NVPTXISD::Tex2DFloatFloat;
2620   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
2621     return NVPTXISD::Tex2DFloatFloatLevel;
2622   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
2623     return NVPTXISD::Tex2DFloatFloatGrad;
2624   case Intrinsic::nvvm_tex_2d_v4s32_s32:
2625     return NVPTXISD::Tex2DS32S32;
2626   case Intrinsic::nvvm_tex_2d_v4s32_f32:
2627     return NVPTXISD::Tex2DS32Float;
2628   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
2629     return NVPTXISD::Tex2DS32FloatLevel;
2630   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
2631     return NVPTXISD::Tex2DS32FloatGrad;
2632   case Intrinsic::nvvm_tex_2d_v4u32_s32:
2633     return NVPTXISD::Tex2DU32S32;
2634   case Intrinsic::nvvm_tex_2d_v4u32_f32:
2635     return NVPTXISD::Tex2DU32Float;
2636   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
2637     return NVPTXISD::Tex2DU32FloatLevel;
2638   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
2639     return NVPTXISD::Tex2DU32FloatGrad;
2640
2641   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
2642     return NVPTXISD::Tex2DArrayFloatS32;
2643   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
2644     return NVPTXISD::Tex2DArrayFloatFloat;
2645   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
2646     return NVPTXISD::Tex2DArrayFloatFloatLevel;
2647   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
2648     return NVPTXISD::Tex2DArrayFloatFloatGrad;
2649   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
2650     return NVPTXISD::Tex2DArrayS32S32;
2651   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
2652     return NVPTXISD::Tex2DArrayS32Float;
2653   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
2654     return NVPTXISD::Tex2DArrayS32FloatLevel;
2655   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
2656     return NVPTXISD::Tex2DArrayS32FloatGrad;
2657   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
2658     return NVPTXISD::Tex2DArrayU32S32;
2659   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
2660     return NVPTXISD::Tex2DArrayU32Float;
2661   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
2662     return NVPTXISD::Tex2DArrayU32FloatLevel;
2663   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
2664     return NVPTXISD::Tex2DArrayU32FloatGrad;
2665
2666   case Intrinsic::nvvm_tex_3d_v4f32_s32:
2667     return NVPTXISD::Tex3DFloatS32;
2668   case Intrinsic::nvvm_tex_3d_v4f32_f32:
2669     return NVPTXISD::Tex3DFloatFloat;
2670   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
2671     return NVPTXISD::Tex3DFloatFloatLevel;
2672   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
2673     return NVPTXISD::Tex3DFloatFloatGrad;
2674   case Intrinsic::nvvm_tex_3d_v4s32_s32:
2675     return NVPTXISD::Tex3DS32S32;
2676   case Intrinsic::nvvm_tex_3d_v4s32_f32:
2677     return NVPTXISD::Tex3DS32Float;
2678   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
2679     return NVPTXISD::Tex3DS32FloatLevel;
2680   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
2681     return NVPTXISD::Tex3DS32FloatGrad;
2682   case Intrinsic::nvvm_tex_3d_v4u32_s32:
2683     return NVPTXISD::Tex3DU32S32;
2684   case Intrinsic::nvvm_tex_3d_v4u32_f32:
2685     return NVPTXISD::Tex3DU32Float;
2686   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
2687     return NVPTXISD::Tex3DU32FloatLevel;
2688   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
2689     return NVPTXISD::Tex3DU32FloatGrad;
2690
2691   case Intrinsic::nvvm_tex_cube_v4f32_f32:
2692     return NVPTXISD::TexCubeFloatFloat;
2693   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
2694     return NVPTXISD::TexCubeFloatFloatLevel;
2695   case Intrinsic::nvvm_tex_cube_v4s32_f32:
2696     return NVPTXISD::TexCubeS32Float;
2697   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
2698     return NVPTXISD::TexCubeS32FloatLevel;
2699   case Intrinsic::nvvm_tex_cube_v4u32_f32:
2700     return NVPTXISD::TexCubeU32Float;
2701   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
2702     return NVPTXISD::TexCubeU32FloatLevel;
2703
2704   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
2705     return NVPTXISD::TexCubeArrayFloatFloat;
2706   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
2707     return NVPTXISD::TexCubeArrayFloatFloatLevel;
2708   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
2709     return NVPTXISD::TexCubeArrayS32Float;
2710   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
2711     return NVPTXISD::TexCubeArrayS32FloatLevel;
2712   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
2713     return NVPTXISD::TexCubeArrayU32Float;
2714   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
2715     return NVPTXISD::TexCubeArrayU32FloatLevel;
2716
2717   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
2718     return NVPTXISD::Tld4R2DFloatFloat;
2719   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
2720     return NVPTXISD::Tld4G2DFloatFloat;
2721   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
2722     return NVPTXISD::Tld4B2DFloatFloat;
2723   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
2724     return NVPTXISD::Tld4A2DFloatFloat;
2725   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
2726     return NVPTXISD::Tld4R2DS64Float;
2727   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
2728     return NVPTXISD::Tld4G2DS64Float;
2729   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
2730     return NVPTXISD::Tld4B2DS64Float;
2731   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
2732     return NVPTXISD::Tld4A2DS64Float;
2733   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
2734     return NVPTXISD::Tld4R2DU64Float;
2735   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
2736     return NVPTXISD::Tld4G2DU64Float;
2737   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
2738     return NVPTXISD::Tld4B2DU64Float;
2739   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
2740     return NVPTXISD::Tld4A2DU64Float;
2741
2742   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
2743     return NVPTXISD::TexUnified1DFloatS32;
2744   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
2745     return NVPTXISD::TexUnified1DFloatFloat;
2746   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
2747     return NVPTXISD::TexUnified1DFloatFloatLevel;
2748   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
2749     return NVPTXISD::TexUnified1DFloatFloatGrad;
2750   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
2751     return NVPTXISD::TexUnified1DS32S32;
2752   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
2753     return NVPTXISD::TexUnified1DS32Float;
2754   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
2755     return NVPTXISD::TexUnified1DS32FloatLevel;
2756   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
2757     return NVPTXISD::TexUnified1DS32FloatGrad;
2758   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
2759     return NVPTXISD::TexUnified1DU32S32;
2760   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
2761     return NVPTXISD::TexUnified1DU32Float;
2762   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
2763     return NVPTXISD::TexUnified1DU32FloatLevel;
2764   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
2765     return NVPTXISD::TexUnified1DU32FloatGrad;
2766
2767   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
2768     return NVPTXISD::TexUnified1DArrayFloatS32;
2769   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
2770     return NVPTXISD::TexUnified1DArrayFloatFloat;
2771   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
2772     return NVPTXISD::TexUnified1DArrayFloatFloatLevel;
2773   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
2774     return NVPTXISD::TexUnified1DArrayFloatFloatGrad;
2775   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
2776     return NVPTXISD::TexUnified1DArrayS32S32;
2777   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
2778     return NVPTXISD::TexUnified1DArrayS32Float;
2779   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
2780     return NVPTXISD::TexUnified1DArrayS32FloatLevel;
2781   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
2782     return NVPTXISD::TexUnified1DArrayS32FloatGrad;
2783   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
2784     return NVPTXISD::TexUnified1DArrayU32S32;
2785   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
2786     return NVPTXISD::TexUnified1DArrayU32Float;
2787   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
2788     return NVPTXISD::TexUnified1DArrayU32FloatLevel;
2789   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
2790     return NVPTXISD::TexUnified1DArrayU32FloatGrad;
2791
2792   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
2793     return NVPTXISD::TexUnified2DFloatS32;
2794   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
2795     return NVPTXISD::TexUnified2DFloatFloat;
2796   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
2797     return NVPTXISD::TexUnified2DFloatFloatLevel;
2798   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
2799     return NVPTXISD::TexUnified2DFloatFloatGrad;
2800   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
2801     return NVPTXISD::TexUnified2DS32S32;
2802   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
2803     return NVPTXISD::TexUnified2DS32Float;
2804   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
2805     return NVPTXISD::TexUnified2DS32FloatLevel;
2806   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
2807     return NVPTXISD::TexUnified2DS32FloatGrad;
2808   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
2809     return NVPTXISD::TexUnified2DU32S32;
2810   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
2811     return NVPTXISD::TexUnified2DU32Float;
2812   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
2813     return NVPTXISD::TexUnified2DU32FloatLevel;
2814   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
2815     return NVPTXISD::TexUnified2DU32FloatGrad;
2816
2817   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
2818     return NVPTXISD::TexUnified2DArrayFloatS32;
2819   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
2820     return NVPTXISD::TexUnified2DArrayFloatFloat;
2821   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
2822     return NVPTXISD::TexUnified2DArrayFloatFloatLevel;
2823   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
2824     return NVPTXISD::TexUnified2DArrayFloatFloatGrad;
2825   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
2826     return NVPTXISD::TexUnified2DArrayS32S32;
2827   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
2828     return NVPTXISD::TexUnified2DArrayS32Float;
2829   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
2830     return NVPTXISD::TexUnified2DArrayS32FloatLevel;
2831   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
2832     return NVPTXISD::TexUnified2DArrayS32FloatGrad;
2833   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
2834     return NVPTXISD::TexUnified2DArrayU32S32;
2835   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
2836     return NVPTXISD::TexUnified2DArrayU32Float;
2837   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
2838     return NVPTXISD::TexUnified2DArrayU32FloatLevel;
2839   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
2840     return NVPTXISD::TexUnified2DArrayU32FloatGrad;
2841
2842   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
2843     return NVPTXISD::TexUnified3DFloatS32;
2844   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
2845     return NVPTXISD::TexUnified3DFloatFloat;
2846   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
2847     return NVPTXISD::TexUnified3DFloatFloatLevel;
2848   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
2849     return NVPTXISD::TexUnified3DFloatFloatGrad;
2850   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
2851     return NVPTXISD::TexUnified3DS32S32;
2852   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
2853     return NVPTXISD::TexUnified3DS32Float;
2854   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
2855     return NVPTXISD::TexUnified3DS32FloatLevel;
2856   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
2857     return NVPTXISD::TexUnified3DS32FloatGrad;
2858   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
2859     return NVPTXISD::TexUnified3DU32S32;
2860   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
2861     return NVPTXISD::TexUnified3DU32Float;
2862   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
2863     return NVPTXISD::TexUnified3DU32FloatLevel;
2864   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
2865     return NVPTXISD::TexUnified3DU32FloatGrad;
2866
2867   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
2868     return NVPTXISD::TexUnifiedCubeFloatFloat;
2869   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
2870     return NVPTXISD::TexUnifiedCubeFloatFloatLevel;
2871   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
2872     return NVPTXISD::TexUnifiedCubeS32Float;
2873   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
2874     return NVPTXISD::TexUnifiedCubeS32FloatLevel;
2875   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
2876     return NVPTXISD::TexUnifiedCubeU32Float;
2877   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
2878     return NVPTXISD::TexUnifiedCubeU32FloatLevel;
2879
2880   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
2881     return NVPTXISD::TexUnifiedCubeArrayFloatFloat;
2882   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
2883     return NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel;
2884   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
2885     return NVPTXISD::TexUnifiedCubeArrayS32Float;
2886   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
2887     return NVPTXISD::TexUnifiedCubeArrayS32FloatLevel;
2888   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
2889     return NVPTXISD::TexUnifiedCubeArrayU32Float;
2890   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
2891     return NVPTXISD::TexUnifiedCubeArrayU32FloatLevel;
2892
2893   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
2894     return NVPTXISD::Tld4UnifiedR2DFloatFloat;
2895   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
2896     return NVPTXISD::Tld4UnifiedG2DFloatFloat;
2897   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
2898     return NVPTXISD::Tld4UnifiedB2DFloatFloat;
2899   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32:
2900     return NVPTXISD::Tld4UnifiedA2DFloatFloat;
2901   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
2902     return NVPTXISD::Tld4UnifiedR2DS64Float;
2903   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
2904     return NVPTXISD::Tld4UnifiedG2DS64Float;
2905   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
2906     return NVPTXISD::Tld4UnifiedB2DS64Float;
2907   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
2908     return NVPTXISD::Tld4UnifiedA2DS64Float;
2909   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
2910     return NVPTXISD::Tld4UnifiedR2DU64Float;
2911   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
2912     return NVPTXISD::Tld4UnifiedG2DU64Float;
2913   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
2914     return NVPTXISD::Tld4UnifiedB2DU64Float;
2915   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32:
2916     return NVPTXISD::Tld4UnifiedA2DU64Float;
2917   }
2918 }
2919
2920 static unsigned getOpcForSurfaceInstr(unsigned Intrinsic) {
2921   switch (Intrinsic) {
2922   default:
2923     return 0;
2924   case Intrinsic::nvvm_suld_1d_i8_clamp:
2925     return NVPTXISD::Suld1DI8Clamp;
2926   case Intrinsic::nvvm_suld_1d_i16_clamp:
2927     return NVPTXISD::Suld1DI16Clamp;
2928   case Intrinsic::nvvm_suld_1d_i32_clamp:
2929     return NVPTXISD::Suld1DI32Clamp;
2930   case Intrinsic::nvvm_suld_1d_i64_clamp:
2931     return NVPTXISD::Suld1DI64Clamp;
2932   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
2933     return NVPTXISD::Suld1DV2I8Clamp;
2934   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
2935     return NVPTXISD::Suld1DV2I16Clamp;
2936   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
2937     return NVPTXISD::Suld1DV2I32Clamp;
2938   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
2939     return NVPTXISD::Suld1DV2I64Clamp;
2940   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
2941     return NVPTXISD::Suld1DV4I8Clamp;
2942   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
2943     return NVPTXISD::Suld1DV4I16Clamp;
2944   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
2945     return NVPTXISD::Suld1DV4I32Clamp;
2946   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
2947     return NVPTXISD::Suld1DArrayI8Clamp;
2948   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
2949     return NVPTXISD::Suld1DArrayI16Clamp;
2950   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
2951     return NVPTXISD::Suld1DArrayI32Clamp;
2952   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
2953     return NVPTXISD::Suld1DArrayI64Clamp;
2954   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
2955     return NVPTXISD::Suld1DArrayV2I8Clamp;
2956   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
2957     return NVPTXISD::Suld1DArrayV2I16Clamp;
2958   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
2959     return NVPTXISD::Suld1DArrayV2I32Clamp;
2960   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
2961     return NVPTXISD::Suld1DArrayV2I64Clamp;
2962   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
2963     return NVPTXISD::Suld1DArrayV4I8Clamp;
2964   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
2965     return NVPTXISD::Suld1DArrayV4I16Clamp;
2966   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
2967     return NVPTXISD::Suld1DArrayV4I32Clamp;
2968   case Intrinsic::nvvm_suld_2d_i8_clamp:
2969     return NVPTXISD::Suld2DI8Clamp;
2970   case Intrinsic::nvvm_suld_2d_i16_clamp:
2971     return NVPTXISD::Suld2DI16Clamp;
2972   case Intrinsic::nvvm_suld_2d_i32_clamp:
2973     return NVPTXISD::Suld2DI32Clamp;
2974   case Intrinsic::nvvm_suld_2d_i64_clamp:
2975     return NVPTXISD::Suld2DI64Clamp;
2976   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
2977     return NVPTXISD::Suld2DV2I8Clamp;
2978   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
2979     return NVPTXISD::Suld2DV2I16Clamp;
2980   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
2981     return NVPTXISD::Suld2DV2I32Clamp;
2982   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
2983     return NVPTXISD::Suld2DV2I64Clamp;
2984   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
2985     return NVPTXISD::Suld2DV4I8Clamp;
2986   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
2987     return NVPTXISD::Suld2DV4I16Clamp;
2988   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
2989     return NVPTXISD::Suld2DV4I32Clamp;
2990   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
2991     return NVPTXISD::Suld2DArrayI8Clamp;
2992   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
2993     return NVPTXISD::Suld2DArrayI16Clamp;
2994   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
2995     return NVPTXISD::Suld2DArrayI32Clamp;
2996   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
2997     return NVPTXISD::Suld2DArrayI64Clamp;
2998   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
2999     return NVPTXISD::Suld2DArrayV2I8Clamp;
3000   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
3001     return NVPTXISD::Suld2DArrayV2I16Clamp;
3002   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
3003     return NVPTXISD::Suld2DArrayV2I32Clamp;
3004   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
3005     return NVPTXISD::Suld2DArrayV2I64Clamp;
3006   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
3007     return NVPTXISD::Suld2DArrayV4I8Clamp;
3008   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
3009     return NVPTXISD::Suld2DArrayV4I16Clamp;
3010   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
3011     return NVPTXISD::Suld2DArrayV4I32Clamp;
3012   case Intrinsic::nvvm_suld_3d_i8_clamp:
3013     return NVPTXISD::Suld3DI8Clamp;
3014   case Intrinsic::nvvm_suld_3d_i16_clamp:
3015     return NVPTXISD::Suld3DI16Clamp;
3016   case Intrinsic::nvvm_suld_3d_i32_clamp:
3017     return NVPTXISD::Suld3DI32Clamp;
3018   case Intrinsic::nvvm_suld_3d_i64_clamp:
3019     return NVPTXISD::Suld3DI64Clamp;
3020   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
3021     return NVPTXISD::Suld3DV2I8Clamp;
3022   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
3023     return NVPTXISD::Suld3DV2I16Clamp;
3024   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
3025     return NVPTXISD::Suld3DV2I32Clamp;
3026   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
3027     return NVPTXISD::Suld3DV2I64Clamp;
3028   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
3029     return NVPTXISD::Suld3DV4I8Clamp;
3030   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
3031     return NVPTXISD::Suld3DV4I16Clamp;
3032   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
3033     return NVPTXISD::Suld3DV4I32Clamp;
3034   case Intrinsic::nvvm_suld_1d_i8_trap:
3035     return NVPTXISD::Suld1DI8Trap;
3036   case Intrinsic::nvvm_suld_1d_i16_trap:
3037     return NVPTXISD::Suld1DI16Trap;
3038   case Intrinsic::nvvm_suld_1d_i32_trap:
3039     return NVPTXISD::Suld1DI32Trap;
3040   case Intrinsic::nvvm_suld_1d_i64_trap:
3041     return NVPTXISD::Suld1DI64Trap;
3042   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3043     return NVPTXISD::Suld1DV2I8Trap;
3044   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3045     return NVPTXISD::Suld1DV2I16Trap;
3046   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3047     return NVPTXISD::Suld1DV2I32Trap;
3048   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3049     return NVPTXISD::Suld1DV2I64Trap;
3050   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3051     return NVPTXISD::Suld1DV4I8Trap;
3052   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3053     return NVPTXISD::Suld1DV4I16Trap;
3054   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3055     return NVPTXISD::Suld1DV4I32Trap;
3056   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3057     return NVPTXISD::Suld1DArrayI8Trap;
3058   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3059     return NVPTXISD::Suld1DArrayI16Trap;
3060   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3061     return NVPTXISD::Suld1DArrayI32Trap;
3062   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3063     return NVPTXISD::Suld1DArrayI64Trap;
3064   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3065     return NVPTXISD::Suld1DArrayV2I8Trap;
3066   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3067     return NVPTXISD::Suld1DArrayV2I16Trap;
3068   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3069     return NVPTXISD::Suld1DArrayV2I32Trap;
3070   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3071     return NVPTXISD::Suld1DArrayV2I64Trap;
3072   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3073     return NVPTXISD::Suld1DArrayV4I8Trap;
3074   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3075     return NVPTXISD::Suld1DArrayV4I16Trap;
3076   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3077     return NVPTXISD::Suld1DArrayV4I32Trap;
3078   case Intrinsic::nvvm_suld_2d_i8_trap:
3079     return NVPTXISD::Suld2DI8Trap;
3080   case Intrinsic::nvvm_suld_2d_i16_trap:
3081     return NVPTXISD::Suld2DI16Trap;
3082   case Intrinsic::nvvm_suld_2d_i32_trap:
3083     return NVPTXISD::Suld2DI32Trap;
3084   case Intrinsic::nvvm_suld_2d_i64_trap:
3085     return NVPTXISD::Suld2DI64Trap;
3086   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3087     return NVPTXISD::Suld2DV2I8Trap;
3088   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3089     return NVPTXISD::Suld2DV2I16Trap;
3090   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3091     return NVPTXISD::Suld2DV2I32Trap;
3092   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3093     return NVPTXISD::Suld2DV2I64Trap;
3094   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3095     return NVPTXISD::Suld2DV4I8Trap;
3096   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3097     return NVPTXISD::Suld2DV4I16Trap;
3098   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3099     return NVPTXISD::Suld2DV4I32Trap;
3100   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3101     return NVPTXISD::Suld2DArrayI8Trap;
3102   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3103     return NVPTXISD::Suld2DArrayI16Trap;
3104   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3105     return NVPTXISD::Suld2DArrayI32Trap;
3106   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3107     return NVPTXISD::Suld2DArrayI64Trap;
3108   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3109     return NVPTXISD::Suld2DArrayV2I8Trap;
3110   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3111     return NVPTXISD::Suld2DArrayV2I16Trap;
3112   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3113     return NVPTXISD::Suld2DArrayV2I32Trap;
3114   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3115     return NVPTXISD::Suld2DArrayV2I64Trap;
3116   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3117     return NVPTXISD::Suld2DArrayV4I8Trap;
3118   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3119     return NVPTXISD::Suld2DArrayV4I16Trap;
3120   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3121     return NVPTXISD::Suld2DArrayV4I32Trap;
3122   case Intrinsic::nvvm_suld_3d_i8_trap:
3123     return NVPTXISD::Suld3DI8Trap;
3124   case Intrinsic::nvvm_suld_3d_i16_trap:
3125     return NVPTXISD::Suld3DI16Trap;
3126   case Intrinsic::nvvm_suld_3d_i32_trap:
3127     return NVPTXISD::Suld3DI32Trap;
3128   case Intrinsic::nvvm_suld_3d_i64_trap:
3129     return NVPTXISD::Suld3DI64Trap;
3130   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3131     return NVPTXISD::Suld3DV2I8Trap;
3132   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3133     return NVPTXISD::Suld3DV2I16Trap;
3134   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3135     return NVPTXISD::Suld3DV2I32Trap;
3136   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3137     return NVPTXISD::Suld3DV2I64Trap;
3138   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3139     return NVPTXISD::Suld3DV4I8Trap;
3140   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3141     return NVPTXISD::Suld3DV4I16Trap;
3142   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3143     return NVPTXISD::Suld3DV4I32Trap;
3144   case Intrinsic::nvvm_suld_1d_i8_zero:
3145     return NVPTXISD::Suld1DI8Zero;
3146   case Intrinsic::nvvm_suld_1d_i16_zero:
3147     return NVPTXISD::Suld1DI16Zero;
3148   case Intrinsic::nvvm_suld_1d_i32_zero:
3149     return NVPTXISD::Suld1DI32Zero;
3150   case Intrinsic::nvvm_suld_1d_i64_zero:
3151     return NVPTXISD::Suld1DI64Zero;
3152   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3153     return NVPTXISD::Suld1DV2I8Zero;
3154   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3155     return NVPTXISD::Suld1DV2I16Zero;
3156   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3157     return NVPTXISD::Suld1DV2I32Zero;
3158   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3159     return NVPTXISD::Suld1DV2I64Zero;
3160   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3161     return NVPTXISD::Suld1DV4I8Zero;
3162   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3163     return NVPTXISD::Suld1DV4I16Zero;
3164   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3165     return NVPTXISD::Suld1DV4I32Zero;
3166   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3167     return NVPTXISD::Suld1DArrayI8Zero;
3168   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3169     return NVPTXISD::Suld1DArrayI16Zero;
3170   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3171     return NVPTXISD::Suld1DArrayI32Zero;
3172   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3173     return NVPTXISD::Suld1DArrayI64Zero;
3174   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3175     return NVPTXISD::Suld1DArrayV2I8Zero;
3176   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3177     return NVPTXISD::Suld1DArrayV2I16Zero;
3178   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3179     return NVPTXISD::Suld1DArrayV2I32Zero;
3180   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3181     return NVPTXISD::Suld1DArrayV2I64Zero;
3182   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3183     return NVPTXISD::Suld1DArrayV4I8Zero;
3184   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3185     return NVPTXISD::Suld1DArrayV4I16Zero;
3186   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3187     return NVPTXISD::Suld1DArrayV4I32Zero;
3188   case Intrinsic::nvvm_suld_2d_i8_zero:
3189     return NVPTXISD::Suld2DI8Zero;
3190   case Intrinsic::nvvm_suld_2d_i16_zero:
3191     return NVPTXISD::Suld2DI16Zero;
3192   case Intrinsic::nvvm_suld_2d_i32_zero:
3193     return NVPTXISD::Suld2DI32Zero;
3194   case Intrinsic::nvvm_suld_2d_i64_zero:
3195     return NVPTXISD::Suld2DI64Zero;
3196   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3197     return NVPTXISD::Suld2DV2I8Zero;
3198   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3199     return NVPTXISD::Suld2DV2I16Zero;
3200   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3201     return NVPTXISD::Suld2DV2I32Zero;
3202   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3203     return NVPTXISD::Suld2DV2I64Zero;
3204   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3205     return NVPTXISD::Suld2DV4I8Zero;
3206   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3207     return NVPTXISD::Suld2DV4I16Zero;
3208   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3209     return NVPTXISD::Suld2DV4I32Zero;
3210   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3211     return NVPTXISD::Suld2DArrayI8Zero;
3212   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3213     return NVPTXISD::Suld2DArrayI16Zero;
3214   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3215     return NVPTXISD::Suld2DArrayI32Zero;
3216   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3217     return NVPTXISD::Suld2DArrayI64Zero;
3218   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3219     return NVPTXISD::Suld2DArrayV2I8Zero;
3220   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3221     return NVPTXISD::Suld2DArrayV2I16Zero;
3222   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3223     return NVPTXISD::Suld2DArrayV2I32Zero;
3224   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3225     return NVPTXISD::Suld2DArrayV2I64Zero;
3226   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3227     return NVPTXISD::Suld2DArrayV4I8Zero;
3228   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3229     return NVPTXISD::Suld2DArrayV4I16Zero;
3230   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3231     return NVPTXISD::Suld2DArrayV4I32Zero;
3232   case Intrinsic::nvvm_suld_3d_i8_zero:
3233     return NVPTXISD::Suld3DI8Zero;
3234   case Intrinsic::nvvm_suld_3d_i16_zero:
3235     return NVPTXISD::Suld3DI16Zero;
3236   case Intrinsic::nvvm_suld_3d_i32_zero:
3237     return NVPTXISD::Suld3DI32Zero;
3238   case Intrinsic::nvvm_suld_3d_i64_zero:
3239     return NVPTXISD::Suld3DI64Zero;
3240   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3241     return NVPTXISD::Suld3DV2I8Zero;
3242   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3243     return NVPTXISD::Suld3DV2I16Zero;
3244   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3245     return NVPTXISD::Suld3DV2I32Zero;
3246   case Intrinsic::nvvm_suld_3d_v2i64_zero:
3247     return NVPTXISD::Suld3DV2I64Zero;
3248   case Intrinsic::nvvm_suld_3d_v4i8_zero:
3249     return NVPTXISD::Suld3DV4I8Zero;
3250   case Intrinsic::nvvm_suld_3d_v4i16_zero:
3251     return NVPTXISD::Suld3DV4I16Zero;
3252   case Intrinsic::nvvm_suld_3d_v4i32_zero:
3253     return NVPTXISD::Suld3DV4I32Zero;
3254   }
3255 }
3256
3257 // llvm.ptx.memcpy.const and llvm.ptx.memmove.const need to be modeled as
3258 // TgtMemIntrinsic
3259 // because we need the information that is only available in the "Value" type
3260 // of destination
3261 // pointer. In particular, the address space information.
3262 bool NVPTXTargetLowering::getTgtMemIntrinsic(
3263     IntrinsicInfo &Info, const CallInst &I, unsigned Intrinsic) const {
3264   switch (Intrinsic) {
3265   default:
3266     return false;
3267
3268   case Intrinsic::nvvm_atomic_load_add_f32:
3269     Info.opc = ISD::INTRINSIC_W_CHAIN;
3270     Info.memVT = MVT::f32;
3271     Info.ptrVal = I.getArgOperand(0);
3272     Info.offset = 0;
3273     Info.vol = 0;
3274     Info.readMem = true;
3275     Info.writeMem = true;
3276     Info.align = 0;
3277     return true;
3278
3279   case Intrinsic::nvvm_atomic_load_inc_32:
3280   case Intrinsic::nvvm_atomic_load_dec_32:
3281     Info.opc = ISD::INTRINSIC_W_CHAIN;
3282     Info.memVT = MVT::i32;
3283     Info.ptrVal = I.getArgOperand(0);
3284     Info.offset = 0;
3285     Info.vol = 0;
3286     Info.readMem = true;
3287     Info.writeMem = true;
3288     Info.align = 0;
3289     return true;
3290
3291   case Intrinsic::nvvm_ldu_global_i:
3292   case Intrinsic::nvvm_ldu_global_f:
3293   case Intrinsic::nvvm_ldu_global_p: {
3294
3295     Info.opc = ISD::INTRINSIC_W_CHAIN;
3296     if (Intrinsic == Intrinsic::nvvm_ldu_global_i)
3297       Info.memVT = getValueType(I.getType());
3298     else if(Intrinsic == Intrinsic::nvvm_ldu_global_p)
3299       Info.memVT = getPointerTy();
3300     else
3301       Info.memVT = getValueType(I.getType());
3302     Info.ptrVal = I.getArgOperand(0);
3303     Info.offset = 0;
3304     Info.vol = 0;
3305     Info.readMem = true;
3306     Info.writeMem = false;
3307     Info.align = cast<ConstantInt>(I.getArgOperand(1))->getZExtValue();
3308
3309     return true;
3310   }
3311   case Intrinsic::nvvm_ldg_global_i:
3312   case Intrinsic::nvvm_ldg_global_f:
3313   case Intrinsic::nvvm_ldg_global_p: {
3314
3315     Info.opc = ISD::INTRINSIC_W_CHAIN;
3316     if (Intrinsic == Intrinsic::nvvm_ldg_global_i)
3317       Info.memVT = getValueType(I.getType());
3318     else if(Intrinsic == Intrinsic::nvvm_ldg_global_p)
3319       Info.memVT = getPointerTy();
3320     else
3321       Info.memVT = getValueType(I.getType());
3322     Info.ptrVal = I.getArgOperand(0);
3323     Info.offset = 0;
3324     Info.vol = 0;
3325     Info.readMem = true;
3326     Info.writeMem = false;
3327     Info.align = cast<ConstantInt>(I.getArgOperand(1))->getZExtValue();
3328
3329     return true;
3330   }
3331
3332   case Intrinsic::nvvm_tex_1d_v4f32_s32:
3333   case Intrinsic::nvvm_tex_1d_v4f32_f32:
3334   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
3335   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
3336   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
3337   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
3338   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
3339   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
3340   case Intrinsic::nvvm_tex_2d_v4f32_s32:
3341   case Intrinsic::nvvm_tex_2d_v4f32_f32:
3342   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
3343   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
3344   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
3345   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
3346   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
3347   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
3348   case Intrinsic::nvvm_tex_3d_v4f32_s32:
3349   case Intrinsic::nvvm_tex_3d_v4f32_f32:
3350   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
3351   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
3352   case Intrinsic::nvvm_tex_cube_v4f32_f32:
3353   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
3354   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
3355   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
3356   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
3357   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
3358   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
3359   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
3360   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
3361   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
3362   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
3363   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
3364   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
3365   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
3366   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
3367   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
3368   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
3369   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
3370   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
3371   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
3372   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
3373   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
3374   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
3375   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
3376   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
3377   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
3378   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
3379   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
3380   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
3381   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
3382   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
3383   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
3384   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
3385   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
3386   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
3387   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32: {
3388     Info.opc = getOpcForTextureInstr(Intrinsic);
3389     Info.memVT = MVT::v4f32;
3390     Info.ptrVal = nullptr;
3391     Info.offset = 0;
3392     Info.vol = 0;
3393     Info.readMem = true;
3394     Info.writeMem = false;
3395     Info.align = 16;
3396     return true;
3397   }
3398   case Intrinsic::nvvm_tex_1d_v4s32_s32:
3399   case Intrinsic::nvvm_tex_1d_v4s32_f32:
3400   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
3401   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
3402   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
3403   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
3404   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
3405   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
3406   case Intrinsic::nvvm_tex_2d_v4s32_s32:
3407   case Intrinsic::nvvm_tex_2d_v4s32_f32:
3408   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
3409   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
3410   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
3411   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
3412   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
3413   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
3414   case Intrinsic::nvvm_tex_3d_v4s32_s32:
3415   case Intrinsic::nvvm_tex_3d_v4s32_f32:
3416   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
3417   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
3418   case Intrinsic::nvvm_tex_cube_v4s32_f32:
3419   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
3420   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
3421   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
3422   case Intrinsic::nvvm_tex_cube_v4u32_f32:
3423   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
3424   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
3425   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
3426   case Intrinsic::nvvm_tex_1d_v4u32_s32:
3427   case Intrinsic::nvvm_tex_1d_v4u32_f32:
3428   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
3429   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
3430   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
3431   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
3432   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
3433   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
3434   case Intrinsic::nvvm_tex_2d_v4u32_s32:
3435   case Intrinsic::nvvm_tex_2d_v4u32_f32:
3436   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
3437   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
3438   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
3439   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
3440   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
3441   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
3442   case Intrinsic::nvvm_tex_3d_v4u32_s32:
3443   case Intrinsic::nvvm_tex_3d_v4u32_f32:
3444   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
3445   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
3446   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
3447   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
3448   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
3449   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
3450   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
3451   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
3452   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
3453   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
3454   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
3455   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
3456   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
3457   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
3458   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
3459   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
3460   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
3461   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
3462   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
3463   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
3464   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
3465   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
3466   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
3467   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
3468   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
3469   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
3470   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
3471   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
3472   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
3473   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
3474   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
3475   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
3476   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
3477   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
3478   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
3479   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
3480   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
3481   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
3482   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
3483   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
3484   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
3485   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
3486   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
3487   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
3488   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
3489   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
3490   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
3491   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
3492   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
3493   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
3494   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
3495   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
3496   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
3497   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
3498   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
3499   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
3500   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
3501   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
3502   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
3503   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
3504   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
3505   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
3506   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
3507   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
3508   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
3509   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32: {
3510     Info.opc = getOpcForTextureInstr(Intrinsic);
3511     Info.memVT = MVT::v4i32;
3512     Info.ptrVal = nullptr;
3513     Info.offset = 0;
3514     Info.vol = 0;
3515     Info.readMem = true;
3516     Info.writeMem = false;
3517     Info.align = 16;
3518     return true;
3519   }
3520   case Intrinsic::nvvm_suld_1d_i8_clamp:
3521   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
3522   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
3523   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
3524   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
3525   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
3526   case Intrinsic::nvvm_suld_2d_i8_clamp:
3527   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
3528   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
3529   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
3530   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
3531   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
3532   case Intrinsic::nvvm_suld_3d_i8_clamp:
3533   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
3534   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
3535   case Intrinsic::nvvm_suld_1d_i8_trap:
3536   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3537   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3538   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3539   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3540   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3541   case Intrinsic::nvvm_suld_2d_i8_trap:
3542   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3543   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3544   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3545   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3546   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3547   case Intrinsic::nvvm_suld_3d_i8_trap:
3548   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3549   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3550   case Intrinsic::nvvm_suld_1d_i8_zero:
3551   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3552   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3553   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3554   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3555   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3556   case Intrinsic::nvvm_suld_2d_i8_zero:
3557   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3558   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3559   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3560   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3561   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3562   case Intrinsic::nvvm_suld_3d_i8_zero:
3563   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3564   case Intrinsic::nvvm_suld_3d_v4i8_zero: {
3565     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3566     Info.memVT = MVT::i8;
3567     Info.ptrVal = nullptr;
3568     Info.offset = 0;
3569     Info.vol = 0;
3570     Info.readMem = true;
3571     Info.writeMem = false;
3572     Info.align = 16;
3573     return true;
3574   }
3575   case Intrinsic::nvvm_suld_1d_i16_clamp:
3576   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
3577   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
3578   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
3579   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
3580   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
3581   case Intrinsic::nvvm_suld_2d_i16_clamp:
3582   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
3583   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
3584   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
3585   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
3586   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
3587   case Intrinsic::nvvm_suld_3d_i16_clamp:
3588   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
3589   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
3590   case Intrinsic::nvvm_suld_1d_i16_trap:
3591   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3592   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3593   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3594   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3595   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3596   case Intrinsic::nvvm_suld_2d_i16_trap:
3597   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3598   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3599   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3600   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3601   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3602   case Intrinsic::nvvm_suld_3d_i16_trap:
3603   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3604   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3605   case Intrinsic::nvvm_suld_1d_i16_zero:
3606   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3607   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3608   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3609   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3610   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3611   case Intrinsic::nvvm_suld_2d_i16_zero:
3612   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3613   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3614   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3615   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3616   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3617   case Intrinsic::nvvm_suld_3d_i16_zero:
3618   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3619   case Intrinsic::nvvm_suld_3d_v4i16_zero: {
3620     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3621     Info.memVT = MVT::i16;
3622     Info.ptrVal = nullptr;
3623     Info.offset = 0;
3624     Info.vol = 0;
3625     Info.readMem = true;
3626     Info.writeMem = false;
3627     Info.align = 16;
3628     return true;
3629   }
3630   case Intrinsic::nvvm_suld_1d_i32_clamp:
3631   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
3632   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
3633   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
3634   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
3635   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
3636   case Intrinsic::nvvm_suld_2d_i32_clamp:
3637   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
3638   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
3639   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
3640   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
3641   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
3642   case Intrinsic::nvvm_suld_3d_i32_clamp:
3643   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
3644   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
3645   case Intrinsic::nvvm_suld_1d_i32_trap:
3646   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3647   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3648   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3649   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3650   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3651   case Intrinsic::nvvm_suld_2d_i32_trap:
3652   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3653   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3654   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3655   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3656   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3657   case Intrinsic::nvvm_suld_3d_i32_trap:
3658   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3659   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3660   case Intrinsic::nvvm_suld_1d_i32_zero:
3661   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3662   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3663   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3664   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3665   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3666   case Intrinsic::nvvm_suld_2d_i32_zero:
3667   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3668   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3669   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3670   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3671   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3672   case Intrinsic::nvvm_suld_3d_i32_zero:
3673   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3674   case Intrinsic::nvvm_suld_3d_v4i32_zero: {
3675     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3676     Info.memVT = MVT::i32;
3677     Info.ptrVal = nullptr;
3678     Info.offset = 0;
3679     Info.vol = 0;
3680     Info.readMem = true;
3681     Info.writeMem = false;
3682     Info.align = 16;
3683     return true;
3684   }
3685   case Intrinsic::nvvm_suld_1d_i64_clamp:
3686   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
3687   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
3688   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
3689   case Intrinsic::nvvm_suld_2d_i64_clamp:
3690   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
3691   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
3692   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
3693   case Intrinsic::nvvm_suld_3d_i64_clamp:
3694   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
3695   case Intrinsic::nvvm_suld_1d_i64_trap:
3696   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3697   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3698   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3699   case Intrinsic::nvvm_suld_2d_i64_trap:
3700   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3701   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3702   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3703   case Intrinsic::nvvm_suld_3d_i64_trap:
3704   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3705   case Intrinsic::nvvm_suld_1d_i64_zero:
3706   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3707   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3708   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3709   case Intrinsic::nvvm_suld_2d_i64_zero:
3710   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3711   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3712   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3713   case Intrinsic::nvvm_suld_3d_i64_zero:
3714   case Intrinsic::nvvm_suld_3d_v2i64_zero: {
3715     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3716     Info.memVT = MVT::i64;
3717     Info.ptrVal = nullptr;
3718     Info.offset = 0;
3719     Info.vol = 0;
3720     Info.readMem = true;
3721     Info.writeMem = false;
3722     Info.align = 16;
3723     return true;
3724   }
3725   }
3726   return false;
3727 }
3728
3729 /// isLegalAddressingMode - Return true if the addressing mode represented
3730 /// by AM is legal for this target, for a load/store of the specified type.
3731 /// Used to guide target specific optimizations, like loop strength reduction
3732 /// (LoopStrengthReduce.cpp) and memory optimization for address mode
3733 /// (CodeGenPrepare.cpp)
3734 bool NVPTXTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3735                                                 Type *Ty,
3736                                                 unsigned AS) const {
3737
3738   // AddrMode - This represents an addressing mode of:
3739   //    BaseGV + BaseOffs + BaseReg + Scale*ScaleReg
3740   //
3741   // The legal address modes are
3742   // - [avar]
3743   // - [areg]
3744   // - [areg+immoff]
3745   // - [immAddr]
3746
3747   if (AM.BaseGV) {
3748     if (AM.BaseOffs || AM.HasBaseReg || AM.Scale)
3749       return false;
3750     return true;
3751   }
3752
3753   switch (AM.Scale) {
3754   case 0: // "r", "r+i" or "i" is allowed
3755     break;
3756   case 1:
3757     if (AM.HasBaseReg) // "r+r+i" or "r+r" is not allowed.
3758       return false;
3759     // Otherwise we have r+i.
3760     break;
3761   default:
3762     // No scale > 1 is allowed
3763     return false;
3764   }
3765   return true;
3766 }
3767
3768 //===----------------------------------------------------------------------===//
3769 //                         NVPTX Inline Assembly Support
3770 //===----------------------------------------------------------------------===//
3771
3772 /// getConstraintType - Given a constraint letter, return the type of
3773 /// constraint it is for this target.
3774 NVPTXTargetLowering::ConstraintType
3775 NVPTXTargetLowering::getConstraintType(StringRef Constraint) const {
3776   if (Constraint.size() == 1) {
3777     switch (Constraint[0]) {
3778     default:
3779       break;
3780     case 'b':
3781     case 'r':
3782     case 'h':
3783     case 'c':
3784     case 'l':
3785     case 'f':
3786     case 'd':
3787     case '0':
3788     case 'N':
3789       return C_RegisterClass;
3790     }
3791   }
3792   return TargetLowering::getConstraintType(Constraint);
3793 }
3794
3795 std::pair<unsigned, const TargetRegisterClass *>
3796 NVPTXTargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
3797                                                   StringRef Constraint,
3798                                                   MVT VT) const {
3799   if (Constraint.size() == 1) {
3800     switch (Constraint[0]) {
3801     case 'b':
3802       return std::make_pair(0U, &NVPTX::Int1RegsRegClass);
3803     case 'c':
3804       return std::make_pair(0U, &NVPTX::Int16RegsRegClass);
3805     case 'h':
3806       return std::make_pair(0U, &NVPTX::Int16RegsRegClass);
3807     case 'r':
3808       return std::make_pair(0U, &NVPTX::Int32RegsRegClass);
3809     case 'l':
3810     case 'N':
3811       return std::make_pair(0U, &NVPTX::Int64RegsRegClass);
3812     case 'f':
3813       return std::make_pair(0U, &NVPTX::Float32RegsRegClass);
3814     case 'd':
3815       return std::make_pair(0U, &NVPTX::Float64RegsRegClass);
3816     }
3817   }
3818   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
3819 }
3820
3821 /// getFunctionAlignment - Return the Log2 alignment of this function.
3822 unsigned NVPTXTargetLowering::getFunctionAlignment(const Function *) const {
3823   return 4;
3824 }
3825
3826 //===----------------------------------------------------------------------===//
3827 //                         NVPTX DAG Combining
3828 //===----------------------------------------------------------------------===//
3829
3830 bool NVPTXTargetLowering::allowFMA(MachineFunction &MF,
3831                                    CodeGenOpt::Level OptLevel) const {
3832   const Function *F = MF.getFunction();
3833   const TargetOptions &TO = MF.getTarget().Options;
3834
3835   // Always honor command-line argument
3836   if (FMAContractLevelOpt.getNumOccurrences() > 0) {
3837     return FMAContractLevelOpt > 0;
3838   } else if (OptLevel == 0) {
3839     // Do not contract if we're not optimizing the code
3840     return false;
3841   } else if (TO.AllowFPOpFusion == FPOpFusion::Fast || TO.UnsafeFPMath) {
3842     // Honor TargetOptions flags that explicitly say fusion is okay
3843     return true;
3844   } else if (F->hasFnAttribute("unsafe-fp-math")) {
3845     // Check for unsafe-fp-math=true coming from Clang
3846     Attribute Attr = F->getFnAttribute("unsafe-fp-math");
3847     StringRef Val = Attr.getValueAsString();
3848     if (Val == "true")
3849       return true;
3850   }
3851
3852   // We did not have a clear indication that fusion is allowed, so assume not
3853   return false;
3854 }
3855
3856 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
3857 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
3858 /// called with the default operands, and if that fails, with commuted
3859 /// operands.
3860 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
3861                                            TargetLowering::DAGCombinerInfo &DCI,
3862                                              const NVPTXSubtarget &Subtarget,
3863                                              CodeGenOpt::Level OptLevel) {
3864   SelectionDAG  &DAG = DCI.DAG;
3865   // Skip non-integer, non-scalar case
3866   EVT VT=N0.getValueType();
3867   if (VT.isVector())
3868     return SDValue();
3869
3870   // fold (add (mul a, b), c) -> (mad a, b, c)
3871   //
3872   if (N0.getOpcode() == ISD::MUL) {
3873     assert (VT.isInteger());
3874     // For integer:
3875     // Since integer multiply-add costs the same as integer multiply
3876     // but is more costly than integer add, do the fusion only when
3877     // the mul is only used in the add.
3878     if (OptLevel==CodeGenOpt::None || VT != MVT::i32 ||
3879         !N0.getNode()->hasOneUse())
3880       return SDValue();
3881
3882     // Do the folding
3883     return DAG.getNode(NVPTXISD::IMAD, SDLoc(N), VT,
3884                        N0.getOperand(0), N0.getOperand(1), N1);
3885   }
3886   else if (N0.getOpcode() == ISD::FMUL) {
3887     if (VT == MVT::f32 || VT == MVT::f64) {
3888       const auto *TLI = static_cast<const NVPTXTargetLowering *>(
3889           &DAG.getTargetLoweringInfo());
3890       if (!TLI->allowFMA(DAG.getMachineFunction(), OptLevel))
3891         return SDValue();
3892
3893       // For floating point:
3894       // Do the fusion only when the mul has less than 5 uses and all
3895       // are add.
3896       // The heuristic is that if a use is not an add, then that use
3897       // cannot be fused into fma, therefore mul is still needed anyway.
3898       // If there are more than 4 uses, even if they are all add, fusing
3899       // them will increase register pressue.
3900       //
3901       int numUses = 0;
3902       int nonAddCount = 0;
3903       for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
3904            UE = N0.getNode()->use_end();
3905            UI != UE; ++UI) {
3906         numUses++;
3907         SDNode *User = *UI;
3908         if (User->getOpcode() != ISD::FADD)
3909           ++nonAddCount;
3910       }
3911       if (numUses >= 5)
3912         return SDValue();
3913       if (nonAddCount) {
3914         int orderNo = N->getIROrder();
3915         int orderNo2 = N0.getNode()->getIROrder();