lib/Target/NVPTX/NVPTXISelLowering.cpp

   1 //
   2 //                     The LLVM Compiler Infrastructure
   3 //
   4 // This file is distributed under the University of Illinois Open Source
   5 // License. See LICENSE.TXT for details.
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the interfaces that NVPTX uses to lower LLVM code into a
  10 // selection DAG.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "NVPTXISelLowering.h"
  15 #include "NVPTX.h"
  16 #include "NVPTXTargetMachine.h"
  17 #include "NVPTXTargetObjectFile.h"
  18 #include "NVPTXUtilities.h"
  19 #include "llvm/CodeGen/Analysis.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  25 #include "llvm/IR/CallSite.h"
  26 #include "llvm/IR/DerivedTypes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GlobalValue.h"
  29 #include "llvm/IR/IntrinsicInst.h"
  30 #include "llvm/IR/Intrinsics.h"
  31 #include "llvm/IR/Module.h"
  32 #include "llvm/MC/MCSectionELF.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include <sstream>
  39
  40 #undef DEBUG_TYPE
  41 #define DEBUG_TYPE "nvptx-lower"
  42
  43 using namespace llvm;
  44
  45 static unsigned int uniqueCallSite = 0;
  46
  47 static cl::opt<bool> sched4reg(
  48     "nvptx-sched4reg",
  49     cl::desc("NVPTX Specific: schedule for register pressue"), cl::init(false));
  50
  51 static cl::opt<unsigned>
  52 FMAContractLevelOpt("nvptx-fma-level", cl::ZeroOrMore, cl::Hidden,
  53                     cl::desc("NVPTX Specific: FMA contraction (0: don't do it"
  54                              " 1: do it  2: do it aggressively"),
  55                     cl::init(2));
  56
  57 static bool IsPTXVectorType(MVT VT) {
  58   switch (VT.SimpleTy) {
  59   default:
  60     return false;
  61   case MVT::v2i1:
  62   case MVT::v4i1:
  63   case MVT::v2i8:
  64   case MVT::v4i8:
  65   case MVT::v2i16:
  66   case MVT::v4i16:
  67   case MVT::v2i32:
  68   case MVT::v4i32:
  69   case MVT::v2i64:
  70   case MVT::v2f32:
  71   case MVT::v4f32:
  72   case MVT::v2f64:
  73     return true;
  74   }
  75 }
  76
  77 /// ComputePTXValueVTs - For the given Type \p Ty, returns the set of primitive
  78 /// EVTs that compose it.  Unlike ComputeValueVTs, this will break apart vectors
  79 /// into their primitive components.
  80 /// NOTE: This is a band-aid for code that expects ComputeValueVTs to return the
  81 /// same number of types as the Ins/Outs arrays in LowerFormalArguments,
  82 /// LowerCall, and LowerReturn.
  83 static void ComputePTXValueVTs(const TargetLowering &TLI, Type *Ty,
  84                                SmallVectorImpl<EVT> &ValueVTs,
  85                                SmallVectorImpl<uint64_t> *Offsets = nullptr,
  86                                uint64_t StartingOffset = 0) {
  87   SmallVector<EVT, 16> TempVTs;
  88   SmallVector<uint64_t, 16> TempOffsets;
  89
  90   ComputeValueVTs(TLI, Ty, TempVTs, &TempOffsets, StartingOffset);
  91   for (unsigned i = 0, e = TempVTs.size(); i != e; ++i) {
  92     EVT VT = TempVTs[i];
  93     uint64_t Off = TempOffsets[i];
  94     if (VT.isVector())
  95       for (unsigned j = 0, je = VT.getVectorNumElements(); j != je; ++j) {
  96         ValueVTs.push_back(VT.getVectorElementType());
  97         if (Offsets)
  98           Offsets->push_back(Off+j*VT.getVectorElementType().getStoreSize());
  99       }
 100     else {
 101       ValueVTs.push_back(VT);
 102       if (Offsets)
 103         Offsets->push_back(Off);
 104     }
 105   }
 106 }
 107
 108 // NVPTXTargetLowering Constructor.
 109 NVPTXTargetLowering::NVPTXTargetLowering(const NVPTXTargetMachine &TM)
 110     : TargetLowering(TM, new NVPTXTargetObjectFile()), nvTM(&TM),
 111       nvptxSubtarget(TM.getSubtarget<NVPTXSubtarget>()) {
 112
 113   // always lower memset, memcpy, and memmove intrinsics to load/store
 114   // instructions, rather
 115   // then generating calls to memset, mempcy or memmove.
 116   MaxStoresPerMemset = (unsigned) 0xFFFFFFFF;
 117   MaxStoresPerMemcpy = (unsigned) 0xFFFFFFFF;
 118   MaxStoresPerMemmove = (unsigned) 0xFFFFFFFF;
 119
 120   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 121   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 122
 123   // Jump is Expensive. Don't create extra control flow for 'and', 'or'
 124   // condition branches.
 125   setJumpIsExpensive(true);
 126
 127   // By default, use the Source scheduling
 128   if (sched4reg)
 129     setSchedulingPreference(Sched::RegPressure);
 130   else
 131     setSchedulingPreference(Sched::Source);
 132
 133   addRegisterClass(MVT::i1, &NVPTX::Int1RegsRegClass);
 134   addRegisterClass(MVT::i16, &NVPTX::Int16RegsRegClass);
 135   addRegisterClass(MVT::i32, &NVPTX::Int32RegsRegClass);
 136   addRegisterClass(MVT::i64, &NVPTX::Int64RegsRegClass);
 137   addRegisterClass(MVT::f32, &NVPTX::Float32RegsRegClass);
 138   addRegisterClass(MVT::f64, &NVPTX::Float64RegsRegClass);
 139
 140   // Operations not directly supported by NVPTX.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 143   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
 144   setOperationAction(ISD::SELECT_CC, MVT::i8, Expand);
 145   setOperationAction(ISD::SELECT_CC, MVT::i16, Expand);
 146   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 147   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 148   setOperationAction(ISD::BR_CC, MVT::f32, Expand);
 149   setOperationAction(ISD::BR_CC, MVT::f64, Expand);
 150   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 151   setOperationAction(ISD::BR_CC, MVT::i8, Expand);
 152   setOperationAction(ISD::BR_CC, MVT::i16, Expand);
 153   setOperationAction(ISD::BR_CC, MVT::i32, Expand);
 154   setOperationAction(ISD::BR_CC, MVT::i64, Expand);
 155   // Some SIGN_EXTEND_INREG can be done using cvt instruction.
 156   // For others we will expand to a SHL/SRA pair.
 157   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i64, Legal);
 158   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 159   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Legal);
 161   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 162
 163   setOperationAction(ISD::SHL_PARTS, MVT::i32  , Custom);
 164   setOperationAction(ISD::SRA_PARTS, MVT::i32  , Custom);
 165   setOperationAction(ISD::SRL_PARTS, MVT::i32  , Custom);
 166   setOperationAction(ISD::SHL_PARTS, MVT::i64  , Custom);
 167   setOperationAction(ISD::SRA_PARTS, MVT::i64  , Custom);
 168   setOperationAction(ISD::SRL_PARTS, MVT::i64  , Custom);
 169
 170   if (nvptxSubtarget.hasROT64()) {
 171     setOperationAction(ISD::ROTL, MVT::i64, Legal);
 172     setOperationAction(ISD::ROTR, MVT::i64, Legal);
 173   } else {
 174     setOperationAction(ISD::ROTL, MVT::i64, Expand);
 175     setOperationAction(ISD::ROTR, MVT::i64, Expand);
 176   }
 177   if (nvptxSubtarget.hasROT32()) {
 178     setOperationAction(ISD::ROTL, MVT::i32, Legal);
 179     setOperationAction(ISD::ROTR, MVT::i32, Legal);
 180   } else {
 181     setOperationAction(ISD::ROTL, MVT::i32, Expand);
 182     setOperationAction(ISD::ROTR, MVT::i32, Expand);
 183   }
 184
 185   setOperationAction(ISD::ROTL, MVT::i16, Expand);
 186   setOperationAction(ISD::ROTR, MVT::i16, Expand);
 187   setOperationAction(ISD::ROTL, MVT::i8, Expand);
 188   setOperationAction(ISD::ROTR, MVT::i8, Expand);
 189   setOperationAction(ISD::BSWAP, MVT::i16, Expand);
 190   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 191   setOperationAction(ISD::BSWAP, MVT::i64, Expand);
 192
 193   // Indirect branch is not supported.
 194   // This also disables Jump Table creation.
 195   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 196   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 197
 198   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 200
 201   // We want to legalize constant related memmove and memcopy
 202   // intrinsics.
 203   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
 204
 205   // Turn FP extload into load/fextend
 206   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 207   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 208   // Turn FP truncstore into trunc + store.
 209   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 210   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 211   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 212
 213   // PTX does not support load / store predicate registers
 214   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 215   setOperationAction(ISD::STORE, MVT::i1, Custom);
 216
 217   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 218   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 219   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 220   setTruncStoreAction(MVT::i32, MVT::i1, Expand);
 221   setTruncStoreAction(MVT::i16, MVT::i1, Expand);
 222   setTruncStoreAction(MVT::i8, MVT::i1, Expand);
 223
 224   // This is legal in NVPTX
 225   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 226   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 227
 228   // TRAP can be lowered to PTX trap
 229   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 230
 231   setOperationAction(ISD::ADDC, MVT::i64, Expand);
 232   setOperationAction(ISD::ADDE, MVT::i64, Expand);
 233
 234   // Register custom handling for vector loads/stores
 235   for (int i = MVT::FIRST_VECTOR_VALUETYPE; i <= MVT::LAST_VECTOR_VALUETYPE;
 236        ++i) {
 237     MVT VT = (MVT::SimpleValueType) i;
 238     if (IsPTXVectorType(VT)) {
 239       setOperationAction(ISD::LOAD, VT, Custom);
 240       setOperationAction(ISD::STORE, VT, Custom);
 241       setOperationAction(ISD::INTRINSIC_W_CHAIN, VT, Custom);
 242     }
 243   }
 244
 245   // Custom handling for i8 intrinsics
 246   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i8, Custom);
 247
 248   setOperationAction(ISD::CTLZ, MVT::i16, Legal);
 249   setOperationAction(ISD::CTLZ, MVT::i32, Legal);
 250   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
 251   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16, Legal);
 252   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Legal);
 253   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Legal);
 254   setOperationAction(ISD::CTTZ, MVT::i16, Expand);
 255   setOperationAction(ISD::CTTZ, MVT::i32, Expand);
 256   setOperationAction(ISD::CTTZ, MVT::i64, Expand);
 257   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16, Expand);
 258   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 259   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 260   setOperationAction(ISD::CTPOP, MVT::i16, Legal);
 261   setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 262   setOperationAction(ISD::CTPOP, MVT::i64, Legal);
 263
 264   // We have some custom DAG combine patterns for these nodes
 265   setTargetDAGCombine(ISD::ADD);
 266   setTargetDAGCombine(ISD::AND);
 267   setTargetDAGCombine(ISD::FADD);
 268   setTargetDAGCombine(ISD::MUL);
 269   setTargetDAGCombine(ISD::SHL);
 270
 271   // Now deduce the information based on the above mentioned
 272   // actions
 273   computeRegisterProperties();
 274 }
 275
 276 const char *NVPTXTargetLowering::getTargetNodeName(unsigned Opcode) const {
 277   switch (Opcode) {
 278   default:
 279     return nullptr;
 280   case NVPTXISD::CALL:
 281     return "NVPTXISD::CALL";
 282   case NVPTXISD::RET_FLAG:
 283     return "NVPTXISD::RET_FLAG";
 284   case NVPTXISD::Wrapper:
 285     return "NVPTXISD::Wrapper";
 286   case NVPTXISD::DeclareParam:
 287     return "NVPTXISD::DeclareParam";
 288   case NVPTXISD::DeclareScalarParam:
 289     return "NVPTXISD::DeclareScalarParam";
 290   case NVPTXISD::DeclareRet:
 291     return "NVPTXISD::DeclareRet";
 292   case NVPTXISD::DeclareRetParam:
 293     return "NVPTXISD::DeclareRetParam";
 294   case NVPTXISD::PrintCall:
 295     return "NVPTXISD::PrintCall";
 296   case NVPTXISD::LoadParam:
 297     return "NVPTXISD::LoadParam";
 298   case NVPTXISD::LoadParamV2:
 299     return "NVPTXISD::LoadParamV2";
 300   case NVPTXISD::LoadParamV4:
 301     return "NVPTXISD::LoadParamV4";
 302   case NVPTXISD::StoreParam:
 303     return "NVPTXISD::StoreParam";
 304   case NVPTXISD::StoreParamV2:
 305     return "NVPTXISD::StoreParamV2";
 306   case NVPTXISD::StoreParamV4:
 307     return "NVPTXISD::StoreParamV4";
 308   case NVPTXISD::StoreParamS32:
 309     return "NVPTXISD::StoreParamS32";
 310   case NVPTXISD::StoreParamU32:
 311     return "NVPTXISD::StoreParamU32";
 312   case NVPTXISD::CallArgBegin:
 313     return "NVPTXISD::CallArgBegin";
 314   case NVPTXISD::CallArg:
 315     return "NVPTXISD::CallArg";
 316   case NVPTXISD::LastCallArg:
 317     return "NVPTXISD::LastCallArg";
 318   case NVPTXISD::CallArgEnd:
 319     return "NVPTXISD::CallArgEnd";
 320   case NVPTXISD::CallVoid:
 321     return "NVPTXISD::CallVoid";
 322   case NVPTXISD::CallVal:
 323     return "NVPTXISD::CallVal";
 324   case NVPTXISD::CallSymbol:
 325     return "NVPTXISD::CallSymbol";
 326   case NVPTXISD::Prototype:
 327     return "NVPTXISD::Prototype";
 328   case NVPTXISD::MoveParam:
 329     return "NVPTXISD::MoveParam";
 330   case NVPTXISD::StoreRetval:
 331     return "NVPTXISD::StoreRetval";
 332   case NVPTXISD::StoreRetvalV2:
 333     return "NVPTXISD::StoreRetvalV2";
 334   case NVPTXISD::StoreRetvalV4:
 335     return "NVPTXISD::StoreRetvalV4";
 336   case NVPTXISD::PseudoUseParam:
 337     return "NVPTXISD::PseudoUseParam";
 338   case NVPTXISD::RETURN:
 339     return "NVPTXISD::RETURN";
 340   case NVPTXISD::CallSeqBegin:
 341     return "NVPTXISD::CallSeqBegin";
 342   case NVPTXISD::CallSeqEnd:
 343     return "NVPTXISD::CallSeqEnd";
 344   case NVPTXISD::CallPrototype:
 345     return "NVPTXISD::CallPrototype";
 346   case NVPTXISD::LoadV2:
 347     return "NVPTXISD::LoadV2";
 348   case NVPTXISD::LoadV4:
 349     return "NVPTXISD::LoadV4";
 350   case NVPTXISD::LDGV2:
 351     return "NVPTXISD::LDGV2";
 352   case NVPTXISD::LDGV4:
 353     return "NVPTXISD::LDGV4";
 354   case NVPTXISD::LDUV2:
 355     return "NVPTXISD::LDUV2";
 356   case NVPTXISD::LDUV4:
 357     return "NVPTXISD::LDUV4";
 358   case NVPTXISD::StoreV2:
 359     return "NVPTXISD::StoreV2";
 360   case NVPTXISD::StoreV4:
 361     return "NVPTXISD::StoreV4";
 362   case NVPTXISD::FUN_SHFL_CLAMP:
 363     return "NVPTXISD::FUN_SHFL_CLAMP";
 364   case NVPTXISD::FUN_SHFR_CLAMP:
 365     return "NVPTXISD::FUN_SHFR_CLAMP";
 366   case NVPTXISD::IMAD:
 367     return "NVPTXISD::IMAD";
 368   case NVPTXISD::MUL_WIDE_SIGNED:
 369     return "NVPTXISD::MUL_WIDE_SIGNED";
 370   case NVPTXISD::MUL_WIDE_UNSIGNED:
 371     return "NVPTXISD::MUL_WIDE_UNSIGNED";
 372   case NVPTXISD::Tex1DFloatS32:        return "NVPTXISD::Tex1DFloatS32";
 373   case NVPTXISD::Tex1DFloatFloat:      return "NVPTXISD::Tex1DFloatFloat";
 374   case NVPTXISD::Tex1DFloatFloatLevel:
 375     return "NVPTXISD::Tex1DFloatFloatLevel";
 376   case NVPTXISD::Tex1DFloatFloatGrad:
 377     return "NVPTXISD::Tex1DFloatFloatGrad";
 378   case NVPTXISD::Tex1DS32S32:          return "NVPTXISD::Tex1DS32S32";
 379   case NVPTXISD::Tex1DS32Float:        return "NVPTXISD::Tex1DS32Float";
 380   case NVPTXISD::Tex1DS32FloatLevel:
 381     return "NVPTXISD::Tex1DS32FloatLevel";
 382   case NVPTXISD::Tex1DS32FloatGrad:
 383     return "NVPTXISD::Tex1DS32FloatGrad";
 384   case NVPTXISD::Tex1DU32S32:          return "NVPTXISD::Tex1DU32S32";
 385   case NVPTXISD::Tex1DU32Float:        return "NVPTXISD::Tex1DU32Float";
 386   case NVPTXISD::Tex1DU32FloatLevel:
 387     return "NVPTXISD::Tex1DU32FloatLevel";
 388   case NVPTXISD::Tex1DU32FloatGrad:
 389     return "NVPTXISD::Tex1DU32FloatGrad";
 390   case NVPTXISD::Tex1DArrayFloatS32:   return "NVPTXISD::Tex1DArrayFloatS32";
 391   case NVPTXISD::Tex1DArrayFloatFloat: return "NVPTXISD::Tex1DArrayFloatFloat";
 392   case NVPTXISD::Tex1DArrayFloatFloatLevel:
 393     return "NVPTXISD::Tex1DArrayFloatFloatLevel";
 394   case NVPTXISD::Tex1DArrayFloatFloatGrad:
 395     return "NVPTXISD::Tex1DArrayFloatFloatGrad";
 396   case NVPTXISD::Tex1DArrayS32S32:     return "NVPTXISD::Tex1DArrayS32S32";
 397   case NVPTXISD::Tex1DArrayS32Float:   return "NVPTXISD::Tex1DArrayS32Float";
 398   case NVPTXISD::Tex1DArrayS32FloatLevel:
 399     return "NVPTXISD::Tex1DArrayS32FloatLevel";
 400   case NVPTXISD::Tex1DArrayS32FloatGrad:
 401     return "NVPTXISD::Tex1DArrayS32FloatGrad";
 402   case NVPTXISD::Tex1DArrayU32S32:     return "NVPTXISD::Tex1DArrayU32S32";
 403   case NVPTXISD::Tex1DArrayU32Float:   return "NVPTXISD::Tex1DArrayU32Float";
 404   case NVPTXISD::Tex1DArrayU32FloatLevel:
 405     return "NVPTXISD::Tex1DArrayU32FloatLevel";
 406   case NVPTXISD::Tex1DArrayU32FloatGrad:
 407     return "NVPTXISD::Tex1DArrayU32FloatGrad";
 408   case NVPTXISD::Tex2DFloatS32:        return "NVPTXISD::Tex2DFloatS32";
 409   case NVPTXISD::Tex2DFloatFloat:      return "NVPTXISD::Tex2DFloatFloat";
 410   case NVPTXISD::Tex2DFloatFloatLevel:
 411     return "NVPTXISD::Tex2DFloatFloatLevel";
 412   case NVPTXISD::Tex2DFloatFloatGrad:
 413     return "NVPTXISD::Tex2DFloatFloatGrad";
 414   case NVPTXISD::Tex2DS32S32:          return "NVPTXISD::Tex2DS32S32";
 415   case NVPTXISD::Tex2DS32Float:        return "NVPTXISD::Tex2DS32Float";
 416   case NVPTXISD::Tex2DS32FloatLevel:
 417     return "NVPTXISD::Tex2DS32FloatLevel";
 418   case NVPTXISD::Tex2DS32FloatGrad:
 419     return "NVPTXISD::Tex2DS32FloatGrad";
 420   case NVPTXISD::Tex2DU32S32:          return "NVPTXISD::Tex2DU32S32";
 421   case NVPTXISD::Tex2DU32Float:        return "NVPTXISD::Tex2DU32Float";
 422   case NVPTXISD::Tex2DU32FloatLevel:
 423     return "NVPTXISD::Tex2DU32FloatLevel";
 424   case NVPTXISD::Tex2DU32FloatGrad:
 425     return "NVPTXISD::Tex2DU32FloatGrad";
 426   case NVPTXISD::Tex2DArrayFloatS32:   return "NVPTXISD::Tex2DArrayFloatS32";
 427   case NVPTXISD::Tex2DArrayFloatFloat: return "NVPTXISD::Tex2DArrayFloatFloat";
 428   case NVPTXISD::Tex2DArrayFloatFloatLevel:
 429     return "NVPTXISD::Tex2DArrayFloatFloatLevel";
 430   case NVPTXISD::Tex2DArrayFloatFloatGrad:
 431     return "NVPTXISD::Tex2DArrayFloatFloatGrad";
 432   case NVPTXISD::Tex2DArrayS32S32:     return "NVPTXISD::Tex2DArrayS32S32";
 433   case NVPTXISD::Tex2DArrayS32Float:   return "NVPTXISD::Tex2DArrayS32Float";
 434   case NVPTXISD::Tex2DArrayS32FloatLevel:
 435     return "NVPTXISD::Tex2DArrayS32FloatLevel";
 436   case NVPTXISD::Tex2DArrayS32FloatGrad:
 437     return "NVPTXISD::Tex2DArrayS32FloatGrad";
 438   case NVPTXISD::Tex2DArrayU32S32:     return "NVPTXISD::Tex2DArrayU32S32";
 439   case NVPTXISD::Tex2DArrayU32Float:   return "NVPTXISD::Tex2DArrayU32Float";
 440   case NVPTXISD::Tex2DArrayU32FloatLevel:
 441     return "NVPTXISD::Tex2DArrayU32FloatLevel";
 442   case NVPTXISD::Tex2DArrayU32FloatGrad:
 443     return "NVPTXISD::Tex2DArrayU32FloatGrad";
 444   case NVPTXISD::Tex3DFloatS32:        return "NVPTXISD::Tex3DFloatS32";
 445   case NVPTXISD::Tex3DFloatFloat:      return "NVPTXISD::Tex3DFloatFloat";
 446   case NVPTXISD::Tex3DFloatFloatLevel:
 447     return "NVPTXISD::Tex3DFloatFloatLevel";
 448   case NVPTXISD::Tex3DFloatFloatGrad:
 449     return "NVPTXISD::Tex3DFloatFloatGrad";
 450   case NVPTXISD::Tex3DS32S32:          return "NVPTXISD::Tex3DS32S32";
 451   case NVPTXISD::Tex3DS32Float:        return "NVPTXISD::Tex3DS32Float";
 452   case NVPTXISD::Tex3DS32FloatLevel:
 453     return "NVPTXISD::Tex3DS32FloatLevel";
 454   case NVPTXISD::Tex3DS32FloatGrad:
 455     return "NVPTXISD::Tex3DS32FloatGrad";
 456   case NVPTXISD::Tex3DU32S32:          return "NVPTXISD::Tex3DU32S32";
 457   case NVPTXISD::Tex3DU32Float:        return "NVPTXISD::Tex3DU32Float";
 458   case NVPTXISD::Tex3DU32FloatLevel:
 459     return "NVPTXISD::Tex3DU32FloatLevel";
 460   case NVPTXISD::Tex3DU32FloatGrad:
 461     return "NVPTXISD::Tex3DU32FloatGrad";
 462   case NVPTXISD::TexCubeFloatFloat:      return "NVPTXISD::TexCubeFloatFloat";
 463   case NVPTXISD::TexCubeFloatFloatLevel:
 464     return "NVPTXISD::TexCubeFloatFloatLevel";
 465   case NVPTXISD::TexCubeS32Float:        return "NVPTXISD::TexCubeS32Float";
 466   case NVPTXISD::TexCubeS32FloatLevel:
 467     return "NVPTXISD::TexCubeS32FloatLevel";
 468   case NVPTXISD::TexCubeU32Float:        return "NVPTXISD::TexCubeU32Float";
 469   case NVPTXISD::TexCubeU32FloatLevel:
 470     return "NVPTXISD::TexCubeU32FloatLevel";
 471   case NVPTXISD::TexCubeArrayFloatFloat:
 472     return "NVPTXISD::TexCubeArrayFloatFloat";
 473   case NVPTXISD::TexCubeArrayFloatFloatLevel:
 474     return "NVPTXISD::TexCubeArrayFloatFloatLevel";
 475   case NVPTXISD::TexCubeArrayS32Float:
 476     return "NVPTXISD::TexCubeArrayS32Float";
 477   case NVPTXISD::TexCubeArrayS32FloatLevel:
 478     return "NVPTXISD::TexCubeArrayS32FloatLevel";
 479   case NVPTXISD::TexCubeArrayU32Float:
 480     return "NVPTXISD::TexCubeArrayU32Float";
 481   case NVPTXISD::TexCubeArrayU32FloatLevel:
 482     return "NVPTXISD::TexCubeArrayU32FloatLevel";
 483   case NVPTXISD::Tld4R2DFloatFloat:
 484     return "NVPTXISD::Tld4R2DFloatFloat";
 485   case NVPTXISD::Tld4G2DFloatFloat:
 486     return "NVPTXISD::Tld4G2DFloatFloat";
 487   case NVPTXISD::Tld4B2DFloatFloat:
 488     return "NVPTXISD::Tld4B2DFloatFloat";
 489   case NVPTXISD::Tld4A2DFloatFloat:
 490     return "NVPTXISD::Tld4A2DFloatFloat";
 491   case NVPTXISD::Tld4R2DS64Float:
 492     return "NVPTXISD::Tld4R2DS64Float";
 493   case NVPTXISD::Tld4G2DS64Float:
 494     return "NVPTXISD::Tld4G2DS64Float";
 495   case NVPTXISD::Tld4B2DS64Float:
 496     return "NVPTXISD::Tld4B2DS64Float";
 497   case NVPTXISD::Tld4A2DS64Float:
 498     return "NVPTXISD::Tld4A2DS64Float";
 499   case NVPTXISD::Tld4R2DU64Float:
 500     return "NVPTXISD::Tld4R2DU64Float";
 501   case NVPTXISD::Tld4G2DU64Float:
 502     return "NVPTXISD::Tld4G2DU64Float";
 503   case NVPTXISD::Tld4B2DU64Float:
 504     return "NVPTXISD::Tld4B2DU64Float";
 505   case NVPTXISD::Tld4A2DU64Float:
 506     return "NVPTXISD::Tld4A2DU64Float";
 507
 508   case NVPTXISD::TexUnified1DFloatS32:
 509     return "NVPTXISD::TexUnified1DFloatS32";
 510   case NVPTXISD::TexUnified1DFloatFloat:
 511     return "NVPTXISD::TexUnified1DFloatFloat";
 512   case NVPTXISD::TexUnified1DFloatFloatLevel:
 513     return "NVPTXISD::TexUnified1DFloatFloatLevel";
 514   case NVPTXISD::TexUnified1DFloatFloatGrad:
 515     return "NVPTXISD::TexUnified1DFloatFloatGrad";
 516   case NVPTXISD::TexUnified1DS32S32:
 517     return "NVPTXISD::TexUnified1DS32S32";
 518   case NVPTXISD::TexUnified1DS32Float:
 519     return "NVPTXISD::TexUnified1DS32Float";
 520   case NVPTXISD::TexUnified1DS32FloatLevel:
 521     return "NVPTXISD::TexUnified1DS32FloatLevel";
 522   case NVPTXISD::TexUnified1DS32FloatGrad:
 523     return "NVPTXISD::TexUnified1DS32FloatGrad";
 524   case NVPTXISD::TexUnified1DU32S32:
 525     return "NVPTXISD::TexUnified1DU32S32";
 526   case NVPTXISD::TexUnified1DU32Float:
 527     return "NVPTXISD::TexUnified1DU32Float";
 528   case NVPTXISD::TexUnified1DU32FloatLevel:
 529     return "NVPTXISD::TexUnified1DU32FloatLevel";
 530   case NVPTXISD::TexUnified1DU32FloatGrad:
 531     return "NVPTXISD::TexUnified1DU32FloatGrad";
 532   case NVPTXISD::TexUnified1DArrayFloatS32:
 533     return "NVPTXISD::TexUnified1DArrayFloatS32";
 534   case NVPTXISD::TexUnified1DArrayFloatFloat:
 535     return "NVPTXISD::TexUnified1DArrayFloatFloat";
 536   case NVPTXISD::TexUnified1DArrayFloatFloatLevel:
 537     return "NVPTXISD::TexUnified1DArrayFloatFloatLevel";
 538   case NVPTXISD::TexUnified1DArrayFloatFloatGrad:
 539     return "NVPTXISD::TexUnified1DArrayFloatFloatGrad";
 540   case NVPTXISD::TexUnified1DArrayS32S32:
 541     return "NVPTXISD::TexUnified1DArrayS32S32";
 542   case NVPTXISD::TexUnified1DArrayS32Float:
 543     return "NVPTXISD::TexUnified1DArrayS32Float";
 544   case NVPTXISD::TexUnified1DArrayS32FloatLevel:
 545     return "NVPTXISD::TexUnified1DArrayS32FloatLevel";
 546   case NVPTXISD::TexUnified1DArrayS32FloatGrad:
 547     return "NVPTXISD::TexUnified1DArrayS32FloatGrad";
 548   case NVPTXISD::TexUnified1DArrayU32S32:
 549     return "NVPTXISD::TexUnified1DArrayU32S32";
 550   case NVPTXISD::TexUnified1DArrayU32Float:
 551     return "NVPTXISD::TexUnified1DArrayU32Float";
 552   case NVPTXISD::TexUnified1DArrayU32FloatLevel:
 553     return "NVPTXISD::TexUnified1DArrayU32FloatLevel";
 554   case NVPTXISD::TexUnified1DArrayU32FloatGrad:
 555     return "NVPTXISD::TexUnified1DArrayU32FloatGrad";
 556   case NVPTXISD::TexUnified2DFloatS32:
 557     return "NVPTXISD::TexUnified2DFloatS32";
 558   case NVPTXISD::TexUnified2DFloatFloat:
 559     return "NVPTXISD::TexUnified2DFloatFloat";
 560   case NVPTXISD::TexUnified2DFloatFloatLevel:
 561     return "NVPTXISD::TexUnified2DFloatFloatLevel";
 562   case NVPTXISD::TexUnified2DFloatFloatGrad:
 563     return "NVPTXISD::TexUnified2DFloatFloatGrad";
 564   case NVPTXISD::TexUnified2DS32S32:
 565     return "NVPTXISD::TexUnified2DS32S32";
 566   case NVPTXISD::TexUnified2DS32Float:
 567     return "NVPTXISD::TexUnified2DS32Float";
 568   case NVPTXISD::TexUnified2DS32FloatLevel:
 569     return "NVPTXISD::TexUnified2DS32FloatLevel";
 570   case NVPTXISD::TexUnified2DS32FloatGrad:
 571     return "NVPTXISD::TexUnified2DS32FloatGrad";
 572   case NVPTXISD::TexUnified2DU32S32:
 573     return "NVPTXISD::TexUnified2DU32S32";
 574   case NVPTXISD::TexUnified2DU32Float:
 575     return "NVPTXISD::TexUnified2DU32Float";
 576   case NVPTXISD::TexUnified2DU32FloatLevel:
 577     return "NVPTXISD::TexUnified2DU32FloatLevel";
 578   case NVPTXISD::TexUnified2DU32FloatGrad:
 579     return "NVPTXISD::TexUnified2DU32FloatGrad";
 580   case NVPTXISD::TexUnified2DArrayFloatS32:
 581     return "NVPTXISD::TexUnified2DArrayFloatS32";
 582   case NVPTXISD::TexUnified2DArrayFloatFloat:
 583     return "NVPTXISD::TexUnified2DArrayFloatFloat";
 584   case NVPTXISD::TexUnified2DArrayFloatFloatLevel:
 585     return "NVPTXISD::TexUnified2DArrayFloatFloatLevel";
 586   case NVPTXISD::TexUnified2DArrayFloatFloatGrad:
 587     return "NVPTXISD::TexUnified2DArrayFloatFloatGrad";
 588   case NVPTXISD::TexUnified2DArrayS32S32:
 589     return "NVPTXISD::TexUnified2DArrayS32S32";
 590   case NVPTXISD::TexUnified2DArrayS32Float:
 591     return "NVPTXISD::TexUnified2DArrayS32Float";
 592   case NVPTXISD::TexUnified2DArrayS32FloatLevel:
 593     return "NVPTXISD::TexUnified2DArrayS32FloatLevel";
 594   case NVPTXISD::TexUnified2DArrayS32FloatGrad:
 595     return "NVPTXISD::TexUnified2DArrayS32FloatGrad";
 596   case NVPTXISD::TexUnified2DArrayU32S32:
 597     return "NVPTXISD::TexUnified2DArrayU32S32";
 598   case NVPTXISD::TexUnified2DArrayU32Float:
 599     return "NVPTXISD::TexUnified2DArrayU32Float";
 600   case NVPTXISD::TexUnified2DArrayU32FloatLevel:
 601     return "NVPTXISD::TexUnified2DArrayU32FloatLevel";
 602   case NVPTXISD::TexUnified2DArrayU32FloatGrad:
 603     return "NVPTXISD::TexUnified2DArrayU32FloatGrad";
 604   case NVPTXISD::TexUnified3DFloatS32:
 605     return "NVPTXISD::TexUnified3DFloatS32";
 606   case NVPTXISD::TexUnified3DFloatFloat:
 607     return "NVPTXISD::TexUnified3DFloatFloat";
 608   case NVPTXISD::TexUnified3DFloatFloatLevel:
 609     return "NVPTXISD::TexUnified3DFloatFloatLevel";
 610   case NVPTXISD::TexUnified3DFloatFloatGrad:
 611     return "NVPTXISD::TexUnified3DFloatFloatGrad";
 612   case NVPTXISD::TexUnified3DS32S32:
 613     return "NVPTXISD::TexUnified3DS32S32";
 614   case NVPTXISD::TexUnified3DS32Float:
 615     return "NVPTXISD::TexUnified3DS32Float";
 616   case NVPTXISD::TexUnified3DS32FloatLevel:
 617     return "NVPTXISD::TexUnified3DS32FloatLevel";
 618   case NVPTXISD::TexUnified3DS32FloatGrad:
 619     return "NVPTXISD::TexUnified3DS32FloatGrad";
 620   case NVPTXISD::TexUnified3DU32S32:
 621     return "NVPTXISD::TexUnified3DU32S32";
 622   case NVPTXISD::TexUnified3DU32Float:
 623     return "NVPTXISD::TexUnified3DU32Float";
 624   case NVPTXISD::TexUnified3DU32FloatLevel:
 625     return "NVPTXISD::TexUnified3DU32FloatLevel";
 626   case NVPTXISD::TexUnified3DU32FloatGrad:
 627     return "NVPTXISD::TexUnified3DU32FloatGrad";
 628   case NVPTXISD::TexUnifiedCubeFloatFloat:
 629     return "NVPTXISD::TexUnifiedCubeFloatFloat";
 630   case NVPTXISD::TexUnifiedCubeFloatFloatLevel:
 631     return "NVPTXISD::TexUnifiedCubeFloatFloatLevel";
 632   case NVPTXISD::TexUnifiedCubeS32Float:
 633     return "NVPTXISD::TexUnifiedCubeS32Float";
 634   case NVPTXISD::TexUnifiedCubeS32FloatLevel:
 635     return "NVPTXISD::TexUnifiedCubeS32FloatLevel";
 636   case NVPTXISD::TexUnifiedCubeU32Float:
 637     return "NVPTXISD::TexUnifiedCubeU32Float";
 638   case NVPTXISD::TexUnifiedCubeU32FloatLevel:
 639     return "NVPTXISD::TexUnifiedCubeU32FloatLevel";
 640   case NVPTXISD::TexUnifiedCubeArrayFloatFloat:
 641     return "NVPTXISD::TexUnifiedCubeArrayFloatFloat";
 642   case NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel:
 643     return "NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel";
 644   case NVPTXISD::TexUnifiedCubeArrayS32Float:
 645     return "NVPTXISD::TexUnifiedCubeArrayS32Float";
 646   case NVPTXISD::TexUnifiedCubeArrayS32FloatLevel:
 647     return "NVPTXISD::TexUnifiedCubeArrayS32FloatLevel";
 648   case NVPTXISD::TexUnifiedCubeArrayU32Float:
 649     return "NVPTXISD::TexUnifiedCubeArrayU32Float";
 650   case NVPTXISD::TexUnifiedCubeArrayU32FloatLevel:
 651     return "NVPTXISD::TexUnifiedCubeArrayU32FloatLevel";
 652   case NVPTXISD::Tld4UnifiedR2DFloatFloat:
 653     return "NVPTXISD::Tld4UnifiedR2DFloatFloat";
 654   case NVPTXISD::Tld4UnifiedG2DFloatFloat:
 655     return "NVPTXISD::Tld4UnifiedG2DFloatFloat";
 656   case NVPTXISD::Tld4UnifiedB2DFloatFloat:
 657     return "NVPTXISD::Tld4UnifiedB2DFloatFloat";
 658   case NVPTXISD::Tld4UnifiedA2DFloatFloat:
 659     return "NVPTXISD::Tld4UnifiedA2DFloatFloat";
 660   case NVPTXISD::Tld4UnifiedR2DS64Float:
 661     return "NVPTXISD::Tld4UnifiedR2DS64Float";
 662   case NVPTXISD::Tld4UnifiedG2DS64Float:
 663     return "NVPTXISD::Tld4UnifiedG2DS64Float";
 664   case NVPTXISD::Tld4UnifiedB2DS64Float:
 665     return "NVPTXISD::Tld4UnifiedB2DS64Float";
 666   case NVPTXISD::Tld4UnifiedA2DS64Float:
 667     return "NVPTXISD::Tld4UnifiedA2DS64Float";
 668   case NVPTXISD::Tld4UnifiedR2DU64Float:
 669     return "NVPTXISD::Tld4UnifiedR2DU64Float";
 670   case NVPTXISD::Tld4UnifiedG2DU64Float:
 671     return "NVPTXISD::Tld4UnifiedG2DU64Float";
 672   case NVPTXISD::Tld4UnifiedB2DU64Float:
 673     return "NVPTXISD::Tld4UnifiedB2DU64Float";
 674   case NVPTXISD::Tld4UnifiedA2DU64Float:
 675     return "NVPTXISD::Tld4UnifiedA2DU64Float";
 676
 677   case NVPTXISD::Suld1DI8Clamp:          return "NVPTXISD::Suld1DI8Clamp";
 678   case NVPTXISD::Suld1DI16Clamp:         return "NVPTXISD::Suld1DI16Clamp";
 679   case NVPTXISD::Suld1DI32Clamp:         return "NVPTXISD::Suld1DI32Clamp";
 680   case NVPTXISD::Suld1DI64Clamp:         return "NVPTXISD::Suld1DI64Clamp";
 681   case NVPTXISD::Suld1DV2I8Clamp:        return "NVPTXISD::Suld1DV2I8Clamp";
 682   case NVPTXISD::Suld1DV2I16Clamp:       return "NVPTXISD::Suld1DV2I16Clamp";
 683   case NVPTXISD::Suld1DV2I32Clamp:       return "NVPTXISD::Suld1DV2I32Clamp";
 684   case NVPTXISD::Suld1DV2I64Clamp:       return "NVPTXISD::Suld1DV2I64Clamp";
 685   case NVPTXISD::Suld1DV4I8Clamp:        return "NVPTXISD::Suld1DV4I8Clamp";
 686   case NVPTXISD::Suld1DV4I16Clamp:       return "NVPTXISD::Suld1DV4I16Clamp";
 687   case NVPTXISD::Suld1DV4I32Clamp:       return "NVPTXISD::Suld1DV4I32Clamp";
 688
 689   case NVPTXISD::Suld1DArrayI8Clamp:   return "NVPTXISD::Suld1DArrayI8Clamp";
 690   case NVPTXISD::Suld1DArrayI16Clamp:  return "NVPTXISD::Suld1DArrayI16Clamp";
 691   case NVPTXISD::Suld1DArrayI32Clamp:  return "NVPTXISD::Suld1DArrayI32Clamp";
 692   case NVPTXISD::Suld1DArrayI64Clamp:  return "NVPTXISD::Suld1DArrayI64Clamp";
 693   case NVPTXISD::Suld1DArrayV2I8Clamp: return "NVPTXISD::Suld1DArrayV2I8Clamp";
 694   case NVPTXISD::Suld1DArrayV2I16Clamp:return "NVPTXISD::Suld1DArrayV2I16Clamp";
 695   case NVPTXISD::Suld1DArrayV2I32Clamp:return "NVPTXISD::Suld1DArrayV2I32Clamp";
 696   case NVPTXISD::Suld1DArrayV2I64Clamp:return "NVPTXISD::Suld1DArrayV2I64Clamp";
 697   case NVPTXISD::Suld1DArrayV4I8Clamp: return "NVPTXISD::Suld1DArrayV4I8Clamp";
 698   case NVPTXISD::Suld1DArrayV4I16Clamp:return "NVPTXISD::Suld1DArrayV4I16Clamp";
 699   case NVPTXISD::Suld1DArrayV4I32Clamp:return "NVPTXISD::Suld1DArrayV4I32Clamp";
 700
 701   case NVPTXISD::Suld2DI8Clamp:          return "NVPTXISD::Suld2DI8Clamp";
 702   case NVPTXISD::Suld2DI16Clamp:         return "NVPTXISD::Suld2DI16Clamp";
 703   case NVPTXISD::Suld2DI32Clamp:         return "NVPTXISD::Suld2DI32Clamp";
 704   case NVPTXISD::Suld2DI64Clamp:         return "NVPTXISD::Suld2DI64Clamp";
 705   case NVPTXISD::Suld2DV2I8Clamp:        return "NVPTXISD::Suld2DV2I8Clamp";
 706   case NVPTXISD::Suld2DV2I16Clamp:       return "NVPTXISD::Suld2DV2I16Clamp";
 707   case NVPTXISD::Suld2DV2I32Clamp:       return "NVPTXISD::Suld2DV2I32Clamp";
 708   case NVPTXISD::Suld2DV2I64Clamp:       return "NVPTXISD::Suld2DV2I64Clamp";
 709   case NVPTXISD::Suld2DV4I8Clamp:        return "NVPTXISD::Suld2DV4I8Clamp";
 710   case NVPTXISD::Suld2DV4I16Clamp:       return "NVPTXISD::Suld2DV4I16Clamp";
 711   case NVPTXISD::Suld2DV4I32Clamp:       return "NVPTXISD::Suld2DV4I32Clamp";
 712
 713   case NVPTXISD::Suld2DArrayI8Clamp:   return "NVPTXISD::Suld2DArrayI8Clamp";
 714   case NVPTXISD::Suld2DArrayI16Clamp:  return "NVPTXISD::Suld2DArrayI16Clamp";
 715   case NVPTXISD::Suld2DArrayI32Clamp:  return "NVPTXISD::Suld2DArrayI32Clamp";
 716   case NVPTXISD::Suld2DArrayI64Clamp:  return "NVPTXISD::Suld2DArrayI64Clamp";
 717   case NVPTXISD::Suld2DArrayV2I8Clamp: return "NVPTXISD::Suld2DArrayV2I8Clamp";
 718   case NVPTXISD::Suld2DArrayV2I16Clamp:return "NVPTXISD::Suld2DArrayV2I16Clamp";
 719   case NVPTXISD::Suld2DArrayV2I32Clamp:return "NVPTXISD::Suld2DArrayV2I32Clamp";
 720   case NVPTXISD::Suld2DArrayV2I64Clamp:return "NVPTXISD::Suld2DArrayV2I64Clamp";
 721   case NVPTXISD::Suld2DArrayV4I8Clamp: return "NVPTXISD::Suld2DArrayV4I8Clamp";
 722   case NVPTXISD::Suld2DArrayV4I16Clamp:return "NVPTXISD::Suld2DArrayV4I16Clamp";
 723   case NVPTXISD::Suld2DArrayV4I32Clamp:return "NVPTXISD::Suld2DArrayV4I32Clamp";
 724
 725   case NVPTXISD::Suld3DI8Clamp:          return "NVPTXISD::Suld3DI8Clamp";
 726   case NVPTXISD::Suld3DI16Clamp:         return "NVPTXISD::Suld3DI16Clamp";
 727   case NVPTXISD::Suld3DI32Clamp:         return "NVPTXISD::Suld3DI32Clamp";
 728   case NVPTXISD::Suld3DI64Clamp:         return "NVPTXISD::Suld3DI64Clamp";
 729   case NVPTXISD::Suld3DV2I8Clamp:        return "NVPTXISD::Suld3DV2I8Clamp";
 730   case NVPTXISD::Suld3DV2I16Clamp:       return "NVPTXISD::Suld3DV2I16Clamp";
 731   case NVPTXISD::Suld3DV2I32Clamp:       return "NVPTXISD::Suld3DV2I32Clamp";
 732   case NVPTXISD::Suld3DV2I64Clamp:       return "NVPTXISD::Suld3DV2I64Clamp";
 733   case NVPTXISD::Suld3DV4I8Clamp:        return "NVPTXISD::Suld3DV4I8Clamp";
 734   case NVPTXISD::Suld3DV4I16Clamp:       return "NVPTXISD::Suld3DV4I16Clamp";
 735   case NVPTXISD::Suld3DV4I32Clamp:       return "NVPTXISD::Suld3DV4I32Clamp";
 736
 737   case NVPTXISD::Suld1DI8Trap:          return "NVPTXISD::Suld1DI8Trap";
 738   case NVPTXISD::Suld1DI16Trap:         return "NVPTXISD::Suld1DI16Trap";
 739   case NVPTXISD::Suld1DI32Trap:         return "NVPTXISD::Suld1DI32Trap";
 740   case NVPTXISD::Suld1DI64Trap:         return "NVPTXISD::Suld1DI64Trap";
 741   case NVPTXISD::Suld1DV2I8Trap:        return "NVPTXISD::Suld1DV2I8Trap";
 742   case NVPTXISD::Suld1DV2I16Trap:       return "NVPTXISD::Suld1DV2I16Trap";
 743   case NVPTXISD::Suld1DV2I32Trap:       return "NVPTXISD::Suld1DV2I32Trap";
 744   case NVPTXISD::Suld1DV2I64Trap:       return "NVPTXISD::Suld1DV2I64Trap";
 745   case NVPTXISD::Suld1DV4I8Trap:        return "NVPTXISD::Suld1DV4I8Trap";
 746   case NVPTXISD::Suld1DV4I16Trap:       return "NVPTXISD::Suld1DV4I16Trap";
 747   case NVPTXISD::Suld1DV4I32Trap:       return "NVPTXISD::Suld1DV4I32Trap";
 748
 749   case NVPTXISD::Suld1DArrayI8Trap:     return "NVPTXISD::Suld1DArrayI8Trap";
 750   case NVPTXISD::Suld1DArrayI16Trap:    return "NVPTXISD::Suld1DArrayI16Trap";
 751   case NVPTXISD::Suld1DArrayI32Trap:    return "NVPTXISD::Suld1DArrayI32Trap";
 752   case NVPTXISD::Suld1DArrayI64Trap:    return "NVPTXISD::Suld1DArrayI64Trap";
 753   case NVPTXISD::Suld1DArrayV2I8Trap:   return "NVPTXISD::Suld1DArrayV2I8Trap";
 754   case NVPTXISD::Suld1DArrayV2I16Trap:  return "NVPTXISD::Suld1DArrayV2I16Trap";
 755   case NVPTXISD::Suld1DArrayV2I32Trap:  return "NVPTXISD::Suld1DArrayV2I32Trap";
 756   case NVPTXISD::Suld1DArrayV2I64Trap:  return "NVPTXISD::Suld1DArrayV2I64Trap";
 757   case NVPTXISD::Suld1DArrayV4I8Trap:   return "NVPTXISD::Suld1DArrayV4I8Trap";
 758   case NVPTXISD::Suld1DArrayV4I16Trap:  return "NVPTXISD::Suld1DArrayV4I16Trap";
 759   case NVPTXISD::Suld1DArrayV4I32Trap:  return "NVPTXISD::Suld1DArrayV4I32Trap";
 760
 761   case NVPTXISD::Suld2DI8Trap:          return "NVPTXISD::Suld2DI8Trap";
 762   case NVPTXISD::Suld2DI16Trap:         return "NVPTXISD::Suld2DI16Trap";
 763   case NVPTXISD::Suld2DI32Trap:         return "NVPTXISD::Suld2DI32Trap";
 764   case NVPTXISD::Suld2DI64Trap:         return "NVPTXISD::Suld2DI64Trap";
 765   case NVPTXISD::Suld2DV2I8Trap:        return "NVPTXISD::Suld2DV2I8Trap";
 766   case NVPTXISD::Suld2DV2I16Trap:       return "NVPTXISD::Suld2DV2I16Trap";
 767   case NVPTXISD::Suld2DV2I32Trap:       return "NVPTXISD::Suld2DV2I32Trap";
 768   case NVPTXISD::Suld2DV2I64Trap:       return "NVPTXISD::Suld2DV2I64Trap";
 769   case NVPTXISD::Suld2DV4I8Trap:        return "NVPTXISD::Suld2DV4I8Trap";
 770   case NVPTXISD::Suld2DV4I16Trap:       return "NVPTXISD::Suld2DV4I16Trap";
 771   case NVPTXISD::Suld2DV4I32Trap:       return "NVPTXISD::Suld2DV4I32Trap";
 772
 773   case NVPTXISD::Suld2DArrayI8Trap:     return "NVPTXISD::Suld2DArrayI8Trap";
 774   case NVPTXISD::Suld2DArrayI16Trap:    return "NVPTXISD::Suld2DArrayI16Trap";
 775   case NVPTXISD::Suld2DArrayI32Trap:    return "NVPTXISD::Suld2DArrayI32Trap";
 776   case NVPTXISD::Suld2DArrayI64Trap:    return "NVPTXISD::Suld2DArrayI64Trap";
 777   case NVPTXISD::Suld2DArrayV2I8Trap:   return "NVPTXISD::Suld2DArrayV2I8Trap";
 778   case NVPTXISD::Suld2DArrayV2I16Trap:  return "NVPTXISD::Suld2DArrayV2I16Trap";
 779   case NVPTXISD::Suld2DArrayV2I32Trap:  return "NVPTXISD::Suld2DArrayV2I32Trap";
 780   case NVPTXISD::Suld2DArrayV2I64Trap:  return "NVPTXISD::Suld2DArrayV2I64Trap";
 781   case NVPTXISD::Suld2DArrayV4I8Trap:   return "NVPTXISD::Suld2DArrayV4I8Trap";
 782   case NVPTXISD::Suld2DArrayV4I16Trap:  return "NVPTXISD::Suld2DArrayV4I16Trap";
 783   case NVPTXISD::Suld2DArrayV4I32Trap:  return "NVPTXISD::Suld2DArrayV4I32Trap";
 784
 785   case NVPTXISD::Suld3DI8Trap:          return "NVPTXISD::Suld3DI8Trap";
 786   case NVPTXISD::Suld3DI16Trap:         return "NVPTXISD::Suld3DI16Trap";
 787   case NVPTXISD::Suld3DI32Trap:         return "NVPTXISD::Suld3DI32Trap";
 788   case NVPTXISD::Suld3DI64Trap:         return "NVPTXISD::Suld3DI64Trap";
 789   case NVPTXISD::Suld3DV2I8Trap:        return "NVPTXISD::Suld3DV2I8Trap";
 790   case NVPTXISD::Suld3DV2I16Trap:       return "NVPTXISD::Suld3DV2I16Trap";
 791   case NVPTXISD::Suld3DV2I32Trap:       return "NVPTXISD::Suld3DV2I32Trap";
 792   case NVPTXISD::Suld3DV2I64Trap:       return "NVPTXISD::Suld3DV2I64Trap";
 793   case NVPTXISD::Suld3DV4I8Trap:        return "NVPTXISD::Suld3DV4I8Trap";
 794   case NVPTXISD::Suld3DV4I16Trap:       return "NVPTXISD::Suld3DV4I16Trap";
 795   case NVPTXISD::Suld3DV4I32Trap:       return "NVPTXISD::Suld3DV4I32Trap";
 796
 797   case NVPTXISD::Suld1DI8Zero:          return "NVPTXISD::Suld1DI8Zero";
 798   case NVPTXISD::Suld1DI16Zero:         return "NVPTXISD::Suld1DI16Zero";
 799   case NVPTXISD::Suld1DI32Zero:         return "NVPTXISD::Suld1DI32Zero";
 800   case NVPTXISD::Suld1DI64Zero:         return "NVPTXISD::Suld1DI64Zero";
 801   case NVPTXISD::Suld1DV2I8Zero:        return "NVPTXISD::Suld1DV2I8Zero";
 802   case NVPTXISD::Suld1DV2I16Zero:       return "NVPTXISD::Suld1DV2I16Zero";
 803   case NVPTXISD::Suld1DV2I32Zero:       return "NVPTXISD::Suld1DV2I32Zero";
 804   case NVPTXISD::Suld1DV2I64Zero:       return "NVPTXISD::Suld1DV2I64Zero";
 805   case NVPTXISD::Suld1DV4I8Zero:        return "NVPTXISD::Suld1DV4I8Zero";
 806   case NVPTXISD::Suld1DV4I16Zero:       return "NVPTXISD::Suld1DV4I16Zero";
 807   case NVPTXISD::Suld1DV4I32Zero:       return "NVPTXISD::Suld1DV4I32Zero";
 808
 809   case NVPTXISD::Suld1DArrayI8Zero:     return "NVPTXISD::Suld1DArrayI8Zero";
 810   case NVPTXISD::Suld1DArrayI16Zero:    return "NVPTXISD::Suld1DArrayI16Zero";
 811   case NVPTXISD::Suld1DArrayI32Zero:    return "NVPTXISD::Suld1DArrayI32Zero";
 812   case NVPTXISD::Suld1DArrayI64Zero:    return "NVPTXISD::Suld1DArrayI64Zero";
 813   case NVPTXISD::Suld1DArrayV2I8Zero:   return "NVPTXISD::Suld1DArrayV2I8Zero";
 814   case NVPTXISD::Suld1DArrayV2I16Zero:  return "NVPTXISD::Suld1DArrayV2I16Zero";
 815   case NVPTXISD::Suld1DArrayV2I32Zero:  return "NVPTXISD::Suld1DArrayV2I32Zero";
 816   case NVPTXISD::Suld1DArrayV2I64Zero:  return "NVPTXISD::Suld1DArrayV2I64Zero";
 817   case NVPTXISD::Suld1DArrayV4I8Zero:   return "NVPTXISD::Suld1DArrayV4I8Zero";
 818   case NVPTXISD::Suld1DArrayV4I16Zero:  return "NVPTXISD::Suld1DArrayV4I16Zero";
 819   case NVPTXISD::Suld1DArrayV4I32Zero:  return "NVPTXISD::Suld1DArrayV4I32Zero";
 820
 821   case NVPTXISD::Suld2DI8Zero:          return "NVPTXISD::Suld2DI8Zero";
 822   case NVPTXISD::Suld2DI16Zero:         return "NVPTXISD::Suld2DI16Zero";
 823   case NVPTXISD::Suld2DI32Zero:         return "NVPTXISD::Suld2DI32Zero";
 824   case NVPTXISD::Suld2DI64Zero:         return "NVPTXISD::Suld2DI64Zero";
 825   case NVPTXISD::Suld2DV2I8Zero:        return "NVPTXISD::Suld2DV2I8Zero";
 826   case NVPTXISD::Suld2DV2I16Zero:       return "NVPTXISD::Suld2DV2I16Zero";
 827   case NVPTXISD::Suld2DV2I32Zero:       return "NVPTXISD::Suld2DV2I32Zero";
 828   case NVPTXISD::Suld2DV2I64Zero:       return "NVPTXISD::Suld2DV2I64Zero";
 829   case NVPTXISD::Suld2DV4I8Zero:        return "NVPTXISD::Suld2DV4I8Zero";
 830   case NVPTXISD::Suld2DV4I16Zero:       return "NVPTXISD::Suld2DV4I16Zero";
 831   case NVPTXISD::Suld2DV4I32Zero:       return "NVPTXISD::Suld2DV4I32Zero";
 832
 833   case NVPTXISD::Suld2DArrayI8Zero:     return "NVPTXISD::Suld2DArrayI8Zero";
 834   case NVPTXISD::Suld2DArrayI16Zero:    return "NVPTXISD::Suld2DArrayI16Zero";
 835   case NVPTXISD::Suld2DArrayI32Zero:    return "NVPTXISD::Suld2DArrayI32Zero";
 836   case NVPTXISD::Suld2DArrayI64Zero:    return "NVPTXISD::Suld2DArrayI64Zero";
 837   case NVPTXISD::Suld2DArrayV2I8Zero:   return "NVPTXISD::Suld2DArrayV2I8Zero";
 838   case NVPTXISD::Suld2DArrayV2I16Zero:  return "NVPTXISD::Suld2DArrayV2I16Zero";
 839   case NVPTXISD::Suld2DArrayV2I32Zero:  return "NVPTXISD::Suld2DArrayV2I32Zero";
 840   case NVPTXISD::Suld2DArrayV2I64Zero:  return "NVPTXISD::Suld2DArrayV2I64Zero";
 841   case NVPTXISD::Suld2DArrayV4I8Zero:   return "NVPTXISD::Suld2DArrayV4I8Zero";
 842   case NVPTXISD::Suld2DArrayV4I16Zero:  return "NVPTXISD::Suld2DArrayV4I16Zero";
 843   case NVPTXISD::Suld2DArrayV4I32Zero:  return "NVPTXISD::Suld2DArrayV4I32Zero";
 844
 845   case NVPTXISD::Suld3DI8Zero:          return "NVPTXISD::Suld3DI8Zero";
 846   case NVPTXISD::Suld3DI16Zero:         return "NVPTXISD::Suld3DI16Zero";
 847   case NVPTXISD::Suld3DI32Zero:         return "NVPTXISD::Suld3DI32Zero";
 848   case NVPTXISD::Suld3DI64Zero:         return "NVPTXISD::Suld3DI64Zero";
 849   case NVPTXISD::Suld3DV2I8Zero:        return "NVPTXISD::Suld3DV2I8Zero";
 850   case NVPTXISD::Suld3DV2I16Zero:       return "NVPTXISD::Suld3DV2I16Zero";
 851   case NVPTXISD::Suld3DV2I32Zero:       return "NVPTXISD::Suld3DV2I32Zero";
 852   case NVPTXISD::Suld3DV2I64Zero:       return "NVPTXISD::Suld3DV2I64Zero";
 853   case NVPTXISD::Suld3DV4I8Zero:        return "NVPTXISD::Suld3DV4I8Zero";
 854   case NVPTXISD::Suld3DV4I16Zero:       return "NVPTXISD::Suld3DV4I16Zero";
 855   case NVPTXISD::Suld3DV4I32Zero:       return "NVPTXISD::Suld3DV4I32Zero";
 856   }
 857 }
 858
 859 TargetLoweringBase::LegalizeTypeAction
 860 NVPTXTargetLowering::getPreferredVectorAction(EVT VT) const {
 861   if (VT.getVectorNumElements() != 1 && VT.getScalarType() == MVT::i1)
 862     return TypeSplitVector;
 863
 864   return TargetLoweringBase::getPreferredVectorAction(VT);
 865 }
 866
 867 SDValue
 868 NVPTXTargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
 869   SDLoc dl(Op);
 870   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 871   Op = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
 872   return DAG.getNode(NVPTXISD::Wrapper, dl, getPointerTy(), Op);
 873 }
 874
 875 std::string
 876 NVPTXTargetLowering::getPrototype(Type *retTy, const ArgListTy &Args,
 877                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 878                                   unsigned retAlignment,
 879                                   const ImmutableCallSite *CS) const {
 880
 881   bool isABI = (nvptxSubtarget.getSmVersion() >= 20);
 882   assert(isABI && "Non-ABI compilation is not supported");
 883   if (!isABI)
 884     return "";
 885
 886   std::stringstream O;
 887   O << "prototype_" << uniqueCallSite << " : .callprototype ";
 888
 889   if (retTy->getTypeID() == Type::VoidTyID) {
 890     O << "()";
 891   } else {
 892     O << "(";
 893     if (retTy->isFloatingPointTy() || retTy->isIntegerTy()) {
 894       unsigned size = 0;
 895       if (const IntegerType *ITy = dyn_cast<IntegerType>(retTy)) {
 896         size = ITy->getBitWidth();
 897         if (size < 32)
 898           size = 32;
 899       } else {
 900         assert(retTy->isFloatingPointTy() &&
 901                "Floating point type expected here");
 902         size = retTy->getPrimitiveSizeInBits();
 903       }
 904
 905       O << ".param .b" << size << " _";
 906     } else if (isa<PointerType>(retTy)) {
 907       O << ".param .b" << getPointerTy().getSizeInBits() << " _";
 908     } else {
 909       if((retTy->getTypeID() == Type::StructTyID) ||
 910          isa<VectorType>(retTy)) {
 911         O << ".param .align "
 912           << retAlignment
 913           << " .b8 _["
 914           << getDataLayout()->getTypeAllocSize(retTy) << "]";
 915       } else {
 916         assert(false && "Unknown return type");
 917       }
 918     }
 919     O << ") ";
 920   }
 921   O << "_ (";
 922
 923   bool first = true;
 924   MVT thePointerTy = getPointerTy();
 925
 926   unsigned OIdx = 0;
 927   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
 928     Type *Ty = Args[i].Ty;
 929     if (!first) {
 930       O << ", ";
 931     }
 932     first = false;
 933
 934     if (Outs[OIdx].Flags.isByVal() == false) {
 935       if (Ty->isAggregateType() || Ty->isVectorTy()) {
 936         unsigned align = 0;
 937         const CallInst *CallI = cast<CallInst>(CS->getInstruction());
 938         const DataLayout *TD = getDataLayout();
 939         // +1 because index 0 is reserved for return type alignment
 940         if (!llvm::getAlign(*CallI, i + 1, align))
 941           align = TD->getABITypeAlignment(Ty);
 942         unsigned sz = TD->getTypeAllocSize(Ty);
 943         O << ".param .align " << align << " .b8 ";
 944         O << "_";
 945         O << "[" << sz << "]";
 946         // update the index for Outs
 947         SmallVector<EVT, 16> vtparts;
 948         ComputeValueVTs(*this, Ty, vtparts);
 949         if (unsigned len = vtparts.size())
 950           OIdx += len - 1;
 951         continue;
 952       }
 953        // i8 types in IR will be i16 types in SDAG
 954       assert((getValueType(Ty) == Outs[OIdx].VT ||
 955              (getValueType(Ty) == MVT::i8 && Outs[OIdx].VT == MVT::i16)) &&
 956              "type mismatch between callee prototype and arguments");
 957       // scalar type
 958       unsigned sz = 0;
 959       if (isa<IntegerType>(Ty)) {
 960         sz = cast<IntegerType>(Ty)->getBitWidth();
 961         if (sz < 32)
 962           sz = 32;
 963       } else if (isa<PointerType>(Ty))
 964         sz = thePointerTy.getSizeInBits();
 965       else
 966         sz = Ty->getPrimitiveSizeInBits();
 967       O << ".param .b" << sz << " ";
 968       O << "_";
 969       continue;
 970     }
 971     const PointerType *PTy = dyn_cast<PointerType>(Ty);
 972     assert(PTy && "Param with byval attribute should be a pointer type");
 973     Type *ETy = PTy->getElementType();
 974
 975     unsigned align = Outs[OIdx].Flags.getByValAlign();
 976     unsigned sz = getDataLayout()->getTypeAllocSize(ETy);
 977     O << ".param .align " << align << " .b8 ";
 978     O << "_";
 979     O << "[" << sz << "]";
 980   }
 981   O << ");";
 982   return O.str();
 983 }
 984
 985 unsigned
 986 NVPTXTargetLowering::getArgumentAlignment(SDValue Callee,
 987                                           const ImmutableCallSite *CS,
 988                                           Type *Ty,
 989                                           unsigned Idx) const {
 990   const DataLayout *TD = getDataLayout();
 991   unsigned Align = 0;
 992   const Value *DirectCallee = CS->getCalledFunction();
 993
 994   if (!DirectCallee) {
 995     // We don't have a direct function symbol, but that may be because of
 996     // constant cast instructions in the call.
 997     const Instruction *CalleeI = CS->getInstruction();
 998     assert(CalleeI && "Call target is not a function or derived value?");
 999
1000     // With bitcast'd call targets, the instruction will be the call
1001     if (isa<CallInst>(CalleeI)) {
1002       // Check if we have call alignment metadata
1003       if (llvm::getAlign(*cast<CallInst>(CalleeI), Idx, Align))
1004         return Align;
1005
1006       const Value *CalleeV = cast<CallInst>(CalleeI)->getCalledValue();
1007       // Ignore any bitcast instructions
1008       while(isa<ConstantExpr>(CalleeV)) {
1009         const ConstantExpr *CE = cast<ConstantExpr>(CalleeV);
1010         if (!CE->isCast())
1011           break;
1012         // Look through the bitcast
1013         CalleeV = cast<ConstantExpr>(CalleeV)->getOperand(0);
1014       }
1015
1016       // We have now looked past all of the bitcasts.  Do we finally have a
1017       // Function?
1018       if (isa<Function>(CalleeV))
1019         DirectCallee = CalleeV;
1020     }
1021   }
1022
1023   // Check for function alignment information if we found that the
1024   // ultimate target is a Function
1025   if (DirectCallee)
1026     if (llvm::getAlign(*cast<Function>(DirectCallee), Idx, Align))
1027       return Align;
1028
1029   // Call is indirect or alignment information is not available, fall back to
1030   // the ABI type alignment
1031   return TD->getABITypeAlignment(Ty);
1032 }
1033
1034 SDValue NVPTXTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1035                                        SmallVectorImpl<SDValue> &InVals) const {
1036   SelectionDAG &DAG = CLI.DAG;
1037   SDLoc dl = CLI.DL;
1038   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1039   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
1040   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
1041   SDValue Chain = CLI.Chain;
1042   SDValue Callee = CLI.Callee;
1043   bool &isTailCall = CLI.IsTailCall;
1044   ArgListTy &Args = CLI.getArgs();
1045   Type *retTy = CLI.RetTy;
1046   ImmutableCallSite *CS = CLI.CS;
1047
1048   bool isABI = (nvptxSubtarget.getSmVersion() >= 20);
1049   assert(isABI && "Non-ABI compilation is not supported");
1050   if (!isABI)
1051     return Chain;
1052   const DataLayout *TD = getDataLayout();
1053   MachineFunction &MF = DAG.getMachineFunction();
1054   const Function *F = MF.getFunction();
1055
1056   SDValue tempChain = Chain;
1057   Chain =
1058       DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(uniqueCallSite, true),
1059                            dl);
1060   SDValue InFlag = Chain.getValue(1);
1061
1062   unsigned paramCount = 0;
1063   // Args.size() and Outs.size() need not match.
1064   // Outs.size() will be larger
1065   //   * if there is an aggregate argument with multiple fields (each field
1066   //     showing up separately in Outs)
1067   //   * if there is a vector argument with more than typical vector-length
1068   //     elements (generally if more than 4) where each vector element is
1069   //     individually present in Outs.
1070   // So a different index should be used for indexing into Outs/OutVals.
1071   // See similar issue in LowerFormalArguments.
1072   unsigned OIdx = 0;
1073   // Declare the .params or .reg need to pass values
1074   // to the function
1075   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
1076     EVT VT = Outs[OIdx].VT;
1077     Type *Ty = Args[i].Ty;
1078
1079     if (Outs[OIdx].Flags.isByVal() == false) {
1080       if (Ty->isAggregateType()) {
1081         // aggregate
1082         SmallVector<EVT, 16> vtparts;
1083         SmallVector<uint64_t, 16> Offsets;
1084         ComputePTXValueVTs(*this, Ty, vtparts, &Offsets, 0);
1085
1086         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1087         // declare .param .align <align> .b8 .param<n>[<size>];
1088         unsigned sz = TD->getTypeAllocSize(Ty);
1089         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1090         SDValue DeclareParamOps[] = { Chain, DAG.getConstant(align, MVT::i32),
1091                                       DAG.getConstant(paramCount, MVT::i32),
1092                                       DAG.getConstant(sz, MVT::i32), InFlag };
1093         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1094                             DeclareParamOps);
1095         InFlag = Chain.getValue(1);
1096         for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1097           EVT elemtype = vtparts[j];
1098           unsigned ArgAlign = GreatestCommonDivisor64(align, Offsets[j]);
1099           if (elemtype.isInteger() && (sz < 8))
1100             sz = 8;
1101           SDValue StVal = OutVals[OIdx];
1102           if (elemtype.getSizeInBits() < 16) {
1103             StVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, StVal);
1104           }
1105           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1106           SDValue CopyParamOps[] = { Chain,
1107                                      DAG.getConstant(paramCount, MVT::i32),
1108                                      DAG.getConstant(Offsets[j], MVT::i32),
1109                                      StVal, InFlag };
1110           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1111                                           CopyParamVTs, CopyParamOps,
1112                                           elemtype, MachinePointerInfo(),
1113                                           ArgAlign);
1114           InFlag = Chain.getValue(1);
1115           ++OIdx;
1116         }
1117         if (vtparts.size() > 0)
1118           --OIdx;
1119         ++paramCount;
1120         continue;
1121       }
1122       if (Ty->isVectorTy()) {
1123         EVT ObjectVT = getValueType(Ty);
1124         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1125         // declare .param .align <align> .b8 .param<n>[<size>];
1126         unsigned sz = TD->getTypeAllocSize(Ty);
1127         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1128         SDValue DeclareParamOps[] = { Chain, DAG.getConstant(align, MVT::i32),
1129                                       DAG.getConstant(paramCount, MVT::i32),
1130                                       DAG.getConstant(sz, MVT::i32), InFlag };
1131         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1132                             DeclareParamOps);
1133         InFlag = Chain.getValue(1);
1134         unsigned NumElts = ObjectVT.getVectorNumElements();
1135         EVT EltVT = ObjectVT.getVectorElementType();
1136         EVT MemVT = EltVT;
1137         bool NeedExtend = false;
1138         if (EltVT.getSizeInBits() < 16) {
1139           NeedExtend = true;
1140           EltVT = MVT::i16;
1141         }
1142
1143         // V1 store
1144         if (NumElts == 1) {
1145           SDValue Elt = OutVals[OIdx++];
1146           if (NeedExtend)
1147             Elt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt);
1148
1149           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1150           SDValue CopyParamOps[] = { Chain,
1151                                      DAG.getConstant(paramCount, MVT::i32),
1152                                      DAG.getConstant(0, MVT::i32), Elt,
1153                                      InFlag };
1154           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1155                                           CopyParamVTs, CopyParamOps,
1156                                           MemVT, MachinePointerInfo());
1157           InFlag = Chain.getValue(1);
1158         } else if (NumElts == 2) {
1159           SDValue Elt0 = OutVals[OIdx++];
1160           SDValue Elt1 = OutVals[OIdx++];
1161           if (NeedExtend) {
1162             Elt0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt0);
1163             Elt1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt1);
1164           }
1165
1166           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1167           SDValue CopyParamOps[] = { Chain,
1168                                      DAG.getConstant(paramCount, MVT::i32),
1169                                      DAG.getConstant(0, MVT::i32), Elt0, Elt1,
1170                                      InFlag };
1171           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParamV2, dl,
1172                                           CopyParamVTs, CopyParamOps,
1173                                           MemVT, MachinePointerInfo());
1174           InFlag = Chain.getValue(1);
1175         } else {
1176           unsigned curOffset = 0;
1177           // V4 stores
1178           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
1179           // the
1180           // vector will be expanded to a power of 2 elements, so we know we can
1181           // always round up to the next multiple of 4 when creating the vector
1182           // stores.
1183           // e.g.  4 elem => 1 st.v4
1184           //       6 elem => 2 st.v4
1185           //       8 elem => 2 st.v4
1186           //      11 elem => 3 st.v4
1187           unsigned VecSize = 4;
1188           if (EltVT.getSizeInBits() == 64)
1189             VecSize = 2;
1190
1191           // This is potentially only part of a vector, so assume all elements
1192           // are packed together.
1193           unsigned PerStoreOffset = MemVT.getStoreSizeInBits() / 8 * VecSize;
1194
1195           for (unsigned i = 0; i < NumElts; i += VecSize) {
1196             // Get values
1197             SDValue StoreVal;
1198             SmallVector<SDValue, 8> Ops;
1199             Ops.push_back(Chain);
1200             Ops.push_back(DAG.getConstant(paramCount, MVT::i32));
1201             Ops.push_back(DAG.getConstant(curOffset, MVT::i32));
1202
1203             unsigned Opc = NVPTXISD::StoreParamV2;
1204
1205             StoreVal = OutVals[OIdx++];
1206             if (NeedExtend)
1207               StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1208             Ops.push_back(StoreVal);
1209
1210             if (i + 1 < NumElts) {
1211               StoreVal = OutVals[OIdx++];
1212               if (NeedExtend)
1213                 StoreVal =
1214                     DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1215             } else {
1216               StoreVal = DAG.getUNDEF(EltVT);
1217             }
1218             Ops.push_back(StoreVal);
1219
1220             if (VecSize == 4) {
1221               Opc = NVPTXISD::StoreParamV4;
1222               if (i + 2 < NumElts) {
1223                 StoreVal = OutVals[OIdx++];
1224                 if (NeedExtend)
1225                   StoreVal =
1226                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1227               } else {
1228                 StoreVal = DAG.getUNDEF(EltVT);
1229               }
1230               Ops.push_back(StoreVal);
1231
1232               if (i + 3 < NumElts) {
1233                 StoreVal = OutVals[OIdx++];
1234                 if (NeedExtend)
1235                   StoreVal =
1236                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1237               } else {
1238                 StoreVal = DAG.getUNDEF(EltVT);
1239               }
1240               Ops.push_back(StoreVal);
1241             }
1242
1243             Ops.push_back(InFlag);
1244
1245             SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1246             Chain = DAG.getMemIntrinsicNode(Opc, dl, CopyParamVTs, Ops,
1247                                             MemVT, MachinePointerInfo());
1248             InFlag = Chain.getValue(1);
1249             curOffset += PerStoreOffset;
1250           }
1251         }
1252         ++paramCount;
1253         --OIdx;
1254         continue;
1255       }
1256       // Plain scalar
1257       // for ABI,    declare .param .b<size> .param<n>;
1258       unsigned sz = VT.getSizeInBits();
1259       bool needExtend = false;
1260       if (VT.isInteger()) {
1261         if (sz < 16)
1262           needExtend = true;
1263         if (sz < 32)
1264           sz = 32;
1265       }
1266       SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1267       SDValue DeclareParamOps[] = { Chain,
1268                                     DAG.getConstant(paramCount, MVT::i32),
1269                                     DAG.getConstant(sz, MVT::i32),
1270                                     DAG.getConstant(0, MVT::i32), InFlag };
1271       Chain = DAG.getNode(NVPTXISD::DeclareScalarParam, dl, DeclareParamVTs,
1272                           DeclareParamOps);
1273       InFlag = Chain.getValue(1);
1274       SDValue OutV = OutVals[OIdx];
1275       if (needExtend) {
1276         // zext/sext i1 to i16
1277         unsigned opc = ISD::ZERO_EXTEND;
1278         if (Outs[OIdx].Flags.isSExt())
1279           opc = ISD::SIGN_EXTEND;
1280         OutV = DAG.getNode(opc, dl, MVT::i16, OutV);
1281       }
1282       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1283       SDValue CopyParamOps[] = { Chain, DAG.getConstant(paramCount, MVT::i32),
1284                                  DAG.getConstant(0, MVT::i32), OutV, InFlag };
1285
1286       unsigned opcode = NVPTXISD::StoreParam;
1287       if (Outs[OIdx].Flags.isZExt())
1288         opcode = NVPTXISD::StoreParamU32;
1289       else if (Outs[OIdx].Flags.isSExt())
1290         opcode = NVPTXISD::StoreParamS32;
1291       Chain = DAG.getMemIntrinsicNode(opcode, dl, CopyParamVTs, CopyParamOps,
1292                                       VT, MachinePointerInfo());
1293
1294       InFlag = Chain.getValue(1);
1295       ++paramCount;
1296       continue;
1297     }
1298     // struct or vector
1299     SmallVector<EVT, 16> vtparts;
1300     SmallVector<uint64_t, 16> Offsets;
1301     const PointerType *PTy = dyn_cast<PointerType>(Args[i].Ty);
1302     assert(PTy && "Type of a byval parameter should be pointer");
1303     ComputePTXValueVTs(*this, PTy->getElementType(), vtparts, &Offsets, 0);
1304
1305     // declare .param .align <align> .b8 .param<n>[<size>];
1306     unsigned sz = Outs[OIdx].Flags.getByValSize();
1307     SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1308     unsigned ArgAlign = Outs[OIdx].Flags.getByValAlign();
1309     // The ByValAlign in the Outs[OIdx].Flags is alway set at this point,
1310     // so we don't need to worry about natural alignment or not.
1311     // See TargetLowering::LowerCallTo().
1312     SDValue DeclareParamOps[] = {
1313       Chain, DAG.getConstant(Outs[OIdx].Flags.getByValAlign(), MVT::i32),
1314       DAG.getConstant(paramCount, MVT::i32), DAG.getConstant(sz, MVT::i32),
1315       InFlag
1316     };
1317     Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1318                         DeclareParamOps);
1319     InFlag = Chain.getValue(1);
1320     for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1321       EVT elemtype = vtparts[j];
1322       int curOffset = Offsets[j];
1323       unsigned PartAlign = GreatestCommonDivisor64(ArgAlign, curOffset);
1324       SDValue srcAddr =
1325           DAG.getNode(ISD::ADD, dl, getPointerTy(), OutVals[OIdx],
1326                       DAG.getConstant(curOffset, getPointerTy()));
1327       SDValue theVal = DAG.getLoad(elemtype, dl, tempChain, srcAddr,
1328                                    MachinePointerInfo(), false, false, false,
1329                                    PartAlign);
1330       if (elemtype.getSizeInBits() < 16) {
1331         theVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, theVal);
1332       }
1333       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1334       SDValue CopyParamOps[] = { Chain, DAG.getConstant(paramCount, MVT::i32),
1335                                  DAG.getConstant(curOffset, MVT::i32), theVal,
1336                                  InFlag };
1337       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl, CopyParamVTs,
1338                                       CopyParamOps, elemtype,
1339                                       MachinePointerInfo());
1340
1341       InFlag = Chain.getValue(1);
1342     }
1343     ++paramCount;
1344   }
1345
1346   GlobalAddressSDNode *Func = dyn_cast<GlobalAddressSDNode>(Callee.getNode());
1347   unsigned retAlignment = 0;
1348
1349   // Handle Result
1350   if (Ins.size() > 0) {
1351     SmallVector<EVT, 16> resvtparts;
1352     ComputeValueVTs(*this, retTy, resvtparts);
1353
1354     // Declare
1355     //  .param .align 16 .b8 retval0[<size-in-bytes>], or
1356     //  .param .b<size-in-bits> retval0
1357     unsigned resultsz = TD->getTypeAllocSizeInBits(retTy);
1358     // Emit ".param .b<size-in-bits> retval0" instead of byte arrays only for
1359     // these three types to match the logic in
1360     // NVPTXAsmPrinter::printReturnValStr and NVPTXTargetLowering::getPrototype.
1361     // Plus, this behavior is consistent with nvcc's.
1362     if (retTy->isFloatingPointTy() || retTy->isIntegerTy() ||
1363         retTy->isPointerTy()) {
1364       // Scalar needs to be at least 32bit wide
1365       if (resultsz < 32)
1366         resultsz = 32;
1367       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1368       SDValue DeclareRetOps[] = { Chain, DAG.getConstant(1, MVT::i32),
1369                                   DAG.getConstant(resultsz, MVT::i32),
1370                                   DAG.getConstant(0, MVT::i32), InFlag };
1371       Chain = DAG.getNode(NVPTXISD::DeclareRet, dl, DeclareRetVTs,
1372                           DeclareRetOps);
1373       InFlag = Chain.getValue(1);
1374     } else {
1375       retAlignment = getArgumentAlignment(Callee, CS, retTy, 0);
1376       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1377       SDValue DeclareRetOps[] = { Chain,
1378                                   DAG.getConstant(retAlignment, MVT::i32),
1379                                   DAG.getConstant(resultsz / 8, MVT::i32),
1380                                   DAG.getConstant(0, MVT::i32), InFlag };
1381       Chain = DAG.getNode(NVPTXISD::DeclareRetParam, dl, DeclareRetVTs,
1382                           DeclareRetOps);
1383       InFlag = Chain.getValue(1);
1384     }
1385   }
1386
1387   if (!Func) {
1388     // This is indirect function call case : PTX requires a prototype of the
1389     // form
1390     // proto_0 : .callprototype(.param .b32 _) _ (.param .b32 _);
1391     // to be emitted, and the label has to used as the last arg of call
1392     // instruction.
1393     // The prototype is embedded in a string and put as the operand for a
1394     // CallPrototype SDNode which will print out to the value of the string.
1395     SDVTList ProtoVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1396     std::string Proto = getPrototype(retTy, Args, Outs, retAlignment, CS);
1397     const char *ProtoStr =
1398       nvTM->getManagedStrPool()->getManagedString(Proto.c_str())->c_str();
1399     SDValue ProtoOps[] = {
1400       Chain, DAG.getTargetExternalSymbol(ProtoStr, MVT::i32), InFlag,
1401     };
1402     Chain = DAG.getNode(NVPTXISD::CallPrototype, dl, ProtoVTs, ProtoOps);
1403     InFlag = Chain.getValue(1);
1404   }
1405   // Op to just print "call"
1406   SDVTList PrintCallVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1407   SDValue PrintCallOps[] = {
1408     Chain, DAG.getConstant((Ins.size() == 0) ? 0 : 1, MVT::i32), InFlag
1409   };
1410   Chain = DAG.getNode(Func ? (NVPTXISD::PrintCallUni) : (NVPTXISD::PrintCall),
1411                       dl, PrintCallVTs, PrintCallOps);
1412   InFlag = Chain.getValue(1);
1413
1414   // Ops to print out the function name
1415   SDVTList CallVoidVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1416   SDValue CallVoidOps[] = { Chain, Callee, InFlag };
1417   Chain = DAG.getNode(NVPTXISD::CallVoid, dl, CallVoidVTs, CallVoidOps);
1418   InFlag = Chain.getValue(1);
1419
1420   // Ops to print out the param list
1421   SDVTList CallArgBeginVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1422   SDValue CallArgBeginOps[] = { Chain, InFlag };
1423   Chain = DAG.getNode(NVPTXISD::CallArgBegin, dl, CallArgBeginVTs,
1424                       CallArgBeginOps);
1425   InFlag = Chain.getValue(1);
1426
1427   for (unsigned i = 0, e = paramCount; i != e; ++i) {
1428     unsigned opcode;
1429     if (i == (e - 1))
1430       opcode = NVPTXISD::LastCallArg;
1431     else
1432       opcode = NVPTXISD::CallArg;
1433     SDVTList CallArgVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1434     SDValue CallArgOps[] = { Chain, DAG.getConstant(1, MVT::i32),
1435                              DAG.getConstant(i, MVT::i32), InFlag };
1436     Chain = DAG.getNode(opcode, dl, CallArgVTs, CallArgOps);
1437     InFlag = Chain.getValue(1);
1438   }
1439   SDVTList CallArgEndVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1440   SDValue CallArgEndOps[] = { Chain, DAG.getConstant(Func ? 1 : 0, MVT::i32),
1441                               InFlag };
1442   Chain = DAG.getNode(NVPTXISD::CallArgEnd, dl, CallArgEndVTs, CallArgEndOps);
1443   InFlag = Chain.getValue(1);
1444
1445   if (!Func) {
1446     SDVTList PrototypeVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1447     SDValue PrototypeOps[] = { Chain, DAG.getConstant(uniqueCallSite, MVT::i32),
1448                                InFlag };
1449     Chain = DAG.getNode(NVPTXISD::Prototype, dl, PrototypeVTs, PrototypeOps);
1450     InFlag = Chain.getValue(1);
1451   }
1452
1453   // Generate loads from param memory/moves from registers for result
1454   if (Ins.size() > 0) {
1455     if (retTy && retTy->isVectorTy()) {
1456       EVT ObjectVT = getValueType(retTy);
1457       unsigned NumElts = ObjectVT.getVectorNumElements();
1458       EVT EltVT = ObjectVT.getVectorElementType();
1459       assert(nvTM->getSubtargetImpl()->getTargetLowering()->getNumRegisters(
1460                  F->getContext(), ObjectVT) == NumElts &&
1461              "Vector was not scalarized");
1462       unsigned sz = EltVT.getSizeInBits();
1463       bool needTruncate = sz < 8 ? true : false;
1464
1465       if (NumElts == 1) {
1466         // Just a simple load
1467         SmallVector<EVT, 4> LoadRetVTs;
1468         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1469           // If loading i1/i8 result, generate
1470           //   load.b8 i16
1471           //   if i1
1472           //   trunc i16 to i1
1473           LoadRetVTs.push_back(MVT::i16);
1474         } else
1475           LoadRetVTs.push_back(EltVT);
1476         LoadRetVTs.push_back(MVT::Other);
1477         LoadRetVTs.push_back(MVT::Glue);
1478         SmallVector<SDValue, 4> LoadRetOps;
1479         LoadRetOps.push_back(Chain);
1480         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1481         LoadRetOps.push_back(DAG.getConstant(0, MVT::i32));
1482         LoadRetOps.push_back(InFlag);
1483         SDValue retval = DAG.getMemIntrinsicNode(
1484             NVPTXISD::LoadParam, dl,
1485             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1486         Chain = retval.getValue(1);
1487         InFlag = retval.getValue(2);
1488         SDValue Ret0 = retval;
1489         if (needTruncate)
1490           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Ret0);
1491         InVals.push_back(Ret0);
1492       } else if (NumElts == 2) {
1493         // LoadV2
1494         SmallVector<EVT, 4> LoadRetVTs;
1495         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1496           // If loading i1/i8 result, generate
1497           //   load.b8 i16
1498           //   if i1
1499           //   trunc i16 to i1
1500           LoadRetVTs.push_back(MVT::i16);
1501           LoadRetVTs.push_back(MVT::i16);
1502         } else {
1503           LoadRetVTs.push_back(EltVT);
1504           LoadRetVTs.push_back(EltVT);
1505         }
1506         LoadRetVTs.push_back(MVT::Other);
1507         LoadRetVTs.push_back(MVT::Glue);
1508         SmallVector<SDValue, 4> LoadRetOps;
1509         LoadRetOps.push_back(Chain);
1510         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1511         LoadRetOps.push_back(DAG.getConstant(0, MVT::i32));
1512         LoadRetOps.push_back(InFlag);
1513         SDValue retval = DAG.getMemIntrinsicNode(
1514             NVPTXISD::LoadParamV2, dl,
1515             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1516         Chain = retval.getValue(2);
1517         InFlag = retval.getValue(3);
1518         SDValue Ret0 = retval.getValue(0);
1519         SDValue Ret1 = retval.getValue(1);
1520         if (needTruncate) {
1521           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret0);
1522           InVals.push_back(Ret0);
1523           Ret1 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret1);
1524           InVals.push_back(Ret1);
1525         } else {
1526           InVals.push_back(Ret0);
1527           InVals.push_back(Ret1);
1528         }
1529       } else {
1530         // Split into N LoadV4
1531         unsigned Ofst = 0;
1532         unsigned VecSize = 4;
1533         unsigned Opc = NVPTXISD::LoadParamV4;
1534         if (EltVT.getSizeInBits() == 64) {
1535           VecSize = 2;
1536           Opc = NVPTXISD::LoadParamV2;
1537         }
1538         EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
1539         for (unsigned i = 0; i < NumElts; i += VecSize) {
1540           SmallVector<EVT, 8> LoadRetVTs;
1541           if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1542             // If loading i1/i8 result, generate
1543             //   load.b8 i16
1544             //   if i1
1545             //   trunc i16 to i1
1546             for (unsigned j = 0; j < VecSize; ++j)
1547               LoadRetVTs.push_back(MVT::i16);
1548           } else {
1549             for (unsigned j = 0; j < VecSize; ++j)
1550               LoadRetVTs.push_back(EltVT);
1551           }
1552           LoadRetVTs.push_back(MVT::Other);
1553           LoadRetVTs.push_back(MVT::Glue);
1554           SmallVector<SDValue, 4> LoadRetOps;
1555           LoadRetOps.push_back(Chain);
1556           LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1557           LoadRetOps.push_back(DAG.getConstant(Ofst, MVT::i32));
1558           LoadRetOps.push_back(InFlag);
1559           SDValue retval = DAG.getMemIntrinsicNode(
1560               Opc, dl, DAG.getVTList(LoadRetVTs),
1561               LoadRetOps, EltVT, MachinePointerInfo());
1562           if (VecSize == 2) {
1563             Chain = retval.getValue(2);
1564             InFlag = retval.getValue(3);
1565           } else {
1566             Chain = retval.getValue(4);
1567             InFlag = retval.getValue(5);
1568           }
1569
1570           for (unsigned j = 0; j < VecSize; ++j) {
1571             if (i + j >= NumElts)
1572               break;
1573             SDValue Elt = retval.getValue(j);
1574             if (needTruncate)
1575               Elt = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
1576             InVals.push_back(Elt);
1577           }
1578           Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
1579         }
1580       }
1581     } else {
1582       SmallVector<EVT, 16> VTs;
1583       SmallVector<uint64_t, 16> Offsets;
1584       ComputePTXValueVTs(*this, retTy, VTs, &Offsets, 0);
1585       assert(VTs.size() == Ins.size() && "Bad value decomposition");
1586       unsigned RetAlign = getArgumentAlignment(Callee, CS, retTy, 0);
1587       for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
1588         unsigned sz = VTs[i].getSizeInBits();
1589         unsigned AlignI = GreatestCommonDivisor64(RetAlign, Offsets[i]);
1590         bool needTruncate = sz < 8 ? true : false;
1591         if (VTs[i].isInteger() && (sz < 8))
1592           sz = 8;
1593
1594         SmallVector<EVT, 4> LoadRetVTs;
1595         EVT TheLoadType = VTs[i];
1596         if (retTy->isIntegerTy() &&
1597             TD->getTypeAllocSizeInBits(retTy) < 32) {
1598           // This is for integer types only, and specifically not for
1599           // aggregates.
1600           LoadRetVTs.push_back(MVT::i32);
1601           TheLoadType = MVT::i32;
1602         } else if (sz < 16) {
1603           // If loading i1/i8 result, generate
1604           //   load i8 (-> i16)
1605           //   trunc i16 to i1/i8
1606           LoadRetVTs.push_back(MVT::i16);
1607         } else
1608           LoadRetVTs.push_back(Ins[i].VT);
1609         LoadRetVTs.push_back(MVT::Other);
1610         LoadRetVTs.push_back(MVT::Glue);
1611
1612         SmallVector<SDValue, 4> LoadRetOps;
1613         LoadRetOps.push_back(Chain);
1614         LoadRetOps.push_back(DAG.getConstant(1, MVT::i32));
1615         LoadRetOps.push_back(DAG.getConstant(Offsets[i], MVT::i32));
1616         LoadRetOps.push_back(InFlag);
1617         SDValue retval = DAG.getMemIntrinsicNode(
1618             NVPTXISD::LoadParam, dl,
1619             DAG.getVTList(LoadRetVTs), LoadRetOps,
1620             TheLoadType, MachinePointerInfo(), AlignI);
1621         Chain = retval.getValue(1);
1622         InFlag = retval.getValue(2);
1623         SDValue Ret0 = retval.getValue(0);
1624         if (needTruncate)
1625           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, Ins[i].VT, Ret0);
1626         InVals.push_back(Ret0);
1627       }
1628     }
1629   }
1630
1631   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(uniqueCallSite, true),
1632                              DAG.getIntPtrConstant(uniqueCallSite + 1, true),
1633                              InFlag, dl);
1634   uniqueCallSite++;
1635
1636   // set isTailCall to false for now, until we figure out how to express
1637   // tail call optimization in PTX
1638   isTailCall = false;
1639   return Chain;
1640 }
1641
1642 // By default CONCAT_VECTORS is lowered by ExpandVectorBuildThroughStack()
1643 // (see LegalizeDAG.cpp). This is slow and uses local memory.
1644 // We use extract/insert/build vector just as what LegalizeOp() does in llvm 2.5
1645 SDValue
1646 NVPTXTargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
1647   SDNode *Node = Op.getNode();
1648   SDLoc dl(Node);
1649   SmallVector<SDValue, 8> Ops;
1650   unsigned NumOperands = Node->getNumOperands();
1651   for (unsigned i = 0; i < NumOperands; ++i) {
1652     SDValue SubOp = Node->getOperand(i);
1653     EVT VVT = SubOp.getNode()->getValueType(0);
1654     EVT EltVT = VVT.getVectorElementType();
1655     unsigned NumSubElem = VVT.getVectorNumElements();
1656     for (unsigned j = 0; j < NumSubElem; ++j) {
1657       Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, SubOp,
1658                                 DAG.getIntPtrConstant(j)));
1659     }
1660   }
1661   return DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Ops);
1662 }
1663
1664 /// LowerShiftRightParts - Lower SRL_PARTS, SRA_PARTS, which
1665 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1666 ///    amount, or
1667 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1668 ///    amount.
1669 SDValue NVPTXTargetLowering::LowerShiftRightParts(SDValue Op,
1670                                                   SelectionDAG &DAG) const {
1671   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1672   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
1673
1674   EVT VT = Op.getValueType();
1675   unsigned VTBits = VT.getSizeInBits();
1676   SDLoc dl(Op);
1677   SDValue ShOpLo = Op.getOperand(0);
1678   SDValue ShOpHi = Op.getOperand(1);
1679   SDValue ShAmt  = Op.getOperand(2);
1680   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
1681
1682   if (VTBits == 32 && nvptxSubtarget.getSmVersion() >= 35) {
1683
1684     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1685     // {dHi, dLo} = {aHi, aLo} >> Amt
1686     //   dHi = aHi >> Amt
1687     //   dLo = shf.r.clamp aLo, aHi, Amt
1688
1689     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1690     SDValue Lo = DAG.getNode(NVPTXISD::FUN_SHFR_CLAMP, dl, VT, ShOpLo, ShOpHi,
1691                              ShAmt);
1692
1693     SDValue Ops[2] = { Lo, Hi };
1694     return DAG.getMergeValues(Ops, dl);
1695   }
1696   else {
1697
1698     // {dHi, dLo} = {aHi, aLo} >> Amt
1699     // - if (Amt>=size) then
1700     //      dLo = aHi >> (Amt-size)
1701     //      dHi = aHi >> Amt (this is either all 0 or all 1)
1702     //   else
1703     //      dLo = (aLo >>logic Amt) | (aHi << (size-Amt))
1704     //      dHi = aHi >> Amt
1705
1706     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1707                                    DAG.getConstant(VTBits, MVT::i32), ShAmt);
1708     SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
1709     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1710                                      DAG.getConstant(VTBits, MVT::i32));
1711     SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
1712     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1713     SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
1714
1715     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1716                                DAG.getConstant(VTBits, MVT::i32), ISD::SETGE);
1717     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1718     SDValue Lo = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1719
1720     SDValue Ops[2] = { Lo, Hi };
1721     return DAG.getMergeValues(Ops, dl);
1722   }
1723 }
1724
1725 /// LowerShiftLeftParts - Lower SHL_PARTS, which
1726 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1727 ///    amount, or
1728 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1729 ///    amount.
1730 SDValue NVPTXTargetLowering::LowerShiftLeftParts(SDValue Op,
1731                                                  SelectionDAG &DAG) const {
1732   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1733   assert(Op.getOpcode() == ISD::SHL_PARTS);
1734
1735   EVT VT = Op.getValueType();
1736   unsigned VTBits = VT.getSizeInBits();
1737   SDLoc dl(Op);
1738   SDValue ShOpLo = Op.getOperand(0);
1739   SDValue ShOpHi = Op.getOperand(1);
1740   SDValue ShAmt  = Op.getOperand(2);
1741
1742   if (VTBits == 32 && nvptxSubtarget.getSmVersion() >= 35) {
1743
1744     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1745     // {dHi, dLo} = {aHi, aLo} << Amt
1746     //   dHi = shf.l.clamp aLo, aHi, Amt
1747     //   dLo = aLo << Amt
1748
1749     SDValue Hi = DAG.getNode(NVPTXISD::FUN_SHFL_CLAMP, dl, VT, ShOpLo, ShOpHi,
1750                              ShAmt);
1751     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1752
1753     SDValue Ops[2] = { Lo, Hi };
1754     return DAG.getMergeValues(Ops, dl);
1755   }
1756   else {
1757
1758     // {dHi, dLo} = {aHi, aLo} << Amt
1759     // - if (Amt>=size) then
1760     //      dLo = aLo << Amt (all 0)
1761     //      dLo = aLo << (Amt-size)
1762     //   else
1763     //      dLo = aLo << Amt
1764     //      dHi = (aHi << Amt) | (aLo >> (size-Amt))
1765
1766     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1767                                    DAG.getConstant(VTBits, MVT::i32), ShAmt);
1768     SDValue Tmp1 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
1769     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1770                                      DAG.getConstant(VTBits, MVT::i32));
1771     SDValue Tmp2 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
1772     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1773     SDValue TrueVal = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
1774
1775     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1776                                DAG.getConstant(VTBits, MVT::i32), ISD::SETGE);
1777     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1778     SDValue Hi = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1779
1780     SDValue Ops[2] = { Lo, Hi };
1781     return DAG.getMergeValues(Ops, dl);
1782   }
1783 }
1784
1785 SDValue
1786 NVPTXTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
1787   switch (Op.getOpcode()) {
1788   case ISD::RETURNADDR:
1789     return SDValue();
1790   case ISD::FRAMEADDR:
1791     return SDValue();
1792   case ISD::GlobalAddress:
1793     return LowerGlobalAddress(Op, DAG);
1794   case ISD::INTRINSIC_W_CHAIN:
1795     return Op;
1796   case ISD::BUILD_VECTOR:
1797   case ISD::EXTRACT_SUBVECTOR:
1798     return Op;
1799   case ISD::CONCAT_VECTORS:
1800     return LowerCONCAT_VECTORS(Op, DAG);
1801   case ISD::STORE:
1802     return LowerSTORE(Op, DAG);
1803   case ISD::LOAD:
1804     return LowerLOAD(Op, DAG);
1805   case ISD::SHL_PARTS:
1806     return LowerShiftLeftParts(Op, DAG);
1807   case ISD::SRA_PARTS:
1808   case ISD::SRL_PARTS:
1809     return LowerShiftRightParts(Op, DAG);
1810   default:
1811     llvm_unreachable("Custom lowering not defined for operation");
1812   }
1813 }
1814
1815 SDValue NVPTXTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1816   if (Op.getValueType() == MVT::i1)
1817     return LowerLOADi1(Op, DAG);
1818   else
1819     return SDValue();
1820 }
1821
1822 // v = ld i1* addr
1823 //   =>
1824 // v1 = ld i8* addr (-> i16)
1825 // v = trunc i16 to i1
1826 SDValue NVPTXTargetLowering::LowerLOADi1(SDValue Op, SelectionDAG &DAG) const {
1827   SDNode *Node = Op.getNode();
1828   LoadSDNode *LD = cast<LoadSDNode>(Node);
1829   SDLoc dl(Node);
1830   assert(LD->getExtensionType() == ISD::NON_EXTLOAD);
1831   assert(Node->getValueType(0) == MVT::i1 &&
1832          "Custom lowering for i1 load only");
1833   SDValue newLD =
1834       DAG.getLoad(MVT::i16, dl, LD->getChain(), LD->getBasePtr(),
1835                   LD->getPointerInfo(), LD->isVolatile(), LD->isNonTemporal(),
1836                   LD->isInvariant(), LD->getAlignment());
1837   SDValue result = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, newLD);
1838   // The legalizer (the caller) is expecting two values from the legalized
1839   // load, so we build a MergeValues node for it. See ExpandUnalignedLoad()
1840   // in LegalizeDAG.cpp which also uses MergeValues.
1841   SDValue Ops[] = { result, LD->getChain() };
1842   return DAG.getMergeValues(Ops, dl);
1843 }
1844
1845 SDValue NVPTXTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1846   EVT ValVT = Op.getOperand(1).getValueType();
1847   if (ValVT == MVT::i1)
1848     return LowerSTOREi1(Op, DAG);
1849   else if (ValVT.isVector())
1850     return LowerSTOREVector(Op, DAG);
1851   else
1852     return SDValue();
1853 }
1854
1855 SDValue
1856 NVPTXTargetLowering::LowerSTOREVector(SDValue Op, SelectionDAG &DAG) const {
1857   SDNode *N = Op.getNode();
1858   SDValue Val = N->getOperand(1);
1859   SDLoc DL(N);
1860   EVT ValVT = Val.getValueType();
1861
1862   if (ValVT.isVector()) {
1863     // We only handle "native" vector sizes for now, e.g. <4 x double> is not
1864     // legal.  We can (and should) split that into 2 stores of <2 x double> here
1865     // but I'm leaving that as a TODO for now.
1866     if (!ValVT.isSimple())
1867       return SDValue();
1868     switch (ValVT.getSimpleVT().SimpleTy) {
1869     default:
1870       return SDValue();
1871     case MVT::v2i8:
1872     case MVT::v2i16:
1873     case MVT::v2i32:
1874     case MVT::v2i64:
1875     case MVT::v2f32:
1876     case MVT::v2f64:
1877     case MVT::v4i8:
1878     case MVT::v4i16:
1879     case MVT::v4i32:
1880     case MVT::v4f32:
1881       // This is a "native" vector type
1882       break;
1883     }
1884
1885     MemSDNode *MemSD = cast<MemSDNode>(N);
1886     const DataLayout *TD = getDataLayout();
1887
1888     unsigned Align = MemSD->getAlignment();
1889     unsigned PrefAlign =
1890       TD->getPrefTypeAlignment(ValVT.getTypeForEVT(*DAG.getContext()));
1891     if (Align < PrefAlign) {
1892       // This store is not sufficiently aligned, so bail out and let this vector
1893       // store be scalarized.  Note that we may still be able to emit smaller
1894       // vector stores.  For example, if we are storing a <4 x float> with an
1895       // alignment of 8, this check will fail but the legalizer will try again
1896       // with 2 x <2 x float>, which will succeed with an alignment of 8.
1897       return SDValue();
1898     }
1899
1900     unsigned Opcode = 0;
1901     EVT EltVT = ValVT.getVectorElementType();
1902     unsigned NumElts = ValVT.getVectorNumElements();
1903
1904     // Since StoreV2 is a target node, we cannot rely on DAG type legalization.
1905     // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
1906     // stored type to i16 and propagate the "real" type as the memory type.
1907     bool NeedExt = false;
1908     if (EltVT.getSizeInBits() < 16)
1909       NeedExt = true;
1910
1911     switch (NumElts) {
1912     default:
1913       return SDValue();
1914     case 2:
1915       Opcode = NVPTXISD::StoreV2;
1916       break;
1917     case 4: {
1918       Opcode = NVPTXISD::StoreV4;
1919       break;
1920     }
1921     }
1922
1923     SmallVector<SDValue, 8> Ops;
1924
1925     // First is the chain
1926     Ops.push_back(N->getOperand(0));
1927
1928     // Then the split values
1929     for (unsigned i = 0; i < NumElts; ++i) {
1930       SDValue ExtVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, Val,
1931                                    DAG.getIntPtrConstant(i));
1932       if (NeedExt)
1933         ExtVal = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i16, ExtVal);
1934       Ops.push_back(ExtVal);
1935     }
1936
1937     // Then any remaining arguments
1938     for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
1939       Ops.push_back(N->getOperand(i));
1940     }
1941
1942     SDValue NewSt = DAG.getMemIntrinsicNode(
1943         Opcode, DL, DAG.getVTList(MVT::Other), Ops,
1944         MemSD->getMemoryVT(), MemSD->getMemOperand());
1945
1946     //return DCI.CombineTo(N, NewSt, true);
1947     return NewSt;
1948   }
1949
1950   return SDValue();
1951 }
1952
1953 // st i1 v, addr
1954 //    =>
1955 // v1 = zxt v to i16
1956 // st.u8 i16, addr
1957 SDValue NVPTXTargetLowering::LowerSTOREi1(SDValue Op, SelectionDAG &DAG) const {
1958   SDNode *Node = Op.getNode();
1959   SDLoc dl(Node);
1960   StoreSDNode *ST = cast<StoreSDNode>(Node);
1961   SDValue Tmp1 = ST->getChain();
1962   SDValue Tmp2 = ST->getBasePtr();
1963   SDValue Tmp3 = ST->getValue();
1964   assert(Tmp3.getValueType() == MVT::i1 && "Custom lowering for i1 store only");
1965   unsigned Alignment = ST->getAlignment();
1966   bool isVolatile = ST->isVolatile();
1967   bool isNonTemporal = ST->isNonTemporal();
1968   Tmp3 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Tmp3);
1969   SDValue Result = DAG.getTruncStore(Tmp1, dl, Tmp3, Tmp2,
1970                                      ST->getPointerInfo(), MVT::i8, isNonTemporal,
1971                                      isVolatile, Alignment);
1972   return Result;
1973 }
1974
1975 SDValue NVPTXTargetLowering::getExtSymb(SelectionDAG &DAG, const char *inname,
1976                                         int idx, EVT v) const {
1977   std::string *name = nvTM->getManagedStrPool()->getManagedString(inname);
1978   std::stringstream suffix;
1979   suffix << idx;
1980   *name += suffix.str();
1981   return DAG.getTargetExternalSymbol(name->c_str(), v);
1982 }
1983
1984 SDValue
1985 NVPTXTargetLowering::getParamSymbol(SelectionDAG &DAG, int idx, EVT v) const {
1986   std::string ParamSym;
1987   raw_string_ostream ParamStr(ParamSym);
1988
1989   ParamStr << DAG.getMachineFunction().getName() << "_param_" << idx;
1990   ParamStr.flush();
1991
1992   std::string *SavedStr =
1993     nvTM->getManagedStrPool()->getManagedString(ParamSym.c_str());
1994   return DAG.getTargetExternalSymbol(SavedStr->c_str(), v);
1995 }
1996
1997 SDValue NVPTXTargetLowering::getParamHelpSymbol(SelectionDAG &DAG, int idx) {
1998   return getExtSymb(DAG, ".HLPPARAM", idx);
1999 }
2000
2001 // Check to see if the kernel argument is image*_t or sampler_t
2002
2003 bool llvm::isImageOrSamplerVal(const Value *arg, const Module *context) {
2004   static const char *const specialTypes[] = { "struct._image2d_t",
2005                                               "struct._image3d_t",
2006                                               "struct._sampler_t" };
2007
2008   const Type *Ty = arg->getType();
2009   const PointerType *PTy = dyn_cast<PointerType>(Ty);
2010
2011   if (!PTy)
2012     return false;
2013
2014   if (!context)
2015     return false;
2016
2017   const StructType *STy = dyn_cast<StructType>(PTy->getElementType());
2018   const std::string TypeName = STy && !STy->isLiteral() ? STy->getName() : "";
2019
2020   for (int i = 0, e = array_lengthof(specialTypes); i != e; ++i)
2021     if (TypeName == specialTypes[i])
2022       return true;
2023
2024   return false;
2025 }
2026
2027 SDValue NVPTXTargetLowering::LowerFormalArguments(
2028     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2029     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2030     SmallVectorImpl<SDValue> &InVals) const {
2031   MachineFunction &MF = DAG.getMachineFunction();
2032   const DataLayout *TD = getDataLayout();
2033
2034   const Function *F = MF.getFunction();
2035   const AttributeSet &PAL = F->getAttributes();
2036   const TargetLowering *TLI = DAG.getSubtarget().getTargetLowering();
2037
2038   SDValue Root = DAG.getRoot();
2039   std::vector<SDValue> OutChains;
2040
2041   bool isKernel = llvm::isKernelFunction(*F);
2042   bool isABI = (nvptxSubtarget.getSmVersion() >= 20);
2043   assert(isABI && "Non-ABI compilation is not supported");
2044   if (!isABI)
2045     return Chain;
2046
2047   std::vector<Type *> argTypes;
2048   std::vector<const Argument *> theArgs;
2049   for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
2050        I != E; ++I) {
2051     theArgs.push_back(I);
2052     argTypes.push_back(I->getType());
2053   }
2054   // argTypes.size() (or theArgs.size()) and Ins.size() need not match.
2055   // Ins.size() will be larger
2056   //   * if there is an aggregate argument with multiple fields (each field
2057   //     showing up separately in Ins)
2058   //   * if there is a vector argument with more than typical vector-length
2059   //     elements (generally if more than 4) where each vector element is
2060   //     individually present in Ins.
2061   // So a different index should be used for indexing into Ins.
2062   // See similar issue in LowerCall.
2063   unsigned InsIdx = 0;
2064
2065   int idx = 0;
2066   for (unsigned i = 0, e = theArgs.size(); i != e; ++i, ++idx, ++InsIdx) {
2067     Type *Ty = argTypes[i];
2068
2069     // If the kernel argument is image*_t or sampler_t, convert it to
2070     // a i32 constant holding the parameter position. This can later
2071     // matched in the AsmPrinter to output the correct mangled name.
2072     if (isImageOrSamplerVal(
2073             theArgs[i],
2074             (theArgs[i]->getParent() ? theArgs[i]->getParent()->getParent()
2075                                      : nullptr))) {
2076       assert(isKernel && "Only kernels can have image/sampler params");
2077       InVals.push_back(DAG.getConstant(i + 1, MVT::i32));
2078       continue;
2079     }
2080
2081     if (theArgs[i]->use_empty()) {
2082       // argument is dead
2083       if (Ty->isAggregateType()) {
2084         SmallVector<EVT, 16> vtparts;
2085
2086         ComputePTXValueVTs(*this, Ty, vtparts);
2087         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2088         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2089              ++parti) {
2090           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2091           ++InsIdx;
2092         }
2093         if (vtparts.size() > 0)
2094           --InsIdx;
2095         continue;
2096       }
2097       if (Ty->isVectorTy()) {
2098         EVT ObjectVT = getValueType(Ty);
2099         unsigned NumRegs = TLI->getNumRegisters(F->getContext(), ObjectVT);
2100         for (unsigned parti = 0; parti < NumRegs; ++parti) {
2101           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2102           ++InsIdx;
2103         }
2104         if (NumRegs > 0)
2105           --InsIdx;
2106         continue;
2107       }
2108       InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2109       continue;
2110     }
2111
2112     // In the following cases, assign a node order of "idx+1"
2113     // to newly created nodes. The SDNodes for params have to
2114     // appear in the same order as their order of appearance
2115     // in the original function. "idx+1" holds that order.
2116     if (PAL.hasAttribute(i + 1, Attribute::ByVal) == false) {
2117       if (Ty->isAggregateType()) {
2118         SmallVector<EVT, 16> vtparts;
2119         SmallVector<uint64_t, 16> offsets;
2120
2121         // NOTE: Here, we lose the ability to issue vector loads for vectors
2122         // that are a part of a struct.  This should be investigated in the
2123         // future.
2124         ComputePTXValueVTs(*this, Ty, vtparts, &offsets, 0);
2125         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2126         bool aggregateIsPacked = false;
2127         if (StructType *STy = llvm::dyn_cast<StructType>(Ty))
2128           aggregateIsPacked = STy->isPacked();
2129
2130         SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2131         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2132              ++parti) {
2133           EVT partVT = vtparts[parti];
2134           Value *srcValue = Constant::getNullValue(
2135               PointerType::get(partVT.getTypeForEVT(F->getContext()),
2136                                llvm::ADDRESS_SPACE_PARAM));
2137           SDValue srcAddr =
2138               DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2139                           DAG.getConstant(offsets[parti], getPointerTy()));
2140           unsigned partAlign =
2141               aggregateIsPacked ? 1
2142                                 : TD->getABITypeAlignment(
2143                                       partVT.getTypeForEVT(F->getContext()));
2144           SDValue p;
2145           if (Ins[InsIdx].VT.getSizeInBits() > partVT.getSizeInBits()) {
2146             ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
2147                                      ISD::SEXTLOAD : ISD::ZEXTLOAD;
2148             p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, srcAddr,
2149                                MachinePointerInfo(srcValue), partVT, false,
2150                                false, false, partAlign);
2151           } else {
2152             p = DAG.getLoad(partVT, dl, Root, srcAddr,
2153                             MachinePointerInfo(srcValue), false, false, false,
2154                             partAlign);
2155           }
2156           if (p.getNode())
2157             p.getNode()->setIROrder(idx + 1);
2158           InVals.push_back(p);
2159           ++InsIdx;
2160         }
2161         if (vtparts.size() > 0)
2162           --InsIdx;
2163         continue;
2164       }
2165       if (Ty->isVectorTy()) {
2166         EVT ObjectVT = getValueType(Ty);
2167         SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2168         unsigned NumElts = ObjectVT.getVectorNumElements();
2169         assert(TLI->getNumRegisters(F->getContext(), ObjectVT) == NumElts &&
2170                "Vector was not scalarized");
2171         EVT EltVT = ObjectVT.getVectorElementType();
2172
2173         // V1 load
2174         // f32 = load ...
2175         if (NumElts == 1) {
2176           // We only have one element, so just directly load it
2177           Value *SrcValue = Constant::getNullValue(PointerType::get(
2178               EltVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2179           SDValue P = DAG.getLoad(
2180               EltVT, dl, Root, Arg, MachinePointerInfo(SrcValue), false,
2181               false, true,
2182               TD->getABITypeAlignment(EltVT.getTypeForEVT(F->getContext())));
2183           if (P.getNode())
2184             P.getNode()->setIROrder(idx + 1);
2185
2186           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2187             P = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, P);
2188           InVals.push_back(P);
2189           ++InsIdx;
2190         } else if (NumElts == 2) {
2191           // V2 load
2192           // f32,f32 = load ...
2193           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, 2);
2194           Value *SrcValue = Constant::getNullValue(PointerType::get(
2195               VecVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2196           SDValue P = DAG.getLoad(
2197               VecVT, dl, Root, Arg, MachinePointerInfo(SrcValue), false,
2198               false, true,
2199               TD->getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())));
2200           if (P.getNode())
2201             P.getNode()->setIROrder(idx + 1);
2202
2203           SDValue Elt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2204                                      DAG.getIntPtrConstant(0));
2205           SDValue Elt1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2206                                      DAG.getIntPtrConstant(1));
2207
2208           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits()) {
2209             Elt0 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt0);
2210             Elt1 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt1);
2211           }
2212
2213           InVals.push_back(Elt0);
2214           InVals.push_back(Elt1);
2215           InsIdx += 2;
2216         } else {
2217           // V4 loads
2218           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
2219           // the
2220           // vector will be expanded to a power of 2 elements, so we know we can
2221           // always round up to the next multiple of 4 when creating the vector
2222           // loads.
2223           // e.g.  4 elem => 1 ld.v4
2224           //       6 elem => 2 ld.v4
2225           //       8 elem => 2 ld.v4
2226           //      11 elem => 3 ld.v4
2227           unsigned VecSize = 4;
2228           if (EltVT.getSizeInBits() == 64) {
2229             VecSize = 2;
2230           }
2231           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2232           unsigned Ofst = 0;
2233           for (unsigned i = 0; i < NumElts; i += VecSize) {
2234             Value *SrcValue = Constant::getNullValue(
2235                 PointerType::get(VecVT.getTypeForEVT(F->getContext()),
2236                                  llvm::ADDRESS_SPACE_PARAM));
2237             SDValue SrcAddr =
2238                 DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg,
2239                             DAG.getConstant(Ofst, getPointerTy()));
2240             SDValue P = DAG.getLoad(
2241                 VecVT, dl, Root, SrcAddr, MachinePointerInfo(SrcValue), false,
2242                 false, true,
2243                 TD->getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())));
2244             if (P.getNode())
2245               P.getNode()->setIROrder(idx + 1);
2246
2247             for (unsigned j = 0; j < VecSize; ++j) {
2248               if (i + j >= NumElts)
2249                 break;
2250               SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2251                                         DAG.getIntPtrConstant(j));
2252               if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2253                 Elt = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt);
2254               InVals.push_back(Elt);
2255             }
2256             Ofst += TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2257           }
2258           InsIdx += NumElts;
2259         }
2260
2261         if (NumElts > 0)
2262           --InsIdx;
2263         continue;
2264       }
2265       // A plain scalar.
2266       EVT ObjectVT = getValueType(Ty);
2267       // If ABI, load from the param symbol
2268       SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2269       Value *srcValue = Constant::getNullValue(PointerType::get(
2270           ObjectVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2271       SDValue p;
2272        if (ObjectVT.getSizeInBits() < Ins[InsIdx].VT.getSizeInBits()) {
2273         ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
2274                                        ISD::SEXTLOAD : ISD::ZEXTLOAD;
2275         p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, Arg,
2276                            MachinePointerInfo(srcValue), ObjectVT, false, false,
2277                            false,
2278         TD->getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2279       } else {
2280         p = DAG.getLoad(Ins[InsIdx].VT, dl, Root, Arg,
2281                         MachinePointerInfo(srcValue), false, false, false,
2282         TD->getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2283       }
2284       if (p.getNode())
2285         p.getNode()->setIROrder(idx + 1);
2286       InVals.push_back(p);
2287       continue;
2288     }
2289
2290     // Param has ByVal attribute
2291     // Return MoveParam(param symbol).
2292     // Ideally, the param symbol can be returned directly,
2293     // but when SDNode builder decides to use it in a CopyToReg(),
2294     // machine instruction fails because TargetExternalSymbol
2295     // (not lowered) is target dependent, and CopyToReg assumes
2296     // the source is lowered.
2297     EVT ObjectVT = getValueType(Ty);
2298     assert(ObjectVT == Ins[InsIdx].VT &&
2299            "Ins type did not match function type");
2300     SDValue Arg = getParamSymbol(DAG, idx, getPointerTy());
2301     SDValue p = DAG.getNode(NVPTXISD::MoveParam, dl, ObjectVT, Arg);
2302     if (p.getNode())
2303       p.getNode()->setIROrder(idx + 1);
2304     if (isKernel)
2305       InVals.push_back(p);
2306     else {
2307       SDValue p2 = DAG.getNode(
2308           ISD::INTRINSIC_WO_CHAIN, dl, ObjectVT,
2309           DAG.getConstant(Intrinsic::nvvm_ptr_local_to_gen, MVT::i32), p);
2310       InVals.push_back(p2);
2311     }
2312   }
2313
2314   // Clang will check explicit VarArg and issue error if any. However, Clang
2315   // will let code with
2316   // implicit var arg like f() pass. See bug 617733.
2317   // We treat this case as if the arg list is empty.
2318   // if (F.isVarArg()) {
2319   // assert(0 && "VarArg not supported yet!");
2320   //}
2321
2322   if (!OutChains.empty())
2323     DAG.setRoot(DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains));
2324
2325   return Chain;
2326 }
2327
2328
2329 SDValue
2330 NVPTXTargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2331                                  bool isVarArg,
2332                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
2333                                  const SmallVectorImpl<SDValue> &OutVals,
2334                                  SDLoc dl, SelectionDAG &DAG) const {
2335   MachineFunction &MF = DAG.getMachineFunction();
2336   const Function *F = MF.getFunction();
2337   Type *RetTy = F->getReturnType();
2338   const DataLayout *TD = getDataLayout();
2339
2340   bool isABI = (nvptxSubtarget.getSmVersion() >= 20);
2341   assert(isABI && "Non-ABI compilation is not supported");
2342   if (!isABI)
2343     return Chain;
2344
2345   if (VectorType *VTy = dyn_cast<VectorType>(RetTy)) {
2346     // If we have a vector type, the OutVals array will be the scalarized
2347     // components and we have combine them into 1 or more vector stores.
2348     unsigned NumElts = VTy->getNumElements();
2349     assert(NumElts == Outs.size() && "Bad scalarization of return value");
2350
2351     // const_cast can be removed in later LLVM versions
2352     EVT EltVT = getValueType(RetTy).getVectorElementType();
2353     bool NeedExtend = false;
2354     if (EltVT.getSizeInBits() < 16)
2355       NeedExtend = true;
2356
2357     // V1 store
2358     if (NumElts == 1) {
2359       SDValue StoreVal = OutVals[0];
2360       // We only have one element, so just directly store it
2361       if (NeedExtend)
2362         StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
2363       SDValue Ops[] = { Chain, DAG.getConstant(0, MVT::i32), StoreVal };
2364       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2365                                       DAG.getVTList(MVT::Other), Ops,
2366                                       EltVT, MachinePointerInfo());
2367
2368     } else if (NumElts == 2) {
2369       // V2 store
2370       SDValue StoreVal0 = OutVals[0];
2371       SDValue StoreVal1 = OutVals[1];
2372
2373       if (NeedExtend) {
2374         StoreVal0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal0);
2375         StoreVal1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal1);
2376       }
2377
2378       SDValue Ops[] = { Chain, DAG.getConstant(0, MVT::i32), StoreVal0,
2379                         StoreVal1 };
2380       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetvalV2, dl,
2381                                       DAG.getVTList(MVT::Other), Ops,
2382                                       EltVT, MachinePointerInfo());
2383     } else {
2384       // V4 stores
2385       // We have at least 4 elements (<3 x Ty> expands to 4 elements) and the
2386       // vector will be expanded to a power of 2 elements, so we know we can
2387       // always round up to the next multiple of 4 when creating the vector
2388       // stores.
2389       // e.g.  4 elem => 1 st.v4
2390       //       6 elem => 2 st.v4
2391       //       8 elem => 2 st.v4
2392       //      11 elem => 3 st.v4
2393
2394       unsigned VecSize = 4;
2395       if (OutVals[0].getValueType().getSizeInBits() == 64)
2396         VecSize = 2;
2397
2398       unsigned Offset = 0;
2399
2400       EVT VecVT =
2401           EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2402       unsigned PerStoreOffset =
2403           TD->getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2404
2405       for (unsigned i = 0; i < NumElts; i += VecSize) {
2406         // Get values
2407         SDValue StoreVal;
2408         SmallVector<SDValue, 8> Ops;
2409         Ops.push_back(Chain);
2410         Ops.push_back(DAG.getConstant(Offset, MVT::i32));
2411         unsigned Opc = NVPTXISD::StoreRetvalV2;
2412         EVT ExtendedVT = (NeedExtend) ? MVT::i16 : OutVals[0].getValueType();
2413
2414         StoreVal = OutVals[i];
2415         if (NeedExtend)
2416           StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2417         Ops.push_back(StoreVal);
2418
2419         if (i + 1 < NumElts) {
2420           StoreVal = OutVals[i + 1];
2421           if (NeedExtend)
2422             StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2423         } else {
2424           StoreVal = DAG.getUNDEF(ExtendedVT);
2425         }
2426         Ops.push_back(StoreVal);
2427
2428         if (VecSize == 4) {
2429           Opc = NVPTXISD::StoreRetvalV4;
2430           if (i + 2 < NumElts) {
2431             StoreVal = OutVals[i + 2];
2432             if (NeedExtend)
2433               StoreVal =
2434                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2435           } else {
2436             StoreVal = DAG.getUNDEF(ExtendedVT);
2437           }
2438           Ops.push_back(StoreVal);
2439
2440           if (i + 3 < NumElts) {
2441             StoreVal = OutVals[i + 3];
2442             if (NeedExtend)
2443               StoreVal =
2444                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2445           } else {
2446             StoreVal = DAG.getUNDEF(ExtendedVT);
2447           }
2448           Ops.push_back(StoreVal);
2449         }
2450
2451         // Chain = DAG.getNode(Opc, dl, MVT::Other, &Ops[0], Ops.size());
2452         Chain =
2453             DAG.getMemIntrinsicNode(Opc, dl, DAG.getVTList(MVT::Other), Ops,
2454                                     EltVT, MachinePointerInfo());
2455         Offset += PerStoreOffset;
2456       }
2457     }
2458   } else {
2459     SmallVector<EVT, 16> ValVTs;
2460     SmallVector<uint64_t, 16> Offsets;
2461     ComputePTXValueVTs(*this, RetTy, ValVTs, &Offsets, 0);
2462     assert(ValVTs.size() == OutVals.size() && "Bad return value decomposition");
2463
2464     for (unsigned i = 0, e = Outs.size(); i != e; ++i) {
2465       SDValue theVal = OutVals[i];
2466       EVT TheValType = theVal.getValueType();
2467       unsigned numElems = 1;
2468       if (TheValType.isVector())
2469         numElems = TheValType.getVectorNumElements();
2470       for (unsigned j = 0, je = numElems; j != je; ++j) {
2471         SDValue TmpVal = theVal;
2472         if (TheValType.isVector())
2473           TmpVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
2474                                TheValType.getVectorElementType(), TmpVal,
2475                                DAG.getIntPtrConstant(j));
2476         EVT TheStoreType = ValVTs[i];
2477         if (RetTy->isIntegerTy() &&
2478             TD->getTypeAllocSizeInBits(RetTy) < 32) {
2479           // The following zero-extension is for integer types only, and
2480           // specifically not for aggregates.
2481           TmpVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, TmpVal);
2482           TheStoreType = MVT::i32;
2483         }
2484         else if (TmpVal.getValueType().getSizeInBits() < 16)
2485           TmpVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, TmpVal);
2486
2487         SDValue Ops[] = {
2488           Chain,
2489           DAG.getConstant(Offsets[i], MVT::i32),
2490           TmpVal };
2491         Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2492                                         DAG.getVTList(MVT::Other), Ops,
2493                                         TheStoreType,
2494                                         MachinePointerInfo());
2495       }
2496     }
2497   }
2498
2499   return DAG.getNode(NVPTXISD::RET_FLAG, dl, MVT::Other, Chain);
2500 }
2501
2502
2503 void NVPTXTargetLowering::LowerAsmOperandForConstraint(
2504     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
2505     SelectionDAG &DAG) const {
2506   if (Constraint.length() > 1)
2507     return;
2508   else
2509     TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
2510 }
2511
2512 // NVPTX suuport vector of legal types of any length in Intrinsics because the
2513 // NVPTX specific type legalizer
2514 // will legalize them to the PTX supported length.
2515 bool NVPTXTargetLowering::isTypeSupportedInIntrinsic(MVT VT) const {
2516   if (isTypeLegal(VT))
2517     return true;
2518   if (VT.isVector()) {
2519     MVT eVT = VT.getVectorElementType();
2520     if (isTypeLegal(eVT))
2521       return true;
2522   }
2523   return false;
2524 }
2525
2526 static unsigned getOpcForTextureInstr(unsigned Intrinsic) {
2527   switch (Intrinsic) {
2528   default:
2529     return 0;
2530
2531   case Intrinsic::nvvm_tex_1d_v4f32_s32:
2532     return NVPTXISD::Tex1DFloatS32;
2533   case Intrinsic::nvvm_tex_1d_v4f32_f32:
2534     return NVPTXISD::Tex1DFloatFloat;
2535   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
2536     return NVPTXISD::Tex1DFloatFloatLevel;
2537   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
2538     return NVPTXISD::Tex1DFloatFloatGrad;
2539   case Intrinsic::nvvm_tex_1d_v4s32_s32:
2540     return NVPTXISD::Tex1DS32S32;
2541   case Intrinsic::nvvm_tex_1d_v4s32_f32:
2542     return NVPTXISD::Tex1DS32Float;
2543   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
2544     return NVPTXISD::Tex1DS32FloatLevel;
2545   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
2546     return NVPTXISD::Tex1DS32FloatGrad;
2547   case Intrinsic::nvvm_tex_1d_v4u32_s32:
2548     return NVPTXISD::Tex1DU32S32;
2549   case Intrinsic::nvvm_tex_1d_v4u32_f32:
2550     return NVPTXISD::Tex1DU32Float;
2551   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
2552     return NVPTXISD::Tex1DU32FloatLevel;
2553   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
2554     return NVPTXISD::Tex1DU32FloatGrad;
2555
2556   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
2557     return NVPTXISD::Tex1DArrayFloatS32;
2558   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
2559     return NVPTXISD::Tex1DArrayFloatFloat;
2560   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
2561     return NVPTXISD::Tex1DArrayFloatFloatLevel;
2562   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
2563     return NVPTXISD::Tex1DArrayFloatFloatGrad;
2564   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
2565     return NVPTXISD::Tex1DArrayS32S32;
2566   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
2567     return NVPTXISD::Tex1DArrayS32Float;
2568   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
2569     return NVPTXISD::Tex1DArrayS32FloatLevel;
2570   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
2571     return NVPTXISD::Tex1DArrayS32FloatGrad;
2572   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
2573     return NVPTXISD::Tex1DArrayU32S32;
2574   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
2575     return NVPTXISD::Tex1DArrayU32Float;
2576   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
2577     return NVPTXISD::Tex1DArrayU32FloatLevel;
2578   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
2579     return NVPTXISD::Tex1DArrayU32FloatGrad;
2580
2581   case Intrinsic::nvvm_tex_2d_v4f32_s32:
2582     return NVPTXISD::Tex2DFloatS32;
2583   case Intrinsic::nvvm_tex_2d_v4f32_f32:
2584     return NVPTXISD::Tex2DFloatFloat;
2585   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
2586     return NVPTXISD::Tex2DFloatFloatLevel;
2587   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
2588     return NVPTXISD::Tex2DFloatFloatGrad;
2589   case Intrinsic::nvvm_tex_2d_v4s32_s32:
2590     return NVPTXISD::Tex2DS32S32;
2591   case Intrinsic::nvvm_tex_2d_v4s32_f32:
2592     return NVPTXISD::Tex2DS32Float;
2593   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
2594     return NVPTXISD::Tex2DS32FloatLevel;
2595   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
2596     return NVPTXISD::Tex2DS32FloatGrad;
2597   case Intrinsic::nvvm_tex_2d_v4u32_s32:
2598     return NVPTXISD::Tex2DU32S32;
2599   case Intrinsic::nvvm_tex_2d_v4u32_f32:
2600     return NVPTXISD::Tex2DU32Float;
2601   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
2602     return NVPTXISD::Tex2DU32FloatLevel;
2603   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
2604     return NVPTXISD::Tex2DU32FloatGrad;
2605
2606   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
2607     return NVPTXISD::Tex2DArrayFloatS32;
2608   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
2609     return NVPTXISD::Tex2DArrayFloatFloat;
2610   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
2611     return NVPTXISD::Tex2DArrayFloatFloatLevel;
2612   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
2613     return NVPTXISD::Tex2DArrayFloatFloatGrad;
2614   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
2615     return NVPTXISD::Tex2DArrayS32S32;
2616   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
2617     return NVPTXISD::Tex2DArrayS32Float;
2618   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
2619     return NVPTXISD::Tex2DArrayS32FloatLevel;
2620   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
2621     return NVPTXISD::Tex2DArrayS32FloatGrad;
2622   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
2623     return NVPTXISD::Tex2DArrayU32S32;
2624   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
2625     return NVPTXISD::Tex2DArrayU32Float;
2626   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
2627     return NVPTXISD::Tex2DArrayU32FloatLevel;
2628   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
2629     return NVPTXISD::Tex2DArrayU32FloatGrad;
2630
2631   case Intrinsic::nvvm_tex_3d_v4f32_s32:
2632     return NVPTXISD::Tex3DFloatS32;
2633   case Intrinsic::nvvm_tex_3d_v4f32_f32:
2634     return NVPTXISD::Tex3DFloatFloat;
2635   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
2636     return NVPTXISD::Tex3DFloatFloatLevel;
2637   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
2638     return NVPTXISD::Tex3DFloatFloatGrad;
2639   case Intrinsic::nvvm_tex_3d_v4s32_s32:
2640     return NVPTXISD::Tex3DS32S32;
2641   case Intrinsic::nvvm_tex_3d_v4s32_f32:
2642     return NVPTXISD::Tex3DS32Float;
2643   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
2644     return NVPTXISD::Tex3DS32FloatLevel;
2645   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
2646     return NVPTXISD::Tex3DS32FloatGrad;
2647   case Intrinsic::nvvm_tex_3d_v4u32_s32:
2648     return NVPTXISD::Tex3DU32S32;
2649   case Intrinsic::nvvm_tex_3d_v4u32_f32:
2650     return NVPTXISD::Tex3DU32Float;
2651   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
2652     return NVPTXISD::Tex3DU32FloatLevel;
2653   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
2654     return NVPTXISD::Tex3DU32FloatGrad;
2655
2656   case Intrinsic::nvvm_tex_cube_v4f32_f32:
2657     return NVPTXISD::TexCubeFloatFloat;
2658   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
2659     return NVPTXISD::TexCubeFloatFloatLevel;
2660   case Intrinsic::nvvm_tex_cube_v4s32_f32:
2661     return NVPTXISD::TexCubeS32Float;
2662   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
2663     return NVPTXISD::TexCubeS32FloatLevel;
2664   case Intrinsic::nvvm_tex_cube_v4u32_f32:
2665     return NVPTXISD::TexCubeU32Float;
2666   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
2667     return NVPTXISD::TexCubeU32FloatLevel;
2668
2669   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
2670     return NVPTXISD::TexCubeArrayFloatFloat;
2671   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
2672     return NVPTXISD::TexCubeArrayFloatFloatLevel;
2673   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
2674     return NVPTXISD::TexCubeArrayS32Float;
2675   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
2676     return NVPTXISD::TexCubeArrayS32FloatLevel;
2677   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
2678     return NVPTXISD::TexCubeArrayU32Float;
2679   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
2680     return NVPTXISD::TexCubeArrayU32FloatLevel;
2681
2682   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
2683     return NVPTXISD::Tld4R2DFloatFloat;
2684   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
2685     return NVPTXISD::Tld4G2DFloatFloat;
2686   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
2687     return NVPTXISD::Tld4B2DFloatFloat;
2688   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
2689     return NVPTXISD::Tld4A2DFloatFloat;
2690   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
2691     return NVPTXISD::Tld4R2DS64Float;
2692   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
2693     return NVPTXISD::Tld4G2DS64Float;
2694   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
2695     return NVPTXISD::Tld4B2DS64Float;
2696   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
2697     return NVPTXISD::Tld4A2DS64Float;
2698   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
2699     return NVPTXISD::Tld4R2DU64Float;
2700   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
2701     return NVPTXISD::Tld4G2DU64Float;
2702   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
2703     return NVPTXISD::Tld4B2DU64Float;
2704   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
2705     return NVPTXISD::Tld4A2DU64Float;
2706
2707   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
2708     return NVPTXISD::TexUnified1DFloatS32;
2709   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
2710     return NVPTXISD::TexUnified1DFloatFloat;
2711   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
2712     return NVPTXISD::TexUnified1DFloatFloatLevel;
2713   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
2714     return NVPTXISD::TexUnified1DFloatFloatGrad;
2715   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
2716     return NVPTXISD::TexUnified1DS32S32;
2717   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
2718     return NVPTXISD::TexUnified1DS32Float;
2719   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
2720     return NVPTXISD::TexUnified1DS32FloatLevel;
2721   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
2722     return NVPTXISD::TexUnified1DS32FloatGrad;
2723   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
2724     return NVPTXISD::TexUnified1DU32S32;
2725   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
2726     return NVPTXISD::TexUnified1DU32Float;
2727   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
2728     return NVPTXISD::TexUnified1DU32FloatLevel;
2729   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
2730     return NVPTXISD::TexUnified1DU32FloatGrad;
2731
2732   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
2733     return NVPTXISD::TexUnified1DArrayFloatS32;
2734   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
2735     return NVPTXISD::TexUnified1DArrayFloatFloat;
2736   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
2737     return NVPTXISD::TexUnified1DArrayFloatFloatLevel;
2738   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
2739     return NVPTXISD::TexUnified1DArrayFloatFloatGrad;
2740   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
2741     return NVPTXISD::TexUnified1DArrayS32S32;
2742   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
2743     return NVPTXISD::TexUnified1DArrayS32Float;
2744   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
2745     return NVPTXISD::TexUnified1DArrayS32FloatLevel;
2746   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
2747     return NVPTXISD::TexUnified1DArrayS32FloatGrad;
2748   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
2749     return NVPTXISD::TexUnified1DArrayU32S32;
2750   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
2751     return NVPTXISD::TexUnified1DArrayU32Float;
2752   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
2753     return NVPTXISD::TexUnified1DArrayU32FloatLevel;
2754   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
2755     return NVPTXISD::TexUnified1DArrayU32FloatGrad;
2756
2757   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
2758     return NVPTXISD::TexUnified2DFloatS32;
2759   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
2760     return NVPTXISD::TexUnified2DFloatFloat;
2761   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
2762     return NVPTXISD::TexUnified2DFloatFloatLevel;
2763   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
2764     return NVPTXISD::TexUnified2DFloatFloatGrad;
2765   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
2766     return NVPTXISD::TexUnified2DS32S32;
2767   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
2768     return NVPTXISD::TexUnified2DS32Float;
2769   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
2770     return NVPTXISD::TexUnified2DS32FloatLevel;
2771   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
2772     return NVPTXISD::TexUnified2DS32FloatGrad;
2773   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
2774     return NVPTXISD::TexUnified2DU32S32;
2775   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
2776     return NVPTXISD::TexUnified2DU32Float;
2777   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
2778     return NVPTXISD::TexUnified2DU32FloatLevel;
2779   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
2780     return NVPTXISD::TexUnified2DU32FloatGrad;
2781
2782   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
2783     return NVPTXISD::TexUnified2DArrayFloatS32;
2784   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
2785     return NVPTXISD::TexUnified2DArrayFloatFloat;
2786   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
2787     return NVPTXISD::TexUnified2DArrayFloatFloatLevel;
2788   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
2789     return NVPTXISD::TexUnified2DArrayFloatFloatGrad;
2790   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
2791     return NVPTXISD::TexUnified2DArrayS32S32;
2792   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
2793     return NVPTXISD::TexUnified2DArrayS32Float;
2794   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
2795     return NVPTXISD::TexUnified2DArrayS32FloatLevel;
2796   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
2797     return NVPTXISD::TexUnified2DArrayS32FloatGrad;
2798   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
2799     return NVPTXISD::TexUnified2DArrayU32S32;
2800   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
2801     return NVPTXISD::TexUnified2DArrayU32Float;
2802   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
2803     return NVPTXISD::TexUnified2DArrayU32FloatLevel;
2804   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
2805     return NVPTXISD::TexUnified2DArrayU32FloatGrad;
2806
2807   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
2808     return NVPTXISD::TexUnified3DFloatS32;
2809   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
2810     return NVPTXISD::TexUnified3DFloatFloat;
2811   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
2812     return NVPTXISD::TexUnified3DFloatFloatLevel;
2813   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
2814     return NVPTXISD::TexUnified3DFloatFloatGrad;
2815   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
2816     return NVPTXISD::TexUnified3DS32S32;
2817   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
2818     return NVPTXISD::TexUnified3DS32Float;
2819   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
2820     return NVPTXISD::TexUnified3DS32FloatLevel;
2821   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
2822     return NVPTXISD::TexUnified3DS32FloatGrad;
2823   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
2824     return NVPTXISD::TexUnified3DU32S32;
2825   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
2826     return NVPTXISD::TexUnified3DU32Float;
2827   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
2828     return NVPTXISD::TexUnified3DU32FloatLevel;
2829   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
2830     return NVPTXISD::TexUnified3DU32FloatGrad;
2831
2832   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
2833     return NVPTXISD::TexUnifiedCubeFloatFloat;
2834   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
2835     return NVPTXISD::TexUnifiedCubeFloatFloatLevel;
2836   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
2837     return NVPTXISD::TexUnifiedCubeS32Float;
2838   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
2839     return NVPTXISD::TexUnifiedCubeS32FloatLevel;
2840   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
2841     return NVPTXISD::TexUnifiedCubeU32Float;
2842   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
2843     return NVPTXISD::TexUnifiedCubeU32FloatLevel;
2844
2845   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
2846     return NVPTXISD::TexUnifiedCubeArrayFloatFloat;
2847   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
2848     return NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel;
2849   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
2850     return NVPTXISD::TexUnifiedCubeArrayS32Float;
2851   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
2852     return NVPTXISD::TexUnifiedCubeArrayS32FloatLevel;
2853   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
2854     return NVPTXISD::TexUnifiedCubeArrayU32Float;
2855   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
2856     return NVPTXISD::TexUnifiedCubeArrayU32FloatLevel;
2857
2858   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
2859     return NVPTXISD::Tld4UnifiedR2DFloatFloat;
2860   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
2861     return NVPTXISD::Tld4UnifiedG2DFloatFloat;
2862   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
2863     return NVPTXISD::Tld4UnifiedB2DFloatFloat;
2864   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32:
2865     return NVPTXISD::Tld4UnifiedA2DFloatFloat;
2866   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
2867     return NVPTXISD::Tld4UnifiedR2DS64Float;
2868   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
2869     return NVPTXISD::Tld4UnifiedG2DS64Float;
2870   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
2871     return NVPTXISD::Tld4UnifiedB2DS64Float;
2872   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
2873     return NVPTXISD::Tld4UnifiedA2DS64Float;
2874   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
2875     return NVPTXISD::Tld4UnifiedR2DU64Float;
2876   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
2877     return NVPTXISD::Tld4UnifiedG2DU64Float;
2878   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
2879     return NVPTXISD::Tld4UnifiedB2DU64Float;
2880   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32:
2881     return NVPTXISD::Tld4UnifiedA2DU64Float;
2882   }
2883 }
2884
2885 static unsigned getOpcForSurfaceInstr(unsigned Intrinsic) {
2886   switch (Intrinsic) {
2887   default:
2888     return 0;
2889   case Intrinsic::nvvm_suld_1d_i8_clamp:
2890     return NVPTXISD::Suld1DI8Clamp;
2891   case Intrinsic::nvvm_suld_1d_i16_clamp:
2892     return NVPTXISD::Suld1DI16Clamp;
2893   case Intrinsic::nvvm_suld_1d_i32_clamp:
2894     return NVPTXISD::Suld1DI32Clamp;
2895   case Intrinsic::nvvm_suld_1d_i64_clamp:
2896     return NVPTXISD::Suld1DI64Clamp;
2897   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
2898     return NVPTXISD::Suld1DV2I8Clamp;
2899   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
2900     return NVPTXISD::Suld1DV2I16Clamp;
2901   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
2902     return NVPTXISD::Suld1DV2I32Clamp;
2903   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
2904     return NVPTXISD::Suld1DV2I64Clamp;
2905   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
2906     return NVPTXISD::Suld1DV4I8Clamp;
2907   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
2908     return NVPTXISD::Suld1DV4I16Clamp;
2909   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
2910     return NVPTXISD::Suld1DV4I32Clamp;
2911   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
2912     return NVPTXISD::Suld1DArrayI8Clamp;
2913   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
2914     return NVPTXISD::Suld1DArrayI16Clamp;
2915   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
2916     return NVPTXISD::Suld1DArrayI32Clamp;
2917   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
2918     return NVPTXISD::Suld1DArrayI64Clamp;
2919   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
2920     return NVPTXISD::Suld1DArrayV2I8Clamp;
2921   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
2922     return NVPTXISD::Suld1DArrayV2I16Clamp;
2923   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
2924     return NVPTXISD::Suld1DArrayV2I32Clamp;
2925   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
2926     return NVPTXISD::Suld1DArrayV2I64Clamp;
2927   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
2928     return NVPTXISD::Suld1DArrayV4I8Clamp;
2929   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
2930     return NVPTXISD::Suld1DArrayV4I16Clamp;
2931   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
2932     return NVPTXISD::Suld1DArrayV4I32Clamp;
2933   case Intrinsic::nvvm_suld_2d_i8_clamp:
2934     return NVPTXISD::Suld2DI8Clamp;
2935   case Intrinsic::nvvm_suld_2d_i16_clamp:
2936     return NVPTXISD::Suld2DI16Clamp;
2937   case Intrinsic::nvvm_suld_2d_i32_clamp:
2938     return NVPTXISD::Suld2DI32Clamp;
2939   case Intrinsic::nvvm_suld_2d_i64_clamp:
2940     return NVPTXISD::Suld2DI64Clamp;
2941   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
2942     return NVPTXISD::Suld2DV2I8Clamp;
2943   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
2944     return NVPTXISD::Suld2DV2I16Clamp;
2945   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
2946     return NVPTXISD::Suld2DV2I32Clamp;
2947   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
2948     return NVPTXISD::Suld2DV2I64Clamp;
2949   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
2950     return NVPTXISD::Suld2DV4I8Clamp;
2951   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
2952     return NVPTXISD::Suld2DV4I16Clamp;
2953   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
2954     return NVPTXISD::Suld2DV4I32Clamp;
2955   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
2956     return NVPTXISD::Suld2DArrayI8Clamp;
2957   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
2958     return NVPTXISD::Suld2DArrayI16Clamp;
2959   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
2960     return NVPTXISD::Suld2DArrayI32Clamp;
2961   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
2962     return NVPTXISD::Suld2DArrayI64Clamp;
2963   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
2964     return NVPTXISD::Suld2DArrayV2I8Clamp;
2965   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
2966     return NVPTXISD::Suld2DArrayV2I16Clamp;
2967   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
2968     return NVPTXISD::Suld2DArrayV2I32Clamp;
2969   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
2970     return NVPTXISD::Suld2DArrayV2I64Clamp;
2971   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
2972     return NVPTXISD::Suld2DArrayV4I8Clamp;
2973   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
2974     return NVPTXISD::Suld2DArrayV4I16Clamp;
2975   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
2976     return NVPTXISD::Suld2DArrayV4I32Clamp;
2977   case Intrinsic::nvvm_suld_3d_i8_clamp:
2978     return NVPTXISD::Suld3DI8Clamp;
2979   case Intrinsic::nvvm_suld_3d_i16_clamp:
2980     return NVPTXISD::Suld3DI16Clamp;
2981   case Intrinsic::nvvm_suld_3d_i32_clamp:
2982     return NVPTXISD::Suld3DI32Clamp;
2983   case Intrinsic::nvvm_suld_3d_i64_clamp:
2984     return NVPTXISD::Suld3DI64Clamp;
2985   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
2986     return NVPTXISD::Suld3DV2I8Clamp;
2987   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
2988     return NVPTXISD::Suld3DV2I16Clamp;
2989   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
2990     return NVPTXISD::Suld3DV2I32Clamp;
2991   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
2992     return NVPTXISD::Suld3DV2I64Clamp;
2993   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
2994     return NVPTXISD::Suld3DV4I8Clamp;
2995   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
2996     return NVPTXISD::Suld3DV4I16Clamp;
2997   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
2998     return NVPTXISD::Suld3DV4I32Clamp;
2999   case Intrinsic::nvvm_suld_1d_i8_trap:
3000     return NVPTXISD::Suld1DI8Trap;
3001   case Intrinsic::nvvm_suld_1d_i16_trap:
3002     return NVPTXISD::Suld1DI16Trap;
3003   case Intrinsic::nvvm_suld_1d_i32_trap:
3004     return NVPTXISD::Suld1DI32Trap;
3005   case Intrinsic::nvvm_suld_1d_i64_trap:
3006     return NVPTXISD::Suld1DI64Trap;
3007   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3008     return NVPTXISD::Suld1DV2I8Trap;
3009   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3010     return NVPTXISD::Suld1DV2I16Trap;
3011   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3012     return NVPTXISD::Suld1DV2I32Trap;
3013   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3014     return NVPTXISD::Suld1DV2I64Trap;
3015   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3016     return NVPTXISD::Suld1DV4I8Trap;
3017   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3018     return NVPTXISD::Suld1DV4I16Trap;
3019   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3020     return NVPTXISD::Suld1DV4I32Trap;
3021   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3022     return NVPTXISD::Suld1DArrayI8Trap;
3023   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3024     return NVPTXISD::Suld1DArrayI16Trap;
3025   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3026     return NVPTXISD::Suld1DArrayI32Trap;
3027   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3028     return NVPTXISD::Suld1DArrayI64Trap;
3029   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3030     return NVPTXISD::Suld1DArrayV2I8Trap;
3031   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3032     return NVPTXISD::Suld1DArrayV2I16Trap;
3033   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3034     return NVPTXISD::Suld1DArrayV2I32Trap;
3035   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3036     return NVPTXISD::Suld1DArrayV2I64Trap;
3037   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3038     return NVPTXISD::Suld1DArrayV4I8Trap;
3039   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3040     return NVPTXISD::Suld1DArrayV4I16Trap;
3041   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3042     return NVPTXISD::Suld1DArrayV4I32Trap;
3043   case Intrinsic::nvvm_suld_2d_i8_trap:
3044     return NVPTXISD::Suld2DI8Trap;
3045   case Intrinsic::nvvm_suld_2d_i16_trap:
3046     return NVPTXISD::Suld2DI16Trap;
3047   case Intrinsic::nvvm_suld_2d_i32_trap:
3048     return NVPTXISD::Suld2DI32Trap;
3049   case Intrinsic::nvvm_suld_2d_i64_trap:
3050     return NVPTXISD::Suld2DI64Trap;
3051   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3052     return NVPTXISD::Suld2DV2I8Trap;
3053   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3054     return NVPTXISD::Suld2DV2I16Trap;
3055   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3056     return NVPTXISD::Suld2DV2I32Trap;
3057   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3058     return NVPTXISD::Suld2DV2I64Trap;
3059   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3060     return NVPTXISD::Suld2DV4I8Trap;
3061   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3062     return NVPTXISD::Suld2DV4I16Trap;
3063   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3064     return NVPTXISD::Suld2DV4I32Trap;
3065   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3066     return NVPTXISD::Suld2DArrayI8Trap;
3067   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3068     return NVPTXISD::Suld2DArrayI16Trap;
3069   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3070     return NVPTXISD::Suld2DArrayI32Trap;
3071   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3072     return NVPTXISD::Suld2DArrayI64Trap;
3073   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3074     return NVPTXISD::Suld2DArrayV2I8Trap;
3075   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3076     return NVPTXISD::Suld2DArrayV2I16Trap;
3077   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3078     return NVPTXISD::Suld2DArrayV2I32Trap;
3079   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3080     return NVPTXISD::Suld2DArrayV2I64Trap;
3081   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3082     return NVPTXISD::Suld2DArrayV4I8Trap;
3083   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3084     return NVPTXISD::Suld2DArrayV4I16Trap;
3085   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3086     return NVPTXISD::Suld2DArrayV4I32Trap;
3087   case Intrinsic::nvvm_suld_3d_i8_trap:
3088     return NVPTXISD::Suld3DI8Trap;
3089   case Intrinsic::nvvm_suld_3d_i16_trap:
3090     return NVPTXISD::Suld3DI16Trap;
3091   case Intrinsic::nvvm_suld_3d_i32_trap:
3092     return NVPTXISD::Suld3DI32Trap;
3093   case Intrinsic::nvvm_suld_3d_i64_trap:
3094     return NVPTXISD::Suld3DI64Trap;
3095   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3096     return NVPTXISD::Suld3DV2I8Trap;
3097   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3098     return NVPTXISD::Suld3DV2I16Trap;
3099   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3100     return NVPTXISD::Suld3DV2I32Trap;
3101   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3102     return NVPTXISD::Suld3DV2I64Trap;
3103   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3104     return NVPTXISD::Suld3DV4I8Trap;
3105   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3106     return NVPTXISD::Suld3DV4I16Trap;
3107   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3108     return NVPTXISD::Suld3DV4I32Trap;
3109   case Intrinsic::nvvm_suld_1d_i8_zero:
3110     return NVPTXISD::Suld1DI8Zero;
3111   case Intrinsic::nvvm_suld_1d_i16_zero:
3112     return NVPTXISD::Suld1DI16Zero;
3113   case Intrinsic::nvvm_suld_1d_i32_zero:
3114     return NVPTXISD::Suld1DI32Zero;
3115   case Intrinsic::nvvm_suld_1d_i64_zero:
3116     return NVPTXISD::Suld1DI64Zero;
3117   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3118     return NVPTXISD::Suld1DV2I8Zero;
3119   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3120     return NVPTXISD::Suld1DV2I16Zero;
3121   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3122     return NVPTXISD::Suld1DV2I32Zero;
3123   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3124     return NVPTXISD::Suld1DV2I64Zero;
3125   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3126     return NVPTXISD::Suld1DV4I8Zero;
3127   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3128     return NVPTXISD::Suld1DV4I16Zero;
3129   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3130     return NVPTXISD::Suld1DV4I32Zero;
3131   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3132     return NVPTXISD::Suld1DArrayI8Zero;
3133   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3134     return NVPTXISD::Suld1DArrayI16Zero;
3135   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3136     return NVPTXISD::Suld1DArrayI32Zero;
3137   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3138     return NVPTXISD::Suld1DArrayI64Zero;
3139   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3140     return NVPTXISD::Suld1DArrayV2I8Zero;
3141   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3142     return NVPTXISD::Suld1DArrayV2I16Zero;
3143   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3144     return NVPTXISD::Suld1DArrayV2I32Zero;
3145   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3146     return NVPTXISD::Suld1DArrayV2I64Zero;
3147   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3148     return NVPTXISD::Suld1DArrayV4I8Zero;
3149   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3150     return NVPTXISD::Suld1DArrayV4I16Zero;
3151   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3152     return NVPTXISD::Suld1DArrayV4I32Zero;
3153   case Intrinsic::nvvm_suld_2d_i8_zero:
3154     return NVPTXISD::Suld2DI8Zero;
3155   case Intrinsic::nvvm_suld_2d_i16_zero:
3156     return NVPTXISD::Suld2DI16Zero;
3157   case Intrinsic::nvvm_suld_2d_i32_zero:
3158     return NVPTXISD::Suld2DI32Zero;
3159   case Intrinsic::nvvm_suld_2d_i64_zero:
3160     return NVPTXISD::Suld2DI64Zero;
3161   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3162     return NVPTXISD::Suld2DV2I8Zero;
3163   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3164     return NVPTXISD::Suld2DV2I16Zero;
3165   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3166     return NVPTXISD::Suld2DV2I32Zero;
3167   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3168     return NVPTXISD::Suld2DV2I64Zero;
3169   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3170     return NVPTXISD::Suld2DV4I8Zero;
3171   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3172     return NVPTXISD::Suld2DV4I16Zero;
3173   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3174     return NVPTXISD::Suld2DV4I32Zero;
3175   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3176     return NVPTXISD::Suld2DArrayI8Zero;
3177   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3178     return NVPTXISD::Suld2DArrayI16Zero;
3179   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3180     return NVPTXISD::Suld2DArrayI32Zero;
3181   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3182     return NVPTXISD::Suld2DArrayI64Zero;
3183   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3184     return NVPTXISD::Suld2DArrayV2I8Zero;
3185   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3186     return NVPTXISD::Suld2DArrayV2I16Zero;
3187   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3188     return NVPTXISD::Suld2DArrayV2I32Zero;
3189   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3190     return NVPTXISD::Suld2DArrayV2I64Zero;
3191   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3192     return NVPTXISD::Suld2DArrayV4I8Zero;
3193   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3194     return NVPTXISD::Suld2DArrayV4I16Zero;
3195   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3196     return NVPTXISD::Suld2DArrayV4I32Zero;
3197   case Intrinsic::nvvm_suld_3d_i8_zero:
3198     return NVPTXISD::Suld3DI8Zero;
3199   case Intrinsic::nvvm_suld_3d_i16_zero:
3200     return NVPTXISD::Suld3DI16Zero;
3201   case Intrinsic::nvvm_suld_3d_i32_zero:
3202     return NVPTXISD::Suld3DI32Zero;
3203   case Intrinsic::nvvm_suld_3d_i64_zero:
3204     return NVPTXISD::Suld3DI64Zero;
3205   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3206     return NVPTXISD::Suld3DV2I8Zero;
3207   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3208     return NVPTXISD::Suld3DV2I16Zero;
3209   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3210     return NVPTXISD::Suld3DV2I32Zero;
3211   case Intrinsic::nvvm_suld_3d_v2i64_zero:
3212     return NVPTXISD::Suld3DV2I64Zero;
3213   case Intrinsic::nvvm_suld_3d_v4i8_zero:
3214     return NVPTXISD::Suld3DV4I8Zero;
3215   case Intrinsic::nvvm_suld_3d_v4i16_zero:
3216     return NVPTXISD::Suld3DV4I16Zero;
3217   case Intrinsic::nvvm_suld_3d_v4i32_zero:
3218     return NVPTXISD::Suld3DV4I32Zero;
3219   }
3220 }
3221
3222 // llvm.ptx.memcpy.const and llvm.ptx.memmove.const need to be modeled as
3223 // TgtMemIntrinsic
3224 // because we need the information that is only available in the "Value" type
3225 // of destination
3226 // pointer. In particular, the address space information.
3227 bool NVPTXTargetLowering::getTgtMemIntrinsic(
3228     IntrinsicInfo &Info, const CallInst &I, unsigned Intrinsic) const {
3229   switch (Intrinsic) {
3230   default:
3231     return false;
3232
3233   case Intrinsic::nvvm_atomic_load_add_f32:
3234     Info.opc = ISD::INTRINSIC_W_CHAIN;
3235     Info.memVT = MVT::f32;
3236     Info.ptrVal = I.getArgOperand(0);
3237     Info.offset = 0;
3238     Info.vol = 0;
3239     Info.readMem = true;
3240     Info.writeMem = true;
3241     Info.align = 0;
3242     return true;
3243
3244   case Intrinsic::nvvm_atomic_load_inc_32:
3245   case Intrinsic::nvvm_atomic_load_dec_32:
3246     Info.opc = ISD::INTRINSIC_W_CHAIN;
3247     Info.memVT = MVT::i32;
3248     Info.ptrVal = I.getArgOperand(0);
3249     Info.offset = 0;
3250     Info.vol = 0;
3251     Info.readMem = true;
3252     Info.writeMem = true;
3253     Info.align = 0;
3254     return true;
3255
3256   case Intrinsic::nvvm_ldu_global_i:
3257   case Intrinsic::nvvm_ldu_global_f:
3258   case Intrinsic::nvvm_ldu_global_p: {
3259
3260     Info.opc = ISD::INTRINSIC_W_CHAIN;
3261     if (Intrinsic == Intrinsic::nvvm_ldu_global_i)
3262       Info.memVT = getValueType(I.getType());
3263     else if(Intrinsic == Intrinsic::nvvm_ldu_global_p)
3264       Info.memVT = getPointerTy();
3265     else
3266       Info.memVT = getValueType(I.getType());
3267     Info.ptrVal = I.getArgOperand(0);
3268     Info.offset = 0;
3269     Info.vol = 0;
3270     Info.readMem = true;
3271     Info.writeMem = false;
3272     Info.align = cast<ConstantInt>(I.getArgOperand(1))->getZExtValue();
3273
3274     return true;
3275   }
3276   case Intrinsic::nvvm_ldg_global_i:
3277   case Intrinsic::nvvm_ldg_global_f:
3278   case Intrinsic::nvvm_ldg_global_p: {
3279
3280     Info.opc = ISD::INTRINSIC_W_CHAIN;
3281     if (Intrinsic == Intrinsic::nvvm_ldg_global_i)
3282       Info.memVT = getValueType(I.getType());
3283     else if(Intrinsic == Intrinsic::nvvm_ldg_global_p)
3284       Info.memVT = getPointerTy();
3285     else
3286       Info.memVT = getValueType(I.getType());
3287     Info.ptrVal = I.getArgOperand(0);
3288     Info.offset = 0;
3289     Info.vol = 0;
3290     Info.readMem = true;
3291     Info.writeMem = false;
3292     Info.align = cast<ConstantInt>(I.getArgOperand(1))->getZExtValue();
3293
3294     return true;
3295   }
3296
3297   case Intrinsic::nvvm_tex_1d_v4f32_s32:
3298   case Intrinsic::nvvm_tex_1d_v4f32_f32:
3299   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
3300   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
3301   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
3302   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
3303   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
3304   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
3305   case Intrinsic::nvvm_tex_2d_v4f32_s32:
3306   case Intrinsic::nvvm_tex_2d_v4f32_f32:
3307   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
3308   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
3309   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
3310   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
3311   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
3312   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
3313   case Intrinsic::nvvm_tex_3d_v4f32_s32:
3314   case Intrinsic::nvvm_tex_3d_v4f32_f32:
3315   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
3316   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
3317   case Intrinsic::nvvm_tex_cube_v4f32_f32:
3318   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
3319   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
3320   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
3321   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
3322   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
3323   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
3324   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
3325   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
3326   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
3327   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
3328   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
3329   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
3330   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
3331   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
3332   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
3333   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
3334   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
3335   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
3336   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
3337   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
3338   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
3339   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
3340   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
3341   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
3342   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
3343   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32: