lib/Target/Mips/MipsSubtarget.h

   1 //===-- MipsSubtarget.h - Define Subtarget for the Mips ---------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file declares the Mips specific subclass of TargetSubtargetInfo.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef MIPSSUBTARGET_H
  15 #define MIPSSUBTARGET_H
  16
  17 #include "llvm/MC/MCInstrItineraries.h"
  18 #include "llvm/Support/ErrorHandling.h"
  19 #include "llvm/Target/TargetSubtargetInfo.h"
  20 #include <string>
  21
  22 #define GET_SUBTARGETINFO_HEADER
  23 #include "MipsGenSubtargetInfo.inc"
  24
  25 namespace llvm {
  26 class StringRef;
  27
  28 class MipsTargetMachine;
  29
  30 class MipsSubtarget : public MipsGenSubtargetInfo {
  31   virtual void anchor();
  32
  33 public:
  34   // NOTE: O64 will not be supported.
  35   enum MipsABIEnum {
  36     UnknownABI, O32, N32, N64, EABI
  37   };
  38
  39 protected:
  40   enum MipsArchEnum {
  41     Mips1, Mips2, Mips32, Mips32r2, Mips32r6, Mips3, Mips4, Mips5, Mips64,
  42     Mips64r2, Mips64r6
  43   };
  44
  45   // Mips architecture version
  46   MipsArchEnum MipsArchVersion;
  47
  48   // Mips supported ABIs
  49   MipsABIEnum MipsABI;
  50
  51   // IsLittle - The target is Little Endian
  52   bool IsLittle;
  53
  54   // IsSingleFloat - The target only supports single precision float
  55   // point operations. This enable the target to use all 32 32-bit
  56   // floating point registers instead of only using even ones.
  57   bool IsSingleFloat;
  58
  59   // IsFP64bit - The target processor has 64-bit floating point registers.
  60   bool IsFP64bit;
  61
  62   // IsNan2008 - IEEE 754-2008 NaN encoding.
  63   bool IsNaN2008bit;
  64
  65   // IsFP64bit - General-purpose registers are 64 bits wide
  66   bool IsGP64bit;
  67
  68   // HasVFPU - Processor has a vector floating point unit.
  69   bool HasVFPU;
  70
  71   // CPU supports cnMIPS (Cavium Networks Octeon CPU).
  72   bool HasCnMips;
  73
  74   // isLinux - Target system is Linux. Is false we consider ELFOS for now.
  75   bool IsLinux;
  76
  77   // UseSmallSection - Small section is used.
  78   bool UseSmallSection;
  79
  80   /// Features related to the presence of specific instructions.
  81
  82   // HasMips3_32 - The subset of MIPS-III instructions added to MIPS32
  83   bool HasMips3_32;
  84
  85   // HasMips3_32r2 - The subset of MIPS-III instructions added to MIPS32r2
  86   bool HasMips3_32r2;
  87
  88   // HasMips4_32 - Has the subset of MIPS-IV present in MIPS32
  89   bool HasMips4_32;
  90
  91   // HasMips4_32r2 - Has the subset of MIPS-IV present in MIPS32r2
  92   bool HasMips4_32r2;
  93
  94   // HasMips5_32r2 - Has the subset of MIPS-V present in MIPS32r2
  95   bool HasMips5_32r2;
  96
  97   // InMips16 -- can process Mips16 instructions
  98   bool InMips16Mode;
  99
 100   // Mips16 hard float
 101   bool InMips16HardFloat;
 102
 103   // PreviousInMips16 -- the function we just processed was in Mips 16 Mode
 104   bool PreviousInMips16Mode;
 105
 106   // InMicroMips -- can process MicroMips instructions
 107   bool InMicroMipsMode;
 108
 109   // HasDSP, HasDSPR2 -- supports DSP ASE.
 110   bool HasDSP, HasDSPR2;
 111
 112   // Allow mixed Mips16 and Mips32 in one source file
 113   bool AllowMixed16_32;
 114
 115   // Optimize for space by compiling all functions as Mips 16 unless
 116   // it needs floating point. Functions needing floating point are
 117   // compiled as Mips32
 118   bool Os16;
 119
 120   // HasMSA -- supports MSA ASE.
 121   bool HasMSA;
 122
 123   InstrItineraryData InstrItins;
 124
 125   // Relocation Model
 126   Reloc::Model RM;
 127
 128   // We can override the determination of whether we are in mips16 mode
 129   // as from the command line
 130   enum {NoOverride, Mips16Override, NoMips16Override} OverrideMode;
 131
 132   MipsTargetMachine *TM;
 133
 134   Triple TargetTriple;
 135 public:
 136   bool enablePostRAScheduler(CodeGenOpt::Level OptLevel,
 137                              AntiDepBreakMode& Mode,
 138                              RegClassVector& CriticalPathRCs) const override;
 139
 140   /// Only O32 and EABI supported right now.
 141   bool isABI_EABI() const { return MipsABI == EABI; }
 142   bool isABI_N64() const { return MipsABI == N64; }
 143   bool isABI_N32() const { return MipsABI == N32; }
 144   bool isABI_O32() const { return MipsABI == O32; }
 145   unsigned getTargetABI() const { return MipsABI; }
 146
 147   /// This constructor initializes the data members to match that
 148   /// of the specified triple.
 149   MipsSubtarget(const std::string &TT, const std::string &CPU,
 150                 const std::string &FS, bool little, Reloc::Model RM,
 151                 MipsTargetMachine *TM);
 152
 153   /// ParseSubtargetFeatures - Parses features string setting specified
 154   /// subtarget options.  Definition of function is auto generated by tblgen.
 155   void ParseSubtargetFeatures(StringRef CPU, StringRef FS);
 156
 157   bool hasMips2() const { return MipsArchVersion >= Mips2; }
 158   bool hasMips3() const { return MipsArchVersion >= Mips3; }
 159   bool hasMips4_32() const { return HasMips4_32; }
 160   bool hasMips4_32r2() const { return HasMips4_32r2; }
 161   bool hasMips32() const {
 162     return MipsArchVersion >= Mips32 && MipsArchVersion != Mips3 &&
 163            MipsArchVersion != Mips4 && MipsArchVersion != Mips5;
 164   }
 165   bool hasMips32r2() const {
 166     return MipsArchVersion == Mips32r2 || MipsArchVersion == Mips32r6 ||
 167            MipsArchVersion == Mips64r2 || MipsArchVersion == Mips64r6;
 168   }
 169   bool hasMips32r6() const {
 170     return MipsArchVersion == Mips32r6 || MipsArchVersion == Mips64r6;
 171   }
 172   bool hasMips64() const { return MipsArchVersion >= Mips64; }
 173   bool hasMips64r2() const {
 174     return MipsArchVersion == Mips64r2 || MipsArchVersion == Mips64r6;
 175   }
 176   bool hasMips64r6() const { return MipsArchVersion == Mips64r6; }
 177
 178   bool hasCnMips() const { return HasCnMips; }
 179
 180   bool isLittle() const { return IsLittle; }
 181   bool isFP64bit() const { return IsFP64bit; }
 182   bool isNaN2008() const { return IsNaN2008bit; }
 183   bool isNotFP64bit() const { return !IsFP64bit; }
 184   bool isGP64bit() const { return IsGP64bit; }
 185   bool isGP32bit() const { return !IsGP64bit; }
 186   bool isSingleFloat() const { return IsSingleFloat; }
 187   bool isNotSingleFloat() const { return !IsSingleFloat; }
 188   bool hasVFPU() const { return HasVFPU; }
 189   bool inMips16Mode() const {
 190     switch (OverrideMode) {
 191     case NoOverride:
 192       return InMips16Mode;
 193     case Mips16Override:
 194       return true;
 195     case NoMips16Override:
 196       return false;
 197     }
 198     llvm_unreachable("Unexpected mode");
 199   }
 200   bool inMips16ModeDefault() const {
 201     return InMips16Mode;
 202   }
 203   bool inMips16HardFloat() const {
 204     return inMips16Mode() && InMips16HardFloat;
 205   }
 206   bool inMicroMipsMode() const { return InMicroMipsMode; }
 207   bool hasDSP() const { return HasDSP; }
 208   bool hasDSPR2() const { return HasDSPR2; }
 209   bool hasMSA() const { return HasMSA; }
 210   bool isLinux() const { return IsLinux; }
 211   bool useSmallSection() const { return UseSmallSection; }
 212
 213   bool hasStandardEncoding() const { return !inMips16Mode(); }
 214
 215   bool mipsSEUsesSoftFloat() const;
 216
 217   bool enableLongBranchPass() const {
 218     return hasStandardEncoding() || allowMixed16_32();
 219   }
 220
 221   /// Features related to the presence of specific instructions.
 222   bool hasExtractInsert() const { return !inMips16Mode() && hasMips32r2(); }
 223
 224   const InstrItineraryData &getInstrItineraryData() const { return InstrItins; }
 225   bool allowMixed16_32() const { return inMips16ModeDefault() |
 226                                         AllowMixed16_32;}
 227
 228   bool os16() const { return Os16;};
 229
 230   bool isTargetNaCl() const { return TargetTriple.isOSNaCl(); }
 231   bool isNotTargetNaCl() const { return !TargetTriple.isOSNaCl(); }
 232
 233   // for now constant islands are on for the whole compilation unit but we only
 234   // really use them if in addition we are in mips16 mode
 235   static bool useConstantIslands();
 236
 237   unsigned stackAlignment() const { return hasMips64() ? 16 : 8; }
 238
 239   // Grab relocation model
 240   Reloc::Model getRelocationModel() const {return RM;}
 241
 242   /// \brief Reset the subtarget for the Mips target.
 243   void resetSubtarget(MachineFunction *MF);
 244
 245   /// Does the system support unaligned memory access.
 246   ///
 247   /// MIPS32r6/MIPS64r6 require full unaligned access support but does not
 248   /// specify which component of the system provides it. Hardware, software, and
 249   /// hybrid implementations are all valid.
 250   bool systemSupportsUnalignedAccess() const { return hasMips32r6(); }
 251 };
 252 } // End llvm namespace
 253
 254 #endif