In preparation for replacing the whole subtarget on the target machine,
[oota-llvm.git] / lib / Target / Mips / MipsSEISelLowering.cpp
1 //===-- MipsSEISelLowering.cpp - MipsSE DAG Lowering Interface --*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // Subclass of MipsTargetLowering specialized for mips32/64.
11 //
12 //===----------------------------------------------------------------------===//
13 #include "MipsSEISelLowering.h"
14 #include "MipsRegisterInfo.h"
15 #include "MipsTargetMachine.h"
16 #include "llvm/CodeGen/MachineInstrBuilder.h"
17 #include "llvm/CodeGen/MachineRegisterInfo.h"
18 #include "llvm/IR/Intrinsics.h"
19 #include "llvm/Support/CommandLine.h"
20 #include "llvm/Support/Debug.h"
21 #include "llvm/Support/raw_ostream.h"
22 #include "llvm/Target/TargetInstrInfo.h"
23
24 using namespace llvm;
25
26 #define DEBUG_TYPE "mips-isel"
27
28 static cl::opt<bool>
29 EnableMipsTailCalls("enable-mips-tail-calls", cl::Hidden,
30                     cl::desc("MIPS: Enable tail calls."), cl::init(false));
31
32 static cl::opt<bool> NoDPLoadStore("mno-ldc1-sdc1", cl::init(false),
33                                    cl::desc("Expand double precision loads and "
34                                             "stores to their single precision "
35                                             "counterparts"));
36
37 MipsSETargetLowering::MipsSETargetLowering(MipsTargetMachine &TM,
38                                            const MipsSubtarget &STI)
39     : MipsTargetLowering(TM, STI) {
40   // Set up the register classes
41   addRegisterClass(MVT::i32, &Mips::GPR32RegClass);
42
43   if (Subtarget.isGP64bit())
44     addRegisterClass(MVT::i64, &Mips::GPR64RegClass);
45
46   if (Subtarget.hasDSP() || Subtarget.hasMSA()) {
47     // Expand all truncating stores and extending loads.
48     unsigned FirstVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
49     unsigned LastVT = (unsigned)MVT::LAST_VECTOR_VALUETYPE;
50
51     for (unsigned VT0 = FirstVT; VT0 <= LastVT; ++VT0) {
52       for (unsigned VT1 = FirstVT; VT1 <= LastVT; ++VT1)
53         setTruncStoreAction((MVT::SimpleValueType)VT0,
54                             (MVT::SimpleValueType)VT1, Expand);
55
56       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT0, Expand);
57       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT0, Expand);
58       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT0, Expand);
59     }
60   }
61
62   if (Subtarget.hasDSP()) {
63     MVT::SimpleValueType VecTys[2] = {MVT::v2i16, MVT::v4i8};
64
65     for (unsigned i = 0; i < array_lengthof(VecTys); ++i) {
66       addRegisterClass(VecTys[i], &Mips::DSPRRegClass);
67
68       // Expand all builtin opcodes.
69       for (unsigned Opc = 0; Opc < ISD::BUILTIN_OP_END; ++Opc)
70         setOperationAction(Opc, VecTys[i], Expand);
71
72       setOperationAction(ISD::ADD, VecTys[i], Legal);
73       setOperationAction(ISD::SUB, VecTys[i], Legal);
74       setOperationAction(ISD::LOAD, VecTys[i], Legal);
75       setOperationAction(ISD::STORE, VecTys[i], Legal);
76       setOperationAction(ISD::BITCAST, VecTys[i], Legal);
77     }
78
79     setTargetDAGCombine(ISD::SHL);
80     setTargetDAGCombine(ISD::SRA);
81     setTargetDAGCombine(ISD::SRL);
82     setTargetDAGCombine(ISD::SETCC);
83     setTargetDAGCombine(ISD::VSELECT);
84   }
85
86   if (Subtarget.hasDSPR2())
87     setOperationAction(ISD::MUL, MVT::v2i16, Legal);
88
89   if (Subtarget.hasMSA()) {
90     addMSAIntType(MVT::v16i8, &Mips::MSA128BRegClass);
91     addMSAIntType(MVT::v8i16, &Mips::MSA128HRegClass);
92     addMSAIntType(MVT::v4i32, &Mips::MSA128WRegClass);
93     addMSAIntType(MVT::v2i64, &Mips::MSA128DRegClass);
94     addMSAFloatType(MVT::v8f16, &Mips::MSA128HRegClass);
95     addMSAFloatType(MVT::v4f32, &Mips::MSA128WRegClass);
96     addMSAFloatType(MVT::v2f64, &Mips::MSA128DRegClass);
97
98     setTargetDAGCombine(ISD::AND);
99     setTargetDAGCombine(ISD::OR);
100     setTargetDAGCombine(ISD::SRA);
101     setTargetDAGCombine(ISD::VSELECT);
102     setTargetDAGCombine(ISD::XOR);
103   }
104
105   if (!Subtarget.abiUsesSoftFloat()) {
106     addRegisterClass(MVT::f32, &Mips::FGR32RegClass);
107
108     // When dealing with single precision only, use libcalls
109     if (!Subtarget.isSingleFloat()) {
110       if (Subtarget.isFP64bit())
111         addRegisterClass(MVT::f64, &Mips::FGR64RegClass);
112       else
113         addRegisterClass(MVT::f64, &Mips::AFGR64RegClass);
114     }
115   }
116
117   setOperationAction(ISD::SMUL_LOHI,          MVT::i32, Custom);
118   setOperationAction(ISD::UMUL_LOHI,          MVT::i32, Custom);
119   setOperationAction(ISD::MULHS,              MVT::i32, Custom);
120   setOperationAction(ISD::MULHU,              MVT::i32, Custom);
121
122   if (Subtarget.hasCnMips())
123     setOperationAction(ISD::MUL,              MVT::i64, Legal);
124   else if (Subtarget.isGP64bit())
125     setOperationAction(ISD::MUL,              MVT::i64, Custom);
126
127   if (Subtarget.isGP64bit()) {
128     setOperationAction(ISD::MULHS,            MVT::i64, Custom);
129     setOperationAction(ISD::MULHU,            MVT::i64, Custom);
130   }
131
132   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i64, Custom);
133   setOperationAction(ISD::INTRINSIC_W_CHAIN,  MVT::i64, Custom);
134
135   setOperationAction(ISD::SDIVREM, MVT::i32, Custom);
136   setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
137   setOperationAction(ISD::SDIVREM, MVT::i64, Custom);
138   setOperationAction(ISD::UDIVREM, MVT::i64, Custom);
139   setOperationAction(ISD::ATOMIC_FENCE,       MVT::Other, Custom);
140   setOperationAction(ISD::LOAD,               MVT::i32, Custom);
141   setOperationAction(ISD::STORE,              MVT::i32, Custom);
142
143   setTargetDAGCombine(ISD::ADDE);
144   setTargetDAGCombine(ISD::SUBE);
145   setTargetDAGCombine(ISD::MUL);
146
147   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
148   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
149   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
150
151   if (NoDPLoadStore) {
152     setOperationAction(ISD::LOAD, MVT::f64, Custom);
153     setOperationAction(ISD::STORE, MVT::f64, Custom);
154   }
155
156   if (Subtarget.hasMips32r6()) {
157     // MIPS32r6 replaces the accumulator-based multiplies with a three register
158     // instruction
159     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
160     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
161     setOperationAction(ISD::MUL, MVT::i32, Legal);
162     setOperationAction(ISD::MULHS, MVT::i32, Legal);
163     setOperationAction(ISD::MULHU, MVT::i32, Legal);
164
165     // MIPS32r6 replaces the accumulator-based division/remainder with separate
166     // three register division and remainder instructions.
167     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
168     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
169     setOperationAction(ISD::SDIV, MVT::i32, Legal);
170     setOperationAction(ISD::UDIV, MVT::i32, Legal);
171     setOperationAction(ISD::SREM, MVT::i32, Legal);
172     setOperationAction(ISD::UREM, MVT::i32, Legal);
173
174     // MIPS32r6 replaces conditional moves with an equivalent that removes the
175     // need for three GPR read ports.
176     setOperationAction(ISD::SETCC, MVT::i32, Legal);
177     setOperationAction(ISD::SELECT, MVT::i32, Legal);
178     setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
179
180     setOperationAction(ISD::SETCC, MVT::f32, Legal);
181     setOperationAction(ISD::SELECT, MVT::f32, Legal);
182     setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
183
184     assert(Subtarget.isFP64bit() && "FR=1 is required for MIPS32r6");
185     setOperationAction(ISD::SETCC, MVT::f64, Legal);
186     setOperationAction(ISD::SELECT, MVT::f64, Legal);
187     setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
188
189     setOperationAction(ISD::BRCOND, MVT::Other, Legal);
190
191     // Floating point > and >= are supported via < and <=
192     setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
193     setCondCodeAction(ISD::SETOGT, MVT::f32, Expand);
194     setCondCodeAction(ISD::SETUGE, MVT::f32, Expand);
195     setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
196
197     setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
198     setCondCodeAction(ISD::SETOGT, MVT::f64, Expand);
199     setCondCodeAction(ISD::SETUGE, MVT::f64, Expand);
200     setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
201   }
202
203   if (Subtarget.hasMips64r6()) {
204     // MIPS64r6 replaces the accumulator-based multiplies with a three register
205     // instruction
206     setOperationAction(ISD::MUL, MVT::i64, Legal);
207     setOperationAction(ISD::MULHS, MVT::i64, Legal);
208     setOperationAction(ISD::MULHU, MVT::i64, Legal);
209
210     // MIPS32r6 replaces the accumulator-based division/remainder with separate
211     // three register division and remainder instructions.
212     setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
213     setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
214     setOperationAction(ISD::SDIV, MVT::i64, Legal);
215     setOperationAction(ISD::UDIV, MVT::i64, Legal);
216     setOperationAction(ISD::SREM, MVT::i64, Legal);
217     setOperationAction(ISD::UREM, MVT::i64, Legal);
218
219     // MIPS64r6 replaces conditional moves with an equivalent that removes the
220     // need for three GPR read ports.
221     setOperationAction(ISD::SETCC, MVT::i64, Legal);
222     setOperationAction(ISD::SELECT, MVT::i64, Legal);
223     setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
224   }
225
226   computeRegisterProperties();
227 }
228
229 const MipsTargetLowering *
230 llvm::createMipsSETargetLowering(MipsTargetMachine &TM,
231                                  const MipsSubtarget &STI) {
232   return new MipsSETargetLowering(TM, STI);
233 }
234
235 const TargetRegisterClass *
236 MipsSETargetLowering::getRepRegClassFor(MVT VT) const {
237   if (VT == MVT::Untyped)
238     return Subtarget.hasDSP() ? &Mips::ACC64DSPRegClass : &Mips::ACC64RegClass;
239
240   return TargetLowering::getRepRegClassFor(VT);
241 }
242
243 // Enable MSA support for the given integer type and Register class.
244 void MipsSETargetLowering::
245 addMSAIntType(MVT::SimpleValueType Ty, const TargetRegisterClass *RC) {
246   addRegisterClass(Ty, RC);
247
248   // Expand all builtin opcodes.
249   for (unsigned Opc = 0; Opc < ISD::BUILTIN_OP_END; ++Opc)
250     setOperationAction(Opc, Ty, Expand);
251
252   setOperationAction(ISD::BITCAST, Ty, Legal);
253   setOperationAction(ISD::LOAD, Ty, Legal);
254   setOperationAction(ISD::STORE, Ty, Legal);
255   setOperationAction(ISD::EXTRACT_VECTOR_ELT, Ty, Custom);
256   setOperationAction(ISD::INSERT_VECTOR_ELT, Ty, Legal);
257   setOperationAction(ISD::BUILD_VECTOR, Ty, Custom);
258
259   setOperationAction(ISD::ADD, Ty, Legal);
260   setOperationAction(ISD::AND, Ty, Legal);
261   setOperationAction(ISD::CTLZ, Ty, Legal);
262   setOperationAction(ISD::CTPOP, Ty, Legal);
263   setOperationAction(ISD::MUL, Ty, Legal);
264   setOperationAction(ISD::OR, Ty, Legal);
265   setOperationAction(ISD::SDIV, Ty, Legal);
266   setOperationAction(ISD::SREM, Ty, Legal);
267   setOperationAction(ISD::SHL, Ty, Legal);
268   setOperationAction(ISD::SRA, Ty, Legal);
269   setOperationAction(ISD::SRL, Ty, Legal);
270   setOperationAction(ISD::SUB, Ty, Legal);
271   setOperationAction(ISD::UDIV, Ty, Legal);
272   setOperationAction(ISD::UREM, Ty, Legal);
273   setOperationAction(ISD::VECTOR_SHUFFLE, Ty, Custom);
274   setOperationAction(ISD::VSELECT, Ty, Legal);
275   setOperationAction(ISD::XOR, Ty, Legal);
276
277   if (Ty == MVT::v4i32 || Ty == MVT::v2i64) {
278     setOperationAction(ISD::FP_TO_SINT, Ty, Legal);
279     setOperationAction(ISD::FP_TO_UINT, Ty, Legal);
280     setOperationAction(ISD::SINT_TO_FP, Ty, Legal);
281     setOperationAction(ISD::UINT_TO_FP, Ty, Legal);
282   }
283
284   setOperationAction(ISD::SETCC, Ty, Legal);
285   setCondCodeAction(ISD::SETNE, Ty, Expand);
286   setCondCodeAction(ISD::SETGE, Ty, Expand);
287   setCondCodeAction(ISD::SETGT, Ty, Expand);
288   setCondCodeAction(ISD::SETUGE, Ty, Expand);
289   setCondCodeAction(ISD::SETUGT, Ty, Expand);
290 }
291
292 // Enable MSA support for the given floating-point type and Register class.
293 void MipsSETargetLowering::
294 addMSAFloatType(MVT::SimpleValueType Ty, const TargetRegisterClass *RC) {
295   addRegisterClass(Ty, RC);
296
297   // Expand all builtin opcodes.
298   for (unsigned Opc = 0; Opc < ISD::BUILTIN_OP_END; ++Opc)
299     setOperationAction(Opc, Ty, Expand);
300
301   setOperationAction(ISD::LOAD, Ty, Legal);
302   setOperationAction(ISD::STORE, Ty, Legal);
303   setOperationAction(ISD::BITCAST, Ty, Legal);
304   setOperationAction(ISD::EXTRACT_VECTOR_ELT, Ty, Legal);
305   setOperationAction(ISD::INSERT_VECTOR_ELT, Ty, Legal);
306   setOperationAction(ISD::BUILD_VECTOR, Ty, Custom);
307
308   if (Ty != MVT::v8f16) {
309     setOperationAction(ISD::FABS,  Ty, Legal);
310     setOperationAction(ISD::FADD,  Ty, Legal);
311     setOperationAction(ISD::FDIV,  Ty, Legal);
312     setOperationAction(ISD::FEXP2, Ty, Legal);
313     setOperationAction(ISD::FLOG2, Ty, Legal);
314     setOperationAction(ISD::FMA,   Ty, Legal);
315     setOperationAction(ISD::FMUL,  Ty, Legal);
316     setOperationAction(ISD::FRINT, Ty, Legal);
317     setOperationAction(ISD::FSQRT, Ty, Legal);
318     setOperationAction(ISD::FSUB,  Ty, Legal);
319     setOperationAction(ISD::VSELECT, Ty, Legal);
320
321     setOperationAction(ISD::SETCC, Ty, Legal);
322     setCondCodeAction(ISD::SETOGE, Ty, Expand);
323     setCondCodeAction(ISD::SETOGT, Ty, Expand);
324     setCondCodeAction(ISD::SETUGE, Ty, Expand);
325     setCondCodeAction(ISD::SETUGT, Ty, Expand);
326     setCondCodeAction(ISD::SETGE,  Ty, Expand);
327     setCondCodeAction(ISD::SETGT,  Ty, Expand);
328   }
329 }
330
331 bool
332 MipsSETargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
333                                                     unsigned,
334                                                     bool *Fast) const {
335   MVT::SimpleValueType SVT = VT.getSimpleVT().SimpleTy;
336
337   if (Subtarget.systemSupportsUnalignedAccess()) {
338     // MIPS32r6/MIPS64r6 is required to support unaligned access. It's
339     // implementation defined whether this is handled by hardware, software, or
340     // a hybrid of the two but it's expected that most implementations will
341     // handle the majority of cases in hardware.
342     if (Fast)
343       *Fast = true;
344     return true;
345   }
346
347   switch (SVT) {
348   case MVT::i64:
349   case MVT::i32:
350     if (Fast)
351       *Fast = true;
352     return true;
353   default:
354     return false;
355   }
356 }
357
358 SDValue MipsSETargetLowering::LowerOperation(SDValue Op,
359                                              SelectionDAG &DAG) const {
360   switch(Op.getOpcode()) {
361   case ISD::LOAD:  return lowerLOAD(Op, DAG);
362   case ISD::STORE: return lowerSTORE(Op, DAG);
363   case ISD::SMUL_LOHI: return lowerMulDiv(Op, MipsISD::Mult, true, true, DAG);
364   case ISD::UMUL_LOHI: return lowerMulDiv(Op, MipsISD::Multu, true, true, DAG);
365   case ISD::MULHS:     return lowerMulDiv(Op, MipsISD::Mult, false, true, DAG);
366   case ISD::MULHU:     return lowerMulDiv(Op, MipsISD::Multu, false, true, DAG);
367   case ISD::MUL:       return lowerMulDiv(Op, MipsISD::Mult, true, false, DAG);
368   case ISD::SDIVREM:   return lowerMulDiv(Op, MipsISD::DivRem, true, true, DAG);
369   case ISD::UDIVREM:   return lowerMulDiv(Op, MipsISD::DivRemU, true, true,
370                                           DAG);
371   case ISD::INTRINSIC_WO_CHAIN: return lowerINTRINSIC_WO_CHAIN(Op, DAG);
372   case ISD::INTRINSIC_W_CHAIN:  return lowerINTRINSIC_W_CHAIN(Op, DAG);
373   case ISD::INTRINSIC_VOID:     return lowerINTRINSIC_VOID(Op, DAG);
374   case ISD::EXTRACT_VECTOR_ELT: return lowerEXTRACT_VECTOR_ELT(Op, DAG);
375   case ISD::BUILD_VECTOR:       return lowerBUILD_VECTOR(Op, DAG);
376   case ISD::VECTOR_SHUFFLE:     return lowerVECTOR_SHUFFLE(Op, DAG);
377   }
378
379   return MipsTargetLowering::LowerOperation(Op, DAG);
380 }
381
382 // selectMADD -
383 // Transforms a subgraph in CurDAG if the following pattern is found:
384 //  (addc multLo, Lo0), (adde multHi, Hi0),
385 // where,
386 //  multHi/Lo: product of multiplication
387 //  Lo0: initial value of Lo register
388 //  Hi0: initial value of Hi register
389 // Return true if pattern matching was successful.
390 static bool selectMADD(SDNode *ADDENode, SelectionDAG *CurDAG) {
391   // ADDENode's second operand must be a flag output of an ADDC node in order
392   // for the matching to be successful.
393   SDNode *ADDCNode = ADDENode->getOperand(2).getNode();
394
395   if (ADDCNode->getOpcode() != ISD::ADDC)
396     return false;
397
398   SDValue MultHi = ADDENode->getOperand(0);
399   SDValue MultLo = ADDCNode->getOperand(0);
400   SDNode *MultNode = MultHi.getNode();
401   unsigned MultOpc = MultHi.getOpcode();
402
403   // MultHi and MultLo must be generated by the same node,
404   if (MultLo.getNode() != MultNode)
405     return false;
406
407   // and it must be a multiplication.
408   if (MultOpc != ISD::SMUL_LOHI && MultOpc != ISD::UMUL_LOHI)
409     return false;
410
411   // MultLo amd MultHi must be the first and second output of MultNode
412   // respectively.
413   if (MultHi.getResNo() != 1 || MultLo.getResNo() != 0)
414     return false;
415
416   // Transform this to a MADD only if ADDENode and ADDCNode are the only users
417   // of the values of MultNode, in which case MultNode will be removed in later
418   // phases.
419   // If there exist users other than ADDENode or ADDCNode, this function returns
420   // here, which will result in MultNode being mapped to a single MULT
421   // instruction node rather than a pair of MULT and MADD instructions being
422   // produced.
423   if (!MultHi.hasOneUse() || !MultLo.hasOneUse())
424     return false;
425
426   SDLoc DL(ADDENode);
427
428   // Initialize accumulator.
429   SDValue ACCIn = CurDAG->getNode(MipsISD::MTLOHI, DL, MVT::Untyped,
430                                   ADDCNode->getOperand(1),
431                                   ADDENode->getOperand(1));
432
433   // create MipsMAdd(u) node
434   MultOpc = MultOpc == ISD::UMUL_LOHI ? MipsISD::MAddu : MipsISD::MAdd;
435
436   SDValue MAdd = CurDAG->getNode(MultOpc, DL, MVT::Untyped,
437                                  MultNode->getOperand(0),// Factor 0
438                                  MultNode->getOperand(1),// Factor 1
439                                  ACCIn);
440
441   // replace uses of adde and addc here
442   if (!SDValue(ADDCNode, 0).use_empty()) {
443     SDValue LoOut = CurDAG->getNode(MipsISD::MFLO, DL, MVT::i32, MAdd);
444     CurDAG->ReplaceAllUsesOfValueWith(SDValue(ADDCNode, 0), LoOut);
445   }
446   if (!SDValue(ADDENode, 0).use_empty()) {
447     SDValue HiOut = CurDAG->getNode(MipsISD::MFHI, DL, MVT::i32, MAdd);
448     CurDAG->ReplaceAllUsesOfValueWith(SDValue(ADDENode, 0), HiOut);
449   }
450
451   return true;
452 }
453
454 // selectMSUB -
455 // Transforms a subgraph in CurDAG if the following pattern is found:
456 //  (addc Lo0, multLo), (sube Hi0, multHi),
457 // where,
458 //  multHi/Lo: product of multiplication
459 //  Lo0: initial value of Lo register
460 //  Hi0: initial value of Hi register
461 // Return true if pattern matching was successful.
462 static bool selectMSUB(SDNode *SUBENode, SelectionDAG *CurDAG) {
463   // SUBENode's second operand must be a flag output of an SUBC node in order
464   // for the matching to be successful.
465   SDNode *SUBCNode = SUBENode->getOperand(2).getNode();
466
467   if (SUBCNode->getOpcode() != ISD::SUBC)
468     return false;
469
470   SDValue MultHi = SUBENode->getOperand(1);
471   SDValue MultLo = SUBCNode->getOperand(1);
472   SDNode *MultNode = MultHi.getNode();
473   unsigned MultOpc = MultHi.getOpcode();
474
475   // MultHi and MultLo must be generated by the same node,
476   if (MultLo.getNode() != MultNode)
477     return false;
478
479   // and it must be a multiplication.
480   if (MultOpc != ISD::SMUL_LOHI && MultOpc != ISD::UMUL_LOHI)
481     return false;
482
483   // MultLo amd MultHi must be the first and second output of MultNode
484   // respectively.
485   if (MultHi.getResNo() != 1 || MultLo.getResNo() != 0)
486     return false;
487
488   // Transform this to a MSUB only if SUBENode and SUBCNode are the only users
489   // of the values of MultNode, in which case MultNode will be removed in later
490   // phases.
491   // If there exist users other than SUBENode or SUBCNode, this function returns
492   // here, which will result in MultNode being mapped to a single MULT
493   // instruction node rather than a pair of MULT and MSUB instructions being
494   // produced.
495   if (!MultHi.hasOneUse() || !MultLo.hasOneUse())
496     return false;
497
498   SDLoc DL(SUBENode);
499
500   // Initialize accumulator.
501   SDValue ACCIn = CurDAG->getNode(MipsISD::MTLOHI, DL, MVT::Untyped,
502                                   SUBCNode->getOperand(0),
503                                   SUBENode->getOperand(0));
504
505   // create MipsSub(u) node
506   MultOpc = MultOpc == ISD::UMUL_LOHI ? MipsISD::MSubu : MipsISD::MSub;
507
508   SDValue MSub = CurDAG->getNode(MultOpc, DL, MVT::Glue,
509                                  MultNode->getOperand(0),// Factor 0
510                                  MultNode->getOperand(1),// Factor 1
511                                  ACCIn);
512
513   // replace uses of sube and subc here
514   if (!SDValue(SUBCNode, 0).use_empty()) {
515     SDValue LoOut = CurDAG->getNode(MipsISD::MFLO, DL, MVT::i32, MSub);
516     CurDAG->ReplaceAllUsesOfValueWith(SDValue(SUBCNode, 0), LoOut);
517   }
518   if (!SDValue(SUBENode, 0).use_empty()) {
519     SDValue HiOut = CurDAG->getNode(MipsISD::MFHI, DL, MVT::i32, MSub);
520     CurDAG->ReplaceAllUsesOfValueWith(SDValue(SUBENode, 0), HiOut);
521   }
522
523   return true;
524 }
525
526 static SDValue performADDECombine(SDNode *N, SelectionDAG &DAG,
527                                   TargetLowering::DAGCombinerInfo &DCI,
528                                   const MipsSubtarget &Subtarget) {
529   if (DCI.isBeforeLegalize())
530     return SDValue();
531
532   if (Subtarget.hasMips32() && !Subtarget.hasMips32r6() &&
533       N->getValueType(0) == MVT::i32 && selectMADD(N, &DAG))
534     return SDValue(N, 0);
535
536   return SDValue();
537 }
538
539 // Fold zero extensions into MipsISD::VEXTRACT_[SZ]EXT_ELT
540 //
541 // Performs the following transformations:
542 // - Changes MipsISD::VEXTRACT_[SZ]EXT_ELT to zero extension if its
543 //   sign/zero-extension is completely overwritten by the new one performed by
544 //   the ISD::AND.
545 // - Removes redundant zero extensions performed by an ISD::AND.
546 static SDValue performANDCombine(SDNode *N, SelectionDAG &DAG,
547                                  TargetLowering::DAGCombinerInfo &DCI,
548                                  const MipsSubtarget &Subtarget) {
549   if (!Subtarget.hasMSA())
550     return SDValue();
551
552   SDValue Op0 = N->getOperand(0);
553   SDValue Op1 = N->getOperand(1);
554   unsigned Op0Opcode = Op0->getOpcode();
555
556   // (and (MipsVExtract[SZ]Ext $a, $b, $c), imm:$d)
557   // where $d + 1 == 2^n and n == 32
558   // or    $d + 1 == 2^n and n <= 32 and ZExt
559   // -> (MipsVExtractZExt $a, $b, $c)
560   if (Op0Opcode == MipsISD::VEXTRACT_SEXT_ELT ||
561       Op0Opcode == MipsISD::VEXTRACT_ZEXT_ELT) {
562     ConstantSDNode *Mask = dyn_cast<ConstantSDNode>(Op1);
563
564     if (!Mask)
565       return SDValue();
566
567     int32_t Log2IfPositive = (Mask->getAPIntValue() + 1).exactLogBase2();
568
569     if (Log2IfPositive <= 0)
570       return SDValue(); // Mask+1 is not a power of 2
571
572     SDValue Op0Op2 = Op0->getOperand(2);
573     EVT ExtendTy = cast<VTSDNode>(Op0Op2)->getVT();
574     unsigned ExtendTySize = ExtendTy.getSizeInBits();
575     unsigned Log2 = Log2IfPositive;
576
577     if ((Op0Opcode == MipsISD::VEXTRACT_ZEXT_ELT && Log2 >= ExtendTySize) ||
578         Log2 == ExtendTySize) {
579       SDValue Ops[] = { Op0->getOperand(0), Op0->getOperand(1), Op0Op2 };
580       DAG.MorphNodeTo(Op0.getNode(), MipsISD::VEXTRACT_ZEXT_ELT,
581                       Op0->getVTList(),
582                       makeArrayRef(Ops, Op0->getNumOperands()));
583       return Op0;
584     }
585   }
586
587   return SDValue();
588 }
589
590 // Determine if the specified node is a constant vector splat.
591 //
592 // Returns true and sets Imm if:
593 // * N is a ISD::BUILD_VECTOR representing a constant splat
594 //
595 // This function is quite similar to MipsSEDAGToDAGISel::selectVSplat. The
596 // differences are that it assumes the MSA has already been checked and the
597 // arbitrary requirement for a maximum of 32-bit integers isn't applied (and
598 // must not be in order for binsri.d to be selectable).
599 static bool isVSplat(SDValue N, APInt &Imm, bool IsLittleEndian) {
600   BuildVectorSDNode *Node = dyn_cast<BuildVectorSDNode>(N.getNode());
601
602   if (!Node)
603     return false;
604
605   APInt SplatValue, SplatUndef;
606   unsigned SplatBitSize;
607   bool HasAnyUndefs;
608
609   if (!Node->isConstantSplat(SplatValue, SplatUndef, SplatBitSize, HasAnyUndefs,
610                              8, !IsLittleEndian))
611     return false;
612
613   Imm = SplatValue;
614
615   return true;
616 }
617
618 // Test whether the given node is an all-ones build_vector.
619 static bool isVectorAllOnes(SDValue N) {
620   // Look through bitcasts. Endianness doesn't matter because we are looking
621   // for an all-ones value.
622   if (N->getOpcode() == ISD::BITCAST)
623     N = N->getOperand(0);
624
625   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
626
627   if (!BVN)
628     return false;
629
630   APInt SplatValue, SplatUndef;
631   unsigned SplatBitSize;
632   bool HasAnyUndefs;
633
634   // Endianness doesn't matter in this context because we are looking for
635   // an all-ones value.
636   if (BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize, HasAnyUndefs))
637     return SplatValue.isAllOnesValue();
638
639   return false;
640 }
641
642 // Test whether N is the bitwise inverse of OfNode.
643 static bool isBitwiseInverse(SDValue N, SDValue OfNode) {
644   if (N->getOpcode() != ISD::XOR)
645     return false;
646
647   if (isVectorAllOnes(N->getOperand(0)))
648     return N->getOperand(1) == OfNode;
649
650   if (isVectorAllOnes(N->getOperand(1)))
651     return N->getOperand(0) == OfNode;
652
653   return false;
654 }
655
656 // Perform combines where ISD::OR is the root node.
657 //
658 // Performs the following transformations:
659 // - (or (and $a, $mask), (and $b, $inv_mask)) => (vselect $mask, $a, $b)
660 //   where $inv_mask is the bitwise inverse of $mask and the 'or' has a 128-bit
661 //   vector type.
662 static SDValue performORCombine(SDNode *N, SelectionDAG &DAG,
663                                 TargetLowering::DAGCombinerInfo &DCI,
664                                 const MipsSubtarget &Subtarget) {
665   if (!Subtarget.hasMSA())
666     return SDValue();
667
668   EVT Ty = N->getValueType(0);
669
670   if (!Ty.is128BitVector())
671     return SDValue();
672
673   SDValue Op0 = N->getOperand(0);
674   SDValue Op1 = N->getOperand(1);
675
676   if (Op0->getOpcode() == ISD::AND && Op1->getOpcode() == ISD::AND) {
677     SDValue Op0Op0 = Op0->getOperand(0);
678     SDValue Op0Op1 = Op0->getOperand(1);
679     SDValue Op1Op0 = Op1->getOperand(0);
680     SDValue Op1Op1 = Op1->getOperand(1);
681     bool IsLittleEndian = !Subtarget.isLittle();
682
683     SDValue IfSet, IfClr, Cond;
684     bool IsConstantMask = false;
685     APInt Mask, InvMask;
686
687     // If Op0Op0 is an appropriate mask, try to find it's inverse in either
688     // Op1Op0, or Op1Op1. Keep track of the Cond, IfSet, and IfClr nodes, while
689     // looking.
690     // IfClr will be set if we find a valid match.
691     if (isVSplat(Op0Op0, Mask, IsLittleEndian)) {
692       Cond = Op0Op0;
693       IfSet = Op0Op1;
694
695       if (isVSplat(Op1Op0, InvMask, IsLittleEndian) &&
696           Mask.getBitWidth() == InvMask.getBitWidth() && Mask == ~InvMask)
697         IfClr = Op1Op1;
698       else if (isVSplat(Op1Op1, InvMask, IsLittleEndian) &&
699                Mask.getBitWidth() == InvMask.getBitWidth() && Mask == ~InvMask)
700         IfClr = Op1Op0;
701
702       IsConstantMask = true;
703     }
704
705     // If IfClr is not yet set, and Op0Op1 is an appropriate mask, try the same
706     // thing again using this mask.
707     // IfClr will be set if we find a valid match.
708     if (!IfClr.getNode() && isVSplat(Op0Op1, Mask, IsLittleEndian)) {
709       Cond = Op0Op1;
710       IfSet = Op0Op0;
711
712       if (isVSplat(Op1Op0, InvMask, IsLittleEndian) &&
713           Mask.getBitWidth() == InvMask.getBitWidth() && Mask == ~InvMask)
714         IfClr = Op1Op1;
715       else if (isVSplat(Op1Op1, InvMask, IsLittleEndian) &&
716                Mask.getBitWidth() == InvMask.getBitWidth() && Mask == ~InvMask)
717         IfClr = Op1Op0;
718
719       IsConstantMask = true;
720     }
721
722     // If IfClr is not yet set, try looking for a non-constant match.
723     // IfClr will be set if we find a valid match amongst the eight
724     // possibilities.
725     if (!IfClr.getNode()) {
726       if (isBitwiseInverse(Op0Op0, Op1Op0)) {
727         Cond = Op1Op0;
728         IfSet = Op1Op1;
729         IfClr = Op0Op1;
730       } else if (isBitwiseInverse(Op0Op1, Op1Op0)) {
731         Cond = Op1Op0;
732         IfSet = Op1Op1;
733         IfClr = Op0Op0;
734       } else if (isBitwiseInverse(Op0Op0, Op1Op1)) {
735         Cond = Op1Op1;
736         IfSet = Op1Op0;
737         IfClr = Op0Op1;
738       } else if (isBitwiseInverse(Op0Op1, Op1Op1)) {
739         Cond = Op1Op1;
740         IfSet = Op1Op0;
741         IfClr = Op0Op0;
742       } else if (isBitwiseInverse(Op1Op0, Op0Op0)) {
743         Cond = Op0Op0;
744         IfSet = Op0Op1;
745         IfClr = Op1Op1;
746       } else if (isBitwiseInverse(Op1Op1, Op0Op0)) {
747         Cond = Op0Op0;
748         IfSet = Op0Op1;
749         IfClr = Op1Op0;
750       } else if (isBitwiseInverse(Op1Op0, Op0Op1)) {
751         Cond = Op0Op1;
752         IfSet = Op0Op0;
753         IfClr = Op1Op1;
754       } else if (isBitwiseInverse(Op1Op1, Op0Op1)) {
755         Cond = Op0Op1;
756         IfSet = Op0Op0;
757         IfClr = Op1Op0;
758       }
759     }
760
761     // At this point, IfClr will be set if we have a valid match.
762     if (!IfClr.getNode())
763       return SDValue();
764
765     assert(Cond.getNode() && IfSet.getNode());
766
767     // Fold degenerate cases.
768     if (IsConstantMask) {
769       if (Mask.isAllOnesValue())
770         return IfSet;
771       else if (Mask == 0)
772         return IfClr;
773     }
774
775     // Transform the DAG into an equivalent VSELECT.
776     return DAG.getNode(ISD::VSELECT, SDLoc(N), Ty, Cond, IfSet, IfClr);
777   }
778
779   return SDValue();
780 }
781
782 static SDValue performSUBECombine(SDNode *N, SelectionDAG &DAG,
783                                   TargetLowering::DAGCombinerInfo &DCI,
784                                   const MipsSubtarget &Subtarget) {
785   if (DCI.isBeforeLegalize())
786     return SDValue();
787
788   if (Subtarget.hasMips32() && N->getValueType(0) == MVT::i32 &&
789       selectMSUB(N, &DAG))
790     return SDValue(N, 0);
791
792   return SDValue();
793 }
794
795 static SDValue genConstMult(SDValue X, uint64_t C, SDLoc DL, EVT VT,
796                             EVT ShiftTy, SelectionDAG &DAG) {
797   // Clear the upper (64 - VT.sizeInBits) bits.
798   C &= ((uint64_t)-1) >> (64 - VT.getSizeInBits());
799
800   // Return 0.
801   if (C == 0)
802     return DAG.getConstant(0, VT);
803
804   // Return x.
805   if (C == 1)
806     return X;
807
808   // If c is power of 2, return (shl x, log2(c)).
809   if (isPowerOf2_64(C))
810     return DAG.getNode(ISD::SHL, DL, VT, X,
811                        DAG.getConstant(Log2_64(C), ShiftTy));
812
813   unsigned Log2Ceil = Log2_64_Ceil(C);
814   uint64_t Floor = 1LL << Log2_64(C);
815   uint64_t Ceil = Log2Ceil == 64 ? 0LL : 1LL << Log2Ceil;
816
817   // If |c - floor_c| <= |c - ceil_c|,
818   // where floor_c = pow(2, floor(log2(c))) and ceil_c = pow(2, ceil(log2(c))),
819   // return (add constMult(x, floor_c), constMult(x, c - floor_c)).
820   if (C - Floor <= Ceil - C) {
821     SDValue Op0 = genConstMult(X, Floor, DL, VT, ShiftTy, DAG);
822     SDValue Op1 = genConstMult(X, C - Floor, DL, VT, ShiftTy, DAG);
823     return DAG.getNode(ISD::ADD, DL, VT, Op0, Op1);
824   }
825
826   // If |c - floor_c| > |c - ceil_c|,
827   // return (sub constMult(x, ceil_c), constMult(x, ceil_c - c)).
828   SDValue Op0 = genConstMult(X, Ceil, DL, VT, ShiftTy, DAG);
829   SDValue Op1 = genConstMult(X, Ceil - C, DL, VT, ShiftTy, DAG);
830   return DAG.getNode(ISD::SUB, DL, VT, Op0, Op1);
831 }
832
833 static SDValue performMULCombine(SDNode *N, SelectionDAG &DAG,
834                                  const TargetLowering::DAGCombinerInfo &DCI,
835                                  const MipsSETargetLowering *TL) {
836   EVT VT = N->getValueType(0);
837
838   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
839     if (!VT.isVector())
840       return genConstMult(N->getOperand(0), C->getZExtValue(), SDLoc(N),
841                           VT, TL->getScalarShiftAmountTy(VT), DAG);
842
843   return SDValue(N, 0);
844 }
845
846 static SDValue performDSPShiftCombine(unsigned Opc, SDNode *N, EVT Ty,
847                                       SelectionDAG &DAG,
848                                       const MipsSubtarget &Subtarget) {
849   // See if this is a vector splat immediate node.
850   APInt SplatValue, SplatUndef;
851   unsigned SplatBitSize;
852   bool HasAnyUndefs;
853   unsigned EltSize = Ty.getVectorElementType().getSizeInBits();
854   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
855
856   if (!Subtarget.hasDSP())
857     return SDValue();
858
859   if (!BV ||
860       !BV->isConstantSplat(SplatValue, SplatUndef, SplatBitSize, HasAnyUndefs,
861                            EltSize, !Subtarget.isLittle()) ||
862       (SplatBitSize != EltSize) ||
863       (SplatValue.getZExtValue() >= EltSize))
864     return SDValue();
865
866   return DAG.getNode(Opc, SDLoc(N), Ty, N->getOperand(0),
867                      DAG.getConstant(SplatValue.getZExtValue(), MVT::i32));
868 }
869
870 static SDValue performSHLCombine(SDNode *N, SelectionDAG &DAG,
871                                  TargetLowering::DAGCombinerInfo &DCI,
872                                  const MipsSubtarget &Subtarget) {
873   EVT Ty = N->getValueType(0);
874
875   if ((Ty != MVT::v2i16) && (Ty != MVT::v4i8))
876     return SDValue();
877
878   return performDSPShiftCombine(MipsISD::SHLL_DSP, N, Ty, DAG, Subtarget);
879 }
880
881 // Fold sign-extensions into MipsISD::VEXTRACT_[SZ]EXT_ELT for MSA and fold
882 // constant splats into MipsISD::SHRA_DSP for DSPr2.
883 //
884 // Performs the following transformations:
885 // - Changes MipsISD::VEXTRACT_[SZ]EXT_ELT to sign extension if its
886 //   sign/zero-extension is completely overwritten by the new one performed by
887 //   the ISD::SRA and ISD::SHL nodes.
888 // - Removes redundant sign extensions performed by an ISD::SRA and ISD::SHL
889 //   sequence.
890 //
891 // See performDSPShiftCombine for more information about the transformation
892 // used for DSPr2.
893 static SDValue performSRACombine(SDNode *N, SelectionDAG &DAG,
894                                  TargetLowering::DAGCombinerInfo &DCI,
895                                  const MipsSubtarget &Subtarget) {
896   EVT Ty = N->getValueType(0);
897
898   if (Subtarget.hasMSA()) {
899     SDValue Op0 = N->getOperand(0);
900     SDValue Op1 = N->getOperand(1);
901
902     // (sra (shl (MipsVExtract[SZ]Ext $a, $b, $c), imm:$d), imm:$d)
903     // where $d + sizeof($c) == 32
904     // or    $d + sizeof($c) <= 32 and SExt
905     // -> (MipsVExtractSExt $a, $b, $c)
906     if (Op0->getOpcode() == ISD::SHL && Op1 == Op0->getOperand(1)) {
907       SDValue Op0Op0 = Op0->getOperand(0);
908       ConstantSDNode *ShAmount = dyn_cast<ConstantSDNode>(Op1);
909
910       if (!ShAmount)
911         return SDValue();
912
913       if (Op0Op0->getOpcode() != MipsISD::VEXTRACT_SEXT_ELT &&
914           Op0Op0->getOpcode() != MipsISD::VEXTRACT_ZEXT_ELT)
915         return SDValue();
916
917       EVT ExtendTy = cast<VTSDNode>(Op0Op0->getOperand(2))->getVT();
918       unsigned TotalBits = ShAmount->getZExtValue() + ExtendTy.getSizeInBits();
919
920       if (TotalBits == 32 ||
921           (Op0Op0->getOpcode() == MipsISD::VEXTRACT_SEXT_ELT &&
922            TotalBits <= 32)) {
923         SDValue Ops[] = { Op0Op0->getOperand(0), Op0Op0->getOperand(1),
924                           Op0Op0->getOperand(2) };
925         DAG.MorphNodeTo(Op0Op0.getNode(), MipsISD::VEXTRACT_SEXT_ELT,
926                         Op0Op0->getVTList(),
927                         makeArrayRef(Ops, Op0Op0->getNumOperands()));
928         return Op0Op0;
929       }
930     }
931   }
932
933   if ((Ty != MVT::v2i16) && ((Ty != MVT::v4i8) || !Subtarget.hasDSPR2()))
934     return SDValue();
935
936   return performDSPShiftCombine(MipsISD::SHRA_DSP, N, Ty, DAG, Subtarget);
937 }
938
939
940 static SDValue performSRLCombine(SDNode *N, SelectionDAG &DAG,
941                                  TargetLowering::DAGCombinerInfo &DCI,
942                                  const MipsSubtarget &Subtarget) {
943   EVT Ty = N->getValueType(0);
944
945   if (((Ty != MVT::v2i16) || !Subtarget.hasDSPR2()) && (Ty != MVT::v4i8))
946     return SDValue();
947
948   return performDSPShiftCombine(MipsISD::SHRL_DSP, N, Ty, DAG, Subtarget);
949 }
950
951 static bool isLegalDSPCondCode(EVT Ty, ISD::CondCode CC) {
952   bool IsV216 = (Ty == MVT::v2i16);
953
954   switch (CC) {
955   case ISD::SETEQ:
956   case ISD::SETNE:  return true;
957   case ISD::SETLT:
958   case ISD::SETLE:
959   case ISD::SETGT:
960   case ISD::SETGE:  return IsV216;
961   case ISD::SETULT:
962   case ISD::SETULE:
963   case ISD::SETUGT:
964   case ISD::SETUGE: return !IsV216;
965   default:          return false;
966   }
967 }
968
969 static SDValue performSETCCCombine(SDNode *N, SelectionDAG &DAG) {
970   EVT Ty = N->getValueType(0);
971
972   if ((Ty != MVT::v2i16) && (Ty != MVT::v4i8))
973     return SDValue();
974
975   if (!isLegalDSPCondCode(Ty, cast<CondCodeSDNode>(N->getOperand(2))->get()))
976     return SDValue();
977
978   return DAG.getNode(MipsISD::SETCC_DSP, SDLoc(N), Ty, N->getOperand(0),
979                      N->getOperand(1), N->getOperand(2));
980 }
981
982 static SDValue performVSELECTCombine(SDNode *N, SelectionDAG &DAG) {
983   EVT Ty = N->getValueType(0);
984
985   if (Ty.is128BitVector() && Ty.isInteger()) {
986     // Try the following combines:
987     //   (vselect (setcc $a, $b, SETLT), $b, $a)) -> (vsmax $a, $b)
988     //   (vselect (setcc $a, $b, SETLE), $b, $a)) -> (vsmax $a, $b)
989     //   (vselect (setcc $a, $b, SETLT), $a, $b)) -> (vsmin $a, $b)
990     //   (vselect (setcc $a, $b, SETLE), $a, $b)) -> (vsmin $a, $b)
991     //   (vselect (setcc $a, $b, SETULT), $b, $a)) -> (vumax $a, $b)
992     //   (vselect (setcc $a, $b, SETULE), $b, $a)) -> (vumax $a, $b)
993     //   (vselect (setcc $a, $b, SETULT), $a, $b)) -> (vumin $a, $b)
994     //   (vselect (setcc $a, $b, SETULE), $a, $b)) -> (vumin $a, $b)
995     // SETGT/SETGE/SETUGT/SETUGE variants of these will show up initially but
996     // will be expanded to equivalent SETLT/SETLE/SETULT/SETULE versions by the
997     // legalizer.
998     SDValue Op0 = N->getOperand(0);
999
1000     if (Op0->getOpcode() != ISD::SETCC)
1001       return SDValue();
1002
1003     ISD::CondCode CondCode = cast<CondCodeSDNode>(Op0->getOperand(2))->get();
1004     bool Signed;
1005
1006     if (CondCode == ISD::SETLT  || CondCode == ISD::SETLE)
1007       Signed = true;
1008     else if (CondCode == ISD::SETULT || CondCode == ISD::SETULE)
1009       Signed = false;
1010     else
1011       return SDValue();
1012
1013     SDValue Op1 = N->getOperand(1);
1014     SDValue Op2 = N->getOperand(2);
1015     SDValue Op0Op0 = Op0->getOperand(0);
1016     SDValue Op0Op1 = Op0->getOperand(1);
1017
1018     if (Op1 == Op0Op0 && Op2 == Op0Op1)
1019       return DAG.getNode(Signed ? MipsISD::VSMIN : MipsISD::VUMIN, SDLoc(N),
1020                          Ty, Op1, Op2);
1021     else if (Op1 == Op0Op1 && Op2 == Op0Op0)
1022       return DAG.getNode(Signed ? MipsISD::VSMAX : MipsISD::VUMAX, SDLoc(N),
1023                          Ty, Op1, Op2);
1024   } else if ((Ty == MVT::v2i16) || (Ty == MVT::v4i8)) {
1025     SDValue SetCC = N->getOperand(0);
1026
1027     if (SetCC.getOpcode() != MipsISD::SETCC_DSP)
1028       return SDValue();
1029
1030     return DAG.getNode(MipsISD::SELECT_CC_DSP, SDLoc(N), Ty,
1031                        SetCC.getOperand(0), SetCC.getOperand(1),
1032                        N->getOperand(1), N->getOperand(2), SetCC.getOperand(2));
1033   }
1034
1035   return SDValue();
1036 }
1037
1038 static SDValue performXORCombine(SDNode *N, SelectionDAG &DAG,
1039                                  const MipsSubtarget &Subtarget) {
1040   EVT Ty = N->getValueType(0);
1041
1042   if (Subtarget.hasMSA() && Ty.is128BitVector() && Ty.isInteger()) {
1043     // Try the following combines:
1044     //   (xor (or $a, $b), (build_vector allones))
1045     //   (xor (or $a, $b), (bitcast (build_vector allones)))
1046     SDValue Op0 = N->getOperand(0);
1047     SDValue Op1 = N->getOperand(1);
1048     SDValue NotOp;
1049
1050     if (ISD::isBuildVectorAllOnes(Op0.getNode()))
1051       NotOp = Op1;
1052     else if (ISD::isBuildVectorAllOnes(Op1.getNode()))
1053       NotOp = Op0;
1054     else
1055       return SDValue();
1056
1057     if (NotOp->getOpcode() == ISD::OR)
1058       return DAG.getNode(MipsISD::VNOR, SDLoc(N), Ty, NotOp->getOperand(0),
1059                          NotOp->getOperand(1));
1060   }
1061
1062   return SDValue();
1063 }
1064
1065 SDValue
1066 MipsSETargetLowering::PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1067   SelectionDAG &DAG = DCI.DAG;
1068   SDValue Val;
1069
1070   switch (N->getOpcode()) {
1071   case ISD::ADDE:
1072     return performADDECombine(N, DAG, DCI, Subtarget);
1073   case ISD::AND:
1074     Val = performANDCombine(N, DAG, DCI, Subtarget);
1075     break;
1076   case ISD::OR:
1077     Val = performORCombine(N, DAG, DCI, Subtarget);
1078     break;
1079   case ISD::SUBE:
1080     return performSUBECombine(N, DAG, DCI, Subtarget);
1081   case ISD::MUL:
1082     return performMULCombine(N, DAG, DCI, this);
1083   case ISD::SHL:
1084     return performSHLCombine(N, DAG, DCI, Subtarget);
1085   case ISD::SRA:
1086     return performSRACombine(N, DAG, DCI, Subtarget);
1087   case ISD::SRL:
1088     return performSRLCombine(N, DAG, DCI, Subtarget);
1089   case ISD::VSELECT:
1090     return performVSELECTCombine(N, DAG);
1091   case ISD::XOR:
1092     Val = performXORCombine(N, DAG, Subtarget);
1093     break;
1094   case ISD::SETCC:
1095     Val = performSETCCCombine(N, DAG);
1096     break;
1097   }
1098
1099   if (Val.getNode()) {
1100     DEBUG(dbgs() << "\nMipsSE DAG Combine:\n";
1101           N->printrWithDepth(dbgs(), &DAG);
1102           dbgs() << "\n=> \n";
1103           Val.getNode()->printrWithDepth(dbgs(), &DAG);
1104           dbgs() << "\n");
1105     return Val;
1106   }
1107
1108   return MipsTargetLowering::PerformDAGCombine(N, DCI);
1109 }
1110
1111 MachineBasicBlock *
1112 MipsSETargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1113                                                   MachineBasicBlock *BB) const {
1114   switch (MI->getOpcode()) {
1115   default:
1116     return MipsTargetLowering::EmitInstrWithCustomInserter(MI, BB);
1117   case Mips::BPOSGE32_PSEUDO:
1118     return emitBPOSGE32(MI, BB);
1119   case Mips::SNZ_B_PSEUDO:
1120     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_B);
1121   case Mips::SNZ_H_PSEUDO:
1122     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_H);
1123   case Mips::SNZ_W_PSEUDO:
1124     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_W);
1125   case Mips::SNZ_D_PSEUDO:
1126     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_D);
1127   case Mips::SNZ_V_PSEUDO:
1128     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_V);
1129   case Mips::SZ_B_PSEUDO:
1130     return emitMSACBranchPseudo(MI, BB, Mips::BZ_B);
1131   case Mips::SZ_H_PSEUDO:
1132     return emitMSACBranchPseudo(MI, BB, Mips::BZ_H);
1133   case Mips::SZ_W_PSEUDO:
1134     return emitMSACBranchPseudo(MI, BB, Mips::BZ_W);
1135   case Mips::SZ_D_PSEUDO:
1136     return emitMSACBranchPseudo(MI, BB, Mips::BZ_D);
1137   case Mips::SZ_V_PSEUDO:
1138     return emitMSACBranchPseudo(MI, BB, Mips::BZ_V);
1139   case Mips::COPY_FW_PSEUDO:
1140     return emitCOPY_FW(MI, BB);
1141   case Mips::COPY_FD_PSEUDO:
1142     return emitCOPY_FD(MI, BB);
1143   case Mips::INSERT_FW_PSEUDO:
1144     return emitINSERT_FW(MI, BB);
1145   case Mips::INSERT_FD_PSEUDO:
1146     return emitINSERT_FD(MI, BB);
1147   case Mips::INSERT_B_VIDX_PSEUDO:
1148     return emitINSERT_DF_VIDX(MI, BB, 1, false);
1149   case Mips::INSERT_H_VIDX_PSEUDO:
1150     return emitINSERT_DF_VIDX(MI, BB, 2, false);
1151   case Mips::INSERT_W_VIDX_PSEUDO:
1152     return emitINSERT_DF_VIDX(MI, BB, 4, false);
1153   case Mips::INSERT_D_VIDX_PSEUDO:
1154     return emitINSERT_DF_VIDX(MI, BB, 8, false);
1155   case Mips::INSERT_FW_VIDX_PSEUDO:
1156     return emitINSERT_DF_VIDX(MI, BB, 4, true);
1157   case Mips::INSERT_FD_VIDX_PSEUDO:
1158     return emitINSERT_DF_VIDX(MI, BB, 8, true);
1159   case Mips::FILL_FW_PSEUDO:
1160     return emitFILL_FW(MI, BB);
1161   case Mips::FILL_FD_PSEUDO:
1162     return emitFILL_FD(MI, BB);
1163   case Mips::FEXP2_W_1_PSEUDO:
1164     return emitFEXP2_W_1(MI, BB);
1165   case Mips::FEXP2_D_1_PSEUDO:
1166     return emitFEXP2_D_1(MI, BB);
1167   }
1168 }
1169
1170 bool MipsSETargetLowering::
1171 isEligibleForTailCallOptimization(const MipsCC &MipsCCInfo,
1172                                   unsigned NextStackOffset,
1173                                   const MipsFunctionInfo& FI) const {
1174   if (!EnableMipsTailCalls)
1175     return false;
1176
1177   // Return false if either the callee or caller has a byval argument.
1178   if (MipsCCInfo.hasByValArg() || FI.hasByvalArg())
1179     return false;
1180
1181   // Return true if the callee's argument area is no larger than the
1182   // caller's.
1183   return NextStackOffset <= FI.getIncomingArgSize();
1184 }
1185
1186 void MipsSETargetLowering::
1187 getOpndList(SmallVectorImpl<SDValue> &Ops,
1188             std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
1189             bool IsPICCall, bool GlobalOrExternal, bool InternalLinkage,
1190             CallLoweringInfo &CLI, SDValue Callee, SDValue Chain) const {
1191   Ops.push_back(Callee);
1192   MipsTargetLowering::getOpndList(Ops, RegsToPass, IsPICCall, GlobalOrExternal,
1193                                   InternalLinkage, CLI, Callee, Chain);
1194 }
1195
1196 SDValue MipsSETargetLowering::lowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1197   LoadSDNode &Nd = *cast<LoadSDNode>(Op);
1198
1199   if (Nd.getMemoryVT() != MVT::f64 || !NoDPLoadStore)
1200     return MipsTargetLowering::lowerLOAD(Op, DAG);
1201
1202   // Replace a double precision load with two i32 loads and a buildpair64.
1203   SDLoc DL(Op);
1204   SDValue Ptr = Nd.getBasePtr(), Chain = Nd.getChain();
1205   EVT PtrVT = Ptr.getValueType();
1206
1207   // i32 load from lower address.
1208   SDValue Lo = DAG.getLoad(MVT::i32, DL, Chain, Ptr,
1209                            MachinePointerInfo(), Nd.isVolatile(),
1210                            Nd.isNonTemporal(), Nd.isInvariant(),
1211                            Nd.getAlignment());
1212
1213   // i32 load from higher address.
1214   Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, Ptr, DAG.getConstant(4, PtrVT));
1215   SDValue Hi = DAG.getLoad(MVT::i32, DL, Lo.getValue(1), Ptr,
1216                            MachinePointerInfo(), Nd.isVolatile(),
1217                            Nd.isNonTemporal(), Nd.isInvariant(),
1218                            std::min(Nd.getAlignment(), 4U));
1219
1220   if (!Subtarget.isLittle())
1221     std::swap(Lo, Hi);
1222
1223   SDValue BP = DAG.getNode(MipsISD::BuildPairF64, DL, MVT::f64, Lo, Hi);
1224   SDValue Ops[2] = {BP, Hi.getValue(1)};
1225   return DAG.getMergeValues(Ops, DL);
1226 }
1227
1228 SDValue MipsSETargetLowering::lowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1229   StoreSDNode &Nd = *cast<StoreSDNode>(Op);
1230
1231   if (Nd.getMemoryVT() != MVT::f64 || !NoDPLoadStore)
1232     return MipsTargetLowering::lowerSTORE(Op, DAG);
1233
1234   // Replace a double precision store with two extractelement64s and i32 stores.
1235   SDLoc DL(Op);
1236   SDValue Val = Nd.getValue(), Ptr = Nd.getBasePtr(), Chain = Nd.getChain();
1237   EVT PtrVT = Ptr.getValueType();
1238   SDValue Lo = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
1239                            Val, DAG.getConstant(0, MVT::i32));
1240   SDValue Hi = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
1241                            Val, DAG.getConstant(1, MVT::i32));
1242
1243   if (!Subtarget.isLittle())
1244     std::swap(Lo, Hi);
1245
1246   // i32 store to lower address.
1247   Chain = DAG.getStore(Chain, DL, Lo, Ptr, MachinePointerInfo(),
1248                        Nd.isVolatile(), Nd.isNonTemporal(), Nd.getAlignment(),
1249                        Nd.getTBAAInfo());
1250
1251   // i32 store to higher address.
1252   Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, Ptr, DAG.getConstant(4, PtrVT));
1253   return DAG.getStore(Chain, DL, Hi, Ptr, MachinePointerInfo(),
1254                       Nd.isVolatile(), Nd.isNonTemporal(),
1255                       std::min(Nd.getAlignment(), 4U), Nd.getTBAAInfo());
1256 }
1257
1258 SDValue MipsSETargetLowering::lowerMulDiv(SDValue Op, unsigned NewOpc,
1259                                           bool HasLo, bool HasHi,
1260                                           SelectionDAG &DAG) const {
1261   // MIPS32r6/MIPS64r6 removed accumulator based multiplies.
1262   assert(!Subtarget.hasMips32r6());
1263
1264   EVT Ty = Op.getOperand(0).getValueType();
1265   SDLoc DL(Op);
1266   SDValue Mult = DAG.getNode(NewOpc, DL, MVT::Untyped,
1267                              Op.getOperand(0), Op.getOperand(1));
1268   SDValue Lo, Hi;
1269
1270   if (HasLo)
1271     Lo = DAG.getNode(MipsISD::MFLO, DL, Ty, Mult);
1272   if (HasHi)
1273     Hi = DAG.getNode(MipsISD::MFHI, DL, Ty, Mult);
1274
1275   if (!HasLo || !HasHi)
1276     return HasLo ? Lo : Hi;
1277
1278   SDValue Vals[] = { Lo, Hi };
1279   return DAG.getMergeValues(Vals, DL);
1280 }
1281
1282
1283 static SDValue initAccumulator(SDValue In, SDLoc DL, SelectionDAG &DAG) {
1284   SDValue InLo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, In,
1285                              DAG.getConstant(0, MVT::i32));
1286   SDValue InHi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, In,
1287                              DAG.getConstant(1, MVT::i32));
1288   return DAG.getNode(MipsISD::MTLOHI, DL, MVT::Untyped, InLo, InHi);
1289 }
1290
1291 static SDValue extractLOHI(SDValue Op, SDLoc DL, SelectionDAG &DAG) {
1292   SDValue Lo = DAG.getNode(MipsISD::MFLO, DL, MVT::i32, Op);
1293   SDValue Hi = DAG.getNode(MipsISD::MFHI, DL, MVT::i32, Op);
1294   return DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Lo, Hi);
1295 }
1296
1297 // This function expands mips intrinsic nodes which have 64-bit input operands
1298 // or output values.
1299 //
1300 // out64 = intrinsic-node in64
1301 // =>
1302 // lo = copy (extract-element (in64, 0))
1303 // hi = copy (extract-element (in64, 1))
1304 // mips-specific-node
1305 // v0 = copy lo
1306 // v1 = copy hi
1307 // out64 = merge-values (v0, v1)
1308 //
1309 static SDValue lowerDSPIntr(SDValue Op, SelectionDAG &DAG, unsigned Opc) {
1310   SDLoc DL(Op);
1311   bool HasChainIn = Op->getOperand(0).getValueType() == MVT::Other;
1312   SmallVector<SDValue, 3> Ops;
1313   unsigned OpNo = 0;
1314
1315   // See if Op has a chain input.
1316   if (HasChainIn)
1317     Ops.push_back(Op->getOperand(OpNo++));
1318
1319   // The next operand is the intrinsic opcode.
1320   assert(Op->getOperand(OpNo).getOpcode() == ISD::TargetConstant);
1321
1322   // See if the next operand has type i64.
1323   SDValue Opnd = Op->getOperand(++OpNo), In64;
1324
1325   if (Opnd.getValueType() == MVT::i64)
1326     In64 = initAccumulator(Opnd, DL, DAG);
1327   else
1328     Ops.push_back(Opnd);
1329
1330   // Push the remaining operands.
1331   for (++OpNo ; OpNo < Op->getNumOperands(); ++OpNo)
1332     Ops.push_back(Op->getOperand(OpNo));
1333
1334   // Add In64 to the end of the list.
1335   if (In64.getNode())
1336     Ops.push_back(In64);
1337
1338   // Scan output.
1339   SmallVector<EVT, 2> ResTys;
1340
1341   for (SDNode::value_iterator I = Op->value_begin(), E = Op->value_end();
1342        I != E; ++I)
1343     ResTys.push_back((*I == MVT::i64) ? MVT::Untyped : *I);
1344
1345   // Create node.
1346   SDValue Val = DAG.getNode(Opc, DL, ResTys, Ops);
1347   SDValue Out = (ResTys[0] == MVT::Untyped) ? extractLOHI(Val, DL, DAG) : Val;
1348
1349   if (!HasChainIn)
1350     return Out;
1351
1352   assert(Val->getValueType(1) == MVT::Other);
1353   SDValue Vals[] = { Out, SDValue(Val.getNode(), 1) };
1354   return DAG.getMergeValues(Vals, DL);
1355 }
1356
1357 // Lower an MSA copy intrinsic into the specified SelectionDAG node
1358 static SDValue lowerMSACopyIntr(SDValue Op, SelectionDAG &DAG, unsigned Opc) {
1359   SDLoc DL(Op);
1360   SDValue Vec = Op->getOperand(1);
1361   SDValue Idx = Op->getOperand(2);
1362   EVT ResTy = Op->getValueType(0);
1363   EVT EltTy = Vec->getValueType(0).getVectorElementType();
1364
1365   SDValue Result = DAG.getNode(Opc, DL, ResTy, Vec, Idx,
1366                                DAG.getValueType(EltTy));
1367
1368   return Result;
1369 }
1370
1371 static SDValue lowerMSASplatZExt(SDValue Op, unsigned OpNr, SelectionDAG &DAG) {
1372   EVT ResVecTy = Op->getValueType(0);
1373   EVT ViaVecTy = ResVecTy;
1374   SDLoc DL(Op);
1375
1376   // When ResVecTy == MVT::v2i64, LaneA is the upper 32 bits of the lane and
1377   // LaneB is the lower 32-bits. Otherwise LaneA and LaneB are alternating
1378   // lanes.
1379   SDValue LaneA;
1380   SDValue LaneB = Op->getOperand(2);
1381
1382   if (ResVecTy == MVT::v2i64) {
1383     LaneA = DAG.getConstant(0, MVT::i32);
1384     ViaVecTy = MVT::v4i32;
1385   } else
1386     LaneA = LaneB;
1387
1388   SDValue Ops[16] = { LaneA, LaneB, LaneA, LaneB, LaneA, LaneB, LaneA, LaneB,
1389                       LaneA, LaneB, LaneA, LaneB, LaneA, LaneB, LaneA, LaneB };
1390
1391   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, DL, ViaVecTy,
1392                        makeArrayRef(Ops, ViaVecTy.getVectorNumElements()));
1393
1394   if (ViaVecTy != ResVecTy)
1395     Result = DAG.getNode(ISD::BITCAST, DL, ResVecTy, Result);
1396
1397   return Result;
1398 }
1399
1400 static SDValue lowerMSASplatImm(SDValue Op, unsigned ImmOp, SelectionDAG &DAG) {
1401   return DAG.getConstant(Op->getConstantOperandVal(ImmOp), Op->getValueType(0));
1402 }
1403
1404 static SDValue getBuildVectorSplat(EVT VecTy, SDValue SplatValue,
1405                                    bool BigEndian, SelectionDAG &DAG) {
1406   EVT ViaVecTy = VecTy;
1407   SDValue SplatValueA = SplatValue;
1408   SDValue SplatValueB = SplatValue;
1409   SDLoc DL(SplatValue);
1410
1411   if (VecTy == MVT::v2i64) {
1412     // v2i64 BUILD_VECTOR must be performed via v4i32 so split into i32's.
1413     ViaVecTy = MVT::v4i32;
1414
1415     SplatValueA = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, SplatValue);
1416     SplatValueB = DAG.getNode(ISD::SRL, DL, MVT::i64, SplatValue,
1417                               DAG.getConstant(32, MVT::i32));
1418     SplatValueB = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, SplatValueB);
1419   }
1420
1421   // We currently hold the parts in little endian order. Swap them if
1422   // necessary.
1423   if (BigEndian)
1424     std::swap(SplatValueA, SplatValueB);
1425
1426   SDValue Ops[16] = { SplatValueA, SplatValueB, SplatValueA, SplatValueB,
1427                       SplatValueA, SplatValueB, SplatValueA, SplatValueB,
1428                       SplatValueA, SplatValueB, SplatValueA, SplatValueB,
1429                       SplatValueA, SplatValueB, SplatValueA, SplatValueB };
1430
1431   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, DL, ViaVecTy,
1432                        makeArrayRef(Ops, ViaVecTy.getVectorNumElements()));
1433
1434   if (VecTy != ViaVecTy)
1435     Result = DAG.getNode(ISD::BITCAST, DL, VecTy, Result);
1436
1437   return Result;
1438 }
1439
1440 static SDValue lowerMSABinaryBitImmIntr(SDValue Op, SelectionDAG &DAG,
1441                                         unsigned Opc, SDValue Imm,
1442                                         bool BigEndian) {
1443   EVT VecTy = Op->getValueType(0);
1444   SDValue Exp2Imm;
1445   SDLoc DL(Op);
1446
1447   // The DAG Combiner can't constant fold bitcasted vectors yet so we must do it
1448   // here for now.
1449   if (VecTy == MVT::v2i64) {
1450     if (ConstantSDNode *CImm = dyn_cast<ConstantSDNode>(Imm)) {
1451       APInt BitImm = APInt(64, 1) << CImm->getAPIntValue();
1452
1453       SDValue BitImmHiOp = DAG.getConstant(BitImm.lshr(32).trunc(32), MVT::i32);
1454       SDValue BitImmLoOp = DAG.getConstant(BitImm.trunc(32), MVT::i32);
1455
1456       if (BigEndian)
1457         std::swap(BitImmLoOp, BitImmHiOp);
1458
1459       Exp2Imm =
1460           DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
1461                       DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v4i32, BitImmLoOp,
1462                                   BitImmHiOp, BitImmLoOp, BitImmHiOp));
1463     }
1464   }
1465
1466   if (!Exp2Imm.getNode()) {
1467     // We couldnt constant fold, do a vector shift instead
1468
1469     // Extend i32 to i64 if necessary. Sign or zero extend doesn't matter since
1470     // only values 0-63 are valid.
1471     if (VecTy == MVT::v2i64)
1472       Imm = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Imm);
1473
1474     Exp2Imm = getBuildVectorSplat(VecTy, Imm, BigEndian, DAG);
1475
1476     Exp2Imm =
1477         DAG.getNode(ISD::SHL, DL, VecTy, DAG.getConstant(1, VecTy), Exp2Imm);
1478   }
1479
1480   return DAG.getNode(Opc, DL, VecTy, Op->getOperand(1), Exp2Imm);
1481 }
1482
1483 static SDValue lowerMSABitClear(SDValue Op, SelectionDAG &DAG) {
1484   EVT ResTy = Op->getValueType(0);
1485   SDLoc DL(Op);
1486   SDValue One = DAG.getConstant(1, ResTy);
1487   SDValue Bit = DAG.getNode(ISD::SHL, DL, ResTy, One, Op->getOperand(2));
1488
1489   return DAG.getNode(ISD::AND, DL, ResTy, Op->getOperand(1),
1490                      DAG.getNOT(DL, Bit, ResTy));
1491 }
1492
1493 static SDValue lowerMSABitClearImm(SDValue Op, SelectionDAG &DAG) {
1494   SDLoc DL(Op);
1495   EVT ResTy = Op->getValueType(0);
1496   APInt BitImm = APInt(ResTy.getVectorElementType().getSizeInBits(), 1)
1497                  << cast<ConstantSDNode>(Op->getOperand(2))->getAPIntValue();
1498   SDValue BitMask = DAG.getConstant(~BitImm, ResTy);
1499
1500   return DAG.getNode(ISD::AND, DL, ResTy, Op->getOperand(1), BitMask);
1501 }
1502
1503 SDValue MipsSETargetLowering::lowerINTRINSIC_WO_CHAIN(SDValue Op,
1504                                                       SelectionDAG &DAG) const {
1505   SDLoc DL(Op);
1506
1507   switch (cast<ConstantSDNode>(Op->getOperand(0))->getZExtValue()) {
1508   default:
1509     return SDValue();
1510   case Intrinsic::mips_shilo:
1511     return lowerDSPIntr(Op, DAG, MipsISD::SHILO);
1512   case Intrinsic::mips_dpau_h_qbl:
1513     return lowerDSPIntr(Op, DAG, MipsISD::DPAU_H_QBL);
1514   case Intrinsic::mips_dpau_h_qbr:
1515     return lowerDSPIntr(Op, DAG, MipsISD::DPAU_H_QBR);
1516   case Intrinsic::mips_dpsu_h_qbl:
1517     return lowerDSPIntr(Op, DAG, MipsISD::DPSU_H_QBL);
1518   case Intrinsic::mips_dpsu_h_qbr:
1519     return lowerDSPIntr(Op, DAG, MipsISD::DPSU_H_QBR);
1520   case Intrinsic::mips_dpa_w_ph:
1521     return lowerDSPIntr(Op, DAG, MipsISD::DPA_W_PH);
1522   case Intrinsic::mips_dps_w_ph:
1523     return lowerDSPIntr(Op, DAG, MipsISD::DPS_W_PH);
1524   case Intrinsic::mips_dpax_w_ph:
1525     return lowerDSPIntr(Op, DAG, MipsISD::DPAX_W_PH);
1526   case Intrinsic::mips_dpsx_w_ph:
1527     return lowerDSPIntr(Op, DAG, MipsISD::DPSX_W_PH);
1528   case Intrinsic::mips_mulsa_w_ph:
1529     return lowerDSPIntr(Op, DAG, MipsISD::MULSA_W_PH);
1530   case Intrinsic::mips_mult:
1531     return lowerDSPIntr(Op, DAG, MipsISD::Mult);
1532   case Intrinsic::mips_multu:
1533     return lowerDSPIntr(Op, DAG, MipsISD::Multu);
1534   case Intrinsic::mips_madd:
1535     return lowerDSPIntr(Op, DAG, MipsISD::MAdd);
1536   case Intrinsic::mips_maddu:
1537     return lowerDSPIntr(Op, DAG, MipsISD::MAddu);
1538   case Intrinsic::mips_msub:
1539     return lowerDSPIntr(Op, DAG, MipsISD::MSub);
1540   case Intrinsic::mips_msubu:
1541     return lowerDSPIntr(Op, DAG, MipsISD::MSubu);
1542   case Intrinsic::mips_addv_b:
1543   case Intrinsic::mips_addv_h:
1544   case Intrinsic::mips_addv_w:
1545   case Intrinsic::mips_addv_d:
1546     return DAG.getNode(ISD::ADD, DL, Op->getValueType(0), Op->getOperand(1),
1547                        Op->getOperand(2));
1548   case Intrinsic::mips_addvi_b:
1549   case Intrinsic::mips_addvi_h:
1550   case Intrinsic::mips_addvi_w:
1551   case Intrinsic::mips_addvi_d:
1552     return DAG.getNode(ISD::ADD, DL, Op->getValueType(0), Op->getOperand(1),
1553                        lowerMSASplatImm(Op, 2, DAG));
1554   case Intrinsic::mips_and_v:
1555     return DAG.getNode(ISD::AND, DL, Op->getValueType(0), Op->getOperand(1),
1556                        Op->getOperand(2));
1557   case Intrinsic::mips_andi_b:
1558     return DAG.getNode(ISD::AND, DL, Op->getValueType(0), Op->getOperand(1),
1559                        lowerMSASplatImm(Op, 2, DAG));
1560   case Intrinsic::mips_bclr_b:
1561   case Intrinsic::mips_bclr_h:
1562   case Intrinsic::mips_bclr_w:
1563   case Intrinsic::mips_bclr_d:
1564     return lowerMSABitClear(Op, DAG);
1565   case Intrinsic::mips_bclri_b:
1566   case Intrinsic::mips_bclri_h:
1567   case Intrinsic::mips_bclri_w:
1568   case Intrinsic::mips_bclri_d:
1569     return lowerMSABitClearImm(Op, DAG);
1570   case Intrinsic::mips_binsli_b:
1571   case Intrinsic::mips_binsli_h:
1572   case Intrinsic::mips_binsli_w:
1573   case Intrinsic::mips_binsli_d: {
1574     // binsli_x(IfClear, IfSet, nbits) -> (vselect LBitsMask, IfSet, IfClear)
1575     EVT VecTy = Op->getValueType(0);
1576     EVT EltTy = VecTy.getVectorElementType();
1577     APInt Mask = APInt::getHighBitsSet(EltTy.getSizeInBits(),
1578                                        Op->getConstantOperandVal(3));
1579     return DAG.getNode(ISD::VSELECT, DL, VecTy,
1580                        DAG.getConstant(Mask, VecTy, true), Op->getOperand(2),
1581                        Op->getOperand(1));
1582   }
1583   case Intrinsic::mips_binsri_b:
1584   case Intrinsic::mips_binsri_h:
1585   case Intrinsic::mips_binsri_w:
1586   case Intrinsic::mips_binsri_d: {
1587     // binsri_x(IfClear, IfSet, nbits) -> (vselect RBitsMask, IfSet, IfClear)
1588     EVT VecTy = Op->getValueType(0);
1589     EVT EltTy = VecTy.getVectorElementType();
1590     APInt Mask = APInt::getLowBitsSet(EltTy.getSizeInBits(),
1591                                       Op->getConstantOperandVal(3));
1592     return DAG.getNode(ISD::VSELECT, DL, VecTy,
1593                        DAG.getConstant(Mask, VecTy, true), Op->getOperand(2),
1594                        Op->getOperand(1));
1595   }
1596   case Intrinsic::mips_bmnz_v:
1597     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0), Op->getOperand(3),
1598                        Op->getOperand(2), Op->getOperand(1));
1599   case Intrinsic::mips_bmnzi_b:
1600     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0),
1601                        lowerMSASplatImm(Op, 3, DAG), Op->getOperand(2),
1602                        Op->getOperand(1));
1603   case Intrinsic::mips_bmz_v:
1604     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0), Op->getOperand(3),
1605                        Op->getOperand(1), Op->getOperand(2));
1606   case Intrinsic::mips_bmzi_b:
1607     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0),
1608                        lowerMSASplatImm(Op, 3, DAG), Op->getOperand(1),
1609                        Op->getOperand(2));
1610   case Intrinsic::mips_bneg_b:
1611   case Intrinsic::mips_bneg_h:
1612   case Intrinsic::mips_bneg_w:
1613   case Intrinsic::mips_bneg_d: {
1614     EVT VecTy = Op->getValueType(0);
1615     SDValue One = DAG.getConstant(1, VecTy);
1616
1617     return DAG.getNode(ISD::XOR, DL, VecTy, Op->getOperand(1),
1618                        DAG.getNode(ISD::SHL, DL, VecTy, One,
1619                                    Op->getOperand(2)));
1620   }
1621   case Intrinsic::mips_bnegi_b:
1622   case Intrinsic::mips_bnegi_h:
1623   case Intrinsic::mips_bnegi_w:
1624   case Intrinsic::mips_bnegi_d:
1625     return lowerMSABinaryBitImmIntr(Op, DAG, ISD::XOR, Op->getOperand(2),
1626                                     !Subtarget.isLittle());
1627   case Intrinsic::mips_bnz_b:
1628   case Intrinsic::mips_bnz_h:
1629   case Intrinsic::mips_bnz_w:
1630   case Intrinsic::mips_bnz_d:
1631     return DAG.getNode(MipsISD::VALL_NONZERO, DL, Op->getValueType(0),
1632                        Op->getOperand(1));
1633   case Intrinsic::mips_bnz_v:
1634     return DAG.getNode(MipsISD::VANY_NONZERO, DL, Op->getValueType(0),
1635                        Op->getOperand(1));
1636   case Intrinsic::mips_bsel_v:
1637     // bsel_v(Mask, IfClear, IfSet) -> (vselect Mask, IfSet, IfClear)
1638     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0),
1639                        Op->getOperand(1), Op->getOperand(3),
1640                        Op->getOperand(2));
1641   case Intrinsic::mips_bseli_b:
1642     // bseli_v(Mask, IfClear, IfSet) -> (vselect Mask, IfSet, IfClear)
1643     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0),
1644                        Op->getOperand(1), lowerMSASplatImm(Op, 3, DAG),
1645                        Op->getOperand(2));
1646   case Intrinsic::mips_bset_b:
1647   case Intrinsic::mips_bset_h:
1648   case Intrinsic::mips_bset_w:
1649   case Intrinsic::mips_bset_d: {
1650     EVT VecTy = Op->getValueType(0);
1651     SDValue One = DAG.getConstant(1, VecTy);
1652
1653     return DAG.getNode(ISD::OR, DL, VecTy, Op->getOperand(1),
1654                        DAG.getNode(ISD::SHL, DL, VecTy, One,
1655                                    Op->getOperand(2)));
1656   }
1657   case Intrinsic::mips_bseti_b:
1658   case Intrinsic::mips_bseti_h:
1659   case Intrinsic::mips_bseti_w:
1660   case Intrinsic::mips_bseti_d:
1661     return lowerMSABinaryBitImmIntr(Op, DAG, ISD::OR, Op->getOperand(2),
1662                                     !Subtarget.isLittle());
1663   case Intrinsic::mips_bz_b:
1664   case Intrinsic::mips_bz_h:
1665   case Intrinsic::mips_bz_w:
1666   case Intrinsic::mips_bz_d:
1667     return DAG.getNode(MipsISD::VALL_ZERO, DL, Op->getValueType(0),
1668                        Op->getOperand(1));
1669   case Intrinsic::mips_bz_v:
1670     return DAG.getNode(MipsISD::VANY_ZERO, DL, Op->getValueType(0),
1671                        Op->getOperand(1));
1672   case Intrinsic::mips_ceq_b:
1673   case Intrinsic::mips_ceq_h:
1674   case Intrinsic::mips_ceq_w:
1675   case Intrinsic::mips_ceq_d:
1676     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1677                         Op->getOperand(2), ISD::SETEQ);
1678   case Intrinsic::mips_ceqi_b:
1679   case Intrinsic::mips_ceqi_h:
1680   case Intrinsic::mips_ceqi_w:
1681   case Intrinsic::mips_ceqi_d:
1682     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1683                         lowerMSASplatImm(Op, 2, DAG), ISD::SETEQ);
1684   case Intrinsic::mips_cle_s_b:
1685   case Intrinsic::mips_cle_s_h:
1686   case Intrinsic::mips_cle_s_w:
1687   case Intrinsic::mips_cle_s_d:
1688     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1689                         Op->getOperand(2), ISD::SETLE);
1690   case Intrinsic::mips_clei_s_b:
1691   case Intrinsic::mips_clei_s_h:
1692   case Intrinsic::mips_clei_s_w:
1693   case Intrinsic::mips_clei_s_d:
1694     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1695                         lowerMSASplatImm(Op, 2, DAG), ISD::SETLE);
1696   case Intrinsic::mips_cle_u_b:
1697   case Intrinsic::mips_cle_u_h:
1698   case Intrinsic::mips_cle_u_w:
1699   case Intrinsic::mips_cle_u_d:
1700     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1701                         Op->getOperand(2), ISD::SETULE);
1702   case Intrinsic::mips_clei_u_b:
1703   case Intrinsic::mips_clei_u_h:
1704   case Intrinsic::mips_clei_u_w:
1705   case Intrinsic::mips_clei_u_d:
1706     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1707                         lowerMSASplatImm(Op, 2, DAG), ISD::SETULE);
1708   case Intrinsic::mips_clt_s_b:
1709   case Intrinsic::mips_clt_s_h:
1710   case Intrinsic::mips_clt_s_w:
1711   case Intrinsic::mips_clt_s_d:
1712     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1713                         Op->getOperand(2), ISD::SETLT);
1714   case Intrinsic::mips_clti_s_b:
1715   case Intrinsic::mips_clti_s_h:
1716   case Intrinsic::mips_clti_s_w:
1717   case Intrinsic::mips_clti_s_d:
1718     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1719                         lowerMSASplatImm(Op, 2, DAG), ISD::SETLT);
1720   case Intrinsic::mips_clt_u_b:
1721   case Intrinsic::mips_clt_u_h:
1722   case Intrinsic::mips_clt_u_w:
1723   case Intrinsic::mips_clt_u_d:
1724     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1725                         Op->getOperand(2), ISD::SETULT);
1726   case Intrinsic::mips_clti_u_b:
1727   case Intrinsic::mips_clti_u_h:
1728   case Intrinsic::mips_clti_u_w:
1729   case Intrinsic::mips_clti_u_d:
1730     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1731                         lowerMSASplatImm(Op, 2, DAG), ISD::SETULT);
1732   case Intrinsic::mips_copy_s_b:
1733   case Intrinsic::mips_copy_s_h:
1734   case Intrinsic::mips_copy_s_w:
1735     return lowerMSACopyIntr(Op, DAG, MipsISD::VEXTRACT_SEXT_ELT);
1736   case Intrinsic::mips_copy_s_d:
1737     if (Subtarget.hasMips64())
1738       // Lower directly into VEXTRACT_SEXT_ELT since i64 is legal on Mips64.
1739       return lowerMSACopyIntr(Op, DAG, MipsISD::VEXTRACT_SEXT_ELT);
1740     else {
1741       // Lower into the generic EXTRACT_VECTOR_ELT node and let the type
1742       // legalizer and EXTRACT_VECTOR_ELT lowering sort it out.
1743       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(Op),
1744                          Op->getValueType(0), Op->getOperand(1),
1745                          Op->getOperand(2));
1746     }
1747   case Intrinsic::mips_copy_u_b:
1748   case Intrinsic::mips_copy_u_h:
1749   case Intrinsic::mips_copy_u_w:
1750     return lowerMSACopyIntr(Op, DAG, MipsISD::VEXTRACT_ZEXT_ELT);
1751   case Intrinsic::mips_copy_u_d:
1752     if (Subtarget.hasMips64())
1753       // Lower directly into VEXTRACT_ZEXT_ELT since i64 is legal on Mips64.
1754       return lowerMSACopyIntr(Op, DAG, MipsISD::VEXTRACT_ZEXT_ELT);
1755     else {
1756       // Lower into the generic EXTRACT_VECTOR_ELT node and let the type
1757       // legalizer and EXTRACT_VECTOR_ELT lowering sort it out.
1758       // Note: When i64 is illegal, this results in copy_s.w instructions
1759       // instead of copy_u.w instructions. This makes no difference to the
1760       // behaviour since i64 is only illegal when the register file is 32-bit.
1761       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(Op),
1762                          Op->getValueType(0), Op->getOperand(1),
1763                          Op->getOperand(2));
1764     }
1765   case Intrinsic::mips_div_s_b:
1766   case Intrinsic::mips_div_s_h:
1767   case Intrinsic::mips_div_s_w:
1768   case Intrinsic::mips_div_s_d:
1769     return DAG.getNode(ISD::SDIV, DL, Op->getValueType(0), Op->getOperand(1),
1770                        Op->getOperand(2));
1771   case Intrinsic::mips_div_u_b:
1772   case Intrinsic::mips_div_u_h:
1773   case Intrinsic::mips_div_u_w:
1774   case Intrinsic::mips_div_u_d:
1775     return DAG.getNode(ISD::UDIV, DL, Op->getValueType(0), Op->getOperand(1),
1776                        Op->getOperand(2));
1777   case Intrinsic::mips_fadd_w:
1778   case Intrinsic::mips_fadd_d:
1779     return DAG.getNode(ISD::FADD, DL, Op->getValueType(0), Op->getOperand(1),
1780                        Op->getOperand(2));
1781   // Don't lower mips_fcaf_[wd] since LLVM folds SETFALSE condcodes away
1782   case Intrinsic::mips_fceq_w:
1783   case Intrinsic::mips_fceq_d:
1784     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1785                         Op->getOperand(2), ISD::SETOEQ);
1786   case Intrinsic::mips_fcle_w:
1787   case Intrinsic::mips_fcle_d:
1788     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1789                         Op->getOperand(2), ISD::SETOLE);
1790   case Intrinsic::mips_fclt_w:
1791   case Intrinsic::mips_fclt_d:
1792     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1793                         Op->getOperand(2), ISD::SETOLT);
1794   case Intrinsic::mips_fcne_w:
1795   case Intrinsic::mips_fcne_d:
1796     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1797                         Op->getOperand(2), ISD::SETONE);
1798   case Intrinsic::mips_fcor_w:
1799   case Intrinsic::mips_fcor_d:
1800     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1801                         Op->getOperand(2), ISD::SETO);
1802   case Intrinsic::mips_fcueq_w:
1803   case Intrinsic::mips_fcueq_d:
1804     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1805                         Op->getOperand(2), ISD::SETUEQ);
1806   case Intrinsic::mips_fcule_w:
1807   case Intrinsic::mips_fcule_d:
1808     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1809                         Op->getOperand(2), ISD::SETULE);
1810   case Intrinsic::mips_fcult_w:
1811   case Intrinsic::mips_fcult_d:
1812     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1813                         Op->getOperand(2), ISD::SETULT);
1814   case Intrinsic::mips_fcun_w:
1815   case Intrinsic::mips_fcun_d:
1816     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1817                         Op->getOperand(2), ISD::SETUO);
1818   case Intrinsic::mips_fcune_w:
1819   case Intrinsic::mips_fcune_d:
1820     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1821                         Op->getOperand(2), ISD::SETUNE);
1822   case Intrinsic::mips_fdiv_w:
1823   case Intrinsic::mips_fdiv_d:
1824     return DAG.getNode(ISD::FDIV, DL, Op->getValueType(0), Op->getOperand(1),
1825                        Op->getOperand(2));
1826   case Intrinsic::mips_ffint_u_w:
1827   case Intrinsic::mips_ffint_u_d:
1828     return DAG.getNode(ISD::UINT_TO_FP, DL, Op->getValueType(0),
1829                        Op->getOperand(1));
1830   case Intrinsic::mips_ffint_s_w:
1831   case Intrinsic::mips_ffint_s_d:
1832     return DAG.getNode(ISD::SINT_TO_FP, DL, Op->getValueType(0),
1833                        Op->getOperand(1));
1834   case Intrinsic::mips_fill_b:
1835   case Intrinsic::mips_fill_h:
1836   case Intrinsic::mips_fill_w:
1837   case Intrinsic::mips_fill_d: {
1838     SmallVector<SDValue, 16> Ops;
1839     EVT ResTy = Op->getValueType(0);
1840
1841     for (unsigned i = 0; i < ResTy.getVectorNumElements(); ++i)
1842       Ops.push_back(Op->getOperand(1));
1843
1844     // If ResTy is v2i64 then the type legalizer will break this node down into
1845     // an equivalent v4i32.
1846     return DAG.getNode(ISD::BUILD_VECTOR, DL, ResTy, Ops);
1847   }
1848   case Intrinsic::mips_fexp2_w:
1849   case Intrinsic::mips_fexp2_d: {
1850     EVT ResTy = Op->getValueType(0);
1851     return DAG.getNode(
1852         ISD::FMUL, SDLoc(Op), ResTy, Op->getOperand(1),
1853         DAG.getNode(ISD::FEXP2, SDLoc(Op), ResTy, Op->getOperand(2)));
1854   }
1855   case Intrinsic::mips_flog2_w:
1856   case Intrinsic::mips_flog2_d:
1857     return DAG.getNode(ISD::FLOG2, DL, Op->getValueType(0), Op->getOperand(1));
1858   case Intrinsic::mips_fmadd_w:
1859   case Intrinsic::mips_fmadd_d:
1860     return DAG.getNode(ISD::FMA, SDLoc(Op), Op->getValueType(0),
1861                        Op->getOperand(1), Op->getOperand(2), Op->getOperand(3));
1862   case Intrinsic::mips_fmul_w:
1863   case Intrinsic::mips_fmul_d:
1864     return DAG.getNode(ISD::FMUL, DL, Op->getValueType(0), Op->getOperand(1),
1865                        Op->getOperand(2));
1866   case Intrinsic::mips_fmsub_w:
1867   case Intrinsic::mips_fmsub_d: {
1868     EVT ResTy = Op->getValueType(0);
1869     return DAG.getNode(ISD::FSUB, SDLoc(Op), ResTy, Op->getOperand(1),
1870                        DAG.getNode(ISD::FMUL, SDLoc(Op), ResTy,
1871                                    Op->getOperand(2), Op->getOperand(3)));
1872   }
1873   case Intrinsic::mips_frint_w:
1874   case Intrinsic::mips_frint_d:
1875     return DAG.getNode(ISD::FRINT, DL, Op->getValueType(0), Op->getOperand(1));
1876   case Intrinsic::mips_fsqrt_w:
1877   case Intrinsic::mips_fsqrt_d:
1878     return DAG.getNode(ISD::FSQRT, DL, Op->getValueType(0), Op->getOperand(1));
1879   case Intrinsic::mips_fsub_w:
1880   case Intrinsic::mips_fsub_d:
1881     return DAG.getNode(ISD::FSUB, DL, Op->getValueType(0), Op->getOperand(1),
1882                        Op->getOperand(2));
1883   case Intrinsic::mips_ftrunc_u_w:
1884   case Intrinsic::mips_ftrunc_u_d:
1885     return DAG.getNode(ISD::FP_TO_UINT, DL, Op->getValueType(0),
1886                        Op->getOperand(1));
1887   case Intrinsic::mips_ftrunc_s_w:
1888   case Intrinsic::mips_ftrunc_s_d:
1889     return DAG.getNode(ISD::FP_TO_SINT, DL, Op->getValueType(0),
1890                        Op->getOperand(1));
1891   case Intrinsic::mips_ilvev_b:
1892   case Intrinsic::mips_ilvev_h:
1893   case Intrinsic::mips_ilvev_w:
1894   case Intrinsic::mips_ilvev_d:
1895     return DAG.getNode(MipsISD::ILVEV, DL, Op->getValueType(0),
1896                        Op->getOperand(1), Op->getOperand(2));
1897   case Intrinsic::mips_ilvl_b:
1898   case Intrinsic::mips_ilvl_h:
1899   case Intrinsic::mips_ilvl_w:
1900   case Intrinsic::mips_ilvl_d:
1901     return DAG.getNode(MipsISD::ILVL, DL, Op->getValueType(0),
1902                        Op->getOperand(1), Op->getOperand(2));
1903   case Intrinsic::mips_ilvod_b:
1904   case Intrinsic::mips_ilvod_h:
1905   case Intrinsic::mips_ilvod_w:
1906   case Intrinsic::mips_ilvod_d:
1907     return DAG.getNode(MipsISD::ILVOD, DL, Op->getValueType(0),
1908                        Op->getOperand(1), Op->getOperand(2));
1909   case Intrinsic::mips_ilvr_b:
1910   case Intrinsic::mips_ilvr_h:
1911   case Intrinsic::mips_ilvr_w:
1912   case Intrinsic::mips_ilvr_d:
1913     return DAG.getNode(MipsISD::ILVR, DL, Op->getValueType(0),
1914                        Op->getOperand(1), Op->getOperand(2));
1915   case Intrinsic::mips_insert_b:
1916   case Intrinsic::mips_insert_h:
1917   case Intrinsic::mips_insert_w:
1918   case Intrinsic::mips_insert_d:
1919     return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(Op), Op->getValueType(0),
1920                        Op->getOperand(1), Op->getOperand(3), Op->getOperand(2));
1921   case Intrinsic::mips_insve_b:
1922   case Intrinsic::mips_insve_h:
1923   case Intrinsic::mips_insve_w:
1924   case Intrinsic::mips_insve_d:
1925     return DAG.getNode(MipsISD::INSVE, DL, Op->getValueType(0),
1926                        Op->getOperand(1), Op->getOperand(2), Op->getOperand(3),
1927                        DAG.getConstant(0, MVT::i32));
1928   case Intrinsic::mips_ldi_b:
1929   case Intrinsic::mips_ldi_h:
1930   case Intrinsic::mips_ldi_w:
1931   case Intrinsic::mips_ldi_d:
1932     return lowerMSASplatImm(Op, 1, DAG);
1933   case Intrinsic::mips_lsa:
1934   case Intrinsic::mips_dlsa: {
1935     EVT ResTy = Op->getValueType(0);
1936     return DAG.getNode(ISD::ADD, SDLoc(Op), ResTy, Op->getOperand(1),
1937                        DAG.getNode(ISD::SHL, SDLoc(Op), ResTy,
1938                                    Op->getOperand(2), Op->getOperand(3)));
1939   }
1940   case Intrinsic::mips_maddv_b:
1941   case Intrinsic::mips_maddv_h:
1942   case Intrinsic::mips_maddv_w:
1943   case Intrinsic::mips_maddv_d: {
1944     EVT ResTy = Op->getValueType(0);
1945     return DAG.getNode(ISD::ADD, SDLoc(Op), ResTy, Op->getOperand(1),
1946                        DAG.getNode(ISD::MUL, SDLoc(Op), ResTy,
1947                                    Op->getOperand(2), Op->getOperand(3)));
1948   }
1949   case Intrinsic::mips_max_s_b:
1950   case Intrinsic::mips_max_s_h:
1951   case Intrinsic::mips_max_s_w:
1952   case Intrinsic::mips_max_s_d:
1953     return DAG.getNode(MipsISD::VSMAX, DL, Op->getValueType(0),
1954                        Op->getOperand(1), Op->getOperand(2));
1955   case Intrinsic::mips_max_u_b:
1956   case Intrinsic::mips_max_u_h:
1957   case Intrinsic::mips_max_u_w:
1958   case Intrinsic::mips_max_u_d:
1959     return DAG.getNode(MipsISD::VUMAX, DL, Op->getValueType(0),
1960                        Op->getOperand(1), Op->getOperand(2));
1961   case Intrinsic::mips_maxi_s_b:
1962   case Intrinsic::mips_maxi_s_h:
1963   case Intrinsic::mips_maxi_s_w:
1964   case Intrinsic::mips_maxi_s_d:
1965     return DAG.getNode(MipsISD::VSMAX, DL, Op->getValueType(0),
1966                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
1967   case Intrinsic::mips_maxi_u_b:
1968   case Intrinsic::mips_maxi_u_h:
1969   case Intrinsic::mips_maxi_u_w:
1970   case Intrinsic::mips_maxi_u_d:
1971     return DAG.getNode(MipsISD::VUMAX, DL, Op->getValueType(0),
1972                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
1973   case Intrinsic::mips_min_s_b:
1974   case Intrinsic::mips_min_s_h:
1975   case Intrinsic::mips_min_s_w:
1976   case Intrinsic::mips_min_s_d:
1977     return DAG.getNode(MipsISD::VSMIN, DL, Op->getValueType(0),
1978                        Op->getOperand(1), Op->getOperand(2));
1979   case Intrinsic::mips_min_u_b:
1980   case Intrinsic::mips_min_u_h:
1981   case Intrinsic::mips_min_u_w:
1982   case Intrinsic::mips_min_u_d:
1983     return DAG.getNode(MipsISD::VUMIN, DL, Op->getValueType(0),
1984                        Op->getOperand(1), Op->getOperand(2));
1985   case Intrinsic::mips_mini_s_b:
1986   case Intrinsic::mips_mini_s_h:
1987   case Intrinsic::mips_mini_s_w:
1988   case Intrinsic::mips_mini_s_d:
1989     return DAG.getNode(MipsISD::VSMIN, DL, Op->getValueType(0),
1990                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
1991   case Intrinsic::mips_mini_u_b:
1992   case Intrinsic::mips_mini_u_h:
1993   case Intrinsic::mips_mini_u_w:
1994   case Intrinsic::mips_mini_u_d:
1995     return DAG.getNode(MipsISD::VUMIN, DL, Op->getValueType(0),
1996                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
1997   case Intrinsic::mips_mod_s_b:
1998   case Intrinsic::mips_mod_s_h:
1999   case Intrinsic::mips_mod_s_w:
2000   case Intrinsic::mips_mod_s_d:
2001     return DAG.getNode(ISD::SREM, DL, Op->getValueType(0), Op->getOperand(1),
2002                        Op->getOperand(2));
2003   case Intrinsic::mips_mod_u_b:
2004   case Intrinsic::mips_mod_u_h:
2005   case Intrinsic::mips_mod_u_w:
2006   case Intrinsic::mips_mod_u_d:
2007     return DAG.getNode(ISD::UREM, DL, Op->getValueType(0), Op->getOperand(1),
2008                        Op->getOperand(2));
2009   case Intrinsic::mips_mulv_b:
2010   case Intrinsic::mips_mulv_h:
2011   case Intrinsic::mips_mulv_w:
2012   case Intrinsic::mips_mulv_d:
2013     return DAG.getNode(ISD::MUL, DL, Op->getValueType(0), Op->getOperand(1),
2014                        Op->getOperand(2));
2015   case Intrinsic::mips_msubv_b:
2016   case Intrinsic::mips_msubv_h:
2017   case Intrinsic::mips_msubv_w:
2018   case Intrinsic::mips_msubv_d: {
2019     EVT ResTy = Op->getValueType(0);
2020     return DAG.getNode(ISD::SUB, SDLoc(Op), ResTy, Op->getOperand(1),
2021                        DAG.getNode(ISD::MUL, SDLoc(Op), ResTy,
2022                                    Op->getOperand(2), Op->getOperand(3)));
2023   }
2024   case Intrinsic::mips_nlzc_b:
2025   case Intrinsic::mips_nlzc_h:
2026   case Intrinsic::mips_nlzc_w:
2027   case Intrinsic::mips_nlzc_d:
2028     return DAG.getNode(ISD::CTLZ, DL, Op->getValueType(0), Op->getOperand(1));
2029   case Intrinsic::mips_nor_v: {
2030     SDValue Res = DAG.getNode(ISD::OR, DL, Op->getValueType(0),
2031                               Op->getOperand(1), Op->getOperand(2));
2032     return DAG.getNOT(DL, Res, Res->getValueType(0));
2033   }
2034   case Intrinsic::mips_nori_b: {
2035     SDValue Res =  DAG.getNode(ISD::OR, DL, Op->getValueType(0),
2036                                Op->getOperand(1),
2037                                lowerMSASplatImm(Op, 2, DAG));
2038     return DAG.getNOT(DL, Res, Res->getValueType(0));
2039   }
2040   case Intrinsic::mips_or_v:
2041     return DAG.getNode(ISD::OR, DL, Op->getValueType(0), Op->getOperand(1),
2042                        Op->getOperand(2));
2043   case Intrinsic::mips_ori_b:
2044     return DAG.getNode(ISD::OR, DL, Op->getValueType(0),
2045                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2046   case Intrinsic::mips_pckev_b:
2047   case Intrinsic::mips_pckev_h:
2048   case Intrinsic::mips_pckev_w:
2049   case Intrinsic::mips_pckev_d:
2050     return DAG.getNode(MipsISD::PCKEV, DL, Op->getValueType(0),
2051                        Op->getOperand(1), Op->getOperand(2));
2052   case Intrinsic::mips_pckod_b:
2053   case Intrinsic::mips_pckod_h:
2054   case Intrinsic::mips_pckod_w:
2055   case Intrinsic::mips_pckod_d:
2056     return DAG.getNode(MipsISD::PCKOD, DL, Op->getValueType(0),
2057                        Op->getOperand(1), Op->getOperand(2));
2058   case Intrinsic::mips_pcnt_b:
2059   case Intrinsic::mips_pcnt_h:
2060   case Intrinsic::mips_pcnt_w:
2061   case Intrinsic::mips_pcnt_d:
2062     return DAG.getNode(ISD::CTPOP, DL, Op->getValueType(0), Op->getOperand(1));
2063   case Intrinsic::mips_shf_b:
2064   case Intrinsic::mips_shf_h:
2065   case Intrinsic::mips_shf_w:
2066     return DAG.getNode(MipsISD::SHF, DL, Op->getValueType(0),
2067                        Op->getOperand(2), Op->getOperand(1));
2068   case Intrinsic::mips_sll_b:
2069   case Intrinsic::mips_sll_h:
2070   case Intrinsic::mips_sll_w:
2071   case Intrinsic::mips_sll_d:
2072     return DAG.getNode(ISD::SHL, DL, Op->getValueType(0), Op->getOperand(1),
2073                        Op->getOperand(2));
2074   case Intrinsic::mips_slli_b:
2075   case Intrinsic::mips_slli_h:
2076   case Intrinsic::mips_slli_w:
2077   case Intrinsic::mips_slli_d:
2078     return DAG.getNode(ISD::SHL, DL, Op->getValueType(0),
2079                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2080   case Intrinsic::mips_splat_b:
2081   case Intrinsic::mips_splat_h:
2082   case Intrinsic::mips_splat_w:
2083   case Intrinsic::mips_splat_d:
2084     // We can't lower via VECTOR_SHUFFLE because it requires constant shuffle
2085     // masks, nor can we lower via BUILD_VECTOR & EXTRACT_VECTOR_ELT because
2086     // EXTRACT_VECTOR_ELT can't extract i64's on MIPS32.
2087     // Instead we lower to MipsISD::VSHF and match from there.
2088     return DAG.getNode(MipsISD::VSHF, DL, Op->getValueType(0),
2089                        lowerMSASplatZExt(Op, 2, DAG), Op->getOperand(1),
2090                        Op->getOperand(1));
2091   case Intrinsic::mips_splati_b:
2092   case Intrinsic::mips_splati_h:
2093   case Intrinsic::mips_splati_w:
2094   case Intrinsic::mips_splati_d:
2095     return DAG.getNode(MipsISD::VSHF, DL, Op->getValueType(0),
2096                        lowerMSASplatImm(Op, 2, DAG), Op->getOperand(1),
2097                        Op->getOperand(1));
2098   case Intrinsic::mips_sra_b:
2099   case Intrinsic::mips_sra_h:
2100   case Intrinsic::mips_sra_w:
2101   case Intrinsic::mips_sra_d:
2102     return DAG.getNode(ISD::SRA, DL, Op->getValueType(0), Op->getOperand(1),
2103                        Op->getOperand(2));
2104   case Intrinsic::mips_srai_b:
2105   case Intrinsic::mips_srai_h:
2106   case Intrinsic::mips_srai_w:
2107   case Intrinsic::mips_srai_d:
2108     return DAG.getNode(ISD::SRA, DL, Op->getValueType(0),
2109                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2110   case Intrinsic::mips_srl_b:
2111   case Intrinsic::mips_srl_h:
2112   case Intrinsic::mips_srl_w:
2113   case Intrinsic::mips_srl_d:
2114     return DAG.getNode(ISD::SRL, DL, Op->getValueType(0), Op->getOperand(1),
2115                        Op->getOperand(2));
2116   case Intrinsic::mips_srli_b:
2117   case Intrinsic::mips_srli_h:
2118   case Intrinsic::mips_srli_w:
2119   case Intrinsic::mips_srli_d:
2120     return DAG.getNode(ISD::SRL, DL, Op->getValueType(0),
2121                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2122   case Intrinsic::mips_subv_b:
2123   case Intrinsic::mips_subv_h:
2124   case Intrinsic::mips_subv_w:
2125   case Intrinsic::mips_subv_d:
2126     return DAG.getNode(ISD::SUB, DL, Op->getValueType(0), Op->getOperand(1),
2127                        Op->getOperand(2));
2128   case Intrinsic::mips_subvi_b:
2129   case Intrinsic::mips_subvi_h:
2130   case Intrinsic::mips_subvi_w:
2131   case Intrinsic::mips_subvi_d:
2132     return DAG.getNode(ISD::SUB, DL, Op->getValueType(0),
2133                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2134   case Intrinsic::mips_vshf_b:
2135   case Intrinsic::mips_vshf_h:
2136   case Intrinsic::mips_vshf_w:
2137   case Intrinsic::mips_vshf_d:
2138     return DAG.getNode(MipsISD::VSHF, DL, Op->getValueType(0),
2139                        Op->getOperand(1), Op->getOperand(2), Op->getOperand(3));
2140   case Intrinsic::mips_xor_v:
2141     return DAG.getNode(ISD::XOR, DL, Op->getValueType(0), Op->getOperand(1),
2142                        Op->getOperand(2));
2143   case Intrinsic::mips_xori_b:
2144     return DAG.getNode(ISD::XOR, DL, Op->getValueType(0),
2145                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2146   }
2147 }
2148
2149 static SDValue lowerMSALoadIntr(SDValue Op, SelectionDAG &DAG, unsigned Intr) {
2150   SDLoc DL(Op);
2151   SDValue ChainIn = Op->getOperand(0);
2152   SDValue Address = Op->getOperand(2);
2153   SDValue Offset  = Op->getOperand(3);
2154   EVT ResTy = Op->getValueType(0);
2155   EVT PtrTy = Address->getValueType(0);
2156
2157   Address = DAG.getNode(ISD::ADD, DL, PtrTy, Address, Offset);
2158
2159   return DAG.getLoad(ResTy, DL, ChainIn, Address, MachinePointerInfo(), false,
2160                      false, false, 16);
2161 }
2162
2163 SDValue MipsSETargetLowering::lowerINTRINSIC_W_CHAIN(SDValue Op,
2164                                                      SelectionDAG &DAG) const {
2165   unsigned Intr = cast<ConstantSDNode>(Op->getOperand(1))->getZExtValue();
2166   switch (Intr) {
2167   default:
2168     return SDValue();
2169   case Intrinsic::mips_extp:
2170     return lowerDSPIntr(Op, DAG, MipsISD::EXTP);
2171   case Intrinsic::mips_extpdp:
2172     return lowerDSPIntr(Op, DAG, MipsISD::EXTPDP);
2173   case Intrinsic::mips_extr_w:
2174     return lowerDSPIntr(Op, DAG, MipsISD::EXTR_W);
2175   case Intrinsic::mips_extr_r_w:
2176     return lowerDSPIntr(Op, DAG, MipsISD::EXTR_R_W);
2177   case Intrinsic::mips_extr_rs_w:
2178     return lowerDSPIntr(Op, DAG, MipsISD::EXTR_RS_W);
2179   case Intrinsic::mips_extr_s_h:
2180     return lowerDSPIntr(Op, DAG, MipsISD::EXTR_S_H);
2181   case Intrinsic::mips_mthlip:
2182     return lowerDSPIntr(Op, DAG, MipsISD::MTHLIP);
2183   case Intrinsic::mips_mulsaq_s_w_ph:
2184     return lowerDSPIntr(Op, DAG, MipsISD::MULSAQ_S_W_PH);
2185   case Intrinsic::mips_maq_s_w_phl:
2186     return lowerDSPIntr(Op, DAG, MipsISD::MAQ_S_W_PHL);
2187   case Intrinsic::mips_maq_s_w_phr:
2188     return lowerDSPIntr(Op, DAG, MipsISD::MAQ_S_W_PHR);
2189   case Intrinsic::mips_maq_sa_w_phl:
2190     return lowerDSPIntr(Op, DAG, MipsISD::MAQ_SA_W_PHL);
2191   case Intrinsic::mips_maq_sa_w_phr:
2192     return lowerDSPIntr(Op, DAG, MipsISD::MAQ_SA_W_PHR);
2193   case Intrinsic::mips_dpaq_s_w_ph:
2194     return lowerDSPIntr(Op, DAG, MipsISD::DPAQ_S_W_PH);
2195   case Intrinsic::mips_dpsq_s_w_ph:
2196     return lowerDSPIntr(Op, DAG, MipsISD::DPSQ_S_W_PH);
2197   case Intrinsic::mips_dpaq_sa_l_w:
2198     return lowerDSPIntr(Op, DAG, MipsISD::DPAQ_SA_L_W);
2199   case Intrinsic::mips_dpsq_sa_l_w:
2200     return lowerDSPIntr(Op, DAG, MipsISD::DPSQ_SA_L_W);
2201   case Intrinsic::mips_dpaqx_s_w_ph:
2202     return lowerDSPIntr(Op, DAG, MipsISD::DPAQX_S_W_PH);
2203   case Intrinsic::mips_dpaqx_sa_w_ph:
2204     return lowerDSPIntr(Op, DAG, MipsISD::DPAQX_SA_W_PH);
2205   case Intrinsic::mips_dpsqx_s_w_ph:
2206     return lowerDSPIntr(Op, DAG, MipsISD::DPSQX_S_W_PH);
2207   case Intrinsic::mips_dpsqx_sa_w_ph:
2208     return lowerDSPIntr(Op, DAG, MipsISD::DPSQX_SA_W_PH);
2209   case Intrinsic::mips_ld_b:
2210   case Intrinsic::mips_ld_h:
2211   case Intrinsic::mips_ld_w:
2212   case Intrinsic::mips_ld_d:
2213    return lowerMSALoadIntr(Op, DAG, Intr);
2214   }
2215 }
2216
2217 static SDValue lowerMSAStoreIntr(SDValue Op, SelectionDAG &DAG, unsigned Intr) {
2218   SDLoc DL(Op);
2219   SDValue ChainIn = Op->getOperand(0);
2220   SDValue Value   = Op->getOperand(2);
2221   SDValue Address = Op->getOperand(3);
2222   SDValue Offset  = Op->getOperand(4);
2223   EVT PtrTy = Address->getValueType(0);
2224
2225   Address = DAG.getNode(ISD::ADD, DL, PtrTy, Address, Offset);
2226
2227   return DAG.getStore(ChainIn, DL, Value, Address, MachinePointerInfo(), false,
2228                       false, 16);
2229 }
2230
2231 SDValue MipsSETargetLowering::lowerINTRINSIC_VOID(SDValue Op,
2232                                                   SelectionDAG &DAG) const {
2233   unsigned Intr = cast<ConstantSDNode>(Op->getOperand(1))->getZExtValue();
2234   switch (Intr) {
2235   default:
2236     return SDValue();
2237   case Intrinsic::mips_st_b:
2238   case Intrinsic::mips_st_h:
2239   case Intrinsic::mips_st_w:
2240   case Intrinsic::mips_st_d:
2241     return lowerMSAStoreIntr(Op, DAG, Intr);
2242   }
2243 }
2244
2245 /// \brief Check if the given BuildVectorSDNode is a splat.
2246 /// This method currently relies on DAG nodes being reused when equivalent,
2247 /// so it's possible for this to return false even when isConstantSplat returns
2248 /// true.
2249 static bool isSplatVector(const BuildVectorSDNode *N) {
2250   unsigned int nOps = N->getNumOperands();
2251   assert(nOps > 1 && "isSplatVector has 0 or 1 sized build vector");
2252
2253   SDValue Operand0 = N->getOperand(0);
2254
2255   for (unsigned int i = 1; i < nOps; ++i) {
2256     if (N->getOperand(i) != Operand0)
2257       return false;
2258   }
2259
2260   return true;
2261 }
2262
2263 // Lower ISD::EXTRACT_VECTOR_ELT into MipsISD::VEXTRACT_SEXT_ELT.
2264 //
2265 // The non-value bits resulting from ISD::EXTRACT_VECTOR_ELT are undefined. We
2266 // choose to sign-extend but we could have equally chosen zero-extend. The
2267 // DAGCombiner will fold any sign/zero extension of the ISD::EXTRACT_VECTOR_ELT
2268 // result into this node later (possibly changing it to a zero-extend in the
2269 // process).
2270 SDValue MipsSETargetLowering::
2271 lowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
2272   SDLoc DL(Op);
2273   EVT ResTy = Op->getValueType(0);
2274   SDValue Op0 = Op->getOperand(0);
2275   EVT VecTy = Op0->getValueType(0);
2276
2277   if (!VecTy.is128BitVector())
2278     return SDValue();
2279
2280   if (ResTy.isInteger()) {
2281     SDValue Op1 = Op->getOperand(1);
2282     EVT EltTy = VecTy.getVectorElementType();
2283     return DAG.getNode(MipsISD::VEXTRACT_SEXT_ELT, DL, ResTy, Op0, Op1,
2284                        DAG.getValueType(EltTy));
2285   }
2286
2287   return Op;
2288 }
2289
2290 static bool isConstantOrUndef(const SDValue Op) {
2291   if (Op->getOpcode() == ISD::UNDEF)
2292     return true;
2293   if (dyn_cast<ConstantSDNode>(Op))
2294     return true;
2295   if (dyn_cast<ConstantFPSDNode>(Op))
2296     return true;
2297   return false;
2298 }
2299
2300 static bool isConstantOrUndefBUILD_VECTOR(const BuildVectorSDNode *Op) {
2301   for (unsigned i = 0; i < Op->getNumOperands(); ++i)
2302     if (isConstantOrUndef(Op->getOperand(i)))
2303       return true;
2304   return false;
2305 }
2306
2307 // Lowers ISD::BUILD_VECTOR into appropriate SelectionDAG nodes for the
2308 // backend.
2309 //
2310 // Lowers according to the following rules:
2311 // - Constant splats are legal as-is as long as the SplatBitSize is a power of
2312 //   2 less than or equal to 64 and the value fits into a signed 10-bit
2313 //   immediate
2314 // - Constant splats are lowered to bitconverted BUILD_VECTORs if SplatBitSize
2315 //   is a power of 2 less than or equal to 64 and the value does not fit into a
2316 //   signed 10-bit immediate
2317 // - Non-constant splats are legal as-is.
2318 // - Non-constant non-splats are lowered to sequences of INSERT_VECTOR_ELT.
2319 // - All others are illegal and must be expanded.
2320 SDValue MipsSETargetLowering::lowerBUILD_VECTOR(SDValue Op,
2321                                                 SelectionDAG &DAG) const {
2322   BuildVectorSDNode *Node = cast<BuildVectorSDNode>(Op);
2323   EVT ResTy = Op->getValueType(0);
2324   SDLoc DL(Op);
2325   APInt SplatValue, SplatUndef;
2326   unsigned SplatBitSize;
2327   bool HasAnyUndefs;
2328
2329   if (!Subtarget.hasMSA() || !ResTy.is128BitVector())
2330     return SDValue();
2331
2332   if (Node->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
2333                             HasAnyUndefs, 8,
2334                             !Subtarget.isLittle()) && SplatBitSize <= 64) {
2335     // We can only cope with 8, 16, 32, or 64-bit elements
2336     if (SplatBitSize != 8 && SplatBitSize != 16 && SplatBitSize != 32 &&
2337         SplatBitSize != 64)
2338       return SDValue();
2339
2340     // If the value fits into a simm10 then we can use ldi.[bhwd]
2341     // However, if it isn't an integer type we will have to bitcast from an
2342     // integer type first. Also, if there are any undefs, we must lower them
2343     // to defined values first.
2344     if (ResTy.isInteger() && !HasAnyUndefs && SplatValue.isSignedIntN(10))
2345       return Op;
2346
2347     EVT ViaVecTy;
2348
2349     switch (SplatBitSize) {
2350     default:
2351       return SDValue();
2352     case 8:
2353       ViaVecTy = MVT::v16i8;
2354       break;
2355     case 16:
2356       ViaVecTy = MVT::v8i16;
2357       break;
2358     case 32:
2359       ViaVecTy = MVT::v4i32;
2360       break;
2361     case 64:
2362       // There's no fill.d to fall back on for 64-bit values
2363       return SDValue();
2364     }
2365
2366     // SelectionDAG::getConstant will promote SplatValue appropriately.
2367     SDValue Result = DAG.getConstant(SplatValue, ViaVecTy);
2368
2369     // Bitcast to the type we originally wanted
2370     if (ViaVecTy != ResTy)
2371       Result = DAG.getNode(ISD::BITCAST, SDLoc(Node), ResTy, Result);
2372
2373     return Result;
2374   } else if (isSplatVector(Node))
2375     return Op;
2376   else if (!isConstantOrUndefBUILD_VECTOR(Node)) {
2377     // Use INSERT_VECTOR_ELT operations rather than expand to stores.
2378     // The resulting code is the same length as the expansion, but it doesn't
2379     // use memory operations
2380     EVT ResTy = Node->getValueType(0);
2381
2382     assert(ResTy.isVector());
2383
2384     unsigned NumElts = ResTy.getVectorNumElements();
2385     SDValue Vector = DAG.getUNDEF(ResTy);
2386     for (unsigned i = 0; i < NumElts; ++i) {
2387       Vector = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, ResTy, Vector,
2388                            Node->getOperand(i),
2389                            DAG.getConstant(i, MVT::i32));
2390     }
2391     return Vector;
2392   }
2393
2394   return SDValue();
2395 }
2396
2397 // Lower VECTOR_SHUFFLE into SHF (if possible).
2398 //
2399 // SHF splits the vector into blocks of four elements, then shuffles these
2400 // elements according to a <4 x i2> constant (encoded as an integer immediate).
2401 //
2402 // It is therefore possible to lower into SHF when the mask takes the form:
2403 //   <a, b, c, d, a+4, b+4, c+4, d+4, a+8, b+8, c+8, d+8, ...>
2404 // When undef's appear they are treated as if they were whatever value is
2405 // necessary in order to fit the above form.
2406 //
2407 // For example:
2408 //   %2 = shufflevector <8 x i16> %0, <8 x i16> undef,
2409 //                      <8 x i32> <i32 3, i32 2, i32 1, i32 0,
2410 //                                 i32 7, i32 6, i32 5, i32 4>
2411 // is lowered to:
2412 //   (SHF_H $w0, $w1, 27)
2413 // where the 27 comes from:
2414 //   3 + (2 << 2) + (1 << 4) + (0 << 6)
2415 static SDValue lowerVECTOR_SHUFFLE_SHF(SDValue Op, EVT ResTy,
2416                                        SmallVector<int, 16> Indices,
2417                                        SelectionDAG &DAG) {
2418   int SHFIndices[4] = { -1, -1, -1, -1 };
2419
2420   if (Indices.size() < 4)
2421     return SDValue();
2422
2423   for (unsigned i = 0; i < 4; ++i) {
2424     for (unsigned j = i; j < Indices.size(); j += 4) {
2425       int Idx = Indices[j];
2426
2427       // Convert from vector index to 4-element subvector index
2428       // If an index refers to an element outside of the subvector then give up
2429       if (Idx != -1) {
2430         Idx -= 4 * (j / 4);
2431         if (Idx < 0 || Idx >= 4)
2432           return SDValue();
2433       }
2434
2435       // If the mask has an undef, replace it with the current index.
2436       // Note that it might still be undef if the current index is also undef
2437       if (SHFIndices[i] == -1)
2438         SHFIndices[i] = Idx;
2439
2440       // Check that non-undef values are the same as in the mask. If they
2441       // aren't then give up
2442       if (!(Idx == -1 || Idx == SHFIndices[i]))
2443         return SDValue();
2444     }
2445   }
2446
2447   // Calculate the immediate. Replace any remaining undefs with zero
2448   APInt Imm(32, 0);
2449   for (int i = 3; i >= 0; --i) {
2450     int Idx = SHFIndices[i];
2451
2452     if (Idx == -1)
2453       Idx = 0;
2454
2455     Imm <<= 2;
2456     Imm |= Idx & 0x3;
2457   }
2458
2459   return DAG.getNode(MipsISD::SHF, SDLoc(Op), ResTy,
2460                      DAG.getConstant(Imm, MVT::i32), Op->getOperand(0));
2461 }
2462
2463 // Lower VECTOR_SHUFFLE into ILVEV (if possible).
2464 //
2465 // ILVEV interleaves the even elements from each vector.
2466 //
2467 // It is possible to lower into ILVEV when the mask takes the form:
2468 //   <0, n, 2, n+2, 4, n+4, ...>
2469 // where n is the number of elements in the vector.
2470 //
2471 // When undef's appear in the mask they are treated as if they were whatever
2472 // value is necessary in order to fit the above form.
2473 static SDValue lowerVECTOR_SHUFFLE_ILVEV(SDValue Op, EVT ResTy,
2474                                          SmallVector<int, 16> Indices,
2475                                          SelectionDAG &DAG) {
2476   assert ((Indices.size() % 2) == 0);
2477   int WsIdx = 0;
2478   int WtIdx = ResTy.getVectorNumElements();
2479
2480   for (unsigned i = 0; i < Indices.size(); i += 2) {
2481     if (Indices[i] != -1 && Indices[i] != WsIdx)
2482       return SDValue();
2483     if (Indices[i+1] != -1 && Indices[i+1] != WtIdx)
2484       return SDValue();
2485     WsIdx += 2;
2486     WtIdx += 2;
2487   }
2488
2489   return DAG.getNode(MipsISD::ILVEV, SDLoc(Op), ResTy, Op->getOperand(0),
2490                      Op->getOperand(1));
2491 }
2492
2493 // Lower VECTOR_SHUFFLE into ILVOD (if possible).
2494 //
2495 // ILVOD interleaves the odd elements from each vector.
2496 //
2497 // It is possible to lower into ILVOD when the mask takes the form:
2498 //   <1, n+1, 3, n+3, 5, n+5, ...>
2499 // where n is the number of elements in the vector.
2500 //
2501 // When undef's appear in the mask they are treated as if they were whatever
2502 // value is necessary in order to fit the above form.
2503 static SDValue lowerVECTOR_SHUFFLE_ILVOD(SDValue Op, EVT ResTy,
2504                                          SmallVector<int, 16> Indices,
2505                                          SelectionDAG &DAG) {
2506   assert ((Indices.size() % 2) == 0);
2507   int WsIdx = 1;
2508   int WtIdx = ResTy.getVectorNumElements() + 1;
2509
2510   for (unsigned i = 0; i < Indices.size(); i += 2) {
2511     if (Indices[i] != -1 && Indices[i] != WsIdx)
2512       return SDValue();
2513     if (Indices[i+1] != -1 && Indices[i+1] != WtIdx)
2514       return SDValue();
2515     WsIdx += 2;
2516     WtIdx += 2;
2517   }
2518
2519   return DAG.getNode(MipsISD::ILVOD, SDLoc(Op), ResTy, Op->getOperand(0),
2520                      Op->getOperand(1));
2521 }
2522
2523 // Lower VECTOR_SHUFFLE into ILVL (if possible).
2524 //
2525 // ILVL interleaves consecutive elements from the left half of each vector.
2526 //
2527 // It is possible to lower into ILVL when the mask takes the form:
2528 //   <0, n, 1, n+1, 2, n+2, ...>
2529 // where n is the number of elements in the vector.
2530 //
2531 // When undef's appear in the mask they are treated as if they were whatever
2532 // value is necessary in order to fit the above form.
2533 static SDValue lowerVECTOR_SHUFFLE_ILVL(SDValue Op, EVT ResTy,
2534                                         SmallVector<int, 16> Indices,
2535                                         SelectionDAG &DAG) {
2536   assert ((Indices.size() % 2) == 0);
2537   int WsIdx = 0;
2538   int WtIdx = ResTy.getVectorNumElements();
2539
2540   for (unsigned i = 0; i < Indices.size(); i += 2) {
2541     if (Indices[i] != -1 && Indices[i] != WsIdx)
2542       return SDValue();
2543     if (Indices[i+1] != -1 && Indices[i+1] != WtIdx)
2544       return SDValue();
2545     WsIdx ++;
2546     WtIdx ++;
2547   }
2548
2549   return DAG.getNode(MipsISD::ILVL, SDLoc(Op), ResTy, Op->getOperand(0),
2550                      Op->getOperand(1));
2551 }
2552
2553 // Lower VECTOR_SHUFFLE into ILVR (if possible).
2554 //
2555 // ILVR interleaves consecutive elements from the right half of each vector.
2556 //
2557 // It is possible to lower into ILVR when the mask takes the form:
2558 //   <x, n+x, x+1, n+x+1, x+2, n+x+2, ...>
2559 // where n is the number of elements in the vector and x is half n.
2560 //
2561 // When undef's appear in the mask they are treated as if they were whatever
2562 // value is necessary in order to fit the above form.
2563 static SDValue lowerVECTOR_SHUFFLE_ILVR(SDValue Op, EVT ResTy,
2564                                         SmallVector<int, 16> Indices,
2565                                         SelectionDAG &DAG) {
2566   assert ((Indices.size() % 2) == 0);
2567   unsigned NumElts = ResTy.getVectorNumElements();
2568   int WsIdx = NumElts / 2;
2569   int WtIdx = NumElts + NumElts / 2;
2570
2571   for (unsigned i = 0; i < Indices.size(); i += 2) {
2572     if (Indices[i] != -1 && Indices[i] != WsIdx)
2573       return SDValue();
2574     if (Indices[i+1] != -1 && Indices[i+1] != WtIdx)
2575       return SDValue();
2576     WsIdx ++;
2577     WtIdx ++;
2578   }
2579
2580   return DAG.getNode(MipsISD::ILVR, SDLoc(Op), ResTy, Op->getOperand(0),
2581                      Op->getOperand(1));
2582 }
2583
2584 // Lower VECTOR_SHUFFLE into PCKEV (if possible).
2585 //
2586 // PCKEV copies the even elements of each vector into the result vector.
2587 //
2588 // It is possible to lower into PCKEV when the mask takes the form:
2589 //   <0, 2, 4, ..., n, n+2, n+4, ...>
2590 // where n is the number of elements in the vector.
2591 //
2592 // When undef's appear in the mask they are treated as if they were whatever
2593 // value is necessary in order to fit the above form.
2594 static SDValue lowerVECTOR_SHUFFLE_PCKEV(SDValue Op, EVT ResTy,
2595                                          SmallVector<int, 16> Indices,
2596                                          SelectionDAG &DAG) {
2597   assert ((Indices.size() % 2) == 0);
2598   int Idx = 0;
2599
2600   for (unsigned i = 0; i < Indices.size(); ++i) {
2601     if (Indices[i] != -1 && Indices[i] != Idx)
2602       return SDValue();
2603     Idx += 2;
2604   }
2605
2606   return DAG.getNode(MipsISD::PCKEV, SDLoc(Op), ResTy, Op->getOperand(0),
2607                      Op->getOperand(1));
2608 }
2609
2610 // Lower VECTOR_SHUFFLE into PCKOD (if possible).
2611 //
2612 // PCKOD copies the odd elements of each vector into the result vector.
2613 //
2614 // It is possible to lower into PCKOD when the mask takes the form:
2615 //   <1, 3, 5, ..., n+1, n+3, n+5, ...>
2616 // where n is the number of elements in the vector.
2617 //
2618 // When undef's appear in the mask they are treated as if they were whatever
2619 // value is necessary in order to fit the above form.
2620 static SDValue lowerVECTOR_SHUFFLE_PCKOD(SDValue Op, EVT ResTy,
2621                                          SmallVector<int, 16> Indices,
2622                                          SelectionDAG &DAG) {
2623   assert ((Indices.size() % 2) == 0);
2624   int Idx = 1;
2625
2626   for (unsigned i = 0; i < Indices.size(); ++i) {
2627     if (Indices[i] != -1 && Indices[i] != Idx)
2628       return SDValue();
2629     Idx += 2;
2630   }
2631
2632   return DAG.getNode(MipsISD::PCKOD, SDLoc(Op), ResTy, Op->getOperand(0),
2633                      Op->getOperand(1));
2634 }
2635
2636 // Lower VECTOR_SHUFFLE into VSHF.
2637 //
2638 // This mostly consists of converting the shuffle indices in Indices into a
2639 // BUILD_VECTOR and adding it as an operand to the resulting VSHF. There is
2640 // also code to eliminate unused operands of the VECTOR_SHUFFLE. For example,
2641 // if the type is v8i16 and all the indices are less than 8 then the second
2642 // operand is unused and can be replaced with anything. We choose to replace it
2643 // with the used operand since this reduces the number of instructions overall.
2644 static SDValue lowerVECTOR_SHUFFLE_VSHF(SDValue Op, EVT ResTy,
2645                                         SmallVector<int, 16> Indices,
2646                                         SelectionDAG &DAG) {
2647   SmallVector<SDValue, 16> Ops;
2648   SDValue Op0;
2649   SDValue Op1;
2650   EVT MaskVecTy = ResTy.changeVectorElementTypeToInteger();
2651   EVT MaskEltTy = MaskVecTy.getVectorElementType();
2652   bool Using1stVec = false;
2653   bool Using2ndVec = false;
2654   SDLoc DL(Op);
2655   int ResTyNumElts = ResTy.getVectorNumElements();
2656
2657   for (int i = 0; i < ResTyNumElts; ++i) {
2658     // Idx == -1 means UNDEF
2659     int Idx = Indices[i];
2660
2661     if (0 <= Idx && Idx < ResTyNumElts)
2662       Using1stVec = true;
2663     if (ResTyNumElts <= Idx && Idx < ResTyNumElts * 2)
2664       Using2ndVec = true;
2665   }
2666
2667   for (SmallVector<int, 16>::iterator I = Indices.begin(); I != Indices.end();
2668        ++I)
2669     Ops.push_back(DAG.getTargetConstant(*I, MaskEltTy));
2670
2671   SDValue MaskVec = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskVecTy, Ops);
2672
2673   if (Using1stVec && Using2ndVec) {
2674     Op0 = Op->getOperand(0);
2675     Op1 = Op->getOperand(1);
2676   } else if (Using1stVec)
2677     Op0 = Op1 = Op->getOperand(0);
2678   else if (Using2ndVec)
2679     Op0 = Op1 = Op->getOperand(1);
2680   else
2681     llvm_unreachable("shuffle vector mask references neither vector operand?");
2682
2683   // VECTOR_SHUFFLE concatenates the vectors in an vectorwise fashion.
2684   // <0b00, 0b01> + <0b10, 0b11> -> <0b00, 0b01, 0b10, 0b11>
2685   // VSHF concatenates the vectors in a bitwise fashion:
2686   // <0b00, 0b01> + <0b10, 0b11> ->
2687   // 0b0100       + 0b1110       -> 0b01001110
2688   //                                <0b10, 0b11, 0b00, 0b01>
2689   // We must therefore swap the operands to get the correct result.
2690   return DAG.getNode(MipsISD::VSHF, DL, ResTy, MaskVec, Op1, Op0);
2691 }
2692
2693 // Lower VECTOR_SHUFFLE into one of a number of instructions depending on the
2694 // indices in the shuffle.
2695 SDValue MipsSETargetLowering::lowerVECTOR_SHUFFLE(SDValue Op,
2696                                                   SelectionDAG &DAG) const {
2697   ShuffleVectorSDNode *Node = cast<ShuffleVectorSDNode>(Op);
2698   EVT ResTy = Op->getValueType(0);
2699
2700   if (!ResTy.is128BitVector())
2701     return SDValue();
2702
2703   int ResTyNumElts = ResTy.getVectorNumElements();
2704   SmallVector<int, 16> Indices;
2705
2706   for (int i = 0; i < ResTyNumElts; ++i)
2707     Indices.push_back(Node->getMaskElt(i));
2708
2709   SDValue Result = lowerVECTOR_SHUFFLE_SHF(Op, ResTy, Indices, DAG);
2710   if (Result.getNode())
2711     return Result;
2712   Result = lowerVECTOR_SHUFFLE_ILVEV(Op, ResTy, Indices, DAG);
2713   if (Result.getNode())
2714     return Result;
2715   Result = lowerVECTOR_SHUFFLE_ILVOD(Op, ResTy, Indices, DAG);
2716   if (Result.getNode())
2717     return Result;
2718   Result = lowerVECTOR_SHUFFLE_ILVL(Op, ResTy, Indices, DAG);
2719   if (Result.getNode())
2720     return Result;
2721   Result = lowerVECTOR_SHUFFLE_ILVR(Op, ResTy, Indices, DAG);
2722   if (Result.getNode())
2723     return Result;
2724   Result = lowerVECTOR_SHUFFLE_PCKEV(Op, ResTy, Indices, DAG);
2725   if (Result.getNode())
2726     return Result;
2727   Result = lowerVECTOR_SHUFFLE_PCKOD(Op, ResTy, Indices, DAG);
2728   if (Result.getNode())
2729     return Result;
2730   return lowerVECTOR_SHUFFLE_VSHF(Op, ResTy, Indices, DAG);
2731 }
2732
2733 MachineBasicBlock * MipsSETargetLowering::
2734 emitBPOSGE32(MachineInstr *MI, MachineBasicBlock *BB) const{
2735   // $bb:
2736   //  bposge32_pseudo $vr0
2737   //  =>
2738   // $bb:
2739   //  bposge32 $tbb
2740   // $fbb:
2741   //  li $vr2, 0
2742   //  b $sink
2743   // $tbb:
2744   //  li $vr1, 1
2745   // $sink:
2746   //  $vr0 = phi($vr2, $fbb, $vr1, $tbb)
2747
2748   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2749   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2750   const TargetRegisterClass *RC = &Mips::GPR32RegClass;
2751   DebugLoc DL = MI->getDebugLoc();
2752   const BasicBlock *LLVM_BB = BB->getBasicBlock();
2753   MachineFunction::iterator It = std::next(MachineFunction::iterator(BB));
2754   MachineFunction *F = BB->getParent();
2755   MachineBasicBlock *FBB = F->CreateMachineBasicBlock(LLVM_BB);
2756   MachineBasicBlock *TBB = F->CreateMachineBasicBlock(LLVM_BB);
2757   MachineBasicBlock *Sink  = F->CreateMachineBasicBlock(LLVM_BB);
2758   F->insert(It, FBB);
2759   F->insert(It, TBB);
2760   F->insert(It, Sink);
2761
2762   // Transfer the remainder of BB and its successor edges to Sink.
2763   Sink->splice(Sink->begin(), BB, std::next(MachineBasicBlock::iterator(MI)),
2764                BB->end());
2765   Sink->transferSuccessorsAndUpdatePHIs(BB);
2766
2767   // Add successors.
2768   BB->addSuccessor(FBB);
2769   BB->addSuccessor(TBB);
2770   FBB->addSuccessor(Sink);
2771   TBB->addSuccessor(Sink);
2772
2773   // Insert the real bposge32 instruction to $BB.
2774   BuildMI(BB, DL, TII->get(Mips::BPOSGE32)).addMBB(TBB);
2775
2776   // Fill $FBB.
2777   unsigned VR2 = RegInfo.createVirtualRegister(RC);
2778   BuildMI(*FBB, FBB->end(), DL, TII->get(Mips::ADDiu), VR2)
2779     .addReg(Mips::ZERO).addImm(0);
2780   BuildMI(*FBB, FBB->end(), DL, TII->get(Mips::B)).addMBB(Sink);
2781
2782   // Fill $TBB.
2783   unsigned VR1 = RegInfo.createVirtualRegister(RC);
2784   BuildMI(*TBB, TBB->end(), DL, TII->get(Mips::ADDiu), VR1)
2785     .addReg(Mips::ZERO).addImm(1);
2786
2787   // Insert phi function to $Sink.
2788   BuildMI(*Sink, Sink->begin(), DL, TII->get(Mips::PHI),
2789           MI->getOperand(0).getReg())
2790     .addReg(VR2).addMBB(FBB).addReg(VR1).addMBB(TBB);
2791
2792   MI->eraseFromParent();   // The pseudo instruction is gone now.
2793   return Sink;
2794 }
2795
2796 MachineBasicBlock * MipsSETargetLowering::
2797 emitMSACBranchPseudo(MachineInstr *MI, MachineBasicBlock *BB,
2798                      unsigned BranchOp) const{
2799   // $bb:
2800   //  vany_nonzero $rd, $ws
2801   //  =>
2802   // $bb:
2803   //  bnz.b $ws, $tbb
2804   //  b $fbb
2805   // $fbb:
2806   //  li $rd1, 0
2807   //  b $sink
2808   // $tbb:
2809   //  li $rd2, 1
2810   // $sink:
2811   //  $rd = phi($rd1, $fbb, $rd2, $tbb)
2812
2813   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2814   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2815   const TargetRegisterClass *RC = &Mips::GPR32RegClass;
2816   DebugLoc DL = MI->getDebugLoc();
2817   const BasicBlock *LLVM_BB = BB->getBasicBlock();
2818   MachineFunction::iterator It = std::next(MachineFunction::iterator(BB));
2819   MachineFunction *F = BB->getParent();
2820   MachineBasicBlock *FBB = F->CreateMachineBasicBlock(LLVM_BB);
2821   MachineBasicBlock *TBB = F->CreateMachineBasicBlock(LLVM_BB);
2822   MachineBasicBlock *Sink  = F->CreateMachineBasicBlock(LLVM_BB);
2823   F->insert(It, FBB);
2824   F->insert(It, TBB);
2825   F->insert(It, Sink);
2826
2827   // Transfer the remainder of BB and its successor edges to Sink.
2828   Sink->splice(Sink->begin(), BB, std::next(MachineBasicBlock::iterator(MI)),
2829                BB->end());
2830   Sink->transferSuccessorsAndUpdatePHIs(BB);
2831
2832   // Add successors.
2833   BB->addSuccessor(FBB);
2834   BB->addSuccessor(TBB);
2835   FBB->addSuccessor(Sink);
2836   TBB->addSuccessor(Sink);
2837
2838   // Insert the real bnz.b instruction to $BB.
2839   BuildMI(BB, DL, TII->get(BranchOp))
2840     .addReg(MI->getOperand(1).getReg())
2841     .addMBB(TBB);
2842
2843   // Fill $FBB.
2844   unsigned RD1 = RegInfo.createVirtualRegister(RC);
2845   BuildMI(*FBB, FBB->end(), DL, TII->get(Mips::ADDiu), RD1)
2846     .addReg(Mips::ZERO).addImm(0);
2847   BuildMI(*FBB, FBB->end(), DL, TII->get(Mips::B)).addMBB(Sink);
2848
2849   // Fill $TBB.
2850   unsigned RD2 = RegInfo.createVirtualRegister(RC);
2851   BuildMI(*TBB, TBB->end(), DL, TII->get(Mips::ADDiu), RD2)
2852     .addReg(Mips::ZERO).addImm(1);
2853
2854   // Insert phi function to $Sink.
2855   BuildMI(*Sink, Sink->begin(), DL, TII->get(Mips::PHI),
2856           MI->getOperand(0).getReg())
2857     .addReg(RD1).addMBB(FBB).addReg(RD2).addMBB(TBB);
2858
2859   MI->eraseFromParent();   // The pseudo instruction is gone now.
2860   return Sink;
2861 }
2862
2863 // Emit the COPY_FW pseudo instruction.
2864 //
2865 // copy_fw_pseudo $fd, $ws, n
2866 // =>
2867 // copy_u_w $rt, $ws, $n
2868 // mtc1     $rt, $fd
2869 //
2870 // When n is zero, the equivalent operation can be performed with (potentially)
2871 // zero instructions due to register overlaps. This optimization is never valid
2872 // for lane 1 because it would require FR=0 mode which isn't supported by MSA.
2873 MachineBasicBlock * MipsSETargetLowering::
2874 emitCOPY_FW(MachineInstr *MI, MachineBasicBlock *BB) const{
2875   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2876   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2877   DebugLoc DL = MI->getDebugLoc();
2878   unsigned Fd = MI->getOperand(0).getReg();
2879   unsigned Ws = MI->getOperand(1).getReg();
2880   unsigned Lane = MI->getOperand(2).getImm();
2881
2882   if (Lane == 0)
2883     BuildMI(*BB, MI, DL, TII->get(Mips::COPY), Fd).addReg(Ws, 0, Mips::sub_lo);
2884   else {
2885     unsigned Wt = RegInfo.createVirtualRegister(&Mips::MSA128WRegClass);
2886
2887     BuildMI(*BB, MI, DL, TII->get(Mips::SPLATI_W), Wt).addReg(Ws).addImm(Lane);
2888     BuildMI(*BB, MI, DL, TII->get(Mips::COPY), Fd).addReg(Wt, 0, Mips::sub_lo);
2889   }
2890
2891   MI->eraseFromParent();   // The pseudo instruction is gone now.
2892   return BB;
2893 }
2894
2895 // Emit the COPY_FD pseudo instruction.
2896 //
2897 // copy_fd_pseudo $fd, $ws, n
2898 // =>
2899 // splati.d $wt, $ws, $n
2900 // copy $fd, $wt:sub_64
2901 //
2902 // When n is zero, the equivalent operation can be performed with (potentially)
2903 // zero instructions due to register overlaps. This optimization is always
2904 // valid because FR=1 mode which is the only supported mode in MSA.
2905 MachineBasicBlock * MipsSETargetLowering::
2906 emitCOPY_FD(MachineInstr *MI, MachineBasicBlock *BB) const{
2907   assert(Subtarget.isFP64bit());
2908
2909   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2910   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2911   unsigned Fd  = MI->getOperand(0).getReg();
2912   unsigned Ws  = MI->getOperand(1).getReg();
2913   unsigned Lane = MI->getOperand(2).getImm() * 2;
2914   DebugLoc DL = MI->getDebugLoc();
2915
2916   if (Lane == 0)
2917     BuildMI(*BB, MI, DL, TII->get(Mips::COPY), Fd).addReg(Ws, 0, Mips::sub_64);
2918   else {
2919     unsigned Wt = RegInfo.createVirtualRegister(&Mips::MSA128DRegClass);
2920
2921     BuildMI(*BB, MI, DL, TII->get(Mips::SPLATI_D), Wt).addReg(Ws).addImm(1);
2922     BuildMI(*BB, MI, DL, TII->get(Mips::COPY), Fd).addReg(Wt, 0, Mips::sub_64);
2923   }
2924
2925   MI->eraseFromParent();   // The pseudo instruction is gone now.
2926   return BB;
2927 }
2928
2929 // Emit the INSERT_FW pseudo instruction.
2930 //
2931 // insert_fw_pseudo $wd, $wd_in, $n, $fs
2932 // =>
2933 // subreg_to_reg $wt:sub_lo, $fs
2934 // insve_w $wd[$n], $wd_in, $wt[0]
2935 MachineBasicBlock *
2936 MipsSETargetLowering::emitINSERT_FW(MachineInstr *MI,
2937                                     MachineBasicBlock *BB) const {
2938   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2939   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2940   DebugLoc DL = MI->getDebugLoc();
2941   unsigned Wd = MI->getOperand(0).getReg();
2942   unsigned Wd_in = MI->getOperand(1).getReg();
2943   unsigned Lane = MI->getOperand(2).getImm();
2944   unsigned Fs = MI->getOperand(3).getReg();
2945   unsigned Wt = RegInfo.createVirtualRegister(&Mips::MSA128WRegClass);
2946
2947   BuildMI(*BB, MI, DL, TII->get(Mips::SUBREG_TO_REG), Wt)
2948       .addImm(0)
2949       .addReg(Fs)
2950       .addImm(Mips::sub_lo);
2951   BuildMI(*BB, MI, DL, TII->get(Mips::INSVE_W), Wd)
2952       .addReg(Wd_in)
2953       .addImm(Lane)
2954       .addReg(Wt)
2955       .addImm(0);
2956
2957   MI->eraseFromParent(); // The pseudo instruction is gone now.
2958   return BB;
2959 }
2960
2961 // Emit the INSERT_FD pseudo instruction.
2962 //
2963 // insert_fd_pseudo $wd, $fs, n
2964 // =>
2965 // subreg_to_reg $wt:sub_64, $fs
2966 // insve_d $wd[$n], $wd_in, $wt[0]
2967 MachineBasicBlock *
2968 MipsSETargetLowering::emitINSERT_FD(MachineInstr *MI,
2969                                     MachineBasicBlock *BB) const {
2970   assert(Subtarget.isFP64bit());
2971
2972   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2973   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2974   DebugLoc DL = MI->getDebugLoc();
2975   unsigned Wd = MI->getOperand(0).getReg();
2976   unsigned Wd_in = MI->getOperand(1).getReg();
2977   unsigned Lane = MI->getOperand(2).getImm();
2978   unsigned Fs = MI->getOperand(3).getReg();
2979   unsigned Wt = RegInfo.createVirtualRegister(&Mips::MSA128DRegClass);
2980
2981   BuildMI(*BB, MI, DL, TII->get(Mips::SUBREG_TO_REG), Wt)
2982       .addImm(0)
2983       .addReg(Fs)
2984       .addImm(Mips::sub_64);
2985   BuildMI(*BB, MI, DL, TII->get(Mips::INSVE_D), Wd)
2986       .addReg(Wd_in)
2987       .addImm(Lane)
2988       .addReg(Wt)
2989       .addImm(0);
2990
2991   MI->eraseFromParent(); // The pseudo instruction is gone now.
2992   return BB;
2993 }
2994
2995 // Emit the INSERT_([BHWD]|F[WD])_VIDX pseudo instruction.
2996 //
2997 // For integer:
2998 // (INSERT_([BHWD]|F[WD])_PSEUDO $wd, $wd_in, $n, $rs)
2999 // =>
3000 // (SLL $lanetmp1, $lane, <log2size)
3001 // (SLD_B $wdtmp1, $wd_in, $wd_in, $lanetmp1)
3002 // (INSERT_[BHWD], $wdtmp2, $wdtmp1, 0, $rs)
3003 // (NEG $lanetmp2, $lanetmp1)
3004 // (SLD_B $wd, $wdtmp2, $wdtmp2,  $lanetmp2)
3005 //
3006 // For floating point:
3007 // (INSERT_([BHWD]|F[WD])_PSEUDO $wd, $wd_in, $n, $fs)
3008 // =>
3009 // (SUBREG_TO_REG $wt, $fs, <subreg>)
3010 // (SLL $lanetmp1, $lane, <log2size)
3011 // (SLD_B $wdtmp1, $wd_in, $wd_in, $lanetmp1)
3012 // (INSVE_[WD], $wdtmp2, 0, $wdtmp1, 0)
3013 // (NEG $lanetmp2, $lanetmp1)
3014 // (SLD_B $wd, $wdtmp2, $wdtmp2,  $lanetmp2)
3015 MachineBasicBlock *
3016 MipsSETargetLowering::emitINSERT_DF_VIDX(MachineInstr *MI,
3017                                          MachineBasicBlock *BB,
3018                                          unsigned EltSizeInBytes,
3019                                          bool IsFP) const {
3020   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3021   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3022   DebugLoc DL = MI->getDebugLoc();
3023   unsigned Wd = MI->getOperand(0).getReg();
3024   unsigned SrcVecReg = MI->getOperand(1).getReg();
3025   unsigned LaneReg = MI->getOperand(2).getReg();
3026   unsigned SrcValReg = MI->getOperand(3).getReg();
3027
3028   const TargetRegisterClass *VecRC = nullptr;
3029   const TargetRegisterClass *GPRRC =
3030       Subtarget.isGP64bit() ? &Mips::GPR64RegClass : &Mips::GPR32RegClass;
3031   unsigned EltLog2Size;
3032   unsigned InsertOp = 0;
3033   unsigned InsveOp = 0;
3034   switch (EltSizeInBytes) {
3035   default:
3036     llvm_unreachable("Unexpected size");
3037   case 1:
3038     EltLog2Size = 0;
3039     InsertOp = Mips::INSERT_B;
3040     InsveOp = Mips::INSVE_B;
3041     VecRC = &Mips::MSA128BRegClass;
3042     break;
3043   case 2:
3044     EltLog2Size = 1;
3045     InsertOp = Mips::INSERT_H;
3046     InsveOp = Mips::INSVE_H;
3047     VecRC = &Mips::MSA128HRegClass;
3048     break;
3049   case 4:
3050     EltLog2Size = 2;
3051     InsertOp = Mips::INSERT_W;
3052     InsveOp = Mips::INSVE_W;
3053     VecRC = &Mips::MSA128WRegClass;
3054     break;
3055   case 8:
3056     EltLog2Size = 3;
3057     InsertOp = Mips::INSERT_D;
3058     InsveOp = Mips::INSVE_D;
3059     VecRC = &Mips::MSA128DRegClass;
3060     break;
3061   }
3062
3063   if (IsFP) {
3064     unsigned Wt = RegInfo.createVirtualRegister(VecRC);
3065     BuildMI(*BB, MI, DL, TII->get(Mips::SUBREG_TO_REG), Wt)
3066         .addImm(0)
3067         .addReg(SrcValReg)
3068         .addImm(EltSizeInBytes == 8 ? Mips::sub_64 : Mips::sub_lo);
3069     SrcValReg = Wt;
3070   }
3071
3072   // Convert the lane index into a byte index
3073   if (EltSizeInBytes != 1) {
3074     unsigned LaneTmp1 = RegInfo.createVirtualRegister(GPRRC);
3075     BuildMI(*BB, MI, DL, TII->get(Mips::SLL), LaneTmp1)
3076         .addReg(LaneReg)
3077         .addImm(EltLog2Size);
3078     LaneReg = LaneTmp1;
3079   }
3080
3081   // Rotate bytes around so that the desired lane is element zero
3082   unsigned WdTmp1 = RegInfo.createVirtualRegister(VecRC);
3083   BuildMI(*BB, MI, DL, TII->get(Mips::SLD_B), WdTmp1)
3084       .addReg(SrcVecReg)
3085       .addReg(SrcVecReg)
3086       .addReg(LaneReg);
3087
3088   unsigned WdTmp2 = RegInfo.createVirtualRegister(VecRC);
3089   if (IsFP) {
3090     // Use insve.df to insert to element zero
3091     BuildMI(*BB, MI, DL, TII->get(InsveOp), WdTmp2)
3092         .addReg(WdTmp1)
3093         .addImm(0)
3094         .addReg(SrcValReg)
3095         .addImm(0);
3096   } else {
3097     // Use insert.df to insert to element zero
3098     BuildMI(*BB, MI, DL, TII->get(InsertOp), WdTmp2)
3099         .addReg(WdTmp1)
3100         .addReg(SrcValReg)
3101         .addImm(0);
3102   }
3103
3104   // Rotate elements the rest of the way for a full rotation.
3105   // sld.df inteprets $rt modulo the number of columns so we only need to negate
3106   // the lane index to do this.
3107   unsigned LaneTmp2 = RegInfo.createVirtualRegister(GPRRC);
3108   BuildMI(*BB, MI, DL, TII->get(Mips::SUB), LaneTmp2)
3109       .addReg(Mips::ZERO)
3110       .addReg(LaneReg);
3111   BuildMI(*BB, MI, DL, TII->get(Mips::SLD_B), Wd)
3112       .addReg(WdTmp2)
3113       .addReg(WdTmp2)
3114       .addReg(LaneTmp2);
3115
3116   MI->eraseFromParent(); // The pseudo instruction is gone now.
3117   return BB;
3118 }
3119
3120 // Emit the FILL_FW pseudo instruction.
3121 //
3122 // fill_fw_pseudo $wd, $fs
3123 // =>
3124 // implicit_def $wt1
3125 // insert_subreg $wt2:subreg_lo, $wt1, $fs
3126 // splati.w $wd, $wt2[0]
3127 MachineBasicBlock *
3128 MipsSETargetLowering::emitFILL_FW(MachineInstr *MI,
3129                                   MachineBasicBlock *BB) const {
3130   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3131   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3132   DebugLoc DL = MI->getDebugLoc();
3133   unsigned Wd = MI->getOperand(0).getReg();
3134   unsigned Fs = MI->getOperand(1).getReg();
3135   unsigned Wt1 = RegInfo.createVirtualRegister(&Mips::MSA128WRegClass);
3136   unsigned Wt2 = RegInfo.createVirtualRegister(&Mips::MSA128WRegClass);
3137
3138   BuildMI(*BB, MI, DL, TII->get(Mips::IMPLICIT_DEF), Wt1);
3139   BuildMI(*BB, MI, DL, TII->get(Mips::INSERT_SUBREG), Wt2)
3140       .addReg(Wt1)
3141       .addReg(Fs)
3142       .addImm(Mips::sub_lo);
3143   BuildMI(*BB, MI, DL, TII->get(Mips::SPLATI_W), Wd).addReg(Wt2).addImm(0);
3144
3145   MI->eraseFromParent(); // The pseudo instruction is gone now.
3146   return BB;
3147 }
3148
3149 // Emit the FILL_FD pseudo instruction.
3150 //
3151 // fill_fd_pseudo $wd, $fs
3152 // =>
3153 // implicit_def $wt1
3154 // insert_subreg $wt2:subreg_64, $wt1, $fs
3155 // splati.d $wd, $wt2[0]
3156 MachineBasicBlock *
3157 MipsSETargetLowering::emitFILL_FD(MachineInstr *MI,
3158                                   MachineBasicBlock *BB) const {
3159   assert(Subtarget.isFP64bit());
3160
3161   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3162   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3163   DebugLoc DL = MI->getDebugLoc();
3164   unsigned Wd = MI->getOperand(0).getReg();
3165   unsigned Fs = MI->getOperand(1).getReg();
3166   unsigned Wt1 = RegInfo.createVirtualRegister(&Mips::MSA128DRegClass);
3167   unsigned Wt2 = RegInfo.createVirtualRegister(&Mips::MSA128DRegClass);
3168
3169   BuildMI(*BB, MI, DL, TII->get(Mips::IMPLICIT_DEF), Wt1);
3170   BuildMI(*BB, MI, DL, TII->get(Mips::INSERT_SUBREG), Wt2)
3171       .addReg(Wt1)
3172       .addReg(Fs)
3173       .addImm(Mips::sub_64);
3174   BuildMI(*BB, MI, DL, TII->get(Mips::SPLATI_D), Wd).addReg(Wt2).addImm(0);
3175
3176   MI->eraseFromParent();   // The pseudo instruction is gone now.
3177   return BB;
3178 }
3179
3180 // Emit the FEXP2_W_1 pseudo instructions.
3181 //
3182 // fexp2_w_1_pseudo $wd, $wt
3183 // =>
3184 // ldi.w $ws, 1
3185 // fexp2.w $wd, $ws, $wt
3186 MachineBasicBlock *
3187 MipsSETargetLowering::emitFEXP2_W_1(MachineInstr *MI,
3188                                     MachineBasicBlock *BB) const {
3189   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3190   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3191   const TargetRegisterClass *RC = &Mips::MSA128WRegClass;
3192   unsigned Ws1 = RegInfo.createVirtualRegister(RC);
3193   unsigned Ws2 = RegInfo.createVirtualRegister(RC);
3194   DebugLoc DL = MI->getDebugLoc();
3195
3196   // Splat 1.0 into a vector
3197   BuildMI(*BB, MI, DL, TII->get(Mips::LDI_W), Ws1).addImm(1);
3198   BuildMI(*BB, MI, DL, TII->get(Mips::FFINT_U_W), Ws2).addReg(Ws1);
3199
3200   // Emit 1.0 * fexp2(Wt)
3201   BuildMI(*BB, MI, DL, TII->get(Mips::FEXP2_W), MI->getOperand(0).getReg())
3202       .addReg(Ws2)
3203       .addReg(MI->getOperand(1).getReg());
3204
3205   MI->eraseFromParent(); // The pseudo instruction is gone now.
3206   return BB;
3207 }
3208
3209 // Emit the FEXP2_D_1 pseudo instructions.
3210 //
3211 // fexp2_d_1_pseudo $wd, $wt
3212 // =>
3213 // ldi.d $ws, 1
3214 // fexp2.d $wd, $ws, $wt
3215 MachineBasicBlock *
3216 MipsSETargetLowering::emitFEXP2_D_1(MachineInstr *MI,
3217                                     MachineBasicBlock *BB) const {
3218   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3219   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3220   const TargetRegisterClass *RC = &Mips::MSA128DRegClass;
3221   unsigned Ws1 = RegInfo.createVirtualRegister(RC);
3222   unsigned Ws2 = RegInfo.createVirtualRegister(RC);
3223   DebugLoc DL = MI->getDebugLoc();
3224
3225   // Splat 1.0 into a vector
3226   BuildMI(*BB, MI, DL, TII->get(Mips::LDI_D), Ws1).addImm(1);
3227   BuildMI(*BB, MI, DL, TII->get(Mips::FFINT_U_D), Ws2).addReg(Ws1);
3228
3229   // Emit 1.0 * fexp2(Wt)
3230   BuildMI(*BB, MI, DL, TII->get(Mips::FEXP2_D), MI->getOperand(0).getReg())
3231       .addReg(Ws2)
3232       .addReg(MI->getOperand(1).getReg());
3233
3234   MI->eraseFromParent(); // The pseudo instruction is gone now.
3235   return BB;
3236 }