lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget->hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget->hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget->hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget->hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget->hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def NotMips4_32  :    Predicate<"!Subtarget->hasMips4_32()">,
 160                       AssemblerPredicate<"FeatureMips4_32">;
 161 def HasMips4_32r2 :   Predicate<"Subtarget->hasMips4_32r2()">,
 162                       AssemblerPredicate<"FeatureMips4_32r2">;
 163 def HasMips5_32r2 :   Predicate<"Subtarget->hasMips5_32r2()">,
 164                       AssemblerPredicate<"FeatureMips5_32r2">;
 165 def HasMips32    :    Predicate<"Subtarget->hasMips32()">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def HasMips32r2  :    Predicate<"Subtarget->hasMips32r2()">,
 168                       AssemblerPredicate<"FeatureMips32r2">;
 169 def HasMips32r5  :    Predicate<"Subtarget->hasMips32r5()">,
 170                       AssemblerPredicate<"FeatureMips32r5">;
 171 def HasMips32r6  :    Predicate<"Subtarget->hasMips32r6()">,
 172                       AssemblerPredicate<"FeatureMips32r6">;
 173 def NotMips32r6  :    Predicate<"!Subtarget->hasMips32r6()">,
 174                       AssemblerPredicate<"!FeatureMips32r6">;
 175 def IsGP64bit    :    Predicate<"Subtarget->isGP64bit()">,
 176                       AssemblerPredicate<"FeatureGP64Bit">;
 177 def IsGP32bit    :    Predicate<"!Subtarget->isGP64bit()">,
 178                       AssemblerPredicate<"!FeatureGP64Bit">;
 179 def HasMips64    :    Predicate<"Subtarget->hasMips64()">,
 180                       AssemblerPredicate<"FeatureMips64">;
 181 def HasMips64r2  :    Predicate<"Subtarget->hasMips64r2()">,
 182                       AssemblerPredicate<"FeatureMips64r2">;
 183 def HasMips64r6  :    Predicate<"Subtarget->hasMips64r6()">,
 184                       AssemblerPredicate<"FeatureMips64r6">;
 185 def NotMips64r6  :    Predicate<"!Subtarget->hasMips64r6()">,
 186                       AssemblerPredicate<"!FeatureMips64r6">;
 187 def HasMicroMips32r6 : Predicate<"Subtarget->inMicroMips32r6Mode()">,
 188                        AssemblerPredicate<"FeatureMicroMips,FeatureMips32r6">;
 189 def HasMicroMips64r6 : Predicate<"Subtarget->inMicroMips64r6Mode()">,
 190                        AssemblerPredicate<"FeatureMicroMips,FeatureMips64r6">;
 191 def InMips16Mode :    Predicate<"Subtarget->inMips16Mode()">,
 192                       AssemblerPredicate<"FeatureMips16">;
 193 def HasCnMips    :    Predicate<"Subtarget->hasCnMips()">,
 194                       AssemblerPredicate<"FeatureCnMips">;
 195 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">;
 196 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">;
 197 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 198 def HasStdEnc :       Predicate<"Subtarget->hasStandardEncoding()">,
 199                       AssemblerPredicate<"!FeatureMips16">;
 200 def NotDSP :          Predicate<"!Subtarget->hasDSP()">;
 201 def InMicroMips    :  Predicate<"Subtarget->inMicroMipsMode()">,
 202                       AssemblerPredicate<"FeatureMicroMips">;
 203 def NotInMicroMips :  Predicate<"!Subtarget->inMicroMipsMode()">,
 204                       AssemblerPredicate<"!FeatureMicroMips">;
 205 def IsLE           :  Predicate<"Subtarget->isLittle()">;
 206 def IsBE           :  Predicate<"!Subtarget->isLittle()">;
 207 def IsNotNaCl    :    Predicate<"!Subtarget->isTargetNaCl()">;
 208 def UseTCCInDIV    :  AssemblerPredicate<"FeatureUseTCCInDIV">;
 209
 210 //===----------------------------------------------------------------------===//
 211 // Mips GPR size adjectives.
 212 // They are mutually exclusive.
 213 //===----------------------------------------------------------------------===//
 214
 215 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 216 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 217
 218 //===----------------------------------------------------------------------===//
 219 // Mips ISA/ASE membership and instruction group membership adjectives.
 220 // They are mutually exclusive.
 221 //===----------------------------------------------------------------------===//
 222
 223 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 224 //        but we are short on assembler feature bits at the moment. Using a
 225 //        subtractive predicate will hopefully keep us under the 32 predicate
 226 //        limit long enough to develop an alternative way to handle P1||P2
 227 //        predicates.
 228 class ISA_MIPS1_NOT_4_32 {
 229   list<Predicate> InsnPredicates = [NotMips4_32];
 230 }
 231 class ISA_MIPS1_NOT_32R6_64R6 {
 232   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 233 }
 234 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 235 class ISA_MIPS2_NOT_32R6_64R6 {
 236   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 237 }
 238 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 239 class ISA_MIPS3_NOT_32R6_64R6 {
 240   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 241 }
 242 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 243 class ISA_MIPS32_NOT_32R6_64R6 {
 244   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 245 }
 246 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 247 class ISA_MIPS32R2_NOT_32R6_64R6 {
 248   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 249 }
 250 class ISA_MIPS32R5 { list<Predicate> InsnPredicates = [HasMips32r5]; }
 251 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 252 class ISA_MIPS64_NOT_64R6 {
 253   list<Predicate> InsnPredicates = [HasMips64, NotMips64r6];
 254 }
 255 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 256 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 257 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 258 class ISA_MICROMIPS { list<Predicate> InsnPredicates = [InMicroMips]; }
 259 class ISA_MICROMIPS32R6 {
 260   list<Predicate> InsnPredicates = [HasMicroMips32r6];
 261 }
 262 class ISA_MICROMIPS64R6 {
 263   list<Predicate> InsnPredicates = [HasMicroMips64r6];
 264 }
 265
 266 // The portions of MIPS-III that were also added to MIPS32
 267 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 268
 269 // The portions of MIPS-III that were also added to MIPS32 but were removed in
 270 // MIPS32r6 and MIPS64r6.
 271 class INSN_MIPS3_32_NOT_32R6_64R6 {
 272   list<Predicate> InsnPredicates = [HasMips3_32, NotMips32r6, NotMips64r6];
 273 }
 274
 275 // The portions of MIPS-III that were also added to MIPS32
 276 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 277
 278 // The portions of MIPS-IV that were also added to MIPS32 but were removed in
 279 // MIPS32r6 and MIPS64r6.
 280 class INSN_MIPS4_32_NOT_32R6_64R6 {
 281   list<Predicate> InsnPredicates = [HasMips4_32, NotMips32r6, NotMips64r6];
 282 }
 283
 284 // The portions of MIPS-IV that were also added to MIPS32r2 but were removed in
 285 // MIPS32r6 and MIPS64r6.
 286 class INSN_MIPS4_32R2_NOT_32R6_64R6 {
 287   list<Predicate> InsnPredicates = [HasMips4_32r2, NotMips32r6, NotMips64r6];
 288 }
 289
 290 // The portions of MIPS-V that were also added to MIPS32r2 but were removed in
 291 // MIPS32r6 and MIPS64r6.
 292 class INSN_MIPS5_32R2_NOT_32R6_64R6 {
 293   list<Predicate> InsnPredicates = [HasMips5_32r2, NotMips32r6, NotMips64r6];
 294 }
 295
 296 //===----------------------------------------------------------------------===//
 297
 298 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 299   let EncodingPredicates = [HasStdEnc];
 300 }
 301
 302 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 303   InstAlias<Asm, Result, Emit>, PredicateControl;
 304
 305 class IsCommutable {
 306   bit isCommutable = 1;
 307 }
 308
 309 class IsBranch {
 310   bit isBranch = 1;
 311 }
 312
 313 class IsReturn {
 314   bit isReturn = 1;
 315 }
 316
 317 class IsCall {
 318   bit isCall = 1;
 319 }
 320
 321 class IsTailCall {
 322   bit isCall = 1;
 323   bit isTerminator = 1;
 324   bit isReturn = 1;
 325   bit isBarrier = 1;
 326   bit hasExtraSrcRegAllocReq = 1;
 327   bit isCodeGenOnly = 1;
 328 }
 329
 330 class IsAsCheapAsAMove {
 331   bit isAsCheapAsAMove = 1;
 332 }
 333
 334 class NeverHasSideEffects {
 335   bit hasSideEffects = 0;
 336 }
 337
 338 //===----------------------------------------------------------------------===//
 339 // Instruction format superclass
 340 //===----------------------------------------------------------------------===//
 341
 342 include "MipsInstrFormats.td"
 343
 344 //===----------------------------------------------------------------------===//
 345 // Mips Operand, Complex Patterns and Transformations Definitions.
 346 //===----------------------------------------------------------------------===//
 347
 348 def MipsJumpTargetAsmOperand : AsmOperandClass {
 349   let Name = "JumpTarget";
 350   let ParserMethod = "parseJumpTarget";
 351   let PredicateMethod = "isImm";
 352   let RenderMethod = "addImmOperands";
 353 }
 354
 355 // Instruction operand types
 356 def jmptarget   : Operand<OtherVT> {
 357   let EncoderMethod = "getJumpTargetOpValue";
 358   let ParserMatchClass = MipsJumpTargetAsmOperand;
 359 }
 360 def brtarget    : Operand<OtherVT> {
 361   let EncoderMethod = "getBranchTargetOpValue";
 362   let OperandType = "OPERAND_PCREL";
 363   let DecoderMethod = "DecodeBranchTarget";
 364   let ParserMatchClass = MipsJumpTargetAsmOperand;
 365 }
 366 def calltarget  : Operand<iPTR> {
 367   let EncoderMethod = "getJumpTargetOpValue";
 368   let ParserMatchClass = MipsJumpTargetAsmOperand;
 369 }
 370
 371 def imm64: Operand<i64>;
 372
 373 def simm9 : Operand<i32>;
 374 def simm10 : Operand<i32>;
 375 def simm11 : Operand<i32>;
 376
 377 def simm16      : Operand<i32> {
 378   let DecoderMethod= "DecodeSimm16";
 379 }
 380
 381 def simm19_lsl2 : Operand<i32> {
 382   let EncoderMethod = "getSimm19Lsl2Encoding";
 383   let DecoderMethod = "DecodeSimm19Lsl2";
 384   let ParserMatchClass = MipsJumpTargetAsmOperand;
 385 }
 386
 387 def simm18_lsl3 : Operand<i32> {
 388   let EncoderMethod = "getSimm18Lsl3Encoding";
 389   let DecoderMethod = "DecodeSimm18Lsl3";
 390   let ParserMatchClass = MipsJumpTargetAsmOperand;
 391 }
 392
 393 def simm20      : Operand<i32> {
 394 }
 395
 396 def uimm20      : Operand<i32> {
 397 }
 398
 399 def MipsUImm10AsmOperand : AsmOperandClass {
 400   let Name = "UImm10";
 401   let RenderMethod = "addImmOperands";
 402   let ParserMethod = "parseImm";
 403   let PredicateMethod = "isUImm<10>";
 404 }
 405
 406 def uimm10      : Operand<i32> {
 407   let ParserMatchClass = MipsUImm10AsmOperand;
 408 }
 409
 410 def simm16_64   : Operand<i64> {
 411   let DecoderMethod = "DecodeSimm16";
 412 }
 413
 414 // Zero
 415 def uimmz       : Operand<i32> {
 416   let PrintMethod = "printUnsignedImm";
 417 }
 418
 419 // Unsigned Operand
 420 def uimm2 : Operand<i32> {
 421   let PrintMethod = "printUnsignedImm";
 422 }
 423
 424 def uimm3 : Operand<i32> {
 425   let PrintMethod = "printUnsignedImm";
 426 }
 427
 428 def uimm5       : Operand<i32> {
 429   let PrintMethod = "printUnsignedImm";
 430 }
 431
 432 def uimm6 : Operand<i32> {
 433   let PrintMethod = "printUnsignedImm";
 434 }
 435
 436 def uimm16      : Operand<i32> {
 437   let PrintMethod = "printUnsignedImm";
 438 }
 439
 440 def pcrel16      : Operand<i32> {
 441 }
 442
 443 def MipsMemAsmOperand : AsmOperandClass {
 444   let Name = "Mem";
 445   let ParserMethod = "parseMemOperand";
 446 }
 447
 448 def MipsMemSimm11AsmOperand : AsmOperandClass {
 449   let Name = "MemOffsetSimm11";
 450   let SuperClasses = [MipsMemAsmOperand];
 451   let RenderMethod = "addMemOperands";
 452   let ParserMethod = "parseMemOperand";
 453   let PredicateMethod = "isMemWithSimmOffset<11>";
 454 }
 455
 456 def MipsMemSimm16AsmOperand : AsmOperandClass {
 457   let Name = "MemOffsetSimm16";
 458   let SuperClasses = [MipsMemAsmOperand];
 459   let RenderMethod = "addMemOperands";
 460   let ParserMethod = "parseMemOperand";
 461   let PredicateMethod = "isMemWithSimmOffset<16>";
 462 }
 463
 464 def MipsInvertedImmoperand : AsmOperandClass {
 465   let Name = "InvNum";
 466   let RenderMethod = "addImmOperands";
 467   let ParserMethod = "parseInvNum";
 468 }
 469
 470 def InvertedImOperand : Operand<i32> {
 471   let ParserMatchClass = MipsInvertedImmoperand;
 472 }
 473
 474 def InvertedImOperand64 : Operand<i64> {
 475   let ParserMatchClass = MipsInvertedImmoperand;
 476 }
 477
 478 class mem_generic : Operand<iPTR> {
 479   let PrintMethod = "printMemOperand";
 480   let MIOperandInfo = (ops ptr_rc, simm16);
 481   let EncoderMethod = "getMemEncoding";
 482   let ParserMatchClass = MipsMemAsmOperand;
 483   let OperandType = "OPERAND_MEMORY";
 484 }
 485
 486 // Address operand
 487 def mem : mem_generic;
 488
 489 // MSA specific address operand
 490 def mem_msa : mem_generic {
 491   let MIOperandInfo = (ops ptr_rc, simm10);
 492   let EncoderMethod = "getMSAMemEncoding";
 493 }
 494
 495 def mem_simm9 : mem_generic {
 496   let MIOperandInfo = (ops ptr_rc, simm9);
 497   let EncoderMethod = "getMemEncoding";
 498 }
 499
 500 def mem_simm11 : mem_generic {
 501   let MIOperandInfo = (ops ptr_rc, simm11);
 502   let EncoderMethod = "getMemEncoding";
 503   let ParserMatchClass = MipsMemSimm11AsmOperand;
 504 }
 505
 506 def mem_simm16 : mem_generic {
 507   let MIOperandInfo = (ops ptr_rc, simm16);
 508   let EncoderMethod = "getMemEncoding";
 509   let ParserMatchClass = MipsMemSimm16AsmOperand;
 510 }
 511
 512 def mem_ea : Operand<iPTR> {
 513   let PrintMethod = "printMemOperandEA";
 514   let MIOperandInfo = (ops ptr_rc, simm16);
 515   let EncoderMethod = "getMemEncoding";
 516   let OperandType = "OPERAND_MEMORY";
 517 }
 518
 519 def PtrRC : Operand<iPTR> {
 520   let MIOperandInfo = (ops ptr_rc);
 521   let DecoderMethod = "DecodePtrRegisterClass";
 522   let ParserMatchClass = GPR32AsmOperand;
 523 }
 524
 525 // size operand of ext instruction
 526 def size_ext : Operand<i32> {
 527   let EncoderMethod = "getSizeExtEncoding";
 528   let DecoderMethod = "DecodeExtSize";
 529 }
 530
 531 // size operand of ins instruction
 532 def size_ins : Operand<i32> {
 533   let EncoderMethod = "getSizeInsEncoding";
 534   let DecoderMethod = "DecodeInsSize";
 535 }
 536
 537 // Transformation Function - get the lower 16 bits.
 538 def LO16 : SDNodeXForm<imm, [{
 539   return getImm(N, N->getZExtValue() & 0xFFFF);
 540 }]>;
 541
 542 // Transformation Function - get the higher 16 bits.
 543 def HI16 : SDNodeXForm<imm, [{
 544   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 545 }]>;
 546
 547 // Plus 1.
 548 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 549
 550 // Node immediate is zero (e.g. insve.d)
 551 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 552
 553 // Node immediate fits as 16-bit sign extended on target immediate.
 554 // e.g. addi, andi
 555 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 556
 557 // Node immediate fits as 16-bit sign extended on target immediate.
 558 // e.g. addi, andi
 559 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 560
 561 // Node immediate fits as 15-bit sign extended on target immediate.
 562 // e.g. addi, andi
 563 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 564
 565 // Node immediate fits as 16-bit zero extended on target immediate.
 566 // The LO16 param means that only the lower 16 bits of the node
 567 // immediate are caught.
 568 // e.g. addiu, sltiu
 569 def immZExt16  : PatLeaf<(imm), [{
 570   if (N->getValueType(0) == MVT::i32)
 571     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 572   else
 573     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 574 }], LO16>;
 575
 576 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 577 def immLow16Zero : PatLeaf<(imm), [{
 578   int64_t Val = N->getSExtValue();
 579   return isInt<32>(Val) && !(Val & 0xffff);
 580 }]>;
 581
 582 // shamt field must fit in 5 bits.
 583 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 584
 585 // True if (N + 1) fits in 16-bit field.
 586 def immSExt16Plus1 : PatLeaf<(imm), [{
 587   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 588 }]>;
 589
 590 // Mips Address Mode! SDNode frameindex could possibily be a match
 591 // since load and store instructions from stack used it.
 592 def addr :
 593   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 594
 595 def addrRegImm :
 596   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 597
 598 def addrRegReg :
 599   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 600
 601 def addrDefault :
 602   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 603
 604 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 605
 606 //===----------------------------------------------------------------------===//
 607 // Instructions specific format
 608 //===----------------------------------------------------------------------===//
 609
 610 // Arithmetic and logical instructions with 3 register operands.
 611 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 612                   InstrItinClass Itin = NoItinerary,
 613                   SDPatternOperator OpNode = null_frag>:
 614   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 615          !strconcat(opstr, "\t$rd, $rs, $rt"),
 616          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 617   let isCommutable = isComm;
 618   let isReMaterializable = 1;
 619   let TwoOperandAliasConstraint = "$rd = $rs";
 620 }
 621
 622 // Arithmetic and logical instructions with 2 register operands.
 623 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 624                   InstrItinClass Itin = NoItinerary,
 625                   SDPatternOperator imm_type = null_frag,
 626                   SDPatternOperator OpNode = null_frag> :
 627   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 628          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 629          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 630          Itin, FrmI, opstr> {
 631   let isReMaterializable = 1;
 632   let TwoOperandAliasConstraint = "$rs = $rt";
 633 }
 634
 635 // Arithmetic Multiply ADD/SUB
 636 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 637   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 638          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 639   let Defs = [HI0, LO0];
 640   let Uses = [HI0, LO0];
 641   let isCommutable = isComm;
 642 }
 643
 644 //  Logical
 645 class LogicNOR<string opstr, RegisterOperand RO>:
 646   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 647          !strconcat(opstr, "\t$rd, $rs, $rt"),
 648          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 649   let isCommutable = 1;
 650 }
 651
 652 // Shifts
 653 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 654                        RegisterOperand RO, InstrItinClass itin,
 655                        SDPatternOperator OpNode = null_frag,
 656                        SDPatternOperator PF = null_frag> :
 657   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 658          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 659          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 660   let TwoOperandAliasConstraint = "$rt = $rd";
 661 }
 662
 663 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 664                        SDPatternOperator OpNode = null_frag>:
 665   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 666          !strconcat(opstr, "\t$rd, $rt, $rs"),
 667          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 668          opstr>;
 669
 670 // Load Upper Imediate
 671 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 672   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 673          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 674   let hasSideEffects = 0;
 675   let isReMaterializable = 1;
 676 }
 677
 678 // Memory Load/Store
 679 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 680            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 681   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 682          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 683   let DecoderMethod = "DecodeMem";
 684   let canFoldAsLoad = 1;
 685   let mayLoad = 1;
 686 }
 687
 688 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 689             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 690   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 691          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 692   let DecoderMethod = "DecodeMem";
 693   let mayStore = 1;
 694 }
 695
 696 // Load/Store Left/Right
 697 let canFoldAsLoad = 1 in
 698 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 699                     InstrItinClass Itin> :
 700   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 701          !strconcat(opstr, "\t$rt, $addr"),
 702          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 703   let DecoderMethod = "DecodeMem";
 704   string Constraints = "$src = $rt";
 705 }
 706
 707 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 708                      InstrItinClass Itin> :
 709   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 710          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 711   let DecoderMethod = "DecodeMem";
 712 }
 713
 714 // COP2 Load/Store
 715 class LW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 716              SDPatternOperator OpNode= null_frag> :
 717   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 718          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 719   let DecoderMethod = "DecodeFMem2";
 720   let mayLoad = 1;
 721 }
 722
 723 class SW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 724              SDPatternOperator OpNode= null_frag> :
 725   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 726          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 727   let DecoderMethod = "DecodeFMem2";
 728   let mayStore = 1;
 729 }
 730
 731 // COP3 Load/Store
 732 class LW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 733              SDPatternOperator OpNode= null_frag> :
 734   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 735          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 736   let DecoderMethod = "DecodeFMem3";
 737   let mayLoad = 1;
 738 }
 739
 740 class SW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 741              SDPatternOperator OpNode= null_frag> :
 742   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 743          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 744   let DecoderMethod = "DecodeFMem3";
 745   let mayStore = 1;
 746 }
 747
 748 // Conditional Branch
 749 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 750               RegisterOperand RO, bit DelaySlot = 1> :
 751   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 752          !strconcat(opstr, "\t$rs, $rt, $offset"),
 753          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 754          FrmI, opstr> {
 755   let isBranch = 1;
 756   let isTerminator = 1;
 757   let hasDelaySlot = DelaySlot;
 758   let Defs = [AT];
 759 }
 760
 761 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 762                   RegisterOperand RO, bit DelaySlot = 1> :
 763   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 764          !strconcat(opstr, "\t$rs, $offset"),
 765          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 766          FrmI, opstr> {
 767   let isBranch = 1;
 768   let isTerminator = 1;
 769   let hasDelaySlot = DelaySlot;
 770   let Defs = [AT];
 771 }
 772
 773 // SetCC
 774 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 775   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 776          !strconcat(opstr, "\t$rd, $rs, $rt"),
 777          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 778          II_SLT_SLTU, FrmR, opstr>;
 779
 780 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 781               RegisterOperand RO>:
 782   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 783          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 784          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 785          II_SLTI_SLTIU, FrmI, opstr>;
 786
 787 // Jump
 788 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 789              SDPatternOperator targetoperator, string bopstr> :
 790   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 791          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 792   let isTerminator=1;
 793   let isBarrier=1;
 794   let hasDelaySlot = 1;
 795   let DecoderMethod = "DecodeJumpTarget";
 796   let Defs = [AT];
 797 }
 798
 799 // Unconditional branch
 800 class UncondBranch<Instruction BEQInst> :
 801   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 802   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 803   let isBranch = 1;
 804   let isTerminator = 1;
 805   let isBarrier = 1;
 806   let hasDelaySlot = 1;
 807   let AdditionalPredicates = [RelocPIC];
 808   let Defs = [AT];
 809 }
 810
 811 // Base class for indirect branch and return instruction classes.
 812 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 813 class JumpFR<string opstr, RegisterOperand RO,
 814              SDPatternOperator operator = null_frag>:
 815   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 816          FrmR, opstr>;
 817
 818 // Indirect branch
 819 class IndirectBranch<string opstr, RegisterOperand RO> : JumpFR<opstr, RO> {
 820   let isBranch = 1;
 821   let isIndirectBranch = 1;
 822 }
 823
 824 // Jump and Link (Call)
 825 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 826   class JumpLink<string opstr, DAGOperand opnd> :
 827     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 828            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 829     let DecoderMethod = "DecodeJumpTarget";
 830   }
 831
 832   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 833                           Register RetReg, RegisterOperand ResRO = RO>:
 834     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 835     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 836
 837   class JumpLinkReg<string opstr, RegisterOperand RO>:
 838     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 839            [], IIBranch, FrmR>;
 840
 841   class BGEZAL_FT<string opstr, DAGOperand opnd,
 842                   RegisterOperand RO, bit DelaySlot = 1> :
 843     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 844            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr> {
 845     let hasDelaySlot = DelaySlot;
 846   }
 847
 848 }
 849
 850 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 851     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 852   class TailCall<Instruction JumpInst> :
 853     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 854     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 855
 856   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 857                     RegisterOperand ResRO = RO> :
 858     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 859     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 860 }
 861
 862 class BAL_BR_Pseudo<Instruction RealInst> :
 863   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 864   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 865   let isBranch = 1;
 866   let isTerminator = 1;
 867   let isBarrier = 1;
 868   let hasDelaySlot = 1;
 869   let Defs = [RA];
 870 }
 871
 872 // Syscall
 873 class SYS_FT<string opstr> :
 874   InstSE<(outs), (ins uimm20:$code_),
 875          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 876 // Break
 877 class BRK_FT<string opstr> :
 878   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 879          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 880          FrmOther, opstr>;
 881
 882 // (D)Eret
 883 class ER_FT<string opstr> :
 884   InstSE<(outs), (ins),
 885          opstr, [], NoItinerary, FrmOther, opstr>;
 886
 887 // Interrupts
 888 class DEI_FT<string opstr, RegisterOperand RO> :
 889   InstSE<(outs RO:$rt), (ins),
 890          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 891
 892 // Wait
 893 class WAIT_FT<string opstr> :
 894   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 895
 896 // Sync
 897 let hasSideEffects = 1 in
 898 class SYNC_FT<string opstr> :
 899   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 900          NoItinerary, FrmOther, opstr>;
 901
 902 class SYNCI_FT<string opstr> :
 903   InstSE<(outs), (ins mem_simm16:$addr), !strconcat(opstr, "\t$addr"), [],
 904          NoItinerary, FrmOther, opstr> {
 905   let hasSideEffects = 1;
 906   let DecoderMethod = "DecodeSyncI";
 907 }
 908
 909 let hasSideEffects = 1 in
 910 class TEQ_FT<string opstr, RegisterOperand RO> :
 911   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 912          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 913          FrmI, opstr>;
 914
 915 class TEQI_FT<string opstr, RegisterOperand RO> :
 916   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 917          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 918 // Mul, Div
 919 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 920            list<Register> DefRegs> :
 921   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 922          itin, FrmR, opstr> {
 923   let isCommutable = 1;
 924   let Defs = DefRegs;
 925   let hasSideEffects = 0;
 926 }
 927
 928 // Pseudo multiply/divide instruction with explicit accumulator register
 929 // operands.
 930 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 931                     SDPatternOperator OpNode, InstrItinClass Itin,
 932                     bit IsComm = 1, bit HasSideEffects = 0,
 933                     bit UsesCustomInserter = 0> :
 934   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 935            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 936   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 937   let isCommutable = IsComm;
 938   let hasSideEffects = HasSideEffects;
 939   let usesCustomInserter = UsesCustomInserter;
 940 }
 941
 942 // Pseudo multiply add/sub instruction with explicit accumulator register
 943 // operands.
 944 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 945                     InstrItinClass itin>
 946   : PseudoSE<(outs ACC64:$ac),
 947              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 948              [(set ACC64:$ac,
 949               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 950              itin>,
 951     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 952   string Constraints = "$acin = $ac";
 953 }
 954
 955 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 956           list<Register> DefRegs> :
 957   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 958          [], itin, FrmR, opstr> {
 959   let Defs = DefRegs;
 960 }
 961
 962 // Move from Hi/Lo
 963 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 964   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 965              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 966
 967 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 968   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 969          FrmR, opstr> {
 970   let Uses = [UseReg];
 971   let hasSideEffects = 0;
 972 }
 973
 974 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 975   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 976              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 977              II_MTHI_MTLO>;
 978
 979 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 980   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 981   FrmR, opstr> {
 982   let Defs = DefRegs;
 983   let hasSideEffects = 0;
 984 }
 985
 986 class EffectiveAddress<string opstr, RegisterOperand RO> :
 987   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 988          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 989          !strconcat(opstr, "_lea")> {
 990   let isCodeGenOnly = 1;
 991   let DecoderMethod = "DecodeMem";
 992 }
 993
 994 // Count Leading Ones/Zeros in Word
 995 class CountLeading0<string opstr, RegisterOperand RO>:
 996   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 997          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 998
 999 class CountLeading1<string opstr, RegisterOperand RO>:
1000   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
1001          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
1002
1003 // Sign Extend in Register.
1004 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
1005                    InstrItinClass itin> :
1006   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
1007          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
1008
1009 // Subword Swap
1010 class SubwordSwap<string opstr, RegisterOperand RO>:
1011   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
1012          NoItinerary, FrmR, opstr> {
1013   let hasSideEffects = 0;
1014 }
1015
1016 // Read Hardware
1017 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
1018   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
1019          II_RDHWR, FrmR, "rdhwr">;
1020
1021 // Ext and Ins
1022 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1023               SDPatternOperator Op = null_frag>:
1024   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
1025          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1026          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], II_EXT,
1027          FrmR, opstr>, ISA_MIPS32R2;
1028
1029 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1030               SDPatternOperator Op = null_frag>:
1031   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
1032          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1033          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
1034          II_INS, FrmR, opstr>, ISA_MIPS32R2 {
1035   let Constraints = "$src = $rt";
1036 }
1037
1038 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
1039 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
1040   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
1041            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
1042
1043 // Atomic Compare & Swap.
1044 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
1045   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
1046            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
1047
1048 class LLBase<string opstr, RegisterOperand RO> :
1049   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
1050          [], NoItinerary, FrmI> {
1051   let DecoderMethod = "DecodeMem";
1052   let mayLoad = 1;
1053 }
1054
1055 class SCBase<string opstr, RegisterOperand RO> :
1056   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
1057          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
1058   let DecoderMethod = "DecodeMem";
1059   let mayStore = 1;
1060   let Constraints = "$rt = $dst";
1061 }
1062
1063 class MFC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1064   InstSE<(outs RO:$rt), (ins RD:$rd, uimm16:$sel),
1065          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1066
1067 class MTC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1068   InstSE<(outs RO:$rd), (ins RD:$rt, uimm16:$sel),
1069          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1070
1071 class TrapBase<Instruction RealInst>
1072   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
1073     PseudoInstExpansion<(RealInst 0, 0)> {
1074   let isBarrier = 1;
1075   let isTerminator = 1;
1076   let isCodeGenOnly = 1;
1077 }
1078
1079 //===----------------------------------------------------------------------===//
1080 // Pseudo instructions
1081 //===----------------------------------------------------------------------===//
1082
1083 // Return RA.
1084 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
1085 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
1086
1087 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1088 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
1089                                   [(callseq_start timm:$amt)]>;
1090 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
1091                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
1092 }
1093
1094 let usesCustomInserter = 1 in {
1095   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
1096   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
1097   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
1098   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
1099   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
1100   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
1101   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
1102   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
1103   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
1104   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
1105   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
1106   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
1107   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
1108   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
1109   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
1110   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
1111   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
1112   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
1113
1114   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
1115   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
1116   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
1117
1118   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
1119   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1120   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1121 }
1122
1123 /// Pseudo instructions for loading and storing accumulator registers.
1124 let isPseudo = 1, isCodeGenOnly = 1 in {
1125   def LOAD_ACC64  : Load<"", ACC64>;
1126   def STORE_ACC64 : Store<"", ACC64>;
1127 }
1128
1129 // We need these two pseudo instructions to avoid offset calculation for long
1130 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1131 // explanation.
1132
1133 // Expands to: lui $dst, %hi($tgt - $baltgt)
1134 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1135   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1136
1137 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1138 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1139   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1140
1141 //===----------------------------------------------------------------------===//
1142 // Instruction definition
1143 //===----------------------------------------------------------------------===//
1144 //===----------------------------------------------------------------------===//
1145 // MipsI Instructions
1146 //===----------------------------------------------------------------------===//
1147
1148 /// Arithmetic Instructions (ALU Immediate)
1149 let AdditionalPredicates = [NotInMicroMips] in {
1150 def ADDiu : MMRel, StdMMR6Rel, ArithLogicI<"addiu", simm16, GPR32Opnd,
1151                                            II_ADDIU, immSExt16, add>,
1152             ADDI_FM<0x9>, IsAsCheapAsAMove;
1153 }
1154 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1155             ISA_MIPS1_NOT_32R6_64R6;
1156 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1157             SLTI_FM<0xa>;
1158 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1159             SLTI_FM<0xb>;
1160 let AdditionalPredicates = [NotInMicroMips] in {
1161 def ANDi  : MMRel, StdMMR6Rel,
1162             ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16, and>,
1163             ADDI_FM<0xc>;
1164 }
1165 def ORi   : MMRel, StdMMR6Rel,
1166             ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16, or>,
1167             ADDI_FM<0xd>;
1168 def XORi  : MMRel, StdMMR6Rel,
1169             ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16, xor>,
1170             ADDI_FM<0xe>;
1171 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1172 let AdditionalPredicates = [NotInMicroMips] in {
1173 /// Arithmetic Instructions (3-Operand, R-Type)
1174 def ADDu  : MMRel, StdMMR6Rel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1175             ADD_FM<0, 0x21>;
1176 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1177             ADD_FM<0, 0x23>;
1178 }
1179 let Defs = [HI0, LO0] in
1180 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1181             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1182 def ADD   : MMRel, StdMMR6Rel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1183 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1184 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1185 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1186 let AdditionalPredicates = [NotInMicroMips] in {
1187 def AND   : MMRel, StdMMR6Rel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1188             ADD_FM<0, 0x24>;
1189 def OR    : MMRel, StdMMR6Rel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1190             ADD_FM<0, 0x25>;
1191 def XOR   : MMRel, StdMMR6Rel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1192             ADD_FM<0, 0x26>;
1193 }
1194 def NOR   : MMRel, StdMMR6Rel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1195
1196 /// Shift Instructions
1197 let AdditionalPredicates = [NotInMicroMips] in {
1198 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1199                                    immZExt5>, SRA_FM<0, 0>;
1200 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1201                                    immZExt5>, SRA_FM<2, 0>;
1202 }
1203 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1204                                    immZExt5>, SRA_FM<3, 0>;
1205 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1206            SRLV_FM<4, 0>;
1207 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1208            SRLV_FM<6, 0>;
1209 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1210            SRLV_FM<7, 0>;
1211
1212 // Rotate Instructions
1213 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1214                                     immZExt5>,
1215             SRA_FM<2, 1>, ISA_MIPS32R2;
1216 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1217             SRLV_FM<6, 1>, ISA_MIPS32R2;
1218
1219 /// Load and Store Instructions
1220 ///  aligned
1221 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1222 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1223           LW_FM<0x24>;
1224 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1225           LW_FM<0x21>;
1226 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1227 let AdditionalPredicates = [NotInMicroMips] in {
1228 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1229           LW_FM<0x23>;
1230 }
1231 def SB  : StdMMR6Rel, Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel,
1232           LW_FM<0x28>;
1233 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1234 let AdditionalPredicates = [NotInMicroMips] in {
1235 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1236 }
1237
1238 /// load/store left/right
1239 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1240     AdditionalPredicates = [NotInMicroMips] in {
1241 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1242           ISA_MIPS1_NOT_32R6_64R6;
1243 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1244           ISA_MIPS1_NOT_32R6_64R6;
1245 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1246           ISA_MIPS1_NOT_32R6_64R6;
1247 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1248           ISA_MIPS1_NOT_32R6_64R6;
1249 }
1250
1251 let AdditionalPredicates = [NotInMicroMips] in {
1252 // COP2 Memory Instructions
1253 def LWC2 : LW_FT2<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>,
1254            ISA_MIPS1_NOT_32R6_64R6;
1255 def SWC2 : SW_FT2<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>,
1256            ISA_MIPS1_NOT_32R6_64R6;
1257 def LDC2 : LW_FT2<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>,
1258            ISA_MIPS2_NOT_32R6_64R6;
1259 def SDC2 : SW_FT2<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>,
1260            ISA_MIPS2_NOT_32R6_64R6;
1261
1262 // COP3 Memory Instructions
1263 let DecoderNamespace = "COP3_" in {
1264   def LWC3 : LW_FT3<"lwc3", COP3Opnd, NoItinerary, load>, LW_FM<0x33>;
1265   def SWC3 : SW_FT3<"swc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3b>;
1266   def LDC3 : LW_FT3<"ldc3", COP3Opnd, NoItinerary, load>, LW_FM<0x37>,
1267              ISA_MIPS2;
1268   def SDC3 : SW_FT3<"sdc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3f>,
1269              ISA_MIPS2;
1270 }
1271 }
1272
1273 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM, ISA_MIPS32;
1274 def SYNCI : MMRel, SYNCI_FT<"synci">, SYNCI_FM, ISA_MIPS32R2;
1275
1276 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>, ISA_MIPS2;
1277 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>, ISA_MIPS2;
1278 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>, ISA_MIPS2;
1279 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>, ISA_MIPS2;
1280 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>, ISA_MIPS2;
1281 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>, ISA_MIPS2;
1282
1283 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1284            ISA_MIPS2_NOT_32R6_64R6;
1285 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1286            ISA_MIPS2_NOT_32R6_64R6;
1287 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1288            ISA_MIPS2_NOT_32R6_64R6;
1289 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1290            ISA_MIPS2_NOT_32R6_64R6;
1291 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1292            ISA_MIPS2_NOT_32R6_64R6;
1293 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1294            ISA_MIPS2_NOT_32R6_64R6;
1295
1296 let AdditionalPredicates = [NotInMicroMips] in {
1297 def BREAK : MMRel, StdMMR6Rel, BRK_FT<"break">, BRK_FM<0xd>;
1298 }
1299 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1300 def TRAP : TrapBase<BREAK>;
1301 def SDBBP : MMRel, SYS_FT<"sdbbp">, SDBBP_FM, ISA_MIPS32_NOT_32R6_64R6;
1302
1303 let AdditionalPredicates = [NotInMicroMips] in {
1304 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18, 0x0>, INSN_MIPS3_32;
1305 def ERETNC : MMRel, ER_FT<"eretnc">, ER_FM<0x18, 0x1>, ISA_MIPS32R5;
1306 }
1307 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f, 0x0>, ISA_MIPS32;
1308
1309 let AdditionalPredicates = [NotInMicroMips] in {
1310 def EI : MMRel, StdMMR6Rel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1311 }
1312 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1313
1314 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1315     AdditionalPredicates = [NotInMicroMips] in {
1316 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1317
1318 /// Load-linked, Store-conditional
1319 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2_NOT_32R6_64R6;
1320 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2_NOT_32R6_64R6;
1321 }
1322
1323 /// Jump and Branch Instructions
1324 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1325               AdditionalRequires<[RelocStatic]>, IsBranch;
1326 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1327 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1328 def BEQL    : MMRel, CBranch<"beql", brtarget, seteq, GPR32Opnd, 0>,
1329               BEQ_FM<20>, ISA_MIPS2_NOT_32R6_64R6;
1330 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1331 def BNEL    : MMRel, CBranch<"bnel", brtarget, setne, GPR32Opnd, 0>,
1332               BEQ_FM<21>, ISA_MIPS2_NOT_32R6_64R6;
1333 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1334               BGEZ_FM<1, 1>;
1335 def BGEZL   : MMRel, CBranchZero<"bgezl", brtarget, setge, GPR32Opnd, 0>,
1336               BGEZ_FM<1, 3>, ISA_MIPS2_NOT_32R6_64R6;
1337 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1338               BGEZ_FM<7, 0>;
1339 def BGTZL   : MMRel, CBranchZero<"bgtzl", brtarget, setgt, GPR32Opnd, 0>,
1340               BGEZ_FM<23, 0>, ISA_MIPS2_NOT_32R6_64R6;
1341 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1342               BGEZ_FM<6, 0>;
1343 def BLEZL   : MMRel, CBranchZero<"blezl", brtarget, setle, GPR32Opnd, 0>,
1344               BGEZ_FM<22, 0>, ISA_MIPS2_NOT_32R6_64R6;
1345 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1346               BGEZ_FM<1, 0>;
1347 def BLTZL   : MMRel, CBranchZero<"bltzl", brtarget, setlt, GPR32Opnd, 0>,
1348               BGEZ_FM<1, 2>, ISA_MIPS2_NOT_32R6_64R6;
1349 def B       : UncondBranch<BEQ>;
1350
1351 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1352 let AdditionalPredicates = [NotInMicroMips] in {
1353   def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1354   def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1355 }
1356
1357 def JALX : MMRel, JumpLink<"jalx", calltarget>, FJ<0x1D>,
1358            ISA_MIPS32_NOT_32R6_64R6;
1359 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>,
1360              ISA_MIPS1_NOT_32R6_64R6;
1361 def BGEZALL : MMRel, BGEZAL_FT<"bgezall", brtarget, GPR32Opnd, 0>,
1362               BGEZAL_FM<0x13>, ISA_MIPS2_NOT_32R6_64R6;
1363 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>,
1364              ISA_MIPS1_NOT_32R6_64R6;
1365 def BLTZALL : MMRel, BGEZAL_FT<"bltzall", brtarget, GPR32Opnd, 0>,
1366               BGEZAL_FM<0x12>, ISA_MIPS2_NOT_32R6_64R6;
1367 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1368 def TAILCALL : TailCall<J>;
1369 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1370
1371 // Indirect branches are matched as PseudoIndirectBranch/PseudoIndirectBranch64
1372 // then are expanded to JR, JR64, JALR, or JALR64 depending on the ISA.
1373 class PseudoIndirectBranchBase<RegisterOperand RO> :
1374     MipsPseudo<(outs), (ins RO:$rs), [(brind RO:$rs)], IIBranch> {
1375   let isTerminator=1;
1376   let isBarrier=1;
1377   let hasDelaySlot = 1;
1378   let isBranch = 1;
1379   let isIndirectBranch = 1;
1380 }
1381
1382 def PseudoIndirectBranch : PseudoIndirectBranchBase<GPR32Opnd>;
1383
1384 // Return instructions are matched as a RetRA instruction, then ar expanded
1385 // into PseudoReturn/PseudoReturn64 after register allocation. Finally,
1386 // MipsAsmPrinter expands this into JR, JR64, JALR, or JALR64 depending on the
1387 // ISA.
1388 class PseudoReturnBase<RegisterOperand RO> : MipsPseudo<(outs), (ins RO:$rs),
1389                                                         [], IIBranch> {
1390   let isTerminator = 1;
1391   let isBarrier = 1;
1392   let hasDelaySlot = 1;
1393   let isReturn = 1;
1394   let isCodeGenOnly = 1;
1395   let hasCtrlDep = 1;
1396   let hasExtraSrcRegAllocReq = 1;
1397 }
1398
1399 def PseudoReturn : PseudoReturnBase<GPR32Opnd>;
1400
1401 // Exception handling related node and instructions.
1402 // The conversion sequence is:
1403 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1404 // MIPSeh_return -> (stack change + indirect branch)
1405 //
1406 // MIPSeh_return takes the place of regular return instruction
1407 // but takes two arguments (V1, V0) which are used for storing
1408 // the offset and return address respectively.
1409 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1410
1411 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1412                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1413
1414 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1415   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1416                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1417   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1418                                                 GPR64:$dst),
1419                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1420 }
1421
1422 /// Multiply and Divide Instructions.
1423 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1424             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1425 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1426             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1427 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1428             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1429 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1430             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1431
1432 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1433            ISA_MIPS1_NOT_32R6_64R6;
1434 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1435            ISA_MIPS1_NOT_32R6_64R6;
1436 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1437     AdditionalPredicates = [NotInMicroMips] in {
1438 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1439            ISA_MIPS1_NOT_32R6_64R6;
1440 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1441            ISA_MIPS1_NOT_32R6_64R6;
1442 }
1443
1444 /// Sign Ext In Register Instructions.
1445 def SEB : MMRel, StdMMR6Rel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1446           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1447 def SEH : MMRel, StdMMR6Rel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1448           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1449
1450 /// Count Leading
1451 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>,
1452           ISA_MIPS32_NOT_32R6_64R6;
1453 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>,
1454           ISA_MIPS32_NOT_32R6_64R6;
1455
1456 /// Word Swap Bytes Within Halfwords
1457 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1458
1459 /// No operation.
1460 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1461
1462 // FrameIndexes are legalized when they are operands from load/store
1463 // instructions. The same not happens for stack address copies, so an
1464 // add op with mem ComplexPattern is used and the stack address copy
1465 // can be matched. It's similar to Sparc LEA_ADDRi
1466 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1467
1468 // MADD*/MSUB*
1469 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1470             ISA_MIPS32_NOT_32R6_64R6;
1471 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1472             ISA_MIPS32_NOT_32R6_64R6;
1473 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1474             ISA_MIPS32_NOT_32R6_64R6;
1475 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1476             ISA_MIPS32_NOT_32R6_64R6;
1477
1478 let AdditionalPredicates = [NotDSP] in {
1479 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1480                   ISA_MIPS1_NOT_32R6_64R6;
1481 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1482                   ISA_MIPS1_NOT_32R6_64R6;
1483 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1484 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1485 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1486 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1487                   ISA_MIPS32_NOT_32R6_64R6;
1488 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1489                   ISA_MIPS32_NOT_32R6_64R6;
1490 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1491                   ISA_MIPS32_NOT_32R6_64R6;
1492 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1493                   ISA_MIPS32_NOT_32R6_64R6;
1494 }
1495
1496 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1497                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1498 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1499                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1500
1501 def RDHWR : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1502
1503 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1504 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1505
1506 /// Move Control Registers From/To CPU Registers
1507 def MFC0 : MFC3OP<"mfc0", GPR32Opnd, COP0Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1508 def MTC0 : MTC3OP<"mtc0", COP0Opnd, GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1509 def MFC2 : MFC3OP<"mfc2", GPR32Opnd, COP2Opnd>, MFC3OP_FM<0x12, 0>;
1510 def MTC2 : MTC3OP<"mtc2", COP2Opnd, GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1511
1512 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1513                                       FrmOther, asmstr>;
1514 def SSNOP : MMRel, Barrier<"ssnop">, BARRIER_FM<1>;
1515 def EHB : MMRel, Barrier<"ehb">, BARRIER_FM<3>;
1516 def PAUSE : MMRel, Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1517
1518 // JR_HB and JALR_HB are defined here using the new style naming
1519 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1520 // and because of that it doesn't follow the naming convention of the
1521 // rest of the file. To avoid a mixture of old vs new style, the new
1522 // style was chosen.
1523 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1524   dag OutOperandList = (outs);
1525   dag InOperandList = (ins GPROpnd:$rs);
1526   string AsmString = !strconcat(instr_asm, "\t$rs");
1527   list<dag> Pattern = [];
1528 }
1529
1530 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1531   dag OutOperandList = (outs GPROpnd:$rd);
1532   dag InOperandList = (ins GPROpnd:$rs);
1533   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1534   list<dag> Pattern = [];
1535 }
1536
1537 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1538                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1539   let isBranch=1;
1540   let isIndirectBranch=1;
1541   let hasDelaySlot=1;
1542   let isTerminator=1;
1543   let isBarrier=1;
1544 }
1545
1546 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1547                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1548   let isIndirectBranch=1;
1549   let hasDelaySlot=1;
1550 }
1551
1552 class JR_HB_ENC : JR_HB_FM<8>;
1553 class JALR_HB_ENC : JALR_HB_FM<9>;
1554
1555 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1556 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1557
1558 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1559                                       FrmOther, asmstr>;
1560 def TLBP : MMRel, TLB<"tlbp">, COP0_TLB_FM<0x08>;
1561 def TLBR : MMRel, TLB<"tlbr">, COP0_TLB_FM<0x01>;
1562 def TLBWI : MMRel, TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1563 def TLBWR : MMRel, TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1564
1565 class CacheOp<string instr_asm, Operand MemOpnd> :
1566     InstSE<(outs), (ins  MemOpnd:$addr, uimm5:$hint),
1567            !strconcat(instr_asm, "\t$hint, $addr"), [], NoItinerary, FrmOther,
1568            instr_asm> {
1569   let DecoderMethod = "DecodeCacheOp";
1570 }
1571
1572 def CACHE : MMRel, CacheOp<"cache", mem>, CACHEOP_FM<0b101111>,
1573             INSN_MIPS3_32_NOT_32R6_64R6;
1574 def PREF :  MMRel, CacheOp<"pref", mem>, CACHEOP_FM<0b110011>,
1575             INSN_MIPS3_32_NOT_32R6_64R6;
1576
1577 //===----------------------------------------------------------------------===//
1578 // Instruction aliases
1579 //===----------------------------------------------------------------------===//
1580 def : MipsInstAlias<"move $dst, $src",
1581                     (OR GPR32Opnd:$dst, GPR32Opnd:$src, ZERO), 1>,
1582       GPR_32 {
1583   let AdditionalPredicates = [NotInMicroMips];
1584 }
1585 def : MipsInstAlias<"move $dst, $src",
1586                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src, ZERO), 1>,
1587       GPR_32 {
1588   let AdditionalPredicates = [NotInMicroMips];
1589 }
1590 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>,
1591       ISA_MIPS1_NOT_32R6_64R6;
1592 def : MipsInstAlias<"addu $rs, $rt, $imm",
1593                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1594 def : MipsInstAlias<"addu $rs, $imm",
1595                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1596 def : MipsInstAlias<"add $rs, $rt, $imm",
1597                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>,
1598                     ISA_MIPS1_NOT_32R6_64R6;
1599 def : MipsInstAlias<"add $rs, $imm",
1600                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>,
1601                     ISA_MIPS1_NOT_32R6_64R6;
1602 def : MipsInstAlias<"and $rs, $rt, $imm",
1603                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1604 def : MipsInstAlias<"and $rs, $imm",
1605                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1606 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1607 let Predicates = [NotInMicroMips] in {
1608 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1609 }
1610 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1611 def : MipsInstAlias<"not $rt, $rs",
1612                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1613 def : MipsInstAlias<"neg $rt, $rs",
1614                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1615 def : MipsInstAlias<"negu $rt",
1616                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1617 def : MipsInstAlias<"negu $rt, $rs",
1618                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1619 def : MipsInstAlias<"slt $rs, $rt, $imm",
1620                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1621 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1622                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1623 def : MipsInstAlias<"xor $rs, $rt, $imm",
1624                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1625 def : MipsInstAlias<"xor $rs, $imm",
1626                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1627 def : MipsInstAlias<"or $rs, $rt, $imm",
1628                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1629 def : MipsInstAlias<"or $rs, $imm",
1630                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1631 let AdditionalPredicates = [NotInMicroMips] in {
1632 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1633 }
1634 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, COP0Opnd:$rd, 0), 0>;
1635 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 COP0Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1636 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, COP2Opnd:$rd, 0), 0>;
1637 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 COP2Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1638 let AdditionalPredicates = [NotInMicroMips] in {
1639 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1640 }
1641 def : MipsInstAlias<"bnez $rs,$offset",
1642                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1643 def : MipsInstAlias<"bnezl $rs,$offset",
1644                     (BNEL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1645 def : MipsInstAlias<"beqz $rs,$offset",
1646                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1647 def : MipsInstAlias<"beqzl $rs,$offset",
1648                     (BEQL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1649 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1650
1651 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1652 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1653 let AdditionalPredicates = [NotInMicroMips] in {
1654 def : MipsInstAlias<"ei", (EI ZERO), 1>, ISA_MIPS32R2;
1655 }
1656 def : MipsInstAlias<"di", (DI ZERO), 1>, ISA_MIPS32R2;
1657
1658 def : MipsInstAlias<"teq $rs, $rt",
1659                     (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1660 def : MipsInstAlias<"tge $rs, $rt",
1661                     (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1662 def : MipsInstAlias<"tgeu $rs, $rt",
1663                     (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1664 def : MipsInstAlias<"tlt $rs, $rt",
1665                     (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1666 def : MipsInstAlias<"tltu $rs, $rt",
1667                     (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1668 def : MipsInstAlias<"tne $rs, $rt",
1669                     (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1670
1671 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1672                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1673 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1674                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1675                           InvertedImOperand:$imm), 0>, ISA_MIPS1_NOT_32R6_64R6;
1676 def : MipsInstAlias<"sub $rs, $imm",
1677                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1678                     0>, ISA_MIPS1_NOT_32R6_64R6;
1679 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1680                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1681                            InvertedImOperand:$imm), 0>;
1682 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1683                                              InvertedImOperand:$imm), 0>;
1684 def : MipsInstAlias<"sra $rd, $rt, $rs",
1685                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1686 def : MipsInstAlias<"srl $rd, $rt, $rs",
1687                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1688 def : MipsInstAlias<"sdbbp", (SDBBP 0)>, ISA_MIPS32_NOT_32R6_64R6;
1689 def : MipsInstAlias<"sync",
1690                     (SYNC 0), 1>, ISA_MIPS2;
1691 //===----------------------------------------------------------------------===//
1692 // Assembler Pseudo Instructions
1693 //===----------------------------------------------------------------------===//
1694
1695 class LoadImmediate32<string instr_asm, Operand Od, RegisterOperand RO> :
1696   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1697                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1698 def LoadImm32 : LoadImmediate32<"li", uimm5, GPR32Opnd>;
1699
1700 class LoadAddressFromReg32<string instr_asm, Operand MemOpnd,
1701                            RegisterOperand RO> :
1702   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1703                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1704 def LoadAddrReg32 : LoadAddressFromReg32<"la", mem, GPR32Opnd>;
1705
1706 class LoadAddressFromImm32<string instr_asm, Operand Od, RegisterOperand RO> :
1707   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1708                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1709 def LoadAddrImm32 : LoadAddressFromImm32<"la", uimm5, GPR32Opnd>;
1710
1711 def JalTwoReg : MipsAsmPseudoInst<(outs GPR32Opnd:$rd), (ins GPR32Opnd:$rs),
1712                       "jal\t$rd, $rs"> ;
1713 def JalOneReg : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs),
1714                       "jal\t$rs"> ;
1715
1716 let hasDelaySlot = 1 in {
1717 def BneImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1718                                (ins imm64:$imm64, brtarget:$offset),
1719                                "bne\t$rt, $imm64, $offset">;
1720 def BeqImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1721                                (ins imm64:$imm64, brtarget:$offset),
1722                                "beq\t$rt, $imm64, $offset">;
1723
1724 class CondBranchPseudo<string instr_asm> :
1725   MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt,
1726                                  brtarget:$offset),
1727                     !strconcat(instr_asm, "\t$rs, $rt, $offset")>;
1728 }
1729
1730 def BLT : CondBranchPseudo<"blt">;
1731 def BLE : CondBranchPseudo<"ble">;
1732 def BGE : CondBranchPseudo<"bge">;
1733 def BGT : CondBranchPseudo<"bgt">;
1734 def BLTU : CondBranchPseudo<"bltu">;
1735 def BLEU : CondBranchPseudo<"bleu">;
1736 def BGEU : CondBranchPseudo<"bgeu">;
1737 def BGTU : CondBranchPseudo<"bgtu">;
1738
1739 def SDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1740                                   "div\t$rs, $rt">, ISA_MIPS1_NOT_32R6_64R6;
1741
1742 def UDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1743                                   "divu\t$rs, $rt">, ISA_MIPS1_NOT_32R6_64R6;
1744
1745 def DSDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1746                                    "ddiv\t$rs, $rt">, ISA_MIPS64_NOT_64R6;
1747
1748 def DUDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1749                                    "ddivu\t$rs, $rt">, ISA_MIPS64_NOT_64R6;
1750
1751 def Ulhu : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1752                              "ulhu\t$rt, $addr">, ISA_MIPS1_NOT_32R6_64R6;
1753
1754 def Ulw : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1755                             "ulw\t$rt, $addr">, ISA_MIPS1_NOT_32R6_64R6;
1756
1757 //===----------------------------------------------------------------------===//
1758 //  Arbitrary patterns that map to one or more instructions
1759 //===----------------------------------------------------------------------===//
1760
1761 // Load/store pattern templates.
1762 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1763   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1764
1765 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1766   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1767
1768 // Small immediates
1769 let AdditionalPredicates = [NotInMicroMips] in {
1770 def : MipsPat<(i32 immSExt16:$in),
1771               (ADDiu ZERO, imm:$in)>;
1772 def : MipsPat<(i32 immZExt16:$in),
1773               (ORi ZERO, imm:$in)>;
1774 }
1775 def : MipsPat<(i32 immLow16Zero:$in),
1776               (LUi (HI16 imm:$in))>;
1777
1778 // Arbitrary immediates
1779 def : MipsPat<(i32 imm:$imm),
1780           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1781
1782 // Carry MipsPatterns
1783 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1784               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1785 let AdditionalPredicates = [NotDSP] in {
1786   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1787                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1788   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1789                 (ADDiu GPR32:$src, imm:$imm)>;
1790 }
1791
1792 // Support multiplication for pre-Mips32 targets that don't have
1793 // the MUL instruction.
1794 def : MipsPat<(mul GPR32:$lhs, GPR32:$rhs),
1795               (PseudoMFLO (PseudoMULT GPR32:$lhs, GPR32:$rhs))>,
1796       ISA_MIPS1_NOT_32R6_64R6;
1797
1798 // SYNC
1799 def : MipsPat<(MipsSync (i32 immz)),
1800               (SYNC 0)>, ISA_MIPS2;
1801
1802 // Call
1803 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1804               (JAL tglobaladdr:$dst)>;
1805 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1806               (JAL texternalsym:$dst)>;
1807 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1808 //              (JALR GPR32:$dst)>;
1809
1810 // Tail call
1811 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1812               (TAILCALL tglobaladdr:$dst)>;
1813 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1814               (TAILCALL texternalsym:$dst)>;
1815 // hi/lo relocs
1816 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1817 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1818 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1819 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1820 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1821 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1822
1823 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1824 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1825 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1826 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1827 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1828 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1829
1830 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1831               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1832 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1833               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1834 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1835               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1836 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1837               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1838 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1839               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1840
1841 // gp_rel relocs
1842 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1843               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1844 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1845               (ADDiu GPR32:$gp, tconstpool:$in)>;
1846
1847 // wrapper_pic
1848 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1849       MipsPat<(MipsWrapper RC:$gp, node:$in),
1850               (ADDiuOp RC:$gp, node:$in)>;
1851
1852 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1853 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1854 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1855 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1856 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1857 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1858
1859 let AdditionalPredicates = [NotInMicroMips] in {
1860 // Mips does not have "not", so we expand our way
1861 def : MipsPat<(not GPR32:$in),
1862               (NOR GPR32Opnd:$in, ZERO)>;
1863 }
1864
1865 // extended loads
1866 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1867 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1868 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1869
1870 // peepholes
1871 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1872
1873 // brcond patterns
1874 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1875                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1876                       Instruction SLTiuOp, Register ZEROReg> {
1877 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1878               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1879 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1880               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1881
1882 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1883               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1884 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1885               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1886 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1887               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1888 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1889               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1890 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1891               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1892 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1893               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1894
1895 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1896               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1897 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1898               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1899
1900 def : MipsPat<(brcond RC:$cond, bb:$dst),
1901               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1902 }
1903
1904 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1905
1906 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1907               (BLEZ i32:$lhs, bb:$dst)>;
1908 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1909               (BGEZ i32:$lhs, bb:$dst)>;
1910
1911 // setcc patterns
1912 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1913                      Instruction SLTuOp, Register ZEROReg> {
1914   def : MipsPat<(seteq RC:$lhs, 0),
1915                 (SLTiuOp RC:$lhs, 1)>;
1916   def : MipsPat<(setne RC:$lhs, 0),
1917                 (SLTuOp ZEROReg, RC:$lhs)>;
1918   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1919                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1920   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1921                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1922 }
1923
1924 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1925   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1926                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1927   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1928                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1929 }
1930
1931 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1932   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1933                 (SLTOp RC:$rhs, RC:$lhs)>;
1934   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1935                 (SLTuOp RC:$rhs, RC:$lhs)>;
1936 }
1937
1938 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1939   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1940                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1941   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1942                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1943 }
1944
1945 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1946                         Instruction SLTiuOp> {
1947   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1948                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1949   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1950                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1951 }
1952
1953 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1954 defm : SetlePats<GPR32, SLT, SLTu>;
1955 defm : SetgtPats<GPR32, SLT, SLTu>;
1956 defm : SetgePats<GPR32, SLT, SLTu>;
1957 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1958
1959 // bswap pattern
1960 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1961
1962 // Load halfword/word patterns.
1963 let AddedComplexity = 40 in {
1964   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1965   def : LoadRegImmPat<LH, i32, sextloadi16>;
1966   let AdditionalPredicates = [NotInMicroMips] in {
1967   def : LoadRegImmPat<LW, i32, load>;
1968   }
1969 }
1970
1971 //===----------------------------------------------------------------------===//
1972 // Floating Point Support
1973 //===----------------------------------------------------------------------===//
1974
1975 include "MipsInstrFPU.td"
1976 include "Mips64InstrInfo.td"
1977 include "MipsCondMov.td"
1978
1979 include "Mips32r6InstrInfo.td"
1980 include "Mips64r6InstrInfo.td"
1981
1982 //
1983 // Mips16
1984
1985 include "Mips16InstrFormats.td"
1986 include "Mips16InstrInfo.td"
1987
1988 // DSP
1989 include "MipsDSPInstrFormats.td"
1990 include "MipsDSPInstrInfo.td"
1991
1992 // MSA
1993 include "MipsMSAInstrFormats.td"
1994 include "MipsMSAInstrInfo.td"
1995
1996 // Micromips
1997 include "MicroMipsInstrFormats.td"
1998 include "MicroMipsInstrInfo.td"
1999 include "MicroMipsInstrFPU.td"
2000
2001 // Micromips r6
2002 include "MicroMips32r6InstrFormats.td"
2003 include "MicroMips32r6InstrInfo.td"
2004
2005 // Micromips64 r6
2006 include "MicroMips64r6InstrFormats.td"
2007 include "MicroMips64r6InstrInfo.td"