lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "MipsInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Mips profiles and nodes
  22 //===----------------------------------------------------------------------===//
  23
  24 def SDT_MipsRet          : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  25 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  26 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  27                                                 SDTCisSameAs<1, 2>,
  28                                                 SDTCisSameAs<3, 4>,
  29                                                 SDTCisInt<4>]>;
  30 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  31 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  32 def SDT_MipsMAddMSub     : SDTypeProfile<0, 4,
  33                                          [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>,
  34                                           SDTCisSameAs<1, 2>,
  35                                           SDTCisSameAs<2, 3>]>;
  36 def SDT_MipsDivRem       : SDTypeProfile<0, 2,
  37                                          [SDTCisInt<0>,
  38                                           SDTCisSameAs<0, 1>]>;
  39
  40 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  41
  42 def SDT_MipsDynAlloc    : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>,
  43                                                SDTCisSameAs<0, 1>]>;
  44 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  45
  46 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  47                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  48 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  49                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  50                                    SDTCisSameAs<0, 4>]>;
  51
  52 // Call
  53 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  54                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  55                           SDNPVariadic]>;
  56
  57 // Hi and Lo nodes are used to handle global addresses. Used on
  58 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  59 // static model. (nothing to do with Mips Registers Hi and Lo)
  60 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  61 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  62 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  63
  64 // TlsGd node is used to handle General Dynamic TLS
  65 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  66
  67 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  68 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  69 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  70
  71 // Thread pointer
  72 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  73
  74 // Return
  75 def MipsRet : SDNode<"MipsISD::Ret", SDT_MipsRet, [SDNPHasChain,
  76                      SDNPOptInGlue]>;
  77
  78 // These are target-independent nodes, but have target-specific formats.
  79 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  80                            [SDNPHasChain, SDNPOutGlue]>;
  81 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  82                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 // MAdd*/MSub* nodes
  85 def MipsMAdd      : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub,
  86                            [SDNPOptInGlue, SDNPOutGlue]>;
  87 def MipsMAddu     : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub,
  88                            [SDNPOptInGlue, SDNPOutGlue]>;
  89 def MipsMSub      : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub,
  90                            [SDNPOptInGlue, SDNPOutGlue]>;
  91 def MipsMSubu     : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub,
  92                            [SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 // DivRem(u) nodes
  95 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsDivRem,
  96                            [SDNPOutGlue]>;
  97 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsDivRem,
  98                            [SDNPOutGlue]>;
  99
 100 // Target constant nodes that are not part of any isel patterns and remain
 101 // unchanged can cause instructions with illegal operands to be emitted.
 102 // Wrapper node patterns give the instruction selector a chance to replace
 103 // target constant nodes that would otherwise remain unchanged with ADDiu
 104 // nodes. Without these wrapper node patterns, the following conditional move
 105 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 106 // compiled:
 107 //  movn  %got(d)($gp), %got(c)($gp), $4
 108 // This instruction is illegal since movn can take only register operands.
 109
 110 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 111
 112 // Pointer to dynamically allocated stack area.
 113 def MipsDynAlloc  : SDNode<"MipsISD::DynAlloc", SDT_MipsDynAlloc,
 114                            [SDNPHasChain, SDNPInGlue]>;
 115
 116 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain]>;
 117
 118 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 119 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 120
 121 //===----------------------------------------------------------------------===//
 122 // Mips Instruction Predicate Definitions.
 123 //===----------------------------------------------------------------------===//
 124 def HasSEInReg  : Predicate<"Subtarget.hasSEInReg()">;
 125 def HasBitCount : Predicate<"Subtarget.hasBitCount()">;
 126 def HasSwap     : Predicate<"Subtarget.hasSwap()">;
 127 def HasCondMov  : Predicate<"Subtarget.hasCondMov()">;
 128 def HasMips32    : Predicate<"Subtarget.hasMips32()">;
 129 def HasMips32r2  : Predicate<"Subtarget.hasMips32r2()">;
 130 def HasMips64    : Predicate<"Subtarget.hasMips64()">;
 131 def HasMips32r2Or64 : Predicate<"Subtarget.hasMips32r2Or64()">;
 132 def NotMips64    : Predicate<"!Subtarget.hasMips64()">;
 133 def HasMips64r2  : Predicate<"Subtarget.hasMips64r2()">;
 134 def IsN64       : Predicate<"Subtarget.isABI_N64()">;
 135 def NotN64      : Predicate<"!Subtarget.isABI_N64()">;
 136 def RelocStatic : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 137 def RelocPIC    : Predicate<"TM.getRelocationModel() == Reloc::PIC_">;
 138 def NoNaNsFPMath : Predicate<"TM.Options.NoNaNsFPMath">;
 139
 140 //===----------------------------------------------------------------------===//
 141 // Mips Operand, Complex Patterns and Transformations Definitions.
 142 //===----------------------------------------------------------------------===//
 143
 144 // Instruction operand types
 145 def jmptarget   : Operand<OtherVT> {
 146   let EncoderMethod = "getJumpTargetOpValue";
 147 }
 148 def brtarget    : Operand<OtherVT> {
 149   let EncoderMethod = "getBranchTargetOpValue";
 150   let OperandType = "OPERAND_PCREL";
 151 }
 152 def calltarget  : Operand<iPTR> {
 153   let EncoderMethod = "getJumpTargetOpValue";
 154 }
 155 def calltarget64: Operand<i64>;
 156 def simm16      : Operand<i32>;
 157 def simm16_64   : Operand<i64>;
 158 def shamt       : Operand<i32>;
 159
 160 // Unsigned Operand
 161 def uimm16      : Operand<i32> {
 162   let PrintMethod = "printUnsignedImm";
 163 }
 164
 165 // Address operand
 166 def mem : Operand<i32> {
 167   let PrintMethod = "printMemOperand";
 168   let MIOperandInfo = (ops CPURegs, simm16);
 169   let EncoderMethod = "getMemEncoding";
 170 }
 171
 172 def mem64 : Operand<i64> {
 173   let PrintMethod = "printMemOperand";
 174   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 175 }
 176
 177 def mem_ea : Operand<i32> {
 178   let PrintMethod = "printMemOperandEA";
 179   let MIOperandInfo = (ops CPURegs, simm16);
 180   let EncoderMethod = "getMemEncoding";
 181 }
 182
 183 def mem_ea_64 : Operand<i64> {
 184   let PrintMethod = "printMemOperandEA";
 185   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 186   let EncoderMethod = "getMemEncoding";
 187 }
 188
 189 // size operand of ext instruction
 190 def size_ext : Operand<i32> {
 191   let EncoderMethod = "getSizeExtEncoding";
 192 }
 193
 194 // size operand of ins instruction
 195 def size_ins : Operand<i32> {
 196   let EncoderMethod = "getSizeInsEncoding";
 197 }
 198
 199 // Transformation Function - get the lower 16 bits.
 200 def LO16 : SDNodeXForm<imm, [{
 201   return getImm(N, N->getZExtValue() & 0xFFFF);
 202 }]>;
 203
 204 // Transformation Function - get the higher 16 bits.
 205 def HI16 : SDNodeXForm<imm, [{
 206   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 207 }]>;
 208
 209 // Node immediate fits as 16-bit sign extended on target immediate.
 210 // e.g. addi, andi
 211 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 212
 213 // Node immediate fits as 16-bit zero extended on target immediate.
 214 // The LO16 param means that only the lower 16 bits of the node
 215 // immediate are caught.
 216 // e.g. addiu, sltiu
 217 def immZExt16  : PatLeaf<(imm), [{
 218   if (N->getValueType(0) == MVT::i32)
 219     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 220   else
 221     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 222 }], LO16>;
 223
 224 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 225 def immLow16Zero : PatLeaf<(imm), [{
 226   int64_t Val = N->getSExtValue();
 227   return isInt<32>(Val) && !(Val & 0xffff);
 228 }]>;
 229
 230 // shamt field must fit in 5 bits.
 231 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 232
 233 // Mips Address Mode! SDNode frameindex could possibily be a match
 234 // since load and store instructions from stack used it.
 235 def addr : ComplexPattern<iPTR, 2, "SelectAddr", [frameindex], [SDNPWantParent]>;
 236
 237 //===----------------------------------------------------------------------===//
 238 // Pattern fragment for load/store
 239 //===----------------------------------------------------------------------===//
 240 class UnalignedLoad<PatFrag Node> :
 241   PatFrag<(ops node:$ptr), (Node node:$ptr), [{
 242   LoadSDNode *LD = cast<LoadSDNode>(N);
 243   return LD->getMemoryVT().getSizeInBits()/8 > LD->getAlignment();
 244 }]>;
 245
 246 class AlignedLoad<PatFrag Node> :
 247   PatFrag<(ops node:$ptr), (Node node:$ptr), [{
 248   LoadSDNode *LD = cast<LoadSDNode>(N);
 249   return LD->getMemoryVT().getSizeInBits()/8 <= LD->getAlignment();
 250 }]>;
 251
 252 class UnalignedStore<PatFrag Node> :
 253   PatFrag<(ops node:$val, node:$ptr), (Node node:$val, node:$ptr), [{
 254   StoreSDNode *SD = cast<StoreSDNode>(N);
 255   return SD->getMemoryVT().getSizeInBits()/8 > SD->getAlignment();
 256 }]>;
 257
 258 class AlignedStore<PatFrag Node> :
 259   PatFrag<(ops node:$val, node:$ptr), (Node node:$val, node:$ptr), [{
 260   StoreSDNode *SD = cast<StoreSDNode>(N);
 261   return SD->getMemoryVT().getSizeInBits()/8 <= SD->getAlignment();
 262 }]>;
 263
 264 // Load/Store PatFrags.
 265 def sextloadi16_a   : AlignedLoad<sextloadi16>;
 266 def zextloadi16_a   : AlignedLoad<zextloadi16>;
 267 def extloadi16_a    : AlignedLoad<extloadi16>;
 268 def load_a          : AlignedLoad<load>;
 269 def sextloadi32_a   : AlignedLoad<sextloadi32>;
 270 def zextloadi32_a   : AlignedLoad<zextloadi32>;
 271 def extloadi32_a    : AlignedLoad<extloadi32>;
 272 def truncstorei16_a : AlignedStore<truncstorei16>;
 273 def store_a         : AlignedStore<store>;
 274 def truncstorei32_a : AlignedStore<truncstorei32>;
 275 def sextloadi16_u   : UnalignedLoad<sextloadi16>;
 276 def zextloadi16_u   : UnalignedLoad<zextloadi16>;
 277 def extloadi16_u    : UnalignedLoad<extloadi16>;
 278 def load_u          : UnalignedLoad<load>;
 279 def sextloadi32_u   : UnalignedLoad<sextloadi32>;
 280 def zextloadi32_u   : UnalignedLoad<zextloadi32>;
 281 def extloadi32_u    : UnalignedLoad<extloadi32>;
 282 def truncstorei16_u : UnalignedStore<truncstorei16>;
 283 def store_u         : UnalignedStore<store>;
 284 def truncstorei32_u : UnalignedStore<truncstorei32>;
 285
 286 //===----------------------------------------------------------------------===//
 287 // Instructions specific format
 288 //===----------------------------------------------------------------------===//
 289
 290 // Arithmetic and logical instructions with 3 register operands.
 291 class ArithLogicR<bits<6> op, bits<6> func, string instr_asm, SDNode OpNode,
 292                   InstrItinClass itin, RegisterClass RC, bit isComm = 0>:
 293   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 294      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 295      [(set RC:$rd, (OpNode RC:$rs, RC:$rt))], itin> {
 296   let shamt = 0;
 297   let isCommutable = isComm;
 298 }
 299
 300 class ArithOverflowR<bits<6> op, bits<6> func, string instr_asm,
 301                     InstrItinClass itin, RegisterClass RC, bit isComm = 0>:
 302   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 303      !strconcat(instr_asm, "\t$rd, $rs, $rt"), [], itin> {
 304   let shamt = 0;
 305   let isCommutable = isComm;
 306 }
 307
 308 // Arithmetic and logical instructions with 2 register operands.
 309 class ArithLogicI<bits<6> op, string instr_asm, SDNode OpNode,
 310                   Operand Od, PatLeaf imm_type, RegisterClass RC> :
 311   FI<op, (outs RC:$rt), (ins RC:$rs, Od:$imm16),
 312      !strconcat(instr_asm, "\t$rt, $rs, $imm16"),
 313      [(set RC:$rt, (OpNode RC:$rs, imm_type:$imm16))], IIAlu>;
 314
 315 class ArithOverflowI<bits<6> op, string instr_asm, SDNode OpNode,
 316                      Operand Od, PatLeaf imm_type, RegisterClass RC> :
 317   FI<op, (outs RC:$rt), (ins RC:$rs, Od:$imm16),
 318      !strconcat(instr_asm, "\t$rt, $rs, $imm16"), [], IIAlu>;
 319
 320 // Arithmetic Multiply ADD/SUB
 321 let rd = 0, shamt = 0, Defs = [HI, LO], Uses = [HI, LO] in
 322 class MArithR<bits<6> func, string instr_asm, SDNode op, bit isComm = 0> :
 323   FR<0x1c, func, (outs), (ins CPURegs:$rs, CPURegs:$rt),
 324      !strconcat(instr_asm, "\t$rs, $rt"),
 325      [(op CPURegs:$rs, CPURegs:$rt, LO, HI)], IIImul> {
 326   let rd = 0;
 327   let shamt = 0;
 328   let isCommutable = isComm;
 329 }
 330
 331 //  Logical
 332 class LogicNOR<bits<6> op, bits<6> func, string instr_asm, RegisterClass RC>:
 333   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 334      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 335      [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu> {
 336   let shamt = 0;
 337   let isCommutable = 1;
 338 }
 339
 340 // Shifts
 341 class shift_rotate_imm<bits<6> func, bits<5> isRotate, string instr_asm,
 342                        SDNode OpNode, PatFrag PF, Operand ImmOpnd,
 343                        RegisterClass RC>:
 344   FR<0x00, func, (outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 345      !strconcat(instr_asm, "\t$rd, $rt, $shamt"),
 346      [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu> {
 347   let rs = isRotate;
 348 }
 349
 350 // 32-bit shift instructions.
 351 class shift_rotate_imm32<bits<6> func, bits<5> isRotate, string instr_asm,
 352                          SDNode OpNode>:
 353   shift_rotate_imm<func, isRotate, instr_asm, OpNode, immZExt5, shamt, CPURegs>;
 354
 355 class shift_rotate_reg<bits<6> func, bits<5> isRotate, string instr_asm,
 356                        SDNode OpNode, RegisterClass RC>:
 357   FR<0x00, func, (outs RC:$rd), (ins CPURegs:$rs, RC:$rt),
 358      !strconcat(instr_asm, "\t$rd, $rt, $rs"),
 359      [(set RC:$rd, (OpNode RC:$rt, CPURegs:$rs))], IIAlu> {
 360   let shamt = isRotate;
 361 }
 362
 363 // Load Upper Imediate
 364 class LoadUpper<bits<6> op, string instr_asm, RegisterClass RC, Operand Imm>:
 365   FI<op, (outs RC:$rt), (ins Imm:$imm16),
 366      !strconcat(instr_asm, "\t$rt, $imm16"), [], IIAlu> {
 367   let rs = 0;
 368 }
 369
 370 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 371           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 372   bits<21> addr;
 373   let Inst{25-21} = addr{20-16};
 374   let Inst{15-0}  = addr{15-0};
 375 }
 376
 377 // Memory Load/Store
 378 let canFoldAsLoad = 1 in
 379 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 380             Operand MemOpnd, bit Pseudo>:
 381   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr),
 382      !strconcat(instr_asm, "\t$rt, $addr"),
 383      [(set RC:$rt, (OpNode addr:$addr))], IILoad> {
 384   let isPseudo = Pseudo;
 385 }
 386
 387 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 388              Operand MemOpnd, bit Pseudo>:
 389   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 390      !strconcat(instr_asm, "\t$rt, $addr"),
 391      [(OpNode RC:$rt, addr:$addr)], IIStore> {
 392   let isPseudo = Pseudo;
 393 }
 394
 395 // Unaligned Memory Load/Store
 396 let canFoldAsLoad = 1 in
 397 class LoadUnAlign<bits<6> op, RegisterClass RC, Operand MemOpnd>:
 398   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr), "", [], IILoad> {}
 399
 400 class StoreUnAlign<bits<6> op, RegisterClass RC, Operand MemOpnd>:
 401   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr), "", [], IIStore> {}
 402
 403 // 32-bit load.
 404 multiclass LoadM32<bits<6> op, string instr_asm, PatFrag OpNode,
 405                    bit Pseudo = 0> {
 406   def #NAME# : LoadM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 407                Requires<[NotN64]>;
 408   def _P8    : LoadM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 409                Requires<[IsN64]>;
 410 }
 411
 412 // 64-bit load.
 413 multiclass LoadM64<bits<6> op, string instr_asm, PatFrag OpNode,
 414                    bit Pseudo = 0> {
 415   def #NAME# : LoadM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 416                Requires<[NotN64]>;
 417   def _P8    : LoadM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 418                Requires<[IsN64]>;
 419 }
 420
 421 // 32-bit load.
 422 multiclass LoadUnAlign32<bits<6> op> {
 423   def #NAME# : LoadUnAlign<op, CPURegs, mem>,
 424                Requires<[NotN64]>;
 425   def _P8    : LoadUnAlign<op, CPURegs, mem64>,
 426                Requires<[IsN64]>;
 427 }
 428 // 32-bit store.
 429 multiclass StoreM32<bits<6> op, string instr_asm, PatFrag OpNode,
 430                     bit Pseudo = 0> {
 431   def #NAME# : StoreM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 432                Requires<[NotN64]>;
 433   def _P8    : StoreM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 434                Requires<[IsN64]>;
 435 }
 436
 437 // 64-bit store.
 438 multiclass StoreM64<bits<6> op, string instr_asm, PatFrag OpNode,
 439                     bit Pseudo = 0> {
 440   def #NAME# : StoreM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 441                Requires<[NotN64]>;
 442   def _P8    : StoreM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 443                Requires<[IsN64]>;
 444 }
 445
 446 // 32-bit store.
 447 multiclass StoreUnAlign32<bits<6> op> {
 448   def #NAME# : StoreUnAlign<op, CPURegs, mem>,
 449                Requires<[NotN64]>;
 450   def _P8    : StoreUnAlign<op, CPURegs, mem64>,
 451                Requires<[IsN64]>;
 452 }
 453
 454 // Conditional Branch
 455 class CBranch<bits<6> op, string instr_asm, PatFrag cond_op, RegisterClass RC>:
 456   BranchBase<op, (outs), (ins RC:$rs, RC:$rt, brtarget:$imm16),
 457              !strconcat(instr_asm, "\t$rs, $rt, $imm16"),
 458              [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$imm16)], IIBranch> {
 459   let isBranch = 1;
 460   let isTerminator = 1;
 461   let hasDelaySlot = 1;
 462 }
 463
 464 class CBranchZero<bits<6> op, bits<5> _rt, string instr_asm, PatFrag cond_op,
 465                   RegisterClass RC>:
 466   BranchBase<op, (outs), (ins RC:$rs, brtarget:$imm16),
 467              !strconcat(instr_asm, "\t$rs, $imm16"),
 468              [(brcond (i32 (cond_op RC:$rs, 0)), bb:$imm16)], IIBranch> {
 469   let rt = _rt;
 470   let isBranch = 1;
 471   let isTerminator = 1;
 472   let hasDelaySlot = 1;
 473 }
 474
 475 // SetCC
 476 class SetCC_R<bits<6> op, bits<6> func, string instr_asm, PatFrag cond_op,
 477               RegisterClass RC>:
 478   FR<op, func, (outs CPURegs:$rd), (ins RC:$rs, RC:$rt),
 479      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 480      [(set CPURegs:$rd, (cond_op RC:$rs, RC:$rt))],
 481      IIAlu> {
 482   let shamt = 0;
 483 }
 484
 485 class SetCC_I<bits<6> op, string instr_asm, PatFrag cond_op, Operand Od,
 486               PatLeaf imm_type, RegisterClass RC>:
 487   FI<op, (outs CPURegs:$rt), (ins RC:$rs, Od:$imm16),
 488      !strconcat(instr_asm, "\t$rt, $rs, $imm16"),
 489      [(set CPURegs:$rt, (cond_op RC:$rs, imm_type:$imm16))],
 490      IIAlu>;
 491
 492 // Jump
 493 class JumpFJ<bits<6> op, string instr_asm>:
 494   FJ<op, (outs), (ins jmptarget:$target),
 495      !strconcat(instr_asm, "\t$target"), [(br bb:$target)], IIBranch> {
 496   let isBranch=1;
 497   let isTerminator=1;
 498   let isBarrier=1;
 499   let hasDelaySlot = 1;
 500   let Predicates = [RelocStatic];
 501 }
 502
 503 // Unconditional branch
 504 class UncondBranch<bits<6> op, string instr_asm>:
 505   BranchBase<op, (outs), (ins brtarget:$imm16),
 506              !strconcat(instr_asm, "\t$imm16"), [(br bb:$imm16)], IIBranch> {
 507   let rs = 0;
 508   let rt = 0;
 509   let isBranch = 1;
 510   let isTerminator = 1;
 511   let isBarrier = 1;
 512   let hasDelaySlot = 1;
 513   let Predicates = [RelocPIC];
 514 }
 515
 516 let isBranch=1, isTerminator=1, isBarrier=1, rd=0, hasDelaySlot = 1,
 517     isIndirectBranch = 1 in
 518 class JumpFR<bits<6> op, bits<6> func, string instr_asm, RegisterClass RC>:
 519   FR<op, func, (outs), (ins RC:$rs),
 520      !strconcat(instr_asm, "\t$rs"), [(brind RC:$rs)], IIBranch> {
 521   let rt = 0;
 522   let rd = 0;
 523   let shamt = 0;
 524 }
 525
 526 // Jump and Link (Call)
 527 let isCall=1, hasDelaySlot=1 in {
 528   class JumpLink<bits<6> op, string instr_asm>:
 529     FJ<op, (outs), (ins calltarget:$target, variable_ops),
 530        !strconcat(instr_asm, "\t$target"), [(MipsJmpLink imm:$target)],
 531        IIBranch>;
 532
 533   class JumpLinkReg<bits<6> op, bits<6> func, string instr_asm,
 534                     RegisterClass RC>:
 535     FR<op, func, (outs), (ins RC:$rs, variable_ops),
 536        !strconcat(instr_asm, "\t$rs"), [(MipsJmpLink RC:$rs)], IIBranch> {
 537     let rt = 0;
 538     let rd = 31;
 539     let shamt = 0;
 540   }
 541
 542   class BranchLink<string instr_asm, bits<5> _rt, RegisterClass RC>:
 543     FI<0x1, (outs), (ins RC:$rs, brtarget:$imm16, variable_ops),
 544        !strconcat(instr_asm, "\t$rs, $imm16"), [], IIBranch> {
 545     let rt = _rt;
 546   }
 547 }
 548
 549 // Mul, Div
 550 class Mult<bits<6> func, string instr_asm, InstrItinClass itin,
 551            RegisterClass RC, list<Register> DefRegs>:
 552   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 553      !strconcat(instr_asm, "\t$rs, $rt"), [], itin> {
 554   let rd = 0;
 555   let shamt = 0;
 556   let isCommutable = 1;
 557   let Defs = DefRegs;
 558 }
 559
 560 class Mult32<bits<6> func, string instr_asm, InstrItinClass itin>:
 561   Mult<func, instr_asm, itin, CPURegs, [HI, LO]>;
 562
 563 class Div<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin,
 564           RegisterClass RC, list<Register> DefRegs>:
 565   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 566      !strconcat(instr_asm, "\t$$zero, $rs, $rt"),
 567      [(op RC:$rs, RC:$rt)], itin> {
 568   let rd = 0;
 569   let shamt = 0;
 570   let Defs = DefRegs;
 571 }
 572
 573 class Div32<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
 574   Div<op, func, instr_asm, itin, CPURegs, [HI, LO]>;
 575
 576 // Move from Hi/Lo
 577 class MoveFromLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 578                    list<Register> UseRegs>:
 579   FR<0x00, func, (outs RC:$rd), (ins),
 580      !strconcat(instr_asm, "\t$rd"), [], IIHiLo> {
 581   let rs = 0;
 582   let rt = 0;
 583   let shamt = 0;
 584   let Uses = UseRegs;
 585 }
 586
 587 class MoveToLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 588                  list<Register> DefRegs>:
 589   FR<0x00, func, (outs), (ins RC:$rs),
 590      !strconcat(instr_asm, "\t$rs"), [], IIHiLo> {
 591   let rt = 0;
 592   let rd = 0;
 593   let shamt = 0;
 594   let Defs = DefRegs;
 595 }
 596
 597 class EffectiveAddress<string instr_asm, RegisterClass RC, Operand Mem> :
 598   FMem<0x09, (outs RC:$rt), (ins Mem:$addr),
 599      instr_asm, [(set RC:$rt, addr:$addr)], IIAlu>;
 600
 601 // Count Leading Ones/Zeros in Word
 602 class CountLeading0<bits<6> func, string instr_asm, RegisterClass RC>:
 603   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 604      !strconcat(instr_asm, "\t$rd, $rs"),
 605      [(set RC:$rd, (ctlz RC:$rs))], IIAlu>,
 606      Requires<[HasBitCount]> {
 607   let shamt = 0;
 608   let rt = rd;
 609 }
 610
 611 class CountLeading1<bits<6> func, string instr_asm, RegisterClass RC>:
 612   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 613      !strconcat(instr_asm, "\t$rd, $rs"),
 614      [(set RC:$rd, (ctlz (not RC:$rs)))], IIAlu>,
 615      Requires<[HasBitCount]> {
 616   let shamt = 0;
 617   let rt = rd;
 618 }
 619
 620 // Sign Extend in Register.
 621 class SignExtInReg<bits<5> sa, string instr_asm, ValueType vt,
 622                    RegisterClass RC>:
 623   FR<0x1f, 0x20, (outs RC:$rd), (ins RC:$rt),
 624      !strconcat(instr_asm, "\t$rd, $rt"),
 625      [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary> {
 626   let rs = 0;
 627   let shamt = sa;
 628   let Predicates = [HasSEInReg];
 629 }
 630
 631 // Subword Swap
 632 class SubwordSwap<bits<6> func, bits<5> sa, string instr_asm, RegisterClass RC>:
 633   FR<0x1f, func, (outs RC:$rd), (ins RC:$rt),
 634      !strconcat(instr_asm, "\t$rd, $rt"), [], NoItinerary> {
 635   let rs = 0;
 636   let shamt = sa;
 637   let Predicates = [HasSwap];
 638 }
 639
 640 // Read Hardware
 641 class ReadHardware<RegisterClass CPURegClass, RegisterClass HWRegClass>
 642   : FR<0x1f, 0x3b, (outs CPURegClass:$rt), (ins HWRegClass:$rd),
 643        "rdhwr\t$rt, $rd", [], IIAlu> {
 644   let rs = 0;
 645   let shamt = 0;
 646 }
 647
 648 // Ext and Ins
 649 class ExtBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 650   FR<0x1f, _funct, (outs RC:$rt), (ins RC:$rs, uimm16:$pos, size_ext:$sz),
 651      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 652      [(set RC:$rt, (MipsExt RC:$rs, imm:$pos, imm:$sz))], NoItinerary> {
 653   bits<5> pos;
 654   bits<5> sz;
 655   let rd = sz;
 656   let shamt = pos;
 657   let Predicates = [HasMips32r2];
 658 }
 659
 660 class InsBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 661   FR<0x1f, _funct, (outs RC:$rt),
 662      (ins RC:$rs, uimm16:$pos, size_ins:$sz, RC:$src),
 663      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 664      [(set RC:$rt, (MipsIns RC:$rs, imm:$pos, imm:$sz, RC:$src))],
 665      NoItinerary> {
 666   bits<5> pos;
 667   bits<5> sz;
 668   let rd = sz;
 669   let shamt = pos;
 670   let Predicates = [HasMips32r2];
 671   let Constraints = "$src = $rt";
 672 }
 673
 674 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 675 class Atomic2Ops<PatFrag Op, string Opstr, RegisterClass DRC,
 676                  RegisterClass PRC> :
 677   MipsPseudo<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 678              !strconcat("atomic_", Opstr, "\t$dst, $ptr, $incr"),
 679              [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 680
 681 multiclass Atomic2Ops32<PatFrag Op, string Opstr> {
 682   def #NAME# : Atomic2Ops<Op, Opstr, CPURegs, CPURegs>, Requires<[NotN64]>;
 683   def _P8    : Atomic2Ops<Op, Opstr, CPURegs, CPU64Regs>, Requires<[IsN64]>;
 684 }
 685
 686 // Atomic Compare & Swap.
 687 class AtomicCmpSwap<PatFrag Op, string Width, RegisterClass DRC,
 688                     RegisterClass PRC> :
 689   MipsPseudo<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 690              !strconcat("atomic_cmp_swap_", Width, "\t$dst, $ptr, $cmp, $swap"),
 691              [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 692
 693 multiclass AtomicCmpSwap32<PatFrag Op, string Width>  {
 694   def #NAME# : AtomicCmpSwap<Op, Width, CPURegs, CPURegs>, Requires<[NotN64]>;
 695   def _P8    : AtomicCmpSwap<Op, Width, CPURegs, CPU64Regs>, Requires<[IsN64]>;
 696 }
 697
 698 class LLBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 699   FMem<Opc, (outs RC:$rt), (ins Mem:$addr),
 700        !strconcat(opstring, "\t$rt, $addr"), [], IILoad> {
 701   let mayLoad = 1;
 702 }
 703
 704 class SCBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 705   FMem<Opc, (outs RC:$dst), (ins RC:$rt, Mem:$addr),
 706        !strconcat(opstring, "\t$rt, $addr"), [], IIStore> {
 707   let mayStore = 1;
 708   let Constraints = "$rt = $dst";
 709 }
 710
 711 //===----------------------------------------------------------------------===//
 712 // Pseudo instructions
 713 //===----------------------------------------------------------------------===//
 714
 715 // As stack alignment is always done with addiu, we need a 16-bit immediate
 716 let Defs = [SP], Uses = [SP] in {
 717 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins uimm16:$amt),
 718                                   "!ADJCALLSTACKDOWN $amt",
 719                                   [(callseq_start timm:$amt)]>;
 720 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins uimm16:$amt1, uimm16:$amt2),
 721                                   "!ADJCALLSTACKUP $amt1",
 722                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 723 }
 724
 725 // Some assembly macros need to avoid pseudoinstructions and assembler
 726 // automatic reodering, we should reorder ourselves.
 727 def MACRO     : MipsPseudo<(outs), (ins), ".set\tmacro",     []>;
 728 def REORDER   : MipsPseudo<(outs), (ins), ".set\treorder",   []>;
 729 def NOMACRO   : MipsPseudo<(outs), (ins), ".set\tnomacro",   []>;
 730 def NOREORDER : MipsPseudo<(outs), (ins), ".set\tnoreorder", []>;
 731
 732 // These macros are inserted to prevent GAS from complaining
 733 // when using the AT register.
 734 def NOAT      : MipsPseudo<(outs), (ins), ".set\tnoat", []>;
 735 def ATMACRO   : MipsPseudo<(outs), (ins), ".set\tat", []>;
 736
 737 // When handling PIC code the assembler needs .cpload and .cprestore
 738 // directives. If the real instructions corresponding these directives
 739 // are used, we have the same behavior, but get also a bunch of warnings
 740 // from the assembler.
 741 def CPLOAD : MipsPseudo<(outs), (ins CPURegs:$picreg), ".cpload\t$picreg", []>;
 742 def CPRESTORE : MipsPseudo<(outs), (ins i32imm:$loc), ".cprestore\t$loc", []>;
 743
 744 // For O32 ABI & PIC & non-fixed global base register, the following instruction
 745 // seqeunce is emitted to set the global base register:
 746 //
 747 //  0. lui   $2, %hi(_gp_disp)
 748 //  1. addiu $2, $2, %lo(_gp_disp)
 749 //  2. addu  $globalbasereg, $2, $t9
 750 //
 751 // SETGP01 is emitted during Prologue/Epilogue insertion and then converted to
 752 // instructions 0 and 1 in the sequence above during MC lowering.
 753 // SETGP2 is emitted just before register allocation and converted to
 754 // instruction 2 just prior to post-RA scheduling.
 755 //
 756 // These pseudo instructions are needed to ensure no instructions are inserted
 757 // before or between instructions 0 and 1, which is a limitation imposed by
 758 // GNU linker.
 759
 760 def SETGP01 : MipsPseudo<(outs CPURegs:$dst), (ins), "", []>;
 761 def SETGP2 : MipsPseudo<(outs CPURegs:$globalreg), (ins CPURegs:$picreg), "",
 762                         []>;
 763
 764 let usesCustomInserter = 1 in {
 765   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8, "load_add_8">;
 766   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16, "load_add_16">;
 767   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32, "load_add_32">;
 768   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8, "load_sub_8">;
 769   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16, "load_sub_16">;
 770   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32, "load_sub_32">;
 771   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8, "load_and_8">;
 772   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16, "load_and_16">;
 773   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32, "load_and_32">;
 774   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8, "load_or_8">;
 775   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16, "load_or_16">;
 776   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32, "load_or_32">;
 777   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8, "load_xor_8">;
 778   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16, "load_xor_16">;
 779   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32, "load_xor_32">;
 780   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8, "load_nand_8">;
 781   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16, "load_nand_16">;
 782   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32, "load_nand_32">;
 783
 784   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8, "swap_8">;
 785   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16, "swap_16">;
 786   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32, "swap_32">;
 787
 788   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8, "8">;
 789   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16, "16">;
 790   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32, "32">;
 791 }
 792
 793 //===----------------------------------------------------------------------===//
 794 // Instruction definition
 795 //===----------------------------------------------------------------------===//
 796
 797 //===----------------------------------------------------------------------===//
 798 // MipsI Instructions
 799 //===----------------------------------------------------------------------===//
 800
 801 /// Arithmetic Instructions (ALU Immediate)
 802 def ADDiu   : ArithLogicI<0x09, "addiu", add, simm16, immSExt16, CPURegs>;
 803 def ADDi    : ArithOverflowI<0x08, "addi", add, simm16, immSExt16, CPURegs>;
 804 def SLTi    : SetCC_I<0x0a, "slti", setlt, simm16, immSExt16, CPURegs>;
 805 def SLTiu   : SetCC_I<0x0b, "sltiu", setult, simm16, immSExt16, CPURegs>;
 806 def ANDi    : ArithLogicI<0x0c, "andi", and, uimm16, immZExt16, CPURegs>;
 807 def ORi     : ArithLogicI<0x0d, "ori", or, uimm16, immZExt16, CPURegs>;
 808 def XORi    : ArithLogicI<0x0e, "xori", xor, uimm16, immZExt16, CPURegs>;
 809 def LUi     : LoadUpper<0x0f, "lui", CPURegs, uimm16>;
 810
 811 /// Arithmetic Instructions (3-Operand, R-Type)
 812 def ADDu    : ArithLogicR<0x00, 0x21, "addu", add, IIAlu, CPURegs, 1>;
 813 def SUBu    : ArithLogicR<0x00, 0x23, "subu", sub, IIAlu, CPURegs>;
 814 def ADD     : ArithOverflowR<0x00, 0x20, "add", IIAlu, CPURegs, 1>;
 815 def SUB     : ArithOverflowR<0x00, 0x22, "sub", IIAlu, CPURegs>;
 816 def SLT     : SetCC_R<0x00, 0x2a, "slt", setlt, CPURegs>;
 817 def SLTu    : SetCC_R<0x00, 0x2b, "sltu", setult, CPURegs>;
 818 def AND     : ArithLogicR<0x00, 0x24, "and", and, IIAlu, CPURegs, 1>;
 819 def OR      : ArithLogicR<0x00, 0x25, "or",  or, IIAlu, CPURegs, 1>;
 820 def XOR     : ArithLogicR<0x00, 0x26, "xor", xor, IIAlu, CPURegs, 1>;
 821 def NOR     : LogicNOR<0x00, 0x27, "nor", CPURegs>;
 822
 823 /// Shift Instructions
 824 def SLL     : shift_rotate_imm32<0x00, 0x00, "sll", shl>;
 825 def SRL     : shift_rotate_imm32<0x02, 0x00, "srl", srl>;
 826 def SRA     : shift_rotate_imm32<0x03, 0x00, "sra", sra>;
 827 def SLLV    : shift_rotate_reg<0x04, 0x00, "sllv", shl, CPURegs>;
 828 def SRLV    : shift_rotate_reg<0x06, 0x00, "srlv", srl, CPURegs>;
 829 def SRAV    : shift_rotate_reg<0x07, 0x00, "srav", sra, CPURegs>;
 830
 831 // Rotate Instructions
 832 let Predicates = [HasMips32r2] in {
 833     def ROTR    : shift_rotate_imm32<0x02, 0x01, "rotr", rotr>;
 834     def ROTRV   : shift_rotate_reg<0x06, 0x01, "rotrv", rotr, CPURegs>;
 835 }
 836
 837 /// Load and Store Instructions
 838 ///  aligned
 839 defm LB      : LoadM32<0x20, "lb",  sextloadi8>;
 840 defm LBu     : LoadM32<0x24, "lbu", zextloadi8>;
 841 defm LH      : LoadM32<0x21, "lh",  sextloadi16_a>;
 842 defm LHu     : LoadM32<0x25, "lhu", zextloadi16_a>;
 843 defm LW      : LoadM32<0x23, "lw",  load_a>;
 844 defm SB      : StoreM32<0x28, "sb", truncstorei8>;
 845 defm SH      : StoreM32<0x29, "sh", truncstorei16_a>;
 846 defm SW      : StoreM32<0x2b, "sw", store_a>;
 847
 848 ///  unaligned
 849 defm ULH     : LoadM32<0x21, "ulh",  sextloadi16_u, 1>;
 850 defm ULHu    : LoadM32<0x25, "ulhu", zextloadi16_u, 1>;
 851 defm ULW     : LoadM32<0x23, "ulw",  load_u, 1>;
 852 defm USH     : StoreM32<0x29, "ush", truncstorei16_u, 1>;
 853 defm USW     : StoreM32<0x2b, "usw", store_u, 1>;
 854
 855 /// Primitives for unaligned
 856 defm LWL     : LoadUnAlign32<0x22>;
 857 defm LWR     : LoadUnAlign32<0x26>;
 858 defm SWL     : StoreUnAlign32<0x2A>;
 859 defm SWR     : StoreUnAlign32<0x2E>;
 860
 861 let hasSideEffects = 1 in
 862 def SYNC : MipsInst<(outs), (ins i32imm:$stype), "sync $stype",
 863                     [(MipsSync imm:$stype)], NoItinerary, FrmOther>
 864 {
 865   bits<5> stype;
 866   let Opcode = 0;
 867   let Inst{25-11} = 0;
 868   let Inst{10-6} = stype;
 869   let Inst{5-0} = 15;
 870 }
 871
 872 /// Load-linked, Store-conditional
 873 def LL    : LLBase<0x30, "ll", CPURegs, mem>, Requires<[NotN64]>;
 874 def LL_P8 : LLBase<0x30, "ll", CPURegs, mem64>, Requires<[IsN64]>;
 875 def SC    : SCBase<0x38, "sc", CPURegs, mem>, Requires<[NotN64]>;
 876 def SC_P8 : SCBase<0x38, "sc", CPURegs, mem64>, Requires<[IsN64]>;
 877
 878 /// Jump and Branch Instructions
 879 def J       : JumpFJ<0x02, "j">;
 880 def JR      : JumpFR<0x00, 0x08, "jr", CPURegs>;
 881 def B       : UncondBranch<0x04, "b">;
 882 def BEQ     : CBranch<0x04, "beq", seteq, CPURegs>;
 883 def BNE     : CBranch<0x05, "bne", setne, CPURegs>;
 884 def BGEZ    : CBranchZero<0x01, 1, "bgez", setge, CPURegs>;
 885 def BGTZ    : CBranchZero<0x07, 0, "bgtz", setgt, CPURegs>;
 886 def BLEZ    : CBranchZero<0x06, 0, "blez", setle, CPURegs>;
 887 def BLTZ    : CBranchZero<0x01, 0, "bltz", setlt, CPURegs>;
 888
 889 def JAL  : JumpLink<0x03, "jal">;
 890 def JALR : JumpLinkReg<0x00, 0x09, "jalr", CPURegs>;
 891 def BGEZAL  : BranchLink<"bgezal", 0x11, CPURegs>;
 892 def BLTZAL  : BranchLink<"bltzal", 0x10, CPURegs>;
 893
 894 let isReturn=1, isTerminator=1, hasDelaySlot=1,
 895     isBarrier=1, hasCtrlDep=1, rd=0, rt=0, shamt=0 in
 896   def RET : FR <0x00, 0x08, (outs), (ins CPURegs:$target),
 897                 "jr\t$target", [(MipsRet CPURegs:$target)], IIBranch>;
 898
 899 /// Multiply and Divide Instructions.
 900 def MULT    : Mult32<0x18, "mult", IIImul>;
 901 def MULTu   : Mult32<0x19, "multu", IIImul>;
 902 def SDIV    : Div32<MipsDivRem, 0x1a, "div", IIIdiv>;
 903 def UDIV    : Div32<MipsDivRemU, 0x1b, "divu", IIIdiv>;
 904
 905 def MTHI : MoveToLOHI<0x11, "mthi", CPURegs, [HI]>;
 906 def MTLO : MoveToLOHI<0x13, "mtlo", CPURegs, [LO]>;
 907 def MFHI : MoveFromLOHI<0x10, "mfhi", CPURegs, [HI]>;
 908 def MFLO : MoveFromLOHI<0x12, "mflo", CPURegs, [LO]>;
 909
 910 /// Sign Ext In Register Instructions.
 911 def SEB : SignExtInReg<0x10, "seb", i8, CPURegs>;
 912 def SEH : SignExtInReg<0x18, "seh", i16, CPURegs>;
 913
 914 /// Count Leading
 915 def CLZ : CountLeading0<0x20, "clz", CPURegs>;
 916 def CLO : CountLeading1<0x21, "clo", CPURegs>;
 917
 918 /// Word Swap Bytes Within Halfwords
 919 def WSBH : SubwordSwap<0x20, 0x2, "wsbh", CPURegs>;
 920
 921 /// No operation
 922 let addr=0 in
 923   def NOP   : FJ<0, (outs), (ins), "nop", [], IIAlu>;
 924
 925 // FrameIndexes are legalized when they are operands from load/store
 926 // instructions. The same not happens for stack address copies, so an
 927 // add op with mem ComplexPattern is used and the stack address copy
 928 // can be matched. It's similar to Sparc LEA_ADDRi
 929 def LEA_ADDiu : EffectiveAddress<"addiu\t$rt, $addr", CPURegs, mem_ea>;
 930
 931 // DynAlloc node points to dynamically allocated stack space.
 932 // $sp is added to the list of implicitly used registers to prevent dead code
 933 // elimination from removing instructions that modify $sp.
 934 let Uses = [SP] in
 935 def DynAlloc : EffectiveAddress<"addiu\t$rt, $addr", CPURegs, mem_ea>;
 936
 937 // MADD*/MSUB*
 938 def MADD  : MArithR<0, "madd", MipsMAdd, 1>;
 939 def MADDU : MArithR<1, "maddu", MipsMAddu, 1>;
 940 def MSUB  : MArithR<4, "msub", MipsMSub>;
 941 def MSUBU : MArithR<5, "msubu", MipsMSubu>;
 942
 943 // MUL is a assembly macro in the current used ISAs. In recent ISA's
 944 // it is a real instruction.
 945 def MUL   : ArithLogicR<0x1c, 0x02, "mul", mul, IIImul, CPURegs, 1>,
 946             Requires<[HasMips32]>;
 947
 948 def RDHWR : ReadHardware<CPURegs, HWRegs>;
 949
 950 def EXT : ExtBase<0, "ext", CPURegs>;
 951 def INS : InsBase<4, "ins", CPURegs>;
 952
 953 //===----------------------------------------------------------------------===//
 954 //  Arbitrary patterns that map to one or more instructions
 955 //===----------------------------------------------------------------------===//
 956
 957 // Small immediates
 958 def : Pat<(i32 immSExt16:$in),
 959           (ADDiu ZERO, imm:$in)>;
 960 def : Pat<(i32 immZExt16:$in),
 961           (ORi ZERO, imm:$in)>;
 962 def : Pat<(i32 immLow16Zero:$in),
 963           (LUi (HI16 imm:$in))>;
 964
 965 // Arbitrary immediates
 966 def : Pat<(i32 imm:$imm),
 967           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
 968
 969 // Carry patterns
 970 def : Pat<(subc CPURegs:$lhs, CPURegs:$rhs),
 971           (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
 972 def : Pat<(addc CPURegs:$lhs, CPURegs:$rhs),
 973           (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
 974 def : Pat<(addc  CPURegs:$src, immSExt16:$imm),
 975           (ADDiu CPURegs:$src, imm:$imm)>;
 976
 977 // Call
 978 def : Pat<(MipsJmpLink (i32 tglobaladdr:$dst)),
 979           (JAL tglobaladdr:$dst)>;
 980 def : Pat<(MipsJmpLink (i32 texternalsym:$dst)),
 981           (JAL texternalsym:$dst)>;
 982 //def : Pat<(MipsJmpLink CPURegs:$dst),
 983 //          (JALR CPURegs:$dst)>;
 984
 985 // hi/lo relocs
 986 def : Pat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
 987 def : Pat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
 988 def : Pat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
 989 def : Pat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
 990 def : Pat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
 991
 992 def : Pat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
 993 def : Pat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
 994 def : Pat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
 995 def : Pat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
 996 def : Pat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
 997
 998 def : Pat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
 999           (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1000 def : Pat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1001           (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1002 def : Pat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1003           (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1004 def : Pat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1005           (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1006 def : Pat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1007           (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1008
1009 // gp_rel relocs
1010 def : Pat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1011           (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1012 def : Pat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1013           (ADDiu CPURegs:$gp, tconstpool:$in)>;
1014
1015 // wrapper_pic
1016 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1017       Pat<(MipsWrapper RC:$gp, node:$in),
1018           (ADDiuOp RC:$gp, node:$in)>;
1019
1020 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1021 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1022 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1023 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1024 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1025 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1026
1027 // Mips does not have "not", so we expand our way
1028 def : Pat<(not CPURegs:$in),
1029           (NOR CPURegs:$in, ZERO)>;
1030
1031 // extended loads
1032 let Predicates = [NotN64] in {
1033   def : Pat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1034   def : Pat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1035   def : Pat<(i32 (extloadi16_a addr:$src)), (LHu addr:$src)>;
1036   def : Pat<(i32 (extloadi16_u addr:$src)), (ULHu addr:$src)>;
1037 }
1038 let Predicates = [IsN64] in {
1039   def : Pat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1040   def : Pat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1041   def : Pat<(i32 (extloadi16_a addr:$src)), (LHu_P8 addr:$src)>;
1042   def : Pat<(i32 (extloadi16_u addr:$src)), (ULHu_P8 addr:$src)>;
1043 }
1044
1045 // peepholes
1046 let Predicates = [NotN64] in {
1047   def : Pat<(store_a (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1048   def : Pat<(store_u (i32 0), addr:$dst), (USW ZERO, addr:$dst)>;
1049 }
1050 let Predicates = [IsN64] in {
1051   def : Pat<(store_a (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1052   def : Pat<(store_u (i32 0), addr:$dst), (USW_P8 ZERO, addr:$dst)>;
1053 }
1054
1055 // brcond patterns
1056 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1057                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1058                       Instruction SLTiuOp, Register ZEROReg> {
1059 def : Pat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1060           (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1061 def : Pat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1062           (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1063
1064 def : Pat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1065           (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1066 def : Pat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1067           (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1068 def : Pat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1069           (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1070 def : Pat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1071           (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1072
1073 def : Pat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1074           (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1075 def : Pat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1076           (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1077
1078 def : Pat<(brcond RC:$cond, bb:$dst),
1079           (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1080 }
1081
1082 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1083
1084 // setcc patterns
1085 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1086                      Instruction SLTuOp, Register ZEROReg> {
1087   def : Pat<(seteq RC:$lhs, RC:$rhs),
1088             (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1089   def : Pat<(setne RC:$lhs, RC:$rhs),
1090             (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1091 }
1092
1093 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1094   def : Pat<(setle RC:$lhs, RC:$rhs),
1095             (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1096   def : Pat<(setule RC:$lhs, RC:$rhs),
1097             (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1098 }
1099
1100 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1101   def : Pat<(setgt RC:$lhs, RC:$rhs),
1102             (SLTOp RC:$rhs, RC:$lhs)>;
1103   def : Pat<(setugt RC:$lhs, RC:$rhs),
1104             (SLTuOp RC:$rhs, RC:$lhs)>;
1105 }
1106
1107 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1108   def : Pat<(setge RC:$lhs, RC:$rhs),
1109             (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1110   def : Pat<(setuge RC:$lhs, RC:$rhs),
1111             (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1112 }
1113
1114 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1115                         Instruction SLTiuOp> {
1116   def : Pat<(setge RC:$lhs, immSExt16:$rhs),
1117             (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1118   def : Pat<(setuge RC:$lhs, immSExt16:$rhs),
1119             (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1120 }
1121
1122 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1123 defm : SetlePats<CPURegs, SLT, SLTu>;
1124 defm : SetgtPats<CPURegs, SLT, SLTu>;
1125 defm : SetgePats<CPURegs, SLT, SLTu>;
1126 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1127
1128 // select MipsDynAlloc
1129 def : Pat<(MipsDynAlloc addr:$f), (DynAlloc addr:$f)>;
1130
1131 // bswap pattern
1132 def : Pat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1133
1134 //===----------------------------------------------------------------------===//
1135 // Floating Point Support
1136 //===----------------------------------------------------------------------===//
1137
1138 include "MipsInstrFPU.td"
1139 include "Mips64InstrInfo.td"
1140 include "MipsCondMov.td"
1141