lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4
   5 def simm12 : Operand<i32> {
   6   let DecoderMethod = "DecodeSimm12";
   7 }
   8
   9 def uimm5_lsl2 : Operand<OtherVT> {
  10   let EncoderMethod = "getUImm5Lsl2Encoding";
  11 }
  12
  13 def simm9_addiusp : Operand<i32> {
  14   let EncoderMethod = "getSImm9AddiuspValue";
  15 }
  16
  17 def uimm3_shift : Operand<i32> {
  18   let EncoderMethod = "getUImm3Mod8Encoding";
  19 }
  20
  21 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  22
  23 def mem_mm_12 : Operand<i32> {
  24   let PrintMethod = "printMemOperand";
  25   let MIOperandInfo = (ops GPR32, simm12);
  26   let EncoderMethod = "getMemEncodingMMImm12";
  27   let ParserMatchClass = MipsMemAsmOperand;
  28   let OperandType = "OPERAND_MEMORY";
  29 }
  30
  31 def jmptarget_mm : Operand<OtherVT> {
  32   let EncoderMethod = "getJumpTargetOpValueMM";
  33 }
  34
  35 def calltarget_mm : Operand<iPTR> {
  36   let EncoderMethod = "getJumpTargetOpValueMM";
  37 }
  38
  39 def brtarget_mm : Operand<OtherVT> {
  40   let EncoderMethod = "getBranchTargetOpValueMM";
  41   let OperandType   = "OPERAND_PCREL";
  42   let DecoderMethod = "DecodeBranchTargetMM";
  43 }
  44
  45 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  46                       RegisterOperand RO> :
  47   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  48          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  49   let isBranch = 1;
  50   let isTerminator = 1;
  51   let hasDelaySlot = 0;
  52   let Defs = [AT];
  53 }
  54
  55 let canFoldAsLoad = 1 in
  56 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  57                       Operand MemOpnd> :
  58   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  59          !strconcat(opstr, "\t$rt, $addr"),
  60          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  61          NoItinerary, FrmI> {
  62   let DecoderMethod = "DecodeMemMMImm12";
  63   string Constraints = "$src = $rt";
  64 }
  65
  66 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  67                        Operand MemOpnd>:
  68   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  69          !strconcat(opstr, "\t$rt, $addr"),
  70          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  71   let DecoderMethod = "DecodeMemMMImm12";
  72 }
  73
  74 class LLBaseMM<string opstr, RegisterOperand RO> :
  75   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  76          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  77   let DecoderMethod = "DecodeMemMMImm12";
  78   let mayLoad = 1;
  79 }
  80
  81 class SCBaseMM<string opstr, RegisterOperand RO> :
  82   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
  83          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  84   let DecoderMethod = "DecodeMemMMImm12";
  85   let mayStore = 1;
  86   let Constraints = "$rt = $dst";
  87 }
  88
  89 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
  90              InstrItinClass Itin = NoItinerary> :
  91   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  92          !strconcat(opstr, "\t$rt, $addr"),
  93          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
  94   let DecoderMethod = "DecodeMemMMImm12";
  95   let canFoldAsLoad = 1;
  96   let mayLoad = 1;
  97 }
  98
  99 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 100                  InstrItinClass Itin = NoItinerary,
 101                  SDPatternOperator OpNode = null_frag> :
 102   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 103                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 104                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 105   let isCommutable = isComm;
 106 }
 107
 108 class LogicRMM16<string opstr, RegisterOperand RO,
 109                  InstrItinClass Itin = NoItinerary,
 110                  SDPatternOperator OpNode = null_frag> :
 111   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 112          !strconcat(opstr, "\t$rt, $rs"),
 113          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 114   let isCommutable = 1;
 115   let Constraints = "$rt = $dst";
 116 }
 117
 118 class NotMM16<string opstr, RegisterOperand RO> :
 119   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 120          !strconcat(opstr, "\t$rt, $rs"),
 121          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 122
 123 class ShiftIMM16<string opstr, Operand ImmOpnd,
 124                  RegisterOperand RO, SDPatternOperator OpNode = null_frag,
 125                  SDPatternOperator PF = null_frag,
 126                  InstrItinClass Itin = NoItinerary> :
 127   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 128                   !strconcat(opstr, "\t$rd, $rt, $shamt"),
 129                   [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], Itin, FrmR>;
 130
 131 class AddImmUS5<string opstr, RegisterOperand RO> :
 132   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 133                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 134   let Constraints = "$rd = $dst";
 135   let isCommutable = 1;
 136 }
 137
 138 class AddImmUSP<string opstr> :
 139   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 140                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 141
 142 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 143       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 144   [], II_MFHI_MFLO, FrmR> {
 145   let Uses = [UseReg];
 146   let hasSideEffects = 0;
 147 }
 148
 149 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 150                InstrItinClass Itin = NoItinerary> :
 151   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 152                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 153   let isCommutable = isComm;
 154   let isReMaterializable = 1;
 155 }
 156
 157 // 16-bit Jump and Link (Call)
 158 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 159   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 160            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 161   let isCall = 1;
 162   let hasDelaySlot = 1;
 163   let Defs = [RA];
 164 }
 165
 166 // 16-bit Jump Reg
 167 class JumpRegMM16<string opstr, RegisterOperand RO> :
 168   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 169            [], IIBranch, FrmR> {
 170   let hasDelaySlot = 1;
 171   let isBranch = 1;
 172   let isIndirectBranch = 1;
 173 }
 174
 175 // Base class for JRADDIUSP instruction.
 176 class JumpRAddiuStackMM16 :
 177   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 178                   [], IIBranch, FrmR> {
 179   let isTerminator = 1;
 180   let isBarrier = 1;
 181   let hasDelaySlot = 1;
 182   let isBranch = 1;
 183   let isIndirectBranch = 1;
 184 }
 185
 186 // 16-bit Jump and Link (Call) - Short Delay Slot
 187 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 188   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 189            [], IIBranch, FrmR> {
 190   let isCall = 1;
 191   let hasDelaySlot = 1;
 192   let Defs = [RA];
 193 }
 194
 195 // 16-bit Jump Register Compact - No delay slot
 196 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 197   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 198                   [], IIBranch, FrmR> {
 199   let isTerminator = 1;
 200   let isBarrier = 1;
 201   let isBranch = 1;
 202   let isIndirectBranch = 1;
 203 }
 204
 205 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 206 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 207   class JumpLinkMM<string opstr, DAGOperand opnd> :
 208     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 209            [], IIBranch, FrmJ, opstr> {
 210     let DecoderMethod = "DecodeJumpTargetMM";
 211   }
 212
 213   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 214     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 215             [], IIBranch, FrmR>;
 216
 217   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 218                                   RegisterOperand RO> :
 219     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 220            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 221 }
 222
 223 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 224                 ARITH_FM_MM16<0>;
 225 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 226                 ARITH_FM_MM16<1>;
 227 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 228                LOGIC_FM_MM16<0x2>;
 229 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 230                LOGIC_FM_MM16<0x3>;
 231 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 232                LOGIC_FM_MM16<0x1>;
 233 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 234 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, shl,
 235                           immZExt2Shift, II_SLL>, SHIFT_FM_MM16<0>;
 236 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, srl,
 237                           immZExt2Shift, II_SRL>, SHIFT_FM_MM16<1>;
 238 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 239 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 240 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 241 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 242 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 243 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 244 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 245 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 246 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 247 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 248
 249 class WaitMM<string opstr> :
 250   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 251          NoItinerary, FrmOther, opstr>;
 252
 253 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 254   /// Compact Branch Instructions
 255   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 256                  COMPACT_BRANCH_FM_MM<0x7>;
 257   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 258                  COMPACT_BRANCH_FM_MM<0x5>;
 259
 260   /// Arithmetic Instructions (ALU Immediate)
 261   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 262                  ADDI_FM_MM<0xc>;
 263   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 264                  ADDI_FM_MM<0x4>;
 265   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 266                  SLTI_FM_MM<0x24>;
 267   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 268                  SLTI_FM_MM<0x2c>;
 269   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 270                  ADDI_FM_MM<0x34>;
 271   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 272                  ADDI_FM_MM<0x14>;
 273   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 274                  ADDI_FM_MM<0x1c>;
 275   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 276
 277   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 278                      LW_FM_MM<0xc>;
 279
 280   /// Arithmetic Instructions (3-Operand, R-Type)
 281   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 282   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 283   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 284   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 285   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 286   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 287   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 288                  ADD_FM_MM<0, 0x390>;
 289   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 290                  ADD_FM_MM<0, 0x250>;
 291   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 292                  ADD_FM_MM<0, 0x290>;
 293   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 294                  ADD_FM_MM<0, 0x310>;
 295   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 296   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 297                  MULT_FM_MM<0x22c>;
 298   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 299                  MULT_FM_MM<0x26c>;
 300   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 301                  MULT_FM_MM<0x2ac>;
 302   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 303                  MULT_FM_MM<0x2ec>;
 304
 305   /// Shift Instructions
 306   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 307                  SRA_FM_MM<0, 0>;
 308   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 309                  SRA_FM_MM<0x40, 0>;
 310   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 311                  SRA_FM_MM<0x80, 0>;
 312   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 313                  SRLV_FM_MM<0x10, 0>;
 314   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 315                  SRLV_FM_MM<0x50, 0>;
 316   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 317                  SRLV_FM_MM<0x90, 0>;
 318   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 319                  SRA_FM_MM<0xc0, 0>;
 320   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 321                  SRLV_FM_MM<0xd0, 0>;
 322
 323   /// Load and Store Instructions - aligned
 324   let DecoderMethod = "DecodeMemMMImm16" in {
 325     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 326     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 327     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 328     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 329     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 330     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 331     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 332     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 333   }
 334
 335   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 336
 337   /// Load and Store Instructions - unaligned
 338   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 339                LWL_FM_MM<0x0>;
 340   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 341                LWL_FM_MM<0x1>;
 342   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 343                LWL_FM_MM<0x8>;
 344   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 345                LWL_FM_MM<0x9>;
 346
 347   /// Move Conditional
 348   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 349                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 350   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 351                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 352   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 353                   CMov_F_I_FM_MM<0x25>;
 354   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 355                   CMov_F_I_FM_MM<0x5>;
 356
 357   /// Move to/from HI/LO
 358   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 359                 MTLO_FM_MM<0x0b5>;
 360   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 361                 MTLO_FM_MM<0x0f5>;
 362   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 363                 MFLO_FM_MM<0x035>;
 364   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 365                 MFLO_FM_MM<0x075>;
 366
 367   /// Multiply Add/Sub Instructions
 368   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 369   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 370   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 371   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 372
 373   /// Count Leading
 374   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 375                ISA_MIPS32;
 376   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 377                ISA_MIPS32;
 378
 379   /// Sign Ext In Register Instructions.
 380   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 381                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 382   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 383                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 384
 385   /// Word Swap Bytes Within Halfwords
 386   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 387                 ISA_MIPS32R2;
 388
 389   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 390                EXT_FM_MM<0x2c>;
 391   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 392                EXT_FM_MM<0x0c>;
 393
 394   /// Jump Instructions
 395   let DecoderMethod = "DecodeJumpTargetMM" in {
 396     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 397                       J_FM_MM<0x35>;
 398     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 399   }
 400   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 401   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 402
 403   /// Jump Instructions - Short Delay Slot
 404   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 405   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 406
 407   /// Branch Instructions
 408   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 409                 BEQ_FM_MM<0x25>;
 410   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 411                 BEQ_FM_MM<0x2d>;
 412   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 413                 BGEZ_FM_MM<0x2>;
 414   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 415                 BGEZ_FM_MM<0x6>;
 416   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 417                 BGEZ_FM_MM<0x4>;
 418   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 419                 BGEZ_FM_MM<0x0>;
 420   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 421                   BGEZAL_FM_MM<0x03>;
 422   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 423                   BGEZAL_FM_MM<0x01>;
 424
 425   /// Branch Instructions - Short Delay Slot
 426   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 427                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 428   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 429                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 430
 431   /// Control Instructions
 432   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 433   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 434   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 435   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 436   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 437   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 438   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 439                    ISA_MIPS32R2;
 440   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 441                    ISA_MIPS32R2;
 442
 443   /// Trap Instructions
 444   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 445   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 446   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 447   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 448   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 449   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 450
 451   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 452   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 453   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 454   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 455   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 456   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 457
 458   /// Load-linked, Store-conditional
 459   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 460   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 461
 462   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 463   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 464   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 465   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 466 }
 467
 468 //===----------------------------------------------------------------------===//
 469 // MicroMips instruction aliases
 470 //===----------------------------------------------------------------------===//
 471
 472 let Predicates = [InMicroMips] in {
 473   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 474 }