lib/Target/Mips/MCTargetDesc/MipsMCCodeEmitter.cpp

   1 //===-- MipsMCCodeEmitter.cpp - Convert Mips Code to Machine Code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the MipsMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13 //
  14
  15 #include "MipsMCCodeEmitter.h"
  16 #include "MCTargetDesc/MipsFixupKinds.h"
  17 #include "MCTargetDesc/MipsMCExpr.h"
  18 #include "MCTargetDesc/MipsMCTargetDesc.h"
  19 #include "llvm/ADT/APFloat.h"
  20 #include "llvm/ADT/SmallVector.h"
  21 #include "llvm/MC/MCContext.h"
  22 #include "llvm/MC/MCExpr.h"
  23 #include "llvm/MC/MCInst.h"
  24 #include "llvm/MC/MCInstrInfo.h"
  25 #include "llvm/MC/MCFixup.h"
  26 #include "llvm/MC/MCSubtargetInfo.h"
  27 #include "llvm/Support/raw_ostream.h"
  28
  29 #define DEBUG_TYPE "mccodeemitter"
  30
  31 #define GET_INSTRMAP_INFO
  32 #include "MipsGenInstrInfo.inc"
  33 #undef GET_INSTRMAP_INFO
  34
  35 namespace llvm {
  36 MCCodeEmitter *createMipsMCCodeEmitterEB(const MCInstrInfo &MCII,
  37                                          const MCRegisterInfo &MRI,
  38                                          const MCSubtargetInfo &STI,
  39                                          MCContext &Ctx) {
  40   return new MipsMCCodeEmitter(MCII, Ctx, false);
  41 }
  42
  43 MCCodeEmitter *createMipsMCCodeEmitterEL(const MCInstrInfo &MCII,
  44                                          const MCRegisterInfo &MRI,
  45                                          const MCSubtargetInfo &STI,
  46                                          MCContext &Ctx) {
  47   return new MipsMCCodeEmitter(MCII, Ctx, true);
  48 }
  49 } // End of namespace llvm.
  50
  51 // If the D<shift> instruction has a shift amount that is greater
  52 // than 31 (checked in calling routine), lower it to a D<shift>32 instruction
  53 static void LowerLargeShift(MCInst& Inst) {
  54
  55   assert(Inst.getNumOperands() == 3 && "Invalid no. of operands for shift!");
  56   assert(Inst.getOperand(2).isImm());
  57
  58   int64_t Shift = Inst.getOperand(2).getImm();
  59   if (Shift <= 31)
  60     return; // Do nothing
  61   Shift -= 32;
  62
  63   // saminus32
  64   Inst.getOperand(2).setImm(Shift);
  65
  66   switch (Inst.getOpcode()) {
  67   default:
  68     // Calling function is not synchronized
  69     llvm_unreachable("Unexpected shift instruction");
  70   case Mips::DSLL:
  71     Inst.setOpcode(Mips::DSLL32);
  72     return;
  73   case Mips::DSRL:
  74     Inst.setOpcode(Mips::DSRL32);
  75     return;
  76   case Mips::DSRA:
  77     Inst.setOpcode(Mips::DSRA32);
  78     return;
  79   case Mips::DROTR:
  80     Inst.setOpcode(Mips::DROTR32);
  81     return;
  82   }
  83 }
  84
  85 // Pick a DEXT or DINS instruction variant based on the pos and size operands
  86 static void LowerDextDins(MCInst& InstIn) {
  87   int Opcode = InstIn.getOpcode();
  88
  89   if (Opcode == Mips::DEXT)
  90     assert(InstIn.getNumOperands() == 4 &&
  91            "Invalid no. of machine operands for DEXT!");
  92   else // Only DEXT and DINS are possible
  93     assert(InstIn.getNumOperands() == 5 &&
  94            "Invalid no. of machine operands for DINS!");
  95
  96   assert(InstIn.getOperand(2).isImm());
  97   int64_t pos = InstIn.getOperand(2).getImm();
  98   assert(InstIn.getOperand(3).isImm());
  99   int64_t size = InstIn.getOperand(3).getImm();
 100
 101   if (size <= 32) {
 102     if (pos < 32)  // DEXT/DINS, do nothing
 103       return;
 104     // DEXTU/DINSU
 105     InstIn.getOperand(2).setImm(pos - 32);
 106     InstIn.setOpcode((Opcode == Mips::DEXT) ? Mips::DEXTU : Mips::DINSU);
 107     return;
 108   }
 109   // DEXTM/DINSM
 110   assert(pos < 32 && "DEXT/DINS cannot have both size and pos > 32");
 111   InstIn.getOperand(3).setImm(size - 32);
 112   InstIn.setOpcode((Opcode == Mips::DEXT) ? Mips::DEXTM : Mips::DINSM);
 113   return;
 114 }
 115
 116 bool MipsMCCodeEmitter::isMicroMips(const MCSubtargetInfo &STI) const {
 117   return STI.getFeatureBits() & Mips::FeatureMicroMips;
 118 }
 119
 120 void MipsMCCodeEmitter::EmitByte(unsigned char C, raw_ostream &OS) const {
 121   OS << (char)C;
 122 }
 123
 124 void MipsMCCodeEmitter::EmitInstruction(uint64_t Val, unsigned Size,
 125                                         const MCSubtargetInfo &STI,
 126                                         raw_ostream &OS) const {
 127   // Output the instruction encoding in little endian byte order.
 128   // Little-endian byte ordering:
 129   //   mips32r2:   4 | 3 | 2 | 1
 130   //   microMIPS:  2 | 1 | 4 | 3
 131   if (IsLittleEndian && Size == 4 && isMicroMips(STI)) {
 132     EmitInstruction(Val >> 16, 2, STI, OS);
 133     EmitInstruction(Val, 2, STI, OS);
 134   } else {
 135     for (unsigned i = 0; i < Size; ++i) {
 136       unsigned Shift = IsLittleEndian ? i * 8 : (Size - 1 - i) * 8;
 137       EmitByte((Val >> Shift) & 0xff, OS);
 138     }
 139   }
 140 }
 141
 142 /// EncodeInstruction - Emit the instruction.
 143 /// Size the instruction with Desc.getSize().
 144 void MipsMCCodeEmitter::
 145 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 146                   SmallVectorImpl<MCFixup> &Fixups,
 147                   const MCSubtargetInfo &STI) const
 148 {
 149
 150   // Non-pseudo instructions that get changed for direct object
 151   // only based on operand values.
 152   // If this list of instructions get much longer we will move
 153   // the check to a function call. Until then, this is more efficient.
 154   MCInst TmpInst = MI;
 155   switch (MI.getOpcode()) {
 156   // If shift amount is >= 32 it the inst needs to be lowered further
 157   case Mips::DSLL:
 158   case Mips::DSRL:
 159   case Mips::DSRA:
 160   case Mips::DROTR:
 161     LowerLargeShift(TmpInst);
 162     break;
 163     // Double extract instruction is chosen by pos and size operands
 164   case Mips::DEXT:
 165   case Mips::DINS:
 166     LowerDextDins(TmpInst);
 167   }
 168
 169   unsigned long N = Fixups.size();
 170   uint32_t Binary = getBinaryCodeForInstr(TmpInst, Fixups, STI);
 171
 172   // Check for unimplemented opcodes.
 173   // Unfortunately in MIPS both NOP and SLL will come in with Binary == 0
 174   // so we have to special check for them.
 175   unsigned Opcode = TmpInst.getOpcode();
 176   if ((Opcode != Mips::NOP) && (Opcode != Mips::SLL) && !Binary)
 177     llvm_unreachable("unimplemented opcode in EncodeInstruction()");
 178
 179   if (STI.getFeatureBits() & Mips::FeatureMicroMips) {
 180     int NewOpcode = Mips::Std2MicroMips (Opcode, Mips::Arch_micromips);
 181     if (NewOpcode != -1) {
 182       if (Fixups.size() > N)
 183         Fixups.pop_back();
 184       Opcode = NewOpcode;
 185       TmpInst.setOpcode (NewOpcode);
 186       Binary = getBinaryCodeForInstr(TmpInst, Fixups, STI);
 187     }
 188   }
 189
 190   const MCInstrDesc &Desc = MCII.get(TmpInst.getOpcode());
 191
 192   // Get byte count of instruction
 193   unsigned Size = Desc.getSize();
 194   if (!Size)
 195     llvm_unreachable("Desc.getSize() returns 0");
 196
 197   EmitInstruction(Binary, Size, STI, OS);
 198 }
 199
 200 /// getBranchTargetOpValue - Return binary encoding of the branch
 201 /// target operand. If the machine operand requires relocation,
 202 /// record the relocation and return zero.
 203 unsigned MipsMCCodeEmitter::
 204 getBranchTargetOpValue(const MCInst &MI, unsigned OpNo,
 205                        SmallVectorImpl<MCFixup> &Fixups,
 206                        const MCSubtargetInfo &STI) const {
 207
 208   const MCOperand &MO = MI.getOperand(OpNo);
 209
 210   // If the destination is an immediate, divide by 4.
 211   if (MO.isImm()) return MO.getImm() >> 2;
 212
 213   assert(MO.isExpr() &&
 214          "getBranchTargetOpValue expects only expressions or immediates");
 215
 216   const MCExpr *Expr = MO.getExpr();
 217   Fixups.push_back(MCFixup::Create(0, Expr,
 218                                    MCFixupKind(Mips::fixup_Mips_PC16)));
 219   return 0;
 220 }
 221
 222 /// getBranchTargetOpValue - Return binary encoding of the microMIPS branch
 223 /// target operand. If the machine operand requires relocation,
 224 /// record the relocation and return zero.
 225 unsigned MipsMCCodeEmitter::
 226 getBranchTargetOpValueMM(const MCInst &MI, unsigned OpNo,
 227                          SmallVectorImpl<MCFixup> &Fixups,
 228                          const MCSubtargetInfo &STI) const {
 229
 230   const MCOperand &MO = MI.getOperand(OpNo);
 231
 232   // If the destination is an immediate, divide by 2.
 233   if (MO.isImm()) return MO.getImm() >> 1;
 234
 235   assert(MO.isExpr() &&
 236          "getBranchTargetOpValueMM expects only expressions or immediates");
 237
 238   const MCExpr *Expr = MO.getExpr();
 239   Fixups.push_back(MCFixup::Create(0, Expr,
 240                    MCFixupKind(Mips::
 241                                fixup_MICROMIPS_PC16_S1)));
 242   return 0;
 243 }
 244
 245 /// getBranchTarget21OpValue - Return binary encoding of the branch
 246 /// target operand. If the machine operand requires relocation,
 247 /// record the relocation and return zero.
 248 unsigned MipsMCCodeEmitter::
 249 getBranchTarget21OpValue(const MCInst &MI, unsigned OpNo,
 250                          SmallVectorImpl<MCFixup> &Fixups,
 251                          const MCSubtargetInfo &STI) const {
 252
 253   const MCOperand &MO = MI.getOperand(OpNo);
 254
 255   // If the destination is an immediate, divide by 4.
 256   if (MO.isImm()) return MO.getImm() >> 2;
 257
 258   assert(MO.isExpr() &&
 259          "getBranchTarget21OpValue expects only expressions or immediates");
 260
 261   const MCExpr *Expr = MO.getExpr();
 262   Fixups.push_back(MCFixup::Create(0, Expr,
 263                                    MCFixupKind(Mips::fixup_MIPS_PC21_S2)));
 264   return 0;
 265 }
 266
 267 /// getBranchTarget26OpValue - Return binary encoding of the branch
 268 /// target operand. If the machine operand requires relocation,
 269 /// record the relocation and return zero.
 270 unsigned MipsMCCodeEmitter::
 271 getBranchTarget26OpValue(const MCInst &MI, unsigned OpNo,
 272                          SmallVectorImpl<MCFixup> &Fixups,
 273                          const MCSubtargetInfo &STI) const {
 274
 275   const MCOperand &MO = MI.getOperand(OpNo);
 276
 277   // If the destination is an immediate, divide by 4.
 278   if (MO.isImm()) return MO.getImm() >> 2;
 279
 280   assert(MO.isExpr() &&
 281          "getBranchTarget26OpValue expects only expressions or immediates");
 282
 283   const MCExpr *Expr = MO.getExpr();
 284   Fixups.push_back(MCFixup::Create(0, Expr,
 285                                    MCFixupKind(Mips::fixup_MIPS_PC26_S2)));
 286   return 0;
 287 }
 288
 289 /// getJumpOffset16OpValue - Return binary encoding of the jump
 290 /// target operand. If the machine operand requires relocation,
 291 /// record the relocation and return zero.
 292 unsigned MipsMCCodeEmitter::
 293 getJumpOffset16OpValue(const MCInst &MI, unsigned OpNo,
 294                        SmallVectorImpl<MCFixup> &Fixups,
 295                        const MCSubtargetInfo &STI) const {
 296
 297   const MCOperand &MO = MI.getOperand(OpNo);
 298
 299   if (MO.isImm()) return MO.getImm();
 300
 301   assert(MO.isExpr() &&
 302          "getJumpOffset16OpValue expects only expressions or an immediate");
 303
 304    // TODO: Push fixup.
 305    return 0;
 306 }
 307
 308 /// getJumpTargetOpValue - Return binary encoding of the jump
 309 /// target operand. If the machine operand requires relocation,
 310 /// record the relocation and return zero.
 311 unsigned MipsMCCodeEmitter::
 312 getJumpTargetOpValue(const MCInst &MI, unsigned OpNo,
 313                      SmallVectorImpl<MCFixup> &Fixups,
 314                      const MCSubtargetInfo &STI) const {
 315
 316   const MCOperand &MO = MI.getOperand(OpNo);
 317   // If the destination is an immediate, divide by 4.
 318   if (MO.isImm()) return MO.getImm()>>2;
 319
 320   assert(MO.isExpr() &&
 321          "getJumpTargetOpValue expects only expressions or an immediate");
 322
 323   const MCExpr *Expr = MO.getExpr();
 324   Fixups.push_back(MCFixup::Create(0, Expr,
 325                                    MCFixupKind(Mips::fixup_Mips_26)));
 326   return 0;
 327 }
 328
 329 unsigned MipsMCCodeEmitter::
 330 getJumpTargetOpValueMM(const MCInst &MI, unsigned OpNo,
 331                        SmallVectorImpl<MCFixup> &Fixups,
 332                        const MCSubtargetInfo &STI) const {
 333
 334   const MCOperand &MO = MI.getOperand(OpNo);
 335   // If the destination is an immediate, divide by 2.
 336   if (MO.isImm()) return MO.getImm() >> 1;
 337
 338   assert(MO.isExpr() &&
 339          "getJumpTargetOpValueMM expects only expressions or an immediate");
 340
 341   const MCExpr *Expr = MO.getExpr();
 342   Fixups.push_back(MCFixup::Create(0, Expr,
 343                                    MCFixupKind(Mips::fixup_MICROMIPS_26_S1)));
 344   return 0;
 345 }
 346
 347 unsigned MipsMCCodeEmitter::
 348 getUImm5Lsl2Encoding(const MCInst &MI, unsigned OpNo,
 349                      SmallVectorImpl<MCFixup> &Fixups,
 350                      const MCSubtargetInfo &STI) const {
 351
 352   const MCOperand &MO = MI.getOperand(OpNo);
 353   if (MO.isImm()) {
 354     // The immediate is encoded as 'immediate << 2'.
 355     unsigned Res = getMachineOpValue(MI, MO, Fixups, STI);
 356     assert((Res & 3) == 0);
 357     return Res >> 2;
 358   }
 359
 360   assert(MO.isExpr() &&
 361          "getUImm5Lsl2Encoding expects only expressions or an immediate");
 362
 363   return 0;
 364 }
 365
 366 unsigned MipsMCCodeEmitter::
 367 getSImm9AddiuspValue(const MCInst &MI, unsigned OpNo,
 368                      SmallVectorImpl<MCFixup> &Fixups,
 369                      const MCSubtargetInfo &STI) const {
 370
 371   const MCOperand &MO = MI.getOperand(OpNo);
 372   if (MO.isImm()) {
 373     unsigned Binary = (MO.getImm() >> 2) & 0x0000ffff;
 374     return (((Binary & 0x8000) >> 7) | (Binary & 0x00ff));
 375   }
 376
 377   return 0;
 378 }
 379
 380 unsigned MipsMCCodeEmitter::
 381 getExprOpValue(const MCExpr *Expr,SmallVectorImpl<MCFixup> &Fixups,
 382                const MCSubtargetInfo &STI) const {
 383   int64_t Res;
 384
 385   if (Expr->EvaluateAsAbsolute(Res))
 386     return Res;
 387
 388   MCExpr::ExprKind Kind = Expr->getKind();
 389   if (Kind == MCExpr::Constant) {
 390     return cast<MCConstantExpr>(Expr)->getValue();
 391   }
 392
 393   if (Kind == MCExpr::Binary) {
 394     unsigned Res = getExprOpValue(cast<MCBinaryExpr>(Expr)->getLHS(), Fixups, STI);
 395     Res += getExprOpValue(cast<MCBinaryExpr>(Expr)->getRHS(), Fixups, STI);
 396     return Res;
 397   }
 398
 399   if (Kind == MCExpr::Target) {
 400     const MipsMCExpr *MipsExpr = cast<MipsMCExpr>(Expr);
 401
 402     Mips::Fixups FixupKind = Mips::Fixups(0);
 403     switch (MipsExpr->getKind()) {
 404     default: llvm_unreachable("Unsupported fixup kind for target expression!");
 405     case MipsMCExpr::VK_Mips_HIGHEST:
 406       FixupKind = Mips::fixup_Mips_HIGHEST;
 407       break;
 408     case MipsMCExpr::VK_Mips_HIGHER:
 409       FixupKind = Mips::fixup_Mips_HIGHER;
 410       break;
 411     case MipsMCExpr::VK_Mips_HI:
 412       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_HI16
 413                                    : Mips::fixup_Mips_HI16;
 414       break;
 415     case MipsMCExpr::VK_Mips_LO:
 416       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_LO16
 417                                    : Mips::fixup_Mips_LO16;
 418       break;
 419     }
 420     Fixups.push_back(MCFixup::Create(0, MipsExpr, MCFixupKind(FixupKind)));
 421     return 0;
 422   }
 423
 424   if (Kind == MCExpr::SymbolRef) {
 425     Mips::Fixups FixupKind = Mips::Fixups(0);
 426
 427     switch(cast<MCSymbolRefExpr>(Expr)->getKind()) {
 428     default: llvm_unreachable("Unknown fixup kind!");
 429       break;
 430     case MCSymbolRefExpr::VK_Mips_GPOFF_HI :
 431       FixupKind = Mips::fixup_Mips_GPOFF_HI;
 432       break;
 433     case MCSymbolRefExpr::VK_Mips_GPOFF_LO :
 434       FixupKind = Mips::fixup_Mips_GPOFF_LO;
 435       break;
 436     case MCSymbolRefExpr::VK_Mips_GOT_PAGE :
 437       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_PAGE
 438                               : Mips::fixup_Mips_GOT_PAGE;
 439       break;
 440     case MCSymbolRefExpr::VK_Mips_GOT_OFST :
 441       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_OFST
 442                               : Mips::fixup_Mips_GOT_OFST;
 443       break;
 444     case MCSymbolRefExpr::VK_Mips_GOT_DISP :
 445       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_DISP
 446                               : Mips::fixup_Mips_GOT_DISP;
 447       break;
 448     case MCSymbolRefExpr::VK_Mips_GPREL:
 449       FixupKind = Mips::fixup_Mips_GPREL16;
 450       break;
 451     case MCSymbolRefExpr::VK_Mips_GOT_CALL:
 452       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_CALL16
 453                               : Mips::fixup_Mips_CALL16;
 454       break;
 455     case MCSymbolRefExpr::VK_Mips_GOT16:
 456       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT16
 457                               : Mips::fixup_Mips_GOT_Global;
 458       break;
 459     case MCSymbolRefExpr::VK_Mips_GOT:
 460       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT16
 461                               : Mips::fixup_Mips_GOT_Local;
 462       break;
 463     case MCSymbolRefExpr::VK_Mips_ABS_HI:
 464       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_HI16
 465                               : Mips::fixup_Mips_HI16;
 466       break;
 467     case MCSymbolRefExpr::VK_Mips_ABS_LO:
 468       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_LO16
 469                               : Mips::fixup_Mips_LO16;
 470       break;
 471     case MCSymbolRefExpr::VK_Mips_TLSGD:
 472       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_GD
 473                               : Mips::fixup_Mips_TLSGD;
 474       break;
 475     case MCSymbolRefExpr::VK_Mips_TLSLDM:
 476       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_LDM
 477                               : Mips::fixup_Mips_TLSLDM;
 478       break;
 479     case MCSymbolRefExpr::VK_Mips_DTPREL_HI:
 480       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_DTPREL_HI16
 481                               : Mips::fixup_Mips_DTPREL_HI;
 482       break;
 483     case MCSymbolRefExpr::VK_Mips_DTPREL_LO:
 484       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_DTPREL_LO16
 485                               : Mips::fixup_Mips_DTPREL_LO;
 486       break;
 487     case MCSymbolRefExpr::VK_Mips_GOTTPREL:
 488       FixupKind = Mips::fixup_Mips_GOTTPREL;
 489       break;
 490     case MCSymbolRefExpr::VK_Mips_TPREL_HI:
 491       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_TPREL_HI16
 492                               : Mips::fixup_Mips_TPREL_HI;
 493       break;
 494     case MCSymbolRefExpr::VK_Mips_TPREL_LO:
 495       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_TPREL_LO16
 496                               : Mips::fixup_Mips_TPREL_LO;
 497       break;
 498     case MCSymbolRefExpr::VK_Mips_HIGHER:
 499       FixupKind = Mips::fixup_Mips_HIGHER;
 500       break;
 501     case MCSymbolRefExpr::VK_Mips_HIGHEST:
 502       FixupKind = Mips::fixup_Mips_HIGHEST;
 503       break;
 504     case MCSymbolRefExpr::VK_Mips_GOT_HI16:
 505       FixupKind = Mips::fixup_Mips_GOT_HI16;
 506       break;
 507     case MCSymbolRefExpr::VK_Mips_GOT_LO16:
 508       FixupKind = Mips::fixup_Mips_GOT_LO16;
 509       break;
 510     case MCSymbolRefExpr::VK_Mips_CALL_HI16:
 511       FixupKind = Mips::fixup_Mips_CALL_HI16;
 512       break;
 513     case MCSymbolRefExpr::VK_Mips_CALL_LO16:
 514       FixupKind = Mips::fixup_Mips_CALL_LO16;
 515       break;
 516     case MCSymbolRefExpr::VK_Mips_PCREL_HI16:
 517       FixupKind = Mips::fixup_MIPS_PCHI16;
 518       break;
 519     case MCSymbolRefExpr::VK_Mips_PCREL_LO16:
 520       FixupKind = Mips::fixup_MIPS_PCLO16;
 521       break;
 522     } // switch
 523
 524     Fixups.push_back(MCFixup::Create(0, Expr, MCFixupKind(FixupKind)));
 525     return 0;
 526   }
 527   return 0;
 528 }
 529
 530 /// getMachineOpValue - Return binary encoding of operand. If the machine
 531 /// operand requires relocation, record the relocation and return zero.
 532 unsigned MipsMCCodeEmitter::
 533 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 534                   SmallVectorImpl<MCFixup> &Fixups,
 535                   const MCSubtargetInfo &STI) const {
 536   if (MO.isReg()) {
 537     unsigned Reg = MO.getReg();
 538     unsigned RegNo = Ctx.getRegisterInfo()->getEncodingValue(Reg);
 539     return RegNo;
 540   } else if (MO.isImm()) {
 541     return static_cast<unsigned>(MO.getImm());
 542   } else if (MO.isFPImm()) {
 543     return static_cast<unsigned>(APFloat(MO.getFPImm())
 544         .bitcastToAPInt().getHiBits(32).getLimitedValue());
 545   }
 546   // MO must be an Expr.
 547   assert(MO.isExpr());
 548   return getExprOpValue(MO.getExpr(),Fixups, STI);
 549 }
 550
 551 /// getMSAMemEncoding - Return binary encoding of memory operand for LD/ST
 552 /// instructions.
 553 unsigned
 554 MipsMCCodeEmitter::getMSAMemEncoding(const MCInst &MI, unsigned OpNo,
 555                                      SmallVectorImpl<MCFixup> &Fixups,
 556                                      const MCSubtargetInfo &STI) const {
 557   // Base register is encoded in bits 20-16, offset is encoded in bits 15-0.
 558   assert(MI.getOperand(OpNo).isReg());
 559   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),Fixups, STI) << 16;
 560   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 561
 562   // The immediate field of an LD/ST instruction is scaled which means it must
 563   // be divided (when encoding) by the size (in bytes) of the instructions'
 564   // data format.
 565   // .b - 1 byte
 566   // .h - 2 bytes
 567   // .w - 4 bytes
 568   // .d - 8 bytes
 569   switch(MI.getOpcode())
 570   {
 571   default:
 572     assert (0 && "Unexpected instruction");
 573     break;
 574   case Mips::LD_B:
 575   case Mips::ST_B:
 576     // We don't need to scale the offset in this case
 577     break;
 578   case Mips::LD_H:
 579   case Mips::ST_H:
 580     OffBits >>= 1;
 581     break;
 582   case Mips::LD_W:
 583   case Mips::ST_W:
 584     OffBits >>= 2;
 585     break;
 586   case Mips::LD_D:
 587   case Mips::ST_D:
 588     OffBits >>= 3;
 589     break;
 590   }
 591
 592   return (OffBits & 0xFFFF) | RegBits;
 593 }
 594
 595 /// getMemEncoding - Return binary encoding of memory related operand.
 596 /// If the offset operand requires relocation, record the relocation.
 597 unsigned
 598 MipsMCCodeEmitter::getMemEncoding(const MCInst &MI, unsigned OpNo,
 599                                   SmallVectorImpl<MCFixup> &Fixups,
 600                                   const MCSubtargetInfo &STI) const {
 601   // Base register is encoded in bits 20-16, offset is encoded in bits 15-0.
 602   assert(MI.getOperand(OpNo).isReg());
 603   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),Fixups, STI) << 16;
 604   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 605
 606   return (OffBits & 0xFFFF) | RegBits;
 607 }
 608
 609 unsigned MipsMCCodeEmitter::
 610 getMemEncodingMMImm12(const MCInst &MI, unsigned OpNo,
 611                       SmallVectorImpl<MCFixup> &Fixups,
 612                       const MCSubtargetInfo &STI) const {
 613   // Base register is encoded in bits 20-16, offset is encoded in bits 11-0.
 614   assert(MI.getOperand(OpNo).isReg());
 615   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI) << 16;
 616   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 617
 618   return (OffBits & 0x0FFF) | RegBits;
 619 }
 620
 621 unsigned
 622 MipsMCCodeEmitter::getSizeExtEncoding(const MCInst &MI, unsigned OpNo,
 623                                       SmallVectorImpl<MCFixup> &Fixups,
 624                                       const MCSubtargetInfo &STI) const {
 625   assert(MI.getOperand(OpNo).isImm());
 626   unsigned SizeEncoding = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 627   return SizeEncoding - 1;
 628 }
 629
 630 // FIXME: should be called getMSBEncoding
 631 //
 632 unsigned
 633 MipsMCCodeEmitter::getSizeInsEncoding(const MCInst &MI, unsigned OpNo,
 634                                       SmallVectorImpl<MCFixup> &Fixups,
 635                                       const MCSubtargetInfo &STI) const {
 636   assert(MI.getOperand(OpNo-1).isImm());
 637   assert(MI.getOperand(OpNo).isImm());
 638   unsigned Position = getMachineOpValue(MI, MI.getOperand(OpNo-1), Fixups, STI);
 639   unsigned Size = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 640
 641   return Position + Size - 1;
 642 }
 643
 644 unsigned
 645 MipsMCCodeEmitter::getLSAImmEncoding(const MCInst &MI, unsigned OpNo,
 646                                      SmallVectorImpl<MCFixup> &Fixups,
 647                                      const MCSubtargetInfo &STI) const {
 648   assert(MI.getOperand(OpNo).isImm());
 649   // The immediate is encoded as 'immediate - 1'.
 650   return getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI) - 1;
 651 }
 652
 653 unsigned
 654 MipsMCCodeEmitter::getSimm19Lsl2Encoding(const MCInst &MI, unsigned OpNo,
 655                                          SmallVectorImpl<MCFixup> &Fixups,
 656                                          const MCSubtargetInfo &STI) const {
 657   const MCOperand &MO = MI.getOperand(OpNo);
 658   if (MO.isImm()) {
 659     // The immediate is encoded as 'immediate << 2'.
 660     unsigned Res = getMachineOpValue(MI, MO, Fixups, STI);
 661     assert((Res & 3) == 0);
 662     return Res >> 2;
 663   }
 664
 665   assert(MO.isExpr() &&
 666          "getSimm19Lsl2Encoding expects only expressions or an immediate");
 667
 668   const MCExpr *Expr = MO.getExpr();
 669   Fixups.push_back(MCFixup::Create(0, Expr,
 670                                    MCFixupKind(Mips::fixup_MIPS_PC19_S2)));
 671   return 0;
 672 }
 673
 674 unsigned
 675 MipsMCCodeEmitter::getSimm18Lsl3Encoding(const MCInst &MI, unsigned OpNo,
 676                                          SmallVectorImpl<MCFixup> &Fixups,
 677                                          const MCSubtargetInfo &STI) const {
 678   const MCOperand &MO = MI.getOperand(OpNo);
 679   if (MO.isImm()) {
 680     // The immediate is encoded as 'immediate << 3'.
 681     unsigned Res = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 682     assert((Res & 7) == 0);
 683     return Res >> 3;
 684   }
 685
 686   assert(MO.isExpr() &&
 687          "getSimm18Lsl2Encoding expects only expressions or an immediate");
 688
 689   const MCExpr *Expr = MO.getExpr();
 690   Fixups.push_back(MCFixup::Create(0, Expr,
 691                                    MCFixupKind(Mips::fixup_MIPS_PC18_S3)));
 692   return 0;
 693 }
 694
 695 #include "MipsGenMCCodeEmitter.inc"