lib/Target/Hexagon/HexagonTargetMachine.cpp

   1 //===-- HexagonTargetMachine.cpp - Define TargetMachine for Hexagon -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Implements the info about Hexagon target spec.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonTargetMachine.h"
  15 #include "Hexagon.h"
  16 #include "HexagonISelLowering.h"
  17 #include "HexagonMachineScheduler.h"
  18 #include "HexagonTargetObjectFile.h"
  19 #include "llvm/CodeGen/Passes.h"
  20 #include "llvm/IR/LegacyPassManager.h"
  21 #include "llvm/IR/Module.h"
  22 #include "llvm/Support/CommandLine.h"
  23 #include "llvm/Support/TargetRegistry.h"
  24 #include "llvm/Transforms/IPO/PassManagerBuilder.h"
  25 #include "llvm/Transforms/Scalar.h"
  26
  27 using namespace llvm;
  28
  29 static cl:: opt<bool> DisableHardwareLoops("disable-hexagon-hwloops",
  30   cl::Hidden, cl::desc("Disable Hardware Loops for Hexagon target"));
  31
  32 static cl::opt<bool> DisableHexagonCFGOpt("disable-hexagon-cfgopt",
  33   cl::Hidden, cl::ZeroOrMore, cl::init(false),
  34   cl::desc("Disable Hexagon CFG Optimization"));
  35
  36 static cl::opt<bool> EnableExpandCondsets("hexagon-expand-condsets",
  37   cl::init(true), cl::Hidden, cl::ZeroOrMore,
  38   cl::desc("Early expansion of MUX"));
  39
  40
  41 /// HexagonTargetMachineModule - Note that this is used on hosts that
  42 /// cannot link in a library unless there are references into the
  43 /// library.  In particular, it seems that it is not possible to get
  44 /// things to work on Win32 without this.  Though it is unused, do not
  45 /// remove it.
  46 extern "C" int HexagonTargetMachineModule;
  47 int HexagonTargetMachineModule = 0;
  48
  49 extern "C" void LLVMInitializeHexagonTarget() {
  50   // Register the target.
  51   RegisterTargetMachine<HexagonTargetMachine> X(TheHexagonTarget);
  52 }
  53
  54 static ScheduleDAGInstrs *createVLIWMachineSched(MachineSchedContext *C) {
  55   return new VLIWMachineScheduler(C, make_unique<ConvergingVLIWScheduler>());
  56 }
  57
  58 static MachineSchedRegistry
  59 SchedCustomRegistry("hexagon", "Run Hexagon's custom scheduler",
  60                     createVLIWMachineSched);
  61
  62 namespace llvm {
  63   FunctionPass *createHexagonExpandCondsets();
  64   FunctionPass *createHexagonISelDag(HexagonTargetMachine &TM,
  65                                      CodeGenOpt::Level OptLevel);
  66   FunctionPass *createHexagonDelaySlotFillerPass(const TargetMachine &TM);
  67   FunctionPass *createHexagonFPMoverPass(const TargetMachine &TM);
  68   FunctionPass *createHexagonRemoveExtendArgs(const HexagonTargetMachine &TM);
  69   FunctionPass *createHexagonCFGOptimizer();
  70
  71   FunctionPass *createHexagonSplitConst32AndConst64();
  72   FunctionPass *createHexagonExpandPredSpillCode();
  73   FunctionPass *createHexagonHardwareLoops();
  74   FunctionPass *createHexagonPeephole();
  75   FunctionPass *createHexagonFixupHwLoops();
  76   FunctionPass *createHexagonNewValueJump();
  77   FunctionPass *createHexagonCopyToCombine();
  78   FunctionPass *createHexagonPacketizer();
  79   FunctionPass *createHexagonNewValueJump();
  80 } // end namespace llvm;
  81
  82 /// HexagonTargetMachine ctor - Create an ILP32 architecture model.
  83 ///
  84
  85 /// Hexagon_TODO: Do I need an aggregate alignment?
  86 ///
  87 HexagonTargetMachine::HexagonTargetMachine(const Target &T, const Triple &TT,
  88                                            StringRef CPU, StringRef FS,
  89                                            const TargetOptions &Options,
  90                                            Reloc::Model RM, CodeModel::Model CM,
  91                                            CodeGenOpt::Level OL)
  92     : LLVMTargetMachine(T, "e-m:e-p:32:32-i1:32-i64:64-a:0-n32", TT, CPU, FS,
  93                         Options, RM, CM, OL),
  94       TLOF(make_unique<HexagonTargetObjectFile>()),
  95       Subtarget(TT, CPU, FS, *this) {
  96     initAsmInfo();
  97 }
  98
  99 HexagonTargetMachine::~HexagonTargetMachine() {}
 100
 101 namespace {
 102 /// Hexagon Code Generator Pass Configuration Options.
 103 class HexagonPassConfig : public TargetPassConfig {
 104 public:
 105   HexagonPassConfig(HexagonTargetMachine *TM, PassManagerBase &PM)
 106     : TargetPassConfig(TM, PM) {
 107     bool NoOpt = (TM->getOptLevel() == CodeGenOpt::None);
 108     if (!NoOpt) {
 109       if (EnableExpandCondsets) {
 110         Pass *Exp = createHexagonExpandCondsets();
 111         insertPass(&RegisterCoalescerID, IdentifyingPassPtr(Exp));
 112       }
 113     }
 114   }
 115
 116   HexagonTargetMachine &getHexagonTargetMachine() const {
 117     return getTM<HexagonTargetMachine>();
 118   }
 119
 120   ScheduleDAGInstrs *
 121   createMachineScheduler(MachineSchedContext *C) const override {
 122     return createVLIWMachineSched(C);
 123   }
 124
 125   bool addInstSelector() override;
 126   void addPreRegAlloc() override;
 127   void addPostRegAlloc() override;
 128   void addPreSched2() override;
 129   void addPreEmitPass() override;
 130 };
 131 } // namespace
 132
 133 TargetPassConfig *HexagonTargetMachine::createPassConfig(PassManagerBase &PM) {
 134   return new HexagonPassConfig(this, PM);
 135 }
 136
 137 bool HexagonPassConfig::addInstSelector() {
 138   HexagonTargetMachine &TM = getHexagonTargetMachine();
 139   bool NoOpt = (getOptLevel() == CodeGenOpt::None);
 140
 141   if (!NoOpt)
 142     addPass(createHexagonRemoveExtendArgs(TM));
 143
 144   addPass(createHexagonISelDag(TM, getOptLevel()));
 145
 146   if (!NoOpt) {
 147     addPass(createHexagonPeephole());
 148     printAndVerify("After hexagon peephole pass");
 149   }
 150
 151   return false;
 152 }
 153
 154 void HexagonPassConfig::addPreRegAlloc() {
 155   if (getOptLevel() != CodeGenOpt::None)
 156     if (!DisableHardwareLoops)
 157       addPass(createHexagonHardwareLoops(), false);
 158 }
 159
 160 void HexagonPassConfig::addPostRegAlloc() {
 161   if (getOptLevel() != CodeGenOpt::None)
 162     if (!DisableHexagonCFGOpt)
 163       addPass(createHexagonCFGOptimizer(), false);
 164 }
 165
 166 void HexagonPassConfig::addPreSched2() {
 167   addPass(createHexagonCopyToCombine(), false);
 168   if (getOptLevel() != CodeGenOpt::None)
 169     addPass(&IfConverterID, false);
 170   addPass(createHexagonSplitConst32AndConst64());
 171 }
 172
 173 void HexagonPassConfig::addPreEmitPass() {
 174   bool NoOpt = (getOptLevel() == CodeGenOpt::None);
 175
 176   if (!NoOpt)
 177     addPass(createHexagonNewValueJump(), false);
 178
 179   // Expand Spill code for predicate registers.
 180   addPass(createHexagonExpandPredSpillCode(), false);
 181
 182   // Create Packets.
 183   if (!NoOpt) {
 184     if (!DisableHardwareLoops)
 185       addPass(createHexagonFixupHwLoops(), false);
 186     addPass(createHexagonPacketizer(), false);
 187   }
 188 }