lib/Target/Hexagon/HexagonRegisterInfo.cpp

   1 //===-- HexagonRegisterInfo.cpp - Hexagon Register Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "HexagonRegisterInfo.h"
  16 #include "Hexagon.h"
  17 #include "HexagonMachineFunctionInfo.h"
  18 #include "HexagonSubtarget.h"
  19 #include "HexagonTargetMachine.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineFunctionPass.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/RegisterScavenging.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/MC/MachineLocation.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37
  38 using namespace llvm;
  39
  40
  41 HexagonRegisterInfo::HexagonRegisterInfo(HexagonSubtarget &st)
  42   : HexagonGenRegisterInfo(Hexagon::R31),
  43     Subtarget(st) {
  44 }
  45
  46 const MCPhysReg *
  47 HexagonRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
  48   static const MCPhysReg CalleeSavedRegsV2[] = {
  49     Hexagon::R24,   Hexagon::R25,   Hexagon::R26,   Hexagon::R27, 0
  50   };
  51   static const MCPhysReg CalleeSavedRegsV3[] = {
  52     Hexagon::R16,   Hexagon::R17,   Hexagon::R18,   Hexagon::R19,
  53     Hexagon::R20,   Hexagon::R21,   Hexagon::R22,   Hexagon::R23,
  54     Hexagon::R24,   Hexagon::R25,   Hexagon::R26,   Hexagon::R27, 0
  55   };
  56
  57   switch(Subtarget.getHexagonArchVersion()) {
  58   case HexagonSubtarget::V1:
  59     break;
  60   case HexagonSubtarget::V2:
  61     return CalleeSavedRegsV2;
  62   case HexagonSubtarget::V3:
  63   case HexagonSubtarget::V4:
  64   case HexagonSubtarget::V5:
  65     return CalleeSavedRegsV3;
  66   }
  67   llvm_unreachable("Callee saved registers requested for unknown architecture "
  68                    "version");
  69 }
  70
  71 BitVector HexagonRegisterInfo::getReservedRegs(const MachineFunction &MF)
  72   const {
  73   BitVector Reserved(getNumRegs());
  74   Reserved.set(HEXAGON_RESERVED_REG_1);
  75   Reserved.set(HEXAGON_RESERVED_REG_2);
  76   Reserved.set(Hexagon::R29);
  77   Reserved.set(Hexagon::R30);
  78   Reserved.set(Hexagon::R31);
  79   Reserved.set(Hexagon::D14);
  80   Reserved.set(Hexagon::D15);
  81   Reserved.set(Hexagon::LC0);
  82   Reserved.set(Hexagon::LC1);
  83   Reserved.set(Hexagon::SA0);
  84   Reserved.set(Hexagon::SA1);
  85   return Reserved;
  86 }
  87
  88
  89 const TargetRegisterClass* const*
  90 HexagonRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
  91   static const TargetRegisterClass * const CalleeSavedRegClassesV2[] = {
  92     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
  93     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
  94     };
  95   static const TargetRegisterClass * const CalleeSavedRegClassesV3[] = {
  96     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
  97     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
  98     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
  99     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
 100     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
 101     &Hexagon::IntRegsRegClass,     &Hexagon::IntRegsRegClass,
 102   };
 103
 104   switch(Subtarget.getHexagonArchVersion()) {
 105   case HexagonSubtarget::V1:
 106     break;
 107   case HexagonSubtarget::V2:
 108     return CalleeSavedRegClassesV2;
 109   case HexagonSubtarget::V3:
 110   case HexagonSubtarget::V4:
 111   case HexagonSubtarget::V5:
 112     return CalleeSavedRegClassesV3;
 113   }
 114   llvm_unreachable("Callee saved register classes requested for unknown "
 115                    "architecture version");
 116 }
 117
 118 void HexagonRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 119                                               int SPAdj, unsigned FIOperandNum,
 120                                               RegScavenger *RS) const {
 121   //
 122   // Hexagon_TODO: Do we need to enforce this for Hexagon?
 123   assert(SPAdj == 0 && "Unexpected");
 124
 125   MachineInstr &MI = *II;
 126   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 127
 128   // Addressable stack objects are accessed using neg. offsets from %fp.
 129   MachineFunction &MF = *MI.getParent()->getParent();
 130   const HexagonInstrInfo &TII =
 131       *static_cast<const HexagonInstrInfo *>(
 132           MF.getTarget().getSubtargetImpl()->getInstrInfo());
 133   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex);
 134   MachineFrameInfo &MFI = *MF.getFrameInfo();
 135
 136   unsigned FrameReg = getFrameRegister(MF);
 137   const TargetFrameLowering *TFI =
 138       MF.getTarget().getSubtargetImpl()->getFrameLowering();
 139   if (!TFI->hasFP(MF)) {
 140     // We will not reserve space on the stack for the lr and fp registers.
 141     Offset -= 2 * Hexagon_WordSize;
 142   }
 143
 144   const unsigned FrameSize = MFI.getStackSize();
 145
 146   if (!MFI.hasVarSizedObjects() &&
 147       TII.isValidOffset(MI.getOpcode(), (FrameSize+Offset)) &&
 148       !TII.isSpillPredRegOp(&MI)) {
 149     // Replace frame index with a stack pointer reference.
 150     MI.getOperand(FIOperandNum).ChangeToRegister(getStackRegister(), false,
 151                                                  false, true);
 152     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(FrameSize+Offset);
 153   } else {
 154     // Replace frame index with a frame pointer reference.
 155     if (!TII.isValidOffset(MI.getOpcode(), Offset)) {
 156
 157       // If the offset overflows, then correct it.
 158       //
 159       // For loads, we do not need a reserved register
 160       // r0 = memw(r30 + #10000) to:
 161       //
 162       // r0 = add(r30, #10000)
 163       // r0 = memw(r0)
 164       if ( (MI.getOpcode() == Hexagon::LDriw)  ||
 165            (MI.getOpcode() == Hexagon::LDrid)   ||
 166            (MI.getOpcode() == Hexagon::LDrih)   ||
 167            (MI.getOpcode() == Hexagon::LDriuh)  ||
 168            (MI.getOpcode() == Hexagon::LDrib)   ||
 169            (MI.getOpcode() == Hexagon::LDriub)  ||
 170            (MI.getOpcode() == Hexagon::LDriw_f) ||
 171            (MI.getOpcode() == Hexagon::LDrid_f)) {
 172         unsigned dstReg = (MI.getOpcode() == Hexagon::LDrid) ?
 173           getSubReg(MI.getOperand(0).getReg(), Hexagon::subreg_loreg) :
 174           MI.getOperand(0).getReg();
 175
 176         // Check if offset can fit in addi.
 177         if (!TII.isValidOffset(Hexagon::ADD_ri, Offset)) {
 178           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 179                   TII.get(Hexagon::CONST32_Int_Real), dstReg).addImm(Offset);
 180           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 181                   TII.get(Hexagon::ADD_rr),
 182                   dstReg).addReg(FrameReg).addReg(dstReg);
 183         } else {
 184           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 185                   TII.get(Hexagon::ADD_ri),
 186                   dstReg).addReg(FrameReg).addImm(Offset);
 187         }
 188
 189         MI.getOperand(FIOperandNum).ChangeToRegister(dstReg, false, false,true);
 190         MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 191       } else if ((MI.getOpcode() == Hexagon::STriw_indexed) ||
 192                  (MI.getOpcode() == Hexagon::STriw) ||
 193                  (MI.getOpcode() == Hexagon::STrid) ||
 194                  (MI.getOpcode() == Hexagon::STrih) ||
 195                  (MI.getOpcode() == Hexagon::STrib) ||
 196                  (MI.getOpcode() == Hexagon::STrid_f) ||
 197                  (MI.getOpcode() == Hexagon::STriw_f)) {
 198         // For stores, we need a reserved register. Change
 199         // memw(r30 + #10000) = r0 to:
 200         //
 201         // rs = add(r30, #10000);
 202         // memw(rs) = r0
 203         unsigned resReg = HEXAGON_RESERVED_REG_1;
 204
 205         // Check if offset can fit in addi.
 206         if (!TII.isValidOffset(Hexagon::ADD_ri, Offset)) {
 207           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 208                   TII.get(Hexagon::CONST32_Int_Real), resReg).addImm(Offset);
 209           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 210                   TII.get(Hexagon::ADD_rr),
 211                   resReg).addReg(FrameReg).addReg(resReg);
 212         } else {
 213           BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 214                   TII.get(Hexagon::ADD_ri),
 215                   resReg).addReg(FrameReg).addImm(Offset);
 216         }
 217         MI.getOperand(FIOperandNum).ChangeToRegister(resReg, false, false,true);
 218         MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 219       } else if (TII.isMemOp(&MI)) {
 220         // use the constant extender if the instruction provides it
 221         // and we are V4TOps.
 222         if (Subtarget.hasV4TOps()) {
 223           if (TII.isConstExtended(&MI)) {
 224             MI.getOperand(FIOperandNum).ChangeToRegister(FrameReg, false);
 225             MI.getOperand(FIOperandNum+1).ChangeToImmediate(Offset);
 226             TII.immediateExtend(&MI);
 227           } else {
 228             llvm_unreachable("Need to implement for memops");
 229           }
 230         } else {
 231           // Only V3 and older instructions here.
 232           unsigned ResReg = HEXAGON_RESERVED_REG_1;
 233           if (!MFI.hasVarSizedObjects() &&
 234               TII.isValidOffset(MI.getOpcode(), (FrameSize+Offset))) {
 235             MI.getOperand(FIOperandNum).ChangeToRegister(getStackRegister(),
 236                                                          false, false, false);
 237             MI.getOperand(FIOperandNum+1).ChangeToImmediate(FrameSize+Offset);
 238           } else if (!TII.isValidOffset(Hexagon::ADD_ri, Offset)) {
 239             BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 240                     TII.get(Hexagon::CONST32_Int_Real), ResReg).addImm(Offset);
 241             BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 242                     TII.get(Hexagon::ADD_rr), ResReg).addReg(FrameReg).
 243               addReg(ResReg);
 244             MI.getOperand(FIOperandNum).ChangeToRegister(ResReg, false, false,
 245                                                          true);
 246             MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 247           } else {
 248             BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 249                     TII.get(Hexagon::ADD_ri), ResReg).addReg(FrameReg).
 250               addImm(Offset);
 251             MI.getOperand(FIOperandNum).ChangeToRegister(ResReg, false, false,
 252                                                          true);
 253             MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 254           }
 255         }
 256       } else {
 257         unsigned dstReg = MI.getOperand(0).getReg();
 258         BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 259                 TII.get(Hexagon::CONST32_Int_Real), dstReg).addImm(Offset);
 260         BuildMI(*MI.getParent(), II, MI.getDebugLoc(),
 261                 TII.get(Hexagon::ADD_rr),
 262                 dstReg).addReg(FrameReg).addReg(dstReg);
 263         // Can we delete MI??? r2 = add (r2, #0).
 264         MI.getOperand(FIOperandNum).ChangeToRegister(dstReg, false, false,true);
 265         MI.getOperand(FIOperandNum+1).ChangeToImmediate(0);
 266       }
 267     } else {
 268       // If the offset is small enough to fit in the immediate field, directly
 269       // encode it.
 270       MI.getOperand(FIOperandNum).ChangeToRegister(FrameReg, false);
 271       MI.getOperand(FIOperandNum+1).ChangeToImmediate(Offset);
 272     }
 273   }
 274
 275 }
 276
 277 unsigned HexagonRegisterInfo::getRARegister() const {
 278   return Hexagon::R31;
 279 }
 280
 281 unsigned HexagonRegisterInfo::getFrameRegister(const MachineFunction
 282                                                &MF) const {
 283   const TargetFrameLowering *TFI =
 284       MF.getTarget().getSubtargetImpl()->getFrameLowering();
 285   if (TFI->hasFP(MF)) {
 286     return Hexagon::R30;
 287   }
 288
 289   return Hexagon::R29;
 290 }
 291
 292 unsigned HexagonRegisterInfo::getFrameRegister() const {
 293   return Hexagon::R30;
 294 }
 295
 296 unsigned HexagonRegisterInfo::getStackRegister() const {
 297   return Hexagon::R29;
 298 }
 299
 300 #define GET_REGINFO_TARGET_DESC
 301 #include "HexagonGenRegisterInfo.inc"