lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32
  33 //===----------------------------------------------------------------------===//
  34
  35 //===----------------------------------------------------------------------===//
  36 // Compare
  37 //===----------------------------------------------------------------------===//
  38 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  39     opExtendable = 2 in
  40 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  41   : ALU32Inst <(outs PredRegs:$dst),
  42                (ins IntRegs:$src1, ImmOp:$src2),
  43   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  44   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  45     bits<2> dst;
  46     bits<5> src1;
  47     bits<10> src2;
  48     let CextOpcode = mnemonic;
  49     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  50     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  51
  52     let IClass = 0b0111;
  53
  54     let Inst{27-24} = 0b0101;
  55     let Inst{23-22} = MajOp;
  56     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  57     let Inst{20-16} = src1;
  58     let Inst{13-5}  = src2{8-0};
  59     let Inst{4}     = isNot;
  60     let Inst{3-2}   = 0b00;
  61     let Inst{1-0}   = dst;
  62   }
  63
  64 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  65 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  66 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  67
  68 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  69   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  70         (MI IntRegs:$src1, ImmPred:$src2)>;
  71
  72 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  73 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  74 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // ALU32/ALU +
  78 //===----------------------------------------------------------------------===//
  79 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  80   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  81
  82 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  83
  84 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  85 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  86                   bit IsComm>
  87   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  88              "$Rd = "#mnemonic#"($Rs, $Rt)",
  89              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  90   let isCommutable = IsComm;
  91   let BaseOpcode = mnemonic#_rr;
  92   let CextOpcode = mnemonic;
  93
  94   bits<5> Rs;
  95   bits<5> Rt;
  96   bits<5> Rd;
  97
  98   let IClass = 0b1111;
  99   let Inst{27} = 0b0;
 100   let Inst{26-24} = MajOp;
 101   let Inst{23-21} = MinOp;
 102   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 103   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 104   let Inst{4-0} = Rd;
 105 }
 106
 107 let hasSideEffects = 0, hasNewValue = 1 in
 108 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 109                        bit OpsRev, bit PredNot, bit PredNew>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 111              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 112              "$Rd = "#mnemonic#"($Rs, $Rt)",
 113              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 114   let isPredicated = 1;
 115   let isPredicatedFalse = PredNot;
 116   let isPredicatedNew = PredNew;
 117   let BaseOpcode = mnemonic#_rr;
 118   let CextOpcode = mnemonic;
 119
 120   bits<2> Pu;
 121   bits<5> Rs;
 122   bits<5> Rt;
 123   bits<5> Rd;
 124
 125   let IClass = 0b1111;
 126   let Inst{27} = 0b1;
 127   let Inst{26-24} = MajOp;
 128   let Inst{23-21} = MinOp;
 129   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 130   let Inst{13} = PredNew;
 131   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 132   let Inst{7} = PredNot;
 133   let Inst{6-5} = Pu;
 134   let Inst{4-0} = Rd;
 135 }
 136
 137 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 138                       bit OpsRev>
 139   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 140   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 141 }
 142
 143 let isCodeGenOnly = 0 in {
 144 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 145 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 146 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 147 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 148 }
 149
 150 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 151                       bits<3> MinOp, bit OpsRev, bit IsComm>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 153   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 154 }
 155
 156 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 157     isCodeGenOnly = 0 in {
 158   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 159   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 160 }
 161
 162 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 163                          bit OpsRev> {
 164   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 165   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 166   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 167   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 168 }
 169
 170 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 171                           bit OpsRev, bit IsComm> {
 172   let isPredicable = 1 in
 173   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 174   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 175 }
 176
 177 let isCodeGenOnly = 0 in {
 178 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 179 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 180 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 181 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 182 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 183 }
 184
 185 // Pats for instruction selection.
 186 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 187   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 188         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 189
 190 def: BinOp32_pat<add, A2_add, i32>;
 191 def: BinOp32_pat<and, A2_and, i32>;
 192 def: BinOp32_pat<or,  A2_or,  i32>;
 193 def: BinOp32_pat<sub, A2_sub, i32>;
 194 def: BinOp32_pat<xor, A2_xor, i32>;
 195
 196 // A few special cases producing register pairs:
 197 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 198     isCodeGenOnly = 0 in {
 199   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 200
 201   let isPredicable = 1 in
 202     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 203
 204   // Conditional combinew uses "newt/f" instead of "t/fnew".
 205   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 206   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 207   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 208   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 209 }
 210
 211 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 212 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 213   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 214              "$Pd = "#mnemonic#"($Rs, $Rt)",
 215              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 216   let CextOpcode = mnemonic;
 217   let isCommutable = IsComm;
 218   bits<5> Rs;
 219   bits<5> Rt;
 220   bits<2> Pd;
 221
 222   let IClass = 0b1111;
 223   let Inst{27-24} = 0b0010;
 224   let Inst{22-21} = MinOp;
 225   let Inst{20-16} = Rs;
 226   let Inst{12-8} = Rt;
 227   let Inst{4} = IsNeg;
 228   let Inst{3-2} = 0b00;
 229   let Inst{1-0} = Pd;
 230 }
 231
 232 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 233   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 234   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 235   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 236 }
 237
 238 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 239 // that reverse the order of the operands.
 240 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 241
 242 // Pats for compares. They use PatFrags as operands, not SDNodes,
 243 // since seteq/setgt/etc. are defined as ParFrags.
 244 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 245   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 246         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 250 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 251
 252 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 253 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 254
 255 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 256   isCodeGenOnly = 0 in
 257 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 258                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 259       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 260   bits<5> Rd;
 261   bits<2> Pu;
 262   bits<5> Rs;
 263   bits<5> Rt;
 264
 265   let CextOpcode = "mux";
 266   let InputType = "reg";
 267   let hasSideEffects = 0;
 268   let IClass = 0b1111;
 269
 270   let Inst{27-24} = 0b0100;
 271   let Inst{20-16} = Rs;
 272   let Inst{12-8} = Rt;
 273   let Inst{6-5} = Pu;
 274   let Inst{4-0} = Rd;
 275 }
 276
 277 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 278          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 279
 280 // Combines the two immediates into a double register.
 281 // Increase complexity to make it greater than any complexity of a combine
 282 // that involves a register.
 283
 284 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 285     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 286     AddedComplexity = 75, isCodeGenOnly = 0 in
 287 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 288   "$Rdd = combine(#$s8, #$S8)",
 289   [(set (i64 DoubleRegs:$Rdd),
 290         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 291     bits<5> Rdd;
 292     bits<8> s8;
 293     bits<8> S8;
 294
 295     let IClass = 0b0111;
 296     let Inst{27-23} = 0b11000;
 297     let Inst{22-16} = S8{7-1};
 298     let Inst{13}    = S8{0};
 299     let Inst{12-5}  = s8;
 300     let Inst{4-0}   = Rdd;
 301   }
 302
 303 //===----------------------------------------------------------------------===//
 304 // Template class for predicated ADD of a reg and an Immediate value.
 305 //===----------------------------------------------------------------------===//
 306 let hasNewValue = 1 in
 307 class T_Addri_Pred <bit PredNot, bit PredNew>
 308   : ALU32_ri <(outs IntRegs:$Rd),
 309               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 310   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 311   ") $Rd = ")#"add($Rs, #$s8)"> {
 312     bits<5> Rd;
 313     bits<2> Pu;
 314     bits<5> Rs;
 315     bits<8> s8;
 316
 317     let isPredicatedNew = PredNew;
 318     let IClass = 0b0111;
 319
 320     let Inst{27-24} = 0b0100;
 321     let Inst{23}    = PredNot;
 322     let Inst{22-21} = Pu;
 323     let Inst{20-16} = Rs;
 324     let Inst{13}    = PredNew;
 325     let Inst{12-5}  = s8;
 326     let Inst{4-0}   = Rd;
 327   }
 328
 329 //===----------------------------------------------------------------------===//
 330 // A2_addi: Add a signed immediate to a register.
 331 //===----------------------------------------------------------------------===//
 332 let hasNewValue = 1 in
 333 class T_Addri <Operand immOp, list<dag> pattern = [] >
 334   : ALU32_ri <(outs IntRegs:$Rd),
 335               (ins IntRegs:$Rs, immOp:$s16),
 336   "$Rd = add($Rs, #$s16)", pattern,
 337   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 338   "", ALU32_ADDI_tc_1_SLOT0123> {
 339     bits<5> Rd;
 340     bits<5> Rs;
 341     bits<16> s16;
 342
 343     let IClass = 0b1011;
 344
 345     let Inst{27-21} = s16{15-9};
 346     let Inst{20-16} = Rs;
 347     let Inst{13-5}  = s16{8-0};
 348     let Inst{4-0}   = Rd;
 349   }
 350
 351 //===----------------------------------------------------------------------===//
 352 // Multiclass for ADD of a register and an immediate value.
 353 //===----------------------------------------------------------------------===//
 354 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 355   let isPredicatedFalse = PredNot in {
 356     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 357     // Predicate new
 358     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 359   }
 360 }
 361
 362 let isExtendable = 1, InputType = "imm" in
 363 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 364   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 365     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 366     isPredicable = 1 in
 367     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 368                         [(set (i32 IntRegs:$Rd),
 369                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 370
 371     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 372     hasSideEffects = 0, isPredicated = 1 in {
 373       defm Pt : Addri_Pred<mnemonic, 0>;
 374       defm NotPt : Addri_Pred<mnemonic, 1>;
 375     }
 376   }
 377 }
 378
 379 let isCodeGenOnly = 0 in
 380 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 381
 382 //===----------------------------------------------------------------------===//
 383 // Template class used for the following ALU32 instructions.
 384 // Rd=and(Rs,#s10)
 385 // Rd=or(Rs,#s10)
 386 //===----------------------------------------------------------------------===//
 387 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 388 InputType = "imm", hasNewValue = 1 in
 389 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 390   : ALU32_ri <(outs IntRegs:$Rd),
 391               (ins IntRegs:$Rs, s10Ext:$s10),
 392   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 393   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 394     bits<5> Rd;
 395     bits<5> Rs;
 396     bits<10> s10;
 397     let CextOpcode = mnemonic;
 398
 399     let IClass = 0b0111;
 400
 401     let Inst{27-24} = 0b0110;
 402     let Inst{23-22} = MinOp;
 403     let Inst{21}    = s10{9};
 404     let Inst{20-16} = Rs;
 405     let Inst{13-5}  = s10{8-0};
 406     let Inst{4-0}   = Rd;
 407   }
 408
 409 let isCodeGenOnly = 0 in {
 410 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 411 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 412 }
 413
 414 // Subtract register from immediate
 415 // Rd32=sub(#s10,Rs32)
 416 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 417 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 418 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 419   "$Rd = sub(#$s10, $Rs)" ,
 420   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 421   ImmRegRel {
 422     bits<5> Rd;
 423     bits<10> s10;
 424     bits<5> Rs;
 425
 426     let IClass = 0b0111;
 427
 428     let Inst{27-22} = 0b011001;
 429     let Inst{21}    = s10{9};
 430     let Inst{20-16} = Rs;
 431     let Inst{13-5}  = s10{8-0};
 432     let Inst{4-0}   = Rd;
 433   }
 434
 435 // Nop.
 436 let hasSideEffects = 0, isCodeGenOnly = 0 in
 437 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 438   let IClass = 0b0111;
 439   let Inst{27-24} = 0b1111;
 440 }
 441 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 442 def : Pat<(not (i32 IntRegs:$src1)),
 443           (SUB_ri -1, (i32 IntRegs:$src1))>;
 444
 445 let hasSideEffects = 0, hasNewValue = 1 in
 446 class T_tfr16<bit isHi>
 447   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 448   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 449   [], "$src1 = $Rx" > {
 450     bits<5> Rx;
 451     bits<16> u16;
 452
 453     let IClass = 0b0111;
 454     let Inst{27-26} = 0b00;
 455     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 456     let Inst{23-22} = u16{15-14};
 457     let Inst{21}    = 0b1;
 458     let Inst{20-16} = Rx;
 459     let Inst{13-0}  = u16{13-0};
 460   }
 461
 462 let isCodeGenOnly = 0 in {
 463 def A2_tfril: T_tfr16<0>;
 464 def A2_tfrih: T_tfr16<1>;
 465 }
 466
 467 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 468 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 469 class T_tfr_pred<bit isPredNot, bit isPredNew>
 470   : ALU32Inst<(outs IntRegs:$dst),
 471               (ins PredRegs:$src1, IntRegs:$src2),
 472               "if ("#!if(isPredNot, "!", "")#
 473               "$src1"#!if(isPredNew, ".new", "")#
 474               ") $dst = $src2"> {
 475     bits<5> dst;
 476     bits<2> src1;
 477     bits<5> src2;
 478
 479     let isPredicatedFalse = isPredNot;
 480     let isPredicatedNew = isPredNew;
 481     let IClass = 0b0111;
 482
 483     let Inst{27-24} = 0b0100;
 484     let Inst{23} = isPredNot;
 485     let Inst{13} = isPredNew;
 486     let Inst{12-5} = 0;
 487     let Inst{4-0} = dst;
 488     let Inst{22-21} = src1;
 489     let Inst{20-16} = src2;
 490   }
 491
 492 let isPredicable = 1 in
 493 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 494               "$dst = $src"> {
 495     bits<5> dst;
 496     bits<5> src;
 497
 498     let IClass = 0b0111;
 499
 500     let Inst{27-21} = 0b0000011;
 501     let Inst{20-16} = src;
 502     let Inst{13}    = 0b0;
 503     let Inst{4-0}   = dst;
 504   }
 505
 506 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 507 multiclass tfr_base<string CextOp> {
 508   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 509     def NAME : T_tfr;
 510
 511     // Predicate
 512     def t : T_tfr_pred<0, 0>;
 513     def f : T_tfr_pred<1, 0>;
 514     // Predicate new
 515     def tnew : T_tfr_pred<0, 1>;
 516     def fnew : T_tfr_pred<1, 1>;
 517   }
 518 }
 519
 520 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 521 // Please don't add bits to this instruction as it'll be converted into
 522 // 'combine' before object code emission.
 523 let isPredicated = 1 in
 524 class T_tfrp_pred<bit PredNot, bit PredNew>
 525   : ALU32_rr <(outs DoubleRegs:$dst),
 526               (ins PredRegs:$src1, DoubleRegs:$src2),
 527   "if ("#!if(PredNot, "!", "")#"$src1"
 528         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 529     let isPredicatedFalse = PredNot;
 530     let isPredicatedNew = PredNew;
 531   }
 532
 533 // Assembler mapped to A2_combinew.
 534 // Please don't add bits to this instruction as it'll be converted into
 535 // 'combine' before object code emission.
 536 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 537                (ins DoubleRegs:$src),
 538     "$dst = $src">;
 539
 540 let hasSideEffects = 0 in
 541 multiclass TFR64_base<string BaseName> {
 542   let BaseOpcode = BaseName in {
 543     let isPredicable = 1 in
 544     def NAME : T_tfrp;
 545     // Predicate
 546     def t : T_tfrp_pred <0, 0>;
 547     def f : T_tfrp_pred <1, 0>;
 548     // Predicate new
 549     def tnew : T_tfrp_pred <0, 1>;
 550     def fnew : T_tfrp_pred <1, 1>;
 551   }
 552 }
 553
 554 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 555     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 556     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 557 class T_TFRI_Pred<bit PredNot, bit PredNew>
 558   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 559     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 560     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 561   let isPredicatedFalse = PredNot;
 562   let isPredicatedNew = PredNew;
 563
 564   bits<5> Rd;
 565   bits<2> Pu;
 566   bits<12> s12;
 567
 568   let IClass = 0b0111;
 569   let Inst{27-24} = 0b1110;
 570   let Inst{23} = PredNot;
 571   let Inst{22-21} = Pu;
 572   let Inst{20} = 0b0;
 573   let Inst{19-16,12-5} = s12;
 574   let Inst{13} = PredNew;
 575   let Inst{4-0} = Rd;
 576 }
 577
 578 let isCodeGenOnly = 0 in {
 579 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 580 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 581 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 582 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 583 }
 584
 585 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 586     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 587     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 588     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 589     isCodeGenOnly = 0 in
 590 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 591     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 592     ImmRegRel, PredRel {
 593   bits<5> Rd;
 594   bits<16> s16;
 595
 596   let IClass = 0b0111;
 597   let Inst{27-24} = 0b1000;
 598   let Inst{23-22,20-16,13-5} = s16;
 599   let Inst{4-0} = Rd;
 600 }
 601
 602 let isCodeGenOnly = 0 in
 603 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 604 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 605
 606 // Assembler mapped
 607 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 608 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 609                       "$dst = #$src1",
 610                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 611
 612 // TODO: see if this instruction can be deleted..
 613 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 614 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 615                          "$dst = #$src1">;
 616
 617 // Transfer control register.
 618 let hasSideEffects = 0 in
 619 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 620            "$dst = $src1",
 621            []>;
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/ALU -
 624 //===----------------------------------------------------------------------===//
 625
 626
 627 //===----------------------------------------------------------------------===//
 628 // ALU32/PERM +
 629 //===----------------------------------------------------------------------===//
 630 // Scalar mux register immediate.
 631 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 632     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 633 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 634       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 635   bits<5> Rd;
 636   bits<2> Pu;
 637   bits<8> s8;
 638   bits<5> Rs;
 639
 640   let IClass = 0b0111;
 641   let Inst{27-24} = 0b0011;
 642   let Inst{23} = MajOp;
 643   let Inst{22-21} = Pu;
 644   let Inst{20-16} = Rs;
 645   let Inst{13}    = 0b0;
 646   let Inst{12-5}  = s8;
 647   let Inst{4-0}   = Rd;
 648 }
 649
 650 let opExtendable = 2, isCodeGenOnly = 0 in
 651 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 652                            "$Rd = mux($Pu, #$s8, $Rs)">;
 653
 654 let opExtendable = 3, isCodeGenOnly = 0 in
 655 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 656                            "$Rd = mux($Pu, $Rs, #$s8)">;
 657
 658 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 659           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 660
 661 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 662           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 663
 664 // C2_muxii: Scalar mux immediates.
 665 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 666     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 667 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 668                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 669   "$Rd = mux($Pu, #$s8, #$S8)" ,
 670   [(set (i32 IntRegs:$Rd),
 671         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 672     bits<5> Rd;
 673     bits<2> Pu;
 674     bits<8> s8;
 675     bits<8> S8;
 676
 677     let IClass = 0b0111;
 678
 679     let Inst{27-25} = 0b101;
 680     let Inst{24-23} = Pu;
 681     let Inst{22-16} = S8{7-1};
 682     let Inst{13}    = S8{0};
 683     let Inst{12-5}  = s8;
 684     let Inst{4-0}   = Rd;
 685   }
 686
 687 //===----------------------------------------------------------------------===//
 688 // template class for non-predicated alu32_2op instructions
 689 // - aslh, asrh, sxtb, sxth, zxth
 690 //===----------------------------------------------------------------------===//
 691 let hasNewValue = 1, opNewValue = 0 in
 692 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 693     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 694     "$Rd = "#mnemonic#"($Rs)", [] > {
 695   bits<5> Rd;
 696   bits<5> Rs;
 697
 698   let IClass = 0b0111;
 699
 700   let Inst{27-24} = 0b0000;
 701   let Inst{23-21} = minOp;
 702   let Inst{13} = 0b0;
 703   let Inst{4-0} = Rd;
 704   let Inst{20-16} = Rs;
 705 }
 706
 707 //===----------------------------------------------------------------------===//
 708 // template class for predicated alu32_2op instructions
 709 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 710 //===----------------------------------------------------------------------===//
 711 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 712     hasNewValue = 1, opNewValue = 0 in
 713 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 714     bit isPredNew > :
 715     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 716     !if(isPredNot, "if (!$Pu", "if ($Pu")
 717     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 718   bits<5> Rd;
 719   bits<2> Pu;
 720   bits<5> Rs;
 721
 722   let IClass = 0b0111;
 723
 724   let Inst{27-24} = 0b0000;
 725   let Inst{23-21} = minOp;
 726   let Inst{13} = 0b1;
 727   let Inst{11} = isPredNot;
 728   let Inst{10} = isPredNew;
 729   let Inst{4-0} = Rd;
 730   let Inst{9-8} = Pu;
 731   let Inst{20-16} = Rs;
 732 }
 733
 734 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 735   let isPredicatedFalse = PredNot in {
 736     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 737
 738     // Predicate new
 739     let isPredicatedNew = 1 in
 740     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 741   }
 742 }
 743
 744 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 745   let BaseOpcode = mnemonic in {
 746     let isPredicable = 1, hasSideEffects = 0 in
 747     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 748
 749     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 750       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 751       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 752     }
 753   }
 754 }
 755
 756 let isCodeGenOnly = 0 in {
 757 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 758 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 759 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 760 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 761 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 762 }
 763
 764 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 765 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 766 // predicated forms while 'and' doesn't. Since integrated assembler can't
 767 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 768 // immediate operand is set to '255'.
 769
 770 let hasNewValue = 1, opNewValue = 0 in
 771 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 772   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 773     bits<5> Rd;
 774     bits<5> Rs;
 775     bits<10> s10 = 255;
 776
 777     let IClass = 0b0111;
 778
 779     let Inst{27-22} = 0b011000;
 780     let Inst{4-0} = Rd;
 781     let Inst{20-16} = Rs;
 782     let Inst{21} = s10{9};
 783     let Inst{13-5} = s10{8-0};
 784 }
 785
 786 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 787 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 788   let BaseOpcode = mnemonic in {
 789     let isPredicable = 1, hasSideEffects = 0 in
 790     def A2_#NAME : T_ZXTB;
 791
 792     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 793       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 794       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 795     }
 796   }
 797 }
 798
 799 let isCodeGenOnly=0 in
 800 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 801
 802 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 803 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 804 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 805 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 806
 807 // Mux.
 808 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 809                                                    DoubleRegs:$src2,
 810                                                    DoubleRegs:$src3),
 811             "$dst = vmux($src1, $src2, $src3)",
 812             []>;
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PERM -
 817 //===----------------------------------------------------------------------===//
 818
 819
 820 //===----------------------------------------------------------------------===//
 821 // ALU32/PRED +
 822 //===----------------------------------------------------------------------===//
 823
 824 // SDNode for converting immediate C to C-1.
 825 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 826    // Return the byte immediate const-1 as an SDNode.
 827    int32_t imm = N->getSExtValue();
 828    return XformSToSM1Imm(imm);
 829 }]>;
 830
 831 // SDNode for converting immediate C to C-1.
 832 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 833    // Return the byte immediate const-1 as an SDNode.
 834    uint32_t imm = N->getZExtValue();
 835    return XformUToUM1Imm(imm);
 836 }]>;
 837
 838 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 839     "$dst = cl0($src1)",
 840     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 841
 842 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 843     "$dst = ct0($src1)",
 844     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 845
 846 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 847     "$dst = cl0($src1)",
 848     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 849
 850 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 851     "$dst = ct0($src1)",
 852     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 853
 854 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 855     "$dst = tstbit($src1, $src2)",
 856     [(set (i1 PredRegs:$dst),
 857           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 858
 859 //===----------------------------------------------------------------------===//
 860 // ALU32/PRED -
 861 //===----------------------------------------------------------------------===//
 862
 863
 864 //===----------------------------------------------------------------------===//
 865 // ALU64/ALU +
 866 //===----------------------------------------------------------------------===//// Add.
 867 //===----------------------------------------------------------------------===//
 868 // Template Class
 869 // Add/Subtract halfword
 870 // Rd=add(Rt.L,Rs.[HL])[:sat]
 871 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 872 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 873 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 874 //===----------------------------------------------------------------------===//
 875
 876 let  hasNewValue = 1, opNewValue = 0 in
 877 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 878   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 879   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 880           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 881           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 882           #!if(isSat,":sat","")
 883           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 884     bits<5> Rd;
 885     bits<5> Rt;
 886     bits<5> Rs;
 887     let IClass = 0b1101;
 888
 889     let Inst{27-23} = 0b01010;
 890     let Inst{22} = hasShift;
 891     let Inst{21} = isSub;
 892     let Inst{7} = isSat;
 893     let Inst{6-5} = LHbits;
 894     let Inst{4-0} = Rd;
 895     let Inst{12-8} = Rt;
 896     let Inst{20-16} = Rs;
 897   }
 898
 899 //Rd=sub(Rt.L,Rs.[LH])
 900 let isCodeGenOnly = 0 in {
 901 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 902 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 903 }
 904
 905 let isCodeGenOnly = 0 in {
 906 //Rd=add(Rt.L,Rs.[LH])
 907 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 908 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 909 }
 910
 911 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 912   //Rd=sub(Rt.L,Rs.[LH]):sat
 913   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 914   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 915
 916   //Rd=add(Rt.L,Rs.[LH]):sat
 917   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 918   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 919 }
 920
 921 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 922 let isCodeGenOnly = 0 in {
 923 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 924 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 925 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 926 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 927 }
 928
 929 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 930 let isCodeGenOnly = 0 in {
 931 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 932 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 933 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 934 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 935 }
 936
 937 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 938   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 939   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 940   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 941   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 942   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 943
 944   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 945   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 946   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 947   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 948   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 949 }
 950
 951 // Add halfword.
 952 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 953          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 954
 955 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 956          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 957
 958 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 959          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 960
 961 // Subtract halfword.
 962 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 963          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 964
 965 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 966          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 967
 968 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 969 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 970       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 971       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 972   bits<5> Rd;
 973   bits<5> Rs;
 974   bits<5> Rt;
 975
 976   let IClass = 0b1101;
 977   let Inst{27-24} = 0b0000;
 978   let Inst{20-16} = Rs;
 979   let Inst{12-8} = Rt;
 980   let Inst{4-0} = Rd;
 981 }
 982
 983 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 984 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 985   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 986   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 987           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 988     bits<5> Rd;
 989     bits<5> Rt;
 990     bits<5> Rs;
 991
 992     let IClass = 0b1101;
 993
 994     let Inst{27-23} = 0b01011;
 995     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 996     let Inst{7} = isUnsigned;
 997     let Inst{4-0} = Rd;
 998     let Inst{12-8} = !if(isMax, Rs, Rt);
 999     let Inst{20-16} = !if(isMax, Rt, Rs);
1000   }
1001
1002 let isCodeGenOnly = 0 in {
1003 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
1004 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
1005 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
1006 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
1007 }
1008
1009 // Here, depending on  the operand being selected, we'll either generate a
1010 // min or max instruction.
1011 // Ex:
1012 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
1013 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
1014 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
1015 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
1016
1017 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1018                           InstHexagon Inst, InstHexagon SwapInst> {
1019   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1020                    (VT RC:$src1), (VT RC:$src2)),
1021            (Inst RC:$src1, RC:$src2)>;
1022   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1023                    (VT RC:$src2), (VT RC:$src1)),
1024            (SwapInst RC:$src1, RC:$src2)>;
1025 }
1026
1027
1028 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1029   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1030
1031   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1032                                             (i32 PositiveHalfWord:$src2))),
1033                                     (i32 PositiveHalfWord:$src1),
1034                                     (i32 PositiveHalfWord:$src2))), i16),
1035            (Inst IntRegs:$src1, IntRegs:$src2)>;
1036
1037   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1038                                             (i32 PositiveHalfWord:$src2))),
1039                                     (i32 PositiveHalfWord:$src2),
1040                                     (i32 PositiveHalfWord:$src1))), i16),
1041            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1042 }
1043
1044 let AddedComplexity = 200 in {
1045   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1046   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1047   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1048   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1049   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1050   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1051   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1052   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1053 }
1054
1055 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1056   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1057              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1058   let isCompare = 1;
1059   let isCommutable = IsComm;
1060   let hasSideEffects = 0;
1061
1062   bits<2> Pd;
1063   bits<5> Rs;
1064   bits<5> Rt;
1065
1066   let IClass = 0b1101;
1067   let Inst{27-21} = 0b0010100;
1068   let Inst{20-16} = Rs;
1069   let Inst{12-8} = Rt;
1070   let Inst{7-5} = MinOp;
1071   let Inst{1-0} = Pd;
1072 }
1073
1074 let isCodeGenOnly = 0 in {
1075 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1076 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1077 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1078 }
1079
1080 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1081   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1082         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1083
1084 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1085 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1086 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1087 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1088 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1089
1090 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1091                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1092                  string Op2Pfx>
1093   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1094              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1095              "", ALU64_tc_1_SLOT23> {
1096   let hasSideEffects = 0;
1097   let isCommutable = IsComm;
1098
1099   bits<5> Rs;
1100   bits<5> Rt;
1101   bits<5> Rd;
1102
1103   let IClass = 0b1101;
1104   let Inst{27-24} = RegType;
1105   let Inst{23-21} = MajOp;
1106   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1107   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1108   let Inst{7-5} = MinOp;
1109   let Inst{4-0} = Rd;
1110 }
1111
1112 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1113                     bit OpsRev, bit IsComm>
1114   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1115                IsComm, "">;
1116
1117 let isCodeGenOnly = 0 in {
1118 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1119 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1120 }
1121
1122 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1123 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1124
1125 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1126                       bit IsNeg>
1127   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1128                !if(IsNeg,"~","")>;
1129
1130 let isCodeGenOnly = 0 in {
1131 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1132 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1133 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1134 }
1135
1136 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1137 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1138 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1139
1140 //===----------------------------------------------------------------------===//
1141 // ALU64/ALU -
1142 //===----------------------------------------------------------------------===//
1143
1144 //===----------------------------------------------------------------------===//
1145 // ALU64/BIT +
1146 //===----------------------------------------------------------------------===//
1147 //
1148 //===----------------------------------------------------------------------===//
1149 // ALU64/BIT -
1150 //===----------------------------------------------------------------------===//
1151
1152 //===----------------------------------------------------------------------===//
1153 // ALU64/PERM +
1154 //===----------------------------------------------------------------------===//
1155 //
1156 //===----------------------------------------------------------------------===//
1157 // ALU64/PERM -
1158 //===----------------------------------------------------------------------===//
1159
1160 //===----------------------------------------------------------------------===//
1161 // CR +
1162 //===----------------------------------------------------------------------===//
1163 // Logical reductions on predicates.
1164
1165 // Looping instructions.
1166
1167 // Pipelined looping instructions.
1168
1169 // Logical operations on predicates.
1170 let hasSideEffects = 0 in
1171 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1172     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1173              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1174   bits<2> Pd;
1175   bits<2> Ps;
1176
1177   let IClass = 0b0110;
1178   let Inst{27-23} = 0b10111;
1179   let Inst{22-21} = OpBits;
1180   let Inst{20} = 0b0;
1181   let Inst{17-16} = Ps;
1182   let Inst{13} = 0b0;
1183   let Inst{1-0} = Pd;
1184 }
1185
1186 let isCodeGenOnly = 0 in {
1187 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1188 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1189 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1190 }
1191
1192 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1193          (C2_not PredRegs:$Ps)>;
1194
1195 let hasSideEffects = 0 in
1196 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1197     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1198              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1199              [], "", CR_tc_2early_SLOT23> {
1200   bits<2> Pd;
1201   bits<2> Ps;
1202   bits<2> Pt;
1203
1204   let IClass = 0b0110;
1205   let Inst{27-24} = 0b1011;
1206   let Inst{23-21} = OpBits;
1207   let Inst{20} = 0b0;
1208   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1209   let Inst{13} = 0b0;                // instructions.
1210   let Inst{9-8} = !if(Rev,Ps,Pt);
1211   let Inst{1-0} = Pd;
1212 }
1213
1214 let isCodeGenOnly = 0 in {
1215 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1216 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1217 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1218 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1219 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1220 }
1221
1222 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1223 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1224 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1225 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1226 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1227
1228 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1229 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1230       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1231   bits<5> Rd;
1232   bits<2> Ps;
1233   bits<2> Pt;
1234
1235   let IClass = 0b1000;
1236   let Inst{27-24} = 0b1001;
1237   let Inst{22-21} = 0b00;
1238   let Inst{17-16} = Ps;
1239   let Inst{9-8} = Pt;
1240   let Inst{4-0} = Rd;
1241 }
1242
1243 let hasSideEffects = 0, isCodeGenOnly = 0 in
1244 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1245       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1246   bits<5> Rd;
1247   bits<2> Pt;
1248
1249   let IClass = 0b1000;
1250   let Inst{27-24} = 0b0110;
1251   let Inst{9-8} = Pt;
1252   let Inst{4-0} = Rd;
1253 }
1254
1255 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1256                                                     DoubleRegs:$src2,
1257                                                     PredRegs:$src3),
1258              "$dst = valignb($src1, $src2, $src3)",
1259              []>;
1260
1261 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1262                                                      DoubleRegs:$src2,
1263                                                      PredRegs:$src3),
1264              "$dst = vspliceb($src1, $src2, $src3)",
1265              []>;
1266
1267 // User control register transfer.
1268 //===----------------------------------------------------------------------===//
1269 // CR -
1270 //===----------------------------------------------------------------------===//
1271
1272 //===----------------------------------------------------------------------===//
1273 // JR +
1274 //===----------------------------------------------------------------------===//
1275
1276 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1277                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1278 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1279
1280 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1281 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1282
1283 class CondStr<string CReg, bit True, bit New> {
1284   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1285 }
1286 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1287   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1288 }
1289
1290 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1291     isPredicable = 1,
1292     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1293     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1294 class T_JMP<string ExtStr>
1295   : JInst<(outs), (ins brtarget:$dst),
1296       "jump " # ExtStr # "$dst",
1297       [], "", J_tc_2early_SLOT23> {
1298     bits<24> dst;
1299     let IClass = 0b0101;
1300
1301     let Inst{27-25} = 0b100;
1302     let Inst{24-16} = dst{23-15};
1303     let Inst{13-1} = dst{14-2};
1304 }
1305
1306 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1307     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1308     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1309 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1310   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1311       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1312         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1313         ExtStr # "$dst",
1314       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1315     let isTaken = isTak;
1316     let isPredicatedFalse = PredNot;
1317     let isPredicatedNew = isPredNew;
1318     bits<2> src;
1319     bits<17> dst;
1320
1321     let IClass = 0b0101;
1322
1323     let Inst{27-24} = 0b1100;
1324     let Inst{21} = PredNot;
1325     let Inst{12} = !if(isPredNew, isTak, zero);
1326     let Inst{11} = isPredNew;
1327     let Inst{9-8} = src;
1328     let Inst{23-22} = dst{16-15};
1329     let Inst{20-16} = dst{14-10};
1330     let Inst{13} = dst{9};
1331     let Inst{7-1} = dst{8-2};
1332   }
1333
1334 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1335   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1336   // Predicate new
1337   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1338   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1339 }
1340
1341 multiclass JMP_base<string BaseOp, string ExtStr> {
1342   let BaseOpcode = BaseOp in {
1343     def NAME : T_JMP<ExtStr>;
1344     defm t : JMP_Pred<0, ExtStr>;
1345     defm f : JMP_Pred<1, ExtStr>;
1346   }
1347 }
1348
1349 // Jumps to address stored in a register, JUMPR_MISC
1350 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1351 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1352     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1353 class T_JMPr
1354   : JRInst<(outs), (ins IntRegs:$dst),
1355       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1356     bits<5> dst;
1357
1358     let IClass = 0b0101;
1359     let Inst{27-21} = 0b0010100;
1360     let Inst{20-16} = dst;
1361 }
1362
1363 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1364     hasSideEffects = 0, InputType = "reg" in
1365 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1366   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1367       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1368         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1369       "", J_tc_2early_SLOT2> {
1370
1371     let isTaken = isTak;
1372     let isPredicatedFalse = PredNot;
1373     let isPredicatedNew = isPredNew;
1374     bits<2> src;
1375     bits<5> dst;
1376
1377     let IClass = 0b0101;
1378
1379     let Inst{27-22} = 0b001101;
1380     let Inst{21} = PredNot;
1381     let Inst{20-16} = dst;
1382     let Inst{12} = !if(isPredNew, isTak, zero);
1383     let Inst{11} = isPredNew;
1384     let Inst{9-8} = src;
1385 }
1386
1387 multiclass JMPR_Pred<bit PredNot> {
1388   def NAME: T_JMPr_c<PredNot, 0, 0>;
1389   // Predicate new
1390   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1391   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1392 }
1393
1394 multiclass JMPR_base<string BaseOp> {
1395   let BaseOpcode = BaseOp in {
1396     def NAME : T_JMPr;
1397     defm t : JMPR_Pred<0>;
1398     defm f : JMPR_Pred<1>;
1399   }
1400 }
1401
1402 let isCall = 1, hasSideEffects = 1 in
1403 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1404                dag InputDag = (ins IntRegs:$Rs)>
1405   : JRInst<(outs), InputDag,
1406       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1407                                  "if ($Pu) callr $Rs"),
1408                                  "callr $Rs"),
1409       [], "", J_tc_2early_SLOT2> {
1410     bits<5> Rs;
1411     bits<2> Pu;
1412     let isPredicated = isPred;
1413     let isPredicatedFalse = isPredNot;
1414
1415     let IClass = 0b0101;
1416     let Inst{27-25} = 0b000;
1417     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1418     let Inst{22} = 0;
1419     let Inst{21} = isPredNot;
1420     let Inst{9-8} = !if (isPred, Pu, 0b00);
1421     let Inst{20-16} = Rs;
1422
1423   }
1424
1425 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1426   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1427   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1428 }
1429
1430 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1431   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1432
1433   // Deal with explicit assembly
1434   //  - never extened a jump #,  always extend a jump ##
1435   let isAsmParserOnly = 1 in {
1436     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1437     defm J2_jump_noext : JMP_base<"JMP", "#">;
1438   }
1439
1440   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1441
1442   let isReturn = 1, isCodeGenOnly = 1 in
1443   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1444 }
1445
1446 def: Pat<(br bb:$dst),
1447          (J2_jump brtarget:$dst)>;
1448 def: Pat<(retflag),
1449          (JMPret (i32 R31))>;
1450 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1451          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1452
1453 // A return through builtin_eh_return.
1454 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1455     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1456 def EH_RETURN_JMPR : T_JMPr;
1457
1458 def: Pat<(eh_return),
1459          (EH_RETURN_JMPR (i32 R31))>;
1460 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1461          (J2_jumpr IntRegs:$dst)>;
1462 def: Pat<(brind (i32 IntRegs:$dst)),
1463          (J2_jumpr IntRegs:$dst)>;
1464
1465 //===----------------------------------------------------------------------===//
1466 // JR -
1467 //===----------------------------------------------------------------------===//
1468
1469 //===----------------------------------------------------------------------===//
1470 // LD +
1471 //===----------------------------------------------------------------------===//
1472 ///
1473 // Load -- MEMri operand
1474 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1475                           bit isNot, bit isPredNew> {
1476   let isPredicatedNew = isPredNew in
1477   def NAME : LDInst2<(outs RC:$dst),
1478                        (ins PredRegs:$src1, MEMri:$addr),
1479             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1480             ") ")#"$dst = "#mnemonic#"($addr)",
1481             []>;
1482 }
1483
1484 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1485   let isPredicatedFalse = PredNot in {
1486     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1487     // Predicate new
1488     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1489   }
1490 }
1491
1492 let isExtendable = 1, hasSideEffects = 0 in
1493 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1494                     bits<5> ImmBits, bits<5> PredImmBits> {
1495
1496   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1497     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1498         isPredicable = 1 in
1499       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1500                    "$dst = "#mnemonic#"($addr)",
1501                    []>;
1502
1503     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1504         isPredicated = 1 in {
1505       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1506       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1507     }
1508   }
1509 }
1510
1511 let addrMode = BaseImmOffset, isMEMri = "true" in {
1512   let accessSize = ByteAccess in {
1513     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1514     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1515  }
1516
1517   let accessSize = HalfWordAccess in {
1518     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1519     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1520  }
1521
1522   let accessSize = WordAccess in
1523     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1524
1525   let accessSize = DoubleWordAccess in
1526     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1527 }
1528
1529 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1530             (LDrib ADDRriS11_0:$addr) >;
1531
1532 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1533             (LDriub ADDRriS11_0:$addr) >;
1534
1535 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1536             (LDrih ADDRriS11_1:$addr) >;
1537
1538 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1539             (LDriuh ADDRriS11_1:$addr) >;
1540
1541 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1542             (LDriw ADDRriS11_2:$addr) >;
1543
1544 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1545             (LDrid ADDRriS11_3:$addr) >;
1546
1547
1548 // Load - Base with Immediate offset addressing mode
1549 multiclass LD_Idxd_Pbase2<string mnemonic, RegisterClass RC, Operand predImmOp,
1550                         bit isNot, bit isPredNew> {
1551   let isPredicatedNew = isPredNew in
1552   def NAME : LDInst2<(outs RC:$dst),
1553                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1554             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1555             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1556             []>;
1557 }
1558
1559 multiclass LD_Idxd_Pred2<string mnemonic, RegisterClass RC, Operand predImmOp,
1560                         bit PredNot> {
1561   let isPredicatedFalse = PredNot in {
1562     defm _c#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 0>;
1563     // Predicate new
1564     defm _cdn#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 1>;
1565   }
1566 }
1567
1568 let isExtendable = 1, hasSideEffects = 0 in
1569 multiclass LD_Idxd2<string mnemonic, string CextOp, RegisterClass RC,
1570                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1571                    bits<5> PredImmBits> {
1572
1573   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1574     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1575         isPredicable = 1, AddedComplexity = 20 in
1576       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1577                    "$dst = "#mnemonic#"($src1+#$offset)",
1578                    []>;
1579
1580     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1581         isPredicated = 1 in {
1582       defm Pt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 0 >;
1583       defm NotPt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 1 >;
1584     }
1585   }
1586 }
1587
1588 let addrMode = BaseImmOffset in {
1589   let accessSize = ByteAccess in {
1590     defm LDrib_indexed: LD_Idxd2 <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1591                                   11, 6>, AddrModeRel;
1592     defm LDriub_indexed: LD_Idxd2 <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1593                                    11, 6>, AddrModeRel;
1594   }
1595   let accessSize = HalfWordAccess in {
1596     defm LDrih_indexed: LD_Idxd2 <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1597                                  12, 7>, AddrModeRel;
1598     defm LDriuh_indexed: LD_Idxd2 <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1599                                   12, 7>, AddrModeRel;
1600   }
1601   let accessSize = WordAccess in
1602     defm LDriw_indexed: LD_Idxd2 <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1603                                  13, 8>, AddrModeRel;
1604
1605   let accessSize = DoubleWordAccess in
1606     defm LDrid_indexed: LD_Idxd2 <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1607                                  14, 9>, AddrModeRel;
1608 }
1609
1610 let AddedComplexity = 20 in {
1611 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1612             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1613
1614 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1615             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1616
1617 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1618             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1619
1620 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1621             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1622
1623 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1624             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1625
1626 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1627             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1628 }
1629
1630 //===----------------------------------------------------------------------===//
1631 // Post increment load
1632 //===----------------------------------------------------------------------===//
1633
1634 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1635                             bit isNot, bit isPredNew> {
1636   let isPredicatedNew = isPredNew in
1637   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1638                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1639             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1640             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1641             [],
1642             "$src2 = $dst2">;
1643 }
1644
1645 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1646                            Operand ImmOp, bit PredNot> {
1647   let isPredicatedFalse = PredNot in {
1648     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1649     // Predicate new
1650     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1651     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1652   }
1653 }
1654
1655 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1656                       Operand ImmOp> {
1657
1658   let BaseOpcode = "POST_"#BaseOp in {
1659     let isPredicable = 1 in
1660     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1661                          (ins IntRegs:$src1, ImmOp:$offset),
1662                  "$dst = "#mnemonic#"($src1++#$offset)",
1663                  [],
1664                  "$src1 = $dst2">;
1665
1666     let isPredicated = 1 in {
1667       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1668       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1669     }
1670   }
1671 }
1672
1673 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1674   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1675                     PredNewRel;
1676   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1677                     PredNewRel;
1678   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1679                     PredNewRel;
1680   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1681                     PredNewRel;
1682   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1683                     PredNewRel;
1684   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1685                     PredNewRel;
1686 }
1687
1688 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1689            (i32 (LDrib ADDRriS11_0:$addr)) >;
1690
1691 // Load byte any-extend.
1692 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1693             (i32 (LDrib ADDRriS11_0:$addr)) >;
1694
1695 // Indexed load byte any-extend.
1696 let AddedComplexity = 20 in
1697 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1698             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1699
1700 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1701             (i32 (LDrih ADDRriS11_1:$addr))>;
1702
1703 let AddedComplexity = 20 in
1704 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1705             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1706
1707 let AddedComplexity = 10 in
1708 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1709             (i32 (LDriub ADDRriS11_0:$addr))>;
1710
1711 let AddedComplexity = 20 in
1712 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1713             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1714
1715 // Load predicate.
1716 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1717 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1718 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1719             (ins MEMri:$addr),
1720             "Error; should not emit",
1721             []>;
1722
1723 // Deallocate stack frame.
1724 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1725   def DEALLOCFRAME : LDInst2<(outs), (ins),
1726                      "deallocframe",
1727                      []>;
1728 }
1729
1730 // Load and unpack bytes to halfwords.
1731 //===----------------------------------------------------------------------===//
1732 // LD -
1733 //===----------------------------------------------------------------------===//
1734
1735 //===----------------------------------------------------------------------===//
1736 // MTYPE/ALU +
1737 //===----------------------------------------------------------------------===//
1738 //===----------------------------------------------------------------------===//
1739 // MTYPE/ALU -
1740 //===----------------------------------------------------------------------===//
1741
1742 //===----------------------------------------------------------------------===//
1743 // MTYPE/COMPLEX +
1744 //===----------------------------------------------------------------------===//
1745 //===----------------------------------------------------------------------===//
1746 // MTYPE/COMPLEX -
1747 //===----------------------------------------------------------------------===//
1748
1749 //===----------------------------------------------------------------------===//
1750 // MTYPE/MPYH +
1751 //===----------------------------------------------------------------------===//
1752
1753 //===----------------------------------------------------------------------===//
1754 // Template Class
1755 // MPYS / Multipy signed/unsigned halfwords
1756 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1757 //===----------------------------------------------------------------------===//
1758
1759 let hasNewValue = 1, opNewValue = 0 in
1760 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1761                  bit hasShift, bit isUnsigned>
1762   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1763   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1764                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1765                                        #!if(hasShift,":<<1","")
1766                                        #!if(isRnd,":rnd","")
1767                                        #!if(isSat,":sat",""),
1768   [], "", M_tc_3x_SLOT23 > {
1769     bits<5> Rd;
1770     bits<5> Rs;
1771     bits<5> Rt;
1772
1773     let IClass = 0b1110;
1774
1775     let Inst{27-24} = 0b1100;
1776     let Inst{23} = hasShift;
1777     let Inst{22} = isUnsigned;
1778     let Inst{21} = isRnd;
1779     let Inst{7} = isSat;
1780     let Inst{6-5} = LHbits;
1781     let Inst{4-0} = Rd;
1782     let Inst{20-16} = Rs;
1783     let Inst{12-8} = Rt;
1784   }
1785
1786 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1787 let isCodeGenOnly = 0 in {
1788 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
1789 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
1790 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
1791 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
1792 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
1793 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
1794 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
1795 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
1796 }
1797
1798 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1799 let isCodeGenOnly = 0 in {
1800 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
1801 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
1802 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
1803 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
1804 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
1805 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
1806 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
1807 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
1808 }
1809
1810 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
1811 let isCodeGenOnly = 0 in {
1812 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
1813 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
1814 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
1815 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
1816 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
1817 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
1818 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
1819 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
1820 }
1821
1822 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1823 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1824 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1825   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
1826   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
1827   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
1828   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
1829   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
1830   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
1831   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
1832   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
1833
1834   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
1835   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
1836   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
1837   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
1838   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
1839   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
1840   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
1841   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
1842 }
1843
1844 //===----------------------------------------------------------------------===//
1845 // Template Class
1846 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1847 // result from the accumulator.
1848 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1849 //===----------------------------------------------------------------------===//
1850
1851 let hasNewValue = 1, opNewValue = 0 in
1852 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
1853                  bit hasShift, bit isUnsigned >
1854   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1855   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1856                               #"($Rs."#!if(LHbits{1},"h","l")
1857                               #", $Rt."#!if(LHbits{0},"h)","l)")
1858                               #!if(hasShift,":<<1","")
1859                               #!if(isSat,":sat",""),
1860   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
1861     bits<5> Rx;
1862     bits<5> Rs;
1863     bits<5> Rt;
1864
1865     let IClass = 0b1110;
1866     let Inst{27-24} = 0b1110;
1867     let Inst{23} = hasShift;
1868     let Inst{22} = isUnsigned;
1869     let Inst{21} = isNac;
1870     let Inst{7} = isSat;
1871     let Inst{6-5} = LHbits;
1872     let Inst{4-0} = Rx;
1873     let Inst{20-16} = Rs;
1874     let Inst{12-8} = Rt;
1875   }
1876
1877 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1878 let isCodeGenOnly = 0 in {
1879 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
1880 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
1881 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
1882 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
1883 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
1884 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
1885 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
1886 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
1887 }
1888
1889 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1890 let isCodeGenOnly = 0 in {
1891 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
1892 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
1893 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
1894 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
1895 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
1896 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
1897 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
1898 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
1899 }
1900
1901 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1902 let isCodeGenOnly = 0 in {
1903 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
1904 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
1905 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
1906 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
1907 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
1908 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
1909 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
1910 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
1911 }
1912
1913 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1914 let isCodeGenOnly = 0 in {
1915 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
1916 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
1917 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
1918 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
1919 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
1920 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
1921 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
1922 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
1923 }
1924
1925 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1926 let isCodeGenOnly = 0 in {
1927 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
1928 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
1929 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
1930 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
1931 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
1932 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
1933 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
1934 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
1935 }
1936
1937 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1938 let isCodeGenOnly = 0 in {
1939 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
1940 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
1941 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
1942 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
1943 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
1944 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
1945 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
1946 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
1947 }
1948
1949 //===----------------------------------------------------------------------===//
1950 // Template Class
1951 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1952 // result from the 64-bit destination register.
1953 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1954 //===----------------------------------------------------------------------===//
1955
1956 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
1957   : MInst_acc<(outs DoubleRegs:$Rxx),
1958               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1959   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1960                                 #"($Rs."#!if(LHbits{1},"h","l")
1961                                 #", $Rt."#!if(LHbits{0},"h)","l)")
1962                                 #!if(hasShift,":<<1",""),
1963   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
1964     bits<5> Rxx;
1965     bits<5> Rs;
1966     bits<5> Rt;
1967
1968     let IClass = 0b1110;
1969
1970     let Inst{27-24} = 0b0110;
1971     let Inst{23} = hasShift;
1972     let Inst{22} = isUnsigned;
1973     let Inst{21} = isNac;
1974     let Inst{7} = 0;
1975     let Inst{6-5} = LHbits;
1976     let Inst{4-0} = Rxx;
1977     let Inst{20-16} = Rs;
1978     let Inst{12-8} = Rt;
1979   }
1980
1981 let isCodeGenOnly = 0 in {
1982 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
1983 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
1984 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
1985 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
1986
1987 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
1988 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
1989 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
1990 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
1991
1992 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
1993 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
1994 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
1995 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
1996
1997 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
1998 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
1999 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2000 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2001
2002 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2003 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2004 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2005 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2006
2007 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2008 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2009 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2010 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2011
2012 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2013 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2014 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2015 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2016
2017 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2018 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2019 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2020 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2021 }
2022
2023 let hasNewValue = 1, opNewValue = 0 in
2024 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2025                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2026                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2027   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2028   "$dst = "#mnemonic
2029            #"($src1, $src2"#op2Suffix#")"
2030            #!if(MajOp{2}, ":<<1", "")
2031            #!if(isRnd, ":rnd", "")
2032            #!if(isSat, ":sat", "")
2033            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2034     bits<5> dst;
2035     bits<5> src1;
2036     bits<5> src2;
2037
2038     let IClass = 0b1110;
2039
2040     let Inst{27-24} = RegTyBits;
2041     let Inst{23-21} = MajOp;
2042     let Inst{20-16} = src1;
2043     let Inst{13}    = 0b0;
2044     let Inst{12-8}  = src2;
2045     let Inst{7-5}   = MinOp;
2046     let Inst{4-0}   = dst;
2047   }
2048
2049 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2050                    bit isSat = 0, bit isRnd = 0 >
2051   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2052
2053 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2054                     bit isSat = 0, bit isRnd = 0 >
2055   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2056
2057 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2058                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2059   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2060
2061 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2062 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2063
2064 let isCodeGenOnly = 0 in {
2065 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2066 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2067 }
2068
2069 let isCodeGenOnly = 0 in
2070 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2071
2072 let isCodeGenOnly = 0 in {
2073 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2074 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2075 }
2076
2077 // V4 Instructions
2078 let isCodeGenOnly = 0 in {
2079 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2080 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2081
2082 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2083 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2084 }
2085
2086 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2087 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2088 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2089
2090 let hasNewValue = 1, opNewValue = 0 in
2091 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2092   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2093   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2094    pattern, "", M_tc_3x_SLOT23> {
2095     bits<5> Rd;
2096     bits<5> Rs;
2097     bits<8> u8;
2098
2099     let IClass = 0b1110;
2100
2101     let Inst{27-24} = 0b0000;
2102     let Inst{23} = isNeg;
2103     let Inst{13} = 0b0;
2104     let Inst{4-0} = Rd;
2105     let Inst{20-16} = Rs;
2106     let Inst{12-5} = u8;
2107   }
2108
2109 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2110 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2111                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2112
2113 let isCodeGenOnly = 0 in
2114 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2115                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2116                                                     u8ImmPred:$u8)))]>;
2117
2118 // Assember mapped to M2_mpyi
2119 let isAsmParserOnly = 1 in
2120 def M2_mpyui : MInst<(outs IntRegs:$dst),
2121                      (ins IntRegs:$src1, IntRegs:$src2),
2122   "$dst = mpyui($src1, $src2)">;
2123
2124 // Rd=mpyi(Rs,#m9)
2125 // s9 is NOT the same as m9 - but it works.. so far.
2126 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2127 // depending on the value of m9. See Arch Spec.
2128 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2129     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2130 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2131     "$dst = mpyi($src1, #$src2)",
2132     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2133                                    s9ExtPred:$src2))]>, ImmRegRel;
2134
2135 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2136     InputType = "imm" in
2137 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2138                       list<dag> pattern = []>
2139  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2140   "$dst "#mnemonic#"($src2, #$src3)",
2141   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2142     bits<5> dst;
2143     bits<5> src2;
2144     bits<8> src3;
2145
2146     let IClass = 0b1110;
2147
2148     let Inst{27-26} = 0b00;
2149     let Inst{25-23} = MajOp;
2150     let Inst{20-16} = src2;
2151     let Inst{13} = 0b0;
2152     let Inst{12-5} = src3;
2153     let Inst{4-0} = dst;
2154   }
2155
2156 let InputType = "reg", hasNewValue = 1 in
2157 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2158                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2159                       bit isSat = 0, bit isShift = 0>
2160   : MInst < (outs IntRegs:$dst),
2161             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2162   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2163                           #!if(isShift, ":<<1", "")
2164                           #!if(isSat, ":sat", ""),
2165   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2166     bits<5> dst;
2167     bits<5> src2;
2168     bits<5> src3;
2169
2170     let IClass = 0b1110;
2171
2172     let Inst{27-24} = 0b1111;
2173     let Inst{23-21} = MajOp;
2174     let Inst{20-16} = !if(isSwap, src3, src2);
2175     let Inst{13} = 0b0;
2176     let Inst{12-8} = !if(isSwap, src2, src3);
2177     let Inst{7-5} = MinOp;
2178     let Inst{4-0} = dst;
2179   }
2180
2181 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2182   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2183                   [(set (i32 IntRegs:$dst),
2184                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2185                              IntRegs:$src1))]>, ImmRegRel;
2186
2187   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2188                  [(set (i32 IntRegs:$dst),
2189                        (add (mul IntRegs:$src2, IntRegs:$src3),
2190                             IntRegs:$src1))]>, ImmRegRel;
2191 }
2192
2193 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2194   let isExtentSigned = 1 in
2195   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2196                  [(set (i32 IntRegs:$dst),
2197                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2198                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2199
2200   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2201                  [(set (i32 IntRegs:$dst),
2202                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2203                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2204 }
2205
2206 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2207   let isExtentSigned = 1 in
2208   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2209
2210   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2211 }
2212
2213 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2214 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2215
2216 let isCodeGenOnly = 0 in {
2217 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2218 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2219 }
2220
2221 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2222                         PatLeaf ImmPred>
2223   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2224          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2225
2226 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2227   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2228          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2229
2230 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2231 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2232
2233 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2234 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2235 //===----------------------------------------------------------------------===//
2236 // Template Class -- Multiply signed/unsigned halfwords with and without
2237 // saturation and rounding
2238 //===----------------------------------------------------------------------===//
2239 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2240   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2241   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2242                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2243                                        #!if(hasShift,":<<1","")
2244                                        #!if(isRnd,":rnd",""),
2245   [] > {
2246     bits<5> Rdd;
2247     bits<5> Rs;
2248     bits<5> Rt;
2249
2250     let IClass = 0b1110;
2251
2252     let Inst{27-24} = 0b0100;
2253     let Inst{23} = hasShift;
2254     let Inst{22} = isUnsigned;
2255     let Inst{21} = isRnd;
2256     let Inst{6-5} = LHbits;
2257     let Inst{4-0} = Rdd;
2258     let Inst{20-16} = Rs;
2259     let Inst{12-8} = Rt;
2260 }
2261
2262 let isCodeGenOnly = 0 in {
2263 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2264 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2265 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2266 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2267
2268 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2269 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2270 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2271 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2272
2273 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2274 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2275 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2276 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2277
2278 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2279 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2280 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2281 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2282
2283 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2284 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2285 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2286 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2287 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2288
2289 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2290 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2291 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2292 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2293 }
2294 //===----------------------------------------------------------------------===//
2295 // Template Class for xtype mpy:
2296 // Vector multiply
2297 // Complex multiply
2298 // multiply 32X32 and use full result
2299 //===----------------------------------------------------------------------===//
2300 let hasSideEffects = 0 in
2301 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2302                      bit isSat, bit hasShift, bit isConj>
2303    : MInst <(outs DoubleRegs:$Rdd),
2304             (ins IntRegs:$Rs, IntRegs:$Rt),
2305   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2306                                 #!if(hasShift,":<<1","")
2307                                 #!if(isSat,":sat",""),
2308   [] > {
2309     bits<5> Rdd;
2310     bits<5> Rs;
2311     bits<5> Rt;
2312
2313     let IClass = 0b1110;
2314
2315     let Inst{27-24} = 0b0101;
2316     let Inst{23-21} = MajOp;
2317     let Inst{20-16} = Rs;
2318     let Inst{12-8} = Rt;
2319     let Inst{7-5} = MinOp;
2320     let Inst{4-0} = Rdd;
2321   }
2322
2323 //===----------------------------------------------------------------------===//
2324 // Template Class for xtype mpy with accumulation into 64-bit:
2325 // Vector multiply
2326 // Complex multiply
2327 // multiply 32X32 and use full result
2328 //===----------------------------------------------------------------------===//
2329 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2330                          bit isSat, bit hasShift, bit isConj>
2331   : MInst <(outs DoubleRegs:$Rxx),
2332            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2333   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2334                                    #!if(hasShift,":<<1","")
2335                                    #!if(isSat,":sat",""),
2336
2337   [] , "$dst2 = $Rxx" > {
2338     bits<5> Rxx;
2339     bits<5> Rs;
2340     bits<5> Rt;
2341
2342     let IClass = 0b1110;
2343
2344     let Inst{27-24} = 0b0111;
2345     let Inst{23-21} = MajOp;
2346     let Inst{20-16} = Rs;
2347     let Inst{12-8} = Rt;
2348     let Inst{7-5} = MinOp;
2349     let Inst{4-0} = Rxx;
2350   }
2351
2352 // MPY - Multiply and use full result
2353 // Rdd = mpy[u](Rs,Rt)
2354 let isCodeGenOnly = 0 in {
2355 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2356 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2357
2358 // Rxx[+-]= mpy[u](Rs,Rt)
2359 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2360 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2361 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2362 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2363 }
2364
2365 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
2366                    (i64 (anyext (i32 IntRegs:$src2))))),
2367          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
2368
2369 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2370                    (i64 (sext (i32 IntRegs:$src2))))),
2371          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
2372
2373 def: Pat<(i64 (mul (is_sext_i32:$src1),
2374                    (is_sext_i32:$src2))),
2375          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
2376
2377 // Multiply and accumulate, use full result.
2378 // Rxx[+-]=mpy(Rs,Rt)
2379
2380 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2381                    (mul (i64 (sext (i32 IntRegs:$src2))),
2382                         (i64 (sext (i32 IntRegs:$src3)))))),
2383          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2384
2385 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2386                    (mul (i64 (sext (i32 IntRegs:$src2))),
2387                         (i64 (sext (i32 IntRegs:$src3)))))),
2388          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2389
2390 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2391                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2392                         (i64 (anyext (i32 IntRegs:$src3)))))),
2393          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2394
2395 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2396                    (mul (i64 (zext (i32 IntRegs:$src2))),
2397                         (i64 (zext (i32 IntRegs:$src3)))))),
2398          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2399
2400 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2401                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2402                         (i64 (anyext (i32 IntRegs:$src3)))))),
2403          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2404
2405 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2406                    (mul (i64 (zext (i32 IntRegs:$src2))),
2407                         (i64 (zext (i32 IntRegs:$src3)))))),
2408          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2409
2410 //===----------------------------------------------------------------------===//
2411 // MTYPE/MPYH -
2412 //===----------------------------------------------------------------------===//
2413
2414 //===----------------------------------------------------------------------===//
2415 // MTYPE/MPYS +
2416 //===----------------------------------------------------------------------===//
2417 //===----------------------------------------------------------------------===//
2418 // MTYPE/MPYS -
2419 //===----------------------------------------------------------------------===//
2420
2421 //===----------------------------------------------------------------------===//
2422 // MTYPE/VB +
2423 //===----------------------------------------------------------------------===//
2424 //===----------------------------------------------------------------------===//
2425 // MTYPE/VB -
2426 //===----------------------------------------------------------------------===//
2427
2428 //===----------------------------------------------------------------------===//
2429 // MTYPE/VH  +
2430 //===----------------------------------------------------------------------===//
2431 //===----------------------------------------------------------------------===//
2432 // MTYPE/VH  -
2433 //===----------------------------------------------------------------------===//
2434
2435 //===----------------------------------------------------------------------===//
2436 // ST +
2437 //===----------------------------------------------------------------------===//
2438 ///
2439 // Store doubleword.
2440
2441 //===----------------------------------------------------------------------===//
2442 // Post increment store
2443 //===----------------------------------------------------------------------===//
2444
2445 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
2446                             bit isNot, bit isPredNew> {
2447   let isPredicatedNew = isPredNew in
2448   def NAME : STInst2PI<(outs IntRegs:$dst),
2449             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2450             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2451             ") ")#mnemonic#"($src2++#$offset) = $src3",
2452             [],
2453             "$src2 = $dst">;
2454 }
2455
2456 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2457                            Operand ImmOp, bit PredNot> {
2458   let isPredicatedFalse = PredNot in {
2459     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2460     // Predicate new
2461     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2462     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2463   }
2464 }
2465
2466 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2467 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2468                       Operand ImmOp> {
2469
2470   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2471     let isPredicable = 1 in
2472     def NAME : STInst2PI<(outs IntRegs:$dst),
2473                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2474                 mnemonic#"($src1++#$offset) = $src2",
2475                 [],
2476                 "$src1 = $dst">;
2477
2478     let isPredicated = 1 in {
2479       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2480       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2481     }
2482   }
2483 }
2484
2485 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2486 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2487 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2488
2489 let isNVStorable = 0 in
2490 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2491
2492 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2493                            s4_3ImmPred:$offset),
2494           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2495
2496 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2497                             s4_3ImmPred:$offset),
2498           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2499
2500 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2501           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2502
2503 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2504                        s4_3ImmPred:$offset),
2505           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2506
2507 //===----------------------------------------------------------------------===//
2508 // multiclass for the store instructions with MEMri operand.
2509 //===----------------------------------------------------------------------===//
2510 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2511                           bit isPredNew> {
2512   let isPredicatedNew = isPredNew in
2513   def NAME : STInst2<(outs),
2514             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2515             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2516             ") ")#mnemonic#"($addr) = $src2",
2517             []>;
2518 }
2519
2520 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2521   let isPredicatedFalse = PredNot in {
2522     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2523
2524     // Predicate new
2525     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2526     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2527   }
2528 }
2529
2530 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2531 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2532                     bits<5> ImmBits, bits<5> PredImmBits> {
2533
2534   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2535     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2536          isPredicable = 1 in
2537     def NAME : STInst2<(outs),
2538             (ins MEMri:$addr, RC:$src),
2539             mnemonic#"($addr) = $src",
2540             []>;
2541
2542     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2543         isPredicated = 1 in {
2544       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2545       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2546     }
2547   }
2548 }
2549
2550 let addrMode = BaseImmOffset, isMEMri = "true" in {
2551   let accessSize = ByteAccess in
2552     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2553
2554   let accessSize = HalfWordAccess in
2555     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2556
2557   let accessSize = WordAccess in
2558     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2559
2560   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2561     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2562 }
2563
2564 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2565           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2566
2567 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2568           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2569
2570 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2571           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2572
2573 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2574           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2575
2576
2577 //===----------------------------------------------------------------------===//
2578 // multiclass for the store instructions with base+immediate offset
2579 // addressing mode
2580 //===----------------------------------------------------------------------===//
2581 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2582                         bit isNot, bit isPredNew> {
2583   let isPredicatedNew = isPredNew in
2584   def NAME : STInst2<(outs),
2585             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2586             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2587             ") ")#mnemonic#"($src2+#$src3) = $src4",
2588             []>;
2589 }
2590
2591 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2592                         bit PredNot> {
2593   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2594     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2595
2596     // Predicate new
2597     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2598     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2599   }
2600 }
2601
2602 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2603 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2604                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2605                    bits<5> PredImmBits> {
2606
2607   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2608     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2609          isPredicable = 1 in
2610     def NAME : STInst2<(outs),
2611             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2612             mnemonic#"($src1+#$src2) = $src3",
2613             []>;
2614
2615     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2616       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2617       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2618     }
2619   }
2620 }
2621
2622 let addrMode = BaseImmOffset, InputType = "reg" in {
2623   let accessSize = ByteAccess in
2624     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2625                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2626
2627   let accessSize = HalfWordAccess in
2628     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2629                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2630
2631   let accessSize = WordAccess in
2632     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2633                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2634
2635   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2636     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2637                                   u6_3Ext, 14, 9>, AddrModeRel;
2638 }
2639
2640 let AddedComplexity = 10 in {
2641 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2642                                                   s11_0ExtPred:$offset)),
2643           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2644                          (i32 IntRegs:$src1))>;
2645
2646 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2647                                                    s11_1ExtPred:$offset)),
2648           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2649                          (i32 IntRegs:$src1))>;
2650
2651 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2652                                            s11_2ExtPred:$offset)),
2653           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2654                          (i32 IntRegs:$src1))>;
2655
2656 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2657                                               s11_3ExtPred:$offset)),
2658           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2659                          (i64 DoubleRegs:$src1))>;
2660 }
2661
2662 // memh(Rx++#s4:1)=Rt.H
2663
2664 // Store word.
2665 // Store predicate.
2666 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2667 def STriw_pred : STInst2<(outs),
2668             (ins MEMri:$addr, PredRegs:$src1),
2669             "Error; should not emit",
2670             []>;
2671
2672 // Allocate stack frame.
2673 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2674   def ALLOCFRAME : STInst2<(outs),
2675              (ins i32imm:$amt),
2676              "allocframe(#$amt)",
2677              []>;
2678 }
2679 //===----------------------------------------------------------------------===//
2680 // ST -
2681 //===----------------------------------------------------------------------===//
2682
2683 //===----------------------------------------------------------------------===//
2684 // STYPE/ALU +
2685 //===----------------------------------------------------------------------===//
2686 // Logical NOT.
2687 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2688                "$dst = not($src1)",
2689                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2690
2691
2692 //===----------------------------------------------------------------------===//
2693 // STYPE/ALU -
2694 //===----------------------------------------------------------------------===//
2695
2696 let hasSideEffects = 0 in
2697 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2698                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
2699   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
2700   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
2701   [], "", S_2op_tc_1_SLOT23 > {
2702     bits<5> dst;
2703     bits<5> src;
2704
2705     let IClass = 0b1000;
2706
2707     let Inst{27-24} = RegTyBits;
2708     let Inst{23-22} = MajOp;
2709     let Inst{21} = 0b0;
2710     let Inst{20-16} = src;
2711     let Inst{7-5} = MinOp;
2712     let Inst{4-0} = dst;
2713   }
2714
2715 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
2716   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
2717
2718 let hasNewValue = 1 in
2719 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2720   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
2721
2722 let hasNewValue = 1 in
2723 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2724   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
2725
2726 // Sign extend word to doubleword
2727 let isCodeGenOnly = 0 in
2728 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
2729
2730 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
2731
2732 // Swizzle the bytes of a word
2733 let isCodeGenOnly = 0 in
2734 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
2735
2736 // Saturate
2737 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2738   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
2739   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
2740   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
2741   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
2742   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
2743 }
2744
2745 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2746   // Absolute value word
2747   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
2748
2749   let Defs = [USR_OVF] in
2750   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
2751
2752   // Negate with saturation
2753   let Defs = [USR_OVF] in
2754   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
2755 }
2756
2757 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
2758                       (i32 (sub 0, (i32 IntRegs:$src))),
2759                       (i32 IntRegs:$src))),
2760          (A2_abs IntRegs:$src)>;
2761
2762 let AddedComplexity = 50 in
2763 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
2764                         (i32 IntRegs:$src)),
2765                    (sra (i32 IntRegs:$src), (i32 31)))),
2766          (A2_abs IntRegs:$src)>;
2767
2768 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2769                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
2770                 bit isSat, bit isRnd, list<dag> pattern = []>
2771   : SInst <(outs RCOut:$dst),
2772   (ins RCIn:$src, u5Imm:$u5),
2773   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
2774                                    #!if(isRnd, ":rnd", ""),
2775   pattern, "", S_2op_tc_2_SLOT23> {
2776     bits<5> dst;
2777     bits<5> src;
2778     bits<5> u5;
2779
2780     let IClass = 0b1000;
2781
2782     let Inst{27-24} = RegTyBits;
2783     let Inst{23-21} = MajOp;
2784     let Inst{20-16} = src;
2785     let Inst{13} = 0b0;
2786     let Inst{12-8} = u5;
2787     let Inst{7-5} = MinOp;
2788     let Inst{4-0} = dst;
2789   }
2790
2791 let hasNewValue = 1 in
2792 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2793                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
2794   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
2795               isSat, isRnd, pattern>;
2796
2797 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
2798   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
2799     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
2800                                     (u5ImmPred:$u5)))]>;
2801
2802 // Arithmetic/logical shift right/left by immediate
2803 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
2804   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
2805   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
2806   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
2807 }
2808
2809 // Shift left by immediate with saturation
2810 let Defs = [USR_OVF], isCodeGenOnly = 0 in
2811 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
2812
2813 // Shift right with round
2814 let isCodeGenOnly = 0 in
2815 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
2816
2817 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
2818                              (i32 1))),
2819                    (i32 1))),
2820          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
2821
2822 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
2823   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
2824            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
2825   bits<5> Rss;
2826   bits<5> Rdd;
2827   let IClass = 0b1000;
2828   let Inst{27-24} = 0;
2829   let Inst{23-22} = MajOp;
2830   let Inst{20-16} = Rss;
2831   let Inst{7-5} = minOp;
2832   let Inst{4-0} = Rdd;
2833 }
2834
2835 let isCodeGenOnly = 0 in {
2836 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
2837 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
2838 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
2839 }
2840
2841 // Innterleave/deinterleave
2842 let isCodeGenOnly = 0 in {
2843 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
2844 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
2845 }
2846
2847 //===----------------------------------------------------------------------===//
2848 // STYPE/BIT +
2849 //===----------------------------------------------------------------------===//
2850 // Bit count
2851
2852 let hasSideEffects = 0, hasNewValue = 1 in
2853 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
2854                 dag Out, dag Inp>
2855     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
2856   bits<5> Rs;
2857   bits<5> Rd;
2858   let IClass = 0b1000;
2859   let Inst{27} = 0b1;
2860   let Inst{26} = Is32;
2861   let Inst{25-24} = 0b00;
2862   let Inst{23-21} = MajOp;
2863   let Inst{20-16} = Rs;
2864   let Inst{7-5} = MinOp;
2865   let Inst{4-0} = Rd;
2866 }
2867
2868 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
2869     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
2870                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
2871
2872 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
2873     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
2874                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
2875
2876 let isCodeGenOnly = 0 in {
2877 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
2878 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
2879 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
2880 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
2881 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
2882 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
2883 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
2884 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
2885 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
2886 }
2887
2888 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
2889 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
2890 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
2891 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
2892 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
2893 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
2894
2895 // Bit set/clear/toggle
2896
2897 let hasSideEffects = 0, hasNewValue = 1 in
2898 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
2899     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
2900             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
2901   bits<5> Rd;
2902   bits<5> Rs;
2903   bits<5> u5;
2904   let IClass = 0b1000;
2905   let Inst{27-21} = 0b1100110;
2906   let Inst{20-16} = Rs;
2907   let Inst{13} = 0b0;
2908   let Inst{12-8} = u5;
2909   let Inst{7-5} = MinOp;
2910   let Inst{4-0} = Rd;
2911 }
2912
2913 let hasSideEffects = 0, hasNewValue = 1 in
2914 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
2915     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2916             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
2917   bits<5> Rd;
2918   bits<5> Rs;
2919   bits<5> Rt;
2920   let IClass = 0b1100;
2921   let Inst{27-22} = 0b011010;
2922   let Inst{20-16} = Rs;
2923   let Inst{12-8} = Rt;
2924   let Inst{7-6} = MinOp;
2925   let Inst{4-0} = Rd;
2926 }
2927
2928 let isCodeGenOnly = 0 in {
2929 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
2930 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
2931 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
2932 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
2933 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
2934 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
2935 }
2936
2937 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
2938          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2939 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
2940          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2941 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
2942          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2943 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
2944          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2945 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
2946          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2947 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
2948          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
2949
2950 // Bit test
2951
2952 let hasSideEffects = 0 in
2953 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
2954     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
2955             "$Pd = "#MnOp#"($Rs, #$u5)",
2956             [], "", S_2op_tc_2early_SLOT23> {
2957   bits<2> Pd;
2958   bits<5> Rs;
2959   bits<5> u5;
2960   let IClass = 0b1000;
2961   let Inst{27-24} = 0b0101;
2962   let Inst{23-21} = MajOp;
2963   let Inst{20-16} = Rs;
2964   let Inst{13} = 0;
2965   let Inst{12-8} = u5;
2966   let Inst{1-0} = Pd;
2967 }
2968
2969 let hasSideEffects = 0 in
2970 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
2971     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
2972             "$Pd = "#MnOp#"($Rs, $Rt)",
2973             [], "", S_3op_tc_2early_SLOT23> {
2974   bits<2> Pd;
2975   bits<5> Rs;
2976   bits<5> Rt;
2977   let IClass = 0b1100;
2978   let Inst{27-22} = 0b011100;
2979   let Inst{21} = IsNeg;
2980   let Inst{20-16} = Rs;
2981   let Inst{12-8} = Rt;
2982   let Inst{1-0} = Pd;
2983 }
2984
2985 let isCodeGenOnly = 0 in {
2986 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
2987 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
2988 }
2989
2990 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
2991   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
2992            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2993   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
2994            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2995   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
2996            (S2_tstbit_i IntRegs:$Rs, 0)>;
2997   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
2998            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
2999 }
3000 let hasSideEffects = 0 in
3001 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
3002     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
3003             "$Pd = "#MnOp#"($Rs, #$u6)",
3004             [], "", S_2op_tc_2early_SLOT23> {
3005   bits<2> Pd;
3006   bits<5> Rs;
3007   bits<6> u6;
3008   let IClass = 0b1000;
3009   let Inst{27-24} = 0b0101;
3010   let Inst{23-22} = MajOp;
3011   let Inst{21} = IsNeg;
3012   let Inst{20-16} = Rs;
3013   let Inst{13-8} = u6;
3014   let Inst{1-0} = Pd;
3015 }
3016
3017 let hasSideEffects = 0 in
3018 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
3019     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3020             "$Pd = "#MnOp#"($Rs, $Rt)",
3021             [], "", S_3op_tc_2early_SLOT23> {
3022   bits<2> Pd;
3023   bits<5> Rs;
3024   bits<5> Rt;
3025   let IClass = 0b1100;
3026   let Inst{27-24} = 0b0111;
3027   let Inst{23-22} = MajOp;
3028   let Inst{21} = IsNeg;
3029   let Inst{20-16} = Rs;
3030   let Inst{12-8} = Rt;
3031   let Inst{1-0} = Pd;
3032 }
3033
3034 let isCodeGenOnly = 0 in {
3035 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
3036 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
3037 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
3038 }
3039
3040 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
3041   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
3042            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
3043   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
3044            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
3045 }
3046
3047 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
3048 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
3049          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
3050
3051 //===----------------------------------------------------------------------===//
3052 // STYPE/BIT -
3053 //===----------------------------------------------------------------------===//
3054
3055 //===----------------------------------------------------------------------===//
3056 // STYPE/COMPLEX +
3057 //===----------------------------------------------------------------------===//
3058 //===----------------------------------------------------------------------===//
3059 // STYPE/COMPLEX -
3060 //===----------------------------------------------------------------------===//
3061
3062 //===----------------------------------------------------------------------===//
3063 // XTYPE/PERM +
3064 //===----------------------------------------------------------------------===//
3065
3066 //===----------------------------------------------------------------------===//
3067 // XTYPE/PERM -
3068 //===----------------------------------------------------------------------===//
3069
3070 //===----------------------------------------------------------------------===//
3071 // STYPE/PRED +
3072 //===----------------------------------------------------------------------===//
3073
3074 // Predicate transfer.
3075 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
3076 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
3077       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
3078   bits<5> Rd;
3079   bits<2> Ps;
3080
3081   let IClass = 0b1000;
3082   let Inst{27-24} = 0b1001;
3083   let Inst{22} = 0b1;
3084   let Inst{17-16} = Ps;
3085   let Inst{4-0} = Rd;
3086 }
3087
3088 // Transfer general register to predicate.
3089 let hasSideEffects = 0, isCodeGenOnly = 0 in
3090 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
3091       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
3092   bits<2> Pd;
3093   bits<5> Rs;
3094
3095   let IClass = 0b1000;
3096   let Inst{27-21} = 0b0101010;
3097   let Inst{20-16} = Rs;
3098   let Inst{1-0} = Pd;
3099 }
3100
3101
3102 //===----------------------------------------------------------------------===//
3103 // STYPE/PRED -
3104 //===----------------------------------------------------------------------===//
3105
3106 //===----------------------------------------------------------------------===//
3107 // STYPE/SHIFT +
3108 //===----------------------------------------------------------------------===//
3109 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
3110                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
3111   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
3112            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
3113            pattern> {
3114   bits<5> src1;
3115   bits<5> dst;
3116   let IClass = 0b1000;
3117   let Inst{27-24} = 0;
3118   let Inst{23-21} = MajOp;
3119   let Inst{20-16} = src1;
3120   let Inst{7-5} = MinOp;
3121   let Inst{4-0} = dst;
3122 }
3123
3124 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
3125   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
3126   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
3127                                         u6ImmPred:$src2))]> {
3128   bits<6> src2;
3129   let Inst{13-8} = src2;
3130 }
3131
3132 // Shift by immediate.
3133 let isCodeGenOnly = 0 in {
3134 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
3135 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
3136 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
3137 }
3138
3139 // Shift left by small amount and add.
3140 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
3141     isCodeGenOnly = 0 in
3142 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
3143                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
3144   "$Rd = addasl($Rt, $Rs, #$u3)" ,
3145   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
3146                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
3147   "", S_3op_tc_2_SLOT23> {
3148     bits<5> Rd;
3149     bits<5> Rt;
3150     bits<5> Rs;
3151     bits<3> u3;
3152
3153     let IClass = 0b1100;
3154
3155     let Inst{27-21} = 0b0100000;
3156     let Inst{20-16} = Rs;
3157     let Inst{13}    = 0b0;
3158     let Inst{12-8}  = Rt;
3159     let Inst{7-5}   = u3;
3160     let Inst{4-0}   = Rd;
3161   }
3162
3163 // Shift by immediate and add.
3164 let AddedComplexity = 100 in
3165 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
3166                                              u3Imm:$src3),
3167              "$dst = addasl($src1, $src2, #$src3)",
3168              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
3169                                        (shl (i32 IntRegs:$src2),
3170                                             u3ImmPred:$src3)))]>;
3171
3172 // Shift by register.
3173 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3174              "$dst = asl($src1, $src2)",
3175              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
3176                                             (i32 IntRegs:$src2)))]>;
3177
3178 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3179              "$dst = asr($src1, $src2)",
3180              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
3181                                             (i32 IntRegs:$src2)))]>;
3182
3183 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3184              "$dst = lsl($src1, $src2)",
3185              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
3186                                             (i32 IntRegs:$src2)))]>;
3187
3188 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3189              "$dst = lsr($src1, $src2)",
3190              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
3191                                             (i32 IntRegs:$src2)))]>;
3192
3193 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
3194            "$dst = asl($src1, $src2)",
3195            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
3196                                              (i32 IntRegs:$src2)))]>;
3197
3198 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
3199            "$dst = lsl($src1, $src2)",
3200            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
3201                                              (i32 IntRegs:$src2)))]>;
3202
3203 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
3204                                                  IntRegs:$src2),
3205               "$dst = asr($src1, $src2)",
3206               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
3207                                                 (i32 IntRegs:$src2)))]>;
3208
3209 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
3210                                                  IntRegs:$src2),
3211               "$dst = lsr($src1, $src2)",
3212               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
3213                                                 (i32 IntRegs:$src2)))]>;
3214
3215 //===----------------------------------------------------------------------===//
3216 // STYPE/SHIFT -
3217 //===----------------------------------------------------------------------===//
3218
3219 //===----------------------------------------------------------------------===//
3220 // STYPE/VH +
3221 //===----------------------------------------------------------------------===//
3222 //===----------------------------------------------------------------------===//
3223 // STYPE/VH -
3224 //===----------------------------------------------------------------------===//
3225
3226 //===----------------------------------------------------------------------===//
3227 // STYPE/VW +
3228 //===----------------------------------------------------------------------===//
3229 //===----------------------------------------------------------------------===//
3230 // STYPE/VW -
3231 //===----------------------------------------------------------------------===//
3232
3233 //===----------------------------------------------------------------------===//
3234 // SYSTEM/SUPER +
3235 //===----------------------------------------------------------------------===//
3236
3237 //===----------------------------------------------------------------------===//
3238 // SYSTEM/USER +
3239 //===----------------------------------------------------------------------===//
3240 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
3241 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
3242                            [SDNPHasChain]>;
3243
3244 let hasSideEffects = 1, isSolo = 1 in
3245 def BARRIER : SYSInst<(outs), (ins),
3246                      "barrier",
3247                      [(HexagonBARRIER)]>;
3248
3249 //===----------------------------------------------------------------------===//
3250 // SYSTEM/SUPER -
3251 //===----------------------------------------------------------------------===//
3252 //===----------------------------------------------------------------------===//
3253 // CRUSER - Type.
3254 //===----------------------------------------------------------------------===//
3255 // HW loop
3256 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3257     opExtendable = 0, hasSideEffects = 0 in
3258 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3259          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
3260            #mnemonic#"($offset, #$src2)",
3261            [], "" , CR_tc_3x_SLOT3> {
3262     bits<9> offset;
3263     bits<10> src2;
3264
3265     let IClass = 0b0110;
3266
3267     let Inst{27-22} = 0b100100;
3268     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3269     let Inst{20-16} = src2{9-5};
3270     let Inst{12-8} = offset{8-4};
3271     let Inst{7-5} = src2{4-2};
3272     let Inst{4-3} = offset{3-2};
3273     let Inst{1-0} = src2{1-0};
3274 }
3275
3276 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3277     opExtendable = 0, hasSideEffects = 0 in
3278 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3279          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
3280            #mnemonic#"($offset, $src2)",
3281            [], "" ,CR_tc_3x_SLOT3> {
3282     bits<9> offset;
3283     bits<5> src2;
3284
3285     let IClass = 0b0110;
3286
3287     let Inst{27-22} = 0b000000;
3288     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3289     let Inst{20-16} = src2;
3290     let Inst{12-8} = offset{8-4};
3291     let Inst{4-3} = offset{3-2};
3292   }
3293
3294 multiclass LOOP_ri<string mnemonic> {
3295   def i : LOOP_iBase<mnemonic, brtarget>;
3296   def r : LOOP_rBase<mnemonic, brtarget>;
3297 }
3298
3299
3300 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
3301 defm J2_loop0 : LOOP_ri<"loop0">;
3302
3303 // Interestingly only loop0's appear to set usr.lpcfg
3304 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
3305 defm J2_loop1 : LOOP_ri<"loop1">;
3306
3307 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3308     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3309 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3310                        ":endloop0",
3311                        []>;
3312 }
3313
3314 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3315     Defs = [PC, LC1], Uses = [SA1, LC1] in {
3316 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
3317                        ":endloop1",
3318                        []>;
3319 }
3320
3321 // Pipelined loop instructions, sp[123]loop0
3322 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3323     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3324     opExtendable = 0, isPredicateLate = 1 in
3325 class SPLOOP_iBase<string SP, bits<2> op>
3326   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
3327   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
3328     bits<9> r7_2;
3329     bits<10> U10;
3330
3331     let IClass = 0b0110;
3332
3333     let Inst{22-21} = op;
3334     let Inst{27-23} = 0b10011;
3335     let Inst{20-16} = U10{9-5};
3336     let Inst{12-8} = r7_2{8-4};
3337     let Inst{7-5} = U10{4-2};
3338     let Inst{4-3} = r7_2{3-2};
3339     let Inst{1-0} = U10{1-0};
3340   }
3341
3342 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3343     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3344     opExtendable = 0, isPredicateLate = 1 in
3345 class SPLOOP_rBase<string SP, bits<2> op>
3346   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
3347   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
3348     bits<9> r7_2;
3349     bits<5> Rs;
3350
3351     let IClass = 0b0110;
3352
3353     let Inst{22-21} = op;
3354     let Inst{27-23} = 0b00001;
3355     let Inst{20-16} = Rs;
3356     let Inst{12-8} = r7_2{8-4};
3357     let Inst{4-3} = r7_2{3-2};
3358   }
3359
3360 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
3361   def i : SPLOOP_iBase<mnemonic, op>;
3362   def r : SPLOOP_rBase<mnemonic, op>;
3363 }
3364
3365 let isCodeGenOnly = 0 in {
3366 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
3367 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
3368 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
3369 }
3370
3371 // TFRI64 - assembly mapped.
3372 let isReMaterializable = 1 in
3373 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
3374              "$dst = #$src1",
3375              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
3376
3377 let AddedComplexity = 100, isPredicated = 1 in
3378 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
3379             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
3380             "Error; should not emit",
3381             [(set (i32 IntRegs:$dst),
3382              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
3383                           s12ImmPred:$src3)))]>;
3384
3385 let AddedComplexity = 100, isPredicated = 1 in
3386 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
3387             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
3388             "Error; should not emit",
3389             [(set (i32 IntRegs:$dst),
3390              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3391                           (i32 IntRegs:$src3))))]>;
3392
3393 let AddedComplexity = 100, isPredicated = 1 in
3394 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3395                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3396                      "Error; should not emit",
3397                      [(set (i32 IntRegs:$dst),
3398                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3399                                         s12ImmPred:$src3)))]>;
3400
3401 // Generate frameindex addresses.
3402 let isReMaterializable = 1 in
3403 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3404              "$dst = add($src1)",
3405              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3406
3407 // Support for generating global address.
3408 // Taken from X86InstrInfo.td.
3409 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3410                                             SDTCisVT<0, i32>,
3411                                             SDTCisVT<1, i32>,
3412                                             SDTCisPtrTy<0>]>;
3413 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3414 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3415
3416 // HI/LO Instructions
3417 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3418 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3419                   "$dst.l = #LO($global)",
3420                   []>;
3421
3422 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3423 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3424                   "$dst.h = #HI($global)",
3425                   []>;
3426
3427 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3428 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3429                   "$dst.l = #LO($imm_value)",
3430                   []>;
3431
3432
3433 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3434 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3435                   "$dst.h = #HI($imm_value)",
3436                   []>;
3437
3438 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3439 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3440                   "$dst.l = #LO($jt)",
3441                   []>;
3442
3443 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3444 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3445                   "$dst.h = #HI($jt)",
3446                   []>;
3447
3448
3449 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3450 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3451                   "$dst.l = #LO($label)",
3452                   []>;
3453
3454 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3455 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3456                   "$dst.h = #HI($label)",
3457                   []>;
3458
3459 // This pattern is incorrect. When we add small data, we should change
3460 // this pattern to use memw(#foo).
3461 // This is for sdata.
3462 let isMoveImm = 1 in
3463 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3464               "$dst = CONST32(#$global)",
3465               [(set (i32 IntRegs:$dst),
3466                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3467
3468 // This is for non-sdata.
3469 let isReMaterializable = 1, isMoveImm = 1 in
3470 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3471                   "$dst = CONST32(#$global)",
3472                   [(set (i32 IntRegs:$dst),
3473                         (HexagonCONST32 tglobaladdr:$global))]>;
3474
3475 let isReMaterializable = 1, isMoveImm = 1 in
3476 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3477                      "$dst = CONST32(#$jt)",
3478                      [(set (i32 IntRegs:$dst),
3479                            (HexagonCONST32 tjumptable:$jt))]>;
3480
3481 let isReMaterializable = 1, isMoveImm = 1 in
3482 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3483                     "$dst = CONST32(#$global)",
3484                     [(set (i32 IntRegs:$dst),
3485                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3486
3487 let isReMaterializable = 1, isMoveImm = 1 in
3488 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3489                        "$dst = CONST32(#$global)",
3490                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3491
3492 // Map BlockAddress lowering to CONST32_Int_Real
3493 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3494           (CONST32_Int_Real tblockaddress:$addr)>;
3495
3496 let isReMaterializable = 1, isMoveImm = 1 in
3497 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3498                     "$dst = CONST32($label)",
3499                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3500
3501 let isReMaterializable = 1, isMoveImm = 1 in
3502 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3503                        "$dst = CONST64(#$global)",
3504                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3505
3506 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3507                   "$dst = xor($dst, $dst)",
3508                   [(set (i1 PredRegs:$dst), 0)]>;
3509
3510 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3511        "$dst = mpy($src1, $src2)",
3512        [(set (i32 IntRegs:$dst),
3513              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3514                                         (i64 (sext (i32 IntRegs:$src2))))),
3515                               (i32 32)))))]>;
3516
3517 // Pseudo instructions.
3518 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3519
3520 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3521                                         SDTCisVT<1, i32> ]>;
3522
3523 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3524                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3525
3526 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3527                     [SDNPHasChain, SDNPOutGlue]>;
3528
3529 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3530
3531 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3532            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3533
3534 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3535 // Optional Flag and Variable Arguments.
3536 // Its 1 Operand has pointer type.
3537 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3538                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3539
3540 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3541  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3542                         "Should never be emitted",
3543                         [(callseq_start timm:$amt)]>;
3544 }
3545
3546 let Defs = [R29, R30, R31], Uses = [R29] in {
3547  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3548                       "Should never be emitted",
3549                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3550 }
3551 // Call subroutine.
3552 let isCall = 1, hasSideEffects = 0,
3553   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3554           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3555   def CALL : JInst<(outs), (ins calltarget:$dst),
3556              "call $dst", []>;
3557 }
3558
3559 // Call subroutine indirectly.
3560 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3561 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3562
3563 // Indirect tail-call.
3564 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3565 def TCRETURNR : T_JMPr;
3566
3567 // Direct tail-calls.
3568 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3569 isTerminator = 1, isCodeGenOnly = 1 in {
3570   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3571       [], "", J_tc_2early_SLOT23>;
3572   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3573       [], "", J_tc_2early_SLOT23>;
3574 }
3575
3576 // Map call instruction.
3577 def : Pat<(call (i32 IntRegs:$dst)),
3578       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3579 def : Pat<(call tglobaladdr:$dst),
3580       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3581 def : Pat<(call texternalsym:$dst),
3582       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
3583 //Tail calls.
3584 def : Pat<(HexagonTCRet tglobaladdr:$dst),
3585       (TCRETURNtg tglobaladdr:$dst)>;
3586 def : Pat<(HexagonTCRet texternalsym:$dst),
3587       (TCRETURNtext texternalsym:$dst)>;
3588 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
3589       (TCRETURNR (i32 IntRegs:$dst))>;
3590
3591 // Atomic load and store support
3592 // 8 bit atomic load
3593 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
3594           (i32 (LDriub ADDRriS11_0:$src1))>;
3595
3596 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
3597           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
3598
3599 // 16 bit atomic load
3600 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
3601           (i32 (LDriuh ADDRriS11_1:$src1))>;
3602
3603 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
3604           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
3605
3606 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
3607           (i32 (LDriw ADDRriS11_2:$src1))>;
3608
3609 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
3610           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
3611
3612 // 64 bit atomic load
3613 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
3614           (i64 (LDrid ADDRriS11_3:$src1))>;
3615
3616 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
3617           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
3618
3619
3620 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
3621           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
3622
3623 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
3624                           (i32 IntRegs:$src1)),
3625           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
3626                          (i32 IntRegs:$src1))>;
3627
3628
3629 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
3630           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
3631
3632 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
3633                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
3634           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
3635                          (i32 IntRegs:$src1))>;
3636
3637 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
3638           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
3639
3640 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
3641                            (i32 IntRegs:$src1)),
3642           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
3643                          (i32 IntRegs:$src1))>;
3644
3645
3646
3647
3648 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
3649           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
3650
3651 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
3652                            (i64 DoubleRegs:$src1)),
3653           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
3654                          (i64 DoubleRegs:$src1))>;
3655
3656 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
3657 def : Pat <(and (i32 IntRegs:$src1), 65535),
3658       (A2_zxth (i32 IntRegs:$src1))>;
3659
3660 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
3661 def : Pat <(and (i32 IntRegs:$src1), 255),
3662       (A2_zxtb (i32 IntRegs:$src1))>;
3663
3664 // Map Add(p1, true) to p1 = not(p1).
3665 //     Add(p1, false) should never be produced,
3666 //     if it does, it got to be mapped to NOOP.
3667 def : Pat <(add (i1 PredRegs:$src1), -1),
3668       (C2_not (i1 PredRegs:$src1))>;
3669
3670 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
3671 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
3672       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
3673                            s8ImmPred:$src2))>;
3674
3675 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
3676 // => r0 = TFR_condset_ri(p0, r1, #i)
3677 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
3678                    (i32 IntRegs:$src3)),
3679       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
3680                            s12ImmPred:$src2))>;
3681
3682 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
3683 // => r0 = TFR_condset_ir(p0, #i, r1)
3684 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
3685       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
3686                            (i32 IntRegs:$src2)))>;
3687
3688 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
3689 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
3690       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3691
3692 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
3693 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
3694       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3695
3696
3697 let AddedComplexity = 100 in
3698 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
3699       (i64 (A2_combinew (A2_tfrsi 0),
3700                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
3701       Requires<[NoV4T]>;
3702
3703 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
3704 let AddedComplexity = 10 in
3705 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
3706       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (A2_tfrsi 0x1)))>;
3707
3708 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
3709 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
3710       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
3711
3712 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
3713 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
3714       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3715                                                  subreg_loreg))))))>;
3716
3717 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
3718 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
3719       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3720                                                  subreg_loreg))))))>;
3721
3722 // We want to prevent emitting pnot's as much as possible.
3723 // Map brcond with an unsupported setcc to a J2_jumpf.
3724 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3725                         bb:$offset),
3726       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3727                 bb:$offset)>;
3728
3729 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
3730                         bb:$offset),
3731       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
3732
3733 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
3734       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3735
3736 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
3737       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
3738
3739 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
3740 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
3741                         bb:$offset),
3742       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
3743                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
3744
3745 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
3746 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3747                         bb:$offset),
3748       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
3749
3750 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3751                    bb:$offset),
3752       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
3753                    bb:$offset)>;
3754
3755 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3756                         bb:$offset),
3757       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3758                 bb:$offset)>;
3759
3760 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3761                    bb:$offset),
3762       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3763                 bb:$offset)>;
3764
3765 // Map from a 64-bit select to an emulated 64-bit mux.
3766 // Hexagon does not support 64-bit MUXes; so emulate with combines.
3767 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
3768                    (i64 DoubleRegs:$src3)),
3769       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
3770                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3771                                                          subreg_hireg)),
3772                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3773                                                          subreg_hireg)))),
3774                        (i32 (C2_mux (i1 PredRegs:$src1),
3775                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3776                                                          subreg_loreg)),
3777                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3778                                                          subreg_loreg))))))>;
3779
3780 // Map from a 1-bit select to logical ops.
3781 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
3782 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
3783                    (i1 PredRegs:$src3)),
3784       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
3785              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
3786
3787 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
3788 def : Pat<(i1 (load ADDRriS11_2:$addr)),
3789       (i1 (C2_tfrrp (i32 (LDrib ADDRriS11_2:$addr))))>;
3790
3791 // Map for truncating from 64 immediates to 32 bit immediates.
3792 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
3793       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
3794
3795 // Map for truncating from i64 immediates to i1 bit immediates.
3796 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
3797        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3798                                           subreg_loreg))))>;
3799
3800 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
3801 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3802       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3803                                                      subreg_loreg)))>;
3804
3805 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3806 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3807       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3808                                                      subreg_loreg)))>;
3809 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3810 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3811       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3812                                                      subreg_loreg)))>;
3813
3814 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3815 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3816       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3817                                                      subreg_loreg)))>;
3818
3819 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3820 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3821       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3822
3823
3824 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3825 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3826       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3827
3828 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3829 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3830       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
3831
3832 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
3833 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3834 // Better way to do this?
3835 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3836       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
3837
3838 // Map cmple -> cmpgt.
3839 // rs <= rt -> !(rs > rt).
3840 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3841       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
3842
3843 // rs <= rt -> !(rs > rt).
3844 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3845       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3846
3847 // Rss <= Rtt -> !(Rss > Rtt).
3848 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3849       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3850
3851 // Map cmpne -> cmpeq.
3852 // Hexagon_TODO: We should improve on this.
3853 // rs != rt -> !(rs == rt).
3854 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3855       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
3856
3857 // Map cmpne(Rs) -> !cmpeqe(Rs).
3858 // rs != rt -> !(rs == rt).
3859 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3860       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3861
3862 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3863 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3864       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3865
3866 // Map cmpne(Rss) -> !cmpew(Rss).
3867 // rs != rt -> !(rs == rt).
3868 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3869       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
3870                                      (i64 DoubleRegs:$src2)))))>;
3871
3872 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3873 // rs >= rt -> !(rt > rs).
3874 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3875       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3876
3877 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
3878 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
3879       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
3880
3881 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3882 // rss >= rtt -> !(rtt > rss).
3883 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3884       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
3885                                 (i64 DoubleRegs:$src1)))))>;
3886
3887 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3888 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3889 // rs < rt -> !(rs >= rt).
3890 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3891       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
3892
3893 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3894 // rs < rt -> rt > rs.
3895 // We can let assembler map it, or we can do in the compiler itself.
3896 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3897       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3898
3899 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3900 // rss < rtt -> (rtt > rss).
3901 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3902       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3903
3904 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3905 // rs < rt -> rt > rs.
3906 // We can let assembler map it, or we can do in the compiler itself.
3907 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3908       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3909
3910 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3911 // rs < rt -> rt > rs.
3912 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3913       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3914
3915 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3916 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3917       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3918
3919 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3920 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3921       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3922
3923 // Generate cmpgtu(Rs, #u9)
3924 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3925       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3926
3927 // Map from Rs >= Rt -> !(Rt > Rs).
3928 // rs >= rt -> !(rt > rs).
3929 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3930       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3931
3932 // Map from Rs >= Rt -> !(Rt > Rs).
3933 // rs >= rt -> !(rt > rs).
3934 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3935       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3936
3937 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3938 // Map from (Rs <= Rt) -> !(Rs > Rt).
3939 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3940       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3941
3942 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3943 // Map from (Rs <= Rt) -> !(Rs > Rt).
3944 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3945       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3946
3947 // Sign extends.
3948 // i1 -> i32
3949 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3950       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3951
3952 // i1 -> i64
3953 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3954       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
3955
3956 // Convert sign-extended load back to load and sign extend.
3957 // i8 -> i64
3958 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3959       (i64 (A2_sxtw (LDrib ADDRriS11_0:$src1)))>;
3960
3961 // Convert any-extended load back to load and sign extend.
3962 // i8 -> i64
3963 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3964       (i64 (A2_sxtw (LDrib ADDRriS11_0:$src1)))>;
3965
3966 // Convert sign-extended load back to load and sign extend.
3967 // i16 -> i64
3968 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3969       (i64 (A2_sxtw (LDrih ADDRriS11_1:$src1)))>;
3970
3971 // Convert sign-extended load back to load and sign extend.
3972 // i32 -> i64
3973 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
3974       (i64 (A2_sxtw (LDriw ADDRriS11_2:$src1)))>;
3975
3976
3977 // Zero extends.
3978 // i1 -> i32
3979 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3980       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3981
3982 // i1 -> i64
3983 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
3984       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
3985       Requires<[NoV4T]>;
3986
3987 // i32 -> i64
3988 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
3989       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
3990       Requires<[NoV4T]>;
3991
3992 // i8 -> i64
3993 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
3994       (i64 (A2_combinew (A2_tfrsi 0), (LDriub ADDRriS11_0:$src1)))>,
3995       Requires<[NoV4T]>;
3996
3997 let AddedComplexity = 20 in
3998 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
3999                                 s11_0ExtPred:$offset))),
4000       (i64 (A2_combinew (A2_tfrsi 0), (LDriub_indexed IntRegs:$src1,
4001                                   s11_0ExtPred:$offset)))>,
4002       Requires<[NoV4T]>;
4003
4004 // i1 -> i64
4005 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
4006       (i64 (A2_combinew (A2_tfrsi 0), (LDriub ADDRriS11_0:$src1)))>,
4007       Requires<[NoV4T]>;
4008
4009 let AddedComplexity = 20 in
4010 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
4011                                 s11_0ExtPred:$offset))),
4012       (i64 (A2_combinew (A2_tfrsi 0), (LDriub_indexed IntRegs:$src1,
4013                                   s11_0ExtPred:$offset)))>,
4014       Requires<[NoV4T]>;
4015
4016 // i16 -> i64
4017 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
4018       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh ADDRriS11_1:$src1)))>,
4019       Requires<[NoV4T]>;
4020
4021 let AddedComplexity = 20 in
4022 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
4023                                   s11_1ExtPred:$offset))),
4024       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh_indexed IntRegs:$src1,
4025                                   s11_1ExtPred:$offset)))>,
4026       Requires<[NoV4T]>;
4027
4028 // i32 -> i64
4029 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
4030       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
4031       Requires<[NoV4T]>;
4032
4033 let AddedComplexity = 100 in
4034 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4035       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
4036                                   s11_2ExtPred:$offset)))>,
4037       Requires<[NoV4T]>;
4038
4039 let AddedComplexity = 10 in
4040 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
4041       (i32 (LDriw ADDRriS11_0:$src1))>;
4042
4043 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4044 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4045       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4046
4047 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4048 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
4049       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4050
4051 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
4052 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
4053       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
4054
4055
4056 let AddedComplexity = 100 in
4057 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4058                            (i32 32))),
4059                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4060                                          s11_2ExtPred:$offset2)))))),
4061         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4062                         (LDriw_indexed IntRegs:$src2,
4063                                        s11_2ExtPred:$offset2)))>;
4064
4065 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4066                            (i32 32))),
4067                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4068         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4069                         (LDriw ADDRriS11_2:$srcLow)))>;
4070
4071 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4072                            (i32 32))),
4073                (i64 (zext (i32 IntRegs:$srcLow))))),
4074         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4075                         IntRegs:$srcLow))>;
4076
4077 let AddedComplexity = 100 in
4078 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4079                            (i32 32))),
4080                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4081                                          s11_2ExtPred:$offset2)))))),
4082         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4083                         (LDriw_indexed IntRegs:$src2,
4084                                        s11_2ExtPred:$offset2)))>;
4085
4086 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4087                            (i32 32))),
4088                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4089         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4090                         (LDriw ADDRriS11_2:$srcLow)))>;
4091
4092 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4093                            (i32 32))),
4094                (i64 (zext (i32 IntRegs:$srcLow))))),
4095         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4096                         IntRegs:$srcLow))>;
4097
4098 // Any extended 64-bit load.
4099 // anyext i32 -> i64
4100 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
4101       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
4102       Requires<[NoV4T]>;
4103
4104 // When there is an offset we should prefer the pattern below over the pattern above.
4105 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
4106 // So this complexity below is comfortably higher to allow for choosing the below.
4107 // If this is not done then we generate addresses such as
4108 // ********************************************
4109 //        r1 = add (r0, #4)
4110 //        r1 = memw(r1 + #0)
4111 //  instead of
4112 //        r1 = memw(r0 + #4)
4113 // ********************************************
4114 let AddedComplexity = 100 in
4115 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4116       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
4117                                   s11_2ExtPred:$offset)))>,
4118       Requires<[NoV4T]>;
4119
4120 // anyext i16 -> i64.
4121 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
4122       (i64 (A2_combinew (A2_tfrsi 0), (LDrih ADDRriS11_2:$src1)))>,
4123       Requires<[NoV4T]>;
4124
4125 let AddedComplexity = 20 in
4126 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
4127                                   s11_1ExtPred:$offset))),
4128       (i64 (A2_combinew (A2_tfrsi 0), (LDrih_indexed IntRegs:$src1,
4129                                   s11_1ExtPred:$offset)))>,
4130       Requires<[NoV4T]>;
4131
4132 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
4133 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
4134       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4135       Requires<[NoV4T]>;
4136
4137 // Multiply 64-bit unsigned and use upper result.
4138 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4139       (i64
4140        (M2_dpmpyuu_acc_s0
4141         (i64
4142          (A2_combinew
4143           (A2_tfrsi 0),
4144            (i32
4145             (EXTRACT_SUBREG
4146              (i64
4147               (S2_lsr_i_p
4148                (i64
4149                 (M2_dpmpyuu_acc_s0
4150                  (i64
4151                   (M2_dpmpyuu_acc_s0
4152                    (i64
4153                     (A2_combinew (A2_tfrsi 0),
4154                      (i32
4155                       (EXTRACT_SUBREG
4156                        (i64
4157                         (S2_lsr_i_p
4158                          (i64
4159                           (M2_dpmpyuu_s0
4160                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4161                                                        subreg_loreg)),
4162                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4163                                                        subreg_loreg)))), 32)),
4164                        subreg_loreg)))),
4165                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4166                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4167                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4168                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4169                32)), subreg_loreg)))),
4170         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4171         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4172
4173 // Multiply 64-bit signed and use upper result.
4174 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4175       (i64
4176        (M2_dpmpyss_acc_s0
4177         (i64
4178          (A2_combinew (A2_tfrsi 0),
4179           (i32
4180            (EXTRACT_SUBREG
4181             (i64
4182              (S2_lsr_i_p
4183               (i64
4184                (M2_dpmpyss_acc_s0
4185                 (i64
4186                  (M2_dpmpyss_acc_s0
4187                   (i64
4188                    (A2_combinew (A2_tfrsi 0),
4189                     (i32
4190                      (EXTRACT_SUBREG
4191                       (i64
4192                        (S2_lsr_i_p
4193                         (i64
4194                          (M2_dpmpyuu_s0
4195                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4196                                                       subreg_loreg)),
4197                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4198                                                       subreg_loreg)))), 32)),
4199                       subreg_loreg)))),
4200                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4201                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4202                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4203                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4204               32)), subreg_loreg)))),
4205         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4206         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4207
4208 // Hexagon specific ISD nodes.
4209 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
4210 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
4211                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
4212 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4213                                   SDTHexagonADJDYNALLOC>;
4214 // Needed to tag these instructions for stack layout.
4215 let usesCustomInserter = 1 in
4216 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
4217                                                      s16Imm:$src2),
4218                   "$dst = add($src1, #$src2)",
4219                   [(set (i32 IntRegs:$dst),
4220                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
4221                                              s16ImmPred:$src2))]>;
4222
4223 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4224 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4225 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4226                 "$dst = $src1",
4227                 [(set (i32 IntRegs:$dst),
4228                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4229
4230 let AddedComplexity = 100 in
4231 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4232       (COPY (i32 IntRegs:$src1))>;
4233
4234 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4235
4236 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4237           (i32 (CONST32_set_jt tjumptable:$dst))>;
4238
4239 // XTYPE/SHIFT
4240
4241 // Multi-class for logical operators :
4242 // Shift by immediate/register and accumulate/logical
4243 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
4244   def _ri : SInst_acc<(outs IntRegs:$dst),
4245             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
4246             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
4247             [(set (i32 IntRegs:$dst),
4248                   (OpNode2 (i32 IntRegs:$src1),
4249                            (OpNode1 (i32 IntRegs:$src2),
4250                                     u5ImmPred:$src3)))],
4251             "$src1 = $dst">;
4252
4253   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
4254             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
4255             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
4256             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
4257                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
4258             "$src1 = $dst">;
4259 }
4260
4261 // Multi-class for logical operators :
4262 // Shift by register and accumulate/logical (32/64 bits)
4263 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
4264   def _rr : SInst_acc<(outs IntRegs:$dst),
4265             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
4266             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
4267             [(set (i32 IntRegs:$dst),
4268                   (OpNode2 (i32 IntRegs:$src1),
4269                            (OpNode1 (i32 IntRegs:$src2),
4270                                     (i32 IntRegs:$src3))))],
4271             "$src1 = $dst">;
4272
4273   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
4274             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
4275             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
4276             [(set (i64 DoubleRegs:$dst),
4277                   (OpNode2 (i64 DoubleRegs:$src1),
4278                            (OpNode1 (i64 DoubleRegs:$src2),
4279                                     (i32 IntRegs:$src3))))],
4280             "$src1 = $dst">;
4281
4282 }
4283
4284 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
4285 let AddedComplexity = 100 in
4286   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
4287   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
4288   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
4289   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
4290 }
4291
4292 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
4293 let AddedComplexity = 100 in
4294   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
4295   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
4296   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
4297   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
4298 }
4299
4300 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
4301 let AddedComplexity = 100 in
4302   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
4303 }
4304
4305 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
4306            xtype_xor_imm<"asl", shl>;
4307
4308 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
4309            xtype_xor_imm<"lsr", srl>;
4310
4311 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
4312 defm LSL : basic_xtype_reg<"lsl", shl>;
4313
4314 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
4315 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
4316       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
4317
4318 //===----------------------------------------------------------------------===//
4319 // V3 Instructions +
4320 //===----------------------------------------------------------------------===//
4321
4322 include "HexagonInstrInfoV3.td"
4323
4324 //===----------------------------------------------------------------------===//
4325 // V3 Instructions -
4326 //===----------------------------------------------------------------------===//
4327
4328 //===----------------------------------------------------------------------===//
4329 // V4 Instructions +
4330 //===----------------------------------------------------------------------===//
4331
4332 include "HexagonInstrInfoV4.td"
4333
4334 //===----------------------------------------------------------------------===//
4335 // V4 Instructions -
4336 //===----------------------------------------------------------------------===//
4337
4338 //===----------------------------------------------------------------------===//
4339 // V5 Instructions +
4340 //===----------------------------------------------------------------------===//
4341
4342 include "HexagonInstrInfoV5.td"
4343
4344 //===----------------------------------------------------------------------===//
4345 // V5 Instructions -
4346 //===----------------------------------------------------------------------===//