lib/Target/Hexagon/HexagonISelLowering.cpp

   1 //===-- HexagonISelLowering.cpp - Hexagon DAG Lowering Implementation -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the interfaces that Hexagon uses to lower LLVM code
  11 // into a selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "HexagonISelLowering.h"
  16 #include "HexagonMachineFunctionInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "HexagonTargetMachine.h"
  19 #include "HexagonTargetObjectFile.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/ValueTypes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/DerivedTypes.h"
  30 #include "llvm/IR/Function.h"
  31 #include "llvm/IR/GlobalAlias.h"
  32 #include "llvm/IR/GlobalVariable.h"
  33 #include "llvm/IR/InlineAsm.h"
  34 #include "llvm/IR/Intrinsics.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 using namespace llvm;
  41
  42 #define DEBUG_TYPE "hexagon-lowering"
  43
  44 static cl::opt<bool>
  45 EmitJumpTables("hexagon-emit-jump-tables", cl::init(true), cl::Hidden,
  46   cl::desc("Control jump table emission on Hexagon target"));
  47
  48 static cl::opt<bool> EnableHexSDNodeSched("enable-hexagon-sdnode-sched",
  49   cl::Hidden, cl::ZeroOrMore, cl::init(false),
  50   cl::desc("Enable Hexagon SDNode scheduling"));
  51
  52 static cl::opt<bool> EnableFastMath("ffast-math",
  53   cl::Hidden, cl::ZeroOrMore, cl::init(false),
  54   cl::desc("Enable Fast Math processing"));
  55
  56 static cl::opt<int> MinimumJumpTables("minimum-jump-tables",
  57   cl::Hidden, cl::ZeroOrMore, cl::init(5),
  58   cl::desc("Set minimum jump tables"));
  59
  60 static cl::opt<int> MaxStoresPerMemcpyCL("max-store-memcpy",
  61   cl::Hidden, cl::ZeroOrMore, cl::init(6),
  62   cl::desc("Max #stores to inline memcpy"));
  63
  64 static cl::opt<int> MaxStoresPerMemcpyOptSizeCL("max-store-memcpy-Os",
  65   cl::Hidden, cl::ZeroOrMore, cl::init(4),
  66   cl::desc("Max #stores to inline memcpy"));
  67
  68 static cl::opt<int> MaxStoresPerMemmoveCL("max-store-memmove",
  69   cl::Hidden, cl::ZeroOrMore, cl::init(6),
  70   cl::desc("Max #stores to inline memmove"));
  71
  72 static cl::opt<int> MaxStoresPerMemmoveOptSizeCL("max-store-memmove-Os",
  73   cl::Hidden, cl::ZeroOrMore, cl::init(4),
  74   cl::desc("Max #stores to inline memmove"));
  75
  76 static cl::opt<int> MaxStoresPerMemsetCL("max-store-memset",
  77   cl::Hidden, cl::ZeroOrMore, cl::init(8),
  78   cl::desc("Max #stores to inline memset"));
  79
  80 static cl::opt<int> MaxStoresPerMemsetOptSizeCL("max-store-memset-Os",
  81   cl::Hidden, cl::ZeroOrMore, cl::init(4),
  82   cl::desc("Max #stores to inline memset"));
  83
  84
  85 namespace {
  86 class HexagonCCState : public CCState {
  87   unsigned NumNamedVarArgParams;
  88
  89 public:
  90   HexagonCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  91                  SmallVectorImpl<CCValAssign> &locs, LLVMContext &C,
  92                  int NumNamedVarArgParams)
  93       : CCState(CC, isVarArg, MF, locs, C),
  94         NumNamedVarArgParams(NumNamedVarArgParams) {}
  95
  96   unsigned getNumNamedVarArgParams() const { return NumNamedVarArgParams; }
  97 };
  98 }
  99
 100 // Implement calling convention for Hexagon.
 101
 102 static bool IsHvxVectorType(MVT ty);
 103
 104 static bool
 105 CC_Hexagon(unsigned ValNo, MVT ValVT,
 106            MVT LocVT, CCValAssign::LocInfo LocInfo,
 107            ISD::ArgFlagsTy ArgFlags, CCState &State);
 108
 109 static bool
 110 CC_Hexagon32(unsigned ValNo, MVT ValVT,
 111              MVT LocVT, CCValAssign::LocInfo LocInfo,
 112              ISD::ArgFlagsTy ArgFlags, CCState &State);
 113
 114 static bool
 115 CC_Hexagon64(unsigned ValNo, MVT ValVT,
 116              MVT LocVT, CCValAssign::LocInfo LocInfo,
 117              ISD::ArgFlagsTy ArgFlags, CCState &State);
 118
 119 static bool
 120 CC_HexagonVector(unsigned ValNo, MVT ValVT,
 121                  MVT LocVT, CCValAssign::LocInfo LocInfo,
 122                  ISD::ArgFlagsTy ArgFlags, CCState &State);
 123
 124 static bool
 125 RetCC_Hexagon(unsigned ValNo, MVT ValVT,
 126               MVT LocVT, CCValAssign::LocInfo LocInfo,
 127               ISD::ArgFlagsTy ArgFlags, CCState &State);
 128
 129 static bool
 130 RetCC_Hexagon32(unsigned ValNo, MVT ValVT,
 131                 MVT LocVT, CCValAssign::LocInfo LocInfo,
 132                 ISD::ArgFlagsTy ArgFlags, CCState &State);
 133
 134 static bool
 135 RetCC_Hexagon64(unsigned ValNo, MVT ValVT,
 136                 MVT LocVT, CCValAssign::LocInfo LocInfo,
 137                 ISD::ArgFlagsTy ArgFlags, CCState &State);
 138
 139 static bool
 140 RetCC_HexagonVector(unsigned ValNo, MVT ValVT,
 141                     MVT LocVT, CCValAssign::LocInfo LocInfo,
 142                     ISD::ArgFlagsTy ArgFlags, CCState &State);
 143
 144 static bool
 145 CC_Hexagon_VarArg (unsigned ValNo, MVT ValVT,
 146             MVT LocVT, CCValAssign::LocInfo LocInfo,
 147             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 148   HexagonCCState &HState = static_cast<HexagonCCState &>(State);
 149
 150   if (ValNo < HState.getNumNamedVarArgParams()) {
 151     // Deal with named arguments.
 152     return CC_Hexagon(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State);
 153   }
 154
 155   // Deal with un-named arguments.
 156   unsigned ofst;
 157   if (ArgFlags.isByVal()) {
 158     // If pass-by-value, the size allocated on stack is decided
 159     // by ArgFlags.getByValSize(), not by the size of LocVT.
 160     ofst = State.AllocateStack(ArgFlags.getByValSize(),
 161                                ArgFlags.getByValAlign());
 162     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 163     return false;
 164   }
 165   if (LocVT == MVT::i1 || LocVT == MVT::i8 || LocVT == MVT::i16) {
 166     LocVT = MVT::i32;
 167     ValVT = MVT::i32;
 168     if (ArgFlags.isSExt())
 169       LocInfo = CCValAssign::SExt;
 170     else if (ArgFlags.isZExt())
 171       LocInfo = CCValAssign::ZExt;
 172     else
 173       LocInfo = CCValAssign::AExt;
 174   }
 175   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 176     ofst = State.AllocateStack(4, 4);
 177     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 178     return false;
 179   }
 180   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 181     ofst = State.AllocateStack(8, 8);
 182     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 183     return false;
 184   }
 185   if (LocVT == MVT::v2i64 || LocVT == MVT::v4i32 || LocVT == MVT::v8i16 ||
 186       LocVT == MVT::v16i8) {
 187     ofst = State.AllocateStack(16, 16);
 188     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 189     return false;
 190   }
 191   if (LocVT == MVT::v4i64 || LocVT == MVT::v8i32 || LocVT == MVT::v16i16 ||
 192       LocVT == MVT::v32i8) {
 193     ofst = State.AllocateStack(32, 32);
 194     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 195     return false;
 196   }
 197   if (LocVT == MVT::v8i64 || LocVT == MVT::v16i32 || LocVT == MVT::v32i16 ||
 198       LocVT == MVT::v64i8 || LocVT == MVT::v512i1) {
 199     ofst = State.AllocateStack(64, 64);
 200     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 201     return false;
 202   }
 203   if (LocVT == MVT::v16i64 || LocVT == MVT::v32i32 || LocVT == MVT::v64i16 ||
 204       LocVT == MVT::v128i8 || LocVT == MVT::v1024i1) {
 205     ofst = State.AllocateStack(128, 128);
 206     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 207     return false;
 208   }
 209   if (LocVT == MVT::v32i64 || LocVT == MVT::v64i32 || LocVT == MVT::v128i16 ||
 210       LocVT == MVT::v256i8) {
 211     ofst = State.AllocateStack(256, 256);
 212     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 213     return false;
 214   }
 215
 216   llvm_unreachable(nullptr);
 217 }
 218
 219
 220 static bool CC_Hexagon (unsigned ValNo, MVT ValVT, MVT LocVT,
 221       CCValAssign::LocInfo LocInfo, ISD::ArgFlagsTy ArgFlags, CCState &State) {
 222   if (ArgFlags.isByVal()) {
 223     // Passed on stack.
 224     unsigned Offset = State.AllocateStack(ArgFlags.getByValSize(),
 225                                           ArgFlags.getByValAlign());
 226     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 227     return false;
 228   }
 229
 230   if (LocVT == MVT::i1 || LocVT == MVT::i8 || LocVT == MVT::i16) {
 231     LocVT = MVT::i32;
 232     ValVT = MVT::i32;
 233     if (ArgFlags.isSExt())
 234       LocInfo = CCValAssign::SExt;
 235     else if (ArgFlags.isZExt())
 236       LocInfo = CCValAssign::ZExt;
 237     else
 238       LocInfo = CCValAssign::AExt;
 239   } else if (LocVT == MVT::v4i8 || LocVT == MVT::v2i16) {
 240     LocVT = MVT::i32;
 241     LocInfo = CCValAssign::BCvt;
 242   } else if (LocVT == MVT::v8i8 || LocVT == MVT::v4i16 || LocVT == MVT::v2i32) {
 243     LocVT = MVT::i64;
 244     LocInfo = CCValAssign::BCvt;
 245   }
 246
 247   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 248     if (!CC_Hexagon32(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 249       return false;
 250   }
 251
 252   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 253     if (!CC_Hexagon64(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 254       return false;
 255   }
 256
 257   if (LocVT == MVT::v8i32 || LocVT == MVT::v16i16 || LocVT == MVT::v32i8) {
 258     unsigned Offset = State.AllocateStack(ArgFlags.getByValSize(), 32);
 259     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 260     return false;
 261   }
 262
 263   if (IsHvxVectorType(LocVT)) {
 264     if (!CC_HexagonVector(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 265       return false;
 266   }
 267
 268   return true;  // CC didn't match.
 269 }
 270
 271
 272 static bool CC_Hexagon32(unsigned ValNo, MVT ValVT,
 273                          MVT LocVT, CCValAssign::LocInfo LocInfo,
 274                          ISD::ArgFlagsTy ArgFlags, CCState &State) {
 275
 276   static const MCPhysReg RegList[] = {
 277     Hexagon::R0, Hexagon::R1, Hexagon::R2, Hexagon::R3, Hexagon::R4,
 278     Hexagon::R5
 279   };
 280   if (unsigned Reg = State.AllocateReg(RegList)) {
 281     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 282     return false;
 283   }
 284
 285   unsigned Offset = State.AllocateStack(4, 4);
 286   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 287   return false;
 288 }
 289
 290 static bool CC_Hexagon64(unsigned ValNo, MVT ValVT,
 291                          MVT LocVT, CCValAssign::LocInfo LocInfo,
 292                          ISD::ArgFlagsTy ArgFlags, CCState &State) {
 293
 294   if (unsigned Reg = State.AllocateReg(Hexagon::D0)) {
 295     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 296     return false;
 297   }
 298
 299   static const MCPhysReg RegList1[] = {
 300     Hexagon::D1, Hexagon::D2
 301   };
 302   static const MCPhysReg RegList2[] = {
 303     Hexagon::R1, Hexagon::R3
 304   };
 305   if (unsigned Reg = State.AllocateReg(RegList1, RegList2)) {
 306     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 307     return false;
 308   }
 309
 310   unsigned Offset = State.AllocateStack(8, 8, Hexagon::D2);
 311   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 312   return false;
 313 }
 314
 315 static bool CC_HexagonVector(unsigned ValNo, MVT ValVT,
 316                              MVT LocVT, CCValAssign::LocInfo LocInfo,
 317                              ISD::ArgFlagsTy ArgFlags, CCState &State) {
 318
 319     static const uint16_t VecLstS[] = { Hexagon::V0, Hexagon::V1,
 320                                         Hexagon::V2, Hexagon::V3,
 321                                         Hexagon::V4, Hexagon::V5,
 322                                         Hexagon::V6, Hexagon::V7,
 323                                         Hexagon::V8, Hexagon::V9,
 324                                         Hexagon::V10, Hexagon::V11,
 325                                         Hexagon::V12, Hexagon::V13,
 326                                         Hexagon::V14, Hexagon::V15};
 327     static const uint16_t VecLstD[] = { Hexagon::W0, Hexagon::W1,
 328                                         Hexagon::W2, Hexagon::W3,
 329                                         Hexagon::W4, Hexagon::W5,
 330                                         Hexagon::W6, Hexagon::W7};
 331   auto &MF = State.getMachineFunction();
 332   auto &HST = MF.getSubtarget<HexagonSubtarget>();
 333   bool UseHVX = HST.useHVXOps();
 334   bool UseHVXDbl = HST.useHVXDblOps();
 335
 336   if ((UseHVX && !UseHVXDbl) &&
 337       (LocVT == MVT::v8i64 || LocVT == MVT::v16i32 || LocVT == MVT::v32i16 ||
 338        LocVT == MVT::v64i8 || LocVT == MVT::v512i1)) {
 339     if (unsigned Reg = State.AllocateReg(VecLstS)) {
 340       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 341       return false;
 342     }
 343     unsigned Offset = State.AllocateStack(64, 64);
 344     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 345     return false;
 346   }
 347   if ((UseHVX && !UseHVXDbl) &&
 348       (LocVT == MVT::v16i64 || LocVT == MVT::v32i32 || LocVT == MVT::v64i16 ||
 349        LocVT == MVT::v128i8)) {
 350     if (unsigned Reg = State.AllocateReg(VecLstD)) {
 351       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 352       return false;
 353     }
 354     unsigned Offset = State.AllocateStack(128, 128);
 355     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 356     return false;
 357   }
 358   // 128B Mode
 359   if ((UseHVX && UseHVXDbl) &&
 360       (LocVT == MVT::v32i64 || LocVT == MVT::v64i32 || LocVT == MVT::v128i16 ||
 361        LocVT == MVT::v256i8)) {
 362     if (unsigned Reg = State.AllocateReg(VecLstD)) {
 363       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 364       return false;
 365     }
 366     unsigned Offset = State.AllocateStack(256, 256);
 367     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 368     return false;
 369   }
 370   if ((UseHVX && UseHVXDbl) &&
 371       (LocVT == MVT::v16i64 || LocVT == MVT::v32i32 || LocVT == MVT::v64i16 ||
 372        LocVT == MVT::v128i8 || LocVT == MVT::v1024i1)) {
 373     if (unsigned Reg = State.AllocateReg(VecLstS)) {
 374       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 375       return false;
 376     }
 377     unsigned Offset = State.AllocateStack(128, 128);
 378     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 379     return false;
 380   }
 381   return true;
 382 }
 383
 384 static bool RetCC_Hexagon(unsigned ValNo, MVT ValVT,
 385                           MVT LocVT, CCValAssign::LocInfo LocInfo,
 386                           ISD::ArgFlagsTy ArgFlags, CCState &State) {
 387   auto &MF = State.getMachineFunction();
 388   auto &HST = MF.getSubtarget<HexagonSubtarget>();
 389   bool UseHVX = HST.useHVXOps();
 390   bool UseHVXDbl = HST.useHVXDblOps();
 391
 392   if (LocVT == MVT::i1 ||
 393       LocVT == MVT::i8 ||
 394       LocVT == MVT::i16) {
 395     LocVT = MVT::i32;
 396     ValVT = MVT::i32;
 397     if (ArgFlags.isSExt())
 398       LocInfo = CCValAssign::SExt;
 399     else if (ArgFlags.isZExt())
 400       LocInfo = CCValAssign::ZExt;
 401     else
 402       LocInfo = CCValAssign::AExt;
 403   } else if (LocVT == MVT::v4i8 || LocVT == MVT::v2i16) {
 404     LocVT = MVT::i32;
 405     LocInfo = CCValAssign::BCvt;
 406   } else if (LocVT == MVT::v8i8 || LocVT == MVT::v4i16 || LocVT == MVT::v2i32) {
 407     LocVT = MVT::i64;
 408     LocInfo = CCValAssign::BCvt;
 409   } else if (LocVT == MVT::v64i8 || LocVT == MVT::v32i16 ||
 410              LocVT == MVT::v16i32 || LocVT == MVT::v8i64 ||
 411              LocVT == MVT::v512i1) {
 412     LocVT = MVT::v16i32;
 413     ValVT = MVT::v16i32;
 414     LocInfo = CCValAssign::Full;
 415   } else if (LocVT == MVT::v128i8 || LocVT == MVT::v64i16 ||
 416              LocVT == MVT::v32i32 || LocVT == MVT::v16i64 ||
 417              (LocVT == MVT::v1024i1 && UseHVX && UseHVXDbl)) {
 418     LocVT = MVT::v32i32;
 419     ValVT = MVT::v32i32;
 420     LocInfo = CCValAssign::Full;
 421   } else if (LocVT == MVT::v256i8 || LocVT == MVT::v128i16 ||
 422              LocVT == MVT::v64i32 || LocVT == MVT::v32i64) {
 423     LocVT = MVT::v64i32;
 424     ValVT = MVT::v64i32;
 425     LocInfo = CCValAssign::Full;
 426   }
 427   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 428     if (!RetCC_Hexagon32(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 429     return false;
 430   }
 431
 432   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 433     if (!RetCC_Hexagon64(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 434     return false;
 435   }
 436   if (LocVT == MVT::v16i32 || LocVT == MVT::v32i32 || LocVT == MVT::v64i32) {
 437     if (!RetCC_HexagonVector(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 438     return false;
 439   }
 440   return true;  // CC didn't match.
 441 }
 442
 443 static bool RetCC_Hexagon32(unsigned ValNo, MVT ValVT,
 444                             MVT LocVT, CCValAssign::LocInfo LocInfo,
 445                             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 446
 447   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 448     if (unsigned Reg = State.AllocateReg(Hexagon::R0)) {
 449       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 450       return false;
 451     }
 452   }
 453
 454   unsigned Offset = State.AllocateStack(4, 4);
 455   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 456   return false;
 457 }
 458
 459 static bool RetCC_Hexagon64(unsigned ValNo, MVT ValVT,
 460                             MVT LocVT, CCValAssign::LocInfo LocInfo,
 461                             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 462   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 463     if (unsigned Reg = State.AllocateReg(Hexagon::D0)) {
 464       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 465       return false;
 466     }
 467   }
 468
 469   unsigned Offset = State.AllocateStack(8, 8);
 470   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 471   return false;
 472 }
 473
 474 static bool RetCC_HexagonVector(unsigned ValNo, MVT ValVT,
 475                                 MVT LocVT, CCValAssign::LocInfo LocInfo,
 476                                 ISD::ArgFlagsTy ArgFlags, CCState &State) {
 477   auto &MF = State.getMachineFunction();
 478   auto &HST = MF.getSubtarget<HexagonSubtarget>();
 479   bool UseHVX = HST.useHVXOps();
 480   bool UseHVXDbl = HST.useHVXDblOps();
 481
 482   unsigned OffSiz = 64;
 483   if (LocVT == MVT::v16i32) {
 484     if (unsigned Reg = State.AllocateReg(Hexagon::V0)) {
 485       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 486       return false;
 487     }
 488   } else if (LocVT == MVT::v32i32) {
 489     unsigned Req = (UseHVX && UseHVXDbl) ? Hexagon::V0 : Hexagon::W0;
 490     if (unsigned Reg = State.AllocateReg(Req)) {
 491       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 492       return false;
 493     }
 494     OffSiz = 128;
 495   } else if (LocVT == MVT::v64i32) {
 496     if (unsigned Reg = State.AllocateReg(Hexagon::W0)) {
 497       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 498       return false;
 499     }
 500     OffSiz = 256;
 501   }
 502
 503   unsigned Offset = State.AllocateStack(OffSiz, OffSiz);
 504   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 505   return false;
 506 }
 507
 508 SDValue
 509 HexagonTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG)
 510 const {
 511   return SDValue();
 512 }
 513
 514 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 515 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 516 /// specified by the specific parameter attribute. The copy will be passed as
 517 /// a byval function parameter.  Sometimes what we are copying is the end of a
 518 /// larger object, the part that does not fit in registers.
 519 static SDValue
 520 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 521                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 522                           SDLoc dl) {
 523
 524   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
 525   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 526                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 527                        /*isTailCall=*/false,
 528                        MachinePointerInfo(), MachinePointerInfo());
 529 }
 530
 531 static bool IsHvxVectorType(MVT ty) {
 532   return (ty == MVT::v8i64 || ty == MVT::v16i32 || ty == MVT::v32i16 ||
 533           ty == MVT::v64i8 ||
 534           ty == MVT::v16i64 || ty == MVT::v32i32 || ty == MVT::v64i16 ||
 535           ty == MVT::v128i8 ||
 536           ty == MVT::v32i64 || ty == MVT::v64i32 || ty == MVT::v128i16 ||
 537           ty == MVT::v256i8 ||
 538           ty == MVT::v512i1 || ty == MVT::v1024i1);
 539 }
 540
 541 // LowerReturn - Lower ISD::RET. If a struct is larger than 8 bytes and is
 542 // passed by value, the function prototype is modified to return void and
 543 // the value is stored in memory pointed by a pointer passed by caller.
 544 SDValue
 545 HexagonTargetLowering::LowerReturn(SDValue Chain,
 546                                    CallingConv::ID CallConv, bool isVarArg,
 547                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 548                                    const SmallVectorImpl<SDValue> &OutVals,
 549                                    SDLoc dl, SelectionDAG &DAG) const {
 550
 551   // CCValAssign - represent the assignment of the return value to locations.
 552   SmallVector<CCValAssign, 16> RVLocs;
 553
 554   // CCState - Info about the registers and stack slot.
 555   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
 556                  *DAG.getContext());
 557
 558   // Analyze return values of ISD::RET
 559   CCInfo.AnalyzeReturn(Outs, RetCC_Hexagon);
 560
 561   SDValue Flag;
 562   SmallVector<SDValue, 4> RetOps(1, Chain);
 563
 564   // Copy the result values into the output registers.
 565   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 566     CCValAssign &VA = RVLocs[i];
 567
 568     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), OutVals[i], Flag);
 569
 570     // Guarantee that all emitted copies are stuck together with flags.
 571     Flag = Chain.getValue(1);
 572     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 573   }
 574
 575   RetOps[0] = Chain;  // Update chain.
 576
 577   // Add the flag if we have it.
 578   if (Flag.getNode())
 579     RetOps.push_back(Flag);
 580
 581   return DAG.getNode(HexagonISD::RET_FLAG, dl, MVT::Other, RetOps);
 582 }
 583
 584 bool HexagonTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
 585   // If either no tail call or told not to tail call at all, don't.
 586   auto Attr =
 587       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
 588   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
 589     return false;
 590
 591   return true;
 592 }
 593
 594 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 595 /// appropriate copies out of appropriate physical registers.  This assumes that
 596 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 597 /// being lowered. Returns a SDNode with the same number of values as the
 598 /// ISD::CALL.
 599 SDValue
 600 HexagonTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 601                                        CallingConv::ID CallConv, bool isVarArg,
 602                                        const
 603                                        SmallVectorImpl<ISD::InputArg> &Ins,
 604                                        SDLoc dl, SelectionDAG &DAG,
 605                                        SmallVectorImpl<SDValue> &InVals,
 606                                        const SmallVectorImpl<SDValue> &OutVals,
 607                                        SDValue Callee) const {
 608
 609   // Assign locations to each value returned by this call.
 610   SmallVector<CCValAssign, 16> RVLocs;
 611
 612   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
 613                  *DAG.getContext());
 614
 615   CCInfo.AnalyzeCallResult(Ins, RetCC_Hexagon);
 616
 617   // Copy all of the result registers out of their specified physreg.
 618   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 619     Chain = DAG.getCopyFromReg(Chain, dl,
 620                                RVLocs[i].getLocReg(),
 621                                RVLocs[i].getValVT(), InFlag).getValue(1);
 622     InFlag = Chain.getValue(2);
 623     InVals.push_back(Chain.getValue(0));
 624   }
 625
 626   return Chain;
 627 }
 628
 629 /// LowerCall - Functions arguments are copied from virtual regs to
 630 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
 631 SDValue
 632 HexagonTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
 633                                  SmallVectorImpl<SDValue> &InVals) const {
 634   SelectionDAG &DAG                     = CLI.DAG;
 635   SDLoc &dl                             = CLI.DL;
 636   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 637   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
 638   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
 639   SDValue Chain                         = CLI.Chain;
 640   SDValue Callee                        = CLI.Callee;
 641   bool &isTailCall                      = CLI.IsTailCall;
 642   CallingConv::ID CallConv              = CLI.CallConv;
 643   bool isVarArg                         = CLI.IsVarArg;
 644   bool doesNotReturn                    = CLI.DoesNotReturn;
 645
 646   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
 647   MachineFunction &MF = DAG.getMachineFunction();
 648   auto PtrVT = getPointerTy(MF.getDataLayout());
 649
 650   // Check for varargs.
 651   int NumNamedVarArgParams = -1;
 652   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Callee))
 653   {
 654     const Function* CalleeFn = nullptr;
 655     Callee = DAG.getTargetGlobalAddress(GA->getGlobal(), dl, MVT::i32);
 656     if ((CalleeFn = dyn_cast<Function>(GA->getGlobal())))
 657     {
 658       // If a function has zero args and is a vararg function, that's
 659       // disallowed so it must be an undeclared function.  Do not assume
 660       // varargs if the callee is undefined.
 661       if (CalleeFn->isVarArg() &&
 662           CalleeFn->getFunctionType()->getNumParams() != 0) {
 663         NumNamedVarArgParams = CalleeFn->getFunctionType()->getNumParams();
 664       }
 665     }
 666   }
 667
 668   // Analyze operands of the call, assigning locations to each operand.
 669   SmallVector<CCValAssign, 16> ArgLocs;
 670   HexagonCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
 671                         *DAG.getContext(), NumNamedVarArgParams);
 672
 673   if (isVarArg)
 674     CCInfo.AnalyzeCallOperands(Outs, CC_Hexagon_VarArg);
 675   else
 676     CCInfo.AnalyzeCallOperands(Outs, CC_Hexagon);
 677
 678   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
 679   if (Attr.getValueAsString() == "true")
 680     isTailCall = false;
 681
 682   if (isTailCall) {
 683     bool StructAttrFlag = MF.getFunction()->hasStructRetAttr();
 684     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
 685                                                    isVarArg, IsStructRet,
 686                                                    StructAttrFlag,
 687                                                    Outs, OutVals, Ins, DAG);
 688     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 689       CCValAssign &VA = ArgLocs[i];
 690       if (VA.isMemLoc()) {
 691         isTailCall = false;
 692         break;
 693       }
 694     }
 695     DEBUG(dbgs() << (isTailCall ? "Eligible for Tail Call\n"
 696                                 : "Argument must be passed on stack. "
 697                                   "Not eligible for Tail Call\n"));
 698   }
 699   // Get a count of how many bytes are to be pushed on the stack.
 700   unsigned NumBytes = CCInfo.getNextStackOffset();
 701   SmallVector<std::pair<unsigned, SDValue>, 16> RegsToPass;
 702   SmallVector<SDValue, 8> MemOpChains;
 703
 704   auto &HRI = *Subtarget.getRegisterInfo();
 705   SDValue StackPtr =
 706       DAG.getCopyFromReg(Chain, dl, HRI.getStackRegister(), PtrVT);
 707
 708   bool NeedsArgAlign = false;
 709   unsigned LargestAlignSeen = 0;
 710   // Walk the register/memloc assignments, inserting copies/loads.
 711   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 712     CCValAssign &VA = ArgLocs[i];
 713     SDValue Arg = OutVals[i];
 714     ISD::ArgFlagsTy Flags = Outs[i].Flags;
 715     // Record if we need > 8 byte alignment on an argument.
 716     bool ArgAlign = IsHvxVectorType(VA.getValVT());
 717     NeedsArgAlign |= ArgAlign;
 718
 719     // Promote the value if needed.
 720     switch (VA.getLocInfo()) {
 721       default:
 722         // Loc info must be one of Full, SExt, ZExt, or AExt.
 723         llvm_unreachable("Unknown loc info!");
 724       case CCValAssign::BCvt:
 725       case CCValAssign::Full:
 726         break;
 727       case CCValAssign::SExt:
 728         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 729         break;
 730       case CCValAssign::ZExt:
 731         Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 732         break;
 733       case CCValAssign::AExt:
 734         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 735         break;
 736     }
 737
 738     if (VA.isMemLoc()) {
 739       unsigned LocMemOffset = VA.getLocMemOffset();
 740       SDValue MemAddr = DAG.getConstant(LocMemOffset, dl,
 741                                         StackPtr.getValueType());
 742       MemAddr = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, MemAddr);
 743       if (ArgAlign)
 744         LargestAlignSeen = std::max(LargestAlignSeen,
 745                                     VA.getLocVT().getStoreSizeInBits() >> 3);
 746       if (Flags.isByVal()) {
 747         // The argument is a struct passed by value. According to LLVM, "Arg"
 748         // is is pointer.
 749         MemOpChains.push_back(CreateCopyOfByValArgument(Arg, MemAddr, Chain,
 750                                                         Flags, DAG, dl));
 751       } else {
 752         MachinePointerInfo LocPI = MachinePointerInfo::getStack(
 753             DAG.getMachineFunction(), LocMemOffset);
 754         SDValue S = DAG.getStore(Chain, dl, Arg, MemAddr, LocPI, false,
 755                                  false, 0);
 756         MemOpChains.push_back(S);
 757       }
 758       continue;
 759     }
 760
 761     // Arguments that can be passed on register must be kept at RegsToPass
 762     // vector.
 763     if (VA.isRegLoc())
 764       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 765   }
 766
 767   if (NeedsArgAlign && Subtarget.hasV60TOps()) {
 768     DEBUG(dbgs() << "Function needs byte stack align due to call args\n");
 769     MachineFrameInfo* MFI = DAG.getMachineFunction().getFrameInfo();
 770     // V6 vectors passed by value have 64 or 128 byte alignment depending
 771     // on whether we are 64 byte vector mode or 128 byte.
 772     bool UseHVXDbl = Subtarget.useHVXDblOps();
 773     assert(Subtarget.useHVXOps());
 774     const unsigned ObjAlign = UseHVXDbl ? 128 : 64;
 775     LargestAlignSeen = std::max(LargestAlignSeen, ObjAlign);
 776     MFI->ensureMaxAlignment(LargestAlignSeen);
 777   }
 778   // Transform all store nodes into one single node because all store
 779   // nodes are independent of each other.
 780   if (!MemOpChains.empty())
 781     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
 782
 783   if (!isTailCall) {
 784     SDValue C = DAG.getConstant(NumBytes, dl, PtrVT, true);
 785     Chain = DAG.getCALLSEQ_START(Chain, C, dl);
 786   }
 787
 788   // Build a sequence of copy-to-reg nodes chained together with token
 789   // chain and flag operands which copy the outgoing args into registers.
 790   // The InFlag in necessary since all emitted instructions must be
 791   // stuck together.
 792   SDValue InFlag;
 793   if (!isTailCall) {
 794     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 795       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 796                                RegsToPass[i].second, InFlag);
 797       InFlag = Chain.getValue(1);
 798     }
 799   } else {
 800     // For tail calls lower the arguments to the 'real' stack slot.
 801     //
 802     // Force all the incoming stack arguments to be loaded from the stack
 803     // before any new outgoing arguments are stored to the stack, because the
 804     // outgoing stack slots may alias the incoming argument stack slots, and
 805     // the alias isn't otherwise explicit. This is slightly more conservative
 806     // than necessary, because it means that each store effectively depends
 807     // on every argument instead of just those arguments it would clobber.
 808     //
 809     // Do not flag preceding copytoreg stuff together with the following stuff.
 810     InFlag = SDValue();
 811     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 812       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 813                                RegsToPass[i].second, InFlag);
 814       InFlag = Chain.getValue(1);
 815     }
 816     InFlag = SDValue();
 817   }
 818
 819   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 820   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 821   // node so that legalize doesn't hack it.
 822   if (flag_aligned_memcpy) {
 823     const char *MemcpyName =
 824       "__hexagon_memcpy_likely_aligned_min32bytes_mult8bytes";
 825     Callee = DAG.getTargetExternalSymbol(MemcpyName, PtrVT);
 826     flag_aligned_memcpy = false;
 827   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 828     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, PtrVT);
 829   } else if (ExternalSymbolSDNode *S =
 830              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 831     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), PtrVT);
 832   }
 833
 834   // Returns a chain & a flag for retval copy to use.
 835   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 836   SmallVector<SDValue, 8> Ops;
 837   Ops.push_back(Chain);
 838   Ops.push_back(Callee);
 839
 840   // Add argument registers to the end of the list so that they are
 841   // known live into the call.
 842   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 843     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 844                                   RegsToPass[i].second.getValueType()));
 845   }
 846
 847   if (InFlag.getNode())
 848     Ops.push_back(InFlag);
 849
 850   if (isTailCall) {
 851     MF.getFrameInfo()->setHasTailCall();
 852     return DAG.getNode(HexagonISD::TC_RETURN, dl, NodeTys, Ops);
 853   }
 854
 855   int OpCode = doesNotReturn ? HexagonISD::CALLv3nr : HexagonISD::CALLv3;
 856   Chain = DAG.getNode(OpCode, dl, NodeTys, Ops);
 857   InFlag = Chain.getValue(1);
 858
 859   // Create the CALLSEQ_END node.
 860   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, dl, true),
 861                              DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
 862   InFlag = Chain.getValue(1);
 863
 864   // Handle result values, copying them out of physregs into vregs that we
 865   // return.
 866   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
 867                          InVals, OutVals, Callee);
 868 }
 869
 870 static bool getIndexedAddressParts(SDNode *Ptr, EVT VT,
 871                                    bool isSEXTLoad, SDValue &Base,
 872                                    SDValue &Offset, bool &isInc,
 873                                    SelectionDAG &DAG) {
 874   if (Ptr->getOpcode() != ISD::ADD)
 875     return false;
 876
 877   auto &HST = static_cast<const HexagonSubtarget&>(DAG.getSubtarget());
 878   bool UseHVX = HST.useHVXOps();
 879   bool UseHVXDbl = HST.useHVXDblOps();
 880
 881   bool ValidHVXDblType =
 882     (UseHVX && UseHVXDbl) && (VT == MVT::v32i32 || VT == MVT::v16i64 ||
 883                               VT == MVT::v64i16 || VT == MVT::v128i8);
 884   bool ValidHVXType =
 885     UseHVX && !UseHVXDbl && (VT == MVT::v16i32 || VT == MVT::v8i64 ||
 886                              VT == MVT::v32i16 || VT == MVT::v64i8);
 887
 888   if (ValidHVXDblType || ValidHVXType ||
 889       VT == MVT::i64 || VT == MVT::i32 || VT == MVT::i16 || VT == MVT::i8) {
 890     isInc = (Ptr->getOpcode() == ISD::ADD);
 891     Base = Ptr->getOperand(0);
 892     Offset = Ptr->getOperand(1);
 893     // Ensure that Offset is a constant.
 894     return (isa<ConstantSDNode>(Offset));
 895   }
 896
 897   return false;
 898 }
 899
 900 /// getPostIndexedAddressParts - returns true by value, base pointer and
 901 /// offset pointer and addressing mode by reference if this node can be
 902 /// combined with a load / store to form a post-indexed load / store.
 903 bool HexagonTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 904                                                        SDValue &Base,
 905                                                        SDValue &Offset,
 906                                                        ISD::MemIndexedMode &AM,
 907                                                        SelectionDAG &DAG) const
 908 {
 909   EVT VT;
 910   SDValue Ptr;
 911   bool isSEXTLoad = false;
 912
 913   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 914     VT  = LD->getMemoryVT();
 915     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
 916   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 917     VT  = ST->getMemoryVT();
 918     if (ST->getValue().getValueType() == MVT::i64 && ST->isTruncatingStore()) {
 919       return false;
 920     }
 921   } else {
 922     return false;
 923   }
 924
 925   bool isInc = false;
 926   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
 927                                         isInc, DAG);
 928   if (isLegal) {
 929     auto &HII = *Subtarget.getInstrInfo();
 930     int32_t OffsetVal = cast<ConstantSDNode>(Offset.getNode())->getSExtValue();
 931     if (HII.isValidAutoIncImm(VT, OffsetVal)) {
 932       AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
 933       return true;
 934     }
 935   }
 936
 937   return false;
 938 }
 939
 940 SDValue HexagonTargetLowering::LowerINLINEASM(SDValue Op,
 941                                               SelectionDAG &DAG) const {
 942   SDNode *Node = Op.getNode();
 943   MachineFunction &MF = DAG.getMachineFunction();
 944   auto &FuncInfo = *MF.getInfo<HexagonMachineFunctionInfo>();
 945   switch (Node->getOpcode()) {
 946     case ISD::INLINEASM: {
 947       unsigned NumOps = Node->getNumOperands();
 948       if (Node->getOperand(NumOps-1).getValueType() == MVT::Glue)
 949         --NumOps;  // Ignore the flag operand.
 950
 951       for (unsigned i = InlineAsm::Op_FirstOperand; i != NumOps;) {
 952         if (FuncInfo.hasClobberLR())
 953           break;
 954         unsigned Flags =
 955           cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
 956         unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 957         ++i;  // Skip the ID value.
 958
 959         switch (InlineAsm::getKind(Flags)) {
 960         default: llvm_unreachable("Bad flags!");
 961           case InlineAsm::Kind_RegDef:
 962           case InlineAsm::Kind_RegUse:
 963           case InlineAsm::Kind_Imm:
 964           case InlineAsm::Kind_Clobber:
 965           case InlineAsm::Kind_Mem: {
 966             for (; NumVals; --NumVals, ++i) {}
 967             break;
 968           }
 969           case InlineAsm::Kind_RegDefEarlyClobber: {
 970             for (; NumVals; --NumVals, ++i) {
 971               unsigned Reg =
 972                 cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 973
 974               // Check it to be lr
 975               const HexagonRegisterInfo *QRI = Subtarget.getRegisterInfo();
 976               if (Reg == QRI->getRARegister()) {
 977                 FuncInfo.setHasClobberLR(true);
 978                 break;
 979               }
 980             }
 981             break;
 982           }
 983         }
 984       }
 985     }
 986   } // Node->getOpcode
 987   return Op;
 988 }
 989
 990
 991 //
 992 // Taken from the XCore backend.
 993 //
 994 SDValue HexagonTargetLowering::
 995 LowerBR_JT(SDValue Op, SelectionDAG &DAG) const
 996 {
 997   SDValue Chain = Op.getOperand(0);
 998   SDValue Table = Op.getOperand(1);
 999   SDValue Index = Op.getOperand(2);
1000   SDLoc dl(Op);
1001   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1002   unsigned JTI = JT->getIndex();
1003   MachineFunction &MF = DAG.getMachineFunction();
1004   const MachineJumpTableInfo *MJTI = MF.getJumpTableInfo();
1005   SDValue TargetJT = DAG.getTargetJumpTable(JT->getIndex(), MVT::i32);
1006
1007   // Mark all jump table targets as address taken.
1008   const std::vector<MachineJumpTableEntry> &JTE = MJTI->getJumpTables();
1009   const std::vector<MachineBasicBlock*> &JTBBs = JTE[JTI].MBBs;
1010   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1011     MachineBasicBlock *MBB = JTBBs[i];
1012     MBB->setHasAddressTaken();
1013     // This line is needed to set the hasAddressTaken flag on the BasicBlock
1014     // object.
1015     BlockAddress::get(const_cast<BasicBlock *>(MBB->getBasicBlock()));
1016   }
1017
1018   SDValue JumpTableBase = DAG.getNode(
1019       HexagonISD::JT, dl, getPointerTy(DAG.getDataLayout()), TargetJT);
1020   SDValue ShiftIndex = DAG.getNode(ISD::SHL, dl, MVT::i32, Index,
1021                                    DAG.getConstant(2, dl, MVT::i32));
1022   SDValue JTAddress = DAG.getNode(ISD::ADD, dl, MVT::i32, JumpTableBase,
1023                                   ShiftIndex);
1024   SDValue LoadTarget = DAG.getLoad(MVT::i32, dl, Chain, JTAddress,
1025                                    MachinePointerInfo(), false, false, false,
1026                                    0);
1027   return DAG.getNode(HexagonISD::BR_JT, dl, MVT::Other, Chain, LoadTarget);
1028 }
1029
1030
1031 SDValue
1032 HexagonTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1033                                                SelectionDAG &DAG) const {
1034   SDValue Chain = Op.getOperand(0);
1035   SDValue Size = Op.getOperand(1);
1036   SDValue Align = Op.getOperand(2);
1037   SDLoc dl(Op);
1038
1039   ConstantSDNode *AlignConst = dyn_cast<ConstantSDNode>(Align);
1040   assert(AlignConst && "Non-constant Align in LowerDYNAMIC_STACKALLOC");
1041
1042   unsigned A = AlignConst->getSExtValue();
1043   auto &HFI = *Subtarget.getFrameLowering();
1044   // "Zero" means natural stack alignment.
1045   if (A == 0)
1046     A = HFI.getStackAlignment();
1047
1048   DEBUG({
1049     dbgs () << LLVM_FUNCTION_NAME << " Align: " << A << " Size: ";
1050     Size.getNode()->dump(&DAG);
1051     dbgs() << "\n";
1052   });
1053
1054   SDValue AC = DAG.getConstant(A, dl, MVT::i32);
1055   SDVTList VTs = DAG.getVTList(MVT::i32, MVT::Other);
1056   SDValue AA = DAG.getNode(HexagonISD::ALLOCA, dl, VTs, Chain, Size, AC);
1057   if (Op.getNode()->getHasDebugValue())
1058     DAG.TransferDbgValues(Op, AA);
1059   return AA;
1060 }
1061
1062 SDValue
1063 HexagonTargetLowering::LowerFormalArguments(SDValue Chain,
1064                                             CallingConv::ID CallConv,
1065                                             bool isVarArg,
1066                                             const
1067                                             SmallVectorImpl<ISD::InputArg> &Ins,
1068                                             SDLoc dl, SelectionDAG &DAG,
1069                                             SmallVectorImpl<SDValue> &InVals)
1070 const {
1071
1072   MachineFunction &MF = DAG.getMachineFunction();
1073   MachineFrameInfo *MFI = MF.getFrameInfo();
1074   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1075   auto &FuncInfo = *MF.getInfo<HexagonMachineFunctionInfo>();
1076
1077   // Assign locations to all of the incoming arguments.
1078   SmallVector<CCValAssign, 16> ArgLocs;
1079   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1080                  *DAG.getContext());
1081
1082   CCInfo.AnalyzeFormalArguments(Ins, CC_Hexagon);
1083
1084   // For LLVM, in the case when returning a struct by value (>8byte),
1085   // the first argument is a pointer that points to the location on caller's
1086   // stack where the return value will be stored. For Hexagon, the location on
1087   // caller's stack is passed only when the struct size is smaller than (and
1088   // equal to) 8 bytes. If not, no address will be passed into callee and
1089   // callee return the result direclty through R0/R1.
1090
1091   SmallVector<SDValue, 8> MemOps;
1092   bool UseHVX = Subtarget.useHVXOps(), UseHVXDbl = Subtarget.useHVXDblOps();
1093
1094   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1095     CCValAssign &VA = ArgLocs[i];
1096     ISD::ArgFlagsTy Flags = Ins[i].Flags;
1097     unsigned ObjSize;
1098     unsigned StackLocation;
1099     int FI;
1100
1101     if (   (VA.isRegLoc() && !Flags.isByVal())
1102         || (VA.isRegLoc() && Flags.isByVal() && Flags.getByValSize() > 8)) {
1103       // Arguments passed in registers
1104       // 1. int, long long, ptr args that get allocated in register.
1105       // 2. Large struct that gets an register to put its address in.
1106       EVT RegVT = VA.getLocVT();
1107       if (RegVT == MVT::i8 || RegVT == MVT::i16 ||
1108           RegVT == MVT::i32 || RegVT == MVT::f32) {
1109         unsigned VReg =
1110           RegInfo.createVirtualRegister(&Hexagon::IntRegsRegClass);
1111         RegInfo.addLiveIn(VA.getLocReg(), VReg);
1112         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
1113       } else if (RegVT == MVT::i64 || RegVT == MVT::f64) {
1114         unsigned VReg =
1115           RegInfo.createVirtualRegister(&Hexagon::DoubleRegsRegClass);
1116         RegInfo.addLiveIn(VA.getLocReg(), VReg);
1117         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
1118
1119       // Single Vector
1120       } else if ((RegVT == MVT::v8i64 || RegVT == MVT::v16i32 ||
1121                   RegVT == MVT::v32i16 || RegVT == MVT::v64i8)) {
1122         unsigned VReg =
1123           RegInfo.createVirtualRegister(&Hexagon::VectorRegsRegClass);
1124         RegInfo.addLiveIn(VA.getLocReg(), VReg);
1125         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
1126     } else if (UseHVX && UseHVXDbl &&
1127                ((RegVT == MVT::v16i64 || RegVT == MVT::v32i32 ||
1128                  RegVT == MVT::v64i16 || RegVT == MVT::v128i8))) {
1129         unsigned VReg =
1130           RegInfo.createVirtualRegister(&Hexagon::VectorRegs128BRegClass);
1131         RegInfo.addLiveIn(VA.getLocReg(), VReg);
1132         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
1133
1134       // Double Vector
1135       } else if ((RegVT == MVT::v16i64 || RegVT == MVT::v32i32 ||
1136                   RegVT == MVT::v64i16 || RegVT == MVT::v128i8)) {
1137         unsigned VReg =
1138           RegInfo.createVirtualRegister(&Hexagon::VecDblRegsRegClass);
1139         RegInfo.addLiveIn(VA.getLocReg(), VReg);
1140         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
1141       } else if (UseHVX && UseHVXDbl &&
1142                 ((RegVT == MVT::v32i64 || RegVT == MVT::v64i32 ||
1143                   RegVT == MVT::v128i16 || RegVT == MVT::v256i8))) {
1144         unsigned VReg =
1145           RegInfo.createVirtualRegister(&Hexagon::VecDblRegs128BRegClass);
1146         RegInfo.addLiveIn(VA.getLocReg(), VReg);
1147         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
1148       } else if (RegVT == MVT::v512i1 || RegVT == MVT::v1024i1) {
1149         assert(0 && "need to support VecPred regs");
1150         unsigned VReg =
1151           RegInfo.createVirtualRegister(&Hexagon::VecPredRegsRegClass);
1152         RegInfo.addLiveIn(VA.getLocReg(), VReg);
1153         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
1154       } else {
1155         assert (0);
1156       }
1157     } else if (VA.isRegLoc() && Flags.isByVal() && Flags.getByValSize() <= 8) {
1158       assert (0 && "ByValSize must be bigger than 8 bytes");
1159     } else {
1160       // Sanity check.
1161       assert(VA.isMemLoc());
1162
1163       if (Flags.isByVal()) {
1164         // If it's a byval parameter, then we need to compute the
1165         // "real" size, not the size of the pointer.
1166         ObjSize = Flags.getByValSize();
1167       } else {
1168         ObjSize = VA.getLocVT().getStoreSizeInBits() >> 3;
1169       }
1170
1171       StackLocation = HEXAGON_LRFP_SIZE + VA.getLocMemOffset();
1172       // Create the frame index object for this incoming parameter...
1173       FI = MFI->CreateFixedObject(ObjSize, StackLocation, true);
1174
1175       // Create the SelectionDAG nodes cordl, responding to a load
1176       // from this parameter.
1177       SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
1178
1179       if (Flags.isByVal()) {
1180         // If it's a pass-by-value aggregate, then do not dereference the stack
1181         // location. Instead, we should generate a reference to the stack
1182         // location.
1183         InVals.push_back(FIN);
1184       } else {
1185         InVals.push_back(DAG.getLoad(VA.getLocVT(), dl, Chain, FIN,
1186                                      MachinePointerInfo(), false, false,
1187                                      false, 0));
1188       }
1189     }
1190   }
1191
1192   if (!MemOps.empty())
1193     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
1194
1195   if (isVarArg) {
1196     // This will point to the next argument passed via stack.
1197     int FrameIndex = MFI->CreateFixedObject(Hexagon_PointerSize,
1198                                             HEXAGON_LRFP_SIZE +
1199                                             CCInfo.getNextStackOffset(),
1200                                             true);
1201     FuncInfo.setVarArgsFrameIndex(FrameIndex);
1202   }
1203
1204   return Chain;
1205 }
1206
1207 SDValue
1208 HexagonTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
1209   // VASTART stores the address of the VarArgsFrameIndex slot into the
1210   // memory location argument.
1211   MachineFunction &MF = DAG.getMachineFunction();
1212   HexagonMachineFunctionInfo *QFI = MF.getInfo<HexagonMachineFunctionInfo>();
1213   SDValue Addr = DAG.getFrameIndex(QFI->getVarArgsFrameIndex(), MVT::i32);
1214   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1215   return DAG.getStore(Op.getOperand(0), SDLoc(Op), Addr,
1216                       Op.getOperand(1), MachinePointerInfo(SV), false,
1217                       false, 0);
1218 }
1219
1220 // Creates a SPLAT instruction for a constant value VAL.
1221 static SDValue createSplat(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue Val) {
1222   if (VT.getSimpleVT() == MVT::v4i8)
1223     return DAG.getNode(HexagonISD::VSPLATB, dl, VT, Val);
1224
1225   if (VT.getSimpleVT() == MVT::v4i16)
1226     return DAG.getNode(HexagonISD::VSPLATH, dl, VT, Val);
1227
1228   return SDValue();
1229 }
1230
1231 static bool isSExtFree(SDValue N) {
1232   // A sign-extend of a truncate of a sign-extend is free.
1233   if (N.getOpcode() == ISD::TRUNCATE &&
1234       N.getOperand(0).getOpcode() == ISD::AssertSext)
1235     return true;
1236   // We have sign-extended loads.
1237   if (N.getOpcode() == ISD::LOAD)
1238     return true;
1239   return false;
1240 }
1241
1242 SDValue HexagonTargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
1243   SDLoc dl(Op);
1244   SDValue InpVal = Op.getOperand(0);
1245   if (isa<ConstantSDNode>(InpVal)) {
1246     uint64_t V = cast<ConstantSDNode>(InpVal)->getZExtValue();
1247     return DAG.getTargetConstant(countPopulation(V), dl, MVT::i64);
1248   }
1249   SDValue PopOut = DAG.getNode(HexagonISD::POPCOUNT, dl, MVT::i32, InpVal);
1250   return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, PopOut);
1251 }
1252
1253 SDValue HexagonTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1254   SDLoc dl(Op);
1255
1256   SDValue LHS = Op.getOperand(0);
1257   SDValue RHS = Op.getOperand(1);
1258   SDValue Cmp = Op.getOperand(2);
1259   ISD::CondCode CC = cast<CondCodeSDNode>(Cmp)->get();
1260
1261   EVT VT = Op.getValueType();
1262   EVT LHSVT = LHS.getValueType();
1263   EVT RHSVT = RHS.getValueType();
1264
1265   if (LHSVT == MVT::v2i16) {
1266     assert(ISD::isSignedIntSetCC(CC) || ISD::isUnsignedIntSetCC(CC));
1267     unsigned ExtOpc = ISD::isSignedIntSetCC(CC) ? ISD::SIGN_EXTEND
1268                                                 : ISD::ZERO_EXTEND;
1269     SDValue LX = DAG.getNode(ExtOpc, dl, MVT::v2i32, LHS);
1270     SDValue RX = DAG.getNode(ExtOpc, dl, MVT::v2i32, RHS);
1271     SDValue SC = DAG.getNode(ISD::SETCC, dl, MVT::v2i1, LX, RX, Cmp);
1272     return SC;
1273   }
1274
1275   // Treat all other vector types as legal.
1276   if (VT.isVector())
1277     return Op;
1278
1279   // Equals and not equals should use sign-extend, not zero-extend, since
1280   // we can represent small negative values in the compare instructions.
1281   // The LLVM default is to use zero-extend arbitrarily in these cases.
1282   if ((CC == ISD::SETEQ || CC == ISD::SETNE) &&
1283       (RHSVT == MVT::i8 || RHSVT == MVT::i16) &&
1284       (LHSVT == MVT::i8 || LHSVT == MVT::i16)) {
1285     ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS);
1286     if (C && C->getAPIntValue().isNegative()) {
1287       LHS = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i32, LHS);
1288       RHS = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i32, RHS);
1289       return DAG.getNode(ISD::SETCC, dl, Op.getValueType(),
1290                          LHS, RHS, Op.getOperand(2));
1291     }
1292     if (isSExtFree(LHS) || isSExtFree(RHS)) {
1293       LHS = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i32, LHS);
1294       RHS = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i32, RHS);
1295       return DAG.getNode(ISD::SETCC, dl, Op.getValueType(),
1296                          LHS, RHS, Op.getOperand(2));
1297     }
1298   }
1299   return SDValue();
1300 }
1301
1302 SDValue HexagonTargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG)
1303       const {
1304   SDValue PredOp = Op.getOperand(0);
1305   SDValue Op1 = Op.getOperand(1), Op2 = Op.getOperand(2);
1306   EVT OpVT = Op1.getValueType();
1307   SDLoc DL(Op);
1308
1309   if (OpVT == MVT::v2i16) {
1310     SDValue X1 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v2i32, Op1);
1311     SDValue X2 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v2i32, Op2);
1312     SDValue SL = DAG.getNode(ISD::VSELECT, DL, MVT::v2i32, PredOp, X1, X2);
1313     SDValue TR = DAG.getNode(ISD::TRUNCATE, DL, MVT::v2i16, SL);
1314     return TR;
1315   }
1316
1317   return SDValue();
1318 }
1319
1320 // Handle only specific vector loads.
1321 SDValue HexagonTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1322   EVT VT = Op.getValueType();
1323   SDLoc DL(Op);
1324   LoadSDNode *LoadNode = cast<LoadSDNode>(Op);
1325   SDValue Chain = LoadNode->getChain();
1326   SDValue Ptr = Op.getOperand(1);
1327   SDValue LoweredLoad;
1328   SDValue Result;
1329   SDValue Base = LoadNode->getBasePtr();
1330   ISD::LoadExtType Ext = LoadNode->getExtensionType();
1331   unsigned Alignment = LoadNode->getAlignment();
1332   SDValue LoadChain;
1333
1334   if(Ext == ISD::NON_EXTLOAD)
1335     Ext = ISD::ZEXTLOAD;
1336
1337   if (VT == MVT::v4i16) {
1338     if (Alignment == 2) {
1339       SDValue Loads[4];
1340       // Base load.
1341       Loads[0] = DAG.getExtLoad(Ext, DL, MVT::i32, Chain, Base,
1342                                 LoadNode->getPointerInfo(), MVT::i16,
1343                                 LoadNode->isVolatile(),
1344                                 LoadNode->isNonTemporal(),
1345                                 LoadNode->isInvariant(),
1346                                 Alignment);
1347       // Base+2 load.
1348       SDValue Increment = DAG.getConstant(2, DL, MVT::i32);
1349       Ptr = DAG.getNode(ISD::ADD, DL, Base.getValueType(), Base, Increment);
1350       Loads[1] = DAG.getExtLoad(Ext, DL, MVT::i32, Chain, Ptr,
1351                                 LoadNode->getPointerInfo(), MVT::i16,
1352                                 LoadNode->isVolatile(),
1353                                 LoadNode->isNonTemporal(),
1354                                 LoadNode->isInvariant(),
1355                                 Alignment);
1356       // SHL 16, then OR base and base+2.
1357       SDValue ShiftAmount = DAG.getConstant(16, DL, MVT::i32);
1358       SDValue Tmp1 = DAG.getNode(ISD::SHL, DL, MVT::i32, Loads[1], ShiftAmount);
1359       SDValue Tmp2 = DAG.getNode(ISD::OR, DL, MVT::i32, Tmp1, Loads[0]);
1360       // Base + 4.
1361       Increment = DAG.getConstant(4, DL, MVT::i32);
1362       Ptr = DAG.getNode(ISD::ADD, DL, Base.getValueType(), Base, Increment);
1363       Loads[2] = DAG.getExtLoad(Ext, DL, MVT::i32, Chain, Ptr,
1364                                 LoadNode->getPointerInfo(), MVT::i16,
1365                                 LoadNode->isVolatile(),
1366                                 LoadNode->isNonTemporal(),
1367                                 LoadNode->isInvariant(),
1368                                 Alignment);
1369       // Base + 6.
1370       Increment = DAG.getConstant(6, DL, MVT::i32);
1371       Ptr = DAG.getNode(ISD::ADD, DL, Base.getValueType(), Base, Increment);
1372       Loads[3] = DAG.getExtLoad(Ext, DL, MVT::i32, Chain, Ptr,
1373                                 LoadNode->getPointerInfo(), MVT::i16,
1374                                 LoadNode->isVolatile(),
1375                                 LoadNode->isNonTemporal(),
1376                                 LoadNode->isInvariant(),
1377                                 Alignment);
1378       // SHL 16, then OR base+4 and base+6.
1379       Tmp1 = DAG.getNode(ISD::SHL, DL, MVT::i32, Loads[3], ShiftAmount);
1380       SDValue Tmp4 = DAG.getNode(ISD::OR, DL, MVT::i32, Tmp1, Loads[2]);
1381       // Combine to i64. This could be optimised out later if we can
1382       // affect reg allocation of this code.
1383       Result = DAG.getNode(HexagonISD::COMBINE, DL, MVT::i64, Tmp4, Tmp2);
1384       LoadChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
1385                               Loads[0].getValue(1), Loads[1].getValue(1),
1386                               Loads[2].getValue(1), Loads[3].getValue(1));
1387     } else {
1388       // Perform default type expansion.
1389       Result = DAG.getLoad(MVT::i64, DL, Chain, Ptr, LoadNode->getPointerInfo(),
1390                            LoadNode->isVolatile(), LoadNode->isNonTemporal(),
1391                           LoadNode->isInvariant(), LoadNode->getAlignment());
1392       LoadChain = Result.getValue(1);
1393     }
1394   } else
1395     llvm_unreachable("Custom lowering unsupported load");
1396
1397   Result = DAG.getNode(ISD::BITCAST, DL, VT, Result);
1398   // Since we pretend to lower a load, we need the original chain
1399   // info attached to the result.
1400   SDValue Ops[] = { Result, LoadChain };
1401
1402   return DAG.getMergeValues(Ops, DL);
1403 }
1404
1405
1406 SDValue
1407 HexagonTargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
1408   EVT ValTy = Op.getValueType();
1409   SDLoc dl(Op);
1410   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1411   SDValue Res;
1412   if (CP->isMachineConstantPoolEntry())
1413     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), ValTy,
1414                                     CP->getAlignment());
1415   else
1416     Res = DAG.getTargetConstantPool(CP->getConstVal(), ValTy,
1417                                     CP->getAlignment());
1418   return DAG.getNode(HexagonISD::CP, dl, ValTy, Res);
1419 }
1420
1421 SDValue
1422 HexagonTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const {
1423   const HexagonRegisterInfo &HRI = *Subtarget.getRegisterInfo();
1424   MachineFunction &MF = DAG.getMachineFunction();
1425   MachineFrameInfo &MFI = *MF.getFrameInfo();
1426   MFI.setReturnAddressIsTaken(true);
1427
1428   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
1429     return SDValue();
1430
1431   EVT VT = Op.getValueType();
1432   SDLoc dl(Op);
1433   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1434   if (Depth) {
1435     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
1436     SDValue Offset = DAG.getConstant(4, dl, MVT::i32);
1437     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
1438                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
1439                        MachinePointerInfo(), false, false, false, 0);
1440   }
1441
1442   // Return LR, which contains the return address. Mark it an implicit live-in.
1443   unsigned Reg = MF.addLiveIn(HRI.getRARegister(), getRegClassFor(MVT::i32));
1444   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
1445 }
1446
1447 SDValue
1448 HexagonTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
1449   const HexagonRegisterInfo &HRI = *Subtarget.getRegisterInfo();
1450   MachineFrameInfo &MFI = *DAG.getMachineFunction().getFrameInfo();
1451   MFI.setFrameAddressIsTaken(true);
1452
1453   EVT VT = Op.getValueType();
1454   SDLoc dl(Op);
1455   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1456   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
1457                                          HRI.getFrameRegister(), VT);
1458   while (Depth--)
1459     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
1460                             MachinePointerInfo(),
1461                             false, false, false, 0);
1462   return FrameAddr;
1463 }
1464
1465 SDValue HexagonTargetLowering::LowerATOMIC_FENCE(SDValue Op,
1466                                                  SelectionDAG& DAG) const {
1467   SDLoc dl(Op);
1468   return DAG.getNode(HexagonISD::BARRIER, dl, MVT::Other, Op.getOperand(0));
1469 }
1470
1471
1472 SDValue HexagonTargetLowering::LowerGLOBALADDRESS(SDValue Op,
1473                                                   SelectionDAG &DAG) const {
1474   SDValue Result;
1475   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1476   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
1477   SDLoc dl(Op);
1478   auto PtrVT = getPointerTy(DAG.getDataLayout());
1479   Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
1480
1481   const HexagonTargetObjectFile *TLOF =
1482       static_cast<const HexagonTargetObjectFile *>(
1483           getTargetMachine().getObjFileLowering());
1484   if (TLOF->IsGlobalInSmallSection(GV, getTargetMachine())) {
1485     return DAG.getNode(HexagonISD::CONST32_GP, dl, PtrVT, Result);
1486   }
1487
1488   return DAG.getNode(HexagonISD::CONST32, dl, PtrVT, Result);
1489 }
1490
1491 // Specifies that for loads and stores VT can be promoted to PromotedLdStVT.
1492 void HexagonTargetLowering::promoteLdStType(EVT VT, EVT PromotedLdStVT) {
1493   if (VT != PromotedLdStVT) {
1494     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
1495     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(),
1496                       PromotedLdStVT.getSimpleVT());
1497
1498     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
1499     AddPromotedToType(ISD::STORE, VT.getSimpleVT(),
1500                       PromotedLdStVT.getSimpleVT());
1501   }
1502 }
1503
1504 SDValue
1505 HexagonTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
1506   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1507   SDValue BA_SD =  DAG.getTargetBlockAddress(BA, MVT::i32);
1508   SDLoc dl(Op);
1509   return DAG.getNode(HexagonISD::CONST32_GP, dl,
1510                      getPointerTy(DAG.getDataLayout()), BA_SD);
1511 }
1512
1513 //===----------------------------------------------------------------------===//
1514 // TargetLowering Implementation
1515 //===----------------------------------------------------------------------===//
1516
1517 HexagonTargetLowering::HexagonTargetLowering(const TargetMachine &TM,
1518                                              const HexagonSubtarget &ST)
1519     : TargetLowering(TM), HTM(static_cast<const HexagonTargetMachine&>(TM)),
1520       Subtarget(ST) {
1521   bool IsV4 = !Subtarget.hasV5TOps();
1522   auto &HRI = *Subtarget.getRegisterInfo();
1523   bool UseHVX = Subtarget.useHVXOps(), UseHVXDbl = Subtarget.useHVXDblOps();
1524
1525   setPrefLoopAlignment(4);
1526   setPrefFunctionAlignment(4);
1527   setMinFunctionAlignment(2);
1528   setInsertFencesForAtomic(false);
1529   setStackPointerRegisterToSaveRestore(HRI.getStackRegister());
1530
1531   if (EnableHexSDNodeSched)
1532     setSchedulingPreference(Sched::VLIW);
1533   else
1534     setSchedulingPreference(Sched::Source);
1535
1536   // Limits for inline expansion of memcpy/memmove
1537   MaxStoresPerMemcpy = MaxStoresPerMemcpyCL;
1538   MaxStoresPerMemcpyOptSize = MaxStoresPerMemcpyOptSizeCL;
1539   MaxStoresPerMemmove = MaxStoresPerMemmoveCL;
1540   MaxStoresPerMemmoveOptSize = MaxStoresPerMemmoveOptSizeCL;
1541   MaxStoresPerMemset = MaxStoresPerMemsetCL;
1542   MaxStoresPerMemsetOptSize = MaxStoresPerMemsetOptSizeCL;
1543
1544   //
1545   // Set up register classes.
1546   //
1547
1548   addRegisterClass(MVT::i1,    &Hexagon::PredRegsRegClass);
1549   addRegisterClass(MVT::v2i1,  &Hexagon::PredRegsRegClass);  // bbbbaaaa
1550   addRegisterClass(MVT::v4i1,  &Hexagon::PredRegsRegClass);  // ddccbbaa
1551   addRegisterClass(MVT::v8i1,  &Hexagon::PredRegsRegClass);  // hgfedcba
1552   addRegisterClass(MVT::i32,   &Hexagon::IntRegsRegClass);
1553   addRegisterClass(MVT::v4i8,  &Hexagon::IntRegsRegClass);
1554   addRegisterClass(MVT::v2i16, &Hexagon::IntRegsRegClass);
1555   addRegisterClass(MVT::i64,   &Hexagon::DoubleRegsRegClass);
1556   addRegisterClass(MVT::v8i8,  &Hexagon::DoubleRegsRegClass);
1557   addRegisterClass(MVT::v4i16, &Hexagon::DoubleRegsRegClass);
1558   addRegisterClass(MVT::v2i32, &Hexagon::DoubleRegsRegClass);
1559
1560   if (Subtarget.hasV5TOps()) {
1561     addRegisterClass(MVT::f32, &Hexagon::IntRegsRegClass);
1562     addRegisterClass(MVT::f64, &Hexagon::DoubleRegsRegClass);
1563   }
1564
1565   if (Subtarget.hasV60TOps()) {
1566     if (Subtarget.useHVXSglOps()) {
1567       addRegisterClass(MVT::v64i8,  &Hexagon::VectorRegsRegClass);
1568       addRegisterClass(MVT::v32i16, &Hexagon::VectorRegsRegClass);
1569       addRegisterClass(MVT::v16i32, &Hexagon::VectorRegsRegClass);
1570       addRegisterClass(MVT::v8i64,  &Hexagon::VectorRegsRegClass);
1571       addRegisterClass(MVT::v128i8, &Hexagon::VecDblRegsRegClass);
1572       addRegisterClass(MVT::v64i16, &Hexagon::VecDblRegsRegClass);
1573       addRegisterClass(MVT::v32i32, &Hexagon::VecDblRegsRegClass);
1574       addRegisterClass(MVT::v16i64, &Hexagon::VecDblRegsRegClass);
1575       addRegisterClass(MVT::v512i1, &Hexagon::VecPredRegsRegClass);
1576     } else if (Subtarget.useHVXDblOps()) {
1577       addRegisterClass(MVT::v128i8,  &Hexagon::VectorRegs128BRegClass);
1578       addRegisterClass(MVT::v64i16,  &Hexagon::VectorRegs128BRegClass);
1579       addRegisterClass(MVT::v32i32,  &Hexagon::VectorRegs128BRegClass);
1580       addRegisterClass(MVT::v16i64,  &Hexagon::VectorRegs128BRegClass);
1581       addRegisterClass(MVT::v256i8,  &Hexagon::VecDblRegs128BRegClass);
1582       addRegisterClass(MVT::v128i16, &Hexagon::VecDblRegs128BRegClass);
1583       addRegisterClass(MVT::v64i32,  &Hexagon::VecDblRegs128BRegClass);
1584       addRegisterClass(MVT::v32i64,  &Hexagon::VecDblRegs128BRegClass);
1585       addRegisterClass(MVT::v1024i1, &Hexagon::VecPredRegs128BRegClass);
1586     }
1587
1588   }
1589
1590   //
1591   // Handling of scalar operations.
1592   //
1593   // All operations default to "legal", except:
1594   // - indexed loads and stores (pre-/post-incremented),
1595   // - ANY_EXTEND_VECTOR_INREG, ATOMIC_CMP_SWAP_WITH_SUCCESS, CONCAT_VECTORS,
1596   //   ConstantFP, DEBUGTRAP, FCEIL, FCOPYSIGN, FEXP, FEXP2, FFLOOR, FGETSIGN,
1597   //   FLOG, FLOG2, FLOG10, FMAXNUM, FMINNUM, FNEARBYINT, FRINT, FROUND, TRAP,
1598   //   FTRUNC, PREFETCH, SIGN_EXTEND_VECTOR_INREG, ZERO_EXTEND_VECTOR_INREG,
1599   // which default to "expand" for at least one type.
1600
1601   // Misc operations.
1602   setOperationAction(ISD::ConstantFP, MVT::f32, Legal); // Default: expand
1603   setOperationAction(ISD::ConstantFP, MVT::f64, Legal); // Default: expand
1604
1605   setOperationAction(ISD::ConstantPool, MVT::i32, Custom);
1606   setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
1607   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
1608   setOperationAction(ISD::INLINEASM, MVT::Other, Custom);
1609   setOperationAction(ISD::EH_RETURN, MVT::Other, Custom);
1610   setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Custom);
1611
1612   // Custom legalize GlobalAddress nodes into CONST32.
1613   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
1614   setOperationAction(ISD::GlobalAddress, MVT::i8,  Custom);
1615   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
1616
1617   // Hexagon needs to optimize cases with negative constants.
1618   setOperationAction(ISD::SETCC, MVT::i8,  Custom);
1619   setOperationAction(ISD::SETCC, MVT::i16, Custom);
1620
1621   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
1622   setOperationAction(ISD::VASTART, MVT::Other, Custom);
1623   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
1624   setOperationAction(ISD::VAARG,   MVT::Other, Expand);
1625
1626   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
1627   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
1628   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
1629
1630   if (EmitJumpTables)
1631     setOperationAction(ISD::BR_JT, MVT::Other, Custom);
1632   else
1633     setOperationAction(ISD::BR_JT, MVT::Other, Expand);
1634   // Increase jump tables cutover to 5, was 4.
1635   setMinimumJumpTableEntries(MinimumJumpTables);
1636
1637   // Hexagon has instructions for add/sub with carry. The problem with
1638   // modeling these instructions is that they produce 2 results: Rdd and Px.
1639   // To model the update of Px, we will have to use Defs[p0..p3] which will
1640   // cause any predicate live range to spill. So, we pretend we dont't have
1641   // these instructions.
1642   setOperationAction(ISD::ADDE, MVT::i8,  Expand);
1643   setOperationAction(ISD::ADDE, MVT::i16, Expand);
1644   setOperationAction(ISD::ADDE, MVT::i32, Expand);
1645   setOperationAction(ISD::ADDE, MVT::i64, Expand);
1646   setOperationAction(ISD::SUBE, MVT::i8,  Expand);
1647   setOperationAction(ISD::SUBE, MVT::i16, Expand);
1648   setOperationAction(ISD::SUBE, MVT::i32, Expand);
1649   setOperationAction(ISD::SUBE, MVT::i64, Expand);
1650   setOperationAction(ISD::ADDC, MVT::i8,  Expand);
1651   setOperationAction(ISD::ADDC, MVT::i16, Expand);
1652   setOperationAction(ISD::ADDC, MVT::i32, Expand);
1653   setOperationAction(ISD::ADDC, MVT::i64, Expand);
1654   setOperationAction(ISD::SUBC, MVT::i8,  Expand);
1655   setOperationAction(ISD::SUBC, MVT::i16, Expand);
1656   setOperationAction(ISD::SUBC, MVT::i32, Expand);
1657   setOperationAction(ISD::SUBC, MVT::i64, Expand);
1658
1659   // Only add and sub that detect overflow are the saturating ones.
1660   for (MVT VT : MVT::integer_valuetypes()) {
1661     setOperationAction(ISD::UADDO, VT, Expand);
1662     setOperationAction(ISD::SADDO, VT, Expand);
1663     setOperationAction(ISD::USUBO, VT, Expand);
1664     setOperationAction(ISD::SSUBO, VT, Expand);
1665   }
1666
1667   setOperationAction(ISD::CTLZ, MVT::i8,  Promote);
1668   setOperationAction(ISD::CTLZ, MVT::i16, Promote);
1669   setOperationAction(ISD::CTTZ, MVT::i8,  Promote);
1670   setOperationAction(ISD::CTTZ, MVT::i16, Promote);
1671   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8,  Promote);
1672   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16, Promote);
1673   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i8,  Promote);
1674   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16, Promote);
1675
1676   // In V5, popcount can count # of 1s in i64 but returns i32.
1677   // On V4 it will be expanded (set later).
1678   setOperationAction(ISD::CTPOP, MVT::i8,  Promote);
1679   setOperationAction(ISD::CTPOP, MVT::i16, Promote);
1680   setOperationAction(ISD::CTPOP, MVT::i32, Promote);
1681   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
1682
1683   // We custom lower i64 to i64 mul, so that it is not considered as a legal
1684   // operation. There is a pattern that will match i64 mul and transform it
1685   // to a series of instructions.
1686   setOperationAction(ISD::MUL,   MVT::i64, Expand);
1687   setOperationAction(ISD::MULHS, MVT::i64, Expand);
1688
1689   for (unsigned IntExpOp :
1690        { ISD::SDIV,      ISD::UDIV,      ISD::SREM,      ISD::UREM,
1691          ISD::SDIVREM,   ISD::UDIVREM,   ISD::ROTL,      ISD::ROTR,
1692          ISD::BSWAP,     ISD::SHL_PARTS, ISD::SRA_PARTS, ISD::SRL_PARTS,
1693          ISD::SMUL_LOHI, ISD::UMUL_LOHI }) {
1694     setOperationAction(IntExpOp, MVT::i32, Expand);
1695     setOperationAction(IntExpOp, MVT::i64, Expand);
1696   }
1697
1698   for (unsigned FPExpOp :
1699        {ISD::FDIV, ISD::FREM, ISD::FSQRT, ISD::FSIN, ISD::FCOS, ISD::FSINCOS,
1700         ISD::FPOW, ISD::FCOPYSIGN}) {
1701     setOperationAction(FPExpOp, MVT::f32, Expand);
1702     setOperationAction(FPExpOp, MVT::f64, Expand);
1703   }
1704
1705   // No extending loads from i32.
1706   for (MVT VT : MVT::integer_valuetypes()) {
1707     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i32, Expand);
1708     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i32, Expand);
1709     setLoadExtAction(ISD::EXTLOAD,  VT, MVT::i32, Expand);
1710   }
1711   // Turn FP truncstore into trunc + store.
1712   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
1713   // Turn FP extload into load/fextend.
1714   for (MVT VT : MVT::fp_valuetypes())
1715     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
1716
1717   // Expand BR_CC and SELECT_CC for all integer and fp types.
1718   for (MVT VT : MVT::integer_valuetypes()) {
1719     setOperationAction(ISD::BR_CC,     VT, Expand);
1720     setOperationAction(ISD::SELECT_CC, VT, Expand);
1721   }
1722   for (MVT VT : MVT::fp_valuetypes()) {
1723     setOperationAction(ISD::BR_CC,     VT, Expand);
1724     setOperationAction(ISD::SELECT_CC, VT, Expand);
1725   }
1726   setOperationAction(ISD::BR_CC, MVT::Other, Expand);
1727
1728   //
1729   // Handling of vector operations.
1730   //
1731
1732   // Custom lower v4i16 load only. Let v4i16 store to be
1733   // promoted for now.
1734   promoteLdStType(MVT::v4i8,  MVT::i32);
1735   promoteLdStType(MVT::v2i16, MVT::i32);
1736   promoteLdStType(MVT::v8i8,  MVT::i64);
1737   promoteLdStType(MVT::v2i32, MVT::i64);
1738
1739   setOperationAction(ISD::LOAD,  MVT::v4i16, Custom);
1740   setOperationAction(ISD::STORE, MVT::v4i16, Promote);
1741   AddPromotedToType(ISD::LOAD,  MVT::v4i16, MVT::i64);
1742   AddPromotedToType(ISD::STORE, MVT::v4i16, MVT::i64);
1743
1744   // Set the action for vector operations to "expand", then override it with
1745   // either "custom" or "legal" for specific cases.
1746   static const unsigned VectExpOps[] = {
1747     // Integer arithmetic:
1748     ISD::ADD,     ISD::SUB,     ISD::MUL,     ISD::SDIV,    ISD::UDIV,
1749     ISD::SREM,    ISD::UREM,    ISD::SDIVREM, ISD::UDIVREM, ISD::ADDC,
1750     ISD::SUBC,    ISD::SADDO,   ISD::UADDO,   ISD::SSUBO,   ISD::USUBO,
1751     ISD::SMUL_LOHI,             ISD::UMUL_LOHI,
1752     // Logical/bit:
1753     ISD::AND,     ISD::OR,      ISD::XOR,     ISD::ROTL,    ISD::ROTR,
1754     ISD::CTPOP,   ISD::CTLZ,    ISD::CTTZ,    ISD::CTLZ_ZERO_UNDEF,
1755     ISD::CTTZ_ZERO_UNDEF,
1756     // Floating point arithmetic/math functions:
1757     ISD::FADD,    ISD::FSUB,    ISD::FMUL,    ISD::FMA,     ISD::FDIV,
1758     ISD::FREM,    ISD::FNEG,    ISD::FABS,    ISD::FSQRT,   ISD::FSIN,
1759     ISD::FCOS,    ISD::FPOWI,   ISD::FPOW,    ISD::FLOG,    ISD::FLOG2,
1760     ISD::FLOG10,  ISD::FEXP,    ISD::FEXP2,   ISD::FCEIL,   ISD::FTRUNC,
1761     ISD::FRINT,   ISD::FNEARBYINT,            ISD::FROUND,  ISD::FFLOOR,
1762     ISD::FMINNUM, ISD::FMAXNUM, ISD::FSINCOS,
1763     // Misc:
1764     ISD::SELECT,  ISD::ConstantPool,
1765     // Vector:
1766     ISD::BUILD_VECTOR,          ISD::SCALAR_TO_VECTOR,
1767     ISD::EXTRACT_VECTOR_ELT,    ISD::INSERT_VECTOR_ELT,
1768     ISD::EXTRACT_SUBVECTOR,     ISD::INSERT_SUBVECTOR,
1769     ISD::CONCAT_VECTORS,        ISD::VECTOR_SHUFFLE
1770   };
1771
1772   for (MVT VT : MVT::vector_valuetypes()) {
1773     for (unsigned VectExpOp : VectExpOps)
1774       setOperationAction(VectExpOp, VT, Expand);
1775
1776     // Expand all extended loads and truncating stores:
1777     for (MVT TargetVT : MVT::vector_valuetypes()) {
1778       setLoadExtAction(ISD::EXTLOAD, TargetVT, VT, Expand);
1779       setTruncStoreAction(VT, TargetVT, Expand);
1780     }
1781
1782     setOperationAction(ISD::SRA, VT, Custom);
1783     setOperationAction(ISD::SHL, VT, Custom);
1784     setOperationAction(ISD::SRL, VT, Custom);
1785   }
1786
1787   // Types natively supported:
1788   for (MVT NativeVT : {MVT::v2i1, MVT::v4i1, MVT::v8i1, MVT::v32i1, MVT::v64i1,
1789                        MVT::v4i8, MVT::v8i8, MVT::v2i16, MVT::v4i16, MVT::v1i32,
1790                        MVT::v2i32, MVT::v1i64}) {
1791     setOperationAction(ISD::BUILD_VECTOR,       NativeVT, Custom);
1792     setOperationAction(ISD::EXTRACT_VECTOR_ELT, NativeVT, Custom);
1793     setOperationAction(ISD::INSERT_VECTOR_ELT,  NativeVT, Custom);
1794     setOperationAction(ISD::EXTRACT_SUBVECTOR,  NativeVT, Custom);
1795     setOperationAction(ISD::INSERT_SUBVECTOR,   NativeVT, Custom);
1796     setOperationAction(ISD::CONCAT_VECTORS,     NativeVT, Custom);
1797
1798     setOperationAction(ISD::ADD, NativeVT, Legal);
1799     setOperationAction(ISD::SUB, NativeVT, Legal);
1800     setOperationAction(ISD::MUL, NativeVT, Legal);
1801     setOperationAction(ISD::AND, NativeVT, Legal);
1802     setOperationAction(ISD::OR,  NativeVT, Legal);
1803     setOperationAction(ISD::XOR, NativeVT, Legal);
1804   }
1805
1806   setOperationAction(ISD::SETCC,          MVT::v2i16, Custom);
1807   setOperationAction(ISD::VSELECT,        MVT::v2i16, Custom);
1808   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v4i16, Custom);
1809   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i8,  Custom);
1810   if (UseHVX) {
1811     if(!UseHVXDbl) {
1812       setOperationAction(ISD::CONCAT_VECTORS, MVT::v128i8, Custom);
1813       setOperationAction(ISD::CONCAT_VECTORS, MVT::v64i16, Custom);
1814       setOperationAction(ISD::CONCAT_VECTORS, MVT::v32i32, Custom);
1815       setOperationAction(ISD::CONCAT_VECTORS, MVT::v16i64, Custom);
1816     }
1817     else {
1818       setOperationAction(ISD::CONCAT_VECTORS, MVT::v256i8, Custom);
1819       setOperationAction(ISD::CONCAT_VECTORS, MVT::v128i16, Custom);
1820       setOperationAction(ISD::CONCAT_VECTORS, MVT::v64i32, Custom);
1821       setOperationAction(ISD::CONCAT_VECTORS, MVT::v32i64, Custom);
1822     }
1823   }
1824   // Subtarget-specific operation actions.
1825   //
1826   if (Subtarget.hasV5TOps()) {
1827     setOperationAction(ISD::FMA,  MVT::f64, Expand);
1828     setOperationAction(ISD::FADD, MVT::f64, Expand);
1829     setOperationAction(ISD::FSUB, MVT::f64, Expand);
1830     setOperationAction(ISD::FMUL, MVT::f64, Expand);
1831
1832     setOperationAction(ISD::FP_TO_UINT, MVT::i1,  Promote);
1833     setOperationAction(ISD::FP_TO_UINT, MVT::i8,  Promote);
1834     setOperationAction(ISD::FP_TO_UINT, MVT::i16, Promote);
1835     setOperationAction(ISD::FP_TO_SINT, MVT::i1,  Promote);
1836     setOperationAction(ISD::FP_TO_SINT, MVT::i8,  Promote);
1837     setOperationAction(ISD::FP_TO_SINT, MVT::i16, Promote);
1838     setOperationAction(ISD::UINT_TO_FP, MVT::i1,  Promote);
1839     setOperationAction(ISD::UINT_TO_FP, MVT::i8,  Promote);
1840     setOperationAction(ISD::UINT_TO_FP, MVT::i16, Promote);
1841     setOperationAction(ISD::SINT_TO_FP, MVT::i1,  Promote);
1842     setOperationAction(ISD::SINT_TO_FP, MVT::i8,  Promote);
1843     setOperationAction(ISD::SINT_TO_FP, MVT::i16, Promote);
1844
1845   } else { // V4
1846     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
1847     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Expand);
1848     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
1849     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
1850     setOperationAction(ISD::FP_TO_SINT, MVT::f64, Expand);
1851     setOperationAction(ISD::FP_TO_SINT, MVT::f32, Expand);
1852     setOperationAction(ISD::FP_EXTEND,  MVT::f32, Expand);
1853     setOperationAction(ISD::FP_ROUND,   MVT::f64, Expand);
1854     setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
1855
1856     setOperationAction(ISD::CTPOP, MVT::i8,  Expand);
1857     setOperationAction(ISD::CTPOP, MVT::i16, Expand);
1858     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
1859     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
1860
1861     // Expand these operations for both f32 and f64:
1862     for (unsigned FPExpOpV4 :
1863          {ISD::FADD, ISD::FSUB, ISD::FMUL, ISD::FABS, ISD::FNEG, ISD::FMA}) {
1864       setOperationAction(FPExpOpV4, MVT::f32, Expand);
1865       setOperationAction(FPExpOpV4, MVT::f64, Expand);
1866     }
1867
1868     for (ISD::CondCode FPExpCCV4 :
1869          {ISD::SETOEQ, ISD::SETOGT, ISD::SETOLT, ISD::SETOGE, ISD::SETOLE,
1870           ISD::SETUO,  ISD::SETO}) {
1871       setCondCodeAction(FPExpCCV4, MVT::f32, Expand);
1872       setCondCodeAction(FPExpCCV4, MVT::f64, Expand);
1873     }
1874   }
1875
1876   // Handling of indexed loads/stores: default is "expand".
1877   //
1878   for (MVT LSXTy : {MVT::i8, MVT::i16, MVT::i32, MVT::i64}) {
1879     setIndexedLoadAction(ISD::POST_INC, LSXTy, Legal);
1880     setIndexedStoreAction(ISD::POST_INC, LSXTy, Legal);
1881   }
1882
1883   if (UseHVXDbl) {
1884     for (MVT VT : {MVT::v128i8, MVT::v64i16, MVT::v32i32, MVT::v16i64}) {
1885       setIndexedLoadAction(ISD::POST_INC, VT, Legal);
1886       setIndexedStoreAction(ISD::POST_INC, VT, Legal);
1887     }
1888   }
1889
1890   computeRegisterProperties(&HRI);
1891
1892   //
1893   // Library calls for unsupported operations
1894   //
1895   bool FastMath  = EnableFastMath;
1896
1897   setLibcallName(RTLIB::SDIV_I32, "__hexagon_divsi3");
1898   setLibcallName(RTLIB::SDIV_I64, "__hexagon_divdi3");
1899   setLibcallName(RTLIB::UDIV_I32, "__hexagon_udivsi3");
1900   setLibcallName(RTLIB::UDIV_I64, "__hexagon_udivdi3");
1901   setLibcallName(RTLIB::SREM_I32, "__hexagon_modsi3");
1902   setLibcallName(RTLIB::SREM_I64, "__hexagon_moddi3");
1903   setLibcallName(RTLIB::UREM_I32, "__hexagon_umodsi3");
1904   setLibcallName(RTLIB::UREM_I64, "__hexagon_umoddi3");
1905
1906   setLibcallName(RTLIB::SINTTOFP_I128_F64, "__hexagon_floattidf");
1907   setLibcallName(RTLIB::SINTTOFP_I128_F32, "__hexagon_floattisf");
1908   setLibcallName(RTLIB::FPTOUINT_F32_I128, "__hexagon_fixunssfti");
1909   setLibcallName(RTLIB::FPTOUINT_F64_I128, "__hexagon_fixunsdfti");
1910   setLibcallName(RTLIB::FPTOSINT_F32_I128, "__hexagon_fixsfti");
1911   setLibcallName(RTLIB::FPTOSINT_F64_I128, "__hexagon_fixdfti");
1912
1913   if (IsV4) {
1914     // Handle single-precision floating point operations on V4.
1915     if (FastMath) {
1916       setLibcallName(RTLIB::ADD_F32, "__hexagon_fast_addsf3");
1917       setLibcallName(RTLIB::SUB_F32, "__hexagon_fast_subsf3");
1918       setLibcallName(RTLIB::MUL_F32, "__hexagon_fast_mulsf3");
1919       setLibcallName(RTLIB::OGT_F32, "__hexagon_fast_gtsf2");
1920       setLibcallName(RTLIB::OLT_F32, "__hexagon_fast_ltsf2");
1921       // Double-precision compares.
1922       setLibcallName(RTLIB::OGT_F64, "__hexagon_fast_gtdf2");
1923       setLibcallName(RTLIB::OLT_F64, "__hexagon_fast_ltdf2");
1924     } else {
1925       setLibcallName(RTLIB::ADD_F32, "__hexagon_addsf3");
1926       setLibcallName(RTLIB::SUB_F32, "__hexagon_subsf3");
1927       setLibcallName(RTLIB::MUL_F32, "__hexagon_mulsf3");
1928       setLibcallName(RTLIB::OGT_F32, "__hexagon_gtsf2");
1929       setLibcallName(RTLIB::OLT_F32, "__hexagon_ltsf2");
1930       // Double-precision compares.
1931       setLibcallName(RTLIB::OGT_F64, "__hexagon_gtdf2");
1932       setLibcallName(RTLIB::OLT_F64, "__hexagon_ltdf2");
1933     }
1934   }
1935
1936   // This is the only fast library function for sqrtd.
1937   if (FastMath)
1938     setLibcallName(RTLIB::SQRT_F64, "__hexagon_fast2_sqrtdf2");
1939
1940   // Prefix is: nothing  for "slow-math",
1941   //            "fast2_" for V4 fast-math and V5+ fast-math double-precision
1942   // (actually, keep fast-math and fast-math2 separate for now)
1943   if (FastMath) {
1944     setLibcallName(RTLIB::ADD_F64, "__hexagon_fast_adddf3");
1945     setLibcallName(RTLIB::SUB_F64, "__hexagon_fast_subdf3");
1946     setLibcallName(RTLIB::MUL_F64, "__hexagon_fast_muldf3");
1947     setLibcallName(RTLIB::DIV_F64, "__hexagon_fast_divdf3");
1948     // Calling __hexagon_fast2_divsf3 with fast-math on V5 (ok).
1949     setLibcallName(RTLIB::DIV_F32, "__hexagon_fast_divsf3");
1950   } else {
1951     setLibcallName(RTLIB::ADD_F64, "__hexagon_adddf3");
1952     setLibcallName(RTLIB::SUB_F64, "__hexagon_subdf3");
1953     setLibcallName(RTLIB::MUL_F64, "__hexagon_muldf3");
1954     setLibcallName(RTLIB::DIV_F64, "__hexagon_divdf3");
1955     setLibcallName(RTLIB::DIV_F32, "__hexagon_divsf3");
1956   }
1957
1958   if (Subtarget.hasV5TOps()) {
1959     if (FastMath)
1960       setLibcallName(RTLIB::SQRT_F32, "__hexagon_fast2_sqrtf");
1961     else
1962       setLibcallName(RTLIB::SQRT_F32, "__hexagon_sqrtf");
1963   } else {
1964     // V4
1965     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__hexagon_floatsisf");
1966     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__hexagon_floatsidf");
1967     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__hexagon_floatdisf");
1968     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__hexagon_floatdidf");
1969     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__hexagon_floatunsisf");
1970     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__hexagon_floatunsidf");
1971     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__hexagon_floatundisf");
1972     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__hexagon_floatundidf");
1973     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__hexagon_fixunssfsi");
1974     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__hexagon_fixunssfdi");
1975     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__hexagon_fixunsdfsi");
1976     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__hexagon_fixunsdfdi");
1977     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__hexagon_fixsfsi");
1978     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__hexagon_fixsfdi");
1979     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__hexagon_fixdfsi");
1980     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__hexagon_fixdfdi");
1981     setLibcallName(RTLIB::FPEXT_F32_F64,    "__hexagon_extendsfdf2");
1982     setLibcallName(RTLIB::FPROUND_F64_F32,  "__hexagon_truncdfsf2");
1983     setLibcallName(RTLIB::OEQ_F32, "__hexagon_eqsf2");
1984     setLibcallName(RTLIB::OEQ_F64, "__hexagon_eqdf2");
1985     setLibcallName(RTLIB::OGE_F32, "__hexagon_gesf2");
1986     setLibcallName(RTLIB::OGE_F64, "__hexagon_gedf2");
1987     setLibcallName(RTLIB::OLE_F32, "__hexagon_lesf2");
1988     setLibcallName(RTLIB::OLE_F64, "__hexagon_ledf2");
1989     setLibcallName(RTLIB::UNE_F32, "__hexagon_nesf2");
1990     setLibcallName(RTLIB::UNE_F64, "__hexagon_nedf2");
1991     setLibcallName(RTLIB::UO_F32,  "__hexagon_unordsf2");
1992     setLibcallName(RTLIB::UO_F64,  "__hexagon_unorddf2");
1993     setLibcallName(RTLIB::O_F32,   "__hexagon_unordsf2");
1994     setLibcallName(RTLIB::O_F64,   "__hexagon_unorddf2");
1995   }
1996
1997   // These cause problems when the shift amount is non-constant.
1998   setLibcallName(RTLIB::SHL_I128, nullptr);
1999   setLibcallName(RTLIB::SRL_I128, nullptr);
2000   setLibcallName(RTLIB::SRA_I128, nullptr);
2001 }
2002
2003
2004 const char* HexagonTargetLowering::getTargetNodeName(unsigned Opcode) const {
2005   switch ((HexagonISD::NodeType)Opcode) {
2006   case HexagonISD::ALLOCA:        return "HexagonISD::ALLOCA";
2007   case HexagonISD::ARGEXTEND:     return "HexagonISD::ARGEXTEND";
2008   case HexagonISD::AT_GOT:        return "HexagonISD::AT_GOT";
2009   case HexagonISD::AT_PCREL:      return "HexagonISD::AT_PCREL";
2010   case HexagonISD::BARRIER:       return "HexagonISD::BARRIER";
2011   case HexagonISD::BR_JT:         return "HexagonISD::BR_JT";
2012   case HexagonISD::CALLR:         return "HexagonISD::CALLR";
2013   case HexagonISD::CALLv3nr:      return "HexagonISD::CALLv3nr";
2014   case HexagonISD::CALLv3:        return "HexagonISD::CALLv3";
2015   case HexagonISD::COMBINE:       return "HexagonISD::COMBINE";
2016   case HexagonISD::CONST32_GP:    return "HexagonISD::CONST32_GP";
2017   case HexagonISD::CONST32:       return "HexagonISD::CONST32";
2018   case HexagonISD::CP:            return "HexagonISD::CP";
2019   case HexagonISD::DCFETCH:       return "HexagonISD::DCFETCH";
2020   case HexagonISD::EH_RETURN:     return "HexagonISD::EH_RETURN";
2021   case HexagonISD::EXTRACTU:      return "HexagonISD::EXTRACTU";
2022   case HexagonISD::EXTRACTURP:    return "HexagonISD::EXTRACTURP";
2023   case HexagonISD::FCONST32:      return "HexagonISD::FCONST32";
2024   case HexagonISD::INSERT:        return "HexagonISD::INSERT";
2025   case HexagonISD::INSERTRP:      return "HexagonISD::INSERTRP";
2026   case HexagonISD::JT:            return "HexagonISD::JT";
2027   case HexagonISD::PACKHL:        return "HexagonISD::PACKHL";
2028   case HexagonISD::PIC_ADD:       return "HexagonISD::PIC_ADD";
2029   case HexagonISD::POPCOUNT:      return "HexagonISD::POPCOUNT";
2030   case HexagonISD::RET_FLAG:      return "HexagonISD::RET_FLAG";
2031   case HexagonISD::SHUFFEB:       return "HexagonISD::SHUFFEB";
2032   case HexagonISD::SHUFFEH:       return "HexagonISD::SHUFFEH";
2033   case HexagonISD::SHUFFOB:       return "HexagonISD::SHUFFOB";
2034   case HexagonISD::SHUFFOH:       return "HexagonISD::SHUFFOH";
2035   case HexagonISD::TC_RETURN:     return "HexagonISD::TC_RETURN";
2036   case HexagonISD::VCMPBEQ:       return "HexagonISD::VCMPBEQ";
2037   case HexagonISD::VCMPBGT:       return "HexagonISD::VCMPBGT";
2038   case HexagonISD::VCMPBGTU:      return "HexagonISD::VCMPBGTU";
2039   case HexagonISD::VCMPHEQ:       return "HexagonISD::VCMPHEQ";
2040   case HexagonISD::VCMPHGT:       return "HexagonISD::VCMPHGT";
2041   case HexagonISD::VCMPHGTU:      return "HexagonISD::VCMPHGTU";
2042   case HexagonISD::VCMPWEQ:       return "HexagonISD::VCMPWEQ";
2043   case HexagonISD::VCMPWGT:       return "HexagonISD::VCMPWGT";
2044   case HexagonISD::VCMPWGTU:      return "HexagonISD::VCMPWGTU";
2045   case HexagonISD::VCOMBINE:      return "HexagonISD::VCOMBINE";
2046   case HexagonISD::VSHLH:         return "HexagonISD::VSHLH";
2047   case HexagonISD::VSHLW:         return "HexagonISD::VSHLW";
2048   case HexagonISD::VSPLATB:       return "HexagonISD::VSPLTB";
2049   case HexagonISD::VSPLATH:       return "HexagonISD::VSPLATH";
2050   case HexagonISD::VSRAH:         return "HexagonISD::VSRAH";
2051   case HexagonISD::VSRAW:         return "HexagonISD::VSRAW";
2052   case HexagonISD::VSRLH:         return "HexagonISD::VSRLH";
2053   case HexagonISD::VSRLW:         return "HexagonISD::VSRLW";
2054   case HexagonISD::VSXTBH:        return "HexagonISD::VSXTBH";
2055   case HexagonISD::VSXTBW:        return "HexagonISD::VSXTBW";
2056   case HexagonISD::OP_END:        break;
2057   }
2058   return nullptr;
2059 }
2060
2061 bool HexagonTargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
2062   EVT MTy1 = EVT::getEVT(Ty1);
2063   EVT MTy2 = EVT::getEVT(Ty2);
2064   if (!MTy1.isSimple() || !MTy2.isSimple())
2065     return false;
2066   return (MTy1.getSimpleVT() == MVT::i64) && (MTy2.getSimpleVT() == MVT::i32);
2067 }
2068
2069 bool HexagonTargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
2070   if (!VT1.isSimple() || !VT2.isSimple())
2071     return false;
2072   return (VT1.getSimpleVT() == MVT::i64) && (VT2.getSimpleVT() == MVT::i32);
2073 }
2074
2075 // shouldExpandBuildVectorWithShuffles
2076 // Should we expand the build vector with shuffles?
2077 bool
2078 HexagonTargetLowering::shouldExpandBuildVectorWithShuffles(EVT VT,
2079                                   unsigned DefinedValues) const {
2080
2081   // Hexagon vector shuffle operates on element sizes of bytes or halfwords
2082   EVT EltVT = VT.getVectorElementType();
2083   int EltBits = EltVT.getSizeInBits();
2084   if ((EltBits != 8) && (EltBits != 16))
2085     return false;
2086
2087   return TargetLowering::shouldExpandBuildVectorWithShuffles(VT, DefinedValues);
2088 }
2089
2090 // LowerVECTOR_SHUFFLE - Lower a vector shuffle (V1, V2, V3).  V1 and
2091 // V2 are the two vectors to select data from, V3 is the permutation.
2092 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
2093   const ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op);
2094   SDValue V1 = Op.getOperand(0);
2095   SDValue V2 = Op.getOperand(1);
2096   SDLoc dl(Op);
2097   EVT VT = Op.getValueType();
2098
2099   if (V2.getOpcode() == ISD::UNDEF)
2100     V2 = V1;
2101
2102   if (SVN->isSplat()) {
2103     int Lane = SVN->getSplatIndex();
2104     if (Lane == -1) Lane = 0;
2105
2106     // Test if V1 is a SCALAR_TO_VECTOR.
2107     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
2108       return createSplat(DAG, dl, VT, V1.getOperand(0));
2109
2110     // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
2111     // (and probably will turn into a SCALAR_TO_VECTOR once legalization
2112     // reaches it).
2113     if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
2114         !isa<ConstantSDNode>(V1.getOperand(0))) {
2115       bool IsScalarToVector = true;
2116       for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
2117         if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
2118           IsScalarToVector = false;
2119           break;
2120         }
2121       if (IsScalarToVector)
2122         return createSplat(DAG, dl, VT, V1.getOperand(0));
2123     }
2124     return createSplat(DAG, dl, VT, DAG.getConstant(Lane, dl, MVT::i32));
2125   }
2126
2127   // FIXME: We need to support more general vector shuffles.  See
2128   // below the comment from the ARM backend that deals in the general
2129   // case with the vector shuffles.  For now, let expand handle these.
2130   return SDValue();
2131
2132   // If the shuffle is not directly supported and it has 4 elements, use
2133   // the PerfectShuffle-generated table to synthesize it from other shuffles.
2134 }
2135
2136 // If BUILD_VECTOR has same base element repeated several times,
2137 // report true.
2138 static bool isCommonSplatElement(BuildVectorSDNode *BVN) {
2139   unsigned NElts = BVN->getNumOperands();
2140   SDValue V0 = BVN->getOperand(0);
2141
2142   for (unsigned i = 1, e = NElts; i != e; ++i) {
2143     if (BVN->getOperand(i) != V0)
2144       return false;
2145   }
2146   return true;
2147 }
2148
2149 // LowerVECTOR_SHIFT - Lower a vector shift. Try to convert
2150 // <VT> = SHL/SRA/SRL <VT> by <VT> to Hexagon specific
2151 // <VT> = SHL/SRA/SRL <VT> by <IT/i32>.
2152 static SDValue LowerVECTOR_SHIFT(SDValue Op, SelectionDAG &DAG) {
2153   BuildVectorSDNode *BVN = 0;
2154   SDValue V1 = Op.getOperand(0);
2155   SDValue V2 = Op.getOperand(1);
2156   SDValue V3;
2157   SDLoc dl(Op);
2158   EVT VT = Op.getValueType();
2159
2160   if ((BVN = dyn_cast<BuildVectorSDNode>(V1.getNode())) &&
2161       isCommonSplatElement(BVN))
2162     V3 = V2;
2163   else if ((BVN = dyn_cast<BuildVectorSDNode>(V2.getNode())) &&
2164            isCommonSplatElement(BVN))
2165     V3 = V1;
2166   else
2167     return SDValue();
2168
2169   SDValue CommonSplat = BVN->getOperand(0);
2170   SDValue Result;
2171
2172   if (VT.getSimpleVT() == MVT::v4i16) {
2173     switch (Op.getOpcode()) {
2174     case ISD::SRA:
2175       Result = DAG.getNode(HexagonISD::VSRAH, dl, VT, V3, CommonSplat);
2176       break;
2177     case ISD::SHL:
2178       Result = DAG.getNode(HexagonISD::VSHLH, dl, VT, V3, CommonSplat);
2179       break;
2180     case ISD::SRL:
2181       Result = DAG.getNode(HexagonISD::VSRLH, dl, VT, V3, CommonSplat);
2182       break;
2183     default:
2184       return SDValue();
2185     }
2186   } else if (VT.getSimpleVT() == MVT::v2i32) {
2187     switch (Op.getOpcode()) {
2188     case ISD::SRA:
2189       Result = DAG.getNode(HexagonISD::VSRAW, dl, VT, V3, CommonSplat);
2190       break;
2191     case ISD::SHL:
2192       Result = DAG.getNode(HexagonISD::VSHLW, dl, VT, V3, CommonSplat);
2193       break;
2194     case ISD::SRL:
2195       Result = DAG.getNode(HexagonISD::VSRLW, dl, VT, V3, CommonSplat);
2196       break;
2197     default:
2198       return SDValue();
2199     }
2200   } else {
2201     return SDValue();
2202   }
2203
2204   return DAG.getNode(ISD::BITCAST, dl, VT, Result);
2205 }
2206
2207 SDValue
2208 HexagonTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
2209   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
2210   SDLoc dl(Op);
2211   EVT VT = Op.getValueType();
2212
2213   unsigned Size = VT.getSizeInBits();
2214
2215   // A vector larger than 64 bits cannot be represented in Hexagon.
2216   // Expand will split the vector.
2217   if (Size > 64)
2218     return SDValue();
2219
2220   APInt APSplatBits, APSplatUndef;
2221   unsigned SplatBitSize;
2222   bool HasAnyUndefs;
2223   unsigned NElts = BVN->getNumOperands();
2224
2225   // Try to generate a SPLAT instruction.
2226   if ((VT.getSimpleVT() == MVT::v4i8 || VT.getSimpleVT() == MVT::v4i16) &&
2227       (BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
2228                             HasAnyUndefs, 0, true) && SplatBitSize <= 16)) {
2229     unsigned SplatBits = APSplatBits.getZExtValue();
2230     int32_t SextVal = ((int32_t) (SplatBits << (32 - SplatBitSize)) >>
2231                        (32 - SplatBitSize));
2232     return createSplat(DAG, dl, VT, DAG.getConstant(SextVal, dl, MVT::i32));
2233   }
2234
2235   // Try to generate COMBINE to build v2i32 vectors.
2236   if (VT.getSimpleVT() == MVT::v2i32) {
2237     SDValue V0 = BVN->getOperand(0);
2238     SDValue V1 = BVN->getOperand(1);
2239
2240     if (V0.getOpcode() == ISD::UNDEF)
2241       V0 = DAG.getConstant(0, dl, MVT::i32);
2242     if (V1.getOpcode() == ISD::UNDEF)
2243       V1 = DAG.getConstant(0, dl, MVT::i32);
2244
2245     ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(V0);
2246     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(V1);
2247     // If the element isn't a constant, it is in a register:
2248     // generate a COMBINE Register Register instruction.
2249     if (!C0 || !C1)
2250       return DAG.getNode(HexagonISD::COMBINE, dl, VT, V1, V0);
2251
2252     // If one of the operands is an 8 bit integer constant, generate
2253     // a COMBINE Immediate Immediate instruction.
2254     if (isInt<8>(C0->getSExtValue()) ||
2255         isInt<8>(C1->getSExtValue()))
2256       return DAG.getNode(HexagonISD::COMBINE, dl, VT, V1, V0);
2257   }
2258
2259   // Try to generate a S2_packhl to build v2i16 vectors.
2260   if (VT.getSimpleVT() == MVT::v2i16) {
2261     for (unsigned i = 0, e = NElts; i != e; ++i) {
2262       if (BVN->getOperand(i).getOpcode() == ISD::UNDEF)
2263         continue;
2264       ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(BVN->getOperand(i));
2265       // If the element isn't a constant, it is in a register:
2266       // generate a S2_packhl instruction.
2267       if (!Cst) {
2268         SDValue pack = DAG.getNode(HexagonISD::PACKHL, dl, MVT::v4i16,
2269                                    BVN->getOperand(1), BVN->getOperand(0));
2270
2271         return DAG.getTargetExtractSubreg(Hexagon::subreg_loreg, dl, MVT::v2i16,
2272                                           pack);
2273       }
2274     }
2275   }
2276
2277   // In the general case, generate a CONST32 or a CONST64 for constant vectors,
2278   // and insert_vector_elt for all the other cases.
2279   uint64_t Res = 0;
2280   unsigned EltSize = Size / NElts;
2281   SDValue ConstVal;
2282   uint64_t Mask = ~uint64_t(0ULL) >> (64 - EltSize);
2283   bool HasNonConstantElements = false;
2284
2285   for (unsigned i = 0, e = NElts; i != e; ++i) {
2286     // LLVM's BUILD_VECTOR operands are in Little Endian mode, whereas Hexagon's
2287     // combine, const64, etc. are Big Endian.
2288     unsigned OpIdx = NElts - i - 1;
2289     SDValue Operand = BVN->getOperand(OpIdx);
2290     if (Operand.getOpcode() == ISD::UNDEF)
2291       continue;
2292
2293     int64_t Val = 0;
2294     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Operand))
2295       Val = Cst->getSExtValue();
2296     else
2297       HasNonConstantElements = true;
2298
2299     Val &= Mask;
2300     Res = (Res << EltSize) | Val;
2301   }
2302
2303   if (Size == 64)
2304     ConstVal = DAG.getConstant(Res, dl, MVT::i64);
2305   else
2306     ConstVal = DAG.getConstant(Res, dl, MVT::i32);
2307
2308   // When there are non constant operands, add them with INSERT_VECTOR_ELT to
2309   // ConstVal, the constant part of the vector.
2310   if (HasNonConstantElements) {
2311     EVT EltVT = VT.getVectorElementType();
2312     SDValue Width = DAG.getConstant(EltVT.getSizeInBits(), dl, MVT::i64);
2313     SDValue Shifted = DAG.getNode(ISD::SHL, dl, MVT::i64, Width,
2314                                   DAG.getConstant(32, dl, MVT::i64));
2315
2316     for (unsigned i = 0, e = NElts; i != e; ++i) {
2317       // LLVM's BUILD_VECTOR operands are in Little Endian mode, whereas Hexagon
2318       // is Big Endian.
2319       unsigned OpIdx = NElts - i - 1;
2320       SDValue Operand = BVN->getOperand(OpIdx);
2321       if (isa<ConstantSDNode>(Operand))
2322         // This operand is already in ConstVal.
2323         continue;
2324
2325       if (VT.getSizeInBits() == 64 &&
2326           Operand.getValueType().getSizeInBits() == 32) {
2327         SDValue C = DAG.getConstant(0, dl, MVT::i32);
2328         Operand = DAG.getNode(HexagonISD::COMBINE, dl, VT, C, Operand);
2329       }
2330
2331       SDValue Idx = DAG.getConstant(OpIdx, dl, MVT::i64);
2332       SDValue Offset = DAG.getNode(ISD::MUL, dl, MVT::i64, Idx, Width);
2333       SDValue Combined = DAG.getNode(ISD::OR, dl, MVT::i64, Shifted, Offset);
2334       const SDValue Ops[] = {ConstVal, Operand, Combined};
2335
2336       if (VT.getSizeInBits() == 32)
2337         ConstVal = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i32, Ops);
2338       else
2339         ConstVal = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i64, Ops);
2340     }
2341   }
2342
2343   return DAG.getNode(ISD::BITCAST, dl, VT, ConstVal);
2344 }
2345
2346 SDValue
2347 HexagonTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
2348                                            SelectionDAG &DAG) const {
2349   SDLoc dl(Op);
2350   bool UseHVX = Subtarget.useHVXOps();
2351   EVT VT = Op.getValueType();
2352   unsigned NElts = Op.getNumOperands();
2353   SDValue Vec = Op.getOperand(0);
2354   EVT VecVT = Vec.getValueType();
2355   SDValue Width = DAG.getConstant(VecVT.getSizeInBits(), dl, MVT::i64);
2356   SDValue Shifted = DAG.getNode(ISD::SHL, dl, MVT::i64, Width,
2357                                 DAG.getConstant(32, dl, MVT::i64));
2358   SDValue ConstVal = DAG.getConstant(0, dl, MVT::i64);
2359
2360   ConstantSDNode *W = dyn_cast<ConstantSDNode>(Width);
2361   ConstantSDNode *S = dyn_cast<ConstantSDNode>(Shifted);
2362
2363   if ((VecVT.getSimpleVT() == MVT::v2i16) && (NElts == 2) && W && S) {
2364     if ((W->getZExtValue() == 32) && ((S->getZExtValue() >> 32) == 32)) {
2365       // We are trying to concat two v2i16 to a single v4i16.
2366       SDValue Vec0 = Op.getOperand(1);
2367       SDValue Combined  = DAG.getNode(HexagonISD::COMBINE, dl, VT, Vec0, Vec);
2368       return DAG.getNode(ISD::BITCAST, dl, VT, Combined);
2369     }
2370   }
2371
2372   if ((VecVT.getSimpleVT() == MVT::v4i8) && (NElts == 2) && W && S) {
2373     if ((W->getZExtValue() == 32) && ((S->getZExtValue() >> 32) == 32)) {
2374       // We are trying to concat two v4i8 to a single v8i8.
2375       SDValue Vec0 = Op.getOperand(1);
2376       SDValue Combined  = DAG.getNode(HexagonISD::COMBINE, dl, VT, Vec0, Vec);
2377       return DAG.getNode(ISD::BITCAST, dl, VT, Combined);
2378     }
2379   }
2380
2381   if (UseHVX) {
2382     SDValue Vec0 = Op.getOperand(1);
2383     assert((VecVT.getSizeInBits() == 64*8 && Subtarget.useHVXSglOps()) ||
2384            (VecVT.getSizeInBits() == 128*8 && Subtarget.useHVXDblOps()));
2385     SDValue Combined = DAG.getNode(HexagonISD::VCOMBINE, dl, VT, Vec0, Vec);
2386     return Combined;
2387   }
2388   for (unsigned i = 0, e = NElts; i != e; ++i) {
2389     unsigned OpIdx = NElts - i - 1;
2390     SDValue Operand = Op.getOperand(OpIdx);
2391
2392     if (VT.getSizeInBits() == 64 &&
2393         Operand.getValueType().getSizeInBits() == 32) {
2394       SDValue C = DAG.getConstant(0, dl, MVT::i32);
2395       Operand = DAG.getNode(HexagonISD::COMBINE, dl, VT, C, Operand);
2396     }
2397
2398     SDValue Idx = DAG.getConstant(OpIdx, dl, MVT::i64);
2399     SDValue Offset = DAG.getNode(ISD::MUL, dl, MVT::i64, Idx, Width);
2400     SDValue Combined = DAG.getNode(ISD::OR, dl, MVT::i64, Shifted, Offset);
2401     const SDValue Ops[] = {ConstVal, Operand, Combined};
2402
2403     if (VT.getSizeInBits() == 32)
2404       ConstVal = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i32, Ops);
2405     else
2406       ConstVal = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i64, Ops);
2407   }
2408
2409   return DAG.getNode(ISD::BITCAST, dl, VT, ConstVal);
2410 }
2411
2412 SDValue
2413 HexagonTargetLowering::LowerEXTRACT_VECTOR(SDValue Op,
2414                                            SelectionDAG &DAG) const {
2415   EVT VT = Op.getValueType();
2416   int VTN = VT.isVector() ? VT.getVectorNumElements() : 1;
2417   SDLoc dl(Op);
2418   SDValue Idx = Op.getOperand(1);
2419   SDValue Vec = Op.getOperand(0);
2420   EVT VecVT = Vec.getValueType();
2421   EVT EltVT = VecVT.getVectorElementType();
2422   int EltSize = EltVT.getSizeInBits();
2423   SDValue Width = DAG.getConstant(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT ?
2424                                   EltSize : VTN * EltSize, dl, MVT::i64);
2425
2426   // Constant element number.
2427   if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Idx)) {
2428     uint64_t X = CI->getZExtValue();
2429     SDValue Offset = DAG.getConstant(X * EltSize, dl, MVT::i32);
2430     const SDValue Ops[] = {Vec, Width, Offset};
2431
2432     ConstantSDNode *CW = dyn_cast<ConstantSDNode>(Width);
2433     assert(CW && "Non constant width in LowerEXTRACT_VECTOR");
2434
2435     SDValue N;
2436     MVT SVT = VecVT.getSimpleVT();
2437     uint64_t W = CW->getZExtValue();
2438
2439     if (W == 32) {
2440       // Translate this node into EXTRACT_SUBREG.
2441       unsigned Subreg = (X == 0) ? Hexagon::subreg_loreg : 0;
2442
2443       if (X == 0)
2444         Subreg = Hexagon::subreg_loreg;
2445       else if (SVT == MVT::v2i32 && X == 1)
2446         Subreg = Hexagon::subreg_hireg;
2447       else if (SVT == MVT::v4i16 && X == 2)
2448         Subreg = Hexagon::subreg_hireg;
2449       else if (SVT == MVT::v8i8 && X == 4)
2450         Subreg = Hexagon::subreg_hireg;
2451       else
2452         llvm_unreachable("Bad offset");
2453       N = DAG.getTargetExtractSubreg(Subreg, dl, MVT::i32, Vec);
2454
2455     } else if (VecVT.getSizeInBits() == 32) {
2456       N = DAG.getNode(HexagonISD::EXTRACTU, dl, MVT::i32, Ops);
2457     } else {
2458       N = DAG.getNode(HexagonISD::EXTRACTU, dl, MVT::i64, Ops);
2459       if (VT.getSizeInBits() == 32)
2460         N = DAG.getTargetExtractSubreg(Hexagon::subreg_loreg, dl, MVT::i32, N);
2461     }
2462
2463     return DAG.getNode(ISD::BITCAST, dl, VT, N);
2464   }
2465
2466   // Variable element number.
2467   SDValue Offset = DAG.getNode(ISD::MUL, dl, MVT::i32, Idx,
2468                                DAG.getConstant(EltSize, dl, MVT::i32));
2469   SDValue Shifted = DAG.getNode(ISD::SHL, dl, MVT::i64, Width,
2470                                 DAG.getConstant(32, dl, MVT::i64));
2471   SDValue Combined = DAG.getNode(ISD::OR, dl, MVT::i64, Shifted, Offset);
2472
2473   const SDValue Ops[] = {Vec, Combined};
2474
2475   SDValue N;
2476   if (VecVT.getSizeInBits() == 32) {
2477     N = DAG.getNode(HexagonISD::EXTRACTURP, dl, MVT::i32, Ops);
2478   } else {
2479     N = DAG.getNode(HexagonISD::EXTRACTURP, dl, MVT::i64, Ops);
2480     if (VT.getSizeInBits() == 32)
2481       N = DAG.getTargetExtractSubreg(Hexagon::subreg_loreg, dl, MVT::i32, N);
2482   }
2483   return DAG.getNode(ISD::BITCAST, dl, VT, N);
2484 }
2485
2486 SDValue
2487 HexagonTargetLowering::LowerINSERT_VECTOR(SDValue Op,
2488                                           SelectionDAG &DAG) const {
2489   EVT VT = Op.getValueType();
2490   int VTN = VT.isVector() ? VT.getVectorNumElements() : 1;
2491   SDLoc dl(Op);
2492   SDValue Vec = Op.getOperand(0);
2493   SDValue Val = Op.getOperand(1);
2494   SDValue Idx = Op.getOperand(2);
2495   EVT VecVT = Vec.getValueType();
2496   EVT EltVT = VecVT.getVectorElementType();
2497   int EltSize = EltVT.getSizeInBits();
2498   SDValue Width = DAG.getConstant(Op.getOpcode() == ISD::INSERT_VECTOR_ELT ?
2499                                   EltSize : VTN * EltSize, dl, MVT::i64);
2500
2501   if (ConstantSDNode *C = cast<ConstantSDNode>(Idx)) {
2502     SDValue Offset = DAG.getConstant(C->getSExtValue() * EltSize, dl, MVT::i32);
2503     const SDValue Ops[] = {Vec, Val, Width, Offset};
2504
2505     SDValue N;
2506     if (VT.getSizeInBits() == 32)
2507       N = DAG.getNode(HexagonISD::INSERT, dl, MVT::i32, Ops);
2508     else
2509       N = DAG.getNode(HexagonISD::INSERT, dl, MVT::i64, Ops);
2510
2511     return DAG.getNode(ISD::BITCAST, dl, VT, N);
2512   }
2513
2514   // Variable element number.
2515   SDValue Offset = DAG.getNode(ISD::MUL, dl, MVT::i32, Idx,
2516                                DAG.getConstant(EltSize, dl, MVT::i32));
2517   SDValue Shifted = DAG.getNode(ISD::SHL, dl, MVT::i64, Width,
2518                                 DAG.getConstant(32, dl, MVT::i64));
2519   SDValue Combined = DAG.getNode(ISD::OR, dl, MVT::i64, Shifted, Offset);
2520
2521   if (VT.getSizeInBits() == 64 &&
2522       Val.getValueType().getSizeInBits() == 32) {
2523     SDValue C = DAG.getConstant(0, dl, MVT::i32);
2524     Val = DAG.getNode(HexagonISD::COMBINE, dl, VT, C, Val);
2525   }
2526
2527   const SDValue Ops[] = {Vec, Val, Combined};
2528
2529   SDValue N;
2530   if (VT.getSizeInBits() == 32)
2531     N = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i32, Ops);
2532   else
2533     N = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i64, Ops);
2534
2535   return DAG.getNode(ISD::BITCAST, dl, VT, N);
2536 }
2537
2538 bool
2539 HexagonTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
2540   // Assuming the caller does not have either a signext or zeroext modifier, and
2541   // only one value is accepted, any reasonable truncation is allowed.
2542   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
2543     return false;
2544
2545   // FIXME: in principle up to 64-bit could be made safe, but it would be very
2546   // fragile at the moment: any support for multiple value returns would be
2547   // liable to disallow tail calls involving i64 -> iN truncation in many cases.
2548   return Ty1->getPrimitiveSizeInBits() <= 32;
2549 }
2550
2551 SDValue
2552 HexagonTargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
2553   SDValue Chain     = Op.getOperand(0);
2554   SDValue Offset    = Op.getOperand(1);
2555   SDValue Handler   = Op.getOperand(2);
2556   SDLoc dl(Op);
2557   auto PtrVT = getPointerTy(DAG.getDataLayout());
2558
2559   // Mark function as containing a call to EH_RETURN.
2560   HexagonMachineFunctionInfo *FuncInfo =
2561     DAG.getMachineFunction().getInfo<HexagonMachineFunctionInfo>();
2562   FuncInfo->setHasEHReturn();
2563
2564   unsigned OffsetReg = Hexagon::R28;
2565
2566   SDValue StoreAddr =
2567       DAG.getNode(ISD::ADD, dl, PtrVT, DAG.getRegister(Hexagon::R30, PtrVT),
2568                   DAG.getIntPtrConstant(4, dl));
2569   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
2570                        false, false, 0);
2571   Chain = DAG.getCopyToReg(Chain, dl, OffsetReg, Offset);
2572
2573   // Not needed we already use it as explict input to EH_RETURN.
2574   // MF.getRegInfo().addLiveOut(OffsetReg);
2575
2576   return DAG.getNode(HexagonISD::EH_RETURN, dl, MVT::Other, Chain);
2577 }
2578
2579 SDValue
2580 HexagonTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
2581   unsigned Opc = Op.getOpcode();
2582   switch (Opc) {
2583     default:
2584 #ifndef NDEBUG
2585       Op.getNode()->dumpr(&DAG);
2586       if (Opc > HexagonISD::OP_BEGIN && Opc < HexagonISD::OP_END)
2587         errs() << "Check for a non-legal type in this operation\n";
2588 #endif
2589       llvm_unreachable("Should not custom lower this!");
2590     case ISD::CONCAT_VECTORS:       return LowerCONCAT_VECTORS(Op, DAG);
2591     case ISD::INSERT_SUBVECTOR:     return LowerINSERT_VECTOR(Op, DAG);
2592     case ISD::INSERT_VECTOR_ELT:    return LowerINSERT_VECTOR(Op, DAG);
2593     case ISD::EXTRACT_SUBVECTOR:    return LowerEXTRACT_VECTOR(Op, DAG);
2594     case ISD::EXTRACT_VECTOR_ELT:   return LowerEXTRACT_VECTOR(Op, DAG);
2595     case ISD::BUILD_VECTOR:         return LowerBUILD_VECTOR(Op, DAG);
2596     case ISD::VECTOR_SHUFFLE:       return LowerVECTOR_SHUFFLE(Op, DAG);
2597     case ISD::SRA:
2598     case ISD::SHL:
2599     case ISD::SRL:                  return LowerVECTOR_SHIFT(Op, DAG);
2600     case ISD::ConstantPool:         return LowerConstantPool(Op, DAG);
2601     case ISD::EH_RETURN:            return LowerEH_RETURN(Op, DAG);
2602       // Frame & Return address. Currently unimplemented.
2603     case ISD::RETURNADDR:           return LowerRETURNADDR(Op, DAG);
2604     case ISD::FRAMEADDR:            return LowerFRAMEADDR(Op, DAG);
2605     case ISD::ATOMIC_FENCE:         return LowerATOMIC_FENCE(Op, DAG);
2606     case ISD::GlobalAddress:        return LowerGLOBALADDRESS(Op, DAG);
2607     case ISD::BlockAddress:         return LowerBlockAddress(Op, DAG);
2608     case ISD::VASTART:              return LowerVASTART(Op, DAG);
2609     case ISD::BR_JT:                return LowerBR_JT(Op, DAG);
2610     // Custom lower some vector loads.
2611     case ISD::LOAD:                 return LowerLOAD(Op, DAG);
2612     case ISD::DYNAMIC_STACKALLOC:   return LowerDYNAMIC_STACKALLOC(Op, DAG);
2613     case ISD::SETCC:                return LowerSETCC(Op, DAG);
2614     case ISD::VSELECT:              return LowerVSELECT(Op, DAG);
2615     case ISD::CTPOP:                return LowerCTPOP(Op, DAG);
2616     case ISD::INTRINSIC_WO_CHAIN:   return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2617     case ISD::INLINEASM:            return LowerINLINEASM(Op, DAG);
2618   }
2619 }
2620
2621 MachineBasicBlock *
2622 HexagonTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2623                                                    MachineBasicBlock *BB)
2624       const {
2625   switch (MI->getOpcode()) {
2626     case Hexagon::ALLOCA: {
2627       MachineFunction *MF = BB->getParent();
2628       auto *FuncInfo = MF->getInfo<HexagonMachineFunctionInfo>();
2629       FuncInfo->addAllocaAdjustInst(MI);
2630       return BB;
2631     }
2632     default: llvm_unreachable("Unexpected instr type to insert");
2633   } // switch
2634 }
2635
2636 //===----------------------------------------------------------------------===//
2637 // Inline Assembly Support
2638 //===----------------------------------------------------------------------===//
2639
2640 std::pair<unsigned, const TargetRegisterClass *>
2641 HexagonTargetLowering::getRegForInlineAsmConstraint(
2642     const TargetRegisterInfo *TRI, StringRef Constraint, MVT VT) const {
2643   bool UseHVX = Subtarget.useHVXOps(), UseHVXDbl = Subtarget.useHVXDblOps();
2644
2645   if (Constraint.size() == 1) {
2646     switch (Constraint[0]) {
2647     case 'r':   // R0-R31
2648        switch (VT.SimpleTy) {
2649        default:
2650          llvm_unreachable("getRegForInlineAsmConstraint Unhandled data type");
2651        case MVT::i32:
2652        case MVT::i16:
2653        case MVT::i8:
2654        case MVT::f32:
2655          return std::make_pair(0U, &Hexagon::IntRegsRegClass);
2656        case MVT::i64:
2657        case MVT::f64:
2658          return std::make_pair(0U, &Hexagon::DoubleRegsRegClass);
2659       }
2660     case 'q': // q0-q3
2661        switch (VT.SimpleTy) {
2662        default:
2663          llvm_unreachable("getRegForInlineAsmConstraint Unhandled data type");
2664        case MVT::v1024i1:
2665        case MVT::v512i1:
2666        case MVT::v32i16:
2667        case MVT::v16i32:
2668        case MVT::v64i8:
2669        case MVT::v8i64:
2670          return std::make_pair(0U, &Hexagon::VecPredRegsRegClass);
2671     }
2672     case 'v': // V0-V31
2673        switch (VT.SimpleTy) {
2674        default:
2675          llvm_unreachable("getRegForInlineAsmConstraint Unhandled data type");
2676        case MVT::v16i32:
2677        case MVT::v32i16:
2678        case MVT::v64i8:
2679        case MVT::v8i64:
2680          return std::make_pair(0U, &Hexagon::VectorRegsRegClass);
2681        case MVT::v32i32:
2682        case MVT::v64i16:
2683        case MVT::v16i64:
2684        case MVT::v128i8:
2685          if (Subtarget.hasV60TOps() && UseHVX && UseHVXDbl)
2686            return std::make_pair(0U, &Hexagon::VectorRegs128BRegClass);
2687          else
2688            return std::make_pair(0U, &Hexagon::VecDblRegsRegClass);
2689        case MVT::v256i8:
2690        case MVT::v128i16:
2691        case MVT::v64i32:
2692        case MVT::v32i64:
2693          return std::make_pair(0U, &Hexagon::VecDblRegs128BRegClass);
2694        }
2695
2696     default:
2697       llvm_unreachable("Unknown asm register class");
2698     }
2699   }
2700
2701   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
2702 }
2703
2704 /// isFPImmLegal - Returns true if the target can instruction select the
2705 /// specified FP immediate natively. If false, the legalizer will
2706 /// materialize the FP immediate as a load from a constant pool.
2707 bool HexagonTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2708   return Subtarget.hasV5TOps();
2709 }
2710
2711 /// isLegalAddressingMode - Return true if the addressing mode represented by
2712 /// AM is legal for this target, for a load/store of the specified type.
2713 bool HexagonTargetLowering::isLegalAddressingMode(const DataLayout &DL,
2714                                                   const AddrMode &AM, Type *Ty,
2715                                                   unsigned AS) const {
2716   // Allows a signed-extended 11-bit immediate field.
2717   if (AM.BaseOffs <= -(1LL << 13) || AM.BaseOffs >= (1LL << 13)-1)
2718     return false;
2719
2720   // No global is ever allowed as a base.
2721   if (AM.BaseGV)
2722     return false;
2723
2724   int Scale = AM.Scale;
2725   if (Scale < 0) Scale = -Scale;
2726   switch (Scale) {
2727   case 0:  // No scale reg, "r+i", "r", or just "i".
2728     break;
2729   default: // No scaled addressing mode.
2730     return false;
2731   }
2732   return true;
2733 }
2734
2735 /// isLegalICmpImmediate - Return true if the specified immediate is legal
2736 /// icmp immediate, that is the target has icmp instructions which can compare
2737 /// a register against the immediate without having to materialize the
2738 /// immediate into a register.
2739 bool HexagonTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
2740   return Imm >= -512 && Imm <= 511;
2741 }
2742
2743 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2744 /// for tail call optimization. Targets which want to do tail call
2745 /// optimization should implement this function.
2746 bool HexagonTargetLowering::IsEligibleForTailCallOptimization(
2747                                  SDValue Callee,
2748                                  CallingConv::ID CalleeCC,
2749                                  bool isVarArg,
2750                                  bool isCalleeStructRet,
2751                                  bool isCallerStructRet,
2752                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
2753                                  const SmallVectorImpl<SDValue> &OutVals,
2754                                  const SmallVectorImpl<ISD::InputArg> &Ins,
2755                                  SelectionDAG& DAG) const {
2756   const Function *CallerF = DAG.getMachineFunction().getFunction();
2757   CallingConv::ID CallerCC = CallerF->getCallingConv();
2758   bool CCMatch = CallerCC == CalleeCC;
2759
2760   // ***************************************************************************
2761   //  Look for obvious safe cases to perform tail call optimization that do not
2762   //  require ABI changes.
2763   // ***************************************************************************
2764
2765   // If this is a tail call via a function pointer, then don't do it!
2766   if (!(isa<GlobalAddressSDNode>(Callee)) &&
2767       !(isa<ExternalSymbolSDNode>(Callee))) {
2768     return false;
2769   }
2770
2771   // Do not optimize if the calling conventions do not match.
2772   if (!CCMatch)
2773     return false;
2774
2775   // Do not tail call optimize vararg calls.
2776   if (isVarArg)
2777     return false;
2778
2779   // Also avoid tail call optimization if either caller or callee uses struct
2780   // return semantics.
2781   if (isCalleeStructRet || isCallerStructRet)
2782     return false;
2783
2784   // In addition to the cases above, we also disable Tail Call Optimization if
2785   // the calling convention code that at least one outgoing argument needs to
2786   // go on the stack. We cannot check that here because at this point that
2787   // information is not available.
2788   return true;
2789 }
2790
2791 // Return true when the given node fits in a positive half word.
2792 bool llvm::isPositiveHalfWord(SDNode *N) {
2793   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
2794   if (CN && CN->getSExtValue() > 0 && isInt<16>(CN->getSExtValue()))
2795     return true;
2796
2797   switch (N->getOpcode()) {
2798   default:
2799     return false;
2800   case ISD::SIGN_EXTEND_INREG:
2801     return true;
2802   }
2803 }
2804
2805 std::pair<const TargetRegisterClass*, uint8_t>
2806 HexagonTargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2807       MVT VT) const {
2808   const TargetRegisterClass *RRC = nullptr;
2809
2810   uint8_t Cost = 1;
2811   switch (VT.SimpleTy) {
2812   default:
2813     return TargetLowering::findRepresentativeClass(TRI, VT);
2814   case MVT::v64i8:
2815   case MVT::v32i16:
2816   case MVT::v16i32:
2817   case MVT::v8i64:
2818     RRC = &Hexagon::VectorRegsRegClass;
2819     break;
2820   case MVT::v128i8:
2821   case MVT::v64i16:
2822   case MVT::v32i32:
2823   case MVT::v16i64:
2824     if (Subtarget.hasV60TOps() && Subtarget.useHVXOps() &&
2825         Subtarget.useHVXDblOps())
2826       RRC = &Hexagon::VectorRegs128BRegClass;
2827     else
2828       RRC = &Hexagon::VecDblRegsRegClass;
2829     break;
2830   case MVT::v256i8:
2831   case MVT::v128i16:
2832   case MVT::v64i32:
2833   case MVT::v32i64:
2834     RRC = &Hexagon::VecDblRegs128BRegClass;
2835     break;
2836   }
2837   return std::make_pair(RRC, Cost);
2838 }
2839
2840 Value *HexagonTargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
2841       AtomicOrdering Ord) const {
2842   BasicBlock *BB = Builder.GetInsertBlock();
2843   Module *M = BB->getParent()->getParent();
2844   Type *Ty = cast<PointerType>(Addr->getType())->getElementType();
2845   unsigned SZ = Ty->getPrimitiveSizeInBits();
2846   assert((SZ == 32 || SZ == 64) && "Only 32/64-bit atomic loads supported");
2847   Intrinsic::ID IntID = (SZ == 32) ? Intrinsic::hexagon_L2_loadw_locked
2848                                    : Intrinsic::hexagon_L4_loadd_locked;
2849   Value *Fn = Intrinsic::getDeclaration(M, IntID);
2850   return Builder.CreateCall(Fn, Addr, "larx");
2851 }
2852
2853 /// Perform a store-conditional operation to Addr. Return the status of the
2854 /// store. This should be 0 if the store succeeded, non-zero otherwise.
2855 Value *HexagonTargetLowering::emitStoreConditional(IRBuilder<> &Builder,
2856       Value *Val, Value *Addr, AtomicOrdering Ord) const {
2857   BasicBlock *BB = Builder.GetInsertBlock();
2858   Module *M = BB->getParent()->getParent();
2859   Type *Ty = Val->getType();
2860   unsigned SZ = Ty->getPrimitiveSizeInBits();
2861   assert((SZ == 32 || SZ == 64) && "Only 32/64-bit atomic stores supported");
2862   Intrinsic::ID IntID = (SZ == 32) ? Intrinsic::hexagon_S2_storew_locked
2863                                    : Intrinsic::hexagon_S4_stored_locked;
2864   Value *Fn = Intrinsic::getDeclaration(M, IntID);
2865   Value *Call = Builder.CreateCall(Fn, {Addr, Val}, "stcx");
2866   Value *Cmp = Builder.CreateICmpEQ(Call, Builder.getInt32(0), "");
2867   Value *Ext = Builder.CreateZExt(Cmp, Type::getInt32Ty(M->getContext()));
2868   return Ext;
2869 }
2870
2871 TargetLowering::AtomicExpansionKind
2872 HexagonTargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
2873   // Do not expand loads and stores that don't exceed 64 bits.
2874   return LI->getType()->getPrimitiveSizeInBits() > 64
2875              ? AtomicExpansionKind::LLOnly
2876              : AtomicExpansionKind::None;
2877 }
2878
2879 bool HexagonTargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
2880   // Do not expand loads and stores that don't exceed 64 bits.
2881   return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() > 64;
2882 }