lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 using namespace llvm;
  26
  27 /// AddLiveIn - This helper function adds the specified physical register to the
  28 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  29 /// register for it.
  30 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  31                           TargetRegisterClass *RC) {
  32   assert(RC->contains(PReg) && "Not the correct regclass!");
  33   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
  34   MF.addLiveIn(PReg, VReg);
  35   return VReg;
  36 }
  37
  38 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  39   // Set up the TargetLowering object.
  40   //I am having problems with shr n ubyte 1
  41   setShiftAmountType(MVT::i64);
  42   setSetCCResultType(MVT::i64);
  43   setSetCCResultContents(ZeroOrOneSetCCResult);
  44
  45   setUsesGlobalOffsetTable(true);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  52   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  53
  54   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  55   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  56
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  60
  61   setStoreXAction(MVT::i1, Promote);
  62
  63   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  64   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  65   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  66   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  67
  68   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  69
  70   setOperationAction(ISD::FREM, MVT::f32, Expand);
  71   setOperationAction(ISD::FREM, MVT::f64, Expand);
  72
  73   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  74   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  75   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  76   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  77
  78   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  79     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  80     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  81     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  82   }
  83   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  84   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  85   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  86
  87   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  88   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  89   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  90   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  91
  92   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  93   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  94   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  95
  96   // We don't support sin/cos/sqrt/pow
  97   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  99   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 100   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 101
 102   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 103   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 104
 105   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 106   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 107
 108   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 109
 110   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 111
 112   // We don't have line number support yet.
 113   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 114   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 115   setOperationAction(ISD::LABEL, MVT::Other, Expand);
 116
 117   // Not implemented yet.
 118   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 119   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 120   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 121
 122   // We want to legalize GlobalAddress and ConstantPool and
 123   // ExternalSymbols nodes into the appropriate instructions to
 124   // materialize the address.
 125   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 126   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 127   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 128   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 129
 130   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 131   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 132   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 133   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 134   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 135
 136   setOperationAction(ISD::RET,     MVT::Other, Custom);
 137
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 140
 141   setStackPointerRegisterToSaveRestore(Alpha::R30);
 142
 143   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 144   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 145   addLegalFPImmediate(APFloat(+0.0)); //F31
 146   addLegalFPImmediate(APFloat(+0.0f)); //F31
 147   addLegalFPImmediate(APFloat(-0.0)); //-F31
 148   addLegalFPImmediate(APFloat(-0.0f)); //-F31
 149
 150   setJumpBufSize(272);
 151   setJumpBufAlignment(16);
 152
 153   computeRegisterProperties();
 154 }
 155
 156 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 157   switch (Opcode) {
 158   default: return 0;
 159   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 160   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 161   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 162   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 163   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 164   case AlphaISD::RelLit: return "Alpha::RelLit";
 165   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 166   case AlphaISD::CALL:   return "Alpha::CALL";
 167   case AlphaISD::DivCall: return "Alpha::DivCall";
 168   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 169   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 170   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 171   }
 172 }
 173
 174 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 175   MVT::ValueType PtrVT = Op.getValueType();
 176   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 177   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 178   SDOperand Zero = DAG.getConstant(0, PtrVT);
 179
 180   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 181                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 182   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 183   return Lo;
 184 }
 185
 186 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 187 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 188
 189 //For now, just use variable size stack frame format
 190
 191 //In a standard call, the first six items are passed in registers $16
 192 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 193 //of argument-to-register correspondence.) The remaining items are
 194 //collected in a memory argument list that is a naturally aligned
 195 //array of quadwords. In a standard call, this list, if present, must
 196 //be passed at 0(SP).
 197 //7 ... n         0(SP) ... (n-7)*8(SP)
 198
 199 // //#define FP    $15
 200 // //#define RA    $26
 201 // //#define PV    $27
 202 // //#define GP    $29
 203 // //#define SP    $30
 204
 205 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 206                                        int &VarArgsBase,
 207                                        int &VarArgsOffset) {
 208   MachineFunction &MF = DAG.getMachineFunction();
 209   MachineFrameInfo *MFI = MF.getFrameInfo();
 210   std::vector<SDOperand> ArgValues;
 211   SDOperand Root = Op.getOperand(0);
 212
 213   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 214   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 215
 216   unsigned args_int[] = {
 217     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 218   unsigned args_float[] = {
 219     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 220
 221   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 222     SDOperand argt;
 223     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 224     SDOperand ArgVal;
 225
 226     if (ArgNo  < 6) {
 227       switch (ObjectVT) {
 228       default:
 229         cerr << "Unknown Type " << ObjectVT << "\n";
 230         abort();
 231       case MVT::f64:
 232         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 233                                       &Alpha::F8RCRegClass);
 234         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 235         break;
 236       case MVT::f32:
 237         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 238                                       &Alpha::F4RCRegClass);
 239         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 240         break;
 241       case MVT::i64:
 242         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 243                                     &Alpha::GPRCRegClass);
 244         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 245         break;
 246       }
 247     } else { //more args
 248       // Create the frame index object for this incoming parameter...
 249       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 250
 251       // Create the SelectionDAG nodes corresponding to a load
 252       //from this parameter
 253       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 254       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 255     }
 256     ArgValues.push_back(ArgVal);
 257   }
 258
 259   // If the functions takes variable number of arguments, copy all regs to stack
 260   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 261   if (isVarArg) {
 262     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 263     std::vector<SDOperand> LS;
 264     for (int i = 0; i < 6; ++i) {
 265       if (MRegisterInfo::isPhysicalRegister(args_int[i]))
 266         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 267       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 268       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 269       if (i == 0) VarArgsBase = FI;
 270       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 271       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 272
 273       if (MRegisterInfo::isPhysicalRegister(args_float[i]))
 274         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 275       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 276       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 277       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 278       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 279     }
 280
 281     //Set up a token factor with all the stack traffic
 282     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 283   }
 284
 285   ArgValues.push_back(Root);
 286
 287   // Return the new list of results.
 288   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 289                                     Op.Val->value_end());
 290   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 291 }
 292
 293 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 294   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 295                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 296                                                 MVT::i64),
 297                                     SDOperand());
 298   switch (Op.getNumOperands()) {
 299   default:
 300     assert(0 && "Do not know how to return this many arguments!");
 301     abort();
 302   case 1:
 303     break;
 304     //return SDOperand(); // ret void is legal
 305   case 3: {
 306     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 307     unsigned ArgReg;
 308     if (MVT::isInteger(ArgVT))
 309       ArgReg = Alpha::R0;
 310     else {
 311       assert(MVT::isFloatingPoint(ArgVT));
 312       ArgReg = Alpha::F0;
 313     }
 314     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 315     if (DAG.getMachineFunction().liveout_empty())
 316       DAG.getMachineFunction().addLiveOut(ArgReg);
 317     break;
 318   }
 319   }
 320   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 321 }
 322
 323 std::pair<SDOperand, SDOperand>
 324 AlphaTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 325                                  bool RetTyIsSigned, bool isVarArg,
 326                                  unsigned CallingConv, bool isTailCall,
 327                                  SDOperand Callee, ArgListTy &Args,
 328                                  SelectionDAG &DAG) {
 329   int NumBytes = 0;
 330   if (Args.size() > 6)
 331     NumBytes = (Args.size() - 6) * 8;
 332
 333   Chain = DAG.getCALLSEQ_START(Chain,
 334                                DAG.getConstant(NumBytes, getPointerTy()));
 335   std::vector<SDOperand> args_to_use;
 336   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 337   {
 338     switch (getValueType(Args[i].Ty)) {
 339     default: assert(0 && "Unexpected ValueType for argument!");
 340     case MVT::i1:
 341     case MVT::i8:
 342     case MVT::i16:
 343     case MVT::i32:
 344       // Promote the integer to 64 bits.  If the input type is signed use a
 345       // sign extend, otherwise use a zero extend.
 346       if (Args[i].isSExt)
 347         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].Node);
 348       else if (Args[i].isZExt)
 349         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].Node);
 350       else
 351         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, MVT::i64, Args[i].Node);
 352       break;
 353     case MVT::i64:
 354     case MVT::f64:
 355     case MVT::f32:
 356       break;
 357     }
 358     args_to_use.push_back(Args[i].Node);
 359   }
 360
 361   std::vector<MVT::ValueType> RetVals;
 362   MVT::ValueType RetTyVT = getValueType(RetTy);
 363   MVT::ValueType ActualRetTyVT = RetTyVT;
 364   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 365     ActualRetTyVT = MVT::i64;
 366
 367   if (RetTyVT != MVT::isVoid)
 368     RetVals.push_back(ActualRetTyVT);
 369   RetVals.push_back(MVT::Other);
 370
 371   std::vector<SDOperand> Ops;
 372   Ops.push_back(Chain);
 373   Ops.push_back(Callee);
 374   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 375   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 376   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 377   Chain = DAG.getCALLSEQ_END(Chain,
 378                              DAG.getConstant(NumBytes, getPointerTy()),
 379                              DAG.getConstant(0, getPointerTy()),
 380                              SDOperand());
 381   SDOperand RetVal = TheCall;
 382
 383   if (RetTyVT != ActualRetTyVT) {
 384     RetVal = DAG.getNode(RetTyIsSigned ? ISD::AssertSext : ISD::AssertZext,
 385                          MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 386     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 387   }
 388
 389   return std::make_pair(RetVal, Chain);
 390 }
 391
 392 /// LowerOperation - Provide custom lowering hooks for some operations.
 393 ///
 394 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 395   switch (Op.getOpcode()) {
 396   default: assert(0 && "Wasn't expecting to be able to lower this!");
 397   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 398                                                            VarArgsBase,
 399                                                            VarArgsOffset);
 400
 401   case ISD::RET: return LowerRET(Op,DAG);
 402   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 403
 404   case ISD::SINT_TO_FP: {
 405     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 406            "Unhandled SINT_TO_FP type in custom expander!");
 407     SDOperand LD;
 408     bool isDouble = MVT::f64 == Op.getValueType();
 409     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 410     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 411                                isDouble?MVT::f64:MVT::f32, LD);
 412     return FP;
 413   }
 414   case ISD::FP_TO_SINT: {
 415     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 416     SDOperand src = Op.getOperand(0);
 417
 418     if (!isDouble) //Promote
 419       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 420
 421     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 422
 423     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 424   }
 425   case ISD::ConstantPool: {
 426     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 427     Constant *C = CP->getConstVal();
 428     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 429
 430     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 431                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 432     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 433     return Lo;
 434   }
 435   case ISD::GlobalTLSAddress:
 436     assert(0 && "TLS not implemented for Alpha.");
 437   case ISD::GlobalAddress: {
 438     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 439     GlobalValue *GV = GSDN->getGlobal();
 440     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 441
 442     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 443     if (GV->hasInternalLinkage()) {
 444       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 445                                 DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 446       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 447       return Lo;
 448     } else
 449       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 450                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 451   }
 452   case ISD::ExternalSymbol: {
 453     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 454                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 455                                                    ->getSymbol(), MVT::i64),
 456                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 457   }
 458
 459   case ISD::UREM:
 460   case ISD::SREM:
 461     //Expand only on constant case
 462     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 463       MVT::ValueType VT = Op.Val->getValueType(0);
 464       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 465         BuildUDIV(Op.Val, DAG, NULL) :
 466         BuildSDIV(Op.Val, DAG, NULL);
 467       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 468       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 469       return Tmp1;
 470     }
 471     //fall through
 472   case ISD::SDIV:
 473   case ISD::UDIV:
 474     if (MVT::isInteger(Op.getValueType())) {
 475       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 476         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 477           : BuildUDIV(Op.Val, DAG, NULL);
 478       const char* opstr = 0;
 479       switch (Op.getOpcode()) {
 480       case ISD::UREM: opstr = "__remqu"; break;
 481       case ISD::SREM: opstr = "__remq";  break;
 482       case ISD::UDIV: opstr = "__divqu"; break;
 483       case ISD::SDIV: opstr = "__divq";  break;
 484       }
 485       SDOperand Tmp1 = Op.getOperand(0),
 486         Tmp2 = Op.getOperand(1),
 487         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 488       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 489     }
 490     break;
 491
 492   case ISD::VAARG: {
 493     SDOperand Chain = Op.getOperand(0);
 494     SDOperand VAListP = Op.getOperand(1);
 495     SrcValueSDNode *VAListS = cast<SrcValueSDNode>(Op.getOperand(2));
 496
 497     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS->getValue(),
 498                                  VAListS->getOffset());
 499     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 500                                 DAG.getConstant(8, MVT::i64));
 501     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 502                                       Tmp, NULL, 0, MVT::i32);
 503     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 504     if (MVT::isFloatingPoint(Op.getValueType()))
 505     {
 506       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 507       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 508                                         DAG.getConstant(8*6, MVT::i64));
 509       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 510                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 511       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 512     }
 513
 514     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 515                                       DAG.getConstant(8, MVT::i64));
 516     SDOperand Update = DAG.getTruncStore(Offset.getValue(1), NewOffset,
 517                                          Tmp, NULL, 0, MVT::i32);
 518
 519     SDOperand Result;
 520     if (Op.getValueType() == MVT::i32)
 521       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 522                               NULL, 0, MVT::i32);
 523     else
 524       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr, NULL, 0);
 525     return Result;
 526   }
 527   case ISD::VACOPY: {
 528     SDOperand Chain = Op.getOperand(0);
 529     SDOperand DestP = Op.getOperand(1);
 530     SDOperand SrcP = Op.getOperand(2);
 531     SrcValueSDNode *DestS = cast<SrcValueSDNode>(Op.getOperand(3));
 532     SrcValueSDNode *SrcS = cast<SrcValueSDNode>(Op.getOperand(4));
 533
 534     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP,
 535                                 SrcS->getValue(), SrcS->getOffset());
 536     SDOperand Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS->getValue(),
 537                                     DestS->getOffset());
 538     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 539                                DAG.getConstant(8, MVT::i64));
 540     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 541     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 542                                 DAG.getConstant(8, MVT::i64));
 543     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 544   }
 545   case ISD::VASTART: {
 546     SDOperand Chain = Op.getOperand(0);
 547     SDOperand VAListP = Op.getOperand(1);
 548     SrcValueSDNode *VAListS = cast<SrcValueSDNode>(Op.getOperand(2));
 549
 550     // vastart stores the address of the VarArgsBase and VarArgsOffset
 551     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 552     SDOperand S1  = DAG.getStore(Chain, FR, VAListP, VAListS->getValue(),
 553                                  VAListS->getOffset());
 554     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 555                                 DAG.getConstant(8, MVT::i64));
 556     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 557                              SA2, NULL, 0, MVT::i32);
 558   }
 559   case ISD::RETURNADDR:
 560     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 561       //FIXME: implement
 562   case ISD::FRAMEADDR:          break;
 563   }
 564
 565   return SDOperand();
 566 }
 567
 568 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 569                                                       SelectionDAG &DAG) {
 570   assert(Op.getValueType() == MVT::i32 &&
 571          Op.getOpcode() == ISD::VAARG &&
 572          "Unknown node to custom promote!");
 573
 574   // The code in LowerOperation already handles i32 vaarg
 575   return LowerOperation(Op, DAG);
 576 }
 577
 578
 579 //Inline Asm
 580
 581 /// getConstraintType - Given a constraint letter, return the type of
 582 /// constraint it is for this target.
 583 AlphaTargetLowering::ConstraintType
 584 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 585   if (Constraint.size() == 1) {
 586     switch (Constraint[0]) {
 587     default: break;
 588     case 'f':
 589     case 'r':
 590       return C_RegisterClass;
 591     }
 592   }
 593   return TargetLowering::getConstraintType(Constraint);
 594 }
 595
 596 std::vector<unsigned> AlphaTargetLowering::
 597 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 598                                   MVT::ValueType VT) const {
 599   if (Constraint.size() == 1) {
 600     switch (Constraint[0]) {
 601     default: break;  // Unknown constriant letter
 602     case 'f':
 603       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 604                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 605                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 606                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 607                                    Alpha::F12, Alpha::F13, Alpha::F14,
 608                                    Alpha::F15, Alpha::F16, Alpha::F17,
 609                                    Alpha::F18, Alpha::F19, Alpha::F20,
 610                                    Alpha::F21, Alpha::F22, Alpha::F23,
 611                                    Alpha::F24, Alpha::F25, Alpha::F26,
 612                                    Alpha::F27, Alpha::F28, Alpha::F29,
 613                                    Alpha::F30, Alpha::F31, 0);
 614     case 'r':
 615       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 616                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 617                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 618                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 619                                    Alpha::R12, Alpha::R13, Alpha::R14,
 620                                    Alpha::R15, Alpha::R16, Alpha::R17,
 621                                    Alpha::R18, Alpha::R19, Alpha::R20,
 622                                    Alpha::R21, Alpha::R22, Alpha::R23,
 623                                    Alpha::R24, Alpha::R25, Alpha::R26,
 624                                    Alpha::R27, Alpha::R28, Alpha::R29,
 625                                    Alpha::R30, Alpha::R31, 0);
 626     }
 627   }
 628
 629   return std::vector<unsigned>();
 630 }