lib/Target/ARM/AsmParser/ARMAsmParser.cpp

   1 //===-- ARMAsmParser.cpp - Parse ARM assembly to MCInst instructions ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "ARMFeatures.h"
  11 #include "MCTargetDesc/ARMAddressingModes.h"
  12 #include "MCTargetDesc/ARMBaseInfo.h"
  13 #include "MCTargetDesc/ARMMCExpr.h"
  14 #include "llvm/ADT/STLExtras.h"
  15 #include "llvm/ADT/SmallVector.h"
  16 #include "llvm/ADT/StringExtras.h"
  17 #include "llvm/ADT/StringSwitch.h"
  18 #include "llvm/ADT/Twine.h"
  19 #include "llvm/MC/MCAsmInfo.h"
  20 #include "llvm/MC/MCAssembler.h"
  21 #include "llvm/MC/MCContext.h"
  22 #include "llvm/MC/MCDisassembler.h"
  23 #include "llvm/MC/MCELFStreamer.h"
  24 #include "llvm/MC/MCExpr.h"
  25 #include "llvm/MC/MCInst.h"
  26 #include "llvm/MC/MCInstrDesc.h"
  27 #include "llvm/MC/MCInstrInfo.h"
  28 #include "llvm/MC/MCObjectFileInfo.h"
  29 #include "llvm/MC/MCParser/MCAsmLexer.h"
  30 #include "llvm/MC/MCParser/MCAsmParser.h"
  31 #include "llvm/MC/MCParser/MCAsmParserUtils.h"
  32 #include "llvm/MC/MCParser/MCParsedAsmOperand.h"
  33 #include "llvm/MC/MCRegisterInfo.h"
  34 #include "llvm/MC/MCSection.h"
  35 #include "llvm/MC/MCStreamer.h"
  36 #include "llvm/MC/MCSubtargetInfo.h"
  37 #include "llvm/MC/MCSymbol.h"
  38 #include "llvm/MC/MCTargetAsmParser.h"
  39 #include "llvm/Support/ARMBuildAttributes.h"
  40 #include "llvm/Support/ARMEHABI.h"
  41 #include "llvm/Support/TargetParser.h"
  42 #include "llvm/Support/COFF.h"
  43 #include "llvm/Support/Debug.h"
  44 #include "llvm/Support/ELF.h"
  45 #include "llvm/Support/MathExtras.h"
  46 #include "llvm/Support/SourceMgr.h"
  47 #include "llvm/Support/TargetRegistry.h"
  48 #include "llvm/Support/raw_ostream.h"
  49
  50 using namespace llvm;
  51
  52 namespace {
  53
  54 class ARMOperand;
  55
  56 enum VectorLaneTy { NoLanes, AllLanes, IndexedLane };
  57
  58 class UnwindContext {
  59   MCAsmParser &Parser;
  60
  61   typedef SmallVector<SMLoc, 4> Locs;
  62
  63   Locs FnStartLocs;
  64   Locs CantUnwindLocs;
  65   Locs PersonalityLocs;
  66   Locs PersonalityIndexLocs;
  67   Locs HandlerDataLocs;
  68   int FPReg;
  69
  70 public:
  71   UnwindContext(MCAsmParser &P) : Parser(P), FPReg(ARM::SP) {}
  72
  73   bool hasFnStart() const { return !FnStartLocs.empty(); }
  74   bool cantUnwind() const { return !CantUnwindLocs.empty(); }
  75   bool hasHandlerData() const { return !HandlerDataLocs.empty(); }
  76   bool hasPersonality() const {
  77     return !(PersonalityLocs.empty() && PersonalityIndexLocs.empty());
  78   }
  79
  80   void recordFnStart(SMLoc L) { FnStartLocs.push_back(L); }
  81   void recordCantUnwind(SMLoc L) { CantUnwindLocs.push_back(L); }
  82   void recordPersonality(SMLoc L) { PersonalityLocs.push_back(L); }
  83   void recordHandlerData(SMLoc L) { HandlerDataLocs.push_back(L); }
  84   void recordPersonalityIndex(SMLoc L) { PersonalityIndexLocs.push_back(L); }
  85
  86   void saveFPReg(int Reg) { FPReg = Reg; }
  87   int getFPReg() const { return FPReg; }
  88
  89   void emitFnStartLocNotes() const {
  90     for (Locs::const_iterator FI = FnStartLocs.begin(), FE = FnStartLocs.end();
  91          FI != FE; ++FI)
  92       Parser.Note(*FI, ".fnstart was specified here");
  93   }
  94   void emitCantUnwindLocNotes() const {
  95     for (Locs::const_iterator UI = CantUnwindLocs.begin(),
  96                               UE = CantUnwindLocs.end(); UI != UE; ++UI)
  97       Parser.Note(*UI, ".cantunwind was specified here");
  98   }
  99   void emitHandlerDataLocNotes() const {
 100     for (Locs::const_iterator HI = HandlerDataLocs.begin(),
 101                               HE = HandlerDataLocs.end(); HI != HE; ++HI)
 102       Parser.Note(*HI, ".handlerdata was specified here");
 103   }
 104   void emitPersonalityLocNotes() const {
 105     for (Locs::const_iterator PI = PersonalityLocs.begin(),
 106                               PE = PersonalityLocs.end(),
 107                               PII = PersonalityIndexLocs.begin(),
 108                               PIE = PersonalityIndexLocs.end();
 109          PI != PE || PII != PIE;) {
 110       if (PI != PE && (PII == PIE || PI->getPointer() < PII->getPointer()))
 111         Parser.Note(*PI++, ".personality was specified here");
 112       else if (PII != PIE && (PI == PE || PII->getPointer() < PI->getPointer()))
 113         Parser.Note(*PII++, ".personalityindex was specified here");
 114       else
 115         llvm_unreachable(".personality and .personalityindex cannot be "
 116                          "at the same location");
 117     }
 118   }
 119
 120   void reset() {
 121     FnStartLocs = Locs();
 122     CantUnwindLocs = Locs();
 123     PersonalityLocs = Locs();
 124     HandlerDataLocs = Locs();
 125     PersonalityIndexLocs = Locs();
 126     FPReg = ARM::SP;
 127   }
 128 };
 129
 130 class ARMAsmParser : public MCTargetAsmParser {
 131   MCSubtargetInfo &STI;
 132   const MCInstrInfo &MII;
 133   const MCRegisterInfo *MRI;
 134   UnwindContext UC;
 135
 136   ARMTargetStreamer &getTargetStreamer() {
 137     assert(getParser().getStreamer().getTargetStreamer() &&
 138            "do not have a target streamer");
 139     MCTargetStreamer &TS = *getParser().getStreamer().getTargetStreamer();
 140     return static_cast<ARMTargetStreamer &>(TS);
 141   }
 142
 143   // Map of register aliases registers via the .req directive.
 144   StringMap<unsigned> RegisterReqs;
 145
 146   bool NextSymbolIsThumb;
 147
 148   struct {
 149     ARMCC::CondCodes Cond;    // Condition for IT block.
 150     unsigned Mask:4;          // Condition mask for instructions.
 151                               // Starting at first 1 (from lsb).
 152                               //   '1'  condition as indicated in IT.
 153                               //   '0'  inverse of condition (else).
 154                               // Count of instructions in IT block is
 155                               // 4 - trailingzeroes(mask)
 156
 157     bool FirstCond;           // Explicit flag for when we're parsing the
 158                               // First instruction in the IT block. It's
 159                               // implied in the mask, so needs special
 160                               // handling.
 161
 162     unsigned CurPosition;     // Current position in parsing of IT
 163                               // block. In range [0,3]. Initialized
 164                               // according to count of instructions in block.
 165                               // ~0U if no active IT block.
 166   } ITState;
 167   bool inITBlock() { return ITState.CurPosition != ~0U; }
 168   bool lastInITBlock() {
 169     return ITState.CurPosition == 4 - countTrailingZeros(ITState.Mask);
 170   }
 171   void forwardITPosition() {
 172     if (!inITBlock()) return;
 173     // Move to the next instruction in the IT block, if there is one. If not,
 174     // mark the block as done.
 175     unsigned TZ = countTrailingZeros(ITState.Mask);
 176     if (++ITState.CurPosition == 5 - TZ)
 177       ITState.CurPosition = ~0U; // Done with the IT block after this.
 178   }
 179
 180   void Note(SMLoc L, const Twine &Msg, ArrayRef<SMRange> Ranges = None) {
 181     return getParser().Note(L, Msg, Ranges);
 182   }
 183   bool Warning(SMLoc L, const Twine &Msg,
 184                ArrayRef<SMRange> Ranges = None) {
 185     return getParser().Warning(L, Msg, Ranges);
 186   }
 187   bool Error(SMLoc L, const Twine &Msg,
 188              ArrayRef<SMRange> Ranges = None) {
 189     return getParser().Error(L, Msg, Ranges);
 190   }
 191
 192   bool validatetLDMRegList(MCInst Inst, const OperandVector &Operands,
 193                            unsigned ListNo, bool IsARPop = false);
 194   bool validatetSTMRegList(MCInst Inst, const OperandVector &Operands,
 195                            unsigned ListNo);
 196
 197   int tryParseRegister();
 198   bool tryParseRegisterWithWriteBack(OperandVector &);
 199   int tryParseShiftRegister(OperandVector &);
 200   bool parseRegisterList(OperandVector &);
 201   bool parseMemory(OperandVector &);
 202   bool parseOperand(OperandVector &, StringRef Mnemonic);
 203   bool parsePrefix(ARMMCExpr::VariantKind &RefKind);
 204   bool parseMemRegOffsetShift(ARM_AM::ShiftOpc &ShiftType,
 205                               unsigned &ShiftAmount);
 206   bool parseLiteralValues(unsigned Size, SMLoc L);
 207   bool parseDirectiveThumb(SMLoc L);
 208   bool parseDirectiveARM(SMLoc L);
 209   bool parseDirectiveThumbFunc(SMLoc L);
 210   bool parseDirectiveCode(SMLoc L);
 211   bool parseDirectiveSyntax(SMLoc L);
 212   bool parseDirectiveReq(StringRef Name, SMLoc L);
 213   bool parseDirectiveUnreq(SMLoc L);
 214   bool parseDirectiveArch(SMLoc L);
 215   bool parseDirectiveEabiAttr(SMLoc L);
 216   bool parseDirectiveCPU(SMLoc L);
 217   bool parseDirectiveFPU(SMLoc L);
 218   bool parseDirectiveFnStart(SMLoc L);
 219   bool parseDirectiveFnEnd(SMLoc L);
 220   bool parseDirectiveCantUnwind(SMLoc L);
 221   bool parseDirectivePersonality(SMLoc L);
 222   bool parseDirectiveHandlerData(SMLoc L);
 223   bool parseDirectiveSetFP(SMLoc L);
 224   bool parseDirectivePad(SMLoc L);
 225   bool parseDirectiveRegSave(SMLoc L, bool IsVector);
 226   bool parseDirectiveInst(SMLoc L, char Suffix = '\0');
 227   bool parseDirectiveLtorg(SMLoc L);
 228   bool parseDirectiveEven(SMLoc L);
 229   bool parseDirectivePersonalityIndex(SMLoc L);
 230   bool parseDirectiveUnwindRaw(SMLoc L);
 231   bool parseDirectiveTLSDescSeq(SMLoc L);
 232   bool parseDirectiveMovSP(SMLoc L);
 233   bool parseDirectiveObjectArch(SMLoc L);
 234   bool parseDirectiveArchExtension(SMLoc L);
 235   bool parseDirectiveAlign(SMLoc L);
 236   bool parseDirectiveThumbSet(SMLoc L);
 237
 238   StringRef splitMnemonic(StringRef Mnemonic, unsigned &PredicationCode,
 239                           bool &CarrySetting, unsigned &ProcessorIMod,
 240                           StringRef &ITMask);
 241   void getMnemonicAcceptInfo(StringRef Mnemonic, StringRef FullInst,
 242                              bool &CanAcceptCarrySet,
 243                              bool &CanAcceptPredicationCode);
 244
 245   void tryConvertingToTwoOperandForm(StringRef Mnemonic, bool CarrySetting,
 246                                      OperandVector &Operands);
 247   bool isThumb() const {
 248     // FIXME: Can tablegen auto-generate this?
 249     return STI.getFeatureBits()[ARM::ModeThumb];
 250   }
 251   bool isThumbOne() const {
 252     return isThumb() && !STI.getFeatureBits()[ARM::FeatureThumb2];
 253   }
 254   bool isThumbTwo() const {
 255     return isThumb() && STI.getFeatureBits()[ARM::FeatureThumb2];
 256   }
 257   bool hasThumb() const {
 258     return STI.getFeatureBits()[ARM::HasV4TOps];
 259   }
 260   bool hasV6Ops() const {
 261     return STI.getFeatureBits()[ARM::HasV6Ops];
 262   }
 263   bool hasV6MOps() const {
 264     return STI.getFeatureBits()[ARM::HasV6MOps];
 265   }
 266   bool hasV7Ops() const {
 267     return STI.getFeatureBits()[ARM::HasV7Ops];
 268   }
 269   bool hasV8Ops() const {
 270     return STI.getFeatureBits()[ARM::HasV8Ops];
 271   }
 272   bool hasARM() const {
 273     return !STI.getFeatureBits()[ARM::FeatureNoARM];
 274   }
 275   bool hasThumb2DSP() const {
 276     return STI.getFeatureBits()[ARM::FeatureDSPThumb2];
 277   }
 278   bool hasD16() const {
 279     return STI.getFeatureBits()[ARM::FeatureD16];
 280   }
 281   bool hasV8_1aOps() const {
 282     return STI.getFeatureBits()[ARM::HasV8_1aOps];
 283   }
 284
 285   void SwitchMode() {
 286     uint64_t FB = ComputeAvailableFeatures(STI.ToggleFeature(ARM::ModeThumb));
 287     setAvailableFeatures(FB);
 288   }
 289   bool isMClass() const {
 290     return STI.getFeatureBits()[ARM::FeatureMClass];
 291   }
 292
 293   /// @name Auto-generated Match Functions
 294   /// {
 295
 296 #define GET_ASSEMBLER_HEADER
 297 #include "ARMGenAsmMatcher.inc"
 298
 299   /// }
 300
 301   OperandMatchResultTy parseITCondCode(OperandVector &);
 302   OperandMatchResultTy parseCoprocNumOperand(OperandVector &);
 303   OperandMatchResultTy parseCoprocRegOperand(OperandVector &);
 304   OperandMatchResultTy parseCoprocOptionOperand(OperandVector &);
 305   OperandMatchResultTy parseMemBarrierOptOperand(OperandVector &);
 306   OperandMatchResultTy parseInstSyncBarrierOptOperand(OperandVector &);
 307   OperandMatchResultTy parseProcIFlagsOperand(OperandVector &);
 308   OperandMatchResultTy parseMSRMaskOperand(OperandVector &);
 309   OperandMatchResultTy parseBankedRegOperand(OperandVector &);
 310   OperandMatchResultTy parsePKHImm(OperandVector &O, StringRef Op, int Low,
 311                                    int High);
 312   OperandMatchResultTy parsePKHLSLImm(OperandVector &O) {
 313     return parsePKHImm(O, "lsl", 0, 31);
 314   }
 315   OperandMatchResultTy parsePKHASRImm(OperandVector &O) {
 316     return parsePKHImm(O, "asr", 1, 32);
 317   }
 318   OperandMatchResultTy parseSetEndImm(OperandVector &);
 319   OperandMatchResultTy parseShifterImm(OperandVector &);
 320   OperandMatchResultTy parseRotImm(OperandVector &);
 321   OperandMatchResultTy parseModImm(OperandVector &);
 322   OperandMatchResultTy parseBitfield(OperandVector &);
 323   OperandMatchResultTy parsePostIdxReg(OperandVector &);
 324   OperandMatchResultTy parseAM3Offset(OperandVector &);
 325   OperandMatchResultTy parseFPImm(OperandVector &);
 326   OperandMatchResultTy parseVectorList(OperandVector &);
 327   OperandMatchResultTy parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index,
 328                                        SMLoc &EndLoc);
 329
 330   // Asm Match Converter Methods
 331   void cvtThumbMultiply(MCInst &Inst, const OperandVector &);
 332   void cvtThumbBranches(MCInst &Inst, const OperandVector &);
 333
 334   bool validateInstruction(MCInst &Inst, const OperandVector &Ops);
 335   bool processInstruction(MCInst &Inst, const OperandVector &Ops, MCStreamer &Out);
 336   bool shouldOmitCCOutOperand(StringRef Mnemonic, OperandVector &Operands);
 337   bool shouldOmitPredicateOperand(StringRef Mnemonic, OperandVector &Operands);
 338
 339 public:
 340   enum ARMMatchResultTy {
 341     Match_RequiresITBlock = FIRST_TARGET_MATCH_RESULT_TY,
 342     Match_RequiresNotITBlock,
 343     Match_RequiresV6,
 344     Match_RequiresThumb2,
 345 #define GET_OPERAND_DIAGNOSTIC_TYPES
 346 #include "ARMGenAsmMatcher.inc"
 347
 348   };
 349
 350   ARMAsmParser(MCSubtargetInfo &STI, MCAsmParser &Parser,
 351                const MCInstrInfo &MII, const MCTargetOptions &Options)
 352       : STI(STI), MII(MII), UC(Parser) {
 353     MCAsmParserExtension::Initialize(Parser);
 354
 355     // Cache the MCRegisterInfo.
 356     MRI = getContext().getRegisterInfo();
 357
 358     // Initialize the set of available features.
 359     setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
 360
 361     // Not in an ITBlock to start with.
 362     ITState.CurPosition = ~0U;
 363
 364     NextSymbolIsThumb = false;
 365   }
 366
 367   // Implementation of the MCTargetAsmParser interface:
 368   bool ParseRegister(unsigned &RegNo, SMLoc &StartLoc, SMLoc &EndLoc) override;
 369   bool ParseInstruction(ParseInstructionInfo &Info, StringRef Name,
 370                         SMLoc NameLoc, OperandVector &Operands) override;
 371   bool ParseDirective(AsmToken DirectiveID) override;
 372
 373   unsigned validateTargetOperandClass(MCParsedAsmOperand &Op,
 374                                       unsigned Kind) override;
 375   unsigned checkTargetMatchPredicate(MCInst &Inst) override;
 376
 377   bool MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
 378                                OperandVector &Operands, MCStreamer &Out,
 379                                uint64_t &ErrorInfo,
 380                                bool MatchingInlineAsm) override;
 381   void onLabelParsed(MCSymbol *Symbol) override;
 382 };
 383 } // end anonymous namespace
 384
 385 namespace {
 386
 387 /// ARMOperand - Instances of this class represent a parsed ARM machine
 388 /// operand.
 389 class ARMOperand : public MCParsedAsmOperand {
 390   enum KindTy {
 391     k_CondCode,
 392     k_CCOut,
 393     k_ITCondMask,
 394     k_CoprocNum,
 395     k_CoprocReg,
 396     k_CoprocOption,
 397     k_Immediate,
 398     k_MemBarrierOpt,
 399     k_InstSyncBarrierOpt,
 400     k_Memory,
 401     k_PostIndexRegister,
 402     k_MSRMask,
 403     k_BankedReg,
 404     k_ProcIFlags,
 405     k_VectorIndex,
 406     k_Register,
 407     k_RegisterList,
 408     k_DPRRegisterList,
 409     k_SPRRegisterList,
 410     k_VectorList,
 411     k_VectorListAllLanes,
 412     k_VectorListIndexed,
 413     k_ShiftedRegister,
 414     k_ShiftedImmediate,
 415     k_ShifterImmediate,
 416     k_RotateImmediate,
 417     k_ModifiedImmediate,
 418     k_BitfieldDescriptor,
 419     k_Token
 420   } Kind;
 421
 422   SMLoc StartLoc, EndLoc, AlignmentLoc;
 423   SmallVector<unsigned, 8> Registers;
 424
 425   struct CCOp {
 426     ARMCC::CondCodes Val;
 427   };
 428
 429   struct CopOp {
 430     unsigned Val;
 431   };
 432
 433   struct CoprocOptionOp {
 434     unsigned Val;
 435   };
 436
 437   struct ITMaskOp {
 438     unsigned Mask:4;
 439   };
 440
 441   struct MBOptOp {
 442     ARM_MB::MemBOpt Val;
 443   };
 444
 445   struct ISBOptOp {
 446     ARM_ISB::InstSyncBOpt Val;
 447   };
 448
 449   struct IFlagsOp {
 450     ARM_PROC::IFlags Val;
 451   };
 452
 453   struct MMaskOp {
 454     unsigned Val;
 455   };
 456
 457   struct BankedRegOp {
 458     unsigned Val;
 459   };
 460
 461   struct TokOp {
 462     const char *Data;
 463     unsigned Length;
 464   };
 465
 466   struct RegOp {
 467     unsigned RegNum;
 468   };
 469
 470   // A vector register list is a sequential list of 1 to 4 registers.
 471   struct VectorListOp {
 472     unsigned RegNum;
 473     unsigned Count;
 474     unsigned LaneIndex;
 475     bool isDoubleSpaced;
 476   };
 477
 478   struct VectorIndexOp {
 479     unsigned Val;
 480   };
 481
 482   struct ImmOp {
 483     const MCExpr *Val;
 484   };
 485
 486   /// Combined record for all forms of ARM address expressions.
 487   struct MemoryOp {
 488     unsigned BaseRegNum;
 489     // Offset is in OffsetReg or OffsetImm. If both are zero, no offset
 490     // was specified.
 491     const MCConstantExpr *OffsetImm;  // Offset immediate value
 492     unsigned OffsetRegNum;    // Offset register num, when OffsetImm == NULL
 493     ARM_AM::ShiftOpc ShiftType; // Shift type for OffsetReg
 494     unsigned ShiftImm;        // shift for OffsetReg.
 495     unsigned Alignment;       // 0 = no alignment specified
 496     // n = alignment in bytes (2, 4, 8, 16, or 32)
 497     unsigned isNegative : 1;  // Negated OffsetReg? (~'U' bit)
 498   };
 499
 500   struct PostIdxRegOp {
 501     unsigned RegNum;
 502     bool isAdd;
 503     ARM_AM::ShiftOpc ShiftTy;
 504     unsigned ShiftImm;
 505   };
 506
 507   struct ShifterImmOp {
 508     bool isASR;
 509     unsigned Imm;
 510   };
 511
 512   struct RegShiftedRegOp {
 513     ARM_AM::ShiftOpc ShiftTy;
 514     unsigned SrcReg;
 515     unsigned ShiftReg;
 516     unsigned ShiftImm;
 517   };
 518
 519   struct RegShiftedImmOp {
 520     ARM_AM::ShiftOpc ShiftTy;
 521     unsigned SrcReg;
 522     unsigned ShiftImm;
 523   };
 524
 525   struct RotImmOp {
 526     unsigned Imm;
 527   };
 528
 529   struct ModImmOp {
 530     unsigned Bits;
 531     unsigned Rot;
 532   };
 533
 534   struct BitfieldOp {
 535     unsigned LSB;
 536     unsigned Width;
 537   };
 538
 539   union {
 540     struct CCOp CC;
 541     struct CopOp Cop;
 542     struct CoprocOptionOp CoprocOption;
 543     struct MBOptOp MBOpt;
 544     struct ISBOptOp ISBOpt;
 545     struct ITMaskOp ITMask;
 546     struct IFlagsOp IFlags;
 547     struct MMaskOp MMask;
 548     struct BankedRegOp BankedReg;
 549     struct TokOp Tok;
 550     struct RegOp Reg;
 551     struct VectorListOp VectorList;
 552     struct VectorIndexOp VectorIndex;
 553     struct ImmOp Imm;
 554     struct MemoryOp Memory;
 555     struct PostIdxRegOp PostIdxReg;
 556     struct ShifterImmOp ShifterImm;
 557     struct RegShiftedRegOp RegShiftedReg;
 558     struct RegShiftedImmOp RegShiftedImm;
 559     struct RotImmOp RotImm;
 560     struct ModImmOp ModImm;
 561     struct BitfieldOp Bitfield;
 562   };
 563
 564 public:
 565   ARMOperand(KindTy K) : MCParsedAsmOperand(), Kind(K) {}
 566   ARMOperand(const ARMOperand &o) : MCParsedAsmOperand() {
 567     Kind = o.Kind;
 568     StartLoc = o.StartLoc;
 569     EndLoc = o.EndLoc;
 570     switch (Kind) {
 571     case k_CondCode:
 572       CC = o.CC;
 573       break;
 574     case k_ITCondMask:
 575       ITMask = o.ITMask;
 576       break;
 577     case k_Token:
 578       Tok = o.Tok;
 579       break;
 580     case k_CCOut:
 581     case k_Register:
 582       Reg = o.Reg;
 583       break;
 584     case k_RegisterList:
 585     case k_DPRRegisterList:
 586     case k_SPRRegisterList:
 587       Registers = o.Registers;
 588       break;
 589     case k_VectorList:
 590     case k_VectorListAllLanes:
 591     case k_VectorListIndexed:
 592       VectorList = o.VectorList;
 593       break;
 594     case k_CoprocNum:
 595     case k_CoprocReg:
 596       Cop = o.Cop;
 597       break;
 598     case k_CoprocOption:
 599       CoprocOption = o.CoprocOption;
 600       break;
 601     case k_Immediate:
 602       Imm = o.Imm;
 603       break;
 604     case k_MemBarrierOpt:
 605       MBOpt = o.MBOpt;
 606       break;
 607     case k_InstSyncBarrierOpt:
 608       ISBOpt = o.ISBOpt;
 609     case k_Memory:
 610       Memory = o.Memory;
 611       break;
 612     case k_PostIndexRegister:
 613       PostIdxReg = o.PostIdxReg;
 614       break;
 615     case k_MSRMask:
 616       MMask = o.MMask;
 617       break;
 618     case k_BankedReg:
 619       BankedReg = o.BankedReg;
 620       break;
 621     case k_ProcIFlags:
 622       IFlags = o.IFlags;
 623       break;
 624     case k_ShifterImmediate:
 625       ShifterImm = o.ShifterImm;
 626       break;
 627     case k_ShiftedRegister:
 628       RegShiftedReg = o.RegShiftedReg;
 629       break;
 630     case k_ShiftedImmediate:
 631       RegShiftedImm = o.RegShiftedImm;
 632       break;
 633     case k_RotateImmediate:
 634       RotImm = o.RotImm;
 635       break;
 636     case k_ModifiedImmediate:
 637       ModImm = o.ModImm;
 638       break;
 639     case k_BitfieldDescriptor:
 640       Bitfield = o.Bitfield;
 641       break;
 642     case k_VectorIndex:
 643       VectorIndex = o.VectorIndex;
 644       break;
 645     }
 646   }
 647
 648   /// getStartLoc - Get the location of the first token of this operand.
 649   SMLoc getStartLoc() const override { return StartLoc; }
 650   /// getEndLoc - Get the location of the last token of this operand.
 651   SMLoc getEndLoc() const override { return EndLoc; }
 652   /// getLocRange - Get the range between the first and last token of this
 653   /// operand.
 654   SMRange getLocRange() const { return SMRange(StartLoc, EndLoc); }
 655
 656   /// getAlignmentLoc - Get the location of the Alignment token of this operand.
 657   SMLoc getAlignmentLoc() const {
 658     assert(Kind == k_Memory && "Invalid access!");
 659     return AlignmentLoc;
 660   }
 661
 662   ARMCC::CondCodes getCondCode() const {
 663     assert(Kind == k_CondCode && "Invalid access!");
 664     return CC.Val;
 665   }
 666
 667   unsigned getCoproc() const {
 668     assert((Kind == k_CoprocNum || Kind == k_CoprocReg) && "Invalid access!");
 669     return Cop.Val;
 670   }
 671
 672   StringRef getToken() const {
 673     assert(Kind == k_Token && "Invalid access!");
 674     return StringRef(Tok.Data, Tok.Length);
 675   }
 676
 677   unsigned getReg() const override {
 678     assert((Kind == k_Register || Kind == k_CCOut) && "Invalid access!");
 679     return Reg.RegNum;
 680   }
 681
 682   const SmallVectorImpl<unsigned> &getRegList() const {
 683     assert((Kind == k_RegisterList || Kind == k_DPRRegisterList ||
 684             Kind == k_SPRRegisterList) && "Invalid access!");
 685     return Registers;
 686   }
 687
 688   const MCExpr *getImm() const {
 689     assert(isImm() && "Invalid access!");
 690     return Imm.Val;
 691   }
 692
 693   unsigned getVectorIndex() const {
 694     assert(Kind == k_VectorIndex && "Invalid access!");
 695     return VectorIndex.Val;
 696   }
 697
 698   ARM_MB::MemBOpt getMemBarrierOpt() const {
 699     assert(Kind == k_MemBarrierOpt && "Invalid access!");
 700     return MBOpt.Val;
 701   }
 702
 703   ARM_ISB::InstSyncBOpt getInstSyncBarrierOpt() const {
 704     assert(Kind == k_InstSyncBarrierOpt && "Invalid access!");
 705     return ISBOpt.Val;
 706   }
 707
 708   ARM_PROC::IFlags getProcIFlags() const {
 709     assert(Kind == k_ProcIFlags && "Invalid access!");
 710     return IFlags.Val;
 711   }
 712
 713   unsigned getMSRMask() const {
 714     assert(Kind == k_MSRMask && "Invalid access!");
 715     return MMask.Val;
 716   }
 717
 718   unsigned getBankedReg() const {
 719     assert(Kind == k_BankedReg && "Invalid access!");
 720     return BankedReg.Val;
 721   }
 722
 723   bool isCoprocNum() const { return Kind == k_CoprocNum; }
 724   bool isCoprocReg() const { return Kind == k_CoprocReg; }
 725   bool isCoprocOption() const { return Kind == k_CoprocOption; }
 726   bool isCondCode() const { return Kind == k_CondCode; }
 727   bool isCCOut() const { return Kind == k_CCOut; }
 728   bool isITMask() const { return Kind == k_ITCondMask; }
 729   bool isITCondCode() const { return Kind == k_CondCode; }
 730   bool isImm() const override { return Kind == k_Immediate; }
 731   // checks whether this operand is an unsigned offset which fits is a field
 732   // of specified width and scaled by a specific number of bits
 733   template<unsigned width, unsigned scale>
 734   bool isUnsignedOffset() const {
 735     if (!isImm()) return false;
 736     if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 737     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val)) {
 738       int64_t Val = CE->getValue();
 739       int64_t Align = 1LL << scale;
 740       int64_t Max = Align * ((1LL << width) - 1);
 741       return ((Val % Align) == 0) && (Val >= 0) && (Val <= Max);
 742     }
 743     return false;
 744   }
 745   // checks whether this operand is an signed offset which fits is a field
 746   // of specified width and scaled by a specific number of bits
 747   template<unsigned width, unsigned scale>
 748   bool isSignedOffset() const {
 749     if (!isImm()) return false;
 750     if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 751     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val)) {
 752       int64_t Val = CE->getValue();
 753       int64_t Align = 1LL << scale;
 754       int64_t Max = Align * ((1LL << (width-1)) - 1);
 755       int64_t Min = -Align * (1LL << (width-1));
 756       return ((Val % Align) == 0) && (Val >= Min) && (Val <= Max);
 757     }
 758     return false;
 759   }
 760
 761   // checks whether this operand is a memory operand computed as an offset
 762   // applied to PC. the offset may have 8 bits of magnitude and is represented
 763   // with two bits of shift. textually it may be either [pc, #imm], #imm or
 764   // relocable expression...
 765   bool isThumbMemPC() const {
 766     int64_t Val = 0;
 767     if (isImm()) {
 768       if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
 769       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val);
 770       if (!CE) return false;
 771       Val = CE->getValue();
 772     }
 773     else if (isMem()) {
 774       if(!Memory.OffsetImm || Memory.OffsetRegNum) return false;
 775       if(Memory.BaseRegNum != ARM::PC) return false;
 776       Val = Memory.OffsetImm->getValue();
 777     }
 778     else return false;
 779     return ((Val % 4) == 0) && (Val >= 0) && (Val <= 1020);
 780   }
 781   bool isFPImm() const {
 782     if (!isImm()) return false;
 783     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 784     if (!CE) return false;
 785     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
 786     return Val != -1;
 787   }
 788   bool isFBits16() const {
 789     if (!isImm()) return false;
 790     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 791     if (!CE) return false;
 792     int64_t Value = CE->getValue();
 793     return Value >= 0 && Value <= 16;
 794   }
 795   bool isFBits32() const {
 796     if (!isImm()) return false;
 797     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 798     if (!CE) return false;
 799     int64_t Value = CE->getValue();
 800     return Value >= 1 && Value <= 32;
 801   }
 802   bool isImm8s4() const {
 803     if (!isImm()) return false;
 804     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 805     if (!CE) return false;
 806     int64_t Value = CE->getValue();
 807     return ((Value & 3) == 0) && Value >= -1020 && Value <= 1020;
 808   }
 809   bool isImm0_1020s4() const {
 810     if (!isImm()) return false;
 811     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 812     if (!CE) return false;
 813     int64_t Value = CE->getValue();
 814     return ((Value & 3) == 0) && Value >= 0 && Value <= 1020;
 815   }
 816   bool isImm0_508s4() const {
 817     if (!isImm()) return false;
 818     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 819     if (!CE) return false;
 820     int64_t Value = CE->getValue();
 821     return ((Value & 3) == 0) && Value >= 0 && Value <= 508;
 822   }
 823   bool isImm0_508s4Neg() const {
 824     if (!isImm()) return false;
 825     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 826     if (!CE) return false;
 827     int64_t Value = -CE->getValue();
 828     // explicitly exclude zero. we want that to use the normal 0_508 version.
 829     return ((Value & 3) == 0) && Value > 0 && Value <= 508;
 830   }
 831   bool isImm0_239() const {
 832     if (!isImm()) return false;
 833     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 834     if (!CE) return false;
 835     int64_t Value = CE->getValue();
 836     return Value >= 0 && Value < 240;
 837   }
 838   bool isImm0_255() const {
 839     if (!isImm()) return false;
 840     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 841     if (!CE) return false;
 842     int64_t Value = CE->getValue();
 843     return Value >= 0 && Value < 256;
 844   }
 845   bool isImm0_4095() const {
 846     if (!isImm()) return false;
 847     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 848     if (!CE) return false;
 849     int64_t Value = CE->getValue();
 850     return Value >= 0 && Value < 4096;
 851   }
 852   bool isImm0_4095Neg() const {
 853     if (!isImm()) return false;
 854     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 855     if (!CE) return false;
 856     int64_t Value = -CE->getValue();
 857     return Value > 0 && Value < 4096;
 858   }
 859   bool isImm0_1() const {
 860     if (!isImm()) return false;
 861     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 862     if (!CE) return false;
 863     int64_t Value = CE->getValue();
 864     return Value >= 0 && Value < 2;
 865   }
 866   bool isImm0_3() const {
 867     if (!isImm()) return false;
 868     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 869     if (!CE) return false;
 870     int64_t Value = CE->getValue();
 871     return Value >= 0 && Value < 4;
 872   }
 873   bool isImm0_7() const {
 874     if (!isImm()) return false;
 875     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 876     if (!CE) return false;
 877     int64_t Value = CE->getValue();
 878     return Value >= 0 && Value < 8;
 879   }
 880   bool isImm0_15() const {
 881     if (!isImm()) return false;
 882     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 883     if (!CE) return false;
 884     int64_t Value = CE->getValue();
 885     return Value >= 0 && Value < 16;
 886   }
 887   bool isImm0_31() const {
 888     if (!isImm()) return false;
 889     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 890     if (!CE) return false;
 891     int64_t Value = CE->getValue();
 892     return Value >= 0 && Value < 32;
 893   }
 894   bool isImm0_63() const {
 895     if (!isImm()) return false;
 896     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 897     if (!CE) return false;
 898     int64_t Value = CE->getValue();
 899     return Value >= 0 && Value < 64;
 900   }
 901   bool isImm8() const {
 902     if (!isImm()) return false;
 903     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 904     if (!CE) return false;
 905     int64_t Value = CE->getValue();
 906     return Value == 8;
 907   }
 908   bool isImm16() const {
 909     if (!isImm()) return false;
 910     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 911     if (!CE) return false;
 912     int64_t Value = CE->getValue();
 913     return Value == 16;
 914   }
 915   bool isImm32() const {
 916     if (!isImm()) return false;
 917     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 918     if (!CE) return false;
 919     int64_t Value = CE->getValue();
 920     return Value == 32;
 921   }
 922   bool isShrImm8() const {
 923     if (!isImm()) return false;
 924     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 925     if (!CE) return false;
 926     int64_t Value = CE->getValue();
 927     return Value > 0 && Value <= 8;
 928   }
 929   bool isShrImm16() const {
 930     if (!isImm()) return false;
 931     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 932     if (!CE) return false;
 933     int64_t Value = CE->getValue();
 934     return Value > 0 && Value <= 16;
 935   }
 936   bool isShrImm32() const {
 937     if (!isImm()) return false;
 938     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 939     if (!CE) return false;
 940     int64_t Value = CE->getValue();
 941     return Value > 0 && Value <= 32;
 942   }
 943   bool isShrImm64() const {
 944     if (!isImm()) return false;
 945     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 946     if (!CE) return false;
 947     int64_t Value = CE->getValue();
 948     return Value > 0 && Value <= 64;
 949   }
 950   bool isImm1_7() const {
 951     if (!isImm()) return false;
 952     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 953     if (!CE) return false;
 954     int64_t Value = CE->getValue();
 955     return Value > 0 && Value < 8;
 956   }
 957   bool isImm1_15() const {
 958     if (!isImm()) return false;
 959     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 960     if (!CE) return false;
 961     int64_t Value = CE->getValue();
 962     return Value > 0 && Value < 16;
 963   }
 964   bool isImm1_31() const {
 965     if (!isImm()) return false;
 966     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 967     if (!CE) return false;
 968     int64_t Value = CE->getValue();
 969     return Value > 0 && Value < 32;
 970   }
 971   bool isImm1_16() const {
 972     if (!isImm()) return false;
 973     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 974     if (!CE) return false;
 975     int64_t Value = CE->getValue();
 976     return Value > 0 && Value < 17;
 977   }
 978   bool isImm1_32() const {
 979     if (!isImm()) return false;
 980     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 981     if (!CE) return false;
 982     int64_t Value = CE->getValue();
 983     return Value > 0 && Value < 33;
 984   }
 985   bool isImm0_32() const {
 986     if (!isImm()) return false;
 987     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 988     if (!CE) return false;
 989     int64_t Value = CE->getValue();
 990     return Value >= 0 && Value < 33;
 991   }
 992   bool isImm0_65535() const {
 993     if (!isImm()) return false;
 994     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 995     if (!CE) return false;
 996     int64_t Value = CE->getValue();
 997     return Value >= 0 && Value < 65536;
 998   }
 999   bool isImm256_65535Expr() const {
1000     if (!isImm()) return false;
1001     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1002     // If it's not a constant expression, it'll generate a fixup and be
1003     // handled later.
1004     if (!CE) return true;
1005     int64_t Value = CE->getValue();
1006     return Value >= 256 && Value < 65536;
1007   }
1008   bool isImm0_65535Expr() const {
1009     if (!isImm()) return false;
1010     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1011     // If it's not a constant expression, it'll generate a fixup and be
1012     // handled later.
1013     if (!CE) return true;
1014     int64_t Value = CE->getValue();
1015     return Value >= 0 && Value < 65536;
1016   }
1017   bool isImm24bit() const {
1018     if (!isImm()) return false;
1019     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1020     if (!CE) return false;
1021     int64_t Value = CE->getValue();
1022     return Value >= 0 && Value <= 0xffffff;
1023   }
1024   bool isImmThumbSR() const {
1025     if (!isImm()) return false;
1026     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1027     if (!CE) return false;
1028     int64_t Value = CE->getValue();
1029     return Value > 0 && Value < 33;
1030   }
1031   bool isPKHLSLImm() const {
1032     if (!isImm()) return false;
1033     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1034     if (!CE) return false;
1035     int64_t Value = CE->getValue();
1036     return Value >= 0 && Value < 32;
1037   }
1038   bool isPKHASRImm() const {
1039     if (!isImm()) return false;
1040     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1041     if (!CE) return false;
1042     int64_t Value = CE->getValue();
1043     return Value > 0 && Value <= 32;
1044   }
1045   bool isAdrLabel() const {
1046     // If we have an immediate that's not a constant, treat it as a label
1047     // reference needing a fixup.
1048     if (isImm() && !isa<MCConstantExpr>(getImm()))
1049       return true;
1050
1051     // If it is a constant, it must fit into a modified immediate encoding.
1052     if (!isImm()) return false;
1053     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1054     if (!CE) return false;
1055     int64_t Value = CE->getValue();
1056     return (ARM_AM::getSOImmVal(Value) != -1 ||
1057             ARM_AM::getSOImmVal(-Value) != -1);
1058   }
1059   bool isT2SOImm() const {
1060     if (!isImm()) return false;
1061     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1062     if (!CE) return false;
1063     int64_t Value = CE->getValue();
1064     return ARM_AM::getT2SOImmVal(Value) != -1;
1065   }
1066   bool isT2SOImmNot() const {
1067     if (!isImm()) return false;
1068     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1069     if (!CE) return false;
1070     int64_t Value = CE->getValue();
1071     return ARM_AM::getT2SOImmVal(Value) == -1 &&
1072       ARM_AM::getT2SOImmVal(~Value) != -1;
1073   }
1074   bool isT2SOImmNeg() const {
1075     if (!isImm()) return false;
1076     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1077     if (!CE) return false;
1078     int64_t Value = CE->getValue();
1079     // Only use this when not representable as a plain so_imm.
1080     return ARM_AM::getT2SOImmVal(Value) == -1 &&
1081       ARM_AM::getT2SOImmVal(-Value) != -1;
1082   }
1083   bool isSetEndImm() const {
1084     if (!isImm()) return false;
1085     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1086     if (!CE) return false;
1087     int64_t Value = CE->getValue();
1088     return Value == 1 || Value == 0;
1089   }
1090   bool isReg() const override { return Kind == k_Register; }
1091   bool isRegList() const { return Kind == k_RegisterList; }
1092   bool isDPRRegList() const { return Kind == k_DPRRegisterList; }
1093   bool isSPRRegList() const { return Kind == k_SPRRegisterList; }
1094   bool isToken() const override { return Kind == k_Token; }
1095   bool isMemBarrierOpt() const { return Kind == k_MemBarrierOpt; }
1096   bool isInstSyncBarrierOpt() const { return Kind == k_InstSyncBarrierOpt; }
1097   bool isMem() const override { return Kind == k_Memory; }
1098   bool isShifterImm() const { return Kind == k_ShifterImmediate; }
1099   bool isRegShiftedReg() const { return Kind == k_ShiftedRegister; }
1100   bool isRegShiftedImm() const { return Kind == k_ShiftedImmediate; }
1101   bool isRotImm() const { return Kind == k_RotateImmediate; }
1102   bool isModImm() const { return Kind == k_ModifiedImmediate; }
1103   bool isModImmNot() const {
1104     if (!isImm()) return false;
1105     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1106     if (!CE) return false;
1107     int64_t Value = CE->getValue();
1108     return ARM_AM::getSOImmVal(~Value) != -1;
1109   }
1110   bool isModImmNeg() const {
1111     if (!isImm()) return false;
1112     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1113     if (!CE) return false;
1114     int64_t Value = CE->getValue();
1115     return ARM_AM::getSOImmVal(Value) == -1 &&
1116       ARM_AM::getSOImmVal(-Value) != -1;
1117   }
1118   bool isBitfield() const { return Kind == k_BitfieldDescriptor; }
1119   bool isPostIdxRegShifted() const { return Kind == k_PostIndexRegister; }
1120   bool isPostIdxReg() const {
1121     return Kind == k_PostIndexRegister && PostIdxReg.ShiftTy ==ARM_AM::no_shift;
1122   }
1123   bool isMemNoOffset(bool alignOK = false, unsigned Alignment = 0) const {
1124     if (!isMem())
1125       return false;
1126     // No offset of any kind.
1127     return Memory.OffsetRegNum == 0 && Memory.OffsetImm == nullptr &&
1128      (alignOK || Memory.Alignment == Alignment);
1129   }
1130   bool isMemPCRelImm12() const {
1131     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1132       return false;
1133     // Base register must be PC.
1134     if (Memory.BaseRegNum != ARM::PC)
1135       return false;
1136     // Immediate offset in range [-4095, 4095].
1137     if (!Memory.OffsetImm) return true;
1138     int64_t Val = Memory.OffsetImm->getValue();
1139     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1140   }
1141   bool isAlignedMemory() const {
1142     return isMemNoOffset(true);
1143   }
1144   bool isAlignedMemoryNone() const {
1145     return isMemNoOffset(false, 0);
1146   }
1147   bool isDupAlignedMemoryNone() const {
1148     return isMemNoOffset(false, 0);
1149   }
1150   bool isAlignedMemory16() const {
1151     if (isMemNoOffset(false, 2)) // alignment in bytes for 16-bits is 2.
1152       return true;
1153     return isMemNoOffset(false, 0);
1154   }
1155   bool isDupAlignedMemory16() const {
1156     if (isMemNoOffset(false, 2)) // alignment in bytes for 16-bits is 2.
1157       return true;
1158     return isMemNoOffset(false, 0);
1159   }
1160   bool isAlignedMemory32() const {
1161     if (isMemNoOffset(false, 4)) // alignment in bytes for 32-bits is 4.
1162       return true;
1163     return isMemNoOffset(false, 0);
1164   }
1165   bool isDupAlignedMemory32() const {
1166     if (isMemNoOffset(false, 4)) // alignment in bytes for 32-bits is 4.
1167       return true;
1168     return isMemNoOffset(false, 0);
1169   }
1170   bool isAlignedMemory64() const {
1171     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1172       return true;
1173     return isMemNoOffset(false, 0);
1174   }
1175   bool isDupAlignedMemory64() const {
1176     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1177       return true;
1178     return isMemNoOffset(false, 0);
1179   }
1180   bool isAlignedMemory64or128() const {
1181     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1182       return true;
1183     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1184       return true;
1185     return isMemNoOffset(false, 0);
1186   }
1187   bool isDupAlignedMemory64or128() const {
1188     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1189       return true;
1190     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1191       return true;
1192     return isMemNoOffset(false, 0);
1193   }
1194   bool isAlignedMemory64or128or256() const {
1195     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1196       return true;
1197     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1198       return true;
1199     if (isMemNoOffset(false, 32)) // alignment in bytes for 256-bits is 32.
1200       return true;
1201     return isMemNoOffset(false, 0);
1202   }
1203   bool isAddrMode2() const {
1204     if (!isMem() || Memory.Alignment != 0) return false;
1205     // Check for register offset.
1206     if (Memory.OffsetRegNum) return true;
1207     // Immediate offset in range [-4095, 4095].
1208     if (!Memory.OffsetImm) return true;
1209     int64_t Val = Memory.OffsetImm->getValue();
1210     return Val > -4096 && Val < 4096;
1211   }
1212   bool isAM2OffsetImm() const {
1213     if (!isImm()) return false;
1214     // Immediate offset in range [-4095, 4095].
1215     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1216     if (!CE) return false;
1217     int64_t Val = CE->getValue();
1218     return (Val == INT32_MIN) || (Val > -4096 && Val < 4096);
1219   }
1220   bool isAddrMode3() const {
1221     // If we have an immediate that's not a constant, treat it as a label
1222     // reference needing a fixup. If it is a constant, it's something else
1223     // and we reject it.
1224     if (isImm() && !isa<MCConstantExpr>(getImm()))
1225       return true;
1226     if (!isMem() || Memory.Alignment != 0) return false;
1227     // No shifts are legal for AM3.
1228     if (Memory.ShiftType != ARM_AM::no_shift) return false;
1229     // Check for register offset.
1230     if (Memory.OffsetRegNum) return true;
1231     // Immediate offset in range [-255, 255].
1232     if (!Memory.OffsetImm) return true;
1233     int64_t Val = Memory.OffsetImm->getValue();
1234     // The #-0 offset is encoded as INT32_MIN, and we have to check
1235     // for this too.
1236     return (Val > -256 && Val < 256) || Val == INT32_MIN;
1237   }
1238   bool isAM3Offset() const {
1239     if (Kind != k_Immediate && Kind != k_PostIndexRegister)
1240       return false;
1241     if (Kind == k_PostIndexRegister)
1242       return PostIdxReg.ShiftTy == ARM_AM::no_shift;
1243     // Immediate offset in range [-255, 255].
1244     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1245     if (!CE) return false;
1246     int64_t Val = CE->getValue();
1247     // Special case, #-0 is INT32_MIN.
1248     return (Val > -256 && Val < 256) || Val == INT32_MIN;
1249   }
1250   bool isAddrMode5() const {
1251     // If we have an immediate that's not a constant, treat it as a label
1252     // reference needing a fixup. If it is a constant, it's something else
1253     // and we reject it.
1254     if (isImm() && !isa<MCConstantExpr>(getImm()))
1255       return true;
1256     if (!isMem() || Memory.Alignment != 0) return false;
1257     // Check for register offset.
1258     if (Memory.OffsetRegNum) return false;
1259     // Immediate offset in range [-1020, 1020] and a multiple of 4.
1260     if (!Memory.OffsetImm) return true;
1261     int64_t Val = Memory.OffsetImm->getValue();
1262     return (Val >= -1020 && Val <= 1020 && ((Val & 3) == 0)) ||
1263       Val == INT32_MIN;
1264   }
1265   bool isMemTBB() const {
1266     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1267         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
1268       return false;
1269     return true;
1270   }
1271   bool isMemTBH() const {
1272     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1273         Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm != 1 ||
1274         Memory.Alignment != 0 )
1275       return false;
1276     return true;
1277   }
1278   bool isMemRegOffset() const {
1279     if (!isMem() || !Memory.OffsetRegNum || Memory.Alignment != 0)
1280       return false;
1281     return true;
1282   }
1283   bool isT2MemRegOffset() const {
1284     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1285         Memory.Alignment != 0)
1286       return false;
1287     // Only lsl #{0, 1, 2, 3} allowed.
1288     if (Memory.ShiftType == ARM_AM::no_shift)
1289       return true;
1290     if (Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm > 3)
1291       return false;
1292     return true;
1293   }
1294   bool isMemThumbRR() const {
1295     // Thumb reg+reg addressing is simple. Just two registers, a base and
1296     // an offset. No shifts, negations or any other complicating factors.
1297     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1298         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
1299       return false;
1300     return isARMLowRegister(Memory.BaseRegNum) &&
1301       (!Memory.OffsetRegNum || isARMLowRegister(Memory.OffsetRegNum));
1302   }
1303   bool isMemThumbRIs4() const {
1304     if (!isMem() || Memory.OffsetRegNum != 0 ||
1305         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1306       return false;
1307     // Immediate offset, multiple of 4 in range [0, 124].
1308     if (!Memory.OffsetImm) return true;
1309     int64_t Val = Memory.OffsetImm->getValue();
1310     return Val >= 0 && Val <= 124 && (Val % 4) == 0;
1311   }
1312   bool isMemThumbRIs2() const {
1313     if (!isMem() || Memory.OffsetRegNum != 0 ||
1314         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1315       return false;
1316     // Immediate offset, multiple of 4 in range [0, 62].
1317     if (!Memory.OffsetImm) return true;
1318     int64_t Val = Memory.OffsetImm->getValue();
1319     return Val >= 0 && Val <= 62 && (Val % 2) == 0;
1320   }
1321   bool isMemThumbRIs1() const {
1322     if (!isMem() || Memory.OffsetRegNum != 0 ||
1323         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1324       return false;
1325     // Immediate offset in range [0, 31].
1326     if (!Memory.OffsetImm) return true;
1327     int64_t Val = Memory.OffsetImm->getValue();
1328     return Val >= 0 && Val <= 31;
1329   }
1330   bool isMemThumbSPI() const {
1331     if (!isMem() || Memory.OffsetRegNum != 0 ||
1332         Memory.BaseRegNum != ARM::SP || Memory.Alignment != 0)
1333       return false;
1334     // Immediate offset, multiple of 4 in range [0, 1020].
1335     if (!Memory.OffsetImm) return true;
1336     int64_t Val = Memory.OffsetImm->getValue();
1337     return Val >= 0 && Val <= 1020 && (Val % 4) == 0;
1338   }
1339   bool isMemImm8s4Offset() const {
1340     // If we have an immediate that's not a constant, treat it as a label
1341     // reference needing a fixup. If it is a constant, it's something else
1342     // and we reject it.
1343     if (isImm() && !isa<MCConstantExpr>(getImm()))
1344       return true;
1345     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1346       return false;
1347     // Immediate offset a multiple of 4 in range [-1020, 1020].
1348     if (!Memory.OffsetImm) return true;
1349     int64_t Val = Memory.OffsetImm->getValue();
1350     // Special case, #-0 is INT32_MIN.
1351     return (Val >= -1020 && Val <= 1020 && (Val & 3) == 0) || Val == INT32_MIN;
1352   }
1353   bool isMemImm0_1020s4Offset() const {
1354     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1355       return false;
1356     // Immediate offset a multiple of 4 in range [0, 1020].
1357     if (!Memory.OffsetImm) return true;
1358     int64_t Val = Memory.OffsetImm->getValue();
1359     return Val >= 0 && Val <= 1020 && (Val & 3) == 0;
1360   }
1361   bool isMemImm8Offset() const {
1362     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1363       return false;
1364     // Base reg of PC isn't allowed for these encodings.
1365     if (Memory.BaseRegNum == ARM::PC) return false;
1366     // Immediate offset in range [-255, 255].
1367     if (!Memory.OffsetImm) return true;
1368     int64_t Val = Memory.OffsetImm->getValue();
1369     return (Val == INT32_MIN) || (Val > -256 && Val < 256);
1370   }
1371   bool isMemPosImm8Offset() const {
1372     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1373       return false;
1374     // Immediate offset in range [0, 255].
1375     if (!Memory.OffsetImm) return true;
1376     int64_t Val = Memory.OffsetImm->getValue();
1377     return Val >= 0 && Val < 256;
1378   }
1379   bool isMemNegImm8Offset() const {
1380     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1381       return false;
1382     // Base reg of PC isn't allowed for these encodings.
1383     if (Memory.BaseRegNum == ARM::PC) return false;
1384     // Immediate offset in range [-255, -1].
1385     if (!Memory.OffsetImm) return false;
1386     int64_t Val = Memory.OffsetImm->getValue();
1387     return (Val == INT32_MIN) || (Val > -256 && Val < 0);
1388   }
1389   bool isMemUImm12Offset() const {
1390     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1391       return false;
1392     // Immediate offset in range [0, 4095].
1393     if (!Memory.OffsetImm) return true;
1394     int64_t Val = Memory.OffsetImm->getValue();
1395     return (Val >= 0 && Val < 4096);
1396   }
1397   bool isMemImm12Offset() const {
1398     // If we have an immediate that's not a constant, treat it as a label
1399     // reference needing a fixup. If it is a constant, it's something else
1400     // and we reject it.
1401     if (isImm() && !isa<MCConstantExpr>(getImm()))
1402       return true;
1403
1404     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1405       return false;
1406     // Immediate offset in range [-4095, 4095].
1407     if (!Memory.OffsetImm) return true;
1408     int64_t Val = Memory.OffsetImm->getValue();
1409     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1410   }
1411   bool isPostIdxImm8() const {
1412     if (!isImm()) return false;
1413     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1414     if (!CE) return false;
1415     int64_t Val = CE->getValue();
1416     return (Val > -256 && Val < 256) || (Val == INT32_MIN);
1417   }
1418   bool isPostIdxImm8s4() const {
1419     if (!isImm()) return false;
1420     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1421     if (!CE) return false;
1422     int64_t Val = CE->getValue();
1423     return ((Val & 3) == 0 && Val >= -1020 && Val <= 1020) ||
1424       (Val == INT32_MIN);
1425   }
1426
1427   bool isMSRMask() const { return Kind == k_MSRMask; }
1428   bool isBankedReg() const { return Kind == k_BankedReg; }
1429   bool isProcIFlags() const { return Kind == k_ProcIFlags; }
1430
1431   // NEON operands.
1432   bool isSingleSpacedVectorList() const {
1433     return Kind == k_VectorList && !VectorList.isDoubleSpaced;
1434   }
1435   bool isDoubleSpacedVectorList() const {
1436     return Kind == k_VectorList && VectorList.isDoubleSpaced;
1437   }
1438   bool isVecListOneD() const {
1439     if (!isSingleSpacedVectorList()) return false;
1440     return VectorList.Count == 1;
1441   }
1442
1443   bool isVecListDPair() const {
1444     if (!isSingleSpacedVectorList()) return false;
1445     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1446               .contains(VectorList.RegNum));
1447   }
1448
1449   bool isVecListThreeD() const {
1450     if (!isSingleSpacedVectorList()) return false;
1451     return VectorList.Count == 3;
1452   }
1453
1454   bool isVecListFourD() const {
1455     if (!isSingleSpacedVectorList()) return false;
1456     return VectorList.Count == 4;
1457   }
1458
1459   bool isVecListDPairSpaced() const {
1460     if (Kind != k_VectorList) return false;
1461     if (isSingleSpacedVectorList()) return false;
1462     return (ARMMCRegisterClasses[ARM::DPairSpcRegClassID]
1463               .contains(VectorList.RegNum));
1464   }
1465
1466   bool isVecListThreeQ() const {
1467     if (!isDoubleSpacedVectorList()) return false;
1468     return VectorList.Count == 3;
1469   }
1470
1471   bool isVecListFourQ() const {
1472     if (!isDoubleSpacedVectorList()) return false;
1473     return VectorList.Count == 4;
1474   }
1475
1476   bool isSingleSpacedVectorAllLanes() const {
1477     return Kind == k_VectorListAllLanes && !VectorList.isDoubleSpaced;
1478   }
1479   bool isDoubleSpacedVectorAllLanes() const {
1480     return Kind == k_VectorListAllLanes && VectorList.isDoubleSpaced;
1481   }
1482   bool isVecListOneDAllLanes() const {
1483     if (!isSingleSpacedVectorAllLanes()) return false;
1484     return VectorList.Count == 1;
1485   }
1486
1487   bool isVecListDPairAllLanes() const {
1488     if (!isSingleSpacedVectorAllLanes()) return false;
1489     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1490               .contains(VectorList.RegNum));
1491   }
1492
1493   bool isVecListDPairSpacedAllLanes() const {
1494     if (!isDoubleSpacedVectorAllLanes()) return false;
1495     return VectorList.Count == 2;
1496   }
1497
1498   bool isVecListThreeDAllLanes() const {
1499     if (!isSingleSpacedVectorAllLanes()) return false;
1500     return VectorList.Count == 3;
1501   }
1502
1503   bool isVecListThreeQAllLanes() const {
1504     if (!isDoubleSpacedVectorAllLanes()) return false;
1505     return VectorList.Count == 3;
1506   }
1507
1508   bool isVecListFourDAllLanes() const {
1509     if (!isSingleSpacedVectorAllLanes()) return false;
1510     return VectorList.Count == 4;
1511   }
1512
1513   bool isVecListFourQAllLanes() const {
1514     if (!isDoubleSpacedVectorAllLanes()) return false;
1515     return VectorList.Count == 4;
1516   }
1517
1518   bool isSingleSpacedVectorIndexed() const {
1519     return Kind == k_VectorListIndexed && !VectorList.isDoubleSpaced;
1520   }
1521   bool isDoubleSpacedVectorIndexed() const {
1522     return Kind == k_VectorListIndexed && VectorList.isDoubleSpaced;
1523   }
1524   bool isVecListOneDByteIndexed() const {
1525     if (!isSingleSpacedVectorIndexed()) return false;
1526     return VectorList.Count == 1 && VectorList.LaneIndex <= 7;
1527   }
1528
1529   bool isVecListOneDHWordIndexed() const {
1530     if (!isSingleSpacedVectorIndexed()) return false;
1531     return VectorList.Count == 1 && VectorList.LaneIndex <= 3;
1532   }
1533
1534   bool isVecListOneDWordIndexed() const {
1535     if (!isSingleSpacedVectorIndexed()) return false;
1536     return VectorList.Count == 1 && VectorList.LaneIndex <= 1;
1537   }
1538
1539   bool isVecListTwoDByteIndexed() const {
1540     if (!isSingleSpacedVectorIndexed()) return false;
1541     return VectorList.Count == 2 && VectorList.LaneIndex <= 7;
1542   }
1543
1544   bool isVecListTwoDHWordIndexed() const {
1545     if (!isSingleSpacedVectorIndexed()) return false;
1546     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1547   }
1548
1549   bool isVecListTwoQWordIndexed() const {
1550     if (!isDoubleSpacedVectorIndexed()) return false;
1551     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1552   }
1553
1554   bool isVecListTwoQHWordIndexed() const {
1555     if (!isDoubleSpacedVectorIndexed()) return false;
1556     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1557   }
1558
1559   bool isVecListTwoDWordIndexed() const {
1560     if (!isSingleSpacedVectorIndexed()) return false;
1561     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1562   }
1563
1564   bool isVecListThreeDByteIndexed() const {
1565     if (!isSingleSpacedVectorIndexed()) return false;
1566     return VectorList.Count == 3 && VectorList.LaneIndex <= 7;
1567   }
1568
1569   bool isVecListThreeDHWordIndexed() const {
1570     if (!isSingleSpacedVectorIndexed()) return false;
1571     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1572   }
1573
1574   bool isVecListThreeQWordIndexed() const {
1575     if (!isDoubleSpacedVectorIndexed()) return false;
1576     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1577   }
1578
1579   bool isVecListThreeQHWordIndexed() const {
1580     if (!isDoubleSpacedVectorIndexed()) return false;
1581     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1582   }
1583
1584   bool isVecListThreeDWordIndexed() const {
1585     if (!isSingleSpacedVectorIndexed()) return false;
1586     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1587   }
1588
1589   bool isVecListFourDByteIndexed() const {
1590     if (!isSingleSpacedVectorIndexed()) return false;
1591     return VectorList.Count == 4 && VectorList.LaneIndex <= 7;
1592   }
1593
1594   bool isVecListFourDHWordIndexed() const {
1595     if (!isSingleSpacedVectorIndexed()) return false;
1596     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1597   }
1598
1599   bool isVecListFourQWordIndexed() const {
1600     if (!isDoubleSpacedVectorIndexed()) return false;
1601     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1602   }
1603
1604   bool isVecListFourQHWordIndexed() const {
1605     if (!isDoubleSpacedVectorIndexed()) return false;
1606     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1607   }
1608
1609   bool isVecListFourDWordIndexed() const {
1610     if (!isSingleSpacedVectorIndexed()) return false;
1611     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1612   }
1613
1614   bool isVectorIndex8() const {
1615     if (Kind != k_VectorIndex) return false;
1616     return VectorIndex.Val < 8;
1617   }
1618   bool isVectorIndex16() const {
1619     if (Kind != k_VectorIndex) return false;
1620     return VectorIndex.Val < 4;
1621   }
1622   bool isVectorIndex32() const {
1623     if (Kind != k_VectorIndex) return false;
1624     return VectorIndex.Val < 2;
1625   }
1626
1627   bool isNEONi8splat() const {
1628     if (!isImm()) return false;
1629     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1630     // Must be a constant.
1631     if (!CE) return false;
1632     int64_t Value = CE->getValue();
1633     // i8 value splatted across 8 bytes. The immediate is just the 8 byte
1634     // value.
1635     return Value >= 0 && Value < 256;
1636   }
1637
1638   bool isNEONi16splat() const {
1639     if (isNEONByteReplicate(2))
1640       return false; // Leave that for bytes replication and forbid by default.
1641     if (!isImm())
1642       return false;
1643     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1644     // Must be a constant.
1645     if (!CE) return false;
1646     unsigned Value = CE->getValue();
1647     return ARM_AM::isNEONi16splat(Value);
1648   }
1649
1650   bool isNEONi16splatNot() const {
1651     if (!isImm())
1652       return false;
1653     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1654     // Must be a constant.
1655     if (!CE) return false;
1656     unsigned Value = CE->getValue();
1657     return ARM_AM::isNEONi16splat(~Value & 0xffff);
1658   }
1659
1660   bool isNEONi32splat() const {
1661     if (isNEONByteReplicate(4))
1662       return false; // Leave that for bytes replication and forbid by default.
1663     if (!isImm())
1664       return false;
1665     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1666     // Must be a constant.
1667     if (!CE) return false;
1668     unsigned Value = CE->getValue();
1669     return ARM_AM::isNEONi32splat(Value);
1670   }
1671
1672   bool isNEONi32splatNot() const {
1673     if (!isImm())
1674       return false;
1675     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1676     // Must be a constant.
1677     if (!CE) return false;
1678     unsigned Value = CE->getValue();
1679     return ARM_AM::isNEONi32splat(~Value);
1680   }
1681
1682   bool isNEONByteReplicate(unsigned NumBytes) const {
1683     if (!isImm())
1684       return false;
1685     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1686     // Must be a constant.
1687     if (!CE)
1688       return false;
1689     int64_t Value = CE->getValue();
1690     if (!Value)
1691       return false; // Don't bother with zero.
1692
1693     unsigned char B = Value & 0xff;
1694     for (unsigned i = 1; i < NumBytes; ++i) {
1695       Value >>= 8;
1696       if ((Value & 0xff) != B)
1697         return false;
1698     }
1699     return true;
1700   }
1701   bool isNEONi16ByteReplicate() const { return isNEONByteReplicate(2); }
1702   bool isNEONi32ByteReplicate() const { return isNEONByteReplicate(4); }
1703   bool isNEONi32vmov() const {
1704     if (isNEONByteReplicate(4))
1705       return false; // Let it to be classified as byte-replicate case.
1706     if (!isImm())
1707       return false;
1708     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1709     // Must be a constant.
1710     if (!CE)
1711       return false;
1712     int64_t Value = CE->getValue();
1713     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1714     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1715     // FIXME: This is probably wrong and a copy and paste from previous example
1716     return (Value >= 0 && Value < 256) ||
1717       (Value >= 0x0100 && Value <= 0xff00) ||
1718       (Value >= 0x010000 && Value <= 0xff0000) ||
1719       (Value >= 0x01000000 && Value <= 0xff000000) ||
1720       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1721       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1722   }
1723   bool isNEONi32vmovNeg() const {
1724     if (!isImm()) return false;
1725     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1726     // Must be a constant.
1727     if (!CE) return false;
1728     int64_t Value = ~CE->getValue();
1729     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1730     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1731     // FIXME: This is probably wrong and a copy and paste from previous example
1732     return (Value >= 0 && Value < 256) ||
1733       (Value >= 0x0100 && Value <= 0xff00) ||
1734       (Value >= 0x010000 && Value <= 0xff0000) ||
1735       (Value >= 0x01000000 && Value <= 0xff000000) ||
1736       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1737       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1738   }
1739
1740   bool isNEONi64splat() const {
1741     if (!isImm()) return false;
1742     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1743     // Must be a constant.
1744     if (!CE) return false;
1745     uint64_t Value = CE->getValue();
1746     // i64 value with each byte being either 0 or 0xff.
1747     for (unsigned i = 0; i < 8; ++i)
1748       if ((Value & 0xff) != 0 && (Value & 0xff) != 0xff) return false;
1749     return true;
1750   }
1751
1752   void addExpr(MCInst &Inst, const MCExpr *Expr) const {
1753     // Add as immediates when possible.  Null MCExpr = 0.
1754     if (!Expr)
1755       Inst.addOperand(MCOperand::createImm(0));
1756     else if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr))
1757       Inst.addOperand(MCOperand::createImm(CE->getValue()));
1758     else
1759       Inst.addOperand(MCOperand::createExpr(Expr));
1760   }
1761
1762   void addCondCodeOperands(MCInst &Inst, unsigned N) const {
1763     assert(N == 2 && "Invalid number of operands!");
1764     Inst.addOperand(MCOperand::createImm(unsigned(getCondCode())));
1765     unsigned RegNum = getCondCode() == ARMCC::AL ? 0: ARM::CPSR;
1766     Inst.addOperand(MCOperand::createReg(RegNum));
1767   }
1768
1769   void addCoprocNumOperands(MCInst &Inst, unsigned N) const {
1770     assert(N == 1 && "Invalid number of operands!");
1771     Inst.addOperand(MCOperand::createImm(getCoproc()));
1772   }
1773
1774   void addCoprocRegOperands(MCInst &Inst, unsigned N) const {
1775     assert(N == 1 && "Invalid number of operands!");
1776     Inst.addOperand(MCOperand::createImm(getCoproc()));
1777   }
1778
1779   void addCoprocOptionOperands(MCInst &Inst, unsigned N) const {
1780     assert(N == 1 && "Invalid number of operands!");
1781     Inst.addOperand(MCOperand::createImm(CoprocOption.Val));
1782   }
1783
1784   void addITMaskOperands(MCInst &Inst, unsigned N) const {
1785     assert(N == 1 && "Invalid number of operands!");
1786     Inst.addOperand(MCOperand::createImm(ITMask.Mask));
1787   }
1788
1789   void addITCondCodeOperands(MCInst &Inst, unsigned N) const {
1790     assert(N == 1 && "Invalid number of operands!");
1791     Inst.addOperand(MCOperand::createImm(unsigned(getCondCode())));
1792   }
1793
1794   void addCCOutOperands(MCInst &Inst, unsigned N) const {
1795     assert(N == 1 && "Invalid number of operands!");
1796     Inst.addOperand(MCOperand::createReg(getReg()));
1797   }
1798
1799   void addRegOperands(MCInst &Inst, unsigned N) const {
1800     assert(N == 1 && "Invalid number of operands!");
1801     Inst.addOperand(MCOperand::createReg(getReg()));
1802   }
1803
1804   void addRegShiftedRegOperands(MCInst &Inst, unsigned N) const {
1805     assert(N == 3 && "Invalid number of operands!");
1806     assert(isRegShiftedReg() &&
1807            "addRegShiftedRegOperands() on non-RegShiftedReg!");
1808     Inst.addOperand(MCOperand::createReg(RegShiftedReg.SrcReg));
1809     Inst.addOperand(MCOperand::createReg(RegShiftedReg.ShiftReg));
1810     Inst.addOperand(MCOperand::createImm(
1811       ARM_AM::getSORegOpc(RegShiftedReg.ShiftTy, RegShiftedReg.ShiftImm)));
1812   }
1813
1814   void addRegShiftedImmOperands(MCInst &Inst, unsigned N) const {
1815     assert(N == 2 && "Invalid number of operands!");
1816     assert(isRegShiftedImm() &&
1817            "addRegShiftedImmOperands() on non-RegShiftedImm!");
1818     Inst.addOperand(MCOperand::createReg(RegShiftedImm.SrcReg));
1819     // Shift of #32 is encoded as 0 where permitted
1820     unsigned Imm = (RegShiftedImm.ShiftImm == 32 ? 0 : RegShiftedImm.ShiftImm);
1821     Inst.addOperand(MCOperand::createImm(
1822       ARM_AM::getSORegOpc(RegShiftedImm.ShiftTy, Imm)));
1823   }
1824
1825   void addShifterImmOperands(MCInst &Inst, unsigned N) const {
1826     assert(N == 1 && "Invalid number of operands!");
1827     Inst.addOperand(MCOperand::createImm((ShifterImm.isASR << 5) |
1828                                          ShifterImm.Imm));
1829   }
1830
1831   void addRegListOperands(MCInst &Inst, unsigned N) const {
1832     assert(N == 1 && "Invalid number of operands!");
1833     const SmallVectorImpl<unsigned> &RegList = getRegList();
1834     for (SmallVectorImpl<unsigned>::const_iterator
1835            I = RegList.begin(), E = RegList.end(); I != E; ++I)
1836       Inst.addOperand(MCOperand::createReg(*I));
1837   }
1838
1839   void addDPRRegListOperands(MCInst &Inst, unsigned N) const {
1840     addRegListOperands(Inst, N);
1841   }
1842
1843   void addSPRRegListOperands(MCInst &Inst, unsigned N) const {
1844     addRegListOperands(Inst, N);
1845   }
1846
1847   void addRotImmOperands(MCInst &Inst, unsigned N) const {
1848     assert(N == 1 && "Invalid number of operands!");
1849     // Encoded as val>>3. The printer handles display as 8, 16, 24.
1850     Inst.addOperand(MCOperand::createImm(RotImm.Imm >> 3));
1851   }
1852
1853   void addModImmOperands(MCInst &Inst, unsigned N) const {
1854     assert(N == 1 && "Invalid number of operands!");
1855
1856     // Support for fixups (MCFixup)
1857     if (isImm())
1858       return addImmOperands(Inst, N);
1859
1860     Inst.addOperand(MCOperand::createImm(ModImm.Bits | (ModImm.Rot << 7)));
1861   }
1862
1863   void addModImmNotOperands(MCInst &Inst, unsigned N) const {
1864     assert(N == 1 && "Invalid number of operands!");
1865     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1866     uint32_t Enc = ARM_AM::getSOImmVal(~CE->getValue());
1867     Inst.addOperand(MCOperand::createImm(Enc));
1868   }
1869
1870   void addModImmNegOperands(MCInst &Inst, unsigned N) const {
1871     assert(N == 1 && "Invalid number of operands!");
1872     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1873     uint32_t Enc = ARM_AM::getSOImmVal(-CE->getValue());
1874     Inst.addOperand(MCOperand::createImm(Enc));
1875   }
1876
1877   void addBitfieldOperands(MCInst &Inst, unsigned N) const {
1878     assert(N == 1 && "Invalid number of operands!");
1879     // Munge the lsb/width into a bitfield mask.
1880     unsigned lsb = Bitfield.LSB;
1881     unsigned width = Bitfield.Width;
1882     // Make a 32-bit mask w/ the referenced bits clear and all other bits set.
1883     uint32_t Mask = ~(((uint32_t)0xffffffff >> lsb) << (32 - width) >>
1884                       (32 - (lsb + width)));
1885     Inst.addOperand(MCOperand::createImm(Mask));
1886   }
1887
1888   void addImmOperands(MCInst &Inst, unsigned N) const {
1889     assert(N == 1 && "Invalid number of operands!");
1890     addExpr(Inst, getImm());
1891   }
1892
1893   void addFBits16Operands(MCInst &Inst, unsigned N) const {
1894     assert(N == 1 && "Invalid number of operands!");
1895     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1896     Inst.addOperand(MCOperand::createImm(16 - CE->getValue()));
1897   }
1898
1899   void addFBits32Operands(MCInst &Inst, unsigned N) const {
1900     assert(N == 1 && "Invalid number of operands!");
1901     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1902     Inst.addOperand(MCOperand::createImm(32 - CE->getValue()));
1903   }
1904
1905   void addFPImmOperands(MCInst &Inst, unsigned N) const {
1906     assert(N == 1 && "Invalid number of operands!");
1907     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1908     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
1909     Inst.addOperand(MCOperand::createImm(Val));
1910   }
1911
1912   void addImm8s4Operands(MCInst &Inst, unsigned N) const {
1913     assert(N == 1 && "Invalid number of operands!");
1914     // FIXME: We really want to scale the value here, but the LDRD/STRD
1915     // instruction don't encode operands that way yet.
1916     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1917     Inst.addOperand(MCOperand::createImm(CE->getValue()));
1918   }
1919
1920   void addImm0_1020s4Operands(MCInst &Inst, unsigned N) const {
1921     assert(N == 1 && "Invalid number of operands!");
1922     // The immediate is scaled by four in the encoding and is stored
1923     // in the MCInst as such. Lop off the low two bits here.
1924     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1925     Inst.addOperand(MCOperand::createImm(CE->getValue() / 4));
1926   }
1927
1928   void addImm0_508s4NegOperands(MCInst &Inst, unsigned N) const {
1929     assert(N == 1 && "Invalid number of operands!");
1930     // The immediate is scaled by four in the encoding and is stored
1931     // in the MCInst as such. Lop off the low two bits here.
1932     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1933     Inst.addOperand(MCOperand::createImm(-(CE->getValue() / 4)));
1934   }
1935
1936   void addImm0_508s4Operands(MCInst &Inst, unsigned N) const {
1937     assert(N == 1 && "Invalid number of operands!");
1938     // The immediate is scaled by four in the encoding and is stored
1939     // in the MCInst as such. Lop off the low two bits here.
1940     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1941     Inst.addOperand(MCOperand::createImm(CE->getValue() / 4));
1942   }
1943
1944   void addImm1_16Operands(MCInst &Inst, unsigned N) const {
1945     assert(N == 1 && "Invalid number of operands!");
1946     // The constant encodes as the immediate-1, and we store in the instruction
1947     // the bits as encoded, so subtract off one here.
1948     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1949     Inst.addOperand(MCOperand::createImm(CE->getValue() - 1));
1950   }
1951
1952   void addImm1_32Operands(MCInst &Inst, unsigned N) const {
1953     assert(N == 1 && "Invalid number of operands!");
1954     // The constant encodes as the immediate-1, and we store in the instruction
1955     // the bits as encoded, so subtract off one here.
1956     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1957     Inst.addOperand(MCOperand::createImm(CE->getValue() - 1));
1958   }
1959
1960   void addImmThumbSROperands(MCInst &Inst, unsigned N) const {
1961     assert(N == 1 && "Invalid number of operands!");
1962     // The constant encodes as the immediate, except for 32, which encodes as
1963     // zero.
1964     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1965     unsigned Imm = CE->getValue();
1966     Inst.addOperand(MCOperand::createImm((Imm == 32 ? 0 : Imm)));
1967   }
1968
1969   void addPKHASRImmOperands(MCInst &Inst, unsigned N) const {
1970     assert(N == 1 && "Invalid number of operands!");
1971     // An ASR value of 32 encodes as 0, so that's how we want to add it to
1972     // the instruction as well.
1973     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1974     int Val = CE->getValue();
1975     Inst.addOperand(MCOperand::createImm(Val == 32 ? 0 : Val));
1976   }
1977
1978   void addT2SOImmNotOperands(MCInst &Inst, unsigned N) const {
1979     assert(N == 1 && "Invalid number of operands!");
1980     // The operand is actually a t2_so_imm, but we have its bitwise
1981     // negation in the assembly source, so twiddle it here.
1982     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1983     Inst.addOperand(MCOperand::createImm(~CE->getValue()));
1984   }
1985
1986   void addT2SOImmNegOperands(MCInst &Inst, unsigned N) const {
1987     assert(N == 1 && "Invalid number of operands!");
1988     // The operand is actually a t2_so_imm, but we have its
1989     // negation in the assembly source, so twiddle it here.
1990     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1991     Inst.addOperand(MCOperand::createImm(-CE->getValue()));
1992   }
1993
1994   void addImm0_4095NegOperands(MCInst &Inst, unsigned N) const {
1995     assert(N == 1 && "Invalid number of operands!");
1996     // The operand is actually an imm0_4095, but we have its
1997     // negation in the assembly source, so twiddle it here.
1998     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1999     Inst.addOperand(MCOperand::createImm(-CE->getValue()));
2000   }
2001
2002   void addUnsignedOffset_b8s2Operands(MCInst &Inst, unsigned N) const {
2003     if(const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm())) {
2004       Inst.addOperand(MCOperand::createImm(CE->getValue() >> 2));
2005       return;
2006     }
2007
2008     const MCSymbolRefExpr *SR = dyn_cast<MCSymbolRefExpr>(Imm.Val);
2009     assert(SR && "Unknown value type!");
2010     Inst.addOperand(MCOperand::createExpr(SR));
2011   }
2012
2013   void addThumbMemPCOperands(MCInst &Inst, unsigned N) const {
2014     assert(N == 1 && "Invalid number of operands!");
2015     if (isImm()) {
2016       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2017       if (CE) {
2018         Inst.addOperand(MCOperand::createImm(CE->getValue()));
2019         return;
2020       }
2021
2022       const MCSymbolRefExpr *SR = dyn_cast<MCSymbolRefExpr>(Imm.Val);
2023       assert(SR && "Unknown value type!");
2024       Inst.addOperand(MCOperand::createExpr(SR));
2025       return;
2026     }
2027
2028     assert(isMem()  && "Unknown value type!");
2029     assert(isa<MCConstantExpr>(Memory.OffsetImm) && "Unknown value type!");
2030     Inst.addOperand(MCOperand::createImm(Memory.OffsetImm->getValue()));
2031   }
2032
2033   void addMemBarrierOptOperands(MCInst &Inst, unsigned N) const {
2034     assert(N == 1 && "Invalid number of operands!");
2035     Inst.addOperand(MCOperand::createImm(unsigned(getMemBarrierOpt())));
2036   }
2037
2038   void addInstSyncBarrierOptOperands(MCInst &Inst, unsigned N) const {
2039     assert(N == 1 && "Invalid number of operands!");
2040     Inst.addOperand(MCOperand::createImm(unsigned(getInstSyncBarrierOpt())));
2041   }
2042
2043   void addMemNoOffsetOperands(MCInst &Inst, unsigned N) const {
2044     assert(N == 1 && "Invalid number of operands!");
2045     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2046   }
2047
2048   void addMemPCRelImm12Operands(MCInst &Inst, unsigned N) const {
2049     assert(N == 1 && "Invalid number of operands!");
2050     int32_t Imm = Memory.OffsetImm->getValue();
2051     Inst.addOperand(MCOperand::createImm(Imm));
2052   }
2053
2054   void addAdrLabelOperands(MCInst &Inst, unsigned N) const {
2055     assert(N == 1 && "Invalid number of operands!");
2056     assert(isImm() && "Not an immediate!");
2057
2058     // If we have an immediate that's not a constant, treat it as a label
2059     // reference needing a fixup.
2060     if (!isa<MCConstantExpr>(getImm())) {
2061       Inst.addOperand(MCOperand::createExpr(getImm()));
2062       return;
2063     }
2064
2065     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2066     int Val = CE->getValue();
2067     Inst.addOperand(MCOperand::createImm(Val));
2068   }
2069
2070   void addAlignedMemoryOperands(MCInst &Inst, unsigned N) const {
2071     assert(N == 2 && "Invalid number of operands!");
2072     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2073     Inst.addOperand(MCOperand::createImm(Memory.Alignment));
2074   }
2075
2076   void addDupAlignedMemoryNoneOperands(MCInst &Inst, unsigned N) const {
2077     addAlignedMemoryOperands(Inst, N);
2078   }
2079
2080   void addAlignedMemoryNoneOperands(MCInst &Inst, unsigned N) const {
2081     addAlignedMemoryOperands(Inst, N);
2082   }
2083
2084   void addAlignedMemory16Operands(MCInst &Inst, unsigned N) const {
2085     addAlignedMemoryOperands(Inst, N);
2086   }
2087
2088   void addDupAlignedMemory16Operands(MCInst &Inst, unsigned N) const {
2089     addAlignedMemoryOperands(Inst, N);
2090   }
2091
2092   void addAlignedMemory32Operands(MCInst &Inst, unsigned N) const {
2093     addAlignedMemoryOperands(Inst, N);
2094   }
2095
2096   void addDupAlignedMemory32Operands(MCInst &Inst, unsigned N) const {
2097     addAlignedMemoryOperands(Inst, N);
2098   }
2099
2100   void addAlignedMemory64Operands(MCInst &Inst, unsigned N) const {
2101     addAlignedMemoryOperands(Inst, N);
2102   }
2103
2104   void addDupAlignedMemory64Operands(MCInst &Inst, unsigned N) const {
2105     addAlignedMemoryOperands(Inst, N);
2106   }
2107
2108   void addAlignedMemory64or128Operands(MCInst &Inst, unsigned N) const {
2109     addAlignedMemoryOperands(Inst, N);
2110   }
2111
2112   void addDupAlignedMemory64or128Operands(MCInst &Inst, unsigned N) const {
2113     addAlignedMemoryOperands(Inst, N);
2114   }
2115
2116   void addAlignedMemory64or128or256Operands(MCInst &Inst, unsigned N) const {
2117     addAlignedMemoryOperands(Inst, N);
2118   }
2119
2120   void addAddrMode2Operands(MCInst &Inst, unsigned N) const {
2121     assert(N == 3 && "Invalid number of operands!");
2122     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2123     if (!Memory.OffsetRegNum) {
2124       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2125       // Special case for #-0
2126       if (Val == INT32_MIN) Val = 0;
2127       if (Val < 0) Val = -Val;
2128       Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
2129     } else {
2130       // For register offset, we encode the shift type and negation flag
2131       // here.
2132       Val = ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
2133                               Memory.ShiftImm, Memory.ShiftType);
2134     }
2135     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2136     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2137     Inst.addOperand(MCOperand::createImm(Val));
2138   }
2139
2140   void addAM2OffsetImmOperands(MCInst &Inst, unsigned N) const {
2141     assert(N == 2 && "Invalid number of operands!");
2142     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2143     assert(CE && "non-constant AM2OffsetImm operand!");
2144     int32_t Val = CE->getValue();
2145     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2146     // Special case for #-0
2147     if (Val == INT32_MIN) Val = 0;
2148     if (Val < 0) Val = -Val;
2149     Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
2150     Inst.addOperand(MCOperand::createReg(0));
2151     Inst.addOperand(MCOperand::createImm(Val));
2152   }
2153
2154   void addAddrMode3Operands(MCInst &Inst, unsigned N) const {
2155     assert(N == 3 && "Invalid number of operands!");
2156     // If we have an immediate that's not a constant, treat it as a label
2157     // reference needing a fixup. If it is a constant, it's something else
2158     // and we reject it.
2159     if (isImm()) {
2160       Inst.addOperand(MCOperand::createExpr(getImm()));
2161       Inst.addOperand(MCOperand::createReg(0));
2162       Inst.addOperand(MCOperand::createImm(0));
2163       return;
2164     }
2165
2166     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2167     if (!Memory.OffsetRegNum) {
2168       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2169       // Special case for #-0
2170       if (Val == INT32_MIN) Val = 0;
2171       if (Val < 0) Val = -Val;
2172       Val = ARM_AM::getAM3Opc(AddSub, Val);
2173     } else {
2174       // For register offset, we encode the shift type and negation flag
2175       // here.
2176       Val = ARM_AM::getAM3Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add, 0);
2177     }
2178     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2179     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2180     Inst.addOperand(MCOperand::createImm(Val));
2181   }
2182
2183   void addAM3OffsetOperands(MCInst &Inst, unsigned N) const {
2184     assert(N == 2 && "Invalid number of operands!");
2185     if (Kind == k_PostIndexRegister) {
2186       int32_t Val =
2187         ARM_AM::getAM3Opc(PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub, 0);
2188       Inst.addOperand(MCOperand::createReg(PostIdxReg.RegNum));
2189       Inst.addOperand(MCOperand::createImm(Val));
2190       return;
2191     }
2192
2193     // Constant offset.
2194     const MCConstantExpr *CE = static_cast<const MCConstantExpr*>(getImm());
2195     int32_t Val = CE->getValue();
2196     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2197     // Special case for #-0
2198     if (Val == INT32_MIN) Val = 0;
2199     if (Val < 0) Val = -Val;
2200     Val = ARM_AM::getAM3Opc(AddSub, Val);
2201     Inst.addOperand(MCOperand::createReg(0));
2202     Inst.addOperand(MCOperand::createImm(Val));
2203   }
2204
2205   void addAddrMode5Operands(MCInst &Inst, unsigned N) const {
2206     assert(N == 2 && "Invalid number of operands!");
2207     // If we have an immediate that's not a constant, treat it as a label
2208     // reference needing a fixup. If it is a constant, it's something else
2209     // and we reject it.
2210     if (isImm()) {
2211       Inst.addOperand(MCOperand::createExpr(getImm()));
2212       Inst.addOperand(MCOperand::createImm(0));
2213       return;
2214     }
2215
2216     // The lower two bits are always zero and as such are not encoded.
2217     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
2218     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2219     // Special case for #-0
2220     if (Val == INT32_MIN) Val = 0;
2221     if (Val < 0) Val = -Val;
2222     Val = ARM_AM::getAM5Opc(AddSub, Val);
2223     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2224     Inst.addOperand(MCOperand::createImm(Val));
2225   }
2226
2227   void addMemImm8s4OffsetOperands(MCInst &Inst, unsigned N) const {
2228     assert(N == 2 && "Invalid number of operands!");
2229     // If we have an immediate that's not a constant, treat it as a label
2230     // reference needing a fixup. If it is a constant, it's something else
2231     // and we reject it.
2232     if (isImm()) {
2233       Inst.addOperand(MCOperand::createExpr(getImm()));
2234       Inst.addOperand(MCOperand::createImm(0));
2235       return;
2236     }
2237
2238     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2239     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2240     Inst.addOperand(MCOperand::createImm(Val));
2241   }
2242
2243   void addMemImm0_1020s4OffsetOperands(MCInst &Inst, unsigned N) const {
2244     assert(N == 2 && "Invalid number of operands!");
2245     // The lower two bits are always zero and as such are not encoded.
2246     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
2247     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2248     Inst.addOperand(MCOperand::createImm(Val));
2249   }
2250
2251   void addMemImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2252     assert(N == 2 && "Invalid number of operands!");
2253     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2254     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2255     Inst.addOperand(MCOperand::createImm(Val));
2256   }
2257
2258   void addMemPosImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2259     addMemImm8OffsetOperands(Inst, N);
2260   }
2261
2262   void addMemNegImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2263     addMemImm8OffsetOperands(Inst, N);
2264   }
2265
2266   void addMemUImm12OffsetOperands(MCInst &Inst, unsigned N) const {
2267     assert(N == 2 && "Invalid number of operands!");
2268     // If this is an immediate, it's a label reference.
2269     if (isImm()) {
2270       addExpr(Inst, getImm());
2271       Inst.addOperand(MCOperand::createImm(0));
2272       return;
2273     }
2274
2275     // Otherwise, it's a normal memory reg+offset.
2276     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2277     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2278     Inst.addOperand(MCOperand::createImm(Val));
2279   }
2280
2281   void addMemImm12OffsetOperands(MCInst &Inst, unsigned N) const {
2282     assert(N == 2 && "Invalid number of operands!");
2283     // If this is an immediate, it's a label reference.
2284     if (isImm()) {
2285       addExpr(Inst, getImm());
2286       Inst.addOperand(MCOperand::createImm(0));
2287       return;
2288     }
2289
2290     // Otherwise, it's a normal memory reg+offset.
2291     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2292     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2293     Inst.addOperand(MCOperand::createImm(Val));
2294   }
2295
2296   void addMemTBBOperands(MCInst &Inst, unsigned N) const {
2297     assert(N == 2 && "Invalid number of operands!");
2298     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2299     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2300   }
2301
2302   void addMemTBHOperands(MCInst &Inst, unsigned N) const {
2303     assert(N == 2 && "Invalid number of operands!");
2304     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2305     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2306   }
2307
2308   void addMemRegOffsetOperands(MCInst &Inst, unsigned N) const {
2309     assert(N == 3 && "Invalid number of operands!");
2310     unsigned Val =
2311       ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
2312                         Memory.ShiftImm, Memory.ShiftType);
2313     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2314     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2315     Inst.addOperand(MCOperand::createImm(Val));
2316   }
2317
2318   void addT2MemRegOffsetOperands(MCInst &Inst, unsigned N) const {
2319     assert(N == 3 && "Invalid number of operands!");
2320     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2321     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2322     Inst.addOperand(MCOperand::createImm(Memory.ShiftImm));
2323   }
2324
2325   void addMemThumbRROperands(MCInst &Inst, unsigned N) const {
2326     assert(N == 2 && "Invalid number of operands!");
2327     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2328     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2329   }
2330
2331   void addMemThumbRIs4Operands(MCInst &Inst, unsigned N) const {
2332     assert(N == 2 && "Invalid number of operands!");
2333     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
2334     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2335     Inst.addOperand(MCOperand::createImm(Val));
2336   }
2337
2338   void addMemThumbRIs2Operands(MCInst &Inst, unsigned N) const {
2339     assert(N == 2 && "Invalid number of operands!");
2340     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 2) : 0;
2341     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2342     Inst.addOperand(MCOperand::createImm(Val));
2343   }
2344
2345   void addMemThumbRIs1Operands(MCInst &Inst, unsigned N) const {
2346     assert(N == 2 && "Invalid number of operands!");
2347     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue()) : 0;
2348     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2349     Inst.addOperand(MCOperand::createImm(Val));
2350   }
2351
2352   void addMemThumbSPIOperands(MCInst &Inst, unsigned N) const {
2353     assert(N == 2 && "Invalid number of operands!");
2354     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
2355     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2356     Inst.addOperand(MCOperand::createImm(Val));
2357   }
2358
2359   void addPostIdxImm8Operands(MCInst &Inst, unsigned N) const {
2360     assert(N == 1 && "Invalid number of operands!");
2361     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2362     assert(CE && "non-constant post-idx-imm8 operand!");
2363     int Imm = CE->getValue();
2364     bool isAdd = Imm >= 0;
2365     if (Imm == INT32_MIN) Imm = 0;
2366     Imm = (Imm < 0 ? -Imm : Imm) | (int)isAdd << 8;
2367     Inst.addOperand(MCOperand::createImm(Imm));
2368   }
2369
2370   void addPostIdxImm8s4Operands(MCInst &Inst, unsigned N) const {
2371     assert(N == 1 && "Invalid number of operands!");
2372     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2373     assert(CE && "non-constant post-idx-imm8s4 operand!");
2374     int Imm = CE->getValue();
2375     bool isAdd = Imm >= 0;
2376     if (Imm == INT32_MIN) Imm = 0;
2377     // Immediate is scaled by 4.
2378     Imm = ((Imm < 0 ? -Imm : Imm) / 4) | (int)isAdd << 8;
2379     Inst.addOperand(MCOperand::createImm(Imm));
2380   }
2381
2382   void addPostIdxRegOperands(MCInst &Inst, unsigned N) const {
2383     assert(N == 2 && "Invalid number of operands!");
2384     Inst.addOperand(MCOperand::createReg(PostIdxReg.RegNum));
2385     Inst.addOperand(MCOperand::createImm(PostIdxReg.isAdd));
2386   }
2387
2388   void addPostIdxRegShiftedOperands(MCInst &Inst, unsigned N) const {
2389     assert(N == 2 && "Invalid number of operands!");
2390     Inst.addOperand(MCOperand::createReg(PostIdxReg.RegNum));
2391     // The sign, shift type, and shift amount are encoded in a single operand
2392     // using the AM2 encoding helpers.
2393     ARM_AM::AddrOpc opc = PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub;
2394     unsigned Imm = ARM_AM::getAM2Opc(opc, PostIdxReg.ShiftImm,
2395                                      PostIdxReg.ShiftTy);
2396     Inst.addOperand(MCOperand::createImm(Imm));
2397   }
2398
2399   void addMSRMaskOperands(MCInst &Inst, unsigned N) const {
2400     assert(N == 1 && "Invalid number of operands!");
2401     Inst.addOperand(MCOperand::createImm(unsigned(getMSRMask())));
2402   }
2403
2404   void addBankedRegOperands(MCInst &Inst, unsigned N) const {
2405     assert(N == 1 && "Invalid number of operands!");
2406     Inst.addOperand(MCOperand::createImm(unsigned(getBankedReg())));
2407   }
2408
2409   void addProcIFlagsOperands(MCInst &Inst, unsigned N) const {
2410     assert(N == 1 && "Invalid number of operands!");
2411     Inst.addOperand(MCOperand::createImm(unsigned(getProcIFlags())));
2412   }
2413
2414   void addVecListOperands(MCInst &Inst, unsigned N) const {
2415     assert(N == 1 && "Invalid number of operands!");
2416     Inst.addOperand(MCOperand::createReg(VectorList.RegNum));
2417   }
2418
2419   void addVecListIndexedOperands(MCInst &Inst, unsigned N) const {
2420     assert(N == 2 && "Invalid number of operands!");
2421     Inst.addOperand(MCOperand::createReg(VectorList.RegNum));
2422     Inst.addOperand(MCOperand::createImm(VectorList.LaneIndex));
2423   }
2424
2425   void addVectorIndex8Operands(MCInst &Inst, unsigned N) const {
2426     assert(N == 1 && "Invalid number of operands!");
2427     Inst.addOperand(MCOperand::createImm(getVectorIndex()));
2428   }
2429
2430   void addVectorIndex16Operands(MCInst &Inst, unsigned N) const {
2431     assert(N == 1 && "Invalid number of operands!");
2432     Inst.addOperand(MCOperand::createImm(getVectorIndex()));
2433   }
2434
2435   void addVectorIndex32Operands(MCInst &Inst, unsigned N) const {
2436     assert(N == 1 && "Invalid number of operands!");
2437     Inst.addOperand(MCOperand::createImm(getVectorIndex()));
2438   }
2439
2440   void addNEONi8splatOperands(MCInst &Inst, unsigned N) const {
2441     assert(N == 1 && "Invalid number of operands!");
2442     // The immediate encodes the type of constant as well as the value.
2443     // Mask in that this is an i8 splat.
2444     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2445     Inst.addOperand(MCOperand::createImm(CE->getValue() | 0xe00));
2446   }
2447
2448   void addNEONi16splatOperands(MCInst &Inst, unsigned N) const {
2449     assert(N == 1 && "Invalid number of operands!");
2450     // The immediate encodes the type of constant as well as the value.
2451     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2452     unsigned Value = CE->getValue();
2453     Value = ARM_AM::encodeNEONi16splat(Value);
2454     Inst.addOperand(MCOperand::createImm(Value));
2455   }
2456
2457   void addNEONi16splatNotOperands(MCInst &Inst, unsigned N) const {
2458     assert(N == 1 && "Invalid number of operands!");
2459     // The immediate encodes the type of constant as well as the value.
2460     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2461     unsigned Value = CE->getValue();
2462     Value = ARM_AM::encodeNEONi16splat(~Value & 0xffff);
2463     Inst.addOperand(MCOperand::createImm(Value));
2464   }
2465
2466   void addNEONi32splatOperands(MCInst &Inst, unsigned N) const {
2467     assert(N == 1 && "Invalid number of operands!");
2468     // The immediate encodes the type of constant as well as the value.
2469     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2470     unsigned Value = CE->getValue();
2471     Value = ARM_AM::encodeNEONi32splat(Value);
2472     Inst.addOperand(MCOperand::createImm(Value));
2473   }
2474
2475   void addNEONi32splatNotOperands(MCInst &Inst, unsigned N) const {
2476     assert(N == 1 && "Invalid number of operands!");
2477     // The immediate encodes the type of constant as well as the value.
2478     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2479     unsigned Value = CE->getValue();
2480     Value = ARM_AM::encodeNEONi32splat(~Value);
2481     Inst.addOperand(MCOperand::createImm(Value));
2482   }
2483
2484   void addNEONinvByteReplicateOperands(MCInst &Inst, unsigned N) const {
2485     assert(N == 1 && "Invalid number of operands!");
2486     // The immediate encodes the type of constant as well as the value.
2487     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2488     unsigned Value = CE->getValue();
2489     assert((Inst.getOpcode() == ARM::VMOVv8i8 ||
2490             Inst.getOpcode() == ARM::VMOVv16i8) &&
2491            "All vmvn instructions that wants to replicate non-zero byte "
2492            "always must be replaced with VMOVv8i8 or VMOVv16i8.");
2493     unsigned B = ((~Value) & 0xff);
2494     B |= 0xe00; // cmode = 0b1110
2495     Inst.addOperand(MCOperand::createImm(B));
2496   }
2497   void addNEONi32vmovOperands(MCInst &Inst, unsigned N) const {
2498     assert(N == 1 && "Invalid number of operands!");
2499     // The immediate encodes the type of constant as well as the value.
2500     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2501     unsigned Value = CE->getValue();
2502     if (Value >= 256 && Value <= 0xffff)
2503       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2504     else if (Value > 0xffff && Value <= 0xffffff)
2505       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2506     else if (Value > 0xffffff)
2507       Value = (Value >> 24) | 0x600;
2508     Inst.addOperand(MCOperand::createImm(Value));
2509   }
2510
2511   void addNEONvmovByteReplicateOperands(MCInst &Inst, unsigned N) const {
2512     assert(N == 1 && "Invalid number of operands!");
2513     // The immediate encodes the type of constant as well as the value.
2514     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2515     unsigned Value = CE->getValue();
2516     assert((Inst.getOpcode() == ARM::VMOVv8i8 ||
2517             Inst.getOpcode() == ARM::VMOVv16i8) &&
2518            "All instructions that wants to replicate non-zero byte "
2519            "always must be replaced with VMOVv8i8 or VMOVv16i8.");
2520     unsigned B = Value & 0xff;
2521     B |= 0xe00; // cmode = 0b1110
2522     Inst.addOperand(MCOperand::createImm(B));
2523   }
2524   void addNEONi32vmovNegOperands(MCInst &Inst, unsigned N) const {
2525     assert(N == 1 && "Invalid number of operands!");
2526     // The immediate encodes the type of constant as well as the value.
2527     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2528     unsigned Value = ~CE->getValue();
2529     if (Value >= 256 && Value <= 0xffff)
2530       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2531     else if (Value > 0xffff && Value <= 0xffffff)
2532       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2533     else if (Value > 0xffffff)
2534       Value = (Value >> 24) | 0x600;
2535     Inst.addOperand(MCOperand::createImm(Value));
2536   }
2537
2538   void addNEONi64splatOperands(MCInst &Inst, unsigned N) const {
2539     assert(N == 1 && "Invalid number of operands!");
2540     // The immediate encodes the type of constant as well as the value.
2541     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2542     uint64_t Value = CE->getValue();
2543     unsigned Imm = 0;
2544     for (unsigned i = 0; i < 8; ++i, Value >>= 8) {
2545       Imm |= (Value & 1) << i;
2546     }
2547     Inst.addOperand(MCOperand::createImm(Imm | 0x1e00));
2548   }
2549
2550   void print(raw_ostream &OS) const override;
2551
2552   static std::unique_ptr<ARMOperand> CreateITMask(unsigned Mask, SMLoc S) {
2553     auto Op = make_unique<ARMOperand>(k_ITCondMask);
2554     Op->ITMask.Mask = Mask;
2555     Op->StartLoc = S;
2556     Op->EndLoc = S;
2557     return Op;
2558   }
2559
2560   static std::unique_ptr<ARMOperand> CreateCondCode(ARMCC::CondCodes CC,
2561                                                     SMLoc S) {
2562     auto Op = make_unique<ARMOperand>(k_CondCode);
2563     Op->CC.Val = CC;
2564     Op->StartLoc = S;
2565     Op->EndLoc = S;
2566     return Op;
2567   }
2568
2569   static std::unique_ptr<ARMOperand> CreateCoprocNum(unsigned CopVal, SMLoc S) {
2570     auto Op = make_unique<ARMOperand>(k_CoprocNum);
2571     Op->Cop.Val = CopVal;
2572     Op->StartLoc = S;
2573     Op->EndLoc = S;
2574     return Op;
2575   }
2576
2577   static std::unique_ptr<ARMOperand> CreateCoprocReg(unsigned CopVal, SMLoc S) {
2578     auto Op = make_unique<ARMOperand>(k_CoprocReg);
2579     Op->Cop.Val = CopVal;
2580     Op->StartLoc = S;
2581     Op->EndLoc = S;
2582     return Op;
2583   }
2584
2585   static std::unique_ptr<ARMOperand> CreateCoprocOption(unsigned Val, SMLoc S,
2586                                                         SMLoc E) {
2587     auto Op = make_unique<ARMOperand>(k_CoprocOption);
2588     Op->Cop.Val = Val;
2589     Op->StartLoc = S;
2590     Op->EndLoc = E;
2591     return Op;
2592   }
2593
2594   static std::unique_ptr<ARMOperand> CreateCCOut(unsigned RegNum, SMLoc S) {
2595     auto Op = make_unique<ARMOperand>(k_CCOut);
2596     Op->Reg.RegNum = RegNum;
2597     Op->StartLoc = S;
2598     Op->EndLoc = S;
2599     return Op;
2600   }
2601
2602   static std::unique_ptr<ARMOperand> CreateToken(StringRef Str, SMLoc S) {
2603     auto Op = make_unique<ARMOperand>(k_Token);
2604     Op->Tok.Data = Str.data();
2605     Op->Tok.Length = Str.size();
2606     Op->StartLoc = S;
2607     Op->EndLoc = S;
2608     return Op;
2609   }
2610
2611   static std::unique_ptr<ARMOperand> CreateReg(unsigned RegNum, SMLoc S,
2612                                                SMLoc E) {
2613     auto Op = make_unique<ARMOperand>(k_Register);
2614     Op->Reg.RegNum = RegNum;
2615     Op->StartLoc = S;
2616     Op->EndLoc = E;
2617     return Op;
2618   }
2619
2620   static std::unique_ptr<ARMOperand>
2621   CreateShiftedRegister(ARM_AM::ShiftOpc ShTy, unsigned SrcReg,
2622                         unsigned ShiftReg, unsigned ShiftImm, SMLoc S,
2623                         SMLoc E) {
2624     auto Op = make_unique<ARMOperand>(k_ShiftedRegister);
2625     Op->RegShiftedReg.ShiftTy = ShTy;
2626     Op->RegShiftedReg.SrcReg = SrcReg;
2627     Op->RegShiftedReg.ShiftReg = ShiftReg;
2628     Op->RegShiftedReg.ShiftImm = ShiftImm;
2629     Op->StartLoc = S;
2630     Op->EndLoc = E;
2631     return Op;
2632   }
2633
2634   static std::unique_ptr<ARMOperand>
2635   CreateShiftedImmediate(ARM_AM::ShiftOpc ShTy, unsigned SrcReg,
2636                          unsigned ShiftImm, SMLoc S, SMLoc E) {
2637     auto Op = make_unique<ARMOperand>(k_ShiftedImmediate);
2638     Op->RegShiftedImm.ShiftTy = ShTy;
2639     Op->RegShiftedImm.SrcReg = SrcReg;
2640     Op->RegShiftedImm.ShiftImm = ShiftImm;
2641     Op->StartLoc = S;
2642     Op->EndLoc = E;
2643     return Op;
2644   }
2645
2646   static std::unique_ptr<ARMOperand> CreateShifterImm(bool isASR, unsigned Imm,
2647                                                       SMLoc S, SMLoc E) {
2648     auto Op = make_unique<ARMOperand>(k_ShifterImmediate);
2649     Op->ShifterImm.isASR = isASR;
2650     Op->ShifterImm.Imm = Imm;
2651     Op->StartLoc = S;
2652     Op->EndLoc = E;
2653     return Op;
2654   }
2655
2656   static std::unique_ptr<ARMOperand> CreateRotImm(unsigned Imm, SMLoc S,
2657                                                   SMLoc E) {
2658     auto Op = make_unique<ARMOperand>(k_RotateImmediate);
2659     Op->RotImm.Imm = Imm;
2660     Op->StartLoc = S;
2661     Op->EndLoc = E;
2662     return Op;
2663   }
2664
2665   static std::unique_ptr<ARMOperand> CreateModImm(unsigned Bits, unsigned Rot,
2666                                                   SMLoc S, SMLoc E) {
2667     auto Op = make_unique<ARMOperand>(k_ModifiedImmediate);
2668     Op->ModImm.Bits = Bits;
2669     Op->ModImm.Rot = Rot;
2670     Op->StartLoc = S;
2671     Op->EndLoc = E;
2672     return Op;
2673   }
2674
2675   static std::unique_ptr<ARMOperand>
2676   CreateBitfield(unsigned LSB, unsigned Width, SMLoc S, SMLoc E) {
2677     auto Op = make_unique<ARMOperand>(k_BitfieldDescriptor);
2678     Op->Bitfield.LSB = LSB;
2679     Op->Bitfield.Width = Width;
2680     Op->StartLoc = S;
2681     Op->EndLoc = E;
2682     return Op;
2683   }
2684
2685   static std::unique_ptr<ARMOperand>
2686   CreateRegList(SmallVectorImpl<std::pair<unsigned, unsigned>> &Regs,
2687                 SMLoc StartLoc, SMLoc EndLoc) {
2688     assert (Regs.size() > 0 && "RegList contains no registers?");
2689     KindTy Kind = k_RegisterList;
2690
2691     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Regs.front().second))
2692       Kind = k_DPRRegisterList;
2693     else if (ARMMCRegisterClasses[ARM::SPRRegClassID].
2694              contains(Regs.front().second))
2695       Kind = k_SPRRegisterList;
2696
2697     // Sort based on the register encoding values.
2698     array_pod_sort(Regs.begin(), Regs.end());
2699
2700     auto Op = make_unique<ARMOperand>(Kind);
2701     for (SmallVectorImpl<std::pair<unsigned, unsigned> >::const_iterator
2702            I = Regs.begin(), E = Regs.end(); I != E; ++I)
2703       Op->Registers.push_back(I->second);
2704     Op->StartLoc = StartLoc;
2705     Op->EndLoc = EndLoc;
2706     return Op;
2707   }
2708
2709   static std::unique_ptr<ARMOperand> CreateVectorList(unsigned RegNum,
2710                                                       unsigned Count,
2711                                                       bool isDoubleSpaced,
2712                                                       SMLoc S, SMLoc E) {
2713     auto Op = make_unique<ARMOperand>(k_VectorList);
2714     Op->VectorList.RegNum = RegNum;
2715     Op->VectorList.Count = Count;
2716     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2717     Op->StartLoc = S;
2718     Op->EndLoc = E;
2719     return Op;
2720   }
2721
2722   static std::unique_ptr<ARMOperand>
2723   CreateVectorListAllLanes(unsigned RegNum, unsigned Count, bool isDoubleSpaced,
2724                            SMLoc S, SMLoc E) {
2725     auto Op = make_unique<ARMOperand>(k_VectorListAllLanes);
2726     Op->VectorList.RegNum = RegNum;
2727     Op->VectorList.Count = Count;
2728     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2729     Op->StartLoc = S;
2730     Op->EndLoc = E;
2731     return Op;
2732   }
2733
2734   static std::unique_ptr<ARMOperand>
2735   CreateVectorListIndexed(unsigned RegNum, unsigned Count, unsigned Index,
2736                           bool isDoubleSpaced, SMLoc S, SMLoc E) {
2737     auto Op = make_unique<ARMOperand>(k_VectorListIndexed);
2738     Op->VectorList.RegNum = RegNum;
2739     Op->VectorList.Count = Count;
2740     Op->VectorList.LaneIndex = Index;
2741     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2742     Op->StartLoc = S;
2743     Op->EndLoc = E;
2744     return Op;
2745   }
2746
2747   static std::unique_ptr<ARMOperand>
2748   CreateVectorIndex(unsigned Idx, SMLoc S, SMLoc E, MCContext &Ctx) {
2749     auto Op = make_unique<ARMOperand>(k_VectorIndex);
2750     Op->VectorIndex.Val = Idx;
2751     Op->StartLoc = S;
2752     Op->EndLoc = E;
2753     return Op;
2754   }
2755
2756   static std::unique_ptr<ARMOperand> CreateImm(const MCExpr *Val, SMLoc S,
2757                                                SMLoc E) {
2758     auto Op = make_unique<ARMOperand>(k_Immediate);
2759     Op->Imm.Val = Val;
2760     Op->StartLoc = S;
2761     Op->EndLoc = E;
2762     return Op;
2763   }
2764
2765   static std::unique_ptr<ARMOperand>
2766   CreateMem(unsigned BaseRegNum, const MCConstantExpr *OffsetImm,
2767             unsigned OffsetRegNum, ARM_AM::ShiftOpc ShiftType,
2768             unsigned ShiftImm, unsigned Alignment, bool isNegative, SMLoc S,
2769             SMLoc E, SMLoc AlignmentLoc = SMLoc()) {
2770     auto Op = make_unique<ARMOperand>(k_Memory);
2771     Op->Memory.BaseRegNum = BaseRegNum;
2772     Op->Memory.OffsetImm = OffsetImm;
2773     Op->Memory.OffsetRegNum = OffsetRegNum;
2774     Op->Memory.ShiftType = ShiftType;
2775     Op->Memory.ShiftImm = ShiftImm;
2776     Op->Memory.Alignment = Alignment;
2777     Op->Memory.isNegative = isNegative;
2778     Op->StartLoc = S;
2779     Op->EndLoc = E;
2780     Op->AlignmentLoc = AlignmentLoc;
2781     return Op;
2782   }
2783
2784   static std::unique_ptr<ARMOperand>
2785   CreatePostIdxReg(unsigned RegNum, bool isAdd, ARM_AM::ShiftOpc ShiftTy,
2786                    unsigned ShiftImm, SMLoc S, SMLoc E) {
2787     auto Op = make_unique<ARMOperand>(k_PostIndexRegister);
2788     Op->PostIdxReg.RegNum = RegNum;
2789     Op->PostIdxReg.isAdd = isAdd;
2790     Op->PostIdxReg.ShiftTy = ShiftTy;
2791     Op->PostIdxReg.ShiftImm = ShiftImm;
2792     Op->StartLoc = S;
2793     Op->EndLoc = E;
2794     return Op;
2795   }
2796
2797   static std::unique_ptr<ARMOperand> CreateMemBarrierOpt(ARM_MB::MemBOpt Opt,
2798                                                          SMLoc S) {
2799     auto Op = make_unique<ARMOperand>(k_MemBarrierOpt);
2800     Op->MBOpt.Val = Opt;
2801     Op->StartLoc = S;
2802     Op->EndLoc = S;
2803     return Op;
2804   }
2805
2806   static std::unique_ptr<ARMOperand>
2807   CreateInstSyncBarrierOpt(ARM_ISB::InstSyncBOpt Opt, SMLoc S) {
2808     auto Op = make_unique<ARMOperand>(k_InstSyncBarrierOpt);
2809     Op->ISBOpt.Val = Opt;
2810     Op->StartLoc = S;
2811     Op->EndLoc = S;
2812     return Op;
2813   }
2814
2815   static std::unique_ptr<ARMOperand> CreateProcIFlags(ARM_PROC::IFlags IFlags,
2816                                                       SMLoc S) {
2817     auto Op = make_unique<ARMOperand>(k_ProcIFlags);
2818     Op->IFlags.Val = IFlags;
2819     Op->StartLoc = S;
2820     Op->EndLoc = S;
2821     return Op;
2822   }
2823
2824   static std::unique_ptr<ARMOperand> CreateMSRMask(unsigned MMask, SMLoc S) {
2825     auto Op = make_unique<ARMOperand>(k_MSRMask);
2826     Op->MMask.Val = MMask;
2827     Op->StartLoc = S;
2828     Op->EndLoc = S;
2829     return Op;
2830   }
2831
2832   static std::unique_ptr<ARMOperand> CreateBankedReg(unsigned Reg, SMLoc S) {
2833     auto Op = make_unique<ARMOperand>(k_BankedReg);
2834     Op->BankedReg.Val = Reg;
2835     Op->StartLoc = S;
2836     Op->EndLoc = S;
2837     return Op;
2838   }
2839 };
2840
2841 } // end anonymous namespace.
2842
2843 void ARMOperand::print(raw_ostream &OS) const {
2844   switch (Kind) {
2845   case k_CondCode:
2846     OS << "<ARMCC::" << ARMCondCodeToString(getCondCode()) << ">";
2847     break;
2848   case k_CCOut:
2849     OS << "<ccout " << getReg() << ">";
2850     break;
2851   case k_ITCondMask: {
2852     static const char *const MaskStr[] = {
2853       "()", "(t)", "(e)", "(tt)", "(et)", "(te)", "(ee)", "(ttt)", "(ett)",
2854       "(tet)", "(eet)", "(tte)", "(ete)", "(tee)", "(eee)"
2855     };
2856     assert((ITMask.Mask & 0xf) == ITMask.Mask);
2857     OS << "<it-mask " << MaskStr[ITMask.Mask] << ">";
2858     break;
2859   }
2860   case k_CoprocNum:
2861     OS << "<coprocessor number: " << getCoproc() << ">";
2862     break;
2863   case k_CoprocReg:
2864     OS << "<coprocessor register: " << getCoproc() << ">";
2865     break;
2866   case k_CoprocOption:
2867     OS << "<coprocessor option: " << CoprocOption.Val << ">";
2868     break;
2869   case k_MSRMask:
2870     OS << "<mask: " << getMSRMask() << ">";
2871     break;
2872   case k_BankedReg:
2873     OS << "<banked reg: " << getBankedReg() << ">";
2874     break;
2875   case k_Immediate:
2876     OS << *getImm();
2877     break;
2878   case k_MemBarrierOpt:
2879     OS << "<ARM_MB::" << MemBOptToString(getMemBarrierOpt(), false) << ">";
2880     break;
2881   case k_InstSyncBarrierOpt:
2882     OS << "<ARM_ISB::" << InstSyncBOptToString(getInstSyncBarrierOpt()) << ">";
2883     break;
2884   case k_Memory:
2885     OS << "<memory "
2886        << " base:" << Memory.BaseRegNum;
2887     OS << ">";
2888     break;
2889   case k_PostIndexRegister:
2890     OS << "post-idx register " << (PostIdxReg.isAdd ? "" : "-")
2891        << PostIdxReg.RegNum;
2892     if (PostIdxReg.ShiftTy != ARM_AM::no_shift)
2893       OS << ARM_AM::getShiftOpcStr(PostIdxReg.ShiftTy) << " "
2894          << PostIdxReg.ShiftImm;
2895     OS << ">";
2896     break;
2897   case k_ProcIFlags: {
2898     OS << "<ARM_PROC::";
2899     unsigned IFlags = getProcIFlags();
2900     for (int i=2; i >= 0; --i)
2901       if (IFlags & (1 << i))
2902         OS << ARM_PROC::IFlagsToString(1 << i);
2903     OS << ">";
2904     break;
2905   }
2906   case k_Register:
2907     OS << "<register " << getReg() << ">";
2908     break;
2909   case k_ShifterImmediate:
2910     OS << "<shift " << (ShifterImm.isASR ? "asr" : "lsl")
2911        << " #" << ShifterImm.Imm << ">";
2912     break;
2913   case k_ShiftedRegister:
2914     OS << "<so_reg_reg "
2915        << RegShiftedReg.SrcReg << " "
2916        << ARM_AM::getShiftOpcStr(RegShiftedReg.ShiftTy)
2917        << " " << RegShiftedReg.ShiftReg << ">";
2918     break;
2919   case k_ShiftedImmediate:
2920     OS << "<so_reg_imm "
2921        << RegShiftedImm.SrcReg << " "
2922        << ARM_AM::getShiftOpcStr(RegShiftedImm.ShiftTy)
2923        << " #" << RegShiftedImm.ShiftImm << ">";
2924     break;
2925   case k_RotateImmediate:
2926     OS << "<ror " << " #" << (RotImm.Imm * 8) << ">";
2927     break;
2928   case k_ModifiedImmediate:
2929     OS << "<mod_imm #" << ModImm.Bits << ", #"
2930        <<  ModImm.Rot << ")>";
2931     break;
2932   case k_BitfieldDescriptor:
2933     OS << "<bitfield " << "lsb: " << Bitfield.LSB
2934        << ", width: " << Bitfield.Width << ">";
2935     break;
2936   case k_RegisterList:
2937   case k_DPRRegisterList:
2938   case k_SPRRegisterList: {
2939     OS << "<register_list ";
2940
2941     const SmallVectorImpl<unsigned> &RegList = getRegList();
2942     for (SmallVectorImpl<unsigned>::const_iterator
2943            I = RegList.begin(), E = RegList.end(); I != E; ) {
2944       OS << *I;
2945       if (++I < E) OS << ", ";
2946     }
2947
2948     OS << ">";
2949     break;
2950   }
2951   case k_VectorList:
2952     OS << "<vector_list " << VectorList.Count << " * "
2953        << VectorList.RegNum << ">";
2954     break;
2955   case k_VectorListAllLanes:
2956     OS << "<vector_list(all lanes) " << VectorList.Count << " * "
2957        << VectorList.RegNum << ">";
2958     break;
2959   case k_VectorListIndexed:
2960     OS << "<vector_list(lane " << VectorList.LaneIndex << ") "
2961        << VectorList.Count << " * " << VectorList.RegNum << ">";
2962     break;
2963   case k_Token:
2964     OS << "'" << getToken() << "'";
2965     break;
2966   case k_VectorIndex:
2967     OS << "<vectorindex " << getVectorIndex() << ">";
2968     break;
2969   }
2970 }
2971
2972 /// @name Auto-generated Match Functions
2973 /// {
2974
2975 static unsigned MatchRegisterName(StringRef Name);
2976
2977 /// }
2978
2979 bool ARMAsmParser::ParseRegister(unsigned &RegNo,
2980                                  SMLoc &StartLoc, SMLoc &EndLoc) {
2981   const AsmToken &Tok = getParser().getTok();
2982   StartLoc = Tok.getLoc();
2983   EndLoc = Tok.getEndLoc();
2984   RegNo = tryParseRegister();
2985
2986   return (RegNo == (unsigned)-1);
2987 }
2988
2989 /// Try to parse a register name.  The token must be an Identifier when called,
2990 /// and if it is a register name the token is eaten and the register number is
2991 /// returned.  Otherwise return -1.
2992 ///
2993 int ARMAsmParser::tryParseRegister() {
2994   MCAsmParser &Parser = getParser();
2995   const AsmToken &Tok = Parser.getTok();
2996   if (Tok.isNot(AsmToken::Identifier)) return -1;
2997
2998   std::string lowerCase = Tok.getString().lower();
2999   unsigned RegNum = MatchRegisterName(lowerCase);
3000   if (!RegNum) {
3001     RegNum = StringSwitch<unsigned>(lowerCase)
3002       .Case("r13", ARM::SP)
3003       .Case("r14", ARM::LR)
3004       .Case("r15", ARM::PC)
3005       .Case("ip", ARM::R12)
3006       // Additional register name aliases for 'gas' compatibility.
3007       .Case("a1", ARM::R0)
3008       .Case("a2", ARM::R1)
3009       .Case("a3", ARM::R2)
3010       .Case("a4", ARM::R3)
3011       .Case("v1", ARM::R4)
3012       .Case("v2", ARM::R5)
3013       .Case("v3", ARM::R6)
3014       .Case("v4", ARM::R7)
3015       .Case("v5", ARM::R8)
3016       .Case("v6", ARM::R9)
3017       .Case("v7", ARM::R10)
3018       .Case("v8", ARM::R11)
3019       .Case("sb", ARM::R9)
3020       .Case("sl", ARM::R10)
3021       .Case("fp", ARM::R11)
3022       .Default(0);
3023   }
3024   if (!RegNum) {
3025     // Check for aliases registered via .req. Canonicalize to lower case.
3026     // That's more consistent since register names are case insensitive, and
3027     // it's how the original entry was passed in from MC/MCParser/AsmParser.
3028     StringMap<unsigned>::const_iterator Entry = RegisterReqs.find(lowerCase);
3029     // If no match, return failure.
3030     if (Entry == RegisterReqs.end())
3031       return -1;
3032     Parser.Lex(); // Eat identifier token.
3033     return Entry->getValue();
3034   }
3035
3036   // Some FPUs only have 16 D registers, so D16-D31 are invalid
3037   if (hasD16() && RegNum >= ARM::D16 && RegNum <= ARM::D31)
3038     return -1;
3039
3040   Parser.Lex(); // Eat identifier token.
3041
3042   return RegNum;
3043 }
3044
3045 // Try to parse a shifter  (e.g., "lsl <amt>"). On success, return 0.
3046 // If a recoverable error occurs, return 1. If an irrecoverable error
3047 // occurs, return -1. An irrecoverable error is one where tokens have been
3048 // consumed in the process of trying to parse the shifter (i.e., when it is
3049 // indeed a shifter operand, but malformed).
3050 int ARMAsmParser::tryParseShiftRegister(OperandVector &Operands) {
3051   MCAsmParser &Parser = getParser();
3052   SMLoc S = Parser.getTok().getLoc();
3053   const AsmToken &Tok = Parser.getTok();
3054   if (Tok.isNot(AsmToken::Identifier))
3055     return -1;
3056
3057   std::string lowerCase = Tok.getString().lower();
3058   ARM_AM::ShiftOpc ShiftTy = StringSwitch<ARM_AM::ShiftOpc>(lowerCase)
3059       .Case("asl", ARM_AM::lsl)
3060       .Case("lsl", ARM_AM::lsl)
3061       .Case("lsr", ARM_AM::lsr)
3062       .Case("asr", ARM_AM::asr)
3063       .Case("ror", ARM_AM::ror)
3064       .Case("rrx", ARM_AM::rrx)
3065       .Default(ARM_AM::no_shift);
3066
3067   if (ShiftTy == ARM_AM::no_shift)
3068     return 1;
3069
3070   Parser.Lex(); // Eat the operator.
3071
3072   // The source register for the shift has already been added to the
3073   // operand list, so we need to pop it off and combine it into the shifted
3074   // register operand instead.
3075   std::unique_ptr<ARMOperand> PrevOp(
3076       (ARMOperand *)Operands.pop_back_val().release());
3077   if (!PrevOp->isReg())
3078     return Error(PrevOp->getStartLoc(), "shift must be of a register");
3079   int SrcReg = PrevOp->getReg();
3080
3081   SMLoc EndLoc;
3082   int64_t Imm = 0;
3083   int ShiftReg = 0;
3084   if (ShiftTy == ARM_AM::rrx) {
3085     // RRX Doesn't have an explicit shift amount. The encoder expects
3086     // the shift register to be the same as the source register. Seems odd,
3087     // but OK.
3088     ShiftReg = SrcReg;
3089   } else {
3090     // Figure out if this is shifted by a constant or a register (for non-RRX).
3091     if (Parser.getTok().is(AsmToken::Hash) ||
3092         Parser.getTok().is(AsmToken::Dollar)) {
3093       Parser.Lex(); // Eat hash.
3094       SMLoc ImmLoc = Parser.getTok().getLoc();
3095       const MCExpr *ShiftExpr = nullptr;
3096       if (getParser().parseExpression(ShiftExpr, EndLoc)) {
3097         Error(ImmLoc, "invalid immediate shift value");
3098         return -1;
3099       }
3100       // The expression must be evaluatable as an immediate.
3101       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftExpr);
3102       if (!CE) {
3103         Error(ImmLoc, "invalid immediate shift value");
3104         return -1;
3105       }
3106       // Range check the immediate.
3107       // lsl, ror: 0 <= imm <= 31
3108       // lsr, asr: 0 <= imm <= 32
3109       Imm = CE->getValue();
3110       if (Imm < 0 ||
3111           ((ShiftTy == ARM_AM::lsl || ShiftTy == ARM_AM::ror) && Imm > 31) ||
3112           ((ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr) && Imm > 32)) {
3113         Error(ImmLoc, "immediate shift value out of range");
3114         return -1;
3115       }
3116       // shift by zero is a nop. Always send it through as lsl.
3117       // ('as' compatibility)
3118       if (Imm == 0)
3119         ShiftTy = ARM_AM::lsl;
3120     } else if (Parser.getTok().is(AsmToken::Identifier)) {
3121       SMLoc L = Parser.getTok().getLoc();
3122       EndLoc = Parser.getTok().getEndLoc();
3123       ShiftReg = tryParseRegister();
3124       if (ShiftReg == -1) {
3125         Error(L, "expected immediate or register in shift operand");
3126         return -1;
3127       }
3128     } else {
3129       Error(Parser.getTok().getLoc(),
3130             "expected immediate or register in shift operand");
3131       return -1;
3132     }
3133   }
3134
3135   if (ShiftReg && ShiftTy != ARM_AM::rrx)
3136     Operands.push_back(ARMOperand::CreateShiftedRegister(ShiftTy, SrcReg,
3137                                                          ShiftReg, Imm,
3138                                                          S, EndLoc));
3139   else
3140     Operands.push_back(ARMOperand::CreateShiftedImmediate(ShiftTy, SrcReg, Imm,
3141                                                           S, EndLoc));
3142
3143   return 0;
3144 }
3145
3146
3147 /// Try to parse a register name.  The token must be an Identifier when called.
3148 /// If it's a register, an AsmOperand is created. Another AsmOperand is created
3149 /// if there is a "writeback". 'true' if it's not a register.
3150 ///
3151 /// TODO this is likely to change to allow different register types and or to
3152 /// parse for a specific register type.
3153 bool ARMAsmParser::tryParseRegisterWithWriteBack(OperandVector &Operands) {
3154   MCAsmParser &Parser = getParser();
3155   const AsmToken &RegTok = Parser.getTok();
3156   int RegNo = tryParseRegister();
3157   if (RegNo == -1)
3158     return true;
3159
3160   Operands.push_back(ARMOperand::CreateReg(RegNo, RegTok.getLoc(),
3161                                            RegTok.getEndLoc()));
3162
3163   const AsmToken &ExclaimTok = Parser.getTok();
3164   if (ExclaimTok.is(AsmToken::Exclaim)) {
3165     Operands.push_back(ARMOperand::CreateToken(ExclaimTok.getString(),
3166                                                ExclaimTok.getLoc()));
3167     Parser.Lex(); // Eat exclaim token
3168     return false;
3169   }
3170
3171   // Also check for an index operand. This is only legal for vector registers,
3172   // but that'll get caught OK in operand matching, so we don't need to
3173   // explicitly filter everything else out here.
3174   if (Parser.getTok().is(AsmToken::LBrac)) {
3175     SMLoc SIdx = Parser.getTok().getLoc();
3176     Parser.Lex(); // Eat left bracket token.
3177
3178     const MCExpr *ImmVal;
3179     if (getParser().parseExpression(ImmVal))
3180       return true;
3181     const MCConstantExpr *MCE = dyn_cast<MCConstantExpr>(ImmVal);
3182     if (!MCE)
3183       return TokError("immediate value expected for vector index");
3184
3185     if (Parser.getTok().isNot(AsmToken::RBrac))
3186       return Error(Parser.getTok().getLoc(), "']' expected");
3187
3188     SMLoc E = Parser.getTok().getEndLoc();
3189     Parser.Lex(); // Eat right bracket token.
3190
3191     Operands.push_back(ARMOperand::CreateVectorIndex(MCE->getValue(),
3192                                                      SIdx, E,
3193                                                      getContext()));
3194   }
3195
3196   return false;
3197 }
3198
3199 /// MatchCoprocessorOperandName - Try to parse an coprocessor related
3200 /// instruction with a symbolic operand name.
3201 /// We accept "crN" syntax for GAS compatibility.
3202 /// <operand-name> ::= <prefix><number>
3203 /// If CoprocOp is 'c', then:
3204 ///   <prefix> ::= c | cr
3205 /// If CoprocOp is 'p', then :
3206 ///   <prefix> ::= p
3207 /// <number> ::= integer in range [0, 15]
3208 static int MatchCoprocessorOperandName(StringRef Name, char CoprocOp) {
3209   // Use the same layout as the tablegen'erated register name matcher. Ugly,
3210   // but efficient.
3211   if (Name.size() < 2 || Name[0] != CoprocOp)
3212     return -1;
3213   Name = (Name[1] == 'r') ? Name.drop_front(2) : Name.drop_front();
3214
3215   switch (Name.size()) {
3216   default: return -1;
3217   case 1:
3218     switch (Name[0]) {
3219     default:  return -1;
3220     case '0': return 0;
3221     case '1': return 1;
3222     case '2': return 2;
3223     case '3': return 3;
3224     case '4': return 4;
3225     case '5': return 5;
3226     case '6': return 6;
3227     case '7': return 7;
3228     case '8': return 8;
3229     case '9': return 9;
3230     }
3231   case 2:
3232     if (Name[0] != '1')
3233       return -1;
3234     switch (Name[1]) {
3235     default:  return -1;
3236     // CP10 and CP11 are VFP/NEON and so vector instructions should be used.
3237     // However, old cores (v5/v6) did use them in that way.
3238     case '0': return 10;
3239     case '1': return 11;
3240     case '2': return 12;
3241     case '3': return 13;
3242     case '4': return 14;
3243     case '5': return 15;
3244     }
3245   }
3246 }
3247
3248 /// parseITCondCode - Try to parse a condition code for an IT instruction.
3249 ARMAsmParser::OperandMatchResultTy
3250 ARMAsmParser::parseITCondCode(OperandVector &Operands) {
3251   MCAsmParser &Parser = getParser();
3252   SMLoc S = Parser.getTok().getLoc();
3253   const AsmToken &Tok = Parser.getTok();
3254   if (!Tok.is(AsmToken::Identifier))
3255     return MatchOperand_NoMatch;
3256   unsigned CC = StringSwitch<unsigned>(Tok.getString().lower())
3257     .Case("eq", ARMCC::EQ)
3258     .Case("ne", ARMCC::NE)
3259     .Case("hs", ARMCC::HS)
3260     .Case("cs", ARMCC::HS)
3261     .Case("lo", ARMCC::LO)
3262     .Case("cc", ARMCC::LO)
3263     .Case("mi", ARMCC::MI)
3264     .Case("pl", ARMCC::PL)
3265     .Case("vs", ARMCC::VS)
3266     .Case("vc", ARMCC::VC)
3267     .Case("hi", ARMCC::HI)
3268     .Case("ls", ARMCC::LS)
3269     .Case("ge", ARMCC::GE)
3270     .Case("lt", ARMCC::LT)
3271     .Case("gt", ARMCC::GT)
3272     .Case("le", ARMCC::LE)
3273     .Case("al", ARMCC::AL)
3274     .Default(~0U);
3275   if (CC == ~0U)
3276     return MatchOperand_NoMatch;
3277   Parser.Lex(); // Eat the token.
3278
3279   Operands.push_back(ARMOperand::CreateCondCode(ARMCC::CondCodes(CC), S));
3280
3281   return MatchOperand_Success;
3282 }
3283
3284 /// parseCoprocNumOperand - Try to parse an coprocessor number operand. The
3285 /// token must be an Identifier when called, and if it is a coprocessor
3286 /// number, the token is eaten and the operand is added to the operand list.
3287 ARMAsmParser::OperandMatchResultTy
3288 ARMAsmParser::parseCoprocNumOperand(OperandVector &Operands) {
3289   MCAsmParser &Parser = getParser();
3290   SMLoc S = Parser.getTok().getLoc();
3291   const AsmToken &Tok = Parser.getTok();
3292   if (Tok.isNot(AsmToken::Identifier))
3293     return MatchOperand_NoMatch;
3294
3295   int Num = MatchCoprocessorOperandName(Tok.getString(), 'p');
3296   if (Num == -1)
3297     return MatchOperand_NoMatch;
3298   // ARMv7 and v8 don't allow cp10/cp11 due to VFP/NEON specific instructions
3299   if ((hasV7Ops() || hasV8Ops()) && (Num == 10 || Num == 11))
3300     return MatchOperand_NoMatch;
3301
3302   Parser.Lex(); // Eat identifier token.
3303   Operands.push_back(ARMOperand::CreateCoprocNum(Num, S));
3304   return MatchOperand_Success;
3305 }
3306
3307 /// parseCoprocRegOperand - Try to parse an coprocessor register operand. The
3308 /// token must be an Identifier when called, and if it is a coprocessor
3309 /// number, the token is eaten and the operand is added to the operand list.
3310 ARMAsmParser::OperandMatchResultTy
3311 ARMAsmParser::parseCoprocRegOperand(OperandVector &Operands) {
3312   MCAsmParser &Parser = getParser();
3313   SMLoc S = Parser.getTok().getLoc();
3314   const AsmToken &Tok = Parser.getTok();
3315   if (Tok.isNot(AsmToken::Identifier))
3316     return MatchOperand_NoMatch;
3317
3318   int Reg = MatchCoprocessorOperandName(Tok.getString(), 'c');
3319   if (Reg == -1)
3320     return MatchOperand_NoMatch;
3321
3322   Parser.Lex(); // Eat identifier token.
3323   Operands.push_back(ARMOperand::CreateCoprocReg(Reg, S));
3324   return MatchOperand_Success;
3325 }
3326
3327 /// parseCoprocOptionOperand - Try to parse an coprocessor option operand.
3328 /// coproc_option : '{' imm0_255 '}'
3329 ARMAsmParser::OperandMatchResultTy
3330 ARMAsmParser::parseCoprocOptionOperand(OperandVector &Operands) {
3331   MCAsmParser &Parser = getParser();
3332   SMLoc S = Parser.getTok().getLoc();
3333
3334   // If this isn't a '{', this isn't a coprocessor immediate operand.
3335   if (Parser.getTok().isNot(AsmToken::LCurly))
3336     return MatchOperand_NoMatch;
3337   Parser.Lex(); // Eat the '{'
3338
3339   const MCExpr *Expr;
3340   SMLoc Loc = Parser.getTok().getLoc();
3341   if (getParser().parseExpression(Expr)) {
3342     Error(Loc, "illegal expression");
3343     return MatchOperand_ParseFail;
3344   }
3345   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
3346   if (!CE || CE->getValue() < 0 || CE->getValue() > 255) {
3347     Error(Loc, "coprocessor option must be an immediate in range [0, 255]");
3348     return MatchOperand_ParseFail;
3349   }
3350   int Val = CE->getValue();
3351
3352   // Check for and consume the closing '}'
3353   if (Parser.getTok().isNot(AsmToken::RCurly))
3354     return MatchOperand_ParseFail;
3355   SMLoc E = Parser.getTok().getEndLoc();
3356   Parser.Lex(); // Eat the '}'
3357
3358   Operands.push_back(ARMOperand::CreateCoprocOption(Val, S, E));
3359   return MatchOperand_Success;
3360 }
3361
3362 // For register list parsing, we need to map from raw GPR register numbering
3363 // to the enumeration values. The enumeration values aren't sorted by
3364 // register number due to our using "sp", "lr" and "pc" as canonical names.
3365 static unsigned getNextRegister(unsigned Reg) {
3366   // If this is a GPR, we need to do it manually, otherwise we can rely
3367   // on the sort ordering of the enumeration since the other reg-classes
3368   // are sane.
3369   if (!ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3370     return Reg + 1;
3371   switch(Reg) {
3372   default: llvm_unreachable("Invalid GPR number!");
3373   case ARM::R0:  return ARM::R1;  case ARM::R1:  return ARM::R2;
3374   case ARM::R2:  return ARM::R3;  case ARM::R3:  return ARM::R4;
3375   case ARM::R4:  return ARM::R5;  case ARM::R5:  return ARM::R6;
3376   case ARM::R6:  return ARM::R7;  case ARM::R7:  return ARM::R8;
3377   case ARM::R8:  return ARM::R9;  case ARM::R9:  return ARM::R10;
3378   case ARM::R10: return ARM::R11; case ARM::R11: return ARM::R12;
3379   case ARM::R12: return ARM::SP;  case ARM::SP:  return ARM::LR;
3380   case ARM::LR:  return ARM::PC;  case ARM::PC:  return ARM::R0;
3381   }
3382 }
3383
3384 // Return the low-subreg of a given Q register.
3385 static unsigned getDRegFromQReg(unsigned QReg) {
3386   switch (QReg) {
3387   default: llvm_unreachable("expected a Q register!");
3388   case ARM::Q0:  return ARM::D0;
3389   case ARM::Q1:  return ARM::D2;
3390   case ARM::Q2:  return ARM::D4;
3391   case ARM::Q3:  return ARM::D6;
3392   case ARM::Q4:  return ARM::D8;
3393   case ARM::Q5:  return ARM::D10;
3394   case ARM::Q6:  return ARM::D12;
3395   case ARM::Q7:  return ARM::D14;
3396   case ARM::Q8:  return ARM::D16;
3397   case ARM::Q9:  return ARM::D18;
3398   case ARM::Q10: return ARM::D20;
3399   case ARM::Q11: return ARM::D22;
3400   case ARM::Q12: return ARM::D24;
3401   case ARM::Q13: return ARM::D26;
3402   case ARM::Q14: return ARM::D28;
3403   case ARM::Q15: return ARM::D30;
3404   }
3405 }
3406
3407 /// Parse a register list.
3408 bool ARMAsmParser::parseRegisterList(OperandVector &Operands) {
3409   MCAsmParser &Parser = getParser();
3410   assert(Parser.getTok().is(AsmToken::LCurly) &&
3411          "Token is not a Left Curly Brace");
3412   SMLoc S = Parser.getTok().getLoc();
3413   Parser.Lex(); // Eat '{' token.
3414   SMLoc RegLoc = Parser.getTok().getLoc();
3415
3416   // Check the first register in the list to see what register class
3417   // this is a list of.
3418   int Reg = tryParseRegister();
3419   if (Reg == -1)
3420     return Error(RegLoc, "register expected");
3421
3422   // The reglist instructions have at most 16 registers, so reserve
3423   // space for that many.
3424   int EReg = 0;
3425   SmallVector<std::pair<unsigned, unsigned>, 16> Registers;
3426
3427   // Allow Q regs and just interpret them as the two D sub-registers.
3428   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3429     Reg = getDRegFromQReg(Reg);
3430     EReg = MRI->getEncodingValue(Reg);
3431     Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3432     ++Reg;
3433   }
3434   const MCRegisterClass *RC;
3435   if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3436     RC = &ARMMCRegisterClasses[ARM::GPRRegClassID];
3437   else if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg))
3438     RC = &ARMMCRegisterClasses[ARM::DPRRegClassID];
3439   else if (ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg))
3440     RC = &ARMMCRegisterClasses[ARM::SPRRegClassID];
3441   else
3442     return Error(RegLoc, "invalid register in register list");
3443
3444   // Store the register.
3445   EReg = MRI->getEncodingValue(Reg);
3446   Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3447
3448   // This starts immediately after the first register token in the list,
3449   // so we can see either a comma or a minus (range separator) as a legal
3450   // next token.
3451   while (Parser.getTok().is(AsmToken::Comma) ||
3452          Parser.getTok().is(AsmToken::Minus)) {
3453     if (Parser.getTok().is(AsmToken::Minus)) {
3454       Parser.Lex(); // Eat the minus.
3455       SMLoc AfterMinusLoc = Parser.getTok().getLoc();
3456       int EndReg = tryParseRegister();
3457       if (EndReg == -1)
3458         return Error(AfterMinusLoc, "register expected");
3459       // Allow Q regs and just interpret them as the two D sub-registers.
3460       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3461         EndReg = getDRegFromQReg(EndReg) + 1;
3462       // If the register is the same as the start reg, there's nothing
3463       // more to do.
3464       if (Reg == EndReg)
3465         continue;
3466       // The register must be in the same register class as the first.
3467       if (!RC->contains(EndReg))
3468         return Error(AfterMinusLoc, "invalid register in register list");
3469       // Ranges must go from low to high.
3470       if (MRI->getEncodingValue(Reg) > MRI->getEncodingValue(EndReg))
3471         return Error(AfterMinusLoc, "bad range in register list");
3472
3473       // Add all the registers in the range to the register list.
3474       while (Reg != EndReg) {
3475         Reg = getNextRegister(Reg);
3476         EReg = MRI->getEncodingValue(Reg);
3477         Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3478       }
3479       continue;
3480     }
3481     Parser.Lex(); // Eat the comma.
3482     RegLoc = Parser.getTok().getLoc();
3483     int OldReg = Reg;
3484     const AsmToken RegTok = Parser.getTok();
3485     Reg = tryParseRegister();
3486     if (Reg == -1)
3487       return Error(RegLoc, "register expected");
3488     // Allow Q regs and just interpret them as the two D sub-registers.
3489     bool isQReg = false;
3490     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3491       Reg = getDRegFromQReg(Reg);
3492       isQReg = true;
3493     }
3494     // The register must be in the same register class as the first.
3495     if (!RC->contains(Reg))
3496       return Error(RegLoc, "invalid register in register list");
3497     // List must be monotonically increasing.
3498     if (MRI->getEncodingValue(Reg) < MRI->getEncodingValue(OldReg)) {
3499       if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3500         Warning(RegLoc, "register list not in ascending order");
3501       else
3502         return Error(RegLoc, "register list not in ascending order");
3503     }
3504     if (MRI->getEncodingValue(Reg) == MRI->getEncodingValue(OldReg)) {
3505       Warning(RegLoc, "duplicated register (" + RegTok.getString() +
3506               ") in register list");
3507       continue;
3508     }
3509     // VFP register lists must also be contiguous.
3510     if (RC != &ARMMCRegisterClasses[ARM::GPRRegClassID] &&
3511         Reg != OldReg + 1)
3512       return Error(RegLoc, "non-contiguous register range");
3513     EReg = MRI->getEncodingValue(Reg);
3514     Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3515     if (isQReg) {
3516       EReg = MRI->getEncodingValue(++Reg);
3517       Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3518     }
3519   }
3520
3521   if (Parser.getTok().isNot(AsmToken::RCurly))
3522     return Error(Parser.getTok().getLoc(), "'}' expected");
3523   SMLoc E = Parser.getTok().getEndLoc();
3524   Parser.Lex(); // Eat '}' token.
3525
3526   // Push the register list operand.
3527   Operands.push_back(ARMOperand::CreateRegList(Registers, S, E));
3528
3529   // The ARM system instruction variants for LDM/STM have a '^' token here.
3530   if (Parser.getTok().is(AsmToken::Caret)) {
3531     Operands.push_back(ARMOperand::CreateToken("^",Parser.getTok().getLoc()));
3532     Parser.Lex(); // Eat '^' token.
3533   }
3534
3535   return false;
3536 }
3537
3538 // Helper function to parse the lane index for vector lists.
3539 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3540 parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index, SMLoc &EndLoc) {
3541   MCAsmParser &Parser = getParser();
3542   Index = 0; // Always return a defined index value.
3543   if (Parser.getTok().is(AsmToken::LBrac)) {
3544     Parser.Lex(); // Eat the '['.
3545     if (Parser.getTok().is(AsmToken::RBrac)) {
3546       // "Dn[]" is the 'all lanes' syntax.
3547       LaneKind = AllLanes;
3548       EndLoc = Parser.getTok().getEndLoc();
3549       Parser.Lex(); // Eat the ']'.
3550       return MatchOperand_Success;
3551     }
3552
3553     // There's an optional '#' token here. Normally there wouldn't be, but
3554     // inline assemble puts one in, and it's friendly to accept that.
3555     if (Parser.getTok().is(AsmToken::Hash))
3556       Parser.Lex(); // Eat '#' or '$'.
3557
3558     const MCExpr *LaneIndex;
3559     SMLoc Loc = Parser.getTok().getLoc();
3560     if (getParser().parseExpression(LaneIndex)) {
3561       Error(Loc, "illegal expression");
3562       return MatchOperand_ParseFail;
3563     }
3564     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LaneIndex);
3565     if (!CE) {
3566       Error(Loc, "lane index must be empty or an integer");
3567       return MatchOperand_ParseFail;
3568     }
3569     if (Parser.getTok().isNot(AsmToken::RBrac)) {
3570       Error(Parser.getTok().getLoc(), "']' expected");
3571       return MatchOperand_ParseFail;
3572     }
3573     EndLoc = Parser.getTok().getEndLoc();
3574     Parser.Lex(); // Eat the ']'.
3575     int64_t Val = CE->getValue();
3576
3577     // FIXME: Make this range check context sensitive for .8, .16, .32.
3578     if (Val < 0 || Val > 7) {
3579       Error(Parser.getTok().getLoc(), "lane index out of range");
3580       return MatchOperand_ParseFail;
3581     }
3582     Index = Val;
3583     LaneKind = IndexedLane;
3584     return MatchOperand_Success;
3585   }
3586   LaneKind = NoLanes;
3587   return MatchOperand_Success;
3588 }
3589
3590 // parse a vector register list
3591 ARMAsmParser::OperandMatchResultTy
3592 ARMAsmParser::parseVectorList(OperandVector &Operands) {
3593   MCAsmParser &Parser = getParser();
3594   VectorLaneTy LaneKind;
3595   unsigned LaneIndex;
3596   SMLoc S = Parser.getTok().getLoc();
3597   // As an extension (to match gas), support a plain D register or Q register
3598   // (without encosing curly braces) as a single or double entry list,
3599   // respectively.
3600   if (Parser.getTok().is(AsmToken::Identifier)) {
3601     SMLoc E = Parser.getTok().getEndLoc();
3602     int Reg = tryParseRegister();
3603     if (Reg == -1)
3604       return MatchOperand_NoMatch;
3605     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg)) {
3606       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex, E);
3607       if (Res != MatchOperand_Success)
3608         return Res;
3609       switch (LaneKind) {
3610       case NoLanes:
3611         Operands.push_back(ARMOperand::CreateVectorList(Reg, 1, false, S, E));
3612         break;
3613       case AllLanes:
3614         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 1, false,
3615                                                                 S, E));
3616         break;
3617       case IndexedLane:
3618         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 1,
3619                                                                LaneIndex,
3620                                                                false, S, E));
3621         break;
3622       }
3623       return MatchOperand_Success;
3624     }
3625     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3626       Reg = getDRegFromQReg(Reg);
3627       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex, E);
3628       if (Res != MatchOperand_Success)
3629         return Res;
3630       switch (LaneKind) {
3631       case NoLanes:
3632         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3633                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3634         Operands.push_back(ARMOperand::CreateVectorList(Reg, 2, false, S, E));
3635         break;
3636       case AllLanes:
3637         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3638                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3639         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 2, false,
3640                                                                 S, E));
3641         break;
3642       case IndexedLane:
3643         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 2,
3644                                                                LaneIndex,
3645                                                                false, S, E));
3646         break;
3647       }
3648       return MatchOperand_Success;
3649     }
3650     Error(S, "vector register expected");
3651     return MatchOperand_ParseFail;
3652   }
3653
3654   if (Parser.getTok().isNot(AsmToken::LCurly))
3655     return MatchOperand_NoMatch;
3656
3657   Parser.Lex(); // Eat '{' token.
3658   SMLoc RegLoc = Parser.getTok().getLoc();
3659
3660   int Reg = tryParseRegister();
3661   if (Reg == -1) {
3662     Error(RegLoc, "register expected");
3663     return MatchOperand_ParseFail;
3664   }
3665   unsigned Count = 1;
3666   int Spacing = 0;
3667   unsigned FirstReg = Reg;
3668   // The list is of D registers, but we also allow Q regs and just interpret
3669   // them as the two D sub-registers.
3670   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3671     FirstReg = Reg = getDRegFromQReg(Reg);
3672     Spacing = 1; // double-spacing requires explicit D registers, otherwise
3673                  // it's ambiguous with four-register single spaced.
3674     ++Reg;
3675     ++Count;
3676   }
3677
3678   SMLoc E;
3679   if (parseVectorLane(LaneKind, LaneIndex, E) != MatchOperand_Success)
3680     return MatchOperand_ParseFail;
3681
3682   while (Parser.getTok().is(AsmToken::Comma) ||
3683          Parser.getTok().is(AsmToken::Minus)) {
3684     if (Parser.getTok().is(AsmToken::Minus)) {
3685       if (!Spacing)
3686         Spacing = 1; // Register range implies a single spaced list.
3687       else if (Spacing == 2) {
3688         Error(Parser.getTok().getLoc(),
3689               "sequential registers in double spaced list");
3690         return MatchOperand_ParseFail;
3691       }
3692       Parser.Lex(); // Eat the minus.
3693       SMLoc AfterMinusLoc = Parser.getTok().getLoc();
3694       int EndReg = tryParseRegister();
3695       if (EndReg == -1) {
3696         Error(AfterMinusLoc, "register expected");
3697         return MatchOperand_ParseFail;
3698       }
3699       // Allow Q regs and just interpret them as the two D sub-registers.
3700       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3701         EndReg = getDRegFromQReg(EndReg) + 1;
3702       // If the register is the same as the start reg, there's nothing
3703       // more to do.
3704       if (Reg == EndReg)
3705         continue;
3706       // The register must be in the same register class as the first.
3707       if (!ARMMCRegisterClasses[ARM::DPRRegClassID].contains(EndReg)) {
3708         Error(AfterMinusLoc, "invalid register in register list");
3709         return MatchOperand_ParseFail;
3710       }
3711       // Ranges must go from low to high.
3712       if (Reg > EndReg) {
3713         Error(AfterMinusLoc, "bad range in register list");
3714         return MatchOperand_ParseFail;
3715       }
3716       // Parse the lane specifier if present.
3717       VectorLaneTy NextLaneKind;
3718       unsigned NextLaneIndex;
3719       if (parseVectorLane(NextLaneKind, NextLaneIndex, E) !=
3720           MatchOperand_Success)
3721         return MatchOperand_ParseFail;
3722       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3723         Error(AfterMinusLoc, "mismatched lane index in register list");
3724         return MatchOperand_ParseFail;
3725       }
3726
3727       // Add all the registers in the range to the register list.
3728       Count += EndReg - Reg;
3729       Reg = EndReg;
3730       continue;
3731     }
3732     Parser.Lex(); // Eat the comma.
3733     RegLoc = Parser.getTok().getLoc();
3734     int OldReg = Reg;
3735     Reg = tryParseRegister();
3736     if (Reg == -1) {
3737       Error(RegLoc, "register expected");
3738       return MatchOperand_ParseFail;
3739     }
3740     // vector register lists must be contiguous.
3741     // It's OK to use the enumeration values directly here rather, as the
3742     // VFP register classes have the enum sorted properly.
3743     //
3744     // The list is of D registers, but we also allow Q regs and just interpret
3745     // them as the two D sub-registers.
3746     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3747       if (!Spacing)
3748         Spacing = 1; // Register range implies a single spaced list.
3749       else if (Spacing == 2) {
3750         Error(RegLoc,
3751               "invalid register in double-spaced list (must be 'D' register')");
3752         return MatchOperand_ParseFail;
3753       }
3754       Reg = getDRegFromQReg(Reg);
3755       if (Reg != OldReg + 1) {
3756         Error(RegLoc, "non-contiguous register range");
3757         return MatchOperand_ParseFail;
3758       }
3759       ++Reg;
3760       Count += 2;
3761       // Parse the lane specifier if present.
3762       VectorLaneTy NextLaneKind;
3763       unsigned NextLaneIndex;
3764       SMLoc LaneLoc = Parser.getTok().getLoc();
3765       if (parseVectorLane(NextLaneKind, NextLaneIndex, E) !=
3766           MatchOperand_Success)
3767         return MatchOperand_ParseFail;
3768       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3769         Error(LaneLoc, "mismatched lane index in register list");
3770         return MatchOperand_ParseFail;
3771       }
3772       continue;
3773     }
3774     // Normal D register.
3775     // Figure out the register spacing (single or double) of the list if
3776     // we don't know it already.
3777     if (!Spacing)
3778       Spacing = 1 + (Reg == OldReg + 2);
3779
3780     // Just check that it's contiguous and keep going.
3781     if (Reg != OldReg + Spacing) {
3782       Error(RegLoc, "non-contiguous register range");
3783       return MatchOperand_ParseFail;
3784     }
3785     ++Count;
3786     // Parse the lane specifier if present.
3787     VectorLaneTy NextLaneKind;
3788     unsigned NextLaneIndex;
3789     SMLoc EndLoc = Parser.getTok().getLoc();
3790     if (parseVectorLane(NextLaneKind, NextLaneIndex, E) != MatchOperand_Success)
3791       return MatchOperand_ParseFail;
3792     if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3793       Error(EndLoc, "mismatched lane index in register list");
3794       return MatchOperand_ParseFail;
3795     }
3796   }
3797
3798   if (Parser.getTok().isNot(AsmToken::RCurly)) {
3799     Error(Parser.getTok().getLoc(), "'}' expected");
3800     return MatchOperand_ParseFail;
3801   }
3802   E = Parser.getTok().getEndLoc();
3803   Parser.Lex(); // Eat '}' token.
3804
3805   switch (LaneKind) {
3806   case NoLanes:
3807     // Two-register operands have been converted to the
3808     // composite register classes.
3809     if (Count == 2) {
3810       const MCRegisterClass *RC = (Spacing == 1) ?
3811         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3812         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3813       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3814     }
3815
3816     Operands.push_back(ARMOperand::CreateVectorList(FirstReg, Count,
3817                                                     (Spacing == 2), S, E));
3818     break;
3819   case AllLanes:
3820     // Two-register operands have been converted to the
3821     // composite register classes.
3822     if (Count == 2) {
3823       const MCRegisterClass *RC = (Spacing == 1) ?
3824         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3825         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3826       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3827     }
3828     Operands.push_back(ARMOperand::CreateVectorListAllLanes(FirstReg, Count,
3829                                                             (Spacing == 2),
3830                                                             S, E));
3831     break;
3832   case IndexedLane:
3833     Operands.push_back(ARMOperand::CreateVectorListIndexed(FirstReg, Count,
3834                                                            LaneIndex,
3835                                                            (Spacing == 2),
3836                                                            S, E));
3837     break;
3838   }
3839   return MatchOperand_Success;
3840 }
3841
3842 /// parseMemBarrierOptOperand - Try to parse DSB/DMB data barrier options.
3843 ARMAsmParser::OperandMatchResultTy
3844 ARMAsmParser::parseMemBarrierOptOperand(OperandVector &Operands) {
3845   MCAsmParser &Parser = getParser();
3846   SMLoc S = Parser.getTok().getLoc();
3847   const AsmToken &Tok = Parser.getTok();
3848   unsigned Opt;
3849
3850   if (Tok.is(AsmToken::Identifier)) {
3851     StringRef OptStr = Tok.getString();
3852
3853     Opt = StringSwitch<unsigned>(OptStr.slice(0, OptStr.size()).lower())
3854       .Case("sy",    ARM_MB::SY)
3855       .Case("st",    ARM_MB::ST)
3856       .Case("ld",    ARM_MB::LD)
3857       .Case("sh",    ARM_MB::ISH)
3858       .Case("ish",   ARM_MB::ISH)
3859       .Case("shst",  ARM_MB::ISHST)
3860       .Case("ishst", ARM_MB::ISHST)
3861       .Case("ishld", ARM_MB::ISHLD)
3862       .Case("nsh",   ARM_MB::NSH)
3863       .Case("un",    ARM_MB::NSH)
3864       .Case("nshst", ARM_MB::NSHST)
3865       .Case("nshld", ARM_MB::NSHLD)
3866       .Case("unst",  ARM_MB::NSHST)
3867       .Case("osh",   ARM_MB::OSH)
3868       .Case("oshst", ARM_MB::OSHST)
3869       .Case("oshld", ARM_MB::OSHLD)
3870       .Default(~0U);
3871
3872     // ishld, oshld, nshld and ld are only available from ARMv8.
3873     if (!hasV8Ops() && (Opt == ARM_MB::ISHLD || Opt == ARM_MB::OSHLD ||
3874                         Opt == ARM_MB::NSHLD || Opt == ARM_MB::LD))
3875       Opt = ~0U;
3876
3877     if (Opt == ~0U)
3878       return MatchOperand_NoMatch;
3879
3880     Parser.Lex(); // Eat identifier token.
3881   } else if (Tok.is(AsmToken::Hash) ||
3882              Tok.is(AsmToken::Dollar) ||
3883              Tok.is(AsmToken::Integer)) {
3884     if (Parser.getTok().isNot(AsmToken::Integer))
3885       Parser.Lex(); // Eat '#' or '$'.
3886     SMLoc Loc = Parser.getTok().getLoc();
3887
3888     const MCExpr *MemBarrierID;
3889     if (getParser().parseExpression(MemBarrierID)) {
3890       Error(Loc, "illegal expression");
3891       return MatchOperand_ParseFail;
3892     }
3893
3894     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(MemBarrierID);
3895     if (!CE) {
3896       Error(Loc, "constant expression expected");
3897       return MatchOperand_ParseFail;
3898     }
3899
3900     int Val = CE->getValue();
3901     if (Val & ~0xf) {
3902       Error(Loc, "immediate value out of range");
3903       return MatchOperand_ParseFail;
3904     }
3905
3906     Opt = ARM_MB::RESERVED_0 + Val;
3907   } else
3908     return MatchOperand_ParseFail;
3909
3910   Operands.push_back(ARMOperand::CreateMemBarrierOpt((ARM_MB::MemBOpt)Opt, S));
3911   return MatchOperand_Success;
3912 }
3913
3914 /// parseInstSyncBarrierOptOperand - Try to parse ISB inst sync barrier options.
3915 ARMAsmParser::OperandMatchResultTy
3916 ARMAsmParser::parseInstSyncBarrierOptOperand(OperandVector &Operands) {
3917   MCAsmParser &Parser = getParser();
3918   SMLoc S = Parser.getTok().getLoc();
3919   const AsmToken &Tok = Parser.getTok();
3920   unsigned Opt;
3921
3922   if (Tok.is(AsmToken::Identifier)) {
3923     StringRef OptStr = Tok.getString();
3924
3925     if (OptStr.equals_lower("sy"))
3926       Opt = ARM_ISB::SY;
3927     else
3928       return MatchOperand_NoMatch;
3929
3930     Parser.Lex(); // Eat identifier token.
3931   } else if (Tok.is(AsmToken::Hash) ||
3932              Tok.is(AsmToken::Dollar) ||
3933              Tok.is(AsmToken::Integer)) {
3934     if (Parser.getTok().isNot(AsmToken::Integer))
3935       Parser.Lex(); // Eat '#' or '$'.
3936     SMLoc Loc = Parser.getTok().getLoc();
3937
3938     const MCExpr *ISBarrierID;
3939     if (getParser().parseExpression(ISBarrierID)) {
3940       Error(Loc, "illegal expression");
3941       return MatchOperand_ParseFail;
3942     }
3943
3944     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ISBarrierID);
3945     if (!CE) {
3946       Error(Loc, "constant expression expected");
3947       return MatchOperand_ParseFail;
3948     }
3949
3950     int Val = CE->getValue();
3951     if (Val & ~0xf) {
3952       Error(Loc, "immediate value out of range");
3953       return MatchOperand_ParseFail;
3954     }
3955
3956     Opt = ARM_ISB::RESERVED_0 + Val;
3957   } else
3958     return MatchOperand_ParseFail;
3959
3960   Operands.push_back(ARMOperand::CreateInstSyncBarrierOpt(
3961           (ARM_ISB::InstSyncBOpt)Opt, S));
3962   return MatchOperand_Success;
3963 }
3964
3965
3966 /// parseProcIFlagsOperand - Try to parse iflags from CPS instruction.
3967 ARMAsmParser::OperandMatchResultTy
3968 ARMAsmParser::parseProcIFlagsOperand(OperandVector &Operands) {
3969   MCAsmParser &Parser = getParser();
3970   SMLoc S = Parser.getTok().getLoc();
3971   const AsmToken &Tok = Parser.getTok();
3972   if (!Tok.is(AsmToken::Identifier))
3973     return MatchOperand_NoMatch;
3974   StringRef IFlagsStr = Tok.getString();
3975
3976   // An iflags string of "none" is interpreted to mean that none of the AIF
3977   // bits are set.  Not a terribly useful instruction, but a valid encoding.
3978   unsigned IFlags = 0;
3979   if (IFlagsStr != "none") {
3980         for (int i = 0, e = IFlagsStr.size(); i != e; ++i) {
3981       unsigned Flag = StringSwitch<unsigned>(IFlagsStr.substr(i, 1))
3982         .Case("a", ARM_PROC::A)
3983         .Case("i", ARM_PROC::I)
3984         .Case("f", ARM_PROC::F)
3985         .Default(~0U);
3986
3987       // If some specific iflag is already set, it means that some letter is
3988       // present more than once, this is not acceptable.
3989       if (Flag == ~0U || (IFlags & Flag))
3990         return MatchOperand_NoMatch;
3991
3992       IFlags |= Flag;
3993     }
3994   }
3995
3996   Parser.Lex(); // Eat identifier token.
3997   Operands.push_back(ARMOperand::CreateProcIFlags((ARM_PROC::IFlags)IFlags, S));
3998   return MatchOperand_Success;
3999 }
4000
4001 /// parseMSRMaskOperand - Try to parse mask flags from MSR instruction.
4002 ARMAsmParser::OperandMatchResultTy
4003 ARMAsmParser::parseMSRMaskOperand(OperandVector &Operands) {
4004   MCAsmParser &Parser = getParser();
4005   SMLoc S = Parser.getTok().getLoc();
4006   const AsmToken &Tok = Parser.getTok();
4007   if (!Tok.is(AsmToken::Identifier))
4008     return MatchOperand_NoMatch;
4009   StringRef Mask = Tok.getString();
4010
4011   if (isMClass()) {
4012     // See ARMv6-M 10.1.1
4013     std::string Name = Mask.lower();
4014     unsigned FlagsVal = StringSwitch<unsigned>(Name)
4015       // Note: in the documentation:
4016       //  ARM deprecates using MSR APSR without a _<bits> qualifier as an alias
4017       //  for MSR APSR_nzcvq.
4018       // but we do make it an alias here.  This is so to get the "mask encoding"
4019       // bits correct on MSR APSR writes.
4020       //
4021       // FIXME: Note the 0xc00 "mask encoding" bits version of the registers
4022       // should really only be allowed when writing a special register.  Note
4023       // they get dropped in the MRS instruction reading a special register as
4024       // the SYSm field is only 8 bits.
4025       .Case("apsr", 0x800)
4026       .Case("apsr_nzcvq", 0x800)
4027       .Case("apsr_g", 0x400)
4028       .Case("apsr_nzcvqg", 0xc00)
4029       .Case("iapsr", 0x801)
4030       .Case("iapsr_nzcvq", 0x801)
4031       .Case("iapsr_g", 0x401)
4032       .Case("iapsr_nzcvqg", 0xc01)
4033       .Case("eapsr", 0x802)
4034       .Case("eapsr_nzcvq", 0x802)
4035       .Case("eapsr_g", 0x402)
4036       .Case("eapsr_nzcvqg", 0xc02)
4037       .Case("xpsr", 0x803)
4038       .Case("xpsr_nzcvq", 0x803)
4039       .Case("xpsr_g", 0x403)
4040       .Case("xpsr_nzcvqg", 0xc03)
4041       .Case("ipsr", 0x805)
4042       .Case("epsr", 0x806)
4043       .Case("iepsr", 0x807)
4044       .Case("msp", 0x808)
4045       .Case("psp", 0x809)
4046       .Case("primask", 0x810)
4047       .Case("basepri", 0x811)
4048       .Case("basepri_max", 0x812)
4049       .Case("faultmask", 0x813)
4050       .Case("control", 0x814)
4051       .Default(~0U);
4052
4053     if (FlagsVal == ~0U)
4054       return MatchOperand_NoMatch;
4055
4056     if (!hasThumb2DSP() && (FlagsVal & 0x400))
4057       // The _g and _nzcvqg versions are only valid if the DSP extension is
4058       // available.
4059       return MatchOperand_NoMatch;
4060
4061     if (!hasV7Ops() && FlagsVal >= 0x811 && FlagsVal <= 0x813)
4062       // basepri, basepri_max and faultmask only valid for V7m.
4063       return MatchOperand_NoMatch;
4064
4065     Parser.Lex(); // Eat identifier token.
4066     Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
4067     return MatchOperand_Success;
4068   }
4069
4070   // Split spec_reg from flag, example: CPSR_sxf => "CPSR" and "sxf"
4071   size_t Start = 0, Next = Mask.find('_');
4072   StringRef Flags = "";
4073   std::string SpecReg = Mask.slice(Start, Next).lower();
4074   if (Next != StringRef::npos)
4075     Flags = Mask.slice(Next+1, Mask.size());
4076
4077   // FlagsVal contains the complete mask:
4078   // 3-0: Mask
4079   // 4: Special Reg (cpsr, apsr => 0; spsr => 1)
4080   unsigned FlagsVal = 0;
4081
4082   if (SpecReg == "apsr") {
4083     FlagsVal = StringSwitch<unsigned>(Flags)
4084     .Case("nzcvq",  0x8) // same as CPSR_f
4085     .Case("g",      0x4) // same as CPSR_s
4086     .Case("nzcvqg", 0xc) // same as CPSR_fs
4087     .Default(~0U);
4088
4089     if (FlagsVal == ~0U) {
4090       if (!Flags.empty())
4091         return MatchOperand_NoMatch;
4092       else
4093         FlagsVal = 8; // No flag
4094     }
4095   } else if (SpecReg == "cpsr" || SpecReg == "spsr") {
4096     // cpsr_all is an alias for cpsr_fc, as is plain cpsr.
4097     if (Flags == "all" || Flags == "")
4098       Flags = "fc";
4099     for (int i = 0, e = Flags.size(); i != e; ++i) {
4100       unsigned Flag = StringSwitch<unsigned>(Flags.substr(i, 1))
4101       .Case("c", 1)
4102       .Case("x", 2)
4103       .Case("s", 4)
4104       .Case("f", 8)
4105       .Default(~0U);
4106
4107       // If some specific flag is already set, it means that some letter is
4108       // present more than once, this is not acceptable.
4109       if (FlagsVal == ~0U || (FlagsVal & Flag))
4110         return MatchOperand_NoMatch;
4111       FlagsVal |= Flag;
4112     }
4113   } else // No match for special register.
4114     return MatchOperand_NoMatch;
4115
4116   // Special register without flags is NOT equivalent to "fc" flags.
4117   // NOTE: This is a divergence from gas' behavior.  Uncommenting the following
4118   // two lines would enable gas compatibility at the expense of breaking
4119   // round-tripping.
4120   //
4121   // if (!FlagsVal)
4122   //  FlagsVal = 0x9;
4123
4124   // Bit 4: Special Reg (cpsr, apsr => 0; spsr => 1)
4125   if (SpecReg == "spsr")
4126     FlagsVal |= 16;
4127
4128   Parser.Lex(); // Eat identifier token.
4129   Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
4130   return MatchOperand_Success;
4131 }
4132
4133 /// parseBankedRegOperand - Try to parse a banked register (e.g. "lr_irq") for
4134 /// use in the MRS/MSR instructions added to support virtualization.
4135 ARMAsmParser::OperandMatchResultTy
4136 ARMAsmParser::parseBankedRegOperand(OperandVector &Operands) {
4137   MCAsmParser &Parser = getParser();
4138   SMLoc S = Parser.getTok().getLoc();
4139   const AsmToken &Tok = Parser.getTok();
4140   if (!Tok.is(AsmToken::Identifier))
4141     return MatchOperand_NoMatch;
4142   StringRef RegName = Tok.getString();
4143
4144   // The values here come from B9.2.3 of the ARM ARM, where bits 4-0 are SysM
4145   // and bit 5 is R.
4146   unsigned Encoding = StringSwitch<unsigned>(RegName.lower())
4147                           .Case("r8_usr", 0x00)
4148                           .Case("r9_usr", 0x01)
4149                           .Case("r10_usr", 0x02)
4150                           .Case("r11_usr", 0x03)
4151                           .Case("r12_usr", 0x04)
4152                           .Case("sp_usr", 0x05)
4153                           .Case("lr_usr", 0x06)
4154                           .Case("r8_fiq", 0x08)
4155                           .Case("r9_fiq", 0x09)
4156                           .Case("r10_fiq", 0x0a)
4157                           .Case("r11_fiq", 0x0b)
4158                           .Case("r12_fiq", 0x0c)
4159                           .Case("sp_fiq", 0x0d)
4160                           .Case("lr_fiq", 0x0e)
4161                           .Case("lr_irq", 0x10)
4162                           .Case("sp_irq", 0x11)
4163                           .Case("lr_svc", 0x12)
4164                           .Case("sp_svc", 0x13)
4165                           .Case("lr_abt", 0x14)
4166                           .Case("sp_abt", 0x15)
4167                           .Case("lr_und", 0x16)
4168                           .Case("sp_und", 0x17)
4169                           .Case("lr_mon", 0x1c)
4170                           .Case("sp_mon", 0x1d)
4171                           .Case("elr_hyp", 0x1e)
4172                           .Case("sp_hyp", 0x1f)
4173                           .Case("spsr_fiq", 0x2e)
4174                           .Case("spsr_irq", 0x30)
4175                           .Case("spsr_svc", 0x32)
4176                           .Case("spsr_abt", 0x34)
4177                           .Case("spsr_und", 0x36)
4178                           .Case("spsr_mon", 0x3c)
4179                           .Case("spsr_hyp", 0x3e)
4180                           .Default(~0U);
4181
4182   if (Encoding == ~0U)
4183     return MatchOperand_NoMatch;
4184
4185   Parser.Lex(); // Eat identifier token.
4186   Operands.push_back(ARMOperand::CreateBankedReg(Encoding, S));
4187   return MatchOperand_Success;
4188 }
4189
4190 ARMAsmParser::OperandMatchResultTy
4191 ARMAsmParser::parsePKHImm(OperandVector &Operands, StringRef Op, int Low,
4192                           int High) {
4193   MCAsmParser &Parser = getParser();
4194   const AsmToken &Tok = Parser.getTok();
4195   if (Tok.isNot(AsmToken::Identifier)) {
4196     Error(Parser.getTok().getLoc(), Op + " operand expected.");
4197     return MatchOperand_ParseFail;
4198   }
4199   StringRef ShiftName = Tok.getString();
4200   std::string LowerOp = Op.lower();
4201   std::string UpperOp = Op.upper();
4202   if (ShiftName != LowerOp && ShiftName != UpperOp) {
4203     Error(Parser.getTok().getLoc(), Op + " operand expected.");
4204     return MatchOperand_ParseFail;
4205   }
4206   Parser.Lex(); // Eat shift type token.
4207
4208   // There must be a '#' and a shift amount.
4209   if (Parser.getTok().isNot(AsmToken::Hash) &&
4210       Parser.getTok().isNot(AsmToken::Dollar)) {
4211     Error(Parser.getTok().getLoc(), "'#' expected");
4212     return MatchOperand_ParseFail;
4213   }
4214   Parser.Lex(); // Eat hash token.
4215
4216   const MCExpr *ShiftAmount;
4217   SMLoc Loc = Parser.getTok().getLoc();
4218   SMLoc EndLoc;
4219   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
4220     Error(Loc, "illegal expression");
4221     return MatchOperand_ParseFail;
4222   }
4223   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
4224   if (!CE) {
4225     Error(Loc, "constant expression expected");
4226     return MatchOperand_ParseFail;
4227   }
4228   int Val = CE->getValue();
4229   if (Val < Low || Val > High) {
4230     Error(Loc, "immediate value out of range");
4231     return MatchOperand_ParseFail;
4232   }
4233
4234   Operands.push_back(ARMOperand::CreateImm(CE, Loc, EndLoc));
4235
4236   return MatchOperand_Success;
4237 }
4238
4239 ARMAsmParser::OperandMatchResultTy
4240 ARMAsmParser::parseSetEndImm(OperandVector &Operands) {
4241   MCAsmParser &Parser = getParser();
4242   const AsmToken &Tok = Parser.getTok();
4243   SMLoc S = Tok.getLoc();
4244   if (Tok.isNot(AsmToken::Identifier)) {
4245     Error(S, "'be' or 'le' operand expected");
4246     return MatchOperand_ParseFail;
4247   }
4248   int Val = StringSwitch<int>(Tok.getString().lower())
4249     .Case("be", 1)
4250     .Case("le", 0)
4251     .Default(-1);
4252   Parser.Lex(); // Eat the token.
4253
4254   if (Val == -1) {
4255     Error(S, "'be' or 'le' operand expected");
4256     return MatchOperand_ParseFail;
4257   }
4258   Operands.push_back(ARMOperand::CreateImm(MCConstantExpr::create(Val,
4259                                                                   getContext()),
4260                                            S, Tok.getEndLoc()));
4261   return MatchOperand_Success;
4262 }
4263
4264 /// parseShifterImm - Parse the shifter immediate operand for SSAT/USAT
4265 /// instructions. Legal values are:
4266 ///     lsl #n  'n' in [0,31]
4267 ///     asr #n  'n' in [1,32]
4268 ///             n == 32 encoded as n == 0.
4269 ARMAsmParser::OperandMatchResultTy
4270 ARMAsmParser::parseShifterImm(OperandVector &Operands) {
4271   MCAsmParser &Parser = getParser();
4272   const AsmToken &Tok = Parser.getTok();
4273   SMLoc S = Tok.getLoc();
4274   if (Tok.isNot(AsmToken::Identifier)) {
4275     Error(S, "shift operator 'asr' or 'lsl' expected");
4276     return MatchOperand_ParseFail;
4277   }
4278   StringRef ShiftName = Tok.getString();
4279   bool isASR;
4280   if (ShiftName == "lsl" || ShiftName == "LSL")
4281     isASR = false;
4282   else if (ShiftName == "asr" || ShiftName == "ASR")
4283     isASR = true;
4284   else {
4285     Error(S, "shift operator 'asr' or 'lsl' expected");
4286     return MatchOperand_ParseFail;
4287   }
4288   Parser.Lex(); // Eat the operator.
4289
4290   // A '#' and a shift amount.
4291   if (Parser.getTok().isNot(AsmToken::Hash) &&
4292       Parser.getTok().isNot(AsmToken::Dollar)) {
4293     Error(Parser.getTok().getLoc(), "'#' expected");
4294     return MatchOperand_ParseFail;
4295   }
4296   Parser.Lex(); // Eat hash token.
4297   SMLoc ExLoc = Parser.getTok().getLoc();
4298
4299   const MCExpr *ShiftAmount;
4300   SMLoc EndLoc;
4301   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
4302     Error(ExLoc, "malformed shift expression");
4303     return MatchOperand_ParseFail;
4304   }
4305   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
4306   if (!CE) {
4307     Error(ExLoc, "shift amount must be an immediate");
4308     return MatchOperand_ParseFail;
4309   }
4310
4311   int64_t Val = CE->getValue();
4312   if (isASR) {
4313     // Shift amount must be in [1,32]
4314     if (Val < 1 || Val > 32) {
4315       Error(ExLoc, "'asr' shift amount must be in range [1,32]");
4316       return MatchOperand_ParseFail;
4317     }
4318     // asr #32 encoded as asr #0, but is not allowed in Thumb2 mode.
4319     if (isThumb() && Val == 32) {
4320       Error(ExLoc, "'asr #32' shift amount not allowed in Thumb mode");
4321       return MatchOperand_ParseFail;
4322     }
4323     if (Val == 32) Val = 0;
4324   } else {
4325     // Shift amount must be in [1,32]
4326     if (Val < 0 || Val > 31) {
4327       Error(ExLoc, "'lsr' shift amount must be in range [0,31]");
4328       return MatchOperand_ParseFail;
4329     }
4330   }
4331
4332   Operands.push_back(ARMOperand::CreateShifterImm(isASR, Val, S, EndLoc));
4333
4334   return MatchOperand_Success;
4335 }
4336
4337 /// parseRotImm - Parse the shifter immediate operand for SXTB/UXTB family
4338 /// of instructions. Legal values are:
4339 ///     ror #n  'n' in {0, 8, 16, 24}
4340 ARMAsmParser::OperandMatchResultTy
4341 ARMAsmParser::parseRotImm(OperandVector &Operands) {
4342   MCAsmParser &Parser = getParser();
4343   const AsmToken &Tok = Parser.getTok();
4344   SMLoc S = Tok.getLoc();
4345   if (Tok.isNot(AsmToken::Identifier))
4346     return MatchOperand_NoMatch;
4347   StringRef ShiftName = Tok.getString();
4348   if (ShiftName != "ror" && ShiftName != "ROR")
4349     return MatchOperand_NoMatch;
4350   Parser.Lex(); // Eat the operator.
4351
4352   // A '#' and a rotate amount.
4353   if (Parser.getTok().isNot(AsmToken::Hash) &&
4354       Parser.getTok().isNot(AsmToken::Dollar)) {
4355     Error(Parser.getTok().getLoc(), "'#' expected");
4356     return MatchOperand_ParseFail;
4357   }
4358   Parser.Lex(); // Eat hash token.
4359   SMLoc ExLoc = Parser.getTok().getLoc();
4360
4361   const MCExpr *ShiftAmount;
4362   SMLoc EndLoc;
4363   if (getParser().parseExpression(ShiftAmount, EndLoc)) {
4364     Error(ExLoc, "malformed rotate expression");
4365     return MatchOperand_ParseFail;
4366   }
4367   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
4368   if (!CE) {
4369     Error(ExLoc, "rotate amount must be an immediate");
4370     return MatchOperand_ParseFail;
4371   }
4372
4373   int64_t Val = CE->getValue();
4374   // Shift amount must be in {0, 8, 16, 24} (0 is undocumented extension)
4375   // normally, zero is represented in asm by omitting the rotate operand
4376   // entirely.
4377   if (Val != 8 && Val != 16 && Val != 24 && Val != 0) {
4378     Error(ExLoc, "'ror' rotate amount must be 8, 16, or 24");
4379     return MatchOperand_ParseFail;
4380   }
4381
4382   Operands.push_back(ARMOperand::CreateRotImm(Val, S, EndLoc));
4383
4384   return MatchOperand_Success;
4385 }
4386
4387 ARMAsmParser::OperandMatchResultTy
4388 ARMAsmParser::parseModImm(OperandVector &Operands) {
4389   MCAsmParser &Parser = getParser();
4390   MCAsmLexer &Lexer = getLexer();
4391   int64_t Imm1, Imm2;
4392
4393   SMLoc S = Parser.getTok().getLoc();
4394
4395   // 1) A mod_imm operand can appear in the place of a register name:
4396   //   add r0, #mod_imm
4397   //   add r0, r0, #mod_imm
4398   // to correctly handle the latter, we bail out as soon as we see an
4399   // identifier.
4400   //
4401   // 2) Similarly, we do not want to parse into complex operands:
4402   //   mov r0, #mod_imm
4403   //   mov r0, :lower16:(_foo)
4404   if (Parser.getTok().is(AsmToken::Identifier) ||
4405       Parser.getTok().is(AsmToken::Colon))
4406     return MatchOperand_NoMatch;
4407
4408   // Hash (dollar) is optional as per the ARMARM
4409   if (Parser.getTok().is(AsmToken::Hash) ||
4410       Parser.getTok().is(AsmToken::Dollar)) {
4411     // Avoid parsing into complex operands (#:)
4412     if (Lexer.peekTok().is(AsmToken::Colon))
4413       return MatchOperand_NoMatch;
4414
4415     // Eat the hash (dollar)
4416     Parser.Lex();
4417   }
4418
4419   SMLoc Sx1, Ex1;
4420   Sx1 = Parser.getTok().getLoc();
4421   const MCExpr *Imm1Exp;
4422   if (getParser().parseExpression(Imm1Exp, Ex1)) {
4423     Error(Sx1, "malformed expression");
4424     return MatchOperand_ParseFail;
4425   }
4426
4427   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm1Exp);
4428
4429   if (CE) {
4430     // Immediate must fit within 32-bits
4431     Imm1 = CE->getValue();
4432     int Enc = ARM_AM::getSOImmVal(Imm1);
4433     if (Enc != -1 && Parser.getTok().is(AsmToken::EndOfStatement)) {
4434       // We have a match!
4435       Operands.push_back(ARMOperand::CreateModImm((Enc & 0xFF),
4436                                                   (Enc & 0xF00) >> 7,
4437                                                   Sx1, Ex1));
4438       return MatchOperand_Success;
4439     }
4440
4441     // We have parsed an immediate which is not for us, fallback to a plain
4442     // immediate. This can happen for instruction aliases. For an example,
4443     // ARMInstrInfo.td defines the alias [mov <-> mvn] which can transform
4444     // a mov (mvn) with a mod_imm_neg/mod_imm_not operand into the opposite
4445     // instruction with a mod_imm operand. The alias is defined such that the
4446     // parser method is shared, that's why we have to do this here.
4447     if (Parser.getTok().is(AsmToken::EndOfStatement)) {
4448       Operands.push_back(ARMOperand::CreateImm(Imm1Exp, Sx1, Ex1));
4449       return MatchOperand_Success;
4450     }
4451   } else {
4452     // Operands like #(l1 - l2) can only be evaluated at a later stage (via an
4453     // MCFixup). Fallback to a plain immediate.
4454     Operands.push_back(ARMOperand::CreateImm(Imm1Exp, Sx1, Ex1));
4455     return MatchOperand_Success;
4456   }
4457
4458   // From this point onward, we expect the input to be a (#bits, #rot) pair
4459   if (Parser.getTok().isNot(AsmToken::Comma)) {
4460     Error(Sx1, "expected modified immediate operand: #[0, 255], #even[0-30]");
4461     return MatchOperand_ParseFail;
4462   }
4463
4464   if (Imm1 & ~0xFF) {
4465     Error(Sx1, "immediate operand must a number in the range [0, 255]");
4466     return MatchOperand_ParseFail;
4467   }
4468
4469   // Eat the comma
4470   Parser.Lex();
4471
4472   // Repeat for #rot
4473   SMLoc Sx2, Ex2;
4474   Sx2 = Parser.getTok().getLoc();
4475
4476   // Eat the optional hash (dollar)
4477   if (Parser.getTok().is(AsmToken::Hash) ||
4478       Parser.getTok().is(AsmToken::Dollar))
4479     Parser.Lex();
4480
4481   const MCExpr *Imm2Exp;
4482   if (getParser().parseExpression(Imm2Exp, Ex2)) {
4483     Error(Sx2, "malformed expression");
4484     return MatchOperand_ParseFail;
4485   }
4486
4487   CE = dyn_cast<MCConstantExpr>(Imm2Exp);
4488
4489   if (CE) {
4490     Imm2 = CE->getValue();
4491     if (!(Imm2 & ~0x1E)) {
4492       // We have a match!
4493       Operands.push_back(ARMOperand::CreateModImm(Imm1, Imm2, S, Ex2));
4494       return MatchOperand_Success;
4495     }
4496     Error(Sx2, "immediate operand must an even number in the range [0, 30]");
4497     return MatchOperand_ParseFail;
4498   } else {
4499     Error(Sx2, "constant expression expected");
4500     return MatchOperand_ParseFail;
4501   }
4502 }
4503
4504 ARMAsmParser::OperandMatchResultTy
4505 ARMAsmParser::parseBitfield(OperandVector &Operands) {
4506   MCAsmParser &Parser = getParser();
4507   SMLoc S = Parser.getTok().getLoc();
4508   // The bitfield descriptor is really two operands, the LSB and the width.
4509   if (Parser.getTok().isNot(AsmToken::Hash) &&
4510       Parser.getTok().isNot(AsmToken::Dollar)) {
4511     Error(Parser.getTok().getLoc(), "'#' expected");
4512     return MatchOperand_ParseFail;
4513   }
4514   Parser.Lex(); // Eat hash token.
4515
4516   const MCExpr *LSBExpr;
4517   SMLoc E = Parser.getTok().getLoc();
4518   if (getParser().parseExpression(LSBExpr)) {
4519     Error(E, "malformed immediate expression");
4520     return MatchOperand_ParseFail;
4521   }
4522   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LSBExpr);
4523   if (!CE) {
4524     Error(E, "'lsb' operand must be an immediate");
4525     return MatchOperand_ParseFail;
4526   }
4527
4528   int64_t LSB = CE->getValue();
4529   // The LSB must be in the range [0,31]
4530   if (LSB < 0 || LSB > 31) {
4531     Error(E, "'lsb' operand must be in the range [0,31]");
4532     return MatchOperand_ParseFail;
4533   }
4534   E = Parser.getTok().getLoc();
4535
4536   // Expect another immediate operand.
4537   if (Parser.getTok().isNot(AsmToken::Comma)) {
4538     Error(Parser.getTok().getLoc(), "too few operands");
4539     return MatchOperand_ParseFail;
4540   }
4541   Parser.Lex(); // Eat hash token.
4542   if (Parser.getTok().isNot(AsmToken::Hash) &&
4543       Parser.getTok().isNot(AsmToken::Dollar)) {
4544     Error(Parser.getTok().getLoc(), "'#' expected");
4545     return MatchOperand_ParseFail;
4546   }
4547   Parser.Lex(); // Eat hash token.
4548
4549   const MCExpr *WidthExpr;
4550   SMLoc EndLoc;
4551   if (getParser().parseExpression(WidthExpr, EndLoc)) {
4552     Error(E, "malformed immediate expression");
4553     return MatchOperand_ParseFail;
4554   }
4555   CE = dyn_cast<MCConstantExpr>(WidthExpr);
4556   if (!CE) {
4557     Error(E, "'width' operand must be an immediate");
4558     return MatchOperand_ParseFail;
4559   }
4560
4561   int64_t Width = CE->getValue();
4562   // The LSB must be in the range [1,32-lsb]
4563   if (Width < 1 || Width > 32 - LSB) {
4564     Error(E, "'width' operand must be in the range [1,32-lsb]");
4565     return MatchOperand_ParseFail;
4566   }
4567
4568   Operands.push_back(ARMOperand::CreateBitfield(LSB, Width, S, EndLoc));
4569
4570   return MatchOperand_Success;
4571 }
4572
4573 ARMAsmParser::OperandMatchResultTy
4574 ARMAsmParser::parsePostIdxReg(OperandVector &Operands) {
4575   // Check for a post-index addressing register operand. Specifically:
4576   // postidx_reg := '+' register {, shift}
4577   //              | '-' register {, shift}
4578   //              | register {, shift}
4579
4580   // This method must return MatchOperand_NoMatch without consuming any tokens
4581   // in the case where there is no match, as other alternatives take other
4582   // parse methods.
4583   MCAsmParser &Parser = getParser();
4584   AsmToken Tok = Parser.getTok();
4585   SMLoc S = Tok.getLoc();
4586   bool haveEaten = false;
4587   bool isAdd = true;
4588   if (Tok.is(AsmToken::Plus)) {
4589     Parser.Lex(); // Eat the '+' token.
4590     haveEaten = true;
4591   } else if (Tok.is(AsmToken::Minus)) {
4592     Parser.Lex(); // Eat the '-' token.
4593     isAdd = false;
4594     haveEaten = true;
4595   }
4596
4597   SMLoc E = Parser.getTok().getEndLoc();
4598   int Reg = tryParseRegister();
4599   if (Reg == -1) {
4600     if (!haveEaten)
4601       return MatchOperand_NoMatch;
4602     Error(Parser.getTok().getLoc(), "register expected");
4603     return MatchOperand_ParseFail;
4604   }
4605
4606   ARM_AM::ShiftOpc ShiftTy = ARM_AM::no_shift;
4607   unsigned ShiftImm = 0;
4608   if (Parser.getTok().is(AsmToken::Comma)) {
4609     Parser.Lex(); // Eat the ','.
4610     if (parseMemRegOffsetShift(ShiftTy, ShiftImm))
4611       return MatchOperand_ParseFail;
4612
4613     // FIXME: Only approximates end...may include intervening whitespace.
4614     E = Parser.getTok().getLoc();
4615   }
4616
4617   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ShiftTy,
4618                                                   ShiftImm, S, E));
4619
4620   return MatchOperand_Success;
4621 }
4622
4623 ARMAsmParser::OperandMatchResultTy
4624 ARMAsmParser::parseAM3Offset(OperandVector &Operands) {
4625   // Check for a post-index addressing register operand. Specifically:
4626   // am3offset := '+' register
4627   //              | '-' register
4628   //              | register
4629   //              | # imm
4630   //              | # + imm
4631   //              | # - imm
4632
4633   // This method must return MatchOperand_NoMatch without consuming any tokens
4634   // in the case where there is no match, as other alternatives take other
4635   // parse methods.
4636   MCAsmParser &Parser = getParser();
4637   AsmToken Tok = Parser.getTok();
4638   SMLoc S = Tok.getLoc();
4639
4640   // Do immediates first, as we always parse those if we have a '#'.
4641   if (Parser.getTok().is(AsmToken::Hash) ||
4642       Parser.getTok().is(AsmToken::Dollar)) {
4643     Parser.Lex(); // Eat '#' or '$'.
4644     // Explicitly look for a '-', as we need to encode negative zero
4645     // differently.
4646     bool isNegative = Parser.getTok().is(AsmToken::Minus);
4647     const MCExpr *Offset;
4648     SMLoc E;
4649     if (getParser().parseExpression(Offset, E))
4650       return MatchOperand_ParseFail;
4651     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
4652     if (!CE) {
4653       Error(S, "constant expression expected");
4654       return MatchOperand_ParseFail;
4655     }
4656     // Negative zero is encoded as the flag value INT32_MIN.
4657     int32_t Val = CE->getValue();
4658     if (isNegative && Val == 0)
4659       Val = INT32_MIN;
4660
4661     Operands.push_back(
4662       ARMOperand::CreateImm(MCConstantExpr::create(Val, getContext()), S, E));
4663
4664     return MatchOperand_Success;
4665   }
4666
4667
4668   bool haveEaten = false;
4669   bool isAdd = true;
4670   if (Tok.is(AsmToken::Plus)) {
4671     Parser.Lex(); // Eat the '+' token.
4672     haveEaten = true;
4673   } else if (Tok.is(AsmToken::Minus)) {
4674     Parser.Lex(); // Eat the '-' token.
4675     isAdd = false;
4676     haveEaten = true;
4677   }
4678
4679   Tok = Parser.getTok();
4680   int Reg = tryParseRegister();
4681   if (Reg == -1) {
4682     if (!haveEaten)
4683       return MatchOperand_NoMatch;
4684     Error(Tok.getLoc(), "register expected");
4685     return MatchOperand_ParseFail;
4686   }
4687
4688   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ARM_AM::no_shift,
4689                                                   0, S, Tok.getEndLoc()));
4690
4691   return MatchOperand_Success;
4692 }
4693
4694 /// Convert parsed operands to MCInst.  Needed here because this instruction
4695 /// only has two register operands, but multiplication is commutative so
4696 /// assemblers should accept both "mul rD, rN, rD" and "mul rD, rD, rN".
4697 void ARMAsmParser::cvtThumbMultiply(MCInst &Inst,
4698                                     const OperandVector &Operands) {
4699   ((ARMOperand &)*Operands[3]).addRegOperands(Inst, 1);
4700   ((ARMOperand &)*Operands[1]).addCCOutOperands(Inst, 1);
4701   // If we have a three-operand form, make sure to set Rn to be the operand
4702   // that isn't the same as Rd.
4703   unsigned RegOp = 4;
4704   if (Operands.size() == 6 &&
4705       ((ARMOperand &)*Operands[4]).getReg() ==
4706           ((ARMOperand &)*Operands[3]).getReg())
4707     RegOp = 5;
4708   ((ARMOperand &)*Operands[RegOp]).addRegOperands(Inst, 1);
4709   Inst.addOperand(Inst.getOperand(0));
4710   ((ARMOperand &)*Operands[2]).addCondCodeOperands(Inst, 2);
4711 }
4712
4713 void ARMAsmParser::cvtThumbBranches(MCInst &Inst,
4714                                     const OperandVector &Operands) {
4715   int CondOp = -1, ImmOp = -1;
4716   switch(Inst.getOpcode()) {
4717     case ARM::tB:
4718     case ARM::tBcc:  CondOp = 1; ImmOp = 2; break;
4719
4720     case ARM::t2B:
4721     case ARM::t2Bcc: CondOp = 1; ImmOp = 3; break;
4722
4723     default: llvm_unreachable("Unexpected instruction in cvtThumbBranches");
4724   }
4725   // first decide whether or not the branch should be conditional
4726   // by looking at it's location relative to an IT block
4727   if(inITBlock()) {
4728     // inside an IT block we cannot have any conditional branches. any
4729     // such instructions needs to be converted to unconditional form
4730     switch(Inst.getOpcode()) {
4731       case ARM::tBcc: Inst.setOpcode(ARM::tB); break;
4732       case ARM::t2Bcc: Inst.setOpcode(ARM::t2B); break;
4733     }
4734   } else {
4735     // outside IT blocks we can only have unconditional branches with AL
4736     // condition code or conditional branches with non-AL condition code
4737     unsigned Cond = static_cast<ARMOperand &>(*Operands[CondOp]).getCondCode();
4738     switch(Inst.getOpcode()) {
4739       case ARM::tB:
4740       case ARM::tBcc:
4741         Inst.setOpcode(Cond == ARMCC::AL ? ARM::tB : ARM::tBcc);
4742         break;
4743       case ARM::t2B:
4744       case ARM::t2Bcc:
4745         Inst.setOpcode(Cond == ARMCC::AL ? ARM::t2B : ARM::t2Bcc);
4746         break;
4747     }
4748   }
4749
4750   // now decide on encoding size based on branch target range
4751   switch(Inst.getOpcode()) {
4752     // classify tB as either t2B or t1B based on range of immediate operand
4753     case ARM::tB: {
4754       ARMOperand &op = static_cast<ARMOperand &>(*Operands[ImmOp]);
4755       if (!op.isSignedOffset<11, 1>() && isThumbTwo())
4756         Inst.setOpcode(ARM::t2B);
4757       break;
4758     }
4759     // classify tBcc as either t2Bcc or t1Bcc based on range of immediate operand
4760     case ARM::tBcc: {
4761       ARMOperand &op = static_cast<ARMOperand &>(*Operands[ImmOp]);
4762       if (!op.isSignedOffset<8, 1>() && isThumbTwo())
4763         Inst.setOpcode(ARM::t2Bcc);
4764       break;
4765     }
4766   }
4767   ((ARMOperand &)*Operands[ImmOp]).addImmOperands(Inst, 1);
4768   ((ARMOperand &)*Operands[CondOp]).addCondCodeOperands(Inst, 2);
4769 }
4770
4771 /// Parse an ARM memory expression, return false if successful else return true
4772 /// or an error.  The first token must be a '[' when called.
4773 bool ARMAsmParser::parseMemory(OperandVector &Operands) {
4774   MCAsmParser &Parser = getParser();
4775   SMLoc S, E;
4776   assert(Parser.getTok().is(AsmToken::LBrac) &&
4777          "Token is not a Left Bracket");
4778   S = Parser.getTok().getLoc();
4779   Parser.Lex(); // Eat left bracket token.
4780
4781   const AsmToken &BaseRegTok = Parser.getTok();
4782   int BaseRegNum = tryParseRegister();
4783   if (BaseRegNum == -1)
4784     return Error(BaseRegTok.getLoc(), "register expected");
4785
4786   // The next token must either be a comma, a colon or a closing bracket.
4787   const AsmToken &Tok = Parser.getTok();
4788   if (!Tok.is(AsmToken::Colon) && !Tok.is(AsmToken::Comma) &&
4789       !Tok.is(AsmToken::RBrac))
4790     return Error(Tok.getLoc(), "malformed memory operand");
4791
4792   if (Tok.is(AsmToken::RBrac)) {
4793     E = Tok.getEndLoc();
4794     Parser.Lex(); // Eat right bracket token.
4795
4796     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, nullptr, 0,
4797                                              ARM_AM::no_shift, 0, 0, false,
4798                                              S, E));
4799
4800     // If there's a pre-indexing writeback marker, '!', just add it as a token
4801     // operand. It's rather odd, but syntactically valid.
4802     if (Parser.getTok().is(AsmToken::Exclaim)) {
4803       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4804       Parser.Lex(); // Eat the '!'.
4805     }
4806
4807     return false;
4808   }
4809
4810   assert((Tok.is(AsmToken::Colon) || Tok.is(AsmToken::Comma)) &&
4811          "Lost colon or comma in memory operand?!");
4812   if (Tok.is(AsmToken::Comma)) {
4813     Parser.Lex(); // Eat the comma.
4814   }
4815
4816   // If we have a ':', it's an alignment specifier.
4817   if (Parser.getTok().is(AsmToken::Colon)) {
4818     Parser.Lex(); // Eat the ':'.
4819     E = Parser.getTok().getLoc();
4820     SMLoc AlignmentLoc = Tok.getLoc();
4821
4822     const MCExpr *Expr;
4823     if (getParser().parseExpression(Expr))
4824      return true;
4825
4826     // The expression has to be a constant. Memory references with relocations
4827     // don't come through here, as they use the <label> forms of the relevant
4828     // instructions.
4829     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4830     if (!CE)
4831       return Error (E, "constant expression expected");
4832
4833     unsigned Align = 0;
4834     switch (CE->getValue()) {
4835     default:
4836       return Error(E,
4837                    "alignment specifier must be 16, 32, 64, 128, or 256 bits");
4838     case 16:  Align = 2; break;
4839     case 32:  Align = 4; break;
4840     case 64:  Align = 8; break;
4841     case 128: Align = 16; break;
4842     case 256: Align = 32; break;
4843     }
4844
4845     // Now we should have the closing ']'
4846     if (Parser.getTok().isNot(AsmToken::RBrac))
4847       return Error(Parser.getTok().getLoc(), "']' expected");
4848     E = Parser.getTok().getEndLoc();
4849     Parser.Lex(); // Eat right bracket token.
4850
4851     // Don't worry about range checking the value here. That's handled by
4852     // the is*() predicates.
4853     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, nullptr, 0,
4854                                              ARM_AM::no_shift, 0, Align,
4855                                              false, S, E, AlignmentLoc));
4856
4857     // If there's a pre-indexing writeback marker, '!', just add it as a token
4858     // operand.
4859     if (Parser.getTok().is(AsmToken::Exclaim)) {
4860       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4861       Parser.Lex(); // Eat the '!'.
4862     }
4863
4864     return false;
4865   }
4866
4867   // If we have a '#', it's an immediate offset, else assume it's a register
4868   // offset. Be friendly and also accept a plain integer (without a leading
4869   // hash) for gas compatibility.
4870   if (Parser.getTok().is(AsmToken::Hash) ||
4871       Parser.getTok().is(AsmToken::Dollar) ||
4872       Parser.getTok().is(AsmToken::Integer)) {
4873     if (Parser.getTok().isNot(AsmToken::Integer))
4874       Parser.Lex(); // Eat '#' or '$'.
4875     E = Parser.getTok().getLoc();
4876
4877     bool isNegative = getParser().getTok().is(AsmToken::Minus);
4878     const MCExpr *Offset;
4879     if (getParser().parseExpression(Offset))
4880      return true;
4881
4882     // The expression has to be a constant. Memory references with relocations
4883     // don't come through here, as they use the <label> forms of the relevant
4884     // instructions.
4885     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
4886     if (!CE)
4887       return Error (E, "constant expression expected");
4888
4889     // If the constant was #-0, represent it as INT32_MIN.
4890     int32_t Val = CE->getValue();
4891     if (isNegative && Val == 0)
4892       CE = MCConstantExpr::create(INT32_MIN, getContext());
4893
4894     // Now we should have the closing ']'
4895     if (Parser.getTok().isNot(AsmToken::RBrac))
4896       return Error(Parser.getTok().getLoc(), "']' expected");
4897     E = Parser.getTok().getEndLoc();
4898     Parser.Lex(); // Eat right bracket token.
4899
4900     // Don't worry about range checking the value here. That's handled by
4901     // the is*() predicates.
4902     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, CE, 0,
4903                                              ARM_AM::no_shift, 0, 0,
4904                                              false, S, E));
4905
4906     // If there's a pre-indexing writeback marker, '!', just add it as a token
4907     // operand.
4908     if (Parser.getTok().is(AsmToken::Exclaim)) {
4909       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4910       Parser.Lex(); // Eat the '!'.
4911     }
4912
4913     return false;
4914   }
4915
4916   // The register offset is optionally preceded by a '+' or '-'
4917   bool isNegative = false;
4918   if (Parser.getTok().is(AsmToken::Minus)) {
4919     isNegative = true;
4920     Parser.Lex(); // Eat the '-'.
4921   } else if (Parser.getTok().is(AsmToken::Plus)) {
4922     // Nothing to do.
4923     Parser.Lex(); // Eat the '+'.
4924   }
4925
4926   E = Parser.getTok().getLoc();
4927   int OffsetRegNum = tryParseRegister();
4928   if (OffsetRegNum == -1)
4929     return Error(E, "register expected");
4930
4931   // If there's a shift operator, handle it.
4932   ARM_AM::ShiftOpc ShiftType = ARM_AM::no_shift;
4933   unsigned ShiftImm = 0;
4934   if (Parser.getTok().is(AsmToken::Comma)) {
4935     Parser.Lex(); // Eat the ','.
4936     if (parseMemRegOffsetShift(ShiftType, ShiftImm))
4937       return true;
4938   }
4939
4940   // Now we should have the closing ']'
4941   if (Parser.getTok().isNot(AsmToken::RBrac))
4942     return Error(Parser.getTok().getLoc(), "']' expected");
4943   E = Parser.getTok().getEndLoc();
4944   Parser.Lex(); // Eat right bracket token.
4945
4946   Operands.push_back(ARMOperand::CreateMem(BaseRegNum, nullptr, OffsetRegNum,
4947                                            ShiftType, ShiftImm, 0, isNegative,
4948                                            S, E));
4949
4950   // If there's a pre-indexing writeback marker, '!', just add it as a token
4951   // operand.
4952   if (Parser.getTok().is(AsmToken::Exclaim)) {
4953     Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4954     Parser.Lex(); // Eat the '!'.
4955   }
4956
4957   return false;
4958 }
4959
4960 /// parseMemRegOffsetShift - one of these two:
4961 ///   ( lsl | lsr | asr | ror ) , # shift_amount
4962 ///   rrx
4963 /// return true if it parses a shift otherwise it returns false.
4964 bool ARMAsmParser::parseMemRegOffsetShift(ARM_AM::ShiftOpc &St,
4965                                           unsigned &Amount) {
4966   MCAsmParser &Parser = getParser();
4967   SMLoc Loc = Parser.getTok().getLoc();
4968   const AsmToken &Tok = Parser.getTok();
4969   if (Tok.isNot(AsmToken::Identifier))
4970     return true;
4971   StringRef ShiftName = Tok.getString();
4972   if (ShiftName == "lsl" || ShiftName == "LSL" ||
4973       ShiftName == "asl" || ShiftName == "ASL")
4974     St = ARM_AM::lsl;
4975   else if (ShiftName == "lsr" || ShiftName == "LSR")
4976     St = ARM_AM::lsr;
4977   else if (ShiftName == "asr" || ShiftName == "ASR")
4978     St = ARM_AM::asr;
4979   else if (ShiftName == "ror" || ShiftName == "ROR")
4980     St = ARM_AM::ror;
4981   else if (ShiftName == "rrx" || ShiftName == "RRX")
4982     St = ARM_AM::rrx;
4983   else
4984     return Error(Loc, "illegal shift operator");
4985   Parser.Lex(); // Eat shift type token.
4986
4987   // rrx stands alone.
4988   Amount = 0;
4989   if (St != ARM_AM::rrx) {
4990     Loc = Parser.getTok().getLoc();
4991     // A '#' and a shift amount.
4992     const AsmToken &HashTok = Parser.getTok();
4993     if (HashTok.isNot(AsmToken::Hash) &&
4994         HashTok.isNot(AsmToken::Dollar))
4995       return Error(HashTok.getLoc(), "'#' expected");
4996     Parser.Lex(); // Eat hash token.
4997
4998     const MCExpr *Expr;
4999     if (getParser().parseExpression(Expr))
5000       return true;
5001     // Range check the immediate.
5002     // lsl, ror: 0 <= imm <= 31
5003     // lsr, asr: 0 <= imm <= 32
5004     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
5005     if (!CE)
5006       return Error(Loc, "shift amount must be an immediate");
5007     int64_t Imm = CE->getValue();
5008     if (Imm < 0 ||
5009         ((St == ARM_AM::lsl || St == ARM_AM::ror) && Imm > 31) ||
5010         ((St == ARM_AM::lsr || St == ARM_AM::asr) && Imm > 32))
5011       return Error(Loc, "immediate shift value out of range");
5012     // If <ShiftTy> #0, turn it into a no_shift.
5013     if (Imm == 0)
5014       St = ARM_AM::lsl;
5015     // For consistency, treat lsr #32 and asr #32 as having immediate value 0.
5016     if (Imm == 32)
5017       Imm = 0;
5018     Amount = Imm;
5019   }
5020
5021   return false;
5022 }
5023
5024 /// parseFPImm - A floating point immediate expression operand.
5025 ARMAsmParser::OperandMatchResultTy
5026 ARMAsmParser::parseFPImm(OperandVector &Operands) {
5027   MCAsmParser &Parser = getParser();
5028   // Anything that can accept a floating point constant as an operand
5029   // needs to go through here, as the regular parseExpression is
5030   // integer only.
5031   //
5032   // This routine still creates a generic Immediate operand, containing
5033   // a bitcast of the 64-bit floating point value. The various operands
5034   // that accept floats can check whether the value is valid for them
5035   // via the standard is*() predicates.
5036
5037   SMLoc S = Parser.getTok().getLoc();
5038
5039   if (Parser.getTok().isNot(AsmToken::Hash) &&
5040       Parser.getTok().isNot(AsmToken::Dollar))
5041     return MatchOperand_NoMatch;
5042
5043   // Disambiguate the VMOV forms that can accept an FP immediate.
5044   // vmov.f32 <sreg>, #imm
5045   // vmov.f64 <dreg>, #imm
5046   // vmov.f32 <dreg>, #imm  @ vector f32x2
5047   // vmov.f32 <qreg>, #imm  @ vector f32x4
5048   //
5049   // There are also the NEON VMOV instructions which expect an
5050   // integer constant. Make sure we don't try to parse an FPImm
5051   // for these:
5052   // vmov.i{8|16|32|64} <dreg|qreg>, #imm
5053   ARMOperand &TyOp = static_cast<ARMOperand &>(*Operands[2]);
5054   bool isVmovf = TyOp.isToken() &&
5055                  (TyOp.getToken() == ".f32" || TyOp.getToken() == ".f64");
5056   ARMOperand &Mnemonic = static_cast<ARMOperand &>(*Operands[0]);
5057   bool isFconst = Mnemonic.isToken() && (Mnemonic.getToken() == "fconstd" ||
5058                                          Mnemonic.getToken() == "fconsts");
5059   if (!(isVmovf || isFconst))
5060     return MatchOperand_NoMatch;
5061
5062   Parser.Lex(); // Eat '#' or '$'.
5063
5064   // Handle negation, as that still comes through as a separate token.
5065   bool isNegative = false;
5066   if (Parser.getTok().is(AsmToken::Minus)) {
5067     isNegative = true;
5068     Parser.Lex();
5069   }
5070   const AsmToken &Tok = Parser.getTok();
5071   SMLoc Loc = Tok.getLoc();
5072   if (Tok.is(AsmToken::Real) && isVmovf) {
5073     APFloat RealVal(APFloat::IEEEsingle, Tok.getString());
5074     uint64_t IntVal = RealVal.bitcastToAPInt().getZExtValue();
5075     // If we had a '-' in front, toggle the sign bit.
5076     IntVal ^= (uint64_t)isNegative << 31;
5077     Parser.Lex(); // Eat the token.
5078     Operands.push_back(ARMOperand::CreateImm(
5079           MCConstantExpr::create(IntVal, getContext()),
5080           S, Parser.getTok().getLoc()));
5081     return MatchOperand_Success;
5082   }
5083   // Also handle plain integers. Instructions which allow floating point
5084   // immediates also allow a raw encoded 8-bit value.
5085   if (Tok.is(AsmToken::Integer) && isFconst) {
5086     int64_t Val = Tok.getIntVal();
5087     Parser.Lex(); // Eat the token.
5088     if (Val > 255 || Val < 0) {
5089       Error(Loc, "encoded floating point value out of range");
5090       return MatchOperand_ParseFail;
5091     }
5092     float RealVal = ARM_AM::getFPImmFloat(Val);
5093     Val = APFloat(RealVal).bitcastToAPInt().getZExtValue();
5094
5095     Operands.push_back(ARMOperand::CreateImm(
5096         MCConstantExpr::create(Val, getContext()), S,
5097         Parser.getTok().getLoc()));
5098     return MatchOperand_Success;
5099   }
5100
5101   Error(Loc, "invalid floating point immediate");
5102   return MatchOperand_ParseFail;
5103 }
5104
5105 /// Parse a arm instruction operand.  For now this parses the operand regardless
5106 /// of the mnemonic.
5107 bool ARMAsmParser::parseOperand(OperandVector &Operands, StringRef Mnemonic) {
5108   MCAsmParser &Parser = getParser();
5109   SMLoc S, E;
5110
5111   // Check if the current operand has a custom associated parser, if so, try to
5112   // custom parse the operand, or fallback to the general approach.
5113   OperandMatchResultTy ResTy = MatchOperandParserImpl(Operands, Mnemonic);
5114   if (ResTy == MatchOperand_Success)
5115     return false;
5116   // If there wasn't a custom match, try the generic matcher below. Otherwise,
5117   // there was a match, but an error occurred, in which case, just return that
5118   // the operand parsing failed.
5119   if (ResTy == MatchOperand_ParseFail)
5120     return true;
5121
5122   switch (getLexer().getKind()) {
5123   default:
5124     Error(Parser.getTok().getLoc(), "unexpected token in operand");
5125     return true;
5126   case AsmToken::Identifier: {
5127     // If we've seen a branch mnemonic, the next operand must be a label.  This
5128     // is true even if the label is a register name.  So "br r1" means branch to
5129     // label "r1".
5130     bool ExpectLabel = Mnemonic == "b" || Mnemonic == "bl";
5131     if (!ExpectLabel) {
5132       if (!tryParseRegisterWithWriteBack(Operands))
5133         return false;
5134       int Res = tryParseShiftRegister(Operands);
5135       if (Res == 0) // success
5136         return false;
5137       else if (Res == -1) // irrecoverable error
5138         return true;
5139       // If this is VMRS, check for the apsr_nzcv operand.
5140       if (Mnemonic == "vmrs" &&
5141           Parser.getTok().getString().equals_lower("apsr_nzcv")) {
5142         S = Parser.getTok().getLoc();
5143         Parser.Lex();
5144         Operands.push_back(ARMOperand::CreateToken("APSR_nzcv", S));
5145         return false;
5146       }
5147     }
5148
5149     // Fall though for the Identifier case that is not a register or a
5150     // special name.
5151   }
5152   case AsmToken::LParen:  // parenthesized expressions like (_strcmp-4)
5153   case AsmToken::Integer: // things like 1f and 2b as a branch targets
5154   case AsmToken::String:  // quoted label names.
5155   case AsmToken::Dot: {   // . as a branch target
5156     // This was not a register so parse other operands that start with an
5157     // identifier (like labels) as expressions and create them as immediates.
5158     const MCExpr *IdVal;
5159     S = Parser.getTok().getLoc();
5160     if (getParser().parseExpression(IdVal))
5161       return true;
5162     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
5163     Operands.push_back(ARMOperand::CreateImm(IdVal, S, E));
5164     return false;
5165   }
5166   case AsmToken::LBrac:
5167     return parseMemory(Operands);
5168   case AsmToken::LCurly:
5169     return parseRegisterList(Operands);
5170   case AsmToken::Dollar:
5171   case AsmToken::Hash: {
5172     // #42 -> immediate.
5173     S = Parser.getTok().getLoc();
5174     Parser.Lex();
5175
5176     if (Parser.getTok().isNot(AsmToken::Colon)) {
5177       bool isNegative = Parser.getTok().is(AsmToken::Minus);
5178       const MCExpr *ImmVal;
5179       if (getParser().parseExpression(ImmVal))
5180         return true;
5181       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ImmVal);
5182       if (CE) {
5183         int32_t Val = CE->getValue();
5184         if (isNegative && Val == 0)
5185           ImmVal = MCConstantExpr::create(INT32_MIN, getContext());
5186       }
5187       E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
5188       Operands.push_back(ARMOperand::CreateImm(ImmVal, S, E));
5189
5190       // There can be a trailing '!' on operands that we want as a separate
5191       // '!' Token operand. Handle that here. For example, the compatibility
5192       // alias for 'srsdb sp!, #imm' is 'srsdb #imm!'.
5193       if (Parser.getTok().is(AsmToken::Exclaim)) {
5194         Operands.push_back(ARMOperand::CreateToken(Parser.getTok().getString(),
5195                                                    Parser.getTok().getLoc()));
5196         Parser.Lex(); // Eat exclaim token
5197       }
5198       return false;
5199     }
5200     // w/ a ':' after the '#', it's just like a plain ':'.
5201     // FALLTHROUGH
5202   }
5203   case AsmToken::Colon: {
5204     // ":lower16:" and ":upper16:" expression prefixes
5205     // FIXME: Check it's an expression prefix,
5206     // e.g. (FOO - :lower16:BAR) isn't legal.
5207     ARMMCExpr::VariantKind RefKind;
5208     if (parsePrefix(RefKind))
5209       return true;
5210
5211     const MCExpr *SubExprVal;
5212     if (getParser().parseExpression(SubExprVal))
5213       return true;
5214
5215     const MCExpr *ExprVal = ARMMCExpr::create(RefKind, SubExprVal,
5216                                               getContext());
5217     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
5218     Operands.push_back(ARMOperand::CreateImm(ExprVal, S, E));
5219     return false;
5220   }
5221   case AsmToken::Equal: {
5222     if (Mnemonic != "ldr") // only parse for ldr pseudo (e.g. ldr r0, =val)
5223       return Error(Parser.getTok().getLoc(), "unexpected token in operand");
5224
5225     Parser.Lex(); // Eat '='
5226     const MCExpr *SubExprVal;
5227     if (getParser().parseExpression(SubExprVal))
5228       return true;
5229     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
5230
5231     const MCExpr *CPLoc = getTargetStreamer().addConstantPoolEntry(SubExprVal);
5232     Operands.push_back(ARMOperand::CreateImm(CPLoc, S, E));
5233     return false;
5234   }
5235   }
5236 }
5237
5238 // parsePrefix - Parse ARM 16-bit relocations expression prefix, i.e.
5239 //  :lower16: and :upper16:.
5240 bool ARMAsmParser::parsePrefix(ARMMCExpr::VariantKind &RefKind) {
5241   MCAsmParser &Parser = getParser();
5242   RefKind = ARMMCExpr::VK_ARM_None;
5243
5244   // consume an optional '#' (GNU compatibility)
5245   if (getLexer().is(AsmToken::Hash))
5246     Parser.Lex();
5247
5248   // :lower16: and :upper16: modifiers
5249   assert(getLexer().is(AsmToken::Colon) && "expected a :");
5250   Parser.Lex(); // Eat ':'
5251
5252   if (getLexer().isNot(AsmToken::Identifier)) {
5253     Error(Parser.getTok().getLoc(), "expected prefix identifier in operand");
5254     return true;
5255   }
5256
5257   enum {
5258     COFF = (1 << MCObjectFileInfo::IsCOFF),
5259     ELF = (1 << MCObjectFileInfo::IsELF),
5260     MACHO = (1 << MCObjectFileInfo::IsMachO)
5261   };
5262   static const struct PrefixEntry {
5263     const char *Spelling;
5264     ARMMCExpr::VariantKind VariantKind;
5265     uint8_t SupportedFormats;
5266   } PrefixEntries[] = {
5267     { "lower16", ARMMCExpr::VK_ARM_LO16, COFF | ELF | MACHO },
5268     { "upper16", ARMMCExpr::VK_ARM_HI16, COFF | ELF | MACHO },
5269   };
5270
5271   StringRef IDVal = Parser.getTok().getIdentifier();
5272
5273   const auto &Prefix =
5274       std::find_if(std::begin(PrefixEntries), std::end(PrefixEntries),
5275                    [&IDVal](const PrefixEntry &PE) {
5276                       return PE.Spelling == IDVal;
5277                    });
5278   if (Prefix == std::end(PrefixEntries)) {
5279     Error(Parser.getTok().getLoc(), "unexpected prefix in operand");
5280     return true;
5281   }
5282
5283   uint8_t CurrentFormat;
5284   switch (getContext().getObjectFileInfo()->getObjectFileType()) {
5285   case MCObjectFileInfo::IsMachO:
5286     CurrentFormat = MACHO;
5287     break;
5288   case MCObjectFileInfo::IsELF:
5289     CurrentFormat = ELF;
5290     break;
5291   case MCObjectFileInfo::IsCOFF:
5292     CurrentFormat = COFF;
5293     break;
5294   }
5295
5296   if (~Prefix->SupportedFormats & CurrentFormat) {
5297     Error(Parser.getTok().getLoc(),
5298           "cannot represent relocation in the current file format");
5299     return true;
5300   }
5301
5302   RefKind = Prefix->VariantKind;
5303   Parser.Lex();
5304
5305   if (getLexer().isNot(AsmToken::Colon)) {
5306     Error(Parser.getTok().getLoc(), "unexpected token after prefix");
5307     return true;
5308   }
5309   Parser.Lex(); // Eat the last ':'
5310
5311   return false;
5312 }
5313
5314 /// \brief Given a mnemonic, split out possible predication code and carry
5315 /// setting letters to form a canonical mnemonic and flags.
5316 //
5317 // FIXME: Would be nice to autogen this.
5318 // FIXME: This is a bit of a maze of special cases.
5319 StringRef ARMAsmParser::splitMnemonic(StringRef Mnemonic,
5320                                       unsigned &PredicationCode,
5321                                       bool &CarrySetting,
5322                                       unsigned &ProcessorIMod,
5323                                       StringRef &ITMask) {
5324   PredicationCode = ARMCC::AL;
5325   CarrySetting = false;
5326   ProcessorIMod = 0;
5327
5328   // Ignore some mnemonics we know aren't predicated forms.
5329   //
5330   // FIXME: Would be nice to autogen this.
5331   if ((Mnemonic == "movs" && isThumb()) ||
5332       Mnemonic == "teq"   || Mnemonic == "vceq"   || Mnemonic == "svc"   ||
5333       Mnemonic == "mls"   || Mnemonic == "smmls"  || Mnemonic == "vcls"  ||
5334       Mnemonic == "vmls"  || Mnemonic == "vnmls"  || Mnemonic == "vacge" ||
5335       Mnemonic == "vcge"  || Mnemonic == "vclt"   || Mnemonic == "vacgt" ||
5336       Mnemonic == "vaclt" || Mnemonic == "vacle"  || Mnemonic == "hlt" ||
5337       Mnemonic == "vcgt"  || Mnemonic == "vcle"   || Mnemonic == "smlal" ||
5338       Mnemonic == "umaal" || Mnemonic == "umlal"  || Mnemonic == "vabal" ||
5339       Mnemonic == "vmlal" || Mnemonic == "vpadal" || Mnemonic == "vqdmlal" ||
5340       Mnemonic == "fmuls" || Mnemonic == "vmaxnm" || Mnemonic == "vminnm" ||
5341       Mnemonic == "vcvta" || Mnemonic == "vcvtn"  || Mnemonic == "vcvtp" ||
5342       Mnemonic == "vcvtm" || Mnemonic == "vrinta" || Mnemonic == "vrintn" ||
5343       Mnemonic == "vrintp" || Mnemonic == "vrintm" || Mnemonic == "hvc" ||
5344       Mnemonic.startswith("vsel"))
5345     return Mnemonic;
5346
5347   // First, split out any predication code. Ignore mnemonics we know aren't
5348   // predicated but do have a carry-set and so weren't caught above.
5349   if (Mnemonic != "adcs" && Mnemonic != "bics" && Mnemonic != "movs" &&
5350       Mnemonic != "muls" && Mnemonic != "smlals" && Mnemonic != "smulls" &&
5351       Mnemonic != "umlals" && Mnemonic != "umulls" && Mnemonic != "lsls" &&
5352       Mnemonic != "sbcs" && Mnemonic != "rscs") {
5353     unsigned CC = StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2))
5354       .Case("eq", ARMCC::EQ)
5355       .Case("ne", ARMCC::NE)
5356       .Case("hs", ARMCC::HS)
5357       .Case("cs", ARMCC::HS)
5358       .Case("lo", ARMCC::LO)
5359       .Case("cc", ARMCC::LO)
5360       .Case("mi", ARMCC::MI)
5361       .Case("pl", ARMCC::PL)
5362       .Case("vs", ARMCC::VS)
5363       .Case("vc", ARMCC::VC)
5364       .Case("hi", ARMCC::HI)
5365       .Case("ls", ARMCC::LS)
5366       .Case("ge", ARMCC::GE)
5367       .Case("lt", ARMCC::LT)
5368       .Case("gt", ARMCC::GT)
5369       .Case("le", ARMCC::LE)
5370       .Case("al", ARMCC::AL)
5371       .Default(~0U);
5372     if (CC != ~0U) {
5373       Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 2);
5374       PredicationCode = CC;
5375     }
5376   }
5377
5378   // Next, determine if we have a carry setting bit. We explicitly ignore all
5379   // the instructions we know end in 's'.
5380   if (Mnemonic.endswith("s") &&
5381       !(Mnemonic == "cps" || Mnemonic == "mls" ||
5382         Mnemonic == "mrs" || Mnemonic == "smmls" || Mnemonic == "vabs" ||
5383         Mnemonic == "vcls" || Mnemonic == "vmls" || Mnemonic == "vmrs" ||
5384         Mnemonic == "vnmls" || Mnemonic == "vqabs" || Mnemonic == "vrecps" ||
5385         Mnemonic == "vrsqrts" || Mnemonic == "srs" || Mnemonic == "flds" ||
5386         Mnemonic == "fmrs" || Mnemonic == "fsqrts" || Mnemonic == "fsubs" ||
5387         Mnemonic == "fsts" || Mnemonic == "fcpys" || Mnemonic == "fdivs" ||
5388         Mnemonic == "fmuls" || Mnemonic == "fcmps" || Mnemonic == "fcmpzs" ||
5389         Mnemonic == "vfms" || Mnemonic == "vfnms" || Mnemonic == "fconsts" ||
5390         (Mnemonic == "movs" && isThumb()))) {
5391     Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 1);
5392     CarrySetting = true;
5393   }
5394
5395   // The "cps" instruction can have a interrupt mode operand which is glued into
5396   // the mnemonic. Check if this is the case, split it and parse the imod op
5397   if (Mnemonic.startswith("cps")) {
5398     // Split out any imod code.
5399     unsigned IMod =
5400       StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2, 2))
5401       .Case("ie", ARM_PROC::IE)
5402       .Case("id", ARM_PROC::ID)
5403       .Default(~0U);
5404     if (IMod != ~0U) {
5405       Mnemonic = Mnemonic.slice(0, Mnemonic.size()-2);
5406       ProcessorIMod = IMod;
5407     }
5408   }
5409
5410   // The "it" instruction has the condition mask on the end of the mnemonic.
5411   if (Mnemonic.startswith("it")) {
5412     ITMask = Mnemonic.slice(2, Mnemonic.size());
5413     Mnemonic = Mnemonic.slice(0, 2);
5414   }
5415
5416   return Mnemonic;
5417 }
5418
5419 /// \brief Given a canonical mnemonic, determine if the instruction ever allows
5420 /// inclusion of carry set or predication code operands.
5421 //
5422 // FIXME: It would be nice to autogen this.
5423 void ARMAsmParser::getMnemonicAcceptInfo(StringRef Mnemonic, StringRef FullInst,
5424                                          bool &CanAcceptCarrySet,
5425                                          bool &CanAcceptPredicationCode) {
5426   CanAcceptCarrySet =
5427       Mnemonic == "and" || Mnemonic == "lsl" || Mnemonic == "lsr" ||
5428       Mnemonic == "rrx" || Mnemonic == "ror" || Mnemonic == "sub" ||
5429       Mnemonic == "add" || Mnemonic == "adc" || Mnemonic == "mul" ||
5430       Mnemonic == "bic" || Mnemonic == "asr" || Mnemonic == "orr" ||
5431       Mnemonic == "mvn" || Mnemonic == "rsb" || Mnemonic == "rsc" ||
5432       Mnemonic == "orn" || Mnemonic == "sbc" || Mnemonic == "eor" ||
5433       Mnemonic == "neg" || Mnemonic == "vfm" || Mnemonic == "vfnm" ||
5434       (!isThumb() &&
5435        (Mnemonic == "smull" || Mnemonic == "mov" || Mnemonic == "mla" ||
5436         Mnemonic == "smlal" || Mnemonic == "umlal" || Mnemonic == "umull"));
5437
5438   if (Mnemonic == "bkpt" || Mnemonic == "cbnz" || Mnemonic == "setend" ||
5439       Mnemonic == "cps" || Mnemonic == "it" || Mnemonic == "cbz" ||
5440       Mnemonic == "trap" || Mnemonic == "hlt" || Mnemonic == "udf" ||
5441       Mnemonic.startswith("crc32") || Mnemonic.startswith("cps") ||
5442       Mnemonic.startswith("vsel") || Mnemonic == "vmaxnm" ||
5443       Mnemonic == "vminnm" || Mnemonic == "vcvta" || Mnemonic == "vcvtn" ||
5444       Mnemonic == "vcvtp" || Mnemonic == "vcvtm" || Mnemonic == "vrinta" ||
5445       Mnemonic == "vrintn" || Mnemonic == "vrintp" || Mnemonic == "vrintm" ||
5446       Mnemonic.startswith("aes") || Mnemonic == "hvc" || Mnemonic == "setpan" ||
5447       Mnemonic.startswith("sha1") || Mnemonic.startswith("sha256") ||
5448       (FullInst.startswith("vmull") && FullInst.endswith(".p64"))) {
5449     // These mnemonics are never predicable
5450     CanAcceptPredicationCode = false;
5451   } else if (!isThumb()) {
5452     // Some instructions are only predicable in Thumb mode
5453     CanAcceptPredicationCode =
5454         Mnemonic != "cdp2" && Mnemonic != "clrex" && Mnemonic != "mcr2" &&
5455         Mnemonic != "mcrr2" && Mnemonic != "mrc2" && Mnemonic != "mrrc2" &&
5456         Mnemonic != "dmb" && Mnemonic != "dsb" && Mnemonic != "isb" &&
5457         Mnemonic != "pld" && Mnemonic != "pli" && Mnemonic != "pldw" &&
5458         Mnemonic != "ldc2" && Mnemonic != "ldc2l" && Mnemonic != "stc2" &&
5459         Mnemonic != "stc2l" && !Mnemonic.startswith("rfe") &&
5460         !Mnemonic.startswith("srs");
5461   } else if (isThumbOne()) {
5462     if (hasV6MOps())
5463       CanAcceptPredicationCode = Mnemonic != "movs";
5464     else
5465       CanAcceptPredicationCode = Mnemonic != "nop" && Mnemonic != "movs";
5466   } else
5467     CanAcceptPredicationCode = true;
5468 }
5469
5470 // \brief Some Thumb instructions have two operand forms that are not
5471 // available as three operand, convert to two operand form if possible.
5472 //
5473 // FIXME: We would really like to be able to tablegen'erate this.
5474 void ARMAsmParser::tryConvertingToTwoOperandForm(StringRef Mnemonic,
5475                                                  bool CarrySetting,
5476                                                  OperandVector &Operands) {
5477   if (Operands.size() != 6)
5478     return;
5479
5480   ARMOperand &Op3 = static_cast<ARMOperand &>(*Operands[3]);
5481   ARMOperand &Op4 = static_cast<ARMOperand &>(*Operands[4]);
5482   if (!Op3.isReg() || !Op4.isReg())
5483     return;
5484
5485   // For most Thumb2 cases we just generate the 3 operand form and reduce
5486   // it in processInstruction(), but for ADD involving PC the the 3 operand
5487   // form won't accept PC so we do the transformation here.
5488   ARMOperand &Op5 = static_cast<ARMOperand &>(*Operands[5]);
5489   if (isThumbTwo()) {
5490     if (Mnemonic != "add" ||
5491         !(Op3.getReg() == ARM::PC || Op4.getReg() == ARM::PC ||
5492           (Op5.isReg() && Op5.getReg() == ARM::PC)))
5493       return;
5494   } else if (!isThumbOne())
5495     return;
5496
5497   if (!(Mnemonic == "add" || Mnemonic == "sub" || Mnemonic == "and" ||
5498         Mnemonic == "eor" || Mnemonic == "lsl" || Mnemonic == "lsr" ||
5499         Mnemonic == "asr" || Mnemonic == "adc" || Mnemonic == "sbc" ||
5500         Mnemonic == "ror" || Mnemonic == "orr" || Mnemonic == "bic"))
5501     return;
5502
5503   // If first 2 operands of a 3 operand instruction are the same
5504   // then transform to 2 operand version of the same instruction
5505   // e.g. 'adds r0, r0, #1' transforms to 'adds r0, #1'
5506   bool Transform = Op3.getReg() == Op4.getReg();
5507   // If both registers are the same then remove one of them from
5508   // the operand list, with certain exceptions.
5509   if (Transform) {
5510     // Don't transform 'adds Rd, Rd, Rm' or 'sub{s} Rd, Rd, Rm' because the
5511     // 2 operand forms don't exist.
5512     if (((Mnemonic == "add" && CarrySetting) || Mnemonic == "sub") &&
5513         Op5.isReg())
5514       Transform = false;
5515   }
5516
5517   if (Transform)
5518     Operands.erase(Operands.begin() + 3);
5519 }
5520
5521 bool ARMAsmParser::shouldOmitCCOutOperand(StringRef Mnemonic,
5522                                           OperandVector &Operands) {
5523   // FIXME: This is all horribly hacky. We really need a better way to deal
5524   // with optional operands like this in the matcher table.
5525
5526   // The 'mov' mnemonic is special. One variant has a cc_out operand, while
5527   // another does not. Specifically, the MOVW instruction does not. So we
5528   // special case it here and remove the defaulted (non-setting) cc_out
5529   // operand if that's the instruction we're trying to match.
5530   //
5531   // We do this as post-processing of the explicit operands rather than just
5532   // conditionally adding the cc_out in the first place because we need
5533   // to check the type of the parsed immediate operand.
5534   if (Mnemonic == "mov" && Operands.size() > 4 && !isThumb() &&
5535       !static_cast<ARMOperand &>(*Operands[4]).isModImm() &&
5536       static_cast<ARMOperand &>(*Operands[4]).isImm0_65535Expr() &&
5537       static_cast<ARMOperand &>(*Operands[1]).getReg() == 0)
5538     return true;
5539
5540   // Register-register 'add' for thumb does not have a cc_out operand
5541   // when there are only two register operands.
5542   if (isThumb() && Mnemonic == "add" && Operands.size() == 5 &&
5543       static_cast<ARMOperand &>(*Operands[3]).isReg() &&
5544       static_cast<ARMOperand &>(*Operands[4]).isReg() &&
5545       static_cast<ARMOperand &>(*Operands[1]).getReg() == 0)
5546     return true;
5547   // Register-register 'add' for thumb does not have a cc_out operand
5548   // when it's an ADD Rdm, SP, {Rdm|#imm0_255} instruction. We do
5549   // have to check the immediate range here since Thumb2 has a variant
5550   // that can handle a different range and has a cc_out operand.
5551   if (((isThumb() && Mnemonic == "add") ||
5552        (isThumbTwo() && Mnemonic == "sub")) &&
5553       Operands.size() == 6 && static_cast<ARMOperand &>(*Operands[3]).isReg() &&
5554       static_cast<ARMOperand &>(*Operands[4]).isReg() &&
5555       static_cast<ARMOperand &>(*Operands[4]).getReg() == ARM::SP &&
5556       static_cast<ARMOperand &>(*Operands[1]).getReg() == 0 &&
5557       ((Mnemonic == "add" && static_cast<ARMOperand &>(*Operands[5]).isReg()) ||
5558        static_cast<ARMOperand &>(*Operands[5]).isImm0_1020s4()))
5559     return true;
5560   // For Thumb2, add/sub immediate does not have a cc_out operand for the
5561   // imm0_4095 variant. That's the least-preferred variant when
5562   // selecting via the generic "add" mnemonic, so to know that we
5563   // should remove the cc_out operand, we have to explicitly check that
5564   // it's not one of the other variants. Ugh.
5565   if (isThumbTwo() && (Mnemonic == "add" || Mnemonic == "sub") &&
5566       Operands.size() == 6 && static_cast<ARMOperand &>(*Operands[3]).isReg() &&
5567       static_cast<ARMOperand &>(*Operands[4]).isReg() &&
5568       static_cast<ARMOperand &>(*Operands[5]).isImm()) {
5569     // Nest conditions rather than one big 'if' statement for readability.
5570     //
5571     // If both registers are low, we're in an IT block, and the immediate is
5572     // in range, we should use encoding T1 instead, which has a cc_out.
5573     if (inITBlock() &&
5574         isARMLowRegister(static_cast<ARMOperand &>(*Operands[3]).getReg()) &&
5575         isARMLowRegister(static_cast<ARMOperand &>(*Operands[4]).getReg()) &&
5576         static_cast<ARMOperand &>(*Operands[5]).isImm0_7())
5577       return false;
5578     // Check against T3. If the second register is the PC, this is an
5579     // alternate form of ADR, which uses encoding T4, so check for that too.
5580     if (static_cast<ARMOperand &>(*Operands[4]).getReg() != ARM::PC &&
5581         static_cast<ARMOperand &>(*Operands[5]).isT2SOImm())
5582       return false;
5583
5584     // Otherwise, we use encoding T4, which does not have a cc_out
5585     // operand.
5586     return true;
5587   }
5588
5589   // The thumb2 multiply instruction doesn't have a CCOut register, so
5590   // if we have a "mul" mnemonic in Thumb mode, check if we'll be able to
5591   // use the 16-bit encoding or not.
5592   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 6 &&
5593       static_cast<ARMOperand &>(*Operands[1]).getReg() == 0 &&
5594       static_cast<ARMOperand &>(*Operands[3]).isReg() &&
5595       static_cast<ARMOperand &>(*Operands[4]).isReg() &&
5596       static_cast<ARMOperand &>(*Operands[5]).isReg() &&
5597       // If the registers aren't low regs, the destination reg isn't the
5598       // same as one of the source regs, or the cc_out operand is zero
5599       // outside of an IT block, we have to use the 32-bit encoding, so
5600       // remove the cc_out operand.
5601       (!isARMLowRegister(static_cast<ARMOperand &>(*Operands[3]).getReg()) ||
5602        !isARMLowRegister(static_cast<ARMOperand &>(*Operands[4]).getReg()) ||
5603        !isARMLowRegister(static_cast<ARMOperand &>(*Operands[5]).getReg()) ||
5604        !inITBlock() || (static_cast<ARMOperand &>(*Operands[3]).getReg() !=
5605                             static_cast<ARMOperand &>(*Operands[5]).getReg() &&
5606                         static_cast<ARMOperand &>(*Operands[3]).getReg() !=
5607                             static_cast<ARMOperand &>(*Operands[4]).getReg())))
5608     return true;
5609
5610   // Also check the 'mul' syntax variant that doesn't specify an explicit
5611   // destination register.
5612   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 5 &&
5613       static_cast<ARMOperand &>(*Operands[1]).getReg() == 0 &&
5614       static_cast<ARMOperand &>(*Operands[3]).isReg() &&
5615       static_cast<ARMOperand &>(*Operands[4]).isReg() &&
5616       // If the registers aren't low regs  or the cc_out operand is zero
5617       // outside of an IT block, we have to use the 32-bit encoding, so
5618       // remove the cc_out operand.
5619       (!isARMLowRegister(static_cast<ARMOperand &>(*Operands[3]).getReg()) ||
5620        !isARMLowRegister(static_cast<ARMOperand &>(*Operands[4]).getReg()) ||
5621        !inITBlock()))
5622     return true;
5623
5624
5625
5626   // Register-register 'add/sub' for thumb does not have a cc_out operand
5627   // when it's an ADD/SUB SP, #imm. Be lenient on count since there's also
5628   // the "add/sub SP, SP, #imm" version. If the follow-up operands aren't
5629   // right, this will result in better diagnostics (which operand is off)
5630   // anyway.
5631   if (isThumb() && (Mnemonic == "add" || Mnemonic == "sub") &&
5632       (Operands.size() == 5 || Operands.size() == 6) &&
5633       static_cast<ARMOperand &>(*Operands[3]).isReg() &&
5634       static_cast<ARMOperand &>(*Operands[3]).getReg() == ARM::SP &&
5635       static_cast<ARMOperand &>(*Operands[1]).getReg() == 0 &&
5636       (static_cast<ARMOperand &>(*Operands[4]).isImm() ||
5637        (Operands.size() == 6 &&
5638         static_cast<ARMOperand &>(*Operands[5]).isImm())))
5639     return true;
5640
5641   return false;
5642 }
5643
5644 bool ARMAsmParser::shouldOmitPredicateOperand(StringRef Mnemonic,
5645                                               OperandVector &Operands) {
5646   // VRINT{Z, R, X} have a predicate operand in VFP, but not in NEON
5647   unsigned RegIdx = 3;
5648   if ((Mnemonic == "vrintz" || Mnemonic == "vrintx" || Mnemonic == "vrintr") &&
5649       static_cast<ARMOperand &>(*Operands[2]).getToken() == ".f32") {
5650     if (static_cast<ARMOperand &>(*Operands[3]).isToken() &&
5651         static_cast<ARMOperand &>(*Operands[3]).getToken() == ".f32")
5652       RegIdx = 4;
5653
5654     if (static_cast<ARMOperand &>(*Operands[RegIdx]).isReg() &&
5655         (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(
5656              static_cast<ARMOperand &>(*Operands[RegIdx]).getReg()) ||
5657          ARMMCRegisterClasses[ARM::QPRRegClassID].contains(
5658              static_cast<ARMOperand &>(*Operands[RegIdx]).getReg())))
5659       return true;
5660   }
5661   return false;
5662 }
5663
5664 static bool isDataTypeToken(StringRef Tok) {
5665   return Tok == ".8" || Tok == ".16" || Tok == ".32" || Tok == ".64" ||
5666     Tok == ".i8" || Tok == ".i16" || Tok == ".i32" || Tok == ".i64" ||
5667     Tok == ".u8" || Tok == ".u16" || Tok == ".u32" || Tok == ".u64" ||
5668     Tok == ".s8" || Tok == ".s16" || Tok == ".s32" || Tok == ".s64" ||
5669     Tok == ".p8" || Tok == ".p16" || Tok == ".f32" || Tok == ".f64" ||
5670     Tok == ".f" || Tok == ".d";
5671 }
5672
5673 // FIXME: This bit should probably be handled via an explicit match class
5674 // in the .td files that matches the suffix instead of having it be
5675 // a literal string token the way it is now.
5676 static bool doesIgnoreDataTypeSuffix(StringRef Mnemonic, StringRef DT) {
5677   return Mnemonic.startswith("vldm") || Mnemonic.startswith("vstm");
5678 }
5679 static void applyMnemonicAliases(StringRef &Mnemonic, uint64_t Features,
5680                                  unsigned VariantID);
5681
5682 static bool RequiresVFPRegListValidation(StringRef Inst,
5683                                          bool &AcceptSinglePrecisionOnly,
5684                                          bool &AcceptDoublePrecisionOnly) {
5685   if (Inst.size() < 7)
5686     return false;
5687
5688   if (Inst.startswith("fldm") || Inst.startswith("fstm")) {
5689     StringRef AddressingMode = Inst.substr(4, 2);
5690     if (AddressingMode == "ia" || AddressingMode == "db" ||
5691         AddressingMode == "ea" || AddressingMode == "fd") {
5692       AcceptSinglePrecisionOnly = Inst[6] == 's';
5693       AcceptDoublePrecisionOnly = Inst[6] == 'd' || Inst[6] == 'x';
5694       return true;
5695     }
5696   }
5697
5698   return false;
5699 }
5700
5701 /// Parse an arm instruction mnemonic followed by its operands.
5702 bool ARMAsmParser::ParseInstruction(ParseInstructionInfo &Info, StringRef Name,
5703                                     SMLoc NameLoc, OperandVector &Operands) {
5704   MCAsmParser &Parser = getParser();
5705   // FIXME: Can this be done via tablegen in some fashion?
5706   bool RequireVFPRegisterListCheck;
5707   bool AcceptSinglePrecisionOnly;
5708   bool AcceptDoublePrecisionOnly;
5709   RequireVFPRegisterListCheck =
5710     RequiresVFPRegListValidation(Name, AcceptSinglePrecisionOnly,
5711                                  AcceptDoublePrecisionOnly);
5712
5713   // Apply mnemonic aliases before doing anything else, as the destination
5714   // mnemonic may include suffices and we want to handle them normally.
5715   // The generic tblgen'erated code does this later, at the start of
5716   // MatchInstructionImpl(), but that's too late for aliases that include
5717   // any sort of suffix.
5718   uint64_t AvailableFeatures = getAvailableFeatures();
5719   unsigned AssemblerDialect = getParser().getAssemblerDialect();
5720   applyMnemonicAliases(Name, AvailableFeatures, AssemblerDialect);
5721
5722   // First check for the ARM-specific .req directive.
5723   if (Parser.getTok().is(AsmToken::Identifier) &&
5724       Parser.getTok().getIdentifier() == ".req") {
5725     parseDirectiveReq(Name, NameLoc);
5726     // We always return 'error' for this, as we're done with this
5727     // statement and don't need to match the 'instruction."
5728     return true;
5729   }
5730
5731   // Create the leading tokens for the mnemonic, split by '.' characters.
5732   size_t Start = 0, Next = Name.find('.');
5733   StringRef Mnemonic = Name.slice(Start, Next);
5734
5735   // Split out the predication code and carry setting flag from the mnemonic.
5736   unsigned PredicationCode;
5737   unsigned ProcessorIMod;
5738   bool CarrySetting;
5739   StringRef ITMask;
5740   Mnemonic = splitMnemonic(Mnemonic, PredicationCode, CarrySetting,
5741                            ProcessorIMod, ITMask);
5742
5743   // In Thumb1, only the branch (B) instruction can be predicated.
5744   if (isThumbOne() && PredicationCode != ARMCC::AL && Mnemonic != "b") {
5745     Parser.eatToEndOfStatement();
5746     return Error(NameLoc, "conditional execution not supported in Thumb1");
5747   }
5748
5749   Operands.push_back(ARMOperand::CreateToken(Mnemonic, NameLoc));
5750
5751   // Handle the IT instruction ITMask. Convert it to a bitmask. This
5752   // is the mask as it will be for the IT encoding if the conditional
5753   // encoding has a '1' as it's bit0 (i.e. 't' ==> '1'). In the case
5754   // where the conditional bit0 is zero, the instruction post-processing
5755   // will adjust the mask accordingly.
5756   if (Mnemonic == "it") {
5757     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + 2);
5758     if (ITMask.size() > 3) {
5759       Parser.eatToEndOfStatement();
5760       return Error(Loc, "too many conditions on IT instruction");
5761     }
5762     unsigned Mask = 8;
5763     for (unsigned i = ITMask.size(); i != 0; --i) {
5764       char pos = ITMask[i - 1];
5765       if (pos != 't' && pos != 'e') {
5766         Parser.eatToEndOfStatement();
5767         return Error(Loc, "illegal IT block condition mask '" + ITMask + "'");
5768       }
5769       Mask >>= 1;
5770       if (ITMask[i - 1] == 't')
5771         Mask |= 8;
5772     }
5773     Operands.push_back(ARMOperand::CreateITMask(Mask, Loc));
5774   }
5775
5776   // FIXME: This is all a pretty gross hack. We should automatically handle
5777   // optional operands like this via tblgen.
5778
5779   // Next, add the CCOut and ConditionCode operands, if needed.
5780   //
5781   // For mnemonics which can ever incorporate a carry setting bit or predication
5782   // code, our matching model involves us always generating CCOut and
5783   // ConditionCode operands to match the mnemonic "as written" and then we let
5784   // the matcher deal with finding the right instruction or generating an
5785   // appropriate error.
5786   bool CanAcceptCarrySet, CanAcceptPredicationCode;
5787   getMnemonicAcceptInfo(Mnemonic, Name, CanAcceptCarrySet, CanAcceptPredicationCode);
5788
5789   // If we had a carry-set on an instruction that can't do that, issue an
5790   // error.
5791   if (!CanAcceptCarrySet && CarrySetting) {
5792     Parser.eatToEndOfStatement();
5793     return Error(NameLoc, "instruction '" + Mnemonic +
5794                  "' can not set flags, but 's' suffix specified");
5795   }
5796   // If we had a predication code on an instruction that can't do that, issue an
5797   // error.
5798   if (!CanAcceptPredicationCode && PredicationCode != ARMCC::AL) {
5799     Parser.eatToEndOfStatement();
5800     return Error(NameLoc, "instruction '" + Mnemonic +
5801                  "' is not predicable, but condition code specified");
5802   }
5803
5804   // Add the carry setting operand, if necessary.
5805   if (CanAcceptCarrySet) {
5806     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size());
5807     Operands.push_back(ARMOperand::CreateCCOut(CarrySetting ? ARM::CPSR : 0,
5808                                                Loc));
5809   }
5810
5811   // Add the predication code operand, if necessary.
5812   if (CanAcceptPredicationCode) {
5813     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size() +
5814                                       CarrySetting);
5815     Operands.push_back(ARMOperand::CreateCondCode(
5816                          ARMCC::CondCodes(PredicationCode), Loc));
5817   }
5818
5819   // Add the processor imod operand, if necessary.
5820   if (ProcessorIMod) {
5821     Operands.push_back(ARMOperand::CreateImm(
5822           MCConstantExpr::create(ProcessorIMod, getContext()),
5823                                  NameLoc, NameLoc));
5824   } else if (Mnemonic == "cps" && isMClass()) {
5825     return Error(NameLoc, "instruction 'cps' requires effect for M-class");
5826   }
5827
5828   // Add the remaining tokens in the mnemonic.
5829   while (Next != StringRef::npos) {
5830     Start = Next;
5831     Next = Name.find('.', Start + 1);
5832     StringRef ExtraToken = Name.slice(Start, Next);
5833
5834     // Some NEON instructions have an optional datatype suffix that is
5835     // completely ignored. Check for that.
5836     if (isDataTypeToken(ExtraToken) &&
5837         doesIgnoreDataTypeSuffix(Mnemonic, ExtraToken))
5838       continue;
5839
5840     // For for ARM mode generate an error if the .n qualifier is used.
5841     if (ExtraToken == ".n" && !isThumb()) {
5842       SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Start);
5843       Parser.eatToEndOfStatement();
5844       return Error(Loc, "instruction with .n (narrow) qualifier not allowed in "
5845                    "arm mode");
5846     }
5847
5848     // The .n qualifier is always discarded as that is what the tables
5849     // and matcher expect.  In ARM mode the .w qualifier has no effect,
5850     // so discard it to avoid errors that can be caused by the matcher.
5851     if (ExtraToken != ".n" && (isThumb() || ExtraToken != ".w")) {
5852       SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Start);
5853       Operands.push_back(ARMOperand::CreateToken(ExtraToken, Loc));
5854     }
5855   }
5856
5857   // Read the remaining operands.
5858   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5859     // Read the first operand.
5860     if (parseOperand(Operands, Mnemonic)) {
5861       Parser.eatToEndOfStatement();
5862       return true;
5863     }
5864
5865     while (getLexer().is(AsmToken::Comma)) {
5866       Parser.Lex();  // Eat the comma.
5867
5868       // Parse and remember the operand.
5869       if (parseOperand(Operands, Mnemonic)) {
5870         Parser.eatToEndOfStatement();
5871         return true;
5872       }
5873     }
5874   }
5875
5876   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5877     SMLoc Loc = getLexer().getLoc();
5878     Parser.eatToEndOfStatement();
5879     return Error(Loc, "unexpected token in argument list");
5880   }
5881
5882   Parser.Lex(); // Consume the EndOfStatement
5883
5884   if (RequireVFPRegisterListCheck) {
5885     ARMOperand &Op = static_cast<ARMOperand &>(*Operands.back());
5886     if (AcceptSinglePrecisionOnly && !Op.isSPRRegList())
5887       return Error(Op.getStartLoc(),
5888                    "VFP/Neon single precision register expected");
5889     if (AcceptDoublePrecisionOnly && !Op.isDPRRegList())
5890       return Error(Op.getStartLoc(),
5891                    "VFP/Neon double precision register expected");
5892   }
5893
5894   tryConvertingToTwoOperandForm(Mnemonic, CarrySetting, Operands);
5895
5896   // Some instructions, mostly Thumb, have forms for the same mnemonic that
5897   // do and don't have a cc_out optional-def operand. With some spot-checks
5898   // of the operand list, we can figure out which variant we're trying to
5899   // parse and adjust accordingly before actually matching. We shouldn't ever
5900   // try to remove a cc_out operand that was explicitly set on the
5901   // mnemonic, of course (CarrySetting == true). Reason number #317 the
5902   // table driven matcher doesn't fit well with the ARM instruction set.
5903   if (!CarrySetting && shouldOmitCCOutOperand(Mnemonic, Operands))
5904     Operands.erase(Operands.begin() + 1);
5905
5906   // Some instructions have the same mnemonic, but don't always
5907   // have a predicate. Distinguish them here and delete the
5908   // predicate if needed.
5909   if (shouldOmitPredicateOperand(Mnemonic, Operands))
5910     Operands.erase(Operands.begin() + 1);
5911
5912   // ARM mode 'blx' need special handling, as the register operand version
5913   // is predicable, but the label operand version is not. So, we can't rely
5914   // on the Mnemonic based checking to correctly figure out when to put
5915   // a k_CondCode operand in the list. If we're trying to match the label
5916   // version, remove the k_CondCode operand here.
5917   if (!isThumb() && Mnemonic == "blx" && Operands.size() == 3 &&
5918       static_cast<ARMOperand &>(*Operands[2]).isImm())
5919     Operands.erase(Operands.begin() + 1);
5920
5921   // Adjust operands of ldrexd/strexd to MCK_GPRPair.
5922   // ldrexd/strexd require even/odd GPR pair. To enforce this constraint,
5923   // a single GPRPair reg operand is used in the .td file to replace the two
5924   // GPRs. However, when parsing from asm, the two GRPs cannot be automatically
5925   // expressed as a GPRPair, so we have to manually merge them.
5926   // FIXME: We would really like to be able to tablegen'erate this.
5927   if (!isThumb() && Operands.size() > 4 &&
5928       (Mnemonic == "ldrexd" || Mnemonic == "strexd" || Mnemonic == "ldaexd" ||
5929        Mnemonic == "stlexd")) {
5930     bool isLoad = (Mnemonic == "ldrexd" || Mnemonic == "ldaexd");
5931     unsigned Idx = isLoad ? 2 : 3;
5932     ARMOperand &Op1 = static_cast<ARMOperand &>(*Operands[Idx]);
5933     ARMOperand &Op2 = static_cast<ARMOperand &>(*Operands[Idx + 1]);
5934
5935     const MCRegisterClass& MRC = MRI->getRegClass(ARM::GPRRegClassID);
5936     // Adjust only if Op1 and Op2 are GPRs.
5937     if (Op1.isReg() && Op2.isReg() && MRC.contains(Op1.getReg()) &&
5938         MRC.contains(Op2.getReg())) {
5939       unsigned Reg1 = Op1.getReg();
5940       unsigned Reg2 = Op2.getReg();
5941       unsigned Rt = MRI->getEncodingValue(Reg1);
5942       unsigned Rt2 = MRI->getEncodingValue(Reg2);
5943
5944       // Rt2 must be Rt + 1 and Rt must be even.
5945       if (Rt + 1 != Rt2 || (Rt & 1)) {
5946         Error(Op2.getStartLoc(), isLoad
5947                                      ? "destination operands must be sequential"
5948                                      : "source operands must be sequential");
5949         return true;
5950       }
5951       unsigned NewReg = MRI->getMatchingSuperReg(Reg1, ARM::gsub_0,
5952           &(MRI->getRegClass(ARM::GPRPairRegClassID)));
5953       Operands[Idx] =
5954           ARMOperand::CreateReg(NewReg, Op1.getStartLoc(), Op2.getEndLoc());
5955       Operands.erase(Operands.begin() + Idx + 1);
5956     }
5957   }
5958
5959   // GNU Assembler extension (compatibility)
5960   if ((Mnemonic == "ldrd" || Mnemonic == "strd")) {
5961     ARMOperand &Op2 = static_cast<ARMOperand &>(*Operands[2]);
5962     ARMOperand &Op3 = static_cast<ARMOperand &>(*Operands[3]);
5963     if (Op3.isMem()) {
5964       assert(Op2.isReg() && "expected register argument");
5965
5966       unsigned SuperReg = MRI->getMatchingSuperReg(
5967           Op2.getReg(), ARM::gsub_0, &MRI->getRegClass(ARM::GPRPairRegClassID));
5968
5969       assert(SuperReg && "expected register pair");
5970
5971       unsigned PairedReg = MRI->getSubReg(SuperReg, ARM::gsub_1);
5972
5973       Operands.insert(
5974           Operands.begin() + 3,
5975           ARMOperand::CreateReg(PairedReg, Op2.getStartLoc(), Op2.getEndLoc()));
5976     }
5977   }
5978
5979   // FIXME: As said above, this is all a pretty gross hack.  This instruction
5980   // does not fit with other "subs" and tblgen.
5981   // Adjust operands of B9.3.19 SUBS PC, LR, #imm (Thumb2) system instruction
5982   // so the Mnemonic is the original name "subs" and delete the predicate
5983   // operand so it will match the table entry.
5984   if (isThumbTwo() && Mnemonic == "sub" && Operands.size() == 6 &&
5985       static_cast<ARMOperand &>(*Operands[3]).isReg() &&
5986       static_cast<ARMOperand &>(*Operands[3]).getReg() == ARM::PC &&
5987       static_cast<ARMOperand &>(*Operands[4]).isReg() &&
5988       static_cast<ARMOperand &>(*Operands[4]).getReg() == ARM::LR &&
5989       static_cast<ARMOperand &>(*Operands[5]).isImm()) {
5990     Operands.front() = ARMOperand::CreateToken(Name, NameLoc);
5991     Operands.erase(Operands.begin() + 1);
5992   }
5993   return false;
5994 }
5995
5996 // Validate context-sensitive operand constraints.
5997
5998 // return 'true' if register list contains non-low GPR registers,
5999 // 'false' otherwise. If Reg is in the register list or is HiReg, set
6000 // 'containsReg' to true.
6001 static bool checkLowRegisterList(MCInst Inst, unsigned OpNo, unsigned Reg,
6002                                  unsigned HiReg, bool &containsReg) {
6003   containsReg = false;
6004   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
6005     unsigned OpReg = Inst.getOperand(i).getReg();
6006     if (OpReg == Reg)
6007       containsReg = true;
6008     // Anything other than a low register isn't legal here.
6009     if (!isARMLowRegister(OpReg) && (!HiReg || OpReg != HiReg))
6010       return true;
6011   }
6012   return false;
6013 }
6014
6015 // Check if the specified regisgter is in the register list of the inst,
6016 // starting at the indicated operand number.
6017 static bool listContainsReg(MCInst &Inst, unsigned OpNo, unsigned Reg) {
6018   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
6019     unsigned OpReg = Inst.getOperand(i).getReg();
6020     if (OpReg == Reg)
6021       return true;
6022   }
6023   return false;
6024 }
6025
6026 // Return true if instruction has the interesting property of being
6027 // allowed in IT blocks, but not being predicable.
6028 static bool instIsBreakpoint(const MCInst &Inst) {
6029     return Inst.getOpcode() == ARM::tBKPT ||
6030            Inst.getOpcode() == ARM::BKPT ||
6031            Inst.getOpcode() == ARM::tHLT ||
6032            Inst.getOpcode() == ARM::HLT;
6033
6034 }
6035
6036 bool ARMAsmParser::validatetLDMRegList(MCInst Inst,
6037                                        const OperandVector &Operands,
6038                                        unsigned ListNo, bool IsARPop) {
6039   const ARMOperand &Op = static_cast<const ARMOperand &>(*Operands[ListNo]);
6040   bool HasWritebackToken = Op.isToken() && Op.getToken() == "!";
6041
6042   bool ListContainsSP = listContainsReg(Inst, ListNo, ARM::SP);
6043   bool ListContainsLR = listContainsReg(Inst, ListNo, ARM::LR);
6044   bool ListContainsPC = listContainsReg(Inst, ListNo, ARM::PC);
6045
6046   if (!IsARPop && ListContainsSP)
6047     return Error(Operands[ListNo + HasWritebackToken]->getStartLoc(),
6048                  "SP may not be in the register list");
6049   else if (ListContainsPC && ListContainsLR)
6050     return Error(Operands[ListNo + HasWritebackToken]->getStartLoc(),
6051                  "PC and LR may not be in the register list simultaneously");
6052   else if (inITBlock() && !lastInITBlock() && ListContainsPC)
6053     return Error(Operands[ListNo + HasWritebackToken]->getStartLoc(),
6054                  "instruction must be outside of IT block or the last "
6055                  "instruction in an IT block");
6056   return false;
6057 }
6058
6059 bool ARMAsmParser::validatetSTMRegList(MCInst Inst,
6060                                        const OperandVector &Operands,
6061                                        unsigned ListNo) {
6062   const ARMOperand &Op = static_cast<const ARMOperand &>(*Operands[ListNo]);
6063   bool HasWritebackToken = Op.isToken() && Op.getToken() == "!";
6064
6065   bool ListContainsSP = listContainsReg(Inst, ListNo, ARM::SP);
6066   bool ListContainsPC = listContainsReg(Inst, ListNo, ARM::PC);
6067
6068   if (ListContainsSP && ListContainsPC)
6069     return Error(Operands[ListNo + HasWritebackToken]->getStartLoc(),
6070                  "SP and PC may not be in the register list");
6071   else if (ListContainsSP)
6072     return Error(Operands[ListNo + HasWritebackToken]->getStartLoc(),
6073                  "SP may not be in the register list");
6074   else if (ListContainsPC)
6075     return Error(Operands[ListNo + HasWritebackToken]->getStartLoc(),
6076                  "PC may not be in the register list");
6077   return false;
6078 }
6079
6080 // FIXME: We would really like to be able to tablegen'erate this.
6081 bool ARMAsmParser::validateInstruction(MCInst &Inst,
6082                                        const OperandVector &Operands) {
6083   const MCInstrDesc &MCID = MII.get(Inst.getOpcode());
6084   SMLoc Loc = Operands[0]->getStartLoc();
6085
6086   // Check the IT block state first.
6087   // NOTE: BKPT and HLT instructions have the interesting property of being
6088   // allowed in IT blocks, but not being predicable. They just always execute.
6089   if (inITBlock() && !instIsBreakpoint(Inst)) {
6090     unsigned Bit = 1;
6091     if (ITState.FirstCond)
6092       ITState.FirstCond = false;
6093     else
6094       Bit = (ITState.Mask >> (5 - ITState.CurPosition)) & 1;
6095     // The instruction must be predicable.
6096     if (!MCID.isPredicable())
6097       return Error(Loc, "instructions in IT block must be predicable");
6098     unsigned Cond = Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm();
6099     unsigned ITCond = Bit ? ITState.Cond :
6100       ARMCC::getOppositeCondition(ITState.Cond);
6101     if (Cond != ITCond) {
6102       // Find the condition code Operand to get its SMLoc information.
6103       SMLoc CondLoc;
6104       for (unsigned I = 1; I < Operands.size(); ++I)
6105         if (static_cast<ARMOperand &>(*Operands[I]).isCondCode())
6106           CondLoc = Operands[I]->getStartLoc();
6107       return Error(CondLoc, "incorrect condition in IT block; got '" +
6108                    StringRef(ARMCondCodeToString(ARMCC::CondCodes(Cond))) +
6109                    "', but expected '" +
6110                    ARMCondCodeToString(ARMCC::CondCodes(ITCond)) + "'");
6111     }
6112   // Check for non-'al' condition codes outside of the IT block.
6113   } else if (isThumbTwo() && MCID.isPredicable() &&
6114              Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm() !=
6115              ARMCC::AL && Inst.getOpcode() != ARM::tBcc &&
6116              Inst.getOpcode() != ARM::t2Bcc)
6117     return Error(Loc, "predicated instructions must be in IT block");
6118
6119   const unsigned Opcode = Inst.getOpcode();
6120   switch (Opcode) {
6121   case ARM::LDRD:
6122   case ARM::LDRD_PRE:
6123   case ARM::LDRD_POST: {
6124     const unsigned RtReg = Inst.getOperand(0).getReg();
6125
6126     // Rt can't be R14.
6127     if (RtReg == ARM::LR)
6128       return Error(Operands[3]->getStartLoc(),
6129                    "Rt can't be R14");
6130
6131     const unsigned Rt = MRI->getEncodingValue(RtReg);
6132     // Rt must be even-numbered.
6133     if ((Rt & 1) == 1)
6134       return Error(Operands[3]->getStartLoc(),
6135                    "Rt must be even-numbered");
6136
6137     // Rt2 must be Rt + 1.
6138     const unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
6139     if (Rt2 != Rt + 1)
6140       return Error(Operands[3]->getStartLoc(),
6141                    "destination operands must be sequential");
6142
6143     if (Opcode == ARM::LDRD_PRE || Opcode == ARM::LDRD_POST) {
6144       const unsigned Rn = MRI->getEncodingValue(Inst.getOperand(3).getReg());
6145       // For addressing modes with writeback, the base register needs to be
6146       // different from the destination registers.
6147       if (Rn == Rt || Rn == Rt2)
6148         return Error(Operands[3]->getStartLoc(),
6149                      "base register needs to be different from destination "
6150                      "registers");
6151     }
6152
6153     return false;
6154   }
6155   case ARM::t2LDRDi8:
6156   case ARM::t2LDRD_PRE:
6157   case ARM::t2LDRD_POST: {
6158     // Rt2 must be different from Rt.
6159     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
6160     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
6161     if (Rt2 == Rt)
6162       return Error(Operands[3]->getStartLoc(),
6163                    "destination operands can't be identical");
6164     return false;
6165   }
6166   case ARM::t2BXJ: {
6167     const unsigned RmReg = Inst.getOperand(0).getReg();
6168     // Rm = SP is no longer unpredictable in v8-A
6169     if (RmReg == ARM::SP && !hasV8Ops())
6170       return Error(Operands[2]->getStartLoc(),
6171                    "r13 (SP) is an unpredictable operand to BXJ");
6172     return false;
6173   }
6174   case ARM::STRD: {
6175     // Rt2 must be Rt + 1.
6176     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
6177     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
6178     if (Rt2 != Rt + 1)
6179       return Error(Operands[3]->getStartLoc(),
6180                    "source operands must be sequential");
6181     return false;
6182   }
6183   case ARM::STRD_PRE:
6184   case ARM::STRD_POST: {
6185     // Rt2 must be Rt + 1.
6186     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(1).getReg());
6187     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(2).getReg());
6188     if (Rt2 != Rt + 1)
6189       return Error(Operands[3]->getStartLoc(),
6190                    "source operands must be sequential");
6191     return false;
6192   }
6193   case ARM::STR_PRE_IMM:
6194   case ARM::STR_PRE_REG:
6195   case ARM::STR_POST_IMM:
6196   case ARM::STR_POST_REG:
6197   case ARM::STRH_PRE:
6198   case ARM::STRH_POST:
6199   case ARM::STRB_PRE_IMM:
6200   case ARM::STRB_PRE_REG:
6201   case ARM::STRB_POST_IMM:
6202   case ARM::STRB_POST_REG: {
6203     // Rt must be different from Rn.
6204     const unsigned Rt = MRI->getEncodingValue(Inst.getOperand(1).getReg());
6205     const unsigned Rn = MRI->getEncodingValue(Inst.getOperand(2).getReg());
6206
6207     if (Rt == Rn)
6208       return Error(Operands[3]->getStartLoc(),
6209                    "source register and base register can't be identical");
6210     return false;
6211   }
6212   case ARM::LDR_PRE_IMM:
6213   case ARM::LDR_PRE_REG:
6214   case ARM::LDR_POST_IMM:
6215   case ARM::LDR_POST_REG:
6216   case ARM::LDRH_PRE:
6217   case ARM::LDRH_POST:
6218   case ARM::LDRSH_PRE:
6219   case ARM::LDRSH_POST:
6220   case ARM::LDRB_PRE_IMM:
6221   case ARM::LDRB_PRE_REG:
6222   case ARM::LDRB_POST_IMM:
6223   case ARM::LDRB_POST_REG:
6224   case ARM::LDRSB_PRE:
6225   case ARM::LDRSB_POST: {
6226     // Rt must be different from Rn.
6227     const unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
6228     const unsigned Rn = MRI->getEncodingValue(Inst.getOperand(2).getReg());
6229
6230     if (Rt == Rn)
6231       return Error(Operands[3]->getStartLoc(),
6232                    "destination register and base register can't be identical");
6233     return false;
6234   }
6235   case ARM::SBFX:
6236   case ARM::UBFX: {
6237     // Width must be in range [1, 32-lsb].
6238     unsigned LSB = Inst.getOperand(2).getImm();
6239     unsigned Widthm1 = Inst.getOperand(3).getImm();
6240     if (Widthm1 >= 32 - LSB)
6241       return Error(Operands[5]->getStartLoc(),
6242                    "bitfield width must be in range [1,32-lsb]");
6243     return false;
6244   }
6245   // Notionally handles ARM::tLDMIA_UPD too.
6246   case ARM::tLDMIA: {
6247     // If we're parsing Thumb2, the .w variant is available and handles
6248     // most cases that are normally illegal for a Thumb1 LDM instruction.
6249     // We'll make the transformation in processInstruction() if necessary.
6250     //
6251     // Thumb LDM instructions are writeback iff the base register is not
6252     // in the register list.
6253     unsigned Rn = Inst.getOperand(0).getReg();
6254     bool HasWritebackToken =
6255         (static_cast<ARMOperand &>(*Operands[3]).isToken() &&
6256          static_cast<ARMOperand &>(*Operands[3]).getToken() == "!");
6257     bool ListContainsBase;
6258     if (checkLowRegisterList(Inst, 3, Rn, 0, ListContainsBase) && !isThumbTwo())
6259       return Error(Operands[3 + HasWritebackToken]->getStartLoc(),
6260                    "registers must be in range r0-r7");
6261     // If we should have writeback, then there should be a '!' token.
6262     if (!ListContainsBase && !HasWritebackToken && !isThumbTwo())
6263       return Error(Operands[2]->getStartLoc(),
6264                    "writeback operator '!' expected");
6265     // If we should not have writeback, there must not be a '!'. This is
6266     // true even for the 32-bit wide encodings.
6267     if (ListContainsBase && HasWritebackToken)
6268       return Error(Operands[3]->getStartLoc(),
6269                    "writeback operator '!' not allowed when base register "
6270                    "in register list");
6271
6272     if (validatetLDMRegList(Inst, Operands, 3))
6273       return true;
6274     break;
6275   }
6276   case ARM::LDMIA_UPD:
6277   case ARM::LDMDB_UPD:
6278   case ARM::LDMIB_UPD:
6279   case ARM::LDMDA_UPD:
6280     // ARM variants loading and updating the same register are only officially
6281     // UNPREDICTABLE on v7 upwards. Goodness knows what they did before.
6282     if (!hasV7Ops())
6283       break;
6284     if (listContainsReg(Inst, 3, Inst.getOperand(0).getReg()))
6285       return Error(Operands.back()->getStartLoc(),
6286                    "writeback register not allowed in register list");
6287     break;
6288   case ARM::t2LDMIA:
6289   case ARM::t2LDMDB:
6290     if (validatetLDMRegList(Inst, Operands, 3))
6291       return true;
6292     break;
6293   case ARM::t2STMIA:
6294   case ARM::t2STMDB:
6295     if (validatetSTMRegList(Inst, Operands, 3))
6296       return true;
6297     break;
6298   case ARM::t2LDMIA_UPD:
6299   case ARM::t2LDMDB_UPD:
6300   case ARM::t2STMIA_UPD:
6301   case ARM::t2STMDB_UPD: {
6302     if (listContainsReg(Inst, 3, Inst.getOperand(0).getReg()))
6303       return Error(Operands.back()->getStartLoc(),
6304                    "writeback register not allowed in register list");
6305
6306     if (Opcode == ARM::t2LDMIA_UPD || Opcode == ARM::t2LDMDB_UPD) {
6307       if (validatetLDMRegList(Inst, Operands, 3))
6308         return true;
6309     } else {
6310       if (validatetSTMRegList(Inst, Operands, 3))
6311         return true;
6312     }
6313     break;
6314   }
6315   case ARM::sysLDMIA_UPD:
6316   case ARM::sysLDMDA_UPD:
6317   case ARM::sysLDMDB_UPD:
6318   case ARM::sysLDMIB_UPD:
6319     if (!listContainsReg(Inst, 3, ARM::PC))
6320       return Error(Operands[4]->getStartLoc(),
6321                    "writeback register only allowed on system LDM "
6322                    "if PC in register-list");
6323     break;
6324   case ARM::sysSTMIA_UPD:
6325   case ARM::sysSTMDA_UPD:
6326   case ARM::sysSTMDB_UPD:
6327   case ARM::sysSTMIB_UPD:
6328     return Error(Operands[2]->getStartLoc(),
6329                  "system STM cannot have writeback register");
6330   case ARM::tMUL: {
6331     // The second source operand must be the same register as the destination
6332     // operand.
6333     //
6334     // In this case, we must directly check the parsed operands because the
6335     // cvtThumbMultiply() function is written in such a way that it guarantees
6336     // this first statement is always true for the new Inst.  Essentially, the
6337     // destination is unconditionally copied into the second source operand
6338     // without checking to see if it matches what we actually parsed.
6339     if (Operands.size() == 6 && (((ARMOperand &)*Operands[3]).getReg() !=
6340                                  ((ARMOperand &)*Operands[5]).getReg()) &&
6341         (((ARMOperand &)*Operands[3]).getReg() !=
6342          ((ARMOperand &)*Operands[4]).getReg())) {
6343       return Error(Operands[3]->getStartLoc(),
6344                    "destination register must match source register");
6345     }
6346     break;
6347   }
6348   // Like for ldm/stm, push and pop have hi-reg handling version in Thumb2,
6349   // so only issue a diagnostic for thumb1. The instructions will be
6350   // switched to the t2 encodings in processInstruction() if necessary.
6351   case ARM::tPOP: {
6352     bool ListContainsBase;
6353     if (checkLowRegisterList(Inst, 2, 0, ARM::PC, ListContainsBase) &&
6354         !isThumbTwo())
6355       return Error(Operands[2]->getStartLoc(),
6356                    "registers must be in range r0-r7 or pc");
6357     if (validatetLDMRegList(Inst, Operands, 2, !isMClass()))
6358       return true;
6359     break;
6360   }
6361   case ARM::tPUSH: {
6362     bool ListContainsBase;
6363     if (checkLowRegisterList(Inst, 2, 0, ARM::LR, ListContainsBase) &&
6364         !isThumbTwo())
6365       return Error(Operands[2]->getStartLoc(),
6366                    "registers must be in range r0-r7 or lr");
6367     if (validatetSTMRegList(Inst, Operands, 2))
6368       return true;
6369     break;
6370   }
6371   case ARM::tSTMIA_UPD: {
6372     bool ListContainsBase, InvalidLowList;
6373     InvalidLowList = checkLowRegisterList(Inst, 4, Inst.getOperand(0).getReg(),
6374                                           0, ListContainsBase);
6375     if (InvalidLowList && !isThumbTwo())
6376       return Error(Operands[4]->getStartLoc(),
6377                    "registers must be in range r0-r7");
6378
6379     // This would be converted to a 32-bit stm, but that's not valid if the
6380     // writeback register is in the list.
6381     if (InvalidLowList && ListContainsBase)
6382       return Error(Operands[4]->getStartLoc(),
6383                    "writeback operator '!' not allowed when base register "
6384                    "in register list");
6385
6386     if (validatetSTMRegList(Inst, Operands, 4))
6387       return true;
6388     break;
6389   }
6390   case ARM::tADDrSP: {
6391     // If the non-SP source operand and the destination operand are not the
6392     // same, we need thumb2 (for the wide encoding), or we have an error.
6393     if (!isThumbTwo() &&
6394         Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
6395       return Error(Operands[4]->getStartLoc(),
6396                    "source register must be the same as destination");
6397     }
6398     break;
6399   }
6400   // Final range checking for Thumb unconditional branch instructions.
6401   case ARM::tB:
6402     if (!(static_cast<ARMOperand &>(*Operands[2])).isSignedOffset<11, 1>())
6403       return Error(Operands[2]->getStartLoc(), "branch target out of range");
6404     break;
6405   case ARM::t2B: {
6406     int op = (Operands[2]->isImm()) ? 2 : 3;
6407     if (!static_cast<ARMOperand &>(*Operands[op]).isSignedOffset<24, 1>())
6408       return Error(Operands[op]->getStartLoc(), "branch target out of range");
6409     break;
6410   }
6411   // Final range checking for Thumb conditional branch instructions.
6412   case ARM::tBcc:
6413     if (!static_cast<ARMOperand &>(*Operands[2]).isSignedOffset<8, 1>())
6414       return Error(Operands[2]->getStartLoc(), "branch target out of range");
6415     break;
6416   case ARM::t2Bcc: {
6417     int Op = (Operands[2]->isImm()) ? 2 : 3;
6418     if (!static_cast<ARMOperand &>(*Operands[Op]).isSignedOffset<20, 1>())
6419       return Error(Operands[Op]->getStartLoc(), "branch target out of range");
6420     break;
6421   }
6422   case ARM::MOVi16:
6423   case ARM::t2MOVi16:
6424   case ARM::t2MOVTi16:
6425     {
6426     // We want to avoid misleadingly allowing something like "mov r0, <symbol>"
6427     // especially when we turn it into a movw and the expression <symbol> does
6428     // not have a :lower16: or :upper16 as part of the expression.  We don't
6429     // want the behavior of silently truncating, which can be unexpected and
6430     // lead to bugs that are difficult to find since this is an easy mistake
6431     // to make.
6432     int i = (Operands[3]->isImm()) ? 3 : 4;
6433     ARMOperand &Op = static_cast<ARMOperand &>(*Operands[i]);
6434     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op.getImm());
6435     if (CE) break;
6436     const MCExpr *E = dyn_cast<MCExpr>(Op.getImm());
6437     if (!E) break;
6438     const ARMMCExpr *ARM16Expr = dyn_cast<ARMMCExpr>(E);
6439     if (!ARM16Expr || (ARM16Expr->getKind() != ARMMCExpr::VK_ARM_HI16 &&
6440                        ARM16Expr->getKind() != ARMMCExpr::VK_ARM_LO16))
6441       return Error(
6442           Op.getStartLoc(),
6443           "immediate expression for mov requires :lower16: or :upper16");
6444     break;
6445   }
6446   }
6447
6448   return false;
6449 }
6450
6451 static unsigned getRealVSTOpcode(unsigned Opc, unsigned &Spacing) {
6452   switch(Opc) {
6453   default: llvm_unreachable("unexpected opcode!");
6454   // VST1LN
6455   case ARM::VST1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
6456   case ARM::VST1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
6457   case ARM::VST1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
6458   case ARM::VST1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
6459   case ARM::VST1LNdWB_register_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
6460   case ARM::VST1LNdWB_register_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
6461   case ARM::VST1LNdAsm_8:  Spacing = 1; return ARM::VST1LNd8;
6462   case ARM::VST1LNdAsm_16: Spacing = 1; return ARM::VST1LNd16;
6463   case ARM::VST1LNdAsm_32: Spacing = 1; return ARM::VST1LNd32;
6464
6465   // VST2LN
6466   case ARM::VST2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
6467   case ARM::VST2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
6468   case ARM::VST2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
6469   case ARM::VST2LNqWB_fixed_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
6470   case ARM::VST2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
6471
6472   case ARM::VST2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
6473   case ARM::VST2LNdWB_register_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
6474   case ARM::VST2LNdWB_register_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
6475   case ARM::VST2LNqWB_register_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
6476   case ARM::VST2LNqWB_register_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
6477
6478   case ARM::VST2LNdAsm_8:  Spacing = 1; return ARM::VST2LNd8;
6479   case ARM::VST2LNdAsm_16: Spacing = 1; return ARM::VST2LNd16;
6480   case ARM::VST2LNdAsm_32: Spacing = 1; return ARM::VST2LNd32;
6481   case ARM::VST2LNqAsm_16: Spacing = 2; return ARM::VST2LNq16;
6482   case ARM::VST2LNqAsm_32: Spacing = 2; return ARM::VST2LNq32;
6483
6484   // VST3LN
6485   case ARM::VST3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
6486   case ARM::VST3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
6487   case ARM::VST3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
6488   case ARM::VST3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNq16_UPD;
6489   case ARM::VST3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
6490   case ARM::VST3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
6491   case ARM::VST3LNdWB_register_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
6492   case ARM::VST3LNdWB_register_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
6493   case ARM::VST3LNqWB_register_Asm_16: Spacing = 2; return ARM::VST3LNq16_UPD;
6494   case ARM::VST3LNqWB_register_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
6495   case ARM::VST3LNdAsm_8:  Spacing = 1; return ARM::VST3LNd8;
6496   case ARM::VST3LNdAsm_16: Spacing = 1; return ARM::VST3LNd16;
6497   case ARM::VST3LNdAsm_32: Spacing = 1; return ARM::VST3LNd32;
6498   case ARM::VST3LNqAsm_16: Spacing = 2; return ARM::VST3LNq16;
6499   case ARM::VST3LNqAsm_32: Spacing = 2; return ARM::VST3LNq32;
6500
6501   // VST3
6502   case ARM::VST3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
6503   case ARM::VST3dWB_fixed_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
6504   case ARM::VST3dWB_fixed_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
6505   case ARM::VST3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
6506   case ARM::VST3qWB_fixed_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
6507   case ARM::VST3qWB_fixed_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
6508   case ARM::VST3dWB_register_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
6509   case ARM::VST3dWB_register_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
6510   case ARM::VST3dWB_register_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
6511   case ARM::VST3qWB_register_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
6512   case ARM::VST3qWB_register_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
6513   case ARM::VST3qWB_register_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
6514   case ARM::VST3dAsm_8:  Spacing = 1; return ARM::VST3d8;
6515   case ARM::VST3dAsm_16: Spacing = 1; return ARM::VST3d16;
6516   case ARM::VST3dAsm_32: Spacing = 1; return ARM::VST3d32;
6517   case ARM::VST3qAsm_8:  Spacing = 2; return ARM::VST3q8;
6518   case ARM::VST3qAsm_16: Spacing = 2; return ARM::VST3q16;
6519   case ARM::VST3qAsm_32: Spacing = 2; return ARM::VST3q32;
6520
6521   // VST4LN
6522   case ARM::VST4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
6523   case ARM::VST4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
6524   case ARM::VST4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
6525   case ARM::VST4LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNq16_UPD;
6526   case ARM::VST4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
6527   case ARM::VST4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
6528   case ARM::VST4LNdWB_register_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
6529   case ARM::VST4LNdWB_register_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
6530   case ARM::VST4LNqWB_register_Asm_16: Spacing = 2; return ARM::VST4LNq16_UPD;
6531   case ARM::VST4LNqWB_register_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
6532   case ARM::VST4LNdAsm_8:  Spacing = 1; return ARM::VST4LNd8;
6533   case ARM::VST4LNdAsm_16: Spacing = 1; return ARM::VST4LNd16;
6534   case ARM::VST4LNdAsm_32: Spacing = 1; return ARM::VST4LNd32;
6535   case ARM::VST4LNqAsm_16: Spacing = 2; return ARM::VST4LNq16;
6536   case ARM::VST4LNqAsm_32: Spacing = 2; return ARM::VST4LNq32;
6537
6538   // VST4
6539   case ARM::VST4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
6540   case ARM::VST4dWB_fixed_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
6541   case ARM::VST4dWB_fixed_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
6542   case ARM::VST4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
6543   case ARM::VST4qWB_fixed_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
6544   case ARM::VST4qWB_fixed_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
6545   case ARM::VST4dWB_register_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
6546   case ARM::VST4dWB_register_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
6547   case ARM::VST4dWB_register_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
6548   case ARM::VST4qWB_register_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
6549   case ARM::VST4qWB_register_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
6550   case ARM::VST4qWB_register_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
6551   case ARM::VST4dAsm_8:  Spacing = 1; return ARM::VST4d8;
6552   case ARM::VST4dAsm_16: Spacing = 1; return ARM::VST4d16;
6553   case ARM::VST4dAsm_32: Spacing = 1; return ARM::VST4d32;
6554   case ARM::VST4qAsm_8:  Spacing = 2; return ARM::VST4q8;
6555   case ARM::VST4qAsm_16: Spacing = 2; return ARM::VST4q16;
6556   case ARM::VST4qAsm_32: Spacing = 2; return ARM::VST4q32;
6557   }
6558 }
6559
6560 static unsigned getRealVLDOpcode(unsigned Opc, unsigned &Spacing) {
6561   switch(Opc) {
6562   default: llvm_unreachable("unexpected opcode!");
6563   // VLD1LN
6564   case ARM::VLD1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
6565   case ARM::VLD1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
6566   case ARM::VLD1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
6567   case ARM::VLD1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
6568   case ARM::VLD1LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
6569   case ARM::VLD1LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
6570   case ARM::VLD1LNdAsm_8:  Spacing = 1; return ARM::VLD1LNd8;
6571   case ARM::VLD1LNdAsm_16: Spacing = 1; return ARM::VLD1LNd16;
6572   case ARM::VLD1LNdAsm_32: Spacing = 1; return ARM::VLD1LNd32;
6573
6574   // VLD2LN
6575   case ARM::VLD2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
6576   case ARM::VLD2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
6577   case ARM::VLD2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
6578   case ARM::VLD2LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNq16_UPD;
6579   case ARM::VLD2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
6580   case ARM::VLD2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
6581   case ARM::VLD2LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
6582   case ARM::VLD2LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
6583   case ARM::VLD2LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD2LNq16_UPD;
6584   case ARM::VLD2LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
6585   case ARM::VLD2LNdAsm_8:  Spacing = 1; return ARM::VLD2LNd8;
6586   case ARM::VLD2LNdAsm_16: Spacing = 1; return ARM::VLD2LNd16;
6587   case ARM::VLD2LNdAsm_32: Spacing = 1; return ARM::VLD2LNd32;
6588   case ARM::VLD2LNqAsm_16: Spacing = 2; return ARM::VLD2LNq16;
6589   case ARM::VLD2LNqAsm_32: Spacing = 2; return ARM::VLD2LNq32;
6590
6591   // VLD3DUP
6592   case ARM::VLD3DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
6593   case ARM::VLD3DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
6594   case ARM::VLD3DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
6595   case ARM::VLD3DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD3DUPq8_UPD;
6596   case ARM::VLD3DUPqWB_fixed_Asm_16: Spacing = 2; return ARM::VLD3DUPq16_UPD;
6597   case ARM::VLD3DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
6598   case ARM::VLD3DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
6599   case ARM::VLD3DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
6600   case ARM::VLD3DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
6601   case ARM::VLD3DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD3DUPq8_UPD;
6602   case ARM::VLD3DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD3DUPq16_UPD;
6603   case ARM::VLD3DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
6604   case ARM::VLD3DUPdAsm_8:  Spacing = 1; return ARM::VLD3DUPd8;
6605   case ARM::VLD3DUPdAsm_16: Spacing = 1; return ARM::VLD3DUPd16;
6606   case ARM::VLD3DUPdAsm_32: Spacing = 1; return ARM::VLD3DUPd32;
6607   case ARM::VLD3DUPqAsm_8: Spacing = 2; return ARM::VLD3DUPq8;
6608   case ARM::VLD3DUPqAsm_16: Spacing = 2; return ARM::VLD3DUPq16;
6609   case ARM::VLD3DUPqAsm_32: Spacing = 2; return ARM::VLD3DUPq32;
6610
6611   // VLD3LN
6612   case ARM::VLD3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
6613   case ARM::VLD3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
6614   case ARM::VLD3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
6615   case ARM::VLD3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNq16_UPD;
6616   case ARM::VLD3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
6617   case ARM::VLD3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
6618   case ARM::VLD3LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
6619   case ARM::VLD3LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
6620   case ARM::VLD3LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD3LNq16_UPD;
6621   case ARM::VLD3LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
6622   case ARM::VLD3LNdAsm_8:  Spacing = 1; return ARM::VLD3LNd8;
6623   case ARM::VLD3LNdAsm_16: Spacing = 1; return ARM::VLD3LNd16;
6624   case ARM::VLD3LNdAsm_32: Spacing = 1; return ARM::VLD3LNd32;
6625   case ARM::VLD3LNqAsm_16: Spacing = 2; return ARM::VLD3LNq16;
6626   case ARM::VLD3LNqAsm_32: Spacing = 2; return ARM::VLD3LNq32;
6627
6628   // VLD3
6629   case ARM::VLD3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
6630   case ARM::VLD3dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
6631   case ARM::VLD3dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
6632   case ARM::VLD3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
6633   case ARM::VLD3qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
6634   case ARM::VLD3qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
6635   case ARM::VLD3dWB_register_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
6636   case ARM::VLD3dWB_register_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
6637   case ARM::VLD3dWB_register_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
6638   case ARM::VLD3qWB_register_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
6639   case ARM::VLD3qWB_register_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
6640   case ARM::VLD3qWB_register_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
6641   case ARM::VLD3dAsm_8:  Spacing = 1; return ARM::VLD3d8;
6642   case ARM::VLD3dAsm_16: Spacing = 1; return ARM::VLD3d16;
6643   case ARM::VLD3dAsm_32: Spacing = 1; return ARM::VLD3d32;
6644   case ARM::VLD3qAsm_8:  Spacing = 2; return ARM::VLD3q8;
6645   case ARM::VLD3qAsm_16: Spacing = 2; return ARM::VLD3q16;
6646   case ARM::VLD3qAsm_32: Spacing = 2; return ARM::VLD3q32;
6647
6648   // VLD4LN
6649   case ARM::VLD4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
6650   case ARM::VLD4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
6651   case ARM::VLD4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
6652   case ARM::VLD4LNqWB_fixed_Asm_16: Spacing = 2; return ARM::VLD4LNq16_UPD;
6653   case ARM::VLD4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
6654   case ARM::VLD4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
6655   case ARM::VLD4LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
6656   case ARM::VLD4LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
6657   case ARM::VLD4LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD4LNq16_UPD;
6658   case ARM::VLD4LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
6659   case ARM::VLD4LNdAsm_8:  Spacing = 1; return ARM::VLD4LNd8;
6660   case ARM::VLD4LNdAsm_16: Spacing = 1; return ARM::VLD4LNd16;
6661   case ARM::VLD4LNdAsm_32: Spacing = 1; return ARM::VLD4LNd32;
6662   case ARM::VLD4LNqAsm_16: Spacing = 2; return ARM::VLD4LNq16;
6663   case ARM::VLD4LNqAsm_32: Spacing = 2; return ARM::VLD4LNq32;
6664
6665   // VLD4DUP
6666   case ARM::VLD4DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
6667   case ARM::VLD4DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
6668   case ARM::VLD4DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
6669   case ARM::VLD4DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD4DUPq8_UPD;
6670   case ARM::VLD4DUPqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPq16_UPD;
6671   case ARM::VLD4DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
6672   case ARM::VLD4DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
6673   case ARM::VLD4DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
6674   case ARM::VLD4DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
6675   case ARM::VLD4DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD4DUPq8_UPD;
6676   case ARM::VLD4DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD4DUPq16_UPD;
6677   case ARM::VLD4DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
6678   case ARM::VLD4DUPdAsm_8:  Spacing = 1; return ARM::VLD4DUPd8;
6679   case ARM::VLD4DUPdAsm_16: Spacing = 1; return ARM::VLD4DUPd16;
6680   case ARM::VLD4DUPdAsm_32: Spacing = 1; return ARM::VLD4DUPd32;
6681   case ARM::VLD4DUPqAsm_8: Spacing = 2; return ARM::VLD4DUPq8;
6682   case ARM::VLD4DUPqAsm_16: Spacing = 2; return ARM::VLD4DUPq16;
6683   case ARM::VLD4DUPqAsm_32: Spacing = 2; return ARM::VLD4DUPq32;
6684
6685   // VLD4
6686   case ARM::VLD4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
6687   case ARM::VLD4dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
6688   case ARM::VLD4dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
6689   case ARM::VLD4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
6690   case ARM::VLD4qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
6691   case ARM::VLD4qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
6692   case ARM::VLD4dWB_register_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
6693   case ARM::VLD4dWB_register_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
6694   case ARM::VLD4dWB_register_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
6695   case ARM::VLD4qWB_register_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
6696   case ARM::VLD4qWB_register_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
6697   case ARM::VLD4qWB_register_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
6698   case ARM::VLD4dAsm_8:  Spacing = 1; return ARM::VLD4d8;
6699   case ARM::VLD4dAsm_16: Spacing = 1; return ARM::VLD4d16;
6700   case ARM::VLD4dAsm_32: Spacing = 1; return ARM::VLD4d32;
6701   case ARM::VLD4qAsm_8:  Spacing = 2; return ARM::VLD4q8;
6702   case ARM::VLD4qAsm_16: Spacing = 2; return ARM::VLD4q16;
6703   case ARM::VLD4qAsm_32: Spacing = 2; return ARM::VLD4q32;
6704   }
6705 }
6706
6707 bool ARMAsmParser::processInstruction(MCInst &Inst,
6708                                       const OperandVector &Operands,
6709                                       MCStreamer &Out) {
6710   switch (Inst.getOpcode()) {
6711   // Alias for alternate form of 'ldr{,b}t Rt, [Rn], #imm' instruction.
6712   case ARM::LDRT_POST:
6713   case ARM::LDRBT_POST: {
6714     const unsigned Opcode =
6715       (Inst.getOpcode() == ARM::LDRT_POST) ? ARM::LDRT_POST_IMM
6716                                            : ARM::LDRBT_POST_IMM;
6717     MCInst TmpInst;
6718     TmpInst.setOpcode(Opcode);
6719     TmpInst.addOperand(Inst.getOperand(0));
6720     TmpInst.addOperand(Inst.getOperand(1));
6721     TmpInst.addOperand(Inst.getOperand(1));
6722     TmpInst.addOperand(MCOperand::createReg(0));
6723     TmpInst.addOperand(MCOperand::createImm(0));
6724     TmpInst.addOperand(Inst.getOperand(2));
6725     TmpInst.addOperand(Inst.getOperand(3));
6726     Inst = TmpInst;
6727     return true;
6728   }
6729   // Alias for alternate form of 'str{,b}t Rt, [Rn], #imm' instruction.
6730   case ARM::STRT_POST:
6731   case ARM::STRBT_POST: {
6732     const unsigned Opcode =
6733       (Inst.getOpcode() == ARM::STRT_POST) ? ARM::STRT_POST_IMM
6734                                            : ARM::STRBT_POST_IMM;
6735     MCInst TmpInst;
6736     TmpInst.setOpcode(Opcode);
6737     TmpInst.addOperand(Inst.getOperand(1));
6738     TmpInst.addOperand(Inst.getOperand(0));
6739     TmpInst.addOperand(Inst.getOperand(1));
6740     TmpInst.addOperand(MCOperand::createReg(0));
6741     TmpInst.addOperand(MCOperand::createImm(0));
6742     TmpInst.addOperand(Inst.getOperand(2));
6743     TmpInst.addOperand(Inst.getOperand(3));
6744     Inst = TmpInst;
6745     return true;
6746   }
6747   // Alias for alternate form of 'ADR Rd, #imm' instruction.
6748   case ARM::ADDri: {
6749     if (Inst.getOperand(1).getReg() != ARM::PC ||
6750         Inst.getOperand(5).getReg() != 0 ||
6751         !(Inst.getOperand(2).isExpr() || Inst.getOperand(2).isImm()))
6752       return false;
6753     MCInst TmpInst;
6754     TmpInst.setOpcode(ARM::ADR);
6755     TmpInst.addOperand(Inst.getOperand(0));
6756     if (Inst.getOperand(2).isImm()) {
6757       // Immediate (mod_imm) will be in its encoded form, we must unencode it
6758       // before passing it to the ADR instruction.
6759       unsigned Enc = Inst.getOperand(2).getImm();
6760       TmpInst.addOperand(MCOperand::createImm(
6761         ARM_AM::rotr32(Enc & 0xFF, (Enc & 0xF00) >> 7)));
6762     } else {
6763       // Turn PC-relative expression into absolute expression.
6764       // Reading PC provides the start of the current instruction + 8 and
6765       // the transform to adr is biased by that.
6766       MCSymbol *Dot = getContext().createTempSymbol();
6767       Out.EmitLabel(Dot);
6768       const MCExpr *OpExpr = Inst.getOperand(2).getExpr();
6769       const MCExpr *InstPC = MCSymbolRefExpr::create(Dot,
6770                                                      MCSymbolRefExpr::VK_None,
6771                                                      getContext());
6772       const MCExpr *Const8 = MCConstantExpr::create(8, getContext());
6773       const MCExpr *ReadPC = MCBinaryExpr::createAdd(InstPC, Const8,
6774                                                      getContext());
6775       const MCExpr *FixupAddr = MCBinaryExpr::createAdd(ReadPC, OpExpr,
6776                                                         getContext());
6777       TmpInst.addOperand(MCOperand::createExpr(FixupAddr));
6778     }
6779     TmpInst.addOperand(Inst.getOperand(3));
6780     TmpInst.addOperand(Inst.getOperand(4));
6781     Inst = TmpInst;
6782     return true;
6783   }
6784   // Aliases for alternate PC+imm syntax of LDR instructions.
6785   case ARM::t2LDRpcrel:
6786     // Select the narrow version if the immediate will fit.
6787     if (Inst.getOperand(1).getImm() > 0 &&
6788         Inst.getOperand(1).getImm() <= 0xff &&
6789         !(static_cast<ARMOperand &>(*Operands[2]).isToken() &&
6790           static_cast<ARMOperand &>(*Operands[2]).getToken() == ".w"))
6791       Inst.setOpcode(ARM::tLDRpci);
6792     else
6793       Inst.setOpcode(ARM::t2LDRpci);
6794     return true;
6795   case ARM::t2LDRBpcrel:
6796     Inst.setOpcode(ARM::t2LDRBpci);
6797     return true;
6798   case ARM::t2LDRHpcrel:
6799     Inst.setOpcode(ARM::t2LDRHpci);
6800     return true;
6801   case ARM::t2LDRSBpcrel:
6802     Inst.setOpcode(ARM::t2LDRSBpci);
6803     return true;
6804   case ARM::t2LDRSHpcrel:
6805     Inst.setOpcode(ARM::t2LDRSHpci);
6806     return true;
6807   // Handle NEON VST complex aliases.
6808   case ARM::VST1LNdWB_register_Asm_8:
6809   case ARM::VST1LNdWB_register_Asm_16:
6810   case ARM::VST1LNdWB_register_Asm_32: {
6811     MCInst TmpInst;
6812     // Shuffle the operands around so the lane index operand is in the
6813     // right place.
6814     unsigned Spacing;
6815     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6816     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6817     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6818     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6819     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6820     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6821     TmpInst.addOperand(Inst.getOperand(1)); // lane
6822     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6823     TmpInst.addOperand(Inst.getOperand(6));
6824     Inst = TmpInst;
6825     return true;
6826   }
6827
6828   case ARM::VST2LNdWB_register_Asm_8:
6829   case ARM::VST2LNdWB_register_Asm_16:
6830   case ARM::VST2LNdWB_register_Asm_32:
6831   case ARM::VST2LNqWB_register_Asm_16:
6832   case ARM::VST2LNqWB_register_Asm_32: {
6833     MCInst TmpInst;
6834     // Shuffle the operands around so the lane index operand is in the
6835     // right place.
6836     unsigned Spacing;
6837     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6838     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6839     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6840     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6841     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6842     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6843     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6844                                             Spacing));
6845     TmpInst.addOperand(Inst.getOperand(1)); // lane
6846     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6847     TmpInst.addOperand(Inst.getOperand(6));
6848     Inst = TmpInst;
6849     return true;
6850   }
6851
6852   case ARM::VST3LNdWB_register_Asm_8:
6853   case ARM::VST3LNdWB_register_Asm_16:
6854   case ARM::VST3LNdWB_register_Asm_32:
6855   case ARM::VST3LNqWB_register_Asm_16:
6856   case ARM::VST3LNqWB_register_Asm_32: {
6857     MCInst TmpInst;
6858     // Shuffle the operands around so the lane index operand is in the
6859     // right place.
6860     unsigned Spacing;
6861     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6862     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6863     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6864     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6865     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6866     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6867     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6868                                             Spacing));
6869     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6870                                             Spacing * 2));
6871     TmpInst.addOperand(Inst.getOperand(1)); // lane
6872     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6873     TmpInst.addOperand(Inst.getOperand(6));
6874     Inst = TmpInst;
6875     return true;
6876   }
6877
6878   case ARM::VST4LNdWB_register_Asm_8:
6879   case ARM::VST4LNdWB_register_Asm_16:
6880   case ARM::VST4LNdWB_register_Asm_32:
6881   case ARM::VST4LNqWB_register_Asm_16:
6882   case ARM::VST4LNqWB_register_Asm_32: {
6883     MCInst TmpInst;
6884     // Shuffle the operands around so the lane index operand is in the
6885     // right place.
6886     unsigned Spacing;
6887     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6888     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6889     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6890     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6891     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6892     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6893     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6894                                             Spacing));
6895     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6896                                             Spacing * 2));
6897     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6898                                             Spacing * 3));
6899     TmpInst.addOperand(Inst.getOperand(1)); // lane
6900     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6901     TmpInst.addOperand(Inst.getOperand(6));
6902     Inst = TmpInst;
6903     return true;
6904   }
6905
6906   case ARM::VST1LNdWB_fixed_Asm_8:
6907   case ARM::VST1LNdWB_fixed_Asm_16:
6908   case ARM::VST1LNdWB_fixed_Asm_32: {
6909     MCInst TmpInst;
6910     // Shuffle the operands around so the lane index operand is in the
6911     // right place.
6912     unsigned Spacing;
6913     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6914     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6915     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6916     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6917     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
6918     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6919     TmpInst.addOperand(Inst.getOperand(1)); // lane
6920     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6921     TmpInst.addOperand(Inst.getOperand(5));
6922     Inst = TmpInst;
6923     return true;
6924   }
6925
6926   case ARM::VST2LNdWB_fixed_Asm_8:
6927   case ARM::VST2LNdWB_fixed_Asm_16:
6928   case ARM::VST2LNdWB_fixed_Asm_32:
6929   case ARM::VST2LNqWB_fixed_Asm_16:
6930   case ARM::VST2LNqWB_fixed_Asm_32: {
6931     MCInst TmpInst;
6932     // Shuffle the operands around so the lane index operand is in the
6933     // right place.
6934     unsigned Spacing;
6935     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6936     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6937     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6938     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6939     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
6940     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6941     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6942                                             Spacing));
6943     TmpInst.addOperand(Inst.getOperand(1)); // lane
6944     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6945     TmpInst.addOperand(Inst.getOperand(5));
6946     Inst = TmpInst;
6947     return true;
6948   }
6949
6950   case ARM::VST3LNdWB_fixed_Asm_8:
6951   case ARM::VST3LNdWB_fixed_Asm_16:
6952   case ARM::VST3LNdWB_fixed_Asm_32:
6953   case ARM::VST3LNqWB_fixed_Asm_16:
6954   case ARM::VST3LNqWB_fixed_Asm_32: {
6955     MCInst TmpInst;
6956     // Shuffle the operands around so the lane index operand is in the
6957     // right place.
6958     unsigned Spacing;
6959     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6960     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6961     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6962     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6963     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
6964     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6965     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6966                                             Spacing));
6967     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6968                                             Spacing * 2));
6969     TmpInst.addOperand(Inst.getOperand(1)); // lane
6970     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6971     TmpInst.addOperand(Inst.getOperand(5));
6972     Inst = TmpInst;
6973     return true;
6974   }
6975
6976   case ARM::VST4LNdWB_fixed_Asm_8:
6977   case ARM::VST4LNdWB_fixed_Asm_16:
6978   case ARM::VST4LNdWB_fixed_Asm_32:
6979   case ARM::VST4LNqWB_fixed_Asm_16:
6980   case ARM::VST4LNqWB_fixed_Asm_32: {
6981     MCInst TmpInst;
6982     // Shuffle the operands around so the lane index operand is in the
6983     // right place.
6984     unsigned Spacing;
6985     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6986     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6987     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6988     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6989     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
6990     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6991     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6992                                             Spacing));
6993     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6994                                             Spacing * 2));
6995     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
6996                                             Spacing * 3));
6997     TmpInst.addOperand(Inst.getOperand(1)); // lane
6998     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6999     TmpInst.addOperand(Inst.getOperand(5));
7000     Inst = TmpInst;
7001     return true;
7002   }
7003
7004   case ARM::VST1LNdAsm_8:
7005   case ARM::VST1LNdAsm_16:
7006   case ARM::VST1LNdAsm_32: {
7007     MCInst TmpInst;
7008     // Shuffle the operands around so the lane index operand is in the
7009     // right place.
7010     unsigned Spacing;
7011     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7012     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7013     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7014     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7015     TmpInst.addOperand(Inst.getOperand(1)); // lane
7016     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7017     TmpInst.addOperand(Inst.getOperand(5));
7018     Inst = TmpInst;
7019     return true;
7020   }
7021
7022   case ARM::VST2LNdAsm_8:
7023   case ARM::VST2LNdAsm_16:
7024   case ARM::VST2LNdAsm_32:
7025   case ARM::VST2LNqAsm_16:
7026   case ARM::VST2LNqAsm_32: {
7027     MCInst TmpInst;
7028     // Shuffle the operands around so the lane index operand is in the
7029     // right place.
7030     unsigned Spacing;
7031     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7032     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7033     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7034     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7035     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7036                                             Spacing));
7037     TmpInst.addOperand(Inst.getOperand(1)); // lane
7038     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7039     TmpInst.addOperand(Inst.getOperand(5));
7040     Inst = TmpInst;
7041     return true;
7042   }
7043
7044   case ARM::VST3LNdAsm_8:
7045   case ARM::VST3LNdAsm_16:
7046   case ARM::VST3LNdAsm_32:
7047   case ARM::VST3LNqAsm_16:
7048   case ARM::VST3LNqAsm_32: {
7049     MCInst TmpInst;
7050     // Shuffle the operands around so the lane index operand is in the
7051     // right place.
7052     unsigned Spacing;
7053     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7054     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7055     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7056     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7057     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7058                                             Spacing));
7059     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7060                                             Spacing * 2));
7061     TmpInst.addOperand(Inst.getOperand(1)); // lane
7062     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7063     TmpInst.addOperand(Inst.getOperand(5));
7064     Inst = TmpInst;
7065     return true;
7066   }
7067
7068   case ARM::VST4LNdAsm_8:
7069   case ARM::VST4LNdAsm_16:
7070   case ARM::VST4LNdAsm_32:
7071   case ARM::VST4LNqAsm_16:
7072   case ARM::VST4LNqAsm_32: {
7073     MCInst TmpInst;
7074     // Shuffle the operands around so the lane index operand is in the
7075     // right place.
7076     unsigned Spacing;
7077     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7078     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7079     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7080     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7081     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7082                                             Spacing));
7083     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7084                                             Spacing * 2));
7085     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7086                                             Spacing * 3));
7087     TmpInst.addOperand(Inst.getOperand(1)); // lane
7088     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7089     TmpInst.addOperand(Inst.getOperand(5));
7090     Inst = TmpInst;
7091     return true;
7092   }
7093
7094   // Handle NEON VLD complex aliases.
7095   case ARM::VLD1LNdWB_register_Asm_8:
7096   case ARM::VLD1LNdWB_register_Asm_16:
7097   case ARM::VLD1LNdWB_register_Asm_32: {
7098     MCInst TmpInst;
7099     // Shuffle the operands around so the lane index operand is in the
7100     // right place.
7101     unsigned Spacing;
7102     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7103     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7104     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
7105     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7106     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7107     TmpInst.addOperand(Inst.getOperand(4)); // Rm
7108     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7109     TmpInst.addOperand(Inst.getOperand(1)); // lane
7110     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
7111     TmpInst.addOperand(Inst.getOperand(6));
7112     Inst = TmpInst;
7113     return true;
7114   }
7115
7116   case ARM::VLD2LNdWB_register_Asm_8:
7117   case ARM::VLD2LNdWB_register_Asm_16:
7118   case ARM::VLD2LNdWB_register_Asm_32:
7119   case ARM::VLD2LNqWB_register_Asm_16:
7120   case ARM::VLD2LNqWB_register_Asm_32: {
7121     MCInst TmpInst;
7122     // Shuffle the operands around so the lane index operand is in the
7123     // right place.
7124     unsigned Spacing;
7125     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7126     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7127     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7128                                             Spacing));
7129     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
7130     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7131     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7132     TmpInst.addOperand(Inst.getOperand(4)); // Rm
7133     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7134     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7135                                             Spacing));
7136     TmpInst.addOperand(Inst.getOperand(1)); // lane
7137     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
7138     TmpInst.addOperand(Inst.getOperand(6));
7139     Inst = TmpInst;
7140     return true;
7141   }
7142
7143   case ARM::VLD3LNdWB_register_Asm_8:
7144   case ARM::VLD3LNdWB_register_Asm_16:
7145   case ARM::VLD3LNdWB_register_Asm_32:
7146   case ARM::VLD3LNqWB_register_Asm_16:
7147   case ARM::VLD3LNqWB_register_Asm_32: {
7148     MCInst TmpInst;
7149     // Shuffle the operands around so the lane index operand is in the
7150     // right place.
7151     unsigned Spacing;
7152     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7153     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7154     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7155                                             Spacing));
7156     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7157                                             Spacing * 2));
7158     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
7159     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7160     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7161     TmpInst.addOperand(Inst.getOperand(4)); // Rm
7162     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7163     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7164                                             Spacing));
7165     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7166                                             Spacing * 2));
7167     TmpInst.addOperand(Inst.getOperand(1)); // lane
7168     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
7169     TmpInst.addOperand(Inst.getOperand(6));
7170     Inst = TmpInst;
7171     return true;
7172   }
7173
7174   case ARM::VLD4LNdWB_register_Asm_8:
7175   case ARM::VLD4LNdWB_register_Asm_16:
7176   case ARM::VLD4LNdWB_register_Asm_32:
7177   case ARM::VLD4LNqWB_register_Asm_16:
7178   case ARM::VLD4LNqWB_register_Asm_32: {
7179     MCInst TmpInst;
7180     // Shuffle the operands around so the lane index operand is in the
7181     // right place.
7182     unsigned Spacing;
7183     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7184     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7185     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7186                                             Spacing));
7187     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7188                                             Spacing * 2));
7189     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7190                                             Spacing * 3));
7191     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
7192     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7193     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7194     TmpInst.addOperand(Inst.getOperand(4)); // Rm
7195     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7196     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7197                                             Spacing));
7198     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7199                                             Spacing * 2));
7200     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7201                                             Spacing * 3));
7202     TmpInst.addOperand(Inst.getOperand(1)); // lane
7203     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
7204     TmpInst.addOperand(Inst.getOperand(6));
7205     Inst = TmpInst;
7206     return true;
7207   }
7208
7209   case ARM::VLD1LNdWB_fixed_Asm_8:
7210   case ARM::VLD1LNdWB_fixed_Asm_16:
7211   case ARM::VLD1LNdWB_fixed_Asm_32: {
7212     MCInst TmpInst;
7213     // Shuffle the operands around so the lane index operand is in the
7214     // right place.
7215     unsigned Spacing;
7216     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7217     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7218     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
7219     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7220     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7221     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7222     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7223     TmpInst.addOperand(Inst.getOperand(1)); // lane
7224     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7225     TmpInst.addOperand(Inst.getOperand(5));
7226     Inst = TmpInst;
7227     return true;
7228   }
7229
7230   case ARM::VLD2LNdWB_fixed_Asm_8:
7231   case ARM::VLD2LNdWB_fixed_Asm_16:
7232   case ARM::VLD2LNdWB_fixed_Asm_32:
7233   case ARM::VLD2LNqWB_fixed_Asm_16:
7234   case ARM::VLD2LNqWB_fixed_Asm_32: {
7235     MCInst TmpInst;
7236     // Shuffle the operands around so the lane index operand is in the
7237     // right place.
7238     unsigned Spacing;
7239     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7240     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7241     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7242                                             Spacing));
7243     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
7244     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7245     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7246     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7247     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7248     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7249                                             Spacing));
7250     TmpInst.addOperand(Inst.getOperand(1)); // lane
7251     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7252     TmpInst.addOperand(Inst.getOperand(5));
7253     Inst = TmpInst;
7254     return true;
7255   }
7256
7257   case ARM::VLD3LNdWB_fixed_Asm_8:
7258   case ARM::VLD3LNdWB_fixed_Asm_16:
7259   case ARM::VLD3LNdWB_fixed_Asm_32:
7260   case ARM::VLD3LNqWB_fixed_Asm_16:
7261   case ARM::VLD3LNqWB_fixed_Asm_32: {
7262     MCInst TmpInst;
7263     // Shuffle the operands around so the lane index operand is in the
7264     // right place.
7265     unsigned Spacing;
7266     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7267     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7268     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7269                                             Spacing));
7270     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7271                                             Spacing * 2));
7272     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
7273     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7274     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7275     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7276     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7277     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7278                                             Spacing));
7279     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7280                                             Spacing * 2));
7281     TmpInst.addOperand(Inst.getOperand(1)); // lane
7282     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7283     TmpInst.addOperand(Inst.getOperand(5));
7284     Inst = TmpInst;
7285     return true;
7286   }
7287
7288   case ARM::VLD4LNdWB_fixed_Asm_8:
7289   case ARM::VLD4LNdWB_fixed_Asm_16:
7290   case ARM::VLD4LNdWB_fixed_Asm_32:
7291   case ARM::VLD4LNqWB_fixed_Asm_16:
7292   case ARM::VLD4LNqWB_fixed_Asm_32: {
7293     MCInst TmpInst;
7294     // Shuffle the operands around so the lane index operand is in the
7295     // right place.
7296     unsigned Spacing;
7297     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7298     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7299     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7300                                             Spacing));
7301     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7302                                             Spacing * 2));
7303     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7304                                             Spacing * 3));
7305     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
7306     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7307     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7308     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7309     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7310     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7311                                             Spacing));
7312     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7313                                             Spacing * 2));
7314     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7315                                             Spacing * 3));
7316     TmpInst.addOperand(Inst.getOperand(1)); // lane
7317     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7318     TmpInst.addOperand(Inst.getOperand(5));
7319     Inst = TmpInst;
7320     return true;
7321   }
7322
7323   case ARM::VLD1LNdAsm_8:
7324   case ARM::VLD1LNdAsm_16:
7325   case ARM::VLD1LNdAsm_32: {
7326     MCInst TmpInst;
7327     // Shuffle the operands around so the lane index operand is in the
7328     // right place.
7329     unsigned Spacing;
7330     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7331     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7332     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7333     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7334     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7335     TmpInst.addOperand(Inst.getOperand(1)); // lane
7336     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7337     TmpInst.addOperand(Inst.getOperand(5));
7338     Inst = TmpInst;
7339     return true;
7340   }
7341
7342   case ARM::VLD2LNdAsm_8:
7343   case ARM::VLD2LNdAsm_16:
7344   case ARM::VLD2LNdAsm_32:
7345   case ARM::VLD2LNqAsm_16:
7346   case ARM::VLD2LNqAsm_32: {
7347     MCInst TmpInst;
7348     // Shuffle the operands around so the lane index operand is in the
7349     // right place.
7350     unsigned Spacing;
7351     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7352     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7353     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7354                                             Spacing));
7355     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7356     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7357     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7358     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7359                                             Spacing));
7360     TmpInst.addOperand(Inst.getOperand(1)); // lane
7361     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7362     TmpInst.addOperand(Inst.getOperand(5));
7363     Inst = TmpInst;
7364     return true;
7365   }
7366
7367   case ARM::VLD3LNdAsm_8:
7368   case ARM::VLD3LNdAsm_16:
7369   case ARM::VLD3LNdAsm_32:
7370   case ARM::VLD3LNqAsm_16:
7371   case ARM::VLD3LNqAsm_32: {
7372     MCInst TmpInst;
7373     // Shuffle the operands around so the lane index operand is in the
7374     // right place.
7375     unsigned Spacing;
7376     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7377     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7378     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7379                                             Spacing));
7380     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7381                                             Spacing * 2));
7382     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7383     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7384     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7385     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7386                                             Spacing));
7387     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7388                                             Spacing * 2));
7389     TmpInst.addOperand(Inst.getOperand(1)); // lane
7390     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7391     TmpInst.addOperand(Inst.getOperand(5));
7392     Inst = TmpInst;
7393     return true;
7394   }
7395
7396   case ARM::VLD4LNdAsm_8:
7397   case ARM::VLD4LNdAsm_16:
7398   case ARM::VLD4LNdAsm_32:
7399   case ARM::VLD4LNqAsm_16:
7400   case ARM::VLD4LNqAsm_32: {
7401     MCInst TmpInst;
7402     // Shuffle the operands around so the lane index operand is in the
7403     // right place.
7404     unsigned Spacing;
7405     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7406     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7407     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7408                                             Spacing));
7409     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7410                                             Spacing * 2));
7411     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7412                                             Spacing * 3));
7413     TmpInst.addOperand(Inst.getOperand(2)); // Rn
7414     TmpInst.addOperand(Inst.getOperand(3)); // alignment
7415     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
7416     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7417                                             Spacing));
7418     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7419                                             Spacing * 2));
7420     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7421                                             Spacing * 3));
7422     TmpInst.addOperand(Inst.getOperand(1)); // lane
7423     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7424     TmpInst.addOperand(Inst.getOperand(5));
7425     Inst = TmpInst;
7426     return true;
7427   }
7428
7429   // VLD3DUP single 3-element structure to all lanes instructions.
7430   case ARM::VLD3DUPdAsm_8:
7431   case ARM::VLD3DUPdAsm_16:
7432   case ARM::VLD3DUPdAsm_32:
7433   case ARM::VLD3DUPqAsm_8:
7434   case ARM::VLD3DUPqAsm_16:
7435   case ARM::VLD3DUPqAsm_32: {
7436     MCInst TmpInst;
7437     unsigned Spacing;
7438     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7439     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7440     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7441                                             Spacing));
7442     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7443                                             Spacing * 2));
7444     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7445     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7446     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7447     TmpInst.addOperand(Inst.getOperand(4));
7448     Inst = TmpInst;
7449     return true;
7450   }
7451
7452   case ARM::VLD3DUPdWB_fixed_Asm_8:
7453   case ARM::VLD3DUPdWB_fixed_Asm_16:
7454   case ARM::VLD3DUPdWB_fixed_Asm_32:
7455   case ARM::VLD3DUPqWB_fixed_Asm_8:
7456   case ARM::VLD3DUPqWB_fixed_Asm_16:
7457   case ARM::VLD3DUPqWB_fixed_Asm_32: {
7458     MCInst TmpInst;
7459     unsigned Spacing;
7460     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7461     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7462     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7463                                             Spacing));
7464     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7465                                             Spacing * 2));
7466     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7467     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7468     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7469     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7470     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7471     TmpInst.addOperand(Inst.getOperand(4));
7472     Inst = TmpInst;
7473     return true;
7474   }
7475
7476   case ARM::VLD3DUPdWB_register_Asm_8:
7477   case ARM::VLD3DUPdWB_register_Asm_16:
7478   case ARM::VLD3DUPdWB_register_Asm_32:
7479   case ARM::VLD3DUPqWB_register_Asm_8:
7480   case ARM::VLD3DUPqWB_register_Asm_16:
7481   case ARM::VLD3DUPqWB_register_Asm_32: {
7482     MCInst TmpInst;
7483     unsigned Spacing;
7484     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7485     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7486     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7487                                             Spacing));
7488     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7489                                             Spacing * 2));
7490     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7491     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7492     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7493     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7494     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7495     TmpInst.addOperand(Inst.getOperand(5));
7496     Inst = TmpInst;
7497     return true;
7498   }
7499
7500   // VLD3 multiple 3-element structure instructions.
7501   case ARM::VLD3dAsm_8:
7502   case ARM::VLD3dAsm_16:
7503   case ARM::VLD3dAsm_32:
7504   case ARM::VLD3qAsm_8:
7505   case ARM::VLD3qAsm_16:
7506   case ARM::VLD3qAsm_32: {
7507     MCInst TmpInst;
7508     unsigned Spacing;
7509     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7510     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7511     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7512                                             Spacing));
7513     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7514                                             Spacing * 2));
7515     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7516     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7517     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7518     TmpInst.addOperand(Inst.getOperand(4));
7519     Inst = TmpInst;
7520     return true;
7521   }
7522
7523   case ARM::VLD3dWB_fixed_Asm_8:
7524   case ARM::VLD3dWB_fixed_Asm_16:
7525   case ARM::VLD3dWB_fixed_Asm_32:
7526   case ARM::VLD3qWB_fixed_Asm_8:
7527   case ARM::VLD3qWB_fixed_Asm_16:
7528   case ARM::VLD3qWB_fixed_Asm_32: {
7529     MCInst TmpInst;
7530     unsigned Spacing;
7531     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7532     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7533     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7534                                             Spacing));
7535     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7536                                             Spacing * 2));
7537     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7538     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7539     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7540     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7541     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7542     TmpInst.addOperand(Inst.getOperand(4));
7543     Inst = TmpInst;
7544     return true;
7545   }
7546
7547   case ARM::VLD3dWB_register_Asm_8:
7548   case ARM::VLD3dWB_register_Asm_16:
7549   case ARM::VLD3dWB_register_Asm_32:
7550   case ARM::VLD3qWB_register_Asm_8:
7551   case ARM::VLD3qWB_register_Asm_16:
7552   case ARM::VLD3qWB_register_Asm_32: {
7553     MCInst TmpInst;
7554     unsigned Spacing;
7555     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7556     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7557     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7558                                             Spacing));
7559     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7560                                             Spacing * 2));
7561     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7562     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7563     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7564     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7565     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7566     TmpInst.addOperand(Inst.getOperand(5));
7567     Inst = TmpInst;
7568     return true;
7569   }
7570
7571   // VLD4DUP single 3-element structure to all lanes instructions.
7572   case ARM::VLD4DUPdAsm_8:
7573   case ARM::VLD4DUPdAsm_16:
7574   case ARM::VLD4DUPdAsm_32:
7575   case ARM::VLD4DUPqAsm_8:
7576   case ARM::VLD4DUPqAsm_16:
7577   case ARM::VLD4DUPqAsm_32: {
7578     MCInst TmpInst;
7579     unsigned Spacing;
7580     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7581     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7582     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7583                                             Spacing));
7584     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7585                                             Spacing * 2));
7586     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7587                                             Spacing * 3));
7588     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7589     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7590     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7591     TmpInst.addOperand(Inst.getOperand(4));
7592     Inst = TmpInst;
7593     return true;
7594   }
7595
7596   case ARM::VLD4DUPdWB_fixed_Asm_8:
7597   case ARM::VLD4DUPdWB_fixed_Asm_16:
7598   case ARM::VLD4DUPdWB_fixed_Asm_32:
7599   case ARM::VLD4DUPqWB_fixed_Asm_8:
7600   case ARM::VLD4DUPqWB_fixed_Asm_16:
7601   case ARM::VLD4DUPqWB_fixed_Asm_32: {
7602     MCInst TmpInst;
7603     unsigned Spacing;
7604     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7605     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7606     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7607                                             Spacing));
7608     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7609                                             Spacing * 2));
7610     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7611                                             Spacing * 3));
7612     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7613     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7614     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7615     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7616     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7617     TmpInst.addOperand(Inst.getOperand(4));
7618     Inst = TmpInst;
7619     return true;
7620   }
7621
7622   case ARM::VLD4DUPdWB_register_Asm_8:
7623   case ARM::VLD4DUPdWB_register_Asm_16:
7624   case ARM::VLD4DUPdWB_register_Asm_32:
7625   case ARM::VLD4DUPqWB_register_Asm_8:
7626   case ARM::VLD4DUPqWB_register_Asm_16:
7627   case ARM::VLD4DUPqWB_register_Asm_32: {
7628     MCInst TmpInst;
7629     unsigned Spacing;
7630     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7631     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7632     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7633                                             Spacing));
7634     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7635                                             Spacing * 2));
7636     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7637                                             Spacing * 3));
7638     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7639     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7640     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7641     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7642     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7643     TmpInst.addOperand(Inst.getOperand(5));
7644     Inst = TmpInst;
7645     return true;
7646   }
7647
7648   // VLD4 multiple 4-element structure instructions.
7649   case ARM::VLD4dAsm_8:
7650   case ARM::VLD4dAsm_16:
7651   case ARM::VLD4dAsm_32:
7652   case ARM::VLD4qAsm_8:
7653   case ARM::VLD4qAsm_16:
7654   case ARM::VLD4qAsm_32: {
7655     MCInst TmpInst;
7656     unsigned Spacing;
7657     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7658     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7659     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7660                                             Spacing));
7661     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7662                                             Spacing * 2));
7663     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7664                                             Spacing * 3));
7665     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7666     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7667     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7668     TmpInst.addOperand(Inst.getOperand(4));
7669     Inst = TmpInst;
7670     return true;
7671   }
7672
7673   case ARM::VLD4dWB_fixed_Asm_8:
7674   case ARM::VLD4dWB_fixed_Asm_16:
7675   case ARM::VLD4dWB_fixed_Asm_32:
7676   case ARM::VLD4qWB_fixed_Asm_8:
7677   case ARM::VLD4qWB_fixed_Asm_16:
7678   case ARM::VLD4qWB_fixed_Asm_32: {
7679     MCInst TmpInst;
7680     unsigned Spacing;
7681     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7682     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7683     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7684                                             Spacing));
7685     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7686                                             Spacing * 2));
7687     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7688                                             Spacing * 3));
7689     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7690     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7691     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7692     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7693     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7694     TmpInst.addOperand(Inst.getOperand(4));
7695     Inst = TmpInst;
7696     return true;
7697   }
7698
7699   case ARM::VLD4dWB_register_Asm_8:
7700   case ARM::VLD4dWB_register_Asm_16:
7701   case ARM::VLD4dWB_register_Asm_32:
7702   case ARM::VLD4qWB_register_Asm_8:
7703   case ARM::VLD4qWB_register_Asm_16:
7704   case ARM::VLD4qWB_register_Asm_32: {
7705     MCInst TmpInst;
7706     unsigned Spacing;
7707     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
7708     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7709     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7710                                             Spacing));
7711     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7712                                             Spacing * 2));
7713     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7714                                             Spacing * 3));
7715     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7716     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7717     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7718     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7719     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7720     TmpInst.addOperand(Inst.getOperand(5));
7721     Inst = TmpInst;
7722     return true;
7723   }
7724
7725   // VST3 multiple 3-element structure instructions.
7726   case ARM::VST3dAsm_8:
7727   case ARM::VST3dAsm_16:
7728   case ARM::VST3dAsm_32:
7729   case ARM::VST3qAsm_8:
7730   case ARM::VST3qAsm_16:
7731   case ARM::VST3qAsm_32: {
7732     MCInst TmpInst;
7733     unsigned Spacing;
7734     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7735     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7736     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7737     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7738     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7739                                             Spacing));
7740     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7741                                             Spacing * 2));
7742     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7743     TmpInst.addOperand(Inst.getOperand(4));
7744     Inst = TmpInst;
7745     return true;
7746   }
7747
7748   case ARM::VST3dWB_fixed_Asm_8:
7749   case ARM::VST3dWB_fixed_Asm_16:
7750   case ARM::VST3dWB_fixed_Asm_32:
7751   case ARM::VST3qWB_fixed_Asm_8:
7752   case ARM::VST3qWB_fixed_Asm_16:
7753   case ARM::VST3qWB_fixed_Asm_32: {
7754     MCInst TmpInst;
7755     unsigned Spacing;
7756     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7757     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7758     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7759     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7760     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7761     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7762     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7763                                             Spacing));
7764     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7765                                             Spacing * 2));
7766     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7767     TmpInst.addOperand(Inst.getOperand(4));
7768     Inst = TmpInst;
7769     return true;
7770   }
7771
7772   case ARM::VST3dWB_register_Asm_8:
7773   case ARM::VST3dWB_register_Asm_16:
7774   case ARM::VST3dWB_register_Asm_32:
7775   case ARM::VST3qWB_register_Asm_8:
7776   case ARM::VST3qWB_register_Asm_16:
7777   case ARM::VST3qWB_register_Asm_32: {
7778     MCInst TmpInst;
7779     unsigned Spacing;
7780     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7781     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7782     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7783     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7784     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7785     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7786     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7787                                             Spacing));
7788     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7789                                             Spacing * 2));
7790     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7791     TmpInst.addOperand(Inst.getOperand(5));
7792     Inst = TmpInst;
7793     return true;
7794   }
7795
7796   // VST4 multiple 3-element structure instructions.
7797   case ARM::VST4dAsm_8:
7798   case ARM::VST4dAsm_16:
7799   case ARM::VST4dAsm_32:
7800   case ARM::VST4qAsm_8:
7801   case ARM::VST4qAsm_16:
7802   case ARM::VST4qAsm_32: {
7803     MCInst TmpInst;
7804     unsigned Spacing;
7805     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7806     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7807     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7808     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7809     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7810                                             Spacing));
7811     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7812                                             Spacing * 2));
7813     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7814                                             Spacing * 3));
7815     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7816     TmpInst.addOperand(Inst.getOperand(4));
7817     Inst = TmpInst;
7818     return true;
7819   }
7820
7821   case ARM::VST4dWB_fixed_Asm_8:
7822   case ARM::VST4dWB_fixed_Asm_16:
7823   case ARM::VST4dWB_fixed_Asm_32:
7824   case ARM::VST4qWB_fixed_Asm_8:
7825   case ARM::VST4qWB_fixed_Asm_16:
7826   case ARM::VST4qWB_fixed_Asm_32: {
7827     MCInst TmpInst;
7828     unsigned Spacing;
7829     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7830     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7831     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7832     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7833     TmpInst.addOperand(MCOperand::createReg(0)); // Rm
7834     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7835     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7836                                             Spacing));
7837     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7838                                             Spacing * 2));
7839     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7840                                             Spacing * 3));
7841     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7842     TmpInst.addOperand(Inst.getOperand(4));
7843     Inst = TmpInst;
7844     return true;
7845   }
7846
7847   case ARM::VST4dWB_register_Asm_8:
7848   case ARM::VST4dWB_register_Asm_16:
7849   case ARM::VST4dWB_register_Asm_32:
7850   case ARM::VST4qWB_register_Asm_8:
7851   case ARM::VST4qWB_register_Asm_16:
7852   case ARM::VST4qWB_register_Asm_32: {
7853     MCInst TmpInst;
7854     unsigned Spacing;
7855     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
7856     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7857     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
7858     TmpInst.addOperand(Inst.getOperand(2)); // alignment
7859     TmpInst.addOperand(Inst.getOperand(3)); // Rm
7860     TmpInst.addOperand(Inst.getOperand(0)); // Vd
7861     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7862                                             Spacing));
7863     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7864                                             Spacing * 2));
7865     TmpInst.addOperand(MCOperand::createReg(Inst.getOperand(0).getReg() +
7866                                             Spacing * 3));
7867     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7868     TmpInst.addOperand(Inst.getOperand(5));
7869     Inst = TmpInst;
7870     return true;
7871   }
7872
7873   // Handle encoding choice for the shift-immediate instructions.
7874   case ARM::t2LSLri:
7875   case ARM::t2LSRri:
7876   case ARM::t2ASRri: {
7877     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7878         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
7879         Inst.getOperand(5).getReg() == (inITBlock() ? 0 : ARM::CPSR) &&
7880         !(static_cast<ARMOperand &>(*Operands[3]).isToken() &&
7881           static_cast<ARMOperand &>(*Operands[3]).getToken() == ".w")) {
7882       unsigned NewOpc;
7883       switch (Inst.getOpcode()) {
7884       default: llvm_unreachable("unexpected opcode");
7885       case ARM::t2LSLri: NewOpc = ARM::tLSLri; break;
7886       case ARM::t2LSRri: NewOpc = ARM::tLSRri; break;
7887       case ARM::t2ASRri: NewOpc = ARM::tASRri; break;
7888       }
7889       // The Thumb1 operands aren't in the same order. Awesome, eh?
7890       MCInst TmpInst;
7891       TmpInst.setOpcode(NewOpc);
7892       TmpInst.addOperand(Inst.getOperand(0));
7893       TmpInst.addOperand(Inst.getOperand(5));
7894       TmpInst.addOperand(Inst.getOperand(1));
7895       TmpInst.addOperand(Inst.getOperand(2));
7896       TmpInst.addOperand(Inst.getOperand(3));
7897       TmpInst.addOperand(Inst.getOperand(4));
7898       Inst = TmpInst;
7899       return true;
7900     }
7901     return false;
7902   }
7903
7904   // Handle the Thumb2 mode MOV complex aliases.
7905   case ARM::t2MOVsr:
7906   case ARM::t2MOVSsr: {
7907     // Which instruction to expand to depends on the CCOut operand and
7908     // whether we're in an IT block if the register operands are low
7909     // registers.
7910     bool isNarrow = false;
7911     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7912         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7913         isARMLowRegister(Inst.getOperand(2).getReg()) &&
7914         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
7915         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsr))
7916       isNarrow = true;
7917     MCInst TmpInst;
7918     unsigned newOpc;
7919     switch(ARM_AM::getSORegShOp(Inst.getOperand(3).getImm())) {
7920     default: llvm_unreachable("unexpected opcode!");
7921     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRrr : ARM::t2ASRrr; break;
7922     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRrr : ARM::t2LSRrr; break;
7923     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLrr : ARM::t2LSLrr; break;
7924     case ARM_AM::ror: newOpc = isNarrow ? ARM::tROR   : ARM::t2RORrr; break;
7925     }
7926     TmpInst.setOpcode(newOpc);
7927     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7928     if (isNarrow)
7929       TmpInst.addOperand(MCOperand::createReg(
7930           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
7931     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7932     TmpInst.addOperand(Inst.getOperand(2)); // Rm
7933     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
7934     TmpInst.addOperand(Inst.getOperand(5));
7935     if (!isNarrow)
7936       TmpInst.addOperand(MCOperand::createReg(
7937           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
7938     Inst = TmpInst;
7939     return true;
7940   }
7941   case ARM::t2MOVsi:
7942   case ARM::t2MOVSsi: {
7943     // Which instruction to expand to depends on the CCOut operand and
7944     // whether we're in an IT block if the register operands are low
7945     // registers.
7946     bool isNarrow = false;
7947     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7948         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7949         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsi))
7950       isNarrow = true;
7951     MCInst TmpInst;
7952     unsigned newOpc;
7953     switch(ARM_AM::getSORegShOp(Inst.getOperand(2).getImm())) {
7954     default: llvm_unreachable("unexpected opcode!");
7955     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRri : ARM::t2ASRri; break;
7956     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRri : ARM::t2LSRri; break;
7957     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLri : ARM::t2LSLri; break;
7958     case ARM_AM::ror: newOpc = ARM::t2RORri; isNarrow = false; break;
7959     case ARM_AM::rrx: isNarrow = false; newOpc = ARM::t2RRX; break;
7960     }
7961     unsigned Amount = ARM_AM::getSORegOffset(Inst.getOperand(2).getImm());
7962     if (Amount == 32) Amount = 0;
7963     TmpInst.setOpcode(newOpc);
7964     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7965     if (isNarrow)
7966       TmpInst.addOperand(MCOperand::createReg(
7967           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
7968     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7969     if (newOpc != ARM::t2RRX)
7970       TmpInst.addOperand(MCOperand::createImm(Amount));
7971     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
7972     TmpInst.addOperand(Inst.getOperand(4));
7973     if (!isNarrow)
7974       TmpInst.addOperand(MCOperand::createReg(
7975           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
7976     Inst = TmpInst;
7977     return true;
7978   }
7979   // Handle the ARM mode MOV complex aliases.
7980   case ARM::ASRr:
7981   case ARM::LSRr:
7982   case ARM::LSLr:
7983   case ARM::RORr: {
7984     ARM_AM::ShiftOpc ShiftTy;
7985     switch(Inst.getOpcode()) {
7986     default: llvm_unreachable("unexpected opcode!");
7987     case ARM::ASRr: ShiftTy = ARM_AM::asr; break;
7988     case ARM::LSRr: ShiftTy = ARM_AM::lsr; break;
7989     case ARM::LSLr: ShiftTy = ARM_AM::lsl; break;
7990     case ARM::RORr: ShiftTy = ARM_AM::ror; break;
7991     }
7992     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, 0);
7993     MCInst TmpInst;
7994     TmpInst.setOpcode(ARM::MOVsr);
7995     TmpInst.addOperand(Inst.getOperand(0)); // Rd
7996     TmpInst.addOperand(Inst.getOperand(1)); // Rn
7997     TmpInst.addOperand(Inst.getOperand(2)); // Rm
7998     TmpInst.addOperand(MCOperand::createImm(Shifter)); // Shift value and ty
7999     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
8000     TmpInst.addOperand(Inst.getOperand(4));
8001     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
8002     Inst = TmpInst;
8003     return true;
8004   }
8005   case ARM::ASRi:
8006   case ARM::LSRi:
8007   case ARM::LSLi:
8008   case ARM::RORi: {
8009     ARM_AM::ShiftOpc ShiftTy;
8010     switch(Inst.getOpcode()) {
8011     default: llvm_unreachable("unexpected opcode!");
8012     case ARM::ASRi: ShiftTy = ARM_AM::asr; break;
8013     case ARM::LSRi: ShiftTy = ARM_AM::lsr; break;
8014     case ARM::LSLi: ShiftTy = ARM_AM::lsl; break;
8015     case ARM::RORi: ShiftTy = ARM_AM::ror; break;
8016     }
8017     // A shift by zero is a plain MOVr, not a MOVsi.
8018     unsigned Amt = Inst.getOperand(2).getImm();
8019     unsigned Opc = Amt == 0 ? ARM::MOVr : ARM::MOVsi;
8020     // A shift by 32 should be encoded as 0 when permitted
8021     if (Amt == 32 && (ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr))
8022       Amt = 0;
8023     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, Amt);
8024     MCInst TmpInst;
8025     TmpInst.setOpcode(Opc);
8026     TmpInst.addOperand(Inst.getOperand(0)); // Rd
8027     TmpInst.addOperand(Inst.getOperand(1)); // Rn
8028     if (Opc == ARM::MOVsi)
8029       TmpInst.addOperand(MCOperand::createImm(Shifter)); // Shift value and ty
8030     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
8031     TmpInst.addOperand(Inst.getOperand(4));
8032     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
8033     Inst = TmpInst;
8034     return true;
8035   }
8036   case ARM::RRXi: {
8037     unsigned Shifter = ARM_AM::getSORegOpc(ARM_AM::rrx, 0);
8038     MCInst TmpInst;
8039     TmpInst.setOpcode(ARM::MOVsi);
8040     TmpInst.addOperand(Inst.getOperand(0)); // Rd
8041     TmpInst.addOperand(Inst.getOperand(1)); // Rn
8042     TmpInst.addOperand(MCOperand::createImm(Shifter)); // Shift value and ty
8043     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
8044     TmpInst.addOperand(Inst.getOperand(3));
8045     TmpInst.addOperand(Inst.getOperand(4)); // cc_out
8046     Inst = TmpInst;
8047     return true;
8048   }
8049   case ARM::t2LDMIA_UPD: {
8050     // If this is a load of a single register, then we should use
8051     // a post-indexed LDR instruction instead, per the ARM ARM.
8052     if (Inst.getNumOperands() != 5)
8053       return false;
8054     MCInst TmpInst;
8055     TmpInst.setOpcode(ARM::t2LDR_POST);
8056     TmpInst.addOperand(Inst.getOperand(4)); // Rt
8057     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
8058     TmpInst.addOperand(Inst.getOperand(1)); // Rn
8059     TmpInst.addOperand(MCOperand::createImm(4));
8060     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
8061     TmpInst.addOperand(Inst.getOperand(3));
8062     Inst = TmpInst;
8063     return true;
8064   }
8065   case ARM::t2STMDB_UPD: {
8066     // If this is a store of a single register, then we should use
8067     // a pre-indexed STR instruction instead, per the ARM ARM.
8068     if (Inst.getNumOperands() != 5)
8069       return false;
8070     MCInst TmpInst;
8071     TmpInst.setOpcode(ARM::t2STR_PRE);
8072     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
8073     TmpInst.addOperand(Inst.getOperand(4)); // Rt
8074     TmpInst.addOperand(Inst.getOperand(1)); // Rn
8075     TmpInst.addOperand(MCOperand::createImm(-4));
8076     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
8077     TmpInst.addOperand(Inst.getOperand(3));
8078     Inst = TmpInst;
8079     return true;
8080   }
8081   case ARM::LDMIA_UPD:
8082     // If this is a load of a single register via a 'pop', then we should use
8083     // a post-indexed LDR instruction instead, per the ARM ARM.
8084     if (static_cast<ARMOperand &>(*Operands[0]).getToken() == "pop" &&
8085         Inst.getNumOperands() == 5) {
8086       MCInst TmpInst;
8087       TmpInst.setOpcode(ARM::LDR_POST_IMM);
8088       TmpInst.addOperand(Inst.getOperand(4)); // Rt
8089       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
8090       TmpInst.addOperand(Inst.getOperand(1)); // Rn
8091       TmpInst.addOperand(MCOperand::createReg(0));  // am2offset
8092       TmpInst.addOperand(MCOperand::createImm(4));
8093       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
8094       TmpInst.addOperand(Inst.getOperand(3));
8095       Inst = TmpInst;
8096       return true;
8097     }
8098     break;
8099   case ARM::STMDB_UPD:
8100     // If this is a store of a single register via a 'push', then we should use
8101     // a pre-indexed STR instruction instead, per the ARM ARM.
8102     if (static_cast<ARMOperand &>(*Operands[0]).getToken() == "push" &&
8103         Inst.getNumOperands() == 5) {
8104       MCInst TmpInst;
8105       TmpInst.setOpcode(ARM::STR_PRE_IMM);
8106       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
8107       TmpInst.addOperand(Inst.getOperand(4)); // Rt
8108       TmpInst.addOperand(Inst.getOperand(1)); // addrmode_imm12
8109       TmpInst.addOperand(MCOperand::createImm(-4));
8110       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
8111       TmpInst.addOperand(Inst.getOperand(3));
8112       Inst = TmpInst;
8113     }
8114     break;
8115   case ARM::t2ADDri12:
8116     // If the immediate fits for encoding T3 (t2ADDri) and the generic "add"
8117     // mnemonic was used (not "addw"), encoding T3 is preferred.
8118     if (static_cast<ARMOperand &>(*Operands[0]).getToken() != "add" ||
8119         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
8120       break;
8121     Inst.setOpcode(ARM::t2ADDri);
8122     Inst.addOperand(MCOperand::createReg(0)); // cc_out
8123     break;
8124   case ARM::t2SUBri12:
8125     // If the immediate fits for encoding T3 (t2SUBri) and the generic "sub"
8126     // mnemonic was used (not "subw"), encoding T3 is preferred.
8127     if (static_cast<ARMOperand &>(*Operands[0]).getToken() != "sub" ||
8128         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
8129       break;
8130     Inst.setOpcode(ARM::t2SUBri);
8131     Inst.addOperand(MCOperand::createReg(0)); // cc_out
8132     break;
8133   case ARM::tADDi8:
8134     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
8135     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
8136     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
8137     // to encoding T1 if <Rd> is omitted."
8138     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
8139       Inst.setOpcode(ARM::tADDi3);
8140       return true;
8141     }
8142     break;
8143   case ARM::tSUBi8:
8144     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
8145     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
8146     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
8147     // to encoding T1 if <Rd> is omitted."
8148     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
8149       Inst.setOpcode(ARM::tSUBi3);
8150       return true;
8151     }
8152     break;
8153   case ARM::t2ADDri:
8154   case ARM::t2SUBri: {
8155     // If the destination and first source operand are the same, and
8156     // the flags are compatible with the current IT status, use encoding T2
8157     // instead of T3. For compatibility with the system 'as'. Make sure the
8158     // wide encoding wasn't explicit.
8159     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
8160         !isARMLowRegister(Inst.getOperand(0).getReg()) ||
8161         (unsigned)Inst.getOperand(2).getImm() > 255 ||
8162         ((!inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR) ||
8163          (inITBlock() && Inst.getOperand(5).getReg() != 0)) ||
8164         (static_cast<ARMOperand &>(*Operands[3]).isToken() &&
8165          static_cast<ARMOperand &>(*Operands[3]).getToken() == ".w"))
8166       break;
8167     MCInst TmpInst;
8168     TmpInst.setOpcode(Inst.getOpcode() == ARM::t2ADDri ?
8169                       ARM::tADDi8 : ARM::tSUBi8);
8170     TmpInst.addOperand(Inst.getOperand(0));
8171     TmpInst.addOperand(Inst.getOperand(5));
8172     TmpInst.addOperand(Inst.getOperand(0));
8173     TmpInst.addOperand(Inst.getOperand(2));
8174     TmpInst.addOperand(Inst.getOperand(3));
8175     TmpInst.addOperand(Inst.getOperand(4));
8176     Inst = TmpInst;
8177     return true;
8178   }
8179   case ARM::t2ADDrr: {
8180     // If the destination and first source operand are the same, and
8181     // there's no setting of the flags, use encoding T2 instead of T3.
8182     // Note that this is only for ADD, not SUB. This mirrors the system
8183     // 'as' behaviour. Make sure the wide encoding wasn't explicit.
8184     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
8185         Inst.getOperand(5).getReg() != 0 ||
8186         (static_cast<ARMOperand &>(*Operands[3]).isToken() &&
8187          static_cast<ARMOperand &>(*Operands[3]).getToken() == ".w"))
8188       break;
8189     MCInst TmpInst;
8190     TmpInst.setOpcode(ARM::tADDhirr);
8191     TmpInst.addOperand(Inst.getOperand(0));
8192     TmpInst.addOperand(Inst.getOperand(0));
8193     TmpInst.addOperand(Inst.getOperand(2));
8194     TmpInst.addOperand(Inst.getOperand(3));
8195     TmpInst.addOperand(Inst.getOperand(4));
8196     Inst = TmpInst;
8197     return true;
8198   }
8199   case ARM::tADDrSP: {
8200     // If the non-SP source operand and the destination operand are not the
8201     // same, we need to use the 32-bit encoding if it's available.
8202     if (Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
8203       Inst.setOpcode(ARM::t2ADDrr);
8204       Inst.addOperand(MCOperand::createReg(0)); // cc_out
8205       return true;
8206     }
8207     break;
8208   }
8209   case ARM::tB:
8210     // A Thumb conditional branch outside of an IT block is a tBcc.
8211     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()) {
8212       Inst.setOpcode(ARM::tBcc);
8213       return true;
8214     }
8215     break;
8216   case ARM::t2B:
8217     // A Thumb2 conditional branch outside of an IT block is a t2Bcc.
8218     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()){
8219       Inst.setOpcode(ARM::t2Bcc);
8220       return true;
8221     }
8222     break;
8223   case ARM::t2Bcc:
8224     // If the conditional is AL or we're in an IT block, we really want t2B.
8225     if (Inst.getOperand(1).getImm() == ARMCC::AL || inITBlock()) {
8226       Inst.setOpcode(ARM::t2B);
8227       return true;
8228     }
8229     break;
8230   case ARM::tBcc:
8231     // If the conditional is AL, we really want tB.
8232     if (Inst.getOperand(1).getImm() == ARMCC::AL) {
8233       Inst.setOpcode(ARM::tB);
8234       return true;
8235     }
8236     break;
8237   case ARM::tLDMIA: {
8238     // If the register list contains any high registers, or if the writeback
8239     // doesn't match what tLDMIA can do, we need to use the 32-bit encoding
8240     // instead if we're in Thumb2. Otherwise, this should have generated
8241     // an error in validateInstruction().
8242     unsigned Rn = Inst.getOperand(0).getReg();
8243     bool hasWritebackToken =
8244         (static_cast<ARMOperand &>(*Operands[3]).isToken() &&
8245          static_cast<ARMOperand &>(*Operands[3]).getToken() == "!");
8246     bool listContainsBase;
8247     if (checkLowRegisterList(Inst, 3, Rn, 0, listContainsBase) ||
8248         (!listContainsBase && !hasWritebackToken) ||
8249         (listContainsBase && hasWritebackToken)) {
8250       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
8251       assert (isThumbTwo());
8252       Inst.setOpcode(hasWritebackToken ? ARM::t2LDMIA_UPD : ARM::t2LDMIA);
8253       // If we're switching to the updating version, we need to insert
8254       // the writeback tied operand.
8255       if (hasWritebackToken)
8256         Inst.insert(Inst.begin(),
8257                     MCOperand::createReg(Inst.getOperand(0).getReg()));
8258       return true;
8259     }
8260     break;
8261   }
8262   case ARM::tSTMIA_UPD: {
8263     // If the register list contains any high registers, we need to use
8264     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
8265     // should have generated an error in validateInstruction().
8266     unsigned Rn = Inst.getOperand(0).getReg();
8267     bool listContainsBase;
8268     if (checkLowRegisterList(Inst, 4, Rn, 0, listContainsBase)) {
8269       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
8270       assert (isThumbTwo());
8271       Inst.setOpcode(ARM::t2STMIA_UPD);
8272       return true;
8273     }
8274     break;
8275   }
8276   case ARM::tPOP: {
8277     bool listContainsBase;
8278     // If the register list contains any high registers, we need to use
8279     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
8280     // should have generated an error in validateInstruction().
8281     if (!checkLowRegisterList(Inst, 2, 0, ARM::PC, listContainsBase))
8282       return false;
8283     assert (isThumbTwo());
8284     Inst.setOpcode(ARM::t2LDMIA_UPD);
8285     // Add the base register and writeback operands.
8286     Inst.insert(Inst.begin(), MCOperand::createReg(ARM::SP));
8287     Inst.insert(Inst.begin(), MCOperand::createReg(ARM::SP));
8288     return true;
8289   }
8290   case ARM::tPUSH: {
8291     bool listContainsBase;
8292     if (!checkLowRegisterList(Inst, 2, 0, ARM::LR, listContainsBase))
8293       return false;
8294     assert (isThumbTwo());
8295     Inst.setOpcode(ARM::t2STMDB_UPD);
8296     // Add the base register and writeback operands.
8297     Inst.insert(Inst.begin(), MCOperand::createReg(ARM::SP));
8298     Inst.insert(Inst.begin(), MCOperand::createReg(ARM::SP));
8299     return true;
8300   }
8301   case ARM::t2MOVi: {
8302     // If we can use the 16-bit encoding and the user didn't explicitly
8303     // request the 32-bit variant, transform it here.
8304     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
8305         (unsigned)Inst.getOperand(1).getImm() <= 255 &&
8306         ((!inITBlock() && Inst.getOperand(2).getImm() == ARMCC::AL &&
8307           Inst.getOperand(4).getReg() == ARM::CPSR) ||
8308          (inITBlock() && Inst.getOperand(4).getReg() == 0)) &&
8309         (!static_cast<ARMOperand &>(*Operands[2]).isToken() ||
8310          static_cast<ARMOperand &>(*Operands[2]).getToken() != ".w")) {
8311       // The operands aren't in the same order for tMOVi8...
8312       MCInst TmpInst;
8313       TmpInst.setOpcode(ARM::tMOVi8);
8314       TmpInst.addOperand(Inst.getOperand(0));
8315       TmpInst.addOperand(Inst.getOperand(4));
8316       TmpInst.addOperand(Inst.getOperand(1));
8317       TmpInst.addOperand(Inst.getOperand(2));
8318       TmpInst.addOperand(Inst.getOperand(3));
8319       Inst = TmpInst;
8320       return true;
8321     }
8322     break;
8323   }
8324   case ARM::t2MOVr: {
8325     // If we can use the 16-bit encoding and the user didn't explicitly
8326     // request the 32-bit variant, transform it here.
8327     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
8328         isARMLowRegister(Inst.getOperand(1).getReg()) &&
8329         Inst.getOperand(2).getImm() == ARMCC::AL &&
8330         Inst.getOperand(4).getReg() == ARM::CPSR &&
8331         (!static_cast<ARMOperand &>(*Operands[2]).isToken() ||
8332          static_cast<ARMOperand &>(*Operands[2]).getToken() != ".w")) {
8333       // The operands aren't the same for tMOV[S]r... (no cc_out)
8334       MCInst TmpInst;
8335       TmpInst.setOpcode(Inst.getOperand(4).getReg() ? ARM::tMOVSr : ARM::tMOVr);
8336       TmpInst.addOperand(Inst.getOperand(0));
8337       TmpInst.addOperand(Inst.getOperand(1));
8338       TmpInst.addOperand(Inst.getOperand(2));
8339       TmpInst.addOperand(Inst.getOperand(3));
8340       Inst = TmpInst;
8341       return true;
8342     }
8343     break;
8344   }
8345   case ARM::t2SXTH:
8346   case ARM::t2SXTB:
8347   case ARM::t2UXTH:
8348   case ARM::t2UXTB: {
8349     // If we can use the 16-bit encoding and the user didn't explicitly
8350     // request the 32-bit variant, transform it here.
8351     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
8352         isARMLowRegister(Inst.getOperand(1).getReg()) &&
8353         Inst.getOperand(2).getImm() == 0 &&
8354         (!static_cast<ARMOperand &>(*Operands[2]).isToken() ||
8355          static_cast<ARMOperand &>(*Operands[2]).getToken() != ".w")) {
8356       unsigned NewOpc;
8357       switch (Inst.getOpcode()) {
8358       default: llvm_unreachable("Illegal opcode!");
8359       case ARM::t2SXTH: NewOpc = ARM::tSXTH; break;
8360       case ARM::t2SXTB: NewOpc = ARM::tSXTB; break;
8361       case ARM::t2UXTH: NewOpc = ARM::tUXTH; break;
8362       case ARM::t2UXTB: NewOpc = ARM::tUXTB; break;
8363       }
8364       // The operands aren't the same for thumb1 (no rotate operand).
8365       MCInst TmpInst;
8366       TmpInst.setOpcode(NewOpc);
8367       TmpInst.addOperand(Inst.getOperand(0));
8368       TmpInst.addOperand(Inst.getOperand(1));
8369       TmpInst.addOperand(Inst.getOperand(3));
8370       TmpInst.addOperand(Inst.getOperand(4));
8371       Inst = TmpInst;
8372       return true;
8373     }
8374     break;
8375   }
8376   case ARM::MOVsi: {
8377     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(2).getImm());
8378     // rrx shifts and asr/lsr of #32 is encoded as 0
8379     if (SOpc == ARM_AM::rrx || SOpc == ARM_AM::asr || SOpc == ARM_AM::lsr)
8380       return false;
8381     if (ARM_AM::getSORegOffset(Inst.getOperand(2).getImm()) == 0) {
8382       // Shifting by zero is accepted as a vanilla 'MOVr'
8383       MCInst TmpInst;
8384       TmpInst.setOpcode(ARM::MOVr);
8385       TmpInst.addOperand(Inst.getOperand(0));
8386       TmpInst.addOperand(Inst.getOperand(1));
8387       TmpInst.addOperand(Inst.getOperand(3));
8388       TmpInst.addOperand(Inst.getOperand(4));
8389       TmpInst.addOperand(Inst.getOperand(5));
8390       Inst = TmpInst;
8391       return true;
8392     }
8393     return false;
8394   }
8395   case ARM::ANDrsi:
8396   case ARM::ORRrsi:
8397   case ARM::EORrsi:
8398   case ARM::BICrsi:
8399   case ARM::SUBrsi:
8400   case ARM::ADDrsi: {
8401     unsigned newOpc;
8402     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(3).getImm());
8403     if (SOpc == ARM_AM::rrx) return false;
8404     switch (Inst.getOpcode()) {
8405     default: llvm_unreachable("unexpected opcode!");
8406     case ARM::ANDrsi: newOpc = ARM::ANDrr; break;
8407     case ARM::ORRrsi: newOpc = ARM::ORRrr; break;
8408     case ARM::EORrsi: newOpc = ARM::EORrr; break;
8409     case ARM::BICrsi: newOpc = ARM::BICrr; break;
8410     case ARM::SUBrsi: newOpc = ARM::SUBrr; break;
8411     case ARM::ADDrsi: newOpc = ARM::ADDrr; break;
8412     }
8413     // If the shift is by zero, use the non-shifted instruction definition.
8414     // The exception is for right shifts, where 0 == 32
8415     if (ARM_AM::getSORegOffset(Inst.getOperand(3).getImm()) == 0 &&
8416         !(SOpc == ARM_AM::lsr || SOpc == ARM_AM::asr)) {
8417       MCInst TmpInst;
8418       TmpInst.setOpcode(newOpc);
8419       TmpInst.addOperand(Inst.getOperand(0));
8420       TmpInst.addOperand(Inst.getOperand(1));
8421       TmpInst.addOperand(Inst.getOperand(2));
8422       TmpInst.addOperand(Inst.getOperand(4));
8423       TmpInst.addOperand(Inst.getOperand(5));
8424       TmpInst.addOperand(Inst.getOperand(6));
8425       Inst = TmpInst;
8426       return true;
8427     }
8428     return false;
8429   }
8430   case ARM::ITasm:
8431   case ARM::t2IT: {
8432     // The mask bits for all but the first condition are represented as
8433     // the low bit of the condition code value implies 't'. We currently
8434     // always have 1 implies 't', so XOR toggle the bits if the low bit
8435     // of the condition code is zero.
8436     MCOperand &MO = Inst.getOperand(1);
8437     unsigned Mask = MO.getImm();
8438     unsigned OrigMask = Mask;
8439     unsigned TZ = countTrailingZeros(Mask);
8440     if ((Inst.getOperand(0).getImm() & 1) == 0) {
8441       assert(Mask && TZ <= 3 && "illegal IT mask value!");
8442       Mask ^= (0xE << TZ) & 0xF;
8443     }
8444     MO.setImm(Mask);
8445
8446     // Set up the IT block state according to the IT instruction we just
8447     // matched.
8448     assert(!inITBlock() && "nested IT blocks?!");
8449     ITState.Cond = ARMCC::CondCodes(Inst.getOperand(0).getImm());
8450     ITState.Mask = OrigMask; // Use the original mask, not the updated one.
8451     ITState.CurPosition = 0;
8452     ITState.FirstCond = true;
8453     break;
8454   }
8455   case ARM::t2LSLrr:
8456   case ARM::t2LSRrr:
8457   case ARM::t2ASRrr:
8458   case ARM::t2SBCrr:
8459   case ARM::t2RORrr:
8460   case ARM::t2BICrr:
8461   {
8462     // Assemblers should use the narrow encodings of these instructions when permissible.
8463     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
8464          isARMLowRegister(Inst.getOperand(2).getReg())) &&
8465         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
8466         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
8467          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
8468         (!static_cast<ARMOperand &>(*Operands[3]).isToken() ||
8469          !static_cast<ARMOperand &>(*Operands[3]).getToken().equals_lower(
8470              ".w"))) {
8471       unsigned NewOpc;
8472       switch (Inst.getOpcode()) {
8473         default: llvm_unreachable("unexpected opcode");
8474         case ARM::t2LSLrr: NewOpc = ARM::tLSLrr; break;
8475         case ARM::t2LSRrr: NewOpc = ARM::tLSRrr; break;
8476         case ARM::t2ASRrr: NewOpc = ARM::tASRrr; break;
8477         case ARM::t2SBCrr: NewOpc = ARM::tSBC; break;
8478         case ARM::t2RORrr: NewOpc = ARM::tROR; break;
8479         case ARM::t2BICrr: NewOpc = ARM::tBIC; break;
8480       }
8481       MCInst TmpInst;
8482       TmpInst.setOpcode(NewOpc);
8483       TmpInst.addOperand(Inst.getOperand(0));
8484       TmpInst.addOperand(Inst.getOperand(5));
8485       TmpInst.addOperand(Inst.getOperand(1));
8486       TmpInst.addOperand(Inst.getOperand(2));
8487       TmpInst.addOperand(Inst.getOperand(3));
8488       TmpInst.addOperand(Inst.getOperand(4));
8489       Inst = TmpInst;
8490       return true;
8491     }
8492     return false;
8493   }
8494   case ARM::t2ANDrr:
8495   case ARM::t2EORrr:
8496   case ARM::t2ADCrr:
8497   case ARM::t2ORRrr:
8498   {
8499     // Assemblers should use the narrow encodings of these instructions when permissible.
8500     // These instructions are special in that they are commutable, so shorter encodings
8501     // are available more often.
8502     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
8503          isARMLowRegister(Inst.getOperand(2).getReg())) &&
8504         (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() ||
8505          Inst.getOperand(0).getReg() == Inst.getOperand(2).getReg()) &&
8506         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
8507          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
8508         (!static_cast<ARMOperand &>(*Operands[3]).isToken() ||
8509          !static_cast<ARMOperand &>(*Operands[3]).getToken().equals_lower(
8510              ".w"))) {
8511       unsigned NewOpc;
8512       switch (Inst.getOpcode()) {
8513         default: llvm_unreachable("unexpected opcode");
8514         case ARM::t2ADCrr: NewOpc = ARM::tADC; break;
8515         case ARM::t2ANDrr: NewOpc = ARM::tAND; break;
8516         case ARM::t2EORrr: NewOpc = ARM::tEOR; break;
8517         case ARM::t2ORRrr: NewOpc = ARM::tORR; break;
8518       }
8519       MCInst TmpInst;
8520       TmpInst.setOpcode(NewOpc);
8521       TmpInst.addOperand(Inst.getOperand(0));
8522       TmpInst.addOperand(Inst.getOperand(5));
8523       if (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg()) {
8524         TmpInst.addOperand(Inst.getOperand(1));
8525         TmpInst.addOperand(Inst.getOperand(2));
8526       } else {
8527         TmpInst.addOperand(Inst.getOperand(2));
8528         TmpInst.addOperand(Inst.getOperand(1));
8529       }
8530       TmpInst.addOperand(Inst.getOperand(3));
8531       TmpInst.addOperand(Inst.getOperand(4));
8532       Inst = TmpInst;
8533       return true;
8534     }
8535     return false;
8536   }
8537   }
8538   return false;
8539 }
8540
8541 unsigned ARMAsmParser::checkTargetMatchPredicate(MCInst &Inst) {
8542   // 16-bit thumb arithmetic instructions either require or preclude the 'S'
8543   // suffix depending on whether they're in an IT block or not.
8544   unsigned Opc = Inst.getOpcode();
8545   const MCInstrDesc &MCID = MII.get(Opc);
8546   if (MCID.TSFlags & ARMII::ThumbArithFlagSetting) {
8547     assert(MCID.hasOptionalDef() &&
8548            "optionally flag setting instruction missing optional def operand");
8549     assert(MCID.NumOperands == Inst.getNumOperands() &&
8550            "operand count mismatch!");
8551     // Find the optional-def operand (cc_out).
8552     unsigned OpNo;
8553     for (OpNo = 0;
8554          !MCID.OpInfo[OpNo].isOptionalDef() && OpNo < MCID.NumOperands;
8555          ++OpNo)
8556       ;
8557     // If we're parsing Thumb1, reject it completely.
8558     if (isThumbOne() && Inst.getOperand(OpNo).getReg() != ARM::CPSR)
8559       return Match_MnemonicFail;
8560     // If we're parsing Thumb2, which form is legal depends on whether we're
8561     // in an IT block.
8562     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() != ARM::CPSR &&
8563         !inITBlock())
8564       return Match_RequiresITBlock;
8565     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() == ARM::CPSR &&
8566         inITBlock())
8567       return Match_RequiresNotITBlock;
8568   }
8569   // Some high-register supporting Thumb1 encodings only allow both registers
8570   // to be from r0-r7 when in Thumb2.
8571   else if (Opc == ARM::tADDhirr && isThumbOne() && !hasV6MOps() &&
8572            isARMLowRegister(Inst.getOperand(1).getReg()) &&
8573            isARMLowRegister(Inst.getOperand(2).getReg()))
8574     return Match_RequiresThumb2;
8575   // Others only require ARMv6 or later.
8576   else if (Opc == ARM::tMOVr && isThumbOne() && !hasV6Ops() &&
8577            isARMLowRegister(Inst.getOperand(0).getReg()) &&
8578            isARMLowRegister(Inst.getOperand(1).getReg()))
8579     return Match_RequiresV6;
8580   return Match_Success;
8581 }
8582
8583 namespace llvm {
8584 template <> inline bool IsCPSRDead<MCInst>(MCInst *Instr) {
8585   return true; // In an assembly source, no need to second-guess
8586 }
8587 }
8588
8589 static const char *getSubtargetFeatureName(uint64_t Val);
8590 bool ARMAsmParser::MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
8591                                            OperandVector &Operands,
8592                                            MCStreamer &Out, uint64_t &ErrorInfo,
8593                                            bool MatchingInlineAsm) {
8594   MCInst Inst;
8595   unsigned MatchResult;
8596
8597   MatchResult = MatchInstructionImpl(Operands, Inst, ErrorInfo,
8598                                      MatchingInlineAsm);
8599   switch (MatchResult) {
8600   case Match_Success:
8601     // Context sensitive operand constraints aren't handled by the matcher,
8602     // so check them here.
8603     if (validateInstruction(Inst, Operands)) {
8604       // Still progress the IT block, otherwise one wrong condition causes
8605       // nasty cascading errors.
8606       forwardITPosition();
8607       return true;
8608     }
8609
8610     { // processInstruction() updates inITBlock state, we need to save it away
8611       bool wasInITBlock = inITBlock();
8612
8613       // Some instructions need post-processing to, for example, tweak which
8614       // encoding is selected. Loop on it while changes happen so the
8615       // individual transformations can chain off each other. E.g.,
8616       // tPOP(r8)->t2LDMIA_UPD(sp,r8)->t2STR_POST(sp,r8)
8617       while (processInstruction(Inst, Operands, Out))
8618         ;
8619
8620       // Only after the instruction is fully processed, we can validate it
8621       if (wasInITBlock && hasV8Ops() && isThumb() &&
8622           !isV8EligibleForIT(&Inst)) {
8623         Warning(IDLoc, "deprecated instruction in IT block");
8624       }
8625     }
8626
8627     // Only move forward at the very end so that everything in validate
8628     // and process gets a consistent answer about whether we're in an IT
8629     // block.
8630     forwardITPosition();
8631
8632     // ITasm is an ARM mode pseudo-instruction that just sets the ITblock and
8633     // doesn't actually encode.
8634     if (Inst.getOpcode() == ARM::ITasm)
8635       return false;
8636
8637     Inst.setLoc(IDLoc);
8638     Out.EmitInstruction(Inst, STI);
8639     return false;
8640   case Match_MissingFeature: {
8641     assert(ErrorInfo && "Unknown missing feature!");
8642     // Special case the error message for the very common case where only
8643     // a single subtarget feature is missing (Thumb vs. ARM, e.g.).
8644     std::string Msg = "instruction requires:";
8645     uint64_t Mask = 1;
8646     for (unsigned i = 0; i < (sizeof(ErrorInfo)*8-1); ++i) {
8647       if (ErrorInfo & Mask) {
8648         Msg += " ";
8649         Msg += getSubtargetFeatureName(ErrorInfo & Mask);
8650       }
8651       Mask <<= 1;
8652     }
8653     return Error(IDLoc, Msg);
8654   }
8655   case Match_InvalidOperand: {
8656     SMLoc ErrorLoc = IDLoc;
8657     if (ErrorInfo != ~0ULL) {
8658       if (ErrorInfo >= Operands.size())
8659         return Error(IDLoc, "too few operands for instruction");
8660
8661       ErrorLoc = ((ARMOperand &)*Operands[ErrorInfo]).getStartLoc();
8662       if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
8663     }
8664
8665     return Error(ErrorLoc, "invalid operand for instruction");
8666   }
8667   case Match_MnemonicFail:
8668     return Error(IDLoc, "invalid instruction",
8669                  ((ARMOperand &)*Operands[0]).getLocRange());
8670   case Match_RequiresNotITBlock:
8671     return Error(IDLoc, "flag setting instruction only valid outside IT block");
8672   case Match_RequiresITBlock:
8673     return Error(IDLoc, "instruction only valid inside IT block");
8674   case Match_RequiresV6:
8675     return Error(IDLoc, "instruction variant requires ARMv6 or later");
8676   case Match_RequiresThumb2:
8677     return Error(IDLoc, "instruction variant requires Thumb2");
8678   case Match_ImmRange0_15: {
8679     SMLoc ErrorLoc = ((ARMOperand &)*Operands[ErrorInfo]).getStartLoc();
8680     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
8681     return Error(ErrorLoc, "immediate operand must be in the range [0,15]");
8682   }
8683   case Match_ImmRange0_239: {
8684     SMLoc ErrorLoc = ((ARMOperand &)*Operands[ErrorInfo]).getStartLoc();
8685     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
8686     return Error(ErrorLoc, "immediate operand must be in the range [0,239]");
8687   }
8688   case Match_AlignedMemoryRequiresNone:
8689   case Match_DupAlignedMemoryRequiresNone:
8690   case Match_AlignedMemoryRequires16:
8691   case Match_DupAlignedMemoryRequires16:
8692   case Match_AlignedMemoryRequires32:
8693   case Match_DupAlignedMemoryRequires32:
8694   case Match_AlignedMemoryRequires64:
8695   case Match_DupAlignedMemoryRequires64:
8696   case Match_AlignedMemoryRequires64or128:
8697   case Match_DupAlignedMemoryRequires64or128:
8698   case Match_AlignedMemoryRequires64or128or256:
8699   {
8700     SMLoc ErrorLoc = ((ARMOperand &)*Operands[ErrorInfo]).getAlignmentLoc();
8701     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
8702     switch (MatchResult) {
8703       default:
8704         llvm_unreachable("Missing Match_Aligned type");
8705       case Match_AlignedMemoryRequiresNone:
8706       case Match_DupAlignedMemoryRequiresNone:
8707         return Error(ErrorLoc, "alignment must be omitted");
8708       case Match_AlignedMemoryRequires16:
8709       case Match_DupAlignedMemoryRequires16:
8710         return Error(ErrorLoc, "alignment must be 16 or omitted");
8711       case Match_AlignedMemoryRequires32:
8712       case Match_DupAlignedMemoryRequires32:
8713         return Error(ErrorLoc, "alignment must be 32 or omitted");
8714       case Match_AlignedMemoryRequires64:
8715       case Match_DupAlignedMemoryRequires64:
8716         return Error(ErrorLoc, "alignment must be 64 or omitted");
8717       case Match_AlignedMemoryRequires64or128:
8718       case Match_DupAlignedMemoryRequires64or128:
8719         return Error(ErrorLoc, "alignment must be 64, 128 or omitted");
8720       case Match_AlignedMemoryRequires64or128or256:
8721         return Error(ErrorLoc, "alignment must be 64, 128, 256 or omitted");
8722     }
8723   }
8724   }
8725
8726   llvm_unreachable("Implement any new match types added!");
8727 }
8728
8729 /// parseDirective parses the arm specific directives
8730 bool ARMAsmParser::ParseDirective(AsmToken DirectiveID) {
8731   const MCObjectFileInfo::Environment Format =
8732     getContext().getObjectFileInfo()->getObjectFileType();
8733   bool IsMachO = Format == MCObjectFileInfo::IsMachO;
8734   bool IsCOFF = Format == MCObjectFileInfo::IsCOFF;
8735
8736   StringRef IDVal = DirectiveID.getIdentifier();
8737   if (IDVal == ".word")
8738     return parseLiteralValues(4, DirectiveID.getLoc());
8739   else if (IDVal == ".short" || IDVal == ".hword")
8740     return parseLiteralValues(2, DirectiveID.getLoc());
8741   else if (IDVal == ".thumb")
8742     return parseDirectiveThumb(DirectiveID.getLoc());
8743   else if (IDVal == ".arm")
8744     return parseDirectiveARM(DirectiveID.getLoc());
8745   else if (IDVal == ".thumb_func")
8746     return parseDirectiveThumbFunc(DirectiveID.getLoc());
8747   else if (IDVal == ".code")
8748     return parseDirectiveCode(DirectiveID.getLoc());
8749   else if (IDVal == ".syntax")
8750     return parseDirectiveSyntax(DirectiveID.getLoc());
8751   else if (IDVal == ".unreq")
8752     return parseDirectiveUnreq(DirectiveID.getLoc());
8753   else if (IDVal == ".fnend")
8754     return parseDirectiveFnEnd(DirectiveID.getLoc());
8755   else if (IDVal == ".cantunwind")
8756     return parseDirectiveCantUnwind(DirectiveID.getLoc());
8757   else if (IDVal == ".personality")
8758     return parseDirectivePersonality(DirectiveID.getLoc());
8759   else if (IDVal == ".handlerdata")
8760     return parseDirectiveHandlerData(DirectiveID.getLoc());
8761   else if (IDVal == ".setfp")
8762     return parseDirectiveSetFP(DirectiveID.getLoc());
8763   else if (IDVal == ".pad")
8764     return parseDirectivePad(DirectiveID.getLoc());
8765   else if (IDVal == ".save")
8766     return parseDirectiveRegSave(DirectiveID.getLoc(), false);
8767   else if (IDVal == ".vsave")
8768     return parseDirectiveRegSave(DirectiveID.getLoc(), true);
8769   else if (IDVal == ".ltorg" || IDVal == ".pool")
8770     return parseDirectiveLtorg(DirectiveID.getLoc());
8771   else if (IDVal == ".even")
8772     return parseDirectiveEven(DirectiveID.getLoc());
8773   else if (IDVal == ".personalityindex")
8774     return parseDirectivePersonalityIndex(DirectiveID.getLoc());
8775   else if (IDVal == ".unwind_raw")
8776     return parseDirectiveUnwindRaw(DirectiveID.getLoc());
8777   else if (IDVal == ".movsp")
8778     return parseDirectiveMovSP(DirectiveID.getLoc());
8779   else if (IDVal == ".arch_extension")
8780     return parseDirectiveArchExtension(DirectiveID.getLoc());
8781   else if (IDVal == ".align")
8782     return parseDirectiveAlign(DirectiveID.getLoc());
8783   else if (IDVal == ".thumb_set")
8784     return parseDirectiveThumbSet(DirectiveID.getLoc());
8785
8786   if (!IsMachO && !IsCOFF) {
8787     if (IDVal == ".arch")
8788       return parseDirectiveArch(DirectiveID.getLoc());
8789     else if (IDVal == ".cpu")
8790       return parseDirectiveCPU(DirectiveID.getLoc());
8791     else if (IDVal == ".eabi_attribute")
8792       return parseDirectiveEabiAttr(DirectiveID.getLoc());
8793     else if (IDVal == ".fpu")
8794       return parseDirectiveFPU(DirectiveID.getLoc());
8795     else if (IDVal == ".fnstart")
8796       return parseDirectiveFnStart(DirectiveID.getLoc());
8797     else if (IDVal == ".inst")
8798       return parseDirectiveInst(DirectiveID.getLoc());
8799     else if (IDVal == ".inst.n")
8800       return parseDirectiveInst(DirectiveID.getLoc(), 'n');
8801     else if (IDVal == ".inst.w")
8802       return parseDirectiveInst(DirectiveID.getLoc(), 'w');
8803     else if (IDVal == ".object_arch")
8804       return parseDirectiveObjectArch(DirectiveID.getLoc());
8805     else if (IDVal == ".tlsdescseq")
8806       return parseDirectiveTLSDescSeq(DirectiveID.getLoc());
8807   }
8808
8809   return true;
8810 }
8811
8812 /// parseLiteralValues
8813 ///  ::= .hword expression [, expression]*
8814 ///  ::= .short expression [, expression]*
8815 ///  ::= .word expression [, expression]*
8816 bool ARMAsmParser::parseLiteralValues(unsigned Size, SMLoc L) {
8817   MCAsmParser &Parser = getParser();
8818   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8819     for (;;) {
8820       const MCExpr *Value;
8821       if (getParser().parseExpression(Value)) {
8822         Parser.eatToEndOfStatement();
8823         return false;
8824       }
8825
8826       getParser().getStreamer().EmitValue(Value, Size);
8827
8828       if (getLexer().is(AsmToken::EndOfStatement))
8829         break;
8830
8831       // FIXME: Improve diagnostic.
8832       if (getLexer().isNot(AsmToken::Comma)) {
8833         Error(L, "unexpected token in directive");
8834         return false;
8835       }
8836       Parser.Lex();
8837     }
8838   }
8839
8840   Parser.Lex();
8841   return false;
8842 }
8843
8844 /// parseDirectiveThumb
8845 ///  ::= .thumb
8846 bool ARMAsmParser::parseDirectiveThumb(SMLoc L) {
8847   MCAsmParser &Parser = getParser();
8848   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8849     Error(L, "unexpected token in directive");
8850     return false;
8851   }
8852   Parser.Lex();
8853
8854   if (!hasThumb()) {
8855     Error(L, "target does not support Thumb mode");
8856     return false;
8857   }
8858
8859   if (!isThumb())
8860     SwitchMode();
8861
8862   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
8863   return false;
8864 }
8865
8866 /// parseDirectiveARM
8867 ///  ::= .arm
8868 bool ARMAsmParser::parseDirectiveARM(SMLoc L) {
8869   MCAsmParser &Parser = getParser();
8870   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8871     Error(L, "unexpected token in directive");
8872     return false;
8873   }
8874   Parser.Lex();
8875
8876   if (!hasARM()) {
8877     Error(L, "target does not support ARM mode");
8878     return false;
8879   }
8880
8881   if (isThumb())
8882     SwitchMode();
8883
8884   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
8885   return false;
8886 }
8887
8888 void ARMAsmParser::onLabelParsed(MCSymbol *Symbol) {
8889   if (NextSymbolIsThumb) {
8890     getParser().getStreamer().EmitThumbFunc(Symbol);
8891     NextSymbolIsThumb = false;
8892   }
8893 }
8894
8895 /// parseDirectiveThumbFunc
8896 ///  ::= .thumbfunc symbol_name
8897 bool ARMAsmParser::parseDirectiveThumbFunc(SMLoc L) {
8898   MCAsmParser &Parser = getParser();
8899   const auto Format = getContext().getObjectFileInfo()->getObjectFileType();
8900   bool IsMachO = Format == MCObjectFileInfo::IsMachO;
8901
8902   // Darwin asm has (optionally) function name after .thumb_func direction
8903   // ELF doesn't
8904   if (IsMachO) {
8905     const AsmToken &Tok = Parser.getTok();
8906     if (Tok.isNot(AsmToken::EndOfStatement)) {
8907       if (Tok.isNot(AsmToken::Identifier) && Tok.isNot(AsmToken::String)) {
8908         Error(L, "unexpected token in .thumb_func directive");
8909         return false;
8910       }
8911
8912       MCSymbol *Func =
8913           getParser().getContext().getOrCreateSymbol(Tok.getIdentifier());
8914       getParser().getStreamer().EmitThumbFunc(Func);
8915       Parser.Lex(); // Consume the identifier token.
8916       return false;
8917     }
8918   }
8919
8920   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8921     Error(Parser.getTok().getLoc(), "unexpected token in directive");
8922     Parser.eatToEndOfStatement();
8923     return false;
8924   }
8925
8926   NextSymbolIsThumb = true;
8927   return false;
8928 }
8929
8930 /// parseDirectiveSyntax
8931 ///  ::= .syntax unified | divided
8932 bool ARMAsmParser::parseDirectiveSyntax(SMLoc L) {
8933   MCAsmParser &Parser = getParser();
8934   const AsmToken &Tok = Parser.getTok();
8935   if (Tok.isNot(AsmToken::Identifier)) {
8936     Error(L, "unexpected token in .syntax directive");
8937     return false;
8938   }
8939
8940   StringRef Mode = Tok.getString();
8941   if (Mode == "unified" || Mode == "UNIFIED") {
8942     Parser.Lex();
8943   } else if (Mode == "divided" || Mode == "DIVIDED") {
8944     Error(L, "'.syntax divided' arm asssembly not supported");
8945     return false;
8946   } else {
8947     Error(L, "unrecognized syntax mode in .syntax directive");
8948     return false;
8949   }
8950
8951   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8952     Error(Parser.getTok().getLoc(), "unexpected token in directive");
8953     return false;
8954   }
8955   Parser.Lex();
8956
8957   // TODO tell the MC streamer the mode
8958   // getParser().getStreamer().Emit???();
8959   return false;
8960 }
8961
8962 /// parseDirectiveCode
8963 ///  ::= .code 16 | 32
8964 bool ARMAsmParser::parseDirectiveCode(SMLoc L) {
8965   MCAsmParser &Parser = getParser();
8966   const AsmToken &Tok = Parser.getTok();
8967   if (Tok.isNot(AsmToken::Integer)) {
8968     Error(L, "unexpected token in .code directive");
8969     return false;
8970   }
8971   int64_t Val = Parser.getTok().getIntVal();
8972   if (Val != 16 && Val != 32) {
8973     Error(L, "invalid operand to .code directive");
8974     return false;
8975   }
8976   Parser.Lex();
8977
8978   if (getLexer().isNot(AsmToken::EndOfStatement)) {
8979     Error(Parser.getTok().getLoc(), "unexpected token in directive");
8980     return false;
8981   }
8982   Parser.Lex();
8983
8984   if (Val == 16) {
8985     if (!hasThumb()) {
8986       Error(L, "target does not support Thumb mode");
8987       return false;
8988     }
8989
8990     if (!isThumb())
8991       SwitchMode();
8992     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
8993   } else {
8994     if (!hasARM()) {
8995       Error(L, "target does not support ARM mode");
8996       return false;
8997     }
8998
8999     if (isThumb())
9000       SwitchMode();
9001     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
9002   }
9003
9004   return false;
9005 }
9006
9007 /// parseDirectiveReq
9008 ///  ::= name .req registername
9009 bool ARMAsmParser::parseDirectiveReq(StringRef Name, SMLoc L) {
9010   MCAsmParser &Parser = getParser();
9011   Parser.Lex(); // Eat the '.req' token.
9012   unsigned Reg;
9013   SMLoc SRegLoc, ERegLoc;
9014   if (ParseRegister(Reg, SRegLoc, ERegLoc)) {
9015     Parser.eatToEndOfStatement();
9016     Error(SRegLoc, "register name expected");
9017     return false;
9018   }
9019
9020   // Shouldn't be anything else.
9021   if (Parser.getTok().isNot(AsmToken::EndOfStatement)) {
9022     Parser.eatToEndOfStatement();
9023     Error(Parser.getTok().getLoc(), "unexpected input in .req directive.");
9024     return false;
9025   }
9026
9027   Parser.Lex(); // Consume the EndOfStatement
9028
9029   if (RegisterReqs.insert(std::make_pair(Name, Reg)).first->second != Reg) {
9030     Error(SRegLoc, "redefinition of '" + Name + "' does not match original.");
9031     return false;
9032   }
9033
9034   return false;
9035 }
9036
9037 /// parseDirectiveUneq
9038 ///  ::= .unreq registername
9039 bool ARMAsmParser::parseDirectiveUnreq(SMLoc L) {
9040   MCAsmParser &Parser = getParser();
9041   if (Parser.getTok().isNot(AsmToken::Identifier)) {
9042     Parser.eatToEndOfStatement();
9043     Error(L, "unexpected input in .unreq directive.");
9044     return false;
9045   }
9046   RegisterReqs.erase(Parser.getTok().getIdentifier().lower());
9047   Parser.Lex(); // Eat the identifier.
9048   return false;
9049 }
9050
9051 /// parseDirectiveArch
9052 ///  ::= .arch token
9053 bool ARMAsmParser::parseDirectiveArch(SMLoc L) {
9054   StringRef Arch = getParser().parseStringToEndOfStatement().trim();
9055
9056   unsigned ID = ARMTargetParser::parseArch(Arch);
9057
9058   if (ID == ARM::AK_INVALID) {
9059     Error(L, "Unknown arch name");
9060     return false;
9061   }
9062
9063   getTargetStreamer().emitArch(ID);
9064   return false;
9065 }
9066
9067 /// parseDirectiveEabiAttr
9068 ///  ::= .eabi_attribute int, int [, "str"]
9069 ///  ::= .eabi_attribute Tag_name, int [, "str"]
9070 bool ARMAsmParser::parseDirectiveEabiAttr(SMLoc L) {
9071   MCAsmParser &Parser = getParser();
9072   int64_t Tag;
9073   SMLoc TagLoc;
9074   TagLoc = Parser.getTok().getLoc();
9075   if (Parser.getTok().is(AsmToken::Identifier)) {
9076     StringRef Name = Parser.getTok().getIdentifier();
9077     Tag = ARMBuildAttrs::AttrTypeFromString(Name);
9078     if (Tag == -1) {
9079       Error(TagLoc, "attribute name not recognised: " + Name);
9080       Parser.eatToEndOfStatement();
9081       return false;
9082     }
9083     Parser.Lex();
9084   } else {
9085     const MCExpr *AttrExpr;
9086
9087     TagLoc = Parser.getTok().getLoc();
9088     if (Parser.parseExpression(AttrExpr)) {
9089       Parser.eatToEndOfStatement();
9090       return false;
9091     }
9092
9093     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(AttrExpr);
9094     if (!CE) {
9095       Error(TagLoc, "expected numeric constant");
9096       Parser.eatToEndOfStatement();
9097       return false;
9098     }
9099
9100     Tag = CE->getValue();
9101   }
9102
9103   if (Parser.getTok().isNot(AsmToken::Comma)) {
9104     Error(Parser.getTok().getLoc(), "comma expected");
9105     Parser.eatToEndOfStatement();
9106     return false;
9107   }
9108   Parser.Lex(); // skip comma
9109
9110   StringRef StringValue = "";
9111   bool IsStringValue = false;
9112
9113   int64_t IntegerValue = 0;
9114   bool IsIntegerValue = false;
9115
9116   if (Tag == ARMBuildAttrs::CPU_raw_name || Tag == ARMBuildAttrs::CPU_name)
9117     IsStringValue = true;
9118   else if (Tag == ARMBuildAttrs::compatibility) {
9119     IsStringValue = true;
9120     IsIntegerValue = true;
9121   } else if (Tag < 32 || Tag % 2 == 0)
9122     IsIntegerValue = true;
9123   else if (Tag % 2 == 1)
9124     IsStringValue = true;
9125   else
9126     llvm_unreachable("invalid tag type");
9127
9128   if (IsIntegerValue) {
9129     const MCExpr *ValueExpr;
9130     SMLoc ValueExprLoc = Parser.getTok().getLoc();
9131     if (Parser.parseExpression(ValueExpr)) {
9132       Parser.eatToEndOfStatement();
9133       return false;
9134     }
9135
9136     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ValueExpr);
9137     if (!CE) {
9138       Error(ValueExprLoc, "expected numeric constant");
9139       Parser.eatToEndOfStatement();
9140       return false;
9141     }
9142
9143     IntegerValue = CE->getValue();
9144   }
9145
9146   if (Tag == ARMBuildAttrs::compatibility) {
9147     if (Parser.getTok().isNot(AsmToken::Comma))
9148       IsStringValue = false;
9149     if (Parser.getTok().isNot(AsmToken::Comma)) {
9150       Error(Parser.getTok().getLoc(), "comma expected");
9151       Parser.eatToEndOfStatement();
9152       return false;
9153     } else {
9154        Parser.Lex();
9155     }
9156   }
9157
9158   if (IsStringValue) {
9159     if (Parser.getTok().isNot(AsmToken::String)) {
9160       Error(Parser.getTok().getLoc(), "bad string constant");
9161       Parser.eatToEndOfStatement();
9162       return false;
9163     }
9164
9165     StringValue = Parser.getTok().getStringContents();
9166     Parser.Lex();
9167   }
9168
9169   if (IsIntegerValue && IsStringValue) {
9170     assert(Tag == ARMBuildAttrs::compatibility);
9171     getTargetStreamer().emitIntTextAttribute(Tag, IntegerValue, StringValue);
9172   } else if (IsIntegerValue)
9173     getTargetStreamer().emitAttribute(Tag, IntegerValue);
9174   else if (IsStringValue)
9175     getTargetStreamer().emitTextAttribute(Tag, StringValue);
9176   return false;
9177 }
9178
9179 /// parseDirectiveCPU
9180 ///  ::= .cpu str
9181 bool ARMAsmParser::parseDirectiveCPU(SMLoc L) {
9182   StringRef CPU = getParser().parseStringToEndOfStatement().trim();
9183   getTargetStreamer().emitTextAttribute(ARMBuildAttrs::CPU_name, CPU);
9184
9185   // FIXME: This is using table-gen data, but should be moved to
9186   // ARMTargetParser once that is table-gen'd.
9187   if (!STI.isCPUStringValid(CPU)) {
9188     Error(L, "Unknown CPU name");
9189     return false;
9190   }
9191
9192   STI.InitMCProcessorInfo(CPU, "");
9193   STI.InitCPUSchedModel(CPU);
9194   setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
9195
9196   return false;
9197 }
9198 /// parseDirectiveFPU
9199 ///  ::= .fpu str
9200 bool ARMAsmParser::parseDirectiveFPU(SMLoc L) {
9201   SMLoc FPUNameLoc = getTok().getLoc();
9202   StringRef FPU = getParser().parseStringToEndOfStatement().trim();
9203
9204   unsigned ID = ARMTargetParser::parseFPU(FPU);
9205   std::vector<const char *> Features;
9206   if (!ARMTargetParser::getFPUFeatures(ID, Features)) {
9207     Error(FPUNameLoc, "Unknown FPU name");
9208     return false;
9209   }
9210
9211   for (auto Feature : Features)
9212     STI.ApplyFeatureFlag(Feature);
9213   setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
9214
9215   getTargetStreamer().emitFPU(ID);
9216   return false;
9217 }
9218
9219 /// parseDirectiveFnStart
9220 ///  ::= .fnstart
9221 bool ARMAsmParser::parseDirectiveFnStart(SMLoc L) {
9222   if (UC.hasFnStart()) {
9223     Error(L, ".fnstart starts before the end of previous one");
9224     UC.emitFnStartLocNotes();
9225     return false;
9226   }
9227
9228   // Reset the unwind directives parser state
9229   UC.reset();
9230
9231   getTargetStreamer().emitFnStart();
9232
9233   UC.recordFnStart(L);
9234   return false;
9235 }
9236
9237 /// parseDirectiveFnEnd
9238 ///  ::= .fnend
9239 bool ARMAsmParser::parseDirectiveFnEnd(SMLoc L) {
9240   // Check the ordering of unwind directives
9241   if (!UC.hasFnStart()) {
9242     Error(L, ".fnstart must precede .fnend directive");
9243     return false;
9244   }
9245
9246   // Reset the unwind directives parser state
9247   getTargetStreamer().emitFnEnd();
9248
9249   UC.reset();
9250   return false;
9251 }
9252
9253 /// parseDirectiveCantUnwind
9254 ///  ::= .cantunwind
9255 bool ARMAsmParser::parseDirectiveCantUnwind(SMLoc L) {
9256   UC.recordCantUnwind(L);
9257
9258   // Check the ordering of unwind directives
9259   if (!UC.hasFnStart()) {
9260     Error(L, ".fnstart must precede .cantunwind directive");
9261     return false;
9262   }
9263   if (UC.hasHandlerData()) {
9264     Error(L, ".cantunwind can't be used with .handlerdata directive");
9265     UC.emitHandlerDataLocNotes();
9266     return false;
9267   }
9268   if (UC.hasPersonality()) {
9269     Error(L, ".cantunwind can't be used with .personality directive");
9270     UC.emitPersonalityLocNotes();
9271     return false;
9272   }
9273
9274   getTargetStreamer().emitCantUnwind();
9275   return false;
9276 }
9277
9278 /// parseDirectivePersonality
9279 ///  ::= .personality name
9280 bool ARMAsmParser::parseDirectivePersonality(SMLoc L) {
9281   MCAsmParser &Parser = getParser();
9282   bool HasExistingPersonality = UC.hasPersonality();
9283
9284   UC.recordPersonality(L);
9285
9286   // Check the ordering of unwind directives
9287   if (!UC.hasFnStart()) {
9288     Error(L, ".fnstart must precede .personality directive");
9289     return false;
9290   }
9291   if (UC.cantUnwind()) {
9292     Error(L, ".personality can't be used with .cantunwind directive");
9293     UC.emitCantUnwindLocNotes();
9294     return false;
9295   }
9296   if (UC.hasHandlerData()) {
9297     Error(L, ".personality must precede .handlerdata directive");
9298     UC.emitHandlerDataLocNotes();
9299     return false;
9300   }
9301   if (HasExistingPersonality) {
9302     Parser.eatToEndOfStatement();
9303     Error(L, "multiple personality directives");
9304     UC.emitPersonalityLocNotes();
9305     return false;
9306   }
9307
9308   // Parse the name of the personality routine
9309   if (Parser.getTok().isNot(AsmToken::Identifier)) {
9310     Parser.eatToEndOfStatement();
9311     Error(L, "unexpected input in .personality directive.");
9312     return false;
9313   }
9314   StringRef Name(Parser.getTok().getIdentifier());
9315   Parser.Lex();
9316
9317   MCSymbol *PR = getParser().getContext().getOrCreateSymbol(Name);
9318   getTargetStreamer().emitPersonality(PR);
9319   return false;
9320 }
9321
9322 /// parseDirectiveHandlerData
9323 ///  ::= .handlerdata
9324 bool ARMAsmParser::parseDirectiveHandlerData(SMLoc L) {
9325   UC.recordHandlerData(L);
9326
9327   // Check the ordering of unwind directives
9328   if (!UC.hasFnStart()) {
9329     Error(L, ".fnstart must precede .personality directive");
9330     return false;
9331   }
9332   if (UC.cantUnwind()) {
9333     Error(L, ".handlerdata can't be used with .cantunwind directive");
9334     UC.emitCantUnwindLocNotes();
9335     return false;
9336   }
9337
9338   getTargetStreamer().emitHandlerData();
9339   return false;
9340 }
9341
9342 /// parseDirectiveSetFP
9343 ///  ::= .setfp fpreg, spreg [, offset]
9344 bool ARMAsmParser::parseDirectiveSetFP(SMLoc L) {
9345   MCAsmParser &Parser = getParser();
9346   // Check the ordering of unwind directives
9347   if (!UC.hasFnStart()) {
9348     Error(L, ".fnstart must precede .setfp directive");
9349     return false;
9350   }
9351   if (UC.hasHandlerData()) {
9352     Error(L, ".setfp must precede .handlerdata directive");
9353     return false;
9354   }
9355
9356   // Parse fpreg
9357   SMLoc FPRegLoc = Parser.getTok().getLoc();
9358   int FPReg = tryParseRegister();
9359   if (FPReg == -1) {
9360     Error(FPRegLoc, "frame pointer register expected");
9361     return false;
9362   }
9363
9364   // Consume comma
9365   if (Parser.getTok().isNot(AsmToken::Comma)) {
9366     Error(Parser.getTok().getLoc(), "comma expected");
9367     return false;
9368   }
9369   Parser.Lex(); // skip comma
9370
9371   // Parse spreg
9372   SMLoc SPRegLoc = Parser.getTok().getLoc();
9373   int SPReg = tryParseRegister();
9374   if (SPReg == -1) {
9375     Error(SPRegLoc, "stack pointer register expected");
9376     return false;
9377   }
9378
9379   if (SPReg != ARM::SP && SPReg != UC.getFPReg()) {
9380     Error(SPRegLoc, "register should be either $sp or the latest fp register");
9381     return false;
9382   }
9383
9384   // Update the frame pointer register
9385   UC.saveFPReg(FPReg);
9386
9387   // Parse offset
9388   int64_t Offset = 0;
9389   if (Parser.getTok().is(AsmToken::Comma)) {
9390     Parser.Lex(); // skip comma
9391
9392     if (Parser.getTok().isNot(AsmToken::Hash) &&
9393         Parser.getTok().isNot(AsmToken::Dollar)) {
9394       Error(Parser.getTok().getLoc(), "'#' expected");
9395       return false;
9396     }
9397     Parser.Lex(); // skip hash token.
9398
9399     const MCExpr *OffsetExpr;
9400     SMLoc ExLoc = Parser.getTok().getLoc();
9401     SMLoc EndLoc;
9402     if (getParser().parseExpression(OffsetExpr, EndLoc)) {
9403       Error(ExLoc, "malformed setfp offset");
9404       return false;
9405     }
9406     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
9407     if (!CE) {
9408       Error(ExLoc, "setfp offset must be an immediate");
9409       return false;
9410     }
9411
9412     Offset = CE->getValue();
9413   }
9414
9415   getTargetStreamer().emitSetFP(static_cast<unsigned>(FPReg),
9416                                 static_cast<unsigned>(SPReg), Offset);
9417   return false;
9418 }
9419
9420 /// parseDirective
9421 ///  ::= .pad offset
9422 bool ARMAsmParser::parseDirectivePad(SMLoc L) {
9423   MCAsmParser &Parser = getParser();
9424   // Check the ordering of unwind directives
9425   if (!UC.hasFnStart()) {
9426     Error(L, ".fnstart must precede .pad directive");
9427     return false;
9428   }
9429   if (UC.hasHandlerData()) {
9430     Error(L, ".pad must precede .handlerdata directive");
9431     return false;
9432   }
9433
9434   // Parse the offset
9435   if (Parser.getTok().isNot(AsmToken::Hash) &&
9436       Parser.getTok().isNot(AsmToken::Dollar)) {
9437     Error(Parser.getTok().getLoc(), "'#' expected");
9438     return false;
9439   }
9440   Parser.Lex(); // skip hash token.
9441
9442   const MCExpr *OffsetExpr;
9443   SMLoc ExLoc = Parser.getTok().getLoc();
9444   SMLoc EndLoc;
9445   if (getParser().parseExpression(OffsetExpr, EndLoc)) {
9446     Error(ExLoc, "malformed pad offset");
9447     return false;
9448   }
9449   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
9450   if (!CE) {
9451     Error(ExLoc, "pad offset must be an immediate");
9452     return false;
9453   }
9454
9455   getTargetStreamer().emitPad(CE->getValue());
9456   return false;
9457 }
9458
9459 /// parseDirectiveRegSave
9460 ///  ::= .save  { registers }
9461 ///  ::= .vsave { registers }
9462 bool ARMAsmParser::parseDirectiveRegSave(SMLoc L, bool IsVector) {
9463   // Check the ordering of unwind directives
9464   if (!UC.hasFnStart()) {
9465     Error(L, ".fnstart must precede .save or .vsave directives");
9466     return false;
9467   }
9468   if (UC.hasHandlerData()) {
9469     Error(L, ".save or .vsave must precede .handlerdata directive");
9470     return false;
9471   }
9472
9473   // RAII object to make sure parsed operands are deleted.
9474   SmallVector<std::unique_ptr<MCParsedAsmOperand>, 1> Operands;
9475
9476   // Parse the register list
9477   if (parseRegisterList(Operands))
9478     return false;
9479   ARMOperand &Op = (ARMOperand &)*Operands[0];
9480   if (!IsVector && !Op.isRegList()) {
9481     Error(L, ".save expects GPR registers");
9482     return false;
9483   }
9484   if (IsVector && !Op.isDPRRegList()) {
9485     Error(L, ".vsave expects DPR registers");
9486     return false;
9487   }
9488
9489   getTargetStreamer().emitRegSave(Op.getRegList(), IsVector);
9490   return false;
9491 }
9492
9493 /// parseDirectiveInst
9494 ///  ::= .inst opcode [, ...]
9495 ///  ::= .inst.n opcode [, ...]
9496 ///  ::= .inst.w opcode [, ...]
9497 bool ARMAsmParser::parseDirectiveInst(SMLoc Loc, char Suffix) {
9498   MCAsmParser &Parser = getParser();
9499   int Width;
9500
9501   if (isThumb()) {
9502     switch (Suffix) {
9503     case 'n':
9504       Width = 2;
9505       break;
9506     case 'w':
9507       Width = 4;
9508       break;
9509     default:
9510       Parser.eatToEndOfStatement();
9511       Error(Loc, "cannot determine Thumb instruction size, "
9512                  "use inst.n/inst.w instead");
9513       return false;
9514     }
9515   } else {
9516     if (Suffix) {
9517       Parser.eatToEndOfStatement();
9518       Error(Loc, "width suffixes are invalid in ARM mode");
9519       return false;
9520     }
9521     Width = 4;
9522   }
9523
9524   if (getLexer().is(AsmToken::EndOfStatement)) {
9525     Parser.eatToEndOfStatement();
9526     Error(Loc, "expected expression following directive");
9527     return false;
9528   }
9529
9530   for (;;) {
9531     const MCExpr *Expr;
9532
9533     if (getParser().parseExpression(Expr)) {
9534       Error(Loc, "expected expression");
9535       return false;
9536     }
9537
9538     const MCConstantExpr *Value = dyn_cast_or_null<MCConstantExpr>(Expr);
9539     if (!Value) {
9540       Error(Loc, "expected constant expression");
9541       return false;
9542     }
9543
9544     switch (Width) {
9545     case 2:
9546       if (Value->getValue() > 0xffff) {
9547         Error(Loc, "inst.n operand is too big, use inst.w instead");
9548         return false;
9549       }
9550       break;
9551     case 4:
9552       if (Value->getValue() > 0xffffffff) {
9553         Error(Loc,
9554               StringRef(Suffix ? "inst.w" : "inst") + " operand is too big");
9555         return false;
9556       }
9557       break;
9558     default:
9559       llvm_unreachable("only supported widths are 2 and 4");
9560     }
9561
9562     getTargetStreamer().emitInst(Value->getValue(), Suffix);
9563
9564     if (getLexer().is(AsmToken::EndOfStatement))
9565       break;
9566
9567     if (getLexer().isNot(AsmToken::Comma)) {
9568       Error(Loc, "unexpected token in directive");
9569       return false;
9570     }
9571
9572     Parser.Lex();
9573   }
9574
9575   Parser.Lex();
9576   return false;
9577 }
9578
9579 /// parseDirectiveLtorg
9580 ///  ::= .ltorg | .pool
9581 bool ARMAsmParser::parseDirectiveLtorg(SMLoc L) {
9582   getTargetStreamer().emitCurrentConstantPool();
9583   return false;
9584 }
9585
9586 bool ARMAsmParser::parseDirectiveEven(SMLoc L) {
9587   const MCSection *Section = getStreamer().getCurrentSection().first;
9588
9589   if (getLexer().isNot(AsmToken::EndOfStatement)) {
9590     TokError("unexpected token in directive");
9591     return false;
9592   }
9593
9594   if (!Section) {
9595     getStreamer().InitSections(false);
9596     Section = getStreamer().getCurrentSection().first;
9597   }
9598
9599   assert(Section && "must have section to emit alignment");
9600   if (Section->UseCodeAlign())
9601     getStreamer().EmitCodeAlignment(2);
9602   else
9603     getStreamer().EmitValueToAlignment(2);
9604
9605   return false;
9606 }
9607
9608 /// parseDirectivePersonalityIndex
9609 ///   ::= .personalityindex index
9610 bool ARMAsmParser::parseDirectivePersonalityIndex(SMLoc L) {
9611   MCAsmParser &Parser = getParser();
9612   bool HasExistingPersonality = UC.hasPersonality();
9613
9614   UC.recordPersonalityIndex(L);
9615
9616   if (!UC.hasFnStart()) {
9617     Parser.eatToEndOfStatement();
9618     Error(L, ".fnstart must precede .personalityindex directive");
9619     return false;
9620   }
9621   if (UC.cantUnwind()) {
9622     Parser.eatToEndOfStatement();
9623     Error(L, ".personalityindex cannot be used with .cantunwind");
9624     UC.emitCantUnwindLocNotes();
9625     return false;
9626   }
9627   if (UC.hasHandlerData()) {
9628     Parser.eatToEndOfStatement();
9629     Error(L, ".personalityindex must precede .handlerdata directive");
9630     UC.emitHandlerDataLocNotes();
9631     return false;
9632   }
9633   if (HasExistingPersonality) {
9634     Parser.eatToEndOfStatement();
9635     Error(L, "multiple personality directives");
9636     UC.emitPersonalityLocNotes();
9637     return false;
9638   }
9639
9640   const MCExpr *IndexExpression;
9641   SMLoc IndexLoc = Parser.getTok().getLoc();
9642   if (Parser.parseExpression(IndexExpression)) {
9643     Parser.eatToEndOfStatement();
9644     return false;
9645   }
9646
9647   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(IndexExpression);
9648   if (!CE) {
9649     Parser.eatToEndOfStatement();
9650     Error(IndexLoc, "index must be a constant number");
9651     return false;
9652   }
9653   if (CE->getValue() < 0 ||
9654       CE->getValue() >= ARM::EHABI::NUM_PERSONALITY_INDEX) {
9655     Parser.eatToEndOfStatement();
9656     Error(IndexLoc, "personality routine index should be in range [0-3]");
9657     return false;
9658   }
9659
9660   getTargetStreamer().emitPersonalityIndex(CE->getValue());
9661   return false;
9662 }
9663
9664 /// parseDirectiveUnwindRaw
9665 ///   ::= .unwind_raw offset, opcode [, opcode...]
9666 bool ARMAsmParser::parseDirectiveUnwindRaw(SMLoc L) {
9667   MCAsmParser &Parser = getParser();
9668   if (!UC.hasFnStart()) {
9669     Parser.eatToEndOfStatement();
9670     Error(L, ".fnstart must precede .unwind_raw directives");
9671     return false;
9672   }
9673
9674   int64_t StackOffset;
9675
9676   const MCExpr *OffsetExpr;
9677   SMLoc OffsetLoc = getLexer().getLoc();
9678   if (getLexer().is(AsmToken::EndOfStatement) ||
9679       getParser().parseExpression(OffsetExpr)) {
9680     Error(OffsetLoc, "expected expression");
9681     Parser.eatToEndOfStatement();
9682     return false;
9683   }
9684
9685   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
9686   if (!CE) {
9687     Error(OffsetLoc, "offset must be a constant");
9688     Parser.eatToEndOfStatement();
9689     return false;
9690   }
9691
9692   StackOffset = CE->getValue();
9693
9694   if (getLexer().isNot(AsmToken::Comma)) {
9695     Error(getLexer().getLoc(), "expected comma");
9696     Parser.eatToEndOfStatement();
9697     return false;
9698   }
9699   Parser.Lex();
9700
9701   SmallVector<uint8_t, 16> Opcodes;
9702   for (;;) {
9703     const MCExpr *OE;
9704
9705     SMLoc OpcodeLoc = getLexer().getLoc();
9706     if (getLexer().is(AsmToken::EndOfStatement) || Parser.parseExpression(OE)) {
9707       Error(OpcodeLoc, "expected opcode expression");
9708       Parser.eatToEndOfStatement();
9709       return false;
9710     }
9711
9712     const MCConstantExpr *OC = dyn_cast<MCConstantExpr>(OE);
9713     if (!OC) {
9714       Error(OpcodeLoc, "opcode value must be a constant");
9715       Parser.eatToEndOfStatement();
9716       return false;
9717     }
9718
9719     const int64_t Opcode = OC->getValue();
9720     if (Opcode & ~0xff) {
9721       Error(OpcodeLoc, "invalid opcode");
9722       Parser.eatToEndOfStatement();
9723       return false;
9724     }
9725
9726     Opcodes.push_back(uint8_t(Opcode));
9727
9728     if (getLexer().is(AsmToken::EndOfStatement))
9729       break;
9730
9731     if (getLexer().isNot(AsmToken::Comma)) {
9732       Error(getLexer().getLoc(), "unexpected token in directive");
9733       Parser.eatToEndOfStatement();
9734       return false;
9735     }
9736
9737     Parser.Lex();
9738   }
9739
9740   getTargetStreamer().emitUnwindRaw(StackOffset, Opcodes);
9741
9742   Parser.Lex();
9743   return false;
9744 }
9745
9746 /// parseDirectiveTLSDescSeq
9747 ///   ::= .tlsdescseq tls-variable
9748 bool ARMAsmParser::parseDirectiveTLSDescSeq(SMLoc L) {
9749   MCAsmParser &Parser = getParser();
9750
9751   if (getLexer().isNot(AsmToken::Identifier)) {
9752     TokError("expected variable after '.tlsdescseq' directive");
9753     Parser.eatToEndOfStatement();
9754     return false;
9755   }
9756
9757   const MCSymbolRefExpr *SRE =
9758     MCSymbolRefExpr::create(Parser.getTok().getIdentifier(),
9759                             MCSymbolRefExpr::VK_ARM_TLSDESCSEQ, getContext());
9760   Lex();
9761
9762   if (getLexer().isNot(AsmToken::EndOfStatement)) {
9763     Error(Parser.getTok().getLoc(), "unexpected token");
9764     Parser.eatToEndOfStatement();
9765     return false;
9766   }
9767
9768   getTargetStreamer().AnnotateTLSDescriptorSequence(SRE);
9769   return false;
9770 }
9771
9772 /// parseDirectiveMovSP
9773 ///  ::= .movsp reg [, #offset]
9774 bool ARMAsmParser::parseDirectiveMovSP(SMLoc L) {
9775   MCAsmParser &Parser = getParser();
9776   if (!UC.hasFnStart()) {
9777     Parser.eatToEndOfStatement();
9778     Error(L, ".fnstart must precede .movsp directives");
9779     return false;
9780   }
9781   if (UC.getFPReg() != ARM::SP) {
9782     Parser.eatToEndOfStatement();
9783     Error(L, "unexpected .movsp directive");
9784     return false;
9785   }
9786
9787   SMLoc SPRegLoc = Parser.getTok().getLoc();
9788   int SPReg = tryParseRegister();
9789   if (SPReg == -1) {
9790     Parser.eatToEndOfStatement();
9791     Error(SPRegLoc, "register expected");
9792     return false;
9793   }
9794
9795   if (SPReg == ARM::SP || SPReg == ARM::PC) {
9796     Parser.eatToEndOfStatement();
9797     Error(SPRegLoc, "sp and pc are not permitted in .movsp directive");
9798     return false;
9799   }
9800
9801   int64_t Offset = 0;
9802   if (Parser.getTok().is(AsmToken::Comma)) {
9803     Parser.Lex();
9804
9805     if (Parser.getTok().isNot(AsmToken::Hash)) {
9806       Error(Parser.getTok().getLoc(), "expected #constant");
9807       Parser.eatToEndOfStatement();
9808       return false;
9809     }
9810     Parser.Lex();
9811
9812     const MCExpr *OffsetExpr;
9813     SMLoc OffsetLoc = Parser.getTok().getLoc();
9814     if (Parser.parseExpression(OffsetExpr)) {
9815       Parser.eatToEndOfStatement();
9816       Error(OffsetLoc, "malformed offset expression");
9817       return false;
9818     }
9819
9820     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(OffsetExpr);
9821     if (!CE) {
9822       Parser.eatToEndOfStatement();
9823       Error(OffsetLoc, "offset must be an immediate constant");
9824       return false;
9825     }
9826
9827     Offset = CE->getValue();
9828   }
9829
9830   getTargetStreamer().emitMovSP(SPReg, Offset);
9831   UC.saveFPReg(SPReg);
9832
9833   return false;
9834 }
9835
9836 /// parseDirectiveObjectArch
9837 ///   ::= .object_arch name
9838 bool ARMAsmParser::parseDirectiveObjectArch(SMLoc L) {
9839   MCAsmParser &Parser = getParser();
9840   if (getLexer().isNot(AsmToken::Identifier)) {
9841     Error(getLexer().getLoc(), "unexpected token");
9842     Parser.eatToEndOfStatement();
9843     return false;
9844   }
9845
9846   StringRef Arch = Parser.getTok().getString();
9847   SMLoc ArchLoc = Parser.getTok().getLoc();
9848   getLexer().Lex();
9849
9850   unsigned ID = ARMTargetParser::parseArch(Arch);
9851
9852   if (ID == ARM::AK_INVALID) {
9853     Error(ArchLoc, "unknown architecture '" + Arch + "'");
9854     Parser.eatToEndOfStatement();
9855     return false;
9856   }
9857
9858   getTargetStreamer().emitObjectArch(ID);
9859
9860   if (getLexer().isNot(AsmToken::EndOfStatement)) {
9861     Error(getLexer().getLoc(), "unexpected token");
9862     Parser.eatToEndOfStatement();
9863   }
9864
9865   return false;
9866 }
9867
9868 /// parseDirectiveAlign
9869 ///   ::= .align
9870 bool ARMAsmParser::parseDirectiveAlign(SMLoc L) {
9871   // NOTE: if this is not the end of the statement, fall back to the target
9872   // agnostic handling for this directive which will correctly handle this.
9873   if (getLexer().isNot(AsmToken::EndOfStatement))
9874     return true;
9875
9876   // '.align' is target specifically handled to mean 2**2 byte alignment.
9877   if (getStreamer().getCurrentSection().first->UseCodeAlign())
9878     getStreamer().EmitCodeAlignment(4, 0);
9879   else
9880     getStreamer().EmitValueToAlignment(4, 0, 1, 0);
9881
9882   return false;
9883 }
9884
9885 /// parseDirectiveThumbSet
9886 ///  ::= .thumb_set name, value
9887 bool ARMAsmParser::parseDirectiveThumbSet(SMLoc L) {
9888   MCAsmParser &Parser = getParser();
9889
9890   StringRef Name;
9891   if (Parser.parseIdentifier(Name)) {
9892     TokError("expected identifier after '.thumb_set'");
9893     Parser.eatToEndOfStatement();
9894     return false;
9895   }
9896
9897   if (getLexer().isNot(AsmToken::Comma)) {
9898     TokError("expected comma after name '" + Name + "'");
9899     Parser.eatToEndOfStatement();
9900     return false;
9901   }
9902   Lex();
9903
9904   MCSymbol *Sym;
9905   const MCExpr *Value;
9906   if (MCParserUtils::parseAssignmentExpression(Name, /* allow_redef */ true,
9907                                                Parser, Sym, Value))
9908     return true;
9909
9910   getTargetStreamer().emitThumbSet(Sym, Value);
9911   return false;
9912 }
9913
9914 /// Force static initialization.
9915 extern "C" void LLVMInitializeARMAsmParser() {
9916   RegisterMCAsmParser<ARMAsmParser> X(TheARMLETarget);
9917   RegisterMCAsmParser<ARMAsmParser> Y(TheARMBETarget);
9918   RegisterMCAsmParser<ARMAsmParser> A(TheThumbLETarget);
9919   RegisterMCAsmParser<ARMAsmParser> B(TheThumbBETarget);
9920 }
9921
9922 #define GET_REGISTER_MATCHER
9923 #define GET_SUBTARGET_FEATURE_NAME
9924 #define GET_MATCHER_IMPLEMENTATION
9925 #include "ARMGenAsmMatcher.inc"
9926
9927 // FIXME: This structure should be moved inside ARMTargetParser
9928 // when we start to table-generate them, and we can use the ARM
9929 // flags below, that were generated by table-gen.
9930 static const struct {
9931   const ARM::ArchExtKind Kind;
9932   const unsigned ArchCheck;
9933   const FeatureBitset Features;
9934 } Extensions[] = {
9935   { ARM::AEK_CRC, Feature_HasV8, {ARM::FeatureCRC} },
9936   { ARM::AEK_CRYPTO,  Feature_HasV8,
9937     {ARM::FeatureCrypto, ARM::FeatureNEON, ARM::FeatureFPARMv8} },
9938   { ARM::AEK_FP, Feature_HasV8, {ARM::FeatureFPARMv8} },
9939   { ARM::AEK_HWDIV, Feature_HasV7 | Feature_IsNotMClass,
9940     {ARM::FeatureHWDiv, ARM::FeatureHWDivARM} },
9941   { ARM::AEK_MP, Feature_HasV7 | Feature_IsNotMClass, {ARM::FeatureMP} },
9942   { ARM::AEK_SIMD, Feature_HasV8, {ARM::FeatureNEON, ARM::FeatureFPARMv8} },
9943   // FIXME: Also available in ARMv6-K
9944   { ARM::AEK_SEC, Feature_HasV7, {ARM::FeatureTrustZone} },
9945   // FIXME: Only available in A-class, isel not predicated
9946   { ARM::AEK_VIRT, Feature_HasV7, {ARM::FeatureVirtualization} },
9947   // FIXME: Unsupported extensions.
9948   { ARM::AEK_OS, Feature_None, {} },
9949   { ARM::AEK_IWMMXT, Feature_None, {} },
9950   { ARM::AEK_IWMMXT2, Feature_None, {} },
9951   { ARM::AEK_MAVERICK, Feature_None, {} },
9952   { ARM::AEK_XSCALE, Feature_None, {} },
9953 };
9954
9955 /// parseDirectiveArchExtension
9956 ///   ::= .arch_extension [no]feature
9957 bool ARMAsmParser::parseDirectiveArchExtension(SMLoc L) {
9958   MCAsmParser &Parser = getParser();
9959
9960   if (getLexer().isNot(AsmToken::Identifier)) {
9961     Error(getLexer().getLoc(), "unexpected token");
9962     Parser.eatToEndOfStatement();
9963     return false;
9964   }
9965
9966   StringRef Name = Parser.getTok().getString();
9967   SMLoc ExtLoc = Parser.getTok().getLoc();
9968   getLexer().Lex();
9969
9970   bool EnableFeature = true;
9971   if (Name.startswith_lower("no")) {
9972     EnableFeature = false;
9973     Name = Name.substr(2);
9974   }
9975   unsigned FeatureKind = ARMTargetParser::parseArchExt(Name);
9976   if (FeatureKind == ARM::AEK_INVALID)
9977     Error(ExtLoc, "unknown architectural extension: " + Name);
9978
9979   for (const auto &Extension : Extensions) {
9980     if (Extension.Kind != FeatureKind)
9981       continue;
9982
9983     if (Extension.Features.none())
9984       report_fatal_error("unsupported architectural extension: " + Name);
9985
9986     if ((getAvailableFeatures() & Extension.ArchCheck) != Extension.ArchCheck) {
9987       Error(ExtLoc, "architectural extension '" + Name + "' is not "
9988             "allowed for the current base architecture");
9989       return false;
9990     }
9991
9992     FeatureBitset ToggleFeatures = EnableFeature
9993       ? (~STI.getFeatureBits() & Extension.Features)
9994       : ( STI.getFeatureBits() & Extension.Features);
9995
9996     uint64_t Features =
9997         ComputeAvailableFeatures(STI.ToggleFeature(ToggleFeatures));
9998     setAvailableFeatures(Features);
9999     return false;
10000   }
10001
10002   Error(ExtLoc, "unknown architectural extension: " + Name);
10003   Parser.eatToEndOfStatement();
10004   return false;
10005 }
10006
10007 // Define this matcher function after the auto-generated include so we
10008 // have the match class enum definitions.
10009 unsigned ARMAsmParser::validateTargetOperandClass(MCParsedAsmOperand &AsmOp,
10010                                                   unsigned Kind) {
10011   ARMOperand &Op = static_cast<ARMOperand &>(AsmOp);
10012   // If the kind is a token for a literal immediate, check if our asm
10013   // operand matches. This is for InstAliases which have a fixed-value
10014   // immediate in the syntax.
10015   switch (Kind) {
10016   default: break;
10017   case MCK__35_0:
10018     if (Op.isImm())
10019       if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op.getImm()))
10020         if (CE->getValue() == 0)
10021           return Match_Success;
10022     break;
10023   case MCK_ModImm:
10024     if (Op.isImm()) {
10025       const MCExpr *SOExpr = Op.getImm();
10026       int64_t Value;
10027       if (!SOExpr->evaluateAsAbsolute(Value))
10028         return Match_Success;
10029       assert((Value >= INT32_MIN && Value <= UINT32_MAX) &&
10030              "expression value must be representable in 32 bits");
10031     }
10032     break;
10033   case MCK_GPRPair:
10034     if (Op.isReg() &&
10035         MRI->getRegClass(ARM::GPRRegClassID).contains(Op.getReg()))
10036       return Match_Success;
10037     break;
10038   }
10039   return Match_InvalidOperand;
10040 }