lib/Target/ARM/ARMTargetTransformInfo.cpp

   1 //===-- ARMTargetTransformInfo.cpp - ARM specific TTI ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "ARMTargetTransformInfo.h"
  11 #include "llvm/Support/Debug.h"
  12 #include "llvm/Target/CostTable.h"
  13 #include "llvm/Target/TargetLowering.h"
  14 using namespace llvm;
  15
  16 #define DEBUG_TYPE "armtti"
  17
  18 int ARMTTIImpl::getIntImmCost(const APInt &Imm, Type *Ty) {
  19   assert(Ty->isIntegerTy());
  20
  21   unsigned Bits = Ty->getPrimitiveSizeInBits();
  22   if (Bits == 0 || Bits > 32)
  23     return 4;
  24
  25   int32_t SImmVal = Imm.getSExtValue();
  26   uint32_t ZImmVal = Imm.getZExtValue();
  27   if (!ST->isThumb()) {
  28     if ((SImmVal >= 0 && SImmVal < 65536) ||
  29         (ARM_AM::getSOImmVal(ZImmVal) != -1) ||
  30         (ARM_AM::getSOImmVal(~ZImmVal) != -1))
  31       return 1;
  32     return ST->hasV6T2Ops() ? 2 : 3;
  33   }
  34   if (ST->isThumb2()) {
  35     if ((SImmVal >= 0 && SImmVal < 65536) ||
  36         (ARM_AM::getT2SOImmVal(ZImmVal) != -1) ||
  37         (ARM_AM::getT2SOImmVal(~ZImmVal) != -1))
  38       return 1;
  39     return ST->hasV6T2Ops() ? 2 : 3;
  40   }
  41   // Thumb1.
  42   if (SImmVal >= 0 && SImmVal < 256)
  43     return 1;
  44   if ((~ZImmVal < 256) || ARM_AM::isThumbImmShiftedVal(ZImmVal))
  45     return 2;
  46   // Load from constantpool.
  47   return 3;
  48 }
  49
  50 int ARMTTIImpl::getCastInstrCost(unsigned Opcode, Type *Dst, Type *Src) {
  51   int ISD = TLI->InstructionOpcodeToISD(Opcode);
  52   assert(ISD && "Invalid opcode");
  53
  54   // Single to/from double precision conversions.
  55   static const CostTblEntry<MVT::SimpleValueType> NEONFltDblTbl[] = {
  56     // Vector fptrunc/fpext conversions.
  57     { ISD::FP_ROUND,   MVT::v2f64, 2 },
  58     { ISD::FP_EXTEND,  MVT::v2f32, 2 },
  59     { ISD::FP_EXTEND,  MVT::v4f32, 4 }
  60   };
  61
  62   if (Src->isVectorTy() && ST->hasNEON() && (ISD == ISD::FP_ROUND ||
  63                                           ISD == ISD::FP_EXTEND)) {
  64     std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Src);
  65     if (const auto *Entry = CostTableLookup(NEONFltDblTbl, ISD, LT.second))
  66       return LT.first * Entry->Cost;
  67   }
  68
  69   EVT SrcTy = TLI->getValueType(DL, Src);
  70   EVT DstTy = TLI->getValueType(DL, Dst);
  71
  72   if (!SrcTy.isSimple() || !DstTy.isSimple())
  73     return BaseT::getCastInstrCost(Opcode, Dst, Src);
  74
  75   // Some arithmetic, load and store operations have specific instructions
  76   // to cast up/down their types automatically at no extra cost.
  77   // TODO: Get these tables to know at least what the related operations are.
  78   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
  79   NEONVectorConversionTbl[] = {
  80     { ISD::SIGN_EXTEND, MVT::v4i32, MVT::v4i16, 0 },
  81     { ISD::ZERO_EXTEND, MVT::v4i32, MVT::v4i16, 0 },
  82     { ISD::SIGN_EXTEND, MVT::v2i64, MVT::v2i32, 1 },
  83     { ISD::ZERO_EXTEND, MVT::v2i64, MVT::v2i32, 1 },
  84     { ISD::TRUNCATE,    MVT::v4i32, MVT::v4i64, 0 },
  85     { ISD::TRUNCATE,    MVT::v4i16, MVT::v4i32, 1 },
  86
  87     // The number of vmovl instructions for the extension.
  88     { ISD::SIGN_EXTEND, MVT::v4i64, MVT::v4i16, 3 },
  89     { ISD::ZERO_EXTEND, MVT::v4i64, MVT::v4i16, 3 },
  90     { ISD::SIGN_EXTEND, MVT::v8i32, MVT::v8i8, 3 },
  91     { ISD::ZERO_EXTEND, MVT::v8i32, MVT::v8i8, 3 },
  92     { ISD::SIGN_EXTEND, MVT::v8i64, MVT::v8i8, 7 },
  93     { ISD::ZERO_EXTEND, MVT::v8i64, MVT::v8i8, 7 },
  94     { ISD::SIGN_EXTEND, MVT::v8i64, MVT::v8i16, 6 },
  95     { ISD::ZERO_EXTEND, MVT::v8i64, MVT::v8i16, 6 },
  96     { ISD::SIGN_EXTEND, MVT::v16i32, MVT::v16i8, 6 },
  97     { ISD::ZERO_EXTEND, MVT::v16i32, MVT::v16i8, 6 },
  98
  99     // Operations that we legalize using splitting.
 100     { ISD::TRUNCATE,    MVT::v16i8, MVT::v16i32, 6 },
 101     { ISD::TRUNCATE,    MVT::v8i8, MVT::v8i32, 3 },
 102
 103     // Vector float <-> i32 conversions.
 104     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i32, 1 },
 105     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i32, 1 },
 106
 107     { ISD::SINT_TO_FP,  MVT::v2f32, MVT::v2i8, 3 },
 108     { ISD::UINT_TO_FP,  MVT::v2f32, MVT::v2i8, 3 },
 109     { ISD::SINT_TO_FP,  MVT::v2f32, MVT::v2i16, 2 },
 110     { ISD::UINT_TO_FP,  MVT::v2f32, MVT::v2i16, 2 },
 111     { ISD::SINT_TO_FP,  MVT::v2f32, MVT::v2i32, 1 },
 112     { ISD::UINT_TO_FP,  MVT::v2f32, MVT::v2i32, 1 },
 113     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i1, 3 },
 114     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i1, 3 },
 115     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i8, 3 },
 116     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i8, 3 },
 117     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i16, 2 },
 118     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i16, 2 },
 119     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i16, 4 },
 120     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i16, 4 },
 121     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i32, 2 },
 122     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i32, 2 },
 123     { ISD::SINT_TO_FP,  MVT::v16f32, MVT::v16i16, 8 },
 124     { ISD::UINT_TO_FP,  MVT::v16f32, MVT::v16i16, 8 },
 125     { ISD::SINT_TO_FP,  MVT::v16f32, MVT::v16i32, 4 },
 126     { ISD::UINT_TO_FP,  MVT::v16f32, MVT::v16i32, 4 },
 127
 128     { ISD::FP_TO_SINT,  MVT::v4i32, MVT::v4f32, 1 },
 129     { ISD::FP_TO_UINT,  MVT::v4i32, MVT::v4f32, 1 },
 130     { ISD::FP_TO_SINT,  MVT::v4i8, MVT::v4f32, 3 },
 131     { ISD::FP_TO_UINT,  MVT::v4i8, MVT::v4f32, 3 },
 132     { ISD::FP_TO_SINT,  MVT::v4i16, MVT::v4f32, 2 },
 133     { ISD::FP_TO_UINT,  MVT::v4i16, MVT::v4f32, 2 },
 134
 135     // Vector double <-> i32 conversions.
 136     { ISD::SINT_TO_FP,  MVT::v2f64, MVT::v2i32, 2 },
 137     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i32, 2 },
 138
 139     { ISD::SINT_TO_FP,  MVT::v2f64, MVT::v2i8, 4 },
 140     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i8, 4 },
 141     { ISD::SINT_TO_FP,  MVT::v2f64, MVT::v2i16, 3 },
 142     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i16, 3 },
 143     { ISD::SINT_TO_FP,  MVT::v2f64, MVT::v2i32, 2 },
 144     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i32, 2 },
 145
 146     { ISD::FP_TO_SINT,  MVT::v2i32, MVT::v2f64, 2 },
 147     { ISD::FP_TO_UINT,  MVT::v2i32, MVT::v2f64, 2 },
 148     { ISD::FP_TO_SINT,  MVT::v8i16, MVT::v8f32, 4 },
 149     { ISD::FP_TO_UINT,  MVT::v8i16, MVT::v8f32, 4 },
 150     { ISD::FP_TO_SINT,  MVT::v16i16, MVT::v16f32, 8 },
 151     { ISD::FP_TO_UINT,  MVT::v16i16, MVT::v16f32, 8 }
 152   };
 153
 154   if (SrcTy.isVector() && ST->hasNEON()) {
 155     if (const auto *Entry = ConvertCostTableLookup(NEONVectorConversionTbl, ISD,
 156                                                    DstTy.getSimpleVT(),
 157                                                    SrcTy.getSimpleVT()))
 158       return Entry->Cost;
 159   }
 160
 161   // Scalar float to integer conversions.
 162   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 163   NEONFloatConversionTbl[] = {
 164     { ISD::FP_TO_SINT,  MVT::i1, MVT::f32, 2 },
 165     { ISD::FP_TO_UINT,  MVT::i1, MVT::f32, 2 },
 166     { ISD::FP_TO_SINT,  MVT::i1, MVT::f64, 2 },
 167     { ISD::FP_TO_UINT,  MVT::i1, MVT::f64, 2 },
 168     { ISD::FP_TO_SINT,  MVT::i8, MVT::f32, 2 },
 169     { ISD::FP_TO_UINT,  MVT::i8, MVT::f32, 2 },
 170     { ISD::FP_TO_SINT,  MVT::i8, MVT::f64, 2 },
 171     { ISD::FP_TO_UINT,  MVT::i8, MVT::f64, 2 },
 172     { ISD::FP_TO_SINT,  MVT::i16, MVT::f32, 2 },
 173     { ISD::FP_TO_UINT,  MVT::i16, MVT::f32, 2 },
 174     { ISD::FP_TO_SINT,  MVT::i16, MVT::f64, 2 },
 175     { ISD::FP_TO_UINT,  MVT::i16, MVT::f64, 2 },
 176     { ISD::FP_TO_SINT,  MVT::i32, MVT::f32, 2 },
 177     { ISD::FP_TO_UINT,  MVT::i32, MVT::f32, 2 },
 178     { ISD::FP_TO_SINT,  MVT::i32, MVT::f64, 2 },
 179     { ISD::FP_TO_UINT,  MVT::i32, MVT::f64, 2 },
 180     { ISD::FP_TO_SINT,  MVT::i64, MVT::f32, 10 },
 181     { ISD::FP_TO_UINT,  MVT::i64, MVT::f32, 10 },
 182     { ISD::FP_TO_SINT,  MVT::i64, MVT::f64, 10 },
 183     { ISD::FP_TO_UINT,  MVT::i64, MVT::f64, 10 }
 184   };
 185   if (SrcTy.isFloatingPoint() && ST->hasNEON()) {
 186     if (const auto *Entry = ConvertCostTableLookup(NEONFloatConversionTbl, ISD,
 187                                                    DstTy.getSimpleVT(),
 188                                                    SrcTy.getSimpleVT()))
 189       return Entry->Cost;
 190   }
 191
 192   // Scalar integer to float conversions.
 193   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 194   NEONIntegerConversionTbl[] = {
 195     { ISD::SINT_TO_FP,  MVT::f32, MVT::i1, 2 },
 196     { ISD::UINT_TO_FP,  MVT::f32, MVT::i1, 2 },
 197     { ISD::SINT_TO_FP,  MVT::f64, MVT::i1, 2 },
 198     { ISD::UINT_TO_FP,  MVT::f64, MVT::i1, 2 },
 199     { ISD::SINT_TO_FP,  MVT::f32, MVT::i8, 2 },
 200     { ISD::UINT_TO_FP,  MVT::f32, MVT::i8, 2 },
 201     { ISD::SINT_TO_FP,  MVT::f64, MVT::i8, 2 },
 202     { ISD::UINT_TO_FP,  MVT::f64, MVT::i8, 2 },
 203     { ISD::SINT_TO_FP,  MVT::f32, MVT::i16, 2 },
 204     { ISD::UINT_TO_FP,  MVT::f32, MVT::i16, 2 },
 205     { ISD::SINT_TO_FP,  MVT::f64, MVT::i16, 2 },
 206     { ISD::UINT_TO_FP,  MVT::f64, MVT::i16, 2 },
 207     { ISD::SINT_TO_FP,  MVT::f32, MVT::i32, 2 },
 208     { ISD::UINT_TO_FP,  MVT::f32, MVT::i32, 2 },
 209     { ISD::SINT_TO_FP,  MVT::f64, MVT::i32, 2 },
 210     { ISD::UINT_TO_FP,  MVT::f64, MVT::i32, 2 },
 211     { ISD::SINT_TO_FP,  MVT::f32, MVT::i64, 10 },
 212     { ISD::UINT_TO_FP,  MVT::f32, MVT::i64, 10 },
 213     { ISD::SINT_TO_FP,  MVT::f64, MVT::i64, 10 },
 214     { ISD::UINT_TO_FP,  MVT::f64, MVT::i64, 10 }
 215   };
 216
 217   if (SrcTy.isInteger() && ST->hasNEON()) {
 218     if (const auto *Entry = ConvertCostTableLookup(NEONIntegerConversionTbl,
 219                                                    ISD, DstTy.getSimpleVT(),
 220                                                    SrcTy.getSimpleVT()))
 221       return Entry->Cost;
 222   }
 223
 224   // Scalar integer conversion costs.
 225   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 226   ARMIntegerConversionTbl[] = {
 227     // i16 -> i64 requires two dependent operations.
 228     { ISD::SIGN_EXTEND, MVT::i64, MVT::i16, 2 },
 229
 230     // Truncates on i64 are assumed to be free.
 231     { ISD::TRUNCATE,    MVT::i32, MVT::i64, 0 },
 232     { ISD::TRUNCATE,    MVT::i16, MVT::i64, 0 },
 233     { ISD::TRUNCATE,    MVT::i8,  MVT::i64, 0 },
 234     { ISD::TRUNCATE,    MVT::i1,  MVT::i64, 0 }
 235   };
 236
 237   if (SrcTy.isInteger()) {
 238     if (const auto *Entry = ConvertCostTableLookup(ARMIntegerConversionTbl, ISD,
 239                                                    DstTy.getSimpleVT(),
 240                                                    SrcTy.getSimpleVT()))
 241       return Entry->Cost;
 242   }
 243
 244   return BaseT::getCastInstrCost(Opcode, Dst, Src);
 245 }
 246
 247 int ARMTTIImpl::getVectorInstrCost(unsigned Opcode, Type *ValTy,
 248                                    unsigned Index) {
 249   // Penalize inserting into an D-subregister. We end up with a three times
 250   // lower estimated throughput on swift.
 251   if (ST->isSwift() &&
 252       Opcode == Instruction::InsertElement &&
 253       ValTy->isVectorTy() &&
 254       ValTy->getScalarSizeInBits() <= 32)
 255     return 3;
 256
 257   if ((Opcode == Instruction::InsertElement ||
 258        Opcode == Instruction::ExtractElement)) {
 259     // Cross-class copies are expensive on many microarchitectures,
 260     // so assume they are expensive by default.
 261     if (ValTy->getVectorElementType()->isIntegerTy())
 262       return 3;
 263
 264     // Even if it's not a cross class copy, this likely leads to mixing
 265     // of NEON and VFP code and should be therefore penalized.
 266     if (ValTy->isVectorTy() &&
 267         ValTy->getScalarSizeInBits() <= 32)
 268       return std::max(BaseT::getVectorInstrCost(Opcode, ValTy, Index), 2U);
 269   }
 270
 271   return BaseT::getVectorInstrCost(Opcode, ValTy, Index);
 272 }
 273
 274 int ARMTTIImpl::getCmpSelInstrCost(unsigned Opcode, Type *ValTy, Type *CondTy) {
 275
 276   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 277   // On NEON a a vector select gets lowered to vbsl.
 278   if (ST->hasNEON() && ValTy->isVectorTy() && ISD == ISD::SELECT) {
 279     // Lowering of some vector selects is currently far from perfect.
 280     static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 281     NEONVectorSelectTbl[] = {
 282       { ISD::SELECT, MVT::v16i1, MVT::v16i16, 2*16 + 1 + 3*1 + 4*1 },
 283       { ISD::SELECT, MVT::v8i1, MVT::v8i32, 4*8 + 1*3 + 1*4 + 1*2 },
 284       { ISD::SELECT, MVT::v16i1, MVT::v16i32, 4*16 + 1*6 + 1*8 + 1*4 },
 285       { ISD::SELECT, MVT::v4i1, MVT::v4i64, 4*4 + 1*2 + 1 },
 286       { ISD::SELECT, MVT::v8i1, MVT::v8i64, 50 },
 287       { ISD::SELECT, MVT::v16i1, MVT::v16i64, 100 }
 288     };
 289
 290     EVT SelCondTy = TLI->getValueType(DL, CondTy);
 291     EVT SelValTy = TLI->getValueType(DL, ValTy);
 292     if (SelCondTy.isSimple() && SelValTy.isSimple()) {
 293       if (const auto *Entry = ConvertCostTableLookup(NEONVectorSelectTbl, ISD,
 294                                                      SelCondTy.getSimpleVT(),
 295                                                      SelValTy.getSimpleVT()))
 296         return Entry->Cost;
 297     }
 298
 299     std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, ValTy);
 300     return LT.first;
 301   }
 302
 303   return BaseT::getCmpSelInstrCost(Opcode, ValTy, CondTy);
 304 }
 305
 306 int ARMTTIImpl::getAddressComputationCost(Type *Ty, bool IsComplex) {
 307   // Address computations in vectorized code with non-consecutive addresses will
 308   // likely result in more instructions compared to scalar code where the
 309   // computation can more often be merged into the index mode. The resulting
 310   // extra micro-ops can significantly decrease throughput.
 311   unsigned NumVectorInstToHideOverhead = 10;
 312
 313   if (Ty->isVectorTy() && IsComplex)
 314     return NumVectorInstToHideOverhead;
 315
 316   // In many cases the address computation is not merged into the instruction
 317   // addressing mode.
 318   return 1;
 319 }
 320
 321 int ARMTTIImpl::getFPOpCost(Type *Ty) {
 322   // Use similar logic that's in ARMISelLowering:
 323   // Any ARM CPU with VFP2 has floating point, but Thumb1 didn't have access
 324   // to VFP.
 325
 326   if (ST->hasVFP2() && !ST->isThumb1Only()) {
 327     if (Ty->isFloatTy()) {
 328       return TargetTransformInfo::TCC_Basic;
 329     }
 330
 331     if (Ty->isDoubleTy()) {
 332       return ST->isFPOnlySP() ? TargetTransformInfo::TCC_Expensive :
 333         TargetTransformInfo::TCC_Basic;
 334     }
 335   }
 336
 337   return TargetTransformInfo::TCC_Expensive;
 338 }
 339
 340 int ARMTTIImpl::getShuffleCost(TTI::ShuffleKind Kind, Type *Tp, int Index,
 341                                Type *SubTp) {
 342   // We only handle costs of reverse and alternate shuffles for now.
 343   if (Kind != TTI::SK_Reverse && Kind != TTI::SK_Alternate)
 344     return BaseT::getShuffleCost(Kind, Tp, Index, SubTp);
 345
 346   if (Kind == TTI::SK_Reverse) {
 347     static const CostTblEntry<MVT::SimpleValueType> NEONShuffleTbl[] = {
 348         // Reverse shuffle cost one instruction if we are shuffling within a
 349         // double word (vrev) or two if we shuffle a quad word (vrev, vext).
 350         {ISD::VECTOR_SHUFFLE, MVT::v2i32, 1},
 351         {ISD::VECTOR_SHUFFLE, MVT::v2f32, 1},
 352         {ISD::VECTOR_SHUFFLE, MVT::v2i64, 1},
 353         {ISD::VECTOR_SHUFFLE, MVT::v2f64, 1},
 354
 355         {ISD::VECTOR_SHUFFLE, MVT::v4i32, 2},
 356         {ISD::VECTOR_SHUFFLE, MVT::v4f32, 2},
 357         {ISD::VECTOR_SHUFFLE, MVT::v8i16, 2},
 358         {ISD::VECTOR_SHUFFLE, MVT::v16i8, 2}};
 359
 360     std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Tp);
 361
 362     if (const auto *Entry = CostTableLookup(NEONShuffleTbl, ISD::VECTOR_SHUFFLE,
 363                                             LT.second))
 364       return LT.first * Entry->Cost;
 365
 366     return BaseT::getShuffleCost(Kind, Tp, Index, SubTp);
 367   }
 368   if (Kind == TTI::SK_Alternate) {
 369     static const CostTblEntry<MVT::SimpleValueType> NEONAltShuffleTbl[] = {
 370         // Alt shuffle cost table for ARM. Cost is the number of instructions
 371         // required to create the shuffled vector.
 372
 373         {ISD::VECTOR_SHUFFLE, MVT::v2f32, 1},
 374         {ISD::VECTOR_SHUFFLE, MVT::v2i64, 1},
 375         {ISD::VECTOR_SHUFFLE, MVT::v2f64, 1},
 376         {ISD::VECTOR_SHUFFLE, MVT::v2i32, 1},
 377
 378         {ISD::VECTOR_SHUFFLE, MVT::v4i32, 2},
 379         {ISD::VECTOR_SHUFFLE, MVT::v4f32, 2},
 380         {ISD::VECTOR_SHUFFLE, MVT::v4i16, 2},
 381
 382         {ISD::VECTOR_SHUFFLE, MVT::v8i16, 16},
 383
 384         {ISD::VECTOR_SHUFFLE, MVT::v16i8, 32}};
 385
 386     std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Tp);
 387     if (const auto *Entry = CostTableLookup(NEONAltShuffleTbl,
 388                                             ISD::VECTOR_SHUFFLE, LT.second))
 389       return LT.first * Entry->Cost;
 390     return BaseT::getShuffleCost(Kind, Tp, Index, SubTp);
 391   }
 392   return BaseT::getShuffleCost(Kind, Tp, Index, SubTp);
 393 }
 394
 395 int ARMTTIImpl::getArithmeticInstrCost(
 396     unsigned Opcode, Type *Ty, TTI::OperandValueKind Op1Info,
 397     TTI::OperandValueKind Op2Info, TTI::OperandValueProperties Opd1PropInfo,
 398     TTI::OperandValueProperties Opd2PropInfo) {
 399
 400   int ISDOpcode = TLI->InstructionOpcodeToISD(Opcode);
 401   std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Ty);
 402
 403   const unsigned FunctionCallDivCost = 20;
 404   const unsigned ReciprocalDivCost = 10;
 405   static const CostTblEntry<MVT::SimpleValueType> CostTbl[] = {
 406     // Division.
 407     // These costs are somewhat random. Choose a cost of 20 to indicate that
 408     // vectorizing devision (added function call) is going to be very expensive.
 409     // Double registers types.
 410     { ISD::SDIV, MVT::v1i64, 1 * FunctionCallDivCost},
 411     { ISD::UDIV, MVT::v1i64, 1 * FunctionCallDivCost},
 412     { ISD::SREM, MVT::v1i64, 1 * FunctionCallDivCost},
 413     { ISD::UREM, MVT::v1i64, 1 * FunctionCallDivCost},
 414     { ISD::SDIV, MVT::v2i32, 2 * FunctionCallDivCost},
 415     { ISD::UDIV, MVT::v2i32, 2 * FunctionCallDivCost},
 416     { ISD::SREM, MVT::v2i32, 2 * FunctionCallDivCost},
 417     { ISD::UREM, MVT::v2i32, 2 * FunctionCallDivCost},
 418     { ISD::SDIV, MVT::v4i16,     ReciprocalDivCost},
 419     { ISD::UDIV, MVT::v4i16,     ReciprocalDivCost},
 420     { ISD::SREM, MVT::v4i16, 4 * FunctionCallDivCost},
 421     { ISD::UREM, MVT::v4i16, 4 * FunctionCallDivCost},
 422     { ISD::SDIV, MVT::v8i8,      ReciprocalDivCost},
 423     { ISD::UDIV, MVT::v8i8,      ReciprocalDivCost},
 424     { ISD::SREM, MVT::v8i8,  8 * FunctionCallDivCost},
 425     { ISD::UREM, MVT::v8i8,  8 * FunctionCallDivCost},
 426     // Quad register types.
 427     { ISD::SDIV, MVT::v2i64, 2 * FunctionCallDivCost},
 428     { ISD::UDIV, MVT::v2i64, 2 * FunctionCallDivCost},
 429     { ISD::SREM, MVT::v2i64, 2 * FunctionCallDivCost},
 430     { ISD::UREM, MVT::v2i64, 2 * FunctionCallDivCost},
 431     { ISD::SDIV, MVT::v4i32, 4 * FunctionCallDivCost},
 432     { ISD::UDIV, MVT::v4i32, 4 * FunctionCallDivCost},
 433     { ISD::SREM, MVT::v4i32, 4 * FunctionCallDivCost},
 434     { ISD::UREM, MVT::v4i32, 4 * FunctionCallDivCost},
 435     { ISD::SDIV, MVT::v8i16, 8 * FunctionCallDivCost},
 436     { ISD::UDIV, MVT::v8i16, 8 * FunctionCallDivCost},
 437     { ISD::SREM, MVT::v8i16, 8 * FunctionCallDivCost},
 438     { ISD::UREM, MVT::v8i16, 8 * FunctionCallDivCost},
 439     { ISD::SDIV, MVT::v16i8, 16 * FunctionCallDivCost},
 440     { ISD::UDIV, MVT::v16i8, 16 * FunctionCallDivCost},
 441     { ISD::SREM, MVT::v16i8, 16 * FunctionCallDivCost},
 442     { ISD::UREM, MVT::v16i8, 16 * FunctionCallDivCost},
 443     // Multiplication.
 444   };
 445
 446   if (ST->hasNEON())
 447     if (const auto *Entry = CostTableLookup(CostTbl, ISDOpcode, LT.second))
 448       return LT.first * Entry->Cost;
 449
 450   int Cost = BaseT::getArithmeticInstrCost(Opcode, Ty, Op1Info, Op2Info,
 451                                            Opd1PropInfo, Opd2PropInfo);
 452
 453   // This is somewhat of a hack. The problem that we are facing is that SROA
 454   // creates a sequence of shift, and, or instructions to construct values.
 455   // These sequences are recognized by the ISel and have zero-cost. Not so for
 456   // the vectorized code. Because we have support for v2i64 but not i64 those
 457   // sequences look particularly beneficial to vectorize.
 458   // To work around this we increase the cost of v2i64 operations to make them
 459   // seem less beneficial.
 460   if (LT.second == MVT::v2i64 &&
 461       Op2Info == TargetTransformInfo::OK_UniformConstantValue)
 462     Cost += 4;
 463
 464   return Cost;
 465 }
 466
 467 int ARMTTIImpl::getMemoryOpCost(unsigned Opcode, Type *Src, unsigned Alignment,
 468                                 unsigned AddressSpace) {
 469   std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Src);
 470
 471   if (Src->isVectorTy() && Alignment != 16 &&
 472       Src->getVectorElementType()->isDoubleTy()) {
 473     // Unaligned loads/stores are extremely inefficient.
 474     // We need 4 uops for vst.1/vld.1 vs 1uop for vldr/vstr.
 475     return LT.first * 4;
 476   }
 477   return LT.first;
 478 }
 479
 480 int ARMTTIImpl::getInterleavedMemoryOpCost(unsigned Opcode, Type *VecTy,
 481                                            unsigned Factor,
 482                                            ArrayRef<unsigned> Indices,
 483                                            unsigned Alignment,
 484                                            unsigned AddressSpace) {
 485   assert(Factor >= 2 && "Invalid interleave factor");
 486   assert(isa<VectorType>(VecTy) && "Expect a vector type");
 487
 488   // vldN/vstN doesn't support vector types of i64/f64 element.
 489   bool EltIs64Bits = DL.getTypeAllocSizeInBits(VecTy->getScalarType()) == 64;
 490
 491   if (Factor <= TLI->getMaxSupportedInterleaveFactor() && !EltIs64Bits) {
 492     unsigned NumElts = VecTy->getVectorNumElements();
 493     Type *SubVecTy = VectorType::get(VecTy->getScalarType(), NumElts / Factor);
 494     unsigned SubVecSize = DL.getTypeAllocSizeInBits(SubVecTy);
 495
 496     // vldN/vstN only support legal vector types of size 64 or 128 in bits.
 497     if (NumElts % Factor == 0 && (SubVecSize == 64 || SubVecSize == 128))
 498       return Factor;
 499   }
 500
 501   return BaseT::getInterleavedMemoryOpCost(Opcode, VecTy, Factor, Indices,
 502                                            Alignment, AddressSpace);
 503 }