lib/Target/ARM/ARMSubtarget.h

   1 //===-- ARMSubtarget.h - Define Subtarget for the ARM ----------*- C++ -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file declares the ARM specific subclass of TargetSubtargetInfo.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMSUBTARGET_H
  15 #define ARMSUBTARGET_H
  16
  17 #include "MCTargetDesc/ARMMCTargetDesc.h"
  18 #include "llvm/ADT/Triple.h"
  19 #include "llvm/MC/MCInstrItineraries.h"
  20 #include "llvm/Target/TargetSubtargetInfo.h"
  21 #include <string>
  22
  23 #define GET_SUBTARGETINFO_HEADER
  24 #include "ARMGenSubtargetInfo.inc"
  25
  26 namespace llvm {
  27 class GlobalValue;
  28 class StringRef;
  29
  30 class ARMSubtarget : public ARMGenSubtargetInfo {
  31 protected:
  32   enum ARMProcFamilyEnum {
  33     Others, CortexA5, CortexA8, CortexA9, CortexA15, CortexR5, Swift
  34   };
  35
  36   /// ARMProcFamily - ARM processor family: Cortex-A8, Cortex-A9, and others.
  37   ARMProcFamilyEnum ARMProcFamily;
  38
  39   /// HasV4TOps, HasV5TOps, HasV5TEOps, HasV6Ops, HasV6T2Ops, HasV7Ops -
  40   /// Specify whether target support specific ARM ISA variants.
  41   bool HasV4TOps;
  42   bool HasV5TOps;
  43   bool HasV5TEOps;
  44   bool HasV6Ops;
  45   bool HasV6T2Ops;
  46   bool HasV7Ops;
  47
  48   /// HasVFPv2, HasVFPv3, HasVFPv4, HasNEON - Specify what
  49   /// floating point ISAs are supported.
  50   bool HasVFPv2;
  51   bool HasVFPv3;
  52   bool HasVFPv4;
  53   bool HasNEON;
  54
  55   /// UseNEONForSinglePrecisionFP - if the NEONFP attribute has been
  56   /// specified. Use the method useNEONForSinglePrecisionFP() to
  57   /// determine if NEON should actually be used.
  58   bool UseNEONForSinglePrecisionFP;
  59
  60   /// UseMulOps - True if non-microcoded fused integer multiply-add and
  61   /// multiply-subtract instructions should be used.
  62   bool UseMulOps;
  63
  64   /// SlowFPVMLx - If the VFP2 / NEON instructions are available, indicates
  65   /// whether the FP VML[AS] instructions are slow (if so, don't use them).
  66   bool SlowFPVMLx;
  67
  68   /// HasVMLxForwarding - If true, NEON has special multiplier accumulator
  69   /// forwarding to allow mul + mla being issued back to back.
  70   bool HasVMLxForwarding;
  71
  72   /// SlowFPBrcc - True if floating point compare + branch is slow.
  73   bool SlowFPBrcc;
  74
  75   /// InThumbMode - True if compiling for Thumb, false for ARM.
  76   bool InThumbMode;
  77
  78   /// HasThumb2 - True if Thumb2 instructions are supported.
  79   bool HasThumb2;
  80
  81   /// IsMClass - True if the subtarget belongs to the 'M' profile of CPUs -
  82   /// v6m, v7m for example.
  83   bool IsMClass;
  84
  85   /// NoARM - True if subtarget does not support ARM mode execution.
  86   bool NoARM;
  87
  88   /// PostRAScheduler - True if using post-register-allocation scheduler.
  89   bool PostRAScheduler;
  90
  91   /// IsR9Reserved - True if R9 is a not available as general purpose register.
  92   bool IsR9Reserved;
  93
  94   /// UseMovt - True if MOVT / MOVW pairs are used for materialization of 32-bit
  95   /// imms (including global addresses).
  96   bool UseMovt;
  97
  98   /// SupportsTailCall - True if the OS supports tail call. The dynamic linker
  99   /// must be able to synthesize call stubs for interworking between ARM and
 100   /// Thumb.
 101   bool SupportsTailCall;
 102
 103   /// HasFP16 - True if subtarget supports half-precision FP (We support VFP+HF
 104   /// only so far)
 105   bool HasFP16;
 106
 107   /// HasD16 - True if subtarget is limited to 16 double precision
 108   /// FP registers for VFPv3.
 109   bool HasD16;
 110
 111   /// HasHardwareDivide - True if subtarget supports [su]div
 112   bool HasHardwareDivide;
 113
 114   /// HasHardwareDivideInARM - True if subtarget supports [su]div in ARM mode
 115   bool HasHardwareDivideInARM;
 116
 117   /// HasT2ExtractPack - True if subtarget supports thumb2 extract/pack
 118   /// instructions.
 119   bool HasT2ExtractPack;
 120
 121   /// HasDataBarrier - True if the subtarget supports DMB / DSB data barrier
 122   /// instructions.
 123   bool HasDataBarrier;
 124
 125   /// Pref32BitThumb - If true, codegen would prefer 32-bit Thumb instructions
 126   /// over 16-bit ones.
 127   bool Pref32BitThumb;
 128
 129   /// AvoidCPSRPartialUpdate - If true, codegen would avoid using instructions
 130   /// that partially update CPSR and add false dependency on the previous
 131   /// CPSR setting instruction.
 132   bool AvoidCPSRPartialUpdate;
 133
 134   /// AvoidMOVsShifterOperand - If true, codegen should avoid using flag setting
 135   /// movs with shifter operand (i.e. asr, lsl, lsr).
 136   bool AvoidMOVsShifterOperand;
 137
 138   /// HasRAS - Some processors perform return stack prediction. CodeGen should
 139   /// avoid issue "normal" call instructions to callees which do not return.
 140   bool HasRAS;
 141
 142   /// HasMPExtension - True if the subtarget supports Multiprocessing
 143   /// extension (ARMv7 only).
 144   bool HasMPExtension;
 145
 146   /// FPOnlySP - If true, the floating point unit only supports single
 147   /// precision.
 148   bool FPOnlySP;
 149
 150   /// AllowsUnalignedMem - If true, the subtarget allows unaligned memory
 151   /// accesses for some types.  For details, see
 152   /// ARMTargetLowering::allowsUnalignedMemoryAccesses().
 153   bool AllowsUnalignedMem;
 154
 155   /// Thumb2DSP - If true, the subtarget supports the v7 DSP (saturating arith
 156   /// and such) instructions in Thumb2 code.
 157   bool Thumb2DSP;
 158
 159   /// stackAlignment - The minimum alignment known to hold of the stack frame on
 160   /// entry to the function and which must be maintained by every function.
 161   unsigned stackAlignment;
 162
 163   /// CPUString - String name of used CPU.
 164   std::string CPUString;
 165
 166   /// TargetTriple - What processor and OS we're targeting.
 167   Triple TargetTriple;
 168
 169   /// SchedModel - Processor specific instruction costs.
 170   const MCSchedModel *SchedModel;
 171
 172   /// Selected instruction itineraries (one entry per itinerary class.)
 173   InstrItineraryData InstrItins;
 174
 175  public:
 176   enum {
 177     isELF, isDarwin
 178   } TargetType;
 179
 180   enum {
 181     ARM_ABI_APCS,
 182     ARM_ABI_AAPCS // ARM EABI
 183   } TargetABI;
 184
 185   /// This constructor initializes the data members to match that
 186   /// of the specified triple.
 187   ///
 188   ARMSubtarget(const std::string &TT, const std::string &CPU,
 189                const std::string &FS);
 190
 191   /// getMaxInlineSizeThreshold - Returns the maximum memset / memcpy size
 192   /// that still makes it profitable to inline the call.
 193   unsigned getMaxInlineSizeThreshold() const {
 194     // FIXME: For now, we don't lower memcpy's to loads / stores for Thumb1.
 195     // Change this once Thumb1 ldmia / stmia support is added.
 196     return isThumb1Only() ? 0 : 64;
 197   }
 198   /// ParseSubtargetFeatures - Parses features string setting specified
 199   /// subtarget options.  Definition of function is auto generated by tblgen.
 200   void ParseSubtargetFeatures(StringRef CPU, StringRef FS);
 201
 202   void computeIssueWidth();
 203
 204   bool hasV4TOps()  const { return HasV4TOps;  }
 205   bool hasV5TOps()  const { return HasV5TOps;  }
 206   bool hasV5TEOps() const { return HasV5TEOps; }
 207   bool hasV6Ops()   const { return HasV6Ops;   }
 208   bool hasV6T2Ops() const { return HasV6T2Ops; }
 209   bool hasV7Ops()   const { return HasV7Ops;  }
 210
 211   bool isCortexA5() const { return ARMProcFamily == CortexA5; }
 212   bool isCortexA8() const { return ARMProcFamily == CortexA8; }
 213   bool isCortexA9() const { return ARMProcFamily == CortexA9; }
 214   bool isCortexA15() const { return ARMProcFamily == CortexA15; }
 215   bool isSwift()    const { return ARMProcFamily == Swift; }
 216   bool isCortexM3() const { return CPUString == "cortex-m3"; }
 217   bool isLikeA9() const { return isCortexA9() || isCortexA15(); }
 218   bool isCortexR5() const { return ARMProcFamily == CortexR5; }
 219
 220   bool hasARMOps() const { return !NoARM; }
 221
 222   bool hasVFP2() const { return HasVFPv2; }
 223   bool hasVFP3() const { return HasVFPv3; }
 224   bool hasVFP4() const { return HasVFPv4; }
 225   bool hasNEON() const { return HasNEON;  }
 226   bool useNEONForSinglePrecisionFP() const {
 227     return hasNEON() && UseNEONForSinglePrecisionFP; }
 228
 229   bool hasDivide() const { return HasHardwareDivide; }
 230   bool hasDivideInARMMode() const { return HasHardwareDivideInARM; }
 231   bool hasT2ExtractPack() const { return HasT2ExtractPack; }
 232   bool hasDataBarrier() const { return HasDataBarrier; }
 233   bool useMulOps() const { return UseMulOps; }
 234   bool useFPVMLx() const { return !SlowFPVMLx; }
 235   bool hasVMLxForwarding() const { return HasVMLxForwarding; }
 236   bool isFPBrccSlow() const { return SlowFPBrcc; }
 237   bool isFPOnlySP() const { return FPOnlySP; }
 238   bool prefers32BitThumb() const { return Pref32BitThumb; }
 239   bool avoidCPSRPartialUpdate() const { return AvoidCPSRPartialUpdate; }
 240   bool avoidMOVsShifterOperand() const { return AvoidMOVsShifterOperand; }
 241   bool hasRAS() const { return HasRAS; }
 242   bool hasMPExtension() const { return HasMPExtension; }
 243   bool hasThumb2DSP() const { return Thumb2DSP; }
 244
 245   bool hasFP16() const { return HasFP16; }
 246   bool hasD16() const { return HasD16; }
 247
 248   const Triple &getTargetTriple() const { return TargetTriple; }
 249
 250   bool isTargetIOS() const { return TargetTriple.getOS() == Triple::IOS; }
 251   bool isTargetDarwin() const { return TargetTriple.isOSDarwin(); }
 252   bool isTargetNaCl() const {
 253     return TargetTriple.getOS() == Triple::NaCl;
 254   }
 255   bool isTargetELF() const { return !isTargetDarwin(); }
 256
 257   bool isAPCS_ABI() const { return TargetABI == ARM_ABI_APCS; }
 258   bool isAAPCS_ABI() const { return TargetABI == ARM_ABI_AAPCS; }
 259
 260   bool isThumb() const { return InThumbMode; }
 261   bool isThumb1Only() const { return InThumbMode && !HasThumb2; }
 262   bool isThumb2() const { return InThumbMode && HasThumb2; }
 263   bool hasThumb2() const { return HasThumb2; }
 264   bool isMClass() const { return IsMClass; }
 265   bool isARClass() const { return !IsMClass; }
 266
 267   bool isR9Reserved() const { return IsR9Reserved; }
 268
 269   bool useMovt() const { return UseMovt && hasV6T2Ops(); }
 270   bool supportsTailCall() const { return SupportsTailCall; }
 271
 272   bool allowsUnalignedMem() const { return AllowsUnalignedMem; }
 273
 274   const std::string & getCPUString() const { return CPUString; }
 275
 276   unsigned getMispredictionPenalty() const;
 277
 278   /// enablePostRAScheduler - True at 'More' optimization.
 279   bool enablePostRAScheduler(CodeGenOpt::Level OptLevel,
 280                              TargetSubtargetInfo::AntiDepBreakMode& Mode,
 281                              RegClassVector& CriticalPathRCs) const;
 282
 283   /// getInstrItins - Return the instruction itineraies based on subtarget
 284   /// selection.
 285   const InstrItineraryData &getInstrItineraryData() const { return InstrItins; }
 286
 287   /// getStackAlignment - Returns the minimum alignment known to hold of the
 288   /// stack frame on entry to the function and which must be maintained by every
 289   /// function for this subtarget.
 290   unsigned getStackAlignment() const { return stackAlignment; }
 291
 292   /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect
 293   /// symbol.
 294   bool GVIsIndirectSymbol(const GlobalValue *GV, Reloc::Model RelocM) const;
 295 };
 296 } // End llvm namespace
 297
 298 #endif  // ARMSUBTARGET_H