lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // t2_shift_imm: An integer that encodes a shift amount and the type of shift
  32 // (asr or lsl). The 6-bit immediate encodes as:
  33 //    {5}     0 ==> lsl
  34 //            1     asr
  35 //    {4-0}   imm5 shift amount.
  36 //            asr #32 not allowed
  37 def t2_shift_imm : Operand<i32> {
  38   let PrintMethod = "printShiftImmOperand";
  39   let ParserMatchClass = ShifterImmAsmOperand;
  40   let DecoderMethod = "DecodeT2ShifterImmOperand";
  41 }
  42
  43 // Shifted operands. No register controlled shifts for Thumb2.
  44 // Note: We do not support rrx shifted operands yet.
  45 def t2_so_reg : Operand<i32>,    // reg imm
  46                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  47                                [shl,srl,sra,rotr]> {
  48   let EncoderMethod = "getT2SORegOpValue";
  49   let PrintMethod = "printT2SOOperand";
  50   let DecoderMethod = "DecodeSORegImmOperand";
  51   let ParserMatchClass = ShiftedImmAsmOperand;
  52   let MIOperandInfo = (ops rGPR, i32imm);
  53 }
  54
  55 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  56 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  57   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  58 }]>;
  59
  60 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  61 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  62   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  63 }]>;
  64
  65 // t2_so_imm - Match a 32-bit immediate operand, which is an
  66 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  67 // immediate splatted into multiple bytes of the word.
  68 def t2_so_imm_asmoperand : AsmOperandClass { let Name = "T2SOImm"; }
  69 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  70     return ARM_AM::getT2SOImmVal(Imm) != -1;
  71   }]> {
  72   let ParserMatchClass = t2_so_imm_asmoperand;
  73   let EncoderMethod = "getT2SOImmOpValue";
  74   let DecoderMethod = "DecodeT2SOImm";
  75 }
  76
  77 // t2_so_imm_not - Match an immediate that is a complement
  78 // of a t2_so_imm.
  79 def t2_so_imm_not : Operand<i32>,
  80                     PatLeaf<(imm), [{
  81   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  82 }], t2_so_imm_not_XFORM>;
  83
  84 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  85 def t2_so_imm_neg : Operand<i32>,
  86                     PatLeaf<(imm), [{
  87   return ARM_AM::getT2SOImmVal(-((uint32_t)N->getZExtValue())) != -1;
  88 }], t2_so_imm_neg_XFORM>;
  89
  90 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
  91 def imm0_4095 : Operand<i32>,
  92                 ImmLeaf<i32, [{
  93   return Imm >= 0 && Imm < 4096;
  94 }]>;
  95
  96 def imm0_4095_neg : PatLeaf<(i32 imm), [{
  97  return (uint32_t)(-N->getZExtValue()) < 4096;
  98 }], imm_neg_XFORM>;
  99
 100 def imm0_255_neg : PatLeaf<(i32 imm), [{
 101   return (uint32_t)(-N->getZExtValue()) < 255;
 102 }], imm_neg_XFORM>;
 103
 104 def imm0_255_not : PatLeaf<(i32 imm), [{
 105   return (uint32_t)(~N->getZExtValue()) < 255;
 106 }], imm_comp_XFORM>;
 107
 108 def lo5AllOne : PatLeaf<(i32 imm), [{
 109   // Returns true if all low 5-bits are 1.
 110   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
 111 }]>;
 112
 113 // Define Thumb2 specific addressing modes.
 114
 115 // t2addrmode_imm12  := reg + imm12
 116 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 117 def t2addrmode_imm12 : Operand<i32>,
 118                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 119   let PrintMethod = "printAddrModeImm12Operand";
 120   let EncoderMethod = "getAddrModeImm12OpValue";
 121   let DecoderMethod = "DecodeT2AddrModeImm12";
 122   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 123   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 124 }
 125
 126 // t2ldrlabel  := imm12
 127 def t2ldrlabel : Operand<i32> {
 128   let EncoderMethod = "getAddrModeImm12OpValue";
 129   let PrintMethod = "printT2LdrLabelOperand";
 130 }
 131
 132
 133 // ADR instruction labels.
 134 def t2adrlabel : Operand<i32> {
 135   let EncoderMethod = "getT2AdrLabelOpValue";
 136 }
 137
 138
 139 // t2addrmode_posimm8  := reg + imm8
 140 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 141 def t2addrmode_posimm8 : Operand<i32> {
 142   let PrintMethod = "printT2AddrModeImm8Operand";
 143   let EncoderMethod = "getT2AddrModeImm8OpValue";
 144   let DecoderMethod = "DecodeT2AddrModeImm8";
 145   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 146   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 147 }
 148
 149 // t2addrmode_negimm8  := reg - imm8
 150 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 151 def t2addrmode_negimm8 : Operand<i32>,
 152                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 153   let PrintMethod = "printT2AddrModeImm8Operand";
 154   let EncoderMethod = "getT2AddrModeImm8OpValue";
 155   let DecoderMethod = "DecodeT2AddrModeImm8";
 156   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 157   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 158 }
 159
 160 // t2addrmode_imm8  := reg +/- imm8
 161 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 162 def t2addrmode_imm8 : Operand<i32>,
 163                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 164   let PrintMethod = "printT2AddrModeImm8Operand";
 165   let EncoderMethod = "getT2AddrModeImm8OpValue";
 166   let DecoderMethod = "DecodeT2AddrModeImm8";
 167   let ParserMatchClass = MemImm8OffsetAsmOperand;
 168   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 169 }
 170
 171 def t2am_imm8_offset : Operand<i32>,
 172                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 173                                       [], [SDNPWantRoot]> {
 174   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 175   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 176   let DecoderMethod = "DecodeT2Imm8";
 177 }
 178
 179 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 180 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 181 def t2addrmode_imm8s4 : Operand<i32> {
 182   let PrintMethod = "printT2AddrModeImm8s4Operand";
 183   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 184   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 185   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 186   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 187 }
 188
 189 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 190 def t2am_imm8s4_offset : Operand<i32> {
 191   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 192   let EncoderMethod = "getT2Imm8s4OpValue";
 193   let DecoderMethod = "DecodeT2Imm8S4";
 194 }
 195
 196 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 197 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 198   let Name = "MemImm0_1020s4Offset";
 199 }
 200 def t2addrmode_imm0_1020s4 : Operand<i32> {
 201   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 202   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 203   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 204   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 205   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 206 }
 207
 208 // t2addrmode_so_reg  := reg + (reg << imm2)
 209 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 210 def t2addrmode_so_reg : Operand<i32>,
 211                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 212   let PrintMethod = "printT2AddrModeSoRegOperand";
 213   let EncoderMethod = "getT2AddrModeSORegOpValue";
 214   let DecoderMethod = "DecodeT2AddrModeSOReg";
 215   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 216   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 217 }
 218
 219 // Addresses for the TBB/TBH instructions.
 220 def addrmode_tbb_asmoperand : AsmOperandClass { let Name = "MemTBB"; }
 221 def addrmode_tbb : Operand<i32> {
 222   let PrintMethod = "printAddrModeTBB";
 223   let ParserMatchClass = addrmode_tbb_asmoperand;
 224   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 225 }
 226 def addrmode_tbh_asmoperand : AsmOperandClass { let Name = "MemTBH"; }
 227 def addrmode_tbh : Operand<i32> {
 228   let PrintMethod = "printAddrModeTBH";
 229   let ParserMatchClass = addrmode_tbh_asmoperand;
 230   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 231 }
 232
 233 //===----------------------------------------------------------------------===//
 234 // Multiclass helpers...
 235 //
 236
 237
 238 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 239            string opc, string asm, list<dag> pattern>
 240   : T2I<oops, iops, itin, opc, asm, pattern> {
 241   bits<4> Rd;
 242   bits<12> imm;
 243
 244   let Inst{11-8}  = Rd;
 245   let Inst{26}    = imm{11};
 246   let Inst{14-12} = imm{10-8};
 247   let Inst{7-0}   = imm{7-0};
 248 }
 249
 250
 251 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 252            string opc, string asm, list<dag> pattern>
 253   : T2sI<oops, iops, itin, opc, asm, pattern> {
 254   bits<4> Rd;
 255   bits<4> Rn;
 256   bits<12> imm;
 257
 258   let Inst{11-8}  = Rd;
 259   let Inst{26}    = imm{11};
 260   let Inst{14-12} = imm{10-8};
 261   let Inst{7-0}   = imm{7-0};
 262 }
 263
 264 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 265            string opc, string asm, list<dag> pattern>
 266   : T2I<oops, iops, itin, opc, asm, pattern> {
 267   bits<4> Rn;
 268   bits<12> imm;
 269
 270   let Inst{19-16}  = Rn;
 271   let Inst{26}    = imm{11};
 272   let Inst{14-12} = imm{10-8};
 273   let Inst{7-0}   = imm{7-0};
 274 }
 275
 276
 277 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 278            string opc, string asm, list<dag> pattern>
 279   : T2I<oops, iops, itin, opc, asm, pattern> {
 280   bits<4> Rd;
 281   bits<12> ShiftedRm;
 282
 283   let Inst{11-8}  = Rd;
 284   let Inst{3-0}   = ShiftedRm{3-0};
 285   let Inst{5-4}   = ShiftedRm{6-5};
 286   let Inst{14-12} = ShiftedRm{11-9};
 287   let Inst{7-6}   = ShiftedRm{8-7};
 288 }
 289
 290 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 291            string opc, string asm, list<dag> pattern>
 292   : T2sI<oops, iops, itin, opc, asm, pattern> {
 293   bits<4> Rd;
 294   bits<12> ShiftedRm;
 295
 296   let Inst{11-8}  = Rd;
 297   let Inst{3-0}   = ShiftedRm{3-0};
 298   let Inst{5-4}   = ShiftedRm{6-5};
 299   let Inst{14-12} = ShiftedRm{11-9};
 300   let Inst{7-6}   = ShiftedRm{8-7};
 301 }
 302
 303 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 304            string opc, string asm, list<dag> pattern>
 305   : T2I<oops, iops, itin, opc, asm, pattern> {
 306   bits<4> Rn;
 307   bits<12> ShiftedRm;
 308
 309   let Inst{19-16} = Rn;
 310   let Inst{3-0}   = ShiftedRm{3-0};
 311   let Inst{5-4}   = ShiftedRm{6-5};
 312   let Inst{14-12} = ShiftedRm{11-9};
 313   let Inst{7-6}   = ShiftedRm{8-7};
 314 }
 315
 316 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 317            string opc, string asm, list<dag> pattern>
 318   : T2I<oops, iops, itin, opc, asm, pattern> {
 319   bits<4> Rd;
 320   bits<4> Rm;
 321
 322   let Inst{11-8}  = Rd;
 323   let Inst{3-0}   = Rm;
 324 }
 325
 326 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 327            string opc, string asm, list<dag> pattern>
 328   : T2sI<oops, iops, itin, opc, asm, pattern> {
 329   bits<4> Rd;
 330   bits<4> Rm;
 331
 332   let Inst{11-8}  = Rd;
 333   let Inst{3-0}   = Rm;
 334 }
 335
 336 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 337            string opc, string asm, list<dag> pattern>
 338   : T2I<oops, iops, itin, opc, asm, pattern> {
 339   bits<4> Rn;
 340   bits<4> Rm;
 341
 342   let Inst{19-16} = Rn;
 343   let Inst{3-0}   = Rm;
 344 }
 345
 346
 347 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 348            string opc, string asm, list<dag> pattern>
 349   : T2I<oops, iops, itin, opc, asm, pattern> {
 350   bits<4> Rd;
 351   bits<4> Rn;
 352   bits<12> imm;
 353
 354   let Inst{11-8}  = Rd;
 355   let Inst{19-16} = Rn;
 356   let Inst{26}    = imm{11};
 357   let Inst{14-12} = imm{10-8};
 358   let Inst{7-0}   = imm{7-0};
 359 }
 360
 361 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 362            string opc, string asm, list<dag> pattern>
 363   : T2sI<oops, iops, itin, opc, asm, pattern> {
 364   bits<4> Rd;
 365   bits<4> Rn;
 366   bits<12> imm;
 367
 368   let Inst{11-8}  = Rd;
 369   let Inst{19-16} = Rn;
 370   let Inst{26}    = imm{11};
 371   let Inst{14-12} = imm{10-8};
 372   let Inst{7-0}   = imm{7-0};
 373 }
 374
 375 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 376            string opc, string asm, list<dag> pattern>
 377   : T2I<oops, iops, itin, opc, asm, pattern> {
 378   bits<4> Rd;
 379   bits<4> Rm;
 380   bits<5> imm;
 381
 382   let Inst{11-8}  = Rd;
 383   let Inst{3-0}   = Rm;
 384   let Inst{14-12} = imm{4-2};
 385   let Inst{7-6}   = imm{1-0};
 386 }
 387
 388 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 389            string opc, string asm, list<dag> pattern>
 390   : T2sI<oops, iops, itin, opc, asm, pattern> {
 391   bits<4> Rd;
 392   bits<4> Rm;
 393   bits<5> imm;
 394
 395   let Inst{11-8}  = Rd;
 396   let Inst{3-0}   = Rm;
 397   let Inst{14-12} = imm{4-2};
 398   let Inst{7-6}   = imm{1-0};
 399 }
 400
 401 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 402            string opc, string asm, list<dag> pattern>
 403   : T2I<oops, iops, itin, opc, asm, pattern> {
 404   bits<4> Rd;
 405   bits<4> Rn;
 406   bits<4> Rm;
 407
 408   let Inst{11-8}  = Rd;
 409   let Inst{19-16} = Rn;
 410   let Inst{3-0}   = Rm;
 411 }
 412
 413 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 414            string opc, string asm, list<dag> pattern>
 415   : T2sI<oops, iops, itin, opc, asm, pattern> {
 416   bits<4> Rd;
 417   bits<4> Rn;
 418   bits<4> Rm;
 419
 420   let Inst{11-8}  = Rd;
 421   let Inst{19-16} = Rn;
 422   let Inst{3-0}   = Rm;
 423 }
 424
 425 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 426            string opc, string asm, list<dag> pattern>
 427   : T2I<oops, iops, itin, opc, asm, pattern> {
 428   bits<4> Rd;
 429   bits<4> Rn;
 430   bits<12> ShiftedRm;
 431
 432   let Inst{11-8}  = Rd;
 433   let Inst{19-16} = Rn;
 434   let Inst{3-0}   = ShiftedRm{3-0};
 435   let Inst{5-4}   = ShiftedRm{6-5};
 436   let Inst{14-12} = ShiftedRm{11-9};
 437   let Inst{7-6}   = ShiftedRm{8-7};
 438 }
 439
 440 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 441            string opc, string asm, list<dag> pattern>
 442   : T2sI<oops, iops, itin, opc, asm, pattern> {
 443   bits<4> Rd;
 444   bits<4> Rn;
 445   bits<12> ShiftedRm;
 446
 447   let Inst{11-8}  = Rd;
 448   let Inst{19-16} = Rn;
 449   let Inst{3-0}   = ShiftedRm{3-0};
 450   let Inst{5-4}   = ShiftedRm{6-5};
 451   let Inst{14-12} = ShiftedRm{11-9};
 452   let Inst{7-6}   = ShiftedRm{8-7};
 453 }
 454
 455 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 456            string opc, string asm, list<dag> pattern>
 457   : T2I<oops, iops, itin, opc, asm, pattern> {
 458   bits<4> Rd;
 459   bits<4> Rn;
 460   bits<4> Rm;
 461   bits<4> Ra;
 462
 463   let Inst{19-16} = Rn;
 464   let Inst{15-12} = Ra;
 465   let Inst{11-8}  = Rd;
 466   let Inst{3-0}   = Rm;
 467 }
 468
 469 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 470                 dag oops, dag iops, InstrItinClass itin,
 471                 string opc, string asm, list<dag> pattern>
 472   : T2I<oops, iops, itin, opc, asm, pattern> {
 473   bits<4> RdLo;
 474   bits<4> RdHi;
 475   bits<4> Rn;
 476   bits<4> Rm;
 477
 478   let Inst{31-23} = 0b111110111;
 479   let Inst{22-20} = opc22_20;
 480   let Inst{19-16} = Rn;
 481   let Inst{15-12} = RdLo;
 482   let Inst{11-8}  = RdHi;
 483   let Inst{7-4}   = opc7_4;
 484   let Inst{3-0}   = Rm;
 485 }
 486
 487
 488 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 489 /// binary operation that produces a value. These are predicable and can be
 490 /// changed to modify CPSR.
 491 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 492                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 493                        PatFrag opnode, string baseOpc, bit Commutable = 0,
 494                        string wide = ""> {
 495    // shifted imm
 496    def ri : T2sTwoRegImm<
 497                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 498                  opc, "\t$Rd, $Rn, $imm",
 499                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 500      let Inst{31-27} = 0b11110;
 501      let Inst{25} = 0;
 502      let Inst{24-21} = opcod;
 503      let Inst{15} = 0;
 504    }
 505    // register
 506    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 507                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 508                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 509      let isCommutable = Commutable;
 510      let Inst{31-27} = 0b11101;
 511      let Inst{26-25} = 0b01;
 512      let Inst{24-21} = opcod;
 513      let Inst{14-12} = 0b000; // imm3
 514      let Inst{7-6} = 0b00; // imm2
 515      let Inst{5-4} = 0b00; // type
 516    }
 517    // shifted register
 518    def rs : T2sTwoRegShiftedReg<
 519                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 520                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 521                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 522      let Inst{31-27} = 0b11101;
 523      let Inst{26-25} = 0b01;
 524      let Inst{24-21} = opcod;
 525    }
 526   // Assembly aliases for optional destination operand when it's the same
 527   // as the source operand.
 528   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 529      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 530                                                     t2_so_imm:$imm, pred:$p,
 531                                                     cc_out:$s)>;
 532   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 533      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 534                                                     rGPR:$Rm, pred:$p,
 535                                                     cc_out:$s)>;
 536   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 537      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 538                                                     t2_so_reg:$shift, pred:$p,
 539                                                     cc_out:$s)>;
 540 }
 541
 542 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 543 //  the ".w" suffix to indicate that they are wide.
 544 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 545                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 546                          PatFrag opnode, string baseOpc, bit Commutable = 0> :
 547     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, baseOpc, Commutable, ".w"> {
 548   // Assembler aliases w/o the ".w" suffix.
 549   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 550      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 551                                                     rGPR:$Rm, pred:$p,
 552                                                     cc_out:$s)>;
 553   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 554      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rd, rGPR:$Rn,
 555                                                     t2_so_reg:$shift, pred:$p,
 556                                                     cc_out:$s)>;
 557
 558   // and with the optional destination operand, too.
 559   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 560      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 561                                                     rGPR:$Rm, pred:$p,
 562                                                     cc_out:$s)>;
 563   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 564      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 565                                                     t2_so_reg:$shift, pred:$p,
 566                                                     cc_out:$s)>;
 567 }
 568
 569 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 570 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 571 /// it is equivalent to the T2I_bin_irs counterpart.
 572 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 573    // shifted imm
 574    def ri : T2sTwoRegImm<
 575                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 576                  opc, ".w\t$Rd, $Rn, $imm",
 577                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 578      let Inst{31-27} = 0b11110;
 579      let Inst{25} = 0;
 580      let Inst{24-21} = opcod;
 581      let Inst{15} = 0;
 582    }
 583    // register
 584    def rr : T2sThreeReg<
 585                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 586                  opc, "\t$Rd, $Rn, $Rm",
 587                  [/* For disassembly only; pattern left blank */]> {
 588      let Inst{31-27} = 0b11101;
 589      let Inst{26-25} = 0b01;
 590      let Inst{24-21} = opcod;
 591      let Inst{14-12} = 0b000; // imm3
 592      let Inst{7-6} = 0b00; // imm2
 593      let Inst{5-4} = 0b00; // type
 594    }
 595    // shifted register
 596    def rs : T2sTwoRegShiftedReg<
 597                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 598                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 599                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 600      let Inst{31-27} = 0b11101;
 601      let Inst{26-25} = 0b01;
 602      let Inst{24-21} = opcod;
 603    }
 604 }
 605
 606 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 607 /// instruction modifies the CPSR register.
 608 ///
 609 /// These opcodes will be converted to the real non-S opcodes by
 610 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 611 let hasPostISelHook = 1, isCodeGenOnly = 1, isPseudo = 1, Defs = [CPSR] in {
 612 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 613                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 614                          PatFrag opnode, bit Commutable = 0> {
 615    // shifted imm
 616    def ri : T2sTwoRegImm<
 617                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 618                 opc, ".w\t$Rd, $Rn, $imm",
 619                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_imm:$imm))]>;
 620    // register
 621    def rr : T2sThreeReg<
 622                 (outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), iir,
 623                 opc, ".w\t$Rd, $Rn, $Rm",
 624                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, rGPR:$Rm))]>;
 625    // shifted register
 626    def rs : T2sTwoRegShiftedReg<
 627                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 628                 opc, ".w\t$Rd, $Rn, $ShiftedRm",
 629                [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]>;
 630 }
 631 }
 632
 633 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 634 /// patterns for a binary operation that produces a value.
 635 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 636                           bit Commutable = 0> {
 637    // shifted imm
 638    // The register-immediate version is re-materializable. This is useful
 639    // in particular for taking the address of a local.
 640    let isReMaterializable = 1 in {
 641    def ri : T2sTwoRegImm<
 642                (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 643                opc, ".w\t$Rd, $Rn, $imm",
 644                [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]> {
 645      let Inst{31-27} = 0b11110;
 646      let Inst{25} = 0;
 647      let Inst{24} = 1;
 648      let Inst{23-21} = op23_21;
 649      let Inst{15} = 0;
 650    }
 651    }
 652    // 12-bit imm
 653    def ri12 : T2I<
 654                   (outs GPRnopc:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 655                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 656                   [(set GPRnopc:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 657      bits<4> Rd;
 658      bits<4> Rn;
 659      bits<12> imm;
 660      let Inst{31-27} = 0b11110;
 661      let Inst{26} = imm{11};
 662      let Inst{25-24} = 0b10;
 663      let Inst{23-21} = op23_21;
 664      let Inst{20} = 0; // The S bit.
 665      let Inst{19-16} = Rn;
 666      let Inst{15} = 0;
 667      let Inst{14-12} = imm{10-8};
 668      let Inst{11-8} = Rd;
 669      let Inst{7-0} = imm{7-0};
 670    }
 671    // register
 672    def rr : T2sThreeReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm),
 673                  IIC_iALUr, opc, ".w\t$Rd, $Rn, $Rm",
 674                  [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]> {
 675      let isCommutable = Commutable;
 676      let Inst{31-27} = 0b11101;
 677      let Inst{26-25} = 0b01;
 678      let Inst{24} = 1;
 679      let Inst{23-21} = op23_21;
 680      let Inst{14-12} = 0b000; // imm3
 681      let Inst{7-6} = 0b00; // imm2
 682      let Inst{5-4} = 0b00; // type
 683    }
 684    // shifted register
 685    def rs : T2sTwoRegShiftedReg<
 686                  (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 687                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 688               [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]> {
 689      let Inst{31-27} = 0b11101;
 690      let Inst{26-25} = 0b01;
 691      let Inst{24} = 1;
 692      let Inst{23-21} = op23_21;
 693    }
 694 }
 695
 696 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 697 /// for a binary operation that produces a value and use the carry
 698 /// bit. It's not predicable.
 699 let Defs = [CPSR], Uses = [CPSR] in {
 700 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 701                              bit Commutable = 0> {
 702    // shifted imm
 703    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 704                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 705                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 706                  Requires<[IsThumb2]> {
 707      let Inst{31-27} = 0b11110;
 708      let Inst{25} = 0;
 709      let Inst{24-21} = opcod;
 710      let Inst{15} = 0;
 711    }
 712    // register
 713    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 714                  opc, ".w\t$Rd, $Rn, $Rm",
 715                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 716                  Requires<[IsThumb2]> {
 717      let isCommutable = Commutable;
 718      let Inst{31-27} = 0b11101;
 719      let Inst{26-25} = 0b01;
 720      let Inst{24-21} = opcod;
 721      let Inst{14-12} = 0b000; // imm3
 722      let Inst{7-6} = 0b00; // imm2
 723      let Inst{5-4} = 0b00; // type
 724    }
 725    // shifted register
 726    def rs : T2sTwoRegShiftedReg<
 727                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 728                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 729          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 730                  Requires<[IsThumb2]> {
 731      let Inst{31-27} = 0b11101;
 732      let Inst{26-25} = 0b01;
 733      let Inst{24-21} = opcod;
 734    }
 735 }
 736 }
 737
 738 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 739 /// version is not needed since this is only for codegen.
 740 ///
 741 /// These opcodes will be converted to the real non-S opcodes by
 742 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 743 let hasPostISelHook = 1, isCodeGenOnly = 1, isPseudo = 1, Defs = [CPSR] in {
 744 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 745    // shifted imm
 746    def ri : T2sTwoRegImm<
 747                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 748                 opc, ".w\t$Rd, $Rn, $imm",
 749                 [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm, rGPR:$Rn))]>;
 750    // shifted register
 751    def rs : T2sTwoRegShiftedReg<
 752                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 753                 IIC_iALUsi, opc, "\t$Rd, $Rn, $ShiftedRm",
 754               [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]>;
 755 }
 756 }
 757
 758 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 759 //  rotate operation that produces a value.
 760 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode,
 761                      string baseOpc> {
 762    // 5-bit imm
 763    def ri : T2sTwoRegShiftImm<
 764                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 765                  opc, ".w\t$Rd, $Rm, $imm",
 766                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]> {
 767      let Inst{31-27} = 0b11101;
 768      let Inst{26-21} = 0b010010;
 769      let Inst{19-16} = 0b1111; // Rn
 770      let Inst{5-4} = opcod;
 771    }
 772    // register
 773    def rr : T2sThreeReg<
 774                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 775                  opc, ".w\t$Rd, $Rn, $Rm",
 776                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 777      let Inst{31-27} = 0b11111;
 778      let Inst{26-23} = 0b0100;
 779      let Inst{22-21} = opcod;
 780      let Inst{15-12} = 0b1111;
 781      let Inst{7-4} = 0b0000;
 782    }
 783
 784   // Optional destination register
 785   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 786      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 787                                                     ty:$imm, pred:$p,
 788                                                     cc_out:$s)>;
 789   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 790      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 791                                                     rGPR:$Rm, pred:$p,
 792                                                     cc_out:$s)>;
 793
 794   // Assembler aliases w/o the ".w" suffix.
 795   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 796      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rd, rGPR:$Rn,
 797                                                     ty:$imm, pred:$p,
 798                                                    cc_out:$s)>;
 799   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 800      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 801                                                     rGPR:$Rm, pred:$p,
 802                                                     cc_out:$s)>;
 803
 804   // and with the optional destination operand, too.
 805   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 806      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 807                                                     ty:$imm, pred:$p,
 808                                                     cc_out:$s)>;
 809   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 810      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 811                                                     rGPR:$Rm, pred:$p,
 812                                                     cc_out:$s)>;
 813 }
 814
 815 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 816 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 817 /// a explicit result, only implicitly set CPSR.
 818 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 819                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 820                        PatFrag opnode, string baseOpc> {
 821 let isCompare = 1, Defs = [CPSR] in {
 822    // shifted imm
 823    def ri : T2OneRegCmpImm<
 824                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 825                 opc, ".w\t$Rn, $imm",
 826                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]> {
 827      let Inst{31-27} = 0b11110;
 828      let Inst{25} = 0;
 829      let Inst{24-21} = opcod;
 830      let Inst{20} = 1; // The S bit.
 831      let Inst{15} = 0;
 832      let Inst{11-8} = 0b1111; // Rd
 833    }
 834    // register
 835    def rr : T2TwoRegCmp<
 836                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 837                 opc, ".w\t$Rn, $Rm",
 838                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]> {
 839      let Inst{31-27} = 0b11101;
 840      let Inst{26-25} = 0b01;
 841      let Inst{24-21} = opcod;
 842      let Inst{20} = 1; // The S bit.
 843      let Inst{14-12} = 0b000; // imm3
 844      let Inst{11-8} = 0b1111; // Rd
 845      let Inst{7-6} = 0b00; // imm2
 846      let Inst{5-4} = 0b00; // type
 847    }
 848    // shifted register
 849    def rs : T2OneRegCmpShiftedReg<
 850                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 851                 opc, ".w\t$Rn, $ShiftedRm",
 852                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
 853      let Inst{31-27} = 0b11101;
 854      let Inst{26-25} = 0b01;
 855      let Inst{24-21} = opcod;
 856      let Inst{20} = 1; // The S bit.
 857      let Inst{11-8} = 0b1111; // Rd
 858    }
 859 }
 860
 861   // Assembler aliases w/o the ".w" suffix.
 862   // No alias here for 'rr' version as not all instantiations of this
 863   // multiclass want one (CMP in particular, does not).
 864   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 865      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPRnopc:$Rn,
 866                                                     t2_so_imm:$imm, pred:$p)>;
 867   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 868      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPRnopc:$Rn,
 869                                                     t2_so_reg:$shift,
 870                                                     pred:$p)>;
 871 }
 872
 873 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 874 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 875                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 876                   PatFrag opnode> {
 877   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 878                    opc, ".w\t$Rt, $addr",
 879                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 880     bits<4> Rt;
 881     bits<17> addr;
 882     let Inst{31-25} = 0b1111100;
 883     let Inst{24} = signed;
 884     let Inst{23} = 1;
 885     let Inst{22-21} = opcod;
 886     let Inst{20} = 1; // load
 887     let Inst{19-16} = addr{16-13}; // Rn
 888     let Inst{15-12} = Rt;
 889     let Inst{11-0}  = addr{11-0};  // imm
 890   }
 891   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 892                    opc, "\t$Rt, $addr",
 893                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 894     bits<4> Rt;
 895     bits<13> addr;
 896     let Inst{31-27} = 0b11111;
 897     let Inst{26-25} = 0b00;
 898     let Inst{24} = signed;
 899     let Inst{23} = 0;
 900     let Inst{22-21} = opcod;
 901     let Inst{20} = 1; // load
 902     let Inst{19-16} = addr{12-9}; // Rn
 903     let Inst{15-12} = Rt;
 904     let Inst{11} = 1;
 905     // Offset: index==TRUE, wback==FALSE
 906     let Inst{10} = 1; // The P bit.
 907     let Inst{9}     = addr{8};    // U
 908     let Inst{8} = 0; // The W bit.
 909     let Inst{7-0}   = addr{7-0};  // imm
 910   }
 911   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 912                    opc, ".w\t$Rt, $addr",
 913                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 914     let Inst{31-27} = 0b11111;
 915     let Inst{26-25} = 0b00;
 916     let Inst{24} = signed;
 917     let Inst{23} = 0;
 918     let Inst{22-21} = opcod;
 919     let Inst{20} = 1; // load
 920     let Inst{11-6} = 0b000000;
 921
 922     bits<4> Rt;
 923     let Inst{15-12} = Rt;
 924
 925     bits<10> addr;
 926     let Inst{19-16} = addr{9-6}; // Rn
 927     let Inst{3-0}   = addr{5-2}; // Rm
 928     let Inst{5-4}   = addr{1-0}; // imm
 929
 930     let DecoderMethod = "DecodeT2LoadShift";
 931   }
 932
 933   // FIXME: Is the pci variant actually needed?
 934   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
 935                    opc, ".w\t$Rt, $addr",
 936                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 937     let isReMaterializable = 1;
 938     let Inst{31-27} = 0b11111;
 939     let Inst{26-25} = 0b00;
 940     let Inst{24} = signed;
 941     let Inst{23} = ?; // add = (U == '1')
 942     let Inst{22-21} = opcod;
 943     let Inst{20} = 1; // load
 944     let Inst{19-16} = 0b1111; // Rn
 945     bits<4> Rt;
 946     bits<12> addr;
 947     let Inst{15-12} = Rt{3-0};
 948     let Inst{11-0}  = addr{11-0};
 949   }
 950 }
 951
 952 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 953 multiclass T2I_st<bits<2> opcod, string opc,
 954                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 955                   PatFrag opnode> {
 956   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
 957                    opc, ".w\t$Rt, $addr",
 958                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
 959     let Inst{31-27} = 0b11111;
 960     let Inst{26-23} = 0b0001;
 961     let Inst{22-21} = opcod;
 962     let Inst{20} = 0; // !load
 963
 964     bits<4> Rt;
 965     let Inst{15-12} = Rt;
 966
 967     bits<17> addr;
 968     let addr{12}    = 1;           // add = TRUE
 969     let Inst{19-16} = addr{16-13}; // Rn
 970     let Inst{23}    = addr{12};    // U
 971     let Inst{11-0}  = addr{11-0};  // imm
 972   }
 973   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
 974                    opc, "\t$Rt, $addr",
 975                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
 976     let Inst{31-27} = 0b11111;
 977     let Inst{26-23} = 0b0000;
 978     let Inst{22-21} = opcod;
 979     let Inst{20} = 0; // !load
 980     let Inst{11} = 1;
 981     // Offset: index==TRUE, wback==FALSE
 982     let Inst{10} = 1; // The P bit.
 983     let Inst{8} = 0; // The W bit.
 984
 985     bits<4> Rt;
 986     let Inst{15-12} = Rt;
 987
 988     bits<13> addr;
 989     let Inst{19-16} = addr{12-9}; // Rn
 990     let Inst{9}     = addr{8};    // U
 991     let Inst{7-0}   = addr{7-0};  // imm
 992   }
 993   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
 994                    opc, ".w\t$Rt, $addr",
 995                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
 996     let Inst{31-27} = 0b11111;
 997     let Inst{26-23} = 0b0000;
 998     let Inst{22-21} = opcod;
 999     let Inst{20} = 0; // !load
1000     let Inst{11-6} = 0b000000;
1001
1002     bits<4> Rt;
1003     let Inst{15-12} = Rt;
1004
1005     bits<10> addr;
1006     let Inst{19-16}   = addr{9-6}; // Rn
1007     let Inst{3-0} = addr{5-2}; // Rm
1008     let Inst{5-4}   = addr{1-0}; // imm
1009   }
1010 }
1011
1012 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1013 /// register and one whose operand is a register rotated by 8/16/24.
1014 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1015   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1016              opc, ".w\t$Rd, $Rm$rot",
1017              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1018              Requires<[IsThumb2]> {
1019    let Inst{31-27} = 0b11111;
1020    let Inst{26-23} = 0b0100;
1021    let Inst{22-20} = opcod;
1022    let Inst{19-16} = 0b1111; // Rn
1023    let Inst{15-12} = 0b1111;
1024    let Inst{7} = 1;
1025
1026    bits<2> rot;
1027    let Inst{5-4} = rot{1-0}; // rotate
1028 }
1029
1030 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1031 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1032   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1033              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1034             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1035           Requires<[HasT2ExtractPack, IsThumb2]> {
1036   bits<2> rot;
1037   let Inst{31-27} = 0b11111;
1038   let Inst{26-23} = 0b0100;
1039   let Inst{22-20} = opcod;
1040   let Inst{19-16} = 0b1111; // Rn
1041   let Inst{15-12} = 0b1111;
1042   let Inst{7} = 1;
1043   let Inst{5-4} = rot;
1044 }
1045
1046 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1047 // supported yet.
1048 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1049   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1050              opc, "\t$Rd, $Rm$rot", []>,
1051           Requires<[IsThumb2, HasT2ExtractPack]> {
1052   bits<2> rot;
1053   let Inst{31-27} = 0b11111;
1054   let Inst{26-23} = 0b0100;
1055   let Inst{22-20} = opcod;
1056   let Inst{19-16} = 0b1111; // Rn
1057   let Inst{15-12} = 0b1111;
1058   let Inst{7} = 1;
1059   let Inst{5-4} = rot;
1060 }
1061
1062 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1063 /// register and one whose operand is a register rotated by 8/16/24.
1064 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1065   : T2ThreeReg<(outs rGPR:$Rd),
1066                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1067                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1068              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1069            Requires<[HasT2ExtractPack, IsThumb2]> {
1070   bits<2> rot;
1071   let Inst{31-27} = 0b11111;
1072   let Inst{26-23} = 0b0100;
1073   let Inst{22-20} = opcod;
1074   let Inst{15-12} = 0b1111;
1075   let Inst{7} = 1;
1076   let Inst{5-4} = rot;
1077 }
1078
1079 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1080   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1081                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1082   bits<2> rot;
1083   let Inst{31-27} = 0b11111;
1084   let Inst{26-23} = 0b0100;
1085   let Inst{22-20} = opcod;
1086   let Inst{15-12} = 0b1111;
1087   let Inst{7} = 1;
1088   let Inst{5-4} = rot;
1089 }
1090
1091 //===----------------------------------------------------------------------===//
1092 // Instructions
1093 //===----------------------------------------------------------------------===//
1094
1095 //===----------------------------------------------------------------------===//
1096 //  Miscellaneous Instructions.
1097 //
1098
1099 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1100            string asm, list<dag> pattern>
1101   : T2XI<oops, iops, itin, asm, pattern> {
1102   bits<4> Rd;
1103   bits<12> label;
1104
1105   let Inst{11-8}  = Rd;
1106   let Inst{26}    = label{11};
1107   let Inst{14-12} = label{10-8};
1108   let Inst{7-0}   = label{7-0};
1109 }
1110
1111 // LEApcrel - Load a pc-relative address into a register without offending the
1112 // assembler.
1113 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1114               (ins t2adrlabel:$addr, pred:$p),
1115               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []> {
1116   let Inst{31-27} = 0b11110;
1117   let Inst{25-24} = 0b10;
1118   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1119   let Inst{22} = 0;
1120   let Inst{20} = 0;
1121   let Inst{19-16} = 0b1111; // Rn
1122   let Inst{15} = 0;
1123
1124   bits<4> Rd;
1125   bits<13> addr;
1126   let Inst{11-8} = Rd;
1127   let Inst{23}    = addr{12};
1128   let Inst{21}    = addr{12};
1129   let Inst{26}    = addr{11};
1130   let Inst{14-12} = addr{10-8};
1131   let Inst{7-0}   = addr{7-0};
1132
1133   let DecoderMethod = "DecodeT2Adr";
1134 }
1135
1136 let neverHasSideEffects = 1, isReMaterializable = 1 in
1137 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1138                                 4, IIC_iALUi, []>;
1139 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1140                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1141                                 4, IIC_iALUi,
1142                                 []>;
1143
1144
1145 //===----------------------------------------------------------------------===//
1146 //  Load / store Instructions.
1147 //
1148
1149 // Load
1150 let canFoldAsLoad = 1, isReMaterializable = 1  in
1151 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1152                       UnOpFrag<(load node:$Src)>>;
1153
1154 // Loads with zero extension
1155 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1156                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1157 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1158                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1159
1160 // Loads with sign extension
1161 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1162                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1163 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1164                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1165
1166 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1167 // Load doubleword
1168 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1169                         (ins t2addrmode_imm8s4:$addr),
1170                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1171 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1172
1173 // zextload i1 -> zextload i8
1174 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1175             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1176 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1177             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1178 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1179             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1180 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1181             (t2LDRBpci  tconstpool:$addr)>;
1182
1183 // extload -> zextload
1184 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1185 // earlier?
1186 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1187             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1188 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1189             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1190 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1191             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1192 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1193             (t2LDRBpci  tconstpool:$addr)>;
1194
1195 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1196             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1197 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1198             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1199 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1200             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1201 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1202             (t2LDRBpci  tconstpool:$addr)>;
1203
1204 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1205             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1206 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1207             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1208 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1209             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1210 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1211             (t2LDRHpci  tconstpool:$addr)>;
1212
1213 // FIXME: The destination register of the loads and stores can't be PC, but
1214 //        can be SP. We need another regclass (similar to rGPR) to represent
1215 //        that. Not a pressing issue since these are selected manually,
1216 //        not via pattern.
1217
1218 // Indexed loads
1219
1220 let mayLoad = 1, neverHasSideEffects = 1 in {
1221 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1222                             (ins t2addrmode_imm8:$addr),
1223                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1224                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1225                             []> {
1226   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1227 }
1228
1229 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1230                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1231                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1232                           "ldr", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1233
1234 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1235                             (ins t2addrmode_imm8:$addr),
1236                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1237                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1238                             []> {
1239   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1240 }
1241 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1242                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1243                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1244                           "ldrb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1245
1246 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1247                             (ins t2addrmode_imm8:$addr),
1248                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1249                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1250                             []> {
1251   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1252 }
1253 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1254                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1255                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1256                           "ldrh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1257
1258 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1259                             (ins t2addrmode_imm8:$addr),
1260                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1261                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1262                             []> {
1263   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1264 }
1265 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1266                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1267                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1268                           "ldrsb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1269
1270 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1271                             (ins t2addrmode_imm8:$addr),
1272                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1273                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1274                             []> {
1275   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1276 }
1277 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1278                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1279                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1280                           "ldrsh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1281 } // mayLoad = 1, neverHasSideEffects = 1
1282
1283 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1284 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1285 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1286   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1287           "\t$Rt, $addr", []> {
1288   bits<4> Rt;
1289   bits<13> addr;
1290   let Inst{31-27} = 0b11111;
1291   let Inst{26-25} = 0b00;
1292   let Inst{24} = signed;
1293   let Inst{23} = 0;
1294   let Inst{22-21} = type;
1295   let Inst{20} = 1; // load
1296   let Inst{19-16} = addr{12-9};
1297   let Inst{15-12} = Rt;
1298   let Inst{11} = 1;
1299   let Inst{10-8} = 0b110; // PUW.
1300   let Inst{7-0} = addr{7-0};
1301 }
1302
1303 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1304 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1305 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1306 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1307 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1308
1309 // Store
1310 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1311                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1312 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1313                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1314 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1315                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1316
1317 // Store doubleword
1318 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1319 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1320                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1321                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1322
1323 // Indexed stores
1324
1325 let mayStore = 1, neverHasSideEffects = 1 in {
1326 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1327                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1328                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1329                             "str", "\t$Rt, $addr!",
1330                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1331   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1332 }
1333 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1334                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1335                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1336                         "strh", "\t$Rt, $addr!",
1337                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1338   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1339 }
1340
1341 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1342                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1343                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1344                         "strb", "\t$Rt, $addr!",
1345                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1346   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1347 }
1348
1349 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1350                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1351                                  t2am_imm8_offset:$offset),
1352                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1353                           "str", "\t$Rt, $Rn$offset",
1354                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1355              [(set GPRnopc:$Rn_wb,
1356                   (post_store rGPR:$Rt, addr_offset_none:$Rn,
1357                               t2am_imm8_offset:$offset))]>;
1358
1359 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1360                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1361                                  t2am_imm8_offset:$offset),
1362                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1363                          "strh", "\t$Rt, $Rn$offset",
1364                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1365        [(set GPRnopc:$Rn_wb,
1366              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn,
1367                               t2am_imm8_offset:$offset))]>;
1368
1369 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1370                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1371                                  t2am_imm8_offset:$offset),
1372                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1373                          "strb", "\t$Rt, $Rn$offset",
1374                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1375         [(set GPRnopc:$Rn_wb,
1376               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn,
1377                               t2am_imm8_offset:$offset))]>;
1378
1379 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
1380 // put the patterns on the instruction definitions directly as ISel wants
1381 // the address base and offset to be separate operands, not a single
1382 // complex operand like we represent the instructions themselves. The
1383 // pseudos map between the two.
1384 let usesCustomInserter = 1,
1385     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
1386 def t2STR_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1387                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1388                4, IIC_iStore_ru,
1389       [(set GPRnopc:$Rn_wb,
1390             (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1391 def t2STRB_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1392                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1393                4, IIC_iStore_ru,
1394       [(set GPRnopc:$Rn_wb,
1395             (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1396 def t2STRH_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1397                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1398                4, IIC_iStore_ru,
1399       [(set GPRnopc:$Rn_wb,
1400             (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1401 }
1402 } // mayStore = 1, neverHasSideEffects = 1
1403
1404 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1405 // only.
1406 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1407 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1408   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1409           "\t$Rt, $addr", []> {
1410   let Inst{31-27} = 0b11111;
1411   let Inst{26-25} = 0b00;
1412   let Inst{24} = 0; // not signed
1413   let Inst{23} = 0;
1414   let Inst{22-21} = type;
1415   let Inst{20} = 0; // store
1416   let Inst{11} = 1;
1417   let Inst{10-8} = 0b110; // PUW
1418
1419   bits<4> Rt;
1420   bits<13> addr;
1421   let Inst{15-12} = Rt;
1422   let Inst{19-16} = addr{12-9};
1423   let Inst{7-0}   = addr{7-0};
1424 }
1425
1426 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1427 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1428 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1429
1430 // ldrd / strd pre / post variants
1431 // For disassembly only.
1432
1433 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1434                  (ins t2addrmode_imm8s4:$addr), IIC_iLoad_d_ru,
1435                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1436   let AsmMatchConverter = "cvtT2LdrdPre";
1437   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1438 }
1439
1440 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1441                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1442                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr$imm",
1443                  "$addr.base = $wb", []>;
1444
1445 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1446                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1447                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1448                  "$addr.base = $wb", []> {
1449   let AsmMatchConverter = "cvtT2StrdPre";
1450   let DecoderMethod = "DecodeT2STRDPreInstruction";
1451 }
1452
1453 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1454                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1455                       t2am_imm8s4_offset:$imm),
1456                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr$imm",
1457                  "$addr.base = $wb", []>;
1458
1459 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1460 // data/instruction access.  These are for disassembly only.
1461 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1462 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1463 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1464
1465   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1466                 "\t$addr",
1467               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1468     let Inst{31-25} = 0b1111100;
1469     let Inst{24} = instr;
1470     let Inst{22} = 0;
1471     let Inst{21} = write;
1472     let Inst{20} = 1;
1473     let Inst{15-12} = 0b1111;
1474
1475     bits<17> addr;
1476     let addr{12}    = 1;           // add = TRUE
1477     let Inst{19-16} = addr{16-13}; // Rn
1478     let Inst{23}    = addr{12};    // U
1479     let Inst{11-0}  = addr{11-0};  // imm12
1480   }
1481
1482   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1483                 "\t$addr",
1484             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1485     let Inst{31-25} = 0b1111100;
1486     let Inst{24} = instr;
1487     let Inst{23} = 0; // U = 0
1488     let Inst{22} = 0;
1489     let Inst{21} = write;
1490     let Inst{20} = 1;
1491     let Inst{15-12} = 0b1111;
1492     let Inst{11-8} = 0b1100;
1493
1494     bits<13> addr;
1495     let Inst{19-16} = addr{12-9}; // Rn
1496     let Inst{7-0}   = addr{7-0};  // imm8
1497   }
1498
1499   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1500                "\t$addr",
1501              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1502     let Inst{31-25} = 0b1111100;
1503     let Inst{24} = instr;
1504     let Inst{23} = 0; // add = TRUE for T1
1505     let Inst{22} = 0;
1506     let Inst{21} = write;
1507     let Inst{20} = 1;
1508     let Inst{15-12} = 0b1111;
1509     let Inst{11-6} = 0000000;
1510
1511     bits<10> addr;
1512     let Inst{19-16} = addr{9-6}; // Rn
1513     let Inst{3-0}   = addr{5-2}; // Rm
1514     let Inst{5-4}   = addr{1-0}; // imm2
1515
1516     let DecoderMethod = "DecodeT2LoadShift";
1517   }
1518 }
1519
1520 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1521 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1522 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1523
1524 //===----------------------------------------------------------------------===//
1525 //  Load / store multiple Instructions.
1526 //
1527
1528 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1529                             InstrItinClass itin_upd, bit L_bit> {
1530   def IA :
1531     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1532          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1533     bits<4>  Rn;
1534     bits<16> regs;
1535
1536     let Inst{31-27} = 0b11101;
1537     let Inst{26-25} = 0b00;
1538     let Inst{24-23} = 0b01;     // Increment After
1539     let Inst{22}    = 0;
1540     let Inst{21}    = 0;        // No writeback
1541     let Inst{20}    = L_bit;
1542     let Inst{19-16} = Rn;
1543     let Inst{15}    = 0;
1544     let Inst{14-0}  = regs{14-0};
1545   }
1546   def IA_UPD :
1547     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1548           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1549     bits<4>  Rn;
1550     bits<16> regs;
1551
1552     let Inst{31-27} = 0b11101;
1553     let Inst{26-25} = 0b00;
1554     let Inst{24-23} = 0b01;     // Increment After
1555     let Inst{22}    = 0;
1556     let Inst{21}    = 1;        // Writeback
1557     let Inst{20}    = L_bit;
1558     let Inst{19-16} = Rn;
1559     let Inst{15}    = 0;
1560     let Inst{14-0}  = regs{14-0};
1561   }
1562   def DB :
1563     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1564          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1565     bits<4>  Rn;
1566     bits<16> regs;
1567
1568     let Inst{31-27} = 0b11101;
1569     let Inst{26-25} = 0b00;
1570     let Inst{24-23} = 0b10;     // Decrement Before
1571     let Inst{22}    = 0;
1572     let Inst{21}    = 0;        // No writeback
1573     let Inst{20}    = L_bit;
1574     let Inst{19-16} = Rn;
1575     let Inst{15}    = 0;
1576     let Inst{14-0}  = regs{14-0};
1577   }
1578   def DB_UPD :
1579     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1580           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1581     bits<4>  Rn;
1582     bits<16> regs;
1583
1584     let Inst{31-27} = 0b11101;
1585     let Inst{26-25} = 0b00;
1586     let Inst{24-23} = 0b10;     // Decrement Before
1587     let Inst{22}    = 0;
1588     let Inst{21}    = 1;        // Writeback
1589     let Inst{20}    = L_bit;
1590     let Inst{19-16} = Rn;
1591     let Inst{15}    = 0;
1592     let Inst{14-0}  = regs{14-0};
1593   }
1594 }
1595
1596 let neverHasSideEffects = 1 in {
1597
1598 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1599 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1600
1601 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
1602                             InstrItinClass itin_upd, bit L_bit> {
1603   def IA :
1604     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1605          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1606     bits<4>  Rn;
1607     bits<16> regs;
1608
1609     let Inst{31-27} = 0b11101;
1610     let Inst{26-25} = 0b00;
1611     let Inst{24-23} = 0b01;     // Increment After
1612     let Inst{22}    = 0;
1613     let Inst{21}    = 0;        // No writeback
1614     let Inst{20}    = L_bit;
1615     let Inst{19-16} = Rn;
1616     let Inst{15}    = 0;
1617     let Inst{14}    = regs{14};
1618     let Inst{13}    = 0;
1619     let Inst{12-0}  = regs{12-0};
1620   }
1621   def IA_UPD :
1622     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1623           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1624     bits<4>  Rn;
1625     bits<16> regs;
1626
1627     let Inst{31-27} = 0b11101;
1628     let Inst{26-25} = 0b00;
1629     let Inst{24-23} = 0b01;     // Increment After
1630     let Inst{22}    = 0;
1631     let Inst{21}    = 1;        // Writeback
1632     let Inst{20}    = L_bit;
1633     let Inst{19-16} = Rn;
1634     let Inst{15}    = 0;
1635     let Inst{14}    = regs{14};
1636     let Inst{13}    = 0;
1637     let Inst{12-0}  = regs{12-0};
1638   }
1639   def DB :
1640     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1641          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1642     bits<4>  Rn;
1643     bits<16> regs;
1644
1645     let Inst{31-27} = 0b11101;
1646     let Inst{26-25} = 0b00;
1647     let Inst{24-23} = 0b10;     // Decrement Before
1648     let Inst{22}    = 0;
1649     let Inst{21}    = 0;        // No writeback
1650     let Inst{20}    = L_bit;
1651     let Inst{19-16} = Rn;
1652     let Inst{15}    = 0;
1653     let Inst{14}    = regs{14};
1654     let Inst{13}    = 0;
1655     let Inst{12-0}  = regs{12-0};
1656   }
1657   def DB_UPD :
1658     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1659           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1660     bits<4>  Rn;
1661     bits<16> regs;
1662
1663     let Inst{31-27} = 0b11101;
1664     let Inst{26-25} = 0b00;
1665     let Inst{24-23} = 0b10;     // Decrement Before
1666     let Inst{22}    = 0;
1667     let Inst{21}    = 1;        // Writeback
1668     let Inst{20}    = L_bit;
1669     let Inst{19-16} = Rn;
1670     let Inst{15}    = 0;
1671     let Inst{14}    = regs{14};
1672     let Inst{13}    = 0;
1673     let Inst{12-0}  = regs{12-0};
1674   }
1675 }
1676
1677
1678 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1679 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1680
1681 } // neverHasSideEffects
1682
1683
1684 //===----------------------------------------------------------------------===//
1685 //  Move Instructions.
1686 //
1687
1688 let neverHasSideEffects = 1 in
1689 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1690                    "mov", ".w\t$Rd, $Rm", []> {
1691   let Inst{31-27} = 0b11101;
1692   let Inst{26-25} = 0b01;
1693   let Inst{24-21} = 0b0010;
1694   let Inst{19-16} = 0b1111; // Rn
1695   let Inst{14-12} = 0b000;
1696   let Inst{7-4} = 0b0000;
1697 }
1698 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1699                                                  pred:$p, CPSR)>;
1700 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1701                                                pred:$p, CPSR)>;
1702
1703 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1704 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1705     AddedComplexity = 1 in
1706 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1707                    "mov", ".w\t$Rd, $imm",
1708                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1709   let Inst{31-27} = 0b11110;
1710   let Inst{25} = 0;
1711   let Inst{24-21} = 0b0010;
1712   let Inst{19-16} = 0b1111; // Rn
1713   let Inst{15} = 0;
1714 }
1715
1716 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
1717 // Use aliases to get that to play nice here.
1718 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1719                                                 pred:$p, CPSR)>;
1720 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1721                                                 pred:$p, CPSR)>;
1722
1723 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1724                                                  pred:$p, zero_reg)>;
1725 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1726                                                pred:$p, zero_reg)>;
1727
1728 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1729 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1730                    "movw", "\t$Rd, $imm",
1731                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1732   let Inst{31-27} = 0b11110;
1733   let Inst{25} = 1;
1734   let Inst{24-21} = 0b0010;
1735   let Inst{20} = 0; // The S bit.
1736   let Inst{15} = 0;
1737
1738   bits<4> Rd;
1739   bits<16> imm;
1740
1741   let Inst{11-8}  = Rd;
1742   let Inst{19-16} = imm{15-12};
1743   let Inst{26}    = imm{11};
1744   let Inst{14-12} = imm{10-8};
1745   let Inst{7-0}   = imm{7-0};
1746   let DecoderMethod = "DecodeT2MOVTWInstruction";
1747 }
1748
1749 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1750                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1751
1752 let Constraints = "$src = $Rd" in {
1753 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1754                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1755                     "movt", "\t$Rd, $imm",
1756                     [(set rGPR:$Rd,
1757                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1758   let Inst{31-27} = 0b11110;
1759   let Inst{25} = 1;
1760   let Inst{24-21} = 0b0110;
1761   let Inst{20} = 0; // The S bit.
1762   let Inst{15} = 0;
1763
1764   bits<4> Rd;
1765   bits<16> imm;
1766
1767   let Inst{11-8}  = Rd;
1768   let Inst{19-16} = imm{15-12};
1769   let Inst{26}    = imm{11};
1770   let Inst{14-12} = imm{10-8};
1771   let Inst{7-0}   = imm{7-0};
1772   let DecoderMethod = "DecodeT2MOVTWInstruction";
1773 }
1774
1775 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1776                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1777 } // Constraints
1778
1779 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1780
1781 //===----------------------------------------------------------------------===//
1782 //  Extend Instructions.
1783 //
1784
1785 // Sign extenders
1786
1787 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1788                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1789 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1790                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1791 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1792
1793 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1794                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1795 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1796                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1797 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1798
1799 // Zero extenders
1800
1801 let AddedComplexity = 16 in {
1802 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1803                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1804 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1805                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1806 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1807                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1808
1809 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1810 //        The transformation should probably be done as a combiner action
1811 //        instead so we can include a check for masking back in the upper
1812 //        eight bits of the source into the lower eight bits of the result.
1813 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1814 //            (t2UXTB16 rGPR:$Src, 3)>,
1815 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1816 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1817             (t2UXTB16 rGPR:$Src, 1)>,
1818         Requires<[HasT2ExtractPack, IsThumb2]>;
1819
1820 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1821                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1822 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1823                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1824 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1825 }
1826
1827 //===----------------------------------------------------------------------===//
1828 //  Arithmetic Instructions.
1829 //
1830
1831 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1832                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1833 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1834                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1835
1836 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1837 //
1838 // Currently, t2ADDS/t2SUBS are pseudo opcodes that exist only in the
1839 // selection DAG. They are "lowered" to real t2ADD/t2SUB opcodes by
1840 // AdjustInstrPostInstrSelection where we determine whether or not to
1841 // set the "s" bit based on CPSR liveness.
1842 //
1843 // FIXME: Eliminate t2ADDS/t2SUBS pseudo opcodes after adding tablegen
1844 // support for an optional CPSR definition that corresponds to the DAG
1845 // node's second value. We can then eliminate the implicit def of CPSR.
1846 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1847                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1848                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1849 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1850                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1851                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1852
1853 let hasPostISelHook = 1 in {
1854 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1855               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1856 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1857               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1858 }
1859
1860 // RSB
1861 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1862                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1863
1864 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1865 // CPSR and the implicit def of CPSR is not needed.
1866 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1867                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1868
1869 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1870 // The assume-no-carry-in form uses the negation of the input since add/sub
1871 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1872 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1873 // details.
1874 // The AddedComplexity preferences the first variant over the others since
1875 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1876 let AddedComplexity = 1 in
1877 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1878             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1879 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1880             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1881 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1882             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1883 let AddedComplexity = 1 in
1884 def : T2Pat<(ARMaddc    rGPR:$src, imm0_255_neg:$imm),
1885             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1886 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1887             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1888 // The with-carry-in form matches bitwise not instead of the negation.
1889 // Effectively, the inverse interpretation of the carry flag already accounts
1890 // for part of the negation.
1891 let AddedComplexity = 1 in
1892 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1893             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1894 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1895             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1896
1897 // Select Bytes -- for disassembly only
1898
1899 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1900                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1901           Requires<[IsThumb2, HasThumb2DSP]> {
1902   let Inst{31-27} = 0b11111;
1903   let Inst{26-24} = 0b010;
1904   let Inst{23} = 0b1;
1905   let Inst{22-20} = 0b010;
1906   let Inst{15-12} = 0b1111;
1907   let Inst{7} = 0b1;
1908   let Inst{6-4} = 0b000;
1909 }
1910
1911 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1912 // And Miscellaneous operations -- for disassembly only
1913 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1914               list<dag> pat = [/* For disassembly only; pattern left blank */],
1915               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1916               string asm = "\t$Rd, $Rn, $Rm">
1917   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1918     Requires<[IsThumb2, HasThumb2DSP]> {
1919   let Inst{31-27} = 0b11111;
1920   let Inst{26-23} = 0b0101;
1921   let Inst{22-20} = op22_20;
1922   let Inst{15-12} = 0b1111;
1923   let Inst{7-4} = op7_4;
1924
1925   bits<4> Rd;
1926   bits<4> Rn;
1927   bits<4> Rm;
1928
1929   let Inst{11-8}  = Rd;
1930   let Inst{19-16} = Rn;
1931   let Inst{3-0}   = Rm;
1932 }
1933
1934 // Saturating add/subtract -- for disassembly only
1935
1936 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1937                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
1938                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1939 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1940 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1941 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1942 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
1943                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1944 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
1945                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1946 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1947 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1948                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
1949                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1950 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1951 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1952 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1953 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1954 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1955 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1956 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1957 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1958
1959 // Signed/Unsigned add/subtract -- for disassembly only
1960
1961 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1962 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1963 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1964 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1965 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1966 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1967 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1968 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1969 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1970 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1971 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1972 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1973
1974 // Signed/Unsigned halving add/subtract -- for disassembly only
1975
1976 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1977 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1978 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1979 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1980 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1981 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1982 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1983 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1984 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1985 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1986 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1987 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1988
1989 // Helper class for disassembly only
1990 // A6.3.16 & A6.3.17
1991 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1992 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1993   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1994   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
1995   let Inst{31-27} = 0b11111;
1996   let Inst{26-24} = 0b011;
1997   let Inst{23}    = long;
1998   let Inst{22-20} = op22_20;
1999   let Inst{7-4}   = op7_4;
2000 }
2001
2002 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2003   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2004   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2005   let Inst{31-27} = 0b11111;
2006   let Inst{26-24} = 0b011;
2007   let Inst{23}    = long;
2008   let Inst{22-20} = op22_20;
2009   let Inst{7-4}   = op7_4;
2010 }
2011
2012 // Unsigned Sum of Absolute Differences [and Accumulate].
2013 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2014                                            (ins rGPR:$Rn, rGPR:$Rm),
2015                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
2016           Requires<[IsThumb2, HasThumb2DSP]> {
2017   let Inst{15-12} = 0b1111;
2018 }
2019 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2020                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2021                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
2022           Requires<[IsThumb2, HasThumb2DSP]>;
2023
2024 // Signed/Unsigned saturate.
2025 class T2SatI<dag oops, dag iops, InstrItinClass itin,
2026            string opc, string asm, list<dag> pattern>
2027   : T2I<oops, iops, itin, opc, asm, pattern> {
2028   bits<4> Rd;
2029   bits<4> Rn;
2030   bits<5> sat_imm;
2031   bits<7> sh;
2032
2033   let Inst{11-8}  = Rd;
2034   let Inst{19-16} = Rn;
2035   let Inst{4-0}   = sat_imm;
2036   let Inst{21}    = sh{5};
2037   let Inst{14-12} = sh{4-2};
2038   let Inst{7-6}   = sh{1-0};
2039 }
2040
2041 def t2SSAT: T2SatI<
2042               (outs rGPR:$Rd),
2043               (ins imm1_32:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2044               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2045   let Inst{31-27} = 0b11110;
2046   let Inst{25-22} = 0b1100;
2047   let Inst{20} = 0;
2048   let Inst{15} = 0;
2049   let Inst{5}  = 0;
2050 }
2051
2052 def t2SSAT16: T2SatI<
2053                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
2054                 "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
2055           Requires<[IsThumb2, HasThumb2DSP]> {
2056   let Inst{31-27} = 0b11110;
2057   let Inst{25-22} = 0b1100;
2058   let Inst{20} = 0;
2059   let Inst{15} = 0;
2060   let Inst{21} = 1;        // sh = '1'
2061   let Inst{14-12} = 0b000; // imm3 = '000'
2062   let Inst{7-6} = 0b00;    // imm2 = '00'
2063   let Inst{5-4} = 0b00;
2064 }
2065
2066 def t2USAT: T2SatI<
2067                (outs rGPR:$Rd),
2068                (ins imm0_31:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2069                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2070   let Inst{31-27} = 0b11110;
2071   let Inst{25-22} = 0b1110;
2072   let Inst{20} = 0;
2073   let Inst{15} = 0;
2074 }
2075
2076 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins imm0_15:$sat_imm, rGPR:$Rn),
2077                      NoItinerary,
2078                      "usat16", "\t$Rd, $sat_imm, $Rn", []>,
2079           Requires<[IsThumb2, HasThumb2DSP]> {
2080   let Inst{31-22} = 0b1111001110;
2081   let Inst{20} = 0;
2082   let Inst{15} = 0;
2083   let Inst{21} = 1;        // sh = '1'
2084   let Inst{14-12} = 0b000; // imm3 = '000'
2085   let Inst{7-6} = 0b00;    // imm2 = '00'
2086   let Inst{5-4} = 0b00;
2087 }
2088
2089 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2090 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2091
2092 //===----------------------------------------------------------------------===//
2093 //  Shift and rotate Instructions.
2094 //
2095
2096 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
2097                         BinOpFrag<(shl  node:$LHS, node:$RHS)>, "t2LSL">;
2098 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
2099                         BinOpFrag<(srl  node:$LHS, node:$RHS)>, "t2LSR">;
2100 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2101                         BinOpFrag<(sra  node:$LHS, node:$RHS)>, "t2ASR">;
2102 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2103                         BinOpFrag<(rotr node:$LHS, node:$RHS)>, "t2ROR">;
2104
2105 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2106 def : Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2107           (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2108
2109 let Uses = [CPSR] in {
2110 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2111                    "rrx", "\t$Rd, $Rm",
2112                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
2113   let Inst{31-27} = 0b11101;
2114   let Inst{26-25} = 0b01;
2115   let Inst{24-21} = 0b0010;
2116   let Inst{19-16} = 0b1111; // Rn
2117   let Inst{14-12} = 0b000;
2118   let Inst{7-4} = 0b0011;
2119 }
2120 }
2121
2122 let isCodeGenOnly = 1, Defs = [CPSR] in {
2123 def t2MOVsrl_flag : T2TwoRegShiftImm<
2124                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2125                         "lsrs", ".w\t$Rd, $Rm, #1",
2126                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2127   let Inst{31-27} = 0b11101;
2128   let Inst{26-25} = 0b01;
2129   let Inst{24-21} = 0b0010;
2130   let Inst{20} = 1; // The S bit.
2131   let Inst{19-16} = 0b1111; // Rn
2132   let Inst{5-4} = 0b01; // Shift type.
2133   // Shift amount = Inst{14-12:7-6} = 1.
2134   let Inst{14-12} = 0b000;
2135   let Inst{7-6} = 0b01;
2136 }
2137 def t2MOVsra_flag : T2TwoRegShiftImm<
2138                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2139                         "asrs", ".w\t$Rd, $Rm, #1",
2140                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2141   let Inst{31-27} = 0b11101;
2142   let Inst{26-25} = 0b01;
2143   let Inst{24-21} = 0b0010;
2144   let Inst{20} = 1; // The S bit.
2145   let Inst{19-16} = 0b1111; // Rn
2146   let Inst{5-4} = 0b10; // Shift type.
2147   // Shift amount = Inst{14-12:7-6} = 1.
2148   let Inst{14-12} = 0b000;
2149   let Inst{7-6} = 0b01;
2150 }
2151 }
2152
2153 //===----------------------------------------------------------------------===//
2154 //  Bitwise Instructions.
2155 //
2156
2157 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2158                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2159                             BinOpFrag<(and node:$LHS, node:$RHS)>, "t2AND", 1>;
2160 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2161                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2162                             BinOpFrag<(or  node:$LHS, node:$RHS)>, "t2ORR", 1>;
2163 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2164                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2165                             BinOpFrag<(xor node:$LHS, node:$RHS)>, "t2EOR", 1>;
2166
2167 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2168                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2169                             BinOpFrag<(and node:$LHS, (not node:$RHS))>,
2170                             "t2BIC">;
2171
2172 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2173               string opc, string asm, list<dag> pattern>
2174     : T2I<oops, iops, itin, opc, asm, pattern> {
2175   bits<4> Rd;
2176   bits<5> msb;
2177   bits<5> lsb;
2178
2179   let Inst{11-8}  = Rd;
2180   let Inst{4-0}   = msb{4-0};
2181   let Inst{14-12} = lsb{4-2};
2182   let Inst{7-6}   = lsb{1-0};
2183 }
2184
2185 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2186               string opc, string asm, list<dag> pattern>
2187     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2188   bits<4> Rn;
2189
2190   let Inst{19-16} = Rn;
2191 }
2192
2193 let Constraints = "$src = $Rd" in
2194 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2195                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2196                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2197   let Inst{31-27} = 0b11110;
2198   let Inst{26} = 0; // should be 0.
2199   let Inst{25} = 1;
2200   let Inst{24-20} = 0b10110;
2201   let Inst{19-16} = 0b1111; // Rn
2202   let Inst{15} = 0;
2203   let Inst{5} = 0; // should be 0.
2204
2205   bits<10> imm;
2206   let msb{4-0} = imm{9-5};
2207   let lsb{4-0} = imm{4-0};
2208 }
2209
2210 def t2SBFX: T2TwoRegBitFI<
2211                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2212                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2213   let Inst{31-27} = 0b11110;
2214   let Inst{25} = 1;
2215   let Inst{24-20} = 0b10100;
2216   let Inst{15} = 0;
2217 }
2218
2219 def t2UBFX: T2TwoRegBitFI<
2220                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2221                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2222   let Inst{31-27} = 0b11110;
2223   let Inst{25} = 1;
2224   let Inst{24-20} = 0b11100;
2225   let Inst{15} = 0;
2226 }
2227
2228 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2229 let Constraints = "$src = $Rd" in {
2230   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2231                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2232                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2233                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2234                                    bf_inv_mask_imm:$imm))]> {
2235     let Inst{31-27} = 0b11110;
2236     let Inst{26} = 0; // should be 0.
2237     let Inst{25} = 1;
2238     let Inst{24-20} = 0b10110;
2239     let Inst{15} = 0;
2240     let Inst{5} = 0; // should be 0.
2241
2242     bits<10> imm;
2243     let msb{4-0} = imm{9-5};
2244     let lsb{4-0} = imm{4-0};
2245   }
2246 }
2247
2248 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2249                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2250                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>,
2251                           "t2ORN", 0, "">;
2252
2253 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
2254 /// unary operation that produces a value. These are predicable and can be
2255 /// changed to modify CPSR.
2256 multiclass T2I_un_irs<bits<4> opcod, string opc,
2257                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
2258                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
2259    // shifted imm
2260    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
2261                 opc, "\t$Rd, $imm",
2262                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
2263      let isAsCheapAsAMove = Cheap;
2264      let isReMaterializable = ReMat;
2265      let Inst{31-27} = 0b11110;
2266      let Inst{25} = 0;
2267      let Inst{24-21} = opcod;
2268      let Inst{19-16} = 0b1111; // Rn
2269      let Inst{15} = 0;
2270    }
2271    // register
2272    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
2273                 opc, ".w\t$Rd, $Rm",
2274                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
2275      let Inst{31-27} = 0b11101;
2276      let Inst{26-25} = 0b01;
2277      let Inst{24-21} = opcod;
2278      let Inst{19-16} = 0b1111; // Rn
2279      let Inst{14-12} = 0b000; // imm3
2280      let Inst{7-6} = 0b00; // imm2
2281      let Inst{5-4} = 0b00; // type
2282    }
2283    // shifted register
2284    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
2285                 opc, ".w\t$Rd, $ShiftedRm",
2286                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
2287      let Inst{31-27} = 0b11101;
2288      let Inst{26-25} = 0b01;
2289      let Inst{24-21} = opcod;
2290      let Inst{19-16} = 0b1111; // Rn
2291    }
2292 }
2293
2294 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2295 let AddedComplexity = 1 in
2296 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2297                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2298                           UnOpFrag<(not node:$Src)>, 1, 1>;
2299
2300 let AddedComplexity = 1 in
2301 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2302             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2303
2304 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2305 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2306             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2307             Requires<[IsThumb2]>;
2308
2309 def : T2Pat<(t2_so_imm_not:$src),
2310             (t2MVNi t2_so_imm_not:$src)>;
2311
2312 //===----------------------------------------------------------------------===//
2313 //  Multiply Instructions.
2314 //
2315 let isCommutable = 1 in
2316 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2317                 "mul", "\t$Rd, $Rn, $Rm",
2318                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2319   let Inst{31-27} = 0b11111;
2320   let Inst{26-23} = 0b0110;
2321   let Inst{22-20} = 0b000;
2322   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2323   let Inst{7-4} = 0b0000; // Multiply
2324 }
2325
2326 def t2MLA: T2FourReg<
2327                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2328                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2329                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2330   let Inst{31-27} = 0b11111;
2331   let Inst{26-23} = 0b0110;
2332   let Inst{22-20} = 0b000;
2333   let Inst{7-4} = 0b0000; // Multiply
2334 }
2335
2336 def t2MLS: T2FourReg<
2337                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2338                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2339                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2340   let Inst{31-27} = 0b11111;
2341   let Inst{26-23} = 0b0110;
2342   let Inst{22-20} = 0b000;
2343   let Inst{7-4} = 0b0001; // Multiply and Subtract
2344 }
2345
2346 // Extra precision multiplies with low / high results
2347 let neverHasSideEffects = 1 in {
2348 let isCommutable = 1 in {
2349 def t2SMULL : T2MulLong<0b000, 0b0000,
2350                   (outs rGPR:$RdLo, rGPR:$RdHi),
2351                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2352                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2353
2354 def t2UMULL : T2MulLong<0b010, 0b0000,
2355                   (outs rGPR:$RdLo, rGPR:$RdHi),
2356                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2357                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2358 } // isCommutable
2359
2360 // Multiply + accumulate
2361 def t2SMLAL : T2MulLong<0b100, 0b0000,
2362                   (outs rGPR:$RdLo, rGPR:$RdHi),
2363                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2364                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2365
2366 def t2UMLAL : T2MulLong<0b110, 0b0000,
2367                   (outs rGPR:$RdLo, rGPR:$RdHi),
2368                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2369                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2370
2371 def t2UMAAL : T2MulLong<0b110, 0b0110,
2372                   (outs rGPR:$RdLo, rGPR:$RdHi),
2373                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2374                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2375           Requires<[IsThumb2, HasThumb2DSP]>;
2376 } // neverHasSideEffects
2377
2378 // Rounding variants of the below included for disassembly only
2379
2380 // Most significant word multiply
2381 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2382                   "smmul", "\t$Rd, $Rn, $Rm",
2383                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2384           Requires<[IsThumb2, HasThumb2DSP]> {
2385   let Inst{31-27} = 0b11111;
2386   let Inst{26-23} = 0b0110;
2387   let Inst{22-20} = 0b101;
2388   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2389   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2390 }
2391
2392 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2393                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2394           Requires<[IsThumb2, HasThumb2DSP]> {
2395   let Inst{31-27} = 0b11111;
2396   let Inst{26-23} = 0b0110;
2397   let Inst{22-20} = 0b101;
2398   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2399   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2400 }
2401
2402 def t2SMMLA : T2FourReg<
2403         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2404                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2405                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2406           Requires<[IsThumb2, HasThumb2DSP]> {
2407   let Inst{31-27} = 0b11111;
2408   let Inst{26-23} = 0b0110;
2409   let Inst{22-20} = 0b101;
2410   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2411 }
2412
2413 def t2SMMLAR: T2FourReg<
2414         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2415                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2416           Requires<[IsThumb2, HasThumb2DSP]> {
2417   let Inst{31-27} = 0b11111;
2418   let Inst{26-23} = 0b0110;
2419   let Inst{22-20} = 0b101;
2420   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2421 }
2422
2423 def t2SMMLS: T2FourReg<
2424         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2425                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2426                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2427           Requires<[IsThumb2, HasThumb2DSP]> {
2428   let Inst{31-27} = 0b11111;
2429   let Inst{26-23} = 0b0110;
2430   let Inst{22-20} = 0b110;
2431   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2432 }
2433
2434 def t2SMMLSR:T2FourReg<
2435         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2436                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2437           Requires<[IsThumb2, HasThumb2DSP]> {
2438   let Inst{31-27} = 0b11111;
2439   let Inst{26-23} = 0b0110;
2440   let Inst{22-20} = 0b110;
2441   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2442 }
2443
2444 multiclass T2I_smul<string opc, PatFrag opnode> {
2445   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2446               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2447               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2448                                       (sext_inreg rGPR:$Rm, i16)))]>,
2449           Requires<[IsThumb2, HasThumb2DSP]> {
2450     let Inst{31-27} = 0b11111;
2451     let Inst{26-23} = 0b0110;
2452     let Inst{22-20} = 0b001;
2453     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2454     let Inst{7-6} = 0b00;
2455     let Inst{5-4} = 0b00;
2456   }
2457
2458   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2459               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2460               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2461                                       (sra rGPR:$Rm, (i32 16))))]>,
2462           Requires<[IsThumb2, HasThumb2DSP]> {
2463     let Inst{31-27} = 0b11111;
2464     let Inst{26-23} = 0b0110;
2465     let Inst{22-20} = 0b001;
2466     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2467     let Inst{7-6} = 0b00;
2468     let Inst{5-4} = 0b01;
2469   }
2470
2471   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2472               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2473               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2474                                       (sext_inreg rGPR:$Rm, i16)))]>,
2475           Requires<[IsThumb2, HasThumb2DSP]> {
2476     let Inst{31-27} = 0b11111;
2477     let Inst{26-23} = 0b0110;
2478     let Inst{22-20} = 0b001;
2479     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2480     let Inst{7-6} = 0b00;
2481     let Inst{5-4} = 0b10;
2482   }
2483
2484   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2485               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2486               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2487                                       (sra rGPR:$Rm, (i32 16))))]>,
2488           Requires<[IsThumb2, HasThumb2DSP]> {
2489     let Inst{31-27} = 0b11111;
2490     let Inst{26-23} = 0b0110;
2491     let Inst{22-20} = 0b001;
2492     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2493     let Inst{7-6} = 0b00;
2494     let Inst{5-4} = 0b11;
2495   }
2496
2497   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2498               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2499               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2500                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2501           Requires<[IsThumb2, HasThumb2DSP]> {
2502     let Inst{31-27} = 0b11111;
2503     let Inst{26-23} = 0b0110;
2504     let Inst{22-20} = 0b011;
2505     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2506     let Inst{7-6} = 0b00;
2507     let Inst{5-4} = 0b00;
2508   }
2509
2510   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2511               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2512               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2513                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2514           Requires<[IsThumb2, HasThumb2DSP]> {
2515     let Inst{31-27} = 0b11111;
2516     let Inst{26-23} = 0b0110;
2517     let Inst{22-20} = 0b011;
2518     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2519     let Inst{7-6} = 0b00;
2520     let Inst{5-4} = 0b01;
2521   }
2522 }
2523
2524
2525 multiclass T2I_smla<string opc, PatFrag opnode> {
2526   def BB : T2FourReg<
2527         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2528               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2529               [(set rGPR:$Rd, (add rGPR:$Ra,
2530                                (opnode (sext_inreg rGPR:$Rn, i16),
2531                                        (sext_inreg rGPR:$Rm, i16))))]>,
2532           Requires<[IsThumb2, HasThumb2DSP]> {
2533     let Inst{31-27} = 0b11111;
2534     let Inst{26-23} = 0b0110;
2535     let Inst{22-20} = 0b001;
2536     let Inst{7-6} = 0b00;
2537     let Inst{5-4} = 0b00;
2538   }
2539
2540   def BT : T2FourReg<
2541        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2542              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2543              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2544                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2545           Requires<[IsThumb2, HasThumb2DSP]> {
2546     let Inst{31-27} = 0b11111;
2547     let Inst{26-23} = 0b0110;
2548     let Inst{22-20} = 0b001;
2549     let Inst{7-6} = 0b00;
2550     let Inst{5-4} = 0b01;
2551   }
2552
2553   def TB : T2FourReg<
2554         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2555               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2556               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2557                                                (sext_inreg rGPR:$Rm, i16))))]>,
2558           Requires<[IsThumb2, HasThumb2DSP]> {
2559     let Inst{31-27} = 0b11111;
2560     let Inst{26-23} = 0b0110;
2561     let Inst{22-20} = 0b001;
2562     let Inst{7-6} = 0b00;
2563     let Inst{5-4} = 0b10;
2564   }
2565
2566   def TT : T2FourReg<
2567         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2568               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2569              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2570                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2571           Requires<[IsThumb2, HasThumb2DSP]> {
2572     let Inst{31-27} = 0b11111;
2573     let Inst{26-23} = 0b0110;
2574     let Inst{22-20} = 0b001;
2575     let Inst{7-6} = 0b00;
2576     let Inst{5-4} = 0b11;
2577   }
2578
2579   def WB : T2FourReg<
2580         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2581               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2582               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2583                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2584           Requires<[IsThumb2, HasThumb2DSP]> {
2585     let Inst{31-27} = 0b11111;
2586     let Inst{26-23} = 0b0110;
2587     let Inst{22-20} = 0b011;
2588     let Inst{7-6} = 0b00;
2589     let Inst{5-4} = 0b00;
2590   }
2591
2592   def WT : T2FourReg<
2593         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2594               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2595               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2596                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2597           Requires<[IsThumb2, HasThumb2DSP]> {
2598     let Inst{31-27} = 0b11111;
2599     let Inst{26-23} = 0b0110;
2600     let Inst{22-20} = 0b011;
2601     let Inst{7-6} = 0b00;
2602     let Inst{5-4} = 0b01;
2603   }
2604 }
2605
2606 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2607 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2608
2609 // Halfword multiple accumulate long: SMLAL<x><y>
2610 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2611          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2612            [/* For disassembly only; pattern left blank */]>,
2613           Requires<[IsThumb2, HasThumb2DSP]>;
2614 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2615          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2616            [/* For disassembly only; pattern left blank */]>,
2617           Requires<[IsThumb2, HasThumb2DSP]>;
2618 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2619          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2620            [/* For disassembly only; pattern left blank */]>,
2621           Requires<[IsThumb2, HasThumb2DSP]>;
2622 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2623          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2624            [/* For disassembly only; pattern left blank */]>,
2625           Requires<[IsThumb2, HasThumb2DSP]>;
2626
2627 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2628 def t2SMUAD: T2ThreeReg_mac<
2629             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2630             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2631           Requires<[IsThumb2, HasThumb2DSP]> {
2632   let Inst{15-12} = 0b1111;
2633 }
2634 def t2SMUADX:T2ThreeReg_mac<
2635             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2636             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2637           Requires<[IsThumb2, HasThumb2DSP]> {
2638   let Inst{15-12} = 0b1111;
2639 }
2640 def t2SMUSD: T2ThreeReg_mac<
2641             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2642             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2643           Requires<[IsThumb2, HasThumb2DSP]> {
2644   let Inst{15-12} = 0b1111;
2645 }
2646 def t2SMUSDX:T2ThreeReg_mac<
2647             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2648             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2649           Requires<[IsThumb2, HasThumb2DSP]> {
2650   let Inst{15-12} = 0b1111;
2651 }
2652 def t2SMLAD   : T2FourReg_mac<
2653             0, 0b010, 0b0000, (outs rGPR:$Rd),
2654             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2655             "\t$Rd, $Rn, $Rm, $Ra", []>,
2656           Requires<[IsThumb2, HasThumb2DSP]>;
2657 def t2SMLADX  : T2FourReg_mac<
2658             0, 0b010, 0b0001, (outs rGPR:$Rd),
2659             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2660             "\t$Rd, $Rn, $Rm, $Ra", []>,
2661           Requires<[IsThumb2, HasThumb2DSP]>;
2662 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2663             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2664             "\t$Rd, $Rn, $Rm, $Ra", []>,
2665           Requires<[IsThumb2, HasThumb2DSP]>;
2666 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2667             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2668             "\t$Rd, $Rn, $Rm, $Ra", []>,
2669           Requires<[IsThumb2, HasThumb2DSP]>;
2670 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2671                         (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64, "smlald",
2672                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2673           Requires<[IsThumb2, HasThumb2DSP]>;
2674 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2675                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaldx",
2676                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2677           Requires<[IsThumb2, HasThumb2DSP]>;
2678 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2679                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlsld",
2680                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2681           Requires<[IsThumb2, HasThumb2DSP]>;
2682 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2683                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2684                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2685           Requires<[IsThumb2, HasThumb2DSP]>;
2686
2687 //===----------------------------------------------------------------------===//
2688 //  Division Instructions.
2689 //  Signed and unsigned division on v7-M
2690 //
2691 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2692                  "sdiv", "\t$Rd, $Rn, $Rm",
2693                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2694                  Requires<[HasDivide, IsThumb2]> {
2695   let Inst{31-27} = 0b11111;
2696   let Inst{26-21} = 0b011100;
2697   let Inst{20} = 0b1;
2698   let Inst{15-12} = 0b1111;
2699   let Inst{7-4} = 0b1111;
2700 }
2701
2702 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2703                  "udiv", "\t$Rd, $Rn, $Rm",
2704                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2705                  Requires<[HasDivide, IsThumb2]> {
2706   let Inst{31-27} = 0b11111;
2707   let Inst{26-21} = 0b011101;
2708   let Inst{20} = 0b1;
2709   let Inst{15-12} = 0b1111;
2710   let Inst{7-4} = 0b1111;
2711 }
2712
2713 //===----------------------------------------------------------------------===//
2714 //  Misc. Arithmetic Instructions.
2715 //
2716
2717 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2718       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2719   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2720   let Inst{31-27} = 0b11111;
2721   let Inst{26-22} = 0b01010;
2722   let Inst{21-20} = op1;
2723   let Inst{15-12} = 0b1111;
2724   let Inst{7-6} = 0b10;
2725   let Inst{5-4} = op2;
2726   let Rn{3-0} = Rm;
2727 }
2728
2729 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2730                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2731
2732 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2733                       "rbit", "\t$Rd, $Rm",
2734                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2735
2736 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2737                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2738
2739 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2740                        "rev16", ".w\t$Rd, $Rm",
2741                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2742
2743 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2744                        "revsh", ".w\t$Rd, $Rm",
2745                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2746
2747 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2748                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2749             (t2REVSH rGPR:$Rm)>;
2750
2751 def t2PKHBT : T2ThreeReg<
2752             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_lsl_amt:$sh),
2753                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2754                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2755                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2756                                            0xFFFF0000)))]>,
2757                   Requires<[HasT2ExtractPack, IsThumb2]> {
2758   let Inst{31-27} = 0b11101;
2759   let Inst{26-25} = 0b01;
2760   let Inst{24-20} = 0b01100;
2761   let Inst{5} = 0; // BT form
2762   let Inst{4} = 0;
2763
2764   bits<5> sh;
2765   let Inst{14-12} = sh{4-2};
2766   let Inst{7-6}   = sh{1-0};
2767 }
2768
2769 // Alternate cases for PKHBT where identities eliminate some nodes.
2770 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2771             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2772             Requires<[HasT2ExtractPack, IsThumb2]>;
2773 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2774             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2775             Requires<[HasT2ExtractPack, IsThumb2]>;
2776
2777 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2778 // will match the pattern below.
2779 def t2PKHTB : T2ThreeReg<
2780                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_asr_amt:$sh),
2781                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2782                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2783                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2784                                             0xFFFF)))]>,
2785                   Requires<[HasT2ExtractPack, IsThumb2]> {
2786   let Inst{31-27} = 0b11101;
2787   let Inst{26-25} = 0b01;
2788   let Inst{24-20} = 0b01100;
2789   let Inst{5} = 1; // TB form
2790   let Inst{4} = 0;
2791
2792   bits<5> sh;
2793   let Inst{14-12} = sh{4-2};
2794   let Inst{7-6}   = sh{1-0};
2795 }
2796
2797 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2798 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2799 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2800             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2801             Requires<[HasT2ExtractPack, IsThumb2]>;
2802 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2803                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2804             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2805             Requires<[HasT2ExtractPack, IsThumb2]>;
2806
2807 //===----------------------------------------------------------------------===//
2808 //  Comparison Instructions...
2809 //
2810 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2811                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2812                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>, "t2CMP">;
2813
2814 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2815             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2816 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2817             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2818 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2819             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2820
2821 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2822 //       Compare-to-zero still works out, just not the relationals
2823 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2824 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2825 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2826                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2827                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>,
2828                           "t2CMNz">;
2829
2830 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2831 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2832
2833 def : T2Pat<(ARMcmpZ  GPRnopc:$src, t2_so_imm_neg:$imm),
2834             (t2CMNzri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2835
2836 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2837                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2838                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>,
2839                           "t2TST">;
2840 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2841                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2842                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>,
2843                           "t2TEQ">;
2844
2845 // Conditional moves
2846 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2847 // a two-value operand where a dag node expects two operands. :(
2848 let neverHasSideEffects = 1 in {
2849 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2850                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2851                             4, IIC_iCMOVr,
2852    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2853                 RegConstraint<"$false = $Rd">;
2854
2855 let isMoveImm = 1 in
2856 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2857                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2858                    4, IIC_iCMOVi,
2859 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2860                    RegConstraint<"$false = $Rd">;
2861
2862 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2863 let isCodeGenOnly = 1 in {
2864 let isMoveImm = 1 in
2865 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2866                       IIC_iCMOVi,
2867                       "movw", "\t$Rd, $imm", []>,
2868                       RegConstraint<"$false = $Rd"> {
2869   let Inst{31-27} = 0b11110;
2870   let Inst{25} = 1;
2871   let Inst{24-21} = 0b0010;
2872   let Inst{20} = 0; // The S bit.
2873   let Inst{15} = 0;
2874
2875   bits<4> Rd;
2876   bits<16> imm;
2877
2878   let Inst{11-8}  = Rd;
2879   let Inst{19-16} = imm{15-12};
2880   let Inst{26}    = imm{11};
2881   let Inst{14-12} = imm{10-8};
2882   let Inst{7-0}   = imm{7-0};
2883 }
2884
2885 let isMoveImm = 1 in
2886 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2887                                (ins rGPR:$false, i32imm:$src, pred:$p),
2888                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
2889
2890 let isMoveImm = 1 in
2891 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2892                    IIC_iCMOVi, "mvn", ".w\t$Rd, $imm",
2893 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
2894                    imm:$cc, CCR:$ccr))*/]>,
2895                    RegConstraint<"$false = $Rd"> {
2896   let Inst{31-27} = 0b11110;
2897   let Inst{25} = 0;
2898   let Inst{24-21} = 0b0011;
2899   let Inst{20} = 0; // The S bit.
2900   let Inst{19-16} = 0b1111; // Rn
2901   let Inst{15} = 0;
2902 }
2903
2904 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2905                    string opc, string asm, list<dag> pattern>
2906   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2907   let Inst{31-27} = 0b11101;
2908   let Inst{26-25} = 0b01;
2909   let Inst{24-21} = 0b0010;
2910   let Inst{20} = 0; // The S bit.
2911   let Inst{19-16} = 0b1111; // Rn
2912   let Inst{5-4} = opcod; // Shift type.
2913 }
2914 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2915                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2916                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2917                  RegConstraint<"$false = $Rd">;
2918 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2919                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2920                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2921                  RegConstraint<"$false = $Rd">;
2922 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2923                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2924                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2925                  RegConstraint<"$false = $Rd">;
2926 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2927                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2928                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2929                  RegConstraint<"$false = $Rd">;
2930 } // isCodeGenOnly = 1
2931 } // neverHasSideEffects
2932
2933 //===----------------------------------------------------------------------===//
2934 // Atomic operations intrinsics
2935 //
2936
2937 // memory barriers protect the atomic sequences
2938 let hasSideEffects = 1 in {
2939 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2940                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2941                   Requires<[IsThumb, HasDB]> {
2942   bits<4> opt;
2943   let Inst{31-4} = 0xf3bf8f5;
2944   let Inst{3-0} = opt;
2945 }
2946 }
2947
2948 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2949                   "dsb", "\t$opt", []>,
2950                   Requires<[IsThumb, HasDB]> {
2951   bits<4> opt;
2952   let Inst{31-4} = 0xf3bf8f4;
2953   let Inst{3-0} = opt;
2954 }
2955
2956 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2957                   "isb", "\t$opt",
2958                   []>, Requires<[IsThumb2, HasDB]> {
2959   bits<4> opt;
2960   let Inst{31-4} = 0xf3bf8f6;
2961   let Inst{3-0} = opt;
2962 }
2963
2964 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2965                 InstrItinClass itin, string opc, string asm, string cstr,
2966                 list<dag> pattern, bits<4> rt2 = 0b1111>
2967   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2968   let Inst{31-27} = 0b11101;
2969   let Inst{26-20} = 0b0001101;
2970   let Inst{11-8} = rt2;
2971   let Inst{7-6} = 0b01;
2972   let Inst{5-4} = opcod;
2973   let Inst{3-0} = 0b1111;
2974
2975   bits<4> addr;
2976   bits<4> Rt;
2977   let Inst{19-16} = addr;
2978   let Inst{15-12} = Rt;
2979 }
2980 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2981                 InstrItinClass itin, string opc, string asm, string cstr,
2982                 list<dag> pattern, bits<4> rt2 = 0b1111>
2983   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2984   let Inst{31-27} = 0b11101;
2985   let Inst{26-20} = 0b0001100;
2986   let Inst{11-8} = rt2;
2987   let Inst{7-6} = 0b01;
2988   let Inst{5-4} = opcod;
2989
2990   bits<4> Rd;
2991   bits<4> addr;
2992   bits<4> Rt;
2993   let Inst{3-0}  = Rd;
2994   let Inst{19-16} = addr;
2995   let Inst{15-12} = Rt;
2996 }
2997
2998 let mayLoad = 1 in {
2999 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3000                          AddrModeNone, 4, NoItinerary,
3001                          "ldrexb", "\t$Rt, $addr", "", []>;
3002 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3003                          AddrModeNone, 4, NoItinerary,
3004                          "ldrexh", "\t$Rt, $addr", "", []>;
3005 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
3006                        AddrModeNone, 4, NoItinerary,
3007                        "ldrex", "\t$Rt, $addr", "", []> {
3008   bits<4> Rt;
3009   bits<12> addr;
3010   let Inst{31-27} = 0b11101;
3011   let Inst{26-20} = 0b0000101;
3012   let Inst{19-16} = addr{11-8};
3013   let Inst{15-12} = Rt;
3014   let Inst{11-8} = 0b1111;
3015   let Inst{7-0} = addr{7-0};
3016 }
3017 let hasExtraDefRegAllocReq = 1 in
3018 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
3019                          (ins addr_offset_none:$addr),
3020                          AddrModeNone, 4, NoItinerary,
3021                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
3022                          [], {?, ?, ?, ?}> {
3023   bits<4> Rt2;
3024   let Inst{11-8} = Rt2;
3025 }
3026 }
3027
3028 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3029 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
3030                          (ins rGPR:$Rt, addr_offset_none:$addr),
3031                          AddrModeNone, 4, NoItinerary,
3032                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
3033 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
3034                          (ins rGPR:$Rt, addr_offset_none:$addr),
3035                          AddrModeNone, 4, NoItinerary,
3036                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
3037 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3038                              t2addrmode_imm0_1020s4:$addr),
3039                   AddrModeNone, 4, NoItinerary,
3040                   "strex", "\t$Rd, $Rt, $addr", "",
3041                   []> {
3042   bits<4> Rd;
3043   bits<4> Rt;
3044   bits<12> addr;
3045   let Inst{31-27} = 0b11101;
3046   let Inst{26-20} = 0b0000100;
3047   let Inst{19-16} = addr{11-8};
3048   let Inst{15-12} = Rt;
3049   let Inst{11-8}  = Rd;
3050   let Inst{7-0} = addr{7-0};
3051 }
3052 }
3053
3054 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3055 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
3056                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3057                          AddrModeNone, 4, NoItinerary,
3058                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3059                          {?, ?, ?, ?}> {
3060   bits<4> Rt2;
3061   let Inst{11-8} = Rt2;
3062 }
3063
3064 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
3065             Requires<[IsThumb2, HasV7]>  {
3066   let Inst{31-16} = 0xf3bf;
3067   let Inst{15-14} = 0b10;
3068   let Inst{13} = 0;
3069   let Inst{12} = 0;
3070   let Inst{11-8} = 0b1111;
3071   let Inst{7-4} = 0b0010;
3072   let Inst{3-0} = 0b1111;
3073 }
3074
3075 //===----------------------------------------------------------------------===//
3076 // SJLJ Exception handling intrinsics
3077 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3078 //   address and save #0 in R0 for the non-longjmp case.
3079 //   Since by its nature we may be coming from some other function to get
3080 //   here, and we're using the stack frame for the containing function to
3081 //   save/restore registers, we can't keep anything live in regs across
3082 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3083 //   when we get here from a longjmp(). We force everything out of registers
3084 //   except for our own input by listing the relevant registers in Defs. By
3085 //   doing so, we also cause the prologue/epilogue code to actively preserve
3086 //   all of the callee-saved resgisters, which is exactly what we want.
3087 //   $val is a scratch register for our use.
3088 let Defs =
3089   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3090     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ],
3091   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
3092   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3093                                AddrModeNone, 0, NoItinerary, "", "",
3094                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3095                              Requires<[IsThumb2, HasVFP2]>;
3096 }
3097
3098 let Defs =
3099   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3100   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
3101   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3102                                AddrModeNone, 0, NoItinerary, "", "",
3103                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3104                                   Requires<[IsThumb2, NoVFP]>;
3105 }
3106
3107
3108 //===----------------------------------------------------------------------===//
3109 // Control-Flow Instructions
3110 //
3111
3112 // FIXME: remove when we have a way to marking a MI with these properties.
3113 // FIXME: Should pc be an implicit operand like PICADD, etc?
3114 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3115     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3116 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3117                                                    reglist:$regs, variable_ops),
3118                               4, IIC_iLoad_mBr, [],
3119             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3120                          RegConstraint<"$Rn = $wb">;
3121
3122 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3123 let isPredicable = 1 in
3124 def t2B   : T2I<(outs), (ins uncondbrtarget:$target), IIC_Br,
3125                  "b", ".w\t$target",
3126                  [(br bb:$target)]> {
3127   let Inst{31-27} = 0b11110;
3128   let Inst{15-14} = 0b10;
3129   let Inst{12} = 1;
3130
3131   bits<20> target;
3132   let Inst{26} = target{19};
3133   let Inst{11} = target{18};
3134   let Inst{13} = target{17};
3135   let Inst{21-16} = target{16-11};
3136   let Inst{10-0} = target{10-0};
3137 }
3138
3139 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3140 def t2BR_JT : t2PseudoInst<(outs),
3141           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3142            0, IIC_Br,
3143           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3144
3145 // FIXME: Add a non-pc based case that can be predicated.
3146 def t2TBB_JT : t2PseudoInst<(outs),
3147         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3148
3149 def t2TBH_JT : t2PseudoInst<(outs),
3150         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3151
3152 def t2TBB : T2I<(outs), (ins addrmode_tbb:$addr), IIC_Br,
3153                     "tbb", "\t$addr", []> {
3154   bits<4> Rn;
3155   bits<4> Rm;
3156   let Inst{31-20} = 0b111010001101;
3157   let Inst{19-16} = Rn;
3158   let Inst{15-5} = 0b11110000000;
3159   let Inst{4} = 0; // B form
3160   let Inst{3-0} = Rm;
3161
3162   let DecoderMethod = "DecodeThumbTableBranch";
3163 }
3164
3165 def t2TBH : T2I<(outs), (ins addrmode_tbh:$addr), IIC_Br,
3166                    "tbh", "\t$addr", []> {
3167   bits<4> Rn;
3168   bits<4> Rm;
3169   let Inst{31-20} = 0b111010001101;
3170   let Inst{19-16} = Rn;
3171   let Inst{15-5} = 0b11110000000;
3172   let Inst{4} = 1; // H form
3173   let Inst{3-0} = Rm;
3174
3175   let DecoderMethod = "DecodeThumbTableBranch";
3176 }
3177 } // isNotDuplicable, isIndirectBranch
3178
3179 } // isBranch, isTerminator, isBarrier
3180
3181 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3182 // a two-value operand where a dag node expects ", "two operands. :(
3183 let isBranch = 1, isTerminator = 1 in
3184 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3185                 "b", ".w\t$target",
3186                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3187   let Inst{31-27} = 0b11110;
3188   let Inst{15-14} = 0b10;
3189   let Inst{12} = 0;
3190
3191   bits<4> p;
3192   let Inst{25-22} = p;
3193
3194   bits<21> target;
3195   let Inst{26} = target{20};
3196   let Inst{11} = target{19};
3197   let Inst{13} = target{18};
3198   let Inst{21-16} = target{17-12};
3199   let Inst{10-0} = target{11-1};
3200
3201   let DecoderMethod = "DecodeThumb2BCCInstruction";
3202 }
3203
3204 // Tail calls. The Darwin version of thumb tail calls uses a t2 branch, so
3205 // it goes here.
3206 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3207   // Darwin version.
3208   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
3209       Uses = [SP] in
3210   def tTAILJMPd: tPseudoExpand<(outs),
3211                    (ins uncondbrtarget:$dst, pred:$p, variable_ops),
3212                    4, IIC_Br, [],
3213                    (t2B uncondbrtarget:$dst, pred:$p)>,
3214                  Requires<[IsThumb2, IsDarwin]>;
3215 }
3216
3217 // IT block
3218 let Defs = [ITSTATE] in
3219 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3220                     AddrModeNone, 2,  IIC_iALUx,
3221                     "it$mask\t$cc", "", []> {
3222   // 16-bit instruction.
3223   let Inst{31-16} = 0x0000;
3224   let Inst{15-8} = 0b10111111;
3225
3226   bits<4> cc;
3227   bits<4> mask;
3228   let Inst{7-4} = cc;
3229   let Inst{3-0} = mask;
3230
3231   let DecoderMethod = "DecodeIT";
3232 }
3233
3234 // Branch and Exchange Jazelle -- for disassembly only
3235 // Rm = Inst{19-16}
3236 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3237   bits<4> func;
3238   let Inst{31-27} = 0b11110;
3239   let Inst{26} = 0;
3240   let Inst{25-20} = 0b111100;
3241   let Inst{19-16} = func;
3242   let Inst{15-0} = 0b1000111100000000;
3243 }
3244
3245 // Compare and branch on zero / non-zero
3246 let isBranch = 1, isTerminator = 1 in {
3247   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3248                   "cbz\t$Rn, $target", []>,
3249               T1Misc<{0,0,?,1,?,?,?}>,
3250               Requires<[IsThumb2]> {
3251     // A8.6.27
3252     bits<6> target;
3253     bits<3> Rn;
3254     let Inst{9}   = target{5};
3255     let Inst{7-3} = target{4-0};
3256     let Inst{2-0} = Rn;
3257   }
3258
3259   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3260                   "cbnz\t$Rn, $target", []>,
3261               T1Misc<{1,0,?,1,?,?,?}>,
3262               Requires<[IsThumb2]> {
3263     // A8.6.27
3264     bits<6> target;
3265     bits<3> Rn;
3266     let Inst{9}   = target{5};
3267     let Inst{7-3} = target{4-0};
3268     let Inst{2-0} = Rn;
3269   }
3270 }
3271
3272
3273 // Change Processor State is a system instruction.
3274 // FIXME: Since the asm parser has currently no clean way to handle optional
3275 // operands, create 3 versions of the same instruction. Once there's a clean
3276 // framework to represent optional operands, change this behavior.
3277 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3278             !strconcat("cps", asm_op), []> {
3279   bits<2> imod;
3280   bits<3> iflags;
3281   bits<5> mode;
3282   bit M;
3283
3284   let Inst{31-27} = 0b11110;
3285   let Inst{26}    = 0;
3286   let Inst{25-20} = 0b111010;
3287   let Inst{19-16} = 0b1111;
3288   let Inst{15-14} = 0b10;
3289   let Inst{12}    = 0;
3290   let Inst{10-9}  = imod;
3291   let Inst{8}     = M;
3292   let Inst{7-5}   = iflags;
3293   let Inst{4-0}   = mode;
3294   let DecoderMethod = "DecodeT2CPSInstruction";
3295 }
3296
3297 let M = 1 in
3298   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3299                       "$imod.w\t$iflags, $mode">;
3300 let mode = 0, M = 0 in
3301   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3302                       "$imod.w\t$iflags">;
3303 let imod = 0, iflags = 0, M = 1 in
3304   def t2CPS1p : t2CPS<(ins imm0_31:$mode), "\t$mode">;
3305
3306 // A6.3.4 Branches and miscellaneous control
3307 // Table A6-14 Change Processor State, and hint instructions
3308 class T2I_hint<bits<8> op7_0, string opc, string asm>
3309   : T2I<(outs), (ins), NoItinerary, opc, asm, []> {
3310   let Inst{31-20} = 0xf3a;
3311   let Inst{19-16} = 0b1111;
3312   let Inst{15-14} = 0b10;
3313   let Inst{12} = 0;
3314   let Inst{10-8} = 0b000;
3315   let Inst{7-0} = op7_0;
3316 }
3317
3318 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
3319 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
3320 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
3321 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
3322 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
3323
3324 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3325   bits<4> opt;
3326   let Inst{31-20} = 0b111100111010;
3327   let Inst{19-16} = 0b1111;
3328   let Inst{15-8} = 0b10000000;
3329   let Inst{7-4} = 0b1111;
3330   let Inst{3-0} = opt;
3331 }
3332
3333 // Secure Monitor Call is a system instruction.
3334 // Option = Inst{19-16}
3335 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt", []> {
3336   let Inst{31-27} = 0b11110;
3337   let Inst{26-20} = 0b1111111;
3338   let Inst{15-12} = 0b1000;
3339
3340   bits<4> opt;
3341   let Inst{19-16} = opt;
3342 }
3343
3344 class T2SRS<bits<2> Op, bit W, dag oops, dag iops, InstrItinClass itin,
3345             string opc, string asm, list<dag> pattern>
3346   : T2I<oops, iops, itin, opc, asm, pattern> {
3347   bits<5> mode;
3348   let Inst{31-25} = 0b1110100;
3349   let Inst{24-23} = Op;
3350   let Inst{22} = 0;
3351   let Inst{21} = W;
3352   let Inst{20-16} = 0b01101;
3353   let Inst{15-5} = 0b11000000000;
3354   let Inst{4-0} = mode{4-0};
3355 }
3356
3357 // Store Return State is a system instruction.
3358 def t2SRSDB_UPD : T2SRS<0b00, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3359                         "srsdb", "\tsp!, $mode", []>;
3360 def t2SRSDB  : T2SRS<0b00, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3361                      "srsdb","\tsp, $mode", []>;
3362 def t2SRSIA_UPD : T2SRS<0b11, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3363                         "srsia","\tsp!, $mode", []>;
3364 def t2SRSIA  : T2SRS<0b11, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3365                      "srsia","\tsp, $mode", []>;
3366
3367 // Return From Exception is a system instruction.
3368 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3369           string opc, string asm, list<dag> pattern>
3370   : T2I<oops, iops, itin, opc, asm, pattern> {
3371   let Inst{31-20} = op31_20{11-0};
3372
3373   bits<4> Rn;
3374   let Inst{19-16} = Rn;
3375   let Inst{15-0} = 0xc000;
3376 }
3377
3378 def t2RFEDBW : T2RFE<0b111010000011,
3379                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3380                    [/* For disassembly only; pattern left blank */]>;
3381 def t2RFEDB  : T2RFE<0b111010000001,
3382                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3383                    [/* For disassembly only; pattern left blank */]>;
3384 def t2RFEIAW : T2RFE<0b111010011011,
3385                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3386                    [/* For disassembly only; pattern left blank */]>;
3387 def t2RFEIA  : T2RFE<0b111010011001,
3388                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3389                    [/* For disassembly only; pattern left blank */]>;
3390
3391 //===----------------------------------------------------------------------===//
3392 // Non-Instruction Patterns
3393 //
3394
3395 // 32-bit immediate using movw + movt.
3396 // This is a single pseudo instruction to make it re-materializable.
3397 // FIXME: Remove this when we can do generalized remat.
3398 let isReMaterializable = 1, isMoveImm = 1 in
3399 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3400                             [(set rGPR:$dst, (i32 imm:$src))]>,
3401                             Requires<[IsThumb, HasV6T2]>;
3402
3403 // Pseudo instruction that combines movw + movt + add pc (if pic).
3404 // It also makes it possible to rematerialize the instructions.
3405 // FIXME: Remove this when we can do generalized remat and when machine licm
3406 // can properly the instructions.
3407 let isReMaterializable = 1 in {
3408 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3409                                 IIC_iMOVix2addpc,
3410                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3411                           Requires<[IsThumb2, UseMovt]>;
3412
3413 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3414                               IIC_iMOVix2,
3415                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3416                           Requires<[IsThumb2, UseMovt]>;
3417 }
3418
3419 // ConstantPool, GlobalAddress, and JumpTable
3420 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3421            Requires<[IsThumb2, DontUseMovt]>;
3422 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3423 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3424            Requires<[IsThumb2, UseMovt]>;
3425
3426 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3427             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3428
3429 // Pseudo instruction that combines ldr from constpool and add pc. This should
3430 // be expanded into two instructions late to allow if-conversion and
3431 // scheduling.
3432 let canFoldAsLoad = 1, isReMaterializable = 1 in
3433 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3434                    IIC_iLoadiALU,
3435               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3436                                            imm:$cp))]>,
3437                Requires<[IsThumb2]>;
3438
3439 // Pseudo isntruction that combines movs + predicated rsbmi
3440 // to implement integer ABS
3441 let usesCustomInserter = 1, Defs = [CPSR] in {
3442 def t2ABS : PseudoInst<(outs rGPR:$dst), (ins rGPR:$src),
3443                        NoItinerary, []>, Requires<[IsThumb2]>;
3444 }
3445
3446 //===----------------------------------------------------------------------===//
3447 // Coprocessor load/store -- for disassembly only
3448 //
3449 class T2CI<bits<4> op31_28, dag oops, dag iops, string opc, string asm>
3450   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3451   let Inst{31-28} = op31_28;
3452   let Inst{27-25} = 0b110;
3453 }
3454
3455 multiclass t2LdStCop<bits<4> op31_28, bit load, bit Dbit, string asm> {
3456   def _OFFSET : T2CI<op31_28,
3457                      (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3458                      asm, "\t$cop, $CRd, $addr"> {
3459     bits<13> addr;
3460     bits<4> cop;
3461     bits<4> CRd;
3462     let Inst{24} = 1; // P = 1
3463     let Inst{23} = addr{8};
3464     let Inst{22} = Dbit;
3465     let Inst{21} = 0; // W = 0
3466     let Inst{20} = load;
3467     let Inst{19-16} = addr{12-9};
3468     let Inst{15-12} = CRd;
3469     let Inst{11-8} = cop;
3470     let Inst{7-0} = addr{7-0};
3471     let DecoderMethod = "DecodeCopMemInstruction";
3472   }
3473   def _PRE : T2CI<op31_28,
3474                   (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3475                   asm, "\t$cop, $CRd, $addr!"> {
3476     bits<13> addr;
3477     bits<4> cop;
3478     bits<4> CRd;
3479     let Inst{24} = 1; // P = 1
3480     let Inst{23} = addr{8};
3481     let Inst{22} = Dbit;
3482     let Inst{21} = 1; // W = 1
3483     let Inst{20} = load;
3484     let Inst{19-16} = addr{12-9};
3485     let Inst{15-12} = CRd;
3486     let Inst{11-8} = cop;
3487     let Inst{7-0} = addr{7-0};
3488     let DecoderMethod = "DecodeCopMemInstruction";
3489   }
3490   def _POST: T2CI<op31_28,
3491                   (outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3492                                postidx_imm8s4:$offset),
3493                  asm, "\t$cop, $CRd, $addr, $offset"> {
3494     bits<9> offset;
3495     bits<4> addr;
3496     bits<4> cop;
3497     bits<4> CRd;
3498     let Inst{24} = 0; // P = 0
3499     let Inst{23} = offset{8};
3500     let Inst{22} = Dbit;
3501     let Inst{21} = 1; // W = 1
3502     let Inst{20} = load;
3503     let Inst{19-16} = addr;
3504     let Inst{15-12} = CRd;
3505     let Inst{11-8} = cop;
3506     let Inst{7-0} = offset{7-0};
3507     let DecoderMethod = "DecodeCopMemInstruction";
3508   }
3509   def _OPTION : T2CI<op31_28, (outs),
3510                      (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3511                           coproc_option_imm:$option),
3512       asm, "\t$cop, $CRd, $addr, $option"> {
3513     bits<8> option;
3514     bits<4> addr;
3515     bits<4> cop;
3516     bits<4> CRd;
3517     let Inst{24} = 0; // P = 0
3518     let Inst{23} = 1; // U = 1
3519     let Inst{22} = Dbit;
3520     let Inst{21} = 0; // W = 0
3521     let Inst{20} = load;
3522     let Inst{19-16} = addr;
3523     let Inst{15-12} = CRd;
3524     let Inst{11-8} = cop;
3525     let Inst{7-0} = option;
3526     let DecoderMethod = "DecodeCopMemInstruction";
3527   }
3528 }
3529
3530 defm t2LDC   : t2LdStCop<0b1110, 1, 0, "ldc">;
3531 defm t2LDCL  : t2LdStCop<0b1110, 1, 1, "ldcl">;
3532 defm t2STC   : t2LdStCop<0b1110, 0, 0, "stc">;
3533 defm t2STCL  : t2LdStCop<0b1110, 0, 1, "stcl">;
3534 defm t2LDC2  : t2LdStCop<0b1111, 1, 0, "ldc2">;
3535 defm t2LDC2L : t2LdStCop<0b1111, 1, 1, "ldc2l">;
3536 defm t2STC2  : t2LdStCop<0b1111, 0, 0, "stc2">;
3537 defm t2STC2L : t2LdStCop<0b1111, 0, 1, "stc2l">;
3538
3539
3540 //===----------------------------------------------------------------------===//
3541 // Move between special register and ARM core register -- for disassembly only
3542 //
3543 // Move to ARM core register from Special Register
3544
3545 // A/R class MRS.
3546 //
3547 // A/R class can only move from CPSR or SPSR.
3548 def t2MRS_AR : T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, apsr", []>,
3549                Requires<[IsThumb2,IsARClass]> {
3550   bits<4> Rd;
3551   let Inst{31-12} = 0b11110011111011111000;
3552   let Inst{11-8} = Rd;
3553   let Inst{7-0} = 0b0000;
3554 }
3555
3556 def : t2InstAlias<"mrs${p} $Rd, cpsr", (t2MRS_AR GPR:$Rd, pred:$p)>;
3557
3558 def t2MRSsys_AR: T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr", []>,
3559                  Requires<[IsThumb2,IsARClass]> {
3560   bits<4> Rd;
3561   let Inst{31-12} = 0b11110011111111111000;
3562   let Inst{11-8} = Rd;
3563   let Inst{7-0} = 0b0000;
3564 }
3565
3566 // M class MRS.
3567 //
3568 // This MRS has a mask field in bits 7-0 and can take more values than
3569 // the A/R class (a full msr_mask).
3570 def t2MRS_M : T2I<(outs rGPR:$Rd), (ins msr_mask:$mask), NoItinerary,
3571                   "mrs", "\t$Rd, $mask", []>,
3572               Requires<[IsThumb2,IsMClass]> {
3573   bits<4> Rd;
3574   bits<8> mask;
3575   let Inst{31-12} = 0b11110011111011111000;
3576   let Inst{11-8} = Rd;
3577   let Inst{19-16} = 0b1111;
3578   let Inst{7-0} = mask;
3579 }
3580
3581
3582 // Move from ARM core register to Special Register
3583 //
3584 // A/R class MSR.
3585 //
3586 // No need to have both system and application versions, the encodings are the
3587 // same and the assembly parser has no way to distinguish between them. The mask
3588 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3589 // the mask with the fields to be accessed in the special register.
3590 def t2MSR_AR : T2I<(outs), (ins msr_mask:$mask, rGPR:$Rn),
3591                    NoItinerary, "msr", "\t$mask, $Rn", []>,
3592                Requires<[IsThumb2,IsARClass]> {
3593   bits<5> mask;
3594   bits<4> Rn;
3595   let Inst{31-21} = 0b11110011100;
3596   let Inst{20}    = mask{4}; // R Bit
3597   let Inst{19-16} = Rn;
3598   let Inst{15-12} = 0b1000;
3599   let Inst{11-8}  = mask{3-0};
3600   let Inst{7-0}   = 0;
3601 }
3602
3603 // M class MSR.
3604 //
3605 // Move from ARM core register to Special Register
3606 def t2MSR_M : T2I<(outs), (ins msr_mask:$SYSm, rGPR:$Rn),
3607                   NoItinerary, "msr", "\t$SYSm, $Rn", []>,
3608               Requires<[IsThumb2,IsMClass]> {
3609   bits<8> SYSm;
3610   bits<4> Rn;
3611   let Inst{31-21} = 0b11110011100;
3612   let Inst{20}    = 0b0;
3613   let Inst{19-16} = Rn;
3614   let Inst{15-12} = 0b1000;
3615   let Inst{7-0}  = SYSm;
3616 }
3617
3618
3619 //===----------------------------------------------------------------------===//
3620 // Move between coprocessor and ARM core register
3621 //
3622
3623 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3624                   list<dag> pattern>
3625   : T2Cop<Op, oops, iops,
3626           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3627           pattern> {
3628   let Inst{27-24} = 0b1110;
3629   let Inst{20} = direction;
3630   let Inst{4} = 1;
3631
3632   bits<4> Rt;
3633   bits<4> cop;
3634   bits<3> opc1;
3635   bits<3> opc2;
3636   bits<4> CRm;
3637   bits<4> CRn;
3638
3639   let Inst{15-12} = Rt;
3640   let Inst{11-8}  = cop;
3641   let Inst{23-21} = opc1;
3642   let Inst{7-5}   = opc2;
3643   let Inst{3-0}   = CRm;
3644   let Inst{19-16} = CRn;
3645 }
3646
3647 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3648                    list<dag> pattern = []>
3649   : T2Cop<Op, (outs),
3650           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3651           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3652   let Inst{27-24} = 0b1100;
3653   let Inst{23-21} = 0b010;
3654   let Inst{20} = direction;
3655
3656   bits<4> Rt;
3657   bits<4> Rt2;
3658   bits<4> cop;
3659   bits<4> opc1;
3660   bits<4> CRm;
3661
3662   let Inst{15-12} = Rt;
3663   let Inst{19-16} = Rt2;
3664   let Inst{11-8}  = cop;
3665   let Inst{7-4}   = opc1;
3666   let Inst{3-0}   = CRm;
3667 }
3668
3669 /* from ARM core register to coprocessor */
3670 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3671            (outs),
3672            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3673                 c_imm:$CRm, imm0_7:$opc2),
3674            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3675                          imm:$CRm, imm:$opc2)]>;
3676 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3677              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3678                           c_imm:$CRm, imm0_7:$opc2),
3679              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3680                             imm:$CRm, imm:$opc2)]>;
3681
3682 /* from coprocessor to ARM core register */
3683 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3684              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3685                                   c_imm:$CRm, imm0_7:$opc2), []>;
3686
3687 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3688              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3689                                   c_imm:$CRm, imm0_7:$opc2), []>;
3690
3691 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3692               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3693
3694 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3695               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3696
3697
3698 /* from ARM core register to coprocessor */
3699 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3700                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3701                                        imm:$CRm)]>;
3702 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3703                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3704                                            GPR:$Rt2, imm:$CRm)]>;
3705 /* from coprocessor to ARM core register */
3706 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3707
3708 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3709
3710 //===----------------------------------------------------------------------===//
3711 // Other Coprocessor Instructions.
3712 //
3713
3714 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3715                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3716                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3717                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3718                                imm:$CRm, imm:$opc2)]> {
3719   let Inst{27-24} = 0b1110;
3720
3721   bits<4> opc1;
3722   bits<4> CRn;
3723   bits<4> CRd;
3724   bits<4> cop;
3725   bits<3> opc2;
3726   bits<4> CRm;
3727
3728   let Inst{3-0}   = CRm;
3729   let Inst{4}     = 0;
3730   let Inst{7-5}   = opc2;
3731   let Inst{11-8}  = cop;
3732   let Inst{15-12} = CRd;
3733   let Inst{19-16} = CRn;
3734   let Inst{23-20} = opc1;
3735 }
3736
3737 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3738                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3739                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3740                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3741                                   imm:$CRm, imm:$opc2)]> {
3742   let Inst{27-24} = 0b1110;
3743
3744   bits<4> opc1;
3745   bits<4> CRn;
3746   bits<4> CRd;
3747   bits<4> cop;
3748   bits<3> opc2;
3749   bits<4> CRm;
3750
3751   let Inst{3-0}   = CRm;
3752   let Inst{4}     = 0;
3753   let Inst{7-5}   = opc2;
3754   let Inst{11-8}  = cop;
3755   let Inst{15-12} = CRd;
3756   let Inst{19-16} = CRn;
3757   let Inst{23-20} = opc1;
3758 }
3759
3760
3761
3762 //===----------------------------------------------------------------------===//
3763 // Non-Instruction Patterns
3764 //
3765
3766 // SXT/UXT with no rotate
3767 let AddedComplexity = 16 in {
3768 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3769            Requires<[IsThumb2]>;
3770 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3771            Requires<[IsThumb2]>;
3772 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3773            Requires<[HasT2ExtractPack, IsThumb2]>;
3774 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3775             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3776            Requires<[HasT2ExtractPack, IsThumb2]>;
3777 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3778             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3779            Requires<[HasT2ExtractPack, IsThumb2]>;
3780 }
3781
3782 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3783            Requires<[IsThumb2]>;
3784 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3785            Requires<[IsThumb2]>;
3786 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3787             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3788            Requires<[HasT2ExtractPack, IsThumb2]>;
3789 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3790             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3791            Requires<[HasT2ExtractPack, IsThumb2]>;
3792
3793 // Atomic load/store patterns
3794 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3795             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3796 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3797             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3798 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3799             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3800 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3801             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3802 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3803             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3804 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3805             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3806 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3807             (t2LDRi12   t2addrmode_imm12:$addr)>;
3808 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3809             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3810 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3811             (t2LDRs     t2addrmode_so_reg:$addr)>;
3812 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3813             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3814 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3815             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3816 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3817             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3818 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3819             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3820 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3821             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3822 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
3823             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
3824 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
3825             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
3826 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
3827             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
3828 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
3829             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
3830
3831
3832 //===----------------------------------------------------------------------===//
3833 // Assembler aliases
3834 //
3835
3836 // Aliases for ADC without the ".w" optional width specifier.
3837 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
3838                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3839 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
3840                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3841                            pred:$p, cc_out:$s)>;
3842
3843 // Aliases for SBC without the ".w" optional width specifier.
3844 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
3845                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3846 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
3847                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3848                            pred:$p, cc_out:$s)>;
3849
3850 // Aliases for ADD without the ".w" optional width specifier.
3851 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
3852         (t2ADDri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3853 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
3854            (t2ADDri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3855 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
3856               (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3857 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
3858                   (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3859                            pred:$p, cc_out:$s)>;
3860
3861 // Aliases for SUB without the ".w" optional width specifier.
3862 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
3863         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3864 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
3865            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3866 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $Rm",
3867               (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3868 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $ShiftedRm",
3869                   (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3870                            pred:$p, cc_out:$s)>;
3871
3872 // Alias for compares without the ".w" optional width specifier.
3873 def : t2InstAlias<"cmn${p} $Rn, $Rm",
3874                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3875 def : t2InstAlias<"teq${p} $Rn, $Rm",
3876                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3877 def : t2InstAlias<"tst${p} $Rn, $Rm",
3878                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3879
3880 // Memory barriers
3881 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb2, HasDB]>;
3882 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb2, HasDB]>;
3883 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb2, HasDB]>;
3884
3885 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
3886 // width specifier.
3887 def : t2InstAlias<"ldr${p} $Rt, $addr",
3888                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3889 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3890                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3891 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3892                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3893 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
3894                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3895 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
3896                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3897
3898 def : t2InstAlias<"ldr${p} $Rt, $addr",
3899                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3900 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3901                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3902 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3903                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3904 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
3905                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3906 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
3907                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3908
3909 // Alias for MVN without the ".w" optional width specifier.
3910 def : t2InstAlias<"mvn${s}${p} $Rd, $Rm",
3911            (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s)>;
3912 def : t2InstAlias<"mvn${s}${p} $Rd, $ShiftedRm",
3913            (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
3914
3915 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
3916 // shift amount is zero (i.e., unspecified).
3917 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
3918                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
3919             Requires<[HasT2ExtractPack, IsThumb2]>;
3920 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
3921                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
3922             Requires<[HasT2ExtractPack, IsThumb2]>;
3923
3924 // PUSH/POP aliases for STM/LDM
3925 def : t2InstAlias<"push${p}.w $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
3926 def : t2InstAlias<"push${p} $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
3927 def : t2InstAlias<"pop${p}.w $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
3928 def : t2InstAlias<"pop${p} $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
3929
3930 // Alias for REV/REV16/REVSH without the ".w" optional width specifier.
3931 def : t2InstAlias<"rev${p} $Rd, $Rm", (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p)>;
3932 def : t2InstAlias<"rev16${p} $Rd, $Rm", (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p)>;
3933 def : t2InstAlias<"revsh${p} $Rd, $Rm", (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p)>;
3934
3935
3936 // Alias for RSB without the ".w" optional width specifier, and with optional
3937 // implied destination register.
3938 def : t2InstAlias<"rsb${s}${p} $Rd, $Rn, $imm",
3939            (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3940 def : t2InstAlias<"rsb${s}${p} $Rdn, $imm",
3941            (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3942 def : t2InstAlias<"rsb${s}${p} $Rdn, $Rm",
3943            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3944 def : t2InstAlias<"rsb${s}${p} $Rdn, $ShiftedRm",
3945            (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p,
3946                     cc_out:$s)>;
3947
3948 // SSAT/USAT optional shift operand.
3949 def : t2InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
3950                   (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
3951 def : t2InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
3952                   (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
3953
3954 // STM w/o the .w suffix.
3955 def : t2InstAlias<"stm${p} $Rn, $regs",
3956                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
3957
3958 // Alias for STR, STRB, and STRH without the ".w" optional
3959 // width specifier.
3960 def : t2InstAlias<"str${p} $Rt, $addr",
3961                   (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3962 def : t2InstAlias<"strb${p} $Rt, $addr",
3963                   (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3964 def : t2InstAlias<"strh${p} $Rt, $addr",
3965                   (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3966
3967 def : t2InstAlias<"str${p} $Rt, $addr",
3968                   (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3969 def : t2InstAlias<"strb${p} $Rt, $addr",
3970                   (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3971 def : t2InstAlias<"strh${p} $Rt, $addr",
3972                   (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3973
3974 // Extend instruction optional rotate operand.
3975 def : t2InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
3976                 (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
3977 def : t2InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
3978                 (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
3979 def : t2InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
3980                 (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
3981
3982 def : t2InstAlias<"sxtb${p} $Rd, $Rm",
3983                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
3984 def : t2InstAlias<"sxtb16${p} $Rd, $Rm",
3985                 (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
3986 def : t2InstAlias<"sxth${p} $Rd, $Rm",
3987                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
3988 def : t2InstAlias<"sxtb${p}.w $Rd, $Rm",
3989                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
3990 def : t2InstAlias<"sxth${p}.w $Rd, $Rm",
3991                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
3992
3993 def : t2InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
3994                 (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
3995 def : t2InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
3996                 (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
3997 def : t2InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
3998                 (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
3999 def : t2InstAlias<"uxtb${p} $Rd, $Rm",
4000                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4001 def : t2InstAlias<"uxtb16${p} $Rd, $Rm",
4002                 (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4003 def : t2InstAlias<"uxth${p} $Rd, $Rm",
4004                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4005
4006 def : t2InstAlias<"uxtb${p}.w $Rd, $Rm",
4007                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4008 def : t2InstAlias<"uxth${p}.w $Rd, $Rm",
4009                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4010
4011 // Extend instruction w/o the ".w" optional width specifier.
4012 def : t2InstAlias<"uxtb${p} $Rd, $Rm$rot",
4013                   (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4014 def : t2InstAlias<"uxtb16${p} $Rd, $Rm$rot",
4015                   (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4016 def : t2InstAlias<"uxth${p} $Rd, $Rm$rot",
4017                   (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4018
4019 def : t2InstAlias<"sxtb${p} $Rd, $Rm$rot",
4020                   (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4021 def : t2InstAlias<"sxtb16${p} $Rd, $Rm$rot",
4022                   (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4023 def : t2InstAlias<"sxth${p} $Rd, $Rm$rot",
4024                   (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;