lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMISelLowering.h"
  16 #include "ARMCallingConv.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMPerfectShuffle.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/CodeGen/CallingConvLower.h"
  27 #include "llvm/CodeGen/IntrinsicLowering.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/IR/CallingConv.h"
  36 #include "llvm/IR/Constants.h"
  37 #include "llvm/IR/Function.h"
  38 #include "llvm/IR/GlobalValue.h"
  39 #include "llvm/IR/IRBuilder.h"
  40 #include "llvm/IR/Instruction.h"
  41 #include "llvm/IR/Instructions.h"
  42 #include "llvm/IR/Intrinsics.h"
  43 #include "llvm/IR/Type.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/Debug.h"
  47 #include "llvm/Support/ErrorHandling.h"
  48 #include "llvm/Support/MathExtras.h"
  49 #include "llvm/Target/TargetOptions.h"
  50 #include <utility>
  51 using namespace llvm;
  52
  53 #define DEBUG_TYPE "arm-isel"
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  57 STATISTIC(NumLoopByVals, "Number of loops generated for byval arguments");
  58
  59 cl::opt<bool>
  60 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  61   cl::desc("Generate calls via indirect call instructions"),
  62   cl::init(false));
  63
  64 static cl::opt<bool>
  65 ARMInterworking("arm-interworking", cl::Hidden,
  66   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  67   cl::init(true));
  68
  69 namespace {
  70   class ARMCCState : public CCState {
  71   public:
  72     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  73                const TargetMachine &TM, SmallVectorImpl<CCValAssign> &locs,
  74                LLVMContext &C, ParmContext PC)
  75         : CCState(CC, isVarArg, MF, TM, locs, C) {
  76       assert(((PC == Call) || (PC == Prologue)) &&
  77              "ARMCCState users must specify whether their context is call"
  78              "or prologue generation.");
  79       CallOrPrologue = PC;
  80     }
  81   };
  82 }
  83
  84 // The APCS parameter registers.
  85 static const MCPhysReg GPRArgRegs[] = {
  86   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  87 };
  88
  89 void ARMTargetLowering::addTypeForNEON(MVT VT, MVT PromotedLdStVT,
  90                                        MVT PromotedBitwiseVT) {
  91   if (VT != PromotedLdStVT) {
  92     setOperationAction(ISD::LOAD, VT, Promote);
  93     AddPromotedToType (ISD::LOAD, VT, PromotedLdStVT);
  94
  95     setOperationAction(ISD::STORE, VT, Promote);
  96     AddPromotedToType (ISD::STORE, VT, PromotedLdStVT);
  97   }
  98
  99   MVT ElemTy = VT.getVectorElementType();
 100   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 101     setOperationAction(ISD::SETCC, VT, Custom);
 102   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
 103   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 104   if (ElemTy == MVT::i32) {
 105     setOperationAction(ISD::SINT_TO_FP, VT, Custom);
 106     setOperationAction(ISD::UINT_TO_FP, VT, Custom);
 107     setOperationAction(ISD::FP_TO_SINT, VT, Custom);
 108     setOperationAction(ISD::FP_TO_UINT, VT, Custom);
 109   } else {
 110     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR,      VT, Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE,    VT, Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS,    VT, Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
 119   setOperationAction(ISD::SELECT,            VT, Expand);
 120   setOperationAction(ISD::SELECT_CC,         VT, Expand);
 121   setOperationAction(ISD::VSELECT,           VT, Expand);
 122   setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 123   if (VT.isInteger()) {
 124     setOperationAction(ISD::SHL, VT, Custom);
 125     setOperationAction(ISD::SRA, VT, Custom);
 126     setOperationAction(ISD::SRL, VT, Custom);
 127   }
 128
 129   // Promote all bit-wise operations.
 130   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 131     setOperationAction(ISD::AND, VT, Promote);
 132     AddPromotedToType (ISD::AND, VT, PromotedBitwiseVT);
 133     setOperationAction(ISD::OR,  VT, Promote);
 134     AddPromotedToType (ISD::OR,  VT, PromotedBitwiseVT);
 135     setOperationAction(ISD::XOR, VT, Promote);
 136     AddPromotedToType (ISD::XOR, VT, PromotedBitwiseVT);
 137   }
 138
 139   // Neon does not support vector divide/remainder operations.
 140   setOperationAction(ISD::SDIV, VT, Expand);
 141   setOperationAction(ISD::UDIV, VT, Expand);
 142   setOperationAction(ISD::FDIV, VT, Expand);
 143   setOperationAction(ISD::SREM, VT, Expand);
 144   setOperationAction(ISD::UREM, VT, Expand);
 145   setOperationAction(ISD::FREM, VT, Expand);
 146 }
 147
 148 void ARMTargetLowering::addDRTypeForNEON(MVT VT) {
 149   addRegisterClass(VT, &ARM::DPRRegClass);
 150   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 151 }
 152
 153 void ARMTargetLowering::addQRTypeForNEON(MVT VT) {
 154   addRegisterClass(VT, &ARM::DPairRegClass);
 155   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 156 }
 157
 158 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
 159   if (TT.isOSBinFormatMachO())
 160     return new TargetLoweringObjectFileMachO();
 161   if (TT.isOSWindows())
 162     return new TargetLoweringObjectFileCOFF();
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169   RegInfo = TM.getRegisterInfo();
 170   Itins = TM.getInstrItineraryData();
 171
 172   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 173
 174   if (Subtarget->isTargetMachO()) {
 175     // Uses VFP for Thumb libfuncs if available.
 176     if (Subtarget->isThumb() && Subtarget->hasVFP2() &&
 177         Subtarget->hasARMOps() && !TM.Options.UseSoftFloat) {
 178       // Single-precision floating-point arithmetic.
 179       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 180       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 181       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 182       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 183
 184       // Double-precision floating-point arithmetic.
 185       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 186       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 187       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 188       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 189
 190       // Single-precision comparisons.
 191       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 192       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 193       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 194       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 195       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 196       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 197       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 198       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 199
 200       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 208
 209       // Double-precision comparisons.
 210       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 211       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 212       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 213       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 214       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 215       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 216       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 217       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 218
 219       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 222       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 223       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 224       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 225       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 226       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 227
 228       // Floating-point to integer conversions.
 229       // i64 conversions are done via library routines even when generating VFP
 230       // instructions, so use the same ones.
 231       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 232       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 233       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 234       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 235
 236       // Conversions between floating types.
 237       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 238       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 239
 240       // Integer to floating-point conversions.
 241       // i64 conversions are done via library routines even when generating VFP
 242       // instructions, so use the same ones.
 243       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 244       // e.g., __floatunsidf vs. __floatunssidfvfp.
 245       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 246       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 247       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 248       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 249     }
 250   }
 251
 252   // These libcalls are not available in 32-bit.
 253   setLibcallName(RTLIB::SHL_I128, nullptr);
 254   setLibcallName(RTLIB::SRL_I128, nullptr);
 255   setLibcallName(RTLIB::SRA_I128, nullptr);
 256
 257   if (Subtarget->isAAPCS_ABI() && !Subtarget->isTargetMachO() &&
 258       !Subtarget->isTargetWindows()) {
 259     static const struct {
 260       const RTLIB::Libcall Op;
 261       const char * const Name;
 262       const CallingConv::ID CC;
 263       const ISD::CondCode Cond;
 264     } LibraryCalls[] = {
 265       // Double-precision floating-point arithmetic helper functions
 266       // RTABI chapter 4.1.2, Table 2
 267       { RTLIB::ADD_F64, "__aeabi_dadd", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 268       { RTLIB::DIV_F64, "__aeabi_ddiv", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 269       { RTLIB::MUL_F64, "__aeabi_dmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 270       { RTLIB::SUB_F64, "__aeabi_dsub", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 271
 272       // Double-precision floating-point comparison helper functions
 273       // RTABI chapter 4.1.2, Table 3
 274       { RTLIB::OEQ_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETNE },
 275       { RTLIB::UNE_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
 276       { RTLIB::OLT_F64, "__aeabi_dcmplt", CallingConv::ARM_AAPCS, ISD::SETNE },
 277       { RTLIB::OLE_F64, "__aeabi_dcmple", CallingConv::ARM_AAPCS, ISD::SETNE },
 278       { RTLIB::OGE_F64, "__aeabi_dcmpge", CallingConv::ARM_AAPCS, ISD::SETNE },
 279       { RTLIB::OGT_F64, "__aeabi_dcmpgt", CallingConv::ARM_AAPCS, ISD::SETNE },
 280       { RTLIB::UO_F64,  "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETNE },
 281       { RTLIB::O_F64,   "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
 282
 283       // Single-precision floating-point arithmetic helper functions
 284       // RTABI chapter 4.1.2, Table 4
 285       { RTLIB::ADD_F32, "__aeabi_fadd", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 286       { RTLIB::DIV_F32, "__aeabi_fdiv", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 287       { RTLIB::MUL_F32, "__aeabi_fmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 288       { RTLIB::SUB_F32, "__aeabi_fsub", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 289
 290       // Single-precision floating-point comparison helper functions
 291       // RTABI chapter 4.1.2, Table 5
 292       { RTLIB::OEQ_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETNE },
 293       { RTLIB::UNE_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
 294       { RTLIB::OLT_F32, "__aeabi_fcmplt", CallingConv::ARM_AAPCS, ISD::SETNE },
 295       { RTLIB::OLE_F32, "__aeabi_fcmple", CallingConv::ARM_AAPCS, ISD::SETNE },
 296       { RTLIB::OGE_F32, "__aeabi_fcmpge", CallingConv::ARM_AAPCS, ISD::SETNE },
 297       { RTLIB::OGT_F32, "__aeabi_fcmpgt", CallingConv::ARM_AAPCS, ISD::SETNE },
 298       { RTLIB::UO_F32,  "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETNE },
 299       { RTLIB::O_F32,   "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
 300
 301       // Floating-point to integer conversions.
 302       // RTABI chapter 4.1.2, Table 6
 303       { RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 304       { RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 305       { RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 306       { RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 307       { RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 308       { RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 309       { RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 310       { RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 311
 312       // Conversions between floating types.
 313       // RTABI chapter 4.1.2, Table 7
 314       { RTLIB::FPROUND_F64_F32, "__aeabi_d2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 315       { RTLIB::FPEXT_F32_F64,   "__aeabi_f2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 316
 317       // Integer to floating-point conversions.
 318       // RTABI chapter 4.1.2, Table 8
 319       { RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 320       { RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 321       { RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 322       { RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 323       { RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 324       { RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 325       { RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 326       { RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 327
 328       // Long long helper functions
 329       // RTABI chapter 4.2, Table 9
 330       { RTLIB::MUL_I64, "__aeabi_lmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 331       { RTLIB::SHL_I64, "__aeabi_llsl", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 332       { RTLIB::SRL_I64, "__aeabi_llsr", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 333       { RTLIB::SRA_I64, "__aeabi_lasr", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 334
 335       // Integer division functions
 336       // RTABI chapter 4.3.1
 337       { RTLIB::SDIV_I8,  "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 338       { RTLIB::SDIV_I16, "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 339       { RTLIB::SDIV_I32, "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 340       { RTLIB::SDIV_I64, "__aeabi_ldivmod",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 341       { RTLIB::UDIV_I8,  "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 342       { RTLIB::UDIV_I16, "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 343       { RTLIB::UDIV_I32, "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 344       { RTLIB::UDIV_I64, "__aeabi_uldivmod", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 345
 346       // Memory operations
 347       // RTABI chapter 4.3.4
 348       { RTLIB::MEMCPY,  "__aeabi_memcpy",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 349       { RTLIB::MEMMOVE, "__aeabi_memmove", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 350       { RTLIB::MEMSET,  "__aeabi_memset",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 351     };
 352
 353     for (const auto &LC : LibraryCalls) {
 354       setLibcallName(LC.Op, LC.Name);
 355       setLibcallCallingConv(LC.Op, LC.CC);
 356       if (LC.Cond != ISD::SETCC_INVALID)
 357         setCmpLibcallCC(LC.Op, LC.Cond);
 358     }
 359   }
 360
 361   if (Subtarget->isTargetWindows()) {
 362     static const struct {
 363       const RTLIB::Libcall Op;
 364       const char * const Name;
 365       const CallingConv::ID CC;
 366     } LibraryCalls[] = {
 367       { RTLIB::FPTOSINT_F32_I64, "__stoi64", CallingConv::ARM_AAPCS_VFP },
 368       { RTLIB::FPTOSINT_F64_I64, "__dtoi64", CallingConv::ARM_AAPCS_VFP },
 369       { RTLIB::FPTOUINT_F32_I64, "__stou64", CallingConv::ARM_AAPCS_VFP },
 370       { RTLIB::FPTOUINT_F64_I64, "__dtou64", CallingConv::ARM_AAPCS_VFP },
 371       { RTLIB::SINTTOFP_I64_F32, "__i64tos", CallingConv::ARM_AAPCS_VFP },
 372       { RTLIB::SINTTOFP_I64_F64, "__i64tod", CallingConv::ARM_AAPCS_VFP },
 373       { RTLIB::UINTTOFP_I64_F32, "__u64tos", CallingConv::ARM_AAPCS_VFP },
 374       { RTLIB::UINTTOFP_I64_F64, "__u64tod", CallingConv::ARM_AAPCS_VFP },
 375     };
 376
 377     for (const auto &LC : LibraryCalls) {
 378       setLibcallName(LC.Op, LC.Name);
 379       setLibcallCallingConv(LC.Op, LC.CC);
 380     }
 381   }
 382
 383   // Use divmod compiler-rt calls for iOS 5.0 and later.
 384   if (Subtarget->getTargetTriple().isiOS() &&
 385       !Subtarget->getTargetTriple().isOSVersionLT(5, 0)) {
 386     setLibcallName(RTLIB::SDIVREM_I32, "__divmodsi4");
 387     setLibcallName(RTLIB::UDIVREM_I32, "__udivmodsi4");
 388   }
 389
 390   if (Subtarget->isThumb1Only())
 391     addRegisterClass(MVT::i32, &ARM::tGPRRegClass);
 392   else
 393     addRegisterClass(MVT::i32, &ARM::GPRRegClass);
 394   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 395       !Subtarget->isThumb1Only()) {
 396     addRegisterClass(MVT::f32, &ARM::SPRRegClass);
 397     if (!Subtarget->isFPOnlySP())
 398       addRegisterClass(MVT::f64, &ARM::DPRRegClass);
 399
 400     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 401   }
 402
 403   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 404        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 405     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 406          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 407       setTruncStoreAction((MVT::SimpleValueType)VT,
 408                           (MVT::SimpleValueType)InnerVT, Expand);
 409     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 410     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 411     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 412
 413     setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 414     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 415     setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 416     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 417
 418     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 419   }
 420
 421   setOperationAction(ISD::ConstantFP, MVT::f32, Custom);
 422   setOperationAction(ISD::ConstantFP, MVT::f64, Custom);
 423
 424   if (Subtarget->hasNEON()) {
 425     addDRTypeForNEON(MVT::v2f32);
 426     addDRTypeForNEON(MVT::v8i8);
 427     addDRTypeForNEON(MVT::v4i16);
 428     addDRTypeForNEON(MVT::v2i32);
 429     addDRTypeForNEON(MVT::v1i64);
 430
 431     addQRTypeForNEON(MVT::v4f32);
 432     addQRTypeForNEON(MVT::v2f64);
 433     addQRTypeForNEON(MVT::v16i8);
 434     addQRTypeForNEON(MVT::v8i16);
 435     addQRTypeForNEON(MVT::v4i32);
 436     addQRTypeForNEON(MVT::v2i64);
 437
 438     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 439     // neither Neon nor VFP support any arithmetic operations on it.
 440     // The same with v4f32. But keep in mind that vadd, vsub, vmul are natively
 441     // supported for v4f32.
 442     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 443     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 444     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 445     // FIXME: Code duplication: FDIV and FREM are expanded always, see
 446     // ARMTargetLowering::addTypeForNEON method for details.
 447     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 448     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 449     // FIXME: Create unittest.
 450     // In another words, find a way when "copysign" appears in DAG with vector
 451     // operands.
 452     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 453     // FIXME: Code duplication: SETCC has custom operation action, see
 454     // ARMTargetLowering::addTypeForNEON method for details.
 455     setOperationAction(ISD::SETCC, MVT::v2f64, Expand);
 456     // FIXME: Create unittest for FNEG and for FABS.
 457     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 458     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 459     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 460     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 461     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 462     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 463     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 464     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 465     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 466     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 467     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 468     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 469     // FIXME: Create unittest for FCEIL, FTRUNC, FRINT, FNEARBYINT, FFLOOR.
 470     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 471     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 472     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 473     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 474     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 475     setOperationAction(ISD::FMA, MVT::v2f64, Expand);
 476
 477     setOperationAction(ISD::FSQRT, MVT::v4f32, Expand);
 478     setOperationAction(ISD::FSIN, MVT::v4f32, Expand);
 479     setOperationAction(ISD::FCOS, MVT::v4f32, Expand);
 480     setOperationAction(ISD::FPOWI, MVT::v4f32, Expand);
 481     setOperationAction(ISD::FPOW, MVT::v4f32, Expand);
 482     setOperationAction(ISD::FLOG, MVT::v4f32, Expand);
 483     setOperationAction(ISD::FLOG2, MVT::v4f32, Expand);
 484     setOperationAction(ISD::FLOG10, MVT::v4f32, Expand);
 485     setOperationAction(ISD::FEXP, MVT::v4f32, Expand);
 486     setOperationAction(ISD::FEXP2, MVT::v4f32, Expand);
 487     setOperationAction(ISD::FCEIL, MVT::v4f32, Expand);
 488     setOperationAction(ISD::FTRUNC, MVT::v4f32, Expand);
 489     setOperationAction(ISD::FRINT, MVT::v4f32, Expand);
 490     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Expand);
 491     setOperationAction(ISD::FFLOOR, MVT::v4f32, Expand);
 492
 493     // Mark v2f32 intrinsics.
 494     setOperationAction(ISD::FSQRT, MVT::v2f32, Expand);
 495     setOperationAction(ISD::FSIN, MVT::v2f32, Expand);
 496     setOperationAction(ISD::FCOS, MVT::v2f32, Expand);
 497     setOperationAction(ISD::FPOWI, MVT::v2f32, Expand);
 498     setOperationAction(ISD::FPOW, MVT::v2f32, Expand);
 499     setOperationAction(ISD::FLOG, MVT::v2f32, Expand);
 500     setOperationAction(ISD::FLOG2, MVT::v2f32, Expand);
 501     setOperationAction(ISD::FLOG10, MVT::v2f32, Expand);
 502     setOperationAction(ISD::FEXP, MVT::v2f32, Expand);
 503     setOperationAction(ISD::FEXP2, MVT::v2f32, Expand);
 504     setOperationAction(ISD::FCEIL, MVT::v2f32, Expand);
 505     setOperationAction(ISD::FTRUNC, MVT::v2f32, Expand);
 506     setOperationAction(ISD::FRINT, MVT::v2f32, Expand);
 507     setOperationAction(ISD::FNEARBYINT, MVT::v2f32, Expand);
 508     setOperationAction(ISD::FFLOOR, MVT::v2f32, Expand);
 509
 510     // Neon does not support some operations on v1i64 and v2i64 types.
 511     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 512     // Custom handling for some quad-vector types to detect VMULL.
 513     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 514     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 515     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 516     // Custom handling for some vector types to avoid expensive expansions
 517     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 518     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 519     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 520     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 521     setOperationAction(ISD::SETCC, MVT::v1i64, Expand);
 522     setOperationAction(ISD::SETCC, MVT::v2i64, Expand);
 523     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 524     // a destination type that is wider than the source, and nor does
 525     // it have a FP_TO_[SU]INT instruction with a narrower destination than
 526     // source.
 527     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 528     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 529     setOperationAction(ISD::FP_TO_UINT, MVT::v4i16, Custom);
 530     setOperationAction(ISD::FP_TO_SINT, MVT::v4i16, Custom);
 531
 532     setOperationAction(ISD::FP_ROUND,   MVT::v2f32, Expand);
 533     setOperationAction(ISD::FP_EXTEND,  MVT::v2f64, Expand);
 534
 535     // NEON does not have single instruction CTPOP for vectors with element
 536     // types wider than 8-bits.  However, custom lowering can leverage the
 537     // v8i8/v16i8 vcnt instruction.
 538     setOperationAction(ISD::CTPOP,      MVT::v2i32, Custom);
 539     setOperationAction(ISD::CTPOP,      MVT::v4i32, Custom);
 540     setOperationAction(ISD::CTPOP,      MVT::v4i16, Custom);
 541     setOperationAction(ISD::CTPOP,      MVT::v8i16, Custom);
 542
 543     // NEON only has FMA instructions as of VFP4.
 544     if (!Subtarget->hasVFP4()) {
 545       setOperationAction(ISD::FMA, MVT::v2f32, Expand);
 546       setOperationAction(ISD::FMA, MVT::v4f32, Expand);
 547     }
 548
 549     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 550     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 551     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 552     setTargetDAGCombine(ISD::SHL);
 553     setTargetDAGCombine(ISD::SRL);
 554     setTargetDAGCombine(ISD::SRA);
 555     setTargetDAGCombine(ISD::SIGN_EXTEND);
 556     setTargetDAGCombine(ISD::ZERO_EXTEND);
 557     setTargetDAGCombine(ISD::ANY_EXTEND);
 558     setTargetDAGCombine(ISD::SELECT_CC);
 559     setTargetDAGCombine(ISD::BUILD_VECTOR);
 560     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 561     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 562     setTargetDAGCombine(ISD::STORE);
 563     setTargetDAGCombine(ISD::FP_TO_SINT);
 564     setTargetDAGCombine(ISD::FP_TO_UINT);
 565     setTargetDAGCombine(ISD::FDIV);
 566
 567     // It is legal to extload from v4i8 to v4i16 or v4i32.
 568     MVT Tys[6] = {MVT::v8i8, MVT::v4i8, MVT::v2i8,
 569                   MVT::v4i16, MVT::v2i16,
 570                   MVT::v2i32};
 571     for (unsigned i = 0; i < 6; ++i) {
 572       setLoadExtAction(ISD::EXTLOAD, Tys[i], Legal);
 573       setLoadExtAction(ISD::ZEXTLOAD, Tys[i], Legal);
 574       setLoadExtAction(ISD::SEXTLOAD, Tys[i], Legal);
 575     }
 576   }
 577
 578   // ARM and Thumb2 support UMLAL/SMLAL.
 579   if (!Subtarget->isThumb1Only())
 580     setTargetDAGCombine(ISD::ADDC);
 581
 582
 583   computeRegisterProperties();
 584
 585   // ARM does not have f32 extending load.
 586   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 587
 588   // ARM does not have i1 sign extending load.
 589   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 590
 591   // ARM supports all 4 flavors of integer indexed load / store.
 592   if (!Subtarget->isThumb1Only()) {
 593     for (unsigned im = (unsigned)ISD::PRE_INC;
 594          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 595       setIndexedLoadAction(im,  MVT::i1,  Legal);
 596       setIndexedLoadAction(im,  MVT::i8,  Legal);
 597       setIndexedLoadAction(im,  MVT::i16, Legal);
 598       setIndexedLoadAction(im,  MVT::i32, Legal);
 599       setIndexedStoreAction(im, MVT::i1,  Legal);
 600       setIndexedStoreAction(im, MVT::i8,  Legal);
 601       setIndexedStoreAction(im, MVT::i16, Legal);
 602       setIndexedStoreAction(im, MVT::i32, Legal);
 603     }
 604   }
 605
 606   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 607   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 608   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 609   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 610
 611   // i64 operation support.
 612   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 613   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 614   if (Subtarget->isThumb1Only()) {
 615     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 616     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 617   }
 618   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 619       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 620     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 621
 622   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 623   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 624   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 625   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 626   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 627
 628   if (!Subtarget->isThumb1Only()) {
 629     // FIXME: We should do this for Thumb1 as well.
 630     setOperationAction(ISD::ADDC,    MVT::i32, Custom);
 631     setOperationAction(ISD::ADDE,    MVT::i32, Custom);
 632     setOperationAction(ISD::SUBC,    MVT::i32, Custom);
 633     setOperationAction(ISD::SUBE,    MVT::i32, Custom);
 634   }
 635
 636   // ARM does not have ROTL.
 637   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 638   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 639   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 640   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 641     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 642
 643   // These just redirect to CTTZ and CTLZ on ARM.
 644   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i32  , Expand);
 645   setOperationAction(ISD::CTLZ_ZERO_UNDEF  , MVT::i32  , Expand);
 646
 647   setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Custom);
 648
 649   // Only ARMv6 has BSWAP.
 650   if (!Subtarget->hasV6Ops())
 651     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 652
 653   if (!(Subtarget->hasDivide() && Subtarget->isThumb2()) &&
 654       !(Subtarget->hasDivideInARMMode() && !Subtarget->isThumb())) {
 655     // These are expanded into libcalls if the cpu doesn't have HW divider.
 656     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 657     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 658   }
 659
 660   // FIXME: Also set divmod for SREM on EABI
 661   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 662   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 663   // Register based DivRem for AEABI (RTABI 4.2)
 664   if (Subtarget->isTargetAEABI()) {
 665     setLibcallName(RTLIB::SDIVREM_I8,  "__aeabi_idivmod");
 666     setLibcallName(RTLIB::SDIVREM_I16, "__aeabi_idivmod");
 667     setLibcallName(RTLIB::SDIVREM_I32, "__aeabi_idivmod");
 668     setLibcallName(RTLIB::SDIVREM_I64, "__aeabi_ldivmod");
 669     setLibcallName(RTLIB::UDIVREM_I8,  "__aeabi_uidivmod");
 670     setLibcallName(RTLIB::UDIVREM_I16, "__aeabi_uidivmod");
 671     setLibcallName(RTLIB::UDIVREM_I32, "__aeabi_uidivmod");
 672     setLibcallName(RTLIB::UDIVREM_I64, "__aeabi_uldivmod");
 673
 674     setLibcallCallingConv(RTLIB::SDIVREM_I8, CallingConv::ARM_AAPCS);
 675     setLibcallCallingConv(RTLIB::SDIVREM_I16, CallingConv::ARM_AAPCS);
 676     setLibcallCallingConv(RTLIB::SDIVREM_I32, CallingConv::ARM_AAPCS);
 677     setLibcallCallingConv(RTLIB::SDIVREM_I64, CallingConv::ARM_AAPCS);
 678     setLibcallCallingConv(RTLIB::UDIVREM_I8, CallingConv::ARM_AAPCS);
 679     setLibcallCallingConv(RTLIB::UDIVREM_I16, CallingConv::ARM_AAPCS);
 680     setLibcallCallingConv(RTLIB::UDIVREM_I32, CallingConv::ARM_AAPCS);
 681     setLibcallCallingConv(RTLIB::UDIVREM_I64, CallingConv::ARM_AAPCS);
 682
 683     setOperationAction(ISD::SDIVREM, MVT::i32, Custom);
 684     setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 685   } else {
 686     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 687     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 688   }
 689
 690   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 691   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 692   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 693   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 694   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 695
 696   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 697
 698   // Use the default implementation.
 699   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 700   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 701   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 702   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 703   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 704   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 705
 706   if (!Subtarget->isTargetMachO()) {
 707     // Non-MachO platforms may return values in these registers via the
 708     // personality function.
 709     setExceptionPointerRegister(ARM::R0);
 710     setExceptionSelectorRegister(ARM::R1);
 711   }
 712
 713   if (Subtarget->getTargetTriple().isWindowsItaniumEnvironment())
 714     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 715   else
 716     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 717
 718   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 719   // the default expansion.
 720   if (Subtarget->hasAnyDataBarrier() && !Subtarget->isThumb1Only()) {
 721     // ATOMIC_FENCE needs custom lowering; the others should have been expanded
 722     // to ldrex/strex loops already.
 723     setOperationAction(ISD::ATOMIC_FENCE,     MVT::Other, Custom);
 724
 725     // On v8, we have particularly efficient implementations of atomic fences
 726     // if they can be combined with nearby atomic loads and stores.
 727     if (!Subtarget->hasV8Ops()) {
 728       // Automatically insert fences (dmb ist) around ATOMIC_SWAP etc.
 729       setInsertFencesForAtomic(true);
 730     }
 731   } else {
 732     // If there's anything we can use as a barrier, go through custom lowering
 733     // for ATOMIC_FENCE.
 734     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other,
 735                        Subtarget->hasAnyDataBarrier() ? Custom : Expand);
 736
 737     // Set them all for expansion, which will force libcalls.
 738     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 739     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 740     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 741     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 742     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 743     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 744     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 745     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 746     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 747     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 748     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 749     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 750     // Mark ATOMIC_LOAD and ATOMIC_STORE custom so we can handle the
 751     // Unordered/Monotonic case.
 752     setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 753     setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 754   }
 755
 756   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 757
 758   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 759   if (!Subtarget->hasV6Ops()) {
 760     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 761     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 762   }
 763   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 764
 765   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 766       !Subtarget->isThumb1Only()) {
 767     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 768     // iff target supports vfp2.
 769     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 770     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 771   }
 772
 773   // We want to custom lower some of our intrinsics.
 774   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 775   if (Subtarget->isTargetDarwin()) {
 776     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 777     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 778     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 779   }
 780
 781   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 782   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 783   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 784   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 785   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 786   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 787   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 788   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 789   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 790
 791   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 792   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 793   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 794   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 795   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 796
 797   // We don't support sin/cos/fmod/copysign/pow
 798   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 799   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 800   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 801   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 802   setOperationAction(ISD::FSINCOS,   MVT::f64, Expand);
 803   setOperationAction(ISD::FSINCOS,   MVT::f32, Expand);
 804   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 805   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 806   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 807       !Subtarget->isThumb1Only()) {
 808     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 809     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 810   }
 811   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 812   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 813
 814   if (!Subtarget->hasVFP4()) {
 815     setOperationAction(ISD::FMA, MVT::f64, Expand);
 816     setOperationAction(ISD::FMA, MVT::f32, Expand);
 817   }
 818
 819   // Various VFP goodness
 820   if (!TM.Options.UseSoftFloat && !Subtarget->isThumb1Only()) {
 821     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 822     if (Subtarget->hasVFP2()) {
 823       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 824       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 825       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 826       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 827     }
 828     // Special handling for half-precision FP.
 829     if (!Subtarget->hasFP16()) {
 830       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 831       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 832     }
 833   }
 834
 835   // Combine sin / cos into one node or libcall if possible.
 836   if (Subtarget->hasSinCos()) {
 837     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
 838     setLibcallName(RTLIB::SINCOS_F64, "sincos");
 839     if (Subtarget->getTargetTriple().getOS() == Triple::IOS) {
 840       // For iOS, we don't want to the normal expansion of a libcall to
 841       // sincos. We want to issue a libcall to __sincos_stret.
 842       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 843       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 844     }
 845   }
 846
 847   // We have target-specific dag combine patterns for the following nodes:
 848   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 849   setTargetDAGCombine(ISD::ADD);
 850   setTargetDAGCombine(ISD::SUB);
 851   setTargetDAGCombine(ISD::MUL);
 852   setTargetDAGCombine(ISD::AND);
 853   setTargetDAGCombine(ISD::OR);
 854   setTargetDAGCombine(ISD::XOR);
 855
 856   if (Subtarget->hasV6Ops())
 857     setTargetDAGCombine(ISD::SRL);
 858
 859   setStackPointerRegisterToSaveRestore(ARM::SP);
 860
 861   if (TM.Options.UseSoftFloat || Subtarget->isThumb1Only() ||
 862       !Subtarget->hasVFP2())
 863     setSchedulingPreference(Sched::RegPressure);
 864   else
 865     setSchedulingPreference(Sched::Hybrid);
 866
 867   //// temporary - rewrite interface to use type
 868   MaxStoresPerMemset = 8;
 869   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
 870   MaxStoresPerMemcpy = 4; // For @llvm.memcpy -> sequence of stores
 871   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 872   MaxStoresPerMemmove = 4; // For @llvm.memmove -> sequence of stores
 873   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 874
 875   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 876   // are at least 4 bytes aligned.
 877   setMinStackArgumentAlignment(4);
 878
 879   // Prefer likely predicted branches to selects on out-of-order cores.
 880   PredictableSelectIsExpensive = Subtarget->isLikeA9();
 881
 882   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 883 }
 884
 885 // FIXME: It might make sense to define the representative register class as the
 886 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 887 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 888 // SPR's representative would be DPR_VFP2. This should work well if register
 889 // pressure tracking were modified such that a register use would increment the
 890 // pressure of the register class's representative and all of it's super
 891 // classes' representatives transitively. We have not implemented this because
 892 // of the difficulty prior to coalescing of modeling operand register classes
 893 // due to the common occurrence of cross class copies and subregister insertions
 894 // and extractions.
 895 std::pair<const TargetRegisterClass*, uint8_t>
 896 ARMTargetLowering::findRepresentativeClass(MVT VT) const{
 897   const TargetRegisterClass *RRC = nullptr;
 898   uint8_t Cost = 1;
 899   switch (VT.SimpleTy) {
 900   default:
 901     return TargetLowering::findRepresentativeClass(VT);
 902   // Use DPR as representative register class for all floating point
 903   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 904   // the cost is 1 for both f32 and f64.
 905   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 906   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 907     RRC = &ARM::DPRRegClass;
 908     // When NEON is used for SP, only half of the register file is available
 909     // because operations that define both SP and DP results will be constrained
 910     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 911     // coalescing by double-counting the SP regs. See the FIXME above.
 912     if (Subtarget->useNEONForSinglePrecisionFP())
 913       Cost = 2;
 914     break;
 915   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 916   case MVT::v4f32: case MVT::v2f64:
 917     RRC = &ARM::DPRRegClass;
 918     Cost = 2;
 919     break;
 920   case MVT::v4i64:
 921     RRC = &ARM::DPRRegClass;
 922     Cost = 4;
 923     break;
 924   case MVT::v8i64:
 925     RRC = &ARM::DPRRegClass;
 926     Cost = 8;
 927     break;
 928   }
 929   return std::make_pair(RRC, Cost);
 930 }
 931
 932 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 933   switch (Opcode) {
 934   default: return nullptr;
 935   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 936   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 937   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 938   case ARMISD::CALL:          return "ARMISD::CALL";
 939   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 940   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 941   case ARMISD::tCALL:         return "ARMISD::tCALL";
 942   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 943   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 944   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 945   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 946   case ARMISD::INTRET_FLAG:   return "ARMISD::INTRET_FLAG";
 947   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 948   case ARMISD::CMP:           return "ARMISD::CMP";
 949   case ARMISD::CMN:           return "ARMISD::CMN";
 950   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 951   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 952   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 953   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 954   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 955
 956   case ARMISD::CMOV:          return "ARMISD::CMOV";
 957
 958   case ARMISD::RBIT:          return "ARMISD::RBIT";
 959
 960   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 961   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 962   case ARMISD::SITOF:         return "ARMISD::SITOF";
 963   case ARMISD::UITOF:         return "ARMISD::UITOF";
 964
 965   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 966   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 967   case ARMISD::RRX:           return "ARMISD::RRX";
 968
 969   case ARMISD::ADDC:          return "ARMISD::ADDC";
 970   case ARMISD::ADDE:          return "ARMISD::ADDE";
 971   case ARMISD::SUBC:          return "ARMISD::SUBC";
 972   case ARMISD::SUBE:          return "ARMISD::SUBE";
 973
 974   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 975   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 976
 977   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 978   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 979
 980   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 981
 982   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 983
 984   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 985
 986   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 987
 988   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 989
 990   case ARMISD::WIN__CHKSTK:   return "ARMISD:::WIN__CHKSTK";
 991
 992   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 993   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
 994   case ARMISD::VCGE:          return "ARMISD::VCGE";
 995   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
 996   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
 997   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 998   case ARMISD::VCGT:          return "ARMISD::VCGT";
 999   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
1000   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
1001   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
1002   case ARMISD::VTST:          return "ARMISD::VTST";
1003
1004   case ARMISD::VSHL:          return "ARMISD::VSHL";
1005   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
1006   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
1007   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
1008   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
1009   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
1010   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
1011   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
1012   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
1013   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
1014   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
1015   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
1016   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
1017   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
1018   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
1019   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
1020   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
1021   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
1022   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
1023   case ARMISD::VMOVFPIMM:     return "ARMISD::VMOVFPIMM";
1024   case ARMISD::VDUP:          return "ARMISD::VDUP";
1025   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
1026   case ARMISD::VEXT:          return "ARMISD::VEXT";
1027   case ARMISD::VREV64:        return "ARMISD::VREV64";
1028   case ARMISD::VREV32:        return "ARMISD::VREV32";
1029   case ARMISD::VREV16:        return "ARMISD::VREV16";
1030   case ARMISD::VZIP:          return "ARMISD::VZIP";
1031   case ARMISD::VUZP:          return "ARMISD::VUZP";
1032   case ARMISD::VTRN:          return "ARMISD::VTRN";
1033   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
1034   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
1035   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
1036   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
1037   case ARMISD::UMLAL:         return "ARMISD::UMLAL";
1038   case ARMISD::SMLAL:         return "ARMISD::SMLAL";
1039   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
1040   case ARMISD::FMAX:          return "ARMISD::FMAX";
1041   case ARMISD::FMIN:          return "ARMISD::FMIN";
1042   case ARMISD::VMAXNM:        return "ARMISD::VMAX";
1043   case ARMISD::VMINNM:        return "ARMISD::VMIN";
1044   case ARMISD::BFI:           return "ARMISD::BFI";
1045   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
1046   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
1047   case ARMISD::VBSL:          return "ARMISD::VBSL";
1048   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
1049   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
1050   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
1051   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
1052   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
1053   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
1054   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
1055   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
1056   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
1057   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
1058   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
1059   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
1060   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
1061   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
1062   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
1063   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
1064   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
1065   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
1066   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
1067   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
1068   }
1069 }
1070
1071 EVT ARMTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1072   if (!VT.isVector()) return getPointerTy();
1073   return VT.changeVectorElementTypeToInteger();
1074 }
1075
1076 /// getRegClassFor - Return the register class that should be used for the
1077 /// specified value type.
1078 const TargetRegisterClass *ARMTargetLowering::getRegClassFor(MVT VT) const {
1079   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
1080   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
1081   // load / store 4 to 8 consecutive D registers.
1082   if (Subtarget->hasNEON()) {
1083     if (VT == MVT::v4i64)
1084       return &ARM::QQPRRegClass;
1085     if (VT == MVT::v8i64)
1086       return &ARM::QQQQPRRegClass;
1087   }
1088   return TargetLowering::getRegClassFor(VT);
1089 }
1090
1091 // Create a fast isel object.
1092 FastISel *
1093 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
1094                                   const TargetLibraryInfo *libInfo) const {
1095   return ARM::createFastISel(funcInfo, libInfo);
1096 }
1097
1098 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
1099 /// be used for loads / stores from the global.
1100 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
1101   return (Subtarget->isThumb1Only() ? 127 : 4095);
1102 }
1103
1104 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
1105   unsigned NumVals = N->getNumValues();
1106   if (!NumVals)
1107     return Sched::RegPressure;
1108
1109   for (unsigned i = 0; i != NumVals; ++i) {
1110     EVT VT = N->getValueType(i);
1111     if (VT == MVT::Glue || VT == MVT::Other)
1112       continue;
1113     if (VT.isFloatingPoint() || VT.isVector())
1114       return Sched::ILP;
1115   }
1116
1117   if (!N->isMachineOpcode())
1118     return Sched::RegPressure;
1119
1120   // Load are scheduled for latency even if there instruction itinerary
1121   // is not available.
1122   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1123   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
1124
1125   if (MCID.getNumDefs() == 0)
1126     return Sched::RegPressure;
1127   if (!Itins->isEmpty() &&
1128       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
1129     return Sched::ILP;
1130
1131   return Sched::RegPressure;
1132 }
1133
1134 //===----------------------------------------------------------------------===//
1135 // Lowering Code
1136 //===----------------------------------------------------------------------===//
1137
1138 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
1139 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
1140   switch (CC) {
1141   default: llvm_unreachable("Unknown condition code!");
1142   case ISD::SETNE:  return ARMCC::NE;
1143   case ISD::SETEQ:  return ARMCC::EQ;
1144   case ISD::SETGT:  return ARMCC::GT;
1145   case ISD::SETGE:  return ARMCC::GE;
1146   case ISD::SETLT:  return ARMCC::LT;
1147   case ISD::SETLE:  return ARMCC::LE;
1148   case ISD::SETUGT: return ARMCC::HI;
1149   case ISD::SETUGE: return ARMCC::HS;
1150   case ISD::SETULT: return ARMCC::LO;
1151   case ISD::SETULE: return ARMCC::LS;
1152   }
1153 }
1154
1155 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1156 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1157                         ARMCC::CondCodes &CondCode2) {
1158   CondCode2 = ARMCC::AL;
1159   switch (CC) {
1160   default: llvm_unreachable("Unknown FP condition!");
1161   case ISD::SETEQ:
1162   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1163   case ISD::SETGT:
1164   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1165   case ISD::SETGE:
1166   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1167   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1168   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1169   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1170   case ISD::SETO:   CondCode = ARMCC::VC; break;
1171   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1172   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1173   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1174   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1175   case ISD::SETLT:
1176   case ISD::SETULT: CondCode = ARMCC::LT; break;
1177   case ISD::SETLE:
1178   case ISD::SETULE: CondCode = ARMCC::LE; break;
1179   case ISD::SETNE:
1180   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1181   }
1182 }
1183
1184 //===----------------------------------------------------------------------===//
1185 //                      Calling Convention Implementation
1186 //===----------------------------------------------------------------------===//
1187
1188 #include "ARMGenCallingConv.inc"
1189
1190 /// getEffectiveCallingConv - Get the effective calling convention, taking into
1191 /// account presence of floating point hardware and calling convention
1192 /// limitations, such as support for variadic functions.
1193 CallingConv::ID
1194 ARMTargetLowering::getEffectiveCallingConv(CallingConv::ID CC,
1195                                            bool isVarArg) const {
1196   switch (CC) {
1197   default:
1198     llvm_unreachable("Unsupported calling convention");
1199   case CallingConv::ARM_AAPCS:
1200   case CallingConv::ARM_APCS:
1201   case CallingConv::GHC:
1202     return CC;
1203   case CallingConv::ARM_AAPCS_VFP:
1204     return isVarArg ? CallingConv::ARM_AAPCS : CallingConv::ARM_AAPCS_VFP;
1205   case CallingConv::C:
1206     if (!Subtarget->isAAPCS_ABI())
1207       return CallingConv::ARM_APCS;
1208     else if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() &&
1209              getTargetMachine().Options.FloatABIType == FloatABI::Hard &&
1210              !isVarArg)
1211       return CallingConv::ARM_AAPCS_VFP;
1212     else
1213       return CallingConv::ARM_AAPCS;
1214   case CallingConv::Fast:
1215     if (!Subtarget->isAAPCS_ABI()) {
1216       if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() && !isVarArg)
1217         return CallingConv::Fast;
1218       return CallingConv::ARM_APCS;
1219     } else if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() && !isVarArg)
1220       return CallingConv::ARM_AAPCS_VFP;
1221     else
1222       return CallingConv::ARM_AAPCS;
1223   }
1224 }
1225
1226 /// CCAssignFnForNode - Selects the correct CCAssignFn for the given
1227 /// CallingConvention.
1228 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1229                                                  bool Return,
1230                                                  bool isVarArg) const {
1231   switch (getEffectiveCallingConv(CC, isVarArg)) {
1232   default:
1233     llvm_unreachable("Unsupported calling convention");
1234   case CallingConv::ARM_APCS:
1235     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1236   case CallingConv::ARM_AAPCS:
1237     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1238   case CallingConv::ARM_AAPCS_VFP:
1239     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1240   case CallingConv::Fast:
1241     return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1242   case CallingConv::GHC:
1243     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS_GHC);
1244   }
1245 }
1246
1247 /// LowerCallResult - Lower the result values of a call into the
1248 /// appropriate copies out of appropriate physical registers.
1249 SDValue
1250 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1251                                    CallingConv::ID CallConv, bool isVarArg,
1252                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1253                                    SDLoc dl, SelectionDAG &DAG,
1254                                    SmallVectorImpl<SDValue> &InVals,
1255                                    bool isThisReturn, SDValue ThisVal) const {
1256
1257   // Assign locations to each value returned by this call.
1258   SmallVector<CCValAssign, 16> RVLocs;
1259   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1260                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1261   CCInfo.AnalyzeCallResult(Ins,
1262                            CCAssignFnForNode(CallConv, /* Return*/ true,
1263                                              isVarArg));
1264
1265   // Copy all of the result registers out of their specified physreg.
1266   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1267     CCValAssign VA = RVLocs[i];
1268
1269     // Pass 'this' value directly from the argument to return value, to avoid
1270     // reg unit interference
1271     if (i == 0 && isThisReturn) {
1272       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i32 &&
1273              "unexpected return calling convention register assignment");
1274       InVals.push_back(ThisVal);
1275       continue;
1276     }
1277
1278     SDValue Val;
1279     if (VA.needsCustom()) {
1280       // Handle f64 or half of a v2f64.
1281       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1282                                       InFlag);
1283       Chain = Lo.getValue(1);
1284       InFlag = Lo.getValue(2);
1285       VA = RVLocs[++i]; // skip ahead to next loc
1286       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1287                                       InFlag);
1288       Chain = Hi.getValue(1);
1289       InFlag = Hi.getValue(2);
1290       if (!Subtarget->isLittle())
1291         std::swap (Lo, Hi);
1292       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1293
1294       if (VA.getLocVT() == MVT::v2f64) {
1295         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1296         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1297                           DAG.getConstant(0, MVT::i32));
1298
1299         VA = RVLocs[++i]; // skip ahead to next loc
1300         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1301         Chain = Lo.getValue(1);
1302         InFlag = Lo.getValue(2);
1303         VA = RVLocs[++i]; // skip ahead to next loc
1304         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1305         Chain = Hi.getValue(1);
1306         InFlag = Hi.getValue(2);
1307         if (!Subtarget->isLittle())
1308           std::swap (Lo, Hi);
1309         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1310         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1311                           DAG.getConstant(1, MVT::i32));
1312       }
1313     } else {
1314       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1315                                InFlag);
1316       Chain = Val.getValue(1);
1317       InFlag = Val.getValue(2);
1318     }
1319
1320     switch (VA.getLocInfo()) {
1321     default: llvm_unreachable("Unknown loc info!");
1322     case CCValAssign::Full: break;
1323     case CCValAssign::BCvt:
1324       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1325       break;
1326     }
1327
1328     InVals.push_back(Val);
1329   }
1330
1331   return Chain;
1332 }
1333
1334 /// LowerMemOpCallTo - Store the argument to the stack.
1335 SDValue
1336 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1337                                     SDValue StackPtr, SDValue Arg,
1338                                     SDLoc dl, SelectionDAG &DAG,
1339                                     const CCValAssign &VA,
1340                                     ISD::ArgFlagsTy Flags) const {
1341   unsigned LocMemOffset = VA.getLocMemOffset();
1342   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1343   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1344   return DAG.getStore(Chain, dl, Arg, PtrOff,
1345                       MachinePointerInfo::getStack(LocMemOffset),
1346                       false, false, 0);
1347 }
1348
1349 void ARMTargetLowering::PassF64ArgInRegs(SDLoc dl, SelectionDAG &DAG,
1350                                          SDValue Chain, SDValue &Arg,
1351                                          RegsToPassVector &RegsToPass,
1352                                          CCValAssign &VA, CCValAssign &NextVA,
1353                                          SDValue &StackPtr,
1354                                          SmallVectorImpl<SDValue> &MemOpChains,
1355                                          ISD::ArgFlagsTy Flags) const {
1356
1357   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1358                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1359   unsigned id = Subtarget->isLittle() ? 0 : 1;
1360   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd.getValue(id)));
1361
1362   if (NextVA.isRegLoc())
1363     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1-id)));
1364   else {
1365     assert(NextVA.isMemLoc());
1366     if (!StackPtr.getNode())
1367       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1368
1369     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1-id),
1370                                            dl, DAG, NextVA,
1371                                            Flags));
1372   }
1373 }
1374
1375 /// LowerCall - Lowering a call into a callseq_start <-
1376 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1377 /// nodes.
1378 SDValue
1379 ARMTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1380                              SmallVectorImpl<SDValue> &InVals) const {
1381   SelectionDAG &DAG                     = CLI.DAG;
1382   SDLoc &dl                          = CLI.DL;
1383   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1384   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
1385   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
1386   SDValue Chain                         = CLI.Chain;
1387   SDValue Callee                        = CLI.Callee;
1388   bool &isTailCall                      = CLI.IsTailCall;
1389   CallingConv::ID CallConv              = CLI.CallConv;
1390   bool doesNotRet                       = CLI.DoesNotReturn;
1391   bool isVarArg                         = CLI.IsVarArg;
1392
1393   MachineFunction &MF = DAG.getMachineFunction();
1394   bool isStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1395   bool isThisReturn   = false;
1396   bool isSibCall      = false;
1397
1398   // Disable tail calls if they're not supported.
1399   if (!Subtarget->supportsTailCall() || MF.getTarget().Options.DisableTailCalls)
1400     isTailCall = false;
1401
1402   if (isTailCall) {
1403     // Check if it's really possible to do a tail call.
1404     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1405                     isVarArg, isStructRet, MF.getFunction()->hasStructRetAttr(),
1406                                                    Outs, OutVals, Ins, DAG);
1407     if (!isTailCall && CLI.CS && CLI.CS->isMustTailCall())
1408       report_fatal_error("failed to perform tail call elimination on a call "
1409                          "site marked musttail");
1410     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1411     // detected sibcalls.
1412     if (isTailCall) {
1413       ++NumTailCalls;
1414       isSibCall = true;
1415     }
1416   }
1417
1418   // Analyze operands of the call, assigning locations to each operand.
1419   SmallVector<CCValAssign, 16> ArgLocs;
1420   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1421                  getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1422   CCInfo.AnalyzeCallOperands(Outs,
1423                              CCAssignFnForNode(CallConv, /* Return*/ false,
1424                                                isVarArg));
1425
1426   // Get a count of how many bytes are to be pushed on the stack.
1427   unsigned NumBytes = CCInfo.getNextStackOffset();
1428
1429   // For tail calls, memory operands are available in our caller's stack.
1430   if (isSibCall)
1431     NumBytes = 0;
1432
1433   // Adjust the stack pointer for the new arguments...
1434   // These operations are automatically eliminated by the prolog/epilog pass
1435   if (!isSibCall)
1436     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true),
1437                                  dl);
1438
1439   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1440
1441   RegsToPassVector RegsToPass;
1442   SmallVector<SDValue, 8> MemOpChains;
1443
1444   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1445   // of tail call optimization, arguments are handled later.
1446   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1447        i != e;
1448        ++i, ++realArgIdx) {
1449     CCValAssign &VA = ArgLocs[i];
1450     SDValue Arg = OutVals[realArgIdx];
1451     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1452     bool isByVal = Flags.isByVal();
1453
1454     // Promote the value if needed.
1455     switch (VA.getLocInfo()) {
1456     default: llvm_unreachable("Unknown loc info!");
1457     case CCValAssign::Full: break;
1458     case CCValAssign::SExt:
1459       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1460       break;
1461     case CCValAssign::ZExt:
1462       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1463       break;
1464     case CCValAssign::AExt:
1465       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1466       break;
1467     case CCValAssign::BCvt:
1468       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1469       break;
1470     }
1471
1472     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1473     if (VA.needsCustom()) {
1474       if (VA.getLocVT() == MVT::v2f64) {
1475         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1476                                   DAG.getConstant(0, MVT::i32));
1477         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1478                                   DAG.getConstant(1, MVT::i32));
1479
1480         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1481                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1482
1483         VA = ArgLocs[++i]; // skip ahead to next loc
1484         if (VA.isRegLoc()) {
1485           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1486                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1487         } else {
1488           assert(VA.isMemLoc());
1489
1490           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1491                                                  dl, DAG, VA, Flags));
1492         }
1493       } else {
1494         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1495                          StackPtr, MemOpChains, Flags);
1496       }
1497     } else if (VA.isRegLoc()) {
1498       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i32) {
1499         assert(VA.getLocVT() == MVT::i32 &&
1500                "unexpected calling convention register assignment");
1501         assert(!Ins.empty() && Ins[0].VT == MVT::i32 &&
1502                "unexpected use of 'returned'");
1503         isThisReturn = true;
1504       }
1505       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1506     } else if (isByVal) {
1507       assert(VA.isMemLoc());
1508       unsigned offset = 0;
1509
1510       // True if this byval aggregate will be split between registers
1511       // and memory.
1512       unsigned ByValArgsCount = CCInfo.getInRegsParamsCount();
1513       unsigned CurByValIdx = CCInfo.getInRegsParamsProceed();
1514
1515       if (CurByValIdx < ByValArgsCount) {
1516
1517         unsigned RegBegin, RegEnd;
1518         CCInfo.getInRegsParamInfo(CurByValIdx, RegBegin, RegEnd);
1519
1520         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1521         unsigned int i, j;
1522         for (i = 0, j = RegBegin; j < RegEnd; i++, j++) {
1523           SDValue Const = DAG.getConstant(4*i, MVT::i32);
1524           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1525           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1526                                      MachinePointerInfo(),
1527                                      false, false, false,
1528                                      DAG.InferPtrAlignment(AddArg));
1529           MemOpChains.push_back(Load.getValue(1));
1530           RegsToPass.push_back(std::make_pair(j, Load));
1531         }
1532
1533         // If parameter size outsides register area, "offset" value
1534         // helps us to calculate stack slot for remained part properly.
1535         offset = RegEnd - RegBegin;
1536
1537         CCInfo.nextInRegsParam();
1538       }
1539
1540       if (Flags.getByValSize() > 4*offset) {
1541         unsigned LocMemOffset = VA.getLocMemOffset();
1542         SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset);
1543         SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1544                                   StkPtrOff);
1545         SDValue SrcOffset = DAG.getIntPtrConstant(4*offset);
1546         SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1547         SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset,
1548                                            MVT::i32);
1549         SDValue AlignNode = DAG.getConstant(Flags.getByValAlign(), MVT::i32);
1550
1551         SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
1552         SDValue Ops[] = { Chain, Dst, Src, SizeNode, AlignNode};
1553         MemOpChains.push_back(DAG.getNode(ARMISD::COPY_STRUCT_BYVAL, dl, VTs,
1554                                           Ops));
1555       }
1556     } else if (!isSibCall) {
1557       assert(VA.isMemLoc());
1558
1559       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1560                                              dl, DAG, VA, Flags));
1561     }
1562   }
1563
1564   if (!MemOpChains.empty())
1565     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1566
1567   // Build a sequence of copy-to-reg nodes chained together with token chain
1568   // and flag operands which copy the outgoing args into the appropriate regs.
1569   SDValue InFlag;
1570   // Tail call byval lowering might overwrite argument registers so in case of
1571   // tail call optimization the copies to registers are lowered later.
1572   if (!isTailCall)
1573     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1574       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1575                                RegsToPass[i].second, InFlag);
1576       InFlag = Chain.getValue(1);
1577     }
1578
1579   // For tail calls lower the arguments to the 'real' stack slot.
1580   if (isTailCall) {
1581     // Force all the incoming stack arguments to be loaded from the stack
1582     // before any new outgoing arguments are stored to the stack, because the
1583     // outgoing stack slots may alias the incoming argument stack slots, and
1584     // the alias isn't otherwise explicit. This is slightly more conservative
1585     // than necessary, because it means that each store effectively depends
1586     // on every argument instead of just those arguments it would clobber.
1587
1588     // Do not flag preceding copytoreg stuff together with the following stuff.
1589     InFlag = SDValue();
1590     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1591       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1592                                RegsToPass[i].second, InFlag);
1593       InFlag = Chain.getValue(1);
1594     }
1595     InFlag = SDValue();
1596   }
1597
1598   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1599   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1600   // node so that legalize doesn't hack it.
1601   bool isDirect = false;
1602   bool isARMFunc = false;
1603   bool isLocalARMFunc = false;
1604   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1605
1606   if (EnableARMLongCalls) {
1607     assert((Subtarget->isTargetWindows() ||
1608             getTargetMachine().getRelocationModel() == Reloc::Static) &&
1609            "long-calls with non-static relocation model!");
1610     // Handle a global address or an external symbol. If it's not one of
1611     // those, the target's already in a register, so we don't need to do
1612     // anything extra.
1613     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1614       const GlobalValue *GV = G->getGlobal();
1615       // Create a constant pool entry for the callee address
1616       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1617       ARMConstantPoolValue *CPV =
1618         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 0);
1619
1620       // Get the address of the callee into a register
1621       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1622       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1623       Callee = DAG.getLoad(getPointerTy(), dl,
1624                            DAG.getEntryNode(), CPAddr,
1625                            MachinePointerInfo::getConstantPool(),
1626                            false, false, false, 0);
1627     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1628       const char *Sym = S->getSymbol();
1629
1630       // Create a constant pool entry for the callee address
1631       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1632       ARMConstantPoolValue *CPV =
1633         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1634                                       ARMPCLabelIndex, 0);
1635       // Get the address of the callee into a register
1636       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1637       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1638       Callee = DAG.getLoad(getPointerTy(), dl,
1639                            DAG.getEntryNode(), CPAddr,
1640                            MachinePointerInfo::getConstantPool(),
1641                            false, false, false, 0);
1642     }
1643   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1644     const GlobalValue *GV = G->getGlobal();
1645     isDirect = true;
1646     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1647     bool isStub = (isExt && Subtarget->isTargetMachO()) &&
1648                    getTargetMachine().getRelocationModel() != Reloc::Static;
1649     isARMFunc = !Subtarget->isThumb() || isStub;
1650     // ARM call to a local ARM function is predicable.
1651     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1652     // tBX takes a register source operand.
1653     if (isStub && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1654       assert(Subtarget->isTargetMachO() && "WrapperPIC use on non-MachO?");
1655       Callee = DAG.getNode(ARMISD::WrapperPIC, dl, getPointerTy(),
1656                            DAG.getTargetGlobalAddress(GV, dl, getPointerTy()));
1657     } else {
1658       // On ELF targets for PIC code, direct calls should go through the PLT
1659       unsigned OpFlags = 0;
1660       if (Subtarget->isTargetELF() &&
1661           getTargetMachine().getRelocationModel() == Reloc::PIC_)
1662         OpFlags = ARMII::MO_PLT;
1663       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1664     }
1665   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1666     isDirect = true;
1667     bool isStub = Subtarget->isTargetMachO() &&
1668                   getTargetMachine().getRelocationModel() != Reloc::Static;
1669     isARMFunc = !Subtarget->isThumb() || isStub;
1670     // tBX takes a register source operand.
1671     const char *Sym = S->getSymbol();
1672     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1673       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1674       ARMConstantPoolValue *CPV =
1675         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1676                                       ARMPCLabelIndex, 4);
1677       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1678       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1679       Callee = DAG.getLoad(getPointerTy(), dl,
1680                            DAG.getEntryNode(), CPAddr,
1681                            MachinePointerInfo::getConstantPool(),
1682                            false, false, false, 0);
1683       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1684       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1685                            getPointerTy(), Callee, PICLabel);
1686     } else {
1687       unsigned OpFlags = 0;
1688       // On ELF targets for PIC code, direct calls should go through the PLT
1689       if (Subtarget->isTargetELF() &&
1690                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1691         OpFlags = ARMII::MO_PLT;
1692       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1693     }
1694   }
1695
1696   // FIXME: handle tail calls differently.
1697   unsigned CallOpc;
1698   bool HasMinSizeAttr = Subtarget->isMinSize();
1699   if (Subtarget->isThumb()) {
1700     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1701       CallOpc = ARMISD::CALL_NOLINK;
1702     else
1703       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1704   } else {
1705     if (!isDirect && !Subtarget->hasV5TOps())
1706       CallOpc = ARMISD::CALL_NOLINK;
1707     else if (doesNotRet && isDirect && Subtarget->hasRAS() &&
1708                // Emit regular call when code size is the priority
1709                !HasMinSizeAttr)
1710       // "mov lr, pc; b _foo" to avoid confusing the RSP
1711       CallOpc = ARMISD::CALL_NOLINK;
1712     else
1713       CallOpc = isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL;
1714   }
1715
1716   std::vector<SDValue> Ops;
1717   Ops.push_back(Chain);
1718   Ops.push_back(Callee);
1719
1720   // Add argument registers to the end of the list so that they are known live
1721   // into the call.
1722   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1723     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1724                                   RegsToPass[i].second.getValueType()));
1725
1726   // Add a register mask operand representing the call-preserved registers.
1727   if (!isTailCall) {
1728     const uint32_t *Mask;
1729     const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
1730     const ARMBaseRegisterInfo *ARI = static_cast<const ARMBaseRegisterInfo*>(TRI);
1731     if (isThisReturn) {
1732       // For 'this' returns, use the R0-preserving mask if applicable
1733       Mask = ARI->getThisReturnPreservedMask(CallConv);
1734       if (!Mask) {
1735         // Set isThisReturn to false if the calling convention is not one that
1736         // allows 'returned' to be modeled in this way, so LowerCallResult does
1737         // not try to pass 'this' straight through
1738         isThisReturn = false;
1739         Mask = ARI->getCallPreservedMask(CallConv);
1740       }
1741     } else
1742       Mask = ARI->getCallPreservedMask(CallConv);
1743
1744     assert(Mask && "Missing call preserved mask for calling convention");
1745     Ops.push_back(DAG.getRegisterMask(Mask));
1746   }
1747
1748   if (InFlag.getNode())
1749     Ops.push_back(InFlag);
1750
1751   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1752   if (isTailCall)
1753     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, Ops);
1754
1755   // Returns a chain and a flag for retval copy to use.
1756   Chain = DAG.getNode(CallOpc, dl, NodeTys, Ops);
1757   InFlag = Chain.getValue(1);
1758
1759   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1760                              DAG.getIntPtrConstant(0, true), InFlag, dl);
1761   if (!Ins.empty())
1762     InFlag = Chain.getValue(1);
1763
1764   // Handle result values, copying them out of physregs into vregs that we
1765   // return.
1766   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
1767                          InVals, isThisReturn,
1768                          isThisReturn ? OutVals[0] : SDValue());
1769 }
1770
1771 /// HandleByVal - Every parameter *after* a byval parameter is passed
1772 /// on the stack.  Remember the next parameter register to allocate,
1773 /// and then confiscate the rest of the parameter registers to insure
1774 /// this.
1775 void
1776 ARMTargetLowering::HandleByVal(
1777     CCState *State, unsigned &size, unsigned Align) const {
1778   unsigned reg = State->AllocateReg(GPRArgRegs, 4);
1779   assert((State->getCallOrPrologue() == Prologue ||
1780           State->getCallOrPrologue() == Call) &&
1781          "unhandled ParmContext");
1782
1783   if ((ARM::R0 <= reg) && (reg <= ARM::R3)) {
1784     if (Subtarget->isAAPCS_ABI() && Align > 4) {
1785       unsigned AlignInRegs = Align / 4;
1786       unsigned Waste = (ARM::R4 - reg) % AlignInRegs;
1787       for (unsigned i = 0; i < Waste; ++i)
1788         reg = State->AllocateReg(GPRArgRegs, 4);
1789     }
1790     if (reg != 0) {
1791       unsigned excess = 4 * (ARM::R4 - reg);
1792
1793       // Special case when NSAA != SP and parameter size greater than size of
1794       // all remained GPR regs. In that case we can't split parameter, we must
1795       // send it to stack. We also must set NCRN to R4, so waste all
1796       // remained registers.
1797       const unsigned NSAAOffset = State->getNextStackOffset();
1798       if (Subtarget->isAAPCS_ABI() && NSAAOffset != 0 && size > excess) {
1799         while (State->AllocateReg(GPRArgRegs, 4))
1800           ;
1801         return;
1802       }
1803
1804       // First register for byval parameter is the first register that wasn't
1805       // allocated before this method call, so it would be "reg".
1806       // If parameter is small enough to be saved in range [reg, r4), then
1807       // the end (first after last) register would be reg + param-size-in-regs,
1808       // else parameter would be splitted between registers and stack,
1809       // end register would be r4 in this case.
1810       unsigned ByValRegBegin = reg;
1811       unsigned ByValRegEnd = (size < excess) ? reg + size/4 : (unsigned)ARM::R4;
1812       State->addInRegsParamInfo(ByValRegBegin, ByValRegEnd);
1813       // Note, first register is allocated in the beginning of function already,
1814       // allocate remained amount of registers we need.
1815       for (unsigned i = reg+1; i != ByValRegEnd; ++i)
1816         State->AllocateReg(GPRArgRegs, 4);
1817       // A byval parameter that is split between registers and memory needs its
1818       // size truncated here.
1819       // In the case where the entire structure fits in registers, we set the
1820       // size in memory to zero.
1821       if (size < excess)
1822         size = 0;
1823       else
1824         size -= excess;
1825     }
1826   }
1827 }
1828
1829 /// MatchingStackOffset - Return true if the given stack call argument is
1830 /// already available in the same position (relatively) of the caller's
1831 /// incoming argument stack.
1832 static
1833 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1834                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1835                          const TargetInstrInfo *TII) {
1836   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1837   int FI = INT_MAX;
1838   if (Arg.getOpcode() == ISD::CopyFromReg) {
1839     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1840     if (!TargetRegisterInfo::isVirtualRegister(VR))
1841       return false;
1842     MachineInstr *Def = MRI->getVRegDef(VR);
1843     if (!Def)
1844       return false;
1845     if (!Flags.isByVal()) {
1846       if (!TII->isLoadFromStackSlot(Def, FI))
1847         return false;
1848     } else {
1849       return false;
1850     }
1851   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1852     if (Flags.isByVal())
1853       // ByVal argument is passed in as a pointer but it's now being
1854       // dereferenced. e.g.
1855       // define @foo(%struct.X* %A) {
1856       //   tail call @bar(%struct.X* byval %A)
1857       // }
1858       return false;
1859     SDValue Ptr = Ld->getBasePtr();
1860     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1861     if (!FINode)
1862       return false;
1863     FI = FINode->getIndex();
1864   } else
1865     return false;
1866
1867   assert(FI != INT_MAX);
1868   if (!MFI->isFixedObjectIndex(FI))
1869     return false;
1870   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1871 }
1872
1873 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1874 /// for tail call optimization. Targets which want to do tail call
1875 /// optimization should implement this function.
1876 bool
1877 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1878                                                      CallingConv::ID CalleeCC,
1879                                                      bool isVarArg,
1880                                                      bool isCalleeStructRet,
1881                                                      bool isCallerStructRet,
1882                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1883                                     const SmallVectorImpl<SDValue> &OutVals,
1884                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1885                                                      SelectionDAG& DAG) const {
1886   const Function *CallerF = DAG.getMachineFunction().getFunction();
1887   CallingConv::ID CallerCC = CallerF->getCallingConv();
1888   bool CCMatch = CallerCC == CalleeCC;
1889
1890   // Look for obvious safe cases to perform tail call optimization that do not
1891   // require ABI changes. This is what gcc calls sibcall.
1892
1893   // Do not sibcall optimize vararg calls unless the call site is not passing
1894   // any arguments.
1895   if (isVarArg && !Outs.empty())
1896     return false;
1897
1898   // Exception-handling functions need a special set of instructions to indicate
1899   // a return to the hardware. Tail-calling another function would probably
1900   // break this.
1901   if (CallerF->hasFnAttribute("interrupt"))
1902     return false;
1903
1904   // Also avoid sibcall optimization if either caller or callee uses struct
1905   // return semantics.
1906   if (isCalleeStructRet || isCallerStructRet)
1907     return false;
1908
1909   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1910   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
1911   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
1912   // support in the assembler and linker to be used. This would need to be
1913   // fixed to fully support tail calls in Thumb1.
1914   //
1915   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1916   // LR.  This means if we need to reload LR, it takes an extra instructions,
1917   // which outweighs the value of the tail call; but here we don't know yet
1918   // whether LR is going to be used.  Probably the right approach is to
1919   // generate the tail call here and turn it back into CALL/RET in
1920   // emitEpilogue if LR is used.
1921
1922   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1923   // but we need to make sure there are enough registers; the only valid
1924   // registers are the 4 used for parameters.  We don't currently do this
1925   // case.
1926   if (Subtarget->isThumb1Only())
1927     return false;
1928
1929   // If the calling conventions do not match, then we'd better make sure the
1930   // results are returned in the same way as what the caller expects.
1931   if (!CCMatch) {
1932     SmallVector<CCValAssign, 16> RVLocs1;
1933     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
1934                        getTargetMachine(), RVLocs1, *DAG.getContext(), Call);
1935     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1936
1937     SmallVector<CCValAssign, 16> RVLocs2;
1938     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
1939                        getTargetMachine(), RVLocs2, *DAG.getContext(), Call);
1940     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1941
1942     if (RVLocs1.size() != RVLocs2.size())
1943       return false;
1944     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1945       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1946         return false;
1947       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1948         return false;
1949       if (RVLocs1[i].isRegLoc()) {
1950         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1951           return false;
1952       } else {
1953         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1954           return false;
1955       }
1956     }
1957   }
1958
1959   // If Caller's vararg or byval argument has been split between registers and
1960   // stack, do not perform tail call, since part of the argument is in caller's
1961   // local frame.
1962   const ARMFunctionInfo *AFI_Caller = DAG.getMachineFunction().
1963                                       getInfo<ARMFunctionInfo>();
1964   if (AFI_Caller->getArgRegsSaveSize())
1965     return false;
1966
1967   // If the callee takes no arguments then go on to check the results of the
1968   // call.
1969   if (!Outs.empty()) {
1970     // Check if stack adjustment is needed. For now, do not do this if any
1971     // argument is passed on the stack.
1972     SmallVector<CCValAssign, 16> ArgLocs;
1973     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
1974                       getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1975     CCInfo.AnalyzeCallOperands(Outs,
1976                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1977     if (CCInfo.getNextStackOffset()) {
1978       MachineFunction &MF = DAG.getMachineFunction();
1979
1980       // Check if the arguments are already laid out in the right way as
1981       // the caller's fixed stack objects.
1982       MachineFrameInfo *MFI = MF.getFrameInfo();
1983       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1984       const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1985       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1986            i != e;
1987            ++i, ++realArgIdx) {
1988         CCValAssign &VA = ArgLocs[i];
1989         EVT RegVT = VA.getLocVT();
1990         SDValue Arg = OutVals[realArgIdx];
1991         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1992         if (VA.getLocInfo() == CCValAssign::Indirect)
1993           return false;
1994         if (VA.needsCustom()) {
1995           // f64 and vector types are split into multiple registers or
1996           // register/stack-slot combinations.  The types will not match
1997           // the registers; give up on memory f64 refs until we figure
1998           // out what to do about this.
1999           if (!VA.isRegLoc())
2000             return false;
2001           if (!ArgLocs[++i].isRegLoc())
2002             return false;
2003           if (RegVT == MVT::v2f64) {
2004             if (!ArgLocs[++i].isRegLoc())
2005               return false;
2006             if (!ArgLocs[++i].isRegLoc())
2007               return false;
2008           }
2009         } else if (!VA.isRegLoc()) {
2010           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2011                                    MFI, MRI, TII))
2012             return false;
2013         }
2014       }
2015     }
2016   }
2017
2018   return true;
2019 }
2020
2021 bool
2022 ARMTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2023                                   MachineFunction &MF, bool isVarArg,
2024                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2025                                   LLVMContext &Context) const {
2026   SmallVector<CCValAssign, 16> RVLocs;
2027   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2028   return CCInfo.CheckReturn(Outs, CCAssignFnForNode(CallConv, /*Return=*/true,
2029                                                     isVarArg));
2030 }
2031
2032 static SDValue LowerInterruptReturn(SmallVectorImpl<SDValue> &RetOps,
2033                                     SDLoc DL, SelectionDAG &DAG) {
2034   const MachineFunction &MF = DAG.getMachineFunction();
2035   const Function *F = MF.getFunction();
2036
2037   StringRef IntKind = F->getFnAttribute("interrupt").getValueAsString();
2038
2039   // See ARM ARM v7 B1.8.3. On exception entry LR is set to a possibly offset
2040   // version of the "preferred return address". These offsets affect the return
2041   // instruction if this is a return from PL1 without hypervisor extensions.
2042   //    IRQ/FIQ: +4     "subs pc, lr, #4"
2043   //    SWI:     0      "subs pc, lr, #0"
2044   //    ABORT:   +4     "subs pc, lr, #4"
2045   //    UNDEF:   +4/+2  "subs pc, lr, #0"
2046   // UNDEF varies depending on where the exception came from ARM or Thumb
2047   // mode. Alongside GCC, we throw our hands up in disgust and pretend it's 0.
2048
2049   int64_t LROffset;
2050   if (IntKind == "" || IntKind == "IRQ" || IntKind == "FIQ" ||
2051       IntKind == "ABORT")
2052     LROffset = 4;
2053   else if (IntKind == "SWI" || IntKind == "UNDEF")
2054     LROffset = 0;
2055   else
2056     report_fatal_error("Unsupported interrupt attribute. If present, value "
2057                        "must be one of: IRQ, FIQ, SWI, ABORT or UNDEF");
2058
2059   RetOps.insert(RetOps.begin() + 1, DAG.getConstant(LROffset, MVT::i32, false));
2060
2061   return DAG.getNode(ARMISD::INTRET_FLAG, DL, MVT::Other, RetOps);
2062 }
2063
2064 SDValue
2065 ARMTargetLowering::LowerReturn(SDValue Chain,
2066                                CallingConv::ID CallConv, bool isVarArg,
2067                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2068                                const SmallVectorImpl<SDValue> &OutVals,
2069                                SDLoc dl, SelectionDAG &DAG) const {
2070
2071   // CCValAssign - represent the assignment of the return value to a location.
2072   SmallVector<CCValAssign, 16> RVLocs;
2073
2074   // CCState - Info about the registers and stack slots.
2075   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2076                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
2077
2078   // Analyze outgoing return values.
2079   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
2080                                                isVarArg));
2081
2082   SDValue Flag;
2083   SmallVector<SDValue, 4> RetOps;
2084   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2085   bool isLittleEndian = Subtarget->isLittle();
2086
2087   // Copy the result values into the output registers.
2088   for (unsigned i = 0, realRVLocIdx = 0;
2089        i != RVLocs.size();
2090        ++i, ++realRVLocIdx) {
2091     CCValAssign &VA = RVLocs[i];
2092     assert(VA.isRegLoc() && "Can only return in registers!");
2093
2094     SDValue Arg = OutVals[realRVLocIdx];
2095
2096     switch (VA.getLocInfo()) {
2097     default: llvm_unreachable("Unknown loc info!");
2098     case CCValAssign::Full: break;
2099     case CCValAssign::BCvt:
2100       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
2101       break;
2102     }
2103
2104     if (VA.needsCustom()) {
2105       if (VA.getLocVT() == MVT::v2f64) {
2106         // Extract the first half and return it in two registers.
2107         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2108                                    DAG.getConstant(0, MVT::i32));
2109         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
2110                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
2111
2112         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2113                                  HalfGPRs.getValue(isLittleEndian ? 0 : 1),
2114                                  Flag);
2115         Flag = Chain.getValue(1);
2116         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2117         VA = RVLocs[++i]; // skip ahead to next loc
2118         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2119                                  HalfGPRs.getValue(isLittleEndian ? 1 : 0),
2120                                  Flag);
2121         Flag = Chain.getValue(1);
2122         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2123         VA = RVLocs[++i]; // skip ahead to next loc
2124
2125         // Extract the 2nd half and fall through to handle it as an f64 value.
2126         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2127                           DAG.getConstant(1, MVT::i32));
2128       }
2129       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
2130       // available.
2131       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
2132                                   DAG.getVTList(MVT::i32, MVT::i32), Arg);
2133       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2134                                fmrrd.getValue(isLittleEndian ? 0 : 1),
2135                                Flag);
2136       Flag = Chain.getValue(1);
2137       RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2138       VA = RVLocs[++i]; // skip ahead to next loc
2139       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2140                                fmrrd.getValue(isLittleEndian ? 1 : 0),
2141                                Flag);
2142     } else
2143       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
2144
2145     // Guarantee that all emitted copies are
2146     // stuck together, avoiding something bad.
2147     Flag = Chain.getValue(1);
2148     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2149   }
2150
2151   // Update chain and glue.
2152   RetOps[0] = Chain;
2153   if (Flag.getNode())
2154     RetOps.push_back(Flag);
2155
2156   // CPUs which aren't M-class use a special sequence to return from
2157   // exceptions (roughly, any instruction setting pc and cpsr simultaneously,
2158   // though we use "subs pc, lr, #N").
2159   //
2160   // M-class CPUs actually use a normal return sequence with a special
2161   // (hardware-provided) value in LR, so the normal code path works.
2162   if (DAG.getMachineFunction().getFunction()->hasFnAttribute("interrupt") &&
2163       !Subtarget->isMClass()) {
2164     if (Subtarget->isThumb1Only())
2165       report_fatal_error("interrupt attribute is not supported in Thumb1");
2166     return LowerInterruptReturn(RetOps, dl, DAG);
2167   }
2168
2169   return DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, RetOps);
2170 }
2171
2172 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2173   if (N->getNumValues() != 1)
2174     return false;
2175   if (!N->hasNUsesOfValue(1, 0))
2176     return false;
2177
2178   SDValue TCChain = Chain;
2179   SDNode *Copy = *N->use_begin();
2180   if (Copy->getOpcode() == ISD::CopyToReg) {
2181     // If the copy has a glue operand, we conservatively assume it isn't safe to
2182     // perform a tail call.
2183     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2184       return false;
2185     TCChain = Copy->getOperand(0);
2186   } else if (Copy->getOpcode() == ARMISD::VMOVRRD) {
2187     SDNode *VMov = Copy;
2188     // f64 returned in a pair of GPRs.
2189     SmallPtrSet<SDNode*, 2> Copies;
2190     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2191          UI != UE; ++UI) {
2192       if (UI->getOpcode() != ISD::CopyToReg)
2193         return false;
2194       Copies.insert(*UI);
2195     }
2196     if (Copies.size() > 2)
2197       return false;
2198
2199     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2200          UI != UE; ++UI) {
2201       SDValue UseChain = UI->getOperand(0);
2202       if (Copies.count(UseChain.getNode()))
2203         // Second CopyToReg
2204         Copy = *UI;
2205       else
2206         // First CopyToReg
2207         TCChain = UseChain;
2208     }
2209   } else if (Copy->getOpcode() == ISD::BITCAST) {
2210     // f32 returned in a single GPR.
2211     if (!Copy->hasOneUse())
2212       return false;
2213     Copy = *Copy->use_begin();
2214     if (Copy->getOpcode() != ISD::CopyToReg || !Copy->hasNUsesOfValue(1, 0))
2215       return false;
2216     TCChain = Copy->getOperand(0);
2217   } else {
2218     return false;
2219   }
2220
2221   bool HasRet = false;
2222   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2223        UI != UE; ++UI) {
2224     if (UI->getOpcode() != ARMISD::RET_FLAG &&
2225         UI->getOpcode() != ARMISD::INTRET_FLAG)
2226       return false;
2227     HasRet = true;
2228   }
2229
2230   if (!HasRet)
2231     return false;
2232
2233   Chain = TCChain;
2234   return true;
2235 }
2236
2237 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2238   if (!Subtarget->supportsTailCall())
2239     return false;
2240
2241   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2242     return false;
2243
2244   return !Subtarget->isThumb1Only();
2245 }
2246
2247 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
2248 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
2249 // one of the above mentioned nodes. It has to be wrapped because otherwise
2250 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
2251 // be used to form addressing mode. These wrapped nodes will be selected
2252 // into MOVi.
2253 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
2254   EVT PtrVT = Op.getValueType();
2255   // FIXME there is no actual debug info here
2256   SDLoc dl(Op);
2257   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
2258   SDValue Res;
2259   if (CP->isMachineConstantPoolEntry())
2260     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
2261                                     CP->getAlignment());
2262   else
2263     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
2264                                     CP->getAlignment());
2265   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
2266 }
2267
2268 unsigned ARMTargetLowering::getJumpTableEncoding() const {
2269   return MachineJumpTableInfo::EK_Inline;
2270 }
2271
2272 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
2273                                              SelectionDAG &DAG) const {
2274   MachineFunction &MF = DAG.getMachineFunction();
2275   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2276   unsigned ARMPCLabelIndex = 0;
2277   SDLoc DL(Op);
2278   EVT PtrVT = getPointerTy();
2279   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
2280   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2281   SDValue CPAddr;
2282   if (RelocM == Reloc::Static) {
2283     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
2284   } else {
2285     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2286     ARMPCLabelIndex = AFI->createPICLabelUId();
2287     ARMConstantPoolValue *CPV =
2288       ARMConstantPoolConstant::Create(BA, ARMPCLabelIndex,
2289                                       ARMCP::CPBlockAddress, PCAdj);
2290     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2291   }
2292   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
2293   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
2294                                MachinePointerInfo::getConstantPool(),
2295                                false, false, false, 0);
2296   if (RelocM == Reloc::Static)
2297     return Result;
2298   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2299   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
2300 }
2301
2302 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
2303 SDValue
2304 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
2305                                                  SelectionDAG &DAG) const {
2306   SDLoc dl(GA);
2307   EVT PtrVT = getPointerTy();
2308   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2309   MachineFunction &MF = DAG.getMachineFunction();
2310   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2311   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2312   ARMConstantPoolValue *CPV =
2313     ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2314                                     ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
2315   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2316   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
2317   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
2318                          MachinePointerInfo::getConstantPool(),
2319                          false, false, false, 0);
2320   SDValue Chain = Argument.getValue(1);
2321
2322   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2323   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
2324
2325   // call __tls_get_addr.
2326   ArgListTy Args;
2327   ArgListEntry Entry;
2328   Entry.Node = Argument;
2329   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
2330   Args.push_back(Entry);
2331
2332   // FIXME: is there useful debug info available here?
2333   TargetLowering::CallLoweringInfo CLI(DAG);
2334   CLI.setDebugLoc(dl).setChain(Chain)
2335     .setCallee(CallingConv::C, Type::getInt32Ty(*DAG.getContext()),
2336                DAG.getExternalSymbol("__tls_get_addr", PtrVT), std::move(Args),
2337                0);
2338
2339   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2340   return CallResult.first;
2341 }
2342
2343 // Lower ISD::GlobalTLSAddress using the "initial exec" or
2344 // "local exec" model.
2345 SDValue
2346 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
2347                                         SelectionDAG &DAG,
2348                                         TLSModel::Model model) const {
2349   const GlobalValue *GV = GA->getGlobal();
2350   SDLoc dl(GA);
2351   SDValue Offset;
2352   SDValue Chain = DAG.getEntryNode();
2353   EVT PtrVT = getPointerTy();
2354   // Get the Thread Pointer
2355   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2356
2357   if (model == TLSModel::InitialExec) {
2358     MachineFunction &MF = DAG.getMachineFunction();
2359     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2360     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2361     // Initial exec model.
2362     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2363     ARMConstantPoolValue *CPV =
2364       ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2365                                       ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF,
2366                                       true);
2367     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2368     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2369     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2370                          MachinePointerInfo::getConstantPool(),
2371                          false, false, false, 0);
2372     Chain = Offset.getValue(1);
2373
2374     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2375     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2376
2377     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2378                          MachinePointerInfo::getConstantPool(),
2379                          false, false, false, 0);
2380   } else {
2381     // local exec model
2382     assert(model == TLSModel::LocalExec);
2383     ARMConstantPoolValue *CPV =
2384       ARMConstantPoolConstant::Create(GV, ARMCP::TPOFF);
2385     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2386     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2387     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2388                          MachinePointerInfo::getConstantPool(),
2389                          false, false, false, 0);
2390   }
2391
2392   // The address of the thread local variable is the add of the thread
2393   // pointer with the offset of the variable.
2394   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2395 }
2396
2397 SDValue
2398 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2399   // TODO: implement the "local dynamic" model
2400   assert(Subtarget->isTargetELF() &&
2401          "TLS not implemented for non-ELF targets");
2402   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2403
2404   TLSModel::Model model = getTargetMachine().getTLSModel(GA->getGlobal());
2405
2406   switch (model) {
2407     case TLSModel::GeneralDynamic:
2408     case TLSModel::LocalDynamic:
2409       return LowerToTLSGeneralDynamicModel(GA, DAG);
2410     case TLSModel::InitialExec:
2411     case TLSModel::LocalExec:
2412       return LowerToTLSExecModels(GA, DAG, model);
2413   }
2414   llvm_unreachable("bogus TLS model");
2415 }
2416
2417 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2418                                                  SelectionDAG &DAG) const {
2419   EVT PtrVT = getPointerTy();
2420   SDLoc dl(Op);
2421   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2422   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2423     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2424     ARMConstantPoolValue *CPV =
2425       ARMConstantPoolConstant::Create(GV,
2426                                       UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2427     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2428     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2429     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2430                                  CPAddr,
2431                                  MachinePointerInfo::getConstantPool(),
2432                                  false, false, false, 0);
2433     SDValue Chain = Result.getValue(1);
2434     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2435     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2436     if (!UseGOTOFF)
2437       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2438                            MachinePointerInfo::getGOT(),
2439                            false, false, false, 0);
2440     return Result;
2441   }
2442
2443   // If we have T2 ops, we can materialize the address directly via movt/movw
2444   // pair. This is always cheaper.
2445   if (Subtarget->useMovt()) {
2446     ++NumMovwMovt;
2447     // FIXME: Once remat is capable of dealing with instructions with register
2448     // operands, expand this into two nodes.
2449     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2450                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2451   } else {
2452     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2453     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2454     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2455                        MachinePointerInfo::getConstantPool(),
2456                        false, false, false, 0);
2457   }
2458 }
2459
2460 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2461                                                     SelectionDAG &DAG) const {
2462   EVT PtrVT = getPointerTy();
2463   SDLoc dl(Op);
2464   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2465   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2466
2467   if (Subtarget->useMovt())
2468     ++NumMovwMovt;
2469
2470   // FIXME: Once remat is capable of dealing with instructions with register
2471   // operands, expand this into multiple nodes
2472   unsigned Wrapper =
2473       RelocM == Reloc::PIC_ ? ARMISD::WrapperPIC : ARMISD::Wrapper;
2474
2475   SDValue G = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, ARMII::MO_NONLAZY);
2476   SDValue Result = DAG.getNode(Wrapper, dl, PtrVT, G);
2477
2478   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2479     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2480                          MachinePointerInfo::getGOT(), false, false, false, 0);
2481   return Result;
2482 }
2483
2484 SDValue ARMTargetLowering::LowerGlobalAddressWindows(SDValue Op,
2485                                                      SelectionDAG &DAG) const {
2486   assert(Subtarget->isTargetWindows() && "non-Windows COFF is not supported");
2487   assert(Subtarget->useMovt() && "Windows on ARM expects to use movw/movt");
2488
2489   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2490   EVT PtrVT = getPointerTy();
2491   SDLoc DL(Op);
2492
2493   ++NumMovwMovt;
2494
2495   // FIXME: Once remat is capable of dealing with instructions with register
2496   // operands, expand this into two nodes.
2497   return DAG.getNode(ARMISD::Wrapper, DL, PtrVT,
2498                      DAG.getTargetGlobalAddress(GV, DL, PtrVT));
2499 }
2500
2501 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2502                                                     SelectionDAG &DAG) const {
2503   assert(Subtarget->isTargetELF() &&
2504          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2505   MachineFunction &MF = DAG.getMachineFunction();
2506   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2507   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2508   EVT PtrVT = getPointerTy();
2509   SDLoc dl(Op);
2510   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2511   ARMConstantPoolValue *CPV =
2512     ARMConstantPoolSymbol::Create(*DAG.getContext(), "_GLOBAL_OFFSET_TABLE_",
2513                                   ARMPCLabelIndex, PCAdj);
2514   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2515   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2516   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2517                                MachinePointerInfo::getConstantPool(),
2518                                false, false, false, 0);
2519   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2520   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2521 }
2522
2523 SDValue
2524 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2525   SDLoc dl(Op);
2526   SDValue Val = DAG.getConstant(0, MVT::i32);
2527   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl,
2528                      DAG.getVTList(MVT::i32, MVT::Other), Op.getOperand(0),
2529                      Op.getOperand(1), Val);
2530 }
2531
2532 SDValue
2533 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2534   SDLoc dl(Op);
2535   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2536                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2537 }
2538
2539 SDValue
2540 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2541                                           const ARMSubtarget *Subtarget) const {
2542   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2543   SDLoc dl(Op);
2544   switch (IntNo) {
2545   default: return SDValue();    // Don't custom lower most intrinsics.
2546   case Intrinsic::arm_rbit: {
2547     assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2548            "RBIT intrinsic must have i32 type!");
2549     return DAG.getNode(ARMISD::RBIT, dl, MVT::i32, Op.getOperand(0));
2550   }
2551   case Intrinsic::arm_thread_pointer: {
2552     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2553     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2554   }
2555   case Intrinsic::eh_sjlj_lsda: {
2556     MachineFunction &MF = DAG.getMachineFunction();
2557     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2558     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2559     EVT PtrVT = getPointerTy();
2560     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2561     SDValue CPAddr;
2562     unsigned PCAdj = (RelocM != Reloc::PIC_)
2563       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2564     ARMConstantPoolValue *CPV =
2565       ARMConstantPoolConstant::Create(MF.getFunction(), ARMPCLabelIndex,
2566                                       ARMCP::CPLSDA, PCAdj);
2567     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2568     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2569     SDValue Result =
2570       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2571                   MachinePointerInfo::getConstantPool(),
2572                   false, false, false, 0);
2573
2574     if (RelocM == Reloc::PIC_) {
2575       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2576       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2577     }
2578     return Result;
2579   }
2580   case Intrinsic::arm_neon_vmulls:
2581   case Intrinsic::arm_neon_vmullu: {
2582     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2583       ? ARMISD::VMULLs : ARMISD::VMULLu;
2584     return DAG.getNode(NewOpc, SDLoc(Op), Op.getValueType(),
2585                        Op.getOperand(1), Op.getOperand(2));
2586   }
2587   }
2588 }
2589
2590 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2591                                  const ARMSubtarget *Subtarget) {
2592   // FIXME: handle "fence singlethread" more efficiently.
2593   SDLoc dl(Op);
2594   if (!Subtarget->hasDataBarrier()) {
2595     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2596     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2597     // here.
2598     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2599            "Unexpected ISD::ATOMIC_FENCE encountered. Should be libcall!");
2600     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2601                        DAG.getConstant(0, MVT::i32));
2602   }
2603
2604   ConstantSDNode *OrdN = cast<ConstantSDNode>(Op.getOperand(1));
2605   AtomicOrdering Ord = static_cast<AtomicOrdering>(OrdN->getZExtValue());
2606   unsigned Domain = ARM_MB::ISH;
2607   if (Subtarget->isMClass()) {
2608     // Only a full system barrier exists in the M-class architectures.
2609     Domain = ARM_MB::SY;
2610   } else if (Subtarget->isSwift() && Ord == Release) {
2611     // Swift happens to implement ISHST barriers in a way that's compatible with
2612     // Release semantics but weaker than ISH so we'd be fools not to use
2613     // it. Beware: other processors probably don't!
2614     Domain = ARM_MB::ISHST;
2615   }
2616
2617   return DAG.getNode(ISD::INTRINSIC_VOID, dl, MVT::Other, Op.getOperand(0),
2618                      DAG.getConstant(Intrinsic::arm_dmb, MVT::i32),
2619                      DAG.getConstant(Domain, MVT::i32));
2620 }
2621
2622 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2623                              const ARMSubtarget *Subtarget) {
2624   // ARM pre v5TE and Thumb1 does not have preload instructions.
2625   if (!(Subtarget->isThumb2() ||
2626         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2627     // Just preserve the chain.
2628     return Op.getOperand(0);
2629
2630   SDLoc dl(Op);
2631   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2632   if (!isRead &&
2633       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2634     // ARMv7 with MP extension has PLDW.
2635     return Op.getOperand(0);
2636
2637   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2638   if (Subtarget->isThumb()) {
2639     // Invert the bits.
2640     isRead = ~isRead & 1;
2641     isData = ~isData & 1;
2642   }
2643
2644   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2645                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2646                      DAG.getConstant(isData, MVT::i32));
2647 }
2648
2649 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2650   MachineFunction &MF = DAG.getMachineFunction();
2651   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2652
2653   // vastart just stores the address of the VarArgsFrameIndex slot into the
2654   // memory location argument.
2655   SDLoc dl(Op);
2656   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2657   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2658   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2659   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2660                       MachinePointerInfo(SV), false, false, 0);
2661 }
2662
2663 SDValue
2664 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2665                                         SDValue &Root, SelectionDAG &DAG,
2666                                         SDLoc dl) const {
2667   MachineFunction &MF = DAG.getMachineFunction();
2668   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2669
2670   const TargetRegisterClass *RC;
2671   if (AFI->isThumb1OnlyFunction())
2672     RC = &ARM::tGPRRegClass;
2673   else
2674     RC = &ARM::GPRRegClass;
2675
2676   // Transform the arguments stored in physical registers into virtual ones.
2677   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2678   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2679
2680   SDValue ArgValue2;
2681   if (NextVA.isMemLoc()) {
2682     MachineFrameInfo *MFI = MF.getFrameInfo();
2683     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2684
2685     // Create load node to retrieve arguments from the stack.
2686     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2687     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2688                             MachinePointerInfo::getFixedStack(FI),
2689                             false, false, false, 0);
2690   } else {
2691     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2692     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2693   }
2694   if (!Subtarget->isLittle())
2695     std::swap (ArgValue, ArgValue2);
2696   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2697 }
2698
2699 void
2700 ARMTargetLowering::computeRegArea(CCState &CCInfo, MachineFunction &MF,
2701                                   unsigned InRegsParamRecordIdx,
2702                                   unsigned ArgSize,
2703                                   unsigned &ArgRegsSize,
2704                                   unsigned &ArgRegsSaveSize)
2705   const {
2706   unsigned NumGPRs;
2707   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2708     unsigned RBegin, REnd;
2709     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2710     NumGPRs = REnd - RBegin;
2711   } else {
2712     unsigned int firstUnalloced;
2713     firstUnalloced = CCInfo.getFirstUnallocated(GPRArgRegs,
2714                                                 sizeof(GPRArgRegs) /
2715                                                 sizeof(GPRArgRegs[0]));
2716     NumGPRs = (firstUnalloced <= 3) ? (4 - firstUnalloced) : 0;
2717   }
2718
2719   unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2720   ArgRegsSize = NumGPRs * 4;
2721
2722   // If parameter is split between stack and GPRs...
2723   if (NumGPRs && Align > 4 &&
2724       (ArgRegsSize < ArgSize ||
2725         InRegsParamRecordIdx >= CCInfo.getInRegsParamsCount())) {
2726     // Add padding for part of param recovered from GPRs.  For example,
2727     // if Align == 8, its last byte must be at address K*8 - 1.
2728     // We need to do it, since remained (stack) part of parameter has
2729     // stack alignment, and we need to "attach" "GPRs head" without gaps
2730     // to it:
2731     // Stack:
2732     // |---- 8 bytes block ----| |---- 8 bytes block ----| |---- 8 bytes...
2733     // [ [padding] [GPRs head] ] [        Tail passed via stack       ....
2734     //
2735     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2736     unsigned Padding =
2737         OffsetToAlignment(ArgRegsSize + AFI->getArgRegsSaveSize(), Align);
2738     ArgRegsSaveSize = ArgRegsSize + Padding;
2739   } else
2740     // We don't need to extend regs save size for byval parameters if they
2741     // are passed via GPRs only.
2742     ArgRegsSaveSize = ArgRegsSize;
2743 }
2744
2745 // The remaining GPRs hold either the beginning of variable-argument
2746 // data, or the beginning of an aggregate passed by value (usually
2747 // byval).  Either way, we allocate stack slots adjacent to the data
2748 // provided by our caller, and store the unallocated registers there.
2749 // If this is a variadic function, the va_list pointer will begin with
2750 // these values; otherwise, this reassembles a (byval) structure that
2751 // was split between registers and memory.
2752 // Return: The frame index registers were stored into.
2753 int
2754 ARMTargetLowering::StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG,
2755                                   SDLoc dl, SDValue &Chain,
2756                                   const Value *OrigArg,
2757                                   unsigned InRegsParamRecordIdx,
2758                                   unsigned OffsetFromOrigArg,
2759                                   unsigned ArgOffset,
2760                                   unsigned ArgSize,
2761                                   bool ForceMutable,
2762                                   unsigned ByValStoreOffset,
2763                                   unsigned TotalArgRegsSaveSize) const {
2764
2765   // Currently, two use-cases possible:
2766   // Case #1. Non-var-args function, and we meet first byval parameter.
2767   //          Setup first unallocated register as first byval register;
2768   //          eat all remained registers
2769   //          (these two actions are performed by HandleByVal method).
2770   //          Then, here, we initialize stack frame with
2771   //          "store-reg" instructions.
2772   // Case #2. Var-args function, that doesn't contain byval parameters.
2773   //          The same: eat all remained unallocated registers,
2774   //          initialize stack frame.
2775
2776   MachineFunction &MF = DAG.getMachineFunction();
2777   MachineFrameInfo *MFI = MF.getFrameInfo();
2778   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2779   unsigned firstRegToSaveIndex, lastRegToSaveIndex;
2780   unsigned RBegin, REnd;
2781   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2782     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2783     firstRegToSaveIndex = RBegin - ARM::R0;
2784     lastRegToSaveIndex = REnd - ARM::R0;
2785   } else {
2786     firstRegToSaveIndex = CCInfo.getFirstUnallocated
2787       (GPRArgRegs, array_lengthof(GPRArgRegs));
2788     lastRegToSaveIndex = 4;
2789   }
2790
2791   unsigned ArgRegsSize, ArgRegsSaveSize;
2792   computeRegArea(CCInfo, MF, InRegsParamRecordIdx, ArgSize,
2793                  ArgRegsSize, ArgRegsSaveSize);
2794
2795   // Store any by-val regs to their spots on the stack so that they may be
2796   // loaded by deferencing the result of formal parameter pointer or va_next.
2797   // Note: once stack area for byval/varargs registers
2798   // was initialized, it can't be initialized again.
2799   if (ArgRegsSaveSize) {
2800     unsigned Padding = ArgRegsSaveSize - ArgRegsSize;
2801
2802     if (Padding) {
2803       assert(AFI->getStoredByValParamsPadding() == 0 &&
2804              "The only parameter may be padded.");
2805       AFI->setStoredByValParamsPadding(Padding);
2806     }
2807
2808     int FrameIndex = MFI->CreateFixedObject(ArgRegsSaveSize,
2809                                             Padding +
2810                                               ByValStoreOffset -
2811                                               (int64_t)TotalArgRegsSaveSize,
2812                                             false);
2813     SDValue FIN = DAG.getFrameIndex(FrameIndex, getPointerTy());
2814     if (Padding) {
2815        MFI->CreateFixedObject(Padding,
2816                               ArgOffset + ByValStoreOffset -
2817                                 (int64_t)ArgRegsSaveSize,
2818                               false);
2819     }
2820
2821     SmallVector<SDValue, 4> MemOps;
2822     for (unsigned i = 0; firstRegToSaveIndex < lastRegToSaveIndex;
2823          ++firstRegToSaveIndex, ++i) {
2824       const TargetRegisterClass *RC;
2825       if (AFI->isThumb1OnlyFunction())
2826         RC = &ARM::tGPRRegClass;
2827       else
2828         RC = &ARM::GPRRegClass;
2829
2830       unsigned VReg = MF.addLiveIn(GPRArgRegs[firstRegToSaveIndex], RC);
2831       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2832       SDValue Store =
2833         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2834                      MachinePointerInfo(OrigArg, OffsetFromOrigArg + 4*i),
2835                      false, false, 0);
2836       MemOps.push_back(Store);
2837       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2838                         DAG.getConstant(4, getPointerTy()));
2839     }
2840
2841     AFI->setArgRegsSaveSize(ArgRegsSaveSize + AFI->getArgRegsSaveSize());
2842
2843     if (!MemOps.empty())
2844       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2845     return FrameIndex;
2846   } else {
2847     if (ArgSize == 0) {
2848       // We cannot allocate a zero-byte object for the first variadic argument,
2849       // so just make up a size.
2850       ArgSize = 4;
2851     }
2852     // This will point to the next argument passed via stack.
2853     return MFI->CreateFixedObject(
2854       ArgSize, ArgOffset, !ForceMutable);
2855   }
2856 }
2857
2858 // Setup stack frame, the va_list pointer will start from.
2859 void
2860 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2861                                         SDLoc dl, SDValue &Chain,
2862                                         unsigned ArgOffset,
2863                                         unsigned TotalArgRegsSaveSize,
2864                                         bool ForceMutable) const {
2865   MachineFunction &MF = DAG.getMachineFunction();
2866   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2867
2868   // Try to store any remaining integer argument regs
2869   // to their spots on the stack so that they may be loaded by deferencing
2870   // the result of va_next.
2871   // If there is no regs to be stored, just point address after last
2872   // argument passed via stack.
2873   int FrameIndex =
2874     StoreByValRegs(CCInfo, DAG, dl, Chain, nullptr,
2875                    CCInfo.getInRegsParamsCount(), 0, ArgOffset, 0, ForceMutable,
2876                    0, TotalArgRegsSaveSize);
2877
2878   AFI->setVarArgsFrameIndex(FrameIndex);
2879 }
2880
2881 SDValue
2882 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2883                                         CallingConv::ID CallConv, bool isVarArg,
2884                                         const SmallVectorImpl<ISD::InputArg>
2885                                           &Ins,
2886                                         SDLoc dl, SelectionDAG &DAG,
2887                                         SmallVectorImpl<SDValue> &InVals)
2888                                           const {
2889   MachineFunction &MF = DAG.getMachineFunction();
2890   MachineFrameInfo *MFI = MF.getFrameInfo();
2891
2892   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2893
2894   // Assign locations to all of the incoming arguments.
2895   SmallVector<CCValAssign, 16> ArgLocs;
2896   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2897                     getTargetMachine(), ArgLocs, *DAG.getContext(), Prologue);
2898   CCInfo.AnalyzeFormalArguments(Ins,
2899                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2900                                                   isVarArg));
2901
2902   SmallVector<SDValue, 16> ArgValues;
2903   int lastInsIndex = -1;
2904   SDValue ArgValue;
2905   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2906   unsigned CurArgIdx = 0;
2907
2908   // Initially ArgRegsSaveSize is zero.
2909   // Then we increase this value each time we meet byval parameter.
2910   // We also increase this value in case of varargs function.
2911   AFI->setArgRegsSaveSize(0);
2912
2913   unsigned ByValStoreOffset = 0;
2914   unsigned TotalArgRegsSaveSize = 0;
2915   unsigned ArgRegsSaveSizeMaxAlign = 4;
2916
2917   // Calculate the amount of stack space that we need to allocate to store
2918   // byval and variadic arguments that are passed in registers.
2919   // We need to know this before we allocate the first byval or variadic
2920   // argument, as they will be allocated a stack slot below the CFA (Canonical
2921   // Frame Address, the stack pointer at entry to the function).
2922   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2923     CCValAssign &VA = ArgLocs[i];
2924     if (VA.isMemLoc()) {
2925       int index = VA.getValNo();
2926       if (index != lastInsIndex) {
2927         ISD::ArgFlagsTy Flags = Ins[index].Flags;
2928         if (Flags.isByVal()) {
2929           unsigned ExtraArgRegsSize;
2930           unsigned ExtraArgRegsSaveSize;
2931           computeRegArea(CCInfo, MF, CCInfo.getInRegsParamsProceed(),
2932                          Flags.getByValSize(),
2933                          ExtraArgRegsSize, ExtraArgRegsSaveSize);
2934
2935           TotalArgRegsSaveSize += ExtraArgRegsSaveSize;
2936           if (Flags.getByValAlign() > ArgRegsSaveSizeMaxAlign)
2937               ArgRegsSaveSizeMaxAlign = Flags.getByValAlign();
2938           CCInfo.nextInRegsParam();
2939         }
2940         lastInsIndex = index;
2941       }
2942     }
2943   }
2944   CCInfo.rewindByValRegsInfo();
2945   lastInsIndex = -1;
2946   if (isVarArg) {
2947     unsigned ExtraArgRegsSize;
2948     unsigned ExtraArgRegsSaveSize;
2949     computeRegArea(CCInfo, MF, CCInfo.getInRegsParamsCount(), 0,
2950                    ExtraArgRegsSize, ExtraArgRegsSaveSize);
2951     TotalArgRegsSaveSize += ExtraArgRegsSaveSize;
2952   }
2953   // If the arg regs save area contains N-byte aligned values, the
2954   // bottom of it must be at least N-byte aligned.
2955   TotalArgRegsSaveSize = RoundUpToAlignment(TotalArgRegsSaveSize, ArgRegsSaveSizeMaxAlign);
2956   TotalArgRegsSaveSize = std::min(TotalArgRegsSaveSize, 16U);
2957
2958   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2959     CCValAssign &VA = ArgLocs[i];
2960     std::advance(CurOrigArg, Ins[VA.getValNo()].OrigArgIndex - CurArgIdx);
2961     CurArgIdx = Ins[VA.getValNo()].OrigArgIndex;
2962     // Arguments stored in registers.
2963     if (VA.isRegLoc()) {
2964       EVT RegVT = VA.getLocVT();
2965
2966       if (VA.needsCustom()) {
2967         // f64 and vector types are split up into multiple registers or
2968         // combinations of registers and stack slots.
2969         if (VA.getLocVT() == MVT::v2f64) {
2970           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2971                                                    Chain, DAG, dl);
2972           VA = ArgLocs[++i]; // skip ahead to next loc
2973           SDValue ArgValue2;
2974           if (VA.isMemLoc()) {
2975             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2976             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2977             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2978                                     MachinePointerInfo::getFixedStack(FI),
2979                                     false, false, false, 0);
2980           } else {
2981             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2982                                              Chain, DAG, dl);
2983           }
2984           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2985           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2986                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2987           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2988                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2989         } else
2990           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2991
2992       } else {
2993         const TargetRegisterClass *RC;
2994
2995         if (RegVT == MVT::f32)
2996           RC = &ARM::SPRRegClass;
2997         else if (RegVT == MVT::f64)
2998           RC = &ARM::DPRRegClass;
2999         else if (RegVT == MVT::v2f64)
3000           RC = &ARM::QPRRegClass;
3001         else if (RegVT == MVT::i32)
3002           RC = AFI->isThumb1OnlyFunction() ?
3003             (const TargetRegisterClass*)&ARM::tGPRRegClass :
3004             (const TargetRegisterClass*)&ARM::GPRRegClass;
3005         else
3006           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
3007
3008         // Transform the arguments in physical registers into virtual ones.
3009         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
3010         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
3011       }
3012
3013       // If this is an 8 or 16-bit value, it is really passed promoted
3014       // to 32 bits.  Insert an assert[sz]ext to capture this, then
3015       // truncate to the right size.
3016       switch (VA.getLocInfo()) {
3017       default: llvm_unreachable("Unknown loc info!");
3018       case CCValAssign::Full: break;
3019       case CCValAssign::BCvt:
3020         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
3021         break;
3022       case CCValAssign::SExt:
3023         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
3024                                DAG.getValueType(VA.getValVT()));
3025         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3026         break;
3027       case CCValAssign::ZExt:
3028         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
3029                                DAG.getValueType(VA.getValVT()));
3030         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3031         break;
3032       }
3033
3034       InVals.push_back(ArgValue);
3035
3036     } else { // VA.isRegLoc()
3037
3038       // sanity check
3039       assert(VA.isMemLoc());
3040       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
3041
3042       int index = ArgLocs[i].getValNo();
3043
3044       // Some Ins[] entries become multiple ArgLoc[] entries.
3045       // Process them only once.
3046       if (index != lastInsIndex)
3047         {
3048           ISD::ArgFlagsTy Flags = Ins[index].Flags;
3049           // FIXME: For now, all byval parameter objects are marked mutable.
3050           // This can be changed with more analysis.
3051           // In case of tail call optimization mark all arguments mutable.
3052           // Since they could be overwritten by lowering of arguments in case of
3053           // a tail call.
3054           if (Flags.isByVal()) {
3055             unsigned CurByValIndex = CCInfo.getInRegsParamsProceed();
3056
3057             ByValStoreOffset = RoundUpToAlignment(ByValStoreOffset, Flags.getByValAlign());
3058             int FrameIndex = StoreByValRegs(
3059                 CCInfo, DAG, dl, Chain, CurOrigArg,
3060                 CurByValIndex,
3061                 Ins[VA.getValNo()].PartOffset,
3062                 VA.getLocMemOffset(),
3063                 Flags.getByValSize(),
3064                 true /*force mutable frames*/,
3065                 ByValStoreOffset,
3066                 TotalArgRegsSaveSize);
3067             ByValStoreOffset += Flags.getByValSize();
3068             ByValStoreOffset = std::min(ByValStoreOffset, 16U);
3069             InVals.push_back(DAG.getFrameIndex(FrameIndex, getPointerTy()));
3070             CCInfo.nextInRegsParam();
3071           } else {
3072             unsigned FIOffset = VA.getLocMemOffset();
3073             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
3074                                             FIOffset, true);
3075
3076             // Create load nodes to retrieve arguments from the stack.
3077             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3078             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
3079                                          MachinePointerInfo::getFixedStack(FI),
3080                                          false, false, false, 0));
3081           }
3082           lastInsIndex = index;
3083         }
3084     }
3085   }
3086
3087   // varargs
3088   if (isVarArg)
3089     VarArgStyleRegisters(CCInfo, DAG, dl, Chain,
3090                          CCInfo.getNextStackOffset(),
3091                          TotalArgRegsSaveSize);
3092
3093   AFI->setArgumentStackSize(CCInfo.getNextStackOffset());
3094
3095   return Chain;
3096 }
3097
3098 /// isFloatingPointZero - Return true if this is +0.0.
3099 static bool isFloatingPointZero(SDValue Op) {
3100   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
3101     return CFP->getValueAPF().isPosZero();
3102   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
3103     // Maybe this has already been legalized into the constant pool?
3104     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
3105       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
3106       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
3107         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
3108           return CFP->getValueAPF().isPosZero();
3109     }
3110   }
3111   return false;
3112 }
3113
3114 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
3115 /// the given operands.
3116 SDValue
3117 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
3118                              SDValue &ARMcc, SelectionDAG &DAG,
3119                              SDLoc dl) const {
3120   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
3121     unsigned C = RHSC->getZExtValue();
3122     if (!isLegalICmpImmediate(C)) {
3123       // Constant does not fit, try adjusting it by one?
3124       switch (CC) {
3125       default: break;
3126       case ISD::SETLT:
3127       case ISD::SETGE:
3128         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
3129           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
3130           RHS = DAG.getConstant(C-1, MVT::i32);
3131         }
3132         break;
3133       case ISD::SETULT:
3134       case ISD::SETUGE:
3135         if (C != 0 && isLegalICmpImmediate(C-1)) {
3136           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
3137           RHS = DAG.getConstant(C-1, MVT::i32);
3138         }
3139         break;
3140       case ISD::SETLE:
3141       case ISD::SETGT:
3142         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
3143           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
3144           RHS = DAG.getConstant(C+1, MVT::i32);
3145         }
3146         break;
3147       case ISD::SETULE:
3148       case ISD::SETUGT:
3149         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
3150           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
3151           RHS = DAG.getConstant(C+1, MVT::i32);
3152         }
3153         break;
3154       }
3155     }
3156   }
3157
3158   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3159   ARMISD::NodeType CompareType;
3160   switch (CondCode) {
3161   default:
3162     CompareType = ARMISD::CMP;
3163     break;
3164   case ARMCC::EQ:
3165   case ARMCC::NE:
3166     // Uses only Z Flag
3167     CompareType = ARMISD::CMPZ;
3168     break;
3169   }
3170   ARMcc = DAG.getConstant(CondCode, MVT::i32);
3171   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
3172 }
3173
3174 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
3175 SDValue
3176 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
3177                              SDLoc dl) const {
3178   SDValue Cmp;
3179   if (!isFloatingPointZero(RHS))
3180     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
3181   else
3182     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
3183   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
3184 }
3185
3186 /// duplicateCmp - Glue values can have only one use, so this function
3187 /// duplicates a comparison node.
3188 SDValue
3189 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
3190   unsigned Opc = Cmp.getOpcode();
3191   SDLoc DL(Cmp);
3192   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
3193     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3194
3195   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
3196   Cmp = Cmp.getOperand(0);
3197   Opc = Cmp.getOpcode();
3198   if (Opc == ARMISD::CMPFP)
3199     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3200   else {
3201     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
3202     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
3203   }
3204   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
3205 }
3206
3207 std::pair<SDValue, SDValue>
3208 ARMTargetLowering::getARMXALUOOp(SDValue Op, SelectionDAG &DAG,
3209                                  SDValue &ARMcc) const {
3210   assert(Op.getValueType() == MVT::i32 &&  "Unsupported value type");
3211
3212   SDValue Value, OverflowCmp;
3213   SDValue LHS = Op.getOperand(0);
3214   SDValue RHS = Op.getOperand(1);
3215
3216
3217   // FIXME: We are currently always generating CMPs because we don't support
3218   // generating CMN through the backend. This is not as good as the natural
3219   // CMP case because it causes a register dependency and cannot be folded
3220   // later.
3221
3222   switch (Op.getOpcode()) {
3223   default:
3224     llvm_unreachable("Unknown overflow instruction!");
3225   case ISD::SADDO:
3226     ARMcc = DAG.getConstant(ARMCC::VC, MVT::i32);
3227     Value = DAG.getNode(ISD::ADD, SDLoc(Op), Op.getValueType(), LHS, RHS);
3228     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, Value, LHS);
3229     break;
3230   case ISD::UADDO:
3231     ARMcc = DAG.getConstant(ARMCC::HS, MVT::i32);
3232     Value = DAG.getNode(ISD::ADD, SDLoc(Op), Op.getValueType(), LHS, RHS);
3233     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, Value, LHS);
3234     break;
3235   case ISD::SSUBO:
3236     ARMcc = DAG.getConstant(ARMCC::VC, MVT::i32);
3237     Value = DAG.getNode(ISD::SUB, SDLoc(Op), Op.getValueType(), LHS, RHS);
3238     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, LHS, RHS);
3239     break;
3240   case ISD::USUBO:
3241     ARMcc = DAG.getConstant(ARMCC::HS, MVT::i32);
3242     Value = DAG.getNode(ISD::SUB, SDLoc(Op), Op.getValueType(), LHS, RHS);
3243     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, LHS, RHS);
3244     break;
3245   } // switch (...)
3246
3247   return std::make_pair(Value, OverflowCmp);
3248 }
3249
3250
3251 SDValue
3252 ARMTargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
3253   // Let legalize expand this if it isn't a legal type yet.
3254   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
3255     return SDValue();
3256
3257   SDValue Value, OverflowCmp;
3258   SDValue ARMcc;
3259   std::tie(Value, OverflowCmp) = getARMXALUOOp(Op, DAG, ARMcc);
3260   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3261   // We use 0 and 1 as false and true values.
3262   SDValue TVal = DAG.getConstant(1, MVT::i32);
3263   SDValue FVal = DAG.getConstant(0, MVT::i32);
3264   EVT VT = Op.getValueType();
3265
3266   SDValue Overflow = DAG.getNode(ARMISD::CMOV, SDLoc(Op), VT, TVal, FVal,
3267                                  ARMcc, CCR, OverflowCmp);
3268
3269   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
3270   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
3271 }
3272
3273
3274 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
3275   SDValue Cond = Op.getOperand(0);
3276   SDValue SelectTrue = Op.getOperand(1);
3277   SDValue SelectFalse = Op.getOperand(2);
3278   SDLoc dl(Op);
3279   unsigned Opc = Cond.getOpcode();
3280
3281   if (Cond.getResNo() == 1 &&
3282       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3283        Opc == ISD::USUBO)) {
3284     if (!DAG.getTargetLoweringInfo().isTypeLegal(Cond->getValueType(0)))
3285       return SDValue();
3286
3287     SDValue Value, OverflowCmp;
3288     SDValue ARMcc;
3289     std::tie(Value, OverflowCmp) = getARMXALUOOp(Cond, DAG, ARMcc);
3290     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3291     EVT VT = Op.getValueType();
3292
3293     return DAG.getNode(ARMISD::CMOV, SDLoc(Op), VT, SelectTrue, SelectFalse,
3294                        ARMcc, CCR, OverflowCmp);
3295
3296   }
3297
3298   // Convert:
3299   //
3300   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
3301   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
3302   //
3303   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
3304     const ConstantSDNode *CMOVTrue =
3305       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
3306     const ConstantSDNode *CMOVFalse =
3307       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
3308
3309     if (CMOVTrue && CMOVFalse) {
3310       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
3311       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
3312
3313       SDValue True;
3314       SDValue False;
3315       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
3316         True = SelectTrue;
3317         False = SelectFalse;
3318       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
3319         True = SelectFalse;
3320         False = SelectTrue;
3321       }
3322
3323       if (True.getNode() && False.getNode()) {
3324         EVT VT = Op.getValueType();
3325         SDValue ARMcc = Cond.getOperand(2);
3326         SDValue CCR = Cond.getOperand(3);
3327         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
3328         assert(True.getValueType() == VT);
3329         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
3330       }
3331     }
3332   }
3333
3334   // ARM's BooleanContents value is UndefinedBooleanContent. Mask out the
3335   // undefined bits before doing a full-word comparison with zero.
3336   Cond = DAG.getNode(ISD::AND, dl, Cond.getValueType(), Cond,
3337                      DAG.getConstant(1, Cond.getValueType()));
3338
3339   return DAG.getSelectCC(dl, Cond,
3340                          DAG.getConstant(0, Cond.getValueType()),
3341                          SelectTrue, SelectFalse, ISD::SETNE);
3342 }
3343
3344 static ISD::CondCode getInverseCCForVSEL(ISD::CondCode CC) {
3345   if (CC == ISD::SETNE)
3346     return ISD::SETEQ;
3347   return ISD::getSetCCInverse(CC, true);
3348 }
3349
3350 static void checkVSELConstraints(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
3351                                  bool &swpCmpOps, bool &swpVselOps) {
3352   // Start by selecting the GE condition code for opcodes that return true for
3353   // 'equality'
3354   if (CC == ISD::SETUGE || CC == ISD::SETOGE || CC == ISD::SETOLE ||
3355       CC == ISD::SETULE)
3356     CondCode = ARMCC::GE;
3357
3358   // and GT for opcodes that return false for 'equality'.
3359   else if (CC == ISD::SETUGT || CC == ISD::SETOGT || CC == ISD::SETOLT ||
3360            CC == ISD::SETULT)
3361     CondCode = ARMCC::GT;
3362
3363   // Since we are constrained to GE/GT, if the opcode contains 'less', we need
3364   // to swap the compare operands.
3365   if (CC == ISD::SETOLE || CC == ISD::SETULE || CC == ISD::SETOLT ||
3366       CC == ISD::SETULT)
3367     swpCmpOps = true;
3368
3369   // Both GT and GE are ordered comparisons, and return false for 'unordered'.
3370   // If we have an unordered opcode, we need to swap the operands to the VSEL
3371   // instruction (effectively negating the condition).
3372   //
3373   // This also has the effect of swapping which one of 'less' or 'greater'
3374   // returns true, so we also swap the compare operands. It also switches
3375   // whether we return true for 'equality', so we compensate by picking the
3376   // opposite condition code to our original choice.
3377   if (CC == ISD::SETULE || CC == ISD::SETULT || CC == ISD::SETUGE ||
3378       CC == ISD::SETUGT) {
3379     swpCmpOps = !swpCmpOps;
3380     swpVselOps = !swpVselOps;
3381     CondCode = CondCode == ARMCC::GT ? ARMCC::GE : ARMCC::GT;
3382   }
3383
3384   // 'ordered' is 'anything but unordered', so use the VS condition code and
3385   // swap the VSEL operands.
3386   if (CC == ISD::SETO) {
3387     CondCode = ARMCC::VS;
3388     swpVselOps = true;
3389   }
3390
3391   // 'unordered or not equal' is 'anything but equal', so use the EQ condition
3392   // code and swap the VSEL operands.
3393   if (CC == ISD::SETUNE) {
3394     CondCode = ARMCC::EQ;
3395     swpVselOps = true;
3396   }
3397 }
3398
3399 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3400   EVT VT = Op.getValueType();
3401   SDValue LHS = Op.getOperand(0);
3402   SDValue RHS = Op.getOperand(1);
3403   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3404   SDValue TrueVal = Op.getOperand(2);
3405   SDValue FalseVal = Op.getOperand(3);
3406   SDLoc dl(Op);
3407
3408   if (LHS.getValueType() == MVT::i32) {
3409     // Try to generate VSEL on ARMv8.
3410     // The VSEL instruction can't use all the usual ARM condition
3411     // codes: it only has two bits to select the condition code, so it's
3412     // constrained to use only GE, GT, VS and EQ.
3413     //
3414     // To implement all the various ISD::SETXXX opcodes, we sometimes need to
3415     // swap the operands of the previous compare instruction (effectively
3416     // inverting the compare condition, swapping 'less' and 'greater') and
3417     // sometimes need to swap the operands to the VSEL (which inverts the
3418     // condition in the sense of firing whenever the previous condition didn't)
3419     if (getSubtarget()->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3420                                       TrueVal.getValueType() == MVT::f64)) {
3421       ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3422       if (CondCode == ARMCC::LT || CondCode == ARMCC::LE ||
3423           CondCode == ARMCC::VC || CondCode == ARMCC::NE) {
3424         CC = getInverseCCForVSEL(CC);
3425         std::swap(TrueVal, FalseVal);
3426       }
3427     }
3428
3429     SDValue ARMcc;
3430     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3431     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3432     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,
3433                        Cmp);
3434   }
3435
3436   ARMCC::CondCodes CondCode, CondCode2;
3437   FPCCToARMCC(CC, CondCode, CondCode2);
3438
3439   // Try to generate VSEL on ARMv8.
3440   if (getSubtarget()->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3441                                     TrueVal.getValueType() == MVT::f64)) {
3442     // We can select VMAXNM/VMINNM from a compare followed by a select with the
3443     // same operands, as follows:
3444     //   c = fcmp [ogt, olt, ugt, ult] a, b
3445     //   select c, a, b
3446     // We only do this in unsafe-fp-math, because signed zeros and NaNs are
3447     // handled differently than the original code sequence.
3448     if (getTargetMachine().Options.UnsafeFPMath && LHS == TrueVal &&
3449         RHS == FalseVal) {
3450       if (CC == ISD::SETOGT || CC == ISD::SETUGT)
3451         return DAG.getNode(ARMISD::VMAXNM, dl, VT, TrueVal, FalseVal);
3452       if (CC == ISD::SETOLT || CC == ISD::SETULT)
3453         return DAG.getNode(ARMISD::VMINNM, dl, VT, TrueVal, FalseVal);
3454     }
3455
3456     bool swpCmpOps = false;
3457     bool swpVselOps = false;
3458     checkVSELConstraints(CC, CondCode, swpCmpOps, swpVselOps);
3459
3460     if (CondCode == ARMCC::GT || CondCode == ARMCC::GE ||
3461         CondCode == ARMCC::VS || CondCode == ARMCC::EQ) {
3462       if (swpCmpOps)
3463         std::swap(LHS, RHS);
3464       if (swpVselOps)
3465         std::swap(TrueVal, FalseVal);
3466     }
3467   }
3468
3469   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3470   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3471   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3472   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
3473                                ARMcc, CCR, Cmp);
3474   if (CondCode2 != ARMCC::AL) {
3475     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
3476     // FIXME: Needs another CMP because flag can have but one use.
3477     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
3478     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
3479                          Result, TrueVal, ARMcc2, CCR, Cmp2);
3480   }
3481   return Result;
3482 }
3483
3484 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
3485 /// to morph to an integer compare sequence.
3486 static bool canChangeToInt(SDValue Op, bool &SeenZero,
3487                            const ARMSubtarget *Subtarget) {
3488   SDNode *N = Op.getNode();
3489   if (!N->hasOneUse())
3490     // Otherwise it requires moving the value from fp to integer registers.
3491     return false;
3492   if (!N->getNumValues())
3493     return false;
3494   EVT VT = Op.getValueType();
3495   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
3496     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
3497     // vmrs are very slow, e.g. cortex-a8.
3498     return false;
3499
3500   if (isFloatingPointZero(Op)) {
3501     SeenZero = true;
3502     return true;
3503   }
3504   return ISD::isNormalLoad(N);
3505 }
3506
3507 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
3508   if (isFloatingPointZero(Op))
3509     return DAG.getConstant(0, MVT::i32);
3510
3511   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
3512     return DAG.getLoad(MVT::i32, SDLoc(Op),
3513                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
3514                        Ld->isVolatile(), Ld->isNonTemporal(),
3515                        Ld->isInvariant(), Ld->getAlignment());
3516
3517   llvm_unreachable("Unknown VFP cmp argument!");
3518 }
3519
3520 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
3521                            SDValue &RetVal1, SDValue &RetVal2) {
3522   if (isFloatingPointZero(Op)) {
3523     RetVal1 = DAG.getConstant(0, MVT::i32);
3524     RetVal2 = DAG.getConstant(0, MVT::i32);
3525     return;
3526   }
3527
3528   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
3529     SDValue Ptr = Ld->getBasePtr();
3530     RetVal1 = DAG.getLoad(MVT::i32, SDLoc(Op),
3531                           Ld->getChain(), Ptr,
3532                           Ld->getPointerInfo(),
3533                           Ld->isVolatile(), Ld->isNonTemporal(),
3534                           Ld->isInvariant(), Ld->getAlignment());
3535
3536     EVT PtrType = Ptr.getValueType();
3537     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
3538     SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(Op),
3539                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
3540     RetVal2 = DAG.getLoad(MVT::i32, SDLoc(Op),
3541                           Ld->getChain(), NewPtr,
3542                           Ld->getPointerInfo().getWithOffset(4),
3543                           Ld->isVolatile(), Ld->isNonTemporal(),
3544                           Ld->isInvariant(), NewAlign);
3545     return;
3546   }
3547
3548   llvm_unreachable("Unknown VFP cmp argument!");
3549 }
3550
3551 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
3552 /// f32 and even f64 comparisons to integer ones.
3553 SDValue
3554 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
3555   SDValue Chain = Op.getOperand(0);
3556   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3557   SDValue LHS = Op.getOperand(2);
3558   SDValue RHS = Op.getOperand(3);
3559   SDValue Dest = Op.getOperand(4);
3560   SDLoc dl(Op);
3561
3562   bool LHSSeenZero = false;
3563   bool LHSOk = canChangeToInt(LHS, LHSSeenZero, Subtarget);
3564   bool RHSSeenZero = false;
3565   bool RHSOk = canChangeToInt(RHS, RHSSeenZero, Subtarget);
3566   if (LHSOk && RHSOk && (LHSSeenZero || RHSSeenZero)) {
3567     // If unsafe fp math optimization is enabled and there are no other uses of
3568     // the CMP operands, and the condition code is EQ or NE, we can optimize it
3569     // to an integer comparison.
3570     if (CC == ISD::SETOEQ)
3571       CC = ISD::SETEQ;
3572     else if (CC == ISD::SETUNE)
3573       CC = ISD::SETNE;
3574
3575     SDValue Mask = DAG.getConstant(0x7fffffff, MVT::i32);
3576     SDValue ARMcc;
3577     if (LHS.getValueType() == MVT::f32) {
3578       LHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3579                         bitcastf32Toi32(LHS, DAG), Mask);
3580       RHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3581                         bitcastf32Toi32(RHS, DAG), Mask);
3582       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3583       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3584       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3585                          Chain, Dest, ARMcc, CCR, Cmp);
3586     }
3587
3588     SDValue LHS1, LHS2;
3589     SDValue RHS1, RHS2;
3590     expandf64Toi32(LHS, DAG, LHS1, LHS2);
3591     expandf64Toi32(RHS, DAG, RHS1, RHS2);
3592     LHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, LHS2, Mask);
3593     RHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, RHS2, Mask);
3594     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3595     ARMcc = DAG.getConstant(CondCode, MVT::i32);
3596     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3597     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
3598     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops);
3599   }
3600
3601   return SDValue();
3602 }
3603
3604 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3605   SDValue Chain = Op.getOperand(0);
3606   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3607   SDValue LHS = Op.getOperand(2);
3608   SDValue RHS = Op.getOperand(3);
3609   SDValue Dest = Op.getOperand(4);
3610   SDLoc dl(Op);
3611
3612   if (LHS.getValueType() == MVT::i32) {
3613     SDValue ARMcc;
3614     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3615     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3616     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3617                        Chain, Dest, ARMcc, CCR, Cmp);
3618   }
3619
3620   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3621
3622   if (getTargetMachine().Options.UnsafeFPMath &&
3623       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
3624        CC == ISD::SETNE || CC == ISD::SETUNE)) {
3625     SDValue Result = OptimizeVFPBrcond(Op, DAG);
3626     if (Result.getNode())
3627       return Result;
3628   }
3629
3630   ARMCC::CondCodes CondCode, CondCode2;
3631   FPCCToARMCC(CC, CondCode, CondCode2);
3632
3633   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3634   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3635   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3636   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3637   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
3638   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3639   if (CondCode2 != ARMCC::AL) {
3640     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
3641     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
3642     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3643   }
3644   return Res;
3645 }
3646
3647 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
3648   SDValue Chain = Op.getOperand(0);
3649   SDValue Table = Op.getOperand(1);
3650   SDValue Index = Op.getOperand(2);
3651   SDLoc dl(Op);
3652
3653   EVT PTy = getPointerTy();
3654   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
3655   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
3656   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
3657   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
3658   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
3659   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
3660   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
3661   if (Subtarget->isThumb2()) {
3662     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
3663     // which does another jump to the destination. This also makes it easier
3664     // to translate it to TBB / TBH later.
3665     // FIXME: This might not work if the function is extremely large.
3666     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
3667                        Addr, Op.getOperand(2), JTI, UId);
3668   }
3669   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
3670     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
3671                        MachinePointerInfo::getJumpTable(),
3672                        false, false, false, 0);
3673     Chain = Addr.getValue(1);
3674     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
3675     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3676   } else {
3677     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
3678                        MachinePointerInfo::getJumpTable(),
3679                        false, false, false, 0);
3680     Chain = Addr.getValue(1);
3681     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3682   }
3683 }
3684
3685 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3686   EVT VT = Op.getValueType();
3687   SDLoc dl(Op);
3688
3689   if (Op.getValueType().getVectorElementType() == MVT::i32) {
3690     if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::f32)
3691       return Op;
3692     return DAG.UnrollVectorOp(Op.getNode());
3693   }
3694
3695   assert(Op.getOperand(0).getValueType() == MVT::v4f32 &&
3696          "Invalid type for custom lowering!");
3697   if (VT != MVT::v4i16)
3698     return DAG.UnrollVectorOp(Op.getNode());
3699
3700   Op = DAG.getNode(Op.getOpcode(), dl, MVT::v4i32, Op.getOperand(0));
3701   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
3702 }
3703
3704 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3705   EVT VT = Op.getValueType();
3706   if (VT.isVector())
3707     return LowerVectorFP_TO_INT(Op, DAG);
3708
3709   SDLoc dl(Op);
3710   unsigned Opc;
3711
3712   switch (Op.getOpcode()) {
3713   default: llvm_unreachable("Invalid opcode!");
3714   case ISD::FP_TO_SINT:
3715     Opc = ARMISD::FTOSI;
3716     break;
3717   case ISD::FP_TO_UINT:
3718     Opc = ARMISD::FTOUI;
3719     break;
3720   }
3721   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
3722   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
3723 }
3724
3725 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3726   EVT VT = Op.getValueType();
3727   SDLoc dl(Op);
3728
3729   if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::i32) {
3730     if (VT.getVectorElementType() == MVT::f32)
3731       return Op;
3732     return DAG.UnrollVectorOp(Op.getNode());
3733   }
3734
3735   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
3736          "Invalid type for custom lowering!");
3737   if (VT != MVT::v4f32)
3738     return DAG.UnrollVectorOp(Op.getNode());
3739
3740   unsigned CastOpc;
3741   unsigned Opc;
3742   switch (Op.getOpcode()) {
3743   default: llvm_unreachable("Invalid opcode!");
3744   case ISD::SINT_TO_FP:
3745     CastOpc = ISD::SIGN_EXTEND;
3746     Opc = ISD::SINT_TO_FP;
3747     break;
3748   case ISD::UINT_TO_FP:
3749     CastOpc = ISD::ZERO_EXTEND;
3750     Opc = ISD::UINT_TO_FP;
3751     break;
3752   }
3753
3754   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3755   return DAG.getNode(Opc, dl, VT, Op);
3756 }
3757
3758 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3759   EVT VT = Op.getValueType();
3760   if (VT.isVector())
3761     return LowerVectorINT_TO_FP(Op, DAG);
3762
3763   SDLoc dl(Op);
3764   unsigned Opc;
3765
3766   switch (Op.getOpcode()) {
3767   default: llvm_unreachable("Invalid opcode!");
3768   case ISD::SINT_TO_FP:
3769     Opc = ARMISD::SITOF;
3770     break;
3771   case ISD::UINT_TO_FP:
3772     Opc = ARMISD::UITOF;
3773     break;
3774   }
3775
3776   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
3777   return DAG.getNode(Opc, dl, VT, Op);
3778 }
3779
3780 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3781   // Implement fcopysign with a fabs and a conditional fneg.
3782   SDValue Tmp0 = Op.getOperand(0);
3783   SDValue Tmp1 = Op.getOperand(1);
3784   SDLoc dl(Op);
3785   EVT VT = Op.getValueType();
3786   EVT SrcVT = Tmp1.getValueType();
3787   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3788     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3789   bool UseNEON = !InGPR && Subtarget->hasNEON();
3790
3791   if (UseNEON) {
3792     // Use VBSL to copy the sign bit.
3793     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3794     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3795                                DAG.getTargetConstant(EncodedVal, MVT::i32));
3796     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3797     if (VT == MVT::f64)
3798       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3799                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3800                          DAG.getConstant(32, MVT::i32));
3801     else /*if (VT == MVT::f32)*/
3802       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3803     if (SrcVT == MVT::f32) {
3804       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3805       if (VT == MVT::f64)
3806         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3807                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3808                            DAG.getConstant(32, MVT::i32));
3809     } else if (VT == MVT::f32)
3810       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3811                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3812                          DAG.getConstant(32, MVT::i32));
3813     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3814     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3815
3816     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3817                                             MVT::i32);
3818     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3819     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
3820                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
3821
3822     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
3823                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
3824                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
3825     if (VT == MVT::f32) {
3826       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
3827       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
3828                         DAG.getConstant(0, MVT::i32));
3829     } else {
3830       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
3831     }
3832
3833     return Res;
3834   }
3835
3836   // Bitcast operand 1 to i32.
3837   if (SrcVT == MVT::f64)
3838     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3839                        Tmp1).getValue(1);
3840   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
3841
3842   // Or in the signbit with integer operations.
3843   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
3844   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
3845   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
3846   if (VT == MVT::f32) {
3847     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
3848                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
3849     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
3850                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
3851   }
3852
3853   // f64: Or the high part with signbit and then combine two parts.
3854   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3855                      Tmp0);
3856   SDValue Lo = Tmp0.getValue(0);
3857   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
3858   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
3859   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
3860 }
3861
3862 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
3863   MachineFunction &MF = DAG.getMachineFunction();
3864   MachineFrameInfo *MFI = MF.getFrameInfo();
3865   MFI->setReturnAddressIsTaken(true);
3866
3867   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
3868     return SDValue();
3869
3870   EVT VT = Op.getValueType();
3871   SDLoc dl(Op);
3872   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3873   if (Depth) {
3874     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3875     SDValue Offset = DAG.getConstant(4, MVT::i32);
3876     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
3877                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
3878                        MachinePointerInfo(), false, false, false, 0);
3879   }
3880
3881   // Return LR, which contains the return address. Mark it an implicit live-in.
3882   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
3883   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
3884 }
3885
3886 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
3887   const ARMBaseRegisterInfo &ARI =
3888     *static_cast<const ARMBaseRegisterInfo*>(RegInfo);
3889   MachineFunction &MF = DAG.getMachineFunction();
3890   MachineFrameInfo *MFI = MF.getFrameInfo();
3891   MFI->setFrameAddressIsTaken(true);
3892
3893   EVT VT = Op.getValueType();
3894   SDLoc dl(Op);  // FIXME probably not meaningful
3895   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3896   unsigned FrameReg = ARI.getFrameRegister(MF);
3897   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
3898   while (Depth--)
3899     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
3900                             MachinePointerInfo(),
3901                             false, false, false, 0);
3902   return FrameAddr;
3903 }
3904
3905 // FIXME? Maybe this could be a TableGen attribute on some registers and
3906 // this table could be generated automatically from RegInfo.
3907 unsigned ARMTargetLowering::getRegisterByName(const char* RegName,
3908                                               EVT VT) const {
3909   unsigned Reg = StringSwitch<unsigned>(RegName)
3910                        .Case("sp", ARM::SP)
3911                        .Default(0);
3912   if (Reg)
3913     return Reg;
3914   report_fatal_error("Invalid register name global variable");
3915 }
3916
3917 /// ExpandBITCAST - If the target supports VFP, this function is called to
3918 /// expand a bit convert where either the source or destination type is i64 to
3919 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
3920 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
3921 /// vectors), since the legalizer won't know what to do with that.
3922 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
3923   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3924   SDLoc dl(N);
3925   SDValue Op = N->getOperand(0);
3926
3927   // This function is only supposed to be called for i64 types, either as the
3928   // source or destination of the bit convert.
3929   EVT SrcVT = Op.getValueType();
3930   EVT DstVT = N->getValueType(0);
3931   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
3932          "ExpandBITCAST called for non-i64 type");
3933
3934   // Turn i64->f64 into VMOVDRR.
3935   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
3936     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3937                              DAG.getConstant(0, MVT::i32));
3938     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3939                              DAG.getConstant(1, MVT::i32));
3940     return DAG.getNode(ISD::BITCAST, dl, DstVT,
3941                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
3942   }
3943
3944   // Turn f64->i64 into VMOVRRD.
3945   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
3946     SDValue Cvt;
3947     if (TLI.isBigEndian() && SrcVT.isVector() &&
3948         SrcVT.getVectorNumElements() > 1)
3949       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3950                         DAG.getVTList(MVT::i32, MVT::i32),
3951                         DAG.getNode(ARMISD::VREV64, dl, SrcVT, Op));
3952     else
3953       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3954                         DAG.getVTList(MVT::i32, MVT::i32), Op);
3955     // Merge the pieces into a single i64 value.
3956     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
3957   }
3958
3959   return SDValue();
3960 }
3961
3962 /// getZeroVector - Returns a vector of specified type with all zero elements.
3963 /// Zero vectors are used to represent vector negation and in those cases
3964 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3965 /// not support i64 elements, so sometimes the zero vectors will need to be
3966 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3967 /// zero vector.
3968 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, SDLoc dl) {
3969   assert(VT.isVector() && "Expected a vector type");
3970   // The canonical modified immediate encoding of a zero vector is....0!
3971   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3972   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3973   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3974   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3975 }
3976
3977 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3978 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3979 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3980                                                 SelectionDAG &DAG) const {
3981   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3982   EVT VT = Op.getValueType();
3983   unsigned VTBits = VT.getSizeInBits();
3984   SDLoc dl(Op);
3985   SDValue ShOpLo = Op.getOperand(0);
3986   SDValue ShOpHi = Op.getOperand(1);
3987   SDValue ShAmt  = Op.getOperand(2);
3988   SDValue ARMcc;
3989   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3990
3991   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3992
3993   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3994                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3995   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3996   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3997                                    DAG.getConstant(VTBits, MVT::i32));
3998   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3999   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4000   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4001
4002   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4003   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
4004                           ARMcc, DAG, dl);
4005   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4006   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
4007                            CCR, Cmp);
4008
4009   SDValue Ops[2] = { Lo, Hi };
4010   return DAG.getMergeValues(Ops, dl);
4011 }
4012
4013 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4014 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4015 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
4016                                                SelectionDAG &DAG) const {
4017   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4018   EVT VT = Op.getValueType();
4019   unsigned VTBits = VT.getSizeInBits();
4020   SDLoc dl(Op);
4021   SDValue ShOpLo = Op.getOperand(0);
4022   SDValue ShOpHi = Op.getOperand(1);
4023   SDValue ShAmt  = Op.getOperand(2);
4024   SDValue ARMcc;
4025
4026   assert(Op.getOpcode() == ISD::SHL_PARTS);
4027   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4028                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
4029   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4030   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4031                                    DAG.getConstant(VTBits, MVT::i32));
4032   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4033   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4034
4035   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4036   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4037   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
4038                           ARMcc, DAG, dl);
4039   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4040   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
4041                            CCR, Cmp);
4042
4043   SDValue Ops[2] = { Lo, Hi };
4044   return DAG.getMergeValues(Ops, dl);
4045 }
4046
4047 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4048                                             SelectionDAG &DAG) const {
4049   // The rounding mode is in bits 23:22 of the FPSCR.
4050   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
4051   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
4052   // so that the shift + and get folded into a bitfield extract.
4053   SDLoc dl(Op);
4054   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
4055                               DAG.getConstant(Intrinsic::arm_get_fpscr,
4056                                               MVT::i32));
4057   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
4058                                   DAG.getConstant(1U << 22, MVT::i32));
4059   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
4060                               DAG.getConstant(22, MVT::i32));
4061   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
4062                      DAG.getConstant(3, MVT::i32));
4063 }
4064
4065 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
4066                          const ARMSubtarget *ST) {
4067   EVT VT = N->getValueType(0);
4068   SDLoc dl(N);
4069
4070   if (!ST->hasV6T2Ops())
4071     return SDValue();
4072
4073   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
4074   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
4075 }
4076
4077 /// getCTPOP16BitCounts - Returns a v8i8/v16i8 vector containing the bit-count
4078 /// for each 16-bit element from operand, repeated.  The basic idea is to
4079 /// leverage vcnt to get the 8-bit counts, gather and add the results.
4080 ///
4081 /// Trace for v4i16:
4082 /// input    = [v0    v1    v2    v3   ] (vi 16-bit element)
4083 /// cast: N0 = [w0 w1 w2 w3 w4 w5 w6 w7] (v0 = [w0 w1], wi 8-bit element)
4084 /// vcnt: N1 = [b0 b1 b2 b3 b4 b5 b6 b7] (bi = bit-count of 8-bit element wi)
4085 /// vrev: N2 = [b1 b0 b3 b2 b5 b4 b7 b6]
4086 ///            [b0 b1 b2 b3 b4 b5 b6 b7]
4087 ///           +[b1 b0 b3 b2 b5 b4 b7 b6]
4088 /// N3=N1+N2 = [k0 k0 k1 k1 k2 k2 k3 k3] (k0 = b0+b1 = bit-count of 16-bit v0,
4089 /// vuzp:    = [k0 k1 k2 k3 k0 k1 k2 k3]  each ki is 8-bits)
4090 static SDValue getCTPOP16BitCounts(SDNode *N, SelectionDAG &DAG) {
4091   EVT VT = N->getValueType(0);
4092   SDLoc DL(N);
4093
4094   EVT VT8Bit = VT.is64BitVector() ? MVT::v8i8 : MVT::v16i8;
4095   SDValue N0 = DAG.getNode(ISD::BITCAST, DL, VT8Bit, N->getOperand(0));
4096   SDValue N1 = DAG.getNode(ISD::CTPOP, DL, VT8Bit, N0);
4097   SDValue N2 = DAG.getNode(ARMISD::VREV16, DL, VT8Bit, N1);
4098   SDValue N3 = DAG.getNode(ISD::ADD, DL, VT8Bit, N1, N2);
4099   return DAG.getNode(ARMISD::VUZP, DL, VT8Bit, N3, N3);
4100 }
4101
4102 /// lowerCTPOP16BitElements - Returns a v4i16/v8i16 vector containing the
4103 /// bit-count for each 16-bit element from the operand.  We need slightly
4104 /// different sequencing for v4i16 and v8i16 to stay within NEON's available
4105 /// 64/128-bit registers.
4106 ///
4107 /// Trace for v4i16:
4108 /// input           = [v0    v1    v2    v3    ] (vi 16-bit element)
4109 /// v8i8: BitCounts = [k0 k1 k2 k3 k0 k1 k2 k3 ] (ki is the bit-count of vi)
4110 /// v8i16:Extended  = [k0    k1    k2    k3    k0    k1    k2    k3    ]
4111 /// v4i16:Extracted = [k0    k1    k2    k3    ]
4112 static SDValue lowerCTPOP16BitElements(SDNode *N, SelectionDAG &DAG) {
4113   EVT VT = N->getValueType(0);
4114   SDLoc DL(N);
4115
4116   SDValue BitCounts = getCTPOP16BitCounts(N, DAG);
4117   if (VT.is64BitVector()) {
4118     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, BitCounts);
4119     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, Extended,
4120                        DAG.getIntPtrConstant(0));
4121   } else {
4122     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v8i8,
4123                                     BitCounts, DAG.getIntPtrConstant(0));
4124     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, Extracted);
4125   }
4126 }
4127
4128 /// lowerCTPOP32BitElements - Returns a v2i32/v4i32 vector containing the
4129 /// bit-count for each 32-bit element from the operand.  The idea here is
4130 /// to split the vector into 16-bit elements, leverage the 16-bit count
4131 /// routine, and then combine the results.
4132 ///
4133 /// Trace for v2i32 (v4i32 similar with Extracted/Extended exchanged):
4134 /// input    = [v0    v1    ] (vi: 32-bit elements)
4135 /// Bitcast  = [w0 w1 w2 w3 ] (wi: 16-bit elements, v0 = [w0 w1])
4136 /// Counts16 = [k0 k1 k2 k3 ] (ki: 16-bit elements, bit-count of wi)
4137 /// vrev: N0 = [k1 k0 k3 k2 ]
4138 ///            [k0 k1 k2 k3 ]
4139 ///       N1 =+[k1 k0 k3 k2 ]
4140 ///            [k0 k2 k1 k3 ]
4141 ///       N2 =+[k1 k3 k0 k2 ]
4142 ///            [k0    k2    k1    k3    ]
4143 /// Extended =+[k1    k3    k0    k2    ]
4144 ///            [k0    k2    ]
4145 /// Extracted=+[k1    k3    ]
4146 ///
4147 static SDValue lowerCTPOP32BitElements(SDNode *N, SelectionDAG &DAG) {
4148   EVT VT = N->getValueType(0);
4149   SDLoc DL(N);
4150
4151   EVT VT16Bit = VT.is64BitVector() ? MVT::v4i16 : MVT::v8i16;
4152
4153   SDValue Bitcast = DAG.getNode(ISD::BITCAST, DL, VT16Bit, N->getOperand(0));
4154   SDValue Counts16 = lowerCTPOP16BitElements(Bitcast.getNode(), DAG);
4155   SDValue N0 = DAG.getNode(ARMISD::VREV32, DL, VT16Bit, Counts16);
4156   SDValue N1 = DAG.getNode(ISD::ADD, DL, VT16Bit, Counts16, N0);
4157   SDValue N2 = DAG.getNode(ARMISD::VUZP, DL, VT16Bit, N1, N1);
4158
4159   if (VT.is64BitVector()) {
4160     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, N2);
4161     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i32, Extended,
4162                        DAG.getIntPtrConstant(0));
4163   } else {
4164     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, N2,
4165                                     DAG.getIntPtrConstant(0));
4166     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, Extracted);
4167   }
4168 }
4169
4170 static SDValue LowerCTPOP(SDNode *N, SelectionDAG &DAG,
4171                           const ARMSubtarget *ST) {
4172   EVT VT = N->getValueType(0);
4173
4174   assert(ST->hasNEON() && "Custom ctpop lowering requires NEON.");
4175   assert((VT == MVT::v2i32 || VT == MVT::v4i32 ||
4176           VT == MVT::v4i16 || VT == MVT::v8i16) &&
4177          "Unexpected type for custom ctpop lowering");
4178
4179   if (VT.getVectorElementType() == MVT::i32)
4180     return lowerCTPOP32BitElements(N, DAG);
4181   else
4182     return lowerCTPOP16BitElements(N, DAG);
4183 }
4184
4185 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
4186                           const ARMSubtarget *ST) {
4187   EVT VT = N->getValueType(0);
4188   SDLoc dl(N);
4189
4190   if (!VT.isVector())
4191     return SDValue();
4192
4193   // Lower vector shifts on NEON to use VSHL.
4194   assert(ST->hasNEON() && "unexpected vector shift");
4195
4196   // Left shifts translate directly to the vshiftu intrinsic.
4197   if (N->getOpcode() == ISD::SHL)
4198     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4199                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
4200                        N->getOperand(0), N->getOperand(1));
4201
4202   assert((N->getOpcode() == ISD::SRA ||
4203           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
4204
4205   // NEON uses the same intrinsics for both left and right shifts.  For
4206   // right shifts, the shift amounts are negative, so negate the vector of
4207   // shift amounts.
4208   EVT ShiftVT = N->getOperand(1).getValueType();
4209   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
4210                                      getZeroVector(ShiftVT, DAG, dl),
4211                                      N->getOperand(1));
4212   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
4213                              Intrinsic::arm_neon_vshifts :
4214                              Intrinsic::arm_neon_vshiftu);
4215   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4216                      DAG.getConstant(vshiftInt, MVT::i32),
4217                      N->getOperand(0), NegatedCount);
4218 }
4219
4220 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
4221                                 const ARMSubtarget *ST) {
4222   EVT VT = N->getValueType(0);
4223   SDLoc dl(N);
4224
4225   // We can get here for a node like i32 = ISD::SHL i32, i64
4226   if (VT != MVT::i64)
4227     return SDValue();
4228
4229   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
4230          "Unknown shift to lower!");
4231
4232   // We only lower SRA, SRL of 1 here, all others use generic lowering.
4233   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
4234       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
4235     return SDValue();
4236
4237   // If we are in thumb mode, we don't have RRX.
4238   if (ST->isThumb1Only()) return SDValue();
4239
4240   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
4241   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4242                            DAG.getConstant(0, MVT::i32));
4243   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4244                            DAG.getConstant(1, MVT::i32));
4245
4246   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
4247   // captures the result into a carry flag.
4248   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
4249   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), Hi);
4250
4251   // The low part is an ARMISD::RRX operand, which shifts the carry in.
4252   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
4253
4254   // Merge the pieces into a single i64 value.
4255  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
4256 }
4257
4258 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
4259   SDValue TmpOp0, TmpOp1;
4260   bool Invert = false;
4261   bool Swap = false;
4262   unsigned Opc = 0;
4263
4264   SDValue Op0 = Op.getOperand(0);
4265   SDValue Op1 = Op.getOperand(1);
4266   SDValue CC = Op.getOperand(2);
4267   EVT VT = Op.getValueType();
4268   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4269   SDLoc dl(Op);
4270
4271   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
4272     switch (SetCCOpcode) {
4273     default: llvm_unreachable("Illegal FP comparison");
4274     case ISD::SETUNE:
4275     case ISD::SETNE:  Invert = true; // Fallthrough
4276     case ISD::SETOEQ:
4277     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4278     case ISD::SETOLT:
4279     case ISD::SETLT: Swap = true; // Fallthrough
4280     case ISD::SETOGT:
4281     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4282     case ISD::SETOLE:
4283     case ISD::SETLE:  Swap = true; // Fallthrough
4284     case ISD::SETOGE:
4285     case ISD::SETGE: Opc = ARMISD::VCGE; break;
4286     case ISD::SETUGE: Swap = true; // Fallthrough
4287     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
4288     case ISD::SETUGT: Swap = true; // Fallthrough
4289     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
4290     case ISD::SETUEQ: Invert = true; // Fallthrough
4291     case ISD::SETONE:
4292       // Expand this to (OLT | OGT).
4293       TmpOp0 = Op0;
4294       TmpOp1 = Op1;
4295       Opc = ISD::OR;
4296       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
4297       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
4298       break;
4299     case ISD::SETUO: Invert = true; // Fallthrough
4300     case ISD::SETO:
4301       // Expand this to (OLT | OGE).
4302       TmpOp0 = Op0;
4303       TmpOp1 = Op1;
4304       Opc = ISD::OR;
4305       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
4306       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
4307       break;
4308     }
4309   } else {
4310     // Integer comparisons.
4311     switch (SetCCOpcode) {
4312     default: llvm_unreachable("Illegal integer comparison");
4313     case ISD::SETNE:  Invert = true;
4314     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4315     case ISD::SETLT:  Swap = true;
4316     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4317     case ISD::SETLE:  Swap = true;
4318     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
4319     case ISD::SETULT: Swap = true;
4320     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
4321     case ISD::SETULE: Swap = true;
4322     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
4323     }
4324
4325     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
4326     if (Opc == ARMISD::VCEQ) {
4327
4328       SDValue AndOp;
4329       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4330         AndOp = Op0;
4331       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
4332         AndOp = Op1;
4333
4334       // Ignore bitconvert.
4335       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
4336         AndOp = AndOp.getOperand(0);
4337
4338       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
4339         Opc = ARMISD::VTST;
4340         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
4341         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
4342         Invert = !Invert;
4343       }
4344     }
4345   }
4346
4347   if (Swap)
4348     std::swap(Op0, Op1);
4349
4350   // If one of the operands is a constant vector zero, attempt to fold the
4351   // comparison to a specialized compare-against-zero form.
4352   SDValue SingleOp;
4353   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4354     SingleOp = Op0;
4355   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
4356     if (Opc == ARMISD::VCGE)
4357       Opc = ARMISD::VCLEZ;
4358     else if (Opc == ARMISD::VCGT)
4359       Opc = ARMISD::VCLTZ;
4360     SingleOp = Op1;
4361   }
4362
4363   SDValue Result;
4364   if (SingleOp.getNode()) {
4365     switch (Opc) {
4366     case ARMISD::VCEQ:
4367       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
4368     case ARMISD::VCGE:
4369       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
4370     case ARMISD::VCLEZ:
4371       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
4372     case ARMISD::VCGT:
4373       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
4374     case ARMISD::VCLTZ:
4375       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
4376     default:
4377       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
4378     }
4379   } else {
4380      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
4381   }
4382
4383   if (Invert)
4384     Result = DAG.getNOT(dl, Result, VT);
4385
4386   return Result;
4387 }
4388
4389 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
4390 /// valid vector constant for a NEON instruction with a "modified immediate"
4391 /// operand (e.g., VMOV).  If so, return the encoded value.
4392 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
4393                                  unsigned SplatBitSize, SelectionDAG &DAG,
4394                                  EVT &VT, bool is128Bits, NEONModImmType type) {
4395   unsigned OpCmode, Imm;
4396
4397   // SplatBitSize is set to the smallest size that splats the vector, so a
4398   // zero vector will always have SplatBitSize == 8.  However, NEON modified
4399   // immediate instructions others than VMOV do not support the 8-bit encoding
4400   // of a zero vector, and the default encoding of zero is supposed to be the
4401   // 32-bit version.
4402   if (SplatBits == 0)
4403     SplatBitSize = 32;
4404
4405   switch (SplatBitSize) {
4406   case 8:
4407     if (type != VMOVModImm)
4408       return SDValue();
4409     // Any 1-byte value is OK.  Op=0, Cmode=1110.
4410     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
4411     OpCmode = 0xe;
4412     Imm = SplatBits;
4413     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
4414     break;
4415
4416   case 16:
4417     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
4418     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
4419     if ((SplatBits & ~0xff) == 0) {
4420       // Value = 0x00nn: Op=x, Cmode=100x.
4421       OpCmode = 0x8;
4422       Imm = SplatBits;
4423       break;
4424     }
4425     if ((SplatBits & ~0xff00) == 0) {
4426       // Value = 0xnn00: Op=x, Cmode=101x.
4427       OpCmode = 0xa;
4428       Imm = SplatBits >> 8;
4429       break;
4430     }
4431     return SDValue();
4432
4433   case 32:
4434     // NEON's 32-bit VMOV supports splat values where:
4435     // * only one byte is nonzero, or
4436     // * the least significant byte is 0xff and the second byte is nonzero, or
4437     // * the least significant 2 bytes are 0xff and the third is nonzero.
4438     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
4439     if ((SplatBits & ~0xff) == 0) {
4440       // Value = 0x000000nn: Op=x, Cmode=000x.
4441       OpCmode = 0;
4442       Imm = SplatBits;
4443       break;
4444     }
4445     if ((SplatBits & ~0xff00) == 0) {
4446       // Value = 0x0000nn00: Op=x, Cmode=001x.
4447       OpCmode = 0x2;
4448       Imm = SplatBits >> 8;
4449       break;
4450     }
4451     if ((SplatBits & ~0xff0000) == 0) {
4452       // Value = 0x00nn0000: Op=x, Cmode=010x.
4453       OpCmode = 0x4;
4454       Imm = SplatBits >> 16;
4455       break;
4456     }
4457     if ((SplatBits & ~0xff000000) == 0) {
4458       // Value = 0xnn000000: Op=x, Cmode=011x.
4459       OpCmode = 0x6;
4460       Imm = SplatBits >> 24;
4461       break;
4462     }
4463
4464     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
4465     if (type == OtherModImm) return SDValue();
4466
4467     if ((SplatBits & ~0xffff) == 0 &&
4468         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
4469       // Value = 0x0000nnff: Op=x, Cmode=1100.
4470       OpCmode = 0xc;
4471       Imm = SplatBits >> 8;
4472       break;
4473     }
4474
4475     if ((SplatBits & ~0xffffff) == 0 &&
4476         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
4477       // Value = 0x00nnffff: Op=x, Cmode=1101.
4478       OpCmode = 0xd;
4479       Imm = SplatBits >> 16;
4480       break;
4481     }
4482
4483     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
4484     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
4485     // VMOV.I32.  A (very) minor optimization would be to replicate the value
4486     // and fall through here to test for a valid 64-bit splat.  But, then the
4487     // caller would also need to check and handle the change in size.
4488     return SDValue();
4489
4490   case 64: {
4491     if (type != VMOVModImm)
4492       return SDValue();
4493     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
4494     uint64_t BitMask = 0xff;
4495     uint64_t Val = 0;
4496     unsigned ImmMask = 1;
4497     Imm = 0;
4498     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
4499       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
4500         Val |= BitMask;
4501         Imm |= ImmMask;
4502       } else if ((SplatBits & BitMask) != 0) {
4503         return SDValue();
4504       }
4505       BitMask <<= 8;
4506       ImmMask <<= 1;
4507     }
4508
4509     if (DAG.getTargetLoweringInfo().isBigEndian())
4510       // swap higher and lower 32 bit word
4511       Imm = ((Imm & 0xf) << 4) | ((Imm & 0xf0) >> 4);
4512
4513     // Op=1, Cmode=1110.
4514     OpCmode = 0x1e;
4515     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
4516     break;
4517   }
4518
4519   default:
4520     llvm_unreachable("unexpected size for isNEONModifiedImm");
4521   }
4522
4523   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
4524   return DAG.getTargetConstant(EncodedVal, MVT::i32);
4525 }
4526
4527 SDValue ARMTargetLowering::LowerConstantFP(SDValue Op, SelectionDAG &DAG,
4528                                            const ARMSubtarget *ST) const {
4529   if (!ST->hasVFP3())
4530     return SDValue();
4531
4532   bool IsDouble = Op.getValueType() == MVT::f64;
4533   ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Op);
4534
4535   // Try splatting with a VMOV.f32...
4536   APFloat FPVal = CFP->getValueAPF();
4537   int ImmVal = IsDouble ? ARM_AM::getFP64Imm(FPVal) : ARM_AM::getFP32Imm(FPVal);
4538
4539   if (ImmVal != -1) {
4540     if (IsDouble || !ST->useNEONForSinglePrecisionFP()) {
4541       // We have code in place to select a valid ConstantFP already, no need to
4542       // do any mangling.
4543       return Op;
4544     }
4545
4546     // It's a float and we are trying to use NEON operations where
4547     // possible. Lower it to a splat followed by an extract.
4548     SDLoc DL(Op);
4549     SDValue NewVal = DAG.getTargetConstant(ImmVal, MVT::i32);
4550     SDValue VecConstant = DAG.getNode(ARMISD::VMOVFPIMM, DL, MVT::v2f32,
4551                                       NewVal);
4552     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecConstant,
4553                        DAG.getConstant(0, MVT::i32));
4554   }
4555
4556   // The rest of our options are NEON only, make sure that's allowed before
4557   // proceeding..
4558   if (!ST->hasNEON() || (!IsDouble && !ST->useNEONForSinglePrecisionFP()))
4559     return SDValue();
4560
4561   EVT VMovVT;
4562   uint64_t iVal = FPVal.bitcastToAPInt().getZExtValue();
4563
4564   // It wouldn't really be worth bothering for doubles except for one very
4565   // important value, which does happen to match: 0.0. So make sure we don't do
4566   // anything stupid.
4567   if (IsDouble && (iVal & 0xffffffff) != (iVal >> 32))
4568     return SDValue();
4569
4570   // Try a VMOV.i32 (FIXME: i8, i16, or i64 could work too).
4571   SDValue NewVal = isNEONModifiedImm(iVal & 0xffffffffU, 0, 32, DAG, VMovVT,
4572                                      false, VMOVModImm);
4573   if (NewVal != SDValue()) {
4574     SDLoc DL(Op);
4575     SDValue VecConstant = DAG.getNode(ARMISD::VMOVIMM, DL, VMovVT,
4576                                       NewVal);
4577     if (IsDouble)
4578       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4579
4580     // It's a float: cast and extract a vector element.
4581     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4582                                        VecConstant);
4583     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4584                        DAG.getConstant(0, MVT::i32));
4585   }
4586
4587   // Finally, try a VMVN.i32
4588   NewVal = isNEONModifiedImm(~iVal & 0xffffffffU, 0, 32, DAG, VMovVT,
4589                              false, VMVNModImm);
4590   if (NewVal != SDValue()) {
4591     SDLoc DL(Op);
4592     SDValue VecConstant = DAG.getNode(ARMISD::VMVNIMM, DL, VMovVT, NewVal);
4593
4594     if (IsDouble)
4595       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4596
4597     // It's a float: cast and extract a vector element.
4598     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4599                                        VecConstant);
4600     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4601                        DAG.getConstant(0, MVT::i32));
4602   }
4603
4604   return SDValue();
4605 }
4606
4607 // check if an VEXT instruction can handle the shuffle mask when the
4608 // vector sources of the shuffle are the same.
4609 static bool isSingletonVEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4610   unsigned NumElts = VT.getVectorNumElements();
4611
4612   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4613   if (M[0] < 0)
4614     return false;
4615
4616   Imm = M[0];
4617
4618   // If this is a VEXT shuffle, the immediate value is the index of the first
4619   // element.  The other shuffle indices must be the successive elements after
4620   // the first one.
4621   unsigned ExpectedElt = Imm;
4622   for (unsigned i = 1; i < NumElts; ++i) {
4623     // Increment the expected index.  If it wraps around, just follow it
4624     // back to index zero and keep going.
4625     ++ExpectedElt;
4626     if (ExpectedElt == NumElts)
4627       ExpectedElt = 0;
4628
4629     if (M[i] < 0) continue; // ignore UNDEF indices
4630     if (ExpectedElt != static_cast<unsigned>(M[i]))
4631       return false;
4632   }
4633
4634   return true;
4635 }
4636
4637
4638 static bool isVEXTMask(ArrayRef<int> M, EVT VT,
4639                        bool &ReverseVEXT, unsigned &Imm) {
4640   unsigned NumElts = VT.getVectorNumElements();
4641   ReverseVEXT = false;
4642
4643   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4644   if (M[0] < 0)
4645     return false;
4646
4647   Imm = M[0];
4648
4649   // If this is a VEXT shuffle, the immediate value is the index of the first
4650   // element.  The other shuffle indices must be the successive elements after
4651   // the first one.
4652   unsigned ExpectedElt = Imm;
4653   for (unsigned i = 1; i < NumElts; ++i) {
4654     // Increment the expected index.  If it wraps around, it may still be
4655     // a VEXT but the source vectors must be swapped.
4656     ExpectedElt += 1;
4657     if (ExpectedElt == NumElts * 2) {
4658       ExpectedElt = 0;
4659       ReverseVEXT = true;
4660     }
4661
4662     if (M[i] < 0) continue; // ignore UNDEF indices
4663     if (ExpectedElt != static_cast<unsigned>(M[i]))
4664       return false;
4665   }
4666
4667   // Adjust the index value if the source operands will be swapped.
4668   if (ReverseVEXT)
4669     Imm -= NumElts;
4670
4671   return true;
4672 }
4673
4674 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
4675 /// instruction with the specified blocksize.  (The order of the elements
4676 /// within each block of the vector is reversed.)
4677 static bool isVREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4678   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
4679          "Only possible block sizes for VREV are: 16, 32, 64");
4680
4681   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4682   if (EltSz == 64)
4683     return false;
4684
4685   unsigned NumElts = VT.getVectorNumElements();
4686   unsigned BlockElts = M[0] + 1;
4687   // If the first shuffle index is UNDEF, be optimistic.
4688   if (M[0] < 0)
4689     BlockElts = BlockSize / EltSz;
4690
4691   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4692     return false;
4693
4694   for (unsigned i = 0; i < NumElts; ++i) {
4695     if (M[i] < 0) continue; // ignore UNDEF indices
4696     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
4697       return false;
4698   }
4699
4700   return true;
4701 }
4702
4703 static bool isVTBLMask(ArrayRef<int> M, EVT VT) {
4704   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
4705   // range, then 0 is placed into the resulting vector. So pretty much any mask
4706   // of 8 elements can work here.
4707   return VT == MVT::v8i8 && M.size() == 8;
4708 }
4709
4710 static bool isVTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4711   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4712   if (EltSz == 64)
4713     return false;
4714
4715   unsigned NumElts = VT.getVectorNumElements();
4716   WhichResult = (M[0] == 0 ? 0 : 1);
4717   for (unsigned i = 0; i < NumElts; i += 2) {
4718     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4719         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
4720       return false;
4721   }
4722   return true;
4723 }
4724
4725 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
4726 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4727 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4728 static bool isVTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4729   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4730   if (EltSz == 64)
4731     return false;
4732
4733   unsigned NumElts = VT.getVectorNumElements();
4734   WhichResult = (M[0] == 0 ? 0 : 1);
4735   for (unsigned i = 0; i < NumElts; i += 2) {
4736     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4737         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
4738       return false;
4739   }
4740   return true;
4741 }
4742
4743 static bool isVUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4744   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4745   if (EltSz == 64)
4746     return false;
4747
4748   unsigned NumElts = VT.getVectorNumElements();
4749   WhichResult = (M[0] == 0 ? 0 : 1);
4750   for (unsigned i = 0; i != NumElts; ++i) {
4751     if (M[i] < 0) continue; // ignore UNDEF indices
4752     if ((unsigned) M[i] != 2 * i + WhichResult)
4753       return false;
4754   }
4755
4756   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4757   if (VT.is64BitVector() && EltSz == 32)
4758     return false;
4759
4760   return true;
4761 }
4762
4763 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
4764 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4765 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4766 static bool isVUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4767   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4768   if (EltSz == 64)
4769     return false;
4770
4771   unsigned Half = VT.getVectorNumElements() / 2;
4772   WhichResult = (M[0] == 0 ? 0 : 1);
4773   for (unsigned j = 0; j != 2; ++j) {
4774     unsigned Idx = WhichResult;
4775     for (unsigned i = 0; i != Half; ++i) {
4776       int MIdx = M[i + j * Half];
4777       if (MIdx >= 0 && (unsigned) MIdx != Idx)
4778         return false;
4779       Idx += 2;
4780     }
4781   }
4782
4783   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4784   if (VT.is64BitVector() && EltSz == 32)
4785     return false;
4786
4787   return true;
4788 }
4789
4790 static bool isVZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4791   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4792   if (EltSz == 64)
4793     return false;
4794
4795   unsigned NumElts = VT.getVectorNumElements();
4796   WhichResult = (M[0] == 0 ? 0 : 1);
4797   unsigned Idx = WhichResult * NumElts / 2;
4798   for (unsigned i = 0; i != NumElts; i += 2) {
4799     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4800         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
4801       return false;
4802     Idx += 1;
4803   }
4804
4805   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4806   if (VT.is64BitVector() && EltSz == 32)
4807     return false;
4808
4809   return true;
4810 }
4811
4812 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
4813 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4814 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4815 static bool isVZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4816   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4817   if (EltSz == 64)
4818     return false;
4819
4820   unsigned NumElts = VT.getVectorNumElements();
4821   WhichResult = (M[0] == 0 ? 0 : 1);
4822   unsigned Idx = WhichResult * NumElts / 2;
4823   for (unsigned i = 0; i != NumElts; i += 2) {
4824     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4825         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
4826       return false;
4827     Idx += 1;
4828   }
4829
4830   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4831   if (VT.is64BitVector() && EltSz == 32)
4832     return false;
4833
4834   return true;
4835 }
4836
4837 /// \return true if this is a reverse operation on an vector.
4838 static bool isReverseMask(ArrayRef<int> M, EVT VT) {
4839   unsigned NumElts = VT.getVectorNumElements();
4840   // Make sure the mask has the right size.
4841   if (NumElts != M.size())
4842       return false;
4843
4844   // Look for <15, ..., 3, -1, 1, 0>.
4845   for (unsigned i = 0; i != NumElts; ++i)
4846     if (M[i] >= 0 && M[i] != (int) (NumElts - 1 - i))
4847       return false;
4848
4849   return true;
4850 }
4851
4852 // If N is an integer constant that can be moved into a register in one
4853 // instruction, return an SDValue of such a constant (will become a MOV
4854 // instruction).  Otherwise return null.
4855 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
4856                                      const ARMSubtarget *ST, SDLoc dl) {
4857   uint64_t Val;
4858   if (!isa<ConstantSDNode>(N))
4859     return SDValue();
4860   Val = cast<ConstantSDNode>(N)->getZExtValue();
4861
4862   if (ST->isThumb1Only()) {
4863     if (Val <= 255 || ~Val <= 255)
4864       return DAG.getConstant(Val, MVT::i32);
4865   } else {
4866     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
4867       return DAG.getConstant(Val, MVT::i32);
4868   }
4869   return SDValue();
4870 }
4871
4872 // If this is a case we can't handle, return null and let the default
4873 // expansion code take care of it.
4874 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
4875                                              const ARMSubtarget *ST) const {
4876   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
4877   SDLoc dl(Op);
4878   EVT VT = Op.getValueType();
4879
4880   APInt SplatBits, SplatUndef;
4881   unsigned SplatBitSize;
4882   bool HasAnyUndefs;
4883   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4884     if (SplatBitSize <= 64) {
4885       // Check if an immediate VMOV works.
4886       EVT VmovVT;
4887       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
4888                                       SplatUndef.getZExtValue(), SplatBitSize,
4889                                       DAG, VmovVT, VT.is128BitVector(),
4890                                       VMOVModImm);
4891       if (Val.getNode()) {
4892         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
4893         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4894       }
4895
4896       // Try an immediate VMVN.
4897       uint64_t NegatedImm = (~SplatBits).getZExtValue();
4898       Val = isNEONModifiedImm(NegatedImm,
4899                                       SplatUndef.getZExtValue(), SplatBitSize,
4900                                       DAG, VmovVT, VT.is128BitVector(),
4901                                       VMVNModImm);
4902       if (Val.getNode()) {
4903         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
4904         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4905       }
4906
4907       // Use vmov.f32 to materialize other v2f32 and v4f32 splats.
4908       if ((VT == MVT::v2f32 || VT == MVT::v4f32) && SplatBitSize == 32) {
4909         int ImmVal = ARM_AM::getFP32Imm(SplatBits);
4910         if (ImmVal != -1) {
4911           SDValue Val = DAG.getTargetConstant(ImmVal, MVT::i32);
4912           return DAG.getNode(ARMISD::VMOVFPIMM, dl, VT, Val);
4913         }
4914       }
4915     }
4916   }
4917
4918   // Scan through the operands to see if only one value is used.
4919   //
4920   // As an optimisation, even if more than one value is used it may be more
4921   // profitable to splat with one value then change some lanes.
4922   //
4923   // Heuristically we decide to do this if the vector has a "dominant" value,
4924   // defined as splatted to more than half of the lanes.
4925   unsigned NumElts = VT.getVectorNumElements();
4926   bool isOnlyLowElement = true;
4927   bool usesOnlyOneValue = true;
4928   bool hasDominantValue = false;
4929   bool isConstant = true;
4930
4931   // Map of the number of times a particular SDValue appears in the
4932   // element list.
4933   DenseMap<SDValue, unsigned> ValueCounts;
4934   SDValue Value;
4935   for (unsigned i = 0; i < NumElts; ++i) {
4936     SDValue V = Op.getOperand(i);
4937     if (V.getOpcode() == ISD::UNDEF)
4938       continue;
4939     if (i > 0)
4940       isOnlyLowElement = false;
4941     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
4942       isConstant = false;
4943
4944     ValueCounts.insert(std::make_pair(V, 0));
4945     unsigned &Count = ValueCounts[V];
4946
4947     // Is this value dominant? (takes up more than half of the lanes)
4948     if (++Count > (NumElts / 2)) {
4949       hasDominantValue = true;
4950       Value = V;
4951     }
4952   }
4953   if (ValueCounts.size() != 1)
4954     usesOnlyOneValue = false;
4955   if (!Value.getNode() && ValueCounts.size() > 0)
4956     Value = ValueCounts.begin()->first;
4957
4958   if (ValueCounts.size() == 0)
4959     return DAG.getUNDEF(VT);
4960
4961   // Loads are better lowered with insert_vector_elt/ARMISD::BUILD_VECTOR.
4962   // Keep going if we are hitting this case.
4963   if (isOnlyLowElement && !ISD::isNormalLoad(Value.getNode()))
4964     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
4965
4966   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4967
4968   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
4969   // i32 and try again.
4970   if (hasDominantValue && EltSize <= 32) {
4971     if (!isConstant) {
4972       SDValue N;
4973
4974       // If we are VDUPing a value that comes directly from a vector, that will
4975       // cause an unnecessary move to and from a GPR, where instead we could
4976       // just use VDUPLANE. We can only do this if the lane being extracted
4977       // is at a constant index, as the VDUP from lane instructions only have
4978       // constant-index forms.
4979       if (Value->getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
4980           isa<ConstantSDNode>(Value->getOperand(1))) {
4981         // We need to create a new undef vector to use for the VDUPLANE if the
4982         // size of the vector from which we get the value is different than the
4983         // size of the vector that we need to create. We will insert the element
4984         // such that the register coalescer will remove unnecessary copies.
4985         if (VT != Value->getOperand(0).getValueType()) {
4986           ConstantSDNode *constIndex;
4987           constIndex = dyn_cast<ConstantSDNode>(Value->getOperand(1));
4988           assert(constIndex && "The index is not a constant!");
4989           unsigned index = constIndex->getAPIntValue().getLimitedValue() %
4990                              VT.getVectorNumElements();
4991           N =  DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4992                  DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DAG.getUNDEF(VT),
4993                         Value, DAG.getConstant(index, MVT::i32)),
4994                            DAG.getConstant(index, MVT::i32));
4995         } else
4996           N = DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4997                         Value->getOperand(0), Value->getOperand(1));
4998       } else
4999         N = DAG.getNode(ARMISD::VDUP, dl, VT, Value);
5000
5001       if (!usesOnlyOneValue) {
5002         // The dominant value was splatted as 'N', but we now have to insert
5003         // all differing elements.
5004         for (unsigned I = 0; I < NumElts; ++I) {
5005           if (Op.getOperand(I) == Value)
5006             continue;
5007           SmallVector<SDValue, 3> Ops;
5008           Ops.push_back(N);
5009           Ops.push_back(Op.getOperand(I));
5010           Ops.push_back(DAG.getConstant(I, MVT::i32));
5011           N = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Ops);
5012         }
5013       }
5014       return N;
5015     }
5016     if (VT.getVectorElementType().isFloatingPoint()) {
5017       SmallVector<SDValue, 8> Ops;
5018       for (unsigned i = 0; i < NumElts; ++i)
5019         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
5020                                   Op.getOperand(i)));
5021       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
5022       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5023       Val = LowerBUILD_VECTOR(Val, DAG, ST);
5024       if (Val.getNode())
5025         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5026     }
5027     if (usesOnlyOneValue) {
5028       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
5029       if (isConstant && Val.getNode())
5030         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
5031     }
5032   }
5033
5034   // If all elements are constants and the case above didn't get hit, fall back
5035   // to the default expansion, which will generate a load from the constant
5036   // pool.
5037   if (isConstant)
5038     return SDValue();
5039
5040   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5041   if (NumElts >= 4) {
5042     SDValue shuffle = ReconstructShuffle(Op, DAG);
5043     if (shuffle != SDValue())
5044       return shuffle;
5045   }
5046
5047   // Vectors with 32- or 64-bit elements can be built by directly assigning
5048   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
5049   // will be legalized.
5050   if (EltSize >= 32) {
5051     // Do the expansion with floating-point types, since that is what the VFP
5052     // registers are defined to use, and since i64 is not legal.
5053     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5054     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5055     SmallVector<SDValue, 8> Ops;
5056     for (unsigned i = 0; i < NumElts; ++i)
5057       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
5058     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5059     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5060   }
5061
5062   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5063   // know the default expansion would otherwise fall back on something even
5064   // worse. For a vector with one or two non-undef values, that's
5065   // scalar_to_vector for the elements followed by a shuffle (provided the
5066   // shuffle is valid for the target) and materialization element by element
5067   // on the stack followed by a load for everything else.
5068   if (!isConstant && !usesOnlyOneValue) {
5069     SDValue Vec = DAG.getUNDEF(VT);
5070     for (unsigned i = 0 ; i < NumElts; ++i) {
5071       SDValue V = Op.getOperand(i);
5072       if (V.getOpcode() == ISD::UNDEF)
5073         continue;
5074       SDValue LaneIdx = DAG.getConstant(i, MVT::i32);
5075       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5076     }
5077     return Vec;
5078   }
5079
5080   return SDValue();
5081 }
5082
5083 // Gather data to see if the operation can be modelled as a
5084 // shuffle in combination with VEXTs.
5085 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
5086                                               SelectionDAG &DAG) const {
5087   SDLoc dl(Op);
5088   EVT VT = Op.getValueType();
5089   unsigned NumElts = VT.getVectorNumElements();
5090
5091   SmallVector<SDValue, 2> SourceVecs;
5092   SmallVector<unsigned, 2> MinElts;
5093   SmallVector<unsigned, 2> MaxElts;
5094
5095   for (unsigned i = 0; i < NumElts; ++i) {
5096     SDValue V = Op.getOperand(i);
5097     if (V.getOpcode() == ISD::UNDEF)
5098       continue;
5099     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
5100       // A shuffle can only come from building a vector from various
5101       // elements of other vectors.
5102       return SDValue();
5103     } else if (V.getOperand(0).getValueType().getVectorElementType() !=
5104                VT.getVectorElementType()) {
5105       // This code doesn't know how to handle shuffles where the vector
5106       // element types do not match (this happens because type legalization
5107       // promotes the return type of EXTRACT_VECTOR_ELT).
5108       // FIXME: It might be appropriate to extend this code to handle
5109       // mismatched types.
5110       return SDValue();
5111     }
5112
5113     // Record this extraction against the appropriate vector if possible...
5114     SDValue SourceVec = V.getOperand(0);
5115     // If the element number isn't a constant, we can't effectively
5116     // analyze what's going on.
5117     if (!isa<ConstantSDNode>(V.getOperand(1)))
5118       return SDValue();
5119     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
5120     bool FoundSource = false;
5121     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
5122       if (SourceVecs[j] == SourceVec) {
5123         if (MinElts[j] > EltNo)
5124           MinElts[j] = EltNo;
5125         if (MaxElts[j] < EltNo)
5126           MaxElts[j] = EltNo;
5127         FoundSource = true;
5128         break;
5129       }
5130     }
5131
5132     // Or record a new source if not...
5133     if (!FoundSource) {
5134       SourceVecs.push_back(SourceVec);
5135       MinElts.push_back(EltNo);
5136       MaxElts.push_back(EltNo);
5137     }
5138   }
5139
5140   // Currently only do something sane when at most two source vectors
5141   // involved.
5142   if (SourceVecs.size() > 2)
5143     return SDValue();
5144
5145   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
5146   int VEXTOffsets[2] = {0, 0};
5147
5148   // This loop extracts the usage patterns of the source vectors
5149   // and prepares appropriate SDValues for a shuffle if possible.
5150   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
5151     if (SourceVecs[i].getValueType() == VT) {
5152       // No VEXT necessary
5153       ShuffleSrcs[i] = SourceVecs[i];
5154       VEXTOffsets[i] = 0;
5155       continue;
5156     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
5157       // It probably isn't worth padding out a smaller vector just to
5158       // break it down again in a shuffle.
5159       return SDValue();
5160     }
5161
5162     // Since only 64-bit and 128-bit vectors are legal on ARM and
5163     // we've eliminated the other cases...
5164     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
5165            "unexpected vector sizes in ReconstructShuffle");
5166
5167     if (MaxElts[i] - MinElts[i] >= NumElts) {
5168       // Span too large for a VEXT to cope
5169       return SDValue();
5170     }
5171
5172     if (MinElts[i] >= NumElts) {
5173       // The extraction can just take the second half
5174       VEXTOffsets[i] = NumElts;
5175       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5176                                    SourceVecs[i],
5177                                    DAG.getIntPtrConstant(NumElts));
5178     } else if (MaxElts[i] < NumElts) {
5179       // The extraction can just take the first half
5180       VEXTOffsets[i] = 0;
5181       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5182                                    SourceVecs[i],
5183                                    DAG.getIntPtrConstant(0));
5184     } else {
5185       // An actual VEXT is needed
5186       VEXTOffsets[i] = MinElts[i];
5187       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5188                                      SourceVecs[i],
5189                                      DAG.getIntPtrConstant(0));
5190       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5191                                      SourceVecs[i],
5192                                      DAG.getIntPtrConstant(NumElts));
5193       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
5194                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
5195     }
5196   }
5197
5198   SmallVector<int, 8> Mask;
5199
5200   for (unsigned i = 0; i < NumElts; ++i) {
5201     SDValue Entry = Op.getOperand(i);
5202     if (Entry.getOpcode() == ISD::UNDEF) {
5203       Mask.push_back(-1);
5204       continue;
5205     }
5206
5207     SDValue ExtractVec = Entry.getOperand(0);
5208     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
5209                                           .getOperand(1))->getSExtValue();
5210     if (ExtractVec == SourceVecs[0]) {
5211       Mask.push_back(ExtractElt - VEXTOffsets[0]);
5212     } else {
5213       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
5214     }
5215   }
5216
5217   // Final check before we try to produce nonsense...
5218   if (isShuffleMaskLegal(Mask, VT))
5219     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
5220                                 &Mask[0]);
5221
5222   return SDValue();
5223 }
5224
5225 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5226 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5227 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5228 /// are assumed to be legal.
5229 bool
5230 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5231                                       EVT VT) const {
5232   if (VT.getVectorNumElements() == 4 &&
5233       (VT.is128BitVector() || VT.is64BitVector())) {
5234     unsigned PFIndexes[4];
5235     for (unsigned i = 0; i != 4; ++i) {
5236       if (M[i] < 0)
5237         PFIndexes[i] = 8;
5238       else
5239         PFIndexes[i] = M[i];
5240     }
5241
5242     // Compute the index in the perfect shuffle table.
5243     unsigned PFTableIndex =
5244       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5245     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5246     unsigned Cost = (PFEntry >> 30);
5247
5248     if (Cost <= 4)
5249       return true;
5250   }
5251
5252   bool ReverseVEXT;
5253   unsigned Imm, WhichResult;
5254
5255   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5256   return (EltSize >= 32 ||
5257           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
5258           isVREVMask(M, VT, 64) ||
5259           isVREVMask(M, VT, 32) ||
5260           isVREVMask(M, VT, 16) ||
5261           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
5262           isVTBLMask(M, VT) ||
5263           isVTRNMask(M, VT, WhichResult) ||
5264           isVUZPMask(M, VT, WhichResult) ||
5265           isVZIPMask(M, VT, WhichResult) ||
5266           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
5267           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
5268           isVZIP_v_undef_Mask(M, VT, WhichResult) ||
5269           ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(M, VT)));
5270 }
5271
5272 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5273 /// the specified operations to build the shuffle.
5274 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5275                                       SDValue RHS, SelectionDAG &DAG,
5276                                       SDLoc dl) {
5277   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5278   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
5279   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
5280
5281   enum {
5282     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5283     OP_VREV,
5284     OP_VDUP0,
5285     OP_VDUP1,
5286     OP_VDUP2,
5287     OP_VDUP3,
5288     OP_VEXT1,
5289     OP_VEXT2,
5290     OP_VEXT3,
5291     OP_VUZPL, // VUZP, left result
5292     OP_VUZPR, // VUZP, right result
5293     OP_VZIPL, // VZIP, left result
5294     OP_VZIPR, // VZIP, right result
5295     OP_VTRNL, // VTRN, left result
5296     OP_VTRNR  // VTRN, right result
5297   };
5298
5299   if (OpNum == OP_COPY) {
5300     if (LHSID == (1*9+2)*9+3) return LHS;
5301     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
5302     return RHS;
5303   }
5304
5305   SDValue OpLHS, OpRHS;
5306   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5307   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5308   EVT VT = OpLHS.getValueType();
5309
5310   switch (OpNum) {
5311   default: llvm_unreachable("Unknown shuffle opcode!");
5312   case OP_VREV:
5313     // VREV divides the vector in half and swaps within the half.
5314     if (VT.getVectorElementType() == MVT::i32 ||
5315         VT.getVectorElementType() == MVT::f32)
5316       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
5317     // vrev <4 x i16> -> VREV32
5318     if (VT.getVectorElementType() == MVT::i16)
5319       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
5320     // vrev <4 x i8> -> VREV16
5321     assert(VT.getVectorElementType() == MVT::i8);
5322     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
5323   case OP_VDUP0:
5324   case OP_VDUP1:
5325   case OP_VDUP2:
5326   case OP_VDUP3:
5327     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5328                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
5329   case OP_VEXT1:
5330   case OP_VEXT2:
5331   case OP_VEXT3:
5332     return DAG.getNode(ARMISD::VEXT, dl, VT,
5333                        OpLHS, OpRHS,
5334                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
5335   case OP_VUZPL:
5336   case OP_VUZPR:
5337     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5338                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
5339   case OP_VZIPL:
5340   case OP_VZIPR:
5341     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5342                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
5343   case OP_VTRNL:
5344   case OP_VTRNR:
5345     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5346                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
5347   }
5348 }
5349
5350 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
5351                                        ArrayRef<int> ShuffleMask,
5352                                        SelectionDAG &DAG) {
5353   // Check to see if we can use the VTBL instruction.
5354   SDValue V1 = Op.getOperand(0);
5355   SDValue V2 = Op.getOperand(1);
5356   SDLoc DL(Op);
5357
5358   SmallVector<SDValue, 8> VTBLMask;
5359   for (ArrayRef<int>::iterator
5360          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
5361     VTBLMask.push_back(DAG.getConstant(*I, MVT::i32));
5362
5363   if (V2.getNode()->getOpcode() == ISD::UNDEF)
5364     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
5365                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5366
5367   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
5368                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5369 }
5370
5371 static SDValue LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(SDValue Op,
5372                                                       SelectionDAG &DAG) {
5373   SDLoc DL(Op);
5374   SDValue OpLHS = Op.getOperand(0);
5375   EVT VT = OpLHS.getValueType();
5376
5377   assert((VT == MVT::v8i16 || VT == MVT::v16i8) &&
5378          "Expect an v8i16/v16i8 type");
5379   OpLHS = DAG.getNode(ARMISD::VREV64, DL, VT, OpLHS);
5380   // For a v16i8 type: After the VREV, we have got <8, ...15, 8, ..., 0>. Now,
5381   // extract the first 8 bytes into the top double word and the last 8 bytes
5382   // into the bottom double word. The v8i16 case is similar.
5383   unsigned ExtractNum = (VT == MVT::v16i8) ? 8 : 4;
5384   return DAG.getNode(ARMISD::VEXT, DL, VT, OpLHS, OpLHS,
5385                      DAG.getConstant(ExtractNum, MVT::i32));
5386 }
5387
5388 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
5389   SDValue V1 = Op.getOperand(0);
5390   SDValue V2 = Op.getOperand(1);
5391   SDLoc dl(Op);
5392   EVT VT = Op.getValueType();
5393   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5394
5395   // Convert shuffles that are directly supported on NEON to target-specific
5396   // DAG nodes, instead of keeping them as shuffles and matching them again
5397   // during code selection.  This is more efficient and avoids the possibility
5398   // of inconsistencies between legalization and selection.
5399   // FIXME: floating-point vectors should be canonicalized to integer vectors
5400   // of the same time so that they get CSEd properly.
5401   ArrayRef<int> ShuffleMask = SVN->getMask();
5402
5403   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5404   if (EltSize <= 32) {
5405     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
5406       int Lane = SVN->getSplatIndex();
5407       // If this is undef splat, generate it via "just" vdup, if possible.
5408       if (Lane == -1) Lane = 0;
5409
5410       // Test if V1 is a SCALAR_TO_VECTOR.
5411       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5412         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5413       }
5414       // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
5415       // (and probably will turn into a SCALAR_TO_VECTOR once legalization
5416       // reaches it).
5417       if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
5418           !isa<ConstantSDNode>(V1.getOperand(0))) {
5419         bool IsScalarToVector = true;
5420         for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
5421           if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
5422             IsScalarToVector = false;
5423             break;
5424           }
5425         if (IsScalarToVector)
5426           return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5427       }
5428       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
5429                          DAG.getConstant(Lane, MVT::i32));
5430     }
5431
5432     bool ReverseVEXT;
5433     unsigned Imm;
5434     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
5435       if (ReverseVEXT)
5436         std::swap(V1, V2);
5437       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
5438                          DAG.getConstant(Imm, MVT::i32));
5439     }
5440
5441     if (isVREVMask(ShuffleMask, VT, 64))
5442       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
5443     if (isVREVMask(ShuffleMask, VT, 32))
5444       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
5445     if (isVREVMask(ShuffleMask, VT, 16))
5446       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
5447
5448     if (V2->getOpcode() == ISD::UNDEF &&
5449         isSingletonVEXTMask(ShuffleMask, VT, Imm)) {
5450       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V1,
5451                          DAG.getConstant(Imm, MVT::i32));
5452     }
5453
5454     // Check for Neon shuffles that modify both input vectors in place.
5455     // If both results are used, i.e., if there are two shuffles with the same
5456     // source operands and with masks corresponding to both results of one of
5457     // these operations, DAG memoization will ensure that a single node is
5458     // used for both shuffles.
5459     unsigned WhichResult;
5460     if (isVTRNMask(ShuffleMask, VT, WhichResult))
5461       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5462                          V1, V2).getValue(WhichResult);
5463     if (isVUZPMask(ShuffleMask, VT, WhichResult))
5464       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5465                          V1, V2).getValue(WhichResult);
5466     if (isVZIPMask(ShuffleMask, VT, WhichResult))
5467       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5468                          V1, V2).getValue(WhichResult);
5469
5470     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
5471       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5472                          V1, V1).getValue(WhichResult);
5473     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5474       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5475                          V1, V1).getValue(WhichResult);
5476     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5477       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5478                          V1, V1).getValue(WhichResult);
5479   }
5480
5481   // If the shuffle is not directly supported and it has 4 elements, use
5482   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5483   unsigned NumElts = VT.getVectorNumElements();
5484   if (NumElts == 4) {
5485     unsigned PFIndexes[4];
5486     for (unsigned i = 0; i != 4; ++i) {
5487       if (ShuffleMask[i] < 0)
5488         PFIndexes[i] = 8;
5489       else
5490         PFIndexes[i] = ShuffleMask[i];
5491     }
5492
5493     // Compute the index in the perfect shuffle table.
5494     unsigned PFTableIndex =
5495       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5496     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5497     unsigned Cost = (PFEntry >> 30);
5498
5499     if (Cost <= 4)
5500       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5501   }
5502
5503   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
5504   if (EltSize >= 32) {
5505     // Do the expansion with floating-point types, since that is what the VFP
5506     // registers are defined to use, and since i64 is not legal.
5507     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5508     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5509     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
5510     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
5511     SmallVector<SDValue, 8> Ops;
5512     for (unsigned i = 0; i < NumElts; ++i) {
5513       if (ShuffleMask[i] < 0)
5514         Ops.push_back(DAG.getUNDEF(EltVT));
5515       else
5516         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
5517                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
5518                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
5519                                                   MVT::i32)));
5520     }
5521     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5522     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5523   }
5524
5525   if ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(ShuffleMask, VT))
5526     return LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(Op, DAG);
5527
5528   if (VT == MVT::v8i8) {
5529     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
5530     if (NewOp.getNode())
5531       return NewOp;
5532   }
5533
5534   return SDValue();
5535 }
5536
5537 static SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5538   // INSERT_VECTOR_ELT is legal only for immediate indexes.
5539   SDValue Lane = Op.getOperand(2);
5540   if (!isa<ConstantSDNode>(Lane))
5541     return SDValue();
5542
5543   return Op;
5544 }
5545
5546 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5547   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
5548   SDValue Lane = Op.getOperand(1);
5549   if (!isa<ConstantSDNode>(Lane))
5550     return SDValue();
5551
5552   SDValue Vec = Op.getOperand(0);
5553   if (Op.getValueType() == MVT::i32 &&
5554       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
5555     SDLoc dl(Op);
5556     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
5557   }
5558
5559   return Op;
5560 }
5561
5562 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5563   // The only time a CONCAT_VECTORS operation can have legal types is when
5564   // two 64-bit vectors are concatenated to a 128-bit vector.
5565   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
5566          "unexpected CONCAT_VECTORS");
5567   SDLoc dl(Op);
5568   SDValue Val = DAG.getUNDEF(MVT::v2f64);
5569   SDValue Op0 = Op.getOperand(0);
5570   SDValue Op1 = Op.getOperand(1);
5571   if (Op0.getOpcode() != ISD::UNDEF)
5572     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5573                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
5574                       DAG.getIntPtrConstant(0));
5575   if (Op1.getOpcode() != ISD::UNDEF)
5576     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5577                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
5578                       DAG.getIntPtrConstant(1));
5579   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
5580 }
5581
5582 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
5583 /// element has been zero/sign-extended, depending on the isSigned parameter,
5584 /// from an integer type half its size.
5585 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
5586                                    bool isSigned) {
5587   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
5588   EVT VT = N->getValueType(0);
5589   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
5590     SDNode *BVN = N->getOperand(0).getNode();
5591     if (BVN->getValueType(0) != MVT::v4i32 ||
5592         BVN->getOpcode() != ISD::BUILD_VECTOR)
5593       return false;
5594     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5595     unsigned HiElt = 1 - LoElt;
5596     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
5597     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
5598     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
5599     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
5600     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
5601       return false;
5602     if (isSigned) {
5603       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
5604           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
5605         return true;
5606     } else {
5607       if (Hi0->isNullValue() && Hi1->isNullValue())
5608         return true;
5609     }
5610     return false;
5611   }
5612
5613   if (N->getOpcode() != ISD::BUILD_VECTOR)
5614     return false;
5615
5616   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
5617     SDNode *Elt = N->getOperand(i).getNode();
5618     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
5619       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5620       unsigned HalfSize = EltSize / 2;
5621       if (isSigned) {
5622         if (!isIntN(HalfSize, C->getSExtValue()))
5623           return false;
5624       } else {
5625         if (!isUIntN(HalfSize, C->getZExtValue()))
5626           return false;
5627       }
5628       continue;
5629     }
5630     return false;
5631   }
5632
5633   return true;
5634 }
5635
5636 /// isSignExtended - Check if a node is a vector value that is sign-extended
5637 /// or a constant BUILD_VECTOR with sign-extended elements.
5638 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
5639   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
5640     return true;
5641   if (isExtendedBUILD_VECTOR(N, DAG, true))
5642     return true;
5643   return false;
5644 }
5645
5646 /// isZeroExtended - Check if a node is a vector value that is zero-extended
5647 /// or a constant BUILD_VECTOR with zero-extended elements.
5648 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
5649   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
5650     return true;
5651   if (isExtendedBUILD_VECTOR(N, DAG, false))
5652     return true;
5653   return false;
5654 }
5655
5656 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
5657   if (OrigVT.getSizeInBits() >= 64)
5658     return OrigVT;
5659
5660   assert(OrigVT.isSimple() && "Expecting a simple value type");
5661
5662   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
5663   switch (OrigSimpleTy) {
5664   default: llvm_unreachable("Unexpected Vector Type");
5665   case MVT::v2i8:
5666   case MVT::v2i16:
5667      return MVT::v2i32;
5668   case MVT::v4i8:
5669     return  MVT::v4i16;
5670   }
5671 }
5672
5673 /// AddRequiredExtensionForVMULL - Add a sign/zero extension to extend the total
5674 /// value size to 64 bits. We need a 64-bit D register as an operand to VMULL.
5675 /// We insert the required extension here to get the vector to fill a D register.
5676 static SDValue AddRequiredExtensionForVMULL(SDValue N, SelectionDAG &DAG,
5677                                             const EVT &OrigTy,
5678                                             const EVT &ExtTy,
5679                                             unsigned ExtOpcode) {
5680   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
5681   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
5682   // 64-bits we need to insert a new extension so that it will be 64-bits.
5683   assert(ExtTy.is128BitVector() && "Unexpected extension size");
5684   if (OrigTy.getSizeInBits() >= 64)
5685     return N;
5686
5687   // Must extend size to at least 64 bits to be used as an operand for VMULL.
5688   EVT NewVT = getExtensionTo64Bits(OrigTy);
5689
5690   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
5691 }
5692
5693 /// SkipLoadExtensionForVMULL - return a load of the original vector size that
5694 /// does not do any sign/zero extension. If the original vector is less
5695 /// than 64 bits, an appropriate extension will be added after the load to
5696 /// reach a total size of 64 bits. We have to add the extension separately
5697 /// because ARM does not have a sign/zero extending load for vectors.
5698 static SDValue SkipLoadExtensionForVMULL(LoadSDNode *LD, SelectionDAG& DAG) {
5699   EVT ExtendedTy = getExtensionTo64Bits(LD->getMemoryVT());
5700
5701   // The load already has the right type.
5702   if (ExtendedTy == LD->getMemoryVT())
5703     return DAG.getLoad(LD->getMemoryVT(), SDLoc(LD), LD->getChain(),
5704                 LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
5705                 LD->isNonTemporal(), LD->isInvariant(),
5706                 LD->getAlignment());
5707
5708   // We need to create a zextload/sextload. We cannot just create a load
5709   // followed by a zext/zext node because LowerMUL is also run during normal
5710   // operation legalization where we can't create illegal types.
5711   return DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD), ExtendedTy,
5712                         LD->getChain(), LD->getBasePtr(), LD->getPointerInfo(),
5713                         LD->getMemoryVT(), LD->isVolatile(),
5714                         LD->isNonTemporal(), LD->getAlignment());
5715 }
5716
5717 /// SkipExtensionForVMULL - For a node that is a SIGN_EXTEND, ZERO_EXTEND,
5718 /// extending load, or BUILD_VECTOR with extended elements, return the
5719 /// unextended value. The unextended vector should be 64 bits so that it can
5720 /// be used as an operand to a VMULL instruction. If the original vector size
5721 /// before extension is less than 64 bits we add a an extension to resize
5722 /// the vector to 64 bits.
5723 static SDValue SkipExtensionForVMULL(SDNode *N, SelectionDAG &DAG) {
5724   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
5725     return AddRequiredExtensionForVMULL(N->getOperand(0), DAG,
5726                                         N->getOperand(0)->getValueType(0),
5727                                         N->getValueType(0),
5728                                         N->getOpcode());
5729
5730   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
5731     return SkipLoadExtensionForVMULL(LD, DAG);
5732
5733   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
5734   // have been legalized as a BITCAST from v4i32.
5735   if (N->getOpcode() == ISD::BITCAST) {
5736     SDNode *BVN = N->getOperand(0).getNode();
5737     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
5738            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
5739     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5740     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), MVT::v2i32,
5741                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
5742   }
5743   // Construct a new BUILD_VECTOR with elements truncated to half the size.
5744   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
5745   EVT VT = N->getValueType(0);
5746   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
5747   unsigned NumElts = VT.getVectorNumElements();
5748   MVT TruncVT = MVT::getIntegerVT(EltSize);
5749   SmallVector<SDValue, 8> Ops;
5750   for (unsigned i = 0; i != NumElts; ++i) {
5751     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
5752     const APInt &CInt = C->getAPIntValue();
5753     // Element types smaller than 32 bits are not legal, so use i32 elements.
5754     // The values are implicitly truncated so sext vs. zext doesn't matter.
5755     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
5756   }
5757   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
5758                      MVT::getVectorVT(TruncVT, NumElts), Ops);
5759 }
5760
5761 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
5762   unsigned Opcode = N->getOpcode();
5763   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5764     SDNode *N0 = N->getOperand(0).getNode();
5765     SDNode *N1 = N->getOperand(1).getNode();
5766     return N0->hasOneUse() && N1->hasOneUse() &&
5767       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
5768   }
5769   return false;
5770 }
5771
5772 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
5773   unsigned Opcode = N->getOpcode();
5774   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5775     SDNode *N0 = N->getOperand(0).getNode();
5776     SDNode *N1 = N->getOperand(1).getNode();
5777     return N0->hasOneUse() && N1->hasOneUse() &&
5778       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
5779   }
5780   return false;
5781 }
5782
5783 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
5784   // Multiplications are only custom-lowered for 128-bit vectors so that
5785   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
5786   EVT VT = Op.getValueType();
5787   assert(VT.is128BitVector() && VT.isInteger() &&
5788          "unexpected type for custom-lowering ISD::MUL");
5789   SDNode *N0 = Op.getOperand(0).getNode();
5790   SDNode *N1 = Op.getOperand(1).getNode();
5791   unsigned NewOpc = 0;
5792   bool isMLA = false;
5793   bool isN0SExt = isSignExtended(N0, DAG);
5794   bool isN1SExt = isSignExtended(N1, DAG);
5795   if (isN0SExt && isN1SExt)
5796     NewOpc = ARMISD::VMULLs;
5797   else {
5798     bool isN0ZExt = isZeroExtended(N0, DAG);
5799     bool isN1ZExt = isZeroExtended(N1, DAG);
5800     if (isN0ZExt && isN1ZExt)
5801       NewOpc = ARMISD::VMULLu;
5802     else if (isN1SExt || isN1ZExt) {
5803       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
5804       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
5805       if (isN1SExt && isAddSubSExt(N0, DAG)) {
5806         NewOpc = ARMISD::VMULLs;
5807         isMLA = true;
5808       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
5809         NewOpc = ARMISD::VMULLu;
5810         isMLA = true;
5811       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
5812         std::swap(N0, N1);
5813         NewOpc = ARMISD::VMULLu;
5814         isMLA = true;
5815       }
5816     }
5817
5818     if (!NewOpc) {
5819       if (VT == MVT::v2i64)
5820         // Fall through to expand this.  It is not legal.
5821         return SDValue();
5822       else
5823         // Other vector multiplications are legal.
5824         return Op;
5825     }
5826   }
5827
5828   // Legalize to a VMULL instruction.
5829   SDLoc DL(Op);
5830   SDValue Op0;
5831   SDValue Op1 = SkipExtensionForVMULL(N1, DAG);
5832   if (!isMLA) {
5833     Op0 = SkipExtensionForVMULL(N0, DAG);
5834     assert(Op0.getValueType().is64BitVector() &&
5835            Op1.getValueType().is64BitVector() &&
5836            "unexpected types for extended operands to VMULL");
5837     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
5838   }
5839
5840   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
5841   // isel lowering to take advantage of no-stall back to back vmul + vmla.
5842   //   vmull q0, d4, d6
5843   //   vmlal q0, d5, d6
5844   // is faster than
5845   //   vaddl q0, d4, d5
5846   //   vmovl q1, d6
5847   //   vmul  q0, q0, q1
5848   SDValue N00 = SkipExtensionForVMULL(N0->getOperand(0).getNode(), DAG);
5849   SDValue N01 = SkipExtensionForVMULL(N0->getOperand(1).getNode(), DAG);
5850   EVT Op1VT = Op1.getValueType();
5851   return DAG.getNode(N0->getOpcode(), DL, VT,
5852                      DAG.getNode(NewOpc, DL, VT,
5853                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
5854                      DAG.getNode(NewOpc, DL, VT,
5855                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
5856 }
5857
5858 static SDValue
5859 LowerSDIV_v4i8(SDValue X, SDValue Y, SDLoc dl, SelectionDAG &DAG) {
5860   // Convert to float
5861   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
5862   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
5863   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
5864   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
5865   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
5866   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
5867   // Get reciprocal estimate.
5868   // float4 recip = vrecpeq_f32(yf);
5869   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5870                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
5871   // Because char has a smaller range than uchar, we can actually get away
5872   // without any newton steps.  This requires that we use a weird bias
5873   // of 0xb000, however (again, this has been exhaustively tested).
5874   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
5875   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
5876   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
5877   Y = DAG.getConstant(0xb000, MVT::i32);
5878   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
5879   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
5880   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
5881   // Convert back to short.
5882   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
5883   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
5884   return X;
5885 }
5886
5887 static SDValue
5888 LowerSDIV_v4i16(SDValue N0, SDValue N1, SDLoc dl, SelectionDAG &DAG) {
5889   SDValue N2;
5890   // Convert to float.
5891   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
5892   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
5893   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
5894   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
5895   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
5896   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
5897
5898   // Use reciprocal estimate and one refinement step.
5899   // float4 recip = vrecpeq_f32(yf);
5900   // recip *= vrecpsq_f32(yf, recip);
5901   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5902                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
5903   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5904                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
5905                    N1, N2);
5906   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
5907   // Because short has a smaller range than ushort, we can actually get away
5908   // with only a single newton step.  This requires that we use a weird bias
5909   // of 89, however (again, this has been exhaustively tested).
5910   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
5911   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
5912   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
5913   N1 = DAG.getConstant(0x89, MVT::i32);
5914   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
5915   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
5916   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
5917   // Convert back to integer and return.
5918   // return vmovn_s32(vcvt_s32_f32(result));
5919   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
5920   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
5921   return N0;
5922 }
5923
5924 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
5925   EVT VT = Op.getValueType();
5926   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
5927          "unexpected type for custom-lowering ISD::SDIV");
5928
5929   SDLoc dl(Op);
5930   SDValue N0 = Op.getOperand(0);
5931   SDValue N1 = Op.getOperand(1);
5932   SDValue N2, N3;
5933
5934   if (VT == MVT::v8i8) {
5935     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
5936     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
5937
5938     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5939                      DAG.getIntPtrConstant(4));
5940     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5941                      DAG.getIntPtrConstant(4));
5942     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5943                      DAG.getIntPtrConstant(0));
5944     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5945                      DAG.getIntPtrConstant(0));
5946
5947     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
5948     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
5949
5950     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
5951     N0 = LowerCONCAT_VECTORS(N0, DAG);
5952
5953     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
5954     return N0;
5955   }
5956   return LowerSDIV_v4i16(N0, N1, dl, DAG);
5957 }
5958
5959 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
5960   EVT VT = Op.getValueType();
5961   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
5962          "unexpected type for custom-lowering ISD::UDIV");
5963
5964   SDLoc dl(Op);
5965   SDValue N0 = Op.getOperand(0);
5966   SDValue N1 = Op.getOperand(1);
5967   SDValue N2, N3;
5968
5969   if (VT == MVT::v8i8) {
5970     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
5971     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
5972
5973     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5974                      DAG.getIntPtrConstant(4));
5975     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5976                      DAG.getIntPtrConstant(4));
5977     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5978                      DAG.getIntPtrConstant(0));
5979     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5980                      DAG.getIntPtrConstant(0));
5981
5982     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
5983     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
5984
5985     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
5986     N0 = LowerCONCAT_VECTORS(N0, DAG);
5987
5988     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
5989                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
5990                      N0);
5991     return N0;
5992   }
5993
5994   // v4i16 sdiv ... Convert to float.
5995   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
5996   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
5997   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
5998   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
5999   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6000   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6001
6002   // Use reciprocal estimate and two refinement steps.
6003   // float4 recip = vrecpeq_f32(yf);
6004   // recip *= vrecpsq_f32(yf, recip);
6005   // recip *= vrecpsq_f32(yf, recip);
6006   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6007                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), BN1);
6008   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6009                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6010                    BN1, N2);
6011   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6012   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6013                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6014                    BN1, N2);
6015   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6016   // Simply multiplying by the reciprocal estimate can leave us a few ulps
6017   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
6018   // and that it will never cause us to return an answer too large).
6019   // float4 result = as_float4(as_int4(xf*recip) + 2);
6020   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6021   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6022   N1 = DAG.getConstant(2, MVT::i32);
6023   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6024   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6025   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6026   // Convert back to integer and return.
6027   // return vmovn_u32(vcvt_s32_f32(result));
6028   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6029   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6030   return N0;
6031 }
6032
6033 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
6034   EVT VT = Op.getNode()->getValueType(0);
6035   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
6036
6037   unsigned Opc;
6038   bool ExtraOp = false;
6039   switch (Op.getOpcode()) {
6040   default: llvm_unreachable("Invalid code");
6041   case ISD::ADDC: Opc = ARMISD::ADDC; break;
6042   case ISD::ADDE: Opc = ARMISD::ADDE; ExtraOp = true; break;
6043   case ISD::SUBC: Opc = ARMISD::SUBC; break;
6044   case ISD::SUBE: Opc = ARMISD::SUBE; ExtraOp = true; break;
6045   }
6046
6047   if (!ExtraOp)
6048     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6049                        Op.getOperand(1));
6050   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6051                      Op.getOperand(1), Op.getOperand(2));
6052 }
6053
6054 SDValue ARMTargetLowering::LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const {
6055   assert(Subtarget->isTargetDarwin());
6056
6057   // For iOS, we want to call an alternative entry point: __sincos_stret,
6058   // return values are passed via sret.
6059   SDLoc dl(Op);
6060   SDValue Arg = Op.getOperand(0);
6061   EVT ArgVT = Arg.getValueType();
6062   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
6063
6064   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
6065   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6066
6067   // Pair of floats / doubles used to pass the result.
6068   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
6069
6070   // Create stack object for sret.
6071   const uint64_t ByteSize = TLI.getDataLayout()->getTypeAllocSize(RetTy);
6072   const unsigned StackAlign = TLI.getDataLayout()->getPrefTypeAlignment(RetTy);
6073   int FrameIdx = FrameInfo->CreateStackObject(ByteSize, StackAlign, false);
6074   SDValue SRet = DAG.getFrameIndex(FrameIdx, TLI.getPointerTy());
6075
6076   ArgListTy Args;
6077   ArgListEntry Entry;
6078
6079   Entry.Node = SRet;
6080   Entry.Ty = RetTy->getPointerTo();
6081   Entry.isSExt = false;
6082   Entry.isZExt = false;
6083   Entry.isSRet = true;
6084   Args.push_back(Entry);
6085
6086   Entry.Node = Arg;
6087   Entry.Ty = ArgTy;
6088   Entry.isSExt = false;
6089   Entry.isZExt = false;
6090   Args.push_back(Entry);
6091
6092   const char *LibcallName  = (ArgVT == MVT::f64)
6093   ? "__sincos_stret" : "__sincosf_stret";
6094   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
6095
6096   TargetLowering::CallLoweringInfo CLI(DAG);
6097   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
6098     .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()), Callee,
6099                std::move(Args), 0)
6100     .setDiscardResult();
6101
6102   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
6103
6104   SDValue LoadSin = DAG.getLoad(ArgVT, dl, CallResult.second, SRet,
6105                                 MachinePointerInfo(), false, false, false, 0);
6106
6107   // Address of cos field.
6108   SDValue Add = DAG.getNode(ISD::ADD, dl, getPointerTy(), SRet,
6109                             DAG.getIntPtrConstant(ArgVT.getStoreSize()));
6110   SDValue LoadCos = DAG.getLoad(ArgVT, dl, LoadSin.getValue(1), Add,
6111                                 MachinePointerInfo(), false, false, false, 0);
6112
6113   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
6114   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys,
6115                      LoadSin.getValue(0), LoadCos.getValue(0));
6116 }
6117
6118 static SDValue LowerAtomicLoadStore(SDValue Op, SelectionDAG &DAG) {
6119   // Monotonic load/store is legal for all targets
6120   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
6121     return Op;
6122
6123   // Acquire/Release load/store is not legal for targets without a
6124   // dmb or equivalent available.
6125   return SDValue();
6126 }
6127
6128 static void ReplaceREADCYCLECOUNTER(SDNode *N,
6129                                     SmallVectorImpl<SDValue> &Results,
6130                                     SelectionDAG &DAG,
6131                                     const ARMSubtarget *Subtarget) {
6132   SDLoc DL(N);
6133   SDValue Cycles32, OutChain;
6134
6135   if (Subtarget->hasPerfMon()) {
6136     // Under Power Management extensions, the cycle-count is:
6137     //    mrc p15, #0, <Rt>, c9, c13, #0
6138     SDValue Ops[] = { N->getOperand(0), // Chain
6139                       DAG.getConstant(Intrinsic::arm_mrc, MVT::i32),
6140                       DAG.getConstant(15, MVT::i32),
6141                       DAG.getConstant(0, MVT::i32),
6142                       DAG.getConstant(9, MVT::i32),
6143                       DAG.getConstant(13, MVT::i32),
6144                       DAG.getConstant(0, MVT::i32)
6145     };
6146
6147     Cycles32 = DAG.getNode(ISD::INTRINSIC_W_CHAIN, DL,
6148                            DAG.getVTList(MVT::i32, MVT::Other), Ops);
6149     OutChain = Cycles32.getValue(1);
6150   } else {
6151     // Intrinsic is defined to return 0 on unsupported platforms. Technically
6152     // there are older ARM CPUs that have implementation-specific ways of
6153     // obtaining this information (FIXME!).
6154     Cycles32 = DAG.getConstant(0, MVT::i32);
6155     OutChain = DAG.getEntryNode();
6156   }
6157
6158
6159   SDValue Cycles64 = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64,
6160                                  Cycles32, DAG.getConstant(0, MVT::i32));
6161   Results.push_back(Cycles64);
6162   Results.push_back(OutChain);
6163 }
6164
6165 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
6166   switch (Op.getOpcode()) {
6167   default: llvm_unreachable("Don't know how to custom lower this!");
6168   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
6169   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
6170   case ISD::GlobalAddress:
6171     switch (Subtarget->getTargetTriple().getObjectFormat()) {
6172     default: llvm_unreachable("unknown object format");
6173     case Triple::COFF:
6174       return LowerGlobalAddressWindows(Op, DAG);
6175     case Triple::ELF:
6176       return LowerGlobalAddressELF(Op, DAG);
6177     case Triple::MachO:
6178       return LowerGlobalAddressDarwin(Op, DAG);
6179     }
6180   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
6181   case ISD::SELECT:        return LowerSELECT(Op, DAG);
6182   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
6183   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
6184   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
6185   case ISD::VASTART:       return LowerVASTART(Op, DAG);
6186   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
6187   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
6188   case ISD::SINT_TO_FP:
6189   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
6190   case ISD::FP_TO_SINT:
6191   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
6192   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
6193   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
6194   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
6195   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
6196   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
6197   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
6198   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
6199                                                                Subtarget);
6200   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
6201   case ISD::SHL:
6202   case ISD::SRL:
6203   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
6204   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
6205   case ISD::SRL_PARTS:
6206   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
6207   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
6208   case ISD::CTPOP:         return LowerCTPOP(Op.getNode(), DAG, Subtarget);
6209   case ISD::SETCC:         return LowerVSETCC(Op, DAG);
6210   case ISD::ConstantFP:    return LowerConstantFP(Op, DAG, Subtarget);
6211   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
6212   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
6213   case ISD::INSERT_VECTOR_ELT: return LowerINSERT_VECTOR_ELT(Op, DAG);
6214   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6215   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
6216   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
6217   case ISD::MUL:           return LowerMUL(Op, DAG);
6218   case ISD::SDIV:          return LowerSDIV(Op, DAG);
6219   case ISD::UDIV:          return LowerUDIV(Op, DAG);
6220   case ISD::ADDC:
6221   case ISD::ADDE:
6222   case ISD::SUBC:
6223   case ISD::SUBE:          return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
6224   case ISD::SADDO:
6225   case ISD::UADDO:
6226   case ISD::SSUBO:
6227   case ISD::USUBO:
6228     return LowerXALUO(Op, DAG);
6229   case ISD::ATOMIC_LOAD:
6230   case ISD::ATOMIC_STORE:  return LowerAtomicLoadStore(Op, DAG);
6231   case ISD::FSINCOS:       return LowerFSINCOS(Op, DAG);
6232   case ISD::SDIVREM:
6233   case ISD::UDIVREM:       return LowerDivRem(Op, DAG);
6234   case ISD::DYNAMIC_STACKALLOC:
6235     if (Subtarget->getTargetTriple().isWindowsItaniumEnvironment())
6236       return LowerDYNAMIC_STACKALLOC(Op, DAG);
6237     llvm_unreachable("Don't know how to custom lower this!");
6238   }
6239 }
6240
6241 /// ReplaceNodeResults - Replace the results of node with an illegal result
6242 /// type with new values built out of custom code.
6243 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
6244                                            SmallVectorImpl<SDValue>&Results,
6245                                            SelectionDAG &DAG) const {
6246   SDValue Res;
6247   switch (N->getOpcode()) {
6248   default:
6249     llvm_unreachable("Don't know how to custom expand this!");
6250   case ISD::BITCAST:
6251     Res = ExpandBITCAST(N, DAG);
6252     break;
6253   case ISD::SRL:
6254   case ISD::SRA:
6255     Res = Expand64BitShift(N, DAG, Subtarget);
6256     break;
6257   case ISD::READCYCLECOUNTER:
6258     ReplaceREADCYCLECOUNTER(N, Results, DAG, Subtarget);
6259     return;
6260   }
6261   if (Res.getNode())
6262     Results.push_back(Res);
6263 }
6264
6265 //===----------------------------------------------------------------------===//
6266 //                           ARM Scheduler Hooks
6267 //===----------------------------------------------------------------------===//
6268
6269 /// SetupEntryBlockForSjLj - Insert code into the entry block that creates and
6270 /// registers the function context.
6271 void ARMTargetLowering::
6272 SetupEntryBlockForSjLj(MachineInstr *MI, MachineBasicBlock *MBB,
6273                        MachineBasicBlock *DispatchBB, int FI) const {
6274   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6275   DebugLoc dl = MI->getDebugLoc();
6276   MachineFunction *MF = MBB->getParent();
6277   MachineRegisterInfo *MRI = &MF->getRegInfo();
6278   MachineConstantPool *MCP = MF->getConstantPool();
6279   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6280   const Function *F = MF->getFunction();
6281
6282   bool isThumb = Subtarget->isThumb();
6283   bool isThumb2 = Subtarget->isThumb2();
6284
6285   unsigned PCLabelId = AFI->createPICLabelUId();
6286   unsigned PCAdj = (isThumb || isThumb2) ? 4 : 8;
6287   ARMConstantPoolValue *CPV =
6288     ARMConstantPoolMBB::Create(F->getContext(), DispatchBB, PCLabelId, PCAdj);
6289   unsigned CPI = MCP->getConstantPoolIndex(CPV, 4);
6290
6291   const TargetRegisterClass *TRC = isThumb ?
6292     (const TargetRegisterClass*)&ARM::tGPRRegClass :
6293     (const TargetRegisterClass*)&ARM::GPRRegClass;
6294
6295   // Grab constant pool and fixed stack memory operands.
6296   MachineMemOperand *CPMMO =
6297     MF->getMachineMemOperand(MachinePointerInfo::getConstantPool(),
6298                              MachineMemOperand::MOLoad, 4, 4);
6299
6300   MachineMemOperand *FIMMOSt =
6301     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6302                              MachineMemOperand::MOStore, 4, 4);
6303
6304   // Load the address of the dispatch MBB into the jump buffer.
6305   if (isThumb2) {
6306     // Incoming value: jbuf
6307     //   ldr.n  r5, LCPI1_1
6308     //   orr    r5, r5, #1
6309     //   add    r5, pc
6310     //   str    r5, [$jbuf, #+4] ; &jbuf[1]
6311     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6312     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2LDRpci), NewVReg1)
6313                    .addConstantPoolIndex(CPI)
6314                    .addMemOperand(CPMMO));
6315     // Set the low bit because of thumb mode.
6316     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6317     AddDefaultCC(
6318       AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2ORRri), NewVReg2)
6319                      .addReg(NewVReg1, RegState::Kill)
6320                      .addImm(0x01)));
6321     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6322     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg3)
6323       .addReg(NewVReg2, RegState::Kill)
6324       .addImm(PCLabelId);
6325     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2STRi12))
6326                    .addReg(NewVReg3, RegState::Kill)
6327                    .addFrameIndex(FI)
6328                    .addImm(36)  // &jbuf[1] :: pc
6329                    .addMemOperand(FIMMOSt));
6330   } else if (isThumb) {
6331     // Incoming value: jbuf
6332     //   ldr.n  r1, LCPI1_4
6333     //   add    r1, pc
6334     //   mov    r2, #1
6335     //   orrs   r1, r2
6336     //   add    r2, $jbuf, #+4 ; &jbuf[1]
6337     //   str    r1, [r2]
6338     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6339     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tLDRpci), NewVReg1)
6340                    .addConstantPoolIndex(CPI)
6341                    .addMemOperand(CPMMO));
6342     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6343     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg2)
6344       .addReg(NewVReg1, RegState::Kill)
6345       .addImm(PCLabelId);
6346     // Set the low bit because of thumb mode.
6347     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6348     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tMOVi8), NewVReg3)
6349                    .addReg(ARM::CPSR, RegState::Define)
6350                    .addImm(1));
6351     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6352     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tORR), NewVReg4)
6353                    .addReg(ARM::CPSR, RegState::Define)
6354                    .addReg(NewVReg2, RegState::Kill)
6355                    .addReg(NewVReg3, RegState::Kill));
6356     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6357     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tADDrSPi), NewVReg5)
6358                    .addFrameIndex(FI)
6359                    .addImm(36)); // &jbuf[1] :: pc
6360     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tSTRi))
6361                    .addReg(NewVReg4, RegState::Kill)
6362                    .addReg(NewVReg5, RegState::Kill)
6363                    .addImm(0)
6364                    .addMemOperand(FIMMOSt));
6365   } else {
6366     // Incoming value: jbuf
6367     //   ldr  r1, LCPI1_1
6368     //   add  r1, pc, r1
6369     //   str  r1, [$jbuf, #+4] ; &jbuf[1]
6370     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6371     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::LDRi12),  NewVReg1)
6372                    .addConstantPoolIndex(CPI)
6373                    .addImm(0)
6374                    .addMemOperand(CPMMO));
6375     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6376     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::PICADD), NewVReg2)
6377                    .addReg(NewVReg1, RegState::Kill)
6378                    .addImm(PCLabelId));
6379     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::STRi12))
6380                    .addReg(NewVReg2, RegState::Kill)
6381                    .addFrameIndex(FI)
6382                    .addImm(36)  // &jbuf[1] :: pc
6383                    .addMemOperand(FIMMOSt));
6384   }
6385 }
6386
6387 MachineBasicBlock *ARMTargetLowering::
6388 EmitSjLjDispatchBlock(MachineInstr *MI, MachineBasicBlock *MBB) const {
6389   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6390   DebugLoc dl = MI->getDebugLoc();
6391   MachineFunction *MF = MBB->getParent();
6392   MachineRegisterInfo *MRI = &MF->getRegInfo();
6393   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6394   MachineFrameInfo *MFI = MF->getFrameInfo();
6395   int FI = MFI->getFunctionContextIndex();
6396
6397   const TargetRegisterClass *TRC = Subtarget->isThumb() ?
6398     (const TargetRegisterClass*)&ARM::tGPRRegClass :
6399     (const TargetRegisterClass*)&ARM::GPRnopcRegClass;
6400
6401   // Get a mapping of the call site numbers to all of the landing pads they're
6402   // associated with.
6403   DenseMap<unsigned, SmallVector<MachineBasicBlock*, 2> > CallSiteNumToLPad;
6404   unsigned MaxCSNum = 0;
6405   MachineModuleInfo &MMI = MF->getMMI();
6406   for (MachineFunction::iterator BB = MF->begin(), E = MF->end(); BB != E;
6407        ++BB) {
6408     if (!BB->isLandingPad()) continue;
6409
6410     // FIXME: We should assert that the EH_LABEL is the first MI in the landing
6411     // pad.
6412     for (MachineBasicBlock::iterator
6413            II = BB->begin(), IE = BB->end(); II != IE; ++II) {
6414       if (!II->isEHLabel()) continue;
6415
6416       MCSymbol *Sym = II->getOperand(0).getMCSymbol();
6417       if (!MMI.hasCallSiteLandingPad(Sym)) continue;
6418
6419       SmallVectorImpl<unsigned> &CallSiteIdxs = MMI.getCallSiteLandingPad(Sym);
6420       for (SmallVectorImpl<unsigned>::iterator
6421              CSI = CallSiteIdxs.begin(), CSE = CallSiteIdxs.end();
6422            CSI != CSE; ++CSI) {
6423         CallSiteNumToLPad[*CSI].push_back(BB);
6424         MaxCSNum = std::max(MaxCSNum, *CSI);
6425       }
6426       break;
6427     }
6428   }
6429
6430   // Get an ordered list of the machine basic blocks for the jump table.
6431   std::vector<MachineBasicBlock*> LPadList;
6432   SmallPtrSet<MachineBasicBlock*, 64> InvokeBBs;
6433   LPadList.reserve(CallSiteNumToLPad.size());
6434   for (unsigned I = 1; I <= MaxCSNum; ++I) {
6435     SmallVectorImpl<MachineBasicBlock*> &MBBList = CallSiteNumToLPad[I];
6436     for (SmallVectorImpl<MachineBasicBlock*>::iterator
6437            II = MBBList.begin(), IE = MBBList.end(); II != IE; ++II) {
6438       LPadList.push_back(*II);
6439       InvokeBBs.insert((*II)->pred_begin(), (*II)->pred_end());
6440     }
6441   }
6442
6443   assert(!LPadList.empty() &&
6444          "No landing pad destinations for the dispatch jump table!");
6445
6446   // Create the jump table and associated information.
6447   MachineJumpTableInfo *JTI =
6448     MF->getOrCreateJumpTableInfo(MachineJumpTableInfo::EK_Inline);
6449   unsigned MJTI = JTI->createJumpTableIndex(LPadList);
6450   unsigned UId = AFI->createJumpTableUId();
6451   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
6452
6453   // Create the MBBs for the dispatch code.
6454
6455   // Shove the dispatch's address into the return slot in the function context.
6456   MachineBasicBlock *DispatchBB = MF->CreateMachineBasicBlock();
6457   DispatchBB->setIsLandingPad();
6458
6459   MachineBasicBlock *TrapBB = MF->CreateMachineBasicBlock();
6460   unsigned trap_opcode;
6461   if (Subtarget->isThumb())
6462     trap_opcode = ARM::tTRAP;
6463   else
6464     trap_opcode = Subtarget->useNaClTrap() ? ARM::TRAPNaCl : ARM::TRAP;
6465
6466   BuildMI(TrapBB, dl, TII->get(trap_opcode));
6467   DispatchBB->addSuccessor(TrapBB);
6468
6469   MachineBasicBlock *DispContBB = MF->CreateMachineBasicBlock();
6470   DispatchBB->addSuccessor(DispContBB);
6471
6472   // Insert and MBBs.
6473   MF->insert(MF->end(), DispatchBB);
6474   MF->insert(MF->end(), DispContBB);
6475   MF->insert(MF->end(), TrapBB);
6476
6477   // Insert code into the entry block that creates and registers the function
6478   // context.
6479   SetupEntryBlockForSjLj(MI, MBB, DispatchBB, FI);
6480
6481   MachineMemOperand *FIMMOLd =
6482     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6483                              MachineMemOperand::MOLoad |
6484                              MachineMemOperand::MOVolatile, 4, 4);
6485
6486   MachineInstrBuilder MIB;
6487   MIB = BuildMI(DispatchBB, dl, TII->get(ARM::Int_eh_sjlj_dispatchsetup));
6488
6489   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
6490   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
6491
6492   // Add a register mask with no preserved registers.  This results in all
6493   // registers being marked as clobbered.
6494   MIB.addRegMask(RI.getNoPreservedMask());
6495
6496   unsigned NumLPads = LPadList.size();
6497   if (Subtarget->isThumb2()) {
6498     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6499     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2LDRi12), NewVReg1)
6500                    .addFrameIndex(FI)
6501                    .addImm(4)
6502                    .addMemOperand(FIMMOLd));
6503
6504     if (NumLPads < 256) {
6505       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPri))
6506                      .addReg(NewVReg1)
6507                      .addImm(LPadList.size()));
6508     } else {
6509       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6510       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVi16), VReg1)
6511                      .addImm(NumLPads & 0xFFFF));
6512
6513       unsigned VReg2 = VReg1;
6514       if ((NumLPads & 0xFFFF0000) != 0) {
6515         VReg2 = MRI->createVirtualRegister(TRC);
6516         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVTi16), VReg2)
6517                        .addReg(VReg1)
6518                        .addImm(NumLPads >> 16));
6519       }
6520
6521       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPrr))
6522                      .addReg(NewVReg1)
6523                      .addReg(VReg2));
6524     }
6525
6526     BuildMI(DispatchBB, dl, TII->get(ARM::t2Bcc))
6527       .addMBB(TrapBB)
6528       .addImm(ARMCC::HI)
6529       .addReg(ARM::CPSR);
6530
6531     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6532     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::t2LEApcrelJT),NewVReg3)
6533                    .addJumpTableIndex(MJTI)
6534                    .addImm(UId));
6535
6536     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6537     AddDefaultCC(
6538       AddDefaultPred(
6539         BuildMI(DispContBB, dl, TII->get(ARM::t2ADDrs), NewVReg4)
6540         .addReg(NewVReg3, RegState::Kill)
6541         .addReg(NewVReg1)
6542         .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6543
6544     BuildMI(DispContBB, dl, TII->get(ARM::t2BR_JT))
6545       .addReg(NewVReg4, RegState::Kill)
6546       .addReg(NewVReg1)
6547       .addJumpTableIndex(MJTI)
6548       .addImm(UId);
6549   } else if (Subtarget->isThumb()) {
6550     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6551     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRspi), NewVReg1)
6552                    .addFrameIndex(FI)
6553                    .addImm(1)
6554                    .addMemOperand(FIMMOLd));
6555
6556     if (NumLPads < 256) {
6557       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPi8))
6558                      .addReg(NewVReg1)
6559                      .addImm(NumLPads));
6560     } else {
6561       MachineConstantPool *ConstantPool = MF->getConstantPool();
6562       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6563       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6564
6565       // MachineConstantPool wants an explicit alignment.
6566       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6567       if (Align == 0)
6568         Align = getDataLayout()->getTypeAllocSize(C->getType());
6569       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6570
6571       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6572       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRpci))
6573                      .addReg(VReg1, RegState::Define)
6574                      .addConstantPoolIndex(Idx));
6575       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPr))
6576                      .addReg(NewVReg1)
6577                      .addReg(VReg1));
6578     }
6579
6580     BuildMI(DispatchBB, dl, TII->get(ARM::tBcc))
6581       .addMBB(TrapBB)
6582       .addImm(ARMCC::HI)
6583       .addReg(ARM::CPSR);
6584
6585     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6586     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLSLri), NewVReg2)
6587                    .addReg(ARM::CPSR, RegState::Define)
6588                    .addReg(NewVReg1)
6589                    .addImm(2));
6590
6591     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6592     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLEApcrelJT), NewVReg3)
6593                    .addJumpTableIndex(MJTI)
6594                    .addImm(UId));
6595
6596     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6597     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg4)
6598                    .addReg(ARM::CPSR, RegState::Define)
6599                    .addReg(NewVReg2, RegState::Kill)
6600                    .addReg(NewVReg3));
6601
6602     MachineMemOperand *JTMMOLd =
6603       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6604                                MachineMemOperand::MOLoad, 4, 4);
6605
6606     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6607     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLDRi), NewVReg5)
6608                    .addReg(NewVReg4, RegState::Kill)
6609                    .addImm(0)
6610                    .addMemOperand(JTMMOLd));
6611
6612     unsigned NewVReg6 = NewVReg5;
6613     if (RelocM == Reloc::PIC_) {
6614       NewVReg6 = MRI->createVirtualRegister(TRC);
6615       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg6)
6616                      .addReg(ARM::CPSR, RegState::Define)
6617                      .addReg(NewVReg5, RegState::Kill)
6618                      .addReg(NewVReg3));
6619     }
6620
6621     BuildMI(DispContBB, dl, TII->get(ARM::tBR_JTr))
6622       .addReg(NewVReg6, RegState::Kill)
6623       .addJumpTableIndex(MJTI)
6624       .addImm(UId);
6625   } else {
6626     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6627     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRi12), NewVReg1)
6628                    .addFrameIndex(FI)
6629                    .addImm(4)
6630                    .addMemOperand(FIMMOLd));
6631
6632     if (NumLPads < 256) {
6633       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPri))
6634                      .addReg(NewVReg1)
6635                      .addImm(NumLPads));
6636     } else if (Subtarget->hasV6T2Ops() && isUInt<16>(NumLPads)) {
6637       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6638       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVi16), VReg1)
6639                      .addImm(NumLPads & 0xFFFF));
6640
6641       unsigned VReg2 = VReg1;
6642       if ((NumLPads & 0xFFFF0000) != 0) {
6643         VReg2 = MRI->createVirtualRegister(TRC);
6644         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVTi16), VReg2)
6645                        .addReg(VReg1)
6646                        .addImm(NumLPads >> 16));
6647       }
6648
6649       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6650                      .addReg(NewVReg1)
6651                      .addReg(VReg2));
6652     } else {
6653       MachineConstantPool *ConstantPool = MF->getConstantPool();
6654       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6655       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6656
6657       // MachineConstantPool wants an explicit alignment.
6658       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6659       if (Align == 0)
6660         Align = getDataLayout()->getTypeAllocSize(C->getType());
6661       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6662
6663       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6664       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRcp))
6665                      .addReg(VReg1, RegState::Define)
6666                      .addConstantPoolIndex(Idx)
6667                      .addImm(0));
6668       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6669                      .addReg(NewVReg1)
6670                      .addReg(VReg1, RegState::Kill));
6671     }
6672
6673     BuildMI(DispatchBB, dl, TII->get(ARM::Bcc))
6674       .addMBB(TrapBB)
6675       .addImm(ARMCC::HI)
6676       .addReg(ARM::CPSR);
6677
6678     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6679     AddDefaultCC(
6680       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::MOVsi), NewVReg3)
6681                      .addReg(NewVReg1)
6682                      .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6683     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6684     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::LEApcrelJT), NewVReg4)
6685                    .addJumpTableIndex(MJTI)
6686                    .addImm(UId));
6687
6688     MachineMemOperand *JTMMOLd =
6689       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6690                                MachineMemOperand::MOLoad, 4, 4);
6691     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6692     AddDefaultPred(
6693       BuildMI(DispContBB, dl, TII->get(ARM::LDRrs), NewVReg5)
6694       .addReg(NewVReg3, RegState::Kill)
6695       .addReg(NewVReg4)
6696       .addImm(0)
6697       .addMemOperand(JTMMOLd));
6698
6699     if (RelocM == Reloc::PIC_) {
6700       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTadd))
6701         .addReg(NewVReg5, RegState::Kill)
6702         .addReg(NewVReg4)
6703         .addJumpTableIndex(MJTI)
6704         .addImm(UId);
6705     } else {
6706       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTr))
6707         .addReg(NewVReg5, RegState::Kill)
6708         .addJumpTableIndex(MJTI)
6709         .addImm(UId);
6710     }
6711   }
6712
6713   // Add the jump table entries as successors to the MBB.
6714   SmallPtrSet<MachineBasicBlock*, 8> SeenMBBs;
6715   for (std::vector<MachineBasicBlock*>::iterator
6716          I = LPadList.begin(), E = LPadList.end(); I != E; ++I) {
6717     MachineBasicBlock *CurMBB = *I;
6718     if (SeenMBBs.insert(CurMBB))
6719       DispContBB->addSuccessor(CurMBB);
6720   }
6721
6722   // N.B. the order the invoke BBs are processed in doesn't matter here.
6723   const MCPhysReg *SavedRegs = RI.getCalleeSavedRegs(MF);
6724   SmallVector<MachineBasicBlock*, 64> MBBLPads;
6725   for (SmallPtrSet<MachineBasicBlock*, 64>::iterator
6726          I = InvokeBBs.begin(), E = InvokeBBs.end(); I != E; ++I) {
6727     MachineBasicBlock *BB = *I;
6728
6729     // Remove the landing pad successor from the invoke block and replace it
6730     // with the new dispatch block.
6731     SmallVector<MachineBasicBlock*, 4> Successors(BB->succ_begin(),
6732                                                   BB->succ_end());
6733     while (!Successors.empty()) {
6734       MachineBasicBlock *SMBB = Successors.pop_back_val();
6735       if (SMBB->isLandingPad()) {
6736         BB->removeSuccessor(SMBB);
6737         MBBLPads.push_back(SMBB);
6738       }
6739     }
6740
6741     BB->addSuccessor(DispatchBB);
6742
6743     // Find the invoke call and mark all of the callee-saved registers as
6744     // 'implicit defined' so that they're spilled. This prevents code from
6745     // moving instructions to before the EH block, where they will never be
6746     // executed.
6747     for (MachineBasicBlock::reverse_iterator
6748            II = BB->rbegin(), IE = BB->rend(); II != IE; ++II) {
6749       if (!II->isCall()) continue;
6750
6751       DenseMap<unsigned, bool> DefRegs;
6752       for (MachineInstr::mop_iterator
6753              OI = II->operands_begin(), OE = II->operands_end();
6754            OI != OE; ++OI) {
6755         if (!OI->isReg()) continue;
6756         DefRegs[OI->getReg()] = true;
6757       }
6758
6759       MachineInstrBuilder MIB(*MF, &*II);
6760
6761       for (unsigned i = 0; SavedRegs[i] != 0; ++i) {
6762         unsigned Reg = SavedRegs[i];
6763         if (Subtarget->isThumb2() &&
6764             !ARM::tGPRRegClass.contains(Reg) &&
6765             !ARM::hGPRRegClass.contains(Reg))
6766           continue;
6767         if (Subtarget->isThumb1Only() && !ARM::tGPRRegClass.contains(Reg))
6768           continue;
6769         if (!Subtarget->isThumb() && !ARM::GPRRegClass.contains(Reg))
6770           continue;
6771         if (!DefRegs[Reg])
6772           MIB.addReg(Reg, RegState::ImplicitDefine | RegState::Dead);
6773       }
6774
6775       break;
6776     }
6777   }
6778
6779   // Mark all former landing pads as non-landing pads. The dispatch is the only
6780   // landing pad now.
6781   for (SmallVectorImpl<MachineBasicBlock*>::iterator
6782          I = MBBLPads.begin(), E = MBBLPads.end(); I != E; ++I)
6783     (*I)->setIsLandingPad(false);
6784
6785   // The instruction is gone now.
6786   MI->eraseFromParent();
6787
6788   return MBB;
6789 }
6790
6791 static
6792 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
6793   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
6794        E = MBB->succ_end(); I != E; ++I)
6795     if (*I != Succ)
6796       return *I;
6797   llvm_unreachable("Expecting a BB with two successors!");
6798 }
6799
6800 /// Return the load opcode for a given load size. If load size >= 8,
6801 /// neon opcode will be returned.
6802 static unsigned getLdOpcode(unsigned LdSize, bool IsThumb1, bool IsThumb2) {
6803   if (LdSize >= 8)
6804     return LdSize == 16 ? ARM::VLD1q32wb_fixed
6805                         : LdSize == 8 ? ARM::VLD1d32wb_fixed : 0;
6806   if (IsThumb1)
6807     return LdSize == 4 ? ARM::tLDRi
6808                        : LdSize == 2 ? ARM::tLDRHi
6809                                      : LdSize == 1 ? ARM::tLDRBi : 0;
6810   if (IsThumb2)
6811     return LdSize == 4 ? ARM::t2LDR_POST
6812                        : LdSize == 2 ? ARM::t2LDRH_POST
6813                                      : LdSize == 1 ? ARM::t2LDRB_POST : 0;
6814   return LdSize == 4 ? ARM::LDR_POST_IMM
6815                      : LdSize == 2 ? ARM::LDRH_POST
6816                                    : LdSize == 1 ? ARM::LDRB_POST_IMM : 0;
6817 }
6818
6819 /// Return the store opcode for a given store size. If store size >= 8,
6820 /// neon opcode will be returned.
6821 static unsigned getStOpcode(unsigned StSize, bool IsThumb1, bool IsThumb2) {
6822   if (StSize >= 8)
6823     return StSize == 16 ? ARM::VST1q32wb_fixed
6824                         : StSize == 8 ? ARM::VST1d32wb_fixed : 0;
6825   if (IsThumb1)
6826     return StSize == 4 ? ARM::tSTRi
6827                        : StSize == 2 ? ARM::tSTRHi
6828                                      : StSize == 1 ? ARM::tSTRBi : 0;
6829   if (IsThumb2)
6830     return StSize == 4 ? ARM::t2STR_POST
6831                        : StSize == 2 ? ARM::t2STRH_POST
6832                                      : StSize == 1 ? ARM::t2STRB_POST : 0;
6833   return StSize == 4 ? ARM::STR_POST_IMM
6834                      : StSize == 2 ? ARM::STRH_POST
6835                                    : StSize == 1 ? ARM::STRB_POST_IMM : 0;
6836 }
6837
6838 /// Emit a post-increment load operation with given size. The instructions
6839 /// will be added to BB at Pos.
6840 static void emitPostLd(MachineBasicBlock *BB, MachineInstr *Pos,
6841                        const TargetInstrInfo *TII, DebugLoc dl,
6842                        unsigned LdSize, unsigned Data, unsigned AddrIn,
6843                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
6844   unsigned LdOpc = getLdOpcode(LdSize, IsThumb1, IsThumb2);
6845   assert(LdOpc != 0 && "Should have a load opcode");
6846   if (LdSize >= 8) {
6847     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6848                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6849                        .addImm(0));
6850   } else if (IsThumb1) {
6851     // load + update AddrIn
6852     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6853                        .addReg(AddrIn).addImm(0));
6854     MachineInstrBuilder MIB =
6855         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
6856     MIB = AddDefaultT1CC(MIB);
6857     MIB.addReg(AddrIn).addImm(LdSize);
6858     AddDefaultPred(MIB);
6859   } else if (IsThumb2) {
6860     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6861                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6862                        .addImm(LdSize));
6863   } else { // arm
6864     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6865                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6866                        .addReg(0).addImm(LdSize));
6867   }
6868 }
6869
6870 /// Emit a post-increment store operation with given size. The instructions
6871 /// will be added to BB at Pos.
6872 static void emitPostSt(MachineBasicBlock *BB, MachineInstr *Pos,
6873                        const TargetInstrInfo *TII, DebugLoc dl,
6874                        unsigned StSize, unsigned Data, unsigned AddrIn,
6875                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
6876   unsigned StOpc = getStOpcode(StSize, IsThumb1, IsThumb2);
6877   assert(StOpc != 0 && "Should have a store opcode");
6878   if (StSize >= 8) {
6879     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6880                        .addReg(AddrIn).addImm(0).addReg(Data));
6881   } else if (IsThumb1) {
6882     // store + update AddrIn
6883     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc)).addReg(Data)
6884                        .addReg(AddrIn).addImm(0));
6885     MachineInstrBuilder MIB =
6886         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
6887     MIB = AddDefaultT1CC(MIB);
6888     MIB.addReg(AddrIn).addImm(StSize);
6889     AddDefaultPred(MIB);
6890   } else if (IsThumb2) {
6891     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6892                        .addReg(Data).addReg(AddrIn).addImm(StSize));
6893   } else { // arm
6894     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6895                        .addReg(Data).addReg(AddrIn).addReg(0)
6896                        .addImm(StSize));
6897   }
6898 }
6899
6900 MachineBasicBlock *
6901 ARMTargetLowering::EmitStructByval(MachineInstr *MI,
6902                                    MachineBasicBlock *BB) const {
6903   // This pseudo instruction has 3 operands: dst, src, size
6904   // We expand it to a loop if size > Subtarget->getMaxInlineSizeThreshold().
6905   // Otherwise, we will generate unrolled scalar copies.
6906   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6907   const BasicBlock *LLVM_BB = BB->getBasicBlock();
6908   MachineFunction::iterator It = BB;
6909   ++It;
6910
6911   unsigned dest = MI->getOperand(0).getReg();
6912   unsigned src = MI->getOperand(1).getReg();
6913   unsigned SizeVal = MI->getOperand(2).getImm();
6914   unsigned Align = MI->getOperand(3).getImm();
6915   DebugLoc dl = MI->getDebugLoc();
6916
6917   MachineFunction *MF = BB->getParent();
6918   MachineRegisterInfo &MRI = MF->getRegInfo();
6919   unsigned UnitSize = 0;
6920   const TargetRegisterClass *TRC = nullptr;
6921   const TargetRegisterClass *VecTRC = nullptr;
6922
6923   bool IsThumb1 = Subtarget->isThumb1Only();
6924   bool IsThumb2 = Subtarget->isThumb2();
6925
6926   if (Align & 1) {
6927     UnitSize = 1;
6928   } else if (Align & 2) {
6929     UnitSize = 2;
6930   } else {
6931     // Check whether we can use NEON instructions.
6932     if (!MF->getFunction()->getAttributes().
6933           hasAttribute(AttributeSet::FunctionIndex,
6934                        Attribute::NoImplicitFloat) &&
6935         Subtarget->hasNEON()) {
6936       if ((Align % 16 == 0) && SizeVal >= 16)
6937         UnitSize = 16;
6938       else if ((Align % 8 == 0) && SizeVal >= 8)
6939         UnitSize = 8;
6940     }
6941     // Can't use NEON instructions.
6942     if (UnitSize == 0)
6943       UnitSize = 4;
6944   }
6945
6946   // Select the correct opcode and register class for unit size load/store
6947   bool IsNeon = UnitSize >= 8;
6948   TRC = (IsThumb1 || IsThumb2) ? (const TargetRegisterClass *)&ARM::tGPRRegClass
6949                                : (const TargetRegisterClass *)&ARM::GPRRegClass;
6950   if (IsNeon)
6951     VecTRC = UnitSize == 16
6952                  ? (const TargetRegisterClass *)&ARM::DPairRegClass
6953                  : UnitSize == 8
6954                        ? (const TargetRegisterClass *)&ARM::DPRRegClass
6955                        : nullptr;
6956
6957   unsigned BytesLeft = SizeVal % UnitSize;
6958   unsigned LoopSize = SizeVal - BytesLeft;
6959
6960   if (SizeVal <= Subtarget->getMaxInlineSizeThreshold()) {
6961     // Use LDR and STR to copy.
6962     // [scratch, srcOut] = LDR_POST(srcIn, UnitSize)
6963     // [destOut] = STR_POST(scratch, destIn, UnitSize)
6964     unsigned srcIn = src;
6965     unsigned destIn = dest;
6966     for (unsigned i = 0; i < LoopSize; i+=UnitSize) {
6967       unsigned srcOut = MRI.createVirtualRegister(TRC);
6968       unsigned destOut = MRI.createVirtualRegister(TRC);
6969       unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
6970       emitPostLd(BB, MI, TII, dl, UnitSize, scratch, srcIn, srcOut,
6971                  IsThumb1, IsThumb2);
6972       emitPostSt(BB, MI, TII, dl, UnitSize, scratch, destIn, destOut,
6973                  IsThumb1, IsThumb2);
6974       srcIn = srcOut;
6975       destIn = destOut;
6976     }
6977
6978     // Handle the leftover bytes with LDRB and STRB.
6979     // [scratch, srcOut] = LDRB_POST(srcIn, 1)
6980     // [destOut] = STRB_POST(scratch, destIn, 1)
6981     for (unsigned i = 0; i < BytesLeft; i++) {
6982       unsigned srcOut = MRI.createVirtualRegister(TRC);
6983       unsigned destOut = MRI.createVirtualRegister(TRC);
6984       unsigned scratch = MRI.createVirtualRegister(TRC);
6985       emitPostLd(BB, MI, TII, dl, 1, scratch, srcIn, srcOut,
6986                  IsThumb1, IsThumb2);
6987       emitPostSt(BB, MI, TII, dl, 1, scratch, destIn, destOut,
6988                  IsThumb1, IsThumb2);
6989       srcIn = srcOut;
6990       destIn = destOut;
6991     }
6992     MI->eraseFromParent();   // The instruction is gone now.
6993     return BB;
6994   }
6995
6996   // Expand the pseudo op to a loop.
6997   // thisMBB:
6998   //   ...
6999   //   movw varEnd, # --> with thumb2
7000   //   movt varEnd, #
7001   //   ldrcp varEnd, idx --> without thumb2
7002   //   fallthrough --> loopMBB
7003   // loopMBB:
7004   //   PHI varPhi, varEnd, varLoop
7005   //   PHI srcPhi, src, srcLoop
7006   //   PHI destPhi, dst, destLoop
7007   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7008   //   [destLoop] = STR_POST(scratch, destPhi, UnitSize)
7009   //   subs varLoop, varPhi, #UnitSize
7010   //   bne loopMBB
7011   //   fallthrough --> exitMBB
7012   // exitMBB:
7013   //   epilogue to handle left-over bytes
7014   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7015   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7016   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7017   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7018   MF->insert(It, loopMBB);
7019   MF->insert(It, exitMBB);
7020
7021   // Transfer the remainder of BB and its successor edges to exitMBB.
7022   exitMBB->splice(exitMBB->begin(), BB,
7023                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
7024   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
7025
7026   // Load an immediate to varEnd.
7027   unsigned varEnd = MRI.createVirtualRegister(TRC);
7028   if (IsThumb2) {
7029     unsigned Vtmp = varEnd;
7030     if ((LoopSize & 0xFFFF0000) != 0)
7031       Vtmp = MRI.createVirtualRegister(TRC);
7032     AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVi16), Vtmp)
7033                        .addImm(LoopSize & 0xFFFF));
7034
7035     if ((LoopSize & 0xFFFF0000) != 0)
7036       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVTi16), varEnd)
7037                          .addReg(Vtmp).addImm(LoopSize >> 16));
7038   } else {
7039     MachineConstantPool *ConstantPool = MF->getConstantPool();
7040     Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
7041     const Constant *C = ConstantInt::get(Int32Ty, LoopSize);
7042
7043     // MachineConstantPool wants an explicit alignment.
7044     unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
7045     if (Align == 0)
7046       Align = getDataLayout()->getTypeAllocSize(C->getType());
7047     unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
7048
7049     if (IsThumb1)
7050       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::tLDRpci)).addReg(
7051           varEnd, RegState::Define).addConstantPoolIndex(Idx));
7052     else
7053       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::LDRcp)).addReg(
7054           varEnd, RegState::Define).addConstantPoolIndex(Idx).addImm(0));
7055   }
7056   BB->addSuccessor(loopMBB);
7057
7058   // Generate the loop body:
7059   //   varPhi = PHI(varLoop, varEnd)
7060   //   srcPhi = PHI(srcLoop, src)
7061   //   destPhi = PHI(destLoop, dst)
7062   MachineBasicBlock *entryBB = BB;
7063   BB = loopMBB;
7064   unsigned varLoop = MRI.createVirtualRegister(TRC);
7065   unsigned varPhi = MRI.createVirtualRegister(TRC);
7066   unsigned srcLoop = MRI.createVirtualRegister(TRC);
7067   unsigned srcPhi = MRI.createVirtualRegister(TRC);
7068   unsigned destLoop = MRI.createVirtualRegister(TRC);
7069   unsigned destPhi = MRI.createVirtualRegister(TRC);
7070
7071   BuildMI(*BB, BB->begin(), dl, TII->get(ARM::PHI), varPhi)
7072     .addReg(varLoop).addMBB(loopMBB)
7073     .addReg(varEnd).addMBB(entryBB);
7074   BuildMI(BB, dl, TII->get(ARM::PHI), srcPhi)
7075     .addReg(srcLoop).addMBB(loopMBB)
7076     .addReg(src).addMBB(entryBB);
7077   BuildMI(BB, dl, TII->get(ARM::PHI), destPhi)
7078     .addReg(destLoop).addMBB(loopMBB)
7079     .addReg(dest).addMBB(entryBB);
7080
7081   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7082   //   [destLoop] = STR_POST(scratch, destPhi, UnitSiz)
7083   unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7084   emitPostLd(BB, BB->end(), TII, dl, UnitSize, scratch, srcPhi, srcLoop,
7085              IsThumb1, IsThumb2);
7086   emitPostSt(BB, BB->end(), TII, dl, UnitSize, scratch, destPhi, destLoop,
7087              IsThumb1, IsThumb2);
7088
7089   // Decrement loop variable by UnitSize.
7090   if (IsThumb1) {
7091     MachineInstrBuilder MIB =
7092         BuildMI(*BB, BB->end(), dl, TII->get(ARM::tSUBi8), varLoop);
7093     MIB = AddDefaultT1CC(MIB);
7094     MIB.addReg(varPhi).addImm(UnitSize);
7095     AddDefaultPred(MIB);
7096   } else {
7097     MachineInstrBuilder MIB =
7098         BuildMI(*BB, BB->end(), dl,
7099                 TII->get(IsThumb2 ? ARM::t2SUBri : ARM::SUBri), varLoop);
7100     AddDefaultCC(AddDefaultPred(MIB.addReg(varPhi).addImm(UnitSize)));
7101     MIB->getOperand(5).setReg(ARM::CPSR);
7102     MIB->getOperand(5).setIsDef(true);
7103   }
7104   BuildMI(*BB, BB->end(), dl,
7105           TII->get(IsThumb1 ? ARM::tBcc : IsThumb2 ? ARM::t2Bcc : ARM::Bcc))
7106       .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
7107
7108   // loopMBB can loop back to loopMBB or fall through to exitMBB.
7109   BB->addSuccessor(loopMBB);
7110   BB->addSuccessor(exitMBB);
7111
7112   // Add epilogue to handle BytesLeft.
7113   BB = exitMBB;
7114   MachineInstr *StartOfExit = exitMBB->begin();
7115
7116   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7117   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7118   unsigned srcIn = srcLoop;
7119   unsigned destIn = destLoop;
7120   for (unsigned i = 0; i < BytesLeft; i++) {
7121     unsigned srcOut = MRI.createVirtualRegister(TRC);
7122     unsigned destOut = MRI.createVirtualRegister(TRC);
7123     unsigned scratch = MRI.createVirtualRegister(TRC);
7124     emitPostLd(BB, StartOfExit, TII, dl, 1, scratch, srcIn, srcOut,
7125                IsThumb1, IsThumb2);
7126     emitPostSt(BB, StartOfExit, TII, dl, 1, scratch, destIn, destOut,
7127                IsThumb1, IsThumb2);
7128     srcIn = srcOut;
7129     destIn = destOut;
7130   }
7131
7132   MI->eraseFromParent();   // The instruction is gone now.
7133   return BB;
7134 }
7135
7136 MachineBasicBlock *
7137 ARMTargetLowering::EmitLowered__chkstk(MachineInstr *MI,
7138                                        MachineBasicBlock *MBB) const {
7139   const TargetMachine &TM = getTargetMachine();
7140   const TargetInstrInfo &TII = *TM.getInstrInfo();
7141   DebugLoc DL = MI->getDebugLoc();
7142
7143   assert(Subtarget->isTargetWindows() &&
7144          "__chkstk is only supported on Windows");
7145   assert(Subtarget->isThumb2() && "Windows on ARM requires Thumb-2 mode");
7146
7147   // __chkstk takes the number of words to allocate on the stack in R4, and
7148   // returns the stack adjustment in number of bytes in R4.  This will not
7149   // clober any other registers (other than the obvious lr).
7150   //
7151   // Although, technically, IP should be considered a register which may be
7152   // clobbered, the call itself will not touch it.  Windows on ARM is a pure
7153   // thumb-2 environment, so there is no interworking required.  As a result, we
7154   // do not expect a veneer to be emitted by the linker, clobbering IP.
7155   //
7156   // Each module receives its own copy of __chkstk, so no import thunk is
7157   // required, again, ensuring that IP is not clobbered.
7158   //
7159   // Finally, although some linkers may theoretically provide a trampoline for
7160   // out of range calls (which is quite common due to a 32M range limitation of
7161   // branches for Thumb), we can generate the long-call version via
7162   // -mcmodel=large, alleviating the need for the trampoline which may clobber
7163   // IP.
7164
7165   switch (TM.getCodeModel()) {
7166   case CodeModel::Small:
7167   case CodeModel::Medium:
7168   case CodeModel::Default:
7169   case CodeModel::Kernel:
7170     BuildMI(*MBB, MI, DL, TII.get(ARM::tBL))
7171       .addImm((unsigned)ARMCC::AL).addReg(0)
7172       .addExternalSymbol("__chkstk")
7173       .addReg(ARM::R4, RegState::Implicit | RegState::Kill)
7174       .addReg(ARM::R4, RegState::Implicit | RegState::Define)
7175       .addReg(ARM::R12, RegState::Implicit | RegState::Define | RegState::Dead);
7176     break;
7177   case CodeModel::Large:
7178   case CodeModel::JITDefault: {
7179     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
7180     unsigned Reg = MRI.createVirtualRegister(&ARM::rGPRRegClass);
7181
7182     BuildMI(*MBB, MI, DL, TII.get(ARM::t2MOVi32imm), Reg)
7183       .addExternalSymbol("__chkstk");
7184     BuildMI(*MBB, MI, DL, TII.get(ARM::tBLXr))
7185       .addImm((unsigned)ARMCC::AL).addReg(0)
7186       .addReg(Reg, RegState::Kill)
7187       .addReg(ARM::R4, RegState::Implicit | RegState::Kill)
7188       .addReg(ARM::R4, RegState::Implicit | RegState::Define)
7189       .addReg(ARM::R12, RegState::Implicit | RegState::Define | RegState::Dead);
7190     break;
7191   }
7192   }
7193
7194   AddDefaultCC(AddDefaultPred(BuildMI(*MBB, MI, DL, TII.get(ARM::t2SUBrr),
7195                                       ARM::SP)
7196                               .addReg(ARM::SP, RegState::Define)
7197                               .addReg(ARM::R4, RegState::Kill)));
7198
7199   MI->eraseFromParent();
7200   return MBB;
7201 }
7202
7203 MachineBasicBlock *
7204 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7205                                                MachineBasicBlock *BB) const {
7206   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7207   DebugLoc dl = MI->getDebugLoc();
7208   bool isThumb2 = Subtarget->isThumb2();
7209   switch (MI->getOpcode()) {
7210   default: {
7211     MI->dump();
7212     llvm_unreachable("Unexpected instr type to insert");
7213   }
7214   // The Thumb2 pre-indexed stores have the same MI operands, they just
7215   // define them differently in the .td files from the isel patterns, so
7216   // they need pseudos.
7217   case ARM::t2STR_preidx:
7218     MI->setDesc(TII->get(ARM::t2STR_PRE));
7219     return BB;
7220   case ARM::t2STRB_preidx:
7221     MI->setDesc(TII->get(ARM::t2STRB_PRE));
7222     return BB;
7223   case ARM::t2STRH_preidx:
7224     MI->setDesc(TII->get(ARM::t2STRH_PRE));
7225     return BB;
7226
7227   case ARM::STRi_preidx:
7228   case ARM::STRBi_preidx: {
7229     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
7230       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
7231     // Decode the offset.
7232     unsigned Offset = MI->getOperand(4).getImm();
7233     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
7234     Offset = ARM_AM::getAM2Offset(Offset);
7235     if (isSub)
7236       Offset = -Offset;
7237
7238     MachineMemOperand *MMO = *MI->memoperands_begin();
7239     BuildMI(*BB, MI, dl, TII->get(NewOpc))
7240       .addOperand(MI->getOperand(0))  // Rn_wb
7241       .addOperand(MI->getOperand(1))  // Rt
7242       .addOperand(MI->getOperand(2))  // Rn
7243       .addImm(Offset)                 // offset (skip GPR==zero_reg)
7244       .addOperand(MI->getOperand(5))  // pred
7245       .addOperand(MI->getOperand(6))
7246       .addMemOperand(MMO);
7247     MI->eraseFromParent();
7248     return BB;
7249   }
7250   case ARM::STRr_preidx:
7251   case ARM::STRBr_preidx:
7252   case ARM::STRH_preidx: {
7253     unsigned NewOpc;
7254     switch (MI->getOpcode()) {
7255     default: llvm_unreachable("unexpected opcode!");
7256     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
7257     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
7258     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
7259     }
7260     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
7261     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
7262       MIB.addOperand(MI->getOperand(i));
7263     MI->eraseFromParent();
7264     return BB;
7265   }
7266
7267   case ARM::tMOVCCr_pseudo: {
7268     // To "insert" a SELECT_CC instruction, we actually have to insert the
7269     // diamond control-flow pattern.  The incoming instruction knows the
7270     // destination vreg to set, the condition code register to branch on, the
7271     // true/false values to select between, and a branch opcode to use.
7272     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7273     MachineFunction::iterator It = BB;
7274     ++It;
7275
7276     //  thisMBB:
7277     //  ...
7278     //   TrueVal = ...
7279     //   cmpTY ccX, r1, r2
7280     //   bCC copy1MBB
7281     //   fallthrough --> copy0MBB
7282     MachineBasicBlock *thisMBB  = BB;
7283     MachineFunction *F = BB->getParent();
7284     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7285     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
7286     F->insert(It, copy0MBB);
7287     F->insert(It, sinkMBB);
7288
7289     // Transfer the remainder of BB and its successor edges to sinkMBB.
7290     sinkMBB->splice(sinkMBB->begin(), BB,
7291                     std::next(MachineBasicBlock::iterator(MI)), BB->end());
7292     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
7293
7294     BB->addSuccessor(copy0MBB);
7295     BB->addSuccessor(sinkMBB);
7296
7297     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
7298       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
7299
7300     //  copy0MBB:
7301     //   %FalseValue = ...
7302     //   # fallthrough to sinkMBB
7303     BB = copy0MBB;
7304
7305     // Update machine-CFG edges
7306     BB->addSuccessor(sinkMBB);
7307
7308     //  sinkMBB:
7309     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7310     //  ...
7311     BB = sinkMBB;
7312     BuildMI(*BB, BB->begin(), dl,
7313             TII->get(ARM::PHI), MI->getOperand(0).getReg())
7314       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7315       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7316
7317     MI->eraseFromParent();   // The pseudo instruction is gone now.
7318     return BB;
7319   }
7320
7321   case ARM::BCCi64:
7322   case ARM::BCCZi64: {
7323     // If there is an unconditional branch to the other successor, remove it.
7324     BB->erase(std::next(MachineBasicBlock::iterator(MI)), BB->end());
7325
7326     // Compare both parts that make up the double comparison separately for
7327     // equality.
7328     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
7329
7330     unsigned LHS1 = MI->getOperand(1).getReg();
7331     unsigned LHS2 = MI->getOperand(2).getReg();
7332     if (RHSisZero) {
7333       AddDefaultPred(BuildMI(BB, dl,
7334                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7335                      .addReg(LHS1).addImm(0));
7336       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7337         .addReg(LHS2).addImm(0)
7338         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7339     } else {
7340       unsigned RHS1 = MI->getOperand(3).getReg();
7341       unsigned RHS2 = MI->getOperand(4).getReg();
7342       AddDefaultPred(BuildMI(BB, dl,
7343                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7344                      .addReg(LHS1).addReg(RHS1));
7345       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7346         .addReg(LHS2).addReg(RHS2)
7347         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7348     }
7349
7350     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
7351     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
7352     if (MI->getOperand(0).getImm() == ARMCC::NE)
7353       std::swap(destMBB, exitMBB);
7354
7355     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
7356       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
7357     if (isThumb2)
7358       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2B)).addMBB(exitMBB));
7359     else
7360       BuildMI(BB, dl, TII->get(ARM::B)) .addMBB(exitMBB);
7361
7362     MI->eraseFromParent();   // The pseudo instruction is gone now.
7363     return BB;
7364   }
7365
7366   case ARM::Int_eh_sjlj_setjmp:
7367   case ARM::Int_eh_sjlj_setjmp_nofp:
7368   case ARM::tInt_eh_sjlj_setjmp:
7369   case ARM::t2Int_eh_sjlj_setjmp:
7370   case ARM::t2Int_eh_sjlj_setjmp_nofp:
7371     EmitSjLjDispatchBlock(MI, BB);
7372     return BB;
7373
7374   case ARM::ABS:
7375   case ARM::t2ABS: {
7376     // To insert an ABS instruction, we have to insert the
7377     // diamond control-flow pattern.  The incoming instruction knows the
7378     // source vreg to test against 0, the destination vreg to set,
7379     // the condition code register to branch on, the
7380     // true/false values to select between, and a branch opcode to use.
7381     // It transforms
7382     //     V1 = ABS V0
7383     // into
7384     //     V2 = MOVS V0
7385     //     BCC                      (branch to SinkBB if V0 >= 0)
7386     //     RSBBB: V3 = RSBri V2, 0  (compute ABS if V2 < 0)
7387     //     SinkBB: V1 = PHI(V2, V3)
7388     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7389     MachineFunction::iterator BBI = BB;
7390     ++BBI;
7391     MachineFunction *Fn = BB->getParent();
7392     MachineBasicBlock *RSBBB = Fn->CreateMachineBasicBlock(LLVM_BB);
7393     MachineBasicBlock *SinkBB  = Fn->CreateMachineBasicBlock(LLVM_BB);
7394     Fn->insert(BBI, RSBBB);
7395     Fn->insert(BBI, SinkBB);
7396
7397     unsigned int ABSSrcReg = MI->getOperand(1).getReg();
7398     unsigned int ABSDstReg = MI->getOperand(0).getReg();
7399     bool isThumb2 = Subtarget->isThumb2();
7400     MachineRegisterInfo &MRI = Fn->getRegInfo();
7401     // In Thumb mode S must not be specified if source register is the SP or
7402     // PC and if destination register is the SP, so restrict register class
7403     unsigned NewRsbDstReg = MRI.createVirtualRegister(isThumb2 ?
7404       (const TargetRegisterClass*)&ARM::rGPRRegClass :
7405       (const TargetRegisterClass*)&ARM::GPRRegClass);
7406
7407     // Transfer the remainder of BB and its successor edges to sinkMBB.
7408     SinkBB->splice(SinkBB->begin(), BB,
7409                    std::next(MachineBasicBlock::iterator(MI)), BB->end());
7410     SinkBB->transferSuccessorsAndUpdatePHIs(BB);
7411
7412     BB->addSuccessor(RSBBB);
7413     BB->addSuccessor(SinkBB);
7414
7415     // fall through to SinkMBB
7416     RSBBB->addSuccessor(SinkBB);
7417
7418     // insert a cmp at the end of BB
7419     AddDefaultPred(BuildMI(BB, dl,
7420                            TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7421                    .addReg(ABSSrcReg).addImm(0));
7422
7423     // insert a bcc with opposite CC to ARMCC::MI at the end of BB
7424     BuildMI(BB, dl,
7425       TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc)).addMBB(SinkBB)
7426       .addImm(ARMCC::getOppositeCondition(ARMCC::MI)).addReg(ARM::CPSR);
7427
7428     // insert rsbri in RSBBB
7429     // Note: BCC and rsbri will be converted into predicated rsbmi
7430     // by if-conversion pass
7431     BuildMI(*RSBBB, RSBBB->begin(), dl,
7432       TII->get(isThumb2 ? ARM::t2RSBri : ARM::RSBri), NewRsbDstReg)
7433       .addReg(ABSSrcReg, RegState::Kill)
7434       .addImm(0).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
7435
7436     // insert PHI in SinkBB,
7437     // reuse ABSDstReg to not change uses of ABS instruction
7438     BuildMI(*SinkBB, SinkBB->begin(), dl,
7439       TII->get(ARM::PHI), ABSDstReg)
7440       .addReg(NewRsbDstReg).addMBB(RSBBB)
7441       .addReg(ABSSrcReg).addMBB(BB);
7442
7443     // remove ABS instruction
7444     MI->eraseFromParent();
7445
7446     // return last added BB
7447     return SinkBB;
7448   }
7449   case ARM::COPY_STRUCT_BYVAL_I32:
7450     ++NumLoopByVals;
7451     return EmitStructByval(MI, BB);
7452   case ARM::WIN__CHKSTK:
7453     return EmitLowered__chkstk(MI, BB);
7454   }
7455 }
7456
7457 void ARMTargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
7458                                                       SDNode *Node) const {
7459   if (!MI->hasPostISelHook()) {
7460     assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
7461            "Pseudo flag-setting opcodes must be marked with 'hasPostISelHook'");
7462     return;
7463   }
7464
7465   const MCInstrDesc *MCID = &MI->getDesc();
7466   // Adjust potentially 's' setting instructions after isel, i.e. ADC, SBC, RSB,
7467   // RSC. Coming out of isel, they have an implicit CPSR def, but the optional
7468   // operand is still set to noreg. If needed, set the optional operand's
7469   // register to CPSR, and remove the redundant implicit def.
7470   //
7471   // e.g. ADCS (..., CPSR<imp-def>) -> ADC (... opt:CPSR<def>).
7472
7473   // Rename pseudo opcodes.
7474   unsigned NewOpc = convertAddSubFlagsOpcode(MI->getOpcode());
7475   if (NewOpc) {
7476     const ARMBaseInstrInfo *TII =
7477       static_cast<const ARMBaseInstrInfo*>(getTargetMachine().getInstrInfo());
7478     MCID = &TII->get(NewOpc);
7479
7480     assert(MCID->getNumOperands() == MI->getDesc().getNumOperands() + 1 &&
7481            "converted opcode should be the same except for cc_out");
7482
7483     MI->setDesc(*MCID);
7484
7485     // Add the optional cc_out operand
7486     MI->addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
7487   }
7488   unsigned ccOutIdx = MCID->getNumOperands() - 1;
7489
7490   // Any ARM instruction that sets the 's' bit should specify an optional
7491   // "cc_out" operand in the last operand position.
7492   if (!MI->hasOptionalDef() || !MCID->OpInfo[ccOutIdx].isOptionalDef()) {
7493     assert(!NewOpc && "Optional cc_out operand required");
7494     return;
7495   }
7496   // Look for an implicit def of CPSR added by MachineInstr ctor. Remove it
7497   // since we already have an optional CPSR def.
7498   bool definesCPSR = false;
7499   bool deadCPSR = false;
7500   for (unsigned i = MCID->getNumOperands(), e = MI->getNumOperands();
7501        i != e; ++i) {
7502     const MachineOperand &MO = MI->getOperand(i);
7503     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR) {
7504       definesCPSR = true;
7505       if (MO.isDead())
7506         deadCPSR = true;
7507       MI->RemoveOperand(i);
7508       break;
7509     }
7510   }
7511   if (!definesCPSR) {
7512     assert(!NewOpc && "Optional cc_out operand required");
7513     return;
7514   }
7515   assert(deadCPSR == !Node->hasAnyUseOfValue(1) && "inconsistent dead flag");
7516   if (deadCPSR) {
7517     assert(!MI->getOperand(ccOutIdx).getReg() &&
7518            "expect uninitialized optional cc_out operand");
7519     return;
7520   }
7521
7522   // If this instruction was defined with an optional CPSR def and its dag node
7523   // had a live implicit CPSR def, then activate the optional CPSR def.
7524   MachineOperand &MO = MI->getOperand(ccOutIdx);
7525   MO.setReg(ARM::CPSR);
7526   MO.setIsDef(true);
7527 }
7528
7529 //===----------------------------------------------------------------------===//
7530 //                           ARM Optimization Hooks
7531 //===----------------------------------------------------------------------===//
7532
7533 // Helper function that checks if N is a null or all ones constant.
7534 static inline bool isZeroOrAllOnes(SDValue N, bool AllOnes) {
7535   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N);
7536   if (!C)
7537     return false;
7538   return AllOnes ? C->isAllOnesValue() : C->isNullValue();
7539 }
7540
7541 // Return true if N is conditionally 0 or all ones.
7542 // Detects these expressions where cc is an i1 value:
7543 //
7544 //   (select cc 0, y)   [AllOnes=0]
7545 //   (select cc y, 0)   [AllOnes=0]
7546 //   (zext cc)          [AllOnes=0]
7547 //   (sext cc)          [AllOnes=0/1]
7548 //   (select cc -1, y)  [AllOnes=1]
7549 //   (select cc y, -1)  [AllOnes=1]
7550 //
7551 // Invert is set when N is the null/all ones constant when CC is false.
7552 // OtherOp is set to the alternative value of N.
7553 static bool isConditionalZeroOrAllOnes(SDNode *N, bool AllOnes,
7554                                        SDValue &CC, bool &Invert,
7555                                        SDValue &OtherOp,
7556                                        SelectionDAG &DAG) {
7557   switch (N->getOpcode()) {
7558   default: return false;
7559   case ISD::SELECT: {
7560     CC = N->getOperand(0);
7561     SDValue N1 = N->getOperand(1);
7562     SDValue N2 = N->getOperand(2);
7563     if (isZeroOrAllOnes(N1, AllOnes)) {
7564       Invert = false;
7565       OtherOp = N2;
7566       return true;
7567     }
7568     if (isZeroOrAllOnes(N2, AllOnes)) {
7569       Invert = true;
7570       OtherOp = N1;
7571       return true;
7572     }
7573     return false;
7574   }
7575   case ISD::ZERO_EXTEND:
7576     // (zext cc) can never be the all ones value.
7577     if (AllOnes)
7578       return false;
7579     // Fall through.
7580   case ISD::SIGN_EXTEND: {
7581     EVT VT = N->getValueType(0);
7582     CC = N->getOperand(0);
7583     if (CC.getValueType() != MVT::i1)
7584       return false;
7585     Invert = !AllOnes;
7586     if (AllOnes)
7587       // When looking for an AllOnes constant, N is an sext, and the 'other'
7588       // value is 0.
7589       OtherOp = DAG.getConstant(0, VT);
7590     else if (N->getOpcode() == ISD::ZERO_EXTEND)
7591       // When looking for a 0 constant, N can be zext or sext.
7592       OtherOp = DAG.getConstant(1, VT);
7593     else
7594       OtherOp = DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT);
7595     return true;
7596   }
7597   }
7598 }
7599
7600 // Combine a constant select operand into its use:
7601 //
7602 //   (add (select cc, 0, c), x)  -> (select cc, x, (add, x, c))
7603 //   (sub x, (select cc, 0, c))  -> (select cc, x, (sub, x, c))
7604 //   (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))  [AllOnes=1]
7605 //   (or  (select cc, 0, c), x)  -> (select cc, x, (or, x, c))
7606 //   (xor (select cc, 0, c), x)  -> (select cc, x, (xor, x, c))
7607 //
7608 // The transform is rejected if the select doesn't have a constant operand that
7609 // is null, or all ones when AllOnes is set.
7610 //
7611 // Also recognize sext/zext from i1:
7612 //
7613 //   (add (zext cc), x) -> (select cc (add x, 1), x)
7614 //   (add (sext cc), x) -> (select cc (add x, -1), x)
7615 //
7616 // These transformations eventually create predicated instructions.
7617 //
7618 // @param N       The node to transform.
7619 // @param Slct    The N operand that is a select.
7620 // @param OtherOp The other N operand (x above).
7621 // @param DCI     Context.
7622 // @param AllOnes Require the select constant to be all ones instead of null.
7623 // @returns The new node, or SDValue() on failure.
7624 static
7625 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
7626                             TargetLowering::DAGCombinerInfo &DCI,
7627                             bool AllOnes = false) {
7628   SelectionDAG &DAG = DCI.DAG;
7629   EVT VT = N->getValueType(0);
7630   SDValue NonConstantVal;
7631   SDValue CCOp;
7632   bool SwapSelectOps;
7633   if (!isConditionalZeroOrAllOnes(Slct.getNode(), AllOnes, CCOp, SwapSelectOps,
7634                                   NonConstantVal, DAG))
7635     return SDValue();
7636
7637   // Slct is now know to be the desired identity constant when CC is true.
7638   SDValue TrueVal = OtherOp;
7639   SDValue FalseVal = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
7640                                  OtherOp, NonConstantVal);
7641   // Unless SwapSelectOps says CC should be false.
7642   if (SwapSelectOps)
7643     std::swap(TrueVal, FalseVal);
7644
7645   return DAG.getNode(ISD::SELECT, SDLoc(N), VT,
7646                      CCOp, TrueVal, FalseVal);
7647 }
7648
7649 // Attempt combineSelectAndUse on each operand of a commutative operator N.
7650 static
7651 SDValue combineSelectAndUseCommutative(SDNode *N, bool AllOnes,
7652                                        TargetLowering::DAGCombinerInfo &DCI) {
7653   SDValue N0 = N->getOperand(0);
7654   SDValue N1 = N->getOperand(1);
7655   if (N0.getNode()->hasOneUse()) {
7656     SDValue Result = combineSelectAndUse(N, N0, N1, DCI, AllOnes);
7657     if (Result.getNode())
7658       return Result;
7659   }
7660   if (N1.getNode()->hasOneUse()) {
7661     SDValue Result = combineSelectAndUse(N, N1, N0, DCI, AllOnes);
7662     if (Result.getNode())
7663       return Result;
7664   }
7665   return SDValue();
7666 }
7667
7668 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
7669 // (only after legalization).
7670 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
7671                                  TargetLowering::DAGCombinerInfo &DCI,
7672                                  const ARMSubtarget *Subtarget) {
7673
7674   // Only perform optimization if after legalize, and if NEON is available. We
7675   // also expected both operands to be BUILD_VECTORs.
7676   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
7677       || N0.getOpcode() != ISD::BUILD_VECTOR
7678       || N1.getOpcode() != ISD::BUILD_VECTOR)
7679     return SDValue();
7680
7681   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
7682   EVT VT = N->getValueType(0);
7683   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
7684     return SDValue();
7685
7686   // Check that the vector operands are of the right form.
7687   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
7688   // operands, where N is the size of the formed vector.
7689   // Each EXTRACT_VECTOR should have the same input vector and odd or even
7690   // index such that we have a pair wise add pattern.
7691
7692   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
7693   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
7694     return SDValue();
7695   SDValue Vec = N0->getOperand(0)->getOperand(0);
7696   SDNode *V = Vec.getNode();
7697   unsigned nextIndex = 0;
7698
7699   // For each operands to the ADD which are BUILD_VECTORs,
7700   // check to see if each of their operands are an EXTRACT_VECTOR with
7701   // the same vector and appropriate index.
7702   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
7703     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
7704         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7705
7706       SDValue ExtVec0 = N0->getOperand(i);
7707       SDValue ExtVec1 = N1->getOperand(i);
7708
7709       // First operand is the vector, verify its the same.
7710       if (V != ExtVec0->getOperand(0).getNode() ||
7711           V != ExtVec1->getOperand(0).getNode())
7712         return SDValue();
7713
7714       // Second is the constant, verify its correct.
7715       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
7716       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
7717
7718       // For the constant, we want to see all the even or all the odd.
7719       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
7720           || C1->getZExtValue() != nextIndex+1)
7721         return SDValue();
7722
7723       // Increment index.
7724       nextIndex+=2;
7725     } else
7726       return SDValue();
7727   }
7728
7729   // Create VPADDL node.
7730   SelectionDAG &DAG = DCI.DAG;
7731   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7732
7733   // Build operand list.
7734   SmallVector<SDValue, 8> Ops;
7735   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls,
7736                                 TLI.getPointerTy()));
7737
7738   // Input is the vector.
7739   Ops.push_back(Vec);
7740
7741   // Get widened type and narrowed type.
7742   MVT widenType;
7743   unsigned numElem = VT.getVectorNumElements();
7744
7745   EVT inputLaneType = Vec.getValueType().getVectorElementType();
7746   switch (inputLaneType.getSimpleVT().SimpleTy) {
7747     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
7748     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
7749     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
7750     default:
7751       llvm_unreachable("Invalid vector element type for padd optimization.");
7752   }
7753
7754   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), widenType, Ops);
7755   unsigned ExtOp = VT.bitsGT(tmp.getValueType()) ? ISD::ANY_EXTEND : ISD::TRUNCATE;
7756   return DAG.getNode(ExtOp, SDLoc(N), VT, tmp);
7757 }
7758
7759 static SDValue findMUL_LOHI(SDValue V) {
7760   if (V->getOpcode() == ISD::UMUL_LOHI ||
7761       V->getOpcode() == ISD::SMUL_LOHI)
7762     return V;
7763   return SDValue();
7764 }
7765
7766 static SDValue AddCombineTo64bitMLAL(SDNode *AddcNode,
7767                                      TargetLowering::DAGCombinerInfo &DCI,
7768                                      const ARMSubtarget *Subtarget) {
7769
7770   if (Subtarget->isThumb1Only()) return SDValue();
7771
7772   // Only perform the checks after legalize when the pattern is available.
7773   if (DCI.isBeforeLegalize()) return SDValue();
7774
7775   // Look for multiply add opportunities.
7776   // The pattern is a ISD::UMUL_LOHI followed by two add nodes, where
7777   // each add nodes consumes a value from ISD::UMUL_LOHI and there is
7778   // a glue link from the first add to the second add.
7779   // If we find this pattern, we can replace the U/SMUL_LOHI, ADDC, and ADDE by
7780   // a S/UMLAL instruction.
7781   //          loAdd   UMUL_LOHI
7782   //            \    / :lo    \ :hi
7783   //             \  /          \          [no multiline comment]
7784   //              ADDC         |  hiAdd
7785   //                 \ :glue  /  /
7786   //                  \      /  /
7787   //                    ADDE
7788   //
7789   assert(AddcNode->getOpcode() == ISD::ADDC && "Expect an ADDC");
7790   SDValue AddcOp0 = AddcNode->getOperand(0);
7791   SDValue AddcOp1 = AddcNode->getOperand(1);
7792
7793   // Check if the two operands are from the same mul_lohi node.
7794   if (AddcOp0.getNode() == AddcOp1.getNode())
7795     return SDValue();
7796
7797   assert(AddcNode->getNumValues() == 2 &&
7798          AddcNode->getValueType(0) == MVT::i32 &&
7799          "Expect ADDC with two result values. First: i32");
7800
7801   // Check that we have a glued ADDC node.
7802   if (AddcNode->getValueType(1) != MVT::Glue)
7803     return SDValue();
7804
7805   // Check that the ADDC adds the low result of the S/UMUL_LOHI.
7806   if (AddcOp0->getOpcode() != ISD::UMUL_LOHI &&
7807       AddcOp0->getOpcode() != ISD::SMUL_LOHI &&
7808       AddcOp1->getOpcode() != ISD::UMUL_LOHI &&
7809       AddcOp1->getOpcode() != ISD::SMUL_LOHI)
7810     return SDValue();
7811
7812   // Look for the glued ADDE.
7813   SDNode* AddeNode = AddcNode->getGluedUser();
7814   if (!AddeNode)
7815     return SDValue();
7816
7817   // Make sure it is really an ADDE.
7818   if (AddeNode->getOpcode() != ISD::ADDE)
7819     return SDValue();
7820
7821   assert(AddeNode->getNumOperands() == 3 &&
7822          AddeNode->getOperand(2).getValueType() == MVT::Glue &&
7823          "ADDE node has the wrong inputs");
7824
7825   // Check for the triangle shape.
7826   SDValue AddeOp0 = AddeNode->getOperand(0);
7827   SDValue AddeOp1 = AddeNode->getOperand(1);
7828
7829   // Make sure that the ADDE operands are not coming from the same node.
7830   if (AddeOp0.getNode() == AddeOp1.getNode())
7831     return SDValue();
7832
7833   // Find the MUL_LOHI node walking up ADDE's operands.
7834   bool IsLeftOperandMUL = false;
7835   SDValue MULOp = findMUL_LOHI(AddeOp0);
7836   if (MULOp == SDValue())
7837    MULOp = findMUL_LOHI(AddeOp1);
7838   else
7839     IsLeftOperandMUL = true;
7840   if (MULOp == SDValue())
7841      return SDValue();
7842
7843   // Figure out the right opcode.
7844   unsigned Opc = MULOp->getOpcode();
7845   unsigned FinalOpc = (Opc == ISD::SMUL_LOHI) ? ARMISD::SMLAL : ARMISD::UMLAL;
7846
7847   // Figure out the high and low input values to the MLAL node.
7848   SDValue* HiMul = &MULOp;
7849   SDValue* HiAdd = nullptr;
7850   SDValue* LoMul = nullptr;
7851   SDValue* LowAdd = nullptr;
7852
7853   if (IsLeftOperandMUL)
7854     HiAdd = &AddeOp1;
7855   else
7856     HiAdd = &AddeOp0;
7857
7858
7859   if (AddcOp0->getOpcode() == Opc) {
7860     LoMul = &AddcOp0;
7861     LowAdd = &AddcOp1;
7862   }
7863   if (AddcOp1->getOpcode() == Opc) {
7864     LoMul = &AddcOp1;
7865     LowAdd = &AddcOp0;
7866   }
7867
7868   if (!LoMul)
7869     return SDValue();
7870
7871   if (LoMul->getNode() != HiMul->getNode())
7872     return SDValue();
7873
7874   // Create the merged node.
7875   SelectionDAG &DAG = DCI.DAG;
7876
7877   // Build operand list.
7878   SmallVector<SDValue, 8> Ops;
7879   Ops.push_back(LoMul->getOperand(0));
7880   Ops.push_back(LoMul->getOperand(1));
7881   Ops.push_back(*LowAdd);
7882   Ops.push_back(*HiAdd);
7883
7884   SDValue MLALNode =  DAG.getNode(FinalOpc, SDLoc(AddcNode),
7885                                  DAG.getVTList(MVT::i32, MVT::i32), Ops);
7886
7887   // Replace the ADDs' nodes uses by the MLA node's values.
7888   SDValue HiMLALResult(MLALNode.getNode(), 1);
7889   DAG.ReplaceAllUsesOfValueWith(SDValue(AddeNode, 0), HiMLALResult);
7890
7891   SDValue LoMLALResult(MLALNode.getNode(), 0);
7892   DAG.ReplaceAllUsesOfValueWith(SDValue(AddcNode, 0), LoMLALResult);
7893
7894   // Return original node to notify the driver to stop replacing.
7895   SDValue resNode(AddcNode, 0);
7896   return resNode;
7897 }
7898
7899 /// PerformADDCCombine - Target-specific dag combine transform from
7900 /// ISD::ADDC, ISD::ADDE, and ISD::MUL_LOHI to MLAL.
7901 static SDValue PerformADDCCombine(SDNode *N,
7902                                  TargetLowering::DAGCombinerInfo &DCI,
7903                                  const ARMSubtarget *Subtarget) {
7904
7905   return AddCombineTo64bitMLAL(N, DCI, Subtarget);
7906
7907 }
7908
7909 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
7910 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
7911 /// called with the default operands, and if that fails, with commuted
7912 /// operands.
7913 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
7914                                           TargetLowering::DAGCombinerInfo &DCI,
7915                                           const ARMSubtarget *Subtarget){
7916
7917   // Attempt to create vpaddl for this add.
7918   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
7919   if (Result.getNode())
7920     return Result;
7921
7922   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
7923   if (N0.getNode()->hasOneUse()) {
7924     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
7925     if (Result.getNode()) return Result;
7926   }
7927   return SDValue();
7928 }
7929
7930 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
7931 ///
7932 static SDValue PerformADDCombine(SDNode *N,
7933                                  TargetLowering::DAGCombinerInfo &DCI,
7934                                  const ARMSubtarget *Subtarget) {
7935   SDValue N0 = N->getOperand(0);
7936   SDValue N1 = N->getOperand(1);
7937
7938   // First try with the default operand order.
7939   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
7940   if (Result.getNode())
7941     return Result;
7942
7943   // If that didn't work, try again with the operands commuted.
7944   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
7945 }
7946
7947 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
7948 ///
7949 static SDValue PerformSUBCombine(SDNode *N,
7950                                  TargetLowering::DAGCombinerInfo &DCI) {
7951   SDValue N0 = N->getOperand(0);
7952   SDValue N1 = N->getOperand(1);
7953
7954   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
7955   if (N1.getNode()->hasOneUse()) {
7956     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
7957     if (Result.getNode()) return Result;
7958   }
7959
7960   return SDValue();
7961 }
7962
7963 /// PerformVMULCombine
7964 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
7965 /// special multiplier accumulator forwarding.
7966 ///   vmul d3, d0, d2
7967 ///   vmla d3, d1, d2
7968 /// is faster than
7969 ///   vadd d3, d0, d1
7970 ///   vmul d3, d3, d2
7971 //  However, for (A + B) * (A + B),
7972 //    vadd d2, d0, d1
7973 //    vmul d3, d0, d2
7974 //    vmla d3, d1, d2
7975 //  is slower than
7976 //    vadd d2, d0, d1
7977 //    vmul d3, d2, d2
7978 static SDValue PerformVMULCombine(SDNode *N,
7979                                   TargetLowering::DAGCombinerInfo &DCI,
7980                                   const ARMSubtarget *Subtarget) {
7981   if (!Subtarget->hasVMLxForwarding())
7982     return SDValue();
7983
7984   SelectionDAG &DAG = DCI.DAG;
7985   SDValue N0 = N->getOperand(0);
7986   SDValue N1 = N->getOperand(1);
7987   unsigned Opcode = N0.getOpcode();
7988   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
7989       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
7990     Opcode = N1.getOpcode();
7991     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
7992         Opcode != ISD::FADD && Opcode != ISD::FSUB)
7993       return SDValue();
7994     std::swap(N0, N1);
7995   }
7996
7997   if (N0 == N1)
7998     return SDValue();
7999
8000   EVT VT = N->getValueType(0);
8001   SDLoc DL(N);
8002   SDValue N00 = N0->getOperand(0);
8003   SDValue N01 = N0->getOperand(1);
8004   return DAG.getNode(Opcode, DL, VT,
8005                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
8006                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
8007 }
8008
8009 static SDValue PerformMULCombine(SDNode *N,
8010                                  TargetLowering::DAGCombinerInfo &DCI,
8011                                  const ARMSubtarget *Subtarget) {
8012   SelectionDAG &DAG = DCI.DAG;
8013
8014   if (Subtarget->isThumb1Only())
8015     return SDValue();
8016
8017   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8018     return SDValue();
8019
8020   EVT VT = N->getValueType(0);
8021   if (VT.is64BitVector() || VT.is128BitVector())
8022     return PerformVMULCombine(N, DCI, Subtarget);
8023   if (VT != MVT::i32)
8024     return SDValue();
8025
8026   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8027   if (!C)
8028     return SDValue();
8029
8030   int64_t MulAmt = C->getSExtValue();
8031   unsigned ShiftAmt = countTrailingZeros<uint64_t>(MulAmt);
8032
8033   ShiftAmt = ShiftAmt & (32 - 1);
8034   SDValue V = N->getOperand(0);
8035   SDLoc DL(N);
8036
8037   SDValue Res;
8038   MulAmt >>= ShiftAmt;
8039
8040   if (MulAmt >= 0) {
8041     if (isPowerOf2_32(MulAmt - 1)) {
8042       // (mul x, 2^N + 1) => (add (shl x, N), x)
8043       Res = DAG.getNode(ISD::ADD, DL, VT,
8044                         V,
8045                         DAG.getNode(ISD::SHL, DL, VT,
8046                                     V,
8047                                     DAG.getConstant(Log2_32(MulAmt - 1),
8048                                                     MVT::i32)));
8049     } else if (isPowerOf2_32(MulAmt + 1)) {
8050       // (mul x, 2^N - 1) => (sub (shl x, N), x)
8051       Res = DAG.getNode(ISD::SUB, DL, VT,
8052                         DAG.getNode(ISD::SHL, DL, VT,
8053                                     V,
8054                                     DAG.getConstant(Log2_32(MulAmt + 1),
8055                                                     MVT::i32)),
8056                         V);
8057     } else
8058       return SDValue();
8059   } else {
8060     uint64_t MulAmtAbs = -MulAmt;
8061     if (isPowerOf2_32(MulAmtAbs + 1)) {
8062       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
8063       Res = DAG.getNode(ISD::SUB, DL, VT,
8064                         V,
8065                         DAG.getNode(ISD::SHL, DL, VT,
8066                                     V,
8067                                     DAG.getConstant(Log2_32(MulAmtAbs + 1),
8068                                                     MVT::i32)));
8069     } else if (isPowerOf2_32(MulAmtAbs - 1)) {
8070       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
8071       Res = DAG.getNode(ISD::ADD, DL, VT,
8072                         V,
8073                         DAG.getNode(ISD::SHL, DL, VT,
8074                                     V,
8075                                     DAG.getConstant(Log2_32(MulAmtAbs-1),
8076                                                     MVT::i32)));
8077       Res = DAG.getNode(ISD::SUB, DL, VT,
8078                         DAG.getConstant(0, MVT::i32),Res);
8079
8080     } else
8081       return SDValue();
8082   }
8083
8084   if (ShiftAmt != 0)
8085     Res = DAG.getNode(ISD::SHL, DL, VT,
8086                       Res, DAG.getConstant(ShiftAmt, MVT::i32));
8087
8088   // Do not add new nodes to DAG combiner worklist.
8089   DCI.CombineTo(N, Res, false);
8090   return SDValue();
8091 }
8092
8093 static SDValue PerformANDCombine(SDNode *N,
8094                                  TargetLowering::DAGCombinerInfo &DCI,
8095                                  const ARMSubtarget *Subtarget) {
8096
8097   // Attempt to use immediate-form VBIC
8098   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8099   SDLoc dl(N);
8100   EVT VT = N->getValueType(0);
8101   SelectionDAG &DAG = DCI.DAG;
8102
8103   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8104     return SDValue();
8105
8106   APInt SplatBits, SplatUndef;
8107   unsigned SplatBitSize;
8108   bool HasAnyUndefs;
8109   if (BVN &&
8110       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8111     if (SplatBitSize <= 64) {
8112       EVT VbicVT;
8113       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
8114                                       SplatUndef.getZExtValue(), SplatBitSize,
8115                                       DAG, VbicVT, VT.is128BitVector(),
8116                                       OtherModImm);
8117       if (Val.getNode()) {
8118         SDValue Input =
8119           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
8120         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
8121         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
8122       }
8123     }
8124   }
8125
8126   if (!Subtarget->isThumb1Only()) {
8127     // fold (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))
8128     SDValue Result = combineSelectAndUseCommutative(N, true, DCI);
8129     if (Result.getNode())
8130       return Result;
8131   }
8132
8133   return SDValue();
8134 }
8135
8136 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
8137 static SDValue PerformORCombine(SDNode *N,
8138                                 TargetLowering::DAGCombinerInfo &DCI,
8139                                 const ARMSubtarget *Subtarget) {
8140   // Attempt to use immediate-form VORR
8141   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8142   SDLoc dl(N);
8143   EVT VT = N->getValueType(0);
8144   SelectionDAG &DAG = DCI.DAG;
8145
8146   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8147     return SDValue();
8148
8149   APInt SplatBits, SplatUndef;
8150   unsigned SplatBitSize;
8151   bool HasAnyUndefs;
8152   if (BVN && Subtarget->hasNEON() &&
8153       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8154     if (SplatBitSize <= 64) {
8155       EVT VorrVT;
8156       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
8157                                       SplatUndef.getZExtValue(), SplatBitSize,
8158                                       DAG, VorrVT, VT.is128BitVector(),
8159                                       OtherModImm);
8160       if (Val.getNode()) {
8161         SDValue Input =
8162           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
8163         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
8164         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
8165       }
8166     }
8167   }
8168
8169   if (!Subtarget->isThumb1Only()) {
8170     // fold (or (select cc, 0, c), x) -> (select cc, x, (or, x, c))
8171     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8172     if (Result.getNode())
8173       return Result;
8174   }
8175
8176   // The code below optimizes (or (and X, Y), Z).
8177   // The AND operand needs to have a single user to make these optimizations
8178   // profitable.
8179   SDValue N0 = N->getOperand(0);
8180   if (N0.getOpcode() != ISD::AND || !N0.hasOneUse())
8181     return SDValue();
8182   SDValue N1 = N->getOperand(1);
8183
8184   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
8185   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
8186       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
8187     APInt SplatUndef;
8188     unsigned SplatBitSize;
8189     bool HasAnyUndefs;
8190
8191     APInt SplatBits0, SplatBits1;
8192     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
8193     BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
8194     // Ensure that the second operand of both ands are constants
8195     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
8196                                       HasAnyUndefs) && !HasAnyUndefs) {
8197         if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
8198                                           HasAnyUndefs) && !HasAnyUndefs) {
8199             // Ensure that the bit width of the constants are the same and that
8200             // the splat arguments are logical inverses as per the pattern we
8201             // are trying to simplify.
8202             if (SplatBits0.getBitWidth() == SplatBits1.getBitWidth() &&
8203                 SplatBits0 == ~SplatBits1) {
8204                 // Canonicalize the vector type to make instruction selection
8205                 // simpler.
8206                 EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
8207                 SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
8208                                              N0->getOperand(1),
8209                                              N0->getOperand(0),
8210                                              N1->getOperand(0));
8211                 return DAG.getNode(ISD::BITCAST, dl, VT, Result);
8212             }
8213         }
8214     }
8215   }
8216
8217   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
8218   // reasonable.
8219
8220   // BFI is only available on V6T2+
8221   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
8222     return SDValue();
8223
8224   SDLoc DL(N);
8225   // 1) or (and A, mask), val => ARMbfi A, val, mask
8226   //      iff (val & mask) == val
8227   //
8228   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8229   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
8230   //          && mask == ~mask2
8231   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
8232   //          && ~mask == mask2
8233   //  (i.e., copy a bitfield value into another bitfield of the same width)
8234
8235   if (VT != MVT::i32)
8236     return SDValue();
8237
8238   SDValue N00 = N0.getOperand(0);
8239
8240   // The value and the mask need to be constants so we can verify this is
8241   // actually a bitfield set. If the mask is 0xffff, we can do better
8242   // via a movt instruction, so don't use BFI in that case.
8243   SDValue MaskOp = N0.getOperand(1);
8244   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
8245   if (!MaskC)
8246     return SDValue();
8247   unsigned Mask = MaskC->getZExtValue();
8248   if (Mask == 0xffff)
8249     return SDValue();
8250   SDValue Res;
8251   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
8252   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
8253   if (N1C) {
8254     unsigned Val = N1C->getZExtValue();
8255     if ((Val & ~Mask) != Val)
8256       return SDValue();
8257
8258     if (ARM::isBitFieldInvertedMask(Mask)) {
8259       Val >>= countTrailingZeros(~Mask);
8260
8261       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
8262                         DAG.getConstant(Val, MVT::i32),
8263                         DAG.getConstant(Mask, MVT::i32));
8264
8265       // Do not add new nodes to DAG combiner worklist.
8266       DCI.CombineTo(N, Res, false);
8267       return SDValue();
8268     }
8269   } else if (N1.getOpcode() == ISD::AND) {
8270     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8271     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8272     if (!N11C)
8273       return SDValue();
8274     unsigned Mask2 = N11C->getZExtValue();
8275
8276     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
8277     // as is to match.
8278     if (ARM::isBitFieldInvertedMask(Mask) &&
8279         (Mask == ~Mask2)) {
8280       // The pack halfword instruction works better for masks that fit it,
8281       // so use that when it's available.
8282       if (Subtarget->hasT2ExtractPack() &&
8283           (Mask == 0xffff || Mask == 0xffff0000))
8284         return SDValue();
8285       // 2a
8286       unsigned amt = countTrailingZeros(Mask2);
8287       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
8288                         DAG.getConstant(amt, MVT::i32));
8289       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
8290                         DAG.getConstant(Mask, MVT::i32));
8291       // Do not add new nodes to DAG combiner worklist.
8292       DCI.CombineTo(N, Res, false);
8293       return SDValue();
8294     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
8295                (~Mask == Mask2)) {
8296       // The pack halfword instruction works better for masks that fit it,
8297       // so use that when it's available.
8298       if (Subtarget->hasT2ExtractPack() &&
8299           (Mask2 == 0xffff || Mask2 == 0xffff0000))
8300         return SDValue();
8301       // 2b
8302       unsigned lsb = countTrailingZeros(Mask);
8303       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
8304                         DAG.getConstant(lsb, MVT::i32));
8305       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
8306                         DAG.getConstant(Mask2, MVT::i32));
8307       // Do not add new nodes to DAG combiner worklist.
8308       DCI.CombineTo(N, Res, false);
8309       return SDValue();
8310     }
8311   }
8312
8313   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
8314       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
8315       ARM::isBitFieldInvertedMask(~Mask)) {
8316     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
8317     // where lsb(mask) == #shamt and masked bits of B are known zero.
8318     SDValue ShAmt = N00.getOperand(1);
8319     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
8320     unsigned LSB = countTrailingZeros(Mask);
8321     if (ShAmtC != LSB)
8322       return SDValue();
8323
8324     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
8325                       DAG.getConstant(~Mask, MVT::i32));
8326
8327     // Do not add new nodes to DAG combiner worklist.
8328     DCI.CombineTo(N, Res, false);
8329   }
8330
8331   return SDValue();
8332 }
8333
8334 static SDValue PerformXORCombine(SDNode *N,
8335                                  TargetLowering::DAGCombinerInfo &DCI,
8336                                  const ARMSubtarget *Subtarget) {
8337   EVT VT = N->getValueType(0);
8338   SelectionDAG &DAG = DCI.DAG;
8339
8340   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8341     return SDValue();
8342
8343   if (!Subtarget->isThumb1Only()) {
8344     // fold (xor (select cc, 0, c), x) -> (select cc, x, (xor, x, c))
8345     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8346     if (Result.getNode())
8347       return Result;
8348   }
8349
8350   return SDValue();
8351 }
8352
8353 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
8354 /// the bits being cleared by the AND are not demanded by the BFI.
8355 static SDValue PerformBFICombine(SDNode *N,
8356                                  TargetLowering::DAGCombinerInfo &DCI) {
8357   SDValue N1 = N->getOperand(1);
8358   if (N1.getOpcode() == ISD::AND) {
8359     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8360     if (!N11C)
8361       return SDValue();
8362     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
8363     unsigned LSB = countTrailingZeros(~InvMask);
8364     unsigned Width = (32 - countLeadingZeros(~InvMask)) - LSB;
8365     unsigned Mask = (1 << Width)-1;
8366     unsigned Mask2 = N11C->getZExtValue();
8367     if ((Mask & (~Mask2)) == 0)
8368       return DCI.DAG.getNode(ARMISD::BFI, SDLoc(N), N->getValueType(0),
8369                              N->getOperand(0), N1.getOperand(0),
8370                              N->getOperand(2));
8371   }
8372   return SDValue();
8373 }
8374
8375 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
8376 /// ARMISD::VMOVRRD.
8377 static SDValue PerformVMOVRRDCombine(SDNode *N,
8378                                      TargetLowering::DAGCombinerInfo &DCI) {
8379   // vmovrrd(vmovdrr x, y) -> x,y
8380   SDValue InDouble = N->getOperand(0);
8381   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
8382     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
8383
8384   // vmovrrd(load f64) -> (load i32), (load i32)
8385   SDNode *InNode = InDouble.getNode();
8386   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
8387       InNode->getValueType(0) == MVT::f64 &&
8388       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
8389       !cast<LoadSDNode>(InNode)->isVolatile()) {
8390     // TODO: Should this be done for non-FrameIndex operands?
8391     LoadSDNode *LD = cast<LoadSDNode>(InNode);
8392
8393     SelectionDAG &DAG = DCI.DAG;
8394     SDLoc DL(LD);
8395     SDValue BasePtr = LD->getBasePtr();
8396     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
8397                                  LD->getPointerInfo(), LD->isVolatile(),
8398                                  LD->isNonTemporal(), LD->isInvariant(),
8399                                  LD->getAlignment());
8400
8401     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8402                                     DAG.getConstant(4, MVT::i32));
8403     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
8404                                  LD->getPointerInfo(), LD->isVolatile(),
8405                                  LD->isNonTemporal(), LD->isInvariant(),
8406                                  std::min(4U, LD->getAlignment() / 2));
8407
8408     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
8409     if (DCI.DAG.getTargetLoweringInfo().isBigEndian())
8410       std::swap (NewLD1, NewLD2);
8411     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
8412     DCI.RemoveFromWorklist(LD);
8413     DAG.DeleteNode(LD);
8414     return Result;
8415   }
8416
8417   return SDValue();
8418 }
8419
8420 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
8421 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
8422 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
8423   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
8424   SDValue Op0 = N->getOperand(0);
8425   SDValue Op1 = N->getOperand(1);
8426   if (Op0.getOpcode() == ISD::BITCAST)
8427     Op0 = Op0.getOperand(0);
8428   if (Op1.getOpcode() == ISD::BITCAST)
8429     Op1 = Op1.getOperand(0);
8430   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
8431       Op0.getNode() == Op1.getNode() &&
8432       Op0.getResNo() == 0 && Op1.getResNo() == 1)
8433     return DAG.getNode(ISD::BITCAST, SDLoc(N),
8434                        N->getValueType(0), Op0.getOperand(0));
8435   return SDValue();
8436 }
8437
8438 /// PerformSTORECombine - Target-specific dag combine xforms for
8439 /// ISD::STORE.
8440 static SDValue PerformSTORECombine(SDNode *N,
8441                                    TargetLowering::DAGCombinerInfo &DCI) {
8442   StoreSDNode *St = cast<StoreSDNode>(N);
8443   if (St->isVolatile())
8444     return SDValue();
8445
8446   // Optimize trunc store (of multiple scalars) to shuffle and store.  First,
8447   // pack all of the elements in one place.  Next, store to memory in fewer
8448   // chunks.
8449   SDValue StVal = St->getValue();
8450   EVT VT = StVal.getValueType();
8451   if (St->isTruncatingStore() && VT.isVector()) {
8452     SelectionDAG &DAG = DCI.DAG;
8453     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8454     EVT StVT = St->getMemoryVT();
8455     unsigned NumElems = VT.getVectorNumElements();
8456     assert(StVT != VT && "Cannot truncate to the same type");
8457     unsigned FromEltSz = VT.getVectorElementType().getSizeInBits();
8458     unsigned ToEltSz = StVT.getVectorElementType().getSizeInBits();
8459
8460     // From, To sizes and ElemCount must be pow of two
8461     if (!isPowerOf2_32(NumElems * FromEltSz * ToEltSz)) return SDValue();
8462
8463     // We are going to use the original vector elt for storing.
8464     // Accumulated smaller vector elements must be a multiple of the store size.
8465     if (0 != (NumElems * FromEltSz) % ToEltSz) return SDValue();
8466
8467     unsigned SizeRatio  = FromEltSz / ToEltSz;
8468     assert(SizeRatio * NumElems * ToEltSz == VT.getSizeInBits());
8469
8470     // Create a type on which we perform the shuffle.
8471     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(), StVT.getScalarType(),
8472                                      NumElems*SizeRatio);
8473     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
8474
8475     SDLoc DL(St);
8476     SDValue WideVec = DAG.getNode(ISD::BITCAST, DL, WideVecVT, StVal);
8477     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
8478     for (unsigned i = 0; i < NumElems; ++i)
8479       ShuffleVec[i] = TLI.isBigEndian() ? (i+1) * SizeRatio - 1 : i * SizeRatio;
8480
8481     // Can't shuffle using an illegal type.
8482     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
8483
8484     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, DL, WideVec,
8485                                 DAG.getUNDEF(WideVec.getValueType()),
8486                                 ShuffleVec.data());
8487     // At this point all of the data is stored at the bottom of the
8488     // register. We now need to save it to mem.
8489
8490     // Find the largest store unit
8491     MVT StoreType = MVT::i8;
8492     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
8493          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
8494       MVT Tp = (MVT::SimpleValueType)tp;
8495       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToEltSz)
8496         StoreType = Tp;
8497     }
8498     // Didn't find a legal store type.
8499     if (!TLI.isTypeLegal(StoreType))
8500       return SDValue();
8501
8502     // Bitcast the original vector into a vector of store-size units
8503     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
8504             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
8505     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
8506     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, DL, StoreVecVT, Shuff);
8507     SmallVector<SDValue, 8> Chains;
8508     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
8509                                         TLI.getPointerTy());
8510     SDValue BasePtr = St->getBasePtr();
8511
8512     // Perform one or more big stores into memory.
8513     unsigned E = (ToEltSz*NumElems)/StoreType.getSizeInBits();
8514     for (unsigned I = 0; I < E; I++) {
8515       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
8516                                    StoreType, ShuffWide,
8517                                    DAG.getIntPtrConstant(I));
8518       SDValue Ch = DAG.getStore(St->getChain(), DL, SubVec, BasePtr,
8519                                 St->getPointerInfo(), St->isVolatile(),
8520                                 St->isNonTemporal(), St->getAlignment());
8521       BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
8522                             Increment);
8523       Chains.push_back(Ch);
8524     }
8525     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
8526   }
8527
8528   if (!ISD::isNormalStore(St))
8529     return SDValue();
8530
8531   // Split a store of a VMOVDRR into two integer stores to avoid mixing NEON and
8532   // ARM stores of arguments in the same cache line.
8533   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
8534       StVal.getNode()->hasOneUse()) {
8535     SelectionDAG  &DAG = DCI.DAG;
8536     bool isBigEndian = DAG.getTargetLoweringInfo().isBigEndian();
8537     SDLoc DL(St);
8538     SDValue BasePtr = St->getBasePtr();
8539     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
8540                                   StVal.getNode()->getOperand(isBigEndian ? 1 : 0 ),
8541                                   BasePtr, St->getPointerInfo(), St->isVolatile(),
8542                                   St->isNonTemporal(), St->getAlignment());
8543
8544     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8545                                     DAG.getConstant(4, MVT::i32));
8546     return DAG.getStore(NewST1.getValue(0), DL,
8547                         StVal.getNode()->getOperand(isBigEndian ? 0 : 1),
8548                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
8549                         St->isNonTemporal(),
8550                         std::min(4U, St->getAlignment() / 2));
8551   }
8552
8553   if (StVal.getValueType() != MVT::i64 ||
8554       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8555     return SDValue();
8556
8557   // Bitcast an i64 store extracted from a vector to f64.
8558   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8559   SelectionDAG &DAG = DCI.DAG;
8560   SDLoc dl(StVal);
8561   SDValue IntVec = StVal.getOperand(0);
8562   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8563                                  IntVec.getValueType().getVectorNumElements());
8564   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
8565   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
8566                                Vec, StVal.getOperand(1));
8567   dl = SDLoc(N);
8568   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
8569   // Make the DAGCombiner fold the bitcasts.
8570   DCI.AddToWorklist(Vec.getNode());
8571   DCI.AddToWorklist(ExtElt.getNode());
8572   DCI.AddToWorklist(V.getNode());
8573   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
8574                       St->getPointerInfo(), St->isVolatile(),
8575                       St->isNonTemporal(), St->getAlignment(),
8576                       St->getTBAAInfo());
8577 }
8578
8579 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
8580 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
8581 /// i64 vector to have f64 elements, since the value can then be loaded
8582 /// directly into a VFP register.
8583 static bool hasNormalLoadOperand(SDNode *N) {
8584   unsigned NumElts = N->getValueType(0).getVectorNumElements();
8585   for (unsigned i = 0; i < NumElts; ++i) {
8586     SDNode *Elt = N->getOperand(i).getNode();
8587     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
8588       return true;
8589   }
8590   return false;
8591 }
8592
8593 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
8594 /// ISD::BUILD_VECTOR.
8595 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
8596                                           TargetLowering::DAGCombinerInfo &DCI){
8597   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
8598   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
8599   // into a pair of GPRs, which is fine when the value is used as a scalar,
8600   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
8601   SelectionDAG &DAG = DCI.DAG;
8602   if (N->getNumOperands() == 2) {
8603     SDValue RV = PerformVMOVDRRCombine(N, DAG);
8604     if (RV.getNode())
8605       return RV;
8606   }
8607
8608   // Load i64 elements as f64 values so that type legalization does not split
8609   // them up into i32 values.
8610   EVT VT = N->getValueType(0);
8611   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
8612     return SDValue();
8613   SDLoc dl(N);
8614   SmallVector<SDValue, 8> Ops;
8615   unsigned NumElts = VT.getVectorNumElements();
8616   for (unsigned i = 0; i < NumElts; ++i) {
8617     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
8618     Ops.push_back(V);
8619     // Make the DAGCombiner fold the bitcast.
8620     DCI.AddToWorklist(V.getNode());
8621   }
8622   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
8623   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops);
8624   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8625 }
8626
8627 /// \brief Target-specific dag combine xforms for ARMISD::BUILD_VECTOR.
8628 static SDValue
8629 PerformARMBUILD_VECTORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8630   // ARMISD::BUILD_VECTOR is introduced when legalizing ISD::BUILD_VECTOR.
8631   // At that time, we may have inserted bitcasts from integer to float.
8632   // If these bitcasts have survived DAGCombine, change the lowering of this
8633   // BUILD_VECTOR in something more vector friendly, i.e., that does not
8634   // force to use floating point types.
8635
8636   // Make sure we can change the type of the vector.
8637   // This is possible iff:
8638   // 1. The vector is only used in a bitcast to a integer type. I.e.,
8639   //    1.1. Vector is used only once.
8640   //    1.2. Use is a bit convert to an integer type.
8641   // 2. The size of its operands are 32-bits (64-bits are not legal).
8642   EVT VT = N->getValueType(0);
8643   EVT EltVT = VT.getVectorElementType();
8644
8645   // Check 1.1. and 2.
8646   if (EltVT.getSizeInBits() != 32 || !N->hasOneUse())
8647     return SDValue();
8648
8649   // By construction, the input type must be float.
8650   assert(EltVT == MVT::f32 && "Unexpected type!");
8651
8652   // Check 1.2.
8653   SDNode *Use = *N->use_begin();
8654   if (Use->getOpcode() != ISD::BITCAST ||
8655       Use->getValueType(0).isFloatingPoint())
8656     return SDValue();
8657
8658   // Check profitability.
8659   // Model is, if more than half of the relevant operands are bitcast from
8660   // i32, turn the build_vector into a sequence of insert_vector_elt.
8661   // Relevant operands are everything that is not statically
8662   // (i.e., at compile time) bitcasted.
8663   unsigned NumOfBitCastedElts = 0;
8664   unsigned NumElts = VT.getVectorNumElements();
8665   unsigned NumOfRelevantElts = NumElts;
8666   for (unsigned Idx = 0; Idx < NumElts; ++Idx) {
8667     SDValue Elt = N->getOperand(Idx);
8668     if (Elt->getOpcode() == ISD::BITCAST) {
8669       // Assume only bit cast to i32 will go away.
8670       if (Elt->getOperand(0).getValueType() == MVT::i32)
8671         ++NumOfBitCastedElts;
8672     } else if (Elt.getOpcode() == ISD::UNDEF || isa<ConstantSDNode>(Elt))
8673       // Constants are statically casted, thus do not count them as
8674       // relevant operands.
8675       --NumOfRelevantElts;
8676   }
8677
8678   // Check if more than half of the elements require a non-free bitcast.
8679   if (NumOfBitCastedElts <= NumOfRelevantElts / 2)
8680     return SDValue();
8681
8682   SelectionDAG &DAG = DCI.DAG;
8683   // Create the new vector type.
8684   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
8685   // Check if the type is legal.
8686   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8687   if (!TLI.isTypeLegal(VecVT))
8688     return SDValue();
8689
8690   // Combine:
8691   // ARMISD::BUILD_VECTOR E1, E2, ..., EN.
8692   // => BITCAST INSERT_VECTOR_ELT
8693   //                      (INSERT_VECTOR_ELT (...), (BITCAST EN-1), N-1),
8694   //                      (BITCAST EN), N.
8695   SDValue Vec = DAG.getUNDEF(VecVT);
8696   SDLoc dl(N);
8697   for (unsigned Idx = 0 ; Idx < NumElts; ++Idx) {
8698     SDValue V = N->getOperand(Idx);
8699     if (V.getOpcode() == ISD::UNDEF)
8700       continue;
8701     if (V.getOpcode() == ISD::BITCAST &&
8702         V->getOperand(0).getValueType() == MVT::i32)
8703       // Fold obvious case.
8704       V = V.getOperand(0);
8705     else {
8706       V = DAG.getNode(ISD::BITCAST, SDLoc(V), MVT::i32, V);
8707       // Make the DAGCombiner fold the bitcasts.
8708       DCI.AddToWorklist(V.getNode());
8709     }
8710     SDValue LaneIdx = DAG.getConstant(Idx, MVT::i32);
8711     Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VecVT, Vec, V, LaneIdx);
8712   }
8713   Vec = DAG.getNode(ISD::BITCAST, dl, VT, Vec);
8714   // Make the DAGCombiner fold the bitcasts.
8715   DCI.AddToWorklist(Vec.getNode());
8716   return Vec;
8717 }
8718
8719 /// PerformInsertEltCombine - Target-specific dag combine xforms for
8720 /// ISD::INSERT_VECTOR_ELT.
8721 static SDValue PerformInsertEltCombine(SDNode *N,
8722                                        TargetLowering::DAGCombinerInfo &DCI) {
8723   // Bitcast an i64 load inserted into a vector to f64.
8724   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8725   EVT VT = N->getValueType(0);
8726   SDNode *Elt = N->getOperand(1).getNode();
8727   if (VT.getVectorElementType() != MVT::i64 ||
8728       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
8729     return SDValue();
8730
8731   SelectionDAG &DAG = DCI.DAG;
8732   SDLoc dl(N);
8733   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8734                                  VT.getVectorNumElements());
8735   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
8736   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
8737   // Make the DAGCombiner fold the bitcasts.
8738   DCI.AddToWorklist(Vec.getNode());
8739   DCI.AddToWorklist(V.getNode());
8740   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
8741                                Vec, V, N->getOperand(2));
8742   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
8743 }
8744
8745 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
8746 /// ISD::VECTOR_SHUFFLE.
8747 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
8748   // The LLVM shufflevector instruction does not require the shuffle mask
8749   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
8750   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
8751   // operands do not match the mask length, they are extended by concatenating
8752   // them with undef vectors.  That is probably the right thing for other
8753   // targets, but for NEON it is better to concatenate two double-register
8754   // size vector operands into a single quad-register size vector.  Do that
8755   // transformation here:
8756   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
8757   //   shuffle(concat(v1, v2), undef)
8758   SDValue Op0 = N->getOperand(0);
8759   SDValue Op1 = N->getOperand(1);
8760   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
8761       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
8762       Op0.getNumOperands() != 2 ||
8763       Op1.getNumOperands() != 2)
8764     return SDValue();
8765   SDValue Concat0Op1 = Op0.getOperand(1);
8766   SDValue Concat1Op1 = Op1.getOperand(1);
8767   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
8768       Concat1Op1.getOpcode() != ISD::UNDEF)
8769     return SDValue();
8770   // Skip the transformation if any of the types are illegal.
8771   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8772   EVT VT = N->getValueType(0);
8773   if (!TLI.isTypeLegal(VT) ||
8774       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
8775       !TLI.isTypeLegal(Concat1Op1.getValueType()))
8776     return SDValue();
8777
8778   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
8779                                   Op0.getOperand(0), Op1.getOperand(0));
8780   // Translate the shuffle mask.
8781   SmallVector<int, 16> NewMask;
8782   unsigned NumElts = VT.getVectorNumElements();
8783   unsigned HalfElts = NumElts/2;
8784   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8785   for (unsigned n = 0; n < NumElts; ++n) {
8786     int MaskElt = SVN->getMaskElt(n);
8787     int NewElt = -1;
8788     if (MaskElt < (int)HalfElts)
8789       NewElt = MaskElt;
8790     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
8791       NewElt = HalfElts + MaskElt - NumElts;
8792     NewMask.push_back(NewElt);
8793   }
8794   return DAG.getVectorShuffle(VT, SDLoc(N), NewConcat,
8795                               DAG.getUNDEF(VT), NewMask.data());
8796 }
8797
8798 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
8799 /// NEON load/store intrinsics to merge base address updates.
8800 static SDValue CombineBaseUpdate(SDNode *N,
8801                                  TargetLowering::DAGCombinerInfo &DCI) {
8802   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8803     return SDValue();
8804
8805   SelectionDAG &DAG = DCI.DAG;
8806   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
8807                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
8808   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
8809   SDValue Addr = N->getOperand(AddrOpIdx);
8810
8811   // Search for a use of the address operand that is an increment.
8812   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8813          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8814     SDNode *User = *UI;
8815     if (User->getOpcode() != ISD::ADD ||
8816         UI.getUse().getResNo() != Addr.getResNo())
8817       continue;
8818
8819     // Check that the add is independent of the load/store.  Otherwise, folding
8820     // it would create a cycle.
8821     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8822       continue;
8823
8824     // Find the new opcode for the updating load/store.
8825     bool isLoad = true;
8826     bool isLaneOp = false;
8827     unsigned NewOpc = 0;
8828     unsigned NumVecs = 0;
8829     if (isIntrinsic) {
8830       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8831       switch (IntNo) {
8832       default: llvm_unreachable("unexpected intrinsic for Neon base update");
8833       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
8834         NumVecs = 1; break;
8835       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
8836         NumVecs = 2; break;
8837       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
8838         NumVecs = 3; break;
8839       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
8840         NumVecs = 4; break;
8841       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
8842         NumVecs = 2; isLaneOp = true; break;
8843       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
8844         NumVecs = 3; isLaneOp = true; break;
8845       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
8846         NumVecs = 4; isLaneOp = true; break;
8847       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
8848         NumVecs = 1; isLoad = false; break;
8849       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
8850         NumVecs = 2; isLoad = false; break;
8851       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
8852         NumVecs = 3; isLoad = false; break;
8853       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
8854         NumVecs = 4; isLoad = false; break;
8855       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
8856         NumVecs = 2; isLoad = false; isLaneOp = true; break;
8857       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
8858         NumVecs = 3; isLoad = false; isLaneOp = true; break;
8859       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
8860         NumVecs = 4; isLoad = false; isLaneOp = true; break;
8861       }
8862     } else {
8863       isLaneOp = true;
8864       switch (N->getOpcode()) {
8865       default: llvm_unreachable("unexpected opcode for Neon base update");
8866       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
8867       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
8868       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
8869       }
8870     }
8871
8872     // Find the size of memory referenced by the load/store.
8873     EVT VecTy;
8874     if (isLoad)
8875       VecTy = N->getValueType(0);
8876     else
8877       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
8878     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8879     if (isLaneOp)
8880       NumBytes /= VecTy.getVectorNumElements();
8881
8882     // If the increment is a constant, it must match the memory ref size.
8883     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8884     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8885       uint64_t IncVal = CInc->getZExtValue();
8886       if (IncVal != NumBytes)
8887         continue;
8888     } else if (NumBytes >= 3 * 16) {
8889       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
8890       // separate instructions that make it harder to use a non-constant update.
8891       continue;
8892     }
8893
8894     // Create the new updating load/store node.
8895     EVT Tys[6];
8896     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
8897     unsigned n;
8898     for (n = 0; n < NumResultVecs; ++n)
8899       Tys[n] = VecTy;
8900     Tys[n++] = MVT::i32;
8901     Tys[n] = MVT::Other;
8902     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs+2));
8903     SmallVector<SDValue, 8> Ops;
8904     Ops.push_back(N->getOperand(0)); // incoming chain
8905     Ops.push_back(N->getOperand(AddrOpIdx));
8906     Ops.push_back(Inc);
8907     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
8908       Ops.push_back(N->getOperand(i));
8909     }
8910     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8911     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys,
8912                                            Ops, MemInt->getMemoryVT(),
8913                                            MemInt->getMemOperand());
8914
8915     // Update the uses.
8916     std::vector<SDValue> NewResults;
8917     for (unsigned i = 0; i < NumResultVecs; ++i) {
8918       NewResults.push_back(SDValue(UpdN.getNode(), i));
8919     }
8920     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
8921     DCI.CombineTo(N, NewResults);
8922     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8923
8924     break;
8925   }
8926   return SDValue();
8927 }
8928
8929 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
8930 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
8931 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
8932 /// return true.
8933 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8934   SelectionDAG &DAG = DCI.DAG;
8935   EVT VT = N->getValueType(0);
8936   // vldN-dup instructions only support 64-bit vectors for N > 1.
8937   if (!VT.is64BitVector())
8938     return false;
8939
8940   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
8941   SDNode *VLD = N->getOperand(0).getNode();
8942   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
8943     return false;
8944   unsigned NumVecs = 0;
8945   unsigned NewOpc = 0;
8946   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
8947   if (IntNo == Intrinsic::arm_neon_vld2lane) {
8948     NumVecs = 2;
8949     NewOpc = ARMISD::VLD2DUP;
8950   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
8951     NumVecs = 3;
8952     NewOpc = ARMISD::VLD3DUP;
8953   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
8954     NumVecs = 4;
8955     NewOpc = ARMISD::VLD4DUP;
8956   } else {
8957     return false;
8958   }
8959
8960   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
8961   // numbers match the load.
8962   unsigned VLDLaneNo =
8963     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
8964   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
8965        UI != UE; ++UI) {
8966     // Ignore uses of the chain result.
8967     if (UI.getUse().getResNo() == NumVecs)
8968       continue;
8969     SDNode *User = *UI;
8970     if (User->getOpcode() != ARMISD::VDUPLANE ||
8971         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
8972       return false;
8973   }
8974
8975   // Create the vldN-dup node.
8976   EVT Tys[5];
8977   unsigned n;
8978   for (n = 0; n < NumVecs; ++n)
8979     Tys[n] = VT;
8980   Tys[n] = MVT::Other;
8981   SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumVecs+1));
8982   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
8983   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
8984   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, SDLoc(VLD), SDTys,
8985                                            Ops, VLDMemInt->getMemoryVT(),
8986                                            VLDMemInt->getMemOperand());
8987
8988   // Update the uses.
8989   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
8990        UI != UE; ++UI) {
8991     unsigned ResNo = UI.getUse().getResNo();
8992     // Ignore uses of the chain result.
8993     if (ResNo == NumVecs)
8994       continue;
8995     SDNode *User = *UI;
8996     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
8997   }
8998
8999   // Now the vldN-lane intrinsic is dead except for its chain result.
9000   // Update uses of the chain.
9001   std::vector<SDValue> VLDDupResults;
9002   for (unsigned n = 0; n < NumVecs; ++n)
9003     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
9004   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
9005   DCI.CombineTo(VLD, VLDDupResults);
9006
9007   return true;
9008 }
9009
9010 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
9011 /// ARMISD::VDUPLANE.
9012 static SDValue PerformVDUPLANECombine(SDNode *N,
9013                                       TargetLowering::DAGCombinerInfo &DCI) {
9014   SDValue Op = N->getOperand(0);
9015
9016   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
9017   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
9018   if (CombineVLDDUP(N, DCI))
9019     return SDValue(N, 0);
9020
9021   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
9022   // redundant.  Ignore bit_converts for now; element sizes are checked below.
9023   while (Op.getOpcode() == ISD::BITCAST)
9024     Op = Op.getOperand(0);
9025   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
9026     return SDValue();
9027
9028   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
9029   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
9030   // The canonical VMOV for a zero vector uses a 32-bit element size.
9031   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9032   unsigned EltBits;
9033   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
9034     EltSize = 8;
9035   EVT VT = N->getValueType(0);
9036   if (EltSize > VT.getVectorElementType().getSizeInBits())
9037     return SDValue();
9038
9039   return DCI.DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
9040 }
9041
9042 // isConstVecPow2 - Return true if each vector element is a power of 2, all
9043 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
9044 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
9045 {
9046   integerPart cN;
9047   integerPart c0 = 0;
9048   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
9049        I != E; I++) {
9050     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
9051     if (!C)
9052       return false;
9053
9054     bool isExact;
9055     APFloat APF = C->getValueAPF();
9056     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
9057         != APFloat::opOK || !isExact)
9058       return false;
9059
9060     c0 = (I == 0) ? cN : c0;
9061     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
9062       return false;
9063   }
9064   C = c0;
9065   return true;
9066 }
9067
9068 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
9069 /// can replace combinations of VMUL and VCVT (floating-point to integer)
9070 /// when the VMUL has a constant operand that is a power of 2.
9071 ///
9072 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9073 ///  vmul.f32        d16, d17, d16
9074 ///  vcvt.s32.f32    d16, d16
9075 /// becomes:
9076 ///  vcvt.s32.f32    d16, d16, #3
9077 static SDValue PerformVCVTCombine(SDNode *N,
9078                                   TargetLowering::DAGCombinerInfo &DCI,
9079                                   const ARMSubtarget *Subtarget) {
9080   SelectionDAG &DAG = DCI.DAG;
9081   SDValue Op = N->getOperand(0);
9082
9083   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
9084       Op.getOpcode() != ISD::FMUL)
9085     return SDValue();
9086
9087   uint64_t C;
9088   SDValue N0 = Op->getOperand(0);
9089   SDValue ConstVec = Op->getOperand(1);
9090   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
9091
9092   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9093       !isConstVecPow2(ConstVec, isSigned, C))
9094     return SDValue();
9095
9096   MVT FloatTy = Op.getSimpleValueType().getVectorElementType();
9097   MVT IntTy = N->getSimpleValueType(0).getVectorElementType();
9098   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9099     // These instructions only exist converting from f32 to i32. We can handle
9100     // smaller integers by generating an extra truncate, but larger ones would
9101     // be lossy.
9102     return SDValue();
9103   }
9104
9105   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
9106     Intrinsic::arm_neon_vcvtfp2fxu;
9107   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9108   SDValue FixConv =  DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N),
9109                                  NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9110                                  DAG.getConstant(IntrinsicOpcode, MVT::i32), N0,
9111                                  DAG.getConstant(Log2_64(C), MVT::i32));
9112
9113   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9114     FixConv = DAG.getNode(ISD::TRUNCATE, SDLoc(N), N->getValueType(0), FixConv);
9115
9116   return FixConv;
9117 }
9118
9119 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
9120 /// can replace combinations of VCVT (integer to floating-point) and VDIV
9121 /// when the VDIV has a constant operand that is a power of 2.
9122 ///
9123 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9124 ///  vcvt.f32.s32    d16, d16
9125 ///  vdiv.f32        d16, d17, d16
9126 /// becomes:
9127 ///  vcvt.f32.s32    d16, d16, #3
9128 static SDValue PerformVDIVCombine(SDNode *N,
9129                                   TargetLowering::DAGCombinerInfo &DCI,
9130                                   const ARMSubtarget *Subtarget) {
9131   SelectionDAG &DAG = DCI.DAG;
9132   SDValue Op = N->getOperand(0);
9133   unsigned OpOpcode = Op.getNode()->getOpcode();
9134
9135   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
9136       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
9137     return SDValue();
9138
9139   uint64_t C;
9140   SDValue ConstVec = N->getOperand(1);
9141   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
9142
9143   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9144       !isConstVecPow2(ConstVec, isSigned, C))
9145     return SDValue();
9146
9147   MVT FloatTy = N->getSimpleValueType(0).getVectorElementType();
9148   MVT IntTy = Op.getOperand(0).getSimpleValueType().getVectorElementType();
9149   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9150     // These instructions only exist converting from i32 to f32. We can handle
9151     // smaller integers by generating an extra extend, but larger ones would
9152     // be lossy.
9153     return SDValue();
9154   }
9155
9156   SDValue ConvInput = Op.getOperand(0);
9157   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9158   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9159     ConvInput = DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
9160                             SDLoc(N), NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9161                             ConvInput);
9162
9163   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
9164     Intrinsic::arm_neon_vcvtfxu2fp;
9165   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N),
9166                      Op.getValueType(),
9167                      DAG.getConstant(IntrinsicOpcode, MVT::i32),
9168                      ConvInput, DAG.getConstant(Log2_64(C), MVT::i32));
9169 }
9170
9171 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
9172 /// operand of a vector shift operation, where all the elements of the
9173 /// build_vector must have the same constant integer value.
9174 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
9175   // Ignore bit_converts.
9176   while (Op.getOpcode() == ISD::BITCAST)
9177     Op = Op.getOperand(0);
9178   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
9179   APInt SplatBits, SplatUndef;
9180   unsigned SplatBitSize;
9181   bool HasAnyUndefs;
9182   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
9183                                       HasAnyUndefs, ElementBits) ||
9184       SplatBitSize > ElementBits)
9185     return false;
9186   Cnt = SplatBits.getSExtValue();
9187   return true;
9188 }
9189
9190 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
9191 /// operand of a vector shift left operation.  That value must be in the range:
9192 ///   0 <= Value < ElementBits for a left shift; or
9193 ///   0 <= Value <= ElementBits for a long left shift.
9194 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
9195   assert(VT.isVector() && "vector shift count is not a vector type");
9196   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9197   if (! getVShiftImm(Op, ElementBits, Cnt))
9198     return false;
9199   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
9200 }
9201
9202 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
9203 /// operand of a vector shift right operation.  For a shift opcode, the value
9204 /// is positive, but for an intrinsic the value count must be negative. The
9205 /// absolute value must be in the range:
9206 ///   1 <= |Value| <= ElementBits for a right shift; or
9207 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
9208 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
9209                          int64_t &Cnt) {
9210   assert(VT.isVector() && "vector shift count is not a vector type");
9211   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9212   if (! getVShiftImm(Op, ElementBits, Cnt))
9213     return false;
9214   if (isIntrinsic)
9215     Cnt = -Cnt;
9216   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
9217 }
9218
9219 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
9220 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
9221   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
9222   switch (IntNo) {
9223   default:
9224     // Don't do anything for most intrinsics.
9225     break;
9226
9227   // Vector shifts: check for immediate versions and lower them.
9228   // Note: This is done during DAG combining instead of DAG legalizing because
9229   // the build_vectors for 64-bit vector element shift counts are generally
9230   // not legal, and it is hard to see their values after they get legalized to
9231   // loads from a constant pool.
9232   case Intrinsic::arm_neon_vshifts:
9233   case Intrinsic::arm_neon_vshiftu:
9234   case Intrinsic::arm_neon_vrshifts:
9235   case Intrinsic::arm_neon_vrshiftu:
9236   case Intrinsic::arm_neon_vrshiftn:
9237   case Intrinsic::arm_neon_vqshifts:
9238   case Intrinsic::arm_neon_vqshiftu:
9239   case Intrinsic::arm_neon_vqshiftsu:
9240   case Intrinsic::arm_neon_vqshiftns:
9241   case Intrinsic::arm_neon_vqshiftnu:
9242   case Intrinsic::arm_neon_vqshiftnsu:
9243   case Intrinsic::arm_neon_vqrshiftns:
9244   case Intrinsic::arm_neon_vqrshiftnu:
9245   case Intrinsic::arm_neon_vqrshiftnsu: {
9246     EVT VT = N->getOperand(1).getValueType();
9247     int64_t Cnt;
9248     unsigned VShiftOpc = 0;
9249
9250     switch (IntNo) {
9251     case Intrinsic::arm_neon_vshifts:
9252     case Intrinsic::arm_neon_vshiftu:
9253       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
9254         VShiftOpc = ARMISD::VSHL;
9255         break;
9256       }
9257       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
9258         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
9259                      ARMISD::VSHRs : ARMISD::VSHRu);
9260         break;
9261       }
9262       return SDValue();
9263
9264     case Intrinsic::arm_neon_vrshifts:
9265     case Intrinsic::arm_neon_vrshiftu:
9266       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
9267         break;
9268       return SDValue();
9269
9270     case Intrinsic::arm_neon_vqshifts:
9271     case Intrinsic::arm_neon_vqshiftu:
9272       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9273         break;
9274       return SDValue();
9275
9276     case Intrinsic::arm_neon_vqshiftsu:
9277       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9278         break;
9279       llvm_unreachable("invalid shift count for vqshlu intrinsic");
9280
9281     case Intrinsic::arm_neon_vrshiftn:
9282     case Intrinsic::arm_neon_vqshiftns:
9283     case Intrinsic::arm_neon_vqshiftnu:
9284     case Intrinsic::arm_neon_vqshiftnsu:
9285     case Intrinsic::arm_neon_vqrshiftns:
9286     case Intrinsic::arm_neon_vqrshiftnu:
9287     case Intrinsic::arm_neon_vqrshiftnsu:
9288       // Narrowing shifts require an immediate right shift.
9289       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
9290         break;
9291       llvm_unreachable("invalid shift count for narrowing vector shift "
9292                        "intrinsic");
9293
9294     default:
9295       llvm_unreachable("unhandled vector shift");
9296     }
9297
9298     switch (IntNo) {
9299     case Intrinsic::arm_neon_vshifts:
9300     case Intrinsic::arm_neon_vshiftu:
9301       // Opcode already set above.
9302       break;
9303     case Intrinsic::arm_neon_vrshifts:
9304       VShiftOpc = ARMISD::VRSHRs; break;
9305     case Intrinsic::arm_neon_vrshiftu:
9306       VShiftOpc = ARMISD::VRSHRu; break;
9307     case Intrinsic::arm_neon_vrshiftn:
9308       VShiftOpc = ARMISD::VRSHRN; break;
9309     case Intrinsic::arm_neon_vqshifts:
9310       VShiftOpc = ARMISD::VQSHLs; break;
9311     case Intrinsic::arm_neon_vqshiftu:
9312       VShiftOpc = ARMISD::VQSHLu; break;
9313     case Intrinsic::arm_neon_vqshiftsu:
9314       VShiftOpc = ARMISD::VQSHLsu; break;
9315     case Intrinsic::arm_neon_vqshiftns:
9316       VShiftOpc = ARMISD::VQSHRNs; break;
9317     case Intrinsic::arm_neon_vqshiftnu:
9318       VShiftOpc = ARMISD::VQSHRNu; break;
9319     case Intrinsic::arm_neon_vqshiftnsu:
9320       VShiftOpc = ARMISD::VQSHRNsu; break;
9321     case Intrinsic::arm_neon_vqrshiftns:
9322       VShiftOpc = ARMISD::VQRSHRNs; break;
9323     case Intrinsic::arm_neon_vqrshiftnu:
9324       VShiftOpc = ARMISD::VQRSHRNu; break;
9325     case Intrinsic::arm_neon_vqrshiftnsu:
9326       VShiftOpc = ARMISD::VQRSHRNsu; break;
9327     }
9328
9329     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
9330                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
9331   }
9332
9333   case Intrinsic::arm_neon_vshiftins: {
9334     EVT VT = N->getOperand(1).getValueType();
9335     int64_t Cnt;
9336     unsigned VShiftOpc = 0;
9337
9338     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
9339       VShiftOpc = ARMISD::VSLI;
9340     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
9341       VShiftOpc = ARMISD::VSRI;
9342     else {
9343       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
9344     }
9345
9346     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
9347                        N->getOperand(1), N->getOperand(2),
9348                        DAG.getConstant(Cnt, MVT::i32));
9349   }
9350
9351   case Intrinsic::arm_neon_vqrshifts:
9352   case Intrinsic::arm_neon_vqrshiftu:
9353     // No immediate versions of these to check for.
9354     break;
9355   }
9356
9357   return SDValue();
9358 }
9359
9360 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
9361 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
9362 /// combining instead of DAG legalizing because the build_vectors for 64-bit
9363 /// vector element shift counts are generally not legal, and it is hard to see
9364 /// their values after they get legalized to loads from a constant pool.
9365 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
9366                                    const ARMSubtarget *ST) {
9367   EVT VT = N->getValueType(0);
9368   if (N->getOpcode() == ISD::SRL && VT == MVT::i32 && ST->hasV6Ops()) {
9369     // Canonicalize (srl (bswap x), 16) to (rotr (bswap x), 16) if the high
9370     // 16-bits of x is zero. This optimizes rev + lsr 16 to rev16.
9371     SDValue N1 = N->getOperand(1);
9372     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
9373       SDValue N0 = N->getOperand(0);
9374       if (C->getZExtValue() == 16 && N0.getOpcode() == ISD::BSWAP &&
9375           DAG.MaskedValueIsZero(N0.getOperand(0),
9376                                 APInt::getHighBitsSet(32, 16)))
9377         return DAG.getNode(ISD::ROTR, SDLoc(N), VT, N0, N1);
9378     }
9379   }
9380
9381   // Nothing to be done for scalar shifts.
9382   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9383   if (!VT.isVector() || !TLI.isTypeLegal(VT))
9384     return SDValue();
9385
9386   assert(ST->hasNEON() && "unexpected vector shift");
9387   int64_t Cnt;
9388
9389   switch (N->getOpcode()) {
9390   default: llvm_unreachable("unexpected shift opcode");
9391
9392   case ISD::SHL:
9393     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
9394       return DAG.getNode(ARMISD::VSHL, SDLoc(N), VT, N->getOperand(0),
9395                          DAG.getConstant(Cnt, MVT::i32));
9396     break;
9397
9398   case ISD::SRA:
9399   case ISD::SRL:
9400     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
9401       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
9402                             ARMISD::VSHRs : ARMISD::VSHRu);
9403       return DAG.getNode(VShiftOpc, SDLoc(N), VT, N->getOperand(0),
9404                          DAG.getConstant(Cnt, MVT::i32));
9405     }
9406   }
9407   return SDValue();
9408 }
9409
9410 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
9411 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
9412 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
9413                                     const ARMSubtarget *ST) {
9414   SDValue N0 = N->getOperand(0);
9415
9416   // Check for sign- and zero-extensions of vector extract operations of 8-
9417   // and 16-bit vector elements.  NEON supports these directly.  They are
9418   // handled during DAG combining because type legalization will promote them
9419   // to 32-bit types and it is messy to recognize the operations after that.
9420   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9421     SDValue Vec = N0.getOperand(0);
9422     SDValue Lane = N0.getOperand(1);
9423     EVT VT = N->getValueType(0);
9424     EVT EltVT = N0.getValueType();
9425     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9426
9427     if (VT == MVT::i32 &&
9428         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
9429         TLI.isTypeLegal(Vec.getValueType()) &&
9430         isa<ConstantSDNode>(Lane)) {
9431
9432       unsigned Opc = 0;
9433       switch (N->getOpcode()) {
9434       default: llvm_unreachable("unexpected opcode");
9435       case ISD::SIGN_EXTEND:
9436         Opc = ARMISD::VGETLANEs;
9437         break;
9438       case ISD::ZERO_EXTEND:
9439       case ISD::ANY_EXTEND:
9440         Opc = ARMISD::VGETLANEu;
9441         break;
9442       }
9443       return DAG.getNode(Opc, SDLoc(N), VT, Vec, Lane);
9444     }
9445   }
9446
9447   return SDValue();
9448 }
9449
9450 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
9451 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
9452 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
9453                                        const ARMSubtarget *ST) {
9454   // If the target supports NEON, try to use vmax/vmin instructions for f32
9455   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
9456   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
9457   // a NaN; only do the transformation when it matches that behavior.
9458
9459   // For now only do this when using NEON for FP operations; if using VFP, it
9460   // is not obvious that the benefit outweighs the cost of switching to the
9461   // NEON pipeline.
9462   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
9463       N->getValueType(0) != MVT::f32)
9464     return SDValue();
9465
9466   SDValue CondLHS = N->getOperand(0);
9467   SDValue CondRHS = N->getOperand(1);
9468   SDValue LHS = N->getOperand(2);
9469   SDValue RHS = N->getOperand(3);
9470   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9471
9472   unsigned Opcode = 0;
9473   bool IsReversed;
9474   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
9475     IsReversed = false; // x CC y ? x : y
9476   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
9477     IsReversed = true ; // x CC y ? y : x
9478   } else {
9479     return SDValue();
9480   }
9481
9482   bool IsUnordered;
9483   switch (CC) {
9484   default: break;
9485   case ISD::SETOLT:
9486   case ISD::SETOLE:
9487   case ISD::SETLT:
9488   case ISD::SETLE:
9489   case ISD::SETULT:
9490   case ISD::SETULE:
9491     // If LHS is NaN, an ordered comparison will be false and the result will
9492     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
9493     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9494     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
9495     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9496       break;
9497     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
9498     // will return -0, so vmin can only be used for unsafe math or if one of
9499     // the operands is known to be nonzero.
9500     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
9501         !DAG.getTarget().Options.UnsafeFPMath &&
9502         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9503       break;
9504     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
9505     break;
9506
9507   case ISD::SETOGT:
9508   case ISD::SETOGE:
9509   case ISD::SETGT:
9510   case ISD::SETGE:
9511   case ISD::SETUGT:
9512   case ISD::SETUGE:
9513     // If LHS is NaN, an ordered comparison will be false and the result will
9514     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
9515     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9516     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
9517     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9518       break;
9519     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
9520     // will return +0, so vmax can only be used for unsafe math or if one of
9521     // the operands is known to be nonzero.
9522     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
9523         !DAG.getTarget().Options.UnsafeFPMath &&
9524         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9525       break;
9526     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
9527     break;
9528   }
9529
9530   if (!Opcode)
9531     return SDValue();
9532   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9533 }
9534
9535 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
9536 SDValue
9537 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
9538   SDValue Cmp = N->getOperand(4);
9539   if (Cmp.getOpcode() != ARMISD::CMPZ)
9540     // Only looking at EQ and NE cases.
9541     return SDValue();
9542
9543   EVT VT = N->getValueType(0);
9544   SDLoc dl(N);
9545   SDValue LHS = Cmp.getOperand(0);
9546   SDValue RHS = Cmp.getOperand(1);
9547   SDValue FalseVal = N->getOperand(0);
9548   SDValue TrueVal = N->getOperand(1);
9549   SDValue ARMcc = N->getOperand(2);
9550   ARMCC::CondCodes CC =
9551     (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
9552
9553   // Simplify
9554   //   mov     r1, r0
9555   //   cmp     r1, x
9556   //   mov     r0, y
9557   //   moveq   r0, x
9558   // to
9559   //   cmp     r0, x
9560   //   movne   r0, y
9561   //
9562   //   mov     r1, r0
9563   //   cmp     r1, x
9564   //   mov     r0, x
9565   //   movne   r0, y
9566   // to
9567   //   cmp     r0, x
9568   //   movne   r0, y
9569   /// FIXME: Turn this into a target neutral optimization?
9570   SDValue Res;
9571   if (CC == ARMCC::NE && FalseVal == RHS && FalseVal != LHS) {
9572     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
9573                       N->getOperand(3), Cmp);
9574   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
9575     SDValue ARMcc;
9576     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
9577     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
9578                       N->getOperand(3), NewCmp);
9579   }
9580
9581   if (Res.getNode()) {
9582     APInt KnownZero, KnownOne;
9583     DAG.computeKnownBits(SDValue(N,0), KnownZero, KnownOne);
9584     // Capture demanded bits information that would be otherwise lost.
9585     if (KnownZero == 0xfffffffe)
9586       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9587                         DAG.getValueType(MVT::i1));
9588     else if (KnownZero == 0xffffff00)
9589       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9590                         DAG.getValueType(MVT::i8));
9591     else if (KnownZero == 0xffff0000)
9592       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9593                         DAG.getValueType(MVT::i16));
9594   }
9595
9596   return Res;
9597 }
9598
9599 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
9600                                              DAGCombinerInfo &DCI) const {
9601   switch (N->getOpcode()) {
9602   default: break;
9603   case ISD::ADDC:       return PerformADDCCombine(N, DCI, Subtarget);
9604   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
9605   case ISD::SUB:        return PerformSUBCombine(N, DCI);
9606   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
9607   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
9608   case ISD::XOR:        return PerformXORCombine(N, DCI, Subtarget);
9609   case ISD::AND:        return PerformANDCombine(N, DCI, Subtarget);
9610   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
9611   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
9612   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
9613   case ISD::STORE:      return PerformSTORECombine(N, DCI);
9614   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
9615   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
9616   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
9617   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
9618   case ISD::FP_TO_SINT:
9619   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
9620   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
9621   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
9622   case ISD::SHL:
9623   case ISD::SRA:
9624   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
9625   case ISD::SIGN_EXTEND:
9626   case ISD::ZERO_EXTEND:
9627   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
9628   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
9629   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
9630   case ARMISD::VLD2DUP:
9631   case ARMISD::VLD3DUP:
9632   case ARMISD::VLD4DUP:
9633     return CombineBaseUpdate(N, DCI);
9634   case ARMISD::BUILD_VECTOR:
9635     return PerformARMBUILD_VECTORCombine(N, DCI);
9636   case ISD::INTRINSIC_VOID:
9637   case ISD::INTRINSIC_W_CHAIN:
9638     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9639     case Intrinsic::arm_neon_vld1:
9640     case Intrinsic::arm_neon_vld2:
9641     case Intrinsic::arm_neon_vld3:
9642     case Intrinsic::arm_neon_vld4:
9643     case Intrinsic::arm_neon_vld2lane:
9644     case Intrinsic::arm_neon_vld3lane:
9645     case Intrinsic::arm_neon_vld4lane:
9646     case Intrinsic::arm_neon_vst1:
9647     case Intrinsic::arm_neon_vst2:
9648     case Intrinsic::arm_neon_vst3:
9649     case Intrinsic::arm_neon_vst4:
9650     case Intrinsic::arm_neon_vst2lane:
9651     case Intrinsic::arm_neon_vst3lane:
9652     case Intrinsic::arm_neon_vst4lane:
9653       return CombineBaseUpdate(N, DCI);
9654     default: break;
9655     }
9656     break;
9657   }
9658   return SDValue();
9659 }
9660
9661 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
9662                                                           EVT VT) const {
9663   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
9664 }
9665
9666 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT, unsigned,
9667                                                       bool *Fast) const {
9668   // The AllowsUnaliged flag models the SCTLR.A setting in ARM cpus
9669   bool AllowsUnaligned = Subtarget->allowsUnalignedMem();
9670
9671   switch (VT.getSimpleVT().SimpleTy) {
9672   default:
9673     return false;
9674   case MVT::i8:
9675   case MVT::i16:
9676   case MVT::i32: {
9677     // Unaligned access can use (for example) LRDB, LRDH, LDR
9678     if (AllowsUnaligned) {
9679       if (Fast)
9680         *Fast = Subtarget->hasV7Ops();
9681       return true;
9682     }
9683     return false;
9684   }
9685   case MVT::f64:
9686   case MVT::v2f64: {
9687     // For any little-endian targets with neon, we can support unaligned ld/st
9688     // of D and Q (e.g. {D0,D1}) registers by using vld1.i8/vst1.i8.
9689     // A big-endian target may also explicitly support unaligned accesses
9690     if (Subtarget->hasNEON() && (AllowsUnaligned || isLittleEndian())) {
9691       if (Fast)
9692         *Fast = true;
9693       return true;
9694     }
9695     return false;
9696   }
9697   }
9698 }
9699
9700 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
9701                        unsigned AlignCheck) {
9702   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
9703           (DstAlign == 0 || DstAlign % AlignCheck == 0));
9704 }
9705
9706 EVT ARMTargetLowering::getOptimalMemOpType(uint64_t Size,
9707                                            unsigned DstAlign, unsigned SrcAlign,
9708                                            bool IsMemset, bool ZeroMemset,
9709                                            bool MemcpyStrSrc,
9710                                            MachineFunction &MF) const {
9711   const Function *F = MF.getFunction();
9712
9713   // See if we can use NEON instructions for this...
9714   if ((!IsMemset || ZeroMemset) &&
9715       Subtarget->hasNEON() &&
9716       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
9717                                        Attribute::NoImplicitFloat)) {
9718     bool Fast;
9719     if (Size >= 16 &&
9720         (memOpAlign(SrcAlign, DstAlign, 16) ||
9721          (allowsUnalignedMemoryAccesses(MVT::v2f64, 0, &Fast) && Fast))) {
9722       return MVT::v2f64;
9723     } else if (Size >= 8 &&
9724                (memOpAlign(SrcAlign, DstAlign, 8) ||
9725                 (allowsUnalignedMemoryAccesses(MVT::f64, 0, &Fast) && Fast))) {
9726       return MVT::f64;
9727     }
9728   }
9729
9730   // Lowering to i32/i16 if the size permits.
9731   if (Size >= 4)
9732     return MVT::i32;
9733   else if (Size >= 2)
9734     return MVT::i16;
9735
9736   // Let the target-independent logic figure it out.
9737   return MVT::Other;
9738 }
9739
9740 bool ARMTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
9741   if (Val.getOpcode() != ISD::LOAD)
9742     return false;
9743
9744   EVT VT1 = Val.getValueType();
9745   if (!VT1.isSimple() || !VT1.isInteger() ||
9746       !VT2.isSimple() || !VT2.isInteger())
9747     return false;
9748
9749   switch (VT1.getSimpleVT().SimpleTy) {
9750   default: break;
9751   case MVT::i1:
9752   case MVT::i8:
9753   case MVT::i16:
9754     // 8-bit and 16-bit loads implicitly zero-extend to 32-bits.
9755     return true;
9756   }
9757
9758   return false;
9759 }
9760
9761 bool ARMTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
9762   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9763     return false;
9764
9765   if (!isTypeLegal(EVT::getEVT(Ty1)))
9766     return false;
9767
9768   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
9769
9770   // Assuming the caller doesn't have a zeroext or signext return parameter,
9771   // truncation all the way down to i1 is valid.
9772   return true;
9773 }
9774
9775
9776 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
9777   if (V < 0)
9778     return false;
9779
9780   unsigned Scale = 1;
9781   switch (VT.getSimpleVT().SimpleTy) {
9782   default: return false;
9783   case MVT::i1:
9784   case MVT::i8:
9785     // Scale == 1;
9786     break;
9787   case MVT::i16:
9788     // Scale == 2;
9789     Scale = 2;
9790     break;
9791   case MVT::i32:
9792     // Scale == 4;
9793     Scale = 4;
9794     break;
9795   }
9796
9797   if ((V & (Scale - 1)) != 0)
9798     return false;
9799   V /= Scale;
9800   return V == (V & ((1LL << 5) - 1));
9801 }
9802
9803 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
9804                                       const ARMSubtarget *Subtarget) {
9805   bool isNeg = false;
9806   if (V < 0) {
9807     isNeg = true;
9808     V = - V;
9809   }
9810
9811   switch (VT.getSimpleVT().SimpleTy) {
9812   default: return false;
9813   case MVT::i1:
9814   case MVT::i8:
9815   case MVT::i16:
9816   case MVT::i32:
9817     // + imm12 or - imm8
9818     if (isNeg)
9819       return V == (V & ((1LL << 8) - 1));
9820     return V == (V & ((1LL << 12) - 1));
9821   case MVT::f32:
9822   case MVT::f64:
9823     // Same as ARM mode. FIXME: NEON?
9824     if (!Subtarget->hasVFP2())
9825       return false;
9826     if ((V & 3) != 0)
9827       return false;
9828     V >>= 2;
9829     return V == (V & ((1LL << 8) - 1));
9830   }
9831 }
9832
9833 /// isLegalAddressImmediate - Return true if the integer value can be used
9834 /// as the offset of the target addressing mode for load / store of the
9835 /// given type.
9836 static bool isLegalAddressImmediate(int64_t V, EVT VT,
9837                                     const ARMSubtarget *Subtarget) {
9838   if (V == 0)
9839     return true;
9840
9841   if (!VT.isSimple())
9842     return false;
9843
9844   if (Subtarget->isThumb1Only())
9845     return isLegalT1AddressImmediate(V, VT);
9846   else if (Subtarget->isThumb2())
9847     return isLegalT2AddressImmediate(V, VT, Subtarget);
9848
9849   // ARM mode.
9850   if (V < 0)
9851     V = - V;
9852   switch (VT.getSimpleVT().SimpleTy) {
9853   default: return false;
9854   case MVT::i1:
9855   case MVT::i8:
9856   case MVT::i32:
9857     // +- imm12
9858     return V == (V & ((1LL << 12) - 1));
9859   case MVT::i16:
9860     // +- imm8
9861     return V == (V & ((1LL << 8) - 1));
9862   case MVT::f32:
9863   case MVT::f64:
9864     if (!Subtarget->hasVFP2()) // FIXME: NEON?
9865       return false;
9866     if ((V & 3) != 0)
9867       return false;
9868     V >>= 2;
9869     return V == (V & ((1LL << 8) - 1));
9870   }
9871 }
9872
9873 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
9874                                                       EVT VT) const {
9875   int Scale = AM.Scale;
9876   if (Scale < 0)
9877     return false;
9878
9879   switch (VT.getSimpleVT().SimpleTy) {
9880   default: return false;
9881   case MVT::i1:
9882   case MVT::i8:
9883   case MVT::i16:
9884   case MVT::i32:
9885     if (Scale == 1)
9886       return true;
9887     // r + r << imm
9888     Scale = Scale & ~1;
9889     return Scale == 2 || Scale == 4 || Scale == 8;
9890   case MVT::i64:
9891     // r + r
9892     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
9893       return true;
9894     return false;
9895   case MVT::isVoid:
9896     // Note, we allow "void" uses (basically, uses that aren't loads or
9897     // stores), because arm allows folding a scale into many arithmetic
9898     // operations.  This should be made more precise and revisited later.
9899
9900     // Allow r << imm, but the imm has to be a multiple of two.
9901     if (Scale & 1) return false;
9902     return isPowerOf2_32(Scale);
9903   }
9904 }
9905
9906 /// isLegalAddressingMode - Return true if the addressing mode represented
9907 /// by AM is legal for this target, for a load/store of the specified type.
9908 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
9909                                               Type *Ty) const {
9910   EVT VT = getValueType(Ty, true);
9911   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
9912     return false;
9913
9914   // Can never fold addr of global into load/store.
9915   if (AM.BaseGV)
9916     return false;
9917
9918   switch (AM.Scale) {
9919   case 0:  // no scale reg, must be "r+i" or "r", or "i".
9920     break;
9921   case 1:
9922     if (Subtarget->isThumb1Only())
9923       return false;
9924     // FALL THROUGH.
9925   default:
9926     // ARM doesn't support any R+R*scale+imm addr modes.
9927     if (AM.BaseOffs)
9928       return false;
9929
9930     if (!VT.isSimple())
9931       return false;
9932
9933     if (Subtarget->isThumb2())
9934       return isLegalT2ScaledAddressingMode(AM, VT);
9935
9936     int Scale = AM.Scale;
9937     switch (VT.getSimpleVT().SimpleTy) {
9938     default: return false;
9939     case MVT::i1:
9940     case MVT::i8:
9941     case MVT::i32:
9942       if (Scale < 0) Scale = -Scale;
9943       if (Scale == 1)
9944         return true;
9945       // r + r << imm
9946       return isPowerOf2_32(Scale & ~1);
9947     case MVT::i16:
9948     case MVT::i64:
9949       // r + r
9950       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
9951         return true;
9952       return false;
9953
9954     case MVT::isVoid:
9955       // Note, we allow "void" uses (basically, uses that aren't loads or
9956       // stores), because arm allows folding a scale into many arithmetic
9957       // operations.  This should be made more precise and revisited later.
9958
9959       // Allow r << imm, but the imm has to be a multiple of two.
9960       if (Scale & 1) return false;
9961       return isPowerOf2_32(Scale);
9962     }
9963   }
9964   return true;
9965 }
9966
9967 /// isLegalICmpImmediate - Return true if the specified immediate is legal
9968 /// icmp immediate, that is the target has icmp instructions which can compare
9969 /// a register against the immediate without having to materialize the
9970 /// immediate into a register.
9971 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
9972   // Thumb2 and ARM modes can use cmn for negative immediates.
9973   if (!Subtarget->isThumb())
9974     return ARM_AM::getSOImmVal(llvm::abs64(Imm)) != -1;
9975   if (Subtarget->isThumb2())
9976     return ARM_AM::getT2SOImmVal(llvm::abs64(Imm)) != -1;
9977   // Thumb1 doesn't have cmn, and only 8-bit immediates.
9978   return Imm >= 0 && Imm <= 255;
9979 }
9980
9981 /// isLegalAddImmediate - Return true if the specified immediate is a legal add
9982 /// *or sub* immediate, that is the target has add or sub instructions which can
9983 /// add a register with the immediate without having to materialize the
9984 /// immediate into a register.
9985 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
9986   // Same encoding for add/sub, just flip the sign.
9987   int64_t AbsImm = llvm::abs64(Imm);
9988   if (!Subtarget->isThumb())
9989     return ARM_AM::getSOImmVal(AbsImm) != -1;
9990   if (Subtarget->isThumb2())
9991     return ARM_AM::getT2SOImmVal(AbsImm) != -1;
9992   // Thumb1 only has 8-bit unsigned immediate.
9993   return AbsImm >= 0 && AbsImm <= 255;
9994 }
9995
9996 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
9997                                       bool isSEXTLoad, SDValue &Base,
9998                                       SDValue &Offset, bool &isInc,
9999                                       SelectionDAG &DAG) {
10000   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
10001     return false;
10002
10003   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
10004     // AddressingMode 3
10005     Base = Ptr->getOperand(0);
10006     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10007       int RHSC = (int)RHS->getZExtValue();
10008       if (RHSC < 0 && RHSC > -256) {
10009         assert(Ptr->getOpcode() == ISD::ADD);
10010         isInc = false;
10011         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
10012         return true;
10013       }
10014     }
10015     isInc = (Ptr->getOpcode() == ISD::ADD);
10016     Offset = Ptr->getOperand(1);
10017     return true;
10018   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
10019     // AddressingMode 2
10020     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10021       int RHSC = (int)RHS->getZExtValue();
10022       if (RHSC < 0 && RHSC > -0x1000) {
10023         assert(Ptr->getOpcode() == ISD::ADD);
10024         isInc = false;
10025         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
10026         Base = Ptr->getOperand(0);
10027         return true;
10028       }
10029     }
10030
10031     if (Ptr->getOpcode() == ISD::ADD) {
10032       isInc = true;
10033       ARM_AM::ShiftOpc ShOpcVal=
10034         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
10035       if (ShOpcVal != ARM_AM::no_shift) {
10036         Base = Ptr->getOperand(1);
10037         Offset = Ptr->getOperand(0);
10038       } else {
10039         Base = Ptr->getOperand(0);
10040         Offset = Ptr->getOperand(1);
10041       }
10042       return true;
10043     }
10044
10045     isInc = (Ptr->getOpcode() == ISD::ADD);
10046     Base = Ptr->getOperand(0);
10047     Offset = Ptr->getOperand(1);
10048     return true;
10049   }
10050
10051   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
10052   return false;
10053 }
10054
10055 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
10056                                      bool isSEXTLoad, SDValue &Base,
10057                                      SDValue &Offset, bool &isInc,
10058                                      SelectionDAG &DAG) {
10059   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
10060     return false;
10061
10062   Base = Ptr->getOperand(0);
10063   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10064     int RHSC = (int)RHS->getZExtValue();
10065     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
10066       assert(Ptr->getOpcode() == ISD::ADD);
10067       isInc = false;
10068       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
10069       return true;
10070     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
10071       isInc = Ptr->getOpcode() == ISD::ADD;
10072       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
10073       return true;
10074     }
10075   }
10076
10077   return false;
10078 }
10079
10080 /// getPreIndexedAddressParts - returns true by value, base pointer and
10081 /// offset pointer and addressing mode by reference if the node's address
10082 /// can be legally represented as pre-indexed load / store address.
10083 bool
10084 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
10085                                              SDValue &Offset,
10086                                              ISD::MemIndexedMode &AM,
10087                                              SelectionDAG &DAG) const {
10088   if (Subtarget->isThumb1Only())
10089     return false;
10090
10091   EVT VT;
10092   SDValue Ptr;
10093   bool isSEXTLoad = false;
10094   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10095     Ptr = LD->getBasePtr();
10096     VT  = LD->getMemoryVT();
10097     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10098   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10099     Ptr = ST->getBasePtr();
10100     VT  = ST->getMemoryVT();
10101   } else
10102     return false;
10103
10104   bool isInc;
10105   bool isLegal = false;
10106   if (Subtarget->isThumb2())
10107     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10108                                        Offset, isInc, DAG);
10109   else
10110     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10111                                         Offset, isInc, DAG);
10112   if (!isLegal)
10113     return false;
10114
10115   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
10116   return true;
10117 }
10118
10119 /// getPostIndexedAddressParts - returns true by value, base pointer and
10120 /// offset pointer and addressing mode by reference if this node can be
10121 /// combined with a load / store to form a post-indexed load / store.
10122 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
10123                                                    SDValue &Base,
10124                                                    SDValue &Offset,
10125                                                    ISD::MemIndexedMode &AM,
10126                                                    SelectionDAG &DAG) const {
10127   if (Subtarget->isThumb1Only())
10128     return false;
10129
10130   EVT VT;
10131   SDValue Ptr;
10132   bool isSEXTLoad = false;
10133   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10134     VT  = LD->getMemoryVT();
10135     Ptr = LD->getBasePtr();
10136     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10137   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10138     VT  = ST->getMemoryVT();
10139     Ptr = ST->getBasePtr();
10140   } else
10141     return false;
10142
10143   bool isInc;
10144   bool isLegal = false;
10145   if (Subtarget->isThumb2())
10146     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10147                                        isInc, DAG);
10148   else
10149     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10150                                         isInc, DAG);
10151   if (!isLegal)
10152     return false;
10153
10154   if (Ptr != Base) {
10155     // Swap base ptr and offset to catch more post-index load / store when
10156     // it's legal. In Thumb2 mode, offset must be an immediate.
10157     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
10158         !Subtarget->isThumb2())
10159       std::swap(Base, Offset);
10160
10161     // Post-indexed load / store update the base pointer.
10162     if (Ptr != Base)
10163       return false;
10164   }
10165
10166   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
10167   return true;
10168 }
10169
10170 void ARMTargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
10171                                                       APInt &KnownZero,
10172                                                       APInt &KnownOne,
10173                                                       const SelectionDAG &DAG,
10174                                                       unsigned Depth) const {
10175   unsigned BitWidth = KnownOne.getBitWidth();
10176   KnownZero = KnownOne = APInt(BitWidth, 0);
10177   switch (Op.getOpcode()) {
10178   default: break;
10179   case ARMISD::ADDC:
10180   case ARMISD::ADDE:
10181   case ARMISD::SUBC:
10182   case ARMISD::SUBE:
10183     // These nodes' second result is a boolean
10184     if (Op.getResNo() == 0)
10185       break;
10186     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
10187     break;
10188   case ARMISD::CMOV: {
10189     // Bits are known zero/one if known on the LHS and RHS.
10190     DAG.computeKnownBits(Op.getOperand(0), KnownZero, KnownOne, Depth+1);
10191     if (KnownZero == 0 && KnownOne == 0) return;
10192
10193     APInt KnownZeroRHS, KnownOneRHS;
10194     DAG.computeKnownBits(Op.getOperand(1), KnownZeroRHS, KnownOneRHS, Depth+1);
10195     KnownZero &= KnownZeroRHS;
10196     KnownOne  &= KnownOneRHS;
10197     return;
10198   }
10199   case ISD::INTRINSIC_W_CHAIN: {
10200     ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
10201     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
10202     switch (IntID) {
10203     default: return;
10204     case Intrinsic::arm_ldaex:
10205     case Intrinsic::arm_ldrex: {
10206       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
10207       unsigned MemBits = VT.getScalarType().getSizeInBits();
10208       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
10209       return;
10210     }
10211     }
10212   }
10213   }
10214 }
10215
10216 //===----------------------------------------------------------------------===//
10217 //                           ARM Inline Assembly Support
10218 //===----------------------------------------------------------------------===//
10219
10220 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
10221   // Looking for "rev" which is V6+.
10222   if (!Subtarget->hasV6Ops())
10223     return false;
10224
10225   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10226   std::string AsmStr = IA->getAsmString();
10227   SmallVector<StringRef, 4> AsmPieces;
10228   SplitString(AsmStr, AsmPieces, ";\n");
10229
10230   switch (AsmPieces.size()) {
10231   default: return false;
10232   case 1:
10233     AsmStr = AsmPieces[0];
10234     AsmPieces.clear();
10235     SplitString(AsmStr, AsmPieces, " \t,");
10236
10237     // rev $0, $1
10238     if (AsmPieces.size() == 3 &&
10239         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
10240         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
10241       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10242       if (Ty && Ty->getBitWidth() == 32)
10243         return IntrinsicLowering::LowerToByteSwap(CI);
10244     }
10245     break;
10246   }
10247
10248   return false;
10249 }
10250
10251 /// getConstraintType - Given a constraint letter, return the type of
10252 /// constraint it is for this target.
10253 ARMTargetLowering::ConstraintType
10254 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
10255   if (Constraint.size() == 1) {
10256     switch (Constraint[0]) {
10257     default:  break;
10258     case 'l': return C_RegisterClass;
10259     case 'w': return C_RegisterClass;
10260     case 'h': return C_RegisterClass;
10261     case 'x': return C_RegisterClass;
10262     case 't': return C_RegisterClass;
10263     case 'j': return C_Other; // Constant for movw.
10264       // An address with a single base register. Due to the way we
10265       // currently handle addresses it is the same as an 'r' memory constraint.
10266     case 'Q': return C_Memory;
10267     }
10268   } else if (Constraint.size() == 2) {
10269     switch (Constraint[0]) {
10270     default: break;
10271     // All 'U+' constraints are addresses.
10272     case 'U': return C_Memory;
10273     }
10274   }
10275   return TargetLowering::getConstraintType(Constraint);
10276 }
10277
10278 /// Examine constraint type and operand type and determine a weight value.
10279 /// This object must already have been set up with the operand type
10280 /// and the current alternative constraint selected.
10281 TargetLowering::ConstraintWeight
10282 ARMTargetLowering::getSingleConstraintMatchWeight(
10283     AsmOperandInfo &info, const char *constraint) const {
10284   ConstraintWeight weight = CW_Invalid;
10285   Value *CallOperandVal = info.CallOperandVal;
10286     // If we don't have a value, we can't do a match,
10287     // but allow it at the lowest weight.
10288   if (!CallOperandVal)
10289     return CW_Default;
10290   Type *type = CallOperandVal->getType();
10291   // Look at the constraint type.
10292   switch (*constraint) {
10293   default:
10294     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
10295     break;
10296   case 'l':
10297     if (type->isIntegerTy()) {
10298       if (Subtarget->isThumb())
10299         weight = CW_SpecificReg;
10300       else
10301         weight = CW_Register;
10302     }
10303     break;
10304   case 'w':
10305     if (type->isFloatingPointTy())
10306       weight = CW_Register;
10307     break;
10308   }
10309   return weight;
10310 }
10311
10312 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
10313 RCPair
10314 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10315                                                 MVT VT) const {
10316   if (Constraint.size() == 1) {
10317     // GCC ARM Constraint Letters
10318     switch (Constraint[0]) {
10319     case 'l': // Low regs or general regs.
10320       if (Subtarget->isThumb())
10321         return RCPair(0U, &ARM::tGPRRegClass);
10322       return RCPair(0U, &ARM::GPRRegClass);
10323     case 'h': // High regs or no regs.
10324       if (Subtarget->isThumb())
10325         return RCPair(0U, &ARM::hGPRRegClass);
10326       break;
10327     case 'r':
10328       return RCPair(0U, &ARM::GPRRegClass);
10329     case 'w':
10330       if (VT == MVT::Other)
10331         break;
10332       if (VT == MVT::f32)
10333         return RCPair(0U, &ARM::SPRRegClass);
10334       if (VT.getSizeInBits() == 64)
10335         return RCPair(0U, &ARM::DPRRegClass);
10336       if (VT.getSizeInBits() == 128)
10337         return RCPair(0U, &ARM::QPRRegClass);
10338       break;
10339     case 'x':
10340       if (VT == MVT::Other)
10341         break;
10342       if (VT == MVT::f32)
10343         return RCPair(0U, &ARM::SPR_8RegClass);
10344       if (VT.getSizeInBits() == 64)
10345         return RCPair(0U, &ARM::DPR_8RegClass);
10346       if (VT.getSizeInBits() == 128)
10347         return RCPair(0U, &ARM::QPR_8RegClass);
10348       break;
10349     case 't':
10350       if (VT == MVT::f32)
10351         return RCPair(0U, &ARM::SPRRegClass);
10352       break;
10353     }
10354   }
10355   if (StringRef("{cc}").equals_lower(Constraint))
10356     return std::make_pair(unsigned(ARM::CPSR), &ARM::CCRRegClass);
10357
10358   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10359 }
10360
10361 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10362 /// vector.  If it is invalid, don't add anything to Ops.
10363 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10364                                                      std::string &Constraint,
10365                                                      std::vector<SDValue>&Ops,
10366                                                      SelectionDAG &DAG) const {
10367   SDValue Result;
10368
10369   // Currently only support length 1 constraints.
10370   if (Constraint.length() != 1) return;
10371
10372   char ConstraintLetter = Constraint[0];
10373   switch (ConstraintLetter) {
10374   default: break;
10375   case 'j':
10376   case 'I': case 'J': case 'K': case 'L':
10377   case 'M': case 'N': case 'O':
10378     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
10379     if (!C)
10380       return;
10381
10382     int64_t CVal64 = C->getSExtValue();
10383     int CVal = (int) CVal64;
10384     // None of these constraints allow values larger than 32 bits.  Check
10385     // that the value fits in an int.
10386     if (CVal != CVal64)
10387       return;
10388
10389     switch (ConstraintLetter) {
10390       case 'j':
10391         // Constant suitable for movw, must be between 0 and
10392         // 65535.
10393         if (Subtarget->hasV6T2Ops())
10394           if (CVal >= 0 && CVal <= 65535)
10395             break;
10396         return;
10397       case 'I':
10398         if (Subtarget->isThumb1Only()) {
10399           // This must be a constant between 0 and 255, for ADD
10400           // immediates.
10401           if (CVal >= 0 && CVal <= 255)
10402             break;
10403         } else if (Subtarget->isThumb2()) {
10404           // A constant that can be used as an immediate value in a
10405           // data-processing instruction.
10406           if (ARM_AM::getT2SOImmVal(CVal) != -1)
10407             break;
10408         } else {
10409           // A constant that can be used as an immediate value in a
10410           // data-processing instruction.
10411           if (ARM_AM::getSOImmVal(CVal) != -1)
10412             break;
10413         }
10414         return;
10415
10416       case 'J':
10417         if (Subtarget->isThumb()) {  // FIXME thumb2
10418           // This must be a constant between -255 and -1, for negated ADD
10419           // immediates. This can be used in GCC with an "n" modifier that
10420           // prints the negated value, for use with SUB instructions. It is
10421           // not useful otherwise but is implemented for compatibility.
10422           if (CVal >= -255 && CVal <= -1)
10423             break;
10424         } else {
10425           // This must be a constant between -4095 and 4095. It is not clear
10426           // what this constraint is intended for. Implemented for
10427           // compatibility with GCC.
10428           if (CVal >= -4095 && CVal <= 4095)
10429             break;
10430         }
10431         return;
10432
10433       case 'K':
10434         if (Subtarget->isThumb1Only()) {
10435           // A 32-bit value where only one byte has a nonzero value. Exclude
10436           // zero to match GCC. This constraint is used by GCC internally for
10437           // constants that can be loaded with a move/shift combination.
10438           // It is not useful otherwise but is implemented for compatibility.
10439           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
10440             break;
10441         } else if (Subtarget->isThumb2()) {
10442           // A constant whose bitwise inverse can be used as an immediate
10443           // value in a data-processing instruction. This can be used in GCC
10444           // with a "B" modifier that prints the inverted value, for use with
10445           // BIC and MVN instructions. It is not useful otherwise but is
10446           // implemented for compatibility.
10447           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
10448             break;
10449         } else {
10450           // A constant whose bitwise inverse can be used as an immediate
10451           // value in a data-processing instruction. This can be used in GCC
10452           // with a "B" modifier that prints the inverted value, for use with
10453           // BIC and MVN instructions. It is not useful otherwise but is
10454           // implemented for compatibility.
10455           if (ARM_AM::getSOImmVal(~CVal) != -1)
10456             break;
10457         }
10458         return;
10459
10460       case 'L':
10461         if (Subtarget->isThumb1Only()) {
10462           // This must be a constant between -7 and 7,
10463           // for 3-operand ADD/SUB immediate instructions.
10464           if (CVal >= -7 && CVal < 7)
10465             break;
10466         } else if (Subtarget->isThumb2()) {
10467           // A constant whose negation can be used as an immediate value in a
10468           // data-processing instruction. This can be used in GCC with an "n"
10469           // modifier that prints the negated value, for use with SUB
10470           // instructions. It is not useful otherwise but is implemented for
10471           // compatibility.
10472           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
10473             break;
10474         } else {
10475           // A constant whose negation can be used as an immediate value in a
10476           // data-processing instruction. This can be used in GCC with an "n"
10477           // modifier that prints the negated value, for use with SUB
10478           // instructions. It is not useful otherwise but is implemented for
10479           // compatibility.
10480           if (ARM_AM::getSOImmVal(-CVal) != -1)
10481             break;
10482         }
10483         return;
10484
10485       case 'M':
10486         if (Subtarget->isThumb()) { // FIXME thumb2
10487           // This must be a multiple of 4 between 0 and 1020, for
10488           // ADD sp + immediate.
10489           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
10490             break;
10491         } else {
10492           // A power of two or a constant between 0 and 32.  This is used in
10493           // GCC for the shift amount on shifted register operands, but it is
10494           // useful in general for any shift amounts.
10495           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
10496             break;
10497         }
10498         return;
10499
10500       case 'N':
10501         if (Subtarget->isThumb()) {  // FIXME thumb2
10502           // This must be a constant between 0 and 31, for shift amounts.
10503           if (CVal >= 0 && CVal <= 31)
10504             break;
10505         }
10506         return;
10507
10508       case 'O':
10509         if (Subtarget->isThumb()) {  // FIXME thumb2
10510           // This must be a multiple of 4 between -508 and 508, for
10511           // ADD/SUB sp = sp + immediate.
10512           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
10513             break;
10514         }
10515         return;
10516     }
10517     Result = DAG.getTargetConstant(CVal, Op.getValueType());
10518     break;
10519   }
10520
10521   if (Result.getNode()) {
10522     Ops.push_back(Result);
10523     return;
10524   }
10525   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10526 }
10527
10528 SDValue ARMTargetLowering::LowerDivRem(SDValue Op, SelectionDAG &DAG) const {
10529   assert(Subtarget->isTargetAEABI() && "Register-based DivRem lowering only");
10530   unsigned Opcode = Op->getOpcode();
10531   assert((Opcode == ISD::SDIVREM || Opcode == ISD::UDIVREM) &&
10532       "Invalid opcode for Div/Rem lowering");
10533   bool isSigned = (Opcode == ISD::SDIVREM);
10534   EVT VT = Op->getValueType(0);
10535   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
10536
10537   RTLIB::Libcall LC;
10538   switch (VT.getSimpleVT().SimpleTy) {
10539   default: llvm_unreachable("Unexpected request for libcall!");
10540   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
10541   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
10542   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
10543   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
10544   }
10545
10546   SDValue InChain = DAG.getEntryNode();
10547
10548   TargetLowering::ArgListTy Args;
10549   TargetLowering::ArgListEntry Entry;
10550   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
10551     EVT ArgVT = Op->getOperand(i).getValueType();
10552     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
10553     Entry.Node = Op->getOperand(i);
10554     Entry.Ty = ArgTy;
10555     Entry.isSExt = isSigned;
10556     Entry.isZExt = !isSigned;
10557     Args.push_back(Entry);
10558   }
10559
10560   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
10561                                          getPointerTy());
10562
10563   Type *RetTy = (Type*)StructType::get(Ty, Ty, NULL);
10564
10565   SDLoc dl(Op);
10566   TargetLowering::CallLoweringInfo CLI(DAG);
10567   CLI.setDebugLoc(dl).setChain(InChain)
10568     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
10569     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
10570
10571   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
10572   return CallInfo.first;
10573 }
10574
10575 SDValue
10576 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
10577   assert(Subtarget->isTargetWindows() && "unsupported target platform");
10578   SDLoc DL(Op);
10579
10580   // Get the inputs.
10581   SDValue Chain = Op.getOperand(0);
10582   SDValue Size  = Op.getOperand(1);
10583
10584   SDValue Words = DAG.getNode(ISD::SRL, DL, MVT::i32, Size,
10585                               DAG.getConstant(2, MVT::i32));
10586
10587   SDValue Flag;
10588   Chain = DAG.getCopyToReg(Chain, DL, ARM::R4, Words, Flag);
10589   Flag = Chain.getValue(1);
10590
10591   SDVTList NodeTys = DAG.getVTList(MVT::i32, MVT::Glue);
10592   Chain = DAG.getNode(ARMISD::WIN__CHKSTK, DL, NodeTys, Chain, Flag);
10593
10594   SDValue NewSP = DAG.getCopyFromReg(Chain, DL, ARM::SP, MVT::i32);
10595   Chain = NewSP.getValue(1);
10596
10597   SDValue Ops[2] = { NewSP, Chain };
10598   return DAG.getMergeValues(Ops, DL);
10599 }
10600
10601 bool
10602 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
10603   // The ARM target isn't yet aware of offsets.
10604   return false;
10605 }
10606
10607 bool ARM::isBitFieldInvertedMask(unsigned v) {
10608   if (v == 0xffffffff)
10609     return false;
10610
10611   // there can be 1's on either or both "outsides", all the "inside"
10612   // bits must be 0's
10613   unsigned TO = CountTrailingOnes_32(v);
10614   unsigned LO = CountLeadingOnes_32(v);
10615   v = (v >> TO) << TO;
10616   v = (v << LO) >> LO;
10617   return v == 0;
10618 }
10619
10620 /// isFPImmLegal - Returns true if the target can instruction select the
10621 /// specified FP immediate natively. If false, the legalizer will
10622 /// materialize the FP immediate as a load from a constant pool.
10623 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
10624   if (!Subtarget->hasVFP3())
10625     return false;
10626   if (VT == MVT::f32)
10627     return ARM_AM::getFP32Imm(Imm) != -1;
10628   if (VT == MVT::f64)
10629     return ARM_AM::getFP64Imm(Imm) != -1;
10630   return false;
10631 }
10632
10633 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
10634 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
10635 /// specified in the intrinsic calls.
10636 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
10637                                            const CallInst &I,
10638                                            unsigned Intrinsic) const {
10639   switch (Intrinsic) {
10640   case Intrinsic::arm_neon_vld1:
10641   case Intrinsic::arm_neon_vld2:
10642   case Intrinsic::arm_neon_vld3:
10643   case Intrinsic::arm_neon_vld4:
10644   case Intrinsic::arm_neon_vld2lane:
10645   case Intrinsic::arm_neon_vld3lane:
10646   case Intrinsic::arm_neon_vld4lane: {
10647     Info.opc = ISD::INTRINSIC_W_CHAIN;
10648     // Conservatively set memVT to the entire set of vectors loaded.
10649     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
10650     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10651     Info.ptrVal = I.getArgOperand(0);
10652     Info.offset = 0;
10653     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10654     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10655     Info.vol = false; // volatile loads with NEON intrinsics not supported
10656     Info.readMem = true;
10657     Info.writeMem = false;
10658     return true;
10659   }
10660   case Intrinsic::arm_neon_vst1:
10661   case Intrinsic::arm_neon_vst2:
10662   case Intrinsic::arm_neon_vst3:
10663   case Intrinsic::arm_neon_vst4:
10664   case Intrinsic::arm_neon_vst2lane:
10665   case Intrinsic::arm_neon_vst3lane:
10666   case Intrinsic::arm_neon_vst4lane: {
10667     Info.opc = ISD::INTRINSIC_VOID;
10668     // Conservatively set memVT to the entire set of vectors stored.
10669     unsigned NumElts = 0;
10670     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
10671       Type *ArgTy = I.getArgOperand(ArgI)->getType();
10672       if (!ArgTy->isVectorTy())
10673         break;
10674       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
10675     }
10676     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10677     Info.ptrVal = I.getArgOperand(0);
10678     Info.offset = 0;
10679     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10680     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10681     Info.vol = false; // volatile stores with NEON intrinsics not supported
10682     Info.readMem = false;
10683     Info.writeMem = true;
10684     return true;
10685   }
10686   case Intrinsic::arm_ldaex:
10687   case Intrinsic::arm_ldrex: {
10688     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
10689     Info.opc = ISD::INTRINSIC_W_CHAIN;
10690     Info.memVT = MVT::getVT(PtrTy->getElementType());
10691     Info.ptrVal = I.getArgOperand(0);
10692     Info.offset = 0;
10693     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
10694     Info.vol = true;
10695     Info.readMem = true;
10696     Info.writeMem = false;
10697     return true;
10698   }
10699   case Intrinsic::arm_stlex:
10700   case Intrinsic::arm_strex: {
10701     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
10702     Info.opc = ISD::INTRINSIC_W_CHAIN;
10703     Info.memVT = MVT::getVT(PtrTy->getElementType());
10704     Info.ptrVal = I.getArgOperand(1);
10705     Info.offset = 0;
10706     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
10707     Info.vol = true;
10708     Info.readMem = false;
10709     Info.writeMem = true;
10710     return true;
10711   }
10712   case Intrinsic::arm_stlexd:
10713   case Intrinsic::arm_strexd: {
10714     Info.opc = ISD::INTRINSIC_W_CHAIN;
10715     Info.memVT = MVT::i64;
10716     Info.ptrVal = I.getArgOperand(2);
10717     Info.offset = 0;
10718     Info.align = 8;
10719     Info.vol = true;
10720     Info.readMem = false;
10721     Info.writeMem = true;
10722     return true;
10723   }
10724   case Intrinsic::arm_ldaexd:
10725   case Intrinsic::arm_ldrexd: {
10726     Info.opc = ISD::INTRINSIC_W_CHAIN;
10727     Info.memVT = MVT::i64;
10728     Info.ptrVal = I.getArgOperand(0);
10729     Info.offset = 0;
10730     Info.align = 8;
10731     Info.vol = true;
10732     Info.readMem = true;
10733     Info.writeMem = false;
10734     return true;
10735   }
10736   default:
10737     break;
10738   }
10739
10740   return false;
10741 }
10742
10743 /// \brief Returns true if it is beneficial to convert a load of a constant
10744 /// to just the constant itself.
10745 bool ARMTargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
10746                                                           Type *Ty) const {
10747   assert(Ty->isIntegerTy());
10748
10749   unsigned Bits = Ty->getPrimitiveSizeInBits();
10750   if (Bits == 0 || Bits > 32)
10751     return false;
10752   return true;
10753 }
10754
10755 bool ARMTargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
10756   // Loads and stores less than 64-bits are already atomic; ones above that
10757   // are doomed anyway, so defer to the default libcall and blame the OS when
10758   // things go wrong. Cortex M doesn't have ldrexd/strexd though, so don't emit
10759   // anything for those.
10760   bool IsMClass = Subtarget->isMClass();
10761   if (StoreInst *SI = dyn_cast<StoreInst>(Inst)) {
10762     unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
10763     return Size == 64 && !IsMClass;
10764   } else if (LoadInst *LI = dyn_cast<LoadInst>(Inst)) {
10765     return LI->getType()->getPrimitiveSizeInBits() == 64 && !IsMClass;
10766   }
10767
10768   // For the real atomic operations, we have ldrex/strex up to 32 bits,
10769   // and up to 64 bits on the non-M profiles
10770   unsigned AtomicLimit = IsMClass ? 32 : 64;
10771   return Inst->getType()->getPrimitiveSizeInBits() <= AtomicLimit;
10772 }
10773
10774 Value *ARMTargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
10775                                          AtomicOrdering Ord) const {
10776   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10777   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
10778   bool IsAcquire =
10779       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
10780
10781   // Since i64 isn't legal and intrinsics don't get type-lowered, the ldrexd
10782   // intrinsic must return {i32, i32} and we have to recombine them into a
10783   // single i64 here.
10784   if (ValTy->getPrimitiveSizeInBits() == 64) {
10785     Intrinsic::ID Int =
10786         IsAcquire ? Intrinsic::arm_ldaexd : Intrinsic::arm_ldrexd;
10787     Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int);
10788
10789     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
10790     Value *LoHi = Builder.CreateCall(Ldrex, Addr, "lohi");
10791
10792     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
10793     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
10794     if (!Subtarget->isLittle())
10795       std::swap (Lo, Hi);
10796     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
10797     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
10798     return Builder.CreateOr(
10799         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 32)), "val64");
10800   }
10801
10802   Type *Tys[] = { Addr->getType() };
10803   Intrinsic::ID Int = IsAcquire ? Intrinsic::arm_ldaex : Intrinsic::arm_ldrex;
10804   Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int, Tys);
10805
10806   return Builder.CreateTruncOrBitCast(
10807       Builder.CreateCall(Ldrex, Addr),
10808       cast<PointerType>(Addr->getType())->getElementType());
10809 }
10810
10811 Value *ARMTargetLowering::emitStoreConditional(IRBuilder<> &Builder, Value *Val,
10812                                                Value *Addr,
10813                                                AtomicOrdering Ord) const {
10814   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10815   bool IsRelease =
10816       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
10817
10818   // Since the intrinsics must have legal type, the i64 intrinsics take two
10819   // parameters: "i32, i32". We must marshal Val into the appropriate form
10820   // before the call.
10821   if (Val->getType()->getPrimitiveSizeInBits() == 64) {
10822     Intrinsic::ID Int =
10823         IsRelease ? Intrinsic::arm_stlexd : Intrinsic::arm_strexd;
10824     Function *Strex = Intrinsic::getDeclaration(M, Int);
10825     Type *Int32Ty = Type::getInt32Ty(M->getContext());
10826
10827     Value *Lo = Builder.CreateTrunc(Val, Int32Ty, "lo");
10828     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 32), Int32Ty, "hi");
10829     if (!Subtarget->isLittle())
10830       std::swap (Lo, Hi);
10831     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
10832     return Builder.CreateCall3(Strex, Lo, Hi, Addr);
10833   }
10834
10835   Intrinsic::ID Int = IsRelease ? Intrinsic::arm_stlex : Intrinsic::arm_strex;
10836   Type *Tys[] = { Addr->getType() };
10837   Function *Strex = Intrinsic::getDeclaration(M, Int, Tys);
10838
10839   return Builder.CreateCall2(
10840       Strex, Builder.CreateZExtOrBitCast(
10841                  Val, Strex->getFunctionType()->getParamType(0)),
10842       Addr);
10843 }
10844
10845 enum HABaseType {
10846   HA_UNKNOWN = 0,
10847   HA_FLOAT,
10848   HA_DOUBLE,
10849   HA_VECT64,
10850   HA_VECT128
10851 };
10852
10853 static bool isHomogeneousAggregate(Type *Ty, HABaseType &Base,
10854                                    uint64_t &Members) {
10855   if (const StructType *ST = dyn_cast<StructType>(Ty)) {
10856     for (unsigned i = 0; i < ST->getNumElements(); ++i) {
10857       uint64_t SubMembers = 0;
10858       if (!isHomogeneousAggregate(ST->getElementType(i), Base, SubMembers))
10859         return false;
10860       Members += SubMembers;
10861     }
10862   } else if (const ArrayType *AT = dyn_cast<ArrayType>(Ty)) {
10863     uint64_t SubMembers = 0;
10864     if (!isHomogeneousAggregate(AT->getElementType(), Base, SubMembers))
10865       return false;
10866     Members += SubMembers * AT->getNumElements();
10867   } else if (Ty->isFloatTy()) {
10868     if (Base != HA_UNKNOWN && Base != HA_FLOAT)
10869       return false;
10870     Members = 1;
10871     Base = HA_FLOAT;
10872   } else if (Ty->isDoubleTy()) {
10873     if (Base != HA_UNKNOWN && Base != HA_DOUBLE)
10874       return false;
10875     Members = 1;
10876     Base = HA_DOUBLE;
10877   } else if (const VectorType *VT = dyn_cast<VectorType>(Ty)) {
10878     Members = 1;
10879     switch (Base) {
10880     case HA_FLOAT:
10881     case HA_DOUBLE:
10882       return false;
10883     case HA_VECT64:
10884       return VT->getBitWidth() == 64;
10885     case HA_VECT128:
10886       return VT->getBitWidth() == 128;
10887     case HA_UNKNOWN:
10888       switch (VT->getBitWidth()) {
10889       case 64:
10890         Base = HA_VECT64;
10891         return true;
10892       case 128:
10893         Base = HA_VECT128;
10894         return true;
10895       default:
10896         return false;
10897       }
10898     }
10899   }
10900
10901   return (Members > 0 && Members <= 4);
10902 }
10903
10904 /// \brief Return true if a type is an AAPCS-VFP homogeneous aggregate.
10905 bool ARMTargetLowering::functionArgumentNeedsConsecutiveRegisters(
10906     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
10907   if (getEffectiveCallingConv(CallConv, isVarArg) !=
10908       CallingConv::ARM_AAPCS_VFP)
10909     return false;
10910
10911   HABaseType Base = HA_UNKNOWN;
10912   uint64_t Members = 0;
10913   bool result = isHomogeneousAggregate(Ty, Base, Members);
10914   DEBUG(dbgs() << "isHA: " << result << " "; Ty->dump(); dbgs() << "\n");
10915   return result;
10916 }