lib/Target/ARM/ARMFrameLowering.cpp

   1 //===-- ARMFrameLowering.cpp - ARM Frame Information ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of TargetFrameLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMFrameLowering.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "MCTargetDesc/ARMAddressingModes.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/RegisterScavenging.h"
  24 #include "llvm/IR/CallingConv.h"
  25 #include "llvm/IR/Function.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28
  29 using namespace llvm;
  30
  31 static cl::opt<bool>
  32 SpillAlignedNEONRegs("align-neon-spills", cl::Hidden, cl::init(true),
  33                      cl::desc("Align ARM NEON spills in prolog and epilog"));
  34
  35 static MachineBasicBlock::iterator
  36 skipAlignedDPRCS2Spills(MachineBasicBlock::iterator MI,
  37                         unsigned NumAlignedDPRCS2Regs);
  38
  39 /// hasFP - Return true if the specified function should have a dedicated frame
  40 /// pointer register.  This is true if the function has variable sized allocas
  41 /// or if frame pointer elimination is disabled.
  42 bool ARMFrameLowering::hasFP(const MachineFunction &MF) const {
  43   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
  44
  45   // iOS requires FP not to be clobbered for backtracing purpose.
  46   if (STI.isTargetIOS())
  47     return true;
  48
  49   const MachineFrameInfo *MFI = MF.getFrameInfo();
  50   // Always eliminate non-leaf frame pointers.
  51   return ((MF.getTarget().Options.DisableFramePointerElim(MF) &&
  52            MFI->hasCalls()) ||
  53           RegInfo->needsStackRealignment(MF) ||
  54           MFI->hasVarSizedObjects() ||
  55           MFI->isFrameAddressTaken());
  56 }
  57
  58 /// hasReservedCallFrame - Under normal circumstances, when a frame pointer is
  59 /// not required, we reserve argument space for call sites in the function
  60 /// immediately on entry to the current function.  This eliminates the need for
  61 /// add/sub sp brackets around call sites.  Returns true if the call frame is
  62 /// included as part of the stack frame.
  63 bool ARMFrameLowering::hasReservedCallFrame(const MachineFunction &MF) const {
  64   const MachineFrameInfo *FFI = MF.getFrameInfo();
  65   unsigned CFSize = FFI->getMaxCallFrameSize();
  66   // It's not always a good idea to include the call frame as part of the
  67   // stack frame. ARM (especially Thumb) has small immediate offset to
  68   // address the stack frame. So a large call frame can cause poor codegen
  69   // and may even makes it impossible to scavenge a register.
  70   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
  71     return false;
  72
  73   return !MF.getFrameInfo()->hasVarSizedObjects();
  74 }
  75
  76 /// canSimplifyCallFramePseudos - If there is a reserved call frame, the
  77 /// call frame pseudos can be simplified.  Unlike most targets, having a FP
  78 /// is not sufficient here since we still may reference some objects via SP
  79 /// even when FP is available in Thumb2 mode.
  80 bool
  81 ARMFrameLowering::canSimplifyCallFramePseudos(const MachineFunction &MF) const {
  82   return hasReservedCallFrame(MF) || MF.getFrameInfo()->hasVarSizedObjects();
  83 }
  84
  85 static bool isCalleeSavedRegister(unsigned Reg, const uint16_t *CSRegs) {
  86   for (unsigned i = 0; CSRegs[i]; ++i)
  87     if (Reg == CSRegs[i])
  88       return true;
  89   return false;
  90 }
  91
  92 static bool isCSRestore(MachineInstr *MI,
  93                         const ARMBaseInstrInfo &TII,
  94                         const uint16_t *CSRegs) {
  95   // Integer spill area is handled with "pop".
  96   if (MI->getOpcode() == ARM::LDMIA_RET ||
  97       MI->getOpcode() == ARM::t2LDMIA_RET ||
  98       MI->getOpcode() == ARM::LDMIA_UPD ||
  99       MI->getOpcode() == ARM::t2LDMIA_UPD ||
 100       MI->getOpcode() == ARM::VLDMDIA_UPD) {
 101     // The first two operands are predicates. The last two are
 102     // imp-def and imp-use of SP. Check everything in between.
 103     for (int i = 5, e = MI->getNumOperands(); i != e; ++i)
 104       if (!isCalleeSavedRegister(MI->getOperand(i).getReg(), CSRegs))
 105         return false;
 106     return true;
 107   }
 108   if ((MI->getOpcode() == ARM::LDR_POST_IMM ||
 109        MI->getOpcode() == ARM::LDR_POST_REG ||
 110        MI->getOpcode() == ARM::t2LDR_POST) &&
 111       isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs) &&
 112       MI->getOperand(1).getReg() == ARM::SP)
 113     return true;
 114
 115   return false;
 116 }
 117
 118 static void
 119 emitSPUpdate(bool isARM,
 120              MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 121              DebugLoc dl, const ARMBaseInstrInfo &TII,
 122              int NumBytes, unsigned MIFlags = MachineInstr::NoFlags) {
 123   if (isARM)
 124     emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
 125                             ARMCC::AL, 0, TII, MIFlags);
 126   else
 127     emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
 128                            ARMCC::AL, 0, TII, MIFlags);
 129 }
 130
 131 void ARMFrameLowering::emitPrologue(MachineFunction &MF) const {
 132   MachineBasicBlock &MBB = MF.front();
 133   MachineBasicBlock::iterator MBBI = MBB.begin();
 134   MachineFrameInfo  *MFI = MF.getFrameInfo();
 135   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 136   const ARMBaseRegisterInfo *RegInfo =
 137     static_cast<const ARMBaseRegisterInfo*>(MF.getTarget().getRegisterInfo());
 138   const ARMBaseInstrInfo &TII =
 139     *static_cast<const ARMBaseInstrInfo*>(MF.getTarget().getInstrInfo());
 140   assert(!AFI->isThumb1OnlyFunction() &&
 141          "This emitPrologue does not support Thumb1!");
 142   bool isARM = !AFI->isThumbFunction();
 143   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 144   unsigned NumBytes = MFI->getStackSize();
 145   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 146   DebugLoc dl = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 147   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 148
 149   // Determine the sizes of each callee-save spill areas and record which frame
 150   // belongs to which callee-save spill areas.
 151   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 152   int FramePtrSpillFI = 0;
 153   int D8SpillFI = 0;
 154
 155   // All calls are tail calls in GHC calling conv, and functions have no
 156   // prologue/epilogue.
 157   if (MF.getFunction()->getCallingConv() == CallingConv::GHC)
 158     return;
 159
 160   // Allocate the vararg register save area. This is not counted in NumBytes.
 161   if (VARegSaveSize)
 162     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -VARegSaveSize,
 163                  MachineInstr::FrameSetup);
 164
 165   if (!AFI->hasStackFrame()) {
 166     if (NumBytes != 0)
 167       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes,
 168                    MachineInstr::FrameSetup);
 169     return;
 170   }
 171
 172   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 173     unsigned Reg = CSI[i].getReg();
 174     int FI = CSI[i].getFrameIdx();
 175     switch (Reg) {
 176     case ARM::R4:
 177     case ARM::R5:
 178     case ARM::R6:
 179     case ARM::R7:
 180     case ARM::LR:
 181       if (Reg == FramePtr)
 182         FramePtrSpillFI = FI;
 183       AFI->addGPRCalleeSavedArea1Frame(FI);
 184       GPRCS1Size += 4;
 185       break;
 186     case ARM::R8:
 187     case ARM::R9:
 188     case ARM::R10:
 189     case ARM::R11:
 190       if (Reg == FramePtr)
 191         FramePtrSpillFI = FI;
 192       if (STI.isTargetIOS()) {
 193         AFI->addGPRCalleeSavedArea2Frame(FI);
 194         GPRCS2Size += 4;
 195       } else {
 196         AFI->addGPRCalleeSavedArea1Frame(FI);
 197         GPRCS1Size += 4;
 198       }
 199       break;
 200     default:
 201       // This is a DPR. Exclude the aligned DPRCS2 spills.
 202       if (Reg == ARM::D8)
 203         D8SpillFI = FI;
 204       if (Reg < ARM::D8 || Reg >= ARM::D8 + AFI->getNumAlignedDPRCS2Regs()) {
 205         AFI->addDPRCalleeSavedAreaFrame(FI);
 206         DPRCSSize += 8;
 207       }
 208     }
 209   }
 210
 211   // Move past area 1.
 212   if (GPRCS1Size > 0) MBBI++;
 213
 214   // Set FP to point to the stack slot that contains the previous FP.
 215   // For iOS, FP is R7, which has now been stored in spill area 1.
 216   // Otherwise, if this is not iOS, all the callee-saved registers go
 217   // into spill area 1, including the FP in R11.  In either case, it is
 218   // now safe to emit this assignment.
 219   bool HasFP = hasFP(MF);
 220   if (HasFP) {
 221     unsigned ADDriOpc = !AFI->isThumbFunction() ? ARM::ADDri : ARM::t2ADDri;
 222     MachineInstrBuilder MIB =
 223       BuildMI(MBB, MBBI, dl, TII.get(ADDriOpc), FramePtr)
 224       .addFrameIndex(FramePtrSpillFI).addImm(0)
 225       .setMIFlag(MachineInstr::FrameSetup);
 226     AddDefaultCC(AddDefaultPred(MIB));
 227   }
 228
 229   // Move past area 2.
 230   if (GPRCS2Size > 0) MBBI++;
 231
 232   // Determine starting offsets of spill areas.
 233   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 234   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 235   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 236   if (HasFP)
 237     AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) +
 238                                 NumBytes);
 239   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 240   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 241   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 242
 243   // Move past area 3.
 244   if (DPRCSSize > 0) {
 245     MBBI++;
 246     // Since vpush register list cannot have gaps, there may be multiple vpush
 247     // instructions in the prologue.
 248     while (MBBI->getOpcode() == ARM::VSTMDDB_UPD)
 249       MBBI++;
 250   }
 251
 252   // Move past the aligned DPRCS2 area.
 253   if (AFI->getNumAlignedDPRCS2Regs() > 0) {
 254     MBBI = skipAlignedDPRCS2Spills(MBBI, AFI->getNumAlignedDPRCS2Regs());
 255     // The code inserted by emitAlignedDPRCS2Spills realigns the stack, and
 256     // leaves the stack pointer pointing to the DPRCS2 area.
 257     //
 258     // Adjust NumBytes to represent the stack slots below the DPRCS2 area.
 259     NumBytes += MFI->getObjectOffset(D8SpillFI);
 260   } else
 261     NumBytes = DPRCSOffset;
 262
 263   if (NumBytes) {
 264     // Adjust SP after all the callee-save spills.
 265     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes,
 266                  MachineInstr::FrameSetup);
 267     if (HasFP && isARM)
 268       // Restore from fp only in ARM mode: e.g. sub sp, r7, #24
 269       // Note it's not safe to do this in Thumb2 mode because it would have
 270       // taken two instructions:
 271       // mov sp, r7
 272       // sub sp, #24
 273       // If an interrupt is taken between the two instructions, then sp is in
 274       // an inconsistent state (pointing to the middle of callee-saved area).
 275       // The interrupt handler can end up clobbering the registers.
 276       AFI->setShouldRestoreSPFromFP(true);
 277   }
 278
 279   if (STI.isTargetELF() && hasFP(MF))
 280     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 281                              AFI->getFramePtrSpillOffset());
 282
 283   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 284   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 285   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 286
 287   // If we need dynamic stack realignment, do it here. Be paranoid and make
 288   // sure if we also have VLAs, we have a base pointer for frame access.
 289   // If aligned NEON registers were spilled, the stack has already been
 290   // realigned.
 291   if (!AFI->getNumAlignedDPRCS2Regs() && RegInfo->needsStackRealignment(MF)) {
 292     unsigned MaxAlign = MFI->getMaxAlignment();
 293     assert (!AFI->isThumb1OnlyFunction());
 294     if (!AFI->isThumbFunction()) {
 295       // Emit bic sp, sp, MaxAlign
 296       AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl,
 297                                           TII.get(ARM::BICri), ARM::SP)
 298                                   .addReg(ARM::SP, RegState::Kill)
 299                                   .addImm(MaxAlign-1)));
 300     } else {
 301       // We cannot use sp as source/dest register here, thus we're emitting the
 302       // following sequence:
 303       // mov r4, sp
 304       // bic r4, r4, MaxAlign
 305       // mov sp, r4
 306       // FIXME: It will be better just to find spare register here.
 307       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::R4)
 308         .addReg(ARM::SP, RegState::Kill));
 309       AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl,
 310                                           TII.get(ARM::t2BICri), ARM::R4)
 311                                   .addReg(ARM::R4, RegState::Kill)
 312                                   .addImm(MaxAlign-1)));
 313       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::SP)
 314         .addReg(ARM::R4, RegState::Kill));
 315     }
 316
 317     AFI->setShouldRestoreSPFromFP(true);
 318   }
 319
 320   // If we need a base pointer, set it up here. It's whatever the value
 321   // of the stack pointer is at this point. Any variable size objects
 322   // will be allocated after this, so we can still use the base pointer
 323   // to reference locals.
 324   // FIXME: Clarify FrameSetup flags here.
 325   if (RegInfo->hasBasePointer(MF)) {
 326     if (isARM)
 327       BuildMI(MBB, MBBI, dl,
 328               TII.get(ARM::MOVr), RegInfo->getBaseRegister())
 329         .addReg(ARM::SP)
 330         .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
 331     else
 332       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 333                              RegInfo->getBaseRegister())
 334         .addReg(ARM::SP));
 335   }
 336
 337   // If the frame has variable sized objects then the epilogue must restore
 338   // the sp from fp. We can assume there's an FP here since hasFP already
 339   // checks for hasVarSizedObjects.
 340   if (MFI->hasVarSizedObjects())
 341     AFI->setShouldRestoreSPFromFP(true);
 342 }
 343
 344 void ARMFrameLowering::emitEpilogue(MachineFunction &MF,
 345                                     MachineBasicBlock &MBB) const {
 346   MachineBasicBlock::iterator MBBI = MBB.getLastNonDebugInstr();
 347   assert(MBBI->isReturn() && "Can only insert epilog into returning blocks");
 348   unsigned RetOpcode = MBBI->getOpcode();
 349   DebugLoc dl = MBBI->getDebugLoc();
 350   MachineFrameInfo *MFI = MF.getFrameInfo();
 351   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 352   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
 353   const ARMBaseInstrInfo &TII =
 354     *static_cast<const ARMBaseInstrInfo*>(MF.getTarget().getInstrInfo());
 355   assert(!AFI->isThumb1OnlyFunction() &&
 356          "This emitEpilogue does not support Thumb1!");
 357   bool isARM = !AFI->isThumbFunction();
 358
 359   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 360   int NumBytes = (int)MFI->getStackSize();
 361   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 362
 363   // All calls are tail calls in GHC calling conv, and functions have no
 364   // prologue/epilogue.
 365   if (MF.getFunction()->getCallingConv() == CallingConv::GHC)
 366     return;
 367
 368   if (!AFI->hasStackFrame()) {
 369     if (NumBytes != 0)
 370       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
 371   } else {
 372     // Unwind MBBI to point to first LDR / VLDRD.
 373     const uint16_t *CSRegs = RegInfo->getCalleeSavedRegs();
 374     if (MBBI != MBB.begin()) {
 375       do
 376         --MBBI;
 377       while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
 378       if (!isCSRestore(MBBI, TII, CSRegs))
 379         ++MBBI;
 380     }
 381
 382     // Move SP to start of FP callee save spill area.
 383     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 384                  AFI->getGPRCalleeSavedArea2Size() +
 385                  AFI->getDPRCalleeSavedAreaSize());
 386
 387     // Reset SP based on frame pointer only if the stack frame extends beyond
 388     // frame pointer stack slot or target is ELF and the function has FP.
 389     if (AFI->shouldRestoreSPFromFP()) {
 390       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 391       if (NumBytes) {
 392         if (isARM)
 393           emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
 394                                   ARMCC::AL, 0, TII);
 395         else {
 396           // It's not possible to restore SP from FP in a single instruction.
 397           // For iOS, this looks like:
 398           // mov sp, r7
 399           // sub sp, #24
 400           // This is bad, if an interrupt is taken after the mov, sp is in an
 401           // inconsistent state.
 402           // Use the first callee-saved register as a scratch register.
 403           assert(MF.getRegInfo().isPhysRegUsed(ARM::R4) &&
 404                  "No scratch register to restore SP from FP!");
 405           emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::R4, FramePtr, -NumBytes,
 406                                  ARMCC::AL, 0, TII);
 407           AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 408                                  ARM::SP)
 409             .addReg(ARM::R4));
 410         }
 411       } else {
 412         // Thumb2 or ARM.
 413         if (isARM)
 414           BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP)
 415             .addReg(FramePtr).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
 416         else
 417           AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 418                                  ARM::SP)
 419             .addReg(FramePtr));
 420       }
 421     } else if (NumBytes)
 422       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
 423
 424     // Increment past our save areas.
 425     if (AFI->getDPRCalleeSavedAreaSize()) {
 426       MBBI++;
 427       // Since vpop register list cannot have gaps, there may be multiple vpop
 428       // instructions in the epilogue.
 429       while (MBBI->getOpcode() == ARM::VLDMDIA_UPD)
 430         MBBI++;
 431     }
 432     if (AFI->getGPRCalleeSavedArea2Size()) MBBI++;
 433     if (AFI->getGPRCalleeSavedArea1Size()) MBBI++;
 434   }
 435
 436   if (RetOpcode == ARM::TCRETURNdi || RetOpcode == ARM::TCRETURNri) {
 437     // Tail call return: adjust the stack pointer and jump to callee.
 438     MBBI = MBB.getLastNonDebugInstr();
 439     MachineOperand &JumpTarget = MBBI->getOperand(0);
 440
 441     // Jump to label or value in register.
 442     if (RetOpcode == ARM::TCRETURNdi) {
 443       unsigned TCOpcode = STI.isThumb() ?
 444                (STI.isTargetIOS() ? ARM::tTAILJMPd : ARM::tTAILJMPdND) :
 445                ARM::TAILJMPd;
 446       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(TCOpcode));
 447       if (JumpTarget.isGlobal())
 448         MIB.addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset(),
 449                              JumpTarget.getTargetFlags());
 450       else {
 451         assert(JumpTarget.isSymbol());
 452         MIB.addExternalSymbol(JumpTarget.getSymbolName(),
 453                               JumpTarget.getTargetFlags());
 454       }
 455
 456       // Add the default predicate in Thumb mode.
 457       if (STI.isThumb()) MIB.addImm(ARMCC::AL).addReg(0);
 458     } else if (RetOpcode == ARM::TCRETURNri) {
 459       BuildMI(MBB, MBBI, dl,
 460               TII.get(STI.isThumb() ? ARM::tTAILJMPr : ARM::TAILJMPr)).
 461         addReg(JumpTarget.getReg(), RegState::Kill);
 462     }
 463
 464     MachineInstr *NewMI = prior(MBBI);
 465     for (unsigned i = 1, e = MBBI->getNumOperands(); i != e; ++i)
 466       NewMI->addOperand(MBBI->getOperand(i));
 467
 468     // Delete the pseudo instruction TCRETURN.
 469     MBB.erase(MBBI);
 470     MBBI = NewMI;
 471   }
 472
 473   if (VARegSaveSize)
 474     emitSPUpdate(isARM, MBB, MBBI, dl, TII, VARegSaveSize);
 475 }
 476
 477 /// getFrameIndexReference - Provide a base+offset reference to an FI slot for
 478 /// debug info.  It's the same as what we use for resolving the code-gen
 479 /// references for now.  FIXME: This can go wrong when references are
 480 /// SP-relative and simple call frames aren't used.
 481 int
 482 ARMFrameLowering::getFrameIndexReference(const MachineFunction &MF, int FI,
 483                                          unsigned &FrameReg) const {
 484   return ResolveFrameIndexReference(MF, FI, FrameReg, 0);
 485 }
 486
 487 int
 488 ARMFrameLowering::ResolveFrameIndexReference(const MachineFunction &MF,
 489                                              int FI, unsigned &FrameReg,
 490                                              int SPAdj) const {
 491   const MachineFrameInfo *MFI = MF.getFrameInfo();
 492   const ARMBaseRegisterInfo *RegInfo =
 493     static_cast<const ARMBaseRegisterInfo*>(MF.getTarget().getRegisterInfo());
 494   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 495   int Offset = MFI->getObjectOffset(FI) + MFI->getStackSize();
 496   int FPOffset = Offset - AFI->getFramePtrSpillOffset();
 497   bool isFixed = MFI->isFixedObjectIndex(FI);
 498
 499   FrameReg = ARM::SP;
 500   Offset += SPAdj;
 501   if (AFI->isGPRCalleeSavedArea1Frame(FI))
 502     return Offset - AFI->getGPRCalleeSavedArea1Offset();
 503   else if (AFI->isGPRCalleeSavedArea2Frame(FI))
 504     return Offset - AFI->getGPRCalleeSavedArea2Offset();
 505   else if (AFI->isDPRCalleeSavedAreaFrame(FI))
 506     return Offset - AFI->getDPRCalleeSavedAreaOffset();
 507
 508   // SP can move around if there are allocas.  We may also lose track of SP
 509   // when emergency spilling inside a non-reserved call frame setup.
 510   bool hasMovingSP = !hasReservedCallFrame(MF);
 511
 512   // When dynamically realigning the stack, use the frame pointer for
 513   // parameters, and the stack/base pointer for locals.
 514   if (RegInfo->needsStackRealignment(MF)) {
 515     assert (hasFP(MF) && "dynamic stack realignment without a FP!");
 516     if (isFixed) {
 517       FrameReg = RegInfo->getFrameRegister(MF);
 518       Offset = FPOffset;
 519     } else if (hasMovingSP) {
 520       assert(RegInfo->hasBasePointer(MF) &&
 521              "VLAs and dynamic stack alignment, but missing base pointer!");
 522       FrameReg = RegInfo->getBaseRegister();
 523     }
 524     return Offset;
 525   }
 526
 527   // If there is a frame pointer, use it when we can.
 528   if (hasFP(MF) && AFI->hasStackFrame()) {
 529     // Use frame pointer to reference fixed objects. Use it for locals if
 530     // there are VLAs (and thus the SP isn't reliable as a base).
 531     if (isFixed || (hasMovingSP && !RegInfo->hasBasePointer(MF))) {
 532       FrameReg = RegInfo->getFrameRegister(MF);
 533       return FPOffset;
 534     } else if (hasMovingSP) {
 535       assert(RegInfo->hasBasePointer(MF) && "missing base pointer!");
 536       if (AFI->isThumb2Function()) {
 537         // Try to use the frame pointer if we can, else use the base pointer
 538         // since it's available. This is handy for the emergency spill slot, in
 539         // particular.
 540         if (FPOffset >= -255 && FPOffset < 0) {
 541           FrameReg = RegInfo->getFrameRegister(MF);
 542           return FPOffset;
 543         }
 544       }
 545     } else if (AFI->isThumb2Function()) {
 546       // Use  add <rd>, sp, #<imm8>
 547       //      ldr <rd>, [sp, #<imm8>]
 548       // if at all possible to save space.
 549       if (Offset >= 0 && (Offset & 3) == 0 && Offset <= 1020)
 550         return Offset;
 551       // In Thumb2 mode, the negative offset is very limited. Try to avoid
 552       // out of range references. ldr <rt>,[<rn>, #-<imm8>]
 553       if (FPOffset >= -255 && FPOffset < 0) {
 554         FrameReg = RegInfo->getFrameRegister(MF);
 555         return FPOffset;
 556       }
 557     } else if (Offset > (FPOffset < 0 ? -FPOffset : FPOffset)) {
 558       // Otherwise, use SP or FP, whichever is closer to the stack slot.
 559       FrameReg = RegInfo->getFrameRegister(MF);
 560       return FPOffset;
 561     }
 562   }
 563   // Use the base pointer if we have one.
 564   if (RegInfo->hasBasePointer(MF))
 565     FrameReg = RegInfo->getBaseRegister();
 566   return Offset;
 567 }
 568
 569 int ARMFrameLowering::getFrameIndexOffset(const MachineFunction &MF,
 570                                           int FI) const {
 571   unsigned FrameReg;
 572   return getFrameIndexReference(MF, FI, FrameReg);
 573 }
 574
 575 void ARMFrameLowering::emitPushInst(MachineBasicBlock &MBB,
 576                                     MachineBasicBlock::iterator MI,
 577                                     const std::vector<CalleeSavedInfo> &CSI,
 578                                     unsigned StmOpc, unsigned StrOpc,
 579                                     bool NoGap,
 580                                     bool(*Func)(unsigned, bool),
 581                                     unsigned NumAlignedDPRCS2Regs,
 582                                     unsigned MIFlags) const {
 583   MachineFunction &MF = *MBB.getParent();
 584   const TargetInstrInfo &TII = *MF.getTarget().getInstrInfo();
 585
 586   DebugLoc DL;
 587   if (MI != MBB.end()) DL = MI->getDebugLoc();
 588
 589   SmallVector<std::pair<unsigned,bool>, 4> Regs;
 590   unsigned i = CSI.size();
 591   while (i != 0) {
 592     unsigned LastReg = 0;
 593     for (; i != 0; --i) {
 594       unsigned Reg = CSI[i-1].getReg();
 595       if (!(Func)(Reg, STI.isTargetIOS())) continue;
 596
 597       // D-registers in the aligned area DPRCS2 are NOT spilled here.
 598       if (Reg >= ARM::D8 && Reg < ARM::D8 + NumAlignedDPRCS2Regs)
 599         continue;
 600
 601       // Add the callee-saved register as live-in unless it's LR and
 602       // @llvm.returnaddress is called. If LR is returned for
 603       // @llvm.returnaddress then it's already added to the function and
 604       // entry block live-in sets.
 605       bool isKill = true;
 606       if (Reg == ARM::LR) {
 607         if (MF.getFrameInfo()->isReturnAddressTaken() &&
 608             MF.getRegInfo().isLiveIn(Reg))
 609           isKill = false;
 610       }
 611
 612       if (isKill)
 613         MBB.addLiveIn(Reg);
 614
 615       // If NoGap is true, push consecutive registers and then leave the rest
 616       // for other instructions. e.g.
 617       // vpush {d8, d10, d11} -> vpush {d8}, vpush {d10, d11}
 618       if (NoGap && LastReg && LastReg != Reg-1)
 619         break;
 620       LastReg = Reg;
 621       Regs.push_back(std::make_pair(Reg, isKill));
 622     }
 623
 624     if (Regs.empty())
 625       continue;
 626     if (Regs.size() > 1 || StrOpc== 0) {
 627       MachineInstrBuilder MIB =
 628         AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(StmOpc), ARM::SP)
 629                        .addReg(ARM::SP).setMIFlags(MIFlags));
 630       for (unsigned i = 0, e = Regs.size(); i < e; ++i)
 631         MIB.addReg(Regs[i].first, getKillRegState(Regs[i].second));
 632     } else if (Regs.size() == 1) {
 633       MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, TII.get(StrOpc),
 634                                         ARM::SP)
 635         .addReg(Regs[0].first, getKillRegState(Regs[0].second))
 636         .addReg(ARM::SP).setMIFlags(MIFlags)
 637         .addImm(-4);
 638       AddDefaultPred(MIB);
 639     }
 640     Regs.clear();
 641   }
 642 }
 643
 644 void ARMFrameLowering::emitPopInst(MachineBasicBlock &MBB,
 645                                    MachineBasicBlock::iterator MI,
 646                                    const std::vector<CalleeSavedInfo> &CSI,
 647                                    unsigned LdmOpc, unsigned LdrOpc,
 648                                    bool isVarArg, bool NoGap,
 649                                    bool(*Func)(unsigned, bool),
 650                                    unsigned NumAlignedDPRCS2Regs) const {
 651   MachineFunction &MF = *MBB.getParent();
 652   const TargetInstrInfo &TII = *MF.getTarget().getInstrInfo();
 653   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 654   DebugLoc DL = MI->getDebugLoc();
 655   unsigned RetOpcode = MI->getOpcode();
 656   bool isTailCall = (RetOpcode == ARM::TCRETURNdi ||
 657                      RetOpcode == ARM::TCRETURNri);
 658
 659   SmallVector<unsigned, 4> Regs;
 660   unsigned i = CSI.size();
 661   while (i != 0) {
 662     unsigned LastReg = 0;
 663     bool DeleteRet = false;
 664     for (; i != 0; --i) {
 665       unsigned Reg = CSI[i-1].getReg();
 666       if (!(Func)(Reg, STI.isTargetIOS())) continue;
 667
 668       // The aligned reloads from area DPRCS2 are not inserted here.
 669       if (Reg >= ARM::D8 && Reg < ARM::D8 + NumAlignedDPRCS2Regs)
 670         continue;
 671
 672       if (Reg == ARM::LR && !isTailCall && !isVarArg && STI.hasV5TOps()) {
 673         Reg = ARM::PC;
 674         LdmOpc = AFI->isThumbFunction() ? ARM::t2LDMIA_RET : ARM::LDMIA_RET;
 675         // Fold the return instruction into the LDM.
 676         DeleteRet = true;
 677       }
 678
 679       // If NoGap is true, pop consecutive registers and then leave the rest
 680       // for other instructions. e.g.
 681       // vpop {d8, d10, d11} -> vpop {d8}, vpop {d10, d11}
 682       if (NoGap && LastReg && LastReg != Reg-1)
 683         break;
 684
 685       LastReg = Reg;
 686       Regs.push_back(Reg);
 687     }
 688
 689     if (Regs.empty())
 690       continue;
 691     if (Regs.size() > 1 || LdrOpc == 0) {
 692       MachineInstrBuilder MIB =
 693         AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(LdmOpc), ARM::SP)
 694                        .addReg(ARM::SP));
 695       for (unsigned i = 0, e = Regs.size(); i < e; ++i)
 696         MIB.addReg(Regs[i], getDefRegState(true));
 697       if (DeleteRet) {
 698         MIB.copyImplicitOps(&*MI);
 699         MI->eraseFromParent();
 700       }
 701       MI = MIB;
 702     } else if (Regs.size() == 1) {
 703       // If we adjusted the reg to PC from LR above, switch it back here. We
 704       // only do that for LDM.
 705       if (Regs[0] == ARM::PC)
 706         Regs[0] = ARM::LR;
 707       MachineInstrBuilder MIB =
 708         BuildMI(MBB, MI, DL, TII.get(LdrOpc), Regs[0])
 709           .addReg(ARM::SP, RegState::Define)
 710           .addReg(ARM::SP);
 711       // ARM mode needs an extra reg0 here due to addrmode2. Will go away once
 712       // that refactoring is complete (eventually).
 713       if (LdrOpc == ARM::LDR_POST_REG || LdrOpc == ARM::LDR_POST_IMM) {
 714         MIB.addReg(0);
 715         MIB.addImm(ARM_AM::getAM2Opc(ARM_AM::add, 4, ARM_AM::no_shift));
 716       } else
 717         MIB.addImm(4);
 718       AddDefaultPred(MIB);
 719     }
 720     Regs.clear();
 721   }
 722 }
 723
 724 /// Emit aligned spill instructions for NumAlignedDPRCS2Regs D-registers
 725 /// starting from d8.  Also insert stack realignment code and leave the stack
 726 /// pointer pointing to the d8 spill slot.
 727 static void emitAlignedDPRCS2Spills(MachineBasicBlock &MBB,
 728                                     MachineBasicBlock::iterator MI,
 729                                     unsigned NumAlignedDPRCS2Regs,
 730                                     const std::vector<CalleeSavedInfo> &CSI,
 731                                     const TargetRegisterInfo *TRI) {
 732   MachineFunction &MF = *MBB.getParent();
 733   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 734   DebugLoc DL = MI->getDebugLoc();
 735   const TargetInstrInfo &TII = *MF.getTarget().getInstrInfo();
 736   MachineFrameInfo &MFI = *MF.getFrameInfo();
 737
 738   // Mark the D-register spill slots as properly aligned.  Since MFI computes
 739   // stack slot layout backwards, this can actually mean that the d-reg stack
 740   // slot offsets can be wrong. The offset for d8 will always be correct.
 741   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 742     unsigned DNum = CSI[i].getReg() - ARM::D8;
 743     if (DNum >= 8)
 744       continue;
 745     int FI = CSI[i].getFrameIdx();
 746     // The even-numbered registers will be 16-byte aligned, the odd-numbered
 747     // registers will be 8-byte aligned.
 748     MFI.setObjectAlignment(FI, DNum % 2 ? 8 : 16);
 749
 750     // The stack slot for D8 needs to be maximally aligned because this is
 751     // actually the point where we align the stack pointer.  MachineFrameInfo
 752     // computes all offsets relative to the incoming stack pointer which is a
 753     // bit weird when realigning the stack.  Any extra padding for this
 754     // over-alignment is not realized because the code inserted below adjusts
 755     // the stack pointer by numregs * 8 before aligning the stack pointer.
 756     if (DNum == 0)
 757       MFI.setObjectAlignment(FI, MFI.getMaxAlignment());
 758   }
 759
 760   // Move the stack pointer to the d8 spill slot, and align it at the same
 761   // time. Leave the stack slot address in the scratch register r4.
 762   //
 763   //   sub r4, sp, #numregs * 8
 764   //   bic r4, r4, #align - 1
 765   //   mov sp, r4
 766   //
 767   bool isThumb = AFI->isThumbFunction();
 768   assert(!AFI->isThumb1OnlyFunction() && "Can't realign stack for thumb1");
 769   AFI->setShouldRestoreSPFromFP(true);
 770
 771   // sub r4, sp, #numregs * 8
 772   // The immediate is <= 64, so it doesn't need any special encoding.
 773   unsigned Opc = isThumb ? ARM::t2SUBri : ARM::SUBri;
 774   AddDefaultCC(AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(Opc), ARM::R4)
 775                               .addReg(ARM::SP)
 776                               .addImm(8 * NumAlignedDPRCS2Regs)));
 777
 778   // bic r4, r4, #align-1
 779   Opc = isThumb ? ARM::t2BICri : ARM::BICri;
 780   unsigned MaxAlign = MF.getFrameInfo()->getMaxAlignment();
 781   AddDefaultCC(AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(Opc), ARM::R4)
 782                               .addReg(ARM::R4, RegState::Kill)
 783                               .addImm(MaxAlign - 1)));
 784
 785   // mov sp, r4
 786   // The stack pointer must be adjusted before spilling anything, otherwise
 787   // the stack slots could be clobbered by an interrupt handler.
 788   // Leave r4 live, it is used below.
 789   Opc = isThumb ? ARM::tMOVr : ARM::MOVr;
 790   MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, TII.get(Opc), ARM::SP)
 791                             .addReg(ARM::R4);
 792   MIB = AddDefaultPred(MIB);
 793   if (!isThumb)
 794     AddDefaultCC(MIB);
 795
 796   // Now spill NumAlignedDPRCS2Regs registers starting from d8.
 797   // r4 holds the stack slot address.
 798   unsigned NextReg = ARM::D8;
 799
 800   // 16-byte aligned vst1.64 with 4 d-regs and address writeback.
 801   // The writeback is only needed when emitting two vst1.64 instructions.
 802   if (NumAlignedDPRCS2Regs >= 6) {
 803     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
 804                                                &ARM::QQPRRegClass);
 805     MBB.addLiveIn(SupReg);
 806     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1d64Qwb_fixed),
 807                            ARM::R4)
 808                    .addReg(ARM::R4, RegState::Kill).addImm(16)
 809                    .addReg(NextReg)
 810                    .addReg(SupReg, RegState::ImplicitKill));
 811     NextReg += 4;
 812     NumAlignedDPRCS2Regs -= 4;
 813   }
 814
 815   // We won't modify r4 beyond this point.  It currently points to the next
 816   // register to be spilled.
 817   unsigned R4BaseReg = NextReg;
 818
 819   // 16-byte aligned vst1.64 with 4 d-regs, no writeback.
 820   if (NumAlignedDPRCS2Regs >= 4) {
 821     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
 822                                                &ARM::QQPRRegClass);
 823     MBB.addLiveIn(SupReg);
 824     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1d64Q))
 825                    .addReg(ARM::R4).addImm(16).addReg(NextReg)
 826                    .addReg(SupReg, RegState::ImplicitKill));
 827     NextReg += 4;
 828     NumAlignedDPRCS2Regs -= 4;
 829   }
 830
 831   // 16-byte aligned vst1.64 with 2 d-regs.
 832   if (NumAlignedDPRCS2Regs >= 2) {
 833     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
 834                                                &ARM::QPRRegClass);
 835     MBB.addLiveIn(SupReg);
 836     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1q64))
 837                    .addReg(ARM::R4).addImm(16).addReg(SupReg));
 838     NextReg += 2;
 839     NumAlignedDPRCS2Regs -= 2;
 840   }
 841
 842   // Finally, use a vanilla vstr.64 for the odd last register.
 843   if (NumAlignedDPRCS2Regs) {
 844     MBB.addLiveIn(NextReg);
 845     // vstr.64 uses addrmode5 which has an offset scale of 4.
 846     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VSTRD))
 847                    .addReg(NextReg)
 848                    .addReg(ARM::R4).addImm((NextReg-R4BaseReg)*2));
 849   }
 850
 851   // The last spill instruction inserted should kill the scratch register r4.
 852   llvm::prior(MI)->addRegisterKilled(ARM::R4, TRI);
 853 }
 854
 855 /// Skip past the code inserted by emitAlignedDPRCS2Spills, and return an
 856 /// iterator to the following instruction.
 857 static MachineBasicBlock::iterator
 858 skipAlignedDPRCS2Spills(MachineBasicBlock::iterator MI,
 859                         unsigned NumAlignedDPRCS2Regs) {
 860   //   sub r4, sp, #numregs * 8
 861   //   bic r4, r4, #align - 1
 862   //   mov sp, r4
 863   ++MI; ++MI; ++MI;
 864   assert(MI->mayStore() && "Expecting spill instruction");
 865
 866   // These switches all fall through.
 867   switch(NumAlignedDPRCS2Regs) {
 868   case 7:
 869     ++MI;
 870     assert(MI->mayStore() && "Expecting spill instruction");
 871   default:
 872     ++MI;
 873     assert(MI->mayStore() && "Expecting spill instruction");
 874   case 1:
 875   case 2:
 876   case 4:
 877     assert(MI->killsRegister(ARM::R4) && "Missed kill flag");
 878     ++MI;
 879   }
 880   return MI;
 881 }
 882
 883 /// Emit aligned reload instructions for NumAlignedDPRCS2Regs D-registers
 884 /// starting from d8.  These instructions are assumed to execute while the
 885 /// stack is still aligned, unlike the code inserted by emitPopInst.
 886 static void emitAlignedDPRCS2Restores(MachineBasicBlock &MBB,
 887                                       MachineBasicBlock::iterator MI,
 888                                       unsigned NumAlignedDPRCS2Regs,
 889                                       const std::vector<CalleeSavedInfo> &CSI,
 890                                       const TargetRegisterInfo *TRI) {
 891   MachineFunction &MF = *MBB.getParent();
 892   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 893   DebugLoc DL = MI->getDebugLoc();
 894   const TargetInstrInfo &TII = *MF.getTarget().getInstrInfo();
 895
 896   // Find the frame index assigned to d8.
 897   int D8SpillFI = 0;
 898   for (unsigned i = 0, e = CSI.size(); i != e; ++i)
 899     if (CSI[i].getReg() == ARM::D8) {
 900       D8SpillFI = CSI[i].getFrameIdx();
 901       break;
 902     }
 903
 904   // Materialize the address of the d8 spill slot into the scratch register r4.
 905   // This can be fairly complicated if the stack frame is large, so just use
 906   // the normal frame index elimination mechanism to do it.  This code runs as
 907   // the initial part of the epilog where the stack and base pointers haven't
 908   // been changed yet.
 909   bool isThumb = AFI->isThumbFunction();
 910   assert(!AFI->isThumb1OnlyFunction() && "Can't realign stack for thumb1");
 911
 912   unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
 913   AddDefaultCC(AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(Opc), ARM::R4)
 914                               .addFrameIndex(D8SpillFI).addImm(0)));
 915
 916   // Now restore NumAlignedDPRCS2Regs registers starting from d8.
 917   unsigned NextReg = ARM::D8;
 918
 919   // 16-byte aligned vld1.64 with 4 d-regs and writeback.
 920   if (NumAlignedDPRCS2Regs >= 6) {
 921     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
 922                                                &ARM::QQPRRegClass);
 923     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1d64Qwb_fixed), NextReg)
 924                    .addReg(ARM::R4, RegState::Define)
 925                    .addReg(ARM::R4, RegState::Kill).addImm(16)
 926                    .addReg(SupReg, RegState::ImplicitDefine));
 927     NextReg += 4;
 928     NumAlignedDPRCS2Regs -= 4;
 929   }
 930
 931   // We won't modify r4 beyond this point.  It currently points to the next
 932   // register to be spilled.
 933   unsigned R4BaseReg = NextReg;
 934
 935   // 16-byte aligned vld1.64 with 4 d-regs, no writeback.
 936   if (NumAlignedDPRCS2Regs >= 4) {
 937     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
 938                                                &ARM::QQPRRegClass);
 939     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1d64Q), NextReg)
 940                    .addReg(ARM::R4).addImm(16)
 941                    .addReg(SupReg, RegState::ImplicitDefine));
 942     NextReg += 4;
 943     NumAlignedDPRCS2Regs -= 4;
 944   }
 945
 946   // 16-byte aligned vld1.64 with 2 d-regs.
 947   if (NumAlignedDPRCS2Regs >= 2) {
 948     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
 949                                                &ARM::QPRRegClass);
 950     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1q64), SupReg)
 951                    .addReg(ARM::R4).addImm(16));
 952     NextReg += 2;
 953     NumAlignedDPRCS2Regs -= 2;
 954   }
 955
 956   // Finally, use a vanilla vldr.64 for the remaining odd register.
 957   if (NumAlignedDPRCS2Regs)
 958     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLDRD), NextReg)
 959                    .addReg(ARM::R4).addImm(2*(NextReg-R4BaseReg)));
 960
 961   // Last store kills r4.
 962   llvm::prior(MI)->addRegisterKilled(ARM::R4, TRI);
 963 }
 964
 965 bool ARMFrameLowering::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 966                                         MachineBasicBlock::iterator MI,
 967                                         const std::vector<CalleeSavedInfo> &CSI,
 968                                         const TargetRegisterInfo *TRI) const {
 969   if (CSI.empty())
 970     return false;
 971
 972   MachineFunction &MF = *MBB.getParent();
 973   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 974
 975   unsigned PushOpc = AFI->isThumbFunction() ? ARM::t2STMDB_UPD : ARM::STMDB_UPD;
 976   unsigned PushOneOpc = AFI->isThumbFunction() ?
 977     ARM::t2STR_PRE : ARM::STR_PRE_IMM;
 978   unsigned FltOpc = ARM::VSTMDDB_UPD;
 979   unsigned NumAlignedDPRCS2Regs = AFI->getNumAlignedDPRCS2Regs();
 980   emitPushInst(MBB, MI, CSI, PushOpc, PushOneOpc, false, &isARMArea1Register, 0,
 981                MachineInstr::FrameSetup);
 982   emitPushInst(MBB, MI, CSI, PushOpc, PushOneOpc, false, &isARMArea2Register, 0,
 983                MachineInstr::FrameSetup);
 984   emitPushInst(MBB, MI, CSI, FltOpc, 0, true, &isARMArea3Register,
 985                NumAlignedDPRCS2Regs, MachineInstr::FrameSetup);
 986
 987   // The code above does not insert spill code for the aligned DPRCS2 registers.
 988   // The stack realignment code will be inserted between the push instructions
 989   // and these spills.
 990   if (NumAlignedDPRCS2Regs)
 991     emitAlignedDPRCS2Spills(MBB, MI, NumAlignedDPRCS2Regs, CSI, TRI);
 992
 993   return true;
 994 }
 995
 996 bool ARMFrameLowering::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 997                                         MachineBasicBlock::iterator MI,
 998                                         const std::vector<CalleeSavedInfo> &CSI,
 999                                         const TargetRegisterInfo *TRI) const {
1000   if (CSI.empty())
1001     return false;
1002
1003   MachineFunction &MF = *MBB.getParent();
1004   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1005   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
1006   unsigned NumAlignedDPRCS2Regs = AFI->getNumAlignedDPRCS2Regs();
1007
1008   // The emitPopInst calls below do not insert reloads for the aligned DPRCS2
1009   // registers. Do that here instead.
1010   if (NumAlignedDPRCS2Regs)
1011     emitAlignedDPRCS2Restores(MBB, MI, NumAlignedDPRCS2Regs, CSI, TRI);
1012
1013   unsigned PopOpc = AFI->isThumbFunction() ? ARM::t2LDMIA_UPD : ARM::LDMIA_UPD;
1014   unsigned LdrOpc = AFI->isThumbFunction() ? ARM::t2LDR_POST :ARM::LDR_POST_IMM;
1015   unsigned FltOpc = ARM::VLDMDIA_UPD;
1016   emitPopInst(MBB, MI, CSI, FltOpc, 0, isVarArg, true, &isARMArea3Register,
1017               NumAlignedDPRCS2Regs);
1018   emitPopInst(MBB, MI, CSI, PopOpc, LdrOpc, isVarArg, false,
1019               &isARMArea2Register, 0);
1020   emitPopInst(MBB, MI, CSI, PopOpc, LdrOpc, isVarArg, false,
1021               &isARMArea1Register, 0);
1022
1023   return true;
1024 }
1025
1026 // FIXME: Make generic?
1027 static unsigned GetFunctionSizeInBytes(const MachineFunction &MF,
1028                                        const ARMBaseInstrInfo &TII) {
1029   unsigned FnSize = 0;
1030   for (MachineFunction::const_iterator MBBI = MF.begin(), E = MF.end();
1031        MBBI != E; ++MBBI) {
1032     const MachineBasicBlock &MBB = *MBBI;
1033     for (MachineBasicBlock::const_iterator I = MBB.begin(),E = MBB.end();
1034          I != E; ++I)
1035       FnSize += TII.GetInstSizeInBytes(I);
1036   }
1037   return FnSize;
1038 }
1039
1040 /// estimateStackSize - Estimate and return the size of the frame.
1041 /// FIXME: Make generic?
1042 static unsigned estimateStackSize(MachineFunction &MF) {
1043   const MachineFrameInfo *MFI = MF.getFrameInfo();
1044   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
1045   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
1046   unsigned MaxAlign = MFI->getMaxAlignment();
1047   int Offset = 0;
1048
1049   // This code is very, very similar to PEI::calculateFrameObjectOffsets().
1050   // It really should be refactored to share code. Until then, changes
1051   // should keep in mind that there's tight coupling between the two.
1052
1053   for (int i = MFI->getObjectIndexBegin(); i != 0; ++i) {
1054     int FixedOff = -MFI->getObjectOffset(i);
1055     if (FixedOff > Offset) Offset = FixedOff;
1056   }
1057   for (unsigned i = 0, e = MFI->getObjectIndexEnd(); i != e; ++i) {
1058     if (MFI->isDeadObjectIndex(i))
1059       continue;
1060     Offset += MFI->getObjectSize(i);
1061     unsigned Align = MFI->getObjectAlignment(i);
1062     // Adjust to alignment boundary
1063     Offset = (Offset+Align-1)/Align*Align;
1064
1065     MaxAlign = std::max(Align, MaxAlign);
1066   }
1067
1068   if (MFI->adjustsStack() && TFI->hasReservedCallFrame(MF))
1069     Offset += MFI->getMaxCallFrameSize();
1070
1071   // Round up the size to a multiple of the alignment.  If the function has
1072   // any calls or alloca's, align to the target's StackAlignment value to
1073   // ensure that the callee's frame or the alloca data is suitably aligned;
1074   // otherwise, for leaf functions, align to the TransientStackAlignment
1075   // value.
1076   unsigned StackAlign;
1077   if (MFI->adjustsStack() || MFI->hasVarSizedObjects() ||
1078       (RegInfo->needsStackRealignment(MF) && MFI->getObjectIndexEnd() != 0))
1079     StackAlign = TFI->getStackAlignment();
1080   else
1081     StackAlign = TFI->getTransientStackAlignment();
1082
1083   // If the frame pointer is eliminated, all frame offsets will be relative to
1084   // SP not FP. Align to MaxAlign so this works.
1085   StackAlign = std::max(StackAlign, MaxAlign);
1086   unsigned AlignMask = StackAlign - 1;
1087   Offset = (Offset + AlignMask) & ~uint64_t(AlignMask);
1088
1089   return (unsigned)Offset;
1090 }
1091
1092 /// estimateRSStackSizeLimit - Look at each instruction that references stack
1093 /// frames and return the stack size limit beyond which some of these
1094 /// instructions will require a scratch register during their expansion later.
1095 // FIXME: Move to TII?
1096 static unsigned estimateRSStackSizeLimit(MachineFunction &MF,
1097                                          const TargetFrameLowering *TFI) {
1098   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1099   unsigned Limit = (1 << 12) - 1;
1100   for (MachineFunction::iterator BB = MF.begin(),E = MF.end(); BB != E; ++BB) {
1101     for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end();
1102          I != E; ++I) {
1103       for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
1104         if (!I->getOperand(i).isFI()) continue;
1105
1106         // When using ADDri to get the address of a stack object, 255 is the
1107         // largest offset guaranteed to fit in the immediate offset.
1108         if (I->getOpcode() == ARM::ADDri) {
1109           Limit = std::min(Limit, (1U << 8) - 1);
1110           break;
1111         }
1112
1113         // Otherwise check the addressing mode.
1114         switch (I->getDesc().TSFlags & ARMII::AddrModeMask) {
1115         case ARMII::AddrMode3:
1116         case ARMII::AddrModeT2_i8:
1117           Limit = std::min(Limit, (1U << 8) - 1);
1118           break;
1119         case ARMII::AddrMode5:
1120         case ARMII::AddrModeT2_i8s4:
1121           Limit = std::min(Limit, ((1U << 8) - 1) * 4);
1122           break;
1123         case ARMII::AddrModeT2_i12:
1124           // i12 supports only positive offset so these will be converted to
1125           // i8 opcodes. See llvm::rewriteT2FrameIndex.
1126           if (TFI->hasFP(MF) && AFI->hasStackFrame())
1127             Limit = std::min(Limit, (1U << 8) - 1);
1128           break;
1129         case ARMII::AddrMode4:
1130         case ARMII::AddrMode6:
1131           // Addressing modes 4 & 6 (load/store) instructions can't encode an
1132           // immediate offset for stack references.
1133           return 0;
1134         default:
1135           break;
1136         }
1137         break; // At most one FI per instruction
1138       }
1139     }
1140   }
1141
1142   return Limit;
1143 }
1144
1145 // In functions that realign the stack, it can be an advantage to spill the
1146 // callee-saved vector registers after realigning the stack. The vst1 and vld1
1147 // instructions take alignment hints that can improve performance.
1148 //
1149 static void checkNumAlignedDPRCS2Regs(MachineFunction &MF) {
1150   MF.getInfo<ARMFunctionInfo>()->setNumAlignedDPRCS2Regs(0);
1151   if (!SpillAlignedNEONRegs)
1152     return;
1153
1154   // Naked functions don't spill callee-saved registers.
1155   if (MF.getFunction()->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
1156                                                      Attribute::Naked))
1157     return;
1158
1159   // We are planning to use NEON instructions vst1 / vld1.
1160   if (!MF.getTarget().getSubtarget<ARMSubtarget>().hasNEON())
1161     return;
1162
1163   // Don't bother if the default stack alignment is sufficiently high.
1164   if (MF.getTarget().getFrameLowering()->getStackAlignment() >= 8)
1165     return;
1166
1167   // Aligned spills require stack realignment.
1168   const ARMBaseRegisterInfo *RegInfo =
1169     static_cast<const ARMBaseRegisterInfo*>(MF.getTarget().getRegisterInfo());
1170   if (!RegInfo->canRealignStack(MF))
1171     return;
1172
1173   // We always spill contiguous d-registers starting from d8. Count how many
1174   // needs spilling.  The register allocator will almost always use the
1175   // callee-saved registers in order, but it can happen that there are holes in
1176   // the range.  Registers above the hole will be spilled to the standard DPRCS
1177   // area.
1178   MachineRegisterInfo &MRI = MF.getRegInfo();
1179   unsigned NumSpills = 0;
1180   for (; NumSpills < 8; ++NumSpills)
1181     if (!MRI.isPhysRegUsed(ARM::D8 + NumSpills))
1182       break;
1183
1184   // Don't do this for just one d-register. It's not worth it.
1185   if (NumSpills < 2)
1186     return;
1187
1188   // Spill the first NumSpills D-registers after realigning the stack.
1189   MF.getInfo<ARMFunctionInfo>()->setNumAlignedDPRCS2Regs(NumSpills);
1190
1191   // A scratch register is required for the vst1 / vld1 instructions.
1192   MF.getRegInfo().setPhysRegUsed(ARM::R4);
1193 }
1194
1195 void
1196 ARMFrameLowering::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
1197                                                        RegScavenger *RS) const {
1198   // This tells PEI to spill the FP as if it is any other callee-save register
1199   // to take advantage the eliminateFrameIndex machinery. This also ensures it
1200   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
1201   // to combine multiple loads / stores.
1202   bool CanEliminateFrame = true;
1203   bool CS1Spilled = false;
1204   bool LRSpilled = false;
1205   unsigned NumGPRSpills = 0;
1206   SmallVector<unsigned, 4> UnspilledCS1GPRs;
1207   SmallVector<unsigned, 4> UnspilledCS2GPRs;
1208   const ARMBaseRegisterInfo *RegInfo =
1209     static_cast<const ARMBaseRegisterInfo*>(MF.getTarget().getRegisterInfo());
1210   const ARMBaseInstrInfo &TII =
1211     *static_cast<const ARMBaseInstrInfo*>(MF.getTarget().getInstrInfo());
1212   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1213   MachineFrameInfo *MFI = MF.getFrameInfo();
1214   MachineRegisterInfo &MRI = MF.getRegInfo();
1215   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1216
1217   // Spill R4 if Thumb2 function requires stack realignment - it will be used as
1218   // scratch register. Also spill R4 if Thumb2 function has varsized objects,
1219   // since it's not always possible to restore sp from fp in a single
1220   // instruction.
1221   // FIXME: It will be better just to find spare register here.
1222   if (AFI->isThumb2Function() &&
1223       (MFI->hasVarSizedObjects() || RegInfo->needsStackRealignment(MF)))
1224     MRI.setPhysRegUsed(ARM::R4);
1225
1226   if (AFI->isThumb1OnlyFunction()) {
1227     // Spill LR if Thumb1 function uses variable length argument lists.
1228     if (AFI->getVarArgsRegSaveSize() > 0)
1229       MRI.setPhysRegUsed(ARM::LR);
1230
1231     // Spill R4 if Thumb1 epilogue has to restore SP from FP. We don't know
1232     // for sure what the stack size will be, but for this, an estimate is good
1233     // enough. If there anything changes it, it'll be a spill, which implies
1234     // we've used all the registers and so R4 is already used, so not marking
1235     // it here will be OK.
1236     // FIXME: It will be better just to find spare register here.
1237     unsigned StackSize = estimateStackSize(MF);
1238     if (MFI->hasVarSizedObjects() || StackSize > 508)
1239       MRI.setPhysRegUsed(ARM::R4);
1240   }
1241
1242   // See if we can spill vector registers to aligned stack.
1243   checkNumAlignedDPRCS2Regs(MF);
1244
1245   // Spill the BasePtr if it's used.
1246   if (RegInfo->hasBasePointer(MF))
1247     MRI.setPhysRegUsed(RegInfo->getBaseRegister());
1248
1249   // Don't spill FP if the frame can be eliminated. This is determined
1250   // by scanning the callee-save registers to see if any is used.
1251   const uint16_t *CSRegs = RegInfo->getCalleeSavedRegs();
1252   for (unsigned i = 0; CSRegs[i]; ++i) {
1253     unsigned Reg = CSRegs[i];
1254     bool Spilled = false;
1255     if (MRI.isPhysRegUsed(Reg)) {
1256       Spilled = true;
1257       CanEliminateFrame = false;
1258     }
1259
1260     if (!ARM::GPRRegClass.contains(Reg))
1261       continue;
1262
1263     if (Spilled) {
1264       NumGPRSpills++;
1265
1266       if (!STI.isTargetIOS()) {
1267         if (Reg == ARM::LR)
1268           LRSpilled = true;
1269         CS1Spilled = true;
1270         continue;
1271       }
1272
1273       // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
1274       switch (Reg) {
1275       case ARM::LR:
1276         LRSpilled = true;
1277         // Fallthrough
1278       case ARM::R4: case ARM::R5:
1279       case ARM::R6: case ARM::R7:
1280         CS1Spilled = true;
1281         break;
1282       default:
1283         break;
1284       }
1285     } else {
1286       if (!STI.isTargetIOS()) {
1287         UnspilledCS1GPRs.push_back(Reg);
1288         continue;
1289       }
1290
1291       switch (Reg) {
1292       case ARM::R4: case ARM::R5:
1293       case ARM::R6: case ARM::R7:
1294       case ARM::LR:
1295         UnspilledCS1GPRs.push_back(Reg);
1296         break;
1297       default:
1298         UnspilledCS2GPRs.push_back(Reg);
1299         break;
1300       }
1301     }
1302   }
1303
1304   bool ForceLRSpill = false;
1305   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
1306     unsigned FnSize = GetFunctionSizeInBytes(MF, TII);
1307     // Force LR to be spilled if the Thumb function size is > 2048. This enables
1308     // use of BL to implement far jump. If it turns out that it's not needed
1309     // then the branch fix up path will undo it.
1310     if (FnSize >= (1 << 11)) {
1311       CanEliminateFrame = false;
1312       ForceLRSpill = true;
1313     }
1314   }
1315
1316   // If any of the stack slot references may be out of range of an immediate
1317   // offset, make sure a register (or a spill slot) is available for the
1318   // register scavenger. Note that if we're indexing off the frame pointer, the
1319   // effective stack size is 4 bytes larger since the FP points to the stack
1320   // slot of the previous FP. Also, if we have variable sized objects in the
1321   // function, stack slot references will often be negative, and some of
1322   // our instructions are positive-offset only, so conservatively consider
1323   // that case to want a spill slot (or register) as well. Similarly, if
1324   // the function adjusts the stack pointer during execution and the
1325   // adjustments aren't already part of our stack size estimate, our offset
1326   // calculations may be off, so be conservative.
1327   // FIXME: We could add logic to be more precise about negative offsets
1328   //        and which instructions will need a scratch register for them. Is it
1329   //        worth the effort and added fragility?
1330   bool BigStack =
1331     (RS &&
1332      (estimateStackSize(MF) + ((hasFP(MF) && AFI->hasStackFrame()) ? 4:0) >=
1333       estimateRSStackSizeLimit(MF, this)))
1334     || MFI->hasVarSizedObjects()
1335     || (MFI->adjustsStack() && !canSimplifyCallFramePseudos(MF));
1336
1337   bool ExtraCSSpill = false;
1338   if (BigStack || !CanEliminateFrame || RegInfo->cannotEliminateFrame(MF)) {
1339     AFI->setHasStackFrame(true);
1340
1341     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1342     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1343     if (!LRSpilled && CS1Spilled) {
1344       MRI.setPhysRegUsed(ARM::LR);
1345       NumGPRSpills++;
1346       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
1347                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
1348       ForceLRSpill = false;
1349       ExtraCSSpill = true;
1350     }
1351
1352     if (hasFP(MF)) {
1353       MRI.setPhysRegUsed(FramePtr);
1354       NumGPRSpills++;
1355     }
1356
1357     // If stack and double are 8-byte aligned and we are spilling an odd number
1358     // of GPRs, spill one extra callee save GPR so we won't have to pad between
1359     // the integer and double callee save areas.
1360     unsigned TargetAlign = getStackAlignment();
1361     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
1362       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
1363         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
1364           unsigned Reg = UnspilledCS1GPRs[i];
1365           // Don't spill high register if the function is thumb1
1366           if (!AFI->isThumb1OnlyFunction() ||
1367               isARMLowRegister(Reg) || Reg == ARM::LR) {
1368             MRI.setPhysRegUsed(Reg);
1369             if (!MRI.isReserved(Reg))
1370               ExtraCSSpill = true;
1371             break;
1372           }
1373         }
1374       } else if (!UnspilledCS2GPRs.empty() && !AFI->isThumb1OnlyFunction()) {
1375         unsigned Reg = UnspilledCS2GPRs.front();
1376         MRI.setPhysRegUsed(Reg);
1377         if (!MRI.isReserved(Reg))
1378           ExtraCSSpill = true;
1379       }
1380     }
1381
1382     // Estimate if we might need to scavenge a register at some point in order
1383     // to materialize a stack offset. If so, either spill one additional
1384     // callee-saved register or reserve a special spill slot to facilitate
1385     // register scavenging. Thumb1 needs a spill slot for stack pointer
1386     // adjustments also, even when the frame itself is small.
1387     if (BigStack && !ExtraCSSpill) {
1388       // If any non-reserved CS register isn't spilled, just spill one or two
1389       // extra. That should take care of it!
1390       unsigned NumExtras = TargetAlign / 4;
1391       SmallVector<unsigned, 2> Extras;
1392       while (NumExtras && !UnspilledCS1GPRs.empty()) {
1393         unsigned Reg = UnspilledCS1GPRs.back();
1394         UnspilledCS1GPRs.pop_back();
1395         if (!MRI.isReserved(Reg) &&
1396             (!AFI->isThumb1OnlyFunction() || isARMLowRegister(Reg) ||
1397              Reg == ARM::LR)) {
1398           Extras.push_back(Reg);
1399           NumExtras--;
1400         }
1401       }
1402       // For non-Thumb1 functions, also check for hi-reg CS registers
1403       if (!AFI->isThumb1OnlyFunction()) {
1404         while (NumExtras && !UnspilledCS2GPRs.empty()) {
1405           unsigned Reg = UnspilledCS2GPRs.back();
1406           UnspilledCS2GPRs.pop_back();
1407           if (!MRI.isReserved(Reg)) {
1408             Extras.push_back(Reg);
1409             NumExtras--;
1410           }
1411         }
1412       }
1413       if (Extras.size() && NumExtras == 0) {
1414         for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
1415           MRI.setPhysRegUsed(Extras[i]);
1416         }
1417       } else if (!AFI->isThumb1OnlyFunction()) {
1418         // note: Thumb1 functions spill to R12, not the stack.  Reserve a slot
1419         // closest to SP or frame pointer.
1420         const TargetRegisterClass *RC = &ARM::GPRRegClass;
1421         RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1422                                                            RC->getAlignment(),
1423                                                            false));
1424       }
1425     }
1426   }
1427
1428   if (ForceLRSpill) {
1429     MRI.setPhysRegUsed(ARM::LR);
1430     AFI->setLRIsSpilledForFarJump(true);
1431   }
1432 }