lib/Target/ARM/ARMFrameLowering.cpp

   1 //===-- ARMFrameLowering.cpp - ARM Frame Information ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of TargetFrameLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMFrameLowering.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "MCTargetDesc/ARMAddressingModes.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineModuleInfo.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/RegisterScavenging.h"
  26 #include "llvm/IR/CallingConv.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/MC/MCContext.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31
  32 using namespace llvm;
  33
  34 static cl::opt<bool>
  35 SpillAlignedNEONRegs("align-neon-spills", cl::Hidden, cl::init(true),
  36                      cl::desc("Align ARM NEON spills in prolog and epilog"));
  37
  38 static MachineBasicBlock::iterator
  39 skipAlignedDPRCS2Spills(MachineBasicBlock::iterator MI,
  40                         unsigned NumAlignedDPRCS2Regs);
  41
  42 ARMFrameLowering::ARMFrameLowering(const ARMSubtarget &sti)
  43     : TargetFrameLowering(StackGrowsDown, sti.getStackAlignment(), 0, 4),
  44       STI(sti) {}
  45
  46 bool ARMFrameLowering::noFramePointerElim(const MachineFunction &MF) const {
  47   // iOS always has a FP for backtracking, force other targets to keep their FP
  48   // when doing FastISel. The emitted code is currently superior, and in cases
  49   // like test-suite's lencod FastISel isn't quite correct when FP is eliminated.
  50   return TargetFrameLowering::noFramePointerElim(MF) ||
  51          MF.getSubtarget<ARMSubtarget>().useFastISel();
  52 }
  53
  54 /// hasFP - Return true if the specified function should have a dedicated frame
  55 /// pointer register.  This is true if the function has variable sized allocas
  56 /// or if frame pointer elimination is disabled.
  57 bool ARMFrameLowering::hasFP(const MachineFunction &MF) const {
  58   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
  59
  60   // iOS requires FP not to be clobbered for backtracing purpose.
  61   if (STI.isTargetIOS())
  62     return true;
  63
  64   const MachineFrameInfo *MFI = MF.getFrameInfo();
  65   // Always eliminate non-leaf frame pointers.
  66   return ((MF.getTarget().Options.DisableFramePointerElim(MF) &&
  67            MFI->hasCalls()) ||
  68           RegInfo->needsStackRealignment(MF) ||
  69           MFI->hasVarSizedObjects() ||
  70           MFI->isFrameAddressTaken());
  71 }
  72
  73 /// hasReservedCallFrame - Under normal circumstances, when a frame pointer is
  74 /// not required, we reserve argument space for call sites in the function
  75 /// immediately on entry to the current function.  This eliminates the need for
  76 /// add/sub sp brackets around call sites.  Returns true if the call frame is
  77 /// included as part of the stack frame.
  78 bool ARMFrameLowering::hasReservedCallFrame(const MachineFunction &MF) const {
  79   const MachineFrameInfo *FFI = MF.getFrameInfo();
  80   unsigned CFSize = FFI->getMaxCallFrameSize();
  81   // It's not always a good idea to include the call frame as part of the
  82   // stack frame. ARM (especially Thumb) has small immediate offset to
  83   // address the stack frame. So a large call frame can cause poor codegen
  84   // and may even makes it impossible to scavenge a register.
  85   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
  86     return false;
  87
  88   return !MF.getFrameInfo()->hasVarSizedObjects();
  89 }
  90
  91 /// canSimplifyCallFramePseudos - If there is a reserved call frame, the
  92 /// call frame pseudos can be simplified.  Unlike most targets, having a FP
  93 /// is not sufficient here since we still may reference some objects via SP
  94 /// even when FP is available in Thumb2 mode.
  95 bool
  96 ARMFrameLowering::canSimplifyCallFramePseudos(const MachineFunction &MF) const {
  97   return hasReservedCallFrame(MF) || MF.getFrameInfo()->hasVarSizedObjects();
  98 }
  99
 100 static bool isCSRestore(MachineInstr *MI,
 101                         const ARMBaseInstrInfo &TII,
 102                         const MCPhysReg *CSRegs) {
 103   // Integer spill area is handled with "pop".
 104   if (isPopOpcode(MI->getOpcode())) {
 105     // The first two operands are predicates. The last two are
 106     // imp-def and imp-use of SP. Check everything in between.
 107     for (int i = 5, e = MI->getNumOperands(); i != e; ++i)
 108       if (!isCalleeSavedRegister(MI->getOperand(i).getReg(), CSRegs))
 109         return false;
 110     return true;
 111   }
 112   if ((MI->getOpcode() == ARM::LDR_POST_IMM ||
 113        MI->getOpcode() == ARM::LDR_POST_REG ||
 114        MI->getOpcode() == ARM::t2LDR_POST) &&
 115       isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs) &&
 116       MI->getOperand(1).getReg() == ARM::SP)
 117     return true;
 118
 119   return false;
 120 }
 121
 122 static void emitRegPlusImmediate(bool isARM, MachineBasicBlock &MBB,
 123                                  MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 124                                  const ARMBaseInstrInfo &TII, unsigned DestReg,
 125                                  unsigned SrcReg, int NumBytes,
 126                                  unsigned MIFlags = MachineInstr::NoFlags,
 127                                  ARMCC::CondCodes Pred = ARMCC::AL,
 128                                  unsigned PredReg = 0) {
 129   if (isARM)
 130     emitARMRegPlusImmediate(MBB, MBBI, dl, DestReg, SrcReg, NumBytes,
 131                             Pred, PredReg, TII, MIFlags);
 132   else
 133     emitT2RegPlusImmediate(MBB, MBBI, dl, DestReg, SrcReg, NumBytes,
 134                            Pred, PredReg, TII, MIFlags);
 135 }
 136
 137 static void emitSPUpdate(bool isARM, MachineBasicBlock &MBB,
 138                          MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 139                          const ARMBaseInstrInfo &TII, int NumBytes,
 140                          unsigned MIFlags = MachineInstr::NoFlags,
 141                          ARMCC::CondCodes Pred = ARMCC::AL,
 142                          unsigned PredReg = 0) {
 143   emitRegPlusImmediate(isARM, MBB, MBBI, dl, TII, ARM::SP, ARM::SP, NumBytes,
 144                        MIFlags, Pred, PredReg);
 145 }
 146
 147 static int sizeOfSPAdjustment(const MachineInstr *MI) {
 148   int RegSize;
 149   switch (MI->getOpcode()) {
 150   case ARM::VSTMDDB_UPD:
 151     RegSize = 8;
 152     break;
 153   case ARM::STMDB_UPD:
 154   case ARM::t2STMDB_UPD:
 155     RegSize = 4;
 156     break;
 157   case ARM::t2STR_PRE:
 158   case ARM::STR_PRE_IMM:
 159     return 4;
 160   default:
 161     llvm_unreachable("Unknown push or pop like instruction");
 162   }
 163
 164   int count = 0;
 165   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
 166   // pred) so the list starts at 4.
 167   for (int i = MI->getNumOperands() - 1; i >= 4; --i)
 168     count += RegSize;
 169   return count;
 170 }
 171
 172 static bool WindowsRequiresStackProbe(const MachineFunction &MF,
 173                                       size_t StackSizeInBytes) {
 174   const MachineFrameInfo *MFI = MF.getFrameInfo();
 175   const Function *F = MF.getFunction();
 176   unsigned StackProbeSize = (MFI->getStackProtectorIndex() > 0) ? 4080 : 4096;
 177   if (F->hasFnAttribute("stack-probe-size"))
 178     F->getFnAttribute("stack-probe-size")
 179         .getValueAsString()
 180         .getAsInteger(0, StackProbeSize);
 181   return StackSizeInBytes >= StackProbeSize;
 182 }
 183
 184 namespace {
 185 struct StackAdjustingInsts {
 186   struct InstInfo {
 187     MachineBasicBlock::iterator I;
 188     unsigned SPAdjust;
 189     bool BeforeFPSet;
 190   };
 191
 192   SmallVector<InstInfo, 4> Insts;
 193
 194   void addInst(MachineBasicBlock::iterator I, unsigned SPAdjust,
 195                bool BeforeFPSet = false) {
 196     InstInfo Info = {I, SPAdjust, BeforeFPSet};
 197     Insts.push_back(Info);
 198   }
 199
 200   void addExtraBytes(const MachineBasicBlock::iterator I, unsigned ExtraBytes) {
 201     auto Info = std::find_if(Insts.begin(), Insts.end(),
 202                              [&](InstInfo &Info) { return Info.I == I; });
 203     assert(Info != Insts.end() && "invalid sp adjusting instruction");
 204     Info->SPAdjust += ExtraBytes;
 205   }
 206
 207   void emitDefCFAOffsets(MachineModuleInfo &MMI, MachineBasicBlock &MBB,
 208                          DebugLoc dl, const ARMBaseInstrInfo &TII, bool HasFP) {
 209     unsigned CFAOffset = 0;
 210     for (auto &Info : Insts) {
 211       if (HasFP && !Info.BeforeFPSet)
 212         return;
 213
 214       CFAOffset -= Info.SPAdjust;
 215       unsigned CFIIndex = MMI.addFrameInst(
 216           MCCFIInstruction::createDefCfaOffset(nullptr, CFAOffset));
 217       BuildMI(MBB, std::next(Info.I), dl,
 218               TII.get(TargetOpcode::CFI_INSTRUCTION))
 219               .addCFIIndex(CFIIndex)
 220               .setMIFlags(MachineInstr::FrameSetup);
 221     }
 222   }
 223 };
 224 }
 225
 226 /// Emit an instruction sequence that will align the address in
 227 /// register Reg by zero-ing out the lower bits.  For versions of the
 228 /// architecture that support Neon, this must be done in a single
 229 /// instruction, since skipAlignedDPRCS2Spills assumes it is done in a
 230 /// single instruction. That function only gets called when optimizing
 231 /// spilling of D registers on a core with the Neon instruction set
 232 /// present.
 233 static void emitAligningInstructions(MachineFunction &MF, ARMFunctionInfo *AFI,
 234                                      const TargetInstrInfo &TII,
 235                                      MachineBasicBlock &MBB,
 236                                      MachineBasicBlock::iterator MBBI,
 237                                      DebugLoc DL, const unsigned Reg,
 238                                      const unsigned Alignment,
 239                                      const bool MustBeSingleInstruction) {
 240   const ARMSubtarget &AST =
 241       static_cast<const ARMSubtarget &>(MF.getSubtarget());
 242   const bool CanUseBFC = AST.hasV6T2Ops() || AST.hasV7Ops();
 243   const unsigned AlignMask = Alignment - 1;
 244   const unsigned NrBitsToZero = countTrailingZeros(Alignment);
 245   assert(!AFI->isThumb1OnlyFunction() && "Thumb1 not supported");
 246   if (!AFI->isThumbFunction()) {
 247     // if the BFC instruction is available, use that to zero the lower
 248     // bits:
 249     //   bfc Reg, #0, log2(Alignment)
 250     // otherwise use BIC, if the mask to zero the required number of bits
 251     // can be encoded in the bic immediate field
 252     //   bic Reg, Reg, Alignment-1
 253     // otherwise, emit
 254     //   lsr Reg, Reg, log2(Alignment)
 255     //   lsl Reg, Reg, log2(Alignment)
 256     if (CanUseBFC) {
 257       AddDefaultPred(BuildMI(MBB, MBBI, DL, TII.get(ARM::BFC), Reg)
 258                          .addReg(Reg, RegState::Kill)
 259                          .addImm(~AlignMask));
 260     } else if (AlignMask <= 255) {
 261       AddDefaultCC(
 262           AddDefaultPred(BuildMI(MBB, MBBI, DL, TII.get(ARM::BICri), Reg)
 263                              .addReg(Reg, RegState::Kill)
 264                              .addImm(AlignMask)));
 265     } else {
 266       assert(!MustBeSingleInstruction &&
 267              "Shouldn't call emitAligningInstructions demanding a single "
 268              "instruction to be emitted for large stack alignment for a target "
 269              "without BFC.");
 270       AddDefaultCC(AddDefaultPred(
 271           BuildMI(MBB, MBBI, DL, TII.get(ARM::MOVsi), Reg)
 272               .addReg(Reg, RegState::Kill)
 273               .addImm(ARM_AM::getSORegOpc(ARM_AM::lsr, NrBitsToZero))));
 274       AddDefaultCC(AddDefaultPred(
 275           BuildMI(MBB, MBBI, DL, TII.get(ARM::MOVsi), Reg)
 276               .addReg(Reg, RegState::Kill)
 277               .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, NrBitsToZero))));
 278     }
 279   } else {
 280     // Since this is only reached for Thumb-2 targets, the BFC instruction
 281     // should always be available.
 282     assert(CanUseBFC);
 283     AddDefaultPred(BuildMI(MBB, MBBI, DL, TII.get(ARM::t2BFC), Reg)
 284                        .addReg(Reg, RegState::Kill)
 285                        .addImm(~AlignMask));
 286   }
 287 }
 288
 289 void ARMFrameLowering::emitPrologue(MachineFunction &MF,
 290                                     MachineBasicBlock &MBB) const {
 291   MachineBasicBlock::iterator MBBI = MBB.begin();
 292   MachineFrameInfo  *MFI = MF.getFrameInfo();
 293   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 294   MachineModuleInfo &MMI = MF.getMMI();
 295   MCContext &Context = MMI.getContext();
 296   const TargetMachine &TM = MF.getTarget();
 297   const MCRegisterInfo *MRI = Context.getRegisterInfo();
 298   const ARMBaseRegisterInfo *RegInfo = STI.getRegisterInfo();
 299   const ARMBaseInstrInfo &TII = *STI.getInstrInfo();
 300   assert(!AFI->isThumb1OnlyFunction() &&
 301          "This emitPrologue does not support Thumb1!");
 302   bool isARM = !AFI->isThumbFunction();
 303   unsigned Align = STI.getFrameLowering()->getStackAlignment();
 304   unsigned ArgRegsSaveSize = AFI->getArgRegsSaveSize();
 305   unsigned NumBytes = MFI->getStackSize();
 306   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 307   DebugLoc dl = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 308   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 309
 310   // Determine the sizes of each callee-save spill areas and record which frame
 311   // belongs to which callee-save spill areas.
 312   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 313   int FramePtrSpillFI = 0;
 314   int D8SpillFI = 0;
 315
 316   // All calls are tail calls in GHC calling conv, and functions have no
 317   // prologue/epilogue.
 318   if (MF.getFunction()->getCallingConv() == CallingConv::GHC)
 319     return;
 320
 321   StackAdjustingInsts DefCFAOffsetCandidates;
 322   bool HasFP = hasFP(MF);
 323
 324   // Allocate the vararg register save area.
 325   if (ArgRegsSaveSize) {
 326     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -ArgRegsSaveSize,
 327                  MachineInstr::FrameSetup);
 328     DefCFAOffsetCandidates.addInst(std::prev(MBBI), ArgRegsSaveSize, true);
 329   }
 330
 331   if (!AFI->hasStackFrame() &&
 332       (!STI.isTargetWindows() || !WindowsRequiresStackProbe(MF, NumBytes))) {
 333     if (NumBytes - ArgRegsSaveSize != 0) {
 334       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -(NumBytes - ArgRegsSaveSize),
 335                    MachineInstr::FrameSetup);
 336       DefCFAOffsetCandidates.addInst(std::prev(MBBI),
 337                                      NumBytes - ArgRegsSaveSize, true);
 338     }
 339     DefCFAOffsetCandidates.emitDefCFAOffsets(MMI, MBB, dl, TII, HasFP);
 340     return;
 341   }
 342
 343   // Determine spill area sizes.
 344   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 345     unsigned Reg = CSI[i].getReg();
 346     int FI = CSI[i].getFrameIdx();
 347     switch (Reg) {
 348     case ARM::R8:
 349     case ARM::R9:
 350     case ARM::R10:
 351     case ARM::R11:
 352     case ARM::R12:
 353       if (STI.isTargetDarwin()) {
 354         GPRCS2Size += 4;
 355         break;
 356       }
 357       // fallthrough
 358     case ARM::R0:
 359     case ARM::R1:
 360     case ARM::R2:
 361     case ARM::R3:
 362     case ARM::R4:
 363     case ARM::R5:
 364     case ARM::R6:
 365     case ARM::R7:
 366     case ARM::LR:
 367       if (Reg == FramePtr)
 368         FramePtrSpillFI = FI;
 369       GPRCS1Size += 4;
 370       break;
 371     default:
 372       // This is a DPR. Exclude the aligned DPRCS2 spills.
 373       if (Reg == ARM::D8)
 374         D8SpillFI = FI;
 375       if (Reg < ARM::D8 || Reg >= ARM::D8 + AFI->getNumAlignedDPRCS2Regs())
 376         DPRCSSize += 8;
 377     }
 378   }
 379
 380   // Move past area 1.
 381   MachineBasicBlock::iterator LastPush = MBB.end(), GPRCS1Push, GPRCS2Push;
 382   if (GPRCS1Size > 0) {
 383     GPRCS1Push = LastPush = MBBI++;
 384     DefCFAOffsetCandidates.addInst(LastPush, GPRCS1Size, true);
 385   }
 386
 387   // Determine starting offsets of spill areas.
 388   unsigned GPRCS1Offset = NumBytes - ArgRegsSaveSize - GPRCS1Size;
 389   unsigned GPRCS2Offset = GPRCS1Offset - GPRCS2Size;
 390   unsigned DPRAlign = DPRCSSize ? std::min(8U, Align) : 4U;
 391   unsigned DPRGapSize = (GPRCS1Size + GPRCS2Size + ArgRegsSaveSize) % DPRAlign;
 392   unsigned DPRCSOffset = GPRCS2Offset - DPRGapSize - DPRCSSize;
 393   int FramePtrOffsetInPush = 0;
 394   if (HasFP) {
 395     FramePtrOffsetInPush =
 396         MFI->getObjectOffset(FramePtrSpillFI) + ArgRegsSaveSize;
 397     AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) +
 398                                 NumBytes);
 399   }
 400   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 401   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 402   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 403
 404   // Move past area 2.
 405   if (GPRCS2Size > 0) {
 406     GPRCS2Push = LastPush = MBBI++;
 407     DefCFAOffsetCandidates.addInst(LastPush, GPRCS2Size);
 408   }
 409
 410   // Prolog/epilog inserter assumes we correctly align DPRs on the stack, so our
 411   // .cfi_offset operations will reflect that.
 412   if (DPRGapSize) {
 413     assert(DPRGapSize == 4 && "unexpected alignment requirements for DPRs");
 414     if (tryFoldSPUpdateIntoPushPop(STI, MF, LastPush, DPRGapSize))
 415       DefCFAOffsetCandidates.addExtraBytes(LastPush, DPRGapSize);
 416     else {
 417       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -DPRGapSize,
 418                    MachineInstr::FrameSetup);
 419       DefCFAOffsetCandidates.addInst(std::prev(MBBI), DPRGapSize);
 420     }
 421   }
 422
 423   // Move past area 3.
 424   if (DPRCSSize > 0) {
 425     // Since vpush register list cannot have gaps, there may be multiple vpush
 426     // instructions in the prologue.
 427     while (MBBI->getOpcode() == ARM::VSTMDDB_UPD) {
 428       DefCFAOffsetCandidates.addInst(MBBI, sizeOfSPAdjustment(MBBI));
 429       LastPush = MBBI++;
 430     }
 431   }
 432
 433   // Move past the aligned DPRCS2 area.
 434   if (AFI->getNumAlignedDPRCS2Regs() > 0) {
 435     MBBI = skipAlignedDPRCS2Spills(MBBI, AFI->getNumAlignedDPRCS2Regs());
 436     // The code inserted by emitAlignedDPRCS2Spills realigns the stack, and
 437     // leaves the stack pointer pointing to the DPRCS2 area.
 438     //
 439     // Adjust NumBytes to represent the stack slots below the DPRCS2 area.
 440     NumBytes += MFI->getObjectOffset(D8SpillFI);
 441   } else
 442     NumBytes = DPRCSOffset;
 443
 444   if (STI.isTargetWindows() && WindowsRequiresStackProbe(MF, NumBytes)) {
 445     uint32_t NumWords = NumBytes >> 2;
 446
 447     if (NumWords < 65536)
 448       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), ARM::R4)
 449                      .addImm(NumWords)
 450                      .setMIFlags(MachineInstr::FrameSetup));
 451     else
 452       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi32imm), ARM::R4)
 453         .addImm(NumWords)
 454         .setMIFlags(MachineInstr::FrameSetup);
 455
 456     switch (TM.getCodeModel()) {
 457     case CodeModel::Small:
 458     case CodeModel::Medium:
 459     case CodeModel::Default:
 460     case CodeModel::Kernel:
 461       BuildMI(MBB, MBBI, dl, TII.get(ARM::tBL))
 462         .addImm((unsigned)ARMCC::AL).addReg(0)
 463         .addExternalSymbol("__chkstk")
 464         .addReg(ARM::R4, RegState::Implicit)
 465         .setMIFlags(MachineInstr::FrameSetup);
 466       break;
 467     case CodeModel::Large:
 468     case CodeModel::JITDefault:
 469       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi32imm), ARM::R12)
 470         .addExternalSymbol("__chkstk")
 471         .setMIFlags(MachineInstr::FrameSetup);
 472
 473       BuildMI(MBB, MBBI, dl, TII.get(ARM::tBLXr))
 474         .addImm((unsigned)ARMCC::AL).addReg(0)
 475         .addReg(ARM::R12, RegState::Kill)
 476         .addReg(ARM::R4, RegState::Implicit)
 477         .setMIFlags(MachineInstr::FrameSetup);
 478       break;
 479     }
 480
 481     AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr),
 482                                         ARM::SP)
 483                                 .addReg(ARM::SP, RegState::Define)
 484                                 .addReg(ARM::R4, RegState::Kill)
 485                                 .setMIFlags(MachineInstr::FrameSetup)));
 486     NumBytes = 0;
 487   }
 488
 489   if (NumBytes) {
 490     // Adjust SP after all the callee-save spills.
 491     if (tryFoldSPUpdateIntoPushPop(STI, MF, LastPush, NumBytes))
 492       DefCFAOffsetCandidates.addExtraBytes(LastPush, NumBytes);
 493     else {
 494       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes,
 495                    MachineInstr::FrameSetup);
 496       DefCFAOffsetCandidates.addInst(std::prev(MBBI), NumBytes);
 497     }
 498
 499     if (HasFP && isARM)
 500       // Restore from fp only in ARM mode: e.g. sub sp, r7, #24
 501       // Note it's not safe to do this in Thumb2 mode because it would have
 502       // taken two instructions:
 503       // mov sp, r7
 504       // sub sp, #24
 505       // If an interrupt is taken between the two instructions, then sp is in
 506       // an inconsistent state (pointing to the middle of callee-saved area).
 507       // The interrupt handler can end up clobbering the registers.
 508       AFI->setShouldRestoreSPFromFP(true);
 509   }
 510
 511   // Set FP to point to the stack slot that contains the previous FP.
 512   // For iOS, FP is R7, which has now been stored in spill area 1.
 513   // Otherwise, if this is not iOS, all the callee-saved registers go
 514   // into spill area 1, including the FP in R11.  In either case, it
 515   // is in area one and the adjustment needs to take place just after
 516   // that push.
 517   if (HasFP) {
 518     MachineBasicBlock::iterator AfterPush = std::next(GPRCS1Push);
 519     unsigned PushSize = sizeOfSPAdjustment(GPRCS1Push);
 520     emitRegPlusImmediate(!AFI->isThumbFunction(), MBB, AfterPush,
 521                          dl, TII, FramePtr, ARM::SP,
 522                          PushSize + FramePtrOffsetInPush,
 523                          MachineInstr::FrameSetup);
 524     if (FramePtrOffsetInPush + PushSize != 0) {
 525       unsigned CFIIndex = MMI.addFrameInst(MCCFIInstruction::createDefCfa(
 526           nullptr, MRI->getDwarfRegNum(FramePtr, true),
 527           -(ArgRegsSaveSize - FramePtrOffsetInPush)));
 528       BuildMI(MBB, AfterPush, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 529           .addCFIIndex(CFIIndex)
 530           .setMIFlags(MachineInstr::FrameSetup);
 531     } else {
 532       unsigned CFIIndex =
 533           MMI.addFrameInst(MCCFIInstruction::createDefCfaRegister(
 534               nullptr, MRI->getDwarfRegNum(FramePtr, true)));
 535       BuildMI(MBB, AfterPush, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 536           .addCFIIndex(CFIIndex)
 537           .setMIFlags(MachineInstr::FrameSetup);
 538     }
 539   }
 540
 541   // Now that the prologue's actual instructions are finalised, we can insert
 542   // the necessary DWARF cf instructions to describe the situation. Start by
 543   // recording where each register ended up:
 544   if (GPRCS1Size > 0) {
 545     MachineBasicBlock::iterator Pos = std::next(GPRCS1Push);
 546     int CFIIndex;
 547     for (const auto &Entry : CSI) {
 548       unsigned Reg = Entry.getReg();
 549       int FI = Entry.getFrameIdx();
 550       switch (Reg) {
 551       case ARM::R8:
 552       case ARM::R9:
 553       case ARM::R10:
 554       case ARM::R11:
 555       case ARM::R12:
 556         if (STI.isTargetDarwin())
 557           break;
 558         // fallthrough
 559       case ARM::R0:
 560       case ARM::R1:
 561       case ARM::R2:
 562       case ARM::R3:
 563       case ARM::R4:
 564       case ARM::R5:
 565       case ARM::R6:
 566       case ARM::R7:
 567       case ARM::LR:
 568         CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
 569             nullptr, MRI->getDwarfRegNum(Reg, true), MFI->getObjectOffset(FI)));
 570         BuildMI(MBB, Pos, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 571             .addCFIIndex(CFIIndex)
 572             .setMIFlags(MachineInstr::FrameSetup);
 573         break;
 574       }
 575     }
 576   }
 577
 578   if (GPRCS2Size > 0) {
 579     MachineBasicBlock::iterator Pos = std::next(GPRCS2Push);
 580     for (const auto &Entry : CSI) {
 581       unsigned Reg = Entry.getReg();
 582       int FI = Entry.getFrameIdx();
 583       switch (Reg) {
 584       case ARM::R8:
 585       case ARM::R9:
 586       case ARM::R10:
 587       case ARM::R11:
 588       case ARM::R12:
 589         if (STI.isTargetDarwin()) {
 590           unsigned DwarfReg =  MRI->getDwarfRegNum(Reg, true);
 591           unsigned Offset = MFI->getObjectOffset(FI);
 592           unsigned CFIIndex = MMI.addFrameInst(
 593               MCCFIInstruction::createOffset(nullptr, DwarfReg, Offset));
 594           BuildMI(MBB, Pos, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 595               .addCFIIndex(CFIIndex)
 596               .setMIFlags(MachineInstr::FrameSetup);
 597         }
 598         break;
 599       }
 600     }
 601   }
 602
 603   if (DPRCSSize > 0) {
 604     // Since vpush register list cannot have gaps, there may be multiple vpush
 605     // instructions in the prologue.
 606     MachineBasicBlock::iterator Pos = std::next(LastPush);
 607     for (const auto &Entry : CSI) {
 608       unsigned Reg = Entry.getReg();
 609       int FI = Entry.getFrameIdx();
 610       if ((Reg >= ARM::D0 && Reg <= ARM::D31) &&
 611           (Reg < ARM::D8 || Reg >= ARM::D8 + AFI->getNumAlignedDPRCS2Regs())) {
 612         unsigned DwarfReg = MRI->getDwarfRegNum(Reg, true);
 613         unsigned Offset = MFI->getObjectOffset(FI);
 614         unsigned CFIIndex = MMI.addFrameInst(
 615             MCCFIInstruction::createOffset(nullptr, DwarfReg, Offset));
 616         BuildMI(MBB, Pos, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 617             .addCFIIndex(CFIIndex)
 618             .setMIFlags(MachineInstr::FrameSetup);
 619       }
 620     }
 621   }
 622
 623   // Now we can emit descriptions of where the canonical frame address was
 624   // throughout the process. If we have a frame pointer, it takes over the job
 625   // half-way through, so only the first few .cfi_def_cfa_offset instructions
 626   // actually get emitted.
 627   DefCFAOffsetCandidates.emitDefCFAOffsets(MMI, MBB, dl, TII, HasFP);
 628
 629   if (STI.isTargetELF() && hasFP(MF))
 630     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 631                              AFI->getFramePtrSpillOffset());
 632
 633   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 634   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 635   AFI->setDPRCalleeSavedGapSize(DPRGapSize);
 636   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 637
 638   // If we need dynamic stack realignment, do it here. Be paranoid and make
 639   // sure if we also have VLAs, we have a base pointer for frame access.
 640   // If aligned NEON registers were spilled, the stack has already been
 641   // realigned.
 642   if (!AFI->getNumAlignedDPRCS2Regs() && RegInfo->needsStackRealignment(MF)) {
 643     unsigned MaxAlign = MFI->getMaxAlignment();
 644     assert(!AFI->isThumb1OnlyFunction());
 645     if (!AFI->isThumbFunction()) {
 646       emitAligningInstructions(MF, AFI, TII, MBB, MBBI, dl, ARM::SP, MaxAlign,
 647                                false);
 648     } else {
 649       // We cannot use sp as source/dest register here, thus we're using r4 to
 650       // perform the calculations. We're emitting the following sequence:
 651       // mov r4, sp
 652       // -- use emitAligningInstructions to produce best sequence to zero
 653       // -- out lower bits in r4
 654       // mov sp, r4
 655       // FIXME: It will be better just to find spare register here.
 656       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::R4)
 657                          .addReg(ARM::SP, RegState::Kill));
 658       emitAligningInstructions(MF, AFI, TII, MBB, MBBI, dl, ARM::R4, MaxAlign,
 659                                false);
 660       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::SP)
 661                          .addReg(ARM::R4, RegState::Kill));
 662     }
 663
 664     AFI->setShouldRestoreSPFromFP(true);
 665   }
 666
 667   // If we need a base pointer, set it up here. It's whatever the value
 668   // of the stack pointer is at this point. Any variable size objects
 669   // will be allocated after this, so we can still use the base pointer
 670   // to reference locals.
 671   // FIXME: Clarify FrameSetup flags here.
 672   if (RegInfo->hasBasePointer(MF)) {
 673     if (isARM)
 674       BuildMI(MBB, MBBI, dl,
 675               TII.get(ARM::MOVr), RegInfo->getBaseRegister())
 676         .addReg(ARM::SP)
 677         .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
 678     else
 679       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 680                              RegInfo->getBaseRegister())
 681         .addReg(ARM::SP));
 682   }
 683
 684   // If the frame has variable sized objects then the epilogue must restore
 685   // the sp from fp. We can assume there's an FP here since hasFP already
 686   // checks for hasVarSizedObjects.
 687   if (MFI->hasVarSizedObjects())
 688     AFI->setShouldRestoreSPFromFP(true);
 689 }
 690
 691 void ARMFrameLowering::emitEpilogue(MachineFunction &MF,
 692                                     MachineBasicBlock &MBB) const {
 693   MachineFrameInfo *MFI = MF.getFrameInfo();
 694   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 695   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
 696   const ARMBaseInstrInfo &TII =
 697       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
 698   assert(!AFI->isThumb1OnlyFunction() &&
 699          "This emitEpilogue does not support Thumb1!");
 700   bool isARM = !AFI->isThumbFunction();
 701
 702   unsigned ArgRegsSaveSize = AFI->getArgRegsSaveSize();
 703   int NumBytes = (int)MFI->getStackSize();
 704   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 705
 706   // All calls are tail calls in GHC calling conv, and functions have no
 707   // prologue/epilogue.
 708   if (MF.getFunction()->getCallingConv() == CallingConv::GHC)
 709     return;
 710
 711   // First put ourselves on the first (from top) terminator instructions.
 712   MachineBasicBlock::iterator MBBI = MBB.getFirstTerminator();
 713   DebugLoc dl = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 714
 715   if (!AFI->hasStackFrame()) {
 716     if (NumBytes - ArgRegsSaveSize != 0)
 717       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes - ArgRegsSaveSize);
 718   } else {
 719     // Unwind MBBI to point to first LDR / VLDRD.
 720     const MCPhysReg *CSRegs = RegInfo->getCalleeSavedRegs(&MF);
 721     if (MBBI != MBB.begin()) {
 722       do {
 723         --MBBI;
 724       } while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
 725       if (!isCSRestore(MBBI, TII, CSRegs))
 726         ++MBBI;
 727     }
 728
 729     // Move SP to start of FP callee save spill area.
 730     NumBytes -= (ArgRegsSaveSize +
 731                  AFI->getGPRCalleeSavedArea1Size() +
 732                  AFI->getGPRCalleeSavedArea2Size() +
 733                  AFI->getDPRCalleeSavedGapSize() +
 734                  AFI->getDPRCalleeSavedAreaSize());
 735
 736     // Reset SP based on frame pointer only if the stack frame extends beyond
 737     // frame pointer stack slot or target is ELF and the function has FP.
 738     if (AFI->shouldRestoreSPFromFP()) {
 739       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 740       if (NumBytes) {
 741         if (isARM)
 742           emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
 743                                   ARMCC::AL, 0, TII);
 744         else {
 745           // It's not possible to restore SP from FP in a single instruction.
 746           // For iOS, this looks like:
 747           // mov sp, r7
 748           // sub sp, #24
 749           // This is bad, if an interrupt is taken after the mov, sp is in an
 750           // inconsistent state.
 751           // Use the first callee-saved register as a scratch register.
 752           assert(!MFI->getPristineRegs(MF).test(ARM::R4) &&
 753                  "No scratch register to restore SP from FP!");
 754           emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::R4, FramePtr, -NumBytes,
 755                                  ARMCC::AL, 0, TII);
 756           AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 757                                  ARM::SP)
 758             .addReg(ARM::R4));
 759         }
 760       } else {
 761         // Thumb2 or ARM.
 762         if (isARM)
 763           BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP)
 764             .addReg(FramePtr).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
 765         else
 766           AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 767                                  ARM::SP)
 768             .addReg(FramePtr));
 769       }
 770     } else if (NumBytes &&
 771                !tryFoldSPUpdateIntoPushPop(STI, MF, MBBI, NumBytes))
 772         emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
 773
 774     // Increment past our save areas.
 775     if (AFI->getDPRCalleeSavedAreaSize()) {
 776       MBBI++;
 777       // Since vpop register list cannot have gaps, there may be multiple vpop
 778       // instructions in the epilogue.
 779       while (MBBI->getOpcode() == ARM::VLDMDIA_UPD)
 780         MBBI++;
 781     }
 782     if (AFI->getDPRCalleeSavedGapSize()) {
 783       assert(AFI->getDPRCalleeSavedGapSize() == 4 &&
 784              "unexpected DPR alignment gap");
 785       emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getDPRCalleeSavedGapSize());
 786     }
 787
 788     if (AFI->getGPRCalleeSavedArea2Size()) MBBI++;
 789     if (AFI->getGPRCalleeSavedArea1Size()) MBBI++;
 790   }
 791
 792   if (ArgRegsSaveSize)
 793     emitSPUpdate(isARM, MBB, MBBI, dl, TII, ArgRegsSaveSize);
 794 }
 795
 796 /// getFrameIndexReference - Provide a base+offset reference to an FI slot for
 797 /// debug info.  It's the same as what we use for resolving the code-gen
 798 /// references for now.  FIXME: This can go wrong when references are
 799 /// SP-relative and simple call frames aren't used.
 800 int
 801 ARMFrameLowering::getFrameIndexReference(const MachineFunction &MF, int FI,
 802                                          unsigned &FrameReg) const {
 803   return ResolveFrameIndexReference(MF, FI, FrameReg, 0);
 804 }
 805
 806 int
 807 ARMFrameLowering::ResolveFrameIndexReference(const MachineFunction &MF,
 808                                              int FI, unsigned &FrameReg,
 809                                              int SPAdj) const {
 810   const MachineFrameInfo *MFI = MF.getFrameInfo();
 811   const ARMBaseRegisterInfo *RegInfo = static_cast<const ARMBaseRegisterInfo *>(
 812       MF.getSubtarget().getRegisterInfo());
 813   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 814   int Offset = MFI->getObjectOffset(FI) + MFI->getStackSize();
 815   int FPOffset = Offset - AFI->getFramePtrSpillOffset();
 816   bool isFixed = MFI->isFixedObjectIndex(FI);
 817
 818   FrameReg = ARM::SP;
 819   Offset += SPAdj;
 820
 821   // SP can move around if there are allocas.  We may also lose track of SP
 822   // when emergency spilling inside a non-reserved call frame setup.
 823   bool hasMovingSP = !hasReservedCallFrame(MF);
 824
 825   // When dynamically realigning the stack, use the frame pointer for
 826   // parameters, and the stack/base pointer for locals.
 827   if (RegInfo->needsStackRealignment(MF)) {
 828     assert (hasFP(MF) && "dynamic stack realignment without a FP!");
 829     if (isFixed) {
 830       FrameReg = RegInfo->getFrameRegister(MF);
 831       Offset = FPOffset;
 832     } else if (hasMovingSP) {
 833       assert(RegInfo->hasBasePointer(MF) &&
 834              "VLAs and dynamic stack alignment, but missing base pointer!");
 835       FrameReg = RegInfo->getBaseRegister();
 836     }
 837     return Offset;
 838   }
 839
 840   // If there is a frame pointer, use it when we can.
 841   if (hasFP(MF) && AFI->hasStackFrame()) {
 842     // Use frame pointer to reference fixed objects. Use it for locals if
 843     // there are VLAs (and thus the SP isn't reliable as a base).
 844     if (isFixed || (hasMovingSP && !RegInfo->hasBasePointer(MF))) {
 845       FrameReg = RegInfo->getFrameRegister(MF);
 846       return FPOffset;
 847     } else if (hasMovingSP) {
 848       assert(RegInfo->hasBasePointer(MF) && "missing base pointer!");
 849       if (AFI->isThumb2Function()) {
 850         // Try to use the frame pointer if we can, else use the base pointer
 851         // since it's available. This is handy for the emergency spill slot, in
 852         // particular.
 853         if (FPOffset >= -255 && FPOffset < 0) {
 854           FrameReg = RegInfo->getFrameRegister(MF);
 855           return FPOffset;
 856         }
 857       }
 858     } else if (AFI->isThumb2Function()) {
 859       // Use  add <rd>, sp, #<imm8>
 860       //      ldr <rd>, [sp, #<imm8>]
 861       // if at all possible to save space.
 862       if (Offset >= 0 && (Offset & 3) == 0 && Offset <= 1020)
 863         return Offset;
 864       // In Thumb2 mode, the negative offset is very limited. Try to avoid
 865       // out of range references. ldr <rt>,[<rn>, #-<imm8>]
 866       if (FPOffset >= -255 && FPOffset < 0) {
 867         FrameReg = RegInfo->getFrameRegister(MF);
 868         return FPOffset;
 869       }
 870     } else if (Offset > (FPOffset < 0 ? -FPOffset : FPOffset)) {
 871       // Otherwise, use SP or FP, whichever is closer to the stack slot.
 872       FrameReg = RegInfo->getFrameRegister(MF);
 873       return FPOffset;
 874     }
 875   }
 876   // Use the base pointer if we have one.
 877   if (RegInfo->hasBasePointer(MF))
 878     FrameReg = RegInfo->getBaseRegister();
 879   return Offset;
 880 }
 881
 882 void ARMFrameLowering::emitPushInst(MachineBasicBlock &MBB,
 883                                     MachineBasicBlock::iterator MI,
 884                                     const std::vector<CalleeSavedInfo> &CSI,
 885                                     unsigned StmOpc, unsigned StrOpc,
 886                                     bool NoGap,
 887                                     bool(*Func)(unsigned, bool),
 888                                     unsigned NumAlignedDPRCS2Regs,
 889                                     unsigned MIFlags) const {
 890   MachineFunction &MF = *MBB.getParent();
 891   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
 892
 893   DebugLoc DL;
 894   if (MI != MBB.end()) DL = MI->getDebugLoc();
 895
 896   SmallVector<std::pair<unsigned,bool>, 4> Regs;
 897   unsigned i = CSI.size();
 898   while (i != 0) {
 899     unsigned LastReg = 0;
 900     for (; i != 0; --i) {
 901       unsigned Reg = CSI[i-1].getReg();
 902       if (!(Func)(Reg, STI.isTargetDarwin())) continue;
 903
 904       // D-registers in the aligned area DPRCS2 are NOT spilled here.
 905       if (Reg >= ARM::D8 && Reg < ARM::D8 + NumAlignedDPRCS2Regs)
 906         continue;
 907
 908       // Add the callee-saved register as live-in unless it's LR and
 909       // @llvm.returnaddress is called. If LR is returned for
 910       // @llvm.returnaddress then it's already added to the function and
 911       // entry block live-in sets.
 912       bool isKill = true;
 913       if (Reg == ARM::LR) {
 914         if (MF.getFrameInfo()->isReturnAddressTaken() &&
 915             MF.getRegInfo().isLiveIn(Reg))
 916           isKill = false;
 917       }
 918
 919       if (isKill)
 920         MBB.addLiveIn(Reg);
 921
 922       // If NoGap is true, push consecutive registers and then leave the rest
 923       // for other instructions. e.g.
 924       // vpush {d8, d10, d11} -> vpush {d8}, vpush {d10, d11}
 925       if (NoGap && LastReg && LastReg != Reg-1)
 926         break;
 927       LastReg = Reg;
 928       Regs.push_back(std::make_pair(Reg, isKill));
 929     }
 930
 931     if (Regs.empty())
 932       continue;
 933     if (Regs.size() > 1 || StrOpc== 0) {
 934       MachineInstrBuilder MIB =
 935         AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(StmOpc), ARM::SP)
 936                        .addReg(ARM::SP).setMIFlags(MIFlags));
 937       for (unsigned i = 0, e = Regs.size(); i < e; ++i)
 938         MIB.addReg(Regs[i].first, getKillRegState(Regs[i].second));
 939     } else if (Regs.size() == 1) {
 940       MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, TII.get(StrOpc),
 941                                         ARM::SP)
 942         .addReg(Regs[0].first, getKillRegState(Regs[0].second))
 943         .addReg(ARM::SP).setMIFlags(MIFlags)
 944         .addImm(-4);
 945       AddDefaultPred(MIB);
 946     }
 947     Regs.clear();
 948
 949     // Put any subsequent vpush instructions before this one: they will refer to
 950     // higher register numbers so need to be pushed first in order to preserve
 951     // monotonicity.
 952     if (MI != MBB.begin())
 953       --MI;
 954   }
 955 }
 956
 957 void ARMFrameLowering::emitPopInst(MachineBasicBlock &MBB,
 958                                    MachineBasicBlock::iterator MI,
 959                                    const std::vector<CalleeSavedInfo> &CSI,
 960                                    unsigned LdmOpc, unsigned LdrOpc,
 961                                    bool isVarArg, bool NoGap,
 962                                    bool(*Func)(unsigned, bool),
 963                                    unsigned NumAlignedDPRCS2Regs) const {
 964   MachineFunction &MF = *MBB.getParent();
 965   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
 966   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 967   DebugLoc DL;
 968   bool isTailCall = false;
 969   bool isInterrupt = false;
 970   if (MBB.end() != MI) {
 971     DL = MI->getDebugLoc();
 972     unsigned RetOpcode = MI->getOpcode();
 973     isTailCall = (RetOpcode == ARM::TCRETURNdi || RetOpcode == ARM::TCRETURNri);
 974     isInterrupt =
 975         RetOpcode == ARM::SUBS_PC_LR || RetOpcode == ARM::t2SUBS_PC_LR;
 976   }
 977
 978   SmallVector<unsigned, 4> Regs;
 979   unsigned i = CSI.size();
 980   while (i != 0) {
 981     unsigned LastReg = 0;
 982     bool DeleteRet = false;
 983     for (; i != 0; --i) {
 984       unsigned Reg = CSI[i-1].getReg();
 985       if (!(Func)(Reg, STI.isTargetDarwin())) continue;
 986
 987       // The aligned reloads from area DPRCS2 are not inserted here.
 988       if (Reg >= ARM::D8 && Reg < ARM::D8 + NumAlignedDPRCS2Regs)
 989         continue;
 990
 991       if (Reg == ARM::LR && !isTailCall && !isVarArg && !isInterrupt &&
 992           STI.hasV5TOps()) {
 993         if (MBB.succ_empty()) {
 994           Reg = ARM::PC;
 995           DeleteRet = true;
 996           LdmOpc = AFI->isThumbFunction() ? ARM::t2LDMIA_RET : ARM::LDMIA_RET;
 997         } else
 998           LdmOpc = AFI->isThumbFunction() ? ARM::t2LDMIA_UPD : ARM::LDMIA_UPD;
 999         // Fold the return instruction into the LDM.
1000       }
1001
1002       // If NoGap is true, pop consecutive registers and then leave the rest
1003       // for other instructions. e.g.
1004       // vpop {d8, d10, d11} -> vpop {d8}, vpop {d10, d11}
1005       if (NoGap && LastReg && LastReg != Reg-1)
1006         break;
1007
1008       LastReg = Reg;
1009       Regs.push_back(Reg);
1010     }
1011
1012     if (Regs.empty())
1013       continue;
1014     if (Regs.size() > 1 || LdrOpc == 0) {
1015       MachineInstrBuilder MIB =
1016         AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(LdmOpc), ARM::SP)
1017                        .addReg(ARM::SP));
1018       for (unsigned i = 0, e = Regs.size(); i < e; ++i)
1019         MIB.addReg(Regs[i], getDefRegState(true));
1020       if (DeleteRet && MI != MBB.end()) {
1021         MIB.copyImplicitOps(&*MI);
1022         MI->eraseFromParent();
1023       }
1024       MI = MIB;
1025     } else if (Regs.size() == 1) {
1026       // If we adjusted the reg to PC from LR above, switch it back here. We
1027       // only do that for LDM.
1028       if (Regs[0] == ARM::PC)
1029         Regs[0] = ARM::LR;
1030       MachineInstrBuilder MIB =
1031         BuildMI(MBB, MI, DL, TII.get(LdrOpc), Regs[0])
1032           .addReg(ARM::SP, RegState::Define)
1033           .addReg(ARM::SP);
1034       // ARM mode needs an extra reg0 here due to addrmode2. Will go away once
1035       // that refactoring is complete (eventually).
1036       if (LdrOpc == ARM::LDR_POST_REG || LdrOpc == ARM::LDR_POST_IMM) {
1037         MIB.addReg(0);
1038         MIB.addImm(ARM_AM::getAM2Opc(ARM_AM::add, 4, ARM_AM::no_shift));
1039       } else
1040         MIB.addImm(4);
1041       AddDefaultPred(MIB);
1042     }
1043     Regs.clear();
1044
1045     // Put any subsequent vpop instructions after this one: they will refer to
1046     // higher register numbers so need to be popped afterwards.
1047     if (MI != MBB.end())
1048       ++MI;
1049   }
1050 }
1051
1052 /// Emit aligned spill instructions for NumAlignedDPRCS2Regs D-registers
1053 /// starting from d8.  Also insert stack realignment code and leave the stack
1054 /// pointer pointing to the d8 spill slot.
1055 static void emitAlignedDPRCS2Spills(MachineBasicBlock &MBB,
1056                                     MachineBasicBlock::iterator MI,
1057                                     unsigned NumAlignedDPRCS2Regs,
1058                                     const std::vector<CalleeSavedInfo> &CSI,
1059                                     const TargetRegisterInfo *TRI) {
1060   MachineFunction &MF = *MBB.getParent();
1061   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1062   DebugLoc DL = MI->getDebugLoc();
1063   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
1064   MachineFrameInfo &MFI = *MF.getFrameInfo();
1065
1066   // Mark the D-register spill slots as properly aligned.  Since MFI computes
1067   // stack slot layout backwards, this can actually mean that the d-reg stack
1068   // slot offsets can be wrong. The offset for d8 will always be correct.
1069   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1070     unsigned DNum = CSI[i].getReg() - ARM::D8;
1071     if (DNum >= 8)
1072       continue;
1073     int FI = CSI[i].getFrameIdx();
1074     // The even-numbered registers will be 16-byte aligned, the odd-numbered
1075     // registers will be 8-byte aligned.
1076     MFI.setObjectAlignment(FI, DNum % 2 ? 8 : 16);
1077
1078     // The stack slot for D8 needs to be maximally aligned because this is
1079     // actually the point where we align the stack pointer.  MachineFrameInfo
1080     // computes all offsets relative to the incoming stack pointer which is a
1081     // bit weird when realigning the stack.  Any extra padding for this
1082     // over-alignment is not realized because the code inserted below adjusts
1083     // the stack pointer by numregs * 8 before aligning the stack pointer.
1084     if (DNum == 0)
1085       MFI.setObjectAlignment(FI, MFI.getMaxAlignment());
1086   }
1087
1088   // Move the stack pointer to the d8 spill slot, and align it at the same
1089   // time. Leave the stack slot address in the scratch register r4.
1090   //
1091   //   sub r4, sp, #numregs * 8
1092   //   bic r4, r4, #align - 1
1093   //   mov sp, r4
1094   //
1095   bool isThumb = AFI->isThumbFunction();
1096   assert(!AFI->isThumb1OnlyFunction() && "Can't realign stack for thumb1");
1097   AFI->setShouldRestoreSPFromFP(true);
1098
1099   // sub r4, sp, #numregs * 8
1100   // The immediate is <= 64, so it doesn't need any special encoding.
1101   unsigned Opc = isThumb ? ARM::t2SUBri : ARM::SUBri;
1102   AddDefaultCC(AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(Opc), ARM::R4)
1103                                   .addReg(ARM::SP)
1104                                   .addImm(8 * NumAlignedDPRCS2Regs)));
1105
1106   unsigned MaxAlign = MF.getFrameInfo()->getMaxAlignment();
1107   // We must set parameter MustBeSingleInstruction to true, since
1108   // skipAlignedDPRCS2Spills expects exactly 3 instructions to perform
1109   // stack alignment.  Luckily, this can always be done since all ARM
1110   // architecture versions that support Neon also support the BFC
1111   // instruction.
1112   emitAligningInstructions(MF, AFI, TII, MBB, MI, DL, ARM::R4, MaxAlign, true);
1113
1114   // mov sp, r4
1115   // The stack pointer must be adjusted before spilling anything, otherwise
1116   // the stack slots could be clobbered by an interrupt handler.
1117   // Leave r4 live, it is used below.
1118   Opc = isThumb ? ARM::tMOVr : ARM::MOVr;
1119   MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, TII.get(Opc), ARM::SP)
1120                             .addReg(ARM::R4);
1121   MIB = AddDefaultPred(MIB);
1122   if (!isThumb)
1123     AddDefaultCC(MIB);
1124
1125   // Now spill NumAlignedDPRCS2Regs registers starting from d8.
1126   // r4 holds the stack slot address.
1127   unsigned NextReg = ARM::D8;
1128
1129   // 16-byte aligned vst1.64 with 4 d-regs and address writeback.
1130   // The writeback is only needed when emitting two vst1.64 instructions.
1131   if (NumAlignedDPRCS2Regs >= 6) {
1132     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1133                                                &ARM::QQPRRegClass);
1134     MBB.addLiveIn(SupReg);
1135     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1d64Qwb_fixed),
1136                            ARM::R4)
1137                    .addReg(ARM::R4, RegState::Kill).addImm(16)
1138                    .addReg(NextReg)
1139                    .addReg(SupReg, RegState::ImplicitKill));
1140     NextReg += 4;
1141     NumAlignedDPRCS2Regs -= 4;
1142   }
1143
1144   // We won't modify r4 beyond this point.  It currently points to the next
1145   // register to be spilled.
1146   unsigned R4BaseReg = NextReg;
1147
1148   // 16-byte aligned vst1.64 with 4 d-regs, no writeback.
1149   if (NumAlignedDPRCS2Regs >= 4) {
1150     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1151                                                &ARM::QQPRRegClass);
1152     MBB.addLiveIn(SupReg);
1153     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1d64Q))
1154                    .addReg(ARM::R4).addImm(16).addReg(NextReg)
1155                    .addReg(SupReg, RegState::ImplicitKill));
1156     NextReg += 4;
1157     NumAlignedDPRCS2Regs -= 4;
1158   }
1159
1160   // 16-byte aligned vst1.64 with 2 d-regs.
1161   if (NumAlignedDPRCS2Regs >= 2) {
1162     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1163                                                &ARM::QPRRegClass);
1164     MBB.addLiveIn(SupReg);
1165     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1q64))
1166                    .addReg(ARM::R4).addImm(16).addReg(SupReg));
1167     NextReg += 2;
1168     NumAlignedDPRCS2Regs -= 2;
1169   }
1170
1171   // Finally, use a vanilla vstr.64 for the odd last register.
1172   if (NumAlignedDPRCS2Regs) {
1173     MBB.addLiveIn(NextReg);
1174     // vstr.64 uses addrmode5 which has an offset scale of 4.
1175     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VSTRD))
1176                    .addReg(NextReg)
1177                    .addReg(ARM::R4).addImm((NextReg-R4BaseReg)*2));
1178   }
1179
1180   // The last spill instruction inserted should kill the scratch register r4.
1181   std::prev(MI)->addRegisterKilled(ARM::R4, TRI);
1182 }
1183
1184 /// Skip past the code inserted by emitAlignedDPRCS2Spills, and return an
1185 /// iterator to the following instruction.
1186 static MachineBasicBlock::iterator
1187 skipAlignedDPRCS2Spills(MachineBasicBlock::iterator MI,
1188                         unsigned NumAlignedDPRCS2Regs) {
1189   //   sub r4, sp, #numregs * 8
1190   //   bic r4, r4, #align - 1
1191   //   mov sp, r4
1192   ++MI; ++MI; ++MI;
1193   assert(MI->mayStore() && "Expecting spill instruction");
1194
1195   // These switches all fall through.
1196   switch(NumAlignedDPRCS2Regs) {
1197   case 7:
1198     ++MI;
1199     assert(MI->mayStore() && "Expecting spill instruction");
1200   default:
1201     ++MI;
1202     assert(MI->mayStore() && "Expecting spill instruction");
1203   case 1:
1204   case 2:
1205   case 4:
1206     assert(MI->killsRegister(ARM::R4) && "Missed kill flag");
1207     ++MI;
1208   }
1209   return MI;
1210 }
1211
1212 /// Emit aligned reload instructions for NumAlignedDPRCS2Regs D-registers
1213 /// starting from d8.  These instructions are assumed to execute while the
1214 /// stack is still aligned, unlike the code inserted by emitPopInst.
1215 static void emitAlignedDPRCS2Restores(MachineBasicBlock &MBB,
1216                                       MachineBasicBlock::iterator MI,
1217                                       unsigned NumAlignedDPRCS2Regs,
1218                                       const std::vector<CalleeSavedInfo> &CSI,
1219                                       const TargetRegisterInfo *TRI) {
1220   MachineFunction &MF = *MBB.getParent();
1221   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1222   DebugLoc DL = MI->getDebugLoc();
1223   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
1224
1225   // Find the frame index assigned to d8.
1226   int D8SpillFI = 0;
1227   for (unsigned i = 0, e = CSI.size(); i != e; ++i)
1228     if (CSI[i].getReg() == ARM::D8) {
1229       D8SpillFI = CSI[i].getFrameIdx();
1230       break;
1231     }
1232
1233   // Materialize the address of the d8 spill slot into the scratch register r4.
1234   // This can be fairly complicated if the stack frame is large, so just use
1235   // the normal frame index elimination mechanism to do it.  This code runs as
1236   // the initial part of the epilog where the stack and base pointers haven't
1237   // been changed yet.
1238   bool isThumb = AFI->isThumbFunction();
1239   assert(!AFI->isThumb1OnlyFunction() && "Can't realign stack for thumb1");
1240
1241   unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
1242   AddDefaultCC(AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(Opc), ARM::R4)
1243                               .addFrameIndex(D8SpillFI).addImm(0)));
1244
1245   // Now restore NumAlignedDPRCS2Regs registers starting from d8.
1246   unsigned NextReg = ARM::D8;
1247
1248   // 16-byte aligned vld1.64 with 4 d-regs and writeback.
1249   if (NumAlignedDPRCS2Regs >= 6) {
1250     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1251                                                &ARM::QQPRRegClass);
1252     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1d64Qwb_fixed), NextReg)
1253                    .addReg(ARM::R4, RegState::Define)
1254                    .addReg(ARM::R4, RegState::Kill).addImm(16)
1255                    .addReg(SupReg, RegState::ImplicitDefine));
1256     NextReg += 4;
1257     NumAlignedDPRCS2Regs -= 4;
1258   }
1259
1260   // We won't modify r4 beyond this point.  It currently points to the next
1261   // register to be spilled.
1262   unsigned R4BaseReg = NextReg;
1263
1264   // 16-byte aligned vld1.64 with 4 d-regs, no writeback.
1265   if (NumAlignedDPRCS2Regs >= 4) {
1266     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1267                                                &ARM::QQPRRegClass);
1268     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1d64Q), NextReg)
1269                    .addReg(ARM::R4).addImm(16)
1270                    .addReg(SupReg, RegState::ImplicitDefine));
1271     NextReg += 4;
1272     NumAlignedDPRCS2Regs -= 4;
1273   }
1274
1275   // 16-byte aligned vld1.64 with 2 d-regs.
1276   if (NumAlignedDPRCS2Regs >= 2) {
1277     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1278                                                &ARM::QPRRegClass);
1279     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1q64), SupReg)
1280                    .addReg(ARM::R4).addImm(16));
1281     NextReg += 2;
1282     NumAlignedDPRCS2Regs -= 2;
1283   }
1284
1285   // Finally, use a vanilla vldr.64 for the remaining odd register.
1286   if (NumAlignedDPRCS2Regs)
1287     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLDRD), NextReg)
1288                    .addReg(ARM::R4).addImm(2*(NextReg-R4BaseReg)));
1289
1290   // Last store kills r4.
1291   std::prev(MI)->addRegisterKilled(ARM::R4, TRI);
1292 }
1293
1294 bool ARMFrameLowering::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1295                                         MachineBasicBlock::iterator MI,
1296                                         const std::vector<CalleeSavedInfo> &CSI,
1297                                         const TargetRegisterInfo *TRI) const {
1298   if (CSI.empty())
1299     return false;
1300
1301   MachineFunction &MF = *MBB.getParent();
1302   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1303
1304   unsigned PushOpc = AFI->isThumbFunction() ? ARM::t2STMDB_UPD : ARM::STMDB_UPD;
1305   unsigned PushOneOpc = AFI->isThumbFunction() ?
1306     ARM::t2STR_PRE : ARM::STR_PRE_IMM;
1307   unsigned FltOpc = ARM::VSTMDDB_UPD;
1308   unsigned NumAlignedDPRCS2Regs = AFI->getNumAlignedDPRCS2Regs();
1309   emitPushInst(MBB, MI, CSI, PushOpc, PushOneOpc, false, &isARMArea1Register, 0,
1310                MachineInstr::FrameSetup);
1311   emitPushInst(MBB, MI, CSI, PushOpc, PushOneOpc, false, &isARMArea2Register, 0,
1312                MachineInstr::FrameSetup);
1313   emitPushInst(MBB, MI, CSI, FltOpc, 0, true, &isARMArea3Register,
1314                NumAlignedDPRCS2Regs, MachineInstr::FrameSetup);
1315
1316   // The code above does not insert spill code for the aligned DPRCS2 registers.
1317   // The stack realignment code will be inserted between the push instructions
1318   // and these spills.
1319   if (NumAlignedDPRCS2Regs)
1320     emitAlignedDPRCS2Spills(MBB, MI, NumAlignedDPRCS2Regs, CSI, TRI);
1321
1322   return true;
1323 }
1324
1325 bool ARMFrameLowering::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1326                                         MachineBasicBlock::iterator MI,
1327                                         const std::vector<CalleeSavedInfo> &CSI,
1328                                         const TargetRegisterInfo *TRI) const {
1329   if (CSI.empty())
1330     return false;
1331
1332   MachineFunction &MF = *MBB.getParent();
1333   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1334   bool isVarArg = AFI->getArgRegsSaveSize() > 0;
1335   unsigned NumAlignedDPRCS2Regs = AFI->getNumAlignedDPRCS2Regs();
1336
1337   // The emitPopInst calls below do not insert reloads for the aligned DPRCS2
1338   // registers. Do that here instead.
1339   if (NumAlignedDPRCS2Regs)
1340     emitAlignedDPRCS2Restores(MBB, MI, NumAlignedDPRCS2Regs, CSI, TRI);
1341
1342   unsigned PopOpc = AFI->isThumbFunction() ? ARM::t2LDMIA_UPD : ARM::LDMIA_UPD;
1343   unsigned LdrOpc = AFI->isThumbFunction() ? ARM::t2LDR_POST :ARM::LDR_POST_IMM;
1344   unsigned FltOpc = ARM::VLDMDIA_UPD;
1345   emitPopInst(MBB, MI, CSI, FltOpc, 0, isVarArg, true, &isARMArea3Register,
1346               NumAlignedDPRCS2Regs);
1347   emitPopInst(MBB, MI, CSI, PopOpc, LdrOpc, isVarArg, false,
1348               &isARMArea2Register, 0);
1349   emitPopInst(MBB, MI, CSI, PopOpc, LdrOpc, isVarArg, false,
1350               &isARMArea1Register, 0);
1351
1352   return true;
1353 }
1354
1355 // FIXME: Make generic?
1356 static unsigned GetFunctionSizeInBytes(const MachineFunction &MF,
1357                                        const ARMBaseInstrInfo &TII) {
1358   unsigned FnSize = 0;
1359   for (auto &MBB : MF) {
1360     for (auto &MI : MBB)
1361       FnSize += TII.GetInstSizeInBytes(&MI);
1362   }
1363   return FnSize;
1364 }
1365
1366 /// estimateRSStackSizeLimit - Look at each instruction that references stack
1367 /// frames and return the stack size limit beyond which some of these
1368 /// instructions will require a scratch register during their expansion later.
1369 // FIXME: Move to TII?
1370 static unsigned estimateRSStackSizeLimit(MachineFunction &MF,
1371                                          const TargetFrameLowering *TFI) {
1372   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1373   unsigned Limit = (1 << 12) - 1;
1374   for (auto &MBB : MF) {
1375     for (auto &MI : MBB) {
1376       for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
1377         if (!MI.getOperand(i).isFI())
1378           continue;
1379
1380         // When using ADDri to get the address of a stack object, 255 is the
1381         // largest offset guaranteed to fit in the immediate offset.
1382         if (MI.getOpcode() == ARM::ADDri) {
1383           Limit = std::min(Limit, (1U << 8) - 1);
1384           break;
1385         }
1386
1387         // Otherwise check the addressing mode.
1388         switch (MI.getDesc().TSFlags & ARMII::AddrModeMask) {
1389         case ARMII::AddrMode3:
1390         case ARMII::AddrModeT2_i8:
1391           Limit = std::min(Limit, (1U << 8) - 1);
1392           break;
1393         case ARMII::AddrMode5:
1394         case ARMII::AddrModeT2_i8s4:
1395           Limit = std::min(Limit, ((1U << 8) - 1) * 4);
1396           break;
1397         case ARMII::AddrModeT2_i12:
1398           // i12 supports only positive offset so these will be converted to
1399           // i8 opcodes. See llvm::rewriteT2FrameIndex.
1400           if (TFI->hasFP(MF) && AFI->hasStackFrame())
1401             Limit = std::min(Limit, (1U << 8) - 1);
1402           break;
1403         case ARMII::AddrMode4:
1404         case ARMII::AddrMode6:
1405           // Addressing modes 4 & 6 (load/store) instructions can't encode an
1406           // immediate offset for stack references.
1407           return 0;
1408         default:
1409           break;
1410         }
1411         break; // At most one FI per instruction
1412       }
1413     }
1414   }
1415
1416   return Limit;
1417 }
1418
1419 // In functions that realign the stack, it can be an advantage to spill the
1420 // callee-saved vector registers after realigning the stack. The vst1 and vld1
1421 // instructions take alignment hints that can improve performance.
1422 //
1423 static void
1424 checkNumAlignedDPRCS2Regs(MachineFunction &MF, BitVector &SavedRegs) {
1425   MF.getInfo<ARMFunctionInfo>()->setNumAlignedDPRCS2Regs(0);
1426   if (!SpillAlignedNEONRegs)
1427     return;
1428
1429   // Naked functions don't spill callee-saved registers.
1430   if (MF.getFunction()->hasFnAttribute(Attribute::Naked))
1431     return;
1432
1433   // We are planning to use NEON instructions vst1 / vld1.
1434   if (!static_cast<const ARMSubtarget &>(MF.getSubtarget()).hasNEON())
1435     return;
1436
1437   // Don't bother if the default stack alignment is sufficiently high.
1438   if (MF.getSubtarget().getFrameLowering()->getStackAlignment() >= 8)
1439     return;
1440
1441   // Aligned spills require stack realignment.
1442   if (!static_cast<const ARMBaseRegisterInfo *>(
1443            MF.getSubtarget().getRegisterInfo())->canRealignStack(MF))
1444     return;
1445
1446   // We always spill contiguous d-registers starting from d8. Count how many
1447   // needs spilling.  The register allocator will almost always use the
1448   // callee-saved registers in order, but it can happen that there are holes in
1449   // the range.  Registers above the hole will be spilled to the standard DPRCS
1450   // area.
1451   unsigned NumSpills = 0;
1452   for (; NumSpills < 8; ++NumSpills)
1453     if (!SavedRegs.test(ARM::D8 + NumSpills))
1454       break;
1455
1456   // Don't do this for just one d-register. It's not worth it.
1457   if (NumSpills < 2)
1458     return;
1459
1460   // Spill the first NumSpills D-registers after realigning the stack.
1461   MF.getInfo<ARMFunctionInfo>()->setNumAlignedDPRCS2Regs(NumSpills);
1462
1463   // A scratch register is required for the vst1 / vld1 instructions.
1464   SavedRegs.set(ARM::R4);
1465 }
1466
1467 void ARMFrameLowering::determineCalleeSaves(MachineFunction &MF,
1468                                             BitVector &SavedRegs,
1469                                             RegScavenger *RS) const {
1470   TargetFrameLowering::determineCalleeSaves(MF, SavedRegs, RS);
1471   // This tells PEI to spill the FP as if it is any other callee-save register
1472   // to take advantage the eliminateFrameIndex machinery. This also ensures it
1473   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
1474   // to combine multiple loads / stores.
1475   bool CanEliminateFrame = true;
1476   bool CS1Spilled = false;
1477   bool LRSpilled = false;
1478   unsigned NumGPRSpills = 0;
1479   SmallVector<unsigned, 4> UnspilledCS1GPRs;
1480   SmallVector<unsigned, 4> UnspilledCS2GPRs;
1481   const ARMBaseRegisterInfo *RegInfo = static_cast<const ARMBaseRegisterInfo *>(
1482       MF.getSubtarget().getRegisterInfo());
1483   const ARMBaseInstrInfo &TII =
1484       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
1485   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1486   MachineFrameInfo *MFI = MF.getFrameInfo();
1487   MachineRegisterInfo &MRI = MF.getRegInfo();
1488   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1489
1490   // Spill R4 if Thumb2 function requires stack realignment - it will be used as
1491   // scratch register. Also spill R4 if Thumb2 function has varsized objects,
1492   // since it's not always possible to restore sp from fp in a single
1493   // instruction.
1494   // FIXME: It will be better just to find spare register here.
1495   if (AFI->isThumb2Function() &&
1496       (MFI->hasVarSizedObjects() || RegInfo->needsStackRealignment(MF)))
1497     SavedRegs.set(ARM::R4);
1498
1499   if (AFI->isThumb1OnlyFunction()) {
1500     // Spill LR if Thumb1 function uses variable length argument lists.
1501     if (AFI->getArgRegsSaveSize() > 0)
1502       SavedRegs.set(ARM::LR);
1503
1504     // Spill R4 if Thumb1 epilogue has to restore SP from FP. We don't know
1505     // for sure what the stack size will be, but for this, an estimate is good
1506     // enough. If there anything changes it, it'll be a spill, which implies
1507     // we've used all the registers and so R4 is already used, so not marking
1508     // it here will be OK.
1509     // FIXME: It will be better just to find spare register here.
1510     unsigned StackSize = MFI->estimateStackSize(MF);
1511     if (MFI->hasVarSizedObjects() || StackSize > 508)
1512       SavedRegs.set(ARM::R4);
1513   }
1514
1515   // See if we can spill vector registers to aligned stack.
1516   checkNumAlignedDPRCS2Regs(MF, SavedRegs);
1517
1518   // Spill the BasePtr if it's used.
1519   if (RegInfo->hasBasePointer(MF))
1520     SavedRegs.set(RegInfo->getBaseRegister());
1521
1522   // Don't spill FP if the frame can be eliminated. This is determined
1523   // by scanning the callee-save registers to see if any is modified.
1524   const MCPhysReg *CSRegs = RegInfo->getCalleeSavedRegs(&MF);
1525   for (unsigned i = 0; CSRegs[i]; ++i) {
1526     unsigned Reg = CSRegs[i];
1527     bool Spilled = false;
1528     if (SavedRegs.test(Reg)) {
1529       Spilled = true;
1530       CanEliminateFrame = false;
1531     }
1532
1533     if (!ARM::GPRRegClass.contains(Reg))
1534       continue;
1535
1536     if (Spilled) {
1537       NumGPRSpills++;
1538
1539       if (!STI.isTargetDarwin()) {
1540         if (Reg == ARM::LR)
1541           LRSpilled = true;
1542         CS1Spilled = true;
1543         continue;
1544       }
1545
1546       // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
1547       switch (Reg) {
1548       case ARM::LR:
1549         LRSpilled = true;
1550         // Fallthrough
1551       case ARM::R0: case ARM::R1:
1552       case ARM::R2: case ARM::R3:
1553       case ARM::R4: case ARM::R5:
1554       case ARM::R6: case ARM::R7:
1555         CS1Spilled = true;
1556         break;
1557       default:
1558         break;
1559       }
1560     } else {
1561       if (!STI.isTargetDarwin()) {
1562         UnspilledCS1GPRs.push_back(Reg);
1563         continue;
1564       }
1565
1566       switch (Reg) {
1567       case ARM::R0: case ARM::R1:
1568       case ARM::R2: case ARM::R3:
1569       case ARM::R4: case ARM::R5:
1570       case ARM::R6: case ARM::R7:
1571       case ARM::LR:
1572         UnspilledCS1GPRs.push_back(Reg);
1573         break;
1574       default:
1575         UnspilledCS2GPRs.push_back(Reg);
1576         break;
1577       }
1578     }
1579   }
1580
1581   bool ForceLRSpill = false;
1582   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
1583     unsigned FnSize = GetFunctionSizeInBytes(MF, TII);
1584     // Force LR to be spilled if the Thumb function size is > 2048. This enables
1585     // use of BL to implement far jump. If it turns out that it's not needed
1586     // then the branch fix up path will undo it.
1587     if (FnSize >= (1 << 11)) {
1588       CanEliminateFrame = false;
1589       ForceLRSpill = true;
1590     }
1591   }
1592
1593   // If any of the stack slot references may be out of range of an immediate
1594   // offset, make sure a register (or a spill slot) is available for the
1595   // register scavenger. Note that if we're indexing off the frame pointer, the
1596   // effective stack size is 4 bytes larger since the FP points to the stack
1597   // slot of the previous FP. Also, if we have variable sized objects in the
1598   // function, stack slot references will often be negative, and some of
1599   // our instructions are positive-offset only, so conservatively consider
1600   // that case to want a spill slot (or register) as well. Similarly, if
1601   // the function adjusts the stack pointer during execution and the
1602   // adjustments aren't already part of our stack size estimate, our offset
1603   // calculations may be off, so be conservative.
1604   // FIXME: We could add logic to be more precise about negative offsets
1605   //        and which instructions will need a scratch register for them. Is it
1606   //        worth the effort and added fragility?
1607   bool BigStack =
1608     (RS &&
1609      (MFI->estimateStackSize(MF) +
1610       ((hasFP(MF) && AFI->hasStackFrame()) ? 4:0) >=
1611       estimateRSStackSizeLimit(MF, this)))
1612     || MFI->hasVarSizedObjects()
1613     || (MFI->adjustsStack() && !canSimplifyCallFramePseudos(MF));
1614
1615   bool ExtraCSSpill = false;
1616   if (BigStack || !CanEliminateFrame || RegInfo->cannotEliminateFrame(MF)) {
1617     AFI->setHasStackFrame(true);
1618
1619     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1620     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1621     if (!LRSpilled && CS1Spilled) {
1622       SavedRegs.set(ARM::LR);
1623       NumGPRSpills++;
1624       SmallVectorImpl<unsigned>::iterator LRPos;
1625       LRPos = std::find(UnspilledCS1GPRs.begin(), UnspilledCS1GPRs.end(),
1626                         (unsigned)ARM::LR);
1627       if (LRPos != UnspilledCS1GPRs.end())
1628         UnspilledCS1GPRs.erase(LRPos);
1629
1630       ForceLRSpill = false;
1631       ExtraCSSpill = true;
1632     }
1633
1634     if (hasFP(MF)) {
1635       SavedRegs.set(FramePtr);
1636       auto FPPos = std::find(UnspilledCS1GPRs.begin(), UnspilledCS1GPRs.end(),
1637                              FramePtr);
1638       if (FPPos != UnspilledCS1GPRs.end())
1639         UnspilledCS1GPRs.erase(FPPos);
1640       NumGPRSpills++;
1641     }
1642
1643     // If stack and double are 8-byte aligned and we are spilling an odd number
1644     // of GPRs, spill one extra callee save GPR so we won't have to pad between
1645     // the integer and double callee save areas.
1646     unsigned TargetAlign = getStackAlignment();
1647     if (TargetAlign >= 8 && (NumGPRSpills & 1)) {
1648       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
1649         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
1650           unsigned Reg = UnspilledCS1GPRs[i];
1651           // Don't spill high register if the function is thumb
1652           if (!AFI->isThumbFunction() ||
1653               isARMLowRegister(Reg) || Reg == ARM::LR) {
1654             SavedRegs.set(Reg);
1655             if (!MRI.isReserved(Reg))
1656               ExtraCSSpill = true;
1657             break;
1658           }
1659         }
1660       } else if (!UnspilledCS2GPRs.empty() && !AFI->isThumb1OnlyFunction()) {
1661         unsigned Reg = UnspilledCS2GPRs.front();
1662         SavedRegs.set(Reg);
1663         if (!MRI.isReserved(Reg))
1664           ExtraCSSpill = true;
1665       }
1666     }
1667
1668     // Estimate if we might need to scavenge a register at some point in order
1669     // to materialize a stack offset. If so, either spill one additional
1670     // callee-saved register or reserve a special spill slot to facilitate
1671     // register scavenging. Thumb1 needs a spill slot for stack pointer
1672     // adjustments also, even when the frame itself is small.
1673     if (BigStack && !ExtraCSSpill) {
1674       // If any non-reserved CS register isn't spilled, just spill one or two
1675       // extra. That should take care of it!
1676       unsigned NumExtras = TargetAlign / 4;
1677       SmallVector<unsigned, 2> Extras;
1678       while (NumExtras && !UnspilledCS1GPRs.empty()) {
1679         unsigned Reg = UnspilledCS1GPRs.back();
1680         UnspilledCS1GPRs.pop_back();
1681         if (!MRI.isReserved(Reg) &&
1682             (!AFI->isThumb1OnlyFunction() || isARMLowRegister(Reg) ||
1683              Reg == ARM::LR)) {
1684           Extras.push_back(Reg);
1685           NumExtras--;
1686         }
1687       }
1688       // For non-Thumb1 functions, also check for hi-reg CS registers
1689       if (!AFI->isThumb1OnlyFunction()) {
1690         while (NumExtras && !UnspilledCS2GPRs.empty()) {
1691           unsigned Reg = UnspilledCS2GPRs.back();
1692           UnspilledCS2GPRs.pop_back();
1693           if (!MRI.isReserved(Reg)) {
1694             Extras.push_back(Reg);
1695             NumExtras--;
1696           }
1697         }
1698       }
1699       if (Extras.size() && NumExtras == 0) {
1700         for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
1701           SavedRegs.set(Extras[i]);
1702         }
1703       } else if (!AFI->isThumb1OnlyFunction()) {
1704         // note: Thumb1 functions spill to R12, not the stack.  Reserve a slot
1705         // closest to SP or frame pointer.
1706         const TargetRegisterClass *RC = &ARM::GPRRegClass;
1707         RS->addScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1708                                                            RC->getAlignment(),
1709                                                            false));
1710       }
1711     }
1712   }
1713
1714   if (ForceLRSpill) {
1715     SavedRegs.set(ARM::LR);
1716     AFI->setLRIsSpilledForFarJump(true);
1717   }
1718 }
1719
1720
1721 void ARMFrameLowering::
1722 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1723                               MachineBasicBlock::iterator I) const {
1724   const ARMBaseInstrInfo &TII =
1725       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
1726   if (!hasReservedCallFrame(MF)) {
1727     // If we have alloca, convert as follows:
1728     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
1729     // ADJCALLSTACKUP   -> add, sp, sp, amount
1730     MachineInstr *Old = I;
1731     DebugLoc dl = Old->getDebugLoc();
1732     unsigned Amount = Old->getOperand(0).getImm();
1733     if (Amount != 0) {
1734       // We need to keep the stack aligned properly.  To do this, we round the
1735       // amount of space needed for the outgoing arguments up to the next
1736       // alignment boundary.
1737       Amount = alignSPAdjust(Amount);
1738
1739       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1740       assert(!AFI->isThumb1OnlyFunction() &&
1741              "This eliminateCallFramePseudoInstr does not support Thumb1!");
1742       bool isARM = !AFI->isThumbFunction();
1743
1744       // Replace the pseudo instruction with a new instruction...
1745       unsigned Opc = Old->getOpcode();
1746       int PIdx = Old->findFirstPredOperandIdx();
1747       ARMCC::CondCodes Pred = (PIdx == -1)
1748         ? ARMCC::AL : (ARMCC::CondCodes)Old->getOperand(PIdx).getImm();
1749       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
1750         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
1751         unsigned PredReg = Old->getOperand(2).getReg();
1752         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, MachineInstr::NoFlags,
1753                      Pred, PredReg);
1754       } else {
1755         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
1756         unsigned PredReg = Old->getOperand(3).getReg();
1757         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
1758         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, MachineInstr::NoFlags,
1759                      Pred, PredReg);
1760       }
1761     }
1762   }
1763   MBB.erase(I);
1764 }
1765
1766 /// Get the minimum constant for ARM that is greater than or equal to the
1767 /// argument. In ARM, constants can have any value that can be produced by
1768 /// rotating an 8-bit value to the right by an even number of bits within a
1769 /// 32-bit word.
1770 static uint32_t alignToARMConstant(uint32_t Value) {
1771   unsigned Shifted = 0;
1772
1773   if (Value == 0)
1774       return 0;
1775
1776   while (!(Value & 0xC0000000)) {
1777       Value = Value << 2;
1778       Shifted += 2;
1779   }
1780
1781   bool Carry = (Value & 0x00FFFFFF);
1782   Value = ((Value & 0xFF000000) >> 24) + Carry;
1783
1784   if (Value & 0x0000100)
1785       Value = Value & 0x000001FC;
1786
1787   if (Shifted > 24)
1788       Value = Value >> (Shifted - 24);
1789   else
1790       Value = Value << (24 - Shifted);
1791
1792   return Value;
1793 }
1794
1795 // The stack limit in the TCB is set to this many bytes above the actual
1796 // stack limit.
1797 static const uint64_t kSplitStackAvailable = 256;
1798
1799 // Adjust the function prologue to enable split stacks. This currently only
1800 // supports android and linux.
1801 //
1802 // The ABI of the segmented stack prologue is a little arbitrarily chosen, but
1803 // must be well defined in order to allow for consistent implementations of the
1804 // __morestack helper function. The ABI is also not a normal ABI in that it
1805 // doesn't follow the normal calling conventions because this allows the
1806 // prologue of each function to be optimized further.
1807 //
1808 // Currently, the ABI looks like (when calling __morestack)
1809 //
1810 //  * r4 holds the minimum stack size requested for this function call
1811 //  * r5 holds the stack size of the arguments to the function
1812 //  * the beginning of the function is 3 instructions after the call to
1813 //    __morestack
1814 //
1815 // Implementations of __morestack should use r4 to allocate a new stack, r5 to
1816 // place the arguments on to the new stack, and the 3-instruction knowledge to
1817 // jump directly to the body of the function when working on the new stack.
1818 //
1819 // An old (and possibly no longer compatible) implementation of __morestack for
1820 // ARM can be found at [1].
1821 //
1822 // [1] - https://github.com/mozilla/rust/blob/86efd9/src/rt/arch/arm/morestack.S
1823 void ARMFrameLowering::adjustForSegmentedStacks(
1824     MachineFunction &MF, MachineBasicBlock &PrologueMBB) const {
1825   unsigned Opcode;
1826   unsigned CFIIndex;
1827   const ARMSubtarget *ST = &MF.getSubtarget<ARMSubtarget>();
1828   bool Thumb = ST->isThumb();
1829
1830   // Sadly, this currently doesn't support varargs, platforms other than
1831   // android/linux. Note that thumb1/thumb2 are support for android/linux.
1832   if (MF.getFunction()->isVarArg())
1833     report_fatal_error("Segmented stacks do not support vararg functions.");
1834   if (!ST->isTargetAndroid() && !ST->isTargetLinux())
1835     report_fatal_error("Segmented stacks not supported on this platform.");
1836
1837   MachineFrameInfo *MFI = MF.getFrameInfo();
1838   MachineModuleInfo &MMI = MF.getMMI();
1839   MCContext &Context = MMI.getContext();
1840   const MCRegisterInfo *MRI = Context.getRegisterInfo();
1841   const ARMBaseInstrInfo &TII =
1842       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
1843   ARMFunctionInfo *ARMFI = MF.getInfo<ARMFunctionInfo>();
1844   DebugLoc DL;
1845
1846   uint64_t StackSize = MFI->getStackSize();
1847
1848   // Do not generate a prologue for functions with a stack of size zero
1849   if (StackSize == 0)
1850     return;
1851
1852   // Use R4 and R5 as scratch registers.
1853   // We save R4 and R5 before use and restore them before leaving the function.
1854   unsigned ScratchReg0 = ARM::R4;
1855   unsigned ScratchReg1 = ARM::R5;
1856   uint64_t AlignedStackSize;
1857
1858   MachineBasicBlock *PrevStackMBB = MF.CreateMachineBasicBlock();
1859   MachineBasicBlock *PostStackMBB = MF.CreateMachineBasicBlock();
1860   MachineBasicBlock *AllocMBB = MF.CreateMachineBasicBlock();
1861   MachineBasicBlock *GetMBB = MF.CreateMachineBasicBlock();
1862   MachineBasicBlock *McrMBB = MF.CreateMachineBasicBlock();
1863
1864   // Grab everything that reaches PrologueMBB to update there liveness as well.
1865   SmallPtrSet<MachineBasicBlock *, 8> BeforePrologueRegion;
1866   SmallVector<MachineBasicBlock *, 2> WalkList;
1867   WalkList.push_back(&PrologueMBB);
1868
1869   do {
1870     MachineBasicBlock *CurMBB = WalkList.pop_back_val();
1871     for (MachineBasicBlock *PredBB : CurMBB->predecessors()) {
1872       if (BeforePrologueRegion.insert(PredBB).second)
1873         WalkList.push_back(PredBB);
1874     }
1875   } while (!WalkList.empty());
1876
1877   // The order in that list is important.
1878   // The blocks will all be inserted before PrologueMBB using that order.
1879   // Therefore the block that should appear first in the CFG should appear
1880   // first in the list.
1881   MachineBasicBlock *AddedBlocks[] = {PrevStackMBB, McrMBB, GetMBB, AllocMBB,
1882                                       PostStackMBB};
1883   const int NbAddedBlocks = sizeof(AddedBlocks) / sizeof(AddedBlocks[0]);
1884
1885   for (int Idx = 0; Idx < NbAddedBlocks; ++Idx)
1886     BeforePrologueRegion.insert(AddedBlocks[Idx]);
1887
1888   for (MachineBasicBlock::livein_iterator i = PrologueMBB.livein_begin(),
1889                                           e = PrologueMBB.livein_end();
1890        i != e; ++i) {
1891     for (MachineBasicBlock *PredBB : BeforePrologueRegion)
1892       PredBB->addLiveIn(*i);
1893   }
1894
1895   // Remove the newly added blocks from the list, since we know
1896   // we do not have to do the following updates for them.
1897   for (int Idx = 0; Idx < NbAddedBlocks; ++Idx) {
1898     BeforePrologueRegion.erase(AddedBlocks[Idx]);
1899     MF.insert(&PrologueMBB, AddedBlocks[Idx]);
1900   }
1901
1902   for (MachineBasicBlock *MBB : BeforePrologueRegion) {
1903     // Make sure the LiveIns are still sorted and unique.
1904     MBB->sortUniqueLiveIns();
1905     // Replace the edges to PrologueMBB by edges to the sequences
1906     // we are about to add.
1907     MBB->ReplaceUsesOfBlockWith(&PrologueMBB, AddedBlocks[0]);
1908   }
1909
1910   // The required stack size that is aligned to ARM constant criterion.
1911   AlignedStackSize = alignToARMConstant(StackSize);
1912
1913   // When the frame size is less than 256 we just compare the stack
1914   // boundary directly to the value of the stack pointer, per gcc.
1915   bool CompareStackPointer = AlignedStackSize < kSplitStackAvailable;
1916
1917   // We will use two of the callee save registers as scratch registers so we
1918   // need to save those registers onto the stack.
1919   // We will use SR0 to hold stack limit and SR1 to hold the stack size
1920   // requested and arguments for __morestack().
1921   // SR0: Scratch Register #0
1922   // SR1: Scratch Register #1
1923   // push {SR0, SR1}
1924   if (Thumb) {
1925     AddDefaultPred(BuildMI(PrevStackMBB, DL, TII.get(ARM::tPUSH)))
1926         .addReg(ScratchReg0).addReg(ScratchReg1);
1927   } else {
1928     AddDefaultPred(BuildMI(PrevStackMBB, DL, TII.get(ARM::STMDB_UPD))
1929                    .addReg(ARM::SP, RegState::Define).addReg(ARM::SP))
1930         .addReg(ScratchReg0).addReg(ScratchReg1);
1931   }
1932
1933   // Emit the relevant DWARF information about the change in stack pointer as
1934   // well as where to find both r4 and r5 (the callee-save registers)
1935   CFIIndex =
1936       MMI.addFrameInst(MCCFIInstruction::createDefCfaOffset(nullptr, -8));
1937   BuildMI(PrevStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
1938       .addCFIIndex(CFIIndex);
1939   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
1940       nullptr, MRI->getDwarfRegNum(ScratchReg1, true), -4));
1941   BuildMI(PrevStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
1942       .addCFIIndex(CFIIndex);
1943   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
1944       nullptr, MRI->getDwarfRegNum(ScratchReg0, true), -8));
1945   BuildMI(PrevStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
1946       .addCFIIndex(CFIIndex);
1947
1948   // mov SR1, sp
1949   if (Thumb) {
1950     AddDefaultPred(BuildMI(McrMBB, DL, TII.get(ARM::tMOVr), ScratchReg1)
1951                       .addReg(ARM::SP));
1952   } else if (CompareStackPointer) {
1953     AddDefaultPred(BuildMI(McrMBB, DL, TII.get(ARM::MOVr), ScratchReg1)
1954                       .addReg(ARM::SP)).addReg(0);
1955   }
1956
1957   // sub SR1, sp, #StackSize
1958   if (!CompareStackPointer && Thumb) {
1959     AddDefaultPred(
1960         AddDefaultCC(BuildMI(McrMBB, DL, TII.get(ARM::tSUBi8), ScratchReg1))
1961             .addReg(ScratchReg1).addImm(AlignedStackSize));
1962   } else if (!CompareStackPointer) {
1963     AddDefaultPred(BuildMI(McrMBB, DL, TII.get(ARM::SUBri), ScratchReg1)
1964                       .addReg(ARM::SP).addImm(AlignedStackSize)).addReg(0);
1965   }
1966
1967   if (Thumb && ST->isThumb1Only()) {
1968     unsigned PCLabelId = ARMFI->createPICLabelUId();
1969     ARMConstantPoolValue *NewCPV = ARMConstantPoolSymbol::Create(
1970         MF.getFunction()->getContext(), "__STACK_LIMIT", PCLabelId, 0);
1971     MachineConstantPool *MCP = MF.getConstantPool();
1972     unsigned CPI = MCP->getConstantPoolIndex(NewCPV, MF.getAlignment());
1973
1974     // ldr SR0, [pc, offset(STACK_LIMIT)]
1975     AddDefaultPred(BuildMI(GetMBB, DL, TII.get(ARM::tLDRpci), ScratchReg0)
1976                       .addConstantPoolIndex(CPI));
1977
1978     // ldr SR0, [SR0]
1979     AddDefaultPred(BuildMI(GetMBB, DL, TII.get(ARM::tLDRi), ScratchReg0)
1980                       .addReg(ScratchReg0).addImm(0));
1981   } else {
1982     // Get TLS base address from the coprocessor
1983     // mrc p15, #0, SR0, c13, c0, #3
1984     AddDefaultPred(BuildMI(McrMBB, DL, TII.get(ARM::MRC), ScratchReg0)
1985                      .addImm(15)
1986                      .addImm(0)
1987                      .addImm(13)
1988                      .addImm(0)
1989                      .addImm(3));
1990
1991     // Use the last tls slot on android and a private field of the TCP on linux.
1992     assert(ST->isTargetAndroid() || ST->isTargetLinux());
1993     unsigned TlsOffset = ST->isTargetAndroid() ? 63 : 1;
1994
1995     // Get the stack limit from the right offset
1996     // ldr SR0, [sr0, #4 * TlsOffset]
1997     AddDefaultPred(BuildMI(GetMBB, DL, TII.get(ARM::LDRi12), ScratchReg0)
1998                       .addReg(ScratchReg0).addImm(4 * TlsOffset));
1999   }
2000
2001   // Compare stack limit with stack size requested.
2002   // cmp SR0, SR1
2003   Opcode = Thumb ? ARM::tCMPr : ARM::CMPrr;
2004   AddDefaultPred(BuildMI(GetMBB, DL, TII.get(Opcode))
2005                     .addReg(ScratchReg0)
2006                     .addReg(ScratchReg1));
2007
2008   // This jump is taken if StackLimit < SP - stack required.
2009   Opcode = Thumb ? ARM::tBcc : ARM::Bcc;
2010   BuildMI(GetMBB, DL, TII.get(Opcode)).addMBB(PostStackMBB)
2011        .addImm(ARMCC::LO)
2012        .addReg(ARM::CPSR);
2013
2014
2015   // Calling __morestack(StackSize, Size of stack arguments).
2016   // __morestack knows that the stack size requested is in SR0(r4)
2017   // and amount size of stack arguments is in SR1(r5).
2018
2019   // Pass first argument for the __morestack by Scratch Register #0.
2020   //   The amount size of stack required
2021   if (Thumb) {
2022     AddDefaultPred(AddDefaultCC(BuildMI(AllocMBB, DL, TII.get(ARM::tMOVi8),
2023                                         ScratchReg0)).addImm(AlignedStackSize));
2024   } else {
2025     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::MOVi), ScratchReg0)
2026                       .addImm(AlignedStackSize)).addReg(0);
2027   }
2028   // Pass second argument for the __morestack by Scratch Register #1.
2029   //   The amount size of stack consumed to save function arguments.
2030   if (Thumb) {
2031     AddDefaultPred(
2032         AddDefaultCC(BuildMI(AllocMBB, DL, TII.get(ARM::tMOVi8), ScratchReg1))
2033             .addImm(alignToARMConstant(ARMFI->getArgumentStackSize())));
2034   } else {
2035     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::MOVi), ScratchReg1)
2036                    .addImm(alignToARMConstant(ARMFI->getArgumentStackSize())))
2037                    .addReg(0);
2038   }
2039
2040   // push {lr} - Save return address of this function.
2041   if (Thumb) {
2042     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tPUSH)))
2043         .addReg(ARM::LR);
2044   } else {
2045     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::STMDB_UPD))
2046                    .addReg(ARM::SP, RegState::Define)
2047                    .addReg(ARM::SP))
2048         .addReg(ARM::LR);
2049   }
2050
2051   // Emit the DWARF info about the change in stack as well as where to find the
2052   // previous link register
2053   CFIIndex =
2054       MMI.addFrameInst(MCCFIInstruction::createDefCfaOffset(nullptr, -12));
2055   BuildMI(AllocMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2056       .addCFIIndex(CFIIndex);
2057   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
2058         nullptr, MRI->getDwarfRegNum(ARM::LR, true), -12));
2059   BuildMI(AllocMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2060       .addCFIIndex(CFIIndex);
2061
2062   // Call __morestack().
2063   if (Thumb) {
2064     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tBL)))
2065         .addExternalSymbol("__morestack");
2066   } else {
2067     BuildMI(AllocMBB, DL, TII.get(ARM::BL))
2068         .addExternalSymbol("__morestack");
2069   }
2070
2071   // pop {lr} - Restore return address of this original function.
2072   if (Thumb) {
2073     if (ST->isThumb1Only()) {
2074       AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tPOP)))
2075                      .addReg(ScratchReg0);
2076       AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tMOVr), ARM::LR)
2077                      .addReg(ScratchReg0));
2078     } else {
2079       AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::t2LDR_POST))
2080                      .addReg(ARM::LR, RegState::Define)
2081                      .addReg(ARM::SP, RegState::Define)
2082                      .addReg(ARM::SP)
2083                      .addImm(4));
2084     }
2085   } else {
2086     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::LDMIA_UPD))
2087                    .addReg(ARM::SP, RegState::Define)
2088                    .addReg(ARM::SP))
2089       .addReg(ARM::LR);
2090   }
2091
2092   // Restore SR0 and SR1 in case of __morestack() was called.
2093   // __morestack() will skip PostStackMBB block so we need to restore
2094   // scratch registers from here.
2095   // pop {SR0, SR1}
2096   if (Thumb) {
2097     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tPOP)))
2098       .addReg(ScratchReg0)
2099       .addReg(ScratchReg1);
2100   } else {
2101     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::LDMIA_UPD))
2102                    .addReg(ARM::SP, RegState::Define)
2103                    .addReg(ARM::SP))
2104       .addReg(ScratchReg0)
2105       .addReg(ScratchReg1);
2106   }
2107
2108   // Update the CFA offset now that we've popped
2109   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createDefCfaOffset(nullptr, 0));
2110   BuildMI(AllocMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2111       .addCFIIndex(CFIIndex);
2112
2113   // bx lr - Return from this function.
2114   Opcode = Thumb ? ARM::tBX_RET : ARM::BX_RET;
2115   AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(Opcode)));
2116
2117   // Restore SR0 and SR1 in case of __morestack() was not called.
2118   // pop {SR0, SR1}
2119   if (Thumb) {
2120     AddDefaultPred(BuildMI(PostStackMBB, DL, TII.get(ARM::tPOP)))
2121       .addReg(ScratchReg0)
2122       .addReg(ScratchReg1);
2123   } else {
2124     AddDefaultPred(BuildMI(PostStackMBB, DL, TII.get(ARM::LDMIA_UPD))
2125                    .addReg(ARM::SP, RegState::Define)
2126                    .addReg(ARM::SP))
2127       .addReg(ScratchReg0)
2128       .addReg(ScratchReg1);
2129   }
2130
2131   // Update the CFA offset now that we've popped
2132   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createDefCfaOffset(nullptr, 0));
2133   BuildMI(PostStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2134       .addCFIIndex(CFIIndex);
2135
2136   // Tell debuggers that r4 and r5 are now the same as they were in the
2137   // previous function, that they're the "Same Value".
2138   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createSameValue(
2139       nullptr, MRI->getDwarfRegNum(ScratchReg0, true)));
2140   BuildMI(PostStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2141       .addCFIIndex(CFIIndex);
2142   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createSameValue(
2143       nullptr, MRI->getDwarfRegNum(ScratchReg1, true)));
2144   BuildMI(PostStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2145       .addCFIIndex(CFIIndex);
2146
2147   // Organizing MBB lists
2148   PostStackMBB->addSuccessor(&PrologueMBB);
2149
2150   AllocMBB->addSuccessor(PostStackMBB);
2151
2152   GetMBB->addSuccessor(PostStackMBB);
2153   GetMBB->addSuccessor(AllocMBB);
2154
2155   McrMBB->addSuccessor(GetMBB);
2156
2157   PrevStackMBB->addSuccessor(McrMBB);
2158
2159 #ifdef XDEBUG
2160   MF.verify();
2161 #endif
2162 }