lib/Target/ARM/ARMExpandPseudoInsts.cpp

   1 //===-- ARMExpandPseudoInsts.cpp - Expand pseudo instructions -----*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that expands pseudo instructions into target
  11 // instructions to allow proper scheduling, if-conversion, and other late
  12 // optimizations. This pass should be run after register allocation but before
  13 // the post-regalloc scheduling pass.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #define DEBUG_TYPE "arm-pseudo"
  18 #include "ARM.h"
  19 #include "ARMBaseInstrInfo.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/Target/TargetFrameLowering.h"
  28 #include "llvm/Target/TargetRegisterInfo.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/raw_ostream.h" // FIXME: for debug only. remove!
  31 using namespace llvm;
  32
  33 static cl::opt<bool>
  34 VerifyARMPseudo("verify-arm-pseudo-expand", cl::Hidden,
  35                 cl::desc("Verify machine code after expanding ARM pseudos"));
  36
  37 namespace {
  38   class ARMExpandPseudo : public MachineFunctionPass {
  39   public:
  40     static char ID;
  41     ARMExpandPseudo() : MachineFunctionPass(ID) {}
  42
  43     const ARMBaseInstrInfo *TII;
  44     const TargetRegisterInfo *TRI;
  45     const ARMSubtarget *STI;
  46     ARMFunctionInfo *AFI;
  47
  48     virtual bool runOnMachineFunction(MachineFunction &Fn);
  49
  50     virtual const char *getPassName() const {
  51       return "ARM pseudo instruction expansion pass";
  52     }
  53
  54   private:
  55     void TransferImpOps(MachineInstr &OldMI,
  56                         MachineInstrBuilder &UseMI, MachineInstrBuilder &DefMI);
  57     bool ExpandMI(MachineBasicBlock &MBB,
  58                   MachineBasicBlock::iterator MBBI);
  59     bool ExpandMBB(MachineBasicBlock &MBB);
  60     void ExpandVLD(MachineBasicBlock::iterator &MBBI);
  61     void ExpandVST(MachineBasicBlock::iterator &MBBI);
  62     void ExpandLaneOp(MachineBasicBlock::iterator &MBBI);
  63     void ExpandVTBL(MachineBasicBlock::iterator &MBBI,
  64                     unsigned Opc, bool IsExt, unsigned NumRegs);
  65     void ExpandMOV32BitImm(MachineBasicBlock &MBB,
  66                            MachineBasicBlock::iterator &MBBI);
  67   };
  68   char ARMExpandPseudo::ID = 0;
  69 }
  70
  71 /// TransferImpOps - Transfer implicit operands on the pseudo instruction to
  72 /// the instructions created from the expansion.
  73 void ARMExpandPseudo::TransferImpOps(MachineInstr &OldMI,
  74                                      MachineInstrBuilder &UseMI,
  75                                      MachineInstrBuilder &DefMI) {
  76   const MCInstrDesc &Desc = OldMI.getDesc();
  77   for (unsigned i = Desc.getNumOperands(), e = OldMI.getNumOperands();
  78        i != e; ++i) {
  79     const MachineOperand &MO = OldMI.getOperand(i);
  80     assert(MO.isReg() && MO.getReg());
  81     if (MO.isUse())
  82       UseMI.addOperand(MO);
  83     else
  84       DefMI.addOperand(MO);
  85   }
  86 }
  87
  88 namespace {
  89   // Constants for register spacing in NEON load/store instructions.
  90   // For quad-register load-lane and store-lane pseudo instructors, the
  91   // spacing is initially assumed to be EvenDblSpc, and that is changed to
  92   // OddDblSpc depending on the lane number operand.
  93   enum NEONRegSpacing {
  94     SingleSpc,
  95     EvenDblSpc,
  96     OddDblSpc
  97   };
  98
  99   // Entries for NEON load/store information table.  The table is sorted by
 100   // PseudoOpc for fast binary-search lookups.
 101   struct NEONLdStTableEntry {
 102     unsigned PseudoOpc;
 103     unsigned RealOpc;
 104     bool IsLoad;
 105     bool isUpdating;
 106     bool hasWritebackOperand;
 107     NEONRegSpacing RegSpacing;
 108     unsigned char NumRegs; // D registers loaded or stored
 109     unsigned char RegElts; // elements per D register; used for lane ops
 110     // FIXME: Temporary flag to denote whether the real instruction takes
 111     // a single register (like the encoding) or all of the registers in
 112     // the list (like the asm syntax and the isel DAG). When all definitions
 113     // are converted to take only the single encoded register, this will
 114     // go away.
 115     bool copyAllListRegs;
 116
 117     // Comparison methods for binary search of the table.
 118     bool operator<(const NEONLdStTableEntry &TE) const {
 119       return PseudoOpc < TE.PseudoOpc;
 120     }
 121     friend bool operator<(const NEONLdStTableEntry &TE, unsigned PseudoOpc) {
 122       return TE.PseudoOpc < PseudoOpc;
 123     }
 124     friend bool LLVM_ATTRIBUTE_UNUSED operator<(unsigned PseudoOpc,
 125                                                 const NEONLdStTableEntry &TE) {
 126       return PseudoOpc < TE.PseudoOpc;
 127     }
 128   };
 129 }
 130
 131 static const NEONLdStTableEntry NEONLdStTable[] = {
 132 { ARM::VLD1DUPq16Pseudo,     ARM::VLD1DUPq16,     true, false, false, SingleSpc, 2, 4,true},
 133 { ARM::VLD1DUPq16Pseudo_UPD, ARM::VLD1DUPq16_UPD, true, true, true,  SingleSpc, 2, 4,true},
 134 { ARM::VLD1DUPq32Pseudo,     ARM::VLD1DUPq32,     true, false, false, SingleSpc, 2, 2,true},
 135 { ARM::VLD1DUPq32Pseudo_UPD, ARM::VLD1DUPq32_UPD, true, true, true,  SingleSpc, 2, 2,true},
 136 { ARM::VLD1DUPq8Pseudo,      ARM::VLD1DUPq8,      true, false, false, SingleSpc, 2, 8,true},
 137 { ARM::VLD1DUPq8Pseudo_UPD,  ARM::VLD1DUPq8_UPD, true, true, true,  SingleSpc, 2, 8,true},
 138
 139 { ARM::VLD1LNq16Pseudo,     ARM::VLD1LNd16,     true, false, false, EvenDblSpc, 1, 4 ,true},
 140 { ARM::VLD1LNq16Pseudo_UPD, ARM::VLD1LNd16_UPD, true, true, true,  EvenDblSpc, 1, 4 ,true},
 141 { ARM::VLD1LNq32Pseudo,     ARM::VLD1LNd32,     true, false, false, EvenDblSpc, 1, 2 ,true},
 142 { ARM::VLD1LNq32Pseudo_UPD, ARM::VLD1LNd32_UPD, true, true, true,  EvenDblSpc, 1, 2 ,true},
 143 { ARM::VLD1LNq8Pseudo,      ARM::VLD1LNd8,      true, false, false, EvenDblSpc, 1, 8 ,true},
 144 { ARM::VLD1LNq8Pseudo_UPD,  ARM::VLD1LNd8_UPD, true, true, true,  EvenDblSpc, 1, 8 ,true},
 145
 146 { ARM::VLD1d64QPseudo,      ARM::VLD1d64Q,     true,  false, false, SingleSpc,  4, 1 ,false},
 147 { ARM::VLD1d64TPseudo,      ARM::VLD1d64T,     true,  false, false, SingleSpc,  3, 1 ,false},
 148 { ARM::VLD1q16Pseudo,       ARM::VLD1q16,      true,  false, false, SingleSpc,  2, 4 ,false},
 149 { ARM::VLD1q16PseudoWB_fixed, ARM::VLD1q16wb_fixed,true,false,false,SingleSpc, 2, 4 ,false},
 150 { ARM::VLD1q16PseudoWB_register, ARM::VLD1q16wb_register, true, true, true, SingleSpc, 2, 4 ,false},
 151 { ARM::VLD1q32Pseudo,       ARM::VLD1q32,      true,  false, false, SingleSpc,  2, 2 ,false},
 152 { ARM::VLD1q32PseudoWB_fixed, ARM::VLD1q32wb_fixed,true,false, false,SingleSpc, 2, 2 ,false},
 153 { ARM::VLD1q32PseudoWB_register, ARM::VLD1q32wb_register, true, true, true, SingleSpc, 2, 2 ,false},
 154 { ARM::VLD1q64Pseudo,       ARM::VLD1q64,      true,  false, false, SingleSpc,  2, 1 ,false},
 155 { ARM::VLD1q64PseudoWB_fixed, ARM::VLD1q64wb_fixed,true,false, false,SingleSpc, 2, 2 ,false},
 156 { ARM::VLD1q64PseudoWB_register, ARM::VLD1q64wb_register, true, true, true, SingleSpc, 2, 1 ,false},
 157 { ARM::VLD1q8Pseudo,        ARM::VLD1q8,       true,  false, false, SingleSpc,  2, 8 ,false},
 158 { ARM::VLD1q8PseudoWB_fixed, ARM::VLD1q8wb_fixed,true,false, false, SingleSpc,  2, 8 ,false},
 159 { ARM::VLD1q8PseudoWB_register, ARM::VLD1q8wb_register,true,true, true,SingleSpc,2,8,false},
 160
 161 { ARM::VLD2DUPd16Pseudo,     ARM::VLD2DUPd16,     true, false, false, SingleSpc, 2, 4,true},
 162 { ARM::VLD2DUPd16Pseudo_UPD, ARM::VLD2DUPd16_UPD, true, true, true,  SingleSpc, 2, 4,true},
 163 { ARM::VLD2DUPd32Pseudo,     ARM::VLD2DUPd32,     true, false, false, SingleSpc, 2, 2,true},
 164 { ARM::VLD2DUPd32Pseudo_UPD, ARM::VLD2DUPd32_UPD, true, true, true,  SingleSpc, 2, 2,true},
 165 { ARM::VLD2DUPd8Pseudo,      ARM::VLD2DUPd8,      true, false, false, SingleSpc, 2, 8,true},
 166 { ARM::VLD2DUPd8Pseudo_UPD,  ARM::VLD2DUPd8_UPD, true, true, true,  SingleSpc, 2, 8,true},
 167
 168 { ARM::VLD2LNd16Pseudo,     ARM::VLD2LNd16,     true, false, false, SingleSpc,  2, 4 ,true},
 169 { ARM::VLD2LNd16Pseudo_UPD, ARM::VLD2LNd16_UPD, true, true, true,  SingleSpc,  2, 4 ,true},
 170 { ARM::VLD2LNd32Pseudo,     ARM::VLD2LNd32,     true, false, false, SingleSpc,  2, 2 ,true},
 171 { ARM::VLD2LNd32Pseudo_UPD, ARM::VLD2LNd32_UPD, true, true, true,  SingleSpc,  2, 2 ,true},
 172 { ARM::VLD2LNd8Pseudo,      ARM::VLD2LNd8,      true, false, false, SingleSpc,  2, 8 ,true},
 173 { ARM::VLD2LNd8Pseudo_UPD,  ARM::VLD2LNd8_UPD, true, true, true,  SingleSpc,  2, 8 ,true},
 174 { ARM::VLD2LNq16Pseudo,     ARM::VLD2LNq16,     true, false, false, EvenDblSpc, 2, 4 ,true},
 175 { ARM::VLD2LNq16Pseudo_UPD, ARM::VLD2LNq16_UPD, true, true, true,  EvenDblSpc, 2, 4 ,true},
 176 { ARM::VLD2LNq32Pseudo,     ARM::VLD2LNq32,     true, false, false, EvenDblSpc, 2, 2 ,true},
 177 { ARM::VLD2LNq32Pseudo_UPD, ARM::VLD2LNq32_UPD, true, true, true,  EvenDblSpc, 2, 2 ,true},
 178
 179 { ARM::VLD2d16Pseudo,       ARM::VLD2d16,      true,  false, false, SingleSpc,  2, 4 ,false},
 180 { ARM::VLD2d16Pseudo_UPD,   ARM::VLD2d16_UPD, true, true, true,  SingleSpc,  2, 4 ,false},
 181 { ARM::VLD2d32Pseudo,       ARM::VLD2d32,      true,  false, false, SingleSpc,  2, 2 ,false},
 182 { ARM::VLD2d32Pseudo_UPD,   ARM::VLD2d32_UPD, true, true, true,  SingleSpc,  2, 2 ,false},
 183 { ARM::VLD2d8Pseudo,        ARM::VLD2d8,       true,  false, false, SingleSpc,  2, 8 ,false},
 184 { ARM::VLD2d8Pseudo_UPD,    ARM::VLD2d8_UPD, true, true, true,  SingleSpc,  2, 8 ,false},
 185
 186 { ARM::VLD2q16Pseudo,       ARM::VLD2q16,      true,  false, false, SingleSpc,  4, 4 ,false},
 187 { ARM::VLD2q16Pseudo_UPD,   ARM::VLD2q16_UPD, true, true, true,  SingleSpc,  4, 4 ,false},
 188 { ARM::VLD2q32Pseudo,       ARM::VLD2q32,      true,  false, false, SingleSpc,  4, 2 ,false},
 189 { ARM::VLD2q32Pseudo_UPD,   ARM::VLD2q32_UPD, true, true, true,  SingleSpc,  4, 2 ,false},
 190 { ARM::VLD2q8Pseudo,        ARM::VLD2q8,       true,  false, false, SingleSpc,  4, 8 ,false},
 191 { ARM::VLD2q8Pseudo_UPD,    ARM::VLD2q8_UPD, true, true, true,  SingleSpc,  4, 8 ,false},
 192
 193 { ARM::VLD3DUPd16Pseudo,     ARM::VLD3DUPd16,     true, false, false, SingleSpc, 3, 4,true},
 194 { ARM::VLD3DUPd16Pseudo_UPD, ARM::VLD3DUPd16_UPD, true, true, true,  SingleSpc, 3, 4,true},
 195 { ARM::VLD3DUPd32Pseudo,     ARM::VLD3DUPd32,     true, false, false, SingleSpc, 3, 2,true},
 196 { ARM::VLD3DUPd32Pseudo_UPD, ARM::VLD3DUPd32_UPD, true, true, true,  SingleSpc, 3, 2,true},
 197 { ARM::VLD3DUPd8Pseudo,      ARM::VLD3DUPd8,      true, false, false, SingleSpc, 3, 8,true},
 198 { ARM::VLD3DUPd8Pseudo_UPD,  ARM::VLD3DUPd8_UPD, true, true, true,  SingleSpc, 3, 8,true},
 199
 200 { ARM::VLD3LNd16Pseudo,     ARM::VLD3LNd16,     true, false, false, SingleSpc,  3, 4 ,true},
 201 { ARM::VLD3LNd16Pseudo_UPD, ARM::VLD3LNd16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 202 { ARM::VLD3LNd32Pseudo,     ARM::VLD3LNd32,     true, false, false, SingleSpc,  3, 2 ,true},
 203 { ARM::VLD3LNd32Pseudo_UPD, ARM::VLD3LNd32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 204 { ARM::VLD3LNd8Pseudo,      ARM::VLD3LNd8,      true, false, false, SingleSpc,  3, 8 ,true},
 205 { ARM::VLD3LNd8Pseudo_UPD,  ARM::VLD3LNd8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 206 { ARM::VLD3LNq16Pseudo,     ARM::VLD3LNq16,     true, false, false, EvenDblSpc, 3, 4 ,true},
 207 { ARM::VLD3LNq16Pseudo_UPD, ARM::VLD3LNq16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 208 { ARM::VLD3LNq32Pseudo,     ARM::VLD3LNq32,     true, false, false, EvenDblSpc, 3, 2 ,true},
 209 { ARM::VLD3LNq32Pseudo_UPD, ARM::VLD3LNq32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 210
 211 { ARM::VLD3d16Pseudo,       ARM::VLD3d16,      true,  false, false, SingleSpc,  3, 4 ,true},
 212 { ARM::VLD3d16Pseudo_UPD,   ARM::VLD3d16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 213 { ARM::VLD3d32Pseudo,       ARM::VLD3d32,      true,  false, false, SingleSpc,  3, 2 ,true},
 214 { ARM::VLD3d32Pseudo_UPD,   ARM::VLD3d32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 215 { ARM::VLD3d8Pseudo,        ARM::VLD3d8,       true,  false, false, SingleSpc,  3, 8 ,true},
 216 { ARM::VLD3d8Pseudo_UPD,    ARM::VLD3d8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 217
 218 { ARM::VLD3q16Pseudo_UPD,    ARM::VLD3q16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 219 { ARM::VLD3q16oddPseudo,     ARM::VLD3q16,     true,  false, false, OddDblSpc,  3, 4 ,true},
 220 { ARM::VLD3q16oddPseudo_UPD, ARM::VLD3q16_UPD, true, true, true,  OddDblSpc,  3, 4 ,true},
 221 { ARM::VLD3q32Pseudo_UPD,    ARM::VLD3q32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 222 { ARM::VLD3q32oddPseudo,     ARM::VLD3q32,     true,  false, false, OddDblSpc,  3, 2 ,true},
 223 { ARM::VLD3q32oddPseudo_UPD, ARM::VLD3q32_UPD, true, true, true,  OddDblSpc,  3, 2 ,true},
 224 { ARM::VLD3q8Pseudo_UPD,     ARM::VLD3q8_UPD, true, true, true,  EvenDblSpc, 3, 8 ,true},
 225 { ARM::VLD3q8oddPseudo,      ARM::VLD3q8,      true,  false, false, OddDblSpc,  3, 8 ,true},
 226 { ARM::VLD3q8oddPseudo_UPD,  ARM::VLD3q8_UPD, true, true, true,  OddDblSpc,  3, 8 ,true},
 227
 228 { ARM::VLD4DUPd16Pseudo,     ARM::VLD4DUPd16,     true, false, false, SingleSpc, 4, 4,true},
 229 { ARM::VLD4DUPd16Pseudo_UPD, ARM::VLD4DUPd16_UPD, true, true, true,  SingleSpc, 4, 4,true},
 230 { ARM::VLD4DUPd32Pseudo,     ARM::VLD4DUPd32,     true, false, false, SingleSpc, 4, 2,true},
 231 { ARM::VLD4DUPd32Pseudo_UPD, ARM::VLD4DUPd32_UPD, true, true, true,  SingleSpc, 4, 2,true},
 232 { ARM::VLD4DUPd8Pseudo,      ARM::VLD4DUPd8,      true, false, false, SingleSpc, 4, 8,true},
 233 { ARM::VLD4DUPd8Pseudo_UPD,  ARM::VLD4DUPd8_UPD, true, true, true,  SingleSpc, 4, 8,true},
 234
 235 { ARM::VLD4LNd16Pseudo,     ARM::VLD4LNd16,     true, false, false, SingleSpc,  4, 4 ,true},
 236 { ARM::VLD4LNd16Pseudo_UPD, ARM::VLD4LNd16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 237 { ARM::VLD4LNd32Pseudo,     ARM::VLD4LNd32,     true, false, false, SingleSpc,  4, 2 ,true},
 238 { ARM::VLD4LNd32Pseudo_UPD, ARM::VLD4LNd32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 239 { ARM::VLD4LNd8Pseudo,      ARM::VLD4LNd8,      true, false, false, SingleSpc,  4, 8 ,true},
 240 { ARM::VLD4LNd8Pseudo_UPD,  ARM::VLD4LNd8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 241 { ARM::VLD4LNq16Pseudo,     ARM::VLD4LNq16,     true, false, false, EvenDblSpc, 4, 4 ,true},
 242 { ARM::VLD4LNq16Pseudo_UPD, ARM::VLD4LNq16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 243 { ARM::VLD4LNq32Pseudo,     ARM::VLD4LNq32,     true, false, false, EvenDblSpc, 4, 2 ,true},
 244 { ARM::VLD4LNq32Pseudo_UPD, ARM::VLD4LNq32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 245
 246 { ARM::VLD4d16Pseudo,       ARM::VLD4d16,      true,  false, false, SingleSpc,  4, 4 ,true},
 247 { ARM::VLD4d16Pseudo_UPD,   ARM::VLD4d16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 248 { ARM::VLD4d32Pseudo,       ARM::VLD4d32,      true,  false, false, SingleSpc,  4, 2 ,true},
 249 { ARM::VLD4d32Pseudo_UPD,   ARM::VLD4d32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 250 { ARM::VLD4d8Pseudo,        ARM::VLD4d8,       true,  false, false, SingleSpc,  4, 8 ,true},
 251 { ARM::VLD4d8Pseudo_UPD,    ARM::VLD4d8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 252
 253 { ARM::VLD4q16Pseudo_UPD,    ARM::VLD4q16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 254 { ARM::VLD4q16oddPseudo,     ARM::VLD4q16,     true,  false, false, OddDblSpc,  4, 4 ,true},
 255 { ARM::VLD4q16oddPseudo_UPD, ARM::VLD4q16_UPD, true, true, true,  OddDblSpc,  4, 4 ,true},
 256 { ARM::VLD4q32Pseudo_UPD,    ARM::VLD4q32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 257 { ARM::VLD4q32oddPseudo,     ARM::VLD4q32,     true,  false, false, OddDblSpc,  4, 2 ,true},
 258 { ARM::VLD4q32oddPseudo_UPD, ARM::VLD4q32_UPD, true, true, true,  OddDblSpc,  4, 2 ,true},
 259 { ARM::VLD4q8Pseudo_UPD,     ARM::VLD4q8_UPD, true, true, true,  EvenDblSpc, 4, 8 ,true},
 260 { ARM::VLD4q8oddPseudo,      ARM::VLD4q8,      true,  false, false, OddDblSpc,  4, 8 ,true},
 261 { ARM::VLD4q8oddPseudo_UPD,  ARM::VLD4q8_UPD, true, true, true,  OddDblSpc,  4, 8 ,true},
 262
 263 { ARM::VST1LNq16Pseudo,     ARM::VST1LNd16,    false, false, false, EvenDblSpc, 1, 4 ,true},
 264 { ARM::VST1LNq16Pseudo_UPD, ARM::VST1LNd16_UPD, false, true, true,  EvenDblSpc, 1, 4 ,true},
 265 { ARM::VST1LNq32Pseudo,     ARM::VST1LNd32,    false, false, false, EvenDblSpc, 1, 2 ,true},
 266 { ARM::VST1LNq32Pseudo_UPD, ARM::VST1LNd32_UPD, false, true, true,  EvenDblSpc, 1, 2 ,true},
 267 { ARM::VST1LNq8Pseudo,      ARM::VST1LNd8,     false, false, false, EvenDblSpc, 1, 8 ,true},
 268 { ARM::VST1LNq8Pseudo_UPD,  ARM::VST1LNd8_UPD, false, true, true,  EvenDblSpc, 1, 8 ,true},
 269
 270 { ARM::VST1d64QPseudo,      ARM::VST1d64Q,     false, false, false, SingleSpc,  4, 1 ,true},
 271 { ARM::VST1d64QPseudo_UPD,  ARM::VST1d64Q_UPD, false, true, true,  SingleSpc,  4, 1 ,true},
 272 { ARM::VST1d64TPseudo,      ARM::VST1d64T,     false, false, false, SingleSpc,  3, 1 ,false},
 273 { ARM::VST1d64TPseudoWB_fixed,  ARM::VST1d64Twb_fixed, false, true, false,  SingleSpc,  3, 1 ,false},
 274 { ARM::VST1d64TPseudoWB_register,  ARM::VST1d64Twb_register, false, true, true,  SingleSpc,  3, 1 ,false},
 275
 276 { ARM::VST1q16Pseudo,       ARM::VST1q16,      false, false, false, SingleSpc,  2, 4 ,false},
 277 { ARM::VST1q16PseudoWB_fixed,   ARM::VST1q16wb_fixed, false, true, false,  SingleSpc,  2, 4 ,false},
 278 { ARM::VST1q16PseudoWB_register,   ARM::VST1q16wb_register, false, true, true,  SingleSpc,  2, 4 ,false},
 279 { ARM::VST1q32Pseudo,       ARM::VST1q32,      false, false, false, SingleSpc,  2, 2 ,false},
 280 { ARM::VST1q32PseudoWB_fixed,   ARM::VST1q32wb_fixed, false, true, false,  SingleSpc,  2, 2 ,false},
 281 { ARM::VST1q32PseudoWB_register,   ARM::VST1q32wb_register, false, true, true,  SingleSpc,  2, 2 ,false},
 282 { ARM::VST1q64Pseudo,       ARM::VST1q64,      false, false, false, SingleSpc,  2, 1 ,false},
 283 { ARM::VST1q64PseudoWB_fixed,   ARM::VST1q64wb_fixed, false, true, false,  SingleSpc,  2, 1 ,false},
 284 { ARM::VST1q64PseudoWB_register,   ARM::VST1q64wb_register, false, true, true,  SingleSpc,  2, 1 ,false},
 285 { ARM::VST1q8Pseudo,        ARM::VST1q8,       false, false, false, SingleSpc,  2, 8 ,false},
 286 { ARM::VST1q8PseudoWB_fixed,    ARM::VST1q8wb_fixed, false, true, false,  SingleSpc,  2, 8 ,false},
 287 { ARM::VST1q8PseudoWB_register,    ARM::VST1q8wb_register, false, true, true,  SingleSpc,  2, 8 ,false},
 288
 289 { ARM::VST2LNd16Pseudo,     ARM::VST2LNd16,     false, false, false, SingleSpc, 2, 4 ,true},
 290 { ARM::VST2LNd16Pseudo_UPD, ARM::VST2LNd16_UPD, false, true, true,  SingleSpc, 2, 4 ,true},
 291 { ARM::VST2LNd32Pseudo,     ARM::VST2LNd32,     false, false, false, SingleSpc, 2, 2 ,true},
 292 { ARM::VST2LNd32Pseudo_UPD, ARM::VST2LNd32_UPD, false, true, true,  SingleSpc, 2, 2 ,true},
 293 { ARM::VST2LNd8Pseudo,      ARM::VST2LNd8,      false, false, false, SingleSpc, 2, 8 ,true},
 294 { ARM::VST2LNd8Pseudo_UPD,  ARM::VST2LNd8_UPD, false, true, true,  SingleSpc, 2, 8 ,true},
 295 { ARM::VST2LNq16Pseudo,     ARM::VST2LNq16,     false, false, false, EvenDblSpc, 2, 4,true},
 296 { ARM::VST2LNq16Pseudo_UPD, ARM::VST2LNq16_UPD, false, true, true,  EvenDblSpc, 2, 4,true},
 297 { ARM::VST2LNq32Pseudo,     ARM::VST2LNq32,     false, false, false, EvenDblSpc, 2, 2,true},
 298 { ARM::VST2LNq32Pseudo_UPD, ARM::VST2LNq32_UPD, false, true, true,  EvenDblSpc, 2, 2,true},
 299
 300 { ARM::VST2d16Pseudo,       ARM::VST2d16,      false, false, false, SingleSpc,  2, 4 ,true},
 301 { ARM::VST2d16Pseudo_UPD,   ARM::VST2d16_UPD, false, true, true,  SingleSpc,  2, 4 ,true},
 302 { ARM::VST2d32Pseudo,       ARM::VST2d32,      false, false, false, SingleSpc,  2, 2 ,true},
 303 { ARM::VST2d32Pseudo_UPD,   ARM::VST2d32_UPD, false, true, true,  SingleSpc,  2, 2 ,true},
 304 { ARM::VST2d8Pseudo,        ARM::VST2d8,       false, false, false, SingleSpc,  2, 8 ,true},
 305 { ARM::VST2d8Pseudo_UPD,    ARM::VST2d8_UPD, false, true, true,  SingleSpc,  2, 8 ,true},
 306
 307 { ARM::VST2q16Pseudo,       ARM::VST2q16,      false, false, false, SingleSpc,  4, 4 ,true},
 308 { ARM::VST2q16Pseudo_UPD,   ARM::VST2q16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 309 { ARM::VST2q32Pseudo,       ARM::VST2q32,      false, false, false, SingleSpc,  4, 2 ,true},
 310 { ARM::VST2q32Pseudo_UPD,   ARM::VST2q32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 311 { ARM::VST2q8Pseudo,        ARM::VST2q8,       false, false, false, SingleSpc,  4, 8 ,true},
 312 { ARM::VST2q8Pseudo_UPD,    ARM::VST2q8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 313
 314 { ARM::VST3LNd16Pseudo,     ARM::VST3LNd16,     false, false, false, SingleSpc, 3, 4 ,true},
 315 { ARM::VST3LNd16Pseudo_UPD, ARM::VST3LNd16_UPD, false, true, true,  SingleSpc, 3, 4 ,true},
 316 { ARM::VST3LNd32Pseudo,     ARM::VST3LNd32,     false, false, false, SingleSpc, 3, 2 ,true},
 317 { ARM::VST3LNd32Pseudo_UPD, ARM::VST3LNd32_UPD, false, true, true,  SingleSpc, 3, 2 ,true},
 318 { ARM::VST3LNd8Pseudo,      ARM::VST3LNd8,      false, false, false, SingleSpc, 3, 8 ,true},
 319 { ARM::VST3LNd8Pseudo_UPD,  ARM::VST3LNd8_UPD, false, true, true,  SingleSpc, 3, 8 ,true},
 320 { ARM::VST3LNq16Pseudo,     ARM::VST3LNq16,     false, false, false, EvenDblSpc, 3, 4,true},
 321 { ARM::VST3LNq16Pseudo_UPD, ARM::VST3LNq16_UPD, false, true, true,  EvenDblSpc, 3, 4,true},
 322 { ARM::VST3LNq32Pseudo,     ARM::VST3LNq32,     false, false, false, EvenDblSpc, 3, 2,true},
 323 { ARM::VST3LNq32Pseudo_UPD, ARM::VST3LNq32_UPD, false, true, true,  EvenDblSpc, 3, 2,true},
 324
 325 { ARM::VST3d16Pseudo,       ARM::VST3d16,      false, false, false, SingleSpc,  3, 4 ,true},
 326 { ARM::VST3d16Pseudo_UPD,   ARM::VST3d16_UPD, false, true, true,  SingleSpc,  3, 4 ,true},
 327 { ARM::VST3d32Pseudo,       ARM::VST3d32,      false, false, false, SingleSpc,  3, 2 ,true},
 328 { ARM::VST3d32Pseudo_UPD,   ARM::VST3d32_UPD, false, true, true,  SingleSpc,  3, 2 ,true},
 329 { ARM::VST3d8Pseudo,        ARM::VST3d8,       false, false, false, SingleSpc,  3, 8 ,true},
 330 { ARM::VST3d8Pseudo_UPD,    ARM::VST3d8_UPD, false, true, true,  SingleSpc,  3, 8 ,true},
 331
 332 { ARM::VST3q16Pseudo_UPD,    ARM::VST3q16_UPD, false, true, true,  EvenDblSpc, 3, 4 ,true},
 333 { ARM::VST3q16oddPseudo,     ARM::VST3q16,     false, false, false, OddDblSpc,  3, 4 ,true},
 334 { ARM::VST3q16oddPseudo_UPD, ARM::VST3q16_UPD, false, true, true,  OddDblSpc,  3, 4 ,true},
 335 { ARM::VST3q32Pseudo_UPD,    ARM::VST3q32_UPD, false, true, true,  EvenDblSpc, 3, 2 ,true},
 336 { ARM::VST3q32oddPseudo,     ARM::VST3q32,     false, false, false, OddDblSpc,  3, 2 ,true},
 337 { ARM::VST3q32oddPseudo_UPD, ARM::VST3q32_UPD, false, true, true,  OddDblSpc,  3, 2 ,true},
 338 { ARM::VST3q8Pseudo_UPD,     ARM::VST3q8_UPD, false, true, true,  EvenDblSpc, 3, 8 ,true},
 339 { ARM::VST3q8oddPseudo,      ARM::VST3q8,      false, false, false, OddDblSpc,  3, 8 ,true},
 340 { ARM::VST3q8oddPseudo_UPD,  ARM::VST3q8_UPD, false, true, true,  OddDblSpc,  3, 8 ,true},
 341
 342 { ARM::VST4LNd16Pseudo,     ARM::VST4LNd16,     false, false, false, SingleSpc, 4, 4 ,true},
 343 { ARM::VST4LNd16Pseudo_UPD, ARM::VST4LNd16_UPD, false, true, true,  SingleSpc, 4, 4 ,true},
 344 { ARM::VST4LNd32Pseudo,     ARM::VST4LNd32,     false, false, false, SingleSpc, 4, 2 ,true},
 345 { ARM::VST4LNd32Pseudo_UPD, ARM::VST4LNd32_UPD, false, true, true,  SingleSpc, 4, 2 ,true},
 346 { ARM::VST4LNd8Pseudo,      ARM::VST4LNd8,      false, false, false, SingleSpc, 4, 8 ,true},
 347 { ARM::VST4LNd8Pseudo_UPD,  ARM::VST4LNd8_UPD, false, true, true,  SingleSpc, 4, 8 ,true},
 348 { ARM::VST4LNq16Pseudo,     ARM::VST4LNq16,     false, false, false, EvenDblSpc, 4, 4,true},
 349 { ARM::VST4LNq16Pseudo_UPD, ARM::VST4LNq16_UPD, false, true, true,  EvenDblSpc, 4, 4,true},
 350 { ARM::VST4LNq32Pseudo,     ARM::VST4LNq32,     false, false, false, EvenDblSpc, 4, 2,true},
 351 { ARM::VST4LNq32Pseudo_UPD, ARM::VST4LNq32_UPD, false, true, true,  EvenDblSpc, 4, 2,true},
 352
 353 { ARM::VST4d16Pseudo,       ARM::VST4d16,      false, false, false, SingleSpc,  4, 4 ,true},
 354 { ARM::VST4d16Pseudo_UPD,   ARM::VST4d16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 355 { ARM::VST4d32Pseudo,       ARM::VST4d32,      false, false, false, SingleSpc,  4, 2 ,true},
 356 { ARM::VST4d32Pseudo_UPD,   ARM::VST4d32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 357 { ARM::VST4d8Pseudo,        ARM::VST4d8,       false, false, false, SingleSpc,  4, 8 ,true},
 358 { ARM::VST4d8Pseudo_UPD,    ARM::VST4d8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 359
 360 { ARM::VST4q16Pseudo_UPD,    ARM::VST4q16_UPD, false, true, true,  EvenDblSpc, 4, 4 ,true},
 361 { ARM::VST4q16oddPseudo,     ARM::VST4q16,     false, false, false, OddDblSpc,  4, 4 ,true},
 362 { ARM::VST4q16oddPseudo_UPD, ARM::VST4q16_UPD, false, true, true,  OddDblSpc,  4, 4 ,true},
 363 { ARM::VST4q32Pseudo_UPD,    ARM::VST4q32_UPD, false, true, true,  EvenDblSpc, 4, 2 ,true},
 364 { ARM::VST4q32oddPseudo,     ARM::VST4q32,     false, false, false, OddDblSpc,  4, 2 ,true},
 365 { ARM::VST4q32oddPseudo_UPD, ARM::VST4q32_UPD, false, true, true,  OddDblSpc,  4, 2 ,true},
 366 { ARM::VST4q8Pseudo_UPD,     ARM::VST4q8_UPD, false, true, true,  EvenDblSpc, 4, 8 ,true},
 367 { ARM::VST4q8oddPseudo,      ARM::VST4q8,      false, false, false, OddDblSpc,  4, 8 ,true},
 368 { ARM::VST4q8oddPseudo_UPD,  ARM::VST4q8_UPD, false, true, true,  OddDblSpc,  4, 8 ,true}
 369 };
 370
 371 /// LookupNEONLdSt - Search the NEONLdStTable for information about a NEON
 372 /// load or store pseudo instruction.
 373 static const NEONLdStTableEntry *LookupNEONLdSt(unsigned Opcode) {
 374   unsigned NumEntries = array_lengthof(NEONLdStTable);
 375
 376 #ifndef NDEBUG
 377   // Make sure the table is sorted.
 378   static bool TableChecked = false;
 379   if (!TableChecked) {
 380     for (unsigned i = 0; i != NumEntries-1; ++i)
 381       assert(NEONLdStTable[i] < NEONLdStTable[i+1] &&
 382              "NEONLdStTable is not sorted!");
 383     TableChecked = true;
 384   }
 385 #endif
 386
 387   const NEONLdStTableEntry *I =
 388     std::lower_bound(NEONLdStTable, NEONLdStTable + NumEntries, Opcode);
 389   if (I != NEONLdStTable + NumEntries && I->PseudoOpc == Opcode)
 390     return I;
 391   return NULL;
 392 }
 393
 394 /// GetDSubRegs - Get 4 D subregisters of a Q, QQ, or QQQQ register,
 395 /// corresponding to the specified register spacing.  Not all of the results
 396 /// are necessarily valid, e.g., a Q register only has 2 D subregisters.
 397 static void GetDSubRegs(unsigned Reg, NEONRegSpacing RegSpc,
 398                         const TargetRegisterInfo *TRI, unsigned &D0,
 399                         unsigned &D1, unsigned &D2, unsigned &D3) {
 400   if (RegSpc == SingleSpc) {
 401     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 402     D1 = TRI->getSubReg(Reg, ARM::dsub_1);
 403     D2 = TRI->getSubReg(Reg, ARM::dsub_2);
 404     D3 = TRI->getSubReg(Reg, ARM::dsub_3);
 405   } else if (RegSpc == EvenDblSpc) {
 406     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 407     D1 = TRI->getSubReg(Reg, ARM::dsub_2);
 408     D2 = TRI->getSubReg(Reg, ARM::dsub_4);
 409     D3 = TRI->getSubReg(Reg, ARM::dsub_6);
 410   } else {
 411     assert(RegSpc == OddDblSpc && "unknown register spacing");
 412     D0 = TRI->getSubReg(Reg, ARM::dsub_1);
 413     D1 = TRI->getSubReg(Reg, ARM::dsub_3);
 414     D2 = TRI->getSubReg(Reg, ARM::dsub_5);
 415     D3 = TRI->getSubReg(Reg, ARM::dsub_7);
 416   }
 417 }
 418
 419 /// ExpandVLD - Translate VLD pseudo instructions with Q, QQ or QQQQ register
 420 /// operands to real VLD instructions with D register operands.
 421 void ARMExpandPseudo::ExpandVLD(MachineBasicBlock::iterator &MBBI) {
 422   MachineInstr &MI = *MBBI;
 423   MachineBasicBlock &MBB = *MI.getParent();
 424
 425   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 426   assert(TableEntry && TableEntry->IsLoad && "NEONLdStTable lookup failed");
 427   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 428   unsigned NumRegs = TableEntry->NumRegs;
 429
 430   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 431                                     TII->get(TableEntry->RealOpc));
 432   unsigned OpIdx = 0;
 433
 434   bool DstIsDead = MI.getOperand(OpIdx).isDead();
 435   unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 436   unsigned D0, D1, D2, D3;
 437   GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 438   MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 439   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 440     MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 441   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 442     MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 443   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 444     MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 445
 446   if (TableEntry->isUpdating)
 447     MIB.addOperand(MI.getOperand(OpIdx++));
 448
 449   // Copy the addrmode6 operands.
 450   MIB.addOperand(MI.getOperand(OpIdx++));
 451   MIB.addOperand(MI.getOperand(OpIdx++));
 452   // Copy the am6offset operand.
 453   if (TableEntry->hasWritebackOperand)
 454     MIB.addOperand(MI.getOperand(OpIdx++));
 455
 456   // For an instruction writing double-spaced subregs, the pseudo instruction
 457   // has an extra operand that is a use of the super-register.  Record the
 458   // operand index and skip over it.
 459   unsigned SrcOpIdx = 0;
 460   if (RegSpc == EvenDblSpc || RegSpc == OddDblSpc)
 461     SrcOpIdx = OpIdx++;
 462
 463   // Copy the predicate operands.
 464   MIB.addOperand(MI.getOperand(OpIdx++));
 465   MIB.addOperand(MI.getOperand(OpIdx++));
 466
 467   // Copy the super-register source operand used for double-spaced subregs over
 468   // to the new instruction as an implicit operand.
 469   if (SrcOpIdx != 0) {
 470     MachineOperand MO = MI.getOperand(SrcOpIdx);
 471     MO.setImplicit(true);
 472     MIB.addOperand(MO);
 473   }
 474   // Add an implicit def for the super-register.
 475   MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 476   TransferImpOps(MI, MIB, MIB);
 477
 478   // Transfer memoperands.
 479   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 480
 481   MI.eraseFromParent();
 482 }
 483
 484 /// ExpandVST - Translate VST pseudo instructions with Q, QQ or QQQQ register
 485 /// operands to real VST instructions with D register operands.
 486 void ARMExpandPseudo::ExpandVST(MachineBasicBlock::iterator &MBBI) {
 487   MachineInstr &MI = *MBBI;
 488   MachineBasicBlock &MBB = *MI.getParent();
 489
 490   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 491   assert(TableEntry && !TableEntry->IsLoad && "NEONLdStTable lookup failed");
 492   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 493   unsigned NumRegs = TableEntry->NumRegs;
 494
 495   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 496                                     TII->get(TableEntry->RealOpc));
 497   unsigned OpIdx = 0;
 498   if (TableEntry->isUpdating)
 499     MIB.addOperand(MI.getOperand(OpIdx++));
 500
 501   // Copy the addrmode6 operands.
 502   MIB.addOperand(MI.getOperand(OpIdx++));
 503   MIB.addOperand(MI.getOperand(OpIdx++));
 504   // Copy the am6offset operand.
 505   if (TableEntry->hasWritebackOperand)
 506     MIB.addOperand(MI.getOperand(OpIdx++));
 507
 508   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 509   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 510   unsigned D0, D1, D2, D3;
 511   GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
 512   MIB.addReg(D0);
 513   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 514     MIB.addReg(D1);
 515   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 516     MIB.addReg(D2);
 517   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 518     MIB.addReg(D3);
 519
 520   // Copy the predicate operands.
 521   MIB.addOperand(MI.getOperand(OpIdx++));
 522   MIB.addOperand(MI.getOperand(OpIdx++));
 523
 524   if (SrcIsKill) // Add an implicit kill for the super-reg.
 525     MIB->addRegisterKilled(SrcReg, TRI, true);
 526   TransferImpOps(MI, MIB, MIB);
 527
 528   // Transfer memoperands.
 529   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 530
 531   MI.eraseFromParent();
 532 }
 533
 534 /// ExpandLaneOp - Translate VLD*LN and VST*LN instructions with Q, QQ or QQQQ
 535 /// register operands to real instructions with D register operands.
 536 void ARMExpandPseudo::ExpandLaneOp(MachineBasicBlock::iterator &MBBI) {
 537   MachineInstr &MI = *MBBI;
 538   MachineBasicBlock &MBB = *MI.getParent();
 539
 540   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 541   assert(TableEntry && "NEONLdStTable lookup failed");
 542   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 543   unsigned NumRegs = TableEntry->NumRegs;
 544   unsigned RegElts = TableEntry->RegElts;
 545
 546   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 547                                     TII->get(TableEntry->RealOpc));
 548   unsigned OpIdx = 0;
 549   // The lane operand is always the 3rd from last operand, before the 2
 550   // predicate operands.
 551   unsigned Lane = MI.getOperand(MI.getDesc().getNumOperands() - 3).getImm();
 552
 553   // Adjust the lane and spacing as needed for Q registers.
 554   assert(RegSpc != OddDblSpc && "unexpected register spacing for VLD/VST-lane");
 555   if (RegSpc == EvenDblSpc && Lane >= RegElts) {
 556     RegSpc = OddDblSpc;
 557     Lane -= RegElts;
 558   }
 559   assert(Lane < RegElts && "out of range lane for VLD/VST-lane");
 560
 561   unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
 562   unsigned DstReg = 0;
 563   bool DstIsDead = false;
 564   if (TableEntry->IsLoad) {
 565     DstIsDead = MI.getOperand(OpIdx).isDead();
 566     DstReg = MI.getOperand(OpIdx++).getReg();
 567     GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 568     MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 569     if (NumRegs > 1)
 570       MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 571     if (NumRegs > 2)
 572       MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 573     if (NumRegs > 3)
 574       MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 575   }
 576
 577   if (TableEntry->isUpdating)
 578     MIB.addOperand(MI.getOperand(OpIdx++));
 579
 580   // Copy the addrmode6 operands.
 581   MIB.addOperand(MI.getOperand(OpIdx++));
 582   MIB.addOperand(MI.getOperand(OpIdx++));
 583   // Copy the am6offset operand.
 584   if (TableEntry->hasWritebackOperand)
 585     MIB.addOperand(MI.getOperand(OpIdx++));
 586
 587   // Grab the super-register source.
 588   MachineOperand MO = MI.getOperand(OpIdx++);
 589   if (!TableEntry->IsLoad)
 590     GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
 591
 592   // Add the subregs as sources of the new instruction.
 593   unsigned SrcFlags = (getUndefRegState(MO.isUndef()) |
 594                        getKillRegState(MO.isKill()));
 595   MIB.addReg(D0, SrcFlags);
 596   if (NumRegs > 1)
 597     MIB.addReg(D1, SrcFlags);
 598   if (NumRegs > 2)
 599     MIB.addReg(D2, SrcFlags);
 600   if (NumRegs > 3)
 601     MIB.addReg(D3, SrcFlags);
 602
 603   // Add the lane number operand.
 604   MIB.addImm(Lane);
 605   OpIdx += 1;
 606
 607   // Copy the predicate operands.
 608   MIB.addOperand(MI.getOperand(OpIdx++));
 609   MIB.addOperand(MI.getOperand(OpIdx++));
 610
 611   // Copy the super-register source to be an implicit source.
 612   MO.setImplicit(true);
 613   MIB.addOperand(MO);
 614   if (TableEntry->IsLoad)
 615     // Add an implicit def for the super-register.
 616     MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 617   TransferImpOps(MI, MIB, MIB);
 618   MI.eraseFromParent();
 619 }
 620
 621 /// ExpandVTBL - Translate VTBL and VTBX pseudo instructions with Q or QQ
 622 /// register operands to real instructions with D register operands.
 623 void ARMExpandPseudo::ExpandVTBL(MachineBasicBlock::iterator &MBBI,
 624                                  unsigned Opc, bool IsExt, unsigned NumRegs) {
 625   MachineInstr &MI = *MBBI;
 626   MachineBasicBlock &MBB = *MI.getParent();
 627
 628   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc));
 629   unsigned OpIdx = 0;
 630
 631   // Transfer the destination register operand.
 632   MIB.addOperand(MI.getOperand(OpIdx++));
 633   if (IsExt)
 634     MIB.addOperand(MI.getOperand(OpIdx++));
 635
 636   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 637   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 638   unsigned D0, D1, D2, D3;
 639   GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
 640   MIB.addReg(D0).addReg(D1);
 641   if (NumRegs > 2)
 642     MIB.addReg(D2);
 643   if (NumRegs > 3)
 644     MIB.addReg(D3);
 645
 646   // Copy the other source register operand.
 647   MIB.addOperand(MI.getOperand(OpIdx++));
 648
 649   // Copy the predicate operands.
 650   MIB.addOperand(MI.getOperand(OpIdx++));
 651   MIB.addOperand(MI.getOperand(OpIdx++));
 652
 653   if (SrcIsKill)  // Add an implicit kill for the super-reg.
 654     MIB->addRegisterKilled(SrcReg, TRI, true);
 655   TransferImpOps(MI, MIB, MIB);
 656   MI.eraseFromParent();
 657 }
 658
 659 void ARMExpandPseudo::ExpandMOV32BitImm(MachineBasicBlock &MBB,
 660                                         MachineBasicBlock::iterator &MBBI) {
 661   MachineInstr &MI = *MBBI;
 662   unsigned Opcode = MI.getOpcode();
 663   unsigned PredReg = 0;
 664   ARMCC::CondCodes Pred = llvm::getInstrPredicate(&MI, PredReg);
 665   unsigned DstReg = MI.getOperand(0).getReg();
 666   bool DstIsDead = MI.getOperand(0).isDead();
 667   bool isCC = Opcode == ARM::MOVCCi32imm || Opcode == ARM::t2MOVCCi32imm;
 668   const MachineOperand &MO = MI.getOperand(isCC ? 2 : 1);
 669   MachineInstrBuilder LO16, HI16;
 670
 671   if (!STI->hasV6T2Ops() &&
 672       (Opcode == ARM::MOVi32imm || Opcode == ARM::MOVCCi32imm)) {
 673     // Expand into a movi + orr.
 674     LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi), DstReg);
 675     HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::ORRri))
 676       .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 677       .addReg(DstReg);
 678
 679     assert (MO.isImm() && "MOVi32imm w/ non-immediate source operand!");
 680     unsigned ImmVal = (unsigned)MO.getImm();
 681     unsigned SOImmValV1 = ARM_AM::getSOImmTwoPartFirst(ImmVal);
 682     unsigned SOImmValV2 = ARM_AM::getSOImmTwoPartSecond(ImmVal);
 683     LO16 = LO16.addImm(SOImmValV1);
 684     HI16 = HI16.addImm(SOImmValV2);
 685     LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 686     HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 687     LO16.addImm(Pred).addReg(PredReg).addReg(0);
 688     HI16.addImm(Pred).addReg(PredReg).addReg(0);
 689     TransferImpOps(MI, LO16, HI16);
 690     MI.eraseFromParent();
 691     return;
 692   }
 693
 694   unsigned LO16Opc = 0;
 695   unsigned HI16Opc = 0;
 696   if (Opcode == ARM::t2MOVi32imm || Opcode == ARM::t2MOVCCi32imm) {
 697     LO16Opc = ARM::t2MOVi16;
 698     HI16Opc = ARM::t2MOVTi16;
 699   } else {
 700     LO16Opc = ARM::MOVi16;
 701     HI16Opc = ARM::MOVTi16;
 702   }
 703
 704   LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LO16Opc), DstReg);
 705   HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc))
 706     .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 707     .addReg(DstReg);
 708
 709   if (MO.isImm()) {
 710     unsigned Imm = MO.getImm();
 711     unsigned Lo16 = Imm & 0xffff;
 712     unsigned Hi16 = (Imm >> 16) & 0xffff;
 713     LO16 = LO16.addImm(Lo16);
 714     HI16 = HI16.addImm(Hi16);
 715   } else {
 716     const GlobalValue *GV = MO.getGlobal();
 717     unsigned TF = MO.getTargetFlags();
 718     LO16 = LO16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_LO16);
 719     HI16 = HI16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_HI16);
 720   }
 721
 722   LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 723   HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 724   LO16.addImm(Pred).addReg(PredReg);
 725   HI16.addImm(Pred).addReg(PredReg);
 726
 727   TransferImpOps(MI, LO16, HI16);
 728   MI.eraseFromParent();
 729 }
 730
 731 bool ARMExpandPseudo::ExpandMI(MachineBasicBlock &MBB,
 732                                MachineBasicBlock::iterator MBBI) {
 733   MachineInstr &MI = *MBBI;
 734   unsigned Opcode = MI.getOpcode();
 735   switch (Opcode) {
 736     default:
 737       return false;
 738     case ARM::VMOVScc:
 739     case ARM::VMOVDcc: {
 740       unsigned newOpc = Opcode == ARM::VMOVScc ? ARM::VMOVS : ARM::VMOVD;
 741       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(newOpc),
 742               MI.getOperand(1).getReg())
 743         .addReg(MI.getOperand(2).getReg(),
 744                 getKillRegState(MI.getOperand(2).isKill()))
 745         .addImm(MI.getOperand(3).getImm()) // 'pred'
 746         .addReg(MI.getOperand(4).getReg());
 747
 748       MI.eraseFromParent();
 749       return true;
 750     }
 751     case ARM::t2MOVCCr:
 752     case ARM::MOVCCr: {
 753       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVr : ARM::MOVr;
 754       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 755               MI.getOperand(1).getReg())
 756         .addReg(MI.getOperand(2).getReg(),
 757                 getKillRegState(MI.getOperand(2).isKill()))
 758         .addImm(MI.getOperand(3).getImm()) // 'pred'
 759         .addReg(MI.getOperand(4).getReg())
 760         .addReg(0); // 's' bit
 761
 762       MI.eraseFromParent();
 763       return true;
 764     }
 765     case ARM::MOVCCsi: {
 766       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 767               (MI.getOperand(1).getReg()))
 768         .addReg(MI.getOperand(2).getReg(),
 769                 getKillRegState(MI.getOperand(2).isKill()))
 770         .addImm(MI.getOperand(3).getImm())
 771         .addImm(MI.getOperand(4).getImm()) // 'pred'
 772         .addReg(MI.getOperand(5).getReg())
 773         .addReg(0); // 's' bit
 774
 775       MI.eraseFromParent();
 776       return true;
 777     }
 778
 779     case ARM::MOVCCsr: {
 780       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsr),
 781               (MI.getOperand(1).getReg()))
 782         .addReg(MI.getOperand(2).getReg(),
 783                 getKillRegState(MI.getOperand(2).isKill()))
 784         .addReg(MI.getOperand(3).getReg(),
 785                 getKillRegState(MI.getOperand(3).isKill()))
 786         .addImm(MI.getOperand(4).getImm())
 787         .addImm(MI.getOperand(5).getImm()) // 'pred'
 788         .addReg(MI.getOperand(6).getReg())
 789         .addReg(0); // 's' bit
 790
 791       MI.eraseFromParent();
 792       return true;
 793     }
 794     case ARM::MOVCCi16: {
 795       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi16),
 796               MI.getOperand(1).getReg())
 797         .addImm(MI.getOperand(2).getImm())
 798         .addImm(MI.getOperand(3).getImm()) // 'pred'
 799         .addReg(MI.getOperand(4).getReg());
 800
 801       MI.eraseFromParent();
 802       return true;
 803     }
 804     case ARM::t2MOVCCi:
 805     case ARM::MOVCCi: {
 806       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVi : ARM::MOVi;
 807       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 808               MI.getOperand(1).getReg())
 809         .addImm(MI.getOperand(2).getImm())
 810         .addImm(MI.getOperand(3).getImm()) // 'pred'
 811         .addReg(MI.getOperand(4).getReg())
 812         .addReg(0); // 's' bit
 813
 814       MI.eraseFromParent();
 815       return true;
 816     }
 817     case ARM::MVNCCi: {
 818       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MVNi),
 819               MI.getOperand(1).getReg())
 820         .addImm(MI.getOperand(2).getImm())
 821         .addImm(MI.getOperand(3).getImm()) // 'pred'
 822         .addReg(MI.getOperand(4).getReg())
 823         .addReg(0); // 's' bit
 824
 825       MI.eraseFromParent();
 826       return true;
 827     }
 828     case ARM::eh_sjlj_dispatchsetup: {
 829       MachineFunction &MF = *MI.getParent()->getParent();
 830       const ARMBaseInstrInfo *AII =
 831         static_cast<const ARMBaseInstrInfo*>(TII);
 832       const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
 833       // For functions using a base pointer, we rematerialize it (via the frame
 834       // pointer) here since eh.sjlj.setjmp and eh.sjlj.longjmp don't do it
 835       // for us. Otherwise, expand to nothing.
 836       if (RI.hasBasePointer(MF)) {
 837         int32_t NumBytes = AFI->getFramePtrSpillOffset();
 838         unsigned FramePtr = RI.getFrameRegister(MF);
 839         assert(MF.getTarget().getFrameLowering()->hasFP(MF) &&
 840                "base pointer without frame pointer?");
 841
 842         if (AFI->isThumb2Function()) {
 843           llvm::emitT2RegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 844                                        FramePtr, -NumBytes, ARMCC::AL, 0, *TII);
 845         } else if (AFI->isThumbFunction()) {
 846           llvm::emitThumbRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 847                                           FramePtr, -NumBytes, *TII, RI);
 848         } else {
 849           llvm::emitARMRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 850                                         FramePtr, -NumBytes, ARMCC::AL, 0,
 851                                         *TII);
 852         }
 853         // If there's dynamic realignment, adjust for it.
 854         if (RI.needsStackRealignment(MF)) {
 855           MachineFrameInfo  *MFI = MF.getFrameInfo();
 856           unsigned MaxAlign = MFI->getMaxAlignment();
 857           assert (!AFI->isThumb1OnlyFunction());
 858           // Emit bic r6, r6, MaxAlign
 859           unsigned bicOpc = AFI->isThumbFunction() ?
 860             ARM::t2BICri : ARM::BICri;
 861           AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 862                                               TII->get(bicOpc), ARM::R6)
 863                                       .addReg(ARM::R6, RegState::Kill)
 864                                       .addImm(MaxAlign-1)));
 865         }
 866
 867       }
 868       MI.eraseFromParent();
 869       return true;
 870     }
 871
 872     case ARM::MOVsrl_flag:
 873     case ARM::MOVsra_flag: {
 874       // These are just fancy MOVs insructions.
 875       AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 876                              MI.getOperand(0).getReg())
 877                      .addOperand(MI.getOperand(1))
 878                      .addImm(ARM_AM::getSORegOpc((Opcode == ARM::MOVsrl_flag ?
 879                                                   ARM_AM::lsr : ARM_AM::asr),
 880                                                  1)))
 881         .addReg(ARM::CPSR, RegState::Define);
 882       MI.eraseFromParent();
 883       return true;
 884     }
 885     case ARM::RRX: {
 886       // This encodes as "MOVs Rd, Rm, rrx
 887       MachineInstrBuilder MIB =
 888         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),TII->get(ARM::MOVsi),
 889                                MI.getOperand(0).getReg())
 890                        .addOperand(MI.getOperand(1))
 891                        .addImm(ARM_AM::getSORegOpc(ARM_AM::rrx, 0)))
 892         .addReg(0);
 893       TransferImpOps(MI, MIB, MIB);
 894       MI.eraseFromParent();
 895       return true;
 896     }
 897     case ARM::tTPsoft:
 898     case ARM::TPsoft: {
 899       MachineInstrBuilder MIB =
 900         BuildMI(MBB, MBBI, MI.getDebugLoc(),
 901                 TII->get(Opcode == ARM::tTPsoft ? ARM::tBL : ARM::BL))
 902         .addExternalSymbol("__aeabi_read_tp", 0);
 903
 904       MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 905       TransferImpOps(MI, MIB, MIB);
 906       MI.eraseFromParent();
 907       return true;
 908     }
 909     case ARM::tLDRpci_pic:
 910     case ARM::t2LDRpci_pic: {
 911       unsigned NewLdOpc = (Opcode == ARM::tLDRpci_pic)
 912         ? ARM::tLDRpci : ARM::t2LDRpci;
 913       unsigned DstReg = MI.getOperand(0).getReg();
 914       bool DstIsDead = MI.getOperand(0).isDead();
 915       MachineInstrBuilder MIB1 =
 916         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 917                                TII->get(NewLdOpc), DstReg)
 918                        .addOperand(MI.getOperand(1)));
 919       MIB1->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 920       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 921                                          TII->get(ARM::tPICADD))
 922         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 923         .addReg(DstReg)
 924         .addOperand(MI.getOperand(2));
 925       TransferImpOps(MI, MIB1, MIB2);
 926       MI.eraseFromParent();
 927       return true;
 928     }
 929
 930     case ARM::MOV_ga_dyn:
 931     case ARM::MOV_ga_pcrel:
 932     case ARM::MOV_ga_pcrel_ldr:
 933     case ARM::t2MOV_ga_dyn:
 934     case ARM::t2MOV_ga_pcrel: {
 935       // Expand into movw + movw. Also "add pc" / ldr [pc] in PIC mode.
 936       unsigned LabelId = AFI->createPICLabelUId();
 937       unsigned DstReg = MI.getOperand(0).getReg();
 938       bool DstIsDead = MI.getOperand(0).isDead();
 939       const MachineOperand &MO1 = MI.getOperand(1);
 940       const GlobalValue *GV = MO1.getGlobal();
 941       unsigned TF = MO1.getTargetFlags();
 942       bool isARM = (Opcode != ARM::t2MOV_ga_pcrel && Opcode!=ARM::t2MOV_ga_dyn);
 943       bool isPIC = (Opcode != ARM::MOV_ga_dyn && Opcode != ARM::t2MOV_ga_dyn);
 944       unsigned LO16Opc = isARM ? ARM::MOVi16_ga_pcrel : ARM::t2MOVi16_ga_pcrel;
 945       unsigned HI16Opc = isARM ? ARM::MOVTi16_ga_pcrel :ARM::t2MOVTi16_ga_pcrel;
 946       unsigned LO16TF = isPIC
 947         ? ARMII::MO_LO16_NONLAZY_PIC : ARMII::MO_LO16_NONLAZY;
 948       unsigned HI16TF = isPIC
 949         ? ARMII::MO_HI16_NONLAZY_PIC : ARMII::MO_HI16_NONLAZY;
 950       unsigned PICAddOpc = isARM
 951         ? (Opcode == ARM::MOV_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
 952         : ARM::tPICADD;
 953       MachineInstrBuilder MIB1 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 954                                          TII->get(LO16Opc), DstReg)
 955         .addGlobalAddress(GV, MO1.getOffset(), TF | LO16TF)
 956         .addImm(LabelId);
 957       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 958                                          TII->get(HI16Opc), DstReg)
 959         .addReg(DstReg)
 960         .addGlobalAddress(GV, MO1.getOffset(), TF | HI16TF)
 961         .addImm(LabelId);
 962       if (!isPIC) {
 963         TransferImpOps(MI, MIB1, MIB2);
 964         MI.eraseFromParent();
 965         return true;
 966       }
 967
 968       MachineInstrBuilder MIB3 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 969                                          TII->get(PICAddOpc))
 970         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 971         .addReg(DstReg).addImm(LabelId);
 972       if (isARM) {
 973         AddDefaultPred(MIB3);
 974         if (Opcode == ARM::MOV_ga_pcrel_ldr)
 975           MIB2->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 976       }
 977       TransferImpOps(MI, MIB1, MIB3);
 978       MI.eraseFromParent();
 979       return true;
 980     }
 981
 982     case ARM::MOVi32imm:
 983     case ARM::MOVCCi32imm:
 984     case ARM::t2MOVi32imm:
 985     case ARM::t2MOVCCi32imm:
 986       ExpandMOV32BitImm(MBB, MBBI);
 987       return true;
 988
 989     case ARM::VLDMQIA: {
 990       unsigned NewOpc = ARM::VLDMDIA;
 991       MachineInstrBuilder MIB =
 992         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
 993       unsigned OpIdx = 0;
 994
 995       // Grab the Q register destination.
 996       bool DstIsDead = MI.getOperand(OpIdx).isDead();
 997       unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 998
 999       // Copy the source register.
1000       MIB.addOperand(MI.getOperand(OpIdx++));
1001
1002       // Copy the predicate operands.
1003       MIB.addOperand(MI.getOperand(OpIdx++));
1004       MIB.addOperand(MI.getOperand(OpIdx++));
1005
1006       // Add the destination operands (D subregs).
1007       unsigned D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
1008       unsigned D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
1009       MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead))
1010         .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
1011
1012       // Add an implicit def for the super-register.
1013       MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
1014       TransferImpOps(MI, MIB, MIB);
1015       MI.eraseFromParent();
1016       return true;
1017     }
1018
1019     case ARM::VSTMQIA: {
1020       unsigned NewOpc = ARM::VSTMDIA;
1021       MachineInstrBuilder MIB =
1022         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1023       unsigned OpIdx = 0;
1024
1025       // Grab the Q register source.
1026       bool SrcIsKill = MI.getOperand(OpIdx).isKill();
1027       unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
1028
1029       // Copy the destination register.
1030       MIB.addOperand(MI.getOperand(OpIdx++));
1031
1032       // Copy the predicate operands.
1033       MIB.addOperand(MI.getOperand(OpIdx++));
1034       MIB.addOperand(MI.getOperand(OpIdx++));
1035
1036       // Add the source operands (D subregs).
1037       unsigned D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1038       unsigned D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1039       MIB.addReg(D0).addReg(D1);
1040
1041       if (SrcIsKill)      // Add an implicit kill for the Q register.
1042         MIB->addRegisterKilled(SrcReg, TRI, true);
1043
1044       TransferImpOps(MI, MIB, MIB);
1045       MI.eraseFromParent();
1046       return true;
1047     }
1048     case ARM::VDUPfqf:
1049     case ARM::VDUPfdf:{
1050       unsigned NewOpc = Opcode == ARM::VDUPfqf ? ARM::VDUPLN32q :
1051         ARM::VDUPLN32d;
1052       MachineInstrBuilder MIB =
1053         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1054       unsigned OpIdx = 0;
1055       unsigned SrcReg = MI.getOperand(1).getReg();
1056       unsigned Lane = getARMRegisterNumbering(SrcReg) & 1;
1057       unsigned DReg = TRI->getMatchingSuperReg(SrcReg,
1058                             Lane & 1 ? ARM::ssub_1 : ARM::ssub_0,
1059                             &ARM::DPR_VFP2RegClass);
1060       // The lane is [0,1] for the containing DReg superregister.
1061       // Copy the dst/src register operands.
1062       MIB.addOperand(MI.getOperand(OpIdx++));
1063       MIB.addReg(DReg);
1064       ++OpIdx;
1065       // Add the lane select operand.
1066       MIB.addImm(Lane);
1067       // Add the predicate operands.
1068       MIB.addOperand(MI.getOperand(OpIdx++));
1069       MIB.addOperand(MI.getOperand(OpIdx++));
1070
1071       TransferImpOps(MI, MIB, MIB);
1072       MI.eraseFromParent();
1073       return true;
1074     }
1075
1076     case ARM::VLD1q8Pseudo:
1077     case ARM::VLD1q16Pseudo:
1078     case ARM::VLD1q32Pseudo:
1079     case ARM::VLD1q64Pseudo:
1080     case ARM::VLD1q8PseudoWB_register:
1081     case ARM::VLD1q16PseudoWB_register:
1082     case ARM::VLD1q32PseudoWB_register:
1083     case ARM::VLD1q64PseudoWB_register:
1084     case ARM::VLD1q8PseudoWB_fixed:
1085     case ARM::VLD1q16PseudoWB_fixed:
1086     case ARM::VLD1q32PseudoWB_fixed:
1087     case ARM::VLD1q64PseudoWB_fixed:
1088     case ARM::VLD2d8Pseudo:
1089     case ARM::VLD2d16Pseudo:
1090     case ARM::VLD2d32Pseudo:
1091     case ARM::VLD2q8Pseudo:
1092     case ARM::VLD2q16Pseudo:
1093     case ARM::VLD2q32Pseudo:
1094     case ARM::VLD2d8Pseudo_UPD:
1095     case ARM::VLD2d16Pseudo_UPD:
1096     case ARM::VLD2d32Pseudo_UPD:
1097     case ARM::VLD2q8Pseudo_UPD:
1098     case ARM::VLD2q16Pseudo_UPD:
1099     case ARM::VLD2q32Pseudo_UPD:
1100     case ARM::VLD3d8Pseudo:
1101     case ARM::VLD3d16Pseudo:
1102     case ARM::VLD3d32Pseudo:
1103     case ARM::VLD1d64TPseudo:
1104     case ARM::VLD3d8Pseudo_UPD:
1105     case ARM::VLD3d16Pseudo_UPD:
1106     case ARM::VLD3d32Pseudo_UPD:
1107     case ARM::VLD3q8Pseudo_UPD:
1108     case ARM::VLD3q16Pseudo_UPD:
1109     case ARM::VLD3q32Pseudo_UPD:
1110     case ARM::VLD3q8oddPseudo:
1111     case ARM::VLD3q16oddPseudo:
1112     case ARM::VLD3q32oddPseudo:
1113     case ARM::VLD3q8oddPseudo_UPD:
1114     case ARM::VLD3q16oddPseudo_UPD:
1115     case ARM::VLD3q32oddPseudo_UPD:
1116     case ARM::VLD4d8Pseudo:
1117     case ARM::VLD4d16Pseudo:
1118     case ARM::VLD4d32Pseudo:
1119     case ARM::VLD1d64QPseudo:
1120     case ARM::VLD4d8Pseudo_UPD:
1121     case ARM::VLD4d16Pseudo_UPD:
1122     case ARM::VLD4d32Pseudo_UPD:
1123     case ARM::VLD4q8Pseudo_UPD:
1124     case ARM::VLD4q16Pseudo_UPD:
1125     case ARM::VLD4q32Pseudo_UPD:
1126     case ARM::VLD4q8oddPseudo:
1127     case ARM::VLD4q16oddPseudo:
1128     case ARM::VLD4q32oddPseudo:
1129     case ARM::VLD4q8oddPseudo_UPD:
1130     case ARM::VLD4q16oddPseudo_UPD:
1131     case ARM::VLD4q32oddPseudo_UPD:
1132     case ARM::VLD1DUPq8Pseudo:
1133     case ARM::VLD1DUPq16Pseudo:
1134     case ARM::VLD1DUPq32Pseudo:
1135     case ARM::VLD1DUPq8Pseudo_UPD:
1136     case ARM::VLD1DUPq16Pseudo_UPD:
1137     case ARM::VLD1DUPq32Pseudo_UPD:
1138     case ARM::VLD2DUPd8Pseudo:
1139     case ARM::VLD2DUPd16Pseudo:
1140     case ARM::VLD2DUPd32Pseudo:
1141     case ARM::VLD2DUPd8Pseudo_UPD:
1142     case ARM::VLD2DUPd16Pseudo_UPD:
1143     case ARM::VLD2DUPd32Pseudo_UPD:
1144     case ARM::VLD3DUPd8Pseudo:
1145     case ARM::VLD3DUPd16Pseudo:
1146     case ARM::VLD3DUPd32Pseudo:
1147     case ARM::VLD3DUPd8Pseudo_UPD:
1148     case ARM::VLD3DUPd16Pseudo_UPD:
1149     case ARM::VLD3DUPd32Pseudo_UPD:
1150     case ARM::VLD4DUPd8Pseudo:
1151     case ARM::VLD4DUPd16Pseudo:
1152     case ARM::VLD4DUPd32Pseudo:
1153     case ARM::VLD4DUPd8Pseudo_UPD:
1154     case ARM::VLD4DUPd16Pseudo_UPD:
1155     case ARM::VLD4DUPd32Pseudo_UPD:
1156       ExpandVLD(MBBI);
1157       return true;
1158
1159     case ARM::VST1q8Pseudo:
1160     case ARM::VST1q16Pseudo:
1161     case ARM::VST1q32Pseudo:
1162     case ARM::VST1q64Pseudo:
1163     case ARM::VST1q8PseudoWB_fixed:
1164     case ARM::VST1q16PseudoWB_fixed:
1165     case ARM::VST1q32PseudoWB_fixed:
1166     case ARM::VST1q64PseudoWB_fixed:
1167     case ARM::VST1q8PseudoWB_register:
1168     case ARM::VST1q16PseudoWB_register:
1169     case ARM::VST1q32PseudoWB_register:
1170     case ARM::VST1q64PseudoWB_register:
1171     case ARM::VST2d8Pseudo:
1172     case ARM::VST2d16Pseudo:
1173     case ARM::VST2d32Pseudo:
1174     case ARM::VST2q8Pseudo:
1175     case ARM::VST2q16Pseudo:
1176     case ARM::VST2q32Pseudo:
1177     case ARM::VST2d8Pseudo_UPD:
1178     case ARM::VST2d16Pseudo_UPD:
1179     case ARM::VST2d32Pseudo_UPD:
1180     case ARM::VST2q8Pseudo_UPD:
1181     case ARM::VST2q16Pseudo_UPD:
1182     case ARM::VST2q32Pseudo_UPD:
1183     case ARM::VST3d8Pseudo:
1184     case ARM::VST3d16Pseudo:
1185     case ARM::VST3d32Pseudo:
1186     case ARM::VST1d64TPseudo:
1187     case ARM::VST3d8Pseudo_UPD:
1188     case ARM::VST3d16Pseudo_UPD:
1189     case ARM::VST3d32Pseudo_UPD:
1190     case ARM::VST1d64TPseudoWB_fixed:
1191     case ARM::VST1d64TPseudoWB_register:
1192     case ARM::VST3q8Pseudo_UPD:
1193     case ARM::VST3q16Pseudo_UPD:
1194     case ARM::VST3q32Pseudo_UPD:
1195     case ARM::VST3q8oddPseudo:
1196     case ARM::VST3q16oddPseudo:
1197     case ARM::VST3q32oddPseudo:
1198     case ARM::VST3q8oddPseudo_UPD:
1199     case ARM::VST3q16oddPseudo_UPD:
1200     case ARM::VST3q32oddPseudo_UPD:
1201     case ARM::VST4d8Pseudo:
1202     case ARM::VST4d16Pseudo:
1203     case ARM::VST4d32Pseudo:
1204     case ARM::VST1d64QPseudo:
1205     case ARM::VST4d8Pseudo_UPD:
1206     case ARM::VST4d16Pseudo_UPD:
1207     case ARM::VST4d32Pseudo_UPD:
1208     case ARM::VST1d64QPseudo_UPD:
1209     case ARM::VST4q8Pseudo_UPD:
1210     case ARM::VST4q16Pseudo_UPD:
1211     case ARM::VST4q32Pseudo_UPD:
1212     case ARM::VST4q8oddPseudo:
1213     case ARM::VST4q16oddPseudo:
1214     case ARM::VST4q32oddPseudo:
1215     case ARM::VST4q8oddPseudo_UPD:
1216     case ARM::VST4q16oddPseudo_UPD:
1217     case ARM::VST4q32oddPseudo_UPD:
1218       ExpandVST(MBBI);
1219       return true;
1220
1221     case ARM::VLD1LNq8Pseudo:
1222     case ARM::VLD1LNq16Pseudo:
1223     case ARM::VLD1LNq32Pseudo:
1224     case ARM::VLD1LNq8Pseudo_UPD:
1225     case ARM::VLD1LNq16Pseudo_UPD:
1226     case ARM::VLD1LNq32Pseudo_UPD:
1227     case ARM::VLD2LNd8Pseudo:
1228     case ARM::VLD2LNd16Pseudo:
1229     case ARM::VLD2LNd32Pseudo:
1230     case ARM::VLD2LNq16Pseudo:
1231     case ARM::VLD2LNq32Pseudo:
1232     case ARM::VLD2LNd8Pseudo_UPD:
1233     case ARM::VLD2LNd16Pseudo_UPD:
1234     case ARM::VLD2LNd32Pseudo_UPD:
1235     case ARM::VLD2LNq16Pseudo_UPD:
1236     case ARM::VLD2LNq32Pseudo_UPD:
1237     case ARM::VLD3LNd8Pseudo:
1238     case ARM::VLD3LNd16Pseudo:
1239     case ARM::VLD3LNd32Pseudo:
1240     case ARM::VLD3LNq16Pseudo:
1241     case ARM::VLD3LNq32Pseudo:
1242     case ARM::VLD3LNd8Pseudo_UPD:
1243     case ARM::VLD3LNd16Pseudo_UPD:
1244     case ARM::VLD3LNd32Pseudo_UPD:
1245     case ARM::VLD3LNq16Pseudo_UPD:
1246     case ARM::VLD3LNq32Pseudo_UPD:
1247     case ARM::VLD4LNd8Pseudo:
1248     case ARM::VLD4LNd16Pseudo:
1249     case ARM::VLD4LNd32Pseudo:
1250     case ARM::VLD4LNq16Pseudo:
1251     case ARM::VLD4LNq32Pseudo:
1252     case ARM::VLD4LNd8Pseudo_UPD:
1253     case ARM::VLD4LNd16Pseudo_UPD:
1254     case ARM::VLD4LNd32Pseudo_UPD:
1255     case ARM::VLD4LNq16Pseudo_UPD:
1256     case ARM::VLD4LNq32Pseudo_UPD:
1257     case ARM::VST1LNq8Pseudo:
1258     case ARM::VST1LNq16Pseudo:
1259     case ARM::VST1LNq32Pseudo:
1260     case ARM::VST1LNq8Pseudo_UPD:
1261     case ARM::VST1LNq16Pseudo_UPD:
1262     case ARM::VST1LNq32Pseudo_UPD:
1263     case ARM::VST2LNd8Pseudo:
1264     case ARM::VST2LNd16Pseudo:
1265     case ARM::VST2LNd32Pseudo:
1266     case ARM::VST2LNq16Pseudo:
1267     case ARM::VST2LNq32Pseudo:
1268     case ARM::VST2LNd8Pseudo_UPD:
1269     case ARM::VST2LNd16Pseudo_UPD:
1270     case ARM::VST2LNd32Pseudo_UPD:
1271     case ARM::VST2LNq16Pseudo_UPD:
1272     case ARM::VST2LNq32Pseudo_UPD:
1273     case ARM::VST3LNd8Pseudo:
1274     case ARM::VST3LNd16Pseudo:
1275     case ARM::VST3LNd32Pseudo:
1276     case ARM::VST3LNq16Pseudo:
1277     case ARM::VST3LNq32Pseudo:
1278     case ARM::VST3LNd8Pseudo_UPD:
1279     case ARM::VST3LNd16Pseudo_UPD:
1280     case ARM::VST3LNd32Pseudo_UPD:
1281     case ARM::VST3LNq16Pseudo_UPD:
1282     case ARM::VST3LNq32Pseudo_UPD:
1283     case ARM::VST4LNd8Pseudo:
1284     case ARM::VST4LNd16Pseudo:
1285     case ARM::VST4LNd32Pseudo:
1286     case ARM::VST4LNq16Pseudo:
1287     case ARM::VST4LNq32Pseudo:
1288     case ARM::VST4LNd8Pseudo_UPD:
1289     case ARM::VST4LNd16Pseudo_UPD:
1290     case ARM::VST4LNd32Pseudo_UPD:
1291     case ARM::VST4LNq16Pseudo_UPD:
1292     case ARM::VST4LNq32Pseudo_UPD:
1293       ExpandLaneOp(MBBI);
1294       return true;
1295
1296     case ARM::VTBL2Pseudo: ExpandVTBL(MBBI, ARM::VTBL2, false, 2); return true;
1297     case ARM::VTBL3Pseudo: ExpandVTBL(MBBI, ARM::VTBL3, false, 3); return true;
1298     case ARM::VTBL4Pseudo: ExpandVTBL(MBBI, ARM::VTBL4, false, 4); return true;
1299     case ARM::VTBX2Pseudo: ExpandVTBL(MBBI, ARM::VTBX2, true, 2); return true;
1300     case ARM::VTBX3Pseudo: ExpandVTBL(MBBI, ARM::VTBX3, true, 3); return true;
1301     case ARM::VTBX4Pseudo: ExpandVTBL(MBBI, ARM::VTBX4, true, 4); return true;
1302   }
1303
1304   return false;
1305 }
1306
1307 bool ARMExpandPseudo::ExpandMBB(MachineBasicBlock &MBB) {
1308   bool Modified = false;
1309
1310   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
1311   while (MBBI != E) {
1312     MachineBasicBlock::iterator NMBBI = llvm::next(MBBI);
1313     Modified |= ExpandMI(MBB, MBBI);
1314     MBBI = NMBBI;
1315   }
1316
1317   return Modified;
1318 }
1319
1320 bool ARMExpandPseudo::runOnMachineFunction(MachineFunction &MF) {
1321   const TargetMachine &TM = MF.getTarget();
1322   TII = static_cast<const ARMBaseInstrInfo*>(TM.getInstrInfo());
1323   TRI = TM.getRegisterInfo();
1324   STI = &TM.getSubtarget<ARMSubtarget>();
1325   AFI = MF.getInfo<ARMFunctionInfo>();
1326
1327   bool Modified = false;
1328   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
1329        ++MFI)
1330     Modified |= ExpandMBB(*MFI);
1331   if (VerifyARMPseudo)
1332     MF.verify(this, "After expanding ARM pseudo instructions.");
1333   return Modified;
1334 }
1335
1336 /// createARMExpandPseudoPass - returns an instance of the pseudo instruction
1337 /// expansion pass.
1338 FunctionPass *llvm::createARMExpandPseudoPass() {
1339   return new ARMExpandPseudo();
1340 }